(57)【要約】【課題】薄膜トランジスタのＶｔｈがディプリートすると、リークによる電圧降下が起こり、所望の電圧出力が得られない、または、程度によっては、動作しないという不具合が発生する。【解決手段】薄膜トランジスタ回路は、低電圧に接続された第１のトランジスタと、第１のトランジスタのゲートに接続された第２のトランジスタを有する。第２のトランジスタのゲート電圧をハイレベルからロウレベルに変化させることによって、第１のトランジスタのゲート電圧を低電圧よりも低い電圧とする。【選択図】図１Ａ
2015033026.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタ回路は、
第１の出力信号が出力される第１のノードと、
第１の低電圧を受ける第２のノードと、
第１の入力信号を受ける第３のノードと、
前記第１のノードと前記第２のノードの間に接続される第１のトランジスタと、
前記第１のトランジスタのゲートノードと前記第２のノードの間に接続される第２のトランジスタと、
を具備し、
前記第２のトランジスタのゲートノードは前記第３のノードに接続され、前記第１の入力信号がハイレベルからロウレベルに変化するとき、前記第１のトランジスタのゲートノードが前記第１の低電圧よりも低くなるようにされる。
【請求項２】
請求項１の薄膜トランジスタ回路は、さらに、
前記第２のトランジスタと前記第２のノードの間に接続される第３のトランジスタを具備し、
前記第３のトランジスタのゲートノードに第１の制御パルスを印加するようにされ、
前記第１のトランジスタのゲートノードおよび前記第２のトランジスタと前記第３のトランジスタの接続点がフローティング状態にされたときに、前記第１の入力信号がハイレベルからロウレベルに変化するようにされる。
【請求項３】
請求項２の薄膜トランジスタ回路は、さらに、
第２の入力信号を受ける第４のノードと、
第１の駆動パルスを受ける第５のノードと、
第２の出力信号が出力される第６のノードと、
前記第４のノードに接続される第４のトランジスタと、
前記第５のノードに接続される第５のトランジスタと、
第１のブートストラップ容量と、
を具備し、
前記第４のトランジスタは前記第５のトランジスタのゲートノードに接続され、
前記第１のブートストラップ容量の一端は前記第５のトランジスタのゲートノードに接続され、
前記第１のブートストラップ容量の他端は、前記第５のトランジスタの前記第５のノードが接続されるのとは反対の端子に接続され、
前記第１の駆動パルスのハイレベルの電圧よりも高い電圧が前記第６のノードから出力するようにされる。
【請求項４】
請求項３の薄膜トランジスタ回路は、さらに、
第２の低電圧を受ける第７のノードと、
前記第５のトランジスタのゲートノードと前記第７のノードの間に接続される第６のトランジスタと、
を具備し、
前記第６のトランジスタのゲートノードには、第２の制御パルスが印加するようにされ、
前記第１の制御パルスと前記第２の制御パルスの位相は異なり、
前記第２の低電圧は前記第１の低電圧よりも低い電圧とされる。
【請求項５】
請求項４の薄膜トランジスタ回路は、さらに、
第２の駆動パルスを受ける第８のノードと、
前記第１のトランジスタのゲートノードと前記第８のノードの間に接続される第７のトランジスタと、
を具備し、
前記第１の駆動パルスと前記第２の駆動パルスの位相は異なる。
【請求項６】
請求項５の薄膜トランジスタ回路において、
前記第１および第２の駆動パルスの低レベルの電圧は前記第１の低電圧であり、
前記第１および第２の制御パルスの低レベルの電圧は前記第２の低電圧よりも低い第３の低電圧である。
【請求項７】
請求項６の薄膜トランジスタ回路は、さらに、
第３の出力信号を出力する第９のノードと、
前記第１のノードと前記第５のノードの間に接続される第８のトランジスタと、
を具備し、
前記第５のトランジスタのゲートノードと前記第８のトランジスタのゲートノードが接続され、
前記第５のトランジスタは前記第５のノードと前記第９のノードの間に接続される。
【請求項８】
請求項７の薄膜トランジスタ回路は、さらに、
所定の高電圧が印加される第１０のノードと、
前記第５のトランジスタのゲートノードに前記第１のブートストラップ容量が接続される接続点と、前記第５のトランジスタのゲートノードに前記第６のトランジスタが接続される接続点との間に第９のトランジスタと、
を具備し、
前記第９のトランジスタのゲートノードに前記第１０のノードが接続される。
【請求項９】
請求項８の薄膜トランジスタ回路は、さらに、
前記第４のノードに接続される第１０のトランジスタと、
前記第８のトランジスタに接続される第１１のトランジスタと、
前記第５のノードと前記第５のトランジスタの間に接続される第１２のトランジスタと、
第１３のトランジスタと、
第１４のトランジスタと、
第２のブートストラップ容量と、
を具備し、
前記第１３のトランジスタは、前記第１１のトランジスタのゲートノードと前記第１２のトランジスタのゲートノードの接続点と、前記第１０のトランジスタの間に接続され、
前記第２のブートストラップ容量は、前記第１２のトランジスタと前記第５のトランジスタの接続点と、前記第１１のトランジスタのゲートノードと前記第１２のトランジスタのゲートノードの接続点の間に接続され、
前記第１４のトランジスタは、前記第１０のトランジスタと前記第１３のトランジスタの接続点と、前記第７のノードの間に接続され、
前記第１０のトランジスタのゲートノードには前記第１の制御パルスが印加され、
前記第１３のトランジスタのゲートノードに前記所定の高電圧が印加され、
前記第１４のトランジスタのゲートノードには前記第２の制御パルスが印加される。
【請求項１０】
請求項９の薄膜トランジスタ回路は、さらに、
第１５のトランジスタと、
第１６のトランジスタと、
を具備し、
前記第１５のトランジスタは、前記第５のトランジスタのゲートノードと前記第８のトランジスタのゲートノードの間に接続され、
前記第１６のトランジスタは、前記第１２のトランジスタのゲートノードと前記第１１のトランジスタのゲートノードの間に接続され、
前記第１５および第１６のトランジスタのそれぞれのゲートノードに前記所定の高電圧が印加される。
【請求項１１】
請求項９または１０の薄膜トランジスタ回路において、
第１１のトランジスタは前記第５のノードと前記第８のトランジスタの間に接続される。
【請求項１２】
請求項１０の薄膜トランジスタ回路は、さらに、
第４の出力信号が出力される第１１のノードと、
第５の出力信号が出力される第１２のノードと、
第１７のトランジスタと、
第１８のトランジスタと、
第１９のトランジスタと、
第２０のトランジスタと、
第２１のトランジスタと、
前記第１１のノードと前記第２１のトランジスタの間に接続される第２２のトランジスタと、
前記第１１のノードと前記第２のノードの間に接続される第２３のトランジスタと、
第２４のトランジスタと、
前記第１２のノードと前記第２４のトランジスタの間に接続される第２５のトランジスタと、
前記第１２のノードと前記第２のノードの間に接続される第２６のトランジスタと、
を具備し、
前記第２３および第２６のトランジスタのゲートノードは、前記第１のトランジスタのゲートノードに接続され、
前記第１７のトランジスタは、前記第１２のトランジスタのゲートノードと前記第２４のトランジスタのゲートノードの間に接続され、
前記第１８のトランジスタは、前記第１２のトランジスタのゲートノードと前記第２１のトランジスタのゲートノードの間に接続され、
前記第１９のトランジスタは、前記第５のトランジスタのゲートノードと前記第２５のトランジスタのゲートノードの間に接続され、
前記第２０のトランジスタは、前記第５のトランジスタのゲートノードと前記第２２のトランジスタのゲートノードの間に接続され、
前記第１７、第１８、第１９および第２０のトランジスタのそれぞれのゲートノードに前記所定の高電圧が印加され、
前記第２４のトランジスタに第３の駆動パルスが印加され、
前記第２１のトランジスタに第４の駆動パルスが印加され、
前記第１１のトランジスタに第５の駆動パルスが印加される。
【請求項１３】
請求項１２の薄膜トランジスタ回路において、
前記第３、第４および第５の駆動パルスは、前記第１および第２の駆動パルスのそれぞれの１つのハイレベルの間に出力される。
【請求項１４】
表示装置は、
表示部と、
走査回路と、
ドライバＩＣと、
を具備し、
前記走査回路は、
第１の出力信号が出力される第１のノードと、
第１の低電圧を受ける第２のノードと、
第１の入力信号を受ける第３のノードと、
前記第１のノードと前記第２のノードの間に接続される第１の薄膜トランジスタと、
前記第１の薄膜トランジスタのゲートノードと前記第２のノードの間に接続される第２の薄膜トランジスタと、
を有し、
前記第２の薄膜トランジスタのゲートノードは前記第３のノードに接続され、前記第１の入力信号がハイレベルからロウレベルに変化するとき、前記第１の薄膜トランジスタのゲートノードが前記第１の低電圧よりも低くなるようにされる。
【請求項１５】
請求項１４の表示装置において、
前記第１および第２の薄膜トランジスタのそれぞれは、酸化物半導体を半導体層として用いられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、薄膜トランジスタ回路に関し、例えば酸化物半導体を有する薄膜トランジスタを用いた表示装置に適用可能である。
【背景技術】
【０００２】
現在、アクティブマトリクス（Active matrix）型の液晶表示素子や有機エレクトロルミネッセンス（Electro Luminescence：ＥＬ）素子等の表示装置における駆動回路として、アモルファスシリコン（amorphous silicon：α−Ｓｉ）や低温ポリシリコン（Low Temperature Poly Silicon：ＬＴＰＳ）を半導体層として用いた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を用いた回路が広く使用されている。
【０００３】
しかし、これらのＴＦＴの作製には高温プロセスが不可欠であり、プラスチック基板やフィルム基板など耐熱性が低いとされるフレキシブルな基板の使用は困難である。
【０００４】
そこで、低温で成膜が可能な酸化物半導体をチャネル層（半導体層）に用いたＴＦＴの開発が行われている（特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−９１１１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
表示パネルに内蔵されるゲート走査回路等の薄膜トランジスタ回路は、単チャンネルと呼ばれる、ｎ型またはｐ型のどちらかの極性のＬＴＰＳなどのＴＦＴを用いて構成される。
【０００７】
これらの薄膜トランジスタ回路はいずれも、閾値（Ｖｔｈ）が、０Ｖ以上のエンハンスメントなＴＦＴを前提として設計されている。すなわち、ｎ型を例にとると、ゲート電圧が、使用電圧の最低レベルになったときＴＦＴは電流が流れないオフ（ＯＦＦ）状態になることを前提に設計されている。
【０００８】
不純物注入（イオンインプラ）などの方法で、Ｖｔｈを制御できる、ＬＴＰＳなどのＴＦＴの場合は、問題になることは少ないが、酸化物半導体のＴＦＴなどのように、Ｖｔｈ制御が極端に難しいＴＦＴでは、Ｖｔｈがディプリートした状態（Ｖｔｈが０Ｖ未満（マイナス）になる状態）で薄膜トランジスタ回路を構築する必要がある場合がある。
【０００９】
しかし、ＴＦＴのＶｔｈがディプリートすると、リークによる電圧降下が起こり、所望の電圧出力が得られない、または、程度によっては、動作しないという不具合が発生する。
【００１０】
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１２】
すなわち、薄膜トランジスタ回路は、低電圧に接続された第１のトランジスタと、第１のトランジスタのゲートに接続された第２のトランジスタを有する。第２のトランジスタのゲート電圧をハイレベルからロウレベルに変化させることによって、第１のトランジスタのゲート電圧が低電圧よりも低い電圧になるようにする。
【発明の効果】
【００１３】
上記薄膜トランジスタ回路によれば、Ｖｔｈがディプリートしてもリークを低減することができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】実施例１に係る薄膜トランジスタ回路の回路図である。
【図１Ｂ】実施例１に係る薄膜トランジスタ回路の回路図である。
【図１Ｃ】実施例１に係る薄膜トランジスタ回路の回路図である。
【図１Ｄ】実施例１に係る薄膜トランジスタ回路の回路図である。
【図２】実施例１に係る薄膜トランジスタ回路を用いた走査回路のタイミングチャートである。
【図３】実施例２に係る薄膜トランジスタ回路の回路図である。
【図４】実施例３に係る薄膜トランジスタ回路の回路図である。
【図５】実施例３に係る薄膜トランジスタ回路を用いた走査回路のタイミングチャートである。
【図６】実施例４に係る薄膜トランジスタ回路の回路図である。
【図７】実施例５に係る薄膜トランジスタ回路の回路図である。
【図８】実施例５に係る薄膜トランジスタ回路を用いた走査回路用の駆動パルスのタイミングチャートである。
【図９】比較例に係る薄膜トランジスタ回路の回路図である。
【図１０】比較例に係る薄膜トランジスタ回路を用いた走査回路のタイミングチャートである。
【図１１】実施例１に係る表示装置を示す図である。
【発明を実施するための形態】
【００１５】
ＴＦＴのＶｔｈがエンハンスの場合に動作する薄膜トランジスタ回路（比較例に係る薄膜トランジスタ回路）で、ＴＦＴのＶｔｈがディプリートした場合の、不具合例を図９、図１０を用いて簡単に説明する。図９は比較例に係る薄膜トランジスタ回路の回路図である。図１０は、比較例に係る薄膜トランジスタ回路を用いた走査回路のタイミングチャートである。
【００１６】
図９の薄膜トランジスタ回路が複数段接続されて走査回路が構成される。複数段の薄膜トランジスタ回路のそれぞれの回路構成は同じであるが入力信号が異なる。前段薄膜トランジスタ回路の境界ノードＢ３６からの出力信号であるゲート駆動信号（ＧＸ−１）は、境界ノードＢ３１からトランジスタＴ３１、Ｔ３７に入力される。次段薄膜トランジスタ回路の境界ノードＢ３６からの出力信号であるゲート駆動信号（ＧＸ＋１）は、境界ノードＢ３５からトランジスタＴ３１Ａ、Ｔ３７Ａに入力される。低電圧（ＶＬ）は、境界ノードＢ３２を介してトランジスタＴ３２、Ｔ３４、Ｔ３６、Ｔ３７、Ｔ３７Ａ、Ｔ３８に接続される。制御パルス（ＣＬＫＮ）は、境界ノードＢ３４からトランジスタＴ３５に入力される。制御パルス（ＣＬＫＮ＋２）は、境界ノードＢ３３からトランジスタＴ３３、Ｔ３８に入力される。
【００１７】
図９の薄膜トランジスタ回路において、Ｘ＝２、Ｎ＝２とすると、制御パルス（ＣＬＫ２）が境界ノードＢ３４に、制御パルス（ＣＬＫ４）が境界ノードＢ３３に入力される。また、ゲート駆動信号（Ｇ２）が境界ノードＢ３６から出力される。Ｘ＝２、Ｎ＝２の薄膜トランジスタ回路を基準として、Ｘ＝１、Ｎ＝１の薄膜トランジスタ回路を前段回路、Ｘ＝３、Ｎ＝３の薄膜トランジスタ回路を次段回路という。前段薄膜トランジスタ回路では、制御パルス（ＣＬＫ１）が境界ノードＢ３４に、制御パルス（ＣＬＫ３）が境界ノードＢ３３に入力される。また、ゲート駆動信号（Ｇ１）が境界ノードＢ３６から出力される。次段薄膜トランジスタ回路では、制御パルス（ＣＬＫ３）が境界ノードＢ３４に、制御パルス（ＣＬＫ１）が境界ノードＢ３３に入力される。また、ゲート駆動信号（Ｇ３）が境界ノードＢ３６から出力される。
【００１８】
以下、図１０を参照して比較例に係る薄膜トランジスタを用いた走査回路の動作の概略について説明する。
（ａ）時刻ｔ３〜ｔ５
時刻ｔ３で、制御パルス（ＣＬＫ４）がロウレベル（ＶＬ１）になると、薄膜トランジスタＴ３８がオフ（ＯＦＦ）状態になる。また、前段薄膜トランジスタ回路のゲート駆動信号（Ｇ１）がハイレベル（ＶＨ）になり、薄膜トランジスタ回路のトランジスタＴ３７がオン（ＯＮ）状態になり、ノードＮ３２が低電圧（ＶＬ）にされ、トランジスタＴ３６がオフ状態になる。また、ゲート駆動信号（Ｇ１）のハイレベルによって、薄膜トランジスタ回路Ｔ３１を介してノード３１がハイレベル（ＶＨ）になる。
【００１９】
（ｂ）時刻ｔ５〜ｔ７
時刻ｔ５で、制御パルス（ＣＬＫ２）がロウレベル（ＶＬ１）からハイレベル（ＶＨ）に変化するので、ゲート駆動信号（Ｇ２）の電圧が上昇し、ブートストラップ容量Ｃ１を介して、ノードＮ３１の電圧が上昇し、トランジスタＴ３５のゲート電圧が上昇する。
【００２０】
（ｃ）時刻ｔ７〜ｔ９
時刻ｔ７で、制御パルス（ＣＬＫ２）がロウレベル（ＶＬ１）になり、ゲート駆動信号（Ｇ２）がロウレベル（ＶＬ）になる。また、次段薄膜トランジスタ回路のゲート駆動信号（Ｇ３）がハイレベル（ＶＨ）になり、薄膜トランジスタＴ３１Ａを介してノードＮ３１がハイレベル（ＶＨ）になる。
【００２１】
（ｄ）時刻ｔ９〜ｔ１１
時刻ｔ９で、制御パルス（ＣＬＫ４）がハイレベル（ＶＨ）になり、薄膜トランジスタＴ３３を介してＮ３２がハイレベル（ＶＨ）になり、薄膜トランジスタＴ３６がオン状態になる。
【００２２】
ＴＦＴのＶｔｈがエンハンスの場合は、図１０の実線で示したような、設計意図に基づく動作をする。ＴＦＴのＶｔｈがディプリートすると、トランジスタＴ３２やトランジスタＴ３６などが完全なオフ状態になることができず、図１０に破線で示したような、リークによる電圧降下が起こり、所望の電圧出力が得られない、または、程度によっては、動作しないという不具合が発生する。
【００２３】
そこで、実施の形態に係る薄膜トランジスタ回路は、低電圧に接続された第１のトランジスタと、第１のトランジスタのゲートに接続された第２のトランジスタを有し、第２のトランジスタのゲート電圧をハイレベルからロウレベルに変化させることによって、第１のトランジスタのゲート電圧が低電圧よりも低い電圧となるようにされる。これにより、第１のトランジスタがディプリートしたとしても、第１のトランジスタをオフ状態にすることができる。
【００２４】
以下、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。なお、実施例ではｎ型のＴＦＴを例にとって説明するが、それに限定されるものではなく、ｐ型のＴＦＴであってもよい。また、ＴＦＴを構成する半導体層は、酸化物半導体の他にポリシリコンやアモルファスシリコンでもよい。ゲート走査回路を例にとって説明するが、それに限定されるものではなく、ＴＦＴを用いた回路に適用できることはいうまでもない。
【実施例１】
【００２５】
図１１は実施例１に係る表示装置を示す図である。表示装置１１はアクティブマトリクス型の表示装置である。表示装置１１は、表示部１２とゲート走査回路部１３とドライバＩＣ１４とを備える。以下、ゲート走査回路は、単に走査回路という。表示部１２は、画素ＰＥがアレイ状に配置される。画素ＰＥは薄膜トランジスタ１５、ソース電極とコモン電極で構成される容量１６を有する。走査回路１３は、薄膜トランジスタ１５のゲート電極に接続される信号線ＧＬを駆動する。ドライバＩＣ１４は、薄膜トランジスタ１５のドレイン電極に接続される信号線ＤＬを駆動する回路および走査回路１３に制御パルスや駆動パルス、電圧を供給する回路を有する。走査回路１３は、表示装置１１のＴＦＴ基板に薄膜トランジスタで形成される。ドライバＩＣ１４は、例えばシリコン基板上にＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスにより製造される半導体チップで、表示装置１１のＴＦＴ基板にＣＯＧ（Chip On Glass）実装される。
【００２６】
図１Ａ、図１Ｂ、図１Ｃ、図１Ｄは実施例１に係る薄膜トランジスタ回路の回路図である。図２は実施例１に係る薄膜トランジスタ回路を用いた走査回路のタイミングチャートである。走査回路１３は、薄膜トランジスタ回路１３Ｘ−１、薄膜トランジスタ回路１３Ｘ、薄膜トランジスタ回路１３Ｘ＋１、薄膜トランジスタ回路１３Ｘ＋２の組が複数接続されて構成される。例えば、薄膜トランジスタ回路１３Ｘに前段薄膜トランジスタ回路１３Ｘ−１の出力信号（Ｘ−１）および出力信号（Ｙ−１）がそれぞれ境界ノードＢ４および境界ノードＢ３から入力される。薄膜トランジスタ回路１３Ｘの出力信号（Ｘ）および出力信号（Ｙ）がそれぞれ境界ノードＢ９および境界ノードＢ６を経由して、次段薄膜トランジスタ回路１３Ｘ＋１の境界ノードＢ４および境界ノードＢ３に入力される。境界ノードＢ８から駆動パルス（φ１）または駆動パルス（φ２）が、境界ノードＢ５から駆動パルス（φ２）または駆動パルス（φ１）が、境界ノードＢ２から第１の低電圧（ＶＬ１）が、境界ノードＢ７から第２の低電圧（ＶＬ２）が、薄膜トランジスタ回路１３Ｘ−１、薄膜トランジスタ回路１３Ｘ、薄膜トランジスタ回路１３Ｘ＋１、薄膜トランジスタ回路１３Ｘ＋２等に入力される。制御パルス（ＣＬＫ１〜ＣＬＫ４）が薄膜トランジスタ回路１３Ｘ−１、薄膜トランジスタ回路１３Ｘ、薄膜トランジスタ回路１３Ｘ＋１、薄膜トランジスタ回路１３Ｘ＋２等に入力される。薄膜トランジスタ回路１３Ｘ−１、薄膜トランジスタ回路１３Ｘ、薄膜トランジスタ回路１３Ｘ＋１、薄膜トランジスタ回路１３Ｘ＋２等のそれぞれの境界ノードＢ１からゲート信号線ＧＬを駆動する出力信号（Ｘ−１、Ｘ、Ｘ＋１、Ｘ＋２等）が出力される。なお、境界ノードＢ９と境界ノードＢ１は同じものであってもよい。走査回路１３を構成する、薄膜トランジスタ回路１３Ｘ−１、薄膜トランジスタ回路１３Ｘ、薄膜トランジスタ回路１３Ｘ＋１、薄膜トランジスタ回路１３Ｘ＋２等の回路構成は同じであるが入力される駆動パルスや制御パルスが異なる。
【００２７】
薄膜トランジスタ回路１３Ｘ−１、薄膜トランジスタ回路１３Ｘ、薄膜トランジスタ回路１３Ｘ＋１、薄膜トランジスタ回路１３Ｘ＋２のそれぞれは、トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７およびブートストラップ容量ＣＢ１を有する。トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７は、ｎ型の薄膜トランジスタ（ＴＦＴ）である。
【００２８】
φ１とφ２はお互いに相補的なパルスで、φ１がハイ（Ｈｉｇｈ）レベルのときφ２はロウ（Ｌｏｗ）レベル、φ１がロウレベルのときφ２はハイレベルになる。ＣＬＫ１〜ＣＬＫ４は、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ１、・・・の順にハイレベルになる。φ１、φ２のハイレベルはＶＨ、ロウレベルはＶＬ１である。ＣＬＫ１〜ＣＬＫ４のハイレベルはＶＨ、ロウレベルは第３の低電圧（ＶＬ３）である。ここで、電圧関係は、下記の式（１）のように設定される。
ＶＬ１＞ＶＬ２＞ＶＬ３                      ・・・・・・（１）
ディプリートしたＴＦＴの閾値をｎ型で−Ｖｔｈとすると、各低電圧は、下記の式（２）（３）を満たしているものとする。
ＶＬ１−ＶＬ２≧Ｖｔｈ                      ・・・・・・（２）
ＶＬ２−ＶＬ３≧Ｖｔｈ                      ・・・・・・（３）
例えば、Ｖｔｈ＝１Ｖ、ＶＬ１＝−１２Ｖとすると、ＶＬ２＝−１４Ｖ、ＶＬ３＝−１６Ｖであれば、上記の式（１）（２）（３）を満足する。
【００２９】
以下、図２を参照して走査回路１３の動作について説明する。
（ａ）時刻ｔ１〜ｔ３
時刻ｔ１で、前段薄膜トランジスタ回路１３Ｘ−１のノード（トランジスタＴ５のゲートノード）Ｎ３すなわち、出力信号（Ｙ−１）がハイレベル（ＶＨ）になると、薄膜トランジスタ回路１３ＸのトランジスタＴ２がオン状態になり、ノード（トランジスタＴ１のゲートノード）Ｎ１とノードＮ２が接続される。しかし、トランジスタＴ３がオフ状態であるので、ノードＮ１の電圧変動はわずかで、トランジスタＴ１はオン状態を維持している。ここで、ノードＮ１は、トランジスタＴ７とトランジスタＴ１の間であって、トランジスタＴ１のゲートとトランジスタＴ２との接続点である。ノードＮ２は、トランジスタＴ２とトランジスタＴ３との接続点である。
【００３０】
（ｂ）時刻ｔ３〜ｔ５
時刻ｔ３で、ＣＬＫ４がハイレベルになると、前段薄膜トランジスタ回路１３Ｘ−１の出力信号（Ｘ−１）がハイレベル（ＶＨ）になり、前段薄膜トランジスタ回路１３Ｘ−１の出力信号（Ｙ−１）はブートストラップ効果により昇圧され、ＶＨより高い電圧であるＶＨ２になる。前段薄膜トランジスタ回路１３Ｘ−１の出力信号（Ｘ−１）はハイレベル（ＶＨ）になり、ＣＬＫ４がハイレベルになることで薄膜トランジスタ回路１３ＸのトランジスタＴ４がオン状態になり、ノードＮ３はハイレベル（ＶＨ）になる。ＣＬＫ４がハイレベルになることでトランジスタＴ３がオン状態となるため、ノードＮ１およびノードＮ２はロウレベル（ＶＬ１）になる。ここで、ノードＮ３は、トランジスタＴ４とトランジスタＴ５の間であって、トランジスタＴ５のゲートとブートストラップ容量ＣＢ１の一端との接続点である。
【００３１】
（ｃ）時刻ｔ５〜ｔ７
時刻ｔ５で、ＣＬＫ４がロウレベル、φ１がロウレベルとなるとともに、φ２がロウレベルからハイレベルに変わる。この時、トランジスタＴ３がオフ状態になるとともに、前段薄膜トランジスタ回路１３Ｘ−１の出力信号（Ｙ−１）がＶＨ２からＶＬ２の電圧に変化することにより、薄膜トランジスタ回路１３ＸのトランジスタＴ２のゲート電圧が負方向に大きく変化する。トランジスタＴ２のゲート電圧の変化は、容量結合により、トランジスタＴ３のオフ状態でフローティングとなったノードＮ１およびノードＮ２の電圧を押し下げ、ＶＬ１より低い電圧（ＶＬ１−α）にする。ここで、下記の式（４）となるようにトランジスタＴ２のサイズを設定しておくと、トランジスタＴ１はオフ状態になる。
ＶＬ１−α≦ＶＬ２                          ・・・・・・（４）
例えば、ＶＬ１＝−１２Ｖ、ＶＬ２＝−１４Ｖとすると、α＝３Ｖであると上記式（４）を満足する。φ２がロウレベルからハイレベルに変化するので、出力信号（Ｘ）の電圧が上昇し、ブートストラップ容量ＣＢ１を介して、ノードＮ３の電圧が上昇し、トランジスタＴ５のゲート電圧が上昇する。出力信号（Ｘ）の電圧がφ２のハイレベルとなるようにブートストラップ容量ＣＢ１を設定することは容易である。この時、トランジスタＴ１のゲート電圧は前述のようにＶＬ２よりも低いので、トランジスタＴ１はオフ状態を維持し、トランジスタＴ１を介してのリーク電流は発生せず、出力信号（Ｘ）は所望のハイレベルの電圧（ＶＨ）となる。また、トランジスタＴ６のゲート電圧はＶＬ３でＶＬ２よりも低いので、トランジスタＴ６はオフ状態を維持し、トランジスタＴ６を介してのリーク電流は発生しない。
【００３２】
（ｄ）時刻ｔ７〜ｔ９
時刻ｔ７において、φ２がロウレベルになり、φ１がロウレベルからハイレベルへ、ＣＬＫ２がハイレベルとなる。ＣＬＫ２がハイレベルになることで、トランジスタＴ６とトランジスタＴ７がオン状態になる。トランジスタＴ６がオン状態になることで、ノードＮ３はロウレベルとなる。トランジスタＴ５のゲート電圧であるノードＮ３がロウレベル（ＶＬ２）とり、トランジスタＴ５がオフ状態となるので、以降トランジスタＴ５を介してφ２の電流が出力信号（Ｘ）にリークすることはない。トランジスタＴ７がオン状態になり、φ１がハイレベルになるので、ノードＮ１はハイレベル（ＶＨ）となりトランジスタＴ１がオン状態になる。これにより、出力信号（Ｘ）はロウレベル（ＶＬ１）となる。
【００３３】
以上、本実施例により、Ｖｔｈ制御が困難な酸化物半導体で形成されたＴＦＴやＶｔｈ制御していないＬＴＰＳのＴＦＴ等のディプリートのＴＦＴを用いても、リーク電流がない回路、ひいてはリーク電流による貫通電流のない回路を実現することができる。また、ＬＴＰＳのＴＦＴにおいて、Ｖｔｈ制御のイオン注入が不要になり、製造プロセスを簡略化することができる。
【実施例２】
【００３４】
図３は実施例２に係る薄膜トランジスタ回路の回路図である。走査回路１３は、実施例１と同様に薄膜トランジスタ回路１３ＡＸが複数接続されて構成される。実施例１では、出力信号（Ｘ）は、次段薄膜トランジスタ回路への転送と、ゲート信号線ＧＬへの電圧出力を兼ねる形の回路であった。一般的にゲート走査回路を内蔵する表示パネルの垂直ゲート信号線は、容量が大きいため、立ち上がり（電圧上昇）に時間がかかる。このため、次段薄膜トランジスタ回路への転送の遅延時間が長くなり、高画素化に伴う、ゲート走査回路速度の増加には不利になる。実施例２に係るゲート走査回路は、この点にかんがみ、転送用の出力信号（Ｘ）を出力するトランジスタとゲート信号線ＧＬへ出力信号（ＧＸ）を出力するトランジスタを分けることで、転送の遅延時間増加の改善を図ったものである。
【００３５】
本実施例の薄膜トランジスタ回路１３ＡＸは、実施例１の薄膜トランジスタ回路１３Ｘに対して、回路要素上は、トランジスタＴ８を追加し、トランジスタＴ１の接続をトランジスタＴ５からトランジスタＴ８に変えたものである。すなわち、トランジスタＴ８は境界ノードＢ５と境界ノードＢ１の間に接続され、トランジスタＴ８のゲートはノードＮ３と接続される。薄膜トランジスタ回路１３ＡＸの動作は、実施例１と同様であるので、説明は省略する。トランジスタＴ８は、ｎ型のＴＦＴである。
【００３６】
なお、ノードＮ３と境界ノードＢ１の間にブートストラップ容量を明記していない。これは、トランジスタＴ８はゲート幅（Ｗ）の大きなＴＦＴを用いるため、それぞれのＴＦＴのチャネル−ゲート間容量がブートストラップ容量と同様な機能を有するとしたためである。ノードＮ３と境界ノードＢ１の間にブートストラップ容量を追加してもよい。
【実施例３】
【００３７】
図４は実施例３に係る薄膜トランジスタ回路の回路図である。図５は実施例３に係る薄膜トランジスタ回路を用いた走査回路のタイミングチャートである。走査回路１３は、実施例１と同様に薄膜トランジスタ回路１３ＢＸが複数接続されて構成される。本実施例の薄膜トランジスタ回路１３ＢＸは、実施例２の薄膜トランジスタ回路１３ＡＸに対して、下記の回路が追加になっている。なお、追加になったトランジスタは、ｎ型のＴＦＴである。
（ａ）ゲート電圧が一定バイアス（ＶＨＢ）されたトランジスタＴ９、Ｔ１３の組
（ｂ）トランジスタＴ１０、Ｔ１１、Ｔ１２の組とブートストラップ容量ＣＢ２
上記（ａ）のトランジスタＴ９、Ｔ１３の組の役割は、ブートストラップ効果による昇圧時、不必要な寄生容量を低減し、ブートストラップ効率を上げるためのものである。前段薄膜トランジスタ回路からの出力信号（Ｘ−１）の電圧転送によるノードＮ４のハイレベルがＶＨであるとするとき、下記の式（５）を満たすように設定すると、ノードＮ３およびノードＮ５の図５の時刻ｔ３〜ｔ５における電圧はＶＨになる。例えば、ＶＨＢは１５Ｖである。
ＶＨＢ＝ＶＨ＋Ｖｔｈ                        ・・・・・・（５）
なお、ディプリートしたトランジスタを対象としているので、式（５）は、下記の式（６）となる。
ＶＨＢ＝ＶＨ−（Ｖｔｈの絶対値）            ・・・・・・（６）
図５の時刻ｔ５〜ｔ７でφ２がハイレベルになるとき、ブートストラップ効果でノードＮ３およびノード（トランジスタＴ１２のゲートノード）Ｎ５の電圧はＶＨ２（＞ＶＨ）に上昇するが、トランジスタＴ９およびトランジスタＴ１３はターンオフしているため、ノードＮ４およびノードＮ６の電圧は変化しない。すなわちノードＮ４およびノードＮ６に帰属する寄生容量はブートストラップ効果時の寄生容量とはならないため、ブートストラップ効率が高くなる。ここで、ノードＮ４は、トランジスタＴ４とトランジスタＴ９の接続点と、トランジスタＴ６との接続点である。ノードＮ６は、トランジスタＴ１０とトランジスタＴ１３の接続点と、トランジスタＴ１４との接続点である。ノードＮ５は、トランジスタＴ１３とトランジスタＴ１２の間であって、トランジスタＴ１２のゲートとブートストラップ容量ＣＢ２の一端との接続点である。
【００３８】
上記（ｂ）のトランジスタＴ１０、Ｔ１１、Ｔ１２の組およびブートストラップ容量ＣＢ２の役割は、非選択時（トランジスタＴ５、Ｔ８がオフのとき）にφ２がハイレベルになったときの、クロストーク等により、出力信号（Ｘ）の電圧が上昇し、誤動作することを防止するためのものである。非選択時にφ２がハイレベルになると、図５の時刻ｔ９〜ｔ１１に示すように、ノードＮ５およびノードＮ６の電圧がΔＶ上昇する。これは、薄膜トランジスタＴ１１、Ｔ１２が比較的ゲート幅（Ｗ）が長くソース−ゲート間容量が大きいため、容量カップリングによる昇圧効果が高いこと、および、本回路構成では、この時間においてノードＮ５およびノードＮ６がフローティングになっているためである。しかし、トランジスタＴ５、Ｔ８およびブートストラップ容量ＣＢ１があるため、出力信号（Ｘ）は上昇することがない。すなわち、上記（ｂ）のトランジスタＴ１０、Ｔ１１、Ｔ１２の組およびブートストラップ容量ＣＢ２がなければ、境界ノードＢ１、Ｂ９がノードＮ５、Ｎ６と同様に電圧がΔＶ上昇する。これは、トランジスタＴ１１、１２と同様に、トランジスタＴ５、Ｔ８が比較的ゲート幅（Ｗ）が長くソース−ゲート間容量が大きいため、容量カップリングによる昇圧効果が高いこと、および、この時間においてノードＮ２およびノードＮ４がフローティングになっているためである。上記（ｂ）のトランジスタＴ１０、Ｔ１１、Ｔ１２の組およびブートストラップ容量ＣＢ２が、緩衝となり、ノードＮ７およびノードＮ８のφ２のハイレベルによる上昇が低減するため、出力信号（Ｘ）の上昇による、誤動作を抑圧することができる。ここで、ノードＮ７は、トランジスタＴ１２とトランジスタＴ５との接続点と、ブートストラップ容量ＣＢ２の他端との接続点である。ノードＮ８は、トランジスタＴ１１とトランジスタＴ８との接続点である。
【００３９】
図４では、ノードＮ３と境界ノードＢ１の間およびノードＮ５とノードＮ８の間にブートストラップ容量を明記していない。これは、トランジスタＴ１１、Ｔ８はゲート幅（Ｗ）の大きなＴＦＴを用いるため、それぞれのＴＦＴのチャネル−ゲート間容量がブートストラップ容量と同様な機能を有するとしたためである。ノードＮ３と境界ノードＢ１の間およびノードＮ５とノードＮ８の間にそれぞれブートストラップ容量を追加してもよい。
【実施例４】
【００４０】
図６は実施例４に係る薄膜トランジスタ回路の回路図である。走査回路１３は、実施例１と同様に薄膜トランジスタ回路１３ＣＸが複数接続されて構成される。本実施例の薄膜トランジスタ回路１３ＣＸは、実施例３の薄膜トランジスタ回路１３ＢＸにトランジスタＴ１５、Ｔ１６を加えたものである。トランジスタＴ１５、Ｔ１６の役割は実施例３で述べた（ａ）の役割と同じであるので、説明は省略する。トランジスタＴ１５は、トランジスタＴ８のゲート（ノードＮ９）とノードＮ３との間にある。トランジスタＴ１６は、トランジスタＴ１１のゲート（ノードＮ１０）とノードＮ５との間にある。トランジスタＴ１５、Ｔ１６のゲートには所定の電圧（ＶＨＢ）が印加される。トランジスタＴ１５、Ｔ１６は、ｎ型のＴＦＴである。
【００４１】
図６では、ノードＮ９と境界ノードＢ１の間およびノードＮ１０とノードＮ８の間にブートストラップ容量を明記していない。これは、トランジスタＴ１１、Ｔ８はゲート幅（Ｗ）の大きなＴＦＴを用いるため、それぞれのＴＦＴのチャネル−ゲート間容量がブートストラップ容量と同様な機能を有するとしたためである。ノードＮ９と境界ノードＢ１の間およびノードＮ１０とノードＮ８の間にそれぞれブートストラップ容量を追加してもよい。
【実施例５】
【００４２】
図７は実施例５に係る薄膜トランジスタ回路の回路図である。図８は実施例５に係る薄膜トランジスタ回路を用いた走査回路用の駆動パルスのタイミングチャートである。走査回路１３は、実施例１と同様に薄膜トランジスタ回路１３ＤＸが複数接続されて構成される。本実施例の薄膜トランジスタ回路１３ＤＸは、実施例４の薄膜トランジスタ回路１３ＣＸにトランジスタＴ１７、Ｔ１８、Ｔ１９、Ｔ２０、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６を加えたものである。トランジスタＴ１７は、トランジスタＴ２４のゲート（ノードＮ１４）とノードＮ５との間にある。トランジスタＴ１８は、トランジスタＴ２１のゲート（ノードＮ１２）とノードＮ５との間にある。トランジスタＴ１９は、トランジスタＴ２５のゲート（ノードＮ１３）とノードＮ１との間にある。トランジスタＴ２０は、トランジスタＴ２２のゲート（ノードＮ９）とノードＮ１との間にある。トランジスタＴ１７、Ｔ１８、Ｔ１９、Ｔ２０の役割は実施例３で述べた（ａ）の役割と同じであるので、説明は省略する。
【００４３】
トランジスタＴ２１とトランジスタＴ２２は接続され、トランジスタＴ２２は境界ノードＢ１１に接続され、トランジスタＴ２１には駆動パルス（φＧ２）が入力するようにされる。トランジスタＴ２４とトランジスタＴ２５は接続され、トランジスタＴ２５は境界ノードＢ１２に接続され、トランジスタＴ２４には駆動パルス（φＧ１）が入力するようにされる。トランジスタＴ１１には駆動パルス（φＧ３）が入力するようにされる。トランジスタＴ１１、Ｔ２１、Ｔ２４の役割は実施例３で述べた（ｂ）の役割と同じであるので、説明は省略する。
【００４４】
トランジスタＴ２３は、境界ノードＢ１１と境界ノードＢ２の間に接続される。トランジスタＴ２３のゲートはノードＮ１に接続される。トランジスタＴ２６は、境界ノードＢ１２と境界ノードＢ２の間に接続される。トランジスタＴ２６のゲートはノードＮ１に接続される。境界ノードＢ１から出力信号（Ｇ３Ｘ＋２）がゲート信号線に出力され、境界ノードＢ１１から出力信号（Ｇ３Ｘ＋１）がゲート信号線に出力され、境界ノードＢ１２から出力信号（Ｇ３Ｘ）がゲート信号線に出力される。
【００４５】
図７では、ノードＮ３と境界ノードＢ１の間、ノードＮ１１と境界ノードＢ１１の間およびノードＮ１３と境界ノードＢ１２の間にブートストラップ容量を明記していない。また、ノードＮ５と、トランジスタＴ１１とトランジスタＴ８の接続点との間、ノードＮ１２と、トランジスタＴ２１とトランジスタＴ２２の接続点との間、ノードＮ１４と、トランジスタＴ２４とトランジスタＴ２５の接続点との間にブートストラップ容量を明記していない。これは、トランジスタＴ１１、Ｔ８、Ｔ２１、Ｔ２２、Ｔ２４、Ｔ２５はゲート幅（Ｗ）の大きなＴＦＴを用いるため、それぞれのＴＦＴのチャネル−ゲート間容量がブートストラップ容量と同様な機能を有するとしたためである。それぞれのノード間にブートストラップ容量を追加してもよい。
【００４６】
薄膜トランジスタ回路１３ＤＸは、シフトレジスタ１段の転送に対して、３本のゲート信号線の走査を行う回路構成である。これは、転送クロック（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）の周波数の低減が可能となり、画素数が増加した場合等に有効である。φ1およびφ２と、φＧ１、φＧ２およびφＧ３との関係の一例を図８に示す。φ1またはφ２がハイレベルの間に、φＧ１、φＧ２およびφＧ３がハイレベルになる。これによって、出力信号（Ｘ）または出力信号（Ｙ）が次段薄膜トランジスタ回路に転送される間に、３本のゲート信号線へ出力信号（Ｇ３Ｘ、Ｇ３Ｘ＋１、Ｇ３Ｘ＋２）が出力される。その他の動作は、実施例４の薄膜トランジスタ回路１３ＣＸと同じである。
【００４７】
以上、本発明者によってなされた発明を実施の形態および実施例に基づき具体的に説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【００４８】
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）薄膜トランジスタ回路（１３Ｘ、１３ＸＡ、１３ＸＢ、１３ＸＣ、１３ＸＤ）は、第１の出力信号（Ｘ、ＧＸ）が出力される第１のノード（Ｂ１）と、第１の低電圧（ＶＬ１）を受ける第２のノード（Ｂ２）と、第１の入力信号（Ｙ−１）を受ける第３のノード（Ｂ３）と、第１のノード（Ｂ１）と第２のノード（Ｂ２）の間に接続される第１のトランジスタ（Ｔ１）と、第１のトランジスタ（Ｔ１）のゲートノード（Ｎ１）と第２のノード（Ｂ２）の間に接続される第２のトランジスタ（Ｔ２）と、を具備し、
第２のトランジスタ（Ｔ２）のゲートノードは第３のノード（Ｂ３）に接続され、第１の入力信号（Ｙ−１）がハイレベル（ＶＨ２）からロウレベル（ＶＬ２）に変化するとき、第１のトランジスタ（Ｔ１）のゲートノードが第１の低電圧（ＶＬ１）よりも低くなるようにされる。
【００４９】
（２）上記（１）の薄膜トランジスタ回路は、さらに、第２のトランジスタ（Ｔ２）と第２のノード（Ｂ２）の間に接続される第３のトランジスタ（Ｔ３）を具備し、
第３のトランジスタ（Ｔ３）のゲートノードに第１の制御パルス（ＣＬＫ４）を印加するようにされ、
第１のトランジスタ（Ｔ１）のゲートノード（Ｎ１）および前記第２のトランジスタ（Ｔ２）と前記第３のトランジスタ（Ｔ３）の接続点（Ｎ２）がフローティング状態にされたときに、前記第１の入力信号（Ｙ−１）がハイレベル（ＶＨ２）からロウレベル（ＶＬ２）に変化するようにされる。
【００５０】
（３）上記（２）の薄膜トランジスタ回路は、さらに、第２の入力信号（Ｘ−１）を受ける第４のノード（Ｂ４）と、第１の駆動パルス（φ２）を受ける第５のノード（Ｂ５）と、第２の出力信号（Ｙ）が出力される第６のノード（Ｂ６）と、第４のノード（Ｂ４）に接続される第４のトランジスタ（Ｔ４）と、第５のノード（Ｂ５）に接続される第５のトランジスタ（Ｔ５）と、第１のブートストラップ容量（ＣＢ１）と、を具備し、
第４のトランジスタ（Ｔ４）は第５のトランジスタ（Ｔ５）のゲートノード（Ｎ３）に接続され、
第１のブートストラップ容量（ＣＢ１）の一端は第５のトランジスタ（Ｔ５）のゲートノード（Ｎ３）に接続され、
第１のブートストラップ容量（ＣＢ１）の他端は、第５のトランジスタ（Ｔ５）の第５のノード（Ｂ５）が接続されるのとは反対の端子に接続され、
第１の駆動パルス（φ２）のハイレベルの電圧（ＶＨ）よりも高い電圧（ＶＨ２）が第６のノード（Ｂ６）から出力するようにされる。
【００５１】
（４）上記（３）の薄膜トランジスタ回路は、さらに、第２の低電圧（ＶＬ２）を受ける第７のノード（Ｂ７）と、第５のトランジスタ（Ｔ５）のゲートノード（Ｎ３）と第７のノード（Ｂ７）の間に接続される第６のトランジスタ（Ｔ６）と、を具備し、
第６のトランジスタ（Ｔ６）のゲートノードには、第２の制御パルス（ＣＬＫ２）が印加するようにされ、
第１の制御パルス（ＣＬＫ４）と第２の制御パルス（ＣＬＫ２）の位相は異なり、
第２の低電圧（ＶＬ２）は第１の低電圧（ＶＬ１）よりも低い電圧とされる。
【００５２】
（５）上記（４）の薄膜トランジスタ回路は、さらに、第２の駆動パルス（φ１）を受ける第８のノード（Ｂ８）と、第１のトランジスタ（Ｔ１）のゲートノード（Ｎ１）と第８のノード（Ｂ８）の間に接続される第７のトランジスタ（Ｔ７）と、を具備し、
第１の駆動パルス（φ２）と第２の駆動パルス（φ１）の位相は異なる。
（６）上記（５）の薄膜トランジスタ回路において、
第１および第２の駆動パルス（φ２、φ１）の低レベルの電圧は前記第１の低電圧（ＶＬ１）であり、
第１および第２の制御パルス（ＣＬＫ４、ＣＬＫ２）の低レベルの電圧は第２の低電圧よりも低い第３の低電圧（ＶＬ３）である。
【００５３】
（７）上記（６）の薄膜トランジスタ回路は、さらに、第３の出力信号を出力する第９のノード（Ｂ９）と、第１のノード（Ｂ９）と第５のノード（Ｂ５）の間に接続される第８のトランジスタ（Ｔ８）と、を具備し、
第５のトランジスタ（Ｔ５）のゲートノード（Ｎ３）と第８のトランジスタ（Ｔ８）のゲートノードが接続され、
第５のトランジスタ（Ｔ５）は第５のノード（Ｂ５）と第９のノード（Ｂ８）の間に接続される。
【００５４】
（８）上記（７）の薄膜トランジスタ回路は、さらに、
所定の高電圧（ＶＨＢ）が印加される第１０のノード（Ｂ１０）と、
第５のトランジスタ（Ｔ５）のゲートノード（Ｎ３）に第１のブートストラップ容量（ＣＢ１）が接続される接続点（Ｎ３）と、第５のトランジスタ（Ｔ５）のゲートノード（Ｎ３）に第６のトランジスタ（Ｔ６）が接続される接続点（Ｎ４）との間に第９のトランジスタ（Ｔ９）と、を具備し、
第９のトランジスタ（Ｔ９）のゲートノードに前記第１０のノード（Ｂ１０）が接続される。
【００５５】
（９）上記（８）の薄膜トランジスタ回路は、さらに、第４のノード（Ｂ４）に接続される第１０のトランジスタ（Ｔ１０）と、第８のトランジスタ（Ｔ８）に接続される第１１のトランジスタ（Ｔ１１）と、第５のノード（Ｂ５）と第５のトランジスタ（Ｔ５）の間に接続される第１２のトランジスタ（Ｔ１２）と、第１３のトランジスタ（Ｔ１３）と、第１４のトランジスタ（Ｔ１４）と、第２のブートストラップ容量（ＣＢ２）と、を具備し、
第１３のトランジスタ（Ｔ１３）は、第１１のトランジスタ（Ｔ１１）のゲートノードと第１２のトランジスタ（Ｔ１２）のゲートノードの接続点（Ｎ５）と、第１０のトランジスタ（Ｔ１０）の間に接続され、
第２のブートストラップ容量は、第１２のトランジスタ（Ｔ１２）と第５のトランジスタ（Ｔ５）の接続点（Ｎ７）と、第１１のトランジスタ（Ｔ１１）のゲートノードと第１２のトランジスタ（Ｔ１２）のゲートノードの接続点（Ｎ５）の間に接続され、
第１４のトランジスタ（Ｔ１４）は、第１０のトランジスタ（Ｔ１０）と第１３のトランジスタ（Ｔ１３）の接続点（Ｎ６）と、第７のノード（Ｂ７）の間に接続され、
第１０のトランジスタ（Ｔ１０）のゲートノードには第１の制御パルス（ＣＬＫ４）が印加され、
第１３のトランジスタ（Ｔ１３）のゲートノードに所定の高電圧が印加され、
第１４のトランジスタ（Ｔ１４）のゲートノードには第２の制御パルス（ＣＬＫ２）が印加される。
【００５６】
（１０）上記（９）の薄膜トランジスタ回路は、さらに、第１５のトランジスタ（Ｔ１５）と、第１６のトランジスタ（Ｔ１６）と、を具備し、
第１５のトランジスタ（Ｔ１５）は、第５のトランジスタ（Ｔ５）のゲートノード（Ｎ３）と第８のトランジスタ（Ｔ８）のゲートノードの間に接続され、
第１６のトランジスタ（Ｔ１６）は、第１２のトランジスタ（Ｔ１２）のゲートノード（Ｎ５）と第１１のトランジスタ（Ｔ１１）のゲートノードの間に接続され、
第１５および第１６のトランジスタ（Ｔ１５、Ｔ１６）のそれぞれのゲートノードに所定の高電圧が印加される。
（１１）上記（９）または（１０）の薄膜トランジスタ回路において、
第１１のトランジスタ（Ｔ１１）は第５のノード（Ｂ５）と第８のトランジスタ（Ｔ８）の間に接続される。
【００５７】
（１２）上記（１０）の薄膜トランジスタ回路は、さらに、第４の出力信号（Ｇ３Ｘ＋１）が出力される第１１のノード（Ｂ１１）と、第５の出力信号（Ｇ３Ｘ）が出力される第１２のノード（Ｂ１２）と、第１７のトランジスタ（Ｔ１７）と、第１８のトランジスタ（Ｔ１８）と、第１９のトランジスタ（Ｔ１９）と、第２０のトランジスタ（Ｔ２０）と、第２１のトランジスタ（Ｔ２１）と、第１１のノード（Ｂ１１）と第２１のトランジスタ（Ｔ２１）の間に接続される第２２のトランジスタ（Ｔ２２）と、第１１のノード（Ｂ１１）と第２のノード（Ｂ２）の間に接続される第２３のトランジスタ（Ｔ２３）と、第２４のトランジスタ（Ｔ２４）と、第１２のノード（Ｂ１２）と第２４のトランジスタ（Ｔ２４）の間に接続される第２５のトランジスタ（Ｔ２５）と、第１２のノード（Ｂ１２）と第２のノード（Ｂ２）の間に接続される第２６のトランジスタ（Ｔ２６）と、を具備し、
第２３および第２６のトランジスタ（Ｔ２３、Ｔ２６）のゲートノードは、第１のトランジスタ（Ｔ１）のゲートノード（Ｎ１）に接続され、
第１７のトランジスタ（Ｔ１７）は、第１２のトランジスタ（Ｔ１２）のゲートノード（Ｎ５）と第２４のトランジスタ（Ｔ２４）のゲートノードの間に接続され、
第１８のトランジスタ（Ｔ１８）は、第１２のトランジスタ（Ｔ１２）のゲートノード（Ｎ５）と第２１のトランジスタ（Ｔ２１）のゲートノードの間に接続され、
第１９のトランジスタ（Ｔ１９）は、第５のトランジスタ（Ｔ５）のゲートノード（Ｎ３）と第２５のトランジスタ（Ｔ２５）のゲートノードの間に接続され、
第２０のトランジスタ（Ｔ２０）は、第５のトランジスタ（Ｔ５）のゲートノード（Ｎ３）と第２２のトランジスタ（Ｔ２２）のゲートノードの間に接続され、
第１７、第１８、第１９および第２０のトランジスタ（Ｔ１７、Ｔ１８、Ｔ１９、Ｔ２０）のそれぞれのゲートノードに所定の高電圧が印加され、
第２４のトランジスタ（Ｔ２４）に第３の駆動パルス（φＧ１）が印加され、
第２１のトランジスタ（Ｔ２１）に第４の駆動パルス（φＧ２）が印加され、
第１１のトランジスタ（Ｔ１１）に第５の駆動パルス（φＧ３）が印加される。
（１３）上記（１２）の薄膜トランジスタ回路において、
第３、第４および第５の駆動パルス（φＧ１、φＧ２、φＧ３）は、第１および第２の駆動パルス（φ２、φ１）のそれぞれの１つのハイレベルの間に出力される。
【００５８】
（１４）表示装置（１１）は、表示部（１２）と、走査回路（１３）と、ドライバＩＣ（１４）と、を具備し、
前記走査回路（１３）は、第１の出力信号（Ｘ、ＧＸ）が出力される第１のノード（Ｂ１）と、第１の低電圧（ＶＬ１）を受ける第２のノード（Ｂ２）と、第１の入力信号（Ｙ−１）を受ける第３のノード（Ｂ３）と、第１のノード（Ｂ１）と第２のノード（Ｂ２）の間に接続される第１の薄膜トランジスタ（Ｔ１）と、第１の薄膜トランジスタ（Ｔ１）のゲートノード（Ｎ１）と第２のノード（Ｂ２）の間に接続される第２の薄膜トランジスタ（Ｔ２）と、を有し、
第２の薄膜トランジスタ（Ｔ２）のゲートノードは第３のノード（Ｂ３）に接続され、第１の入力信号（Ｙ−１）がハイレベル（ＶＨ２）からロウレベル（ＶＬ２）に変化するとき、第１の薄膜トランジスタ（Ｔ１）のゲートノードが第１の低電圧（ＶＬ１）よりも低くなるようにされる。
（１５）上記（１４）の表示装置において、
第１および第２の薄膜トランジスタ（Ｔ１、Ｔ２）は酸化物半導体で形成される。
【符号の説明】
【００５９】
１１・・・表示装置（表示パネル）
１２・・・表示部
１３・・・ゲート走査回路（走査回路）
１３Ｘ、１３Ｘ−１、１３Ｘ＋１、１３Ｘ＋２・・・薄膜トランジスタ回路
１４・・・ドライバＩＣ
１５・・・薄膜トランジスタ
１６・・・容量
Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７、Ｂ８、Ｂ９・・・境界ノード
ＣＢ１・・・ブートストラップ容量
ＤＬ・・・ドレイン信号線
ＧＬ・・・ゲート信号線
Ｎ１、Ｎ２、Ｎ３・・・ノード
ＰＥ・・・画素
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７・・・トランジスタ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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