(57)【要約】【課題】例えばＤラッチ回路などを含むレベルシフト回路において、負サージの悪影響を抑制可能な技術を提供することを目的とする。【解決手段】半導体駆動装置は、負サージ検出回路３２と、レベルシフト回路３１とを備える。負サージ検出回路３２は、Ｐ側ＳＷ素子１ａとＮ側ＳＷ素子１ｂとの接続点１ｃにおいて負サージが発生したか否かを検出する。レベルシフト回路３１は、負サージ検出回路３２で負サージの発生が検出された場合に、Ｐ側ＳＷ素子１ａの駆動に用いられている駆動電圧を保持する。【選択図】図５
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【特許請求の範囲】
【請求項１】
高電位と低電位との間に直列に接続された高圧側半導体スイッチング素子及び低圧側半導体スイッチング素子を駆動可能な半導体駆動装置であって、
前記高圧側半導体スイッチング素子と前記低圧側半導体スイッチング素子との接続点において負サージが発生したか否かを検出する負サージ検出回路と、
前記負サージ検出回路で前記負サージの発生が検出された場合に、前記高圧側半導体スイッチング素子の駆動に用いられている駆動電圧を保持するレベルシフト回路と
を備える、半導体駆動装置。
【請求項２】
請求項１に記載の半導体駆動装置であって、
前記負サージ検出回路は、
第１及び第２ツェナーダイオードを備え、
前記負サージが発生した場合に第１及び第２ツェナーダイオードの間の電位が予め定められた電位になる、半導体駆動装置。
【請求項３】
請求項２に記載の半導体駆動装置であって、
前記負サージ検出回路は、
前記第１及び第２ツェナーダイオードの間の電位が予め定められた電位になった場合に、前記負サージが発生したことを示す検出信号を生成可能なＮ型ＭＯＦＳＥＴ（metal-oxide-semiconductor field-effect transistor）をさらに備える、半導体駆動装置。
【請求項４】
請求項１に記載の半導体駆動装置であって、
前記負サージ検出回路は、
前記負サージが発生した場合に前記負サージが発生したことを示す検出信号を生成可能なカレントミラー回路
を備える、半導体駆動装置。
【請求項５】
請求項４に記載の半導体駆動装置であって、
前記カレントミラー回路は、
２つのＮ型ＭＯＦＳＥＴを含む、半導体駆動装置。
【請求項６】
請求項４に記載の半導体駆動装置であって、
前記カレントミラー回路は、
２つのバイポーラトランジスタを含む、半導体駆動装置。
【請求項７】
請求項１乃至請求項６のいずれかに記載の半導体駆動装置であって、
前記レベルシフト回路は、
前記接続点における第１電位、予め定められた第２電位、前記低電位、及び、前記負サージ検出回路の検出結果に基づいて生成された第１信号に応じて、前記第１電位、前記第２電位、及び、入力信号に基づいて生成された第２信号をレベルシフトさせることによって前記駆動電圧の保持が可能であり、
前記レベルシフト回路によってレベルシフトされる前記第２信号を、当該レベルシフトに用いられる前記第１信号よりも遅延させる遅延回路
をさらに備える、半導体駆動装置。
【請求項８】
請求項７に記載の半導体駆動装置であって、
前記遅延回路は、
前記負サージ検出回路で負サージの発生が検出された場合に、前記第２信号を遅延させる、半導体駆動装置。
【請求項９】
請求項１乃至請求項８のいずれかに記載の半導体駆動装置と、
前記半導体駆動装置によって駆動される、前記高圧側半導体スイッチング素子及び前記低圧側半導体スイッチング素子と
を備える、半導体装置。
【請求項１０】
請求項７または請求項８に記載の半導体駆動装置と、
前記半導体駆動装置によって駆動される、前記高圧側半導体スイッチング素子及び前記低圧側半導体スイッチング素子と、
前記低圧側半導体スイッチング素子に用いられる電源の電力に基づいて、前記第２電位を生成するための電力を生成可能なブートストラップ回路と
を備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電位と低電位との間に直列に接続された高圧側半導体スイッチング素子及び低圧側半導体スイッチング素子を駆動可能な半導体駆動装置、及び、それを備える半導体装置に関するものである。
【背景技術】
【０００２】
インバータなどの半導体スイッチング素子を駆動する半導体駆動装置においては、高圧側半導体スイッチング素子及び低圧側半導体スイッチング素子のオン及びオフが繰り返し切り替えられる。この切り替えの際などには、回路の誤動作と原因になる負サージが発生する。そこで、負サージの悪影響を抑制する技術が、これまでに様々に提案されている（例えば特許文献１）。
【０００３】
一方、上述のような半導体駆動装置においては、ワンショット駆動回路、ＳＲ−ＦＦラッチ回路またはＤ−ＦＦラッチ回路などを含むレベルシフト回路が用いられてきた。しかしながら、近年、これらに代えてＤラッチ回路などを含むベタＯＮレベルシフト回路を用いることが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−０７２９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年提案されているベタＯＮレベルシフト回路においても、負サージが発生することがあり、負サージの悪影響を受けてしまうことがある。
【０００６】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、例えばＤラッチ回路などを含むレベルシフト回路において、負サージの悪影響を抑制可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体駆動装置は、高電位と低電位との間に直列に接続された高圧側半導体スイッチング素子及び低圧側半導体スイッチング素子を駆動可能な半導体駆動装置であって、前記高圧側半導体スイッチング素子と前記低圧側半導体スイッチング素子との接続点において負サージが発生したか否かを検出する負サージ検出回路と、前記負サージ検出回路で前記負サージの発生が検出された場合に、前記高圧側半導体スイッチング素子の駆動に用いられている駆動電圧を保持するレベルシフト回路とを備える。
【発明の効果】
【０００８】
本発明によれば、負サージ検出回路で負サージの発生が検出された場合に、高圧側半導体スイッチング素子の駆動に用いられている駆動電圧を保持する。これにより、例えばＤラッチ回路などを含むレベルシフト回路において、負サージの悪影響を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】関連半導体装置の構成を示す回路図である。
【図２】関連半導体装置の構成を示す回路図である。
【図３】Ｄラッチ回路の等価回路を示す回路図である。
【図４】関連半導体装置の動作を示すタイミングチャートである。
【図５】実施の形態１に係るＨＶＩＣドライバの構成を示す回路図である。
【図６】実施の形態１に係る半導体装置の構成を示す回路図である。
【図７】実施の形態１に係る半導体装置の動作を示すタイミングチャートである。
【図８】実施の形態２に係るＨＶＩＣドライバの構成を示す回路図である。
【図９】実施の形態３に係るＨＶＩＣドライバの構成を示す回路図である。
【図１０】実施の形態４に係るＨＶＩＣドライバの構成を示す回路図である。
【図１１】実施の形態５に係るＨＶＩＣドライバの構成を示す回路図である。
【図１２】実施の形態６に係るＨＶＩＣドライバの構成を示す回路図である。
【図１３】実施の形態７に係るＨＶＩＣドライバの構成を示す回路図である。
【図１４】実施の形態７に係る半導体装置の動作を示すタイミングチャートである。
【図１５】実施の形態８に係るＨＶＩＣドライバの構成を示す回路図である。
【図１６】実施の形態９に係る半導体装置の構成を示す回路図である。
【発明を実施するための形態】
【００１０】
＜関連する半導体装置＞
まず、本発明の実施の形態１に係る半導体駆動装置及びそれを備える半導体装置について説明する前に、それらと関連する半導体装置（以下、「関連半導体装置」と記す）について説明する。
【００１１】
図１は、インバータ制御装置である関連半導体装置の構成を示す回路図である。関連半導体装置は、高電位のＰ端子に接続されたＰ側ＳＷ（switching）素子１ａと、低電位（接地電位）のＮ端子に接続されたＮ側ＳＷ（switching）素子１ｂと、Ｐ側還流ダイオード２ａと、Ｎ側還流ダイオード２ｂと、電源５１，５２，５３と、８つの端子（ＶＣＣ端子、ＨＩＮ端子、ＬＩＮ端子、ＧＮＤ端子、ＶＢ端子、ＨＯ端子、ＶＳ端子、ＬＯ端子）を有するＨＶＩＣドライバ１１とを備えて構成されている。
【００１２】
Ｐ側ＳＷ素子１ａ（高圧側半導体スイッチング素子）及びＮ側ＳＷ素子１ｂ（低圧側半導体スイッチング素子）は、インバータを構成しており、Ｐ端子とＮ端子との間に直列に接続されている。Ｐ側ＳＷ素子１ａのゲート端子は、ＨＶＩＣドライバ１１のＨＯ端子と接続されており、Ｎ側ＳＷ素子１ｂのゲート端子は、ＨＶＩＣドライバ１１のＬＯ端子と接続されている。また、Ｐ側ＳＷ素子１ａとＮ側ＳＷ素子１ｂとの接続点１ｃは、ＨＶＩＣドライバ１１のＶＳ端子と接続されているとともに、図示しない負荷とＬ端子を介して接続されている。
【００１３】
Ｐ側還流ダイオード２ａの両端は、Ｐ側ＳＷ素子１ａのソース端子及びドレイン端子と接続されており、Ｎ側還流ダイオード２ｂの両端は、Ｎ側ＳＷ素子１ｂのソース端子及びドレイン端子と接続されている。
【００１４】
電源５１の正極及び負極は、Ｐ端子及びＮ端子にそれぞれ接続されている。電源５２の正極及び負極は、ＨＶＩＣドライバ１１のＶＣＣ端子及びＧＮＤ端子にそれぞれ接続されている。電源５３の正極及び負極は、ＨＶＩＣドライバ１１のＶＢ端子及びＶＳ端子にそれぞれ接続されている。
【００１５】
このように構成された関連半導体装置では、ＨＶＩＣドライバ１１が、ＨＩＮ端子及びＬＩＮ端子に入力された入力信号に基づいて、Ｐ側ＳＷ素子１ａのゲート電圧、及び、Ｎ側ＳＷ素子１ｂのゲート電圧を制御することによって、Ｐ側ＳＷ素子１ａ、及び、Ｎ側ＳＷ素子１ｂをオン及びオフする。すなわち、半導体駆動装置であるＨＶＩＣドライバ１１が、Ｐ側ＳＷ素子１ａ及びＮ側ＳＷ素子１ｂを駆動することが可能となっている。
【００１６】
ここで、接続点１ｃとＬ端子を介して接続される図示しない負荷は、通常、コイルなどのインダクタンスを有している。このため、ＨＶＩＣドライバ１１の駆動制御によってＰ側ＳＷ素子１ａがオンからオフに切り替えられても、電流が、接続点１ｃからＬ端子を介して負荷に流れ続けようとする。例えば、接地電位のＮ端子から、Ｎ側還流ダイオード２ｂ、接続点１ｃ、及び、Ｌ端子を順に通る電流などが流れ続けようとする。
【００１７】
この結果、浮遊インダクタンスと、ｄＩ／ｄｔとの積として得られる値だけ、ＶＳ端子（接続点１ｃ）の電位が、ＧＮＤ端子（接地電位）よりも低くなる負サージ（以下「ＶＳ負サージ」と記すこともある）が発生する。また、Ｐ側ＳＷ素子１ａがオンからオフに切り替えられた時以外にも、ＶＳ負サージが発生することがある。このようなＶＳ負サージの発生は、回路の誤動作の原因となることが知られており、ＨＶＩＣドライバ１１が、近年提案されているＤラッチ回路１７を含む高電圧レベルシフト回路を備える場合にも、ＶＳ負サージが発生することがある。
【００１８】
図２は、図１におけるＨＶＩＣドライバ１１が、Ｄラッチ回路１７を含むレベルシフト回路３１（ベタＯＮレベルシフト回路）を備える構成の一例を示す回路図である。
【００１９】
図２に示すＨＶＩＣドライバ１１は、ベタＯＮ制御回路１２ａ，１２ｂと、抵抗１３ａ，１３ｂと、高圧トランジスタ１４ａ，１４ｂと、ダイオード１５ａ，１５ｂと、論理反転素子１６ａ，１６ｂと、３つの端子（Ｄ端子、ＳＴＢ端子、Ｑ端子）を有するＤラッチ回路１７と、バッファ回路１８ａ，１８ｂとを備えて構成されている。
【００２０】
このうち、ベタＯＮ制御回路１２ａ、抵抗１３ａ，１３ｂ、高圧トランジスタ１４ａ，１４ｂ、ダイオード１５ａ，１５ｂ、論理反転素子１６ａ，１６ｂ、Ｄラッチ回路１７、及び、バッファ回路１８ａは、上述のレベルシフト回路３１を構成している。理由については説明を省略するが、このレベルシフト回路３１によれば、パルス幅が狭い場合であっても、電圧の時間変化が大きい場合であっても、Ｈラッチ・Ｌラッチの誤動作を抑制可能であり、かつ、回路面積を低減が可能である。
【００２１】
次に、ＨＶＩＣドライバ１１の各構成要素について詳細に説明する。
【００２２】
主にＰ側ＳＷ素子１ａを駆動するための入力信号が入力されるＨＩＮ端子は、ベタＯＮ制御回路１２ａの一端と接続されている。抵抗１３ａ及び高圧トランジスタ１４ａは、ＶＢ端子と、ＧＮＤ端子との間に直列に接続されており、高圧トランジスタ１４ａのゲート端子は、ベタＯＮ制御回路１２ａの他端と接続されている。抵抗１３ａと高圧トランジスタ１４ａとは、接続点６１ａにおいて接続されており、接続点６１ａは、ダイオード１５ａを介してＶＳ端子と接続されている。また、接続点６１ａは、論理反転素子１６ａを介してＤラッチ回路１７のＤ端子と接続されている。
【００２３】
以下の説明では、論理反転素子１６ａから出力される信号を「ＭＡＩＮ信号」と記す。このＭＡＩＮ信号（第２信号）は、ＶＳ端子（接続点１ｃ）における電位（第１電位）と、ＶＢ端子の電位（予め定められた第２電位）と、ＨＩＮ端子の入力信号とに基づいて生成される。
【００２４】
抵抗１３ｂ及び高圧トランジスタ１４ｂは、ＶＢ端子と、ＧＮＤ端子との間に直列に接続されており、高圧トランジスタ１４ｂのゲート端子は、ＧＮＤ端子と接続されている。抵抗１３ｂと高圧トランジスタ１４ｂとは、接続点６１ｂにおいて接続されており、接続点６１ｂは、ダイオード１５ｂを介してＶＳ端子と接続されている。また、接続点６１ｂは、論理反転素子１６ｂを介してＤラッチ回路１７のＳＴＢ端子と接続されている。
【００２５】
以下の説明では、論理反転素子１６ｂから出力される信号を「第１ＭＡＳＫ信号」と記す。この第１ＭＡＳＫ信号は、ＶＳ端子（接続点１ｃ）における電位（第１電位）と、ＶＢ端子の電位（予め定められた第２電位）と、ＧＮＤ端子の電位（低電位）とに基づいて生成される。
【００２６】
図３は、Ｄラッチ回路１７の等価回路を示す回路図である。Ｄラッチ回路１７は、ＳＴＢ端子に入力される第１ＭＡＳＫ信号と、Ｄ端子に入力されるＭＡＩＮ信号とに基づいて信号を生成し、当該生成した信号をＱ端子から出力する。このＤラッチ回路１７は、第１ＭＡＳＫ信号＝Ｌ（Ｌｏｗ）かつＭＡＩＮ信号＝Ｈ（Ｈｉｇｈ）である場合には、Ｑ端子からＨの信号を出力し、第１ＭＡＳＫ信号＝ＬかつＭＡＩＮ信号＝Ｌである場合には、Ｑ端子からＬの信号を出力する。すなわち、第１ＭＡＳＫ信号＝Ｌである場合には、Ｄラッチ回路１７は、ＭＡＩＮ信号と同じ論理値の信号をＱ端子から出力する。一方、第１ＭＡＳＫ信号＝Ｈである場合には、Ｄラッチ回路１７は、第１ＭＡＳＫ信号＝Ｈとなった時点にＱ端子から出力していた信号の論理値（ＨまたはＬ）を、第１ＭＡＳＫ信号＝Ｌとなるまで保持する。
【００２７】
図２に戻って、バッファ回路１８ａは、Ｄラッチ回路１７のＱ端子とＨＯ端子との間に接続されている。
【００２８】
主にＮ側ＳＷ素子１ｂを駆動するための入力信号が入力されるＬＩＮ端子は、ベタＯＮ制御回路１２ｂと接続されている。バッファ回路１８ｂは、ＶＣＣ端子及びＧＮＤ端子の間の電位差と、ベタＯＮ制御回路１２ｂからの信号（実質的にはＬＩＮ端子の入力信号）とに基づいて信号を生成し、当該生成した信号をＬＯ端子に出力する。ここでは、ＶＣＣ端子及びＧＮＤ端子の間の電位差は、図１に示される電源５２の電圧に相当することから、電源５２（電源）はＮ側ＳＷ素子１ｂに用いられる電源である。
【００２９】
さて、以上の構成からなる関連半導体装置において、ＶＳ負サージが発生した場合には、適切に出力できないモードが発生するという問題がある。このことを、関連半導体装置の動作を示す図４のタイミングチャートを用いて説明する。なお、適切に出力できないモードは、図４に示す期間ｔ２〜ｔ４において発生している。
【００３０】
時刻ｔ１から順に説明すると、まず、時刻ｔ１にて、ＨＩＮ端子がＬからＨに切り替わる。
【００３１】
その後、時刻ｔ２付近にてＶＳ電位（ＶＳ端子の電位）が負になる負サージが発生する。これにより、第１ＭＡＳＫ信号は反転せずに、レベルシフト抵抗に発生させていた信号やＭＡＩＮ信号などが反転する結果、ＨＯ電位（ＨＯ端子の電位）がＨからＬに反転する。すなわち、負サージが発生した時刻ｔ２付近から、ＶＳ電位が活性限界になる時刻ｔ３まで、ＨＩＮ電位（ＨＩＮ端子の電位）がＨであるにも関わらず、ＨＯ電位がＬに反転してしまうことになる。
【００３２】
また、時刻ｔ３においてＭＡＩＮ信号がＬからＨに切り替わるとともに、第１ＭＡＳＫ信号がＬからＨに切り替わるが、何らかの理由で、ＭＡＩＮ信号が切り替わる前に第１ＭＡＳＫ信号が切り替わる場合があると考えられる。このような場合には、図３を用いて説明したＤラッチ回路１７の動作により、ＭＡＩＮ信号がＨに切り替わった時刻ｔ３後も、ＨＯ端子の出力がＨに切り替わらずにＬのまま保持されてしまうと考えられる。この場合には、ＶＳ電位が正になる時点（時刻ｔ４）までは、ＨＯ端子からの出力が不安定となってしまうことになる。
【００３３】
これに対して、本発明の実施の形態１に係るＨＶＩＣドライバ１１及び半導体装置によれば、これらの問題を解決することが可能となっている。次に、実施の形態１に係るＨＶＩＣドライバ１１及び半導体装置について説明する。
【００３４】
＜実施の形態１＞
図５は、本発明の実施の形態１に係るＨＶＩＣドライバ１１の一部の構成を示す回路図であり、図６は、当該ＨＶＩＣドライバ１１を含む実施の形態１に係る半導体装置の構成を示す回路図である。なお、本実施の形態１において、関連半導体装置で説明した構成要素と同一または類似するものについては同じ符号を付し、異なる点を中心に以下説明する。
【００３５】
図５及び図６に示すＨＶＩＣドライバ１１は、図２に示したＨＶＩＣドライバ１１構成要素に、論理和素子２０と、負サージ検出回路３２とをさらに備えて構成されている。
【００３６】
負サージ検出回路３２は、ＶＳ端子、すなわち図２に示した接続点１ｃにおいて負サージが発生したか否かを検出する。ここでは、負サージ検出回路３２は、ＶＳ電位とＶＢ電位（ＶＢ端子の電位）とを比較する。そして、ＶＳ電位がＶＢ電位よりも低い場合には、負サージ検出回路３２は、ＶＳ負サージが発生していないことを検出し、その検出結果を示す検出信号（Ｌの信号）を論理和素子２０に出力する。一方、ＶＳ電位がＶＢ電位よりも高い場合には、負サージ検出回路３２は、ＶＳ負サージが発生したことを検出し、その検出結果を示す検出信号（Ｈの信号）を論理和素子２０に出力する。以下、負サージ検出回路３２が出力する検出信号を、「第２ＭＡＳＫ信号」と記す。
【００３７】
論理和素子２０は、ベタＯＮ制御回路１２ａ、抵抗１３ａ，１３ｂ、高圧トランジスタ１４ａ，１４ｂ、ダイオード１５ａ，１５ｂ、論理反転素子１６ａ，１６ｂ、Ｄラッチ回路１７、及び、バッファ回路１８ａとともに、本実施の形態１に係るレベルシフト回路３１を構成している。
【００３８】
論理和素子２０は、論理反転素子１６ａから出力される第１ＭＡＳＫ信号と、負サージ検出回路３２から出力される第２ＭＡＳＫ信号との論理和を示す信号を出力する。論理和素子２０の出力は、Ｄラッチ回路１７のＳＴＢ端子に入力される。
【００３９】
以下、論理和素子２０が出力する信号を「第３ＭＡＳＫ信号」と記す。ここで、第１ＭＡＳＫ信号は、ＶＳ端子における電位と、ＶＢ端子の電位と、ＧＮＤ端子の電位とに基づいて生成される。一方、第２ＭＡＳＫ信号は、負サージ検出回路３２の検出結果に対応している。したがって、第１ＭＡＳＫ信号と第２ＭＡＳＫ信号とに基づいて生成される第３ＭＡＳＫ信号（第１信号）は、ＶＳ端子（接続点１ｃ）における電位（第１電位）と、ＶＢ端子の電位（予め定められた第２電位）と、ＧＮＤ端子の電位（低電位）と、負サージ検出回路３２の検出結果とに基づいて生成される。
【００４０】
Ｄラッチ回路１７は、ＳＴＢ端子に入力される第３ＭＡＳＫ信号と、Ｄ端子に入力されるＭＡＩＮ信号とに基づいて信号を生成し、当該生成した信号をＱ端子から出力する。すなわち、第３ＭＡＳＫ信号＝Ｌである場合には、Ｄラッチ回路１７は、ＭＡＩＮ信号と同じ論理値の信号をＱ端子から出力する。一方、第３ＭＡＳＫ信号＝Ｈである場合には、Ｄラッチ回路１７は、第３ＭＡＳＫ信号＝Ｈとなった時点にＱ端子から出力していた信号の論理値（ＨまたはＬ）を、第３ＭＡＳＫ信号＝Ｌとなるまで保持する。
【００４１】
レベルシフト回路３１は、以上のように第３ＭＡＳＫ信号に応じてＭＡＩＮ信号をレベルシフトさせる。これにより、レベルシフト回路３１は、負サージ検出回路３２でＶＳ負サージの発生が検出された場合に、Ｐ側ＳＷ素子１ａの駆動に用いられている駆動電圧を保持することが可能となっている。次に、このことについて詳細に説明する。
【００４２】
＜動作＞
図７は、本実施の形態１に係る半導体装置の動作を示すタイミングチャートである。本実施の形態１に係る半導体装置では、関連半導体装置と同様に、ＶＳ電位がＶＳ活性限界以上であり、かつ正方向（ｄＶ／ｄｔが正）に推移する場合には、Ｈの信号をＤラッチ回路１７のＳＴＢ端子に入力する。これに加えて、本実施の形態１に係る半導体装置は、ＶＳ電位が負方向（ｄＶ／ｄｔが負）に推移してＶＳ負サージが発生する場合にも、Ｈの信号をＤラッチ回路１７のＳＴＢ端子に入力する。次に、本実施の形態１に係る半導体装置の動作について詳細に説明する。なお、図７の時刻ｔ２，ｔ３，ｔ４は、図４の時刻ｔ２，ｔ３，ｔ４に対応しているものとする。
【００４３】
通常の場合、第３ＭＡＳＫ信号はＬとなる。このため、高圧トランジスタ１４ａのオン及びオフの切り替わりによって、ＭＡＩＮ信号がＨ及びＬに切り替わり、これに伴ってＨＯ端子の出力もＨ及びＬに切り替わる。すなわち、ＨＯ出力論理が確定され、安定化されたものとなっている。
【００４４】
ＶＳ電位が、ＧＮＤ電位（ＧＮＤ端子の電位）から高圧に推移する場合（ｄＶ／ｄｔが正である場合）には、変位電流がＶＢ端子からＧＮＤ端子に向かって流れる。高圧トランジスタ１４ｂは、変位電流の発生を検知するとオンするので、時刻ｔ０にて第１ＭＡＳＫ信号がＬからＨに切り替わり、第３ＭＡＳＫ信号もＬからＨに切り替わる。Ｈの第３ＭＡＳＫ信号がＳＴＢ端子に入力されると、Ｄラッチ回路１７が論理固定される。すなわち、Ｄラッチ回路１７は、その時点にＱ端子から出力している信号の論理値を保持する。これにより、ＶＳ端子が高圧に推移したことによる影響が、ＭＡＩＮ信号に反映される前に、ＨＯ端子の論理値（電位）を固定することが可能となっている。
【００４５】
一方、時刻ｔ２付近において、ＶＳ電位が負方向（ｄＶ／ｄｔが負）に推移して、ＶＳ負サージが発生すると、ＶＳ電位がＧＮＤ電位よりも低くなる。これに伴い、ＶＳ端子と電源５３（図６）を介して接続されているＶＢ電位も、ＧＮＤ電位、すなわち、高圧トランジスタ１４ｂのドレイン電位（ドレイン端子の電位）よりも低くなる。これにより、高圧トランジスタ１４ｂのソース・ドレインの電位順、すなわち電位の高低が逆転し、ＧＮＤ端子からＶＢ端子に向かって電流が流れる。この結果、ＶＳ電位は、この電流の電流値と抵抗１３ｂの抵抗値との積の分だけ、ＶＢ電位よりも高くなる。
【００４６】
つまり、通常時においては、ＶＳ電位はＶＢ電位よりも低いが、ＶＳ負サージの発生時においては、ＶＳ電位はＶＢ電位よりも高くなる。負サージ検出回路３２は、ＶＳ端子及びＶＢ端子の電位順の逆転に基づいて、ＶＳ負サージが発生したか否かを検出するように構成されている。
【００４７】
そして、負サージ検出回路３２は、ＶＳ負サージの発生を検出すると、図７の時刻ｔ２に示すようなＨの第２ＭＡＳＫ信号を、レベルシフト回路３１の論理和素子２０に出力する。これに伴い、第３ＭＡＳＫ信号がＬからＨに切り替わる。Ｈの第３ＭＡＳＫ信号がＳＴＢ端子に入力されると、Ｄラッチ回路１７が論理固定され、ＨＯ端子の論理値（電位）が固定される。
【００４８】
すなわち、関連半導体装置では、図４の時刻ｔ３にてＨＯ端子の論理値（電位）が固定されたのに対して、本実施の形態１では、ＶＳ負サージが発生した図４の時刻ｔ２にてＨＯ端子の論理値（電位）を固定することができる。したがって、ＶＳ負サージの影響がＭＡＩＮ信号に反映される前（図４の時刻ｔ２においてＭＡＩＮ信号がＨからＬに切り替わる前）に、ＨＯ端子の論理値（電位）を固定することが可能となり、ＨＯ電位が時刻ｔ２においてＬに反転するのを抑制することができる。また、第３ＭＡＳＫ信号のＨは、時刻ｔ２から時刻ｔ４まで維持され、その期間においてもＨＯ端子の論理値（電位）が固定されることから、時刻ｔ３から時刻ｔ４までのＨＯ端子からの出力が安定する。
【００４９】
以上のような本実施の形態１に係る半導体駆動装置（ＨＶＩＣドライバ１１）及び半導体装置によれば、負サージ検出回路３２でＶＳ負サージの発生が検出された場合に、Ｐ側ＳＷ素子１ａの駆動に用いられている駆動電圧を保持する。これにより、ＶＳ負サージの発生による影響が、ＭＡＩＮ信号に反映される前に、Ｐ側ＳＷ素子１ａの駆動に用いられているＨＯ端子の電圧を保持することが可能となる。したがって、関連半導体装置において生じていたＨＯ電位の反転、及び、ＨＯ端子における出力不安定を抑制することができる。すなわち、本実施の形態１によれば、Ｄラッチ回路１７などを含むベタＯＮレベルシフト回路において、ＶＳ負サージの悪影響を抑制することができる。
【００５０】
なお、以上の説明では、負サージ検出回路３２は、ＶＢ電位とＶＳ電位とを比較し、その比較結果に基づいて、ＶＳ負サージが発生したか否かを検出したが、これに限ったものではない。例えば、次に説明する実施の形態２以降の構成のように、負サージ検出回路３２は、ＶＳ電位と、高圧トランジスタ１４ｂのドレイン電位（ＧＮＤ電位，接続点６１ｂの電位）とを比較し、その比較結果に基づいて、ＶＳ負サージが発生したか否かを検出するものであってもよい。
【００５１】
＜実施の形態２＞
図８は、本発明の実施の形態２に係るＨＶＩＣドライバ１１の一部の構成を示す回路図である。なお、本実施の形態２において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、異なる点を中心に以下説明する。
【００５２】
本実施の形態２に係る負サージ検出回路３２は、複数（ここでは４つ）のツェナーダイオード３３ａ，３３ｂ，３３ｃ，３３ｄと、スイッチ回路３４と、抵抗３５と、論理反転素子３６とを備えて構成されている。
【００５３】
４つのツェナーダイオード３３ａ〜３３ｄは、接続点６１ｂとＶＳ端子との間に直列に接続されており、ツェナーダイオード３３ｃ（第１ツェナーダイオード）と、ツェナーダイオード３３ｄ（第２ツェナーダイオード）との間の電位は、スイッチ回路３４に入力されている。ツェナーダイオード３３ａ〜３３ｄのそれぞれの降伏電圧はＶｚであり、ＶＳ負サージが発生した場合には、ツェナーダイオード３３ｃと、ツェナーダイオード３３ｄとの間の電位は、３×Ｖｚ（予め定められた電位）になる。
【００５４】
スイッチ回路３４及び抵抗３５は、ＶＢ端子とＶＳ端子との間に接続されている。スイッチ回路３４は、ツェナーダイオード３３ｃとツェナーダイオード３３ｄとの間の電位が、３×Ｖｚ（予め定められた電位）になった場合にオンするように構成されている。
【００５５】
以上の構成において、ＶＳ負サージ電圧が発生した場合には、ＧＮＤ電位がＶＳ電位よりも相当高くなる。このため、ＶＳ負サージ電圧が発生すると、高圧トランジスタ１４ｂのドレイン電位とＶＳ電位との間の電圧Ｖｄも相当高くなり、ツェナーダイオード３３ｃとツェナーダイオード３３ｄとの間の電位は、３×Ｖｚにクランプされる。スイッチ回路３４は、ツェナーダイオード３３ｃとツェナーダイオード３３ｄとの間の電位が３×Ｖｚになった場合（すなわちＶＳ負サージが発生した場合）にオンに切り替わり、抵抗３５と、スイッチ回路３４のオン抵抗との比によって電圧を配分して得られる信号の反転信号を、ＶＳ負サージが発生したことを示す検出信号（Ｈの第２ＭＡＳＫ信号）として生成する。
【００５６】
すなわち、通常の場合（ＶＳ負サージが発生していない場合）には、ＶＳ電位は、ＧＮＤ電位と同等程度であることから、電圧Ｖｄは最大でも通常のＶＢ−ＶＳ間の電圧以上にはならない。この場合、スイッチ回路３４はオンに切り替わらないので、ＶＳ負サージが発生したことを示す検出信号（Ｈの第２ＭＡＳＫ信号）が、Ｄラッチ回路１７のＳＴＢ端子に出力されることはない。
【００５７】
一方、ＶＳ負サージが発生して、電圧Ｖｄが４×Ｖｚ以上になろうとした場合には、ツェナーダイオード３３ｃと、ツェナーダイオード３３ｄとの間の電位は、３×Ｖｚの電位になる。この場合、スイッチ回路３４がオンに切り替えられるので、ＶＳ負サージが発生したことを示す検出信号（Ｈの第２ＭＡＳＫ信号）が生成され、当該生成された検出信号が、Ｄラッチ回路１７のＳＴＢ端子に出力されることになる。
【００５８】
以上のような本実施の形態２に係る半導体駆動装置（ＨＶＩＣドライバ１１）及び半導体装置によれば、ツェナーダイオード３３ａ〜３３ｄを適切に選定することにより、スイッチ回路３４をオンするための電位を、所望の電位に容易に設定することができる。
【００５９】
＜実施の形態３＞
図９は、本発明の実施の形態３に係るＨＶＩＣドライバ１１の一部の構成を示す回路図である。なお、本実施の形態３において、実施の形態２で説明した構成要素と同一または類似するものについては同じ符号を付し、異なる点を中心に以下説明する。
【００６０】
本実施の形態３では、図８のスイッチ回路３４に、Ｎ型ＭＯＦＳＥＴ（metal-oxide-semiconductor field-effect transistor）３７と、Ｎ型ＭＯＳＦＥＴ３７のゲート端子とＶＳ端子との間に接続された抵抗３８とを適用している。
【００６１】
Ｎ型ＭＯＳＦＥＴ３７は、ツェナーダイオード３３ｃとツェナーダイオード３３ｄとの間の電位が３×Ｖｚになった場合（すなわちＶＳ負サージが発生した場合）にオンに切り替わる。そして、Ｎ型ＭＯＳＦＥＴ３７は、オンに切り替わると、上述のスイッチ回路３４と同様に、抵抗３５と、スイッチ回路３４のオン抵抗との比によって電圧を配分して得られる信号の反転信号を、ＶＳ負サージが発生したことを示す検出信号（Ｈの第２ＭＡＳＫ信号）として生成する。
【００６２】
以上のような本実施の形態３に係る半導体駆動装置（ＨＶＩＣドライバ１１）及び半導体装置によれば、抵抗３５と、Ｎ型ＭＯＳＦＥＴ３７のオン抵抗との比によって電圧を配分して得られる信号の反転信号を、ＶＳ負サージが発生したことを示す検出信号として次段インバータ素子へ入力することが可能となる。このため、安定した信号伝達が可能となるとともに、回路規模のコンパクト化が可能となる。また、通常時には、Ｎ型ＭＯＳＦＥＴ３７がオフされていることにより、消費電流の低減化が可能となる。
【００６３】
＜実施の形態４＞
図１０は、本発明の実施の形態４に係るＨＶＩＣドライバ１１の一部の構成を示す回路図である。なお、本実施の形態４において、実施の形態２で説明した構成要素と同一または類似するものについては同じ符号を付し、異なる点を中心に以下説明する。
【００６４】
本実施の形態４に係る負サージ検出回路３２は、図８のスイッチ回路３４の代わりに、カレントミラー回路３９を備えて構成されている。カレントミラー回路３９は、２つのＮ型ＭＯＳＦＥＴ４０ａ，４０ｂを含んで構成されている。Ｎ型ＭＯＳＦＥＴ４０ａは、ツェナーダイオード３３ｄとＶＳ端子との間に接続され、Ｎ型ＭＯＳＦＥＴ４０ｂは、抵抗３５とＶＳ端子との間に接続されている。そして、Ｎ型ＭＯＳＦＥＴ４０ａ，４０ｂのゲート端子は互いに接続されるとともに、これらのゲート端子はＮ型ＭＯＳＦＥＴ４０ａとツェナーダイオード３３ｄとの接続点に接続されている。
【００６５】
以上のような構成において、ＶＳ負サージが発生した場合には、ツェナーダイオード３３ａ〜３３ｄに電流が流れる。カレントミラー回路３９は、ツェナーダイオード３３ａ〜３３ｄを通る電流を検出した場合にオンに切り替わり、抵抗３５と、スイッチ回路３４のオン抵抗との比によって電圧を配分して得られる信号の反転信号を、ＶＳ負サージが発生したことを示す検出信号（Ｈの第２ＭＡＳＫ信号）として生成する。すなわち、後段に電流信号を伝達する回路が実現されている。
【００６６】
以上のような本実施の形態４に係る半導体駆動装置（ＨＶＩＣドライバ１１）及び半導体装置によれば、負サージ検出回路３２が、カレントミラー動作を実行するカレントミラー回路３９を備えて構成されるため、ミラー比、及び、後段の電圧変換用の抵抗３５を適切に設計することによって、所望の検出感度を容易に実現することができる。
【００６７】
＜実施の形態５＞
図１１は、本発明の実施の形態５に係るＨＶＩＣドライバ１１の一部の構成を示す回路図である。なお、本実施の形態５において、実施の形態４で説明した構成要素と同一または類似するものについては同じ符号を付し、異なる点を中心に以下説明する。
【００６８】
本実施の形態５に係る半導体駆動装置（ＨＶＩＣドライバ１１）及び半導体装置は、実施の形態４と同様にカレントミラー回路３９を備えて構成されるため、本実施の形態５においても、実施の形態４と同様の効果を得ることができる。また、カレントミラー回路３９が、２つのＮ型ＭＯＳＦＥＴ４０ａ，４０ｂに代えて、２つのバイポーラトランジスタ４１ａ，４１ｂを含んで構成されているため、ツェナーダイオード３３ａ〜３３ｄのクランプ電圧に与える影響を、順方向電圧ＶＦに一律に固定することができる。したがって、電流に対する電圧変動を抑制することができる。
【００６９】
＜実施の形態６＞
図１２は、本発明の実施の形態６に係るＨＶＩＣドライバ１１の一部の構成を示す回路図である。なお、本実施の形態６において、実施の形態２で説明した構成要素と同一または類似するものについては同じ符号を付し、異なる点を中心に以下説明する。
【００７０】
本実施の形態６では、複数のツェナーダイオード３３ａ〜３３ｄに、図８のダイオード１５ｂの機能を担わせることにより、当該ダイオード１５ｂを省いている。また、ＭＡＩＮ信号側のクランプ電圧よりも小さな降伏電圧Ｖｚを有するツェナーダイオードの段数を適切に設計することによって、第３ＭＡＳＫ信号側のクランプ電圧を所望の電圧に設定することが可能となる。したがって、ＶＳ電位の変動に対する第３ＭＡＳＫ信号の感度を、ＭＡＩＮ信号の感度よりも高めることができる。つまり、ＭＡＩＮ信号と第３ＭＡＳＫ信号との感度差を、所望の電圧に容易に設定することができるので、ＶＳ電位の変動時における安定動作が期待できる。
【００７１】
＜実施の形態７＞
図１３は、本発明の実施の形態７に係るＨＶＩＣドライバ１１の一部の構成を示す回路図である。なお、本実施の形態７において、実施の形態６で説明した構成要素と同一または類似するものについては同じ符号を付し、異なる点を中心に以下説明する。
【００７２】
本実施の形態７に係るＨＶＩＣドライバ１１は、図１２に示したＨＶＩＣドライバ１１構成要素に、遅延回路４２をさらに備えて構成されている。この遅延回路４２は、レベルシフト回路３１によってレベルシフトされるＭＡＩＮ信号を、当該レベルシフトに用いられる第３ＭＡＳＫ信号よりも遅延させる。
【００７３】
図１４は、本実施の形態７に係る半導体装置の動作を示すタイミングチャートである。ＶＳ負サージ発生時において、遅延回路４２に入力される前のＭＡＩＮ信号（すなわち論理反転素子１６ａから出力された信号）がＨからＬに切り替わるタイミングは、第３ＭＡＳＫがＬからＨに切り替わるタイミングとほぼ同じとなっている。このようなＭＡＩＮ信号がＤラッチ回路１７のＤ端子に入力されると、何らかの理由で、ＭＡＩＮ信号がＨからＬに切り替わるタイミングが、第３ＭＡＳＫがＬからＨに切り替わるタイミングよりも早くなることがあると考えられる。この場合には、Ｄラッチ回路１７が、ＶＳ負サージの発生による影響を受けたＭＡＩＮ信号を出力信号として保持してしまうことになる。
【００７４】
これに対して、本実施の形態７では、遅延回路４２に入力された後のＭＡＩＮ信号が、Ｄラッチ回路１７に入力されるように構成されている。このため、ＶＳ負サージの発生による影響がＭＡＩＮ信号に反映される前に、ＨＯ端子の論理値（電位）を確実に固定することができる。すなわち、Ｄラッチ回路１７の切り替わりのタイミングを強制的に順序決めすることができるので、Ｄラッチ回路１７などを含むベタＯＮレベルシフト回路において、ＶＳ負サージの悪影響を確実に抑制することができる。
【００７５】
＜実施の形態８＞
図１５は、本発明の実施の形態８に係るＨＶＩＣドライバ１１の一部の構成を示す回路図である。なお、本実施の形態８において、実施の形態７で説明した構成要素と同一または類似するものについては同じ符号を付し、異なる点を中心に以下説明する。
【００７６】
本実施の形態８では、遅延回路４２に、第３ＭＡＳＫ信号が入力されている。遅延回路４２は、第３ＭＡＳＫ信号などに基づいて、負サージ検出回路３２でＶＳ負サージの発生が検出されたか否かを判定する。そして、遅延回路４２は、ＶＳ負サージの発生が検出されたと判定した場合に、遅延回路４２がＭＡＩＮ信号を遅延させる。すなわち、本実施の形態８に係る遅延回路４２は、負サージ検出回路３２でＶＳ負サージの発生が検出された場合に限って、ＭＡＩＮ信号を遅延させる。
【００７７】
このような本実施の形態８に係る半導体駆動装置（ＨＶＩＣドライバ１１）及び半導体装置によれば、通常の場合（ＶＳ負サージが発生していない場合）において、遅延回路４２が出力（ＭＡＩＮ信号）を遅延することを抑制することができる。
【００７８】
＜実施の形態９＞
図１６は、実施の形態９に係る半導体装置の構成を示す回路図である。なお、本実施の形態２において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、異なる点を中心に以下説明する。
【００７９】
図６に示した半導体装置は、ＶＢ電位（予め定められた第２電位）を生成する電源５３を備えていた。これに対して、図１６に示される本実施の形態９に係る半導体装置は、電源５３に代えて、ブートストラップダイオード４６ａ及びブートストラップコンデンサ４６ｂを含むブートストラップ回路を備えている。
【００８０】
ブートストラップダイオード４６ａのアノードは、電源５２（図１）が接続されたＶＣＣ端子と接続され、ブートストラップダイオード４６ａのカソードは、ＶＢ端子と接続されている。ブートストラップコンデンサ４６ｂは、ＶＢ端子とＶＳ端子との間に接続されている。このように構成されたブートストラップ回路は、電源５２の電力に基づいて、ブートストラップコンデンサ４６ｂに、電源５３と同等の電力を生成することが可能となっている。すなわち、ブートストラップ回路は、Ｎ側ＳＷ素子１ｂに用いられる電源５２の電力に基づいて、ＶＢ電位を生成するための電力を生成することが可能となっている。
【００８１】
以上のような本実施の形態９に係る半導体装置によれば、ＶＳ負サージ検出時には、ＶＢ電位が、ＶＣＣ電位（ＶＣＣ端子の電位）から順方向電圧ＶＦだけ下がった電位となる。したがって、ＶＳ負サージ時の電位順を確定することができる。この結果、ＶＳ負サージの検出感度を向上させることができる。
【００８２】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００８３】
１ａ  Ｐ側ＳＷ素子、１ｂ  Ｎ側ＳＷ素子、１ｃ  接続点、１１  ＨＶＩＣドライバ、３１  レベルシフト回路、３２  負サージ検出回路、３３ｃ，３３ｄ  ツェナーダイオード、３７，４０ａ，４０ｂ  Ｎ型ＭＯＳＦＥＴ、３９  カレントミラー回路、４１ａ，４１ｂ  バイポーラトランジスタ、４２  遅延回路、４６ａ  ブートストラップダイオード、４６ｂ  ブートストラップコンデンサ、５２  電源。
【図１】
2015033248.tif 000003
【図２】
2015033248.tif 000004
【図３】
2015033248.tif 000005
【図４】
2015033248.tif 000006
【図５】
2015033248.tif 000007
【図６】
2015033248.tif 000008
【図７】
2015033248.tif 000009
【図８】
2015033248.tif 000010
【図９】
2015033248.tif 000011
【図１０】
2015033248.tif 000012
【図１１】
2015033248.tif 000013
【図１２】
2015033248.tif 000014
【図１３】
2015033248.tif 000015
【図１４】
2015033248.tif 000016
【図１５】
2015033248.tif 000017
【図１６】
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