(57)【要約】【課題】増幅器のペア性が要求されないパイプライン型Ａ／Ｄコンバータを提供する。【解決手段】Ｂ型変換器ＵＣＢの第１サンプルホールド回路４０は、前段の変換器から時分割で、第１補間電圧Ｖｉａ＿Ｂ、第２補間電圧Ｖｉｂ＿Ｂを時分割でサンプリングする。第１サブ変換器４２は、第１補間電圧および第２補間電圧の間を複数のセグメントに分割し、所定のコモン電圧が属するセグメントを示すデジタルデータを生成する。第１シフト電圧生成部４４は、第４フェーズにおいて上側シフト電圧Ｖｍａ’を生成し、第５フェーズにおいて、下側シフト電圧Ｖｍｂ’を生成する。第１増幅器４６は、第４フェーズにおいて前記上側シフト電圧Ｖｍａ’を増幅し、第５フェーズにおいて下側シフト電圧Ｖｍｂ’を増幅する。【選択図】図５
2015126497.tif 000002
【特許請求の範囲】
【請求項１】
アナログの入力電圧をデジタルデータに変換するパイプライン型Ａ／Ｄコンバータであって、
直列に接続されたｎ個（ｎは自然数）の型変換器を備え、
前記Ｂ型変換器は、
前段の変換器から時分割で、第１フェーズにおいて第１補間電圧を受け、第２フェーズにおいて第２補間電圧を受ける入力端子と、
前記第１フェーズにおいて前記第１補間電圧をサンプリングしてその後ホールドし、前記第２フェーズにおいて前記第２補間電圧をサンプリングしてその後ホールドする第１サンプルホールド回路と、
第３フェーズにおいて、前記第１サンプルホールド回路によりホールドされる前記第１補間電圧および前記第２補間電圧の間を複数のセグメントに分割し、所定のコモン電圧が属するセグメントを示すデジタルデータを生成する第１サブ変換器と、
第４フェーズにおいて、前記コモン電圧が属するセグメントの上限以上の電圧レベルを有する上側シフト電圧を生成し、第５フェーズにおいて、前記コモン電圧が属するセグメントの下限以下の電圧レベルを有する下側シフト電圧を生成する第１シフト電圧生成部と、
前記第４フェーズにおいて前記上側シフト電圧を、前記コモン電圧を基準として増幅することにより第３補間電圧を生成して後段に出力するとともに、前記第５フェーズにおいて前記下側シフト電圧を、前記コモン電圧を基準として増幅することにより第４補間電圧を生成して後段に出力する第１増幅器と、
を備えることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項２】
前記第１サンプルホールド回路および前記第１シフト電圧生成部は、複数のキャパシタおよび複数のスイッチを含む第１容量アレーとして一体に構成されることを特徴とする請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項３】
前記第１容量アレーは、
第１キャパシタ群と、
第２キャパシタ群と、
第３キャパシタ群と、
第４キャパシタ群と、
（１）前記第１フェーズにおいて前記第１補間電圧を前記第１キャパシタ群および前記第３キャパシタ群に印加し、（２）前記第２フェーズにおいて前記第２補間電圧を前記第２キャパシタ群および前記第４キャパシタ群に印加し、（３）前記第４フェーズにおいて、前記第１キャパシタ群のうち、前記第１サブ変換器により生成された前記デジタルデータに応じた個数のキャパシタと、前記第２キャパシタ群のうち、前記第１サブ変換器により生成された前記デジタルデータに応じた個数のキャパシタと、を結合することにより前記上側シフト電圧を生成し、（４）前記第５フェーズにおいて、前記第３キャパシタ群のうち、前記第１サブ変換器により生成された前記デジタルデータに応じた個数のキャパシタと、前記第４キャパシタ群のうち、前記第１サブ変換器により生成された前記デジタルデータに応じた個数のキャパシタと、を結合することにより前記下側シフト電圧を生成するように配置された第１スイッチ群と、
を含むことを特徴とする請求項２に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項４】
前記第１増幅器は差動増幅器であり、前記第１補間電圧、前記第２補間電圧、前記第３補間電圧、前記第４補間電圧、前記上側シフト電圧、前記下側シフト電圧は差動信号であることを特徴とする請求項３に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項５】
前記第１シフト電圧生成部は、差動信号の反転信号を利用した外挿補間により、前記上側シフト電圧、前記下側シフト電圧を生成可能であることを特徴とする請求項４に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項６】
前記ｎ個のＢ型変換器の少なくともひとつにおいて、前記第１サブ変換器は、
前記第１補間電圧および前記第２補間電圧それぞれをデジタル値ｘ１、ｘ２に変換するＡ／Ｄコンバータと、
ｘ１／（ｘ１−ｘ２）、ｘ２／（ｘ１−ｘ２）もしくは、（ｘ１＋ｘ２）／（ｘ１−ｘ２）を演算するデジタル回路と、
を含むことを特徴とする請求項１から５のいずれかに記載のパイプライン型Ａ／Ｄコンバータ。
【請求項７】
前記ｎ個のＢ型変換器の前段に設けられたＡ型変換器をさらに備え、
前記Ａ型変換器は、
前記入力電圧を受ける入力端子と、
基準電圧を受ける基準電圧端子と、
第６フェーズにおいて前記入力電圧をサンプリングしてその後ホールドする第２サンプルホールド回路と、
第７フェーズにおいて、入力電圧範囲を、前記基準電圧にもとづいた複数のしきい値電圧により複数のセグメントに分割し、前記入力電圧が属するセグメントを示すデジタルデータを生成する第２サブ変換器と、
第８フェーズにおいて、前記入力電圧が属するセグメントの上限以上の電圧レベルを有する上側中間電圧と前記コモン電圧の差分に応じた上側シフト電圧を生成し、第９フェーズにおいて、前記入力電圧が属するセグメントの下限以下の電圧レベルを有する下側中間電圧と前記コモン電圧の差分に応じた下側シフト電圧を生成する第２シフト電圧生成部と、
前記第８フェーズにおいて前記上側シフト電圧を、前記コモン電圧を基準として増幅することにより第５補間電圧を生成し、後段に出力するとともに、前記第９フェーズにおいて前記下側シフト電圧を、前記コモン電圧を基準として増幅することにより第６補間電圧を生成し、後段に出力する第２増幅器と、
を備えることを特徴とする請求項１から５のいずれかに記載のパイプライン型Ａ／Ｄコンバータ。
【請求項８】
前記第２サンプルホールド回路および前記第２シフト電圧生成部は、複数のキャパシタおよび複数のスイッチを含む第２容量アレーとして一体に構成されることを特徴とする請求項７に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項９】
前記第２増幅器は差動増幅器であり、前記入力電圧、前記第５補間電圧、前記第６補間電圧、前記上側シフト電圧、前記下側シフト電圧は差動信号であることを特徴とする請求項７に記載のパイプライン型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
アナログ電圧をデジタル信号に変換するために、パイプライン型のＡ／Ｄコンバータが利用される。本発明者は、パイプライン型Ａ／Ｄコンバータに使用される増幅器に要求される利得を低下させるために、特許文献２において、補間を利用したパイプライン型Ａ／Ｄコンバータを提案した。
【０００３】
図１は、特許文献２に記載のパイプライン型Ａ／Ｄコンバータのブロック図である。このＡ／Ｄコンバータは、Ａ型変換器ＵＣＡおよびｎ個（ｎは自然数）のＢ型変換器ＵＣＢ１〜ＵＣＢｎを備える。Ａ型変換器ＵＣＡは上位ビットを生成する。Ｂ型変換器ＵＣＡは下位ビットを生成する。
【０００４】
Ａ型変換器ＵＣＡには、入力電圧ＶＩと、基準電圧Ｖｒｅｆが与えられる。Ａ型変換器ＵＣＡは、第１サブ変換器１０、第１増幅回路１１ａ、第２増幅回路１１ｂを備える。
【０００５】
第１サブ変換器１０は、標本化状態φ０において、入力電圧ＶＩをしきい値電圧列Ｖｔｈと比較し、入力電圧ＶＩが複数のセグメントのいずれに属するかを判定し、結果を示す変換データＤ１を生成する。
【０００６】
第１増幅回路１１ａは、入力電圧ＶＩが属するセグメントの上限以上の電圧レベルを有する第１シフト電圧Ｖｍａを生成し、第１シフト電圧Ｖｍａと入力電圧ＶＩの差分を所定のコモン電圧Ｖｃを基準として増幅し、第１補間電圧Ｖａを生成する。
【０００７】
第２増幅回路１１ｂは、入力電圧ＶＩが属するセグメントの下限以下の電圧レベルを有する第２シフト電圧Ｖｍｂを生成し、第２シフト電圧Ｖｍｂと入力電圧ＶＩの差分を所定のコモン電圧Ｖｃを基準として増幅し、第２補間電圧Ｖｂを生成する。第１電圧Ｖｍｂと第２電圧Ｖｍｂは、入力電圧ＶＩが属するセグメントを挟んでいる。
【０００８】
第１増幅回路１１ａは、第１スイッチ回路１２ａ、第１増幅器１４ａ、第１キャパシタ列Ｃａ、第１スイッチＳ１ａを含む。同様に、第２増幅回路１１ｂは第２スイッチ回路１２ｂ、第２増幅器１４ｂ、第２キャパシタ列Ｃｂ、第２スイッチＳ１ｂを含む。
【０００９】
Ａ型変換器ＵＣＡの出力である補間電圧Ｖａ、Ｖｂは、以下の式で与えられる。
Ｖａ＝Ｇ×（ＶＩ−ｋａ／Ｍ・Ｖｒｅｆ）
Ｖｂ＝Ｇ×（ＶＩ−ｋｂ／Ｍ・Ｖｒｅｆ）
【００１０】
Ｂ型変換器ＵＣＢは、前段のＡ型変換器ＵＣＡもしくは前段のＢ型変換器ＵＣＢからの補間電圧のペアを受ける。
【００１１】
Ｂ型変換器ＵＣＢは、第２サブ変換器２０、第３増幅器２１ａ、第４増幅器２１ｂを備える。
【００１２】
第２サブ変換器２０は、標本化状態φ０において、負の入力電圧（第３電圧）Ｖａと正の入力電圧（第４電圧）Ｖｂを複数のセグメントに分割し、コモン電圧Ｖｃ（ＧＮＤ）がいずれのセグメントに属するかを判定する。第２サブ変換器２０は、コモン電圧Ｖｃ（ＧＮＤ）が、ｊ番目のセグメントＳＥＧｊに属するとき、値ｊを示す変換データＤ２を出力する。
【００１３】
第３増幅器２１ａは、コモン電圧Ｖｃが属するセグメントの上限以上の電圧レベルを有する第５電圧Ｖｍａとコモン電圧Ｖｃの差分を、コモン電圧Ｖｃを基準として増幅することにより第７電圧Ｖｏａを生成する。
【００１４】
同様に第４増幅器２１ｂは、コモン電圧Ｖｃが属するセグメントの下限以下の電圧レベルを有する第６電圧Ｖｍｂとコモン電圧Ｖｃの差分を、コモン電圧Ｖｃを基準として増幅することにより第８電圧Ｖｏｂを生成する。第７電圧Ｖｏａおよび第８電圧Ｖｏｂは、後段のＢ型変換器ＵＣＢに入力される。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００６−５４６０８号公報
【特許文献２】国際公開第１１／１０４７８６号パンフレット
【非特許文献】
【００１６】
【非特許文献１】K. Sushihara and A. Matsuzawa、「A 7b 450MSPS 50mW CMOS ADC in 0.3mm2」、IEEE International Solid-State Circuits Conference, Digest of Technical、2002、pp.170-171
【非特許文献２】Yusuke Asada, Kei Yoshihara, Tatsuya Urano, Masaya Miyahara, and Akira、「A 6bit, 7mW, 250fJ, 700MS/s Subranging ADC」、IEEE Asian Solid-State Circuits Conference (A-SSCC)、台湾、2009年11月、5-3、pp.141-144
【発明の概要】
【発明が解決しようとする課題】
【００１７】
図１のＡ／Ｄコンバータ１１００においては、増幅器の利得は２倍から８倍程度あればよく、しかも厳密な利得は要求されない。したがって、負帰還を用いない開ループ型の広帯域増幅器で十分である。また、負帰還を用いずとも実現可能なので、負帰還技術を用いたときにつきまとう発振や、セットリング時間の劣化などの問題を生じない。このため、微細なCMOS技術を用いても容易に高速・高精度Ａ／Ｄ変換器が実現できるという利点を有する。
【００１８】
しかしながらＡ／Ｄコンバータ１１００には、一対の増幅器１４ａと１４ｂ（あるいは２４ａと２４ｂ）の間に利得やオフセット電圧のミスマッチがあると直線性誤差を生じるという課題がある。この課題の克服のために各種のミスマッチ補正技術を用いれば精度を向上させることができる。しかしながら、Ａ／Ｄコンバータのビット数が大きい場合、ミスマッチ補正を用いたとしても、十分な精度が確保できない状況が生じうる。
【００１９】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、増幅器のペア性が要求されないパイプライン型Ａ／Ｄコンバータの提供にある。
【課題を解決するための手段】
【００２０】
本発明のある態様は、アナログの入力電圧をデジタルデータに変換するパイプライン型Ａ／Ｄコンバータに関する。パイプライン型Ａ／Ｄコンバータは、直列に接続されたｎ個（ｎは自然数）のＢ型変換器を備える。Ｂ型変換器は、前段の変換器から時分割で、第１フェーズにおいて第１補間電圧を受け、第２フェーズにおいて第２補間電圧を受ける入力端子と、第１フェーズにおいて第１補間電圧をサンプリングしてその後ホールドし、第２フェーズにおいて第２補間電圧をサンプリングしてその後ホールドする第１サンプルホールド回路と、第３フェーズにおいて、第１サンプルホールド回路によりホールドされる第１補間電圧および第２補間電圧の間を複数のセグメントに分割し、所定のコモン電圧が属するセグメントを示すデジタルデータを生成する第１サブ変換器と、第４フェーズにおいて、コモン電圧が属するセグメントの上限以上の電圧レベルを有する上側シフト電圧を生成し、第５フェーズにおいて、コモン電圧が属するセグメントの下限以下の電圧レベルを有する下側シフト電圧を生成する第１シフト電圧生成部と、第４フェーズにおいて上側シフト電圧を、コモン電圧を基準として増幅することにより第３補間電圧を生成して後段に出力するとともに、第５フェーズにおいて下側シフト電圧を、コモン電圧を基準として増幅することにより第４補間電圧を生成して後段に出力する第１増幅器と、を備える。
【００２１】
この態様によると、第３補間電圧、第４補間電圧を時分割で生成することにより、変換器ごとの増幅器を１個とすることができる。これにより、従来の一対の増幅器に要求されたペア性が不要となるため、従来のパイプライン型Ａ／Ｄコンバータの利点を享受しつつ、高性能化を図ることができる。
【００２２】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２３】
本発明のある態様によれば、パイプライン型Ａ／Ｄコンバータの一対の増幅器のペア性の問題を解決できる。
【図面の簡単な説明】
【００２４】
【図１】特許文献２に記載のパイプライン型Ａ／Ｄコンバータのブロック図である。
【図２】実施の形態に係るパイプライン型のＡ／Ｄコンバータの全体構成を示すブロック図である。
【図３】Ａ型変換器の信号処理を説明する図である。
【図４】Ｂ型変換器の信号処理を説明する図である。
【図５】実施の形態に係るＡ／Ｄコンバータのブロック図である。
【図６】図５のＡ／Ｄコンバータの動作シーケンス図である。
【図７】Ｂ型変換器の第１サンプルホールド回路および第１シフト電圧生成部の回路図である。
【図８】Ａ型変換器の第２サンプルホールド回路および第２シフト電圧生成部の回路図である。
【図９】図９（ａ）〜（ｄ）は、差動形式のＢ型変換器の動作を示す回路図である。
【図１０】Ｂ型変換器の入出力特性を示す図である。
【図１１】変形例２に係るＢ型変換器の第１サブ変換器の構成を示すブロック図である。
【発明を実施するための形態】
【００２５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２６】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２７】
はじめに、パイプライン型Ａ／Ｄコンバータ１００の概要を説明する。図２は、実施の形態に係るパイプライン型のＡ／Ｄコンバータ１００の全体構成を示すブロック図である。Ａ／Ｄコンバータ１００は、アナログの入力電圧ＶＩを受け、デジタルデータＤＯＵＴを生成する。
【００２８】
Ａ／Ｄコンバータ１００は、初段に設けられたＡ型変換器ＵＣＡと、それに続くｎ個のＢ型変換器ＵＣＢ１〜ＵＣＢｎと、を備える。Ａ型変換器ＵＣＡ、Ｂ型変換器ＵＣＢの動作の詳細は、特許文献２に詳しく記載されているため、本明細書では簡単に説明するにとどめる。Ａ型変換器ＵＣＡおよびＢ型変換器ＵＣＢ１〜ＵＣＢｎは、デジタルデータＤＯＵＴの上位ビットから下位ビットをパイプライン処理により順次生成していく。
【００２９】
（Ａ型変換器）
Ａ型変換器ＵＣＡは、初段に設けられ、アナログの入力電圧ＶＩが与えられる。Ａ型変換器ＵＣＡは、入力電圧ＶＩおよび基準電圧ＶＲＥＦを受ける。たとえば基準電圧ＶＲＥＦは、Ｖｒｅｆ、−Ｖｒｅｆ、ＧＮＤを含む。
【００３０】
Ａ型変換器ＵＣＡは、入力電圧範囲を、基準電圧ＶＲＥＦにもとづいた複数のしきい値電圧Ｖｔｈにより複数の電圧セグメントＳＥＧに分割する。しきい値電圧の間隔、言い換えれば電圧セグメントＳＥＧの幅は等しくΔＶであり、たとえばΔＶ＝Ｖｒｅｆ／Ｍである。Ｍは所定の定数であり、２の階乗２Ｎであることが望ましい。
【００３１】
そしてＡ型変換器ＵＣＡは、入力電圧ＶＩが属する（含まれる）セグメントＳＥＧｋを判定し、判定結果を示すデジタルデータＤ１を生成する。このデジタルデータＤ１は、Ａ／Ｄコンバータ１００の出力の上位ビットに相当する。
【００３２】
続いてＡ型変換器ＵＣＡは、入力電圧ＶＩが属するセグメントＳＥＧｋを挟み込むように、２つの中間電圧Ｖｍａ、Ｖｍｂを選択する。具体的には、上側中間電圧Ｖｍａは、セグメントＳＥＧｋの上側のしきい値電圧ＶｔｈＵ以上となるよう選択され、下側中間電圧Ｖｍｂは、セグメントＳＥＧｋの下側のしきい値電圧ＶｔｈＬ以下となるよう選択される。
【００３３】
中間電圧Ｖｍａ、Ｖｍｂは、電圧間隔ΔＶごとに定められる複数の中間点Ｖｍの中から選択される。複数の中間点Ｖｍは、複数のしきい値Ｖｔｈに対して所定電圧分、シフトさせることが望ましい。たとえばシフト量は、ΔＶ／２が好適である。この場合、Ｖｍａ＝ＶｔｈＵ＋ΔＶ／２であり、Ｖｍｂ＝ＶｔｈＬ−ΔＶ／２となる。複数の中間点Ｖｍは、Ｖｒｅｆと−Ｖｒｅｆを等間隔に分割した点といえる。
【００３４】
そしてＡ型変換器ＵＣＡは、上側中間電圧Ｖｍａと入力電圧ＶＩの差分に応じた上側シフト電圧Ｖｍａ’＝（Ｖｍａ−ＶＩ）を、所定のコモン電圧Ｖｃを基準として利得Ｇで増幅することにより第５補間電圧Ｖｏａ＿Ａを生成して後段に出力する。また、Ａ型変換器ＵＣＡは、下側中間電圧Ｖｍｂと入力電圧ＶＩの差分に応じた下側シフト電圧Ｖｍｂ’（＝ＶＩ−Ｖｍｂ）を、所定のコモン電圧Ｖｃを基準として利得Ｇで増幅することにより第６補間電圧Ｖｏｂ＿Ａを生成して後段に出力する。以下では理解の容易化と説明の簡略化のために、正負の電源が与えられる系を想定し、コモン電圧Ｖｃは接地電圧ＧＮＤ（０Ｖ）である場合を説明する。
【００３５】
図３は、Ａ型変換器ＵＣＡの信号処理を説明する図である。ＶｍａとＶｍｂの差分は、ΔＶの整数倍となる。利得Ｇを整数にとれば、補間電圧Ｖｏａ＿ＡとＶｏｂ＿Ａの差分も、ΔＶの整数倍となる。
【００３６】
（Ｂ型変換器）
初段のＢ型変換器ＵＣＢ１は、前段のＡ型変換器ＵＣＡの出力Ｖｏａ＿Ａ、Ｖｏｂ＿Ａを、第１補間電圧Ｖｉａ＿Ｂ、第２補間電圧Ｖｉｂ＿Ｂとして受ける。２段目以降のＢ型変換器ＵＣＢｊは、前段のＢ型変換器ＵＣＢｊ−１の出力Ｖｏａ＿Ｂ、Ｖｏｂ＿Ｂを、第１補間電圧Ｖｉａ＿Ｂ、第２補間電圧Ｖｉｂ＿Ｂとして受ける。
【００３７】
ｉ（１≦ｉ≦ｎ）番目のＢ型変換器ＵＣＢｉは、第１補間電圧Ｖｉａ＿Ｂおよび第２補間電圧Ｖｉｂ＿Ｂの間を、複数のセグメントに分割し、コモン電圧Ｖｃが属するセグメントＳＥＧを示すデジタルデータＤ２ｉを生成する。デジタルデータＤ２ｉは、Ａ／Ｄコンバータ１００の出力ＤＯＵＴの中位ビットもしくは下位ビットに相当する。Ｂ型変換器ＵＣＢにおいては、複数の中間点Ｖｍは、基準電圧ＶＲＥＦを利用せずに生成されることに留意されたい。
【００３８】
Ｂ型変換器ＵＣＢｉは、コモン電圧Ｖｃが属するセグメントＳＥＧｋを挟み込むように、２つのシフト電圧Ｖｍ（以下、上側シフト電圧Ｖｍａおよび下側シフト電圧Ｖｍｂという）を生成する。具体的には、上側シフト電圧Ｖｍａは、セグメントＳＥＧｋの上側のしきい値電圧ＶｔｈＵ以上となるよう選択され、下側シフト電圧Ｖｍｂは、セグメントＳＥＧｋの下側のしきい値電圧ＶｔｈＬ以下となるよう選択される。
【００３９】
Ｂ型変換器ＵＣＢにおいても、Ａ型変換器ＵＣＡと同様に、上側シフト電圧Ｖｍａ、下側シフト電圧Ｖｍｂは、電圧間隔ΔＶごとに定められる複数の中間点Ｖｍから選択される。本実施の形態では、複数の中間点Ｖｍは、前段からの２つの補間電圧Ｖｉａ＿Ｂ、Ｖｉｂ＿Ｂの間をΔＶ刻みで分割した点である。しきい値電圧Ｖｔｈと中間点Ｖｍは、ΔＶ／２シフトした関係であってもよい。
【００４０】
そしてＢ型変換器ＵＣＢは、上側シフト電圧Ｖｍａをコモン電圧Ｖｃを基準として利得Ｈで増幅することにより第３補間電圧Ｖｏａ＿Ｂを生成して後段に出力する。また、Ｂ型変換器ＵＣＢは、下側シフト電圧Ｖｍｂを、コモン電圧Ｖｃを基準として利得Ｈで増幅することにより第４補間電圧Ｖｏｂ＿Ｂを生成して後段に出力する。
Ｖｏａ＿Ｂ＝Ｖｃ＋Ｈ×（Ｖｍａ−Ｖｃ）
Ｖｏｂ＿Ｂ＝Ｖｃ＋Ｈ×（Ｖｃ−Ｖｍｂ）
【００４１】
図４は、Ｂ型変換器ＵＣＢの信号処理を説明する図である。ＶｍａとＶｍｂの差分は、ΔＶの整数倍となる。利得Ｈを整数にとれば、補間電圧Ｖｏａ＿ＢとＶｏｂ＿Ｂの差分も、ΔＶの整数倍となる。
【００４２】
以上がＡ／Ｄコンバータ１００の概要である。続いて、具体的な構成を説明する。
図５は、実施の形態に係るＡ／Ｄコンバータ１００のブロック図である。図５には、Ａ型変換器ＵＣＡおよび初段のＢ型変換器ＵＣＢ１のみが示される。２段目以降のＢ型変換器ＵＣＢ２、ＵＣＢ３、…は、ＵＣＢ１と同様に構成される。図５において、Ａ型変換器ＵＣＡおよびＢ型変換器ＵＣＢは、補間電圧のペアを時分割で交互に生成する。
【００４３】
（Ａ型変換器）
Ａ型変換器ＵＣＡは、入力端子Ｐｉ、アナログ出力端子Ｐｏ、デジタル出力端子Ｐｄｏ、基準電圧端子Ｐｒｅｆを有する。入力端子Ｐｉには入力電圧ＶＩが入力され、基準電圧端子Ｐｒｅｆには基準電圧ＶＲＥＦが入力される。Ａ型変換器ＵＣＡは、出力端子Ｐｏから、補間電圧のペアＶｏａ＿Ａ、Ｖｏｂ＿Ａを時分割で出力する。
【００４４】
Ａ型変換器ＵＣＡは、第２サンプルホールド回路３０、第２サブ変換器３２、第２シフト電圧生成部３４、第２増幅器３６を備える。
【００４５】
なお、以下に現れるフェーズφの番号は、便宜的なものであって必ずしも実行の順序を示すものではなく、各フェーズは処理に支障がない限りにおいて入れ替えることができることに留意されたい。
【００４６】
第２サンプルホールド回路３０は、第６フェーズφ６において入力電圧ＶＩをサンプリングしてその後ホールドする。第２サブ変換器３２は、第７フェーズφ７において、入力電圧範囲を、基準電圧ＶＲＥＦにもとづいた複数のしきい値電圧Ｖｔｈにより複数のセグメントＳＥＧに分割し、入力電圧ＶＩが属するセグメントＳＥＧｋを示すデジタルデータＤ１を生成する。デジタルデータＤ１は、デジタル出力端子Ｐｄｏから出力される。
【００４７】
第２シフト電圧生成部３４は、第８フェーズφ８において、上側中間電圧Ｖｍａと入力電圧ＶＩの差分に応じた上側シフト電圧Ｖｍａ’（＝Ｖｍａ−ＶＩ）を生成する。また第２シフト電圧生成部３４は、第９フェーズφ９において、下側中間電圧Ｖｍｂと入力電圧ＶＩの差分に応じた下側シフト電圧Ｖｍｂ’（＝ＶＩ−Ｖｍｂ）を生成する。つまり第２シフト電圧生成部３４は、第８フェーズφ８において上限シフト電圧Ｖｍａ’を、第９フェーズφ９において下側シフト電圧Ｖｍｂ’を、時分割で生成し、後段の第２増幅器３６に出力する。
【００４８】
第２増幅器３６は、第８フェーズφ８において上側シフト電圧Ｖｍａ’を、コモン電圧Ｖｃを基準として増幅することにより第５補間電圧Ｖｏａ＿Ａを生成し、後段に出力する。また第２増幅器３６は、第９フェーズφ９において下側シフト電圧Ｖｍｂ’を、コモン電圧Ｖｃを基準として増幅することにより第６補間電圧Ｖｏｂ＿Ａを生成し、後段に出力する。
以上がＡ型変換器の構成である。
【００４９】
（Ｂ型変換器）
Ｂ型変換器ＵＣＢは、入力端子Ｐｉ、アナログ出力端子Ｐｏ、デジタル出力端子Ｐｄｏを有する。入力端子Ｐｉには、前段の変換器から、第１フェーズφ１において第１補間電圧Ｖｉａ＿Ａが、第２フェーズφ２において第２補間電圧Ｖｉｂ＿Ａが時分割で入力される。Ｂ型変換器ＵＣＢはその出力端子Ｐｏから、第４フェーズφ４において第３補間電圧Ｖｏａ＿Ｂを、第５フェーズφ５において、第４補間電圧Ｖｏｂ＿Ｂを時分割で出力する。
【００５０】
Ｂ型変換器ＵＣＢは、第１サンプルホールド回路４０、第１サブ変換器４２、第１シフト電圧生成部４４、第１増幅器４６を備える。第１サンプルホールド回路４０は、第１フェーズφ１において第１補間電圧Ｖｉａ＿Ｂをサンプリングしてその後ホールドする。また第１サンプルホールド回路４０は、第２フェーズφ２において第２補間電圧Ｖｉｂ＿Ｂをサンプリングしてその後ホールドする。
【００５１】
第１サブ変換器４２は、第３フェーズφ３において、第１サンプルホールド回路４０によりホールドされる第１補間電圧Ｖｉａ＿Ｂおよび第２補間電圧Ｖｉｂ＿Ｂの間を複数のセグメントに分割し、所定のコモン電圧Ｖｃが属するセグメントを示すデジタルデータＤ２ｉを生成する。
【００５２】
第１シフト電圧生成部４４は、第４フェーズφ４において、上側シフト電圧Ｖｍａを生成する。また第１シフト電圧生成部４４は、第５フェーズφ５において、下側シフト電圧Ｖｍｂを生成する。上述のように、上側シフト電圧Ｖｍａは、コモン電圧Ｖｃが属するセグメントＳＥＧｋの上限以上の電圧レベルを有し、下側シフト電圧Ｖｍｂは、コモン電圧Ｖｃが属するセグメントＳＥＧｋの下限以下の電圧レベルを有する。
【００５３】
第１増幅器４６は、第４フェーズφ４において上側シフト電圧Ｖｍａを、コモン電圧Ｖｃを基準として増幅することにより第３補間電圧Ｖｏａ＿Ｂを生成し、後段に出力する。また第１増幅器４６は、第５フェーズφ５において下側シフト電圧Ｖｍｂを、コモン電圧Ｖｃを基準として増幅することにより第４補間電圧Ｖｏｂ＿Ｂを生成し、後段に出力する。
【００５４】
なお最終段のＢ型変換器ＵＣＢｎは、比較処理のみでよいため、第１増幅器４６などの一部を省略することができる。以上がＢ型変換器ＵＣＢの構成である。
【００５５】
続いて、Ａ／Ｄコンバータ１００全体の動作を示す。
図６は、図５のＡ／Ｄコンバータ１００の動作シーケンス図である。図６にはＡ型変換器ＵＣＡおよび１段目、２段目のＢ型変換器ＵＣＢ１、ＵＣＢ２の動作が示される。
【００５６】
このＡ／Ｄコンバータ１００によれば、Ｂ型変換器ＵＣＢにおいて第３補間電圧Ｖｏａ＿Ｂ、第４補間電圧Ｖｏｂ＿Ｂを時分割で生成することにより、Ｂ型変換器ＵＣＢごとの増幅器を１個とすることができる。これにより、従来の一対の増幅器に要求されたペア性が不要となるため、従来のパイプライン型Ａ／Ｄコンバータの利点を具備しつつ、高性能化を図ることができる。また回路面積を削減することも可能である。
【００５７】
同様に、Ａ型変換器ＵＣＡにおいて第５補間電圧Ｖｏａ＿Ａ、第６補間電圧Ｖｏｂ＿Ａを時分割で生成することにより、Ａ型変換器ＵＣＡの増幅器を１個とすることができる。これにより、従来の一対の増幅器に要求されたペア性が不要となるため、従来のパイプライン型Ａ／Ｄコンバータの利点を享受しつつ、高性能化を図ることができる。また回路面積を削減することも可能である。
【００５８】
実施の形態に係るＡ／Ｄコンバータ１００では、時分割で２つの電圧を生成して伝送するため、従来のＡ／Ｄコンバータ１１００に比べて動作周波数の観点からは不利である。ところが、Ａ／Ｄコンバータ１００の動作周波数は、従来のＡ／Ｄコンバータ１１００に比べて５０％まで低下することはなく、７０％程度の速度で動作させることができる。
【００５９】
この理由は以下の通りである。増幅器の出力電圧は、入力電圧がセットされてから、固有のセトリング時間の経過後に安定化する。ここで、実施の形態に係るＡ／Ｄコンバータ１００では、２つの補間電圧の生成に同一の増幅器を用いることから、セトリング時間の経過前に、増幅を停止したとしても、２つの補間電圧に対する利得は完全に一致する。つまり増幅時間を、従来よりも短縮できるため、速度の低下はそれほど顕著とはならない。
【００６０】
続いて、Ａ型変換器ＵＣＡ、Ｂ型変換器ＵＣＢの具体的な構成例を説明する。先に、Ｂ型変換器ＵＣＢの具体的な構成例を説明する。
【００６１】
図７は、Ｂ型変換器ＵＣＢの第１サンプルホールド回路４０および第１シフト電圧生成部４４の回路図である。第１サンプルホールド回路４０および第１シフト電圧生成部４４は、第１容量アレー６０として一体に構成される。第１容量アレー６０は、複数のキャパシタおよび複数のスイッチを含んでいる。
【００６２】
第１容量アレー６０は、複数のスイッチおよび複数のキャパシタを利用して、第１補間電圧Ｖｉａ＿Ｂ、第２補間電圧Ｖｉｂ＿Ｂをサンプルホールドする。また第１容量アレー６０は、複数のスイッチおよび複数のキャパシタを利用して、上側シフト電圧Ｖｍａ、下側シフト電圧Ｖｍｂを生成する。
【００６３】
Ｂ型変換器ＵＣＢの動作原理を説明する。第１容量アレー６０は、複数のキャパシタの充電状態を制御し、電荷保存則を利用して、上側シフト電圧Ｖｍａ、下側シフト電圧Ｖｍｂを生成する。
【００６４】
容量の等しいＭ個のキャパシタＣを考える。はじめに、Ｍ個のうち、ｊ個をＶｉａにより充電し、残りの（Ｍ−ｊ）個をＶｉｂにより充電する。その後、すべてのキャパシタを並列に接続したときのキャパシタの電圧をＶｍとする。そうすると、電荷保存則により以下の式が成り立つ。
ｊ×Ｃ×Ｖｉａ＋（Ｍ−ｊ）×Ｃ×Ｖｉｂ＝Ｍ×Ｃ×Ｖｍ
これを整理すると、Ｖｍとして以下の式を得る。
Ｖｍ＝｛ｊ×Ｖｉａ＋（Ｍ−ｊ）×Ｖｉｂ｝／Ｍ
Ｖｍは、ＶｉａとＶｉｂを、Ｍ−ｊ：ｊに内分する電圧に相当する。つまり、ｊを変化させることにより、所望の上側シフト電圧Ｖｍａ、下側シフト電圧Ｖｍｂを生成させることができる。
【００６５】
図７の第１容量アレー６０は、第１キャパシタ群Ｃａａ１〜ＣａａＭ、第２キャパシタ群Ｃａｂ１〜ＣａｂＭ、第３キャパシタ群Ｃｂａ１〜ＣｂａＭ、第４キャパシタ群Ｃｂｂ１〜ＣｂｂＭ、ホールド用キャパシタＣａ０、Ｃｂ０と、第１スイッチ群ＳＷａａ０〜ＳＷａａＭ、ＳＷａｂ０〜ＳＷａｂＭ、ＳＷｂａ０〜ＳＷｂａＭ、ＳＷｂｂ０〜ＳＷｂｂＭ、ＳＷａｏ、ＳＷｂ０、ＳＷｏ、を含む。
【００６６】
ブロック６１は、Ｃａ０、ＳＷａ０を含み、第１フェーズφ１において、第１補間電圧Ｖｉａ＿Ｂをサンプリングする。ブロック６５は、Ｃｂ０、ＳＷｂ０を含み、第２フェーズφ２において、第２補間電圧Ｖｉｂ＿Ｂをサンプリングする。第１サブ変換器４２は第３フェーズφ３において、これらの補間電圧Ｖｉａ＿Ｂ、Ｖｉｂ＿ＢにもとづいてデジタルデータＤ２を生成する。
【００６７】
ブロック６２は、上側シフト電圧Ｖｍａを生成する。ブロック６３の第１キャパシタ群Ｃａａ１〜ＣａａＭは、第１補間電圧Ｖｉａ＿Ｂにより充電される（第１フェーズφ１）。ブロック６４の第２キャパシタ群Ｃａｂ１〜ＣａｂＭは、第２補間電圧Ｖｉｂ＿Ｂにより充電される（第２フェーズφ２）。
【００６８】
シフト電圧Ｖｍａが、ＶｉａとＶｉｂを、Ｍ−ｊａ：ｊａに内分するとする。第４フェーズφ４では、スイッチＳＷａａ０、ＳＷａｂ０は接地側にオンする。またｊａ個のスイッチＳＷａａが、第１キャパシタ群Ｃａａ側にオンする。また（Ｍ−ｊａ）個のスイッチＳＷａｂが第２キャパシタ群Ｃａｂ側にオンする。これにより、上側シフト電圧Ｖｍａが生成される。
【００６９】
ブロック６６は、下側シフト電圧Ｖｍｂを生成する。ブロック６７の第３キャパシタ群Ｃｂａ１〜ＣｂａＭは、第１補間電圧Ｖｉａ＿Ｂにより充電される（第１フェーズφ１）。ブロック６８の第４キャパシタ群Ｃｂｂ１〜ＣｂｂＭは、第２補間電圧Ｖｉｂ＿Ｂにより充電される（第２フェーズφ２）。
【００７０】
シフト電圧Ｖｍｂが、ＶｉａとＶｉｂを、Ｍ−ｊｂ：ｊｂに内分するとする。第５フェーズφ５では、スイッチＳＷｂａ０、ＳＷｂｂ０は接地側にオンする。またｊｂ個のスイッチＳＷｂａが、第３キャパシタ群Ｃｂａ側にオンする。また（Ｍ−ｊｂ）個のスイッチＳＷｂｂが第４キャパシタ群Ｃｂｂ側にオンする。これにより、下側シフト電圧Ｖｍｂが生成される。
【００７１】
出力スイッチＳＷｏがオンすると、出力ノードの電位が初期化される。
【００７２】
当業者であれば、キャパシタおよびスイッチのトポロジーにさまざまな変形例が存在することが理解され、したがって第１容量アレー６０の構成は特に限定されない。たとえば、サンプルホールド用のブロック６１、６５は、ブロック６２、６６の一部として構成してもよい。
【００７３】
続いてＡ型変換器ＵＣＡについて説明する。
図８は、Ａ型変換器ＵＣＡの第２サンプルホールド回路３０および第２シフト電圧生成部３４の回路図である。第２サンプルホールド回路３０および第２シフト電圧生成部３４は、第２容量アレー５０として一体に構成される。第２容量アレー５０は、複数のキャパシタおよび複数のスイッチを含んでいる。
【００７４】
第２容量アレー５０は、複数のスイッチおよび複数のキャパシタを利用して、入力電圧ＶＩをサンプルホールドする。また第２容量アレー５０は、複数のスイッチおよび複数のキャパシタを利用して、上側シフト電圧Ｖｍａ’、下側シフト電圧Ｖｍｂ’を生成する。
【００７５】
Ａ型変換器ＵＣＡの動作原理を説明する。第２容量アレー５０は、第１容量アレー６０と同様に、複数のキャパシタの充電状態を制御し、電荷保存則を利用して、上側シフト電圧Ｖｍａ’、下側シフト電圧Ｖｍｂ’を生成する。
【００７６】
容量の等しいＭ個のキャパシタＣを考える。はじめに、Ｍ個のキャパシタすべてを入力電圧ＶＩで充電する。その後に、ｊ個のキャパシタの一端に＋Ｖｒｅｆを、残りの（Ｍ−ｊ）個のキャパシタの一端に接地電圧ＧＮＤ（０Ｖ）を印加する。このときの共通に接続されたキャパシタＣの他端の電位をＶｍとすると、電荷保存則により以下の式が成り立つ。
Ｍ×Ｃ×ＶＩ＝ｊ×Ｃ×（Ｖｍ−Ｖｒｅｆ）＋（Ｍ−ｊ）×Ｃ×Ｖｍ
これを整理すると、Ｖｍとして以下の式を得る。
Ｖｍ＝ＶＩ＋ｊ×（Ｖｒｅｆ／Ｍ）
【００７７】
ｊ個のキャパシタの一端に、＋Ｖｒｅｆを印加する代わりに、−Ｖｒｅｆを印加した場合、以下の式が成り立つ。
Ｖｍ＝ＶＩ−ｊ×（Ｖｒｅｆ／Ｍ）
【００７８】
ｊ×（Ｖｒｅｆ／Ｍ）は、上述した中間電圧に相当する。したがって、ＶＩ±ｊ×（Ｖｒｅｆ／Ｍ）は、中間電圧Ｖｍと入力電圧ＶＩの差分に応じたシフト電圧Ｖｍ’に相当することが理解される。値ｊおよび基準電圧の符号を変化させることにより、所望の上側シフト電圧Ｖｍａ’、下側シフト電圧Ｖｍｂ’を生成させることができる。
【００７９】
図８の第２容量アレー５０は、第５キャパシタ群Ｃｃ１〜ＣｃＭ、ホールド用キャパシタＣｃ０、第２スイッチ群ＳＷｃ１〜ＳＷｃＭ、ＳＷｉ、ＳＷｏを備える。
【００８０】
ブロック５１は、第２サンプルホールド回路３０に相当する。ブロック５１は、キャパシタＣｃ０を含み、第６フェーズφ６において、入力電圧ＶＩをサンプリングする。第２サブ変換器３２は第７フェーズφ７において、ホールドされた入力電圧ＶＩにもとづいてデジタルデータＤ１を生成する。
【００８１】
ブロック５２は、上側シフト電圧Ｖｍａ’を生成する。スイッチＳＷｃ１〜ＳＷｃＭは、第６フェーズφ６、第８フェーズφ８において、以下のように動作する。第６フェーズφ６において、スイッチＳＷｃ１〜ＳＷｃＭが接地電圧ＧＮＤを選択し、入力スイッチＳＷｉがオン、出力スイッチＳＷｏがオフする。これにより、Ｍ個のキャパシタＣｃ１〜ＣｃＭが入力電圧ＶＩで充電される。
【００８２】
第８フェーズφ８において、デジタルデータＤ１に応じた個数ｊｃのスイッチＳＷｃが、キャパシタＣｃに基準電圧Ｖｒｅｆ（もしくは−Ｖｒｅｆ）を印加する。また残りの（Ｍ−ｊｃ）個のスイッチＳＷｃが、接地電圧ＧＮＤを印加する。この状態でＭ個のキャパシタＣｃの間で電荷の移動が起こり、上側シフト電圧Ｖｍａ’が生成される。
【００８３】
続く第９フェーズφ９において、デジタルデータＤ１に応じた個数ｊｄのスイッチＳＷｃが、キャパシタＣｃに基準電圧Ｖｒｅｆ（もしくは−Ｖｒｅｆ）を印加する。また残りの（Ｍ−ｊｄ）個のスイッチＳＷｃが、接地電圧ＧＮＤを印加する。この状態でＭ個のキャパシタＣｃの間で電荷の移動が起こり、下側シフト電圧Ｖｍｂ’が生成される。
【００８４】
当業者であれば、キャパシタおよびスイッチのトポロジーにさまざまな変形例が存在することが理解され、したがって第２容量アレー５０の構成は特に限定されない。
【００８５】
第６フェーズφ６において、キャパシタＣｃ１〜ＣｃＭによっても、入力電圧ＶＩがサンプリングされる。したがってブロック５１を省略して、ブロック５２を第２サンプルホールド回路３０として機能させてもよい。
また図８の構成では、ブロック５２を利用して上側シフト電圧Ｖｍａ’、下側シフト電圧Ｖｍｂ’を生成したが、ブロック５２を２個を設け、一方で上側シフト電圧Ｖｍａ’を、他方で下側シフト電圧Ｖｍｂ’を生成してもよい。
【００８６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００８７】
（変形例１）
実施の形態では、変換器がシングルエンドで構成される場合を説明したが、差動形式で構成してもよい。
【００８８】
差動形式を採用した場合、各ステージにおいて生成される電圧Ｖｉａ、Ｖｉｂ、Ｖｏａ、Ｖｏｂ、Ｖｍａ’、Ｖｍｂ’それぞれが、非反転信号と反転信号のペアとして生成される。以下、非反転信号、反転信号に添え字のｐ、ｎを付して区別する。コモン電圧Ｖｃが０Ｖであるとき、Ｖｐ＝−Ｖｎである。この性質を利用すると、内分（内挿補間）のみでなく、外分（外挿補間）によりシフト電圧Ｖｍａ’、Ｖｍｂ’を生成することが可能となる。
【００８９】
Ｂ型変換器ＵＣＢに対して前段から、差動形式の２つの補間電圧Ｖｉａ＿ｐ／ｎとＶｉｂ＿ｐ／ｎが入力されている。
【００９０】
Ｖｉａ＿ｐとＶｉｂ＿ｐを、Ｍ＋ｋ：ｋに外分する電圧Ｖｍは、以下の式で与えられる。
Ｖｍ＝｛（Ｍ＋ｋ）×Ｖｉａ＿ｐ−ｋ×Ｖｉｂ＿ｐ｝／Ｍ
−Ｖｉｂ＿ｐは、Ｖｉｂ＿ｎであるから、以下の式を得る。
Ｖｍ＝｛（Ｍ＋ｋ）×Ｖｉａ＿ｐ＋ｋ×Ｖｉｂ＿ｎ｝／Ｍ
【００９１】
この式を変形し、Ｖｍ’を以下の式で定義すると、Ｖｍ’は、Ｖｉａ＿ｐとＶｉｂ＿ｎを、ｋ：Ｍ＋ｋに内分する点となる。
Ｖｍ’＝｛（Ｍ＋ｋ）×Ｖｉａ＿ｐ＋ｋ×Ｖｉｂ＿ｎ｝／（Ｍ＋２ｋ）
つまり、Ｍ＋ｋ個のキャパシタＣをＶｉａ＿ｐにより充電し、ｋ個のキャパシタＣをＶｉｂ＿ｎにより充電し、それらを結合すれば、外分によりシフト電圧を生成できる。
【００９２】
以上の説明から、図７のＢ型変換器ＵＣＢを差動形式に拡張すれば、外分によるシフト電圧の生成が可能となることが理解される。
【００９３】
図９（ａ）〜（ｄ）は、差動形式のＢ型変換器ＵＣＢの動作を示す回路図である。図９（ａ）には、サンプリング動作が示される。図示される差動増幅器は、前段の第１増幅器４６（もしくは第２増幅器３６）である。ここには、シフト電圧の非反転信号を生成する部分のみを示している。
【００９４】
図９（ａ）に示すように、φ１においてＭ個のキャパシタＣａｐがＶｏａ＿ｐで、Ｋ個のキャパシタＣａｎがＶｏａ＿ｎで充電される。またφ２においてＭ個のキャパシタＣｂｐがＶｏｂ＿ｐで、Ｋ個のキャパシタＣｂｎがＶｏｂ＿ｎで充電される。２×Ｋ個のダミー容量Ｃｄは、０Ｖで充電される。ダミー容量Ｃｄは、内分と外分で利得を揃えるために設けられる。
【００９５】
図９（ｂ）は、Ｖｏａ＿ｐとＶｏａ＿ｂをｋ：（Ｍ−ｋ）で内分する状態である。この状態では、Ｖｏａ＿ｐで充電された（Ｍ−ｋ）個のキャパシタＣａｐと、Ｖｏｂ＿ｐで充電されたｋ個のキャパシタＣｎｐと、０Ｖで充電された２×Ｋ個のダミー容量Ｃｄが結合される。シフト電圧は以下の式で与えられる。
Ｖｍ’＝｛（Ｍ−ｋ）Ｖｏａ＿ｐ＋ｋ×Ｖｏｂ＿ｐ｝／（Ｍ＋２×Ｋ）
【００９６】
図９（ｃ）は、Ｖｏａ＿ｐとＶｏａ＿ｂをｋ：（Ｍ＋ｋ）で低電位側に外分する状態である。この状態では、Ｖｏａ＿ｐで充電された（Ｍ＋ｋ）個のキャパシタＣａｐと、Ｖｏｂ＿ｎで充電されたｋ個のキャパシタＣｂｎと、０Ｖで充電された（２Ｋ−２ｋ）個のダミー容量Ｃｄが結合される。シフト電圧は以下の式で与えられる。
Ｖｍ’＝｛（Ｍ＋ｋ）Ｖｏａ＿ｐ−ｋ×Ｖｏｂ＿ｐ｝／（Ｍ＋２×Ｋ）
＝｛（Ｍ＋ｋ）Ｖｏａ＿ｐ＋ｋ×Ｖｏｂ＿ｎ｝／（Ｍ＋２×Ｋ）
【００９７】
図９（ｄ）は、Ｖｏａ＿ｐとＶｏａ＿ｂを（Ｍ＋ｋ）：ｋで高電位側に外分する状態である。
【００９８】
当業者によれば、変数ｋに応じて、上側シフト電圧Ｖｍａ’、下側シフト電圧Ｖｍｂ’の非反転信号ｐが生成可能であることが理解される。また、同様の構成を追加することにより、上側シフト電圧Ｖｍａ’、下側シフト電圧Ｖｍｂ’の反転信号ｎが生成可能であることが理解される。
【００９９】
外挿補間法により以下の効果を得ることができる。
内挿補間法では、冗長範囲をとるためにサブ変換器のしきい値電圧の外側（ＶＲ＿Ｎ−０．５およびＶＲ＿Ｎ＋１．５）に補間信号を生成する必要があったため、増幅器の出力信号の振幅が大きくなってしまっていた。出力すべき信号の振幅が大きくなると、電源電圧との間のヘッドルームが狭くなり増幅器の出力が歪むため、線形性の劣化の原因となる。
外挿補間を用いると、サブ変換器のしきい値電圧と一致した補間信号（ＶＲ＿ＮおよびＶＲ＿Ｎ＋１）を生成した場合においても冗長範囲を得ることが可能となり、増幅器が出力すべき電圧振幅を小さくできるようになる。これにより増幅器の出力の歪みを低減でき、線形性を高めることができる。
【０１００】
図９と同様の原理により、Ａ型変換器ＵＣＡにおいても、外分によるシフト電圧の生成が可能である。この場合、第２増幅器３６における線形性を高めることができる。
【０１０１】
（変形例２）
Ｂ型変換器ＵＣＢの第１サブ変換器４２に着目する。第１サブ変換器４２の機能は、第１補間電圧Ｖｉａ＿Ｂおよび第２補間電圧Ｖｉｂ＿Ｂの間を複数のセグメントに分割し、所定のコモン電圧Ｖｃが属するセグメントを示すデジタルデータＤ２ｉを生成することであった。
増幅器の利得の誤差がある程度小さい場合、コモン電圧Ｖｃが属するセグメントを示すデジタルデータＤ２ｉの生成には、必ずしも、２つの補間電圧Ｖｉａ＿Ｂ、Ｖｉｂ＿Ｂの両方が必要となるわけではなく、Ｖｉａ＿Ｂのみ、Ｖｉｂ＿Ｂのみ、あるいはそれらの平均を取得できれば、デジタルデータＤ２ｉは生成できる。
【０１０２】
Ｂ型変換器ＵＣＢに入力される２つの補間電圧それぞれをＶ１、Ｖ２と記す。
Ｖ１は、コモン電圧との差分を表すから、Ｖ１の値を量子化すれば、コモン電圧Ｖｃが属するセグメントを判定できる。Ｖ１の代わりに、Ｖ２を用いても同様のことができる。
【０１０３】
図１０は、Ｂ型変換器ＵＣＢの入出力特性を示す図である。変形例２における第１サブ変換器の動作原理は、図１０から把握される。増幅器の利得をＨとする。補間電圧Ｖ１（＝Ｖｉａ＿Ｂ）は、前段におけるシフト電圧ＶＲ＿Ｎ（＝Ｖｍａ’）および入力電圧Ｖｓを用いて式（１ａ）で表される。
Ｖ１＝Ｈ×（Ｖｓ−ＶＲ＿Ｎ）      …（１ａ）
【０１０４】
同様に、補間電圧Ｖ２（＝Ｖｉｂ＿Ｂ）は、前段におけるシフト電圧ＶＲ＿Ｎ＋１（＝Ｖｍｂ’）および入力電圧Ｖｓを用いて式（１ｂ）で表される。
Ｖ２＝Ｈ×（Ｖｓ−ＶＲ＿Ｎ＋１）＝Ｈ×（Ｖｓ−ＶＲ＿Ｎ−Ｖｑｃ）      …（１ｂ）
Ｖｑｃは、ＶＲ＿ＮとＶＲ＿Ｎ−１の電位差であり、これは前段の量子化電圧（ΔＶ）に相当する。
【０１０５】
Ｖ１、Ｖ２それぞれを、基準電圧ＶＲＦで量子化したときの値をｘ１、ｘ２とする。
ｘ１＝Ｖ１／ＶＲＦ＝Ｈ×（Ｖｓ−ＶＲ＿Ｎ）／ＶＲＦ      …（２ａ）
ｘ２＝Ｖ２／ＶＲＦ＝Ｈ×（Ｖｓ−ＶＲ＿Ｎ−Ｖｑｃ）／ＶＲＦ      …（２ｂ）
【０１０６】
式（２ａ）、（２ｂ）から、式（３）を得る。
ｘ１／（ｘ１−ｘ２）＝（Ｖｓ−ＶＲ＿Ｎ）／Ｖｑｃ    …（３）
この変換値の分子ｘ１は、Ｖ１に対応するから、第１サブ変換器４２ａが生成すべきデジタルデータＤ２ｉに応じている。
【０１０７】
分母の（ｘ１−ｘ２）による除算（正規化）は、利得Ｈと基準電圧ＶＲＦのミスマッチの補正のために行われる。すなわちミスマッチがなければ、ｘ１−ｘ２は常に同じ値Δｘをとる。ところが、ミスマッチが生ずると、ｘ１−ｘ２の値は、Δｘより大きくなったり、小さくなる。そこでｘ１を、ｘ１−ｘ２によって正規化することによりミスマッチの影響をキャンセルできる。
【０１０８】
ここで、ｘ１−ｘ２＝Ｈ×Ｖｑｃ／ＶＲＦは、入力信号Ｖｓに依存しない。つまり、式（３）を用いた変換処理は、２つの補間電圧を用いた補間比較と等価である。したがって第１サブ変換器４２ａは、式（３）の値を計算することにより、第１補間電圧Ｖｉａ＿Ｂおよび第２補間電圧Ｖｉｂ＿Ｂの間を複数のセグメントに分割し、コモン電圧Ｖｃが属するセグメントを判定できる。
【０１０９】
第１サブ変換器４２ａは、式（３）の分子のｘ１に代えて、ｘ１とｘ２の平均値（ｘ１＋ｘ２）／２を用いた式（４）にもとづいて、変換値を計算してもよい。
１／２×（ｘ１＋ｘ２）／（ｘ１−ｘ２）    …（４）
【０１１０】
なお、ｘ１−ｘ２による除算は、やや複雑なハードウェアを必要とするが、この値ｘ１−ｘ２が２の階乗（２Ｎ）となるように、各ステージの利得Ｈ、基準電圧ＶＲＥＦを調節することにより、ｘ１−ｘ２をビットシフトによる演算に置換することも可能である。
【０１１１】
図１１は、変形例２に係るＢ型変換器ＵＣＢの第１サブ変換器４２ａの構成を示すブロック図である。第１サブ変換器４２ａは、Ａ／Ｄコンバータ７０およびロジック回路７２を備える。
第１サブ変換器４２ａは、Ａ／Ｄコンバータ７０およびロジック回路７２を備える。Ａ／Ｄコンバータ７０は、第１補間電圧Ｖｉａ＿Ｂ、第２補間電圧Ｖｉｂ＿Ｂを、適切に定められた参照電圧ＶＲＦを利用して量子化する。量子化された値ｘ１、ｘ２は、ロジック回路７２に入力される。
【０１１２】
ロジック回路７２は、式（３）あるいは（４）の変換値を演算し、変換値に応じたデジタル値Ｄ２を生成する。第２シフト電圧生成部３４は、ロジック回路７２が生成した変換値にもとづいて、上述の補間増幅処理を行う。
【０１１３】
この変形例によれば、補間型のダイナミックコンパレータなどを利用することなく、比較処理が可能となる。
【０１１４】
（その他の変形例）
実施の形態では、コモン電圧Ｖｃが接地電圧ＧＮＤである場合について説明したが、本発明はそれに限定されない。回路を正電圧の範囲で動作させたい場合、コモン電圧Ｖｃは、電源電圧Ｖｄｄの中点電圧Ｖｄｄ／２としてもよい。あるいは、基準電圧Ｖｒｅｆが与えられる場合には、Ｖｒｅｆ／２としてもよい。
【０１１５】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【０１１６】
１００…Ａ／Ｄコンバータ、ＵＣＡ…Ａ型変換器、ＵＣＢ…Ｂ型変換器、３０…第２サンプルホールド回路、３２…第２サブ変換器、３４…第２シフト電圧生成部、３６…第２増幅器、４０…第１サンプルホールド回路、４２…第１サブ変換器、４４…第１シフト電圧生成部、４６…第１増幅器、５０…第２容量アレー、６０…第１容量アレー、Ｃａａ…第１キャパシタ群、Ｃａｂ…第２キャパシタ群、Ｃｂａ…第３キャパシタ群、Ｃｂｂ…第４キャパシタ群。
【図１】
2015126497.tif 000003
【図２】
2015126497.tif 000004
【図３】
2015126497.tif 000005
【図４】
2015126497.tif 000006
【図５】
2015126497.tif 000007
【図６】
2015126497.tif 000008
【図７】
2015126497.tif 000009
【図８】
2015126497.tif 000010
【図９】
2015126497.tif 000011
【図１０】
2015126497.tif 000012
【図１１】
2015126497.tif 000013