(57)【要約】【課題】ユーザデータのエラー訂正機能を備えた半導体装置においてライト動作を高速化する。【解決手段】メモリマットＭ１とライトアンプＷＡＭＰ１を接続するメインデータ配線ＭＩＯ１と、メモリマットＭ２とライトアンプＷＡＭＰ２を接続するメインデータ配線ＭＩＯ２と、メインデータ配線ＭＩＯ１をプリチャージするプリチャージ回路ＭＰＲＥ１と、メインデータ配線ＭＩＯ２をプリチャージするプリチャージ回路ＭＰＲＥ２とを備える。プリチャージ回路ＭＰＲＥ２は、主プリチャージ回路４１と、プリチャージ動作を補助するプリチャージアシスト回路４２を含む。プリチャージ回路ＭＰＲＥ１は、プリチャージ動作を補助するプリチャージアシスト回路を含まない。本発明によれば、メモリマットＭ２に対するライト動作が高速化されることから、チップ面積の増大を抑えつつライト動作を高速に完了できる。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１及び第２のメモリマットと、
第１及び第２のライトアンプと、
前記第１のメモリマットと前記第１のライトアンプを接続する第１のデータ配線と、
前記第２のメモリマットと前記第２のライトアンプを接続する第２のデータ配線と、
前記第１のデータ配線を所定の電位にプリチャージする第１のプリチャージ回路と、
前記第２のデータ配線を前記所定の電位にプリチャージする第２のプリチャージ回路と、を備え、
前記第２のプリチャージ回路は、前記第２のデータ配線を前記所定の電位にプリチャージする主プリチャージ回路と、プリチャージ動作を補助するプリチャージアシスト回路を含み、
前記第１のプリチャージ回路は、プリチャージ動作を補助するプリチャージアシスト回路を含まないことを特徴とする半導体装置。
【請求項２】
前記第２のプリチャージ回路は、前記第２のデータ配線に沿って設けられた複数の前記プリチャージアシスト回路を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のプリチャージ回路は、互いに異なる制御信号に基づき互いに異なるタイミングで動作することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２のメモリマットは、前記第１のメモリマットに保持されたユーザデータに関するエラー訂正情報が保持されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２のライトアンプは、前記第１のライトアンプよりも駆動能力が大きいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のデータ配線を介して前記第１のメモリマットから読み出された前記ユーザデータを増幅する第１のリードアンプと、
前記第２のデータ配線を介して前記第２のメモリマットから読み出された前記エラー訂正情報を増幅する第２のリードアンプと、をさらに備え、
前記第１及び第２のリードアンプは、リード動作時及びライト動作時のいずれにおいても活性化されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１のメモリマットから読み出された前記ユーザデータと前記第２のメモリマットから読み出された前記エラー訂正情報に基づいてエラー訂正処理を行うエラー訂正回路と、
前記エラー訂正回路によってエラー訂正されたユーザデータを、外部から入力されたユーザデータで上書きするレジスタと、
前記レジスタに保持された前記ユーザデータに基づいて前記エラー訂正情報を生成するエラー訂正情報生成回路と、をさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
ユーザデータが保持される第１のメモリマットと、
前記ユーザデータに関するエラー訂正情報が保持される第２のメモリマットと、
前記ユーザデータを前記第１のメモリマットに書き込む第１のライトアンプと、
前記エラー訂正情報を前記第２のメモリマットに書き込む第２のライトアンプと、を備え、
前記第２のライトアンプは、前記第１のライトアンプよりも駆動能力が大きいことを特徴とする半導体装置。
【請求項９】
前記第１及び第２のライトアンプは、互いに異なる制御信号に基づき互いに異なるタイミングで動作することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１のメモリマットから読み出された前記ユーザデータを増幅する第１のリードアンプと、
前記第２のメモリマットから読み出された前記エラー訂正情報を増幅する第２のリードアンプと、をさらに備え、
前記第１及び第２のリードアンプは、リード動作時及びライト動作時のいずれにおいても活性化されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１のメモリマットから読み出された前記ユーザデータと前記第２のメモリマットから読み出された前記エラー訂正情報に基づいてエラー訂正処理を行うエラー訂正回路と、
前記エラー訂正回路によってエラー訂正されたユーザデータを、外部から入力されたユーザデータで上書きするレジスタと、
前記レジスタに保持された前記ユーザデータに基づいて前記エラー訂正情報を生成するエラー訂正情報生成回路と、をさらに備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
ユーザデータが保持される第１のメモリマットと、
前記ユーザデータに関するエラー訂正情報が保持される第２のメモリマットと、
第１及び第２のライトアンプと、
前記第１のメモリマットと前記第１のライトアンプを接続する第１のデータ配線と、
前記第２のメモリマットと前記第２のライトアンプを接続する第２のデータ配線と、
前記第１のデータ配線を所定の電位にプリチャージする第１のプリチャージ回路と、
前記第２のデータ配線を前記所定の電位にプリチャージする第２のプリチャージ回路と、を備え、
前記第２のプリチャージ回路は、前記第１のプリチャージ回路よりも駆動能力が大きいことを特徴とする半導体装置。
【請求項１３】
前記第１及び第２のプリチャージ回路は、互いに異なる制御信号に基づき互いに異なるタイミングで動作することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第２のライトアンプは、前記第１のライトアンプよりも駆動能力が大きいことを特徴とする請求項１２又は１３に記載の半導体装置。
【請求項１５】
前記第１及び第２のライトアンプは、互いに異なる制御信号に基づき互いに異なるタイミングで動作することを特徴とする請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ユーザデータのエラー訂正機能を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、ユーザデータのエラー訂正機能が備えられていることがある。このようなタイプの半導体装置においては、ユーザデータ用の記憶領域とは別に、エラー訂正情報（ＥＣＣ）用の記憶領域が設けられる（特許文献１参照）。
【０００３】
そして、このようなタイプの半導体装置においては、リード動作によって読み出されたユーザデータがエラー訂正情報に基づいて訂正され、訂正されたユーザデータが外部に出力される。また、ライト動作時においては、外部から入力されたユーザデータに基づいてエラー訂正情報が生成され、ユーザデータ及びエラー訂正情報がそれぞれ対応する記憶領域に書き込まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−４２１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ライト動作時においては、ライトデータの一部をマスクするデータマスク機能が用いられることがある。この場合、ライト動作時においてもまずリード動作を行い、リード動作によって読み出されたリードデータをライトデータで上書きした後、エラー訂正情報を生成する必要がある。このような処理を行うと、エラー訂正情報を生成するための処理時間だけ、ユーザデータの書き込みよりもエラー訂正情報の書き込みに時間が掛かるという問題があった。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、第１及び第２のメモリマットと、第１及び第２のライトアンプと、前記第１のメモリマットと前記第１のライトアンプを接続する第１のデータ配線と、前記第２のメモリマットと前記第２のライトアンプを接続する第２のデータ配線と、前記第１のデータ配線を所定の電位にプリチャージする第１のプリチャージ回路と、前記第２のデータ配線を前記所定の電位にプリチャージする第２のプリチャージ回路と、を備え、前記第２のプリチャージ回路は、前記第２のデータ配線を前記所定の電位にプリチャージする主プリチャージ回路と、プリチャージ動作を補助するプリチャージアシスト回路を含み、前記第１のプリチャージ回路は、プリチャージ動作を補助するプリチャージアシスト回路を含まないことを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、ユーザデータが保持される第１のメモリマットと、前記ユーザデータに関するエラー訂正情報が保持される第２のメモリマットと、前記ユーザデータを前記第１のメモリマットに書き込む第１のライトアンプと、前記エラー訂正情報を前記第２のメモリマットに書き込む第２のライトアンプと、を備え、前記第２のライトアンプは、前記第１のライトアンプよりも駆動能力が大きいことを特徴とする。
【０００８】
本発明のさらに他の側面による半導体装置は、ユーザデータが保持される第１のメモリマットと、前記ユーザデータに関するエラー訂正情報が保持される第２のメモリマットと、第１及び第２のライトアンプと、前記第１のメモリマットと前記第１のライトアンプを接続する第１のデータ配線と、前記第２のメモリマットと前記第２のライトアンプを接続する第２のデータ配線と、前記第１のデータ配線を所定の電位にプリチャージする第１のプリチャージ回路と、前記第２のデータ配線を前記所定の電位にプリチャージする第２のプリチャージ回路と、を備え、前記第２のプリチャージ回路は、前記第１のプリチャージ回路よりも駆動能力が大きいことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、一部のメモリマットに対するライト動作が高速化されることから、チップ面積の増大を最小限に抑えつつ、一連のライト動作を高速に完了することが可能となる。これにより、例えば、エラー訂正機能を備えた半導体装置におけるライト動作を高速化することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態による半導体装置１０の構成を示すブロック図である。
【図２】半導体装置１０のレイアウトを説明するための平面図である。
【図３】１つのバンクＢＫのレイアウトを説明するための平面図である。
【図４】メモリマットＭ１及びその周辺を示す回路図である。
【図５】センスアンプＳＡからメインアンプ１４までの信号経路を示す回路図であり、メモリマットＭ１に対応する１ビット分の回路を示している。
【図６】エラー訂正ブロック１５の構成を示すブロック図である。
【図７】メモリマットＭ１に対応するメインデータ配線ＭＩＯ１とメモリマットＭ２に対応するメインデータ配線ＭＩＯ２の違いを説明するための回路図である。
【図８】半導体装置１０のライト動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明の好ましい一実施形態について詳細に説明する。
【００１２】
図１は、本発明の一実施形態による半導体装置１０の構成を示すブロック図である。
【００１３】
図１に示すように、本実施形態による半導体装置１０は、データを保持するメモリセルアレイ１１を備えている。メモリセルアレイ１１は、ユーザデータ（ＤＱ）を保持するメモリセルアレイ１１Ａと、エラー訂正情報（ＥＣＣ）を保持するメモリセルアレイ１１Ｂに分割されている。
【００１４】
メモリセルアレイ１１に対するアクセスは、アクセス制御回路１２によって行われる。アクセス制御回路１２は、内部コマンドアドレス信号ＩＣＡに基づいて、半導体装置１０に含まれる各回路ブロックの動作を制御する。内部コマンドアドレス信号ＩＣＡは、外部コマンドアドレス信号ＣＡに基づき入力レシーバ１３によって生成される。アクセス制御回路１２には、後述するロウデコーダＸＤＥＣ及びカラムデコーダＹＤＥＣが含まれている。ロウデコーダＸＤＥＣは、メモリセルアレイ１１に対するロウアクセスを行う回路であり、カラムデコーダＹＤＥＣは、メモリセルアレイ１１に対するカラムアクセスを行う回路である。
【００１５】
メモリセルアレイ１１に対してカラムアクセスが行われると、メモリセルアレイ１１Ａ，１１Ｂがメインアンプ１４に接続される。メモリセルアレイ１１Ａとメインアンプ１４はメインデータ配線ＭＩＯ１を介して接続され、メモリセルアレイ１１Ｂとメインアンプ１４はメインデータ配線ＭＩＯ２を介して接続される。メインアンプ１４には、リードアンプＲＡＭＰとライトアンプＷＡＭＰが含まれている。リードアンプＲＡＭＰはリード動作時及びライト動作時に活性化され、メモリセルアレイ１１Ａ，１１Ｂからメインデータ配線ＭＩＯ１，ＭＩＯ２を介してそれぞれ読み出されたユーザデータＤＱ及びエラー訂正情報ＥＣＣを増幅する。また、ライトアンプＷＡＭＰはライト動作時に活性化され、メインデータ配線ＭＩＯ１，ＭＩＯ２を介してユーザデータＤＱ及びエラー訂正情報ＥＣＣをそれぞれメモリセルアレイ１１Ａ，１１Ｂに書き込む。
【００１６】
メインアンプ１４は、エラー訂正ブロック１５を介してデータ入出力回路１６に接続されている。エラー訂正ブロック１５の詳細については後述する。データ入出力回路１６は、リード動作時においてはエラー訂正ブロック１５によって訂正されたユーザデータＤＱを外部に出力し、ライト動作時においては外部から入力されたユーザデータＤＱをエラー訂正ブロック１５に転送する。
【００１７】
また、ライト動作時においては、データ入出力回路１６にデータマスク信号ＤＭも入力される。データマスク信号ＤＭは、ユーザデータＤＱを構成する一部のビットをマスクする、つまり一部のビットを上書きしない場合に使用される信号である。
【００１８】
本実施形態による半導体装置１０は、相補の外部クロック信号ＣＫ，ＣＫＢを受けて内部クロック信号ＰＣＬＫを生成するクロックレシーバ回路１７を備えている。内部クロック信号ＰＣＬＫは、タイミングジェネレータ１８及びＤＬＬ回路１９に供給される。タイミングジェネレータ１８は、内部クロック信号ＰＣＬＫに基づいて種々の内部クロック信号ＩＣＬＫを生成し、これらをアクセス制御回路１２やメインアンプ１４などの各種回路ブロックに供給する。また、ＤＬＬ回路１９は、内部クロック信号ＰＣＬＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成し、これをデータ入出力回路１６に供給する。出力クロック信号ＬＣＬＫは、データ入出力回路１６から外部に出力されるユーザデータＤＱの出力タイミングを規定する信号として用いられる。
【００１９】
図２は、本実施形態による半導体装置１０のレイアウトを説明するための平面図である。
【００２０】
図２に示すように、本実施形態による半導体装置１０においては、メモリセルアレイ１１が１６個のバンクＢＫに分割されている。バンクＢＫとは個別にコマンドを実行可能な単位であり、異なるバンクＢＫ間においては非排他的なアクセスが可能である。また、各バンクＢＫには、それぞれ対応するロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣ、メインアンプ１４及びエラー訂正ブロック１５が割り当てられる。ロウデコーダＸＤＥＣは当該バンクＢＫの中央部に配置され、カラムデコーダＹＤＥＣ、メインアンプ１４及びエラー訂正ブロック１５は、Ｘ方向に隣接するバンクＢＫ間に配置される。尚、図２においては、メインアンプ１４が配置される領域に符号ＭＡが付されており、エラー訂正ブロック１５が配置される領域に符号ＥＣＣが付されている。
【００２１】
本実施形態による半導体装置１０は、チップの中央部においてＸ方向に配列された複数の外部端子Ｐを備える。これら外部端子Ｐとしては、外部コマンドアドレス信号ＣＡが入力される端子、ユーザデータＤＱの入出力が行われる端子、データマスク信号ＤＭが入力される端子、電源端子などが含まれる。このようなレイアウトはセンターパッド方式と呼ばれる。但し、本発明による半導体装置がセンターパッド方式に限定されるものではない。
【００２２】
図３は、１つのバンクＢＫのレイアウトを説明するための平面図である。
【００２３】
図３に示すように、１つのバンクＢＫを構成するメモリセルアレイ１１は、マトリクス状にレイアウトされた複数のメモリマットＭ１，Ｍ２に分割されている。図３に示す例では、メモリセルアレイ１１がＹ方向に１８分割され、Ｘ方向に３３分割されている。このうち、網掛けされていない複数のメモリマットＭ１はメモリセルアレイ１１Ａを構成し、ユーザデータＤＱの記憶に用いられる。一方、網掛けされた複数のメモリマットＭ２はメモリセルアレイ１１Ｂを構成し、エラー訂正情報ＥＣＣの記憶に用いられる。
【００２４】
より具体的には、Ｙ方向に配列された１６個のメモリマットＭ１のうち、８個のメモリマットＭ１がロウアドレスのビットＸ１５の論理レベルに応じて選択され、さらに、選択された８個のメモリマットＭ１のうち、４個のメモリマットＭ１がロウアドレスのビットＸ１５の論理レベルに応じて選択される。ロウアドレスのビットＸ１５に応じて排他的に選択される８つのメモリマットＭ１間には、ロウデコーダＸＤＥＣが配置される。
【００２５】
そして、ロウアドレスのビットＸ１５がローレベル（Ｘ１５＝０）である場合には、Ｙ方向における一方の端部に位置するメモリマットＭ２が選択され、対応するエラー訂正情報ＥＣＣにアクセスされる。一方、ロウアドレスのビットＸ１５がハイレベル（Ｘ１５＝１）である場合には、Ｙ方向における他方の端部に位置するメモリマットＭ２が選択され、対応するエラー訂正情報ＥＣＣにアクセスされる。
【００２６】
このように、本実施形態では、８個のメモリマットＭ１に対して１個のメモリマットＭ２が割り当てられている。このことは、８ビットのユーザデータＤＱに対して１ビットのエラー訂正情報ＥＣＣが割り当てられることを意味する。後述するように、本実施形態では、１回のアクセスで６４ビットのユーザデータＤＱが入出力されるため、１回のアクセス当たり８ビットのエラー訂正情報ＥＣＣが用いられることになる。
【００２７】
図４は、メモリマットＭ１及びその周辺を示す回路図である。
【００２８】
図４に示すように、メモリマットＭ１内においては、Ｙ方向に延在する多数のワード線ＷＬが設けられるとともに、Ｘ方向に延在する多数のビット線ＢＬＴ又はＢＬＢが設けられ、その交点にメモリセルＭＣが配置される。メモリセルＭＣは、セルトランジスタＴとセルキャパシタＣが直列に接続された構成を有しており、セルトランジスタＴのゲート電極が対応するワード線ＷＬに接続され、セルトランジスタＴのソース／ドレインが対応するビット線ＢＬＴ又はＢＬＢに接続されている。
【００２９】
メモリマットＭ１のＹ方向における両側には、ワードドライバ領域２１が設けられている。ワードドライバ領域２１には、それぞれワード線ＷＬを駆動する多数のワードドライバＷＤが配置されている。本実施形態では、Ｘ方向に隣接する２つのワード線ＷＬが互いに異なるワードドライバ領域２１に配置されたワードドライバＷＤによって駆動される。ワードドライバＷＤの動作は、ロウデコーダＸＤＥＣによって制御される。
【００３０】
メモリマットＭ１のＸ方向における両側には、センスアンプ領域２２が設けられている。センスアンプ領域２２には、それぞれ一対のビット線ＢＬＴ及びＢＬＢの電位差を増幅する多数のセンスアンプＳＡが配置されている。本実施形態では、同じセンスアンプＳＡに接続された一対のビット線ＢＬＴ及びＢＬＢは、それぞれ異なるメモリマットＭ１に割り当てられる。つまり、いわゆるオープンビット線構造を有している。
【００３１】
一対のビット線ＢＬＴ及びＢＬＢは、センスアンプ領域２２に設けられたカラムスイッチＹＳＷを介して一対のローカルデータ配線ＬＩＯＴ，ＬＩＯＢに接続される。メモリマットＭ１に対応する一対のローカルデータ配線ＬＩＯＴ，ＬＩＯＢを「ＬＩＯ１」と表記することがある。カラムスイッチＹＳＷは、それぞれ対応するカラム選択信号ＹＳによって制御される。カラム選択信号ＹＳは、カラムデコーダＹＤＥＣによって生成される。
【００３２】
図示しないが、エラー訂正情報ＥＣＣを保持するメモリマットＭ２についても、メモリマットＭ１と同様の回路構成を有している。尚、メモリマットＭ２に対応する一対のローカルデータ配線ＬＩＯＴ，ＬＩＯＢについては、「ＬＩＯ２」と表記することがある。
【００３３】
図５は、センスアンプＳＡからメインアンプ１４までの信号経路を示す回路図であり、メモリマットＭ１に対応する１ビット分の回路を示している。
【００３４】
図５に示すように、センスアンプＳＡに接続された一対のビット線ＢＬＴ，ＢＬＢは、カラムスイッチＹＳＷを介して一対のローカルデータ配線ＬＩＯＴ，ＬＩＯＢ（ＬＩＯ１）に接続される。上述の通り、カラムスイッチＹＳＷはカラム選択信号ＹＳによって制御される。
【００３５】
一対のローカルデータ配線ＬＩＯＴ，ＬＩＯＢ（ＬＩＯ１）は、サブアンプＳＵＢを介して一対のメインデータ配線ＭＩＯＴ，ＭＩＯＢ（ＭＩＯ１）に接続される。サブアンプＳＵＢは、クロスカップルされたＮチャンネル型ＭＯＳトランジスタＮ１，Ｎ２と、トランジスタＮ１，Ｎ２に対してそれぞれ直列に接続されたＮチャンネル型ＭＯＳトランジスタＮ３，Ｎ４と、ローカルデータ配線ＬＩＯＴとメインデータ配線ＭＩＯＴとの間に接続されたＮチャンネル型ＭＯＳトランジスタＮ５と、ローカルデータ配線ＬＩＯＢとメインデータ配線ＭＩＯＢとの間に接続されたＮチャンネル型ＭＯＳトランジスタＮ６によって構成されている。
【００３６】
トランジスタＮ１のドレインはメインデータ配線ＭＩＯＢに接続され、ゲート電極はローカルデータ配線ＬＩＯＴに接続されている。一方、トランジスタＮ２のドレインはメインデータ配線ＭＩＯＴに接続され、ゲート電極はローカルデータ配線ＬＩＯＢに接続されている。そして、トランジスタＮ１，Ｎ２のソースは、それぞれトランジスタＮ３，Ｎ４を介して接地される。トランジスタＮ３，Ｎ４のゲート電極には、サブアンプイネーブル信号ＲＳＥＬが供給される。
【００３７】
また、トランジスタＮ５，Ｎ６のゲート電極には、接続信号ＷＲＥＮが供給される。これにより、接続信号ＷＲＥＮがハイレベルに活性化すると、一対のローカルデータ配線ＬＩＯＴ，ＬＩＯＢ（ＬＩＯ１）と一対のメインデータ配線ＭＩＯＴ，ＭＩＯＢ（ＭＩＯ１）が相互に接続される。また、リード動作時においてはサブアンプイネーブル信号ＲＳＥＬもハイレベルに活性化し、これにより一対のローカルデータ配線ＬＩＯＴ，ＬＩＯＢ（ＬＩＯ１）に現れている電位差が増幅されて、一対のメインデータ配線ＭＩＯＴ，ＭＩＯＢ（ＭＩＯ１）に反映される。
【００３８】
一対のメインデータ配線ＭＩＯＴ，ＭＩＯＢ（ＭＩＯ１）は、メインアンプ１４に含まれるライトアンプＷＡＭＰに接続される。ライトアンプＷＡＭＰは、ライトイネーブル信号ＷＢＳＢによって活性化されると、ライトデータＷＤＡＴＡを一対のメインデータ配線ＭＩＯＴ，ＭＩＯＢ（ＭＩＯ１）に出力する。これにより、メインデータ配線ＭＩＯＴ，ＭＩＯＢ（ＭＩＯ１）、ローカルデータ配線ＬＩＯＴ，ＬＩＯＢ（ＬＩＯ１）及びビット線ＢＬＴ又はＢＬＢを介して、ライトデータＷＤＡＴＡが所定のメモリセルＭＣに書き込まれる。ライトデータＷＤＡＴＡは、メモリマットＭ１においてはユーザデータＤＱであり、メモリマットＭ２においてはエラー訂正情報ＥＣＣである。
【００３９】
さらに、一対のメインデータ配線ＭＩＯＴ，ＭＩＯＢ（ＭＩＯ１）は、Ｎチャンネル型ＭＯＳトランジスタＮ７，Ｎ８を介してメインアンプ１４に含まれるリードアンプＲＡＭＰに接続される。トランジスタＮ７，Ｎ８のゲート電極には、接続信号ＴＧが供給される。リードアンプＲＡＭＰは、リードイネーブル信号ＤＲＡＥＴによって活性化されると、一対のメインデータ配線ＭＩＯＴ，ＭＩＯＢ（ＭＩＯ１）を介してメモリセルＭＣから読み出されたユーザドデータＤＱを増幅し、リードデータＲＤＡＴＡとして出力する。リードデータＲＤＡＴＡは、メモリマットＭ１においてはユーザデータＤＱであり、メモリマットＭ２においてはエラー訂正情報ＥＣＣである。
【００４０】
図５に示すように、ローカルデータ配線ＬＩＯＴ，ＬＩＯＢ（ＬＩＯ１）には、Ｐチャンネル型ＭＯＳトランジスタＰ１，Ｐ２からなるプリチャージ回路ＬＰＲＥが設けられている。トランジスタＰ１，Ｐ２のソースには電源電位ＶＰＥＲＩが供給されており、ゲート電極にはプリチャージ信号ＩＯＰＵが供給されている。これにより、プリチャージ信号ＩＯＰＵがローレベルに活性化すると、一対のローカルデータ配線ＬＩＯＴ，ＬＩＯＢ（ＬＩＯ１）が電源電位ＶＰＥＲＩにプリチャージされる。
【００４１】
同様に、メインデータ配線ＭＩＯＴ，ＭＩＯＢ（ＭＩＯ１）には、Ｐチャンネル型ＭＯＳトランジスタＰ３，Ｐ４からなるプリチャージ回路ＭＰＲＥが設けられている。トランジスタＰ３，Ｐ４のソースには電源電位ＶＰＥＲＩが供給されており、ゲート電極にはプリチャージ信号ＤＭＩＯＥＱＢが供給されている。これにより、プリチャージ信号ＤＭＩＯＥＱＢがローレベルに活性化すると、一対のメインデータ配線ＭＩＯＴ，ＭＩＯＢ（ＭＩＯ１）が電源電位ＶＰＥＲＩにプリチャージされる。
【００４２】
図５に示すセンスアンプＳＡからメインアンプ１４までの信号経路の回路構成は、メモリマットＭ１，Ｍ２において基本的に同じであるが、プリチャージ回路ＭＰＲＥ及びライトアンプＷＡＭＰの構成がメモリマットＭ１とメモリマットＭ２とで相違している。この点については、追って詳述する。
【００４３】
上述の通り、図５に示した信号経路は１ビット分である。本実施形態では、１回のアクセスで６４ビットのユーザデータと、８ビットのエラー訂正情報が入出力される。つまり、図１に示したメインデータ配線ＭＩＯ１を介して６４ビットのユーザデータを入出力するとともに、図１に示したメインデータ配線ＭＩＯ２を介して８ビットのエラー訂正情報ＥＣＣを入出力する。エラー訂正情報ＥＣＣは、エラー訂正ブロック１５によって生成される。
【００４４】
図６は、エラー訂正ブロック１５の構成を示すブロック図である。
【００４５】
図６に示すように、エラー訂正ブロック１５は、メモリマットＭ１から読み出された６４ビットのユーザデータＤＱとメモリマットＭ２から読み出された８ビットのエラー訂正情報ＥＣＣに基づいてエラー訂正処理を行うエラー訂正回路３１と、ライトアンプＷＡＭＰに供給する６４ビットのユーザデータＤＱに基づいて８ビットのエラー訂正情報ＥＣＣを生成するエラー訂正情報生成回路３２を備える。
【００４６】
エラー訂正回路３１は、８ビットのエラー訂正情報ＥＣＣを用いて６４ビットのユーザデータＤＱを検証し、誤りが含まれている場合にはこれを訂正する。訂正されたユーザデータＤＱは、切り替えスイッチ３３，３４を介してデータ入出力回路１６に転送される。切り替えスイッチ３３，３４は、リード動作時においてはリード側ノードＲを選択し、ライト動作時においてはライト側ノードＷを選択する回路である。かかる構成により、リード動作時においては、エラー訂正情報ＥＣＣを用いてエラー訂正された６４ビットのユーザデータＤＱが外部に出力されることになる。
【００４７】
一方、ライト動作時において外部から入力される６４ビットのユーザデータＤＱは、切り替えスイッチ３４を介してレジスタ３５に一時的に保持される。レジスタ３５には、エラー訂正回路３１によってエラー訂正されたユーザデータＤＱが切り替えスイッチ３３を介してあらかじめ入力されており、これが外部から供給されたユーザデータＤＱによって上書きされる。但し、データマスク信号ＤＭによって指定されたビットについては上書きが禁止され、レジスタ３５に保持されたビットの論理レベルがそのまま維持される。
【００４８】
そして、レジスタ３５を用いたユーザデータＤＱの上書きが完了すると、上書きされたユーザデータＤＱがライトアンプＷＡＭＰに供給されるとともに、エラー訂正情報生成回路３２に供給される。エラー訂正情報生成回路３２は、６４ビットのユーザデータＤＱに基づいて８ビットのエラー訂正情報ＥＣＣを生成し、これをライトアンプＷＡＭＰに供給する。これにより、６４ビットのユーザデータＤＱがメモリマットＭ１に書き込まれ、８ビットのエラー訂正情報ＥＣＣがメモリマットＭ２に書き込まれる。
【００４９】
このように、ライト動作時においては、エラー訂正情報生成回路３２によるエラー訂正情報ＥＣＣの生成が行われることから、ユーザデータＤＱをメモリマットＭ１に書き込む動作よりも、エラー訂正情報ＥＣＣをメモリマットＭ２に書き込む動作の方がより多くの時間を要する。この点を考慮し、本実施形態による半導体装置１０では、メモリマットＭ２に対応するプリチャージ回路ＭＰＲＥ及びライトアンプＷＡＭＰの駆動能力が高められている。
【００５０】
図７は、メモリマットＭ１に対応するメインデータ配線ＭＩＯ１とメモリマットＭ２に対応するメインデータ配線ＭＩＯ２の違いを説明するための回路図である。
【００５１】
図７に示すように、メモリマットＭ１に対応するメインデータ配線ＭＩＯ１には、ライトアンプＷＡＭＰ１及びプリチャージ回路ＭＰＲＥ１が接続されている。これらは、いずれも図２に示したメインアンプ領域ＭＡに配置されている。これに対し、メモリマットＭ２に対応するメインデータ配線ＭＩＯ２には、ライトアンプＷＡＭＰ１よりも駆動能力の大きいライトアンプＷＡＭＰ２と、プリチャージ回路ＭＰＲＥ２が接続されている。
【００５２】
ライトアンプＷＡＭＰ２の駆動能力を高めるためには、ライトアンプＷＡＭＰ２の最終段を構成するトランジスタのサイズを大きくすればよい。したがって、本実施形態においては、ライトアンプＷＡＭＰ１の最終段を構成するトランジスタのサイズよりも、ライトアンプＷＡＭＰ２の最終段を構成するトランジスタのサイズの方が大きく設計されている。これにより、ライトアンプＷＡＭＰ２が活性化してからメモリマットＭ２にライトデータＷＤＡＴＡが書き込まれるまでの時間は、ライトアンプＷＡＭＰ１が活性化してからメモリマットＭ１にライトデータＷＤＡＴＡが書き込まれるまでの時間よりも短縮される。しかも、ライトアンプＷＡＭＰ１については駆動能力が増強されていないことから、トランジスタサイズの拡大によるチップ面積の増大は最小限に抑えられる。
【００５３】
また、メインデータ配線ＭＩＯ２に接続されたプリチャージ回路ＭＰＲＥ２は、メインアンプ領域ＭＡに配置された主プリチャージ回路４１と、プリチャージ動作を補助する複数のプリチャージアシスト回路４２を含む。複数のプリチャージアシスト回路４２は、プリチャージ動作を補助する回路であり、メインデータ配線ＭＩＯ２に沿ってメモリセルアレイ領域ＡＲＹに配置されている。プリチャージアシスト回路４２の回路構成は、図５に示したプリチャージ回路ＭＰＲＥと同一であり、いずれもプリチャージ信号ＤＭＩＯＥＱＢの活性化に応答して一対のメインデータ配線ＭＩＯＴ，ＭＩＯＢ（ＭＩＯ２）を電源電位ＶＰＥＲＩにプリチャージする。
【００５４】
このような構成により、メインデータ配線ＭＩＯ１に比べて、メインデータ配線ＭＩＯ２のプリチャージ動作が高速化される。このため、メモリマットＭ２にエラー訂正情報ＥＣＣが書き込まれた後、次のリード動作又はライト動作を開始するまでの時間が短縮されるため、カラムコマンドの最短発行周期（ｔＣＣＤ）を改善することができる。しかも、メインデータ配線ＭＩＯ１側にはプリチャージアシスト回路４２を設けていないことから、チップ面積の増大は最小限に抑えられる。
【００５５】
図８は、本実施形態による半導体装置１０のライト動作を説明するためのタイミング図である。
【００５６】
本実施形態による半導体装置１０では、ライトコマンドが発行されると、まずリード動作を行い（Ｔ１）、次に、エラー訂正情報の生成を行った後（Ｔ２）、最後にライト動作が行われる（Ｔ３Ｂ）。つまり、３ステップが必要である。
【００５７】
まず、時刻ｔ１においてライトコマンドとともにライトデータＷＤＡＴＡが入力されると、時刻ｔ２にプリチャージ信号ＤＭＩＯＥＱＢがハイレベルに非活性化する。これにより、メインデータ配線ＭＩＯ１，ＭＩＯ２のプリチャージが解除される。そして、時刻ｔ３にカラム選択信号ＹＳが活性化し、リード動作が開始される。
【００５８】
カラム選択信号ＹＳが活性化すると、メモリマットＭ１，Ｍ２にそれぞれ対応するローカルデータ配線ＬＩＯ１，ＬＩＯ２にデータが現れる。そして、所定の時間が経過した後、時刻ｔ４にてサブアンプイネーブル信号ＲＳＥＬが活性化し、これにより、読み出されたデータがローカルデータ配線ＬＩＯ１，ＬＩＯ２からメインデータ配線ＭＩＯ１，ＭＩＯ２に転送される。その後、時刻ｔ５にリードイネーブル信号ＤＲＡＥＴが活性化し、リードアンプＲＡＭＰによる増幅動作が行われる。これにより、期間Ｔ１におけるリード動作が完了する。
【００５９】
リード動作によって読み出されたユーザデータＤＱ及びエラー訂正情報ＥＣＣは、図６に示したエラー訂正回路３１に入力され、訂正されたユーザデータＤＱがレジスタ３５に書き込まれる。そして、データマスク信号ＤＭによってマスクされていないビットがライトデータＷＤＡＴＡによって上書きされ、メモリマットＭ１に書き込むべきユーザデータＤＱが得られる。得られたユーザデータＤＱはエラー訂正情報生成回路３２に入力され、新たなエラー訂正情報ＥＣＣが生成される。このような一連の処理は、図８に示す期間Ｔ２に実行される。
【００６０】
但し、ユーザデータＤＱについては、エラー訂正情報生成回路３２を経由することなく、そのままライトアンプＷＡＭＰに供給されることから、先行してライト動作を開始することができる。つまり、時刻ｔ６にメモリマットＭ１に対応するライトイネーブル信号ＷＢＳＢが活性化し、これによりメモリマットＭ１に対するユーザデータＤＱのライト動作が行われる。その後、エラー訂正情報生成回路３２によるエラー訂正情報ＥＣＣの生成が完了すると、時刻ｔ７にメモリマットＭ２に対応するライトイネーブル信号ＷＢＳＢが活性化し、これによりメモリマットＭ２に対するエラー訂正情報ＥＣＣのライト動作が行われる。
【００６１】
このように、エラー訂正情報ＥＣＣの書き込みは、ユーザデータＤＱの書き込みよりも遅れたタイミングで開始される。しかしながら、本実施形態による半導体装置１０では、エラー訂正情報ＥＣＣの書き込みに用いるライトアンプＷＡＭＰ２の駆動能力が、ユーザデータＤＱの書き込みに用いるライトアンプＷＡＭＰ１の駆動能力よりも高められていることから、ユーザデータＤＱの書き込み完了からエラー訂正情報ＥＣＣの書き込み完了までの時間差が短縮される。
【００６２】
そして、ユーザデータＤＱの書き込みが完了した後、時刻ｔ８になると、メモリマットＭ１に対応するプリチャージ信号ＤＭＩＯＥＱＢがローレベルに活性化する。これにより、メインデータ配線ＭＩＯ１のプリチャージが開始される。同様に、エラー訂正情報ＥＣＣの書き込みが完了した後、時刻ｔ９になると、メモリマットＭ２に対応するプリチャージ信号ＤＭＩＯＥＱＢがローレベルに活性化する。これにより、メインデータ配線ＭＩＯ２のプリチャージが開始される。
【００６３】
このように、メインデータ配線ＭＩＯ２のプリチャージは、メインデータ配線ＭＩＯ１のプリチャージよりも遅れたタイミングで開始される。しかしながら、本実施形態による半導体装置１０では、メインデータ配線ＭＩＯ２に複数のプリチャージアシスト回路４２が設けられていることから、メインデータ配線ＭＩＯ１のプリチャージ完了からメインデータ配線ＭＩＯ２のプリチャージ完了までの時間差が短縮される。
【００６４】
これにより、ユーザデータＤＱのライト動作に要する時間Ｔ３Ａよりも、エラー訂正情報ＥＣＣのライト動作に要する時間Ｔ３Ｂを短縮することができる。図８に示すように、本実施形態におけるカラムコマンドの最短発行周期（ｔＣＣＤ）は時刻ｔ３〜ｔ９の期間によって定義される。
【００６５】
以上説明したように、本実施形態による半導体装置１０によれば、エラー訂正情報ＥＣＣが保持されるメモリマットＭ２に対するライト動作が選択的に高速化されていることから、エラー訂正情報生成回路３２の処理時間に起因する時間差Ｔ４が短縮される。これにより、カラムコマンドの最短発行周期（ｔＣＣＤ）を従来に比べて改善することが可能となる。
【００６６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６７】
１０      半導体装置
１１，１１Ａ，１１Ｂ    メモリセルアレイ
１２      アクセス制御回路
１３      入力レシーバ
１４      メインアンプ
１５      エラー訂正ブロック
１６      データ入出力回路
１７      クロックレシーバ回路
１８      タイミングジェネレータ
１９      ＤＬＬ回路
２１      ワードドライバ領域
２２      センスアンプ領域
３１      エラー訂正回路
３２      エラー訂正情報生成回路
３３，３４    スイッチ
３５      レジスタ
４１      主プリチャージ回路
４２      プリチャージアシスト回路
ＡＲＹ    メモリセルアレイ領域
ＢＫ      バンク
ＢＬＴ，ＢＬＢ    ビット線
Ｃ        セルキャパシタ
ＬＩＯ１，ＬＩＯ２，ＬＩＯＴ，ＬＩＯＢ    ローカルデータ配線
ＬＰＲＥ  プリチャージ回路
Ｍ１，Ｍ２    メモリマット
ＭＡ      メインアンプ領域
ＭＣ      メモリセル
ＭＩＯ１，ＭＩＯ２，ＭＩＯＴ，ＭＩＯＢ    メインデータ配線
ＭＰＲＥ，ＭＰＲＥ１，ＭＰＲＥ２    プリチャージ回路
Ｎ１〜Ｎ８，Ｐ１〜Ｐ４    トランジスタ
Ｐ        外部端子
ＲＡＭＰ  リードアンプ
ＳＡ      センスアンプ
ＳＵＢ    サブアンプ
Ｔ        セルトランジスタ
ＷＡＭＰ，ＷＡＭＰ１，ＷＡＭＰ２    ライトアンプ
ＷＤ      ワードドライバ
ＷＬ      ワード線
ＸＤＥＣ  ロウデコーダ
ＹＤＥＣ  カラムデコーダ
ＹＳＷ    カラムスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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