(57)【要約】【課題】差動回路部の動作状態に合わせた、消費電力の最適化を図ることで、消費電力の低減が可能なコンパレータ回路、コンパレータ回路の制御方法、並びに、当該コンパレータ回路を有するＡ／Ｄ変換回路及び表示装置を提供する。【解決手段】本開示のコンパレータ回路は、２つの入力信号の差分を検出する差動回路部と、差動回路部に電流を供給する電流供給部と、差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に対して供給する電流を制御する制御部と、を備える。【選択図】  図１
2015126454.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力信号の差分を検出する差動回路部と、
差動回路部に電流を供給する電流供給部と、
差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に対して供給する電流を制御する制御部と、
を備えるコンパレータ回路。
【請求項２】
電流供給部は、差動回路部に対して、第１の電流と、当該第１の電流よりも小さい第２の電流とを選択的に供給可能である、
請求項１に記載のコンパレータ回路。
【請求項３】
制御部は、電流供給部に対して、差動回路部が待機状態にあるときに第２の電流を供給し、差動回路部が待機状態から動作状態に移行する直前に第２の電流の供給から第１の電流の供給に切り替える制御を行う、
請求項２に記載のコンパレータ回路。
【請求項４】
差動回路部は、２つの入力信号の差に応じた信号を出力する差動アンプ、及び、差動アンプの出力信号を入力とする第１のアンプを含み、
制御部は、差動アンプの出力信号を入力とする、第１のアンプよりも小さい閾値電圧を有する第２のアンプを含み、第２のアンプの出力信号に応じて電流供給部に対する第１の電流と第２の電流との切り替え制御を行う、
請求項３に記載のコンパレータ回路。
【請求項５】
電流供給部は、第１の電流を供給する第１の電流源、第１の電流源から供給される第１の電流を制限して第２の電流とする電流制限部、及び、電流制限部の入出力端間を選択的に短絡するスイッチ回路を有し、
制御部は、スイッチ回路に対して、差動回路部が待機状態にあるときにオフ状態にし、差動回路部が待機状態から動作状態に移行する直前にオン状態にする制御を行う、
請求項２に記載のコンパレータ回路。
【請求項６】
第１の電流源は、第１の電流に対応したチャネル長の第１の電流源トランジスタから成り、
電流制限部は、チャネル長が第１の電流源トランジスタよりも大きく、第１の電流源トランジスタに対して直列に接続されるとともに、スイッチ回路に対して並列に接続された第２の電流源トランジスタから成る、
請求項５に記載のコンパレータ回路。
【請求項７】
第１の電流源は、第１の電流に対応した第１のバイアス電圧がゲート電極に印加された第１の電流源トランジスタから成り、
電流制限部は、第１の電流源トランジスタから供給される第１の電流を第２の電流に絞る第２のバイアス電圧がゲート電極に印加され、第１の電流源トランジスタに対して直列に接続されるとともに、スイッチ回路に対して並列に接続された第３の電流源トランジスタから成る、
請求項５に記載のコンパレータ回路。
【請求項８】
電流供給部は、第２の電流を供給する第２の電流源、及び、第２の電流と加算されて第１の電流となる第３の電流を供給する第３の電流源を有し、
制御部は、第３の電流源に対して、差動回路部が待機状態にあるときに非活性状態にし、差動回路部が待機状態から動作状態に移行する直前に活性状態にする制御を行う、
請求項２に記載のコンパレータ回路。
【請求項９】
第２の電流源は、第２の電流に対応した第３のバイアス電圧がゲート電極に印加された第４の電流源トランジスタから成り、
第３の電流源は、第４の電流源トランジスタに対して並列に接続され、導通状態のときに第３の電流を出力する第５の電流源トランジスタから成る、
請求項８に記載のコンパレータ回路。
【請求項１０】
第２の電流源は、差動回路部が待機状態にある一定期間において、差動回路部への電流の供給を選択的に遮断する機能を有する、
請求項８に記載のコンパレータ回路。
【請求項１１】
差動回路部は、２つの入力信号の差に応じた信号を出力する差動アンプを有し、
第２の電流源は、差動回路部が待機状態にある一定期間に、制御波形に応じてオフ状態となって差動アンプへの電流の供給を遮断する第１のスイッチ回路を有する、
請求項１０に記載のコンパレータ回路。
【請求項１２】
第２の電流源は、オン／オフ動作することで、差動回路部の出力電圧を安定化する作用を為す第２のスイッチ回路を有する、
請求項１１に記載のコンパレータ回路。
【請求項１３】
制御部は、差動アンプの出力信号を入力とする、第１のアンプよりも大きい閾値電圧を有する第３のアンプを含み、第２のアンプの出力信号及び第３のアンプの出力信号に応じて電流供給部に対する第１の電流と第２の電流との切り替え制御を行う、
請求項４に記載のコンパレータ回路。
【請求項１４】
２つの入力信号の一方は、映像信号の信号電圧であり、
２つの入力信号の他方は、鋸波形の電圧変化を有する制御波形である、
請求項１に記載のコンパレータ回路。
【請求項１５】
２つの入力信号の差分を検出する差動回路部と、
差動回路部に電流を供給する電流供給部と、
を備えるコンパレータ回路の制御に当たって、
差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に対して供給する電流を制御する、
コンパレータ回路の制御方法。
【請求項１６】
２つの入力信号の差分を検出する差動回路部と、
差動回路部に電流を供給する電流供給部と、
差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に対して供給する電流を制御する制御部と、
を備えるコンパレータ回路を有するＡ／Ｄ変換回路。
【請求項１７】
発光部、及び、発光部を駆動する駆動回路から構成された複数の画素が２次元マトリクス状に配置されて成り、
駆動回路は、
信号電圧と制御波形とを比較するコンパレータ回路、及び、
コンパレータ回路の出力に応じて発光部を駆動する駆動用トランジスタ、
を有しており、
コンパレータ回路は、
信号電圧と制御波形との差分を検出する差動回路部と、
差動回路部に電流を供給する電流供給部と、
差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に対して供給する電流を制御する制御部と、
を備える表示装置。
【請求項１８】
複数の画素は、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない、
請求項１７に記載の表示装置。
【請求項１９】
発光部は、複数の制御波形に基づき、複数回発光する、
請求項１７に記載の表示装置。
【請求項２０】
１表示フレーム内における駆動回路に供給される制御波形の数は、１表示フレーム内における制御波形の数よりも少ない、
請求項１７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、コンパレータ回路、コンパレータ回路の制御方法、Ａ／Ｄ変換回路、及び、表示装置に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換回路などに用いられるコンパレータ回路として、２つの入力信号の差分を検出する差動回路部を用いた差動型のコンパレータ回路が知られている。この種のコンパレータ回路では、待機モードでの消費電力の低減を図るとともに、待機モードから通常動作モードへ移行する際の時間の短縮を図るために、差動回路部に供給する電流を待機モードと通常動作モードとで切り替えるようにしている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−３５５３８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の従来例に係るコンパレータ回路にあっては、待機モードと通常の比較動作モードとで、差動回路部に供給する電流を切り替えるに当たって、外部の制御部から与えられる制御信号に応じて切り替え制御を行う構成が採られている。しかしながら、外部からの指令（制御信号）に基づく切り替え制御では、制御部に対してあらかじめ設定されたシーケンス通りにしか電流の切り替え制御を行うことができない。そのため、例えば、差動回路部の動作状態に合わせた、消費電力の最適化を図るのが難しかった。
【０００５】
そこで、本開示は、差動回路部の動作状態に合わせた、消費電力の最適化を図ることにより、消費電力の更なる低減が可能なコンパレータ回路、コンパレータ回路の制御方法、並びに、当該コンパレータ回路を有するＡ／Ｄ変換回路及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するための本開示のコンパレータ回路は、
２つの入力信号の差分を検出する差動回路部と、
差動回路部に電流を供給する電流供給部と、
差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に対して供給する電流を制御する制御部と、
を備える。
【０００７】
上記の目的を達成するための本開示のコンパレータ回路の制御方法は、
２つの入力信号の差分を検出する差動回路部と、
差動回路部に電流を供給する電流供給部と、
を備えるコンパレータ回路の制御に当たって、
差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に対して供給する電流を制御する。
【０００８】
上記の目的を達成するための本開示のＡ／Ｄ変換回路は、
２つの入力信号の差分を検出する差動回路部と、
差動回路部に電流を供給する電流供給部と、
差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に対して供給する電流を制御する制御部と、
を備えるコンパレータ回路を有する。
【０００９】
上記の目的を達成するための本開示の表示装置は、
発光部、及び、発光部を駆動する駆動回路から構成された複数の画素が２次元マトリクス状に配置されて成り、
駆動回路は、
信号電圧と制御波形とを比較するコンパレータ回路、及び、
コンパレータ回路の出力に応じて発光部を駆動する駆動用トランジスタ、
を有しており、
コンパレータ回路は、
信号電圧と制御波形との差分を検出する差動回路部と、
差動回路部に電流を供給する電流供給部と、
差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に対して供給する電流を制御する制御部と、
を備える。
【００１０】
上記の構成において、差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に供給する電流を制御する制御部を有する（内蔵する）ことで、コンパレータ回路自身で差動回路部の動作状態を把握して電流制御を行うことができる。すなわち、コンパレータ回路は、外部から制御信号を受けて電流制御を行うのではなく、差動回路部の動作状態に応じて電流制御を行うことができる。これにより、差動回路部の動作状態に合わせた、消費電力の最適化を図ることができる。
【発明の効果】
【００１１】
本開示によれば、差動回路部の動作状態に合わせた、消費電力の最適化を図ることができるため、あらかじめ設定されたシーケンス通りに電流制御を行う場合よりも消費電力の低減が可能となる。
尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１２】
【図１】図１は、本開示の実施例１に係るコンパレータ回路の構成を示す回路図である。
【図２】図２は、実施例１に係るコンパレータ回路の回路動作の説明に供するタイミング波形図である。
【図３】図３は、本開示の実施例２に係るコンパレータ回路の構成を示す回路図である。
【図４】図４は、実施例２に係るコンパレータ回路の回路動作の説明に供するタイミング波形図である。
【図５】図５は、実施例２に係るコンパレータ回路における電流供給部の回路構成例を示す回路図であり、図５Ａに回路例１に係る電流供給部の回路構成を示し、図５Ｂに回路例２に係る電流供給部の回路構成を示している。
【図６】図６は、本開示の実施例３に係るコンパレータ回路の構成を示す回路図である。
【図７】図７は、実施例３に係るコンパレータ回路の回路動作の説明に供するタイミング波形図である。
【図８】図８は、実施例３に係るコンパレータ回路における電流供給部（回路例３に係る電流供給部）の回路構成例を示す回路図である。
【図９】図９は、本開示の実施例４に係るコンパレータ回路の構成を示す回路図である。
【図１０】図１０は、実施例４に係るコンパレータ回路の回路動作の説明に供するタイミング波形図である。
【図１１】図１１は、実施例４に係るコンパレータ回路の具体的な回路構成を示す回路図であり、図１１Ａに回路例１に係る回路構成を示し、図１１Ｂに回路例２に係る回路構成を示す。
【図１２】図１２は、本開示の実施例５に係るコンパレータ回路の構成を示す回路図である。
【図１３】図１３は、実施例５に係るコンパレータ回路の回路動作の説明に供するタイミング波形図である。
【図１４】図１４は、本開示の変形例に係るコンパレータ回路の構成を示す回路図である。
【図１５】図１５は、実施例６に係る表示装置における発光部及び駆動回路から構成された画素等の概念図である。
【図１６】図１６は、実施例６に係る表示装置を構成する回路の概念図である。
【図１７】図１７は、実施例６に係る表示装置における１つの画素の動作を説明するための制御波形等を示す模式図である。
【図１８】図１８は、実施例６に係る表示装置における画素ブロックへの複数の制御波形の供給を模式的に示す図である。
【図１９】図１９は、実施例６に係る表示装置の変形例における画素ブロックへの複数の制御波形の供給を模式的に示す図である。
【図２０】図２０は、実施例６に係る表示装置における制御波形生成回路の概念図である。
【図２１】図２１は、実施例７に係る列並列Ａ／Ｄ変換方式の固体撮像装置の構成の概略を示すシステム構成図である。
【図２２】図２２は、固体撮像装置の画素構成の一例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示のコンパレータ回路、コンパレータ回路の制御方法、Ａ／Ｄ変換回路、及び、表示装置、全般に関する説明
２．実施例１（コンパレータ回路の例１）
３．実施例２（コンパレータ回路の例２）
４．実施例３（コンパレータ回路の例３）
５．実施例４（コンパレータ回路の例４）
６．実施例５（コンパレータ回路の例５）
７．実施例６（表示装置の例）
８．実施例７（列並列Ａ／Ｄ変換方式の固体撮像装置の例）
【００１４】
＜本開示のコンパレータ回路、コンパレータ回路の制御方法、Ａ／Ｄ変換回路、及び、表示装置、全般に関する説明＞
本開示の技術が適用されるコンパレータ回路としては、どのような型式のコンパレータ回路であってもよい。一例として、２つの入力信号の差分を検出する差動回路部を有するチョッパ型のコンパレータ回路や差動型のコンパレータ回路を例示することができる。
【００１５】
本開示の技術が適用されるコンパレータ回路について、入力段にコンパレータ回路が設けられるＡ／Ｄ変換回路において、当該コンパレータ回路として用いる構成とすることができる。当該コンパレータ回路を用いるＡ／Ｄ変換回路は、例えば、列並列Ａ／Ｄ変換方式の固体撮像装置におけるＡ／Ｄ変換回路として用いることができる。
【００１６】
上述した好ましい構成を含む本開示のコンパレータ回路、Ａ／Ｄ変換回路、及び、表示装置にあっては、電流供給部について、差動回路部に対して、第１の電流と、当該第１の電流よりも小さい第２の電流とを選択的に供給可能な構成とすることができる。また、制御部について、電流供給部に対して、差動回路部が待機状態にあるときに第２の電流を供給し、差動回路部が待機状態から動作状態に移行する直前に第２の電流の供給から第１の電流の供給に切り替える制御を行う構成とすることができる。
【００１７】
また、上述した好ましい構成を含む本開示のコンパレータ回路、Ａ／Ｄ変換回路、及び、表示装置にあっては、差動回路部について、２つの入力信号の差に応じた信号を出力する差動アンプ、及び、差動アンプの出力信号を入力とする第１のアンプを含む構成とすることができる。このとき、制御部について、差動アンプの出力信号を入力とする第２のアンプを含み、第２のアンプの出力信号に応じて電流供給部に対する第１の電流と第２の電流との切り替え制御を行う構成とすることができる。第２のアンプは、第１のアンプよりも小さい閾値電圧を有する。
【００１８】
あるいは又、上述した好ましい構成を含む本開示のコンパレータ回路、Ａ／Ｄ変換回路、及び、表示装置にあっては、電流供給部について、第１の電流を供給する第１の電流源、電流制限部、及び、電流制限部の入出力端間を選択的に短絡するスイッチ回路を有する構成とすることができる。電流制限部は、第１の電流源から供給される第１の電流を制限して第２の電流とする。このとき、制御部について、スイッチ回路に対して、差動回路部が待機状態にあるときにオフ状態にし、差動回路部が待機状態から動作状態に移行する直前にオン状態にする制御を行う構成とすることができる。
【００１９】
また、上述した好ましい構成を含む本開示のコンパレータ回路、Ａ／Ｄ変換回路、及び、表示装置にあっては、第１の電流源について、第１の電流に対応したチャネル長の第１の電流源トランジスタから成る構成とすることができる。このとき、電流制限部について、チャネル長が第１の電流源トランジスタよりも大きく、第１の電流源トランジスタに対して直列に接続されるとともに、スイッチ回路に対して並列に接続された第２の電流源トランジスタから成る構成とすることができる。
【００２０】
あるいは又、上述した好ましい構成を含む本開示のコンパレータ回路、Ａ／Ｄ変換回路、及び、表示装置にあっては、第１の電流源について、第１の電流に対応した第１のバイアス電圧がゲート電極に印加された第１の電流源トランジスタから成る構成とすることができる。このとき、電流制限部について、第１の電流源トランジスタから供給される第１の電流を第２の電流に絞る第２のバイアス電圧がゲート電極に印加され、第１の電流源トランジスタに対して直列に接続されるとともに、スイッチ回路に対して並列に接続された第３の電流源トランジスタから成る構成とすることができる。
【００２１】
あるいは又、上述した好ましい構成を含む本開示のコンパレータ回路、Ａ／Ｄ変換回路、及び、表示装置にあっては、電流供給部について、第２の電流を供給する第２の電流源、及び、第２の電流と加算されて第１の電流となる第３の電流を供給する第３の電流源を有する構成とすることができる。このとき、制御部について、第３の電流源に対して、差動回路部が待機状態にあるときに非活性状態にし、差動回路部が待機状態から動作状態に移行する直前に活性状態にする制御を行う構成とすることができる。
【００２２】
また、上述した好ましい構成を含む本開示のコンパレータ回路、Ａ／Ｄ変換回路、及び、表示装置にあっては、第２の電流源について、第２の電流に対応した第３のバイアス電圧がゲート電極に印加された第４の電流源トランジスタから成る構成とすることができる。このとき、第３の電流源について、第４の電流源トランジスタに対して並列に接続され、導通状態のときに第３の電流を出力する第５の電流源トランジスタから成る構成とすることができる。
【００２３】
また、上述した好ましい構成を含む本開示のコンパレータ回路、Ａ／Ｄ変換回路、及び、表示装置にあっては、第２の電流源について、差動回路部が待機状態にある一定期間において、差動回路部への電流の供給を選択的に遮断する機能を有する構成とすることができる。また、差動回路部について、２つの入力信号の差に応じた信号を出力する差動アンプを有し、第２の電流源について、差動回路部が待機状態にある一定期間に、制御波形に応じてオフ状態となって差動アンプへの電流の供給を遮断する第１のスイッチ回路を有する構成とすることができる。また、第２の電流源について、オン／オフ動作することで、差動回路部の出力電圧を安定化する作用を為す第２のスイッチ回路を有する構成とすることができる。
【００２４】
あるいは又、上述した好ましい構成を含む本開示のコンパレータ回路、Ａ／Ｄ変換回路、及び、表示装置にあっては、制御部について、第３のアンプを含み、第２のアンプの出力信号及び第３のアンプの出力信号に応じて電流供給部に対する第１の電流と第２の電流との切り替え制御を行う構成とすることができる。第３のアンプは、差動アンプの出力信号を入力とする、第１のアンプよりも大きい閾値電圧を有する。
【００２５】
あるいは又、上述した好ましい構成を含む本開示のコンパレータ回路、Ａ／Ｄ変換回路、及び、表示装置にあっては、２つの入力信号の一方が、映像信号の信号電圧であり、２つの入力信号の他方が、鋸波形の電圧変化を有する制御波形である構成とすることができる。
【００２６】
上述した好ましい構成を含む本開示の表示装置にあっては、複数の画素が第１の方向及び第２の方向に２次元マトリクス状に配列されている。この画素の配列において、第１の方向に沿って配列された画素群を『列方向画素群』と呼ぶ場合があるし、第２の方向に沿って配列された画素群を『行方向画素群』と呼ぶ場合がある。第１の方向を表示装置における垂直方向とし、第２の方向を表示装置における水平方向とした場合、列方向画素群とは垂直方向に配列された画素群を意味し、行方向画素群とは水平方向に配列された画素群を意味する。
【００２７】
また、上述した好ましい構成を含む本開示の表示装置にあっては、複数の画素について、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群について第１の方向に沿ってＰ個の画素ブロックに分割された構成とすることができる。そして、第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない形態とすることができる。
【００２８】
あるいは又、上述した好ましい構成を含む本開示の表示装置にあっては、複数の制御波形に基づき、発光部が、複数回、発光する構成とすることができる。そして、この場合、複数の制御波形の時間間隔は一定であることが好ましい。また、１表示フレーム内における制御波形の数よりも、１表示フレーム内における駆動回路に供給される制御波形の数は少ない形態とすることができる。この形態は、１表示フレームにおいて一連の複数の制御波形を生成し、一の画素ブロックに属する画素を構成する発光部を発光させないとき、一連の複数の制御波形の一部をマスクして、一の画素ブロックに属する画素を構成する駆動回路には制御波形を供給しないことで達成することができる。
【００２９】
更には、以上に説明した各種の好ましい構成、形態を含む本開示の表示装置において、発光部は発光ダイオード（ＬＥＤ）から構成されている形態とすることができる。発光ダイオードは、周知の構成、構造の発光ダイオードとすることができる。即ち、発光ダイオードの発光色に依って、最適な構成、構造を有し、適切な材料から作製された発光ダイオードを選択すればよい。発光ダイオードを発光部とする表示装置にあっては、赤色発光ダイオードから成る発光部が赤色発光副画素（サブピクセル）として機能し、緑色発光ダイオードから成る発光部が緑色発光副画素として機能し、青色発光ダイオードから成る発光部が青色発光副画素として機能し、これらの３種類の副画素によって１画素が構成され、これらの３種類の副画素の発光状態によってカラー画像を表示することができる。
【００３０】
尚、本開示における『１画素』は、このような表示装置における「１副画素」に相当するので、このような表示装置における「１副画素」を、『１画素』と読み替えればよい。３種類の副画素によって１画素を構成する場合、３種類の副画素の配列として、デルタ配列、ストライプ配列、ダイアゴナル配列、レクタングル配列を挙げることができる。そして、発光ダイオードを、ＰＷＭ駆動法に基づき、しかも、定電流駆動することで、発光ダイオードのスペクトル波長にブルーシフトが生じることを防止することができる。また、３つのパネルを準備し、第１のパネルを赤色発光ダイオードから成る発光部から構成し、第２のパネルを緑色発光ダイオードから成る発光部から構成し、第３のパネルを青色発光ダイオードから成る発光部から構成し、これらの３つのパネルからの光を、例えば、ダイクロイック・プリズムを用いて纏めるプロジェクタへ適用することもできる。
【実施例１】
【００３１】
図１は、本開示の実施例１に係るコンパレータ回路の構成を示す回路図である。図１に示すように、実施例１に係るコンパレータ回路１０Ａは、２つの回路入力端子ＩＮ1，ＩＮ2及び１つの回路出力端子ＯＵＴに加えて、差動回路部１１、電流供給部１２、及び、制御部１３を有する構成となっている。
【００３２】
差動回路部１１は、２つの回路入力端子ＩＮ1，ＩＮ2に入力される２つの入力信号の差分を検出する。ここで、一方の回路入力端子ＩＮ1には、比較対象の信号である、例えば、映像信号の信号電圧ＶSigが入力される。他方の回路入力端子ＩＮ2には、比較基準の信号である、例えば、鋸波形の電圧変化を有する制御波形ＶSawが入力される。制御波形ＶSawは、コンパレータ回路の比較出力期間内において、例えば、最大レベルから所定の傾斜角度で下降し、最小レベルに達した後、同じ傾斜角度で上昇する鋸波形である。
【００３３】
電流供給部１２は、差動回路部１１に対して第１の電流と、当該第１の電流よりも小さい第２の電流とを選択的に供給可能な構成となっている。ここで、第１の電流は、差動回路部１１を動作状態（アクティブ状態）にするための駆動電流（動作電流）ＩDrvである。また、第２の電流は、差動回路部１１に対して待機状態（スタンバイ状態）のときに供給する待機電流（スタンバイ電流）ＩStbyである。待機電流ＩStbyは、差動回路部１１が待機状態（待機モード）から動作状態（動作モード）に移行する際に、即ち、待機モードからの復帰の際に、セトリング不足が生じないようにできる程度の電流である。
【００３４】
制御部１３は、差動回路部１１の動作タイミングを検出する。ここで言う差動回路部１１の動作タイミングとは、差動回路部１１が待機状態（待機モード）から動作状態（動作モード）に移行するタイミング（即ち、待機状態に入るタイミング）や、差動回路部１１が待機状態から動作状態に移行する直前のタイミングや、動作状態から待機状態に移行するタイミングなどである。
【００３５】
制御部１３は、差動回路部１１の動作タイミングを検出したら、その検出結果に応じて電流供給部１２が差動回路部１１に対して供給する電流を制御する。具体的には、制御部１３は、電流供給部１２に対して、差動回路部１１が待機状態にあるときに第２の電流、即ち、待機電流ＩStbyを供給する制御を行う。制御部１３は更に、電流供給部１２に対して、差動回路部１１が待機状態から動作状態に移行する直前のタイミングで、待機電流ＩStbyの供給から第１の電流、即ち、駆動電流ＩDrvの供給に切り替える制御を行う。
【００３６】
図２は、実施例１に係るコンパレータ回路１０Ａの回路動作の説明に供するタイミング波形図である。図２には、制御波形ＶSaw、信号電圧ＶSig、ノードＡの電位ＶA、ノードＢの電位ＶB、及び、差動回路部１１の出力電圧ＶOutの各波形と、差動回路部１１の消費電流の推移を示している。ここで、ノードＡは差動回路部１１の出力ノードであり、ノードＢは制御部１３の出力ノードである。後述する各実施例においても同様である。
【００３７】
差動回路部１１は、制御波形ＶSawが信号電圧ＶSigを横切るタイミング（本例では、下回るタイミング）から、制御波形ＶSawが信号電圧ＶSigを再び横切るタイミング（本例では、上回るタイミング）までの期間が動作モードとなる。この動作モードで比較動作が実行され、低レベル（例えば、ＧＮＤレベル）の出力電圧ＶOutが回路出力端子ＯＵＴから出力される。
【００３８】
一方、差動回路部１１の待機モードでは、電流供給部１２から差動回路部１１に対して待機電流ＩStby、即ち、差動回路部１１が待機モードから動作モードに移行する際に、セトリング不足が生じないようにするための電流が供給された状態にある。待機電流ＩStbyは、駆動電流ＩDrvよりも小さい電流、より具体的には、セトリング不足が生じないようにできる程度に小さい電流である。従って、差動回路部１１における待機モードでの消費電力を、動作モードでの消費電力よりも低く抑えることができる。また、動作モードに移行する前に、差動回路部１１に待機電流ＩStbyが流れていることで、動作モードへの移行の際に、セトリング不足が生じることもない。
【００３９】
差動回路部１１の出力ノードであるノードＡの電位ＶAは、制御波形ＶSawの鋸波形の電圧変化に対応して変化する。このノードＡの電位ＶAを制御部１３が監視する。そして、制御部１３は、ノードＡの電位ＶAが所定のレベルを超えるタイミングを検出する。この所定のレベルは、差動回路部１１が待機状態から動作状態に移行する直前のタイミングを検出可能なレベル、本例では、ＧＮＤ（接地）＋αのレベルに設定される。ここで、後述する実施例２のように、差動回路部１１の出力段にアンプ（第１のアンプ１１２に相当）を配置する構成を採る場合は、当該アンプの閾値電圧をＶth1とすると、αは、ＧＮＤ＜ＧＮＤ＋α＜Ｖth1の条件を満足する値に設定される。
【００４０】
ノードＡの電位ＶAがＧＮＤ＋αのレベルを超えると、制御部１３の出力ノードであるノードＢの電位ＶBが電源電位ＶDDからＧＮＤレベルに遷移する。このノードＢの電位ＶBの遷移を受けて、電流供給部１２は、差動回路部１１に対して供給する電流を、待機電流ＩStbyから駆動電流ＩDrvに切り替える。これにより、セトリング不足を生じることなく、待機モードから動作モードへ移行できるとともに、当該動作モードにおいて駆動電流ＩDrvによる駆動の下に、比較動作を確実に行うことが可能になる。
【００４１】
上述したように、実施例１に係るコンパレータ回路１０Ａにあっては、外部からの指令（制御信号）に基づいて電流の制御を行うのではなく、内蔵する制御部１３の制御の下に、コンパレータ回路自身で差動回路部１１の動作状態を把握して電流の制御を行う構成を採っている。すなわち、コンパレータ回路１０Ａは、外部から制御信号を受けて電流制御を行うのではなく、差動回路部１１の動作状態に応じて電流制御を行う。
【００４２】
これにより、差動回路部１１の動作状態に合わせた、消費電力の最適化を図ることができるため、あらかじめ設定されたシーケンス通りに電流制御を行う場合よりも、コンパレータ回路の消費電力の低減が可能となる。また、差動回路部１１の動作状態に応じて電流制御を行う制御部１３を内蔵していることで、外部から制御信号を受けて電流制御を行う場合のような、制御信号を伝送するための配線が不要になる利点もある。
【００４３】
この配線が不要になる利点については、特に、コンパレータ回路を複数設け、これら複数のコンパレータ回路を異なるタイミングで動作させるようなシステム構成を採る場合に有効に作用する。具体的には、外部の制御部から制御信号を受けて電流制御を行う場合には、複数のコンパレータ回路毎に制御部、及び、外部から制御信号を伝送する配線が必要になるが、制御部１３を内蔵する構成となっていることでその必要がないため、システム全体として、ロジック回路やアナログ回路への配線数を削減できる。
【実施例２】
【００４４】
図３は、本開示の実施例２に係るコンパレータ回路の構成を示す回路図である。また、図４は、実施例２に係るコンパレータ回路の回路動作の説明に供するタイミング波形図であり、制御波形ＶSaw、信号電圧ＶSig、ノードＡの電位ＶA、ノードＢの電位ＶB、及び、出力電圧ＶOutの各波形と、差動アンプ１１１の消費電流の推移を示している。
【００４５】
実施例２に係るコンパレータ回路１０Ｂは、差動回路部１１、電流供給部１２、及び、制御部１３を有し、一方の回路入力端子ＩＮ1に映像信号の信号電圧ＶSigが入力され、他方の回路入力端子ＩＮ2に制御波形ＶSawが入力される点で、実施例１に係るコンパレータ回路１０Ａと同じである。
【００４６】
実施例２に係るコンパレータ回路１０Ｂにおいて、差動回路部１１は、２つの入力信号、即ち、信号電圧ＶSigと制御波形ＶSawとの差に応じた信号を出力する差動アンプ１１１と、差動アンプ１１１の出力信号を入力とするアンプ（第１のアンプ）１１２とから成る構成となっている。アンプ１１２は、差動アンプ１１１の出力信号が閾値電圧Ｖth1を超えると、低レベルの出力電圧ＶOutを、本コンパレータ回路１０Ｂの比較結果として出力する。
【００４７】
電流供給部１２は、第１の電流源１２１、電流制限部１２２、及び、スイッチ回路１２３を有する構成となっている。第１の電流源１２１は、第１の電流である駆動電流ＩDrvを出力する。電流制限部１２２は、第１の電流源１２１から供給される駆動電流ＩDrvを第２の電流である待機電流ＩStbyに制限する（絞る）。スイッチ回路１２３は、電流制限部１２２の入出力端間を選択的に短絡する。
【００４８】
この電流供給部１２において、スイッチ回路１２３がオン（閉）状態にあるときは、当該スイッチ回路１２３によって電流制限部１２２の入出力端間が短絡されるため、第１の電流源１２１から出力される駆動電流ＩDrvがそのまま差動アンプ１１１に供給される。また、スイッチ回路１２３がオフ（開）状態にあるときは、駆動電流ＩDrvが電流制限部１２２で電流制限される（電流が絞られる）ことによって得られる待機電流ＩStbyが差動アンプ１１１に供給される。
【００４９】
制御部１３は、差動アンプ１１１の出力信号を入力とするアンプ（第２のアンプ）１３１から構成されている。制御部１３のアンプ１３１は、差動回路部１１のアンプ１１２の閾値電圧Ｖth1よりも小さい閾値電圧Ｖth2（Ｖth1＞Ｖth2）を有し、差動アンプ１１１の出力信号が閾値電圧Ｖth2を超えると、低レベル（例えば、ＧＮＤレベル）の信号を出力する。この出力信号は、電流供給部１２に対して駆動電流ＩDrvと待機電流ＩStbyとの切り替え制御を行う電流切替え制御信号として供給される。
【００５０】
ここで、差動アンプ１１１の出力信号（ノードＡの電位ＶA）が閾値電圧Ｖth2を超えるタイミングは、差動回路部１１、即ち、差動アンプ１１１が待機状態から動作状態に移行する直前のタイミングである。従って、制御部１３は、スイッチ回路１２３に対して、電流切替え制御信号による制御の下に、差動アンプ１１１が待機状態にあるときにオフ状態にし、差動アンプ１１１が待機状態から動作状態に移行する直前にオン状態にする切り替え制御を行うことになる。
【００５１】
図５に、実施例２に係るコンパレータ回路１０Ｂにおける電流供給部１２の具体的な回路構成例を示す。
【００５２】
（回路例１に係る電流供給部）
図５Ａは、回路例１に係る電流供給部１２Ａの回路構成を示す回路図である。回路例１に係る電流供給部１２Ａにあっては、第１の電流源１２１は、第１の電流源トランジスタ、例えば、Ｐチャネル型電界効果トランジスタＴＲ11から成る。このＰチャネル型電界効果トランジスタＴＲ11では、チャネル長Ｌ、チャネル幅Ｗ、ゲート電極に印加されるバイアス電圧ＶＢなどに基づいて駆動電流ＩDrvが決定される。
【００５３】
電流制限部１２２は、チャネル長ＬがＰチャネル型電界効果トランジスタＴＲ11よりも大きく、当該電界効果トランジスタＴＲ11に対して直列に接続された第２の電流源トランジスタ、例えば、Ｐチャネル型電界効果トランジスタＴＲ12から成る。Ｐチャネル型電界効果トランジスタＴＲ12のゲート電極には、Ｐチャネル型電界効果トランジスタＴＲ11と同じバイアス電圧ＶＢが印加されている。ここで、電界効果トランジスタにあっては、チャネル長とチャネル幅の比（Ｗ／Ｌ）が大きいほどの電流駆動能力が大きくなることが知られている。
【００５４】
従って、バイアス電圧ＶＢ及びチャネル幅Ｗを同じとした場合、Ｐチャネル型電界効果トランジスタＴＲ12のチャネル長ＬをＰチャネル型電界効果トランジスタＴＲ11よりも大きくすることで、Ｐチャネル型電界効果トランジスタＴＲ12の電流駆動能力がＰチャネル型電界効果トランジスタＴＲ11よりも小さくなる。これにより、第１の電流源１２１から出力される駆動電流ＩDrvを、電流制限部１２２において、待機電流ＩStbyに制限する（絞る）ことができる。
【００５５】
電流制限部１２２の入出力端間を選択的に短絡するスイッチ回路１２３は、Ｐチャネル型電界効果トランジスタＴＲ12と並列に接続されたスイッチングトランジスタ、例えば、Ｐチャネル型電界効果トランジスタＴＲ13から成る。このＰチャネル型電界効果トランジスタＴＲ13は、制御部１３から低レベルの電流切替え制御信号がゲート電極に印加されたときにオン（導通）状態となってＰチャネル型電界効果トランジスタＴＲ12のソース−ドレイン間を短絡し、第１の電流源１２１から出力される駆動電流ＩDrvを差動アンプ１１１に供給する。
【００５６】
（回路例２に係る電流供給部）
図５Ｂは、回路例２に係る電流供給部１２Ｂの回路構成を示す回路図である。回路例２に係る電流供給部１２Ｂにあっても、回路例１に係る電流供給部１２Ａと同様に、第１の電流源１２１は、駆動電流ＩDrvに対応した第１のバイアス電圧ＶＢがゲート電極に印加された第１の電流源トランジスタ、例えば、Ｐチャネル型電界効果トランジスタＴＲ11から成る。
【００５７】
電流制限部１２２は、Ｐチャネル型電界効果トランジスタＴＲ11から供給される駆動電流ＩDrvを待機電流ＩStbyに制限する（絞る）第２のバイアス電圧ＶＢ’がゲート電極に印加され、電界効果トランジスタＴＲ11に対して直列に接続された第３の電流源トランジスタ、例えば、Ｐチャネル型電界効果トランジスタＴＲ14から成る。スイッチ回路１２３についても、回路例１に係る電流供給部１２Ａと同様に、Ｐチャネル型電界効果トランジスタＴＲ12と並列に接続されたスイッチングトランジスタ、例えば、Ｐチャネル型電界効果トランジスタＴＲ13から成る。
【００５８】
上記の構成の実施例２に係るコンパレータ回路１０Ｂにあっても、実施例１に係るコンパレータ回路１０Ａと同様の作用、効果を奏することができる。すなわち、外部から制御信号を受けて電流制御を行うのではなく、差動回路部１１の動作状態に応じて電流制御を行うことができることで、差動回路部１１の動作状態に合わせて消費電力を最適化することができるため、コンパレータ回路の消費電力の低減が可能となる。また、外部から制御信号を受けて電流制御を行う場合のような、制御信号を伝送するための配線が不要になる利点もある。
【実施例３】
【００５９】
図６は、本開示の実施例３に係るコンパレータ回路の構成を示す回路図である。また、図７は、実施例３に係るコンパレータ回路の回路動作の説明に供するタイミング波形図であり、制御波形ＶSaw、信号電圧ＶSig、ノードＡの電位ＶA、ノードＢの電位ＶB、及び、出力電圧ＶOutの各波形と、差動アンプ１１１の消費電流の推移を示している。
【００６０】
実施例３に係るコンパレータ回路１０Ｃは、差動回路部１１、電流供給部１２、及び、制御部１３を有し、一方の回路入力端子ＩＮ1に映像信号の信号電圧ＶSigが入力され、他方の回路入力端子ＩＮ2に制御波形ＶSawが入力される点で、実施例１に係るコンパレータ回路１０Ａと同じである。また、差動回路部１１及び制御部１３の構成については、実施例２に係るコンパレータ回路１０Ｂと同じである。
【００６１】
電流供給部１２は、第２の電流源１２４と第３の電流源１２５との２つの電流源から成り、これらの電流源１２４，１２５が並列に接続された構成となっている。第２の電流源１２４は、第２の電流である待機電流ＩStbyを出力する。第３の電流源１２５は、待機電流ＩStbyと加算されて（加算されることによって）第１の電流、即ち、駆動電流ＩDrvとなる第３の電流ＩDrv’を出力する。
【００６２】
実施例３に係るコンパレータ回路１０Ｃにあっては、制御部１３の出力信号は、電流供給部１２の第３の電流源１２５に対して、当該電流源１２５の活性状態（オン状態）／非活性状態（オフ状態）の切り替え制御を行うオン／オフ制御信号として供給される。具体的には、制御部１３は、電流供給部１２に供給するオン／オフ制御信号によって、差動アンプ１１１が待機状態から動作状態に移行する直前に第３の電流源１２５を活性状態にし, 差動アンプ１１１が待機状態にあるときに第３の電流源１２５を非活性状態にする制御を行う。
【００６３】
電流供給部１２において、第３の電流源１２５が非活性状態にあるときには、第２の電流源１２４から出力される待機電流ＩStbyがそのまま差動アンプ１１１に供給される。第３の電流源１２５が活性状態にあるときには、第２の電流源１２４から出力される待機電流ＩStbyと、第３の電流源１２５から出力される第３の電流ＩDrv’とが加算されて駆動電流ＩDrvとして差動アンプ１１１に供給される。
【００６４】
（回路例３に係る電流供給部）
図８は、実施例３に係るコンパレータ回路における電流供給部（回路例３に係る電流供給部）の回路構成例を示す回路図である。回路例３に係る電流供給部１２Ｃにおいて、第２の電流源１２４は、待機電流ＩStbyに対応した第３のバイアス電圧ＶＢ’がゲート電極に印加された第４の電流源トランジスタ、例えば、Ｐチャネル型電界効果トランジスタＴＲ15から成る。第３の電流源１２５は、Ｐチャネル型電界効果トランジスタＴＲ15に対して並列に接続され、導通（オン）状態のときに第３の電流ＩDrv’を出力する第５の電流源トランジスタ、例えば、Ｐチャネル型電界効果トランジスタＴＲ16から成る。Ｐチャネル型電界効果トランジスタＴＲ16のゲート電極には、制御部１３から出力されるオン／オフ切替え制御信号が与えられる。
【００６５】
上記の構成の実施例３に係るコンパレータ回路１０Ｃにあっても、実施例１に係るコンパレータ回路１０Ａと同様の作用、効果を奏することができる。すなわち、外部から制御信号を受けて電流制御を行うのではなく、差動回路部１１の動作状態に応じて電流制御を行うことができることで、差動回路部１１の動作状態に合わせて消費電力を最適化することができるため、コンパレータ回路の消費電力の低減が可能となる。また、外部から制御信号を受けて電流制御を行う場合のような、制御信号を伝送するための配線が不要になる利点もある。
【００６６】
尚、回路例１乃至回路例３にあっては、第１の電流源１２１、電流制限部１２２、スイッチ回路１２３、第２の電流源１２３、及び、第３の電流源１２５を、Ｐチャネル型電界効果トランジスタで構成するとしたが、これに限られるものではない。すなわち、第１の電流源１２１、電流制限部１２２、スイッチ回路１２３、第２の電流源１２３、及び、第３の電流源１２５を、Ｎチャネル型電界効果トランジスタで構成することも可能であるし、Ｐチャネル型電界効果トランジスタとＮチャネル型電界効果トランジスタとの組み合わせで構成することも可能である。
【実施例４】
【００６７】
図９は、本開示の実施例４に係るコンパレータ回路の構成を示す回路図である。また、図１０は、実施例４に係るコンパレータ回路の回路動作の説明に供するタイミング波形図であり、制御波形ＶSaw、信号電圧ＶSig、ノードＡの電位ＶA、ノードＢの電位ＶB、及び、出力電圧ＶOutの各波形と、差動アンプ１１１の消費電流の推移を示している。
【００６８】
実施例４に係るコンパレータ回路１０Ｄは、差動回路部１１、電流供給部１２、及び、制御部１３を有し、一方の回路入力端子ＩＮ1に映像信号の信号電圧ＶSigが入力され、他方の回路入力端子ＩＮ2に制御波形ＶSawが入力される点で、実施例１に係るコンパレータ回路１０Ａと同じである。
【００６９】
また、差動回路部１１及び制御部１３の構成については、実施例３に係るコンパレータ回路１０Ｃと同じである。電流供給部１２は、待機電流ＩStbyを出力する第２の電流源１２４と、第３の電流ＩDrv’を出力する第３の電流源１２５との２つの電流源から成り、これらの電流源１２４，１２５が並列に接続された構成となっている。また、制御部１３は、電流供給部１２に供給するオン／オフ切替え制御信号によって、差動アンプ１１１が待機状態から動作状態に移行する直前に第３の電流源１２５を活性状態にし、差動アンプ１１１が待機状態にあるときに第３の電流源１２５を非活性状態にする制御を行う構成となっている。
【００７０】
そして、実施例４に係るコンパレータ回路１０Ｄにあっては、第２の電流源１２４は、差動回路部１１、より具体的には、差動アンプ１１１が待機状態（待機モード）にある一定期間Ｔ0において、差動アンプ１１１への待機電流ＩStbyの供給を選択的に遮断する機能を有する。第２の電流源１２４における待機電流ＩStbyの選択的な遮断動作は、コンパレータ回路の比較出力期間内において、最大レベルと最小レベルとの間で所定の傾斜角度で下降／上昇を行う制御波形ＶSawに基づいて実行される。ここで、差動アンプ１１１が待機状態にある一定期間Ｔ0は、制御波形ＶSawが、最大レベルよりも所定レベルだけ低い設定レベルＶ0を基準とし、当該設定レベルＶ0よりも大きい期間となる。
【００７１】
差動アンプ１１１が待機状態にある一定期間Ｔ0において、差動アンプ１１１への待機電流ＩStbyの供給が遮断されることで、当該一定期間Ｔ0における差動アンプ１１１の消費電流は０となる。そして、差動アンプ１１１に待機電流ＩStbyが供給される期間は、一定期間Ｔ0の終了後の僅かな期間Ｔ1と、一定期間Ｔ0の開始前の僅かな期間Ｔ2となる。期間Ｔ1は、一定期間Ｔ0の終了から差動アンプ１１１の出力信号（ノードＡの電位ＶA）が閾値電圧Ｖth2を超えるまでの期間である。期間Ｔ2は、差動アンプ１１１の出力信号が閾値電圧Ｖth2以下になってから一定期間Ｔ0に入るまでの期間である。
【００７２】
（実施例４に係るコンパレータ回路の具体的な回路構成）
図１１は、実施例４に係るコンパレータ回路１０Ｄの具体的な回路構成を示す回路図であり、図１１Ａに回路例１に係る回路構成を示し、図１１Ｂに回路例２に係る回路構成を示す。
【００７３】
（回路例１）
図１１Ａに示すように、差動アンプ１１１は、例えば、２つのＰチャネル型電界効果トランジスタＴＲ21，ＴＲ22と、２つのＮチャネル型電界効果トランジスタＴＲ23，ＴＲ24とから成る周知の差動アンプの構成となっている。２つのＰチャネル型電界効果トランジスタＴＲ21，ＴＲ22は、ソース電極が共通に接続されて差動動作を為す差動対トランジスタである。
【００７４】
２つのＮチャネル型電界効果トランジスタＴＲ23，ＴＲ24は、能動負荷となるカレントミラー回路を構成している。具体的には、Ｎチャネル型電界効果トランジスタＴＲ23は、ドレイン電極及びゲート電極が共にＰチャネル型電界効果トランジスタＴＲ21のドレイン電極に接続され、ソース電極が低電位側の電源ＧＮＤに接続されている。Ｎチャネル型電界効果トランジスタＴＲ24は、ゲート電極がＮチャネル型電界効果トランジスタＴＲ23のゲート電極に接続され、ドレイン電極がＰチャネル型電界効果トランジスタＴＲ22のドレイン電極に接続され、ソース電極が低電位側の電源ＧＮＤに接続されている。
【００７５】
上記の構成の差動アンプ１１１において、Ｐチャネル型電界効果トランジスタＴＲ21のゲート電極が一方の入力端となり、映像信号の信号電圧ＶSigを入力とする。また、Ｐチャネル型電界効果トランジスタＴＲ22のゲート電極が他方の入力端となり、鋸波形の電圧変化を有する制御波形ＶSawを入力とする。そして、Ｐチャネル型電界効果トランジスタＴＲ22のドレイン電極とＮチャネル型電界効果トランジスタＴＲ24のドレイン電極との共通接続点（ノード）が差動アンプ１１１の出力端（ノードＡ）となる。
【００７６】
第１のアンプ１１２は、電流源Ｉ1及びＮチャネル型電界効果トランジスタＴＲ25から成る構成となっている。電流源Ｉ1と電界効果トランジスタＴＲ25とは、高電位側の電源ＶDDと低電位側の電源ＧＮＤとの間に直列に接続されている。電界効果トランジスタＴＲ25のゲート電極は、差動アンプ１１１の出力端、即ち、ノードＡに接続されている。そして、電流源Ｉ1と電界効果トランジスタＴＲ25との共通接続点が、第１のアンプ１１２の出力端となり、本コンパレータ回路１０Ｄの回路出力端子ＯＵＴに接続される。
【００７７】
制御部１３を構成する第２のアンプ１３１は、電流源Ｉ2及びＮチャネル型電界効果トランジスタＴＲ26から成る構成となっている。電流源Ｉ2と電界効果トランジスタＴＲ26とは、高電位側の電源ＶDDと低電位側の電源ＧＮＤとの間に直列に接続されている。電界効果トランジスタＴＲ26のゲート電極は、差動アンプ１１１の出力端、即ち、ノードＡに接続されている。そして、電流源Ｉ2と電界効果トランジスタＴＲ26との共通接続点が、第２のアンプ１３１の出力端（ノードＢ）となる。このノードＢに導出される信号は、電流供給部１２に対して駆動電流ＩDrvと待機電流ＩStbyとの切り替え制御を行う電流切替え制御信号として供給される。
【００７８】
（回路例２）
回路例２では、主に、電流供給部１２の具体的な回路構成について説明する。但し、差動アンプ１１１、第１のアンプ１１２、及び、第２のアンプ１３１の構成の一部が回路例１と若干異なっている。
【００７９】
差動アンプ１１１は、２つのＰチャネル型電界効果トランジスタＴＲ21，ＴＲ22、及び、２つのＮチャネル型電界効果トランジスタＴＲ23，ＴＲ24に加えて、Ｐチャネル型電界効果トランジスタＴＲ27及びＮチャネル型電界効果トランジスタＴＲ28を有する構成となっている。これら電界効果トランジスタＴＲ27，ＴＲ28は、高電位側の電源ＶDDと低電位側の電源ＧＮＤとの間に直列に接続されている。そして、電界効果トランジスタＴＲ27は、ゲート電極とドレイン電極とが共通に接続されたダイオード接続構成となっている。また、電界効果トランジスタＴＲ28は、電界効果トランジスタＴＲ23とゲート電極が共通に接続されている。尚、電界効果トランジスタＴＲ24は、ゲート電極とドレイン電極とが共通に接続されている。
【００８０】
電流供給部１２は、電流源トランジスタとして、互いに直列に接続された例えば３つのＰチャネル型電界効果トランジスタＴＲ31，ＴＲ32，ＴＲ33を有する。これら電界効果トランジスタＴＲ31，ＴＲ32，ＴＲ33の各ゲート電極には、駆動電流ＩDrvに対応したバイアス電圧ＶＢが印加される。
【００８１】
ここで、電界効果トランジスタＴＲ31は、駆動電流ＩDrvを生成する電流源トランジスタであり、Ｐチャネル型電界効果トランジスタＴＲ36と共に第３の電流源１２５を構成している。そして、電界効果トランジスタＴＲ36は、後述するスイッチ（第２のスイッチ回路）としての機能の他に、図３の電流制限部１２２と同様の機能を有し、駆動電流ＩDrvを第３の電流ＩDrv’に制限する（絞る）。２つの電界効果トランジスタＴＲ32，ＴＲ33は、駆動電流ＩDrvを基に待機電流ＩStbyを生成する電流源トランジスタであり、第２の電流源１２４を構成している。すなわち、電界効果トランジスタＴＲ32，ＴＲ33は、図３の電流制限部１２２と同様の機能を有し、駆動電流ＩDrvを待機電流ＩStbyに制限する（絞る）。
【００８２】
第２の電流源１２４は、電流源トランジスタであるＰチャネル型電界効果トランジスタＴＲ32，ＴＲ33に加えて、２つのスイッチ回路、即ち、第１のスイッチ回路２１及び第２のスイッチ回路２２を有する構成となっている。第１のスイッチ回路２１は、Ｐチャネル型電界効果トランジスタＴＲ34から成り、制御波形ＶSawに応じてオン／オフ動作する。第２のスイッチ回路２２は、Ｐチャネル型電界効果トランジスタＴＲ35から成り、差動回路部１１の出力電圧ＶOutに応じてオン／オフ動作することで、後述するように、当該出力電圧ＶOutを安定化する作用を為す。
尚、図１１Ｂの回路例では、第２のスイッチ回路２２（電界効果トランジスタＴＲ35）について、第１のスイッチ回路２１（電界効果トランジスタＴＲ34）に対して並列に配置した回路構成を採っているが、その配置位置はこれに限られるものではない。例えば、第２のスイッチ回路２２を、電界効果トランジスタＴＲ32のソース電極側に配置したり、電界効果トランジスタＴＲ32と電界効果トランジスタＴＲ33との間に配置したりする回路構成を採ることも可能である。更には、第２のスイッチ回路２２を、第３の電流源１２５に対して並列に接続した回路構成を採ることも可能である。
【００８３】
第３の電流源１２５は、電流源トランジスタであるＰチャネル型電界効果トランジスタＴＲ31に加えて、スイッチ回路２３を有する構成となっている。スイッチ回路２３は、先述した、駆動電流ＩDrvを第３の電流ＩDrv’に絞る機能を有するＰチャネル型電界効果トランジスタＴＲ36から成る。電界効果トランジスタＴＲ36は、制御部１３を構成する第２のアンプ１３１の出力信号（オン／オフ切替え制御信号）に応じてオン／オフ動作する。
【００８４】
第１のアンプ１１２において、電流源Ｉ1は、Ｐチャネル型電界効果トランジスタＴＲ29から構成されている。電界効果トランジスタＴＲ29は、電界効果トランジスタＴＲ25に対して直列に接続され、そのゲート電極が電界効果トランジスタＴＲ27のゲート電極とドレイン電極との共通接続ノードに接続されている。第２のアンプ１３１において、電流源Ｉ2は、Ｐチャネル型電界効果トランジスタＴＲ30から構成されている。電界効果トランジスタＴＲ30は、電界効果トランジスタＴＲ26に対して直列に接続され、そのゲート電極が電界効果トランジスタＴＲ27のゲート電極とドレイン電極との共通接続ノードに接続されている。
【００８５】
上記の構成の電流供給部１２において、第２の電流源１２４の電界効果トランジスタＴＲ34は、制御波形ＶSawに応じて（制御波形ＶSawの高レベル区間で）、差動アンプ１１１が待機状態にある一定期間Ｔ0にオフ状態となる。これにより、第２の電流源１２４から差動アンプ１１１への待機電流ＩStbyの供給が遮断（停止）される。ここで、一定期間Ｔ0を決める、先述した設定レベルＶ0（図１０参照）は、Ｐチャネル型電界効果トランジスタＴＲ34の閾値電圧に対応することになる。そして、差動アンプ１１１が待機状態にある一定期間Ｔ0において、差動アンプ１１１への待機電流ＩStbyの供給が遮断されることで、当該一定期間Ｔ0における差動アンプ１１１の消費電流は０となる。
【００８６】
また、第２の電流源１２４の電界効果トランジスタＴＲ35は、差動アンプ１１１、第１のアンプ１１２、及び、第２のアンプ１３１の出力値を電源電位ＶDDに固定するためのスイッチとして作用する。差動アンプ１１１への供給電流を０にすると、ノードＡ及びノードＢの各電位、並びに、出力電圧ＶOutが不定値に成り易いが、電界効果トランジスタＴＲ35から成る第２のスイッチ回路２２の作用によってこれを解消することができる。具体的には、例えば出力電圧ＶOutが不定になり、電源電位ＶDDから下がってくると、電界効果トランジスタＴＲ35オン状態になる。すると、コンパレータ回路１０Ｄが動作状態になり、ＶSaw＞ＶSigなら、出力電圧ＶOutが電源電位ＶDDになる。このようにして、電界効果トランジスタＴＲ35は、出力電圧ＶOutが不定にならない状態にしている。出力電圧ＶOut等が不定にならないので、差動アンプ１１１への供給電流を０にすることができる。
【００８７】
また、第３の電流源１２５の電界効果トランジスタＴＲ36は、第２のアンプ１３１から供給されるオン／オフ切替え制御信号に応じて、第３の電流源１２５の活性状態／非活性状態の切り替えを行う。具体的には、電界効果トランジスタＴＲ36は、オン状態になることによって差動アンプ１１１への第３の電流ＩDrv’の供給を開始する（即ち、第３の電流源１２５を活性状態にする）。また、電界効果トランジスタＴＲ36は、オフ状態になることによって差動アンプ１１１への第３の電流ＩDrv’の供給を停止する（即ち、第３の電流源１２５を非活性状態にする）。
【００８８】
上記の構成の実施例４に係るコンパレータ回路１０Ｄにあっても、実施例１に係るコンパレータ回路１０Ａと同様の作用、効果を得ることができる。すなわち、外部から制御信号を受けて電流制御を行うのではなく、差動回路部１１の動作状態に応じて電流制御を行うことができることで、差動回路部１１の動作状態に合わせて消費電力を最適化することができるため、コンパレータ回路の消費電力の低減が可能となる。また、外部から制御信号を受けて電流制御を行う場合のような、制御信号を伝送するための配線が不要になる利点もある。
【００８９】
実施例４に係るコンパレータ回路１０Ｄにあっては更に、差動アンプ１１１が待機状態にある一定期間Ｔ0に、差動アンプ１１１への待機電流ＩStbyの供給を遮断し、消費電流を０にすることができるため、先の各実施例よりも差動回路部１１の消費電力、ひいては、コンパレータ回路の消費電力を低減できる。
【実施例５】
【００９０】
図１２は、本開示の実施例５に係るコンパレータ回路の構成を示す回路図である。また、図１３は、実施例５に係るコンパレータ回路の回路動作の説明に供するタイミング波形図であり、制御波形ＶSaw、信号電圧ＶSig、ノードＡの電位ＶA、ノードＢの電位ＶB、ノードＣの電位ＶC、及び、出力電圧ＶOutの各波形と、差動アンプ１１１の消費電流の推移を示している。
【００９１】
実施例５に係るコンパレータ回路１０Ｅは、差動回路部１１、電流供給部１２、及び、制御部１３を有し、一方の回路入力端子ＩＮ1に映像信号の信号電圧ＶSigが入力され、他方の回路入力端子ＩＮ2に制御波形ＶSawが入力される点で、実施例１に係るコンパレータ回路１０Ａと同じである。また、差動回路部１１の構成については、実施例２に係るコンパレータ回路１０Ｂと同じである。
【００９２】
電流供給部１２は、第２の電流である待機電流ＩStbyを出力する第２の電流源１２４、及び、第３の電流ＩDrv’を出力する第３の電流源１２５に加えて、第３の電流源１２５のオン／オフ制御を行うオン／オフ制御部１２６を有する構成となっている。オン／オフ制御部１２６は、制御部１３から与えられる制御信号に基づいて、第３の電流源１２５のオン（活性）／オフ（非活性）の制御を行う。
【００９３】
制御部１３は、差動アンプ１１１の出力信号を入力とする２つのアンプ（第２のアンプ及び第３のアンプ）１３１，１３２から構成されている。アンプ１３１が差動回路部１１のアンプ（第１のアンプ）１１２の閾値電圧Ｖth1よりも小さい閾値電圧Ｖth2（Ｖth1＞Ｖth2）を有するのに対して、アンプ１３２は閾値電圧Ｖth1よりも大きい閾値電圧Ｖth3（Ｖth1＜Ｖth3）を有している。
【００９４】
第２のアンプ１３１は、差動アンプ１１１のノードＡの電位ＶAが閾値電圧Ｖth2を超えることで、低レベル（例えば、ＧＮＤレベル）の制御信号を出力する。第３のアンプ１３２は、差動アンプ１１１のノードＡの電位ＶAが閾値電圧Ｖth2を超えることで、低レベル（例えば、ＧＮＤレベル）の制御信号を出力する。第２のアンプ１３１及び第３のアンプ１３２の各制御信号は、電流供給部１２に対して第３の電流源１２５のオン／オフの制御を行うオン／オフ制御信号として供給される。
【００９５】
ここで、第２のアンプ１３１から低レベルの制御信号が出力される期間は、差動アンプ１１１が待機状態から動作状態に移行する直前のタイミングから、差動アンプ１１１が動作状態から待機状態に移行した直後のタイミングまでの期間である。また、第３のアンプ１３２から低レベルの制御信号が出力される期間は、制御波形ＶSawが信号電圧ＶSigを超えた（本例では、下回った）直後のタイミングから、制御波形ＶSawが再び信号電圧ＶSigを超える（本例では、上回る）直前のタイミングまでの期間である。
【００９６】
これら第２のアンプ１３１及び第３のアンプ１３２の各制御信号を受けて、電流供給部１２のオン／オフ制御部１２６は、第３の電流源１２５を以下のようにオン／オフ制御する。先ず、差動アンプ１１１が待機状態にあるときに第３の電流源１２５をオフ状態にする。これにより、差動アンプ１１１が待機状態にあるときには当該差動アンプ１１１に対して、第２の電流源１２４から出力される待機電流ＩStbyがそのまま供給される。
【００９７】
次に、差動アンプ１１１が待機状態から動作状態に移行する直前のタイミングで、第２のアンプ１３１から出力される制御信号に応答して、第３の電流源１２５をオン状態にする。これにより、第２の電流源１２４から出力される待機電流ＩStbyと、第３の電流源１２５から出力される第３の電流ＩDrv’とが加算されて駆動電流ＩDrvとして差動アンプ１１１に供給される。
【００９８】
次に、制御波形ＶSawが信号電圧ＶSigを超えた（本例では、制御波形ＶSawが信号電圧ＶSigを下回った）直後のタイミングで、第３のアンプ１３２から出力される制御信号に応答して第３の電流源１２５をオフ状態にする。これにより、制御波形ＶSawが信号電圧ＶSigを超えた直後から差動アンプ１１１に対して、第２の電流源１２４から出力される待機電流ＩStbyが供給される。
【００９９】
次いで、制御波形ＶSawが再び信号電圧ＶSigを超える（本例では、制御波形ＶSawが信号電圧ＶSigを上回る）直前のタイミングで、第３の電流源１２５をオン状態にする。これにより、第２の電流源１２４から出力される待機電流ＩStbyと、第３の電流源１２５から出力される第３の電流ＩDrv’とが加算されて駆動電流ＩDrvとして差動アンプ１１１に供給される。
【０１００】
次に、差動アンプ１１１が動作状態から待機状態に移行した直後のタイミングで、第２のアンプ１３１から出力される制御信号に応答して、第３の電流源１２５をオフ状態にする。差動アンプ１１１が動作状態から待機状態に移行した直後から差動アンプ１１１に対して、第２の電流源１２４から出力される待機電流ＩStbyが供給される。
【０１０１】
上述したように、第２のアンプ１３１及び第３のアンプ１３２の各制御信号に基づく、オン／オフ制御部１２６による制御の下に、差動アンプ１１１に対してその比較動作の前後の僅かな期間でのみ、駆動電流ＩDrvが供給され、それ以外の期間では待機電流ＩStbyが供給される制御が行われる。
【０１０２】
ここで、差動アンプ１１１の比較動作とは、制御波形ＶSawが信号電圧ＶSigを超えることを検出する動作、及び、制御波形ＶSawが再び信号電圧ＶSigを超えることを検出する動作である。また、比較動作の前後の僅かな期間とは、待機状態から動作状態に移行する直前から制御波形ＶSawが信号電圧ＶSigを超えた直後までの期間、及び、制御波形ＶSawが再び信号電圧ＶSigを超える直前から動作状態から待機状態に移行した直後までの期間である。
【０１０３】
上記の構成の実施例５に係るコンパレータ回路１０Ｅにあっても、実施例１に係るコンパレータ回路１０Ａと同様の作用、効果を奏することができる。すなわち、外部から制御信号を受けて電流制御を行うのではなく、差動回路部１１の動作状態に応じて電流制御を行うことができることで、差動回路部１１の動作状態に合わせて消費電力を最適化することができるため、コンパレータ回路の消費電力の低減が可能となる。また、外部から制御信号を受けて電流制御を行う場合のような、制御信号を伝送するための配線が不要になる利点もある。
【０１０４】
実施例５に係るコンパレータ回路１０Ｅにあっては更に、差動アンプ１１１に対して比較動作を行う前後の僅かな期間においてのみ駆動電流ＩDrvを供給し、それ以外の期間では待機電流ＩStbyを供給することになる。従って、動作モードの期間全体に亘って駆動電流ＩDrvを供給する場合よりも、差動回路部１１の消費電力、ひいては、コンパレータ回路の消費電力を低減できる。
【０１０５】
本開示のコンパレータ回路の制御方法にあっては、上記の各実施例に係るコンパレータ回路１０Ａ〜１０Ｅにおいて、その制御に当たって、差動回路部１１の動作タイミングを検出し、その検出結果に応じて電流供給部１２が差動回路部１１に対して供給する電流を制御する。
【０１０６】
［変形例］
上記の各実施例では、電流供給部１２を高電位側（例えば、電源電圧ＶDD側）に設ける構成を例に挙げて説明したが、例えば実施例１を例に挙げると、図１４に示すように、電流供給部１２を低電位側（例えば、ＧＮＤ側）に設ける構成を採ることも可能である（変形例に係るコンパレータ回路１０Ｆ）。
【実施例６】
【０１０７】
実施例６に係る表示装置における発光部及び駆動回路から構成された画素等の概念図を図１５に示し、実施例６に係る表示装置を構成する回路の概念図を図１６に示す。尚、図面の簡略化のため、図１６には３×５個の画素を図示している。
【０１０８】
実施例６に係る表示装置は、発光部３１、及び、発光部３１を駆動する駆動回路３２から構成された画素（より具体的には、副画素であり、以下においても同様である）３０が、複数、２次元マトリクス状に配列されて成る。具体的には、複数の画素３０は、第１の方向及び第２の方向に２次元マトリクス状に配列されている。そして、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている。実施例６に係る表示装置は更に、画素３０を駆動するための周辺の駆動部として、電圧供給部１０１、走査回路１０２、制御波形生成回路１０３、及び、画像信号出力回路１０４を備えている。
【０１０９】
発光部３１は、発光ダイオード（ＬＥＤ）から構成されており、アノード電極が電源部に接続されている。複数の画素３０の各駆動回路３２は、コンパレータ回路３３、電流源３４、及び、発光部駆動用トランジスタＴＲDrvを備えている。発光部駆動用トランジスタＴＲDrvは、例えば、Ｎチャネル型のトランジスタから成る。但し、Ｎチャネル型のトランジスタに限られるものではない。発光部駆動用トランジスタＴＲDrvは、ドレイン電極が発光部３１のカソード電極に接続され、ソース電極が電流源３４を介して接地部（グランド）に接続されている。
【０１１０】
コンパレータ回路３３には、鋸波形の電圧変化を有する制御波形（発光制御波形）ＶSawが制御波形生成回路１０３から制御波形線ＰＳＬを通して与えられるとともに、信号電圧（発光強度信号）ＶSigが画像信号出力回路１０４からデータ線ＤＴＬを通して与えられる。尚、信号電圧ＶSigは、具体的には、画素３０における発光状態（輝度）を制御する映像信号電圧である。コンパレータ回路３３は、制御波形ＶSawと信号電圧ＶSigに基づく電位とを比較し、比較結果に基づく所定電圧（便宜上、『第１の所定電圧』と呼ぶ）を出力する。
【０１１１】
電流源３４には、電圧供給部１０１から基準電圧ＶRef及び基準電流ＩRefが供給される。電流源３４は、基準電圧ＶRef及び基準電流ＩRefを基に電圧電流変換して定電流を生成する。発光部駆動用トランジスタＴＲDrvは、コンパレータ回路３３から出力される第１の所定電圧によって駆動されることで、発光部３１に電流を供給し、発光部３１を発光させる。即ち、発光部駆動用トランジスタＴＲDrvは、コンパレータ回路３３の出力に応じて発光部３１に電流を供給する電流供給部を構成している。
【０１１２】
そして、コンパレータ回路３３は、先述した実施例１〜実施例５に係るコンパレータ回路１０Ａ〜１０Ｅ、あるいは、その変形例に係るコンパレータ回路１０Ｆから成る。実施例６に係る表示装置は、各画素３０がコンパレータ回路３３を含む駆動回路３２を有することで、信号電圧ＶSigに基づく電位に応じた時間だけ発光部３１を発光させる、即ち、発光部３１をＰＷＭ駆動する駆動法を採っている。このＰＷＭ駆動法によれば、発光部３１の発光ばらつきを軽減できる利点がある。
【０１１３】
図１７に、実施例６に係る表示装置において、１つの画素の動作を説明するための制御波形ＶSaw等を示す模式図を示す。また、画素ブロックへの複数の制御波形ＶSawの供給を模式的に図１８に示す。図１８及び後述する図１９においては、制御波形ＶSawの鋸波形を、便宜上、三角形で示している。
【０１１４】
実施例６に係る表示装置は、発光部３１、及び、発光部３１を駆動する駆動回路３２から構成された画素３０が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されて成る表示装置である。そして、第１番目の画素ブロックに属する画素３０を構成する発光部３１から、第Ｐ番目の画素ブロックに属する画素３０を構成する発光部３１まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素３０を構成する発光部３１を発光させているとき、残りの画素ブロックに属する画素３０を構成する発光部３１を発光させない。
【０１１５】
例えば、画面の水平方向（第２の方向）の画素数が１９２０、画面の垂直方向（第１の方向）の画素数が１０８０であるフルＨＤ高精細フルカラー表示装置を想定する。画素群は、第１の方向に沿ってＰ個の画素ブロックに分割されている。ここで、一例として、Ｐ＝６とする。すると、第１番目の画素ブロックには第１行目の画素群から第１８０行目の画素群が含まれ、第２番目の画素ブロックには第１８１行目の画素群から第３６０行目の画素群が含まれ、第３番目の画素ブロックには第３６１行目の画素群から第５４０行目の画素群が含まれ、第４番目の画素ブロックには第５４１行目の画素群から第７２０行目の画素群が含まれ、第５番目の画素ブロックには第７２１行目の画素群から第９００行目の画素群が含まれ、第６番目の画素ブロックには第９０１行目の画素群から第１０８０行目の画素群が含まれる。
【０１１６】
以下、第１番目の画素ブロックにおける各画素の動作を説明する。
【０１１７】
［信号電圧書込み期間］
第１番目の画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素（行方向画素群）における駆動回路３２を一斉に作動状態とする。そして、第１番目の画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素（行方向画素群）における駆動回路３２が一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての画素（第１行目の行方向画素群）における駆動回路３２から最終行（具体的には、第１８０行目）に属する全ての画素（最終行の行方向画素群）における駆動回路３２まで、順次、行われる。
【０１１８】
［画素ブロック発光期間］
第１番目の画素ブロックにおいて、以上の動作が完了すると、制御波形生成回路１０３から、第１番目の画素ブロックに制御波形ＶSawが供給される。即ち、第１番目の画素ブロックにおける全画素３０を構成する駆動回路３２が一斉に作動状態となり、第１番目の画素ブロックに属する全画素３０における発光部３１が発光する。１つの制御波形ＶSawの電圧の絶対値は、時間の経過と共に減少（下降）し、次いで、増加（上昇）する。そして、時間の経過と共に変化する制御波形ＶSawの電圧によってガンマ補正がなされる。即ち、時間を変数とした制御波形ＶSawの電圧の変化率（微分値）の絶対値は、定数２．２に比例する。
【０１１９】
図１７に示した例において、信号電圧書込み期間にあっては、制御波形ＶSawの電圧は、例えば、３ボルト以上である。従って、信号電圧書込み期間にあっては、コンパレータ回路３３（１０Ａ〜１０Ｅ）は、出力部から第２の所定電圧（低レベル）を出力するので、発光部駆動用トランジスタＴＲDrvはオフ状態にある。画素ブロック発光期間において、制御波形ＶSawの電圧が下降し始め、制御波形ＶSawの鋸波形の電圧が信号電圧ＶSigに基づく電位に達すると、コンパレータ回路３３（１０Ａ〜１０Ｅ）は、出力部から第１の所定電圧（高レベル）を出力する。その結果、発光部駆動用トランジスタＴＲDrvはオン状態となり、電源部から発光部３１に電流が供給され、発光部３１が発光する。
【０１２０】
制御波形ＶSawの電圧は約１ボルトまで下降し、次いで、上昇に転じる。そして、制御波形ＶSawの鋸波形の電圧と信号電圧ＶSigに基づく電位を超えると、コンパレータ回路３３（１０Ａ〜１０Ｅ）は、出力部から第２の所定電圧（低レベル）を出力する。その結果、発光部駆動用トランジスタＴＲDrvはオフ状態となり、電源部から発光部３１への電流の供給が遮断され、発光部３１は発光を中止する（消光する）。即ち、信号電圧（発光強度信号）ＶSigに基づく電位が制御波形ＶSawの鋸波形を切り取る時間の間のみ、発光部３１を発光させることができる。そして、このときの発光部３１の輝度は、切り取られる時間の長短に依存する。
【０１２１】
即ち、発光部３１が発光する時間は、例えば、画像信号出力回路１０４から与えられる信号電圧ＶSigと、制御波形生成回路１０３から与えられる制御波形ＶSawの電圧とに基づく。そして、時間の経過と共に変化する制御波形ＶSawの鋸波形の電圧によってガンマ補正がなされる。即ち、時間を変数とした制御波形ＶSawの電圧の変化率の絶対値は、定数２．２に比例するので、ガンマ補正のための回路を設けることは不要である。例えば、線形の鋸波形の電圧（三角波形）を有する制御波形ＶSawを用い、信号電圧ＶSigを線形の輝度信号に対して２．２乗で変化させる方法も考えられるが、実際には低輝度で電圧変化が小さくなり過ぎ、特に、このような電圧変化をデジタル処理にて実現するためには、大きなビット数が必要とされ、有効な方法とは云えない。
【０１２２】
実施例６に係る表示装置にあっては、制御波形生成回路１０３が１つ備えられている。制御波形ＶSawの電圧の変化は、図１７に模式的に示すように、低階調部（低電圧部分）が非常に急峻に変化しており、特に、この部分の制御波形ＶSawの波形品位に対して敏感である。従って、制御波形生成回路１０３において生成された制御波形ＶSawのばらつきも考慮する必要がある。然るに、実施例６に係る表示装置にあっては、制御波形生成回路１０３を１つしか備えていないので、制御波形生成回路１０３において生成された制御波形ＶSawに、実質的に、ばらつきが生じることがない。即ち、表示装置全体を同一の制御波形ＶSawによって発光させることができるので、発光状態のばらつき発生を防止することができる。
【０１２３】
また、制御波形ＶSawの電圧の絶対値は、時間の経過と共に、減少し、次いで、増加するので、１つの画素ブロックに属する全画素（より具体的には、全副画素）を構成する発光部を、同じタイミングで発光させることができる。即ち、各画素ブロックに属する全画素を構成する発光部の発光の時間的重心を揃える（一致させる）ことができる。それ故、列方向画素群における発光の遅延に起因した、画像上の縦線（縦筋）発生を確実に防止することができる。
【０１２４】
実施例６に係る表示装置にあっては、複数の制御波形ＶSawに基づき、発光部３１が、複数回、発光する。あるいは又、駆動回路３２に供給される鋸波形の電圧変化を有する複数の制御波形ＶSawと、信号電圧ＶSigに基づく電位とに基づき、発光部３１が、複数回、発光する。あるいは又、制御波形生成回路１０３にあっては、複数の制御波形ＶSawに基づき、発光部３１を、複数回、発光させる。複数の制御波形ＶSawの時間間隔は一定である。具体的には、実施例６に係る表示装置にあっては、画素ブロック発光期間において、４つの制御波形ＶSawが、各画素ブロックを構成する全画素３０に送られ、各画素３０は、４回、発光する。
【０１２５】
図１８に模式的に示すように、実施例６に係る表示装置にあっては、１表示フレームにおいて、１２個の制御波形ＶSawが６つの画素ブロックへ供給される。そして、１表示フレーム内における制御波形ＶSawの数よりも、１表示フレーム内における駆動回路３２に供給される制御波形ＶSawの数は少ない。あるいは又、制御波形生成回路１０３にあっては、１表示フレーム内における制御波形ＶSawの数よりも、１表示フレーム内における駆動回路３２に供給される制御波形ＶSawの数は少ない。具体的には、図１８に示した例では、１表示フレーム内における制御波形ＶSawの数は１２であり、１表示フレーム内における駆動回路３２に供給される制御波形ＶSawの数は４である。隣接する画素ブロックにあっては、２つの制御波形ＶSawが重なりあっている。即ち、２つ隣接する画素ブロックが同時に発光状態となる。また、第１番目の画素ブロックと最終番目の画素ブロックにあっても同時に発光状態となる。このような形態は、１表示フレームにおいて一連の複数の制御波形ＶSawを生成し、一の画素ブロックに属する画素３０を構成する発光部３１を発光させないとき、一連の複数の制御波形ＶSawの一部をマスクして、一の画素ブロックに属する画素３０を構成する駆動回路３２には制御波形ＶSawを供給しないことで達成することができる。具体的には、例えば、マルチプレクサを用いて、１表示フレーム内における一連の制御波形ＶSawから一部分（４つの連続した制御波形ＶSaw）を取り出し、駆動回路３２に供給すればよい。
【０１２６】
即ち、実施例６の制御波形生成回路１０３は、画素３０が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されて成る表示装置において、駆動回路３２を制御するための、鋸波形の電圧変化を有する制御波形ＶSawを生成する制御波形生成回路である。そして、制御波形生成回路１０３は、第１番目の画素ブロックに属する画素３０を構成する駆動回路３２から、第Ｐ番目の画素ブロックに属する画素３０を構成する駆動回路３２まで、画素ブロック毎に、順次、一斉に制御波形ＶSawを供給し、且つ、一部の画素ブロックに属する画素３０を構成する駆動回路３２に制御波形ＶSawを供給しているとき、残りの画素ブロックに属する画素３０を構成する駆動回路３２に制御波形ＶSawを供給しない。ここで、制御波形生成回路１０３にあっては、１表示フレームにおいて一連の複数の制御波形ＶSawを生成し、一の画素ブロックに属する画素３０を構成する発光部３１を発光させないとき、一連の複数の制御波形ＶSawの一部をマスクして、一の画素ブロックに属する画素３０を構成する駆動回路３２には制御波形ＶSawを供給しない。
【０１２７】
より具体的には、図２０に概念図を示すように、制御波形生成回路１０３において、メモリ８１に格納してある制御波形ＶSawの波形データをコントローラ８２によって読み出し、読み出された波形データをＤ／Ａコンバータ８３に送る。そして、Ｄ／Ａコンバータ８３において電圧に変換し、電圧をローパスフィルター８４で積分することで、２．２乗カーブを有する制御波形ＶSawを作成する。
【０１２８】
そして、制御波形ＶSawをアンプリファイア８５を介して、複数（実施例６にあっては６個）のマルチプレクサ８６に分配し、コントローラ８２による制御の下、マルチプレクサ８６によって、一連の制御波形ＶSawにおいて必要とされる一部分だけを通し、その他の部分をマスクする。このようにすることで、所望の制御波形群（具体的には、４つの連続した制御波形ＶSawから成る制御波形群を６組）を作成する。尚、元となる鋸波形は１つであるので、制御波形生成回路１０３における制御波形ＶSawの生成におけるばらつき発生を確実に抑制することができる。
【０１２９】
そして、以上に説明した信号電圧書込み期間及び画素ブロック発光期間における動作を、第１番目の画素ブロックから第６番目の画素ブロックまで、順次、実行する。即ち、図１８に示すように、第１番目の画素ブロックに属する画素３０を構成する発光部３１から、第Ｐ番目の画素ブロックに属する画素３０を構成する発光部３１まで、画素ブロック毎に、順次、一斉に発光させる。しかも、一部の画素ブロックに属する画素３０を構成する発光部３１を発光させているとき、残りの画素ブロックに属する画素３０を構成する発光部３１を発光させない。尚、１表示フレームにおいて、常に、いずれかの画素ブロックが発光している。
【０１３０】
ところで、１表示フレーム期間の初めの第１の期間に、全画素の発光を停止させた状態で、全画素に映像信号電圧を書き込み、第２の期間に、各画素に書き込まれた映像信号電圧により決定される少なくとも１回の発光期間内に、全画素の発光部を発光させるといった従来の駆動方法では、以下のような問題が生じる。即ち、映像信号は、１表示フレーム全ての時間に亘り、均等に送られて来る場合が多い。従って、テレビジョン受像システムにおいて、垂直ブランキング区間を第２の期間に充当させれば、全画素を同時に発光させる方法も考えられる。しかしながら、垂直ブランキング区間は、通常、１表示フレームの４％程度の時間長さである。それ故、発光効率が非常に低い表示装置となってしまう。また、１表示フレームに亘り送られてくる映像信号を第１の期間において全ての画素に書き込むためには、大きな信号バッファを用意する必要があるし、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するために、信号伝送回路の工夫が必要になる。更には、第２の期間において全画素を一斉に発光させるので、発光に要する電力が短時間に集中してしまい、電源設計が難しくなるという問題もある。
【０１３１】
これに対して、実施例６に係る表示装置にあっては、一部の画素ブロック（例えば、第１番目及び第２番目の画素ブロック）に属する画素３０を構成する発光部３１を発光させているとき、残りの画素ブロック（例えば、第３番目から第６番目の画素ブロック）に属する画素３０を構成する発光部３１を発光させない。従って、ＰＷＭ駆動法に基づく表示装置の駆動において、発光期間を長くすることが可能となり、発光効率の向上を図ることができる。
【０１３２】
しかも、１表示フレームに亘り送られてくる映像信号を或る期間内に全ての画素３０に一斉に書き込む必要がないので、即ち、従来の表示装置と同様に、１表示フレームに亘り送られてくる映像信号を、行方向画素群毎に、順次、書き込めばよいので、大きな信号バッファを用意する必要がない。また、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するための信号伝送回路の工夫も不要である。
【０１３３】
更には、画素の発光期間において、全画素３０を一斉に発光させるのではないので、即ち、例えば、第１番目及び第２番目の画素ブロックに属する画素を構成する発光部を発光させているとき、第３番目から第６番目の画素ブロックに属する画素を構成する発光部を発光させない。従って、発光に要する電力が短時間に集中することがなくなり、電源設計が容易となる。
【０１３４】
図１９に、実施例６の表示装置の変形例における画素ブロックへの複数の制御波形ＶSawの供給を模式的に示すが、この例においては、Ｐ＝５としている。即ち、第１番目の画素ブロックには第１行目の画素群から第２１６行目の画素群が含まれ、第２番目の画素ブロックには第２１７行目の画素群から第４３２行目の画素群が含まれ、第３番目の画素ブロックには第４３３行目の画素群から第６４８行目の画素群が含まれ、第４番目の画素ブロックには第６４９行目の画素群から第８６４行目の画素群が含まれ、第５番目の画素ブロックには第８６５行目の画素群から第１０８０行目の画素群が含まれる。
【０１３５】
図１９に示した例にあっても、画素ブロック発光期間において、４つの制御波形ＶSawが、各画素ブロックを構成する全画素３０に送られ、各画素３０は、４回、発光する。１表示フレームにおいて、１２個の制御波形ＶSawが５つの画素ブロックへ供給される。そして、１表示フレーム内における制御波形ＶSawの数よりも、１表示フレーム内における駆動回路３２に供給される制御波形ＶSawの数は少ない。具体的には、図１９に示した例でも、１表示フレーム内における制御波形ＶSawの数は１２であり、１表示フレーム内における駆動回路２２に供給される制御波形ＶSawの数は４である。但し、図１８に示した例と異なり、１表示フレームにおいて、発光していない画素ブロックが存在する。隣接する画素ブロックにあっては、３つの制御波形ＶSawが重なりあっている。そして、５つの画素ブロックにおいて、最大、４つの画素ブロックにおける発光状態が重なり合う。このように、図１８に示した例よりも多数の画素ブロックを同時に発光状態とするので、画像表示品質の一層の向上を図ることができる。
【０１３６】
以上に説明した、ＰＷＭ駆動法による駆動の下に発光部３１を発光駆動する表示装置において、各画素３０に設けられるコンパレータ回路３３として、実施例１〜実施例５に係るコンパレータ回路１０Ａ〜１０Ｅ、あるいは、その変形例に係るコンパレータ回路１０Ｆを用いることで、次のような作用、効果を得ることができる。
【０１３７】
すなわち、実施例１〜実施例５に係るコンパレータ回路１０Ａ〜１０Ｅ、あるいは、その変形例に係るコンパレータ回路１０Ｆは、消費電力を低減できる。従って、コンパレータ回路３３が各画素３０に設けられる表示装置にあっては、表示装置全体の消費電力の大幅な低減が可能になる。
【０１３８】
また、実施例１〜実施例５に係るコンパレータ回路１０Ａ〜１０Ｅ、あるいは、その変形例に係るコンパレータ回路１０Ｆは、電流制御を行う制御部１３を内蔵していることで、外部から制御信号を受けて電流制御を行う場合のような、制御信号を伝送するための配線が不要になる。従って、コンパレータ回路３３が各画素３０に設けられる表示装置にあっては、配線数を大幅に削減できる。
【実施例７】
【０１３９】
次に、実施例１〜実施例５に係るコンパレータ回路１０Ａ〜１０Ｅを、Ａ／Ｄ変換回路の入力段に設けられるコンパレータ回路として用いる実施例７について説明する。実施例７では、列並列Ａ／Ｄ変換方式の固体撮像装置におけるＡ／Ｄ変換回路として、実施例１〜実施例５に係るコンパレータ回路１０Ａ〜１０Ｅのいずれかを用いる場合を例に挙げて説明するものとする。
【０１４０】
図２１に、実施例７に係る固体撮像装置、例えばＸ−Ｙアドレス方式固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
【０１４１】
［システム構成］
図２１に示すように、実施例４に係るＣＭＯＳイメージセンサは、画素４０が、複数、２次元マトリクス状に配列されて成る画素アレイ部５１と、当該画素アレイ部５１の各画素４０を駆動する周辺の駆動系や信号処理系を有する。本例では、周辺の駆動系や信号処理系として、例えば、行走査部５２、電流源部５３、カラム処理部５４、参照信号生成部５５、列走査部５６、水平出力線５７、及び、タイミング制御部５８が設けられている。これらの駆動系や信号処理系は、画素アレイ部５１と同一の半導体基板（チップ）上に集積されている。
【０１４２】
このシステム構成において、タイミング制御部５８は、マスタークロックＭＣＫに基づいて、行走査部５２、カラム処理部５４、参照信号生成部５５、及び、列走査部５６などの動作の基準となるクロック信号ＣＫや制御信号ＣＳ1〜ＣＳ3などを生成する。タイミング制御部５８で生成されたクロック信号ＣＫや制御信号ＣＳ1〜ＣＳ3などは、行走査部５２、カラム処理部５４、参照信号生成部５５、及び、列走査部５６などに対してそれらの駆動信号として与えられる。
【０１４３】
画素アレイ部５１は、受光した光量に応じた光電荷を生成し、かつ、蓄積する光電変換部を有する画素４０が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（即ち、水平方向）を言い、列方向とは画素列の画素の配列方向（即ち、垂直方向）を言う。
【０１４４】
この画素アレイ部５１において、行列状の画素配置に対して、画素行毎に行制御線６１（６１1〜６１n）が行方向に沿って配線され、画素列ごとに列信号線６２（６２1〜６２m）が列方向に沿って配線されている。行制御線６１は、画素４０から信号を読み出す際の制御を行うための制御信号を伝送する。図２１では、行制御線６１について１本の配線として示しているが、１本に限られるものではない。行制御線６１1〜６１nの各一端は、行走査部５２の各行に対応した各出力端に接続されている。列信号線６２1〜６２mには、電流源５３1〜５３mが接続されている。
【０１４５】
行走査部５２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部５１の各画素４０を全画素同時あるいは行単位等で駆動する。すなわち、行走査部５２は、当該行走査部５２を制御するタイミング制御部５８と共に、画素アレイ部５１の各画素４０を駆動する駆動部を構成している。この行走査部５２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【０１４６】
読出し走査系は、画素４０から信号を読み出すために、画素アレイ部５１の各画素４０を行単位で順に選択走査する。画素４０から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。この掃出し走査系による掃出し走査により、読出し行の画素４０の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【０１４７】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、画素４０における光電荷の露光期間となる。
【０１４８】
カラム処理部５４は、例えば、画素アレイ部５１の画素列毎、即ち、列信号線６２（６２1〜６２m）毎に１対１の対応関係をもって設けられたＡ／Ｄ変換回路６３（６３1〜６３m）を有する。Ａ／Ｄ変換回路６３（６３1〜６３m）は、画素アレイ部５１の各画素４０から列毎に、列信号線６２1〜６２mを通して出力されるアナログ信号（画素信号）をデジタル信号に変換する。
【０１４９】
参照信号生成部５５は、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形の参照信号ＶRefを生成する。参照信号生成部５５については、例えば、Ｄ／Ａ（デジタル／アナログ）変換回路を用いて構成することができる。尚、参照信号生成部５５としては、Ｄ／Ａ変換回路を用いた構成に限られるものではない。
【０１５０】
参照信号生成部５５は、タイミング制御部５８から与えられる制御信号ＣＳ1による制御の下に、当該タイミング制御部５８から与えられるクロック信号ＣＫに基づいてランプ波の参照信号Ｖrefを生成する。そして、参照信号生成部５５は、生成した参照信号ＶRefをカラム処理部５４のＡ／Ｄ変換回路６３1〜６３mに対して供給する。
【０１５１】
Ａ／Ｄ変換回路６３1〜６３mは全て同じ構成となっている。ここでは、Ａ／Ｄ変換回路６３mを例に挙げてその具体的な構成について説明するものとする。Ａ／Ｄ変換回路６３mは、コンパレータ回路７１、計数手段である例えばアップ／ダウンカウンタ（図中、「Ｕ／Ｄカウンタ」と表記している）７２、転送スイッチ７３、及び、メモリ装置７４を有する構成となっている。
【０１５２】
コンパレータ回路７１は、画素アレイ部５１のｎ列目の各画素４０から出力される画素信号に応じた列信号線６２mの信号電圧ＶOutと、参照信号生成部５５から供給されるランプ波の参照信号ＶRefとを比較する。そして、コンパレータ回路７１は、例えば、参照信号ＶRefが信号電圧ＶOutよりも大なるときに出力Ｖcoが低レベルになり、参照信号ＶRefが信号電圧ＶOut以下のときに出力Ｖcoが高レベルになる。
【０１５３】
アップ／ダウンカウンタ７２は非同期カウンタであり、タイミング制御部５８から与えられる制御信号ＣＳ2による制御の下に、当該タイミング制御部５８からクロック信号ＣＫが参照信号生成部５５と同時に与えられる。そして、アップ／ダウンカウンタ７２は、クロック信号ＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことで、コンパレータ回路７１での比較動作の開始から比較動作の終了までの比較期間を計測する。
【０１５４】
転送スイッチ７３は、タイミング制御部５８から与えられる制御信号ＣＳ3による制御の下に、ある行の画素４０についてのアップ／ダウンカウンタ７２のカウント動作が完了した時点でオン（閉）状態となる。そして、転送スイッチ７３は、アップ／ダウンカウンタ７２のカウント結果をメモリ装置７４に転送する。
【０１５５】
このようにして、画素アレイ部５１の各画素４０から列信号線６２1〜６２mを経由して画素列毎に供給されるアナログ信号について、Ａ／Ｄ変換回路６３（６３1〜６３m）において、先ず、コンパレータ回路７１で比較動作が行われる。そして、アップ／ダウンカウンタ７２において、コンパレータ回路７１での比較動作の開始から比較動作の終了までカウント動作を行うことで、アナログ信号がデジタル信号に変換されてメモリ装置７４に格納される。
【０１５６】
列走査部５６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部５４におけるＡ／Ｄ変換回路６３1〜６３mの列アドレスや列走査の制御を行う。この列走査部５６による制御の下に、Ａ／Ｄ変換回路６３1〜６３mの各々でＡ／Ｄ変換されたデジタル信号は順に水平出力線５７に読み出され、当該水平出力線５７を経由して撮像データとして出力される。
【０１５７】
尚、上記の構成例では、カラム処理部５４について、Ａ／Ｄ変換回路６３が列信号線６２毎に１対１の対応関係をもって設ける構成を例に挙げて説明したが、１対１の対応関係の配置に限られるものではない。例えば、１つのＡ／Ｄ変換回路６３を複数の画素列で共有し、複数の画素列間で時分割にて使用する構成を採ることも可能である。
【０１５８】
［画素構成］
図２２は、画素４０の構成の一例を示す。図１２に示すように、本構成例に係る画素４０は、光電変換部として例えばフォトダイオード４１を有している。画素４０は、フォトダイオード４１に加えて、例えば、電荷電圧変換部４２、転送トランジスタ（転送ゲート部）４３、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６を有する構成となっている。
【０１５９】
尚、ここでは、転送トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６として、例えばＮチャネル型のＭＯＳトランジスタを用いている。但し、ここで例示した転送トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【０１６０】
この画素４０に対して、先述した行制御線６１（６１1〜６１n）として、複数の制御線が同一画素行の各画素に対して共通に配線される。図２２では、図面の簡略化のために、複数の制御線については図示を省略している。複数の制御線は、行走査部５２の各画素行に対応した出力端に画素行単位で接続されている。行走査部５２は、複数の制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
【０１６１】
フォトダイオード４１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード４１のカソード電極は、転送トランジスタ４３を介して増幅トランジスタ４５のゲート電極と電気的に接続されている。
【０１６２】
増幅トランジスタ４５のゲート電極と電気的に繋がった領域は、電荷を電圧に変換する電荷電圧変換部４２である。以下、電荷電圧変換部４２をＦＤ（フローティング・ディフュージョン／浮遊拡散領域／不純物拡散領域）部４２と呼ぶ。
【０１６３】
転送トランジスタ４３は、フォトダイオード４１のカソード電極とＦＤ部４２との間に接続されている。転送トランジスタ４３のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）となる転送信号ＴＲＧが行走査部１３から与えられる。転送トランジスタ４３は、転送信号ＲＧに応答して導通状態となることで、フォトダイオード４１で光電変換され、蓄積された光電荷をＦＤ部４２に転送する。
【０１６４】
リセットトランジスタ４４は、ドレイン電極がリセット電源ＶRSTに、ソース電極がＦＤ部４２にそれぞれ接続されている。リセットトランジスタ４４のゲート電極には、Ｈｉｇｈアクティブのリセット信号ＲＳＴが行走査部５２から与えられる。リセットトランジスタ４４は、リセット信号ＲＳＴに応答して導通状態となり、ＦＤ部４２の電荷をリセット電源ＶRSTに捨てることで当該ＦＤ部４２をリセットする。
【０１６５】
増幅トランジスタ４５は、ゲート電極がＦＤ部４２に、ドレイン電極が画素電源ＶDDにそれぞれ接続されている。この増幅トランジスタ４５は、フォトダイオード４１での光電変換によって得られる信号を読み出す読出し回路であるソースフォロワの入力部となる。すなわち、増幅トランジスタ４５は、ソース電極が選択トランジスタ４６を介して列信号線２２に接続されることで、当該列信号線２２の一端に接続される電流源５３（５３1〜５３m）とソースフォロワを構成する。
【０１６６】
選択トランジスタ４６は、例えば、ドレイン電極が増幅トランジスタ４５のソース電極に、ソース電極が列信号線６２にそれぞれ接続されている。選択トランジスタ４６のゲート電極には、Ｈｉｇｈアクティブの選択信号ＳＥＬが行走査部５２から与えられる。選択トランジスタ４６は、選択信号ＳＥＬに応答して導通状態となることで、画素４０を選択状態として増幅トランジスタ４５から出力される信号を列信号線６２に伝達する。
【０１６７】
尚、選択トランジスタ４６については、画素電源ＶDDと増幅トランジスタ４５のドレイン電極との間に接続した回路構成を採ることも可能である。また、画素４０としては、上記の４Ｔｒの画素構成のものに限られるものではなく、例えば、選択トランジスタ４６を省略し、増幅トランジスタ４５に選択トランジスタ４６の機能を持たせる３Ｔｒの画素構成のものであってもよい。
【０１６８】
以上に説明した、列並列Ａ／Ｄ変換方式のＣＭＯＳイメージセンサにおいて、Ａ／Ｄ変換回路６３（６３1〜６３m）の入力段のコンパレータ回路７１として、実施例１〜実施例５に係るコンパレータ回路１０Ａ〜１０Ｅ及びその変形例に係るコンパレータ回路１０Ｆのいずれかを用いることができる。
【０１６９】
列並列Ａ／Ｄ変換方式のＣＭＯＳイメージセンサにおいて、画素列毎に設けられるＡ／Ｄ変換回路６３（６３1〜６３m）のコンパレータ回路７１として、実施例１〜実施例５に係るコンパレータ回路１０Ａ〜１０Ｅ、あるいは、その変形例に係るコンパレータ回路１０Ｆを用いることで、次のような作用、効果を得ることができる。
【０１７０】
すなわち、実施例１〜実施例５に係るコンパレータ回路１０Ａ〜１０Ｅ、あるいは、その変形例に係るコンパレータ回路１０Ｆは、消費電力を低減できる。従って、コンパレータ回路３３が画素列毎に設けられる列並列Ａ／Ｄ変換方式のＣＭＯＳイメージセンサにあっては、ＣＭＯＳイメージセンサ全体の消費電力の大幅な低減が可能になる。
【０１７１】
また、実施例１〜実施例５に係るコンパレータ回路１０Ａ〜１０Ｅ、あるいは、その変形例に係るコンパレータ回路１０Ｆは、電流制御を行う制御部１３を内蔵していることで、外部から制御信号を受けて電流制御を行う場合のような、制御信号を伝送するための配線が不要になる。従って、コンパレータ回路３３が画素列毎に設けられる列並列Ａ／Ｄ変換方式のＣＭＯＳイメージセンサにあっては、配線数を大幅に削減できる。
【０１７２】
尚、本実施例では、実施例１〜実施例５に係るコンパレータ回路１０Ａ〜１０Ｅ及び変形例に係るコンパレータ回路１０Ｆのいずれかを、列並列Ａ／Ｄ変換方式のＣＭＯＳイメージセンサにおけるＡ／Ｄ変換回路６３の入力段のコンパレータ回路７１として用いるとしたが、これに限られるものではない。すなわち、実施例１〜実施例５に係るコンパレータ回路１０Ａ〜１０Ｅ及び変形例に係るコンパレータ回路１０Ｆのいずれかは、単独のＡ／Ｄ変換回路の入力段のコンパレータ回路として用いることもできるし、あるいは、Ａ／Ｄ変換回路を用いる各種の電子回路において、当該Ａ／Ｄ変換回路の入力段のコンパレータ回路として用いることもできる。
【０１７３】
尚、本開示は以下のような構成をとることもできる。
［１］２つの入力信号の差分を検出する差動回路部と、
差動回路部に電流を供給する電流供給部と、
差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に対して供給する電流を制御する制御部と、
を備えるコンパレータ回路。
［２］電流供給部は、差動回路部に対して、第１の電流と、当該第１の電流よりも小さい第２の電流とを選択的に供給可能である、
上記［１］に記載のコンパレータ回路。
［３］制御部は、電流供給部に対して、差動回路部が待機状態にあるときに第２の電流を供給し、差動回路部が待機状態から動作状態に移行する直前に第２の電流の供給から第１の電流の供給に切り替える制御を行う、
上記［２］に記載のコンパレータ回路。
［４］差動回路部は、２つの入力信号の差に応じた信号を出力する差動アンプ、及び、差動アンプの出力信号を入力とする第１のアンプを含み、
制御部は、差動アンプの出力信号を入力とする、第１のアンプよりも小さい閾値電圧を有する第２のアンプを含み、第２のアンプの出力信号に応じて電流供給部に対する第１の電流と第２の電流との切り替え制御を行う、
上記［３］に記載のコンパレータ回路。
［５］電流供給部は、第１の電流を供給する第１の電流源、第１の電流源から供給される第１の電流を制限して第２の電流とする電流制限部、及び、電流制限部の入出力端間を選択的に短絡するスイッチ回路を有し、
制御部は、スイッチ回路に対して、差動回路部が待機状態にあるときにオフ状態にし、差動回路部が待機状態から動作状態に移行する直前にオン状態にする制御を行う、
上記［２］から上記［４］のいずれかに記載のコンパレータ回路。
［６］第１の電流源は、第１の電流に対応したチャネル長の第１の電流源トランジスタから成り、
電流制限部は、チャネル長が第１の電流源トランジスタよりも大きく、第１の電流源トランジスタに対して直列に接続されるとともに、スイッチ回路に対して並列に接続された第２の電流源トランジスタから成る、
上記［５］に記載のコンパレータ回路。
［７］第１の電流源は、第１の電流に対応した第１のバイアス電圧がゲート電極に印加された第１の電流源トランジスタから成り、
電流制限部は、第１の電流源トランジスタから供給される第１の電流を第２の電流に絞る第２のバイアス電圧がゲート電極に印加され、第１の電流源トランジスタに対して直列に接続されるとともに、スイッチ回路に対して並列に接続された第３の電流源トランジスタから成る、
上記［５］に記載のコンパレータ回路。
［８］電流供給部は、第２の電流を供給する第２の電流源、及び、第２の電流と加算されて第１の電流となる第３の電流を供給する第３の電流源を有し、
制御部は、第３の電流源に対して、差動回路部が待機状態にあるときに非活性状態にし、差動回路部が待機状態から動作状態に移行する直前に活性状態にする制御を行う、
上記［２］から上記［４］のいずれかに記載のコンパレータ回路。
［９］第２の電流源は、第２の電流に対応した第３のバイアス電圧がゲート電極に印加された第４の電流源トランジスタから成り、
第３の電流源は、第４の電流源トランジスタに対して並列に接続され、導通状態のときに第３の電流を出力する第５の電流源トランジスタから成る、
上記［８］に記載のコンパレータ回路。
［１０］第２の電流源は、差動回路部が待機状態にある一定期間において、差動回路部への電流の供給を選択的に遮断する機能を有する、
上記［８］又は上記［９］に記載のコンパレータ回路。
［１１］差動回路部は、２つの入力信号の差に応じた信号を出力する差動アンプを有し、
第２の電流源は、差動回路部が待機状態にある一定期間に、制御波形に応じてオフ状態となって差動アンプへの電流の供給を遮断する第１のスイッチ回路を有する、
上記［１０］に記載のコンパレータ回路。
［１２］第２の電流源は、オン／オフ動作することで、差動回路部の出力電圧を安定化する作用を為す第２のスイッチ回路を有する、
上記［１１］に記載のコンパレータ回路。
［１３］制御部は、差動アンプの出力信号を入力とする、第１のアンプよりも大きい閾値電圧を有する第３のアンプを含み、第２のアンプの出力信号及び第３のアンプの出力信号に応じて電流供給部に対する第１の電流と第２の電流との切り替え制御を行う、
上記［４］に記載のコンパレータ回路。
［１４］２つの入力信号の一方は、映像信号の信号電圧であり、
２つの入力信号の他方は、鋸波形の電圧変化を有する制御波形である、
上記［１］から上記［１３］のいずれかに記載のコンパレータ回路。
［１５］２つの入力信号の差分を検出する差動回路部と、
差動回路部に電流を供給する電流供給部と、
を備えるコンパレータ回路の制御に当たって、
差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に対して供給する電流を制御する、
コンパレータ回路の制御方法。
［１６］２つの入力信号の差分を検出する差動回路部と、
差動回路部に電流を供給する電流供給部と、
差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に対して供給する電流を制御する制御部と、
を備えるコンパレータ回路を有するＡ／Ｄ変換回路。
［１７］発光部、及び、発光部を駆動する駆動回路から構成された複数の画素が２次元マトリクス状に配置されて成り、
駆動回路は、
信号電圧と制御波形とを比較するコンパレータ回路、及び、
コンパレータ回路の出力に応じて発光部を駆動する駆動用トランジスタ、
を有しており、
コンパレータ回路は、
信号電圧と制御波形との差分を検出する差動回路部と、
差動回路部に電流を供給する電流供給部と、
差動回路部の動作タイミングを検出し、その検出結果に応じて電流供給部が差動回路部に対して供給する電流を制御する制御部と、
を備える表示装置。
［１８］複数の画素は、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない、
上記［１７］に記載の表示装置。
［１９］発光部は、複数の制御波形に基づき、複数回発光する、
上記［１７］又は上記［１８］に記載の表示装置。
［２０］１表示フレーム内における駆動回路に供給される制御波形の数は、１表示フレーム内における制御波形の数よりも少ない、
上記［１７］から上記［１８］のいずれかに記載の表示装置。
【符号の説明】
【０１７４】
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ・・・コンパレータ回路、１１・・・差動回路部、１２，１２Ａ，１２Ｂ，１２Ｃ・・・電流供給部、１３・・・制御部、２１，２２，２３・・・スイッチ回路、３０・・・画素、３１・・・発光部、３２・・・駆動回路、３３・・・コンパレータ回路、３４・・・電流源、４０・・・画素、４１・・・フォトダイオード、４２・・・電荷電圧変換部、４３・・・転送トランジスタ（転送ゲート部）、４４・・・リセットトランジスタ、４５・・・増幅トランジスタ、４６・・・選択トランジスタ、５１・・・画素アレイ部、５２・・・行走査部、５３・・・電流源部、５４・・・カラム処理部、５５・・・参照信号生成部、５６・・・列走査部、５７・・・水平出力線、５８・・・タイミング制御部、６１（６１1〜６１n）・・・行制御線、６２（６２1〜６２m）・・・列信号線、６３（６３1〜６３m）・・・Ａ／Ｄ変換回路、７１・・・コンパレータ回路、７２・・・アップ／ダウンカウンタ、７３・・・転送スイッチ、７４…メモリ装置、１０１・・・電圧供給部、１０２・・・走査回路、１０３・・・制御波形生成回路、１０４・・・画像信号出力回路、１１１・・・差動アンプ、１１２・・・第１のアンプ、１２１・・・第１の電流源、１２２・・・電流制限部、１２３・・・スイッチ回路、１２４・・・第２の電流源、１２５・・・第３の電流源、１３１・・・第２のアンプ、ＩＮ1，ＩＮ2・・・回路入力端子、ＯＵＴ・・・回路出力端子、ＴＲDrv・・・発光部駆動用トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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