(57)【要約】【課題】全ゲート層を発光層とした場合と比べて、スイッチング特性の低下を抑制しつつ、光取り出し効率を向上させた半導体発光素子、光源ヘッド、及び画像形成装置を提供する。【解決手段】半導体発光素子１００は、ｐ型ゲート層１０８とアノード層１０４との間に設けられたｎ型ゲート層１０６のバンドギャップが、アノード層１０４よりも小さく、また、ｐ型ゲート層１０８よりも大きい。これにより、ゲート層のうち、一方のｐ型ゲート層１０８層を発光層として機能させるため、発光層が薄くなる。また、ｐ型ゲート層１０８のＡｌ組成比が低いため、ゲート電極１２２との接触抵抗及びシート抵抗を低減し、また、ゲート電流Ｉｇを低減するので、閾値電圧Ｖｔｈの増大が抑制される。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１電極が形成された第１導電型の基板と、
前記基板の前記第１電極が形成された側と反対側に形成された前記第１導電型の第１半導体層と、
前記第１半導体層上に形成された、前記第１半導体層よりもバンドギャップが小さい第２導電型の第２半導体層と、
前記第２半導体層上に形成され、上部の一部の領域に第２電極が形成された、前記第２半導体層よりもバンドギャップが小さい前記第１導電型の第３半導体層と、
前記第３半導体層上の前記第２電極が形成された領域と異なる領域に形成され、上部に第３電極が形成された前記第２導電型の第４半導体層と、
を含む半導体発光素子。
【請求項２】
前記第１半導体層と前記第２半導体層との間に設けられ、前記第１半導体層よりもバンドギャップが大きい、前記第１導電型の半導体障壁層を備えた、
請求項１に記載の半導体発光素子。
【請求項３】
前記半導体障壁層のバンドギャップの大きさは、前記第１半導体層のバンドギャップの大きさに前記第２半導体層のバンドギャップの大きさを加算し、さらに前記第３半導体層のバンドギャップの大きさを減算して得られた値以上の大きさである、
請求項２に記載の半導体発光素子。
【請求項４】
前記第１半導体層は、多層反射膜を備える、
請求項１から請求項３のいずれか１項に記載の半導体発光素子。
【請求項５】
前記第３半導体層は、前記第２半導体層と接する第１領域半導体層と、前記第４半導体層及び前記第２電極と接する第２領域半導体層と、が積層されており、
前記第１領域半導体層は、前記第２領域半導体層よりも不純物濃度が低い、
請求項１から請求項４のいずれか１項に記載の半導体発光素子。
【請求項６】
前記第２半導体層は、前記第３半導体層よりも膜厚が薄く、かつ不純物濃度が高い、請求項１から請求項５のいずれか１項に記載の半導体発光素子。
【請求項７】
前記第２半導体層と前記第３半導体層とのバンドギャップの差は、前記第２半導体層のバンドギャップの５％よりも大きい、請求項１から請求項６のいずれか１項に記載の半導体発光素子。
【請求項８】
前記請求項１から前記請求項７のいずれか１項に記載の半導体発光素子を光源として備えた、光源ヘッド。
【請求項９】
感光体と、
前記感光体表面を帯電する帯電手段と、
前記請求項８に記載の光源ヘッドを備え、かつ前記帯電手段により帯電された前記感光体表面に静電潜像を形成するために前記光源ヘッドの出射光により露光する露光手段と、
前記露光手段により形成された前記静電潜像を現像する現像手段と、
前記現像手段により現像された前記静電潜像を定着する定着手段と、
を備えた画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体発光素子、光源ヘッド、及び画像形成装置に関する。
【背景技術】
【０００２】
特許文献１には、第１導電形半導体基板上に、第１導電形半導体層を介して／介さずに、第２導電形半導体層，第１導電形半導体層，第２導電形半導体層がこの順に積層され、かつ前記積層された半導体層内部で生ずる光が外部に取り出されるように構成されている発光サイリスタにおいて、前記第１導電形半導体層のうち、前記２つの第２導電形半導体層に挟まれた第１導電形半導体層の不純物濃度は、前記半導体基板とは反対側が高濃度でかつ前記半導体基板側が低濃度であり、および／または、前記第２導電形半導体層のうち、前記２つの第１導電形半導体層に挟まれたあるいは前記第１導電形半導体層と前記第１導電形半導体基板とに挟まれた第２導電形半導体層の不純物濃度は、前記半導体基板とは反対側が低濃度でかつ前記半導体基板側が高濃度であることを特徴とする発光サイリスタが記載されている。
【０００３】
特許文献２には、基板上に、Ｎ型またはＰ型のいずれか一方の導電型の第１半導体層、第１半導体層と反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、および第１半導体層と反対導電型の第４半導体層がこの順に積層されている発光サイリスタにおいて、前記第３半導体層のバンドギャップは、前記第２半導体層のバンドギャップと略同一であり、かつ、前記第１および前記第４半導体層のバンドギャップより狭幅であり、前記第３半導体層は、前記基板側の第１領域と前記基板と反対側の第２領域とからなり、かつ、前記第１領域の不純物濃度は前記第２領域の不純物濃度よりも低濃度であり、前記第２半導体層の不純物濃度は、前記第３半導体層の第１領域の不純物濃度と略同一またはそれより高濃度であり、かつ、前記第１半導体の不純物濃度より低濃度であり、前記第４半導体層の不純物濃度は、前記第３半導体層の第２領域の不純物濃度と略同一またはそれより高濃度であることを特徴とする発光サイリスタが記載されている。
【０００４】
特許文献３には、ｐ型半導体からなるアノード領域とｎ型半導体からなるカソード領域とで、禁制帯幅が前記アノード領域及びカソード領域のそれ以下の複数の半導体層からなるベース領域を挟んでなるｐｎｐｎ光サイリスタにおいて、前記ベース領域は、発光層及び禁制帯幅が前記発光層のそれ以上の半導体からなり前記発光層と接合しているキャリア閉込め層を有し、前記キャリア閉込め層の禁制帯幅が前記発光層から離れるに従って大きくなっていることを特徴とするｐｎｐｎ光サイリスタが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０８−１５３８９０号公報
【特許文献２】特開２００７−１８０４６０号公報
【特許文献３】特開昭６３−１５８８８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、全ゲート層を発光層とした場合と比べて、スイッチング特性の低下を抑制しつつ、光取り出し効率を向上させた半導体発光素子、光源ヘッド、及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１に記載の半導体発光素子は、第１電極が形成された第１導電型の基板と、前記基板の前記第１電極が形成された側と反対側に形成された前記第１導電型の第１半導体層と、前記第１半導体層上に形成された、前記第１半導体層よりもバンドギャップが小さい第２導電型の第２半導体層と、前記第２半導体層上に形成され、上部の一部の領域に第２電極が形成された、前記第２半導体層よりもバンドギャップが小さい前記第１導電型の第３半導体層と、前記第３半導体層上の前記第２電極が形成された領域と異なる領域に形成され、上部に第３電極が形成された前記第２導電型の第４半導体層と、を含む。
【０００８】
請求項２に記載の半導体発光素子は、前記第１半導体層と前記第２半導体層との間に設けられ、前記第１半導体層よりもバンドギャップが大きい、前記第１導電型の半導体障壁層を備える。
【０００９】
請求項３に記載の半導体発光素子の前記半導体障壁層のバンドギャップの大きさは、前記第１半導体層のバンドギャップの大きさに前記第２半導体層のバンドギャップの大きさを加算し、さらに前記第３半導体層のバンドギャップの大きさを減算して得られた値以上の大きさである。
【００１０】
請求項４に記載の半導体発光素子の前記第１半導体層は、多層反射膜を備える。
【００１１】
請求項５に記載の半導体発光素子の前記第３半導体層は、前記第２半導体層と接する第１領域半導体層と、前記第４半導体層及び前記第２電極と接する第２領域半導体層と、が積層されており、前記第１領域半導体層は、前記第２領域半導体層よりも不純物濃度が低い。
【００１２】
請求項６に記載の半導体発光素子の前記第２半導体層は、前記第３半導体層よりも膜厚が薄く、かつ不純物濃度が高い。
【００１３】
請求項７に記載の半導体発光素子の前記第２半導体層と前記第３半導体層とのバンドギャップの差は、前記第２半導体層のバンドギャップの５％よりも大きい。
【００１４】
請求項８に記載の光源ヘッドは、前記請求項１から前記請求項７のいずれか１項に記載の半導体発光素子を光源として備える。
【００１５】
請求項９に記載の画像形成装置は、感光体と、前記感光体表面を帯電する帯電手段と、前記請求項８に記載の光源ヘッドを備え、かつ前記帯電手段により帯電された前記感光体表面に静電潜像を形成するために前記光源ヘッドの出射光により露光する露光手段と、前記露光手段により形成された前記静電潜像を現像する現像手段と、前記現像手段により現像された前記静電潜像を定着する定着手段と、を備える。
【発明の効果】
【００１６】
請求項１に記載の発明によれば、全ゲート層を発光層とした場合と比べて、スイッチング特性の低下を抑制しつつ、光取り出し効率が向上する。
【００１７】
請求項２及び請求項３に記載の発明によれば、半導体障壁層を有しない場合と比較して、キャリアの漏れ出しが抑制される。
【００１８】
請求項４に記載の発明によれば、第１半導体層が単一の半導体膜である場合に比べて、光取り出し効率が向上する。
【００１９】
請求項５に記載の発明によれば、第３半導体層の不純物濃度が一様である場合と比較して、抵抗を悪化させることなく、発光効率が向上する。
【００２０】
請求項６に記載の発明によれば、第２半導体層の膜厚が厚い場合と比較して、スイッチング特性が改善される。
【００２１】
請求項７に記載の発明によれば、第２半導体層と第３半導体層とのバンドギャップの差が、第２半導体層のバンドギャップの５％以下の場合と比較して、光取り出し効率が向上する。
【００２２】
請求項８及び請求項９に記載の発明によれば、本構成を有しない場合と比較して、画像の画質が向上される。
【図面の簡単な説明】
【００２３】
【図１】第１の実施の形態に係る画像形成装置の一例の概略を示す概略構成図である。
【図２】第１の実施の形態に係る光源ヘッドの一例の内部構成を示す概略断面図である。
【図３】第１の実施の形態に係る半導体発光素子アレイの一例の外観を示す斜視図である。
【図４】第１の実施の形態に係る半導体発光素子の一例の概略構成を示す断面図、各半導体層のＡｌ組成比を示す図、及び各半導体層のバンドギャップを示す図である。
【図５】第２の実施の形態に係る半導体発光素子の一例の概略構成を示す断面図、各半導体層のＡｌ組成比を示す図、及び各半導体層のバンドギャップを示す図である。
【図６】第３の実施の形態に係る半導体発光素子の一例の概略構成を示す断面図、各半導体層のＡｌ組成比を示す図、及び各半導体層のバンドギャップを示す図である。
【図７】第４の実施の形態に係る半導体発光素子の一例の概略構成を示す断面図、各半導体層のＡｌ組成比を示す図、及び各半導体層の不純物濃度を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
［第１の実施の形態］
図１に、本実施の形態の画像形成装置の一例の概略を示す概略構成図を示す。図２に、本実施の形態の光源ヘッドの一例の内部構成を示す概略断面図を示す。図３に、本実施の形態に係る半導体発光素子アレイの一例の外観を示す斜視図を示す。
【００２５】
本実施形態に係る画像形成装置１０は、図１に示すように、矢印Ａ方向に回転する感光体１２を備えている。
【００２６】
この感光体１２の周囲には、感光体１２の回転方向に沿って、帯電器１４、光源ヘッド１６（露光手段の一例）、現像器１８（現像手段の一例）、転写体２０（転写手段の一例）、クリーナ２２、及びイレーズランプ２４が順に配設されている。帯電器１４は、感光体１２表面を帯電する。光源ヘッド１６は、帯電器１４により帯電された感光体１２表面に静電潜像を形成するために露光するためのものである。現像器１８は、トナー像を形成するために静電潜像を現像剤により現像する。転写体２０は、トナー像を用紙２８（記録媒体の一例）に転写する。クリーナ２２は、転写後に感光体１２の残存した残トナーを除去する。イレーズランプ２４は、感光体１２を除電し電位を均一化する。
【００２７】
すなわち、感光体１２は、帯電器１４によって表面が帯電された後、光源ヘッド１６によって光ビームが照射されて、感光体１２上に静電潜像が形成される。なお、光源ヘッド１６は駆動部（図示省略）と接続されており、駆動部によって半導体発光素子１００の点灯を制御して、画像データに基づいて光ビームを出射するようになっている。
【００２８】
形成された潜像には、現像器１８によってトナーが供給されて、感光体１２上にトナー像が形成される。感光体１２上のトナー像は、転写体２０によって、搬送されてきた用紙２８に転写される。転写後に感光体１２に残留しているトナーはクリーナ２２によって除去され、イレーズランプ２４によって除電された後、再び帯電器１４によって帯電されて、同様の処理を繰り返す。
【００２９】
一方、トナー像が転写された用紙２８は、加圧ローラ３０Ａと加熱ローラ３０Ｂからなる定着器３０（定着手段の一例）に搬送されて定着処理が施される。これにより、トナー像が定着されて、用紙２８上に所望の画像が形成される。画像が形成された用紙２８は装置外へ排出される。
【００３０】
次に、本実施の形態の光源ヘッド１６の構成を詳細に説明する。本実施の形態の光源ヘッド１６は、ＳＬＥＤ（Ｓｅｌｆ−ｓｃａｎｎｉｎｇ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ：自己走査型ＬＥＤ）を用いている。ＳＬＥＤは、ＬＥＤアレイとその駆動部分を一体化したものであり、複数のサイリスタ構造を有する発光部（半導体発光素子１００、詳細後述）を備えている。図２に示すように、光源ヘッド１６は、半導体発光素子アレイ５０と、実装基板５２と、ロッドレンズアレイ５４と、を備えている。実装基板５２は、半導体発光素子アレイ５０を支持するとともに、半導体発光素子アレイ５０の駆動を制御する各種信号を供給するための回路（図示省略）とが実装される。ロッドレンズアレイ５４は、セルフォック（登録商標）レンズアレイ等のである。
【００３１】
実装基板５２は、半導体発光素子アレイ５０の取り付け面を感光体１２に対向させて、ハウジング５６内に配設され、板バネ５８によって支持されている。
【００３２】
半導体発光素子アレイ５０は、図３に示すように、例えば、感光体１２の軸線方向に沿って当該軸線方向の解像度に応じて、複数の半導体発光素子１００が配列されたチップ６２が、さらに複数個直列に配列されている。半導体発光素子アレイ５０は、感光体１２の軸線方向に、予め定められた解像度で光ビームを照射するようになっている。
【００３３】
なお、本実施の形態では、チップ６２が複数個直列に１次元状に配列された例を示したが、これに限らず、複数列に分けて２次元状に配置してもよい。例えば千鳥状に配置する場合には、複数のチップ６２は、感光体１２の軸線方向に沿って並ぶように一列に配置されると共に、当該軸線方向と交わる方向に一定間隔ずらして二列に配置される。複数のチップ６２単位に分けられていても、複数の半導体発光素子１００の各々は、互いに隣接する２つの半導体発光素子１００の感光体１２の軸線方向の間隔が、ほぼ一定の間隔となるように配列されている。
【００３４】
ロッドレンズアレイ５４は、図２に示すように、ホルダー６４によって支持されており、各半導体発光素子１００から出射された光ビームを感光体１２上に結像させる。
【００３５】
次に、本実施の形態の半導体発光素子１００について詳細に説明する。
【００３６】
まず、本実施の形態の半導体発光素子１００の概略構成について説明する。図４には、本実施の形態の半導体発光素子１００の一例の概略構成の断面図、各半導体層のＡｌ組成比、及び各半導体層のバンドギャップを示す。なお、本実施の形態では、半導体発光素子１００を、ＡｌｘＧａ１−ｘＡｓ系の、基板側からＰＮＰＮ型の発光サイリスタとした場合を示している。以下では、ＡｌｘＧａ１−ｘＡｓ系の半導体層におけるＡｌの組成比率（ｘ）をＡｌ組成比という。ＡｌｘＧａ１−ｘＡｓ系の半導体層では、バンドギャップの大きさ（幅）は、Ａｌ組成比に依存し、Ａｌ組成比が高くなると、バンドギャップは大きく（幅が広く）なる。
【００３７】
半導体発光素子１００は、基板１０２、アノード層１０４、ｎ型ゲート層１０６、ｐ型ゲート層１０８、及びカソード層１１０がこの順に積層されている。本実施の形態の半導体発光素子１００では、一例として、ｐ型の場合は、不純物としてＺｎをドープしており、ｎ型の場合は、不純物としてＳｉをドープしている。
【００３８】
図４に示すように、本実施の形態の半導体発光素子１００は、ｐ型のＧａＡｓ系の基板１０２上に、アノードとして機能するｐ型のアノード層１０４が積層されている。本実施の形態のアノード層１０４は、図４に示すように、Ａｌ組成比が０．３０で、バンドギャップが１．８０ｅＶである。本実施の形態のアノード層１０４の膜厚は、１．３０μｍである。
【００３９】
また、基板１０２の裏側（アノード層１０４が積層されている側と反対側）には、アノード電極１２０が設けられている。
【００４０】
アノード層１０４上には、ｎ型ゲート層１０６が積層されている。本実施の形態のｎ型ゲート層１０６は、図４に示すように、Ａｌ組成比が０．２５で、バンドギャップが１．７５ｅＶである。ｎ型ゲート層１０６は、アノード層１０４よりもバンドギャップが小さく（幅が狭く）、また、ｐ型ゲート層１０８よりもバンドギャップが大きい。本実施の形態のｎ型ゲート層１０６の膜厚は、０．２８μｍである。
【００４１】
また、ｎ型ゲート層１０６上には、ｐ型ゲート層１０８が積層されている。本実施の形態の半導体発光素子１００では、ｐ型ゲート層１０８が発光層として機能する。本実施の形態のｐ型ゲート層１０８は、図４に示すように、Ａｌ組成比が０．１４で、バンドギャップが１．６０ｅＶである。本実施の形態のｐ型ゲート層１０８の膜厚は、０．６０μｍである。ｐ型ゲート層１０８の上部（ｎ型ゲート層１０６と接する側と反対側）の一部の領域には、ゲート電極１２２が設けられている。
【００４２】
ｐ型ゲート層１０８上のゲート電極１２２が設けられていない領域上には、カソード層１１０が積層されている。本実施の形態のカソード層１１０は、アノード層１０４とＡｌ組成比及びバンドギャップが同じである。具体的には、カソード層１１０は、図４に示すように、Ａｌ組成比が０．３０で、バンドギャップが１．８０ｅＶである。本実施の形態のカソード層１１０の膜厚は、０．５１μｍである。
【００４３】
カソード層１１０の上部（ｐ型ゲート層１０８と接する側と反対側）には、カソード電極１２４が設けられている。
【００４４】
本実施の形態の半導体発光素子１００では、カソード層１１０の上部の面が発光面となる。
【００４５】
半導体発光素子１００の上記各半導体層の結晶成長には、例えば、ＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法が適用される。
【００４６】
半導体発光素子１００のゲート電極１２２が設けられているｐ型ゲート層１０８の一部の領域は、例えば、カソード層１１０の一部の領域以外をマスクで覆い、ウエットエッチングによりカソード層１１０及びｐ型ゲート層１０８の上記一部の領域を削り取ることで、ｐ型ゲート層１０８の上面から０．１０μｍだけ下方にゲート電極１２２を設置する面が形成されている。なお、ウエットエッチングによる削り量がばらつく場合、上記膜厚が薄くなるほど、ｐ型ゲート層１０８の上記一部の領域の水平方向のシート抵抗のばらつきが大きくなる。つまり、上記膜厚をｔ、削り量ばらつきを±Δとすると、シート抵抗は（ｔ±Δ）に反比例するため、削り量ばらつきによるシート抵抗のばらつきは（１／（１−Δ／ｔ）−１（１＋Δ／ｔ））に比例し、このシート抵抗のばらつきはｔが小さいほど大きくなる。具体的には、ウエットエッチングの削り量が０．６１μｍの場合、削り量の精度が７％のときにシート抵抗が１．５倍までばらつくことを許容すると、ｐ型ゲート層１０８は０．３１μｍ以上厚くする必要がある。つまり、シート抵抗のバラツキを抑えるために、ｐ型ゲート層１０８の膜厚に下限値が存在する。
【００４７】
次に、本実施の形態の半導体発光素子１００の作用について詳細に説明する。
【００４８】
半導体発光素子１００では、ゲート電極１２２に信号（電圧）を印加し、ゲート電極１２２からカソード電極１２４へゲート電流を流すことにより、アノード電極１２０とカソード電極１２４との間を導通させる。これにより、発光層（ｐ型ゲート層１０８）内では、発光層内のキャリア（正孔）と、ｎ型ゲート層１０６から移動してきたキャリア（電子）とが再結合する。再結合により発光した光は、発光面から出射される。
【００４９】
一般的に従来の発光サイリスタは、導通状態では、ｐ型及びｎ型のゲート層に過剰のキャリアが蓄積されているため、全ゲート層（ｐ型及びｎ型）が発光層として機能する。
【００５０】
一方、本実施の形態の半導体発光素子１００では、ｎ型ゲート層１０６のＡｌ組成比をｐ型ゲート層１０８よりも高くすることにより、バンドギャップをｐ型ゲート層１０８よりも大きくしている。
【００５１】
これにより、両ゲート層のうち、ｎ型ゲート層１０６よりもバンドギャップが小さいｐ型ゲート層１０８が発光層として機能する。
【００５２】
上述したように、一般的に従来の半導体発光素子では、ｐ型及びｎ型のゲート層が発光層として機能するのに対して、本実施の形態の半導体発光素子１００では、一方のゲート層（ｐ型ゲート層１０８）が発光層として機能する。本実施の形態の半導体発光素子１００では、一方のゲート層を発光層として機能させるため、従来の半導体発光素子に比べて、発光層の厚さが薄くなる。
【００５３】
半導体発光素子では、発光層を薄くすることにより、発光層自身による光吸収を抑制することができるため、光取り出し効率を向上させることができる。また、発光層を薄くすることにより、キャリア閉じ込め効果が向上する。
【００５４】
従って、本実施の形態の半導体発光素子１００は、光取り出し効率及びキャリア閉じ込め効果が向上するため、発光効率が向上する。
【００５５】
一般に、ＰＮＰＮ型の発光サイリスタは、発光サイリスタ下部のｐ−ｎ−ｐトランジスタ及び上部のｎ−ｐ−ｎトランジスタを有している。本実施の形態の半導体発光素子１００では、アノード層１０４、ｎ型ゲート層１０６、及びｐ型ゲート層１０８によるｐ−ｎ−ｐトランジスタと、ｎ型ゲート層１０６、ｐ型ゲート層１０８、及びカソード層１１０によるｎ−ｐ−ｎトランジスタとを有している。
【００５６】
ゲート電極に流れるゲート電流Ｉｇでスイッチング特性を制御する発光サイリスタの場合、閾値電圧Ｖｔｈ（オフ状態からオン状態へ変化する点弧電圧）は、下記（１）式の傾向を示す。なお、下記（１）式において、α１は発光サイリスタ下部のｐ−ｎ−ｐトランジスタの電流利得、α２は発光サイリスタ上部のｎ−ｐ−ｎトランジスタの電流利得、Ｖｄは拡散電位、及びδは電圧降下を示している。
【００５７】
Ｖｔｈ＝Ｖｄ×（１−α１−α２×Ｉｇ／Ｉ−δ）    ・・・（１）
（１）式の右辺第４項より、ｎ−ｐ−ｎトランジスタの電流利得α２とゲート電流Ｉｇとが閾値電圧Ｖｔｈに影響を与えることがわかる。電流利得α２が小さくなると、閾値電圧Ｖｔｈは大きくなる。また、ゲート電流Ｉｇが小さくなると、閾値電圧Ｖｔｈは大きくなる。
【００５８】
本実施の形態の半導体発光素子１００では、ｐ型ゲート層１０８のＡｌ組成比をｎ型ゲート層１０６よりも小さくしているため、ゲート電極１２２の接触抵抗とシート抵抗を低減させるだけではなく、抵抗によるゲート電流Ｉｇの低減を抑制することができる。従って、本実施の形態の半導体発光素子１００では、閾値電圧Ｖｔｈの増大を抑制することができ、閾値電圧Ｖｔｈを低く抑えることができる。従って、本実施の形態の半導体発光素子１００は、スイッチング特性の低下を抑制する。なお、ｐ−ｎ−ｐトランジスタ及びｎ−ｐ−ｎトランジスタそれぞれのベースに相当する、ｎ型ゲート層１０６及びｐ型ゲート層１０８は、電流利得α１及びα２を大きくするために、膜厚を薄くする方が好ましい。
【００５９】
このように、本実施の形態の半導体発光素子１００では、ｎ型ゲート層１０６のバンドギャップが、ｐ型ゲート層１０８よりも大きく、また、アノード層１０４よりも小さい。これにより、本実施の形態の半導体発光素子１００では、全ゲート層（ｎ型及びｐ型）を発光層とした場合と比べて、スイッチング特性の低下を抑制しつつ、光取り出し効率が向上される。
【００６０】
また、発光層を薄くするために半導体層を薄くすると逆耐圧特性が悪化する場合があるが、本実施の形態の半導体発光素子１００では、一方のゲート層（ｐ型ゲート層１０８）を発光層とすることにより、発光層を薄くしているため、逆耐圧特性の悪化が抑制される。
［第２の実施の形態］
本実施の形態は、上記第１の実施の形態と略同様の構成及び動作を含むため、略同様の構成及び動作については、ここでは詳細な説明を省略する。本実施の形態では、上記第１の実施の形態と半導体発光素子１００が異なるため、本実施の形態の半導体発光素子１００について詳細に説明する。
【００６１】
図５には、本実施の形態の半導体発光素子１００の一例の概略構成の断面図、各半導体層のＡｌ組成比、及び各半導体層のバンドギャップを示す。本実施の形態の半導体発光素子１００は、障壁層１０５を備えている点で、第１の実施の形態と異なっている。
【００６２】
図５に示すように、本実施の形態の半導体発光素子１００は、基板１０２、アノード層１０４、障壁層１０５、ｎ型ゲート層１０６、ｐ型ゲート層１０８、及びカソード層１１０がこの順に積層されている。
【００６３】
障壁層１０５は、アノード層１０４とｎ型ゲート層１０６との間に積層されている。本実施の形態の障壁層１０５は、ｐ型のＡｌｘＧａ１−ｘＡｓ系の半導体層であり、図５に示すように、Ａｌ組成比が０．９０で、バンドギャップが２．１０Ｖである。障壁層１０５は、アノード層１０４よりもバンドギャップが大きい。
【００６４】
本実施の形態の障壁層１０５の膜厚は、０．０５μｍである。なお、本実施の形態の障壁層１０５は、アノード層１０４と共にアノードとして機能するため、本実施の形態の障壁層１０５の膜厚とアノード層１０４の膜厚とを加算した値が、第１の実施の形態のアノード層１０４の膜厚以下とすることが好ましい。
【００６５】
ｎ型ゲート層１０６からアノード層１０４へのキャリア（電子）の漏れ出しは、アノード層１０４とｎ型ゲート層１０６とのバンドギャップの差（エネルギー障壁）に依存する。アノード層１０４のバンドギャップよりもｎ型ゲート層１０６のバンドギャップが小さく、エネルギー障壁が大きいほど、キャリアの漏れ出しは抑制される。
【００６６】
従来の半導体発光素子のように両ゲート層（ｐ型及びｎ型）を発光層とした場合は、アノード層と接するｎ型ゲート層のバンドギャップは、ｐ型ゲート層のバンドギャップと同じである。従来の半導体発光素子においてｎ型ゲート層のバンドギャップは、本実施の形態のｐ型ゲート層１０８のバンドギャップを適用すると１．６０ｅＶになる。
【００６７】
一方、本実施の形態の半導体発光素子１００のｎ型ゲート層１０６のバンドギャップは、ｐ型ゲート層１０８のバンドギャップよりも大きい。そのため、従来の半導体発光素子に比べて、アノード層１０４とｎ型ゲート層１０６とのバンドギャップの差が小さい。そこで、本実施の形態の半導体発光素子１００は、アノード層１０４とｎ型ゲート層１０６との間に、アノード層１０４よりもバンドギャップが大きい障壁層１０５を備えた。障壁層１０５のバンドギャップとｎ型ゲート層１０６のバンドギャップとの差がエネルギー障壁となる。ｎ型ゲート層１０６からのキャリアの漏れ出しは、エネルギー障壁に依存し、エネルギー障壁が大きいほど、キャリアの漏れ出しが抑制される。
【００６８】
本実施の形態の半導体発光素子１００では、アノード層１０４よりも障壁層１０５のバンドギャップが大きいため、障壁層１０５を備えていない場合に比べてエネルギー障壁が大きい。エネルギー障壁が大きいため、本実施の形態の半導体発光素子１００では、ｎ型ゲート層１０６からのキャリアの漏れ出しが抑制される。さらに、本実施の形態の半導体発光素子１００では、キャリアの漏れ出しが抑制されるため発光効率が向上する。
【００６９】
このように本実施の形態の半導体発光素子１００では、アノード層１０４よりもバンドギャップが大きい障壁層１０５を備えることにより、障壁層１０５を備えていない場合に比べて、エネルギー障壁が大きくなる。
【００７０】
障壁層１０５を設けることにより、ｎ型ゲート層１０６からアノード層１０４へのキャリアの漏れ出しは抑制されるが、上述しように、エネルギー障壁が大きいほどキャリアの漏れ出しは抑制される。そのため、本実施の形態の半導体発光素子１００では、上述の従来の半導体発光素子が有するエネルギー障壁と同等の大きさ以上のエネルギー障壁を得られることが好ましい。エネルギー障壁の大きさは、バンドギャップの差によって定まる。本実施の形態の半導体発光素子１００では、Ａｌ組成比の差によって定まる。
【００７１】
障壁層１０５のＡｌ組成比をｗ、ｐ型ゲート層１０８のＡｌ組成比をｘ、ｎ型ゲート層１０６のＡｌ組成比をｙ、及びアノード層１０４のＡｌ組成比をｚとすると、障壁層１０５のＡｌ組成比は、下記（２）式を満たすことが好ましい。
ｗ−ｙ≧ｚ−ｘ    ・・・（２）
上記（２）式より、下記（３）式が得られる。
ｗ≧ｚ−ｘ＋ｙ    ・・・（３）
なお、上記（３）式は、各半導体層のバンドギャップに対しても同様となる。
【００７２】
本実施の形態のＡｌ組成比におけるエネルギー障壁を挙げて具体的に説明する。エネルギー障壁をΔＥｃとすると、エネルギー障壁ΔＥｃは、下記（４）式で表される。
【００７３】
ΔＥｃ〜１．４０＋１．１×（Ａｌ組成比の差）  ［ｅＶ］      ・・・（４）
ｎ型ゲート層のＡｌ組成比が０．１４の場合のアノード層１０４とのエネルギー障壁ΔＥｃは、（４）式より、ΔＥｃ＝１．４０＋１．１×（０．３０−０．１４）＝１．５８ｅｖとなる。一方、ｎ型ゲート層のＡｌ組成比が０．２５の場合のアノード層１０４とのエネルギー障壁ΔＥｃは、（４）式より、ΔＥｃ＝１．４０＋１．１×（０．３０−０．２５）＝１．４６ｅＶとなる。このように、ｎ型ゲート層のＡｌ組成比が０．２５の場合の方が、エネルギー障壁ΔＥｃは小さくなる。
【００７４】
ｎ型ゲート層のＡｌ組成比が０．２５の場合に、ｎ型ゲート層のＡｌ組成比が０．１４の場合のエネルギー障壁ΔＥｃ＝１．５８ｅＶ以上のエネルギー障壁ΔＥｃを得るためには、下記（５）式を満たせばよい。
１．４０＋１．１×（ｗ−０．２５）≧１．５８    ・・・（５）
上記（５）式より、下記（６）式が得られる。
Ｗ≧０．４１      ・・・（６）
なお、本実施の形態の半導体発光素子１００では、上述のように障壁層１０５のＡｌ組成比Ｗは、０．９であり、上記（６）式を満たしている。従って、本実施の形態の半導体発光素子１００では、ｎ型ゲート層１０６からアノード層１０４へのキャリアの漏れ出しが適切に抑制される。
［第３の実施の形態］
本実施の形態は、上記第１の実施の形態と略同様の構成及び動作を含むため、略同様の構成及び動作については、ここでは詳細な説明を省略する。本実施の形態では、上記第１の実施の形態と半導体発光素子１００が異なるため、本実施の形態の半導体発光素子１００について詳細に説明する。
【００７５】
図６には、本実施の形態の半導体発光素子１００の一例の概略構成の断面図、各半導体層のＡｌ組成比、及び各半導体層のバンドギャップを示す。本実施の形態の半導体発光素子１００は、第１の実施の形態のアノード層１０４に替わり、アノードとして機能するＤＢＲ（Ｄｉｓｔｒｉｂｕｔｅｄ  Ｂｒａｇｇ  Ｒｅｆｌｅｃｔｏｒ）層２０４を備える点で、第１の実施の形態と異なっている。
【００７６】
図６に示すように、本実施の形態の半導体発光素子１００は、基板１０２、ＤＢＲ層２０４、ｎ型ゲート層１０６、ｐ型ゲート層１０８、及びカソード層１１０がこの順に積層されている。
【００７７】
ＤＢＲ層２０４は、膜厚がそれぞれ０．２５λとされ、かつ屈折率が互いに異なる２種類の半導体膜が交互に繰り返し積層された多層膜反射鏡である。なお、ＤＢＲ層２０４の高屈折率の半導体膜及び低屈折率の半導体膜の膜厚をそれぞれ０．２５λとすることで、基準波長λの光に対する反射率が最大となる。なお、基準波長λは、発光層となるｐ型ゲート層１０８（詳細後述）から出射される光の真空中でのピーク波長（すなわち、自然発光スペクトルのピーク波長）λ０を各半導体層の屈折率ｎで割った値（λ＝λ０／ｎ）である。つまりλは、ｐ型ゲート層１０８から発せられる光がＤＢＲ層２０４内を伝搬する際のピーク波長である。
【００７８】
本実施の形態のＤＢＲ層２０４は、Ａｌ組成比が０．３０の低屈折率の半導体膜と、Ａｌ組成比が０．９０の高屈折率の半導体膜とのペアを複数備える。具体的一例として、本実施の形態のＤＢＲ層２０４では、半導体膜のペアが１０．５ペア繰り返して積層されている。具体的には、ｐ型のＡｌ０．３Ｇａ０．８Ａｓである半導体膜の合計の膜数は１０膜、ｐ型のＡｌ０．９Ｇａ０．１Ａｓである半導体膜の合計の膜数は１１膜である。
【００７９】
本実施の形態のＤＢＲ層２０４では、Ａｌ組成比が高い高屈折率の半導体膜が、ｎ型ゲート層１０６と接するように積層されている。本実施の形態のＤＢＲ層２０４では、ｐ型のＡｌ０．９Ｇａ０．１Ａｓである半導体膜が、ｎ型ゲート層１０６と接している。
【００８０】
ＤＢＲ層２０４は、アノードとして機能する。また、ＤＢＲ層２０４は、発光層であるｐ型ゲート層１０８から下部側（基板１０２側）に放射される光を上部の発光面に向けて反射させる機能を有する。
【００８１】
ｐ型ゲート層１０８で発光された光は、ｐ型ゲート層１０８を中心に放射される。アノードが単一の半導体層の場合は、ｐ型ゲート層１０８から上部に向けて放射された光が発光面から取り出される。これに対して本実施の形態の半導体発光素子１００では、ｐ型ゲート層１０８から下部側に放射される光をＤＢＲ層２０４が上部の発光面に向けて反射させるため、発光面から取り出される光の光量が多くなり、光取り出し効率が向上する。
【００８２】
また、ｎ型ゲート層１０６は、ｐ型ゲート層１０８からの放射光のエネルギーよりバンドギャップが大きいので、ＤＢＲ層２０４で反射される光は、吸収されにくい。そのため、本実施の形態の半導体発光素子１００では、従来の半導体発光素子（両ゲート層（ｐ型及びｎ型）のバンドギャップが同じ）にＤＢＲ層を設けた場合に比べて、より光取り出し効率が向上する。
【００８３】
なお、本実施の形態の半導体発光素子１００では、アノードとして、第１の実施の形態におけるアノード層１０４の替わりにＤＢＲ層２０４を設けたが、アノードを全てＤＢＲ層としなくてもよい。例えば、第１の実施の形態におけるアノード層１０４と本実施の形態におけるＤＢＲ層２０４とを組み合わせても良いし、第１の実施の形態におけるアノード層１０４の一部をＤＢＲ層としてもよい。このようにアノードをＤＢＲ層及び非ＤＢＲ層（単一膜等）とする場合は、ｎ型ゲート層１０６と接する領域をＤＢＲ層とし、基板１０２と接する領域を非ＤＢＲ層とすることが好ましい。
［第４の実施の形態］
本実施の形態は、上記第１の実施の形態と略同様の構成及び動作を含むため、略同様の構成及び動作については、ここでは詳細な説明を省略する。本実施の形態では、上記第１の実施の形態と半導体発光素子１００が異なるため、本実施の形態の半導体発光素子１００について詳細に説明する。
【００８４】
図７には、本実施の形態の半導体発光素子１００の一例の概略構成の断面図、各半導体層のＡｌ組成比、及び各半導体層の不純物濃度を示す。本実施の形態の半導体発光素子１００は、第１の実施の形態のｐ型ゲート層１０８に替わり、第１ｐ型ゲート層１０８Ａ及び第２ｐ型ゲート層１０８Ｂを備えている点で、第１の実施の形態の半導体発光素子１００と異なっている。また、本実施の形態は、上記第３の実施の形態と同様に、アノードとして第１の実施の形態のアノード層１０４に替わりＤＢＲ層２０４を備えている。
【００８５】
図７に示すように、本実施の形態の半導体発光素子１００は、基板１０２、ＤＢＲ層２０４、ｎ型ゲート層１０６、第１ｐ型ゲート層１０８Ａ、第２ｐ型ゲート層１０８Ｂ、及びカソード層１１０がこの順に積層されている。
【００８６】
図７に示すように、第１ｐ型ゲート層１０８Ａ及び第２ｐ型ゲート層１０８Ｂは、いずれもＡｌ組成比が０．１４であり、バンドギャップは１．６０ｅＶである。本実施の形態では、第１ｐ型ゲート層１０８Ａ及び第２ｐ型ゲート層１０８Ｂが発光層として機能する。
【００８７】
また、ｐ型ゲート層１０８Ａの不純物濃度は、１×１０１５ｃｍ−３であり、ｐ型ゲート層１０８Ｂの不純物濃度は、２×１０１７ｃｍ−３である。
【００８８】
本実施の形態の第１ｐ型ゲート層１０８Ａの膜厚は、０．２２μｍであり、第２ｐ型ゲート層１０８Ｂの膜厚は、０．３８μｍである。具体的一例として、本実施の形態では、第１ｐ型ゲート層１０８Ａ及び第２ｐ型ゲート層１０８Ｂの膜厚は、第１の実施の形態のｐ型ゲート層１０８の１／２としている。なお、第１ｐ型ゲート層１０８Ａ及び第２ｐ型ゲート層１０８Ｂの膜厚は、特に限定されないが、両膜厚を加算した値が、第１の実施の形態のｐ型ゲート層１０８の膜厚以下であることが好ましい。
【００８９】
発光層の不純物濃度が高い場合は、発光に寄与しない不純物による再結合が発生するため、発光効率が低下する。一方、発光層の不純物濃度が低い場合は、ゲート電極１２２との接触抵抗やシート抵抗が悪化する。
【００９０】
本実施の形態の半導体発光素子１００では、ゲート電極１２２と接触する第２ｐ型ゲート層１０８Ｂの不純物濃度は、第１ｐ型ゲート層１０８Ａよりも高い（具体的一例として、上記第１実施形態のｐ型ゲート層１０８と同様）。そのため、ゲート電極１２２との接触抵抗やシート抵抗の悪化が抑制される。
【００９１】
一方、本実施の形態の半導体発光素子１００では、第１ｐ型ゲート層１０８Ａの不純物濃度が、第２ｐ型ゲート層１０８Ｂよりも低いため、発光に寄与しない不純物が少なくなり、再結合の発生が抑制されるため、発光効率が向上する。
【００９２】
このように本実施の形態の半導体発光素子１００では、ｐ型のゲート層をｎ型ゲート層１０６に接する第１ｐ型ゲート層１０８Ａ、及びゲート電極１２２に接する第２ｐ型ゲート層１０８Ｂの積層とし、第１ｐ型ゲート層１０８Ａの不純物濃度を第２ｐ型ゲート層１０８Ｂの不純物濃度よりも低くしている。これにより、本実施の形態の半導体発光素子１００では、ゲート層の抵抗を悪化させることなく、発光効率が向上する。
【００９３】
なお、第１ｐ型ゲート層１０８Ａの不純物濃度をどの程度低くするかは、本実施の形態に限られない。第１ｐ型ゲート層１０８Ａの不純物濃度は、第１ｐ型ゲート層１０８Ｂよりも低ければ、再結合を抑制するという効果が得られる。また、第１ｐ型ゲート層１０８Ａの不純物濃度は「０」、すなわちノンドープであってもよい。なお、ノンドープとした場合は、実質的には、第２ｐ型ゲート層１０８Ｂに不純物をドープする際に、多少の不純物が第１ｐ型ゲート層１０８Ａにドープされることになる。
【００９４】
以上説明したように、上記各実施の形態の半導体発光素子１００は、ｐ型ゲート層１０８（１０８Ａ、１０８Ｂ）とアノード層１０４との間に設けられたｎ型ゲート層１０６のバンドギャップが、アノード層１０４よりも小さく、また、ｐ型ゲート層１０８（１０８Ａ、１０８Ｂ）よりも大きい。これにより、ゲート層のうち、一方のｐ型ゲート層１０８（１０８Ａ、１０８Ｂ）を発光層として機能させるため、発光層が薄くなる。また、ｐ型ゲート層１０８（１０８Ａ、１０８Ｂ）のＡｌ組成比が低いため、ゲート電極１２２との接触抵抗及びシート抵抗を低減し、また、ゲート電流Ｉｇを低減するので、閾値電圧Ｖｔｈの増大が抑制される。
【００９５】
従って、本実施の形態の半導体発光素子１００では、全ゲート層（ｐ型及びｎ型）を発光層とした場合と比べて、スイッチング特性の低下を抑制しつつ、光取り出し効率が向上する。
【００９６】
なお、本実施の形態は、本発明の一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。例えば、上記各実施の形態を組み合わせて用いてもよい。
【００９７】
また例えば、各半導体層のバンドギャップ（Ａｌ組成比）は、上記各実施の形態に限定されない。例えば、ｎ型ゲート層１０６のバンドギャップは、ｎ型ゲート層１０６とｐ型ゲート層１０８とのバンドギャップの差が小さいと、両ゲート層（ｐ型及びｎ型）が発光してしまうため、一方のゲート層（ｐ型ゲート層１０８）を発光層とするように定めればよい。例えば、特許文献２として記載した特開２００７−１８０４６０号公報には、ＡｌＧａＡｓ系材料を用いた半導体層では、バンドギャップの差が５％以内であれば、実質的な違いがなく、略同一であることが記載されている。従って、ｎ型ゲート層１０６とｐ型のゲート層１０８とのバンドギャップの差は、ｎ型ゲート層１０６のバンドギャップの５％を超えていることが好ましい。なお、ｎ型ゲート層１０６とアノード層１０４とのバンドギャップの差が小さいとアノード層１０４へのキャリアの漏れ出しが起きるため、ｎ型ゲート層１０６は、キャリアの漏れ出しの抑制を考慮して、半導体発光素子１００の特性に応じて定めることが好ましい。また、ｎ型ゲート層１０６及びｐ型ゲート層１０８の膜厚と不純物濃度との関係は、上記各実施の形態に限定されない。ｎ型ゲート層１０６及びｐ型ゲート層１０８の膜厚は、光取り出し効率やスイッチング特性の向上の点から、薄い方が望ましい。一方で、ｐ型ゲート層１０８は、作製上の制約からシート抵抗のばらつきを抑えるため膜厚に下限がある。それに対し、ｎ型ゲート層１０６には作製上の制約からの膜厚の下限はないため、ｎ型ゲート層１０６をｐ型ゲート層１０８より膜厚が薄い構造とすることができる。しかしながら、ｐ型ゲート層１０８よりｎ型ゲート層１０６の膜厚を薄くすると、ｎ型ゲート層１０６の方が空乏層の広がりによるパンチスルー降伏が発生しやすくなる。そこで、ｐ型ゲート層１０８よりｎ型ゲート層１０６の膜厚を薄くした場合には、ｎ型ゲート層１０６の不純物濃度はｐ型ゲート層の不純物濃度に対して高くする必要がある。
【００９８】
また、上記各実施の形態では、半導体発光素子１００が発光サイリスタである場合について説明したがこれに限らず、例えば、発光ダイオードであってもよい。また、本実施の形態では、半導体発光素子１００がＰＮＰＮ型である場合について説明したがこれに限らず、例えば、ＮＰＮＰ型であってもよい。
【００９９】
また、上記各実施の形態では、具体的一例として、ＡｌＧａＡｓ系材料を用いた半導体発光素子１００について説明したがこれに限らず、ＩｎＧａＡｓＰ系や、ＡｌＧａＩｎＰ系、及びＩｎＧａＮ／ＧａＮ系材料等を用いた半導体発光素子に対して適用してもよい。
【０１００】
また、上記各実施の形態では、自己走査型の電子写真式の画像形成装置１０の光源ヘッド１６に適用した場合について説明したがこれに限らず、本実施の形態の半導体発光素子１００を他の光源ヘッドや他の画像形成装置に適用するようにしてもよい。また、半導体発光素子１００を、例えば、スキャナ等、他の装置の光源に適用してもよい。
【符号の説明】
【０１０１】
１０  画像形成装置
１６  光源ヘッド
１００  半導体発光素子
１０２  基板
１０４  アノード層
１０６  ｎ型ゲート層
１０８  ｐ型ゲート層、１０８Ａ  第１ｐ型ゲート層、１０８Ｂ  第２ｐ型ゲート層
１１０  カソード層
１２０  アノード電極
１２２  ゲート電極
１２４  カソード電極
２０４  ＤＢＲ層
【図１】
2015109417.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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