(57)【要約】【課題】本発明は、電気特性の劣化を低減することが可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。【解決手段】本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、半絶縁性ＳｉＣ基板１上に形成されたチャネル層３と、チャネル層３上の予め定められた領域に形成されたゲート電極９と、チャネル層３上であって、ゲート電極９の一方側と他方側とに各々形成されたソース電極７およびドレイン電極８と、チャネル層３上であって、ゲート電極９、ソース電極７、およびドレイン電極８が形成された領域以外の領域に形成された電子供給層４とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、
基板上に形成されたチャネル層と、
前記チャネル層上の予め定められた領域に形成されたゲート電極と、
前記チャネル層上であって、前記ゲート電極の一方側と他方側とに各々形成されたソース電極およびドレイン電極と、
前記チャネル層上であって、前記ゲート電極、前記ソース電極、および前記ドレイン電極が形成された領域以外の領域に形成された電子供給層と、
を備える、ヘテロ接合電界効果型トランジスタ。
【請求項２】
前記電子供給層は、ＩｎＡｌＮからなることを特徴とする、請求項１に記載のヘテロ接合電界効果型トランジスタ。
【請求項３】
前記ゲート電極は、Ｎｉからなる単層の金属膜であることを特徴とする、請求項１または２に記載のヘテロ接合電界効果型トランジスタ。
【請求項４】
前記チャネル層と、前記ゲート電極および前記電子供給層との間に形成されたキャップ層をさらに備えることを特徴とする、請求項１から３のいずれか１項に記載のヘテロ接合電界効果型トランジスタ。
【請求項５】
前記ゲート電極の上面から、前記電子供給層における前記チャネル層とは反対側の面の一部に渡って連続して覆い、かつ少なくとも前記ドレイン電極側に延伸して形成される補助電極をさらに備えることを特徴とする、請求項１から４のいずれか１項に記載のヘテロ接合電界効果型トランジスタ。
【請求項６】
前記チャネル層の前記ソース電極および前記ドレイン電極が形成された領域下を含み、前記ソース電極および前記ドレイン電極の各々と前記チャネル層との接合界面から前記チャネル層の一部に渡って形成されたｎ型不純物領域をさらに備えることを特徴とする、請求項１から５のいずれか１項に記載のヘテロ接合電界効果型トランジスタ。
【請求項７】
窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、
（ａ）基板上にチャネル層を形成する工程と、
（ｂ）前記チャネル層上の予め定められた領域にソース電極およびドレイン電極を形成する工程と、
（ｃ）前記チャネル層上に、前記ソース電極と前記ドレイン電極との間であって、前記ソース電極および前記ドレイン電極と離間してゲート電極を形成する工程と、
（ｄ）前記チャネル層上であって、前記ゲート電極、前記ソース電極、および前記ドレイン電極が形成された領域以外の領域に電子供給層を形成する工程と、
を備える、ヘテロ接合電界効果型トランジスタの製造方法。
【請求項８】
前記工程（ｄ）において、前記電子供給層はＩｎＡｌＮからなることを特徴とする、請求項７に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項９】
前記工程（ｃ）において、前記ゲート電極はＮｉからなる単層の金属膜であることを特徴とする、請求項７または８に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１０】
前記工程（ａ）と前記工程（ｂ）との間において、
（ｅ）チャネル層上にキャップ層を形成する工程
をさらに備えることを特徴とする、請求項７から９のいずれか１項に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１１】
前記工程（ｄ）の後、
（ｆ）前記ゲート電極の上面から、前記電子供給層における前記チャネル層とは反対側の面の一部に渡って連続して覆い、かつ少なくとも前記ドレイン電極側に延伸して補助電極を形成する工程
をさらに備えることを特徴とする、請求項７から１０のいずれか１項に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１２】
前記工程（ａ）と前記工程（ｂ）との間において、
（ｇ）前記チャネル層の前記ソース電極および前記ドレイン電極を形成すべき領域下を含み、前記ソース電極および前記ドレイン電極の各々と前記チャネル層との接合界面となるべき個所から前記チャネル層の一部に渡って形成されたｎ型不純物領域を形成する工程
をさらに備えることを特徴とする、請求項７から１１のいずれか１項に記載のヘテロ接合電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
従来の窒化物半導体を含む半導体からなるヘテロ接合電界効果型トランジスタにおいて、ノーマリーオフ動作を実現するエンハンスメント型デバイスを作製する際に採用される構造の一つとしてリセスゲート構造が挙げられる。
【０００３】
リセスゲート構造は、埋め込みゲート構造とも呼ばれており、ゲート電極直下に存在する電子供給層の厚さ（以下、膜厚という）を薄くすることによってゲート電極直下の領域における２次元電子ガスの発生を抑制し、ノーマリーオフ動作を実現している。このとき、ゲート電極直下以外の領域についてはできる限り低抵抗であることが望ましく、一定量以上の２次元電子ガスを誘起するためにはゲート電極直下の領域よりも厚い電子供給層が形成される。従って、外見上、ゲート電極が電子供給層に埋め込まれたような構造となる。
【０００４】
上記のリセスゲート構造を実現するために、従来では、エピタキシャル成長法によって厚い電子供給層を形成した後、当該電子供給層のゲート電極直下に対応する領域のみをドライエッチング等によって加工し薄層化（薄膜化）するといった技術が一般的に採用されていた（例えば、特許文献１参照）。
【０００５】
しかし、特許文献１では、トランジスタの閾値電圧がゲート電極直下の電子供給層の膜厚に対して非常に敏感に（反応よく）変化するため、電子供給層をエッチングする時の加工誤差がトランジスタの閾値電圧に大きな影響を及ぼしてしまう。また、構成上、高選択比を利用したエッチストップ層を導入する手法を採用することができず、加工時間のみで電子供給層の膜厚を制御せざるを得ないため、トランジスタの素子ごとに閾値電圧が変動することは大きな問題であった。
【０００６】
上記の問題に対して、高濃度のキャリアを誘起しないように、エピタキシャル成長法によって薄い電子供給層を形成しておき、ゲート電極を形成する領域をマスクパターンによって被覆した状態で、他の領域に対して選択再成長を行うことによって当該他の領域における電子供給層を厚膜化させる技術が開示されている（例えば、特許文献２，３参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１４１０４０号公報
【特許文献２】特開２００８−１２４２６２号公報
【特許文献３】特開２０１１−９４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、ノーマリーオフ動作を実現するために埋め込みゲート構造を採用する場合において、ドライエッチングによるリセス加工を適用するとゲート電極直下に形成される電子供給層の膜厚を高精度に制御することが困難となる。従って、電子供給層の膜厚のバラつきに起因するトランジスタの電気特性の変動が顕著となる他、加工損傷によるトランジスタの特性劣化も起こり得る。
【０００９】
また、選択再成長によるゲート電極領域の埋め込みを行えば上記の問題は解決されるが、特許文献１〜３のいずれの場合においても、ゲート電極を形成すべき領域を選択するために、例えばＳｉＯｘのような誘電体のマスクを形成する必要があり、当該マスク形成が、後にマスクを除去するとはいえゲート電極直下に不純物が混入する要因となる。このような不純物が混入することによって、ゲートリーク電流を増大したり、あるいは電流コラプスが発生したりするなどの特性劣化を招き得るという問題がある。
【００１０】
本発明は、このような問題を解決するためになされたものであり、電気特性の劣化を低減することが可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、基板上に形成されたチャネル層と、チャネル層上の予め定められた領域に形成されたゲート電極と、チャネル層上であって、ゲート電極の一方側と他方側とに各々形成されたソース電極およびドレイン電極と、チャネル層上であって、ゲート電極、ソース電極、およびドレイン電極が形成された領域以外の領域に形成された電子供給層とを備える。
【００１２】
また、本発明によるヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）基板上にチャネル層を形成する工程と、（ｂ）チャネル層上の予め定められた領域にソース電極およびドレイン電極を形成する工程と、（ｃ）チャネル層上に、ソース電極とドレイン電極との間であって、ソース電極およびドレイン電極と離間してゲート電極を形成する工程と、（ｄ）チャネル層上であって、ゲート電極、ソース電極、およびドレイン電極が形成された領域以外の領域に電子供給層を形成する工程とを備える。
【発明の効果】
【００１３】
本発明によると、ヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、基板上に形成されたチャネル層と、チャネル層上の予め定められた領域に形成されたゲート電極と、チャネル層上であって、ゲート電極の一方側と他方側とに各々形成されたソース電極およびドレイン電極と、チャネル層上であって、ゲート電極、ソース電極、およびドレイン電極が形成された領域以外の領域に形成された電子供給層とを備えるため、電気特性の劣化を低減することが可能となる。
【００１４】
また、ヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）基板上にチャネル層を形成する工程と、（ｂ）チャネル層上の予め定められた領域にソース電極およびドレイン電極を形成する工程と、（ｃ）チャネル層上に、ソース電極とドレイン電極との間であって、ソース電極およびドレイン電極と離間してゲート電極を形成する工程と、（ｄ）チャネル層上であって、ゲート電極、ソース電極、およびドレイン電極が形成された領域以外の領域に電子供給層を形成する工程とを備えるため、電気特性の劣化を低減することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。
【図２】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。
【図３】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。
【図４】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。
【図５】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。
【図６】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。
【図７】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。
【図８】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。
【図９】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。
【図１０】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。
【図１１】本発明の実施の形態によるゲート電極形成時における熱処理温度と逆方向リーク電流との関係を示す図である。
【図１２】本発明の実施の形態によるチャネル層とキャップ層との界面に誘起される電子濃度を示す図である。
【図１３】本発明の実施の形態によるチャネル層とキャップ層との界面に誘起される電子濃度を示す図である。
【図１４】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図１５】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図１６】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図１７】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図１８】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図１９】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図２０】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【発明を実施するための形態】
【００１６】
本発明の実施の形態について、図面に基づいて以下に説明する。
【００１７】
＜実施の形態＞
＜構成＞
まず、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構成について説明する。
【００１８】
＜構造１＞
図１は、本実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。
【００１９】
図１に示すように、本実施の形態によるヘテロ接合電界効果型トランジスタは、半絶縁性ＳｉＣ基板１と、半絶縁性ＳｉＣ基板１上に形成されたバッファ層２と、バッファ層２上に形成されたＧａＮからなるチャネル層３とを備えている。
【００２０】
また、チャネル層３上には、Ｉｎ０．１７Ａｌ０．８３Ｎからなる電子供給層４と、Ｔｉ／Ｎｂ／Ｐｔからなるソース電極７およびドレイン電極８と、Ｎｉからなるゲート電極９とを備えている。
【００２１】
電子供給層４は、ソース電極７、ドレイン電極８、およびゲート電極９の形成後、選択再成長によってソース電極７、ドレイン電極８、およびゲート電極９が形成された領域以外の領域に形成される。
【００２２】
ソース電極７およびドレイン電極８が形成された領域下には、オーミックコンタクトを得るために、ｎ型不純物としてＳｉがドーピングされたＳｉ注入領域５，６（ｎ型不純物領域）が各々形成されている。すなわち、Ｓｉ注入領域５，６は、チャネル層３のソース電極７およびドレイン電極８の各々とチャネル層３との接合界面からチャネル層３の一部に渡って形成される。
【００２３】
チャネル層３における電子供給層４との界面には、２次元電子ガス１２が発生する。
【００２４】
ゲート電極９の表面と電子供給層４の一部とを覆うように補助電極１０が形成されている。
【００２５】
半導体表面を保護するために、例えばＳｉＮ等の誘電体からなる表面保護層１１が形成されている。
【００２６】
上記より、本実施の形態によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、半絶縁性ＳｉＣ基板１上に形成されたチャネル層３と、チャネル層３上の予め定められた領域に形成されたゲート電極９と、チャネル層３上であって、ゲート電極９の一方側と他方側とに各々形成されたソース電極７およびドレイン電極８と、チャネル層３上であって、ゲート電極９、ソース電極７、およびドレイン電極８が形成された領域以外の領域に形成された電子供給層４とを備える。また、ゲート電極９の上面から、電子供給層４におけるチャネル層３とは反対側の面の一部に渡って連続して覆うように補助電極１０が形成されている。
【００２７】
なお、チャネル層３上の電子供給層４が形成される領域は、例えばゲート電極９とソース電極７との間であってもよく、ゲート電極９とドレイン電極８との間であってもよく、あるいは、ゲート電極９とソース電極７との間、およびゲート電極９とドレイン電極８との間の両方であってもよい。このように、電子供給層４は、チャネル層３上であって、ゲート電極９、ソース電極７、およびドレイン電極８が形成された領域以外の領域のうちの一部の領域に形成してもよい。
【００２８】
このような構成とすることによって、埋め込まれたゲート電極９から２次元電子ガス１２までの距離を高精度に制御することができるため、トランジスタの閾値電圧の変動を抑制することができる。また、ゲート電極９とチャネル層３との界面に不純物が混入する機会を極めて少なくすることができるため、ゲート電極９とチャネル層３との界面において電子トラップに起因する電気特性の劣化を抑制することができる。さらに、補助電極１０をゲート電極９からドレイン電極８側に延伸して形成することによって、ゲート電極９・ドレイン電極８間に印加される電界を２系統に分散することによって電界集中を防ぐためピーク電界強度が弱くなり、電流コラプスを低減することができ、窒化物半導体からなるヘテロ接合電界効果型トランジスタの電気特性を顕著に改善することが可能となる。
【００２９】
＜構造２＞
図２は、本実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。
【００３０】
図２に示すヘテロ接合電界効果型トランジスタは、チャネル層３と、ゲート電極９および電子供給層４との間にキャップ層１３を備えることを特徴としている。その他の構成は、図１と同様であるため、ここでは説明を省略する。
【００３１】
図２に示すように、チャネル層３上には、Ａｌ０．２８Ｇａ０．７２Ｎからなるキャップ層１３が３ｎｍの膜厚で形成されている。
【００３２】
電子供給層４は、キャップ層１３上であって、ソース電極７、ドレイン電極８、およびゲート電極９が形成される領域以外の領域に形成される。
【００３３】
このような構造とすることによって、図１に示す構造に加えて、ゲート電極９直下に存在するキャップ層の混晶比および膜厚を適切に制御することによって、トランジスタの閾値電圧の絶対値を大きくすることができる。また、エピタキシャル成長後に電極を形成するプロセスを行うためにチャンバーから取り出す際に、２次元電子ガス１２が誘起される半導体表面を大気に曝露させることがないため、ヘテロ界面に導入されるトラップを低減することができる。従って、図２に示す構造は、図１に示す構造に加えて、所望の電圧の閾値に調整することができ、電流コラプス等の電気特性劣化が少ない窒化物半導体からなるヘテロ接合電界効果型トランジスタを実現することが可能となる。
【００３４】
＜変形例＞
なお、上記では、本実施の形態によるヘテロ接合電界効果型トランジスタの代表的な構造（図１，２参照）について説明したが、下記に示すような各構造にしても同様の効果が得られる。以下、本実施の形態によるヘテロ接合電界効果型トランジスタの各変形例について説明する。なお、図３〜７は図１（構造１）の変形例を、図８〜１０は図２（構造２）の変形例を示している。
【００３５】
＜変形例１＞
図１，２において、補助電極１０は、ゲート電極９の上面から電子供給層４の上面の一部に渡って覆うようにソース電極７側およびドレイン電極８側に延伸して形成されているが、これに限るものではない。すなわち、図３，８に示すように、補助電極１０を有さない構造としてもよい。ただし、電界のピーク強度を緩和する効果が得られなくなる点を考慮すれば、電流コラプスの増大は避けられない。従って、図３，８に示す構造は最良の形態とはいえないが、一定の効果を得ることができる。
【００３６】
その他、図４，９に示すように、補助電極１０をドレイン電極８側にのみ延伸して形成する構造としてもよい。すなわち、補助電極１０は、少なくともドレイン電極８側に延伸して形成されていればよい。このような構造であれば、最も大きな電界が発生するゲート電極９・ドレイン電極８間において電界緩和の効果が得られるため、図１，２に示す構造と同様、電流コラプスを低減することが可能となる。
【００３７】
＜変形例２＞
図１，２において、ゲート電極９はＮｉからなる単層の金属膜で形成されるものとして説明したが、異種の金属からなる多層の金属膜で形成することはできない。
【００３８】
図１１は、ゲート電極９の形成時における熱処理温度（アニール温度）と逆方向リーク電流との関係を示す図であり、ゲート電極９がＮｉの単層からなる場合と、Ｎｉ／Ａｕの多層からなる場合とについて示している。図１１に示すように、ゲート電極９が多層からなる場合は、本来であれば半導体層（図１の例ではチャネル層３）と接触すべきでない金属種が、合金化反応によって半導体層に熱拡散することが想定され、特にＮｉ／Ａｕの場合は６５０℃以上程度で漏れ電流（リーク電流）が多くなっている。一方、ゲート電極９がＮｉの単層からなる場合は、８００℃以上程度までは漏れ電流の増大が問題にならない。従って、ゲート電極９は、異種の金属からなる多層で形成するよりも、Ｎｉからなる単層で形成した方がよい。
【００３９】
＜変形例３＞
図１〜４，８，９におけるチャネル層３、キャップ層１３、および電子供給層４のバンドギャップの大きさを各々Ｅ３，Ｅ４，Ｅ５とした場合において、これらがＥ３＜Ｅ４≦Ｅ５という関係を満足すれば、ヘテロ接合電界効果型トランジスタを動作させるのに十分である。従って、必ずしも図１，２で示したようにチャネル層３をＧａＮ、キャップ層１３をＡｌ０．２８Ｇａ０．７２Ｎ、電子供給層４をＩｎ０．１７Ａｌ０．８３Ｎとする必要はなく、チャネル層３およびキャップ層１３については構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２種類の元素からなる化合物で構成されていればよく、電子供給層４については構成する元素の組成が異なるＩｎ，Ａｌ，Ｎの全てを含む化合物で構成されていればよい。例えば、チャネル層３、キャップ層１３、および電子供給層４を構成する化合物半導体を各々ＡｌｘＧａ１−ｘＮ、ＡｌｙＧａ１−ｙＮ、ＩｎｚＡｌ１−ｚＮとすると、０≦ｘ＜１、０＜ｙ＜１、０＜ｚ＜１、ｘ＜ｙ≦１−３ｚ／２という関係を満足する化合物半導体で構成されていればよい。
【００４０】
＜変形例４＞
図２，８〜１０において、キャップ層１３は、Ａｌの混晶比（Ａｌ組成比）が０．２８で膜厚が３ｎｍであるとしているが、これらの値に限定されるものではなく、チャネル層３上にキャップ層１３のみが存在する状況において、チャネル層３とキャップ層１３との界面に誘起される電子濃度が十分に低ければよい。
【００４１】
図１２，１３は、チャネル層３がＧａＮである場合における、キャップ層１３のＡｌ混晶比および膜厚の変化によって界面に誘起される電子濃度を示している。図１２において、等電子濃度分布は、左上のほど電子濃度が低く、右下のほど電子濃度が高いことを示している。また、図１３は、図１２において電子濃度が３×１０１１（ｃｍ−２）となるＡｌ混晶比と膜厚との関係を抜き出したものであり、斜線部分は電子濃度が３×１０１１（ｃｍ−２）未満の領域を示している。
【００４２】
例えば、電子濃度が３×１０１１（ｃｍ−２）未満となる程度に抑えればよいことが経験的に分かっており、図１３に示すように、例えばＡｌ混晶比が０．１６で膜厚が５ｎｍであっても満足することが分かる。
【００４３】
＜変形例５＞
図１において、表面保護層１１は、ソース電極７の上面からドレイン電極８の上面に渡って、電子供給層４および補助電極１０の上面を全て被覆するように形成されているが、これに限るものではない。例えば、図５に示すように、ゲート電極９の上面からドレイン電極８の上面に渡って表面保護層１１を形成し、その他の領域には表面保護層１１を形成しない（すなわち、その他の領域は大気に曝露される）ようにしても一定の効果が得られる。他に、図６に示すように、表面保護層１１を形成しないようにしてもよい。ただし、この場合は、図１の構造とすることによって得られる効果のうちの「電流コラプスを低減する」という効果を発揮することができないため、最良の形態とはいえない。なお、表面保護層１１は、上記ではＳｉＮからなるものとして説明しているが、これに限るものではない。例えば、ＳｉやＡｌの酸化物、窒化物、酸窒化物、あるいはこれらの組み合わせからなる多層膜で形成してもよい。
【００４４】
＜変形例６＞
変形例１〜５で説明した各構造において、チャネル層３およびキャップ層１３がＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素からなる化合物半導体で構成される場合は（例えば、図２，８〜１０参照）、チャネル層３とキャップ層１３との間における格子歪によって電子供給層４に大きな分極効果が発生するため、チャネル層３のキャップ層１３側に高濃度の２次元電子ガス１２を発生させることができる。従って、トランジスタの大電硫化さらには高出力化に有利であり、より好ましい構造である。
【００４５】
＜変形例７＞
ヘテロ接合電界効果型トランジスタは、チャネル層３に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌｘＧａ１−ｘＮはＡｌ組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、変形例５で説明した構造においてチャネル層３に用いるＡｌｘＧａ１−ｘＮは、よりＡｌ組成が高い（ｘが１に近い）方が好ましい。
【００４６】
また、キャップ層１３および電子供給層４に用いる半導体材料のバンドギャップが大きいほど、キャップ層１３や電子供給層４を介してゲート電極９からヘテロ界面へ流れるゲートリーク電流が抑制されるため、キャップ層１３として用いるＡｌｙＧａ１−ｙＮ、および電子供給層４として用いるＩｎｚＡｌ１−ｚＮも同様に、Ａｌ組成がより高い方が好ましい。
【００４７】
＜変形例８＞
図１〜１０において、チャネル層３、キャップ層１３、および電子供給層４は、必ずしも同一組成の１層からなる構造である必要はなく、上述のバンドギャップの大きさについての条件を満たせば、Ｉｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していてもよく、これらが異なる数層からなる多層膜でもよい。また、これらの層には、上記の窒化物半導体においてｎ型、ｐ型となる不純物が含まれていてもよい。
【００４８】
＜変形例９＞
図１〜１０において、半絶縁性ＳｉＣ基板１は、Ｓｉ、サファイア、ＧａＮ、ＡｌＮ等であってもよい。また、例えば基板１としてＧａＮを使用した場合には、基板１上にバッファ層２を形成することなく、基板１上にチャネル層３、電子供給層４等を形成することができる。従って、基板１上には必ずしもバッファ層２を形成する必要はなく、形成しなくてもよい。
【００４９】
＜変形例１０＞
図１〜１０において、ソース電極７およびドレイン電極８は、チャネル層３の電子供給層４側に発生する２次元電子ガス１２とオーミックコンタクトが形成されていれば、必ずしもソース電極７およびドレイン電極８の各々の下にＳｉ注入領域５，６を形成する必要はない。例えば、図７，１０に示すようなソース電極７およびドレイン電極８の各々がチャネル層３の表面あるいはキャップ層１３の表面と接触した構造であってもよい。ただし、ソース電極７およびドレイン電極８の各々の下にＳｉ注入領域５，６が形成されていた方が、チャネル層３の電子供給層４側に発生する２次元電子ガス１２とソース電極７・ドレイン電極８との間における抵抗を低減することができるため、トランジスタの大電流化および高出力化に有利であり、より好ましい構造といえる。なお、Ｓｉ注入領域５，６には必ずしもＳｉを注入する必要はなく、ｎ型不純物が高濃度にドーピングされていることが条件であり、窒化物半導体中でｎ型の不純物準位を形成する材料（Ｏ，Ｃ，Ｎ，空孔等）がドーピングされていればよい。
【００５０】
＜変形例１１＞
図１〜１０において、ソース電極７およびドレイン電極８は、必ずしもＴｉ／Ｎｂ／Ｐｔである必要はなく、オーミック特性が得られれば、Ｔｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属、あるいはこれらの金属から構成される多層膜で形成されていてもよい。
【００５１】
＜変形例１２＞
なお、変形例１〜１２で説明した構造は、全て個々に採用する必要はなく、それぞれを組み合わせた構造としてもよい。
【００５２】
以上では、トランジスタとして動作する必要最小限の要素のみを記載したが、本実施の形態によるヘテロ接合電界効果型トランジスタは、最終的には配線、バイアホール等が形成された構造においてデバイスとして用いられる。
【００５３】
＜製造方法＞
次に、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法について説明する。
【００５４】
図１４〜２０は、本実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。なお、これらの図において、図１〜１０と同一の符号を付した構成要素は同一または対応する構成要素を示すものとする。
【００５５】
まず、図１４に示すように、半絶縁性ＳｉＣ基板１上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法あるいはＭＢＥ（Molecular Beam Epitaxy）法などのエピタキシャル成長法を適用することによって、バッファ層２、およびＧａＮからなるチャネル層３を各々下から順にエピタキシャル成長させる。
【００５６】
次に、図１５に示すように、エピタキシャル成長装置から取り出した基板（図１４に示す構造を有する基板）に対して、フォトリソグラフィ等を利用し、チャネル層３上であって後にソース電極７およびドレイン電極８を形成すべき領域以外の領域に、例えばレジストからなるマスク１４のパターンを形成する。その後、ソース電極７およびドレイン電極８を形成すべき領域に対して、例えばイオン注入法等を用いて、注入ドーズ量１×１０１３〜１×１０１７（ｃｍ−２）、注入エネルギー１０〜１０００（ｋｅＶ）の条件でＳｉ等のｎ型の不純物を導入し、Ｓｉ注入領域５，６を形成する。
【００５７】
次に、図１６に示すように、マスク１４を除去した後、例えばＴｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属、あるいはこれらの金属から構成される多層膜からなるソース電極７およびドレイン電極８を、蒸着法あるいはスパッタリング法を用いて堆積し、リフトオフ法などによって形成する。
【００５８】
次に、図１７に示すように、例えばフォトリソグラフィ法などを用いてゲート電極９を形成すべき領域以外の領域にマスクのパターンを形成した後、Ｎｉの単体からなるゲート電極９を、蒸着法を用いて堆積し、リフトオフ法などによって形成する。
【００５９】
なお、ゲート電極９を形成する手法に関しては、蒸着法に限定するものではなく、スパッタ法など他の手法を用いてもよい。また、ゲート電極９の形成時に堆積する金属種はＮｉに限定される。なぜなら、後述する電子供給層４の選択再成長時に、ソース電極７、ドレイン電極８、およびゲート電極９をマスクとした自己整合的なプロセスを実施しようとすると、ソース電極７、ドレイン電極８、およびゲート電極９は８００℃程度の温度に耐える必要があるが、ゲート電極９をＮｉ／Ａｕ等の多層電極構造では、上述の変形例２で説明したように、熱による相互拡散の影響で電気特性が著しく劣化するためである。
【００６０】
次に、図１８に示すように、ソース電極７、ドレイン電極８、およびゲート電極９をマスクとして、チャネル層３上に、例えばＭＯＣＶＤ法などを用いてＩｎＡｌＮからなる電子供給層４を選択的に再成長させる。
【００６１】
なお、電子供給層４を再成長させる手法に関しては、ＭＯＣＶＤ法に限定するものではなく、ＭＢＥ法であってもよいが、再成長させる電子供給層４の材料はＩｎＡｌＮである必要がある。なぜなら、その他の窒化物半導体の成長時に必要な環境温度が１１００℃程度であるのに対して、ＩｎＡｌＮは８００℃程度と低く、Ｎｉを用いたゲート電極９をマスクとして自己整合的に成長領域を選択することができるためである。
【００６２】
次に、図１９に示すように、例えばフォトリソグラフィ法などを用いて、ゲート電極９の幅（図面横方向の幅）よりも大きな開口幅を有する開口部を形成するようにマスクのパターンを形成した後、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、もしくはＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ２等のシリサイド、もしくはＴｉＮ，ＷＮ等の窒化物金属、またはこれらの金属から構成される多層膜からなる補助電極１０を、蒸着法を用いて堆積し、リフトオフ法などによって形成する。なお、補助電極１０を形成する手法に関しては、蒸着法に限定するものではなく、スパッタ法など他の手段を用いてもよい。
【００６３】
次に、図２０に示すように、例えばＰＥＣＶＤ（Plasma Enhanced Chemical Deposition）法等を用いて、ソース電極７からドレイン電極８に渡って電子供給層４および補助電極１０の全てを覆うように、ＳｉＮからなる表面保護層１１を形成する。
【００６４】
上記より、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）半絶縁性ＳｉＣ基板１上にチャネル層３を形成する工程と、（ｂ）チャネル層３上の予め定められた領域にソース電極７およびドレイン電極８を形成する工程と、（ｃ）チャネル層３上に、ソース電極７とドレイン電極８との間であって、ソース電極７およびドレイン電極８と離間してゲート電極９を形成する工程と、（ｄ）チャネル層３上であって、ゲート電極９、ソース電極７、およびドレイン電極８が形成された領域以外の領域に電子供給層４を形成する工程とを備える。
【００６５】
上記の各工程を経て、図１に示す構造を有するヘテロ接合電界効果型トランジスタを作製することができる。また、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法は、選択再成長を利用してエンハンスメント型のヘテロ接合電界効果型トランジスタを作製する従来の製造方法に対して、図１８に示す工程において選択再成長を行うためにソース電極７、ドレイン電極８、およびゲート電極９を形成すべき領域を絶縁膜等でマスクする工程を追加する必要がなく、図１６，１７に示す工程が図１８に示す工程の前に実施されることが異なる。従って、本実施の形態によれば、製造工程を簡略化した上で電気的特性が改善されたトランジスタを作製することが可能となる。
【００６６】
以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には配線やバイアホール等の形成プロセスを経てデバイスとして用いられる。
【００６７】
＜変形例＞
なお、上記では本実施の形態によるヘテロ接合電界効果型トランジスタの製造工程における代表的な条件について説明したが、下記に示すような条件であっても同様の効果が得られる。以下、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法の各変形例について説明する。
【００６８】
＜変形例１＞
図１４に示す工程において、チャネル層３上にキャップ層１３をエピタキシャル成長させることによって、図２に示す構造を有する窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
【００６９】
＜変形例２＞
図１４に示す工程においてチャネル層３を形成する際、変形例１においてキャップ層１３を形成する際、あるいは図１８に示す工程において電子供給層４を形成する際に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいはｎ型ドーパントの原料ガスであるシラン等の圧力、流量、温度、導入時間を調整し、チャネル層３、キャップ層１３、および電子供給層４を所望の組成、膜厚、ドーピング濃度とすることによって、構造の変形例３に示すような種々の窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
【００７０】
＜変形例３＞
図１４〜２０に示す一連の製造工程において、図１５に示す工程を省略することによって、図７に示すような窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
【００７１】
＜変形例４＞
図１９に示す工程において、補助電極１０がゲート電極９の上面からドレイン電極８側のみに延伸して形成されるようにマスクのパターンを形成することによって、図４，９に示すような窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
【００７２】
また、図１９に示す工程を省略することによって、図３，８に示すような窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
【００７３】
＜変形例５＞
図２０に示す工程において、表面保護層１１の形成後、パターニングされたレジスト等のマスクを用いて、所定の領域の表面保護層１１のみをエッチングによって除去することによって、図５に示すような窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
【００７４】
また、図２０に示す工程を省略することによって、図６に示すような窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
【００７５】
＜変形例６＞
変形例１〜５で説明したプロセス（製造工程）は、全て個々に採用する必要はなく、それぞれを組み合わせたプロセスとしてもよい。
【００７６】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００７７】
１  半絶縁性ＳｉＣ基板、２  バッファ層、３  チャネル層、４  電子供給層、５  Ｓｉ注入領域、６  Ｓｉ注入領域、７  ソース電極、８  ドレイン電極、９  ゲート電極、１０  補助電極、１１  表面保護層、１２  ２次元電子ガス、１３  キャップ層、１４  マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図１２】
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