(57)【要約】【課題】低電圧動作、スタインバイ電流の低減及びメモリサイズの縮小が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１乃至第４のトランジスタと、容量素子と、を有する半導体装置である。第１のトランジスタは、第１の信号を容量素子に供給する機能を有する。容量素子は、第１の信号に応じた電荷を蓄積する機能を有する。第２のトランジスタは、第１の信号に応じた電荷を第３のトランジスタのゲートに供給する機能を有する。第３のトランジスタは、第１の電位を配線に出力する機能を有する。第３のトランジスタは、第１の電位を第４のトランジスタのゲートに供給する機能を有する。第４のトランジスタは、第２の電位を第２のトランジスタを介して容量素子に供給する機能を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１乃至第４のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の第１の端子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記容量素子の第１の端子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
【請求項２】
第１乃至第７のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の第１の端子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記容量素子の第１の端子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタを介して第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第５のトランジスタを介して前記第７のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのゲートと電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第４の配線と電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第１のトランジスタ及び前記第２のトランジスタのそれぞれは、酸化物半導体を有することを特徴とする半導体装置。
【請求項４】
請求項２において、
前記第１のトランジスタ、前記第２のトランジスタ及び前記第５のトランジスタのそれぞれは、酸化物半導体を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
第８のトランジスタを有し、
前記第８のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第８のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
第９のトランジスタを有し、
前記第９のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
【請求項８】
第１乃至第４のトランジスタと、容量素子と、を有し、
前記第１のトランジスタは、第１の信号を前記容量素子に供給する機能を有し、
前記容量素子は、前記第１の信号に応じた電荷を蓄積する機能を有し、
前記第２のトランジスタは、前記第１の信号に応じた電荷を前記第３のトランジスタのゲートに供給する機能を有し、
前記第３のトランジスタは、第１の電位を配線に出力する機能を有し、
前記第３のトランジスタは、前記第１の電位を前記第４のトランジスタのゲートに供給する機能を有し、
前記第４のトランジスタは、第２の電位を前記第２のトランジスタを介して前記容量素子に供給する機能を有することを特徴とする半導体装置。
【請求項９】
第１乃至第７のトランジスタと、容量素子と、を有し、
前記第１のトランジスタは、第１の信号を前記容量素子に供給する機能を有し、
前記容量素子は、前記第１の信号に応じた電荷を蓄積する機能を有し、
前記第２のトランジスタは、前記第１の信号に応じた電荷を前記第３のトランジスタのゲートに供給する機能を有し、
前記第３のトランジスタは、第１の電位を前記第４のトランジスタを介して第１の配線に供給する機能を有し、
前記第３のトランジスタは、前記第１の電位を前記第５のトランジスタを介して前記第７のトランジスタのゲートに供給する機能を有し、
前記第６のトランジスタは、第２の電位を前記第７のトランジスタのゲートに供給する機能を有し、
前記第７のトランジスタは、前記第２の電位を前記第２のトランジスタを介して前記容量素子に供給する機能を有することを特徴とする半導体装置。
【請求項１０】
請求項８において、
前記第１のトランジスタ及び前記第２のトランジスタのそれぞれは、酸化物半導体を有することを特徴とする半導体装置。
【請求項１１】
請求項９において、
前記第１のトランジスタ、前記第２のトランジスタ及び前記第５のトランジスタのそれぞれは、酸化物半導体を有することを特徴とする半導体装置。
【請求項１２】
請求項８乃至請求項１１のいずれか一項において、
第８のトランジスタを有し、
前記第８のトランジスタは、前記第１の電位を前記第３のトランジスタのゲートに供給する機能を有することを特徴とする半導体装置。
【請求項１３】
請求項１２において、
前記第８のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。
【請求項１４】
請求項８乃至請求項１３のいずれか一項において、
第９のトランジスタを有し、
前記第９のトランジスタは、前記第１の信号を前記第３のトランジスタのゲートに供給する機能を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置若しくはその駆動方法、半導体記憶装置若しくはその駆動方法、又はメモリセル若しくはその駆動方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
メモリとして、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が知られている（特許文献１参照）。ＳＲＡＭは、中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などに内蔵される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−０３８３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＲＡＭのようなＣＭＯＳ回路を採用したメモリでは、プロセスの微細化に伴って、電源電圧、スタンバイ電流及びメモリサイズに関して問題が生じている。
【０００６】
電源電圧の最小値は原理的にＰチャネル型のトランジスタの閾値電圧の絶対値とＮチャネル型のトランジスタの閾値電圧の絶対値との和であり、低電圧化は困難である。さらに、トランジスタを微細化するほど、トランジスタの閾値電圧のばらつきは大きくなる。そして、トランジスタの閾値電圧のばらつきが大きくなると、ＳＮＭ（Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ）が低下する。よって、トランジスタを微細化すると、低電圧化はますます困難になる。
【０００７】
スタンバイ電流は、トランジスタの微細化が進む前はサブスレッショルド電流が主成分であった。しかしながら、トランジスタの微細化が進むに従って、スタンバイ電流のうちＧＩＤＬ（Ｇａｔｅ−ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）、ゲートトンネルリーク、ジャンクションリークなどが占める割合が増大してきた。これらの電流を小さくするためには、低電圧化が有効である。しかし、上述したとおり、低電圧化は困難である。
【０００８】
ＳＲＡＭのメモリサイズは、デザインルールをＦとすると１２０Ｆ２程度である。これは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリサイズの１０倍程度に相当し、ＤＲＡＭのメモリサイズと比較すると非常に大きくなっている。
【０００９】
本発明の一態様は、電源電圧を小さくすることを課題の一とする。また、本発明の一態様は、スタンバイ電流を小さくすることを課題の一とする。また、本発明の一態様は、サイズを小さくすることを課題の一とする。また、本発明の一態様は、新規の構成又は構造を提供することを課題の一とする。
【００１０】
なお、本発明の課題は、上記列挙した課題に限定されない。
【００１１】
なお、上記列挙した課題は、他の課題の存在を妨げるものではない。他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。
【００１２】
なお、本発明の一態様は、上記列挙した記載及び他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１３】
本発明の一態様は、第１乃至第４のトランジスタと、容量素子と、を有する半導体装置である。第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続される。第１のトランジスタのソース又はドレインの他方は、容量素子の第１の端子と電気的に接続される。第２のトランジスタのソース又はドレインの一方は、容量素子の第１の端子と電気的に接続される。第２のトランジスタのソース又はドレインの他方は、第３のトランジスタのゲートと電気的に接続される。第３のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続される。第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続される。第３のトランジスタのソース又はドレインの他方は、第４のトランジスタのゲートと電気的に接続される。第４のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続される。第４のトランジスタのソース又はドレインの他方は、第３のトランジスタのゲートと電気的に接続される。
【００１４】
本発明の一態様は、第１乃至第７のトランジスタと、容量素子と、を有する半導体装置である。第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続される。第１のトランジスタのソース又はドレインの他方は、容量素子の第１の端子と電気的に接続される。第２のトランジスタのソース又はドレインの一方は、容量素子の第１の端子と電気的に接続される。第２のトランジスタのソース又はドレインの他方は、第３のトランジスタのゲートと電気的に接続される。第３のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続される。第３のトランジスタのソース又はドレインの他方は、第４のトランジスタを介して第３の配線と電気的に接続される。第３のトランジスタのソース又はドレインの他方は、第５のトランジスタを介して第７のトランジスタのゲートと電気的に接続される。第６のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続される。第６のトランジスタのソース又はドレインの他方は、第７のトランジスタのゲートと電気的に接続される。第７のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続される。第７のトランジスタのソース又はドレインの他方は、第３のトランジスタのゲートと電気的に接続される。
【００１５】
なお、上記半導体装置は、第８のトランジスタを有していてもよい。第８のトランジスタのソース又はドレインの一方は、第３のトランジスタのソース又はドレインの一方と電気的に接続される。第８のトランジスタのソース又はドレインの他方は、第３のトランジスタのゲートと電気的に接続される。
【００１６】
なお、上記半導体装置は、第９のトランジスタを有していてもよい。第９のトランジスタのソース又はドレインの一方は、第１のトランジスタのソース又はドレインの一方と電気的に接続される。第９のトランジスタのソース又はドレインの他方は、第３のトランジスタのゲートと電気的に接続される。
【００１７】
本発明の一態様は、第１乃至第４のトランジスタと、容量素子と、を有する半導体装置である。第１のトランジスタは、第１の信号を容量素子に供給する機能を有する。容量素子は、第１の信号に応じた電荷を蓄積する機能を有する。第２のトランジスタは、第１の信号に応じた電荷を第３のトランジスタのゲートに供給する機能を有する。第３のトランジスタは、第１の電位を配線に出力する機能を有する。第３のトランジスタは、第１の電位を第４のトランジスタのゲートに供給する機能を有する。第４のトランジスタは、第２の電位を第２のトランジスタを介して容量素子に供給する機能を有する。
【００１８】
本発明の一態様は、第１乃至第７のトランジスタと、容量素子と、を有する半導体装置である。第１のトランジスタは、第１の信号を容量素子に供給する機能を有する。容量素子は、第１の信号に応じた電荷を蓄積する機能を有する。第２のトランジスタは、第１の信号に応じた電荷を第３のトランジスタのゲートに供給する機能を有する。第３のトランジスタは、第１の電位を第４のトランジスタを介して第１の配線に供給する機能を有する。第３のトランジスタは、第１の電位を第５のトランジスタを介して第７のトランジスタのゲートに供給する機能を有する。第６のトランジスタは、第２の電位を第７のトランジスタのゲートに供給する機能を有する。第７のトランジスタは、第２の電位を第２のトランジスタを介して容量素子に供給する機能を有する。
【００１９】
なお、上記半導体装置は、第８のトランジスタを有していてもよい。第８のトランジスタは、第１の電位を第３のトランジスタのゲートに供給する機能を有する。
【００２０】
なお、上記半導体装置は、第９のトランジスタを有していてもよい。第９のトランジスタは、第１の信号を第２のトランジスタを介して容量素子に供給する機能を有する。
【００２１】
なお、上記半導体装置において、第１のトランジスタ及び第２のトランジスタのそれぞれは、酸化物半導体を有していてもよい。
【発明の効果】
【００２２】
本発明の一態様は、電源電圧を小さくすることができる。また、本発明の一態様は、スタンバイ電流を小さくすることができる。また、本発明の一態様は、サイズを小さくすることができる。また、本発明の一態様は、新規の構成又は構造を提供することができる。
【００２３】
なお、本発明の効果は、上記列挙した効果に限定されない。
【００２４】
なお、上記列挙した効果は、他の効果の存在を妨げるものではない。他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。
【００２５】
なお、本発明の一態様は、上記列挙した効果及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２６】
【図１】本発明の一態様を説明する回路図。
【図２】本発明の一態様を説明する動作の模式図。
【図３】本発明の一態様を説明する動作の模式図。
【図４】本発明の一態様を説明する動作の模式図。
【図５】本発明の一態様を説明する動作の模式図。
【図６】本発明の一態様を説明する回路図。
【図７】本発明の一態様を説明するタイミングチャート。
【図８】本発明の一態様を説明するタイミングチャート。
【図９】本発明の一態様を説明するタイミングチャート。
【図１０】本発明の一態様を説明する回路図。
【図１１】本発明の一態様を説明する回路図。
【図１２】本発明の一態様を説明する回路図。
【図１３】本発明の一態様を説明する回路図。
【図１４】本発明の一態様を説明する回路図。
【図１５】本発明の一態様を説明する回路図。
【図１６】本発明の一態様を説明する回路図。
【図１７】本発明の一態様を説明する回路図。
【図１８】本発明の一態様を説明する回路図。
【図１９】本発明の一態様を説明する回路図。
【図２０】本発明の一態様を説明する回路図。
【図２１】本発明の一態様を説明する回路図。
【図２２】本発明の一態様を説明する回路図。
【図２３】本発明の一態様を説明する回路図。
【図２４】本発明の一態様を説明する回路図。
【図２５】本発明の一態様を説明する回路図。
【図２６】本発明の一態様を説明する回路図。
【図２７】本発明の一態様を説明するタイミングチャート。
【図２８】本発明の一態様を説明する断面図。
【図２９】本発明の一態様を説明する断面図。
【図３０】電子部品の作製工程を示すフローチャート図及び斜視模式図。
【図３１】電子部品を用いた電子機器。
【図３２】本発明の一態様を説明する回路図。
【図３３】本発明の一態様を説明する回路図。
【図３４】本発明の一態様を説明する回路図。
【発明を実施するための形態】
【００２７】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２８】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２９】
また本明細書等において、トランジスタとは、ゲート（ゲート端子又はゲート電極）と、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００３０】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１の端子と表記し、ソースとドレインとの他方を第２の端子と表記する場合がある。
【００３１】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００３２】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００３３】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３４】
なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
【００３５】
なお電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
【００３６】
なお、グラウンド電位は、必ずしも、０ボルトであるとは限定されない。
【００３７】
また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００３８】
また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３９】
（実施の形態１）
本実施の形態では、メモリセル及び当該メモリセルを採用可能な半導体記憶装置について説明する。なお、メモリセルのことを半導体装置ともいう。また、半導体記憶装置のことを半導体装置ともいう。
【００４０】
まず、メモリセルの構成について、図１のメモリセルの回路図を参照して説明する。
【００４１】
図１のメモリセルは、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５、トランジスタ１０６、トランジスタ１０７及び容量素子１０８を有する。
【００４２】
トランジスタ１０１乃至トランジスタ１０７の極性は、後述する動作を実施できるものであれば限定されるものではない。ただし、便宜上、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４及びトランジスタ１０５はＮチャネル型であり、トランジスタ１０６及びトランジスタ１０７はＰチャネル型であるものとする。
【００４３】
トランジスタ１０１は、第１の端子が配線ＷＢＬと接続され、ゲートが配線ＷＷＬと接続される。トランジスタ１０２は、第１の端子がトランジスタ１０１の第２の端子と接続され、ゲートが配線ＲＷＬと接続される。トランジスタ１０３は、第１の端子が配線Ｌ１と接続され、ゲートがトランジスタ１０２の第２の端子と接続される。トランジスタ１０４は、第１の端子がトランジスタ１０３の第２の端子と接続され、第２の端子が配線ＲＢＬＢと接続され、ゲートが配線ＲＷＬと接続される。トランジスタ１０５は、第１の端子がトランジスタ１０３の第２の端子と接続され、ゲートが配線ＲＷＬと接続される。トランジスタ１０６は、第１の端子が配線Ｌ２と接続され、第２の端子がトランジスタ１０５の第２の端子と接続され、ゲートが配線ＲＷＬと接続される。トランジスタ１０７は、第１の端子が配線Ｌ２と接続され、第２の端子がトランジスタ１０３のゲートと接続され、ゲートがトランジスタ１０６の第２の端子と接続される。容量素子１０８は、第１の端子が配線Ｌ１と接続され、第２の端子がトランジスタ１０１の第２の端子と接続される。
【００４４】
なお、ノードＮ１は、トランジスタ１０１の第２の端子及びトランジスタ１０２の第１の端子の接続箇所に相当する。ノードＮ２は、トランジスタ１０２の第２の端子、トランジスタ１０３のゲート及びトランジスタ１０７の第２の端子の接続箇所に相当する。ノードＮ３は、トランジスタ１０３の第２の端子、トランジスタ１０４の第１の端子及びトランジスタ１０５の第１の端子の接続箇所に相当する。ノードＮ４は、トランジスタ１０５の第２の端子、トランジスタ１０６の第２の端子及びトランジスタ１０７のゲートの接続箇所に相当する。
【００４５】
配線ＷＢＬには信号ＶＷＢＬが入力される。信号ＶＷＢＬは、メモリセルに書き込むデータの値を制御する信号であり、メモリセルに書き込むデータに相当する。詳細は後述するが、信号ＶＷＢＬによってトランジスタ１０３のオン又はオフが制御される。よって、信号ＶＷＢＬは、トランジスタ１０３をオンにすることが可能な電位と、トランジスタ１０３をオフにすることが可能な電位と、を有する。便宜上、信号ＶＷＢＬのトランジスタ１０３をオンにすることが可能な電位をハイレベルと示し、信号ＶＷＢＬのトランジスタ１０３をオフすることが可能な電位をローレベルと示す。
【００４６】
配線ＷＷＬには信号ＶＷＷＬが入力される。信号ＶＷＷＬは、トランジスタ１０１のオン又はオフを制御する信号であり、アクティブと非アクティブという２つの状態を有する。信号ＶＷＷＬがアクティブになると、トランジスタ１０１がオンになる。信号ＶＷＷＬが非アクティブになると、トランジスタ１０１がオフになる。便宜上、アクティブのときの信号ＶＷＷＬの電位をハイレベルと示し、非アクティブのときの信号ＶＷＷＬの電位をローレベルと示す。
【００４７】
配線ＲＷＬには信号ＶＲＷＬが入力される。信号ＶＲＷＬは、トランジスタ１０２、トランジスタ１０４、トランジスタ１０５及びトランジスタ１０６のオン又はオフを制御する信号であり、アクティブと非アクティブという２つの状態を有する。信号ＶＲＷＬがアクティブになると、トランジスタ１０２、トランジスタ１０４及びトランジスタ１０５がオンになり、トランジスタ１０６がオフになる。信号ＶＲＷＬが非アクティブになると、トランジスタ１０２、トランジスタ１０４及びトランジスタ１０５がオフになり、トランジスタ１０６がオンになる。便宜上、アクティブのときの信号ＶＲＷＬの電位をハイレベルと示し、非アクティブのときの信号ＶＲＷＬの電位をローレベルと示す。
【００４８】
配線ＲＢＬＢには信号ＶＲＢＬＢが入力される。信号ＶＲＢＬＢは、メモリセルから読み出されたデータに基づいて制御される信号であり、メモリセルから読み出されたデータに相当する信号である。信号ＶＲＢＬＢを検出することにより、メモリセルから読み出したデータの値を判断することができる。
【００４９】
配線Ｌ１には電位ＶＬ１が入力される。詳細は後述するが、トランジスタ１０７をオンにするために、電位ＶＬ１がノードＮ４に供給されることがある。よって、電位ＶＬ１はトランジスタ１０７をオンにすることが可能な値である。また、プリチャージされた配線ＲＢＬＢの電位を変化させるために、電位ＶＬ１が配線ＲＢＬＢに供給されることがある。よって、電位ＶＬ１はプリチャージされた配線ＲＢＬＢの電位と異なる値である。なお、便宜上、電位ＶＬ１がノードや配線に供給された場合、そのノードや配線の電位はローレベルになると示す。
【００５０】
配線Ｌ２には電位ＶＬ２が入力される。詳細は後述するが、トランジスタ１０７をオフにするために、電位ＶＬ２がノードＮ４に供給されることがある。よって、電位ＶＬ２はトランジスタ１０７をオフにすることが可能な値である。また、トランジスタ１０３がオンのときに、容量素子１０８に電荷を補充するために、電位ＶＬ２がノードＮ１に供給されることがある。よって、電位ＶＬ２はトランジスタ１０３をオンにすることが可能な値である。なお、便宜上、電位ＶＬ２がノードや配線に供給された場合、そのノードや配線の電位はハイレベルになると示す。
【００５１】
なお、配線ＷＢＬ、配線ＷＷＬ、配線ＲＷＬ、配線ＲＢＬＢ、配線Ｌ１及び／又は配線Ｌ２に入力される信号又は電位等は、上述したものに限定されない。
【００５２】
トランジスタ１０１は配線ＷＢＬとノードＮ１との導通又は非導通を制御する機能を有する。トランジスタ１０１がオンである場合には、配線ＷＢＬとノードＮ１とが導通し、信号ＶＷＢＬがトランジスタ１０１を介してノードＮ１に供給される。そして、信号ＶＷＢＬに応じた電荷（電荷ＱＷＢＬともいう）が容量素子１０８に蓄積されるとともに、ノードＮ１の電位が信号ＶＷＢＬに応じた値になる。一方、トランジスタ１０１がオフである場合には、配線ＷＢＬとノードＮ１とが非導通になり、信号ＶＷＢＬはノードＮ１に供給されない。
【００５３】
トランジスタ１０２はノードＮ１とノードＮ２との導通又は非導通を制御する機能を有する。トランジスタ１０２がオンである場合には、ノードＮ１とノードＮ２とが導通し、容量素子１０８に蓄積された電荷ＱＷＢＬがトランジスタ１０２を介してノードＮ２に供給される。そして、ノードＮ２の電位が容量素子１０８に蓄積された電荷ＱＷＢＬに応じた値になる。つまり、ノードＮ２の電位が信号ＶＷＢＬに応じた値になる。一方、トランジスタ１０２がオフである場合には、ノードＮ１とノードＮ２とが非導通になり、容量素子１０８に蓄積された電荷はノードＮ２に供給されない。
【００５４】
トランジスタ１０１及びトランジスタ１０２について詳細に説明する。トランジスタ１０１及びトランジスタ１０２の双方がオフである場合には、ノードＮ１は配線ＷＢＬ及びノードＮ２の双方と非導通になり、ノードＮ１が浮遊状態になる。そして、電荷ＱＷＢＬが容量素子１０８に蓄積され続けるとともに、ノードＮ１の電位が信号ＶＷＢＬに応じた値に維持される。
【００５５】
トランジスタ１０３は配線Ｌ１とノードＮ３との導通又は非導通を制御する機能を有する。トランジスタ１０３のオン又はオフはノードＮ２の電位によって制御される。トランジスタ１０３がオンである場合には、配線Ｌ１とノードＮ３とが導通し、電位ＶＬ１がトランジスタ１０３を介してノードＮ３に供給される。そして、ノードＮ３の電位が電位ＶＬ１に応じた値になる。一方、トランジスタ１０３がオフである場合には、配線Ｌ１とノードＮ３とが非導通になり、電位ＶＬ１はノードＮ３に供給されない。
【００５６】
トランジスタ１０２及びトランジスタ１０３について詳細に説明する。トランジスタ１０２がオンである場合には、ノードＮ２の電位は容量素子１０８に蓄積された電荷ＱＷＢＬに応じた値になる。そして、トランジスタ１０３のオン又はオフはノードＮ２の電位によって制御される。よって、トランジスタ１０３のオン又はオフは容量素子１０８に蓄積された電荷ＱＷＢＬによって制御される。つまり、トランジスタ１０３のオン又はオフは信号ＶＷＢＬによって制御される。
【００５７】
トランジスタ１０４はノードＮ３と配線ＲＢＬＢとの導通又は非導通を制御する機能を有する。トランジスタ１０４がオンである場合には、ノードＮ３と配線ＲＢＬＢとが導通する。一方、トランジスタ１０４がオフである場合には、ノードＮ３と配線ＲＢＬＢとが非導通になる。
【００５８】
トランジスタ１０３及びトランジスタ１０４について詳細に説明する。トランジスタ１０４がオンである場合には、配線Ｌ１と配線ＲＢＬＢとの導通又は非導通はトランジスタ１０３のオン又はオフによって制御される。そして、トランジスタ１０３のオン又はオフは容量素子１０８に蓄積された電荷ＱＷＢＬによって制御される。よって、配線Ｌ１と配線ＲＢＬＢとの導通又は非導通は容量素子１０８に蓄積された電荷ＱＷＢＬによって制御される。つまり、配線Ｌ１と配線ＲＢＬＢとの導通又は非導通は信号ＶＷＢＬによって制御される。トランジスタ１０３がオンであるときには、配線Ｌ１と配線ＲＢＬＢとが導通し、電位ＶＬ１がトランジスタ１０３及びトランジスタ１０４を介して配線ＲＢＬＢに供給される。そして、信号ＶＲＢＬＢが電位ＶＬ１に応じた値になる。具体的には、信号ＶＲＢＬＢの電位と電位ＶＬ１とが異なる値であれば、信号ＶＲＢＬＢが電位ＶＬ１に応じて変化する。一方、トランジスタ１０３がオフであるときには、配線Ｌ１と配線ＲＢＬＢとは非導通になり、電位ＶＬ１は配線ＲＢＬＢに供給されない。よって、信号ＶＲＢＬＢは変化しない。
【００５９】
トランジスタ１０５はノードＮ３とノードＮ４との導通又は非導通を制御する機能を有する。トランジスタ１０５がオンである場合には、ノードＮ３とノードＮ４とが導通する。一方、トランジスタ１０５がオフである場合には、ノードＮ３とノードＮ４とが非導通になる。
【００６０】
トランジスタ１０３及びトランジスタ１０５について詳細に説明する。トランジスタ１０５がオンである場合には、配線Ｌ１とノードＮ４との導通又は非導通はトランジスタ１０３のオン又はオフによって制御される。そして、トランジスタ１０３のオン又はオフは容量素子１０８に蓄積された電荷ＱＷＢＬによって制御される。よって、配線Ｌ１とノードＮ４との導通又は非導通は容量素子１０８に蓄積された電荷ＱＷＢＬによって制御される。つまり、配線Ｌ１とノードＮ４との導通又は非導通は信号ＶＷＢＬに応じて制御される。トランジスタ１０３がオンであるときには、配線Ｌ１とノードＮ４とが導通し、電位ＶＬ１がトランジスタ１０３及びトランジスタ１０５を介してノードＮ４に供給される。そして、ノードＮ４の電位が電位ＶＬ１に応じた値になる。一方、トランジスタ１０３がオフであるときには、配線Ｌ１とノードＮ４とは非導通になり、電位ＶＬ１はノードＮ４に供給されない。
【００６１】
トランジスタ１０６は配線Ｌ２とノードＮ４との導通又は非導通を制御する機能を有する。トランジスタ１０６がオンである場合には、配線Ｌ２とノードＮ４とが導通し、電位ＶＬ２がトランジスタ１０６を介してノードＮ４に供給される。そして、ノードＮ４の電位が電位ＶＬ２に応じた値になる。一方、トランジスタ１０６がオフである場合には、配線Ｌ２とノードＮ４とは非導通になり、電位ＶＬ２はノードＮ４に供給されない。
【００６２】
トランジスタ１０７は配線Ｌ２とノードＮ２との導通又は非導通を制御する機能を有する。トランジスタ１０７のオン又はオフはノードＮ４の電位によって制御される。トランジスタ１０７がオンである場合には、配線Ｌ２とノードＮ２とが導通し、電位ＶＬ２がトランジスタ１０７を介してノードＮ２に供給される。そして、ノードＮ２の電位が電位ＶＬ２に応じた値になる。一方、トランジスタ１０７がオフである場合には、配線Ｌ２とノードＮ２とは非導通になり、電位ＶＬ２はノードＮ２に供給されない。
【００６３】
次に、図１のメモリセルの動作の一例について説明する。ここでは、便宜上、データを書き込む期間、データを保持する期間、及びデータを読み出す期間の３つの期間に分けて説明する。
【００６４】
まず、データを書き込む期間におけるメモリセルの動作について、図２の動作の模式図を参照して説明する。データを書き込む期間では、信号ＶＷＢＬを容量素子１０８に供給し、電荷ＱＷＢＬを容量素子１０８に蓄積することにより、データの書き込みが行われる。なお、すでに述べたとおり、電荷ＱＷＢＬは信号ＶＷＢＬに応じた電荷である。以下に動作の説明を詳細に示す。
【００６５】
データを書き込む期間では、信号ＶＷＷＬをアクティブにすることにより、トランジスタ１０１をオンにする。トランジスタ１０１がオンになると、信号ＶＷＢＬがノードＮ１に供給され、電荷ＱＷＢＬが容量素子１０８に蓄積されるとともに、ノードＮ１の電位が信号ＶＷＢＬに応じた値になる。こうして、メモリセルにデータを書き込むことができる。
【００６６】
なお、データを書き込む期間では、信号ＶＲＷＬを非アクティブにすることにより、トランジスタ１０２、トランジスタ１０４及びトランジスタ１０５をオフにし、トランジスタ１０６をオンにする。トランジスタ１０６がオンになると、電位ＶＬ２がノードＮ４に供給され、ノードＮ４の電位がハイレベルになる。ノードＮ４の電位がハイレベルになると、トランジスタ１０７がオフになる。また、トランジスタ１０２及びトランジスタ１０７がオフになることから、ノードＮ２が浮遊状態になる。ノードＮ２が浮遊状態になると、ノードＮ２の電位が不定になり、トランジスタ１０３のオン又はオフは定まらないことが多い。
【００６７】
次に、データを保持する期間におけるメモリセルの動作について、図３の動作の模式図を参照して説明する。データを保持する期間では、ノードＮ１を浮遊状態にし、電荷ＱＷＢＬを容量素子１０８に蓄積し続けることにより、データの保持が行われる。以下に動作の説明を詳細に示す。
【００６８】
データを保持する期間では、信号ＶＷＷＬ及び信号ＶＲＷＬを非アクティブにすることにより、トランジスタ１０１及びトランジスタ１０２をオフにする。トランジスタ１０１及びトランジスタ１０２がオフになると、ノードＮ１が浮遊状態になる。よって、電荷ＱＷＢＬが容量素子１０８に蓄積され続け、ノードＮ１の電位が信号ＶＷＢＬに応じた値に維持される。こうして、メモリセルにデータを保持することができる。
【００６９】
なお、データを保持する期間では、信号ＶＲＷＬを非アクティブにすることにより、トランジスタ１０４及びトランジスタ１０５をオフにし、トランジスタ１０６をオンにする。トランジスタ１０６がオンになると、電位ＶＬ２がノードＮ４に供給され、ノードＮ４の電位がハイレベルになる。ノードＮ４の電位がハイレベルになると、トランジスタ１０７がオフになる。また、トランジスタ１０２及びトランジスタ１０７がオフになることから、ノードＮ２が浮遊状態になる。ノードＮ２が浮遊状態になると、ノードＮ２の電位が不定になり、トランジスタ１０３のオン又はオフは定まらないことが多い。
【００７０】
次に、データを読み出す期間におけるメモリセルの動作について、図４及び図５の動作の模式図を参照して説明する。データを読み出す期間では、容量素子１０８に蓄積された電荷ＱＷＢＬによってトランジスタ１０３のオン又はオフを制御する。そして、トランジスタ１０３のオン又はオフによって信号ＶＲＢＬＢを制御することにより、データの読み出しが行われる。以下に動作の説明を詳細に示す。ただし、便宜上、メモリセルからデータを読み出す前に、信号ＶＲＢＬＢがハイレベルになるように、配線ＲＢＬＢをプリチャージするものとする。
【００７１】
データを読み出す期間では、信号ＶＲＷＬをアクティブにすることにより、トランジスタ１０２をオンにする。トランジスタ１０２がオンになると、容量素子１０８に蓄積された電荷ＱＷＢＬがノードＮ２に供給され、ノードＮ２の電位が容量素子１０８に蓄積された電荷ＱＷＢＬに応じた値になる。そのようなノードＮ２の電位によってトランジスタ１０３のオン又はオフが制御される。つまり、トランジスタ１０３のオン又はオフがデータを書き込む期間においてメモリセルに入力された信号ＶＷＢＬによって制御される。また、信号ＶＲＷＬがアクティブになるため、トランジスタ１０４がオンになる。トランジスタ１０４がオンになると、電位ＶＬ１の配線ＲＢＬＢへの供給の有無がトランジスタ１０３のオン又はオフによって制御される。そして、信号ＶＲＢＬＢが電位ＶＬ１の配線ＲＢＬＢへの供給の有無によって制御される。つまり、信号ＶＲＢＬＢがデータを書き込む期間においてメモリセルに入力された信号ＶＷＢＬによって制御される。そのような信号ＶＲＢＬＢを検出することにより、読み出されたデータの値を判断することができる。こうして、メモリセルからのデータの読み出しを行うことができる。例えば、ハイレベルの信号ＶＷＢＬに応じた電荷が容量素子１０８に蓄積されていれば、ノードＮ２がハイレベルになるため、トランジスタ１０３がオンになる。トランジスタ１０３がオンになると、電位ＶＬ１が配線ＲＢＬＢに供給され、信号ＶＲＢＬＢがローレベルになる。よって、検出した信号ＶＲＢＬＢがローレベルであれば、メモリセルに保持されたデータがハイレベルの信号ＶＷＢＬに応じた値であると判断することができる（図４参照）。一方、ローレベルの信号ＶＷＢＬに応じた電荷が容量素子１０８に蓄積されていれば、ノードＮ２がローレベルになるため、トランジスタ１０３がオフになる。トランジスタ１０３がオフになると、電位ＶＬ１は配線ＲＢＬＢに供給されず、信号ＶＲＢＬＢがハイレベルを維持する。よって、検出した信号ＶＲＢＬＢがハイレベルであれば、メモリセルに保持されたデータはローレベルの信号ＶＷＢＬに応じた値であると判断することができる（図５参照）。
【００７２】
また、データを読み出す期間では、信号ＶＲＷＬをアクティブにすることにより、トランジスタ１０５がオンになり、トランジスタ１０６がオフになる。トランジスタ１０５がオンになると、電位ＶＬ１のノードＮ４への供給の有無がトランジスタ１０３のオン又はオフによって制御される。そして、ノードＮ４の電位が電位ＶＬ１のノードＮ４への供給の有無によって制御され、そのようなノードＮ４の電位によってトランジスタ１０７のオン又はオフが制御される。また、トランジスタ１０２がオンであることから、電位ＶＬ２の容量素子１０８への供給の有無がトランジスタ１０７のオン又はオフによって制御される。例えば、ハイレベルの信号ＶＷＢＬに応じた電荷が容量素子１０８に蓄積されていれば、ノードＮ２がハイレベルになるため、トランジスタ１０３がオンになる。トランジスタ１０３がオンになると、電位ＶＬ１がノードＮ４に供給され、ノードＮ４がローレベルになるため、トランジスタ１０７がオンになる。トランジスタ１０７がオンになると、電位ＶＬ２が容量素子１０８に供給される。こうして、容量素子１０８に電荷を補充することができる（図４参照）。一方、ローレベルの信号ＶＷＢＬに応じた電荷が容量素子１０８に蓄積されていれば、ノードＮ２がローレベルになるため、トランジスタ１０３がオフになる。トランジスタ１０３がオフになると、電位ＶＬ１がノードＮ４に供給されず、ノードＮ４がハイレベルになるため、トランジスタ１０７がオフになる。トランジスタ１０７がオフになると、電位ＶＬ２は容量素子１０８に供給されない（図５参照）。
【００７３】
なお、データを読み出す期間では、信号ＶＷＷＬを非アクティブにすることにより、トランジスタ１０１をオフにする。
【００７４】
以上のとおり、図１のメモリセルは、信号ＶＷＢＬを容量素子１０８に供給することによってデータの書き込みを行い、電荷ＱＷＢＬを容量素子１０８に蓄積することによってデータの保持を行う。また、容量素子１０８に蓄積された電荷ＱＷＢＬによってトランジスタ１０３のオン又はオフを制御し、そのトランジスタ１０３のオン又はオフによって信号ＶＲＢＬＢを制御する。そして、そのような信号ＶＲＢＬＢを検出することによって、データの読み出しを行う。
【００７５】
次に、図１のメモリセルが奏する効果について説明する。
【００７６】
図１のメモリセルは、信号ＶＷＢＬがトランジスタ１０３のオン又はオフを制御できる程度に小さい振幅電圧を有していればよいことから、信号ＶＷＢＬの振幅電圧の低減を図ることができる。
【００７７】
図１のメモリセルは、ＳＮＭがトランジスタの閾値電圧のばらつきによって低下するといった問題がないことから、電源電圧の低下を図ることができる。
【００７８】
図１のメモリセルは、ＳＮＭがトランジスタの閾値電圧のばらつきによって低下するといった問題がないことから、微細化したトランジスタを採用することができる。よって、メモリセルのサイズの縮小を図ることができる。
【００７９】
図１のメモリセルは、容量素子１０８に蓄積した電荷ＱＷＢＬが配線ＲＢＬＢに直接移動することはないことから、データの読み出しに伴う容量素子１０８に蓄積した電荷の消失を防止することができる。すなわち、データの読み出しに伴うデータの破壊を防止することができる。
【００８０】
図１のメモリセルは、ハイレベルの信号ＶＷＢＬに応じた電荷が容量素子１０８に蓄積されている場合に、データを読み出すとき、容量素子１０８に電位ＶＬ２を供給することができる。よって、容量素子１０８に電荷を補充することができる。いわゆる、オートリフレッシュを実現することができる。
【００８１】
なお、図１のメモリセルは、信号ＶＷＢＬの振幅電圧の低減とデータの読み出しに伴う容量素子１０８に蓄積した電荷の減少の低減との両立を図ることができる。これに対し、ＳＲＡＭのようなＣＭＯＳ回路を用いてデータを保持するメモリでは、データの読み出しに伴う電荷の減少の心配はないかもしれない。しかしながら、信号の振幅電圧を少なくともＰチャネル型トランジスタの閾値電圧の絶対値とＮチャネル型トランジスタの閾値電圧との和よりも大きくする必要があり、信号の振幅電圧や電源電圧を小さくすることは困難である。また、ＤＲＡＭのようなメモリでは、信号の振幅電圧を小さくすることはできるかもしれないが、データを読み出す際に容量素子に蓄積した電荷が減少してしまう蓋然性が高い。
【００８２】
なお、図１のメモリセルは、電源電圧の低下とトランジスタのサイズの縮小との両立を図ることができる。これに対し、ＳＲＡＭのようなＣＭＯＳ回路を用いてデータを保持するメモリでは、ＳＮＭがトランジスタの閾値電圧のばらつきによって低下するため、電源電圧の低下とトランジスタのサイズの縮小との両立を図ることは困難である。
【００８３】
次に、トランジスタ１０１乃至トランジスタ１０７及び容量素子１０８が有する機能について、上記図１のメモリセルの動作を踏まえて改めて説明する。
【００８４】
トランジスタ１０１は、信号ＶＷＢＬを容量素子１０８に供給する機能を有する。容量素子１０８は、信号ＶＷＢＬに応じた電荷を蓄積する機能を有する。トランジスタ１０２は、容量素子１０８に蓄積された信号ＶＷＢＬに応じた電荷をトランジスタ１０３のゲートに供給する機能を有する。トランジスタ１０３は、電位ＶＬ１をトランジスタ１０４を介して配線ＲＢＬＢに供給する機能を有する。トランジスタ１０３は、電位ＶＬ１をトランジスタ１０５を介してトランジスタ１０７のゲートに供給する機能を有する。トランジスタ１０６は、電位ＶＬ２をトランジスタ１０７のゲートに供給する機能を有する。トランジスタ１０７は、電位ＶＬ２をトランジスタ１０２を介して容量素子１０８に供給する機能を有する。
【００８５】
次に、図１のメモリセルにおいて、好ましい態様の一例について説明する。
【００８６】
トランジスタ１０１及びトランジスタ１０２のオフ電流が小さいほど、データを保持する期間における容量素子１０８の電荷の減少を低減することができ、データの保持時間の向上を図ることができる。よって、トランジスタ１０１としてオフ電流が極めて小さい、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（ＯＳトランジスタともいう）を採用することが好ましい。また、トランジスタ１０２としてオフ電流が極めて小さいＯＳトランジスタを採用することが好ましい。
【００８７】
トランジスタ１０５のオフ電流が小さいほど、データを書き込む期間及びデータを保持する期間における配線Ｌ１と配線Ｌ２との間に流れる電流を小さくすることができ、消費電力の削減を図ることができる。つまり、スタンバイ電流を小さくすることができ、消費電力の削減を図ることができる。よって、トランジスタ１０５としてオフ電流が極めて小さいＯＳトランジスタを採用することが好ましい。
【００８８】
トランジスタ１０３及びトランジスタ１０４の電流供給能力が大きいほど、データの読み出し速度の向上を図ることができる。よって、トランジスタ１０３としてシリコン（Ｓｉ）を半導体層に用いたトランジスタ（Ｓｉトランジスタともいう）を採用することが好ましい。また、トランジスタ１０４としてＳｉトランジスタを採用することが好ましい。
【００８９】
Ｓｉトランジスタは、ＯＳトランジスタと比較して、Ｐチャネル型トランジスタの作製が容易である。よって、トランジスタ１０６及びトランジスタ１０７がＰチャネル型である場合には、トランジスタ１０６としてＳｉトランジスタを採用することが好ましい。また、トランジスタ１０７としてＳｉトランジスタを採用することが好ましい。こうして、歩留まりの向上を図ることができる。
【００９０】
ＳｉトランジスタとＯＳトランジスタとを積層することにより、メモリセルのサイズを小さくすることができる。ＳｉトランジスタとＯＳトランジスタとの積層の一例としては、Ｓｉトランジスタのチャネル形成領域とＯＳトランジスタのチャネル形成領域との間に少なくとも絶縁層が設けられた構造がある。
【００９１】
トランジスタ１０７は、データを読み出す期間の終了時刻までに電位ＶＬ２に応じた電荷の容量素子１０８への蓄積が終了できる程度の電流供給能力を有していればよく、大きい電流供給能力を有する必要はない。また、トランジスタ１０７が大きい電流供給能力を有していたとしても、データの書き込み速度、データの読み出し速度、データの保持特性等が大きく向上するものではない。一方、トランジスタ１０３及びトランジスタ１０４が大きい電流供給能力を有するほど、データの読み出し速度の向上を図ることができる。よって、トランジスタ１０７のＷ（チャネル幅）／Ｌ（チャネル長）はトランジスタ１０３のＷ／Ｌよりも小さいことが好ましい。また、トランジスタ１０７のＷ／Ｌはトランジスタ１０４のＷ／Ｌよりも小さいことが好ましい。こうして、トランジスタ１０７のＷ／Ｌを小さくすることに伴うメモリセルのサイズの縮小と、トランジスタ１０３又はトランジスタ１０４のＷ／Ｌを大きくすることに伴うデータの書き込み速度の向上との両立を図ることができる。
【００９２】
トランジスタ１０６は、データを保持する期間においてノードＮ４の電位を維持できる程度の電流供給能力を有していればよく、大きい電流供給能力を有する必要はない。また、トランジスタ１０６が大きい電流供給能力を有していたとしても、データの書き込み速度、データの読み出し速度、データの保持特性等が大きく向上するものではない。一方、トランジスタ１０３及びトランジスタ１０４が大きい電流供給能力を有するほど、データの読み出し速度の向上を図ることができる。よって、トランジスタ１０６のＷ／Ｌはトランジスタ１０３のＷ／Ｌよりも小さいことが好ましい。また、トランジスタ１０６のＷ／Ｌはトランジスタ１０４のＷ／Ｌよりも小さいことが好ましい。こうして、トランジスタ１０６のＷ／Ｌを小さくすることに伴うメモリセルのサイズの縮小と、トランジスタ１０３又はトランジスタ１０４のＷ／Ｌを大きくすることに伴うデータの書き込み速度の向上との両立を図ることができる。
【００９３】
なお、上述したとおり、トランジスタ１０６及びトランジスタ１０７は大きい電流供給能力を有する必要はない。しかし、トランジスタ１０７は、データを読み出す期間の終了時刻までに電位ＶＬ２に応じた電荷の容量素子１０８への蓄積が終了できる程度の電流供給能力は必要である。よって、トランジスタ１０６のＷ／Ｌはトランジスタ１０７のＷ／Ｌよりも小さいことが好ましい。こうして、トランジスタ１０６のＷ／Ｌを小さくすることに伴うメモリセルのサイズの縮小と、トランジスタ１０７のＷ／Ｌを大きくすることに伴うデータの読み出し期間の短縮との両立を図ることができる。
【００９４】
トランジスタ１０５は、データを読み出す期間においてノードＮ４の電位をトランジスタ１０７がオンになる電位にする程度の電流供給能力を有していればよく、大きい電流供給能力を有する必要はない。一方、トランジスタ１０１が大きい電流供給能力を有するほど、データの書き込み速度の向上を図ることができる。また、トランジスタ１０２が大きい電流供給能力を有するほど、データの読み出し速度の向上を図ることができる。よって、トランジスタ１０５のＷ／Ｌはトランジスタ１０１のＷ／Ｌよりも小さいことが好ましい。また、トランジスタ１０５のＷ／Ｌはトランジスタ１０２のＷ／Ｌよりも小さいことが好ましい。こうして、トランジスタ１０５のＷ／Ｌを小さくすることに伴うメモリセルのサイズの縮小とトランジスタ１０１のＷ／Ｌを大きくすることに伴うデータの書き込み速度の向上との両立を図ることができる。また、トランジスタ１０５のＷ／Ｌを小さくすることに伴うメモリセルのサイズの縮小とトランジスタ１０２のＷ／Ｌを大きくすることに伴うデータの読み出し速度の向上との両立を図ることができる。
【００９５】
データを読み出す期間において、信号ＶＲＢＬＢがトランジスタ１０４及びトランジスタ１０５を介してノードＮ４に供給される場合がある。そのため、トランジスタ１０７がオンにならない程度に、信号ＶＲＢＬＢのハイレベルを設定することが好ましい。
【００９６】
トランジスタ１０１のソース電極又はドレイン電極の一方（トランジスタ１０１の第２の端子に相当）となる領域を有する導電層は、トランジスタ１０２のソース電極又はドレイン電極の一方（トランジスタ１０２の第１の端子に相当）となる領域を有することが好ましい。こうして、レイアウト面積の縮小を図ることができる。
【００９７】
次に、半導体記憶装置の構成について、図６の半導体記憶装置の回路図を参照して説明する。
【００９８】
図６の半導体記憶装置は、メモリセルアレイ２００、ＷＢＬ駆動回路２１０、ＷＷＬ駆動回路２２０、ＲＷＬ駆動回路２３０及びＲＢＬＢ駆動回路２４０を有する。メモリセルアレイ２００は、Ｙ（Ｙは自然数）行Ｘ（Ｘは自然数）列に配列されたメモリセル２０１（メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］ともいう）を有する。
【００９９】
ＷＢＬ駆動回路２１０はＸ本の配線ＷＢＬ（配線ＷＢＬ［１］乃至配線ＷＢＬ［Ｘ］ともいう）と接続される。ＷＷＬ駆動回路２２０はＹ本の配線ＷＷＬ（配線ＷＷＬ［１］乃至配線ＷＷＬ［Ｙ］ともいう）と接続される。ＲＷＬ駆動回路２３０はＹ本の配線ＲＷＬ（配線ＲＷＬ［１］乃至配線ＲＷＬ［Ｙ］ともいう）と接続される。ＲＢＬＢ駆動回路２４０はＸ本の配線ＲＢＬＢ（配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［Ｘ］ともいう）と接続される。そして、メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］のそれぞれは、配線ＷＢＬ［１］乃至配線ＷＢＬ［Ｘ］のうち対応する１本の配線ＷＢＬ、配線ＷＷＬ［１］乃至配線ＷＷＬ［Ｙ］のうち対応する１本の配線ＷＷＬ、配線ＲＷＬ［１］乃至配線ＲＷＬ［Ｙ］のうち対応する１本の配線ＲＷＬ、配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［Ｘ］のうち対応する１本の配線ＲＢＬＢと接続される。例えば、ｉ（ｉは１乃至Ｙのいずれか一）行ｊ（ｊは１乃至Ｘのいずれか一）列目のメモリセル２０１（メモリセル２０１［ｉ、ｊ］ともいう）は、ｊ本目の配線ＷＢＬ（配線ＷＢＬ［ｊ］ともいう）、ｉ本目の配線ＷＷＬ（配線ＷＷＬ［ｉ］ともいう）、ｉ本目の配線ＲＷＬ（配線ＲＷＬ［ｉ］ともいう）、及びｊ本目の配線ＲＢＬＢ（配線ＲＢＬＢ［ｊ］ともいう）と接続される。
【０１００】
メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］のそれぞれとしては、図１のメモリセルを採用することが可能である。メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］のそれぞれとして図１のメモリセルを採用した場合、配線ＷＢＬ［１］乃至配線ＷＢＬ［Ｘ］のそれぞれは図１のメモリセルの配線ＷＢＬに相当する。配線ＷＷＬ［１］乃至配線ＷＷＬ［Ｙ］のそれぞれは図１のメモリセルの配線ＷＷＬに相当する。配線ＲＷＬ［１］乃至配線ＲＷＬ［Ｙ］のそれぞれは図１のメモリセルの配線ＲＷＬに相当する。配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［Ｘ］のそれぞれは図１のメモリセルの配線ＲＢＬＢに相当する。
【０１０１】
ＷＢＬ駆動回路２１０は、配線ＷＢＬ［１］乃至配線ＷＢＬ［Ｘ］に信号ＶＷＢＬ［１］乃至信号ＶＷＢＬ［Ｘ］をそれぞれ出力する機能を有する回路である。例えば、ＷＢＬ駆動回路２１０は、配線ＷＢＬ［ｊ］に信号ＶＷＢＬ［ｊ］を出力する。信号ＶＷＢＬ［１］乃至信号ＶＷＢＬ［Ｘ］のそれぞれは、図１のメモリセルの信号ＶＷＢＬに相当する。
【０１０２】
ＷＷＬ駆動回路２２０は、配線ＷＷＬ［１］乃至配線ＷＷＬ［Ｙ］に信号ＶＷＷＬ［１］乃至信号ＶＷＷＬ［Ｙ］をそれぞれ出力する機能を有する回路である。例えば、ＷＷＬ駆動回路２２０は、配線ＷＷＬ［ｊ］に信号ＶＷＷＬ［ｊ］を出力する。信号ＶＷＷＬ［１］乃至信号ＶＷＷＬ［Ｙ］のそれぞれは、図１のメモリセルの信号ＶＷＷＬに相当する。
【０１０３】
ＲＷＬ駆動回路２３０は、配線ＲＷＬ［１］乃至配線ＲＷＬ［Ｙ］に信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［Ｙ］をそれぞれ出力する機能を有する回路である。例えば、ＲＷＬ駆動回路２３０は、配線ＲＷＬ［ｊ］に信号ＶＲＷＬ［ｊ］を出力する。信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［Ｙ］のそれぞれは、図１のメモリセルの信号ＶＲＷＬに相当する。
【０１０４】
ＲＢＬＢ駆動回路２４０は、配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［Ｘ］から信号ＶＲＢＬＢ［１］乃至信号ＶＲＢＬＢ［Ｘ］をそれぞれ検出する機能を有する回路である。例えば、ＲＢＬＢ駆動回路２４０は、配線ＲＢＬＢ［ｊ］から信号ＶＲＢＬＢ［ｊ］を検出する。また、ＲＢＬＢ駆動回路２４０は、信号ＶＲＢＬＢ［１］乃至信号ＶＲＢＬＢ［Ｘ］のそれぞれがハイレベルになるように、配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［Ｘ］のそれぞれをプリチャージする機能を有する。例えば、ＲＢＬＢ駆動回路２４０は、信号ＶＲＢＬＢ［ｊ］がハイレベルになるように、配線ＲＢＬＢ［ｊ］をプリチャージする機能を有する。信号ＶＲＢＬＢ［１］乃至信号ＶＲＢＬＢ［Ｘ］のそれぞれは、図１のメモリセルの信号ＶＲＢＬＢに相当する。
【０１０５】
次に、図６の半導体記憶装置の動作の一例について、図７乃至図９を参照して説明する。図７は、メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］のそれぞれにデータを書き込む期間におけるタイミングチャートである。図８は、メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］のそれぞれにデータを保持する期間におけるタイミングチャートである。図９は、メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］のそれぞれからデータを読み出す期間におけるタイミングチャートである。ここでは、便宜上、データを書き込む期間、データを保持する期間及びデータを読み出す期間の３つの期間に分けて説明する。
【０１０６】
まず、データを書き込む期間における半導体記憶装置の動作について、図７のタイミングチャートを参照して説明する。
【０１０７】
データを書き込む期間では、信号ＶＷＷＬ［１］乃至信号ＶＷＷＬ［Ｙ］を信号ＶＷＷＬ［１］から１つずつ順番にアクティブにすることにより、メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］をメモリセル２０１［１、１］乃至メモリセル２０１［１、Ｘ］から１行ずつ順番に選択する。選択された行に属するＸ列のメモリセル２０１には、信号ＶＷＢＬ［１］乃至信号ＶＷＢＬ［Ｘ］がそれぞれ入力される。こうして、メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］のそれぞれにおいて、データが書き込まれる。例えば、信号ＶＷＷＬ［ｉ］がアクティブになると、メモリセル２０１［ｉ、１］乃至メモリセル２０１［ｉ、Ｘ］が選択される。そして、メモリセル２０１［ｉ、１］乃至メモリセル２０１［ｉ、Ｘ］のそれぞれに信号ＶＷＢＬ［１］乃至信号ＶＷＢＬ［Ｘ］が入力される。こうして、メモリセル２０１［ｉ、１］乃至メモリセル２０１［ｉ、Ｘ］のそれぞれにデータが書き込まれる。その後、信号ＶＷＷＬ［ｉ］が非アクティブになり、信号ＶＷＷＬ［ｉ＋１］がアクティブになる。そのため、メモリセル２０１［ｉ、１］乃至メモリセル２０１［ｉ、Ｘ］が非選択になり、メモリセル２０１［ｉ＋１、１］乃至メモリセル２０１［ｉ＋１、Ｘ］が選択される。そして、メモリセル２０１［ｉ＋１、１］乃至メモリセル２０１［ｉ＋１、Ｘ］のそれぞれに信号ＶＷＢＬ［１］乃至信号ＶＷＢＬ［Ｘ］が入力される。こうして、メモリセル２０１［ｉ＋１、１］乃至メモリセル２０１［ｉ＋１、Ｘ］のそれぞれにデータが書き込まれる。
【０１０８】
なお、信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［Ｙ］は全て非アクティブである。
【０１０９】
なお、信号ＶＷＷＬ［１］乃至信号ＶＷＷＬ［Ｙ］を任意の順番で一つずつアクティブにしてもよい。
【０１１０】
なお、信号ＶＷＷＬ［１］乃至信号ＶＷＷＬ［Ｙ］の一部のみをアクティブにし、残りをアクティブにしなくてもよい。この場合、メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］のうちデータの書き込み（書き換え）が必要なメモリセル２０１が属する行のみを選択し、それ以外の行を選択しないようにすれば、データの書き換えに伴う消費電力の削減を図ることができる。
【０１１１】
次に、データを保持する期間における半導体記憶装置の動作について、図８のタイミングチャートを参照して説明する。
【０１１２】
データを保持する期間では、信号ＶＷＷＬ［１］乃至信号ＶＷＷＬ［Ｙ］及び信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［Ｙ］を非アクティブにする。よって、メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］のそれぞれにおいて、データが保持される。
【０１１３】
次に、データを読み出す期間における半導体記憶装置の動作について、図９のタイミングチャートを参照して説明する。
【０１１４】
データを読み出す期間では、信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［Ｙ］を信号ＶＲＷＬ［１］から１つずつ順番にアクティブにすることにより、メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］をメモリセル２０１［１、１］乃至メモリセル２０１［１、Ｘ］から１行ずつ順番に選択する。そして、選択された行に属するＸ列のメモリセル２０１から読み出されたデータに応じて、信号ＶＲＢＬＢ［１］乃至信号ＶＲＢＬＢ［Ｘ］のそれぞれが制御される。ＲＢＬＢ駆動回路２４０は、信号ＶＲＢＬＢ［１］乃至信号ＶＲＢＬＢ［Ｘ］を検出し、信号ＶＲＢＬＢ［１］乃至信号ＶＲＢＬＢ［Ｘ］に基づいて選択された行に属するＸ列のメモリセル２０１から読み出されたデータの値を判断する。こうして、メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］からデータが読み出される。例えば、信号ＶＲＷＬ［ｉ］がアクティブになると、メモリセル２０１［ｉ、１］乃至メモリセル２０１［ｉ、Ｘ］が選択される。そして、メモリセル２０１［ｉ、１］乃至メモリセル２０１［ｉ、Ｘ］から読み出されたデータに応じて、信号ＶＲＢＬＢ［１］乃至信号ＶＲＢＬＢ［Ｘ］のそれぞれが制御される。ＲＢＬＢ駆動回路２４０は、信号ＶＲＢＬＢ［１］乃至信号ＶＲＢＬＢ［Ｘ］を検出し、信号ＶＲＢＬＢ［１］乃至信号ＶＲＢＬＢ［Ｘ］に基づいてメモリセル２０１［ｉ、１］乃至メモリセル２０１［ｉ、Ｘ］から読み出されたデータの値を判断する。その後、信号ＶＲＷＬ［ｉ］が非アクティブになり、信号ＶＲＷＬ［ｉ＋１］がアクティブになる。そのため、メモリセル２０１［ｉ、１］乃至メモリセル２０１［ｉ、Ｘ］が非選択になり、メモリセル２０１［ｉ＋１、１］乃至メモリセル２０１［ｉ＋１、Ｘ］が選択される。そして、メモリセル２０１［ｉ＋１、１］乃至メモリセル２０１［ｉ＋１、Ｘ］から読み出されたデータに応じて、信号ＶＲＢＬＢ［１］乃至信号ＶＲＢＬＢ［Ｘ］のそれぞれが制御される。ＲＢＬＢ駆動回路２４０は、信号ＶＲＢＬＢ［１］乃至信号ＶＲＢＬＢ［Ｘ］を検出し、信号ＶＲＢＬＢ［１］乃至信号ＶＲＢＬＢ［Ｘ］に基づいてメモリセル２０１［ｉ＋１、１］乃至メモリセル２０１［ｉ＋１、Ｘ］から読み出されたデータの値を判断する。
【０１１５】
なお、データを読み出す期間は、信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［Ｙ］のいずれか一がアクティブである期間の前に、信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［Ｙ］の全てが非アクティブである期間を有することが好ましい。例えば、データを読み出す期間は、信号ＶＲＷＬ［ｉ］がアクティブであり且つ信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［ｉ−１］及び信号ＶＲＷＬ［ｉ＋１］乃至信号ＶＲＷＬ［Ｙ］が非アクティブである期間と、信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［Ｙ］が非アクティブである期間と、信号ＶＲＷＬ［ｉ＋１］がアクティブであり且つ信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［ｉ］及び信号ＶＲＷＬ［ｉ＋２］乃至信号ＶＲＷＬ［Ｙ］が非アクティブである期間と、を有することが好ましい。そして、信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［Ｙ］が非アクティブである期間において、信号ＶＲＢＬＢ［１］乃至信号ＶＲＢＬＢ［Ｘ］がハイレベルになるように配線ＲＢＬＢ［１］乃至配線ＲＢＬＢ［Ｘ］のそれぞれにプリチャージを行うことが好ましい。
【０１１６】
なお、信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［Ｙ］は全て非アクティブである。
【０１１７】
なお、信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［Ｙ］を任意の順番で一つずつアクティブにしてもよい。
【０１１８】
なお、信号ＶＲＷＬ［１］乃至信号ＶＲＷＬ［Ｙ］の一部のみをアクティブにし、残りをアクティブにしなくてもよい。この場合、メモリセル２０１［１、１］乃至メモリセル２０１［Ｙ、Ｘ］のうち必要なデータが保持されたメモリセル２０１が属する行のみを選択し、それ以外の行を選択しないようにすれば、データの読み出しに伴う消費電力の削減を図ることができる。
【０１１９】
図６の半導体記憶装置は、図１のメモリセルを採用することにより、図１のメモリセルと同様の効果を奏することができる。
【０１２０】
本実施の形態の内容は、本実施の形態に開示された別の内容及び他の実施の形態の内容等の本明細書等に開示された内容と適宜組み合わせることができる。
【０１２１】
（実施の形態２）
本実施の形態では、実施の形態１とは異なるメモリセルについて説明する。ただし、実施の形態１と共通するところは、同じ符号を示し、その説明を省略する。また、実施の形態１で述べた内容は、本実施の形態のメモリセルにも適用できる。
【０１２２】
まず、図１０のメモリセルは、第１の端子が配線Ｌ１と接続され、第２の端子がノードＮ２と接続され、ゲートが配線ＷＢＬと接続されたトランジスタ１０９を有する点で、図１のメモリセルと異なる。トランジスタ１０９は、信号ＶＷＢＬによってオン又はオフが制御される。
【０１２３】
図１０のメモリセルの動作の一例について説明する。データを読み出す期間の開始時刻の前、即ちデータを書き込む期間又はデータを保持する期間において、信号ＶＷＢＬをトランジスタ１０９がオンになるような電位（例えばハイレベル）に設定し、トランジスタ１０９をオンにする。トランジスタ１０９がオンになると、電位ＶＬ１がノードＮ２に供給され、ノードＮ２の電位がローレベルになる。ノードＮ２の電位がローレベルになると、トランジスタ１０３がオフになる。また、データを読み出す期間では、信号ＶＷＢＬをトランジスタ１０９がオフになるような電位（例えばローレベル）に設定し、トランジスタ１０９をオフにする。
【０１２４】
図１０のメモリセルが奏する効果について説明する。図１０のメモリセルは、データを読み出す期間の開始時刻においてトランジスタ１０３をオフにすることができる。よって、仮にトランジスタ１０４及びトランジスタ１０５がトランジスタ１０２よりも先にオンになったとしても、容量素子１０８に蓄積された電荷に関係なく電位ＶＬ１が配線ＲＢＬＢ又はノードＮ４に供給され、データが書き換わってしまうといった誤動作を防止することができる。また、図１０のメモリセルは、データを読み出す期間の開始時刻において、ノードＮ２の電位をローレベルに確定することができる。よって、容量素子１０８にローレベルの信号ＶＷＢＬに応じた電荷が蓄積されている場合には、容量素子１０８に蓄積された電荷のノードＮ２への供給に伴う電荷の減少を低減することができる。なお、すでに述べたとおり、容量素子１０８にハイレベルの信号ＶＷＢＬに応じた電荷が蓄積されている場合には、容量素子１０８に電荷が補充される。
【０１２５】
なお、トランジスタ１０９のオフ電流が小さいほど、配線Ｌ１と配線Ｌ２との間に流れる電流を小さくすることができ、消費電力の削減を図ることができる。よって、トランジスタ１０９としてオフ電流が極めて小さいＯＳトランジスタを採用することが好ましい。
【０１２６】
なお、トランジスタ１０９は、データを読み出す期間の開始時刻の前までにノードＮ２の電位をローレベルにできる程度の電流供給能力を有していればよく、大きい電流供給能力を有する必要はない。また、トランジスタ１０９が大きい電流供給能力を有していたとしても、データの書き込み速度、データの読み出し速度、データの保持特性等が大きく向上するものではない。一方、トランジスタ１０１が大きい電流供給能力を有するほど、データの書き込み速度の向上を図ることができる。また、トランジスタ１０２が大きい電流供給能力を有するほど、データの読み出し速度の向上を図ることができる。よって、トランジスタ１０９のＷ／Ｌはトランジスタ１０１のＷ／Ｌよりも小さいことが好ましい。また、トランジスタ１０９のＷ／Ｌはトランジスタ１０２のＷ／Ｌよりも小さいことが好ましい。こうして、トランジスタ１０９のＷ／Ｌを小さくすることに伴うメモリセルのサイズの縮小とトランジスタ１０１のＷ／Ｌを大きくすることに伴うデータの書き込み速度の向上との両立を図ることができる。また、トランジスタ１０９のＷ／Ｌを小さくすることに伴うメモリセルのサイズの縮小とトランジスタ１０２のＷ／Ｌを大きくすることに伴うデータの読み出し速度の向上との両立を図ることができる。
【０１２７】
なお、トランジスタ１０９のゲートを配線ＷＷＬと接続してもよい。この場合、データを書き込む期間において、トランジスタ１０９がオンになる。また、データを保持する期間及びデータを読み出す期間において、トランジスタ１０９がオフになる。
【０１２８】
なお、トランジスタ１０９のゲートを図示しない配線と接続してもよい。そして、当該配線に入力する信号によってトランジスタ１０９のオン又はオフを制御してもよい。
【０１２９】
なお、トランジスタ１０９のゲートを次の行のメモリセルの配線ＷＷＬと接続してもよい。例えば、ｉ行目のメモリセルのトランジスタ１０９のゲートをｉ＋１行目の配線ＷＷＬと接続してもよい。
【０１３０】
なお、トランジスタ１０９のゲートを前の行のメモリセルの配線ＲＷＬと接続してもよい。例えば、ｉ行目のメモリセルのトランジスタ１０９のゲートをｉ−１行目の配線ＲＷＬと接続してもよい。この場合、データを読み出す期間の直前にノードＮ２の電位をローレベルに確定し、トランジスタ１０３をオフにすることができる。
【０１３１】
次に、図１１のメモリセルは、トランジスタ１０９の第１の端子が配線ＲＷＬと接続される点で、図１０のメモリセルと異なる。
【０１３２】
図１１のメモリセルの動作の一例について説明する。データを読み出す期間の開始時刻の前、即ちデータを書き込む期間又はデータを保持する期間において、トランジスタ１０９がオンになると、信号ＶＲＷＬがノードＮ２に供給される。信号ＶＲＷＬがローレベルであれば、ノードＮ２の電位がローレベルになり、トランジスタ１０３がオフになる。また、データを読み出す期間では、トランジスタ１０９がオフになるため、信号ＶＲＷＬはノードＮ２に供給されない。
【０１３３】
図１１のメモリセルが奏する効果について説明する。図１１のメモリセルは、図１０のメモリセルと同様の効果を奏する。
【０１３４】
次に、図１２のメモリセルは、第１の端子が配線ＷＢＬと接続され、第２の端子がノードＮ２と接続され、ゲートが配線ＷＷＬと接続されたトランジスタ１１０を有する点、及びトランジスタ１０２のゲートが配線ＲＷＬ２と接続される点で、図１のメモリセルと異なる。配線ＲＷＬ２には信号ＶＲＷＬ２が供給される。信号ＶＲＷＬ２は、トランジスタ１０２のオン又はオフを制御する信号であり、アクティブと非アクティブという２つの状態を有する。信号ＶＲＷＬ２がアクティブになると、トランジスタ１０２がオンになる。信号ＶＲＷＬ２が非アクティブになると、トランジスタ１０２がオフになる。便宜上、アクティブのときの信号ＶＲＷＬ２の電位をハイレベルと示し、非アクティブのときの信号ＶＲＷＬ２の電位をローレベルと示す。
【０１３５】
図１２のメモリセルの動作の一例について説明する。データを書き込む期間では、信号ＶＷＷＬ及び信号ＶＲＷＬ２をアクティブにすることにより、トランジスタ１０１、トランジスタ１０２及びトランジスタ１１０をオンにする。トランジスタ１０１、トランジスタ１０２及びトランジスタ１１０がオンになると、信号ＶＷＢＬは、トランジスタ１０１を介してノードＮ１に供給されるとともに、トランジスタ１１０及びトランジスタ１０２を介してノードＮ１に供給され、信号ＶＷＢＬに応じた電荷が容量素子１０８に蓄積される。また、データを保持する期間では、信号ＶＷＷＬ及び信号ＶＲＷＬ２を非アクティブにすることにより、トランジスタ１０１、トランジスタ１０２及びトランジスタ１１０をオフにする。データを読み出す期間では、信号ＶＷＷＬを非アクティブにすることにより、トランジスタ１０１及びトランジスタ１１０をオフにする。また、信号ＶＲＷＬ２をアクティブにすることにより、トランジスタ１０２をオンにする。
【０１３６】
図１２のメモリセルが奏する効果について説明する。図１２のメモリセルは、トランジスタ１０１を介した経路とトランジスタ１１０及びトランジスタ１０２を介した経路という２つの経路を用いて、信号ＶＷＢＬをノードＮ１に供給することができる。よって、容量素子１０８への電荷の充電を早く完了させることができ、データの書き込み速度の向上を図ることができる。
【０１３７】
なお、トランジスタ１１０が大きい電流供給能力を有することにより、データの書き込み速度の向上を図ることができる。よって、トランジスタ１１０としてＳｉトランジスタを採用することが好ましい。
【０１３８】
一方で、すでに述べたとおり、トランジスタ１０６及びトランジスタ１０７は大きい電流供給能力を有する必要はない。よって、トランジスタ１１０のＷ／Ｌはトランジスタ１０６のＷ／Ｌよりも大きいことが好ましい。また、トランジスタ１１０のＷ／Ｌはトランジスタ１０７のＷ／Ｌよりも大きいことが好ましい。こうして、トランジスタ１１０のＷ／Ｌを大きくすることに伴うデータの書き込み速度の向上と、トランジスタ１０６及びトランジスタ１０７のＷ／Ｌを小さくすることに伴うメモリセルのサイズの縮小との両立を図ることができる。
【０１３９】
なお、トランジスタ１０１が大きい電流供給能力を有することにより、データの書き込み速度の向上を図ることができる。一方、トランジスタ１０２が大きい電流供給力を有することにより、データの書き込み速度の向上だけでなくデータの読み出し速度の向上も図ることができる。よって、トランジスタ１０１よりもトランジスタ１０２を優先して、電流供給能力を大きくすることが効率的である。そのため、トランジスタ１０２のＷ／Ｌは、トランジスタ１０１のＷ／Ｌよりも大きいことが好ましい。
【０１４０】
次に、図３３のメモリセルは、トランジスタ１１０のゲートが配線ＷＷＬ２と接続される点で、図１２のメモリセルと異なる。配線ＷＷＬ２には信号ＶＷＷＬ２が供給される。信号ＶＷＷＬ２は、トランジスタ１１０のオン又はオフを制御する信号であり、アクティブと非アクティブという２つの状態を有する。信号ＶＷＷＬ２がアクティブになると、トランジスタ１１０がオンになる。信号ＶＷＷＬ２が非アクティブになると、トランジスタ１１０がオフになる。便宜上、アクティブのときの信号ＶＷＷＬ２の電位をハイレベルと示し、非アクティブのときの信号ＶＷＷＬ２の電位をローレベルと示す。
【０１４１】
図３３のメモリセルの動作の一例について説明する。データを書き込む期間では、信号ＶＷＷＬ２をアクティブにすることにより、トランジスタ１１０をオンにする。また、データを読み出す期間の開始時刻前、即ちデータを保持する期間において、信号ＶＷＷＬ２をアクティブにすることにより、トランジスタ１１０をオンにするとともに、信号ＶＷＢＬをローレベルにする。トランジスタ１１０がオンになると、ローレベルの信号ＶＷＢＬがノードＮ２に供給され、ノードＮ２の電位がローレベルになる。ノードＮ２の電位がローレベルになると、トランジスタ１０３がオフになる。また、データを読み出す期間では、信号ＶＷＷＬ２を非アクティブにすることにより、トランジスタ１１０をオフにする。
【０１４２】
図３３のメモリセルが奏する効果について説明する。図３３のメモリセルは、図１０のメモリセルと同様に、データを読み出す期間の開始時刻においてノードＮ２の電位をローレベルに確定するとともにトランジスタ１０３をオフにすることができる。さらに図１２のメモリセルと同様に、データを書き込む期間において、トランジスタ１０１を介した経路とトランジスタ１１０及びトランジスタ１０２を介した経路という２つの経路を用いて、信号ＶＷＢＬをノードＮ１に供給することができる。すなわち、図３３のメモリセルは、図１０及び図１２のメモリセルが奏する効果の両立を図ることができる。
【０１４３】
次に、図１３のメモリセルは、トランジスタ１０１を有していない点で、図１２のメモリセルと異なる。
【０１４４】
図１３のメモリセルが奏する効果について説明する。図１３のメモリセルは、トランジスタ１０１を有していないため、素子数を減らすことができる。よって、メモリセルのサイズの縮小を図ることができる。
【０１４５】
次に、図１４のメモリセルは、トランジスタ１０４及びトランジスタ１０６のゲートが配線ＲＷＬ３と接続される点で、図１のメモリセルと異なる。配線ＲＷＬ３には信号ＶＲＷＬ３が供給される。信号ＶＲＷＬ３は、トランジスタ１０４及びトランジスタ１０６のオン又はオフを制御する信号であり、アクティブと非アクティブという２つの状態を有する。信号ＶＲＷＬ３がアクティブになると、トランジスタ１０４がオンになり、トランジスタ１０６がオフになる。また、信号ＶＲＷＬ３が非アクティブになると、トランジスタ１０４がオフになり、トランジスタ１０６がオンになる。便宜上、アクティブのときの信号ＶＲＷＬ３の電位をハイレベルと示し、非アクティブのときの信号ＶＲＷＬ３の電位をローレベルと示す。
【０１４６】
図１４のメモリセルの動作の一例について説明する。データを書き込む期間及びデータを保持する期間では、信号ＶＲＷＬ３を非アクティブにすることにより、トランジスタ１０４をオフにし、トランジスタ１０６をオンにする。データを読み出す期間では、信号ＶＲＷＬ３をアクティブにすることにより、トランジスタ１０４をオンにし、トランジスタ１０６をオフにする。つまり、図１４のメモリセルの動作は、図１のメモリセルと同じである。
【０１４７】
図１４のメモリセルが奏する効果について説明する。図１４のメモリセルは、トランジスタ１０２及びトランジスタ１０５のオン又はオフを制御する信号とトランジスタ１０４及びトランジスタ１０６のオン又はオフを制御する信号とを分離することができる。そのため、データを読み出す期間において、トランジスタ１０２及びトランジスタ１０５をオンにした後に、トランジスタ１０４をオンにするとともにトランジスタ１０６をオフにすることが可能になる。よって、容量素子１０８に蓄積された電荷に関係なく電位ＶＬ１が配線ＲＢＬＢ又はノードＮ４に供給され、データが書き換わってしまうといった誤動作を防止することができる。また、図１４のメモリセルは、トランジスタ１０２及びトランジスタ１０５としてＯＳトランジスタを採用し、且つトランジスタ１０４及びトランジスタ１０６としてＳｉトランジスタを採用した場合に有利である。なぜなら、Ｓｉトランジスタのオン又はオフを制御するために必要な信号の振幅電圧はＯＳトランジスタのオン又はオフを制御するために必要な信号の振幅電圧よりも小さくすることが可能だからである。これにより、信号ＶＲＷＬ３の振幅電圧を信号ＶＲＷＬの振幅電圧よりも小さくすることができ、消費電力の削減を図ることができる。
【０１４８】
次に、図１５のメモリセルは、トランジスタ１０５を有していない点で、図１のメモリセルと異なる。
【０１４９】
図１５のメモリセルが奏する効果について説明する。図１５のメモリセルは、トランジスタ１０５を有していないため、メモリセルのサイズの縮小を図ることができる。また、データを読み出す期間において、トランジスタ１０７がオンになるタイミングを早くすることができるため、容量素子１０８への電荷の補充を素早く行うことができる。
【０１５０】
次に、図１６のメモリセルは、トランジスタ１０５がトランジスタ１０３の第１の端子と配線Ｌ１との間に接続される点で、図１のメモリセルと異なる。
【０１５１】
図１６のメモリセルが奏する効果について説明する。図１６のメモリセルは、データを読み出す期間において、容量素子１０８に蓄積された電荷に関係なく電位ＶＬ１が配線ＲＢＬＢ又はノードＮ４に供給され、データが書き換わってしまうといった誤動作を抑制することができる。
【０１５２】
なお、トランジスタ１０６の第２の端子及びトランジスタ１０３の第２の端子の節点とトランジスタ１０４の第１の端子との間にトランジスタ１０５を接続してもよい。
【０１５３】
次に、図１７のメモリセルは、容量素子１０８を有していない点で、図１のメモリセルと異なる。
【０１５４】
図１７のメモリセルが奏する効果について説明する。図１７のメモリセルは、容量素子１０８を有していないため、メモリセルのサイズの縮小を図ることができる。
【０１５５】
次に、図１８のメモリセルは、第１の端子がノードＮ４と接続され、第２の端子が配線Ｌ１と接続された容量素子１１１を有する点で、図１のメモリセルと異なる。容量素子１１１は、電位ＶＬ２に応じた電荷を蓄積する機能を有する。
【０１５６】
図１８のメモリセルが奏する効果について説明する。図１８のメモリセルは、データを読み出す期間において、ノードＮ４から配線ＲＢＬＢに供給される電荷を増やすことができる。よって、配線ＲＢＬＢの電位を高くすることができ、データの読み出し性能の向上を図ることができる。
【０１５７】
なお、容量素子１１１の第２の端子は、配線Ｌ２と接続されていてもよい。
【０１５８】
次に、図１９のメモリセルは、トランジスタ１０７の第１の端子が配線ＲＷＬと接続される点で、図１のメモリセルと異なる。
【０１５９】
図１９のメモリセルの動作の一例について説明する。データを書き込む期間及びデータを保持する期間では、トランジスタ１０７がオフになる。また、信号ＶＲＷＬは非アクティブである。よって、データを保持する期間が比較的長く且つ信号ＶＲＷＬがローレベルであれば、ノードＮ２の電位はトランジスタ１０７のリーク電流によって信号ＶＲＷＬのローレベルに近い値となる。そして、ノードＮ２の電位が信号ＶＲＷＬのローレベルに近い値になると、トランジスタ１０３はオフになる。また、データを読み出す期間では、ローレベルの信号ＶＷＢＬに応じて電荷が容量素子１０８に蓄積されていれば、トランジスタ１０７がオフになる。一方、ハイレベルの信号ＶＷＢＬに応じて電荷が容量素子１０８に蓄積されていれば、トランジスタ１０７がオンになる。トランジスタ１０７がオンになると、信号ＶＲＷＬが容量素子１０８に供給される。信号ＶＲＷＬはハイレベルであるため、容量素子１０８に電荷が補充される。
【０１６０】
図１９のメモリセルが奏する効果について説明する。図１９のメモリセルは、データを読み出す期間の開始時刻においてノードＮ２の電位をローレベルに確定することができるとともにトランジスタ１０３をオフにすることができるため、図１０のメモリセルと同様の効果を奏する。
【０１６１】
次に、図２０のメモリセルは、トランジスタ１０３の第１の端子が配線ＷＷＬと接続される点で、図１のメモリセルと異なる。
【０１６２】
図２０のメモリセルの動作の一例について説明する。データを書き込む期間及びデータを保持する期間では、トランジスタ１０４及びトランジスタ１０３がオフになるため、信号ＶＷＷＬは配線ＲＢＬＢ又はノードＮ４に供給されない。データを読み出す期間では、トランジスタ１０４及びトランジスタ１０５がオンになるため、信号ＶＷＷＬの配線ＲＢＬＢ又はノードＮ４への供給の有無がトランジスタ１０３のオン又はオフによって決定される。トランジスタ１０３がオフであれば、信号ＶＷＷＬは配線ＲＢＬＢ又はノードＮ４に供給されない。一方、トランジスタ１０３がオンであれば、信号ＶＷＷＬは配線ＲＢＬＢ又はノードＮ４に供給される。よって、信号ＶＷＷＬがローレベルであれば、信号ＶＲＢＬＢがローレベルになり、ノードＮ４の電位がローレベルになる。
【０１６３】
次に、図２１のメモリセルは、容量素子１０８の第１の端子が配線ＣＳＬと接続される点で、図１のメモリセルと異なる。配線ＣＳＬには信号ＶＣＳＬが供給される。信号ＶＣＳＬは、容量素子１０８の第１の端子の電位を制御する信号である。
【０１６４】
図２１のメモリセルが奏する効果について説明する。図２１のメモリセルは、信号ＶＣＳＬにより、ノードＮ１の電位を制御することができる。例えば、データを読み出す期間において、信号ＶＣＳＬの電位を種々に変化させることにより、メモリセルの多値化を図ることができる。
【０１６５】
なお、容量素子１０８の第１の端子を配線ＲＷＬと接続してもよい。
【０１６６】
なお、容量素子１０８の第１の端子を配線ＷＷＬと接続してもよい。
【０１６７】
なお、容量素子１０８の第１の端子を配線Ｌ２と接続してもよい。
【０１６８】
次に、図２２のメモリセルは、トランジスタ１０６の第１の端子が配線ＲＢＬＢと接続される点で、図１のメモリセルと異なる。
【０１６９】
図２２のメモリセルの動作の一例について説明する。データを書き込む期間及びデータを保持する期間では、トランジスタ１０６がオンになるため、信号ＶＲＢＬＢがノードＮ４に供給される。よって、信号ＶＲＢＬＢがハイレベルであれば、ノードＮ４の電位がハイレベルになる。また、データを読み出す期間では、トランジスタ１０６がオフになるため、信号ＶＲＢＬＢはノードＮ４に供給されない。
【０１７０】
なお、トランジスタ１０６の第１の端子を配線ＲＢＬＢと接続する場合、データを書き込む期間及びデータを保持する期間において、信号ＶＲＢＬＢをハイレベルに設定することが好ましい。
【０１７１】
次に、上述した内容、即ち図１０乃至図２２及び図３３のメモリセル並びにそれらに関連した記載を適宜組み合わせた場合の例について説明する。なお、以下に述べる内容以外にも図１０乃至図２２及び図３３のメモリセル並びにそれらに関連した記載を適宜組み合わせることができる。
【０１７２】
まず、図２３のメモリセルは、図１０のメモリセルと図１２のメモリセルとを組み合わせた構成である。ただし、データを書き込む期間において、トランジスタ１０９及びトランジスタ１１０の双方がオンになると、配線ＷＢＬと配線Ｌ１とが導通してしまう蓋然性が高い。そこで、図２３のメモリセルでは、トランジスタ１０９のゲートを配線ＳＥＬと接続している。配線ＳＥＬには信号ＶＳＥＬが入力される。信号ＶＳＥＬは、トランジスタ１０９のオン又はオフを制御する信号であり、アクティブと非アクティブという２つの状態を有する。信号ＶＳＥＬがアクティブになると、トランジスタ１０９がオンになる。信号ＶＳＥＬが非アクティブになると、トランジスタ１０９がオフになる。便宜上、アクティブのときの信号ＶＳＥＬの電位をハイレベルと示し、非アクティブのときの信号ＶＳＥＬの電位をローレベルと示す。
【０１７３】
図２３のメモリセルの動作について説明する。データを書き込む期間では、信号ＶＳＥＬを非アクティブにすることにより、トランジスタ１０９をオフにする。データを保持する期間の一部又は全てにおいて、信号ＶＳＥＬをアクティブにすることにより、トランジスタ１０９をオンにする。データを読み出す期間では、信号ＶＳＥＬを非アクティブにすることにより、トランジスタ１０９をオフにする。
【０１７４】
なお、すでに述べたとおり、トランジスタ１０９のゲートを次の行のメモリセルの配線ＷＷＬと接続してもよい。
【０１７５】
なお、すでに述べたとおり、トランジスタ１０９のゲートを前の行のメモリセルの配線ＲＷＬと接続してもよい。
【０１７６】
次に、図２４のメモリセルは、図１９のメモリセルと図２２のメモリセルとを組み合わせた構成である。配線Ｌ２を省略することができるため、メモリセルのサイズの縮小を図ることができる。
【０１７７】
次に、図２５のメモリセルは、図２０のメモリセルと図２１のメモリセルとを組み合わせた構成である。配線Ｌ１を省略することができるため、メモリセルのサイズの縮小を図ることができる。
【０１７８】
ここで、本発明の一態様は、以下に示す半導体装置をその範疇に含む。
【０１７９】
本発明の一態様は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３及びトランジスタ１０７を有する半導体装置である。トランジスタ１０１は、第１の端子が配線ＷＢＬと接続され、第２の端子が容量素子１０８と接続される。トランジスタ１０２は、第１の端子が容量素子１０８と接続され、第２の端子がトランジスタ１０３のゲートと接続される。トランジスタ１０３は、第１の端子が配線Ｌ１と接続され、第２の端子が配線ＲＢＬＢ及びトランジスタ１０７のゲートと接続される。トランジスタ１０７は、第１の端子が配線Ｌ２と接続され、第２の端子がトランジスタ１０３のゲートと接続される（図３２（Ａ）参照）。
【０１８０】
本発明の一態様は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３及びトランジスタ１０７を有する半導体装置である（図３２（Ａ）参照）。トランジスタ１０１は、信号ＶＷＢＬを容量素子１０８に供給する機能を有する。容量素子１０８は、信号ＶＷＢＬに応じた電荷を蓄積する機能を有する。トランジスタ１０２は、信号ＶＷＢＬに応じた電荷をトランジスタ１０３に供給する機能を有する。トランジスタ１０３は、電位ＶＬ１を配線ＲＢＬＢに供給する機能を有する。トランジスタ１０３は、電位ＶＬ１をトランジスタ１０７のゲートに供給する機能を有する。トランジスタ１０７は、電位ＶＬ２をトランジスタ１０２を介して容量素子１０８に供給する機能を有する。
【０１８１】
なお、上記半導体装置において、トランジスタ１０９を設けてもよい（図３２（Ｂ）参照）。トランジスタ１０９は、第１の端子が配線Ｌ１と接続され、第２の端子がトランジスタ１０３のゲートと接続される。また、トランジスタ１０９は、電位ＶＬ１をトランジスタ１０３のゲートに供給する機能を有する。
【０１８２】
なお、上記半導体装置において、トランジスタ１１０を設けてもよい（図３２（Ｃ）参照）。トランジスタ１１０は、第１の端子が配線ＷＢＬと接続され、第２の端子がトランジスタ１０３のゲートと接続される。また、トランジスタ１１０は、信号ＶＷＢＬをトランジスタ１０２を介して容量素子１０８に供給する機能を有する。
【０１８３】
本実施の形態の内容は、本実施の形態に開示された別の内容及び他の実施の形態の内容等の本明細書等に開示された内容と適宜組み合わせることができる。
【０１８４】
（実施の形態３）
本実施の形態では、半導体装置について説明する。本実施の形態の半導体装置は、図６のＲＢＬＢ駆動回路２４０に適用可能である。
【０１８５】
まず、半導体装置の構成について、図２６の半導体装置の回路図を参照して説明する。
【０１８６】
図２６の半導体装置は、プリチャージ回路３００、センスアンプ回路３１０及びデータラッチ回路３２０を有する。プリチャージ回路３００は、配線ＲＢＬＢ、配線ＲＢＬＡ、配線ＲＰＣ及び配線Ｌ３と接続される。センスアンプ回路３１０は、配線ＲＢＬＢ、配線ＲＢＬＡ、配線ＳＡ、配線Ｌ４及び配線Ｌ５と接続される。データラッチ回路３２０は、配線ＲＢＬＢ、配線ＲＢＬＡ及び配線ＲＢＬと接続される。
【０１８７】
配線ＲＢＬＢには信号ＶＲＢＬＢが入力される。信号ＶＲＢＬＢは、メモリセルから読み出したデータによって制御される信号である。
【０１８８】
配線ＲＰＣには信号ＶＲＰＣが入力される。信号ＶＲＰＣは、プリチャージ回路３００を制御する信号であり、アクティブと非アクティブという２つの状態を有する。信号ＶＲＰＣがアクティブになると、プリチャージ回路３００が配線ＲＢＬＢ及び配線ＲＢＬＡに電位を供給する。信号ＶＲＰＣが非アクティブになると、プリチャージ回路３００が配線ＲＢＬＢ及び配線ＲＢＬＡへの電位の供給を止める。便宜上、アクティブのときの信号ＶＲＰＣの電位をローレベルと示し、非アクティブのときの信号ＶＲＰＣの電位をハイレベルと示す。
【０１８９】
配線ＳＡには信号ＶＳＡが入力される。信号ＶＳＡは、センスアンプ回路３１０を制御する信号であり、アクティブと非アクティブという２つの状態を有する。信号ＶＳＡがアクティブになると、センスアンプ回路３１０は活性化する。信号ＶＳＡが非アクティブになると、センスアンプ回路３１０は不活性化する。便宜上、アクティブのときの信号ＶＳＡの電位をハイレベルと示し、非アクティブのときの信号ＶＳＡの電位をローレベルと示す。
【０１９０】
配線ＲＢＬにはデータラッチ回路３２０から信号ＶＲＢＬが出力される。
【０１９１】
配線Ｌ３には電位ＶＬ３が入力される。詳細は後述するが、電位ＶＬ３は配線ＲＢＬＢ及び配線ＲＢＬＡをプリチャージするための電位である。
【０１９２】
配線Ｌ４には電位ＶＬ４が入力される。また、配線Ｌ５には電位ＶＬ５が入力される。電位ＶＬ４は電位ＶＬ５よりも高い値である。また、電位ＶＬ４は電位ＶＬ３よりも高い値であり、電位ＶＬ５は電位ＶＬ３よりも低い値である。
【０１９３】
プリチャージ回路３００は、配線ＲＢＬＢ及び配線ＲＢＬＡをプリチャージする機能を有する。例えば、プリチャージ回路３００は、配線ＲＢＬＢ及び配線ＲＢＬＡに電位ＶＬ３を供給した後、配線ＲＢＬＢ及び配線ＲＢＬＡへの電位ＶＬ３の供給を止める。こうして、配線ＲＢＬＢ及び配線ＲＢＬＡが電位ＶＬ３にプリチャージされる。
【０１９４】
センスアンプ回路３１０は、配線ＲＢＬＢと配線ＲＢＬＡとの電位差を増幅する機能を有する。例えば、配線ＲＢＬＢの電位が配線ＲＢＬＡの電位よりも高い場合、センスアンプ回路３１０は、配線ＲＢＬＢに電位ＶＬ４を供給し、配線ＲＢＬＡに電位ＶＬ５を供給する。一方、配線ＲＢＬＢの電位が配線ＲＢＬＡの電位よりも低い場合、センスアンプ回路３１０は、配線ＲＢＬＢに電位ＶＬ５を供給し、配線ＲＢＬＡに電位ＶＬ４を供給する。ただし、信号ＶＳＥが非アクティブになると、センスアンプ回路３１０は不活性になり機能を停止する。
【０１９５】
なお、センスアンプ回路３１０は、少なくとも１つのＯＳトランジスタを有し、当該ＯＳトランジスタが配線Ｌ４と配線Ｌ５との間に接続される構成を有することが好ましい。ＯＳトランジスタはオフ電流が低いため、センスアンプ回路３１０が不活性であるときの配線Ｌ４と配線Ｌ５との間に流れるスタンバイ電流を小さくすることができる。よって、消費電力の削減を図ることができる。ただし、センスアンプ回路３１０が有する複数のトランジスタの全てにＳｉトランジスタを採用してもよい。これにより、センスアンプ回路３１０の動作速度を早くすることができるため、読み出し速度の向上を図ることができる。
【０１９６】
データラッチ回路３２０は、配線ＲＢＬＢ及び配線ＲＢＬＡの電位を読み取って保持する機能を有する。
【０１９７】
次に、プリチャージ回路３００、センスアンプ回路３１０及びデータラッチ回路３２０の具体例について説明する。
【０１９８】
プリチャージ回路３００は、トランジスタ３０１、トランジスタ３０２及びトランジスタ３０３を有する。トランジスタ３０１は、第１の端子が配線ＲＢＬＢと接続され、第２の端子が配線ＲＢＬＡと接続され、ゲートが配線ＲＰＣと接続される。トランジスタ３０２は、第１の端子が配線Ｌ３と接続され、第２の端子が配線ＲＢＬＢと接続され、ゲートが配線ＲＰＣと接続される。トランジスタ３０３は、第１の端子が配線Ｌ３と接続され、第２の端子が配線ＲＢＬＡと接続され、ゲートが配線ＲＰＣと接続される。
【０１９９】
センスアンプ回路３１０は、トランジスタ３１１、トランジスタ３１２、トランジスタ３１３、トランジスタ３１４及びトランジスタ３１５を有する。トランジスタ３１１は、第１の端子が配線Ｌ４と接続され、第２の端子が配線ＲＢＬＢと接続され、ゲートが配線ＲＢＬＡと接続される。トランジスタ３１２は、第１の端子がトランジスタ３１４の第１の端子と接続され、第２の端子が配線ＲＢＬＢと接続され、ゲートが配線ＲＢＬＡと接続される。トランジスタ３１３は、第１の端子が配線Ｌ４と接続され、第２の端子が配線ＲＢＬＡと接続され、ゲートが配線ＲＢＬＢと接続される。トランジスタ３１４は、第１の端子がトランジスタ３１２の第１の端子と接続され、第２の端子が配線ＲＢＬＡと接続され、ゲートが配線ＲＢＬＢと接続される。トランジスタ３１５は、第１の端子が配線Ｌ５と接続され、第２の端子がトランジスタ３１２の第１の端子と接続され、ゲートが配線ＳＡと接続される。
【０２００】
データラッチ回路３２０は、ＮＡＮＤ回路３２１及びＮＡＮＤ回路３２２を有する。ＮＡＮＤ回路３２１は、第１の入力端子が配線ＲＢＬＢと接続され、第２の入力端子がＮＡＮＤ回路３２２の出力端子と接続され、出力端子が配線ＲＢＬと接続される。ＮＡＮＤ回路３２２は、第１の入力端子が配線ＲＢＬＡと接続され、第２の入力端子がＮＡＮＤ回路３２１の出力端子と接続され、出力端子がＮＡＮＤ回路３２１の第２の入力端子と接続される。
【０２０１】
トランジスタ３０１、トランジスタ３０２、トランジスタ３０３、トランジスタ３１１及びトランジスタ３１３はＰチャネル型である。また、トランジスタ３１２、トランジスタ３１４及びトランジスタ３１５はＮチャネル型である。ただし、各トランジスタの極性はこれに限定されるものではない。
【０２０２】
次に、図２６の半導体装置の動作の一例について、図２７のタイミングチャートを参照して説明する。ここでは、便宜上、時刻ｔ１乃至時刻ｔ６に区切って説明する。
【０２０３】
まず、時刻ｔ１において、信号ＶＲＰＣをアクティブにすることにより、プリチャージ回路３００によって、配線ＲＢＬＢ及び配線ＲＢＬＡに電位ＶＬ３を供給するとともに、配線ＲＢＬＢと配線ＲＢＬＡとを導通にする。具体的には、トランジスタ３０１、トランジスタ３０２及びトランジスタ３０３がオンになり、配線ＲＢＬＢと配線ＲＢＬＡとが導通し、配線Ｌ３と配線ＲＢＬＢとが導通し、配線Ｌ３と配線ＲＢＬＡとが導通する。そして、電位ＶＬ３が配線ＲＢＬＢ及び配線ＲＢＬＡに供給される。そして、配線ＲＢＬＢ及び配線ＲＢＬＢの電位が電位ＶＬ３になる。
【０２０４】
なお、時刻ｔ１では、信号ＶＲＷＬを非アクティブにすることにより、メモリセルからデータの読み出しが行われないようにする。また、信号ＶＳＡを非アクティブにすることにより、センスアンプ回路３１０を不活性にする。具体的には、トランジスタ３１５をオフにする。
【０２０５】
次に、時刻ｔ２において、信号ＶＲＰＣを非アクティブにすることにより、配線ＲＢＬＢ及び配線ＲＢＬＡに電位ＶＬ３を供給しないようにするとともに、配線ＲＢＬＢと配線ＲＢＬＡとを非導通にする。具体的には、トランジスタ３０１、トランジスタ３０２及びトランジスタ３０３をオフにする。
【０２０６】
次に、時刻ｔ３において、信号ＶＲＷＬをアクティブにすることにより、メモリセルからデータを読み出す。配線ＲＢＬＢの電位はメモリセルから読み出されたデータに応じて制御される。図２７のタイミングチャートには、配線ＲＢＬＢの電位が電位ＶＬ３から少しだけ下がった場合を例示している。
【０２０７】
次に、時刻ｔ４において、信号ＶＳＡをアクティブにすることにより、センスアンプ回路３１０を活性化する。具体的には、トランジスタ３１５がオンになる。センスアンプ回路３１０が活性化すると、センスアンプ回路３１０は配線ＲＢＬＢと配線ＲＢＬＡとの電位差を増幅する。そして、データラッチ回路３２０は、配線ＲＢＬＢ及び配線ＲＢＬＡのデータを保持し、そのデータに応じた信号ＶＲＢＬを配線ＲＢＬに出力する。
【０２０８】
次に、時刻ｔ５において、信号ＶＲＷＬを非アクティブにすることにより、メモリセルからデータの読み出しが行われないようにする。
【０２０９】
次に、時刻ｔ６において、信号ＶＳＥを非アクティブにすることにより、センスアンプ回路３１０を不活性にする。
【０２１０】
以上、図２６の半導体装置の動作の一例について説明した。
【０２１１】
なお、トランジスタ３１５のオフ電流が小さいほど、センスアンプ回路３１０が不活性となる場合に、配線Ｌ４と配線Ｌ５との間に流れる電流を小さくすることができ、消費電力の削減を図ることができる。よって、トランジスタ３１５としてオフ電流が極めて小さいＯＳトランジスタを採用することが好ましい。
【０２１２】
なお、メモリセルからデータを読み出す際、配線ＲＢＬＢの電位が十分に上昇しない場合がある。そのような場合、例えば、配線ＲＢＬＢの電位が配線ＲＢＬＡの電位よりも十分に高くならず、センスアンプ回路３１０が正常に動作しない恐れがある。そこで、配線ＲＢＬＢの電位が十分に上昇しない場合でも、センスアンプ回路３１０は、配線ＲＢＬＢに電位ＶＬ４を供給し、配線ＲＢＬＡに電位ＶＬ５を供給するようにすることが好ましい。これを実現するために、トランジスタ３１１のＷ／Ｌをトランジスタ３１３のＷ／Ｌよりも大きくすることが好ましい。また、トランジスタ３１４のＷ／Ｌをトランジスタ３１２のＷ／Ｌよりも大きくすることが好ましい。こうして、誤動作の防止を図ることができる。
【０２１３】
なお、トランジスタ３０１を省略してもよい。
【０２１４】
なお、トランジスタ３０２又はトランジスタ３０３の一方を省略してもよい。
【０２１５】
なお、配線ＲＢＬＢと接続されるメモリセルとして、実施の形態１又は実施の形態２において説明したメモリセルを採用してもよい。
【０２１６】
なお、トランジスタ３１１及びトランジスタ３１２を省略してもよい。また、その場合、トランジスタ３０１又はトランジスタ３０３の一方を省略してもよい。
【０２１７】
なお、プリチャージ回路３００及びセンスアンプ回路３１０として、図３４に示す構成を採用してもよい。即ち、センスアンプ回路３１０において、配線ＲＢＬＢをトランジスタ３１３及びトランジスタ３１４のゲートと接続し、トランジスタ３１１の第２の端子及びトランジスタ３１２の第２の端子をＮＡＮＤ回路３２１の第１の入力端子と接続してもよい。また、プリチャージ回路３００において、トランジスタ３０１の第１の端子をＮＡＮＤ回路３２１の第１の入力端子と接続してもよい。また、図示はしていないが、図３４のプリチャージ回路３００において、トランジスタ３０１の第２の端子を配線Ｌ３と接続してもよい。
【０２１８】
本実施の形態の内容は、本実施の形態に開示された別の内容及び他の実施の形態の内容等の本明細書等に開示された内容と適宜組み合わせることができる。
【０２１９】
（実施の形態４）
本実施の形態では、酸化物半導体層について説明する。本実施の形態の酸化物半導体は、ＯＳトランジスタの半導体層に適用することができる。
【０２２０】
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０２２１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０２２２】
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０２２３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０２２４】
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０２２５】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
【０２２６】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又は実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。好ましくはキャリア密度が８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上である
【０２２７】
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
【０２２８】
以下では、酸化物半導体膜の構造について説明する。
【０２２９】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
【０２３０】
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【０２３１】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０２３２】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０２３３】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２３４】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２３５】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２３６】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０２３７】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２３８】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０２３９】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０２４０】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０２４１】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０２４２】
次に、微結晶酸化物半導体膜について説明する。
【０２４３】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０２４４】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０２４５】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２４６】
次に、非晶質酸化物半導体膜について説明する。
【０２４７】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０２４８】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０２４９】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０２５０】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０２５１】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０２５２】
なお、ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２５３】
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の密度に対し、ａ−ｌｉｋｅ  ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶酸化物半導体膜の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶酸化物半導体膜の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
【０２５４】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２５５】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
【０２５６】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２５７】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０２５８】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２５９】
本実施の形態の内容は、本実施の形態に開示された別の内容及び他の実施の形態の内容等の本明細書等に開示された内容と適宜組み合わせることができる。
【０２６０】
（実施の形態５）
本実施の形態では、半導体装置について説明する。
【０２６１】
半導体装置の断面構造の一例について、図２８の半導体装置の断面図を参照して説明する。
【０２６２】
図２８の半導体装置は、トランジスタ６００及びトランジスタ６１０を有する。トランジスタ６００は、ＯＳトランジスタに採用可能なトランジスタである。トランジスタ６１０は、Ｓｉトランジスタに採用可能なトランジスタである。例えば、トランジスタ６００は実施の形態１乃至２のトランジスタ１０２に相当し、トランジスタ６１０は実施の形態１乃至２のトランジスタ１０３に相当する。或いは、トランジスタ６００は実施の形態１乃至２のトランジスタ１０５に相当し、トランジスタ６１０は実施の形態１乃至２のトランジスタ１０７に相当する。或いは、トランジスタ６００は実施の形態２のトランジスタ１０９に相当し、トランジスタ６１０は実施の形態１乃至２のトランジスタ１０７に相当する。
【０２６３】
なお、破線Ａ１−Ａ２で示す領域では、トランジスタ６００及びトランジスタ６１０のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ６００及びトランジスタ６１０のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ６００のチャネル長方向とトランジスタ６１０のチャネル長方向とが、必ずしも一致していなくともよい。
【０２６４】
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。
【０２６５】
トランジスタ６１０は単結晶のシリコン基板に形成され、トランジスタ６００はトランジスタ６１０上に形成される。トランジスタ６００は酸化物半導体膜にチャネル形成領域を有する。
【０２６６】
トランジスタ６１０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ６１０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ６００はトランジスタ６１０上に積層されていなくとも良く、トランジスタ６００とトランジスタ６１０とは、同一の層に形成されていても良い。
【０２６７】
シリコンの薄膜を用いてトランジスタ６１０を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０２６８】
トランジスタ６１０が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図２８では、単結晶シリコン基板を基板４００として用いる場合を例示している。
【０２６９】
また、トランジスタ６１０は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図２８では、トレンチ分離法を用いてトランジスタ６１０を電気的に分離する場合を例示している。具体的に、図２８では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ６１０を素子分離させる場合を例示している。
【０２７０】
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ６１０の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ６１０は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
【０２７１】
トランジスタ６１０では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ６１０の基板上における専有面積を小さく抑えつつ、トランジスタ６１０におけるキャリアの移動量を増加させることができる。その結果、トランジスタ６１０は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向における幅（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ６１０のオン電流をより大きくすることができ、電界効果移動度もより高められる。
【０２７２】
なお、バルクの半導体基板を用いたトランジスタ６１０の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
【０２７３】
トランジスタ６１０上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
【０２７４】
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
【０２７５】
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０２７６】
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ６００が設けられている。
【０２７７】
トランジスタ６００は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
【０２７８】
なお、図２８において、トランジスタ６００は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。
【０２７９】
トランジスタ６００が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０２８０】
また、図２８では、トランジスタ６００が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ６００は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０２８１】
また、図２８に示すように、トランジスタ６００は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ６００が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。
【０２８２】
絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０２８３】
絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ法またはスパッタリング法等により、形成することができる。
【０２８４】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０２８５】
なお、図２８に示すトランジスタ６００は、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図２８に示すトランジスタ６００では、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電位によって制御することができる。このようなトランジスタ６００の構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
【０２８６】
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ６００がオフとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ６００では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタ６００のオフ電流を小さく抑えることができる。よって、トランジスタ６００は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
【０２８７】
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ６００がオンとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタ６００の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタ６００におけるキャリアの移動量が増加する。この結果、トランジスタ６００のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
【０２８８】
なお、図２８を用いて述べたが、本発明の実施形態の一態様は、これに限定されない。例えば、図２９に示すような構造でもよい。
【０２８９】
本実施の形態の内容は、本実施の形態に開示された別の内容及び他の実施の形態の内容等の本明細書等に開示された内容と適宜組み合わせることができる。
【０２９０】
（実施の形態６）
上記実施の形態で開示された、導電膜や半導体膜はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０２９１】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２９２】
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２９３】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２９４】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
【０２９５】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２９６】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０２９７】
本実施の形態の内容は、本実施の形態に開示された別の内容及び他の実施の形態の内容等の本明細書等に開示された内容と適宜組み合わせることができる。
【０２９８】
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図３０、図３１を用いて説明する。
【０２９９】
図３０（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０３００】
上記実施の形態５の図２８に示すようなトランジスタで構成される回路部は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０３０１】
後工程は、図３０（Ａ）に示す各工程を経ることで完了することができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０３０２】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程におけるチップとリードフレームとの接着は、インターポーザ上にチップを搭載して行ってもよい。
【０３０３】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０３０４】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力から、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。
【０３０５】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０３０６】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て上述の実施の形態で説明した半導体装置を含む回路部を有する電子部品が完成する（ステップＳ９）。
【０３０７】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び信頼性の向上が図られた電子部品を実現することができる。
【０３０８】
また、完成した電子部品の斜視模式図を図３０（Ｂ）に示す。図３０（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図３０（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図３０（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。
【０３０９】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０３１０】
図３１（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、上述の実施の形態で説明した半導体装置を有する電子部品が設けられている。そのため、消費電力の低減、及び信頼性の向上が図られた携帯型の情報端末が実現される。
【０３１１】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図３１（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図３１（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０３１２】
また、図３１（Ａ）に示す携帯型の情報端末は、図３１（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０３１３】
図３１（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０３１４】
また、図３１（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０３１５】
更に、図３１（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０３１６】
図３１（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、上述の実施の形態で説明した半導体装置を有する電子部品が設けられている。そのため、消費電力の低減、及び信頼性の向上が図られた電子書籍が実現される。
【０３１７】
図３１（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、上述の実施の形態で説明した半導体装置を有する電子部品が搭載されている。そのため、消費電力の低減、及び信頼性の向上が図られたテレビジョン装置が実現される。
【０３１８】
図３１（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、上述の実施の形態で説明した半導体装置を有する電子部品が設けられている。そのため消費電力の低減、及び信頼性の向上が図られたスマートフォンが実現される。
【０３１９】
図３１（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、上述の実施の形態で説明した半導体装置を有する電子部品が設けられている。そのため、消費電力の低減、及び信頼性の向上が図られたデジタルカメラが実現される。
【０３２０】
以上のように、本実施の形態に示す電子機器には、上述の実施の形態で説明した半導体装置を有する電子部品が搭載されている。このため、消費電力の低減、及び信頼性の向上が図られた電子機器が実現される。
【符号の説明】
【０３２１】
Ｌ１    配線
Ｌ２    配線
Ｌ３    配線
Ｌ４    配線
Ｌ５    配線
Ｎ１    ノード
Ｎ２    ノード
Ｎ３    ノード
Ｎ４    ノード
ＷＢＬ    配線
ＷＷＬ    配線
ＷＷＬ２    配線
ＲＷＬ    配線
ＲＷＬ２    配線
ＲＷＬ３    配線
ＲＢＬＢ    配線
ＲＢＬＡ    配線
ＲＰＣ    配線
ＲＢＬ    配線
ＣＳＬ    配線
ＳＥＬ    配線
ＳＡ    配線
ｔ１    時刻
ｔ２    時刻
ｔ３    時刻
ｔ４    時刻
ｔ５    時刻
ｔ６    時刻
１０１    トランジスタ
１０２    トランジスタ
１０３    トランジスタ
１０４    トランジスタ
１０５    トランジスタ
１０６    トランジスタ
１０７    トランジスタ
１０８    容量素子
１０９    トランジスタ
１１０    トランジスタ
１１１    容量素子
２００    メモリセルアレイ
２０１    メモリセル
２１０    ＷＢＬ駆動回路
２２０    ＷＷＬ駆動回路
２３０    ＲＷＬ駆動回路
２４０    ＲＢＬＢ駆動回路
３００    プリチャージ回路
３０１    トランジスタ
３０２    トランジスタ
３０３    トランジスタ
３１０    センスアンプ回路
３１１    トランジスタ
３１２    トランジスタ
３１３    トランジスタ
３１４    トランジスタ
３１５    トランジスタ
３２０    データラッチ回路
３２１    ＮＡＮＤ回路
３２２    ＮＡＮＤ回路
４００    基板
４０１    素子分離領域
４０２    不純物領域
４０３    不純物領域
４０４    チャネル形成領域
４０５    絶縁膜
４０６    ゲート電極
４１１    絶縁膜
４１２    導電膜
４１３    導電膜
４１４    導電膜
４１６    導電膜
４１７    導電膜
４１８    導電膜
４２０    絶縁膜
４２１    絶縁膜
４２２    絶縁膜
４３０    半導体膜
４３０ａ    酸化物半導体膜
４３０ｂ    酸化物半導体膜
４３０ｃ    酸化物半導体膜
４３１    ゲート絶縁膜
４３２    導電膜
４３３    導電膜
４３４    ゲート電極
６００    トランジスタ
６１０    トランジスタ
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    回路部
７０４    回路基板
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２０    テレビジョン装置
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
【図１】
2015144031.tif 000003
【図２】
2015144031.tif 000004
【図３】
2015144031.tif 000005
【図４】
2015144031.tif 000006
【図５】
2015144031.tif 000007
【図６】
2015144031.tif 000008
【図７】
2015144031.tif 000009
【図８】
2015144031.tif 000010
【図９】
2015144031.tif 000011
【図１０】
2015144031.tif 000012
【図１１】
2015144031.tif 000013
【図１２】
2015144031.tif 000014
【図１３】
2015144031.tif 000015
【図１４】
2015144031.tif 000016
【図１５】
2015144031.tif 000017
【図１６】
2015144031.tif 000018
【図１７】
2015144031.tif 000019
【図１８】
2015144031.tif 000020
【図１９】
2015144031.tif 000021
【図２０】
2015144031.tif 000022
【図２１】
2015144031.tif 000023
【図２２】
2015144031.tif 000024
【図２３】
2015144031.tif 000025
【図２４】
2015144031.tif 000026
【図２５】
2015144031.tif 000027
【図２６】
2015144031.tif 000028
【図２７】
2015144031.tif 000029
【図２８】
2015144031.tif 000030
【図２９】
2015144031.tif 000031
【図３０】
2015144031.tif 000032
【図３１】
2015144031.tif 000033
【図３２】
2015144031.tif 000034
【図３３】
2015144031.tif 000035
【図３４】
2015144031.tif 000036