(57)【要約】【課題】高誘電率ゲート絶縁膜を有するトランジスタを用いた出力インピーダンスの調整において、出力インピーダンスが設計値から外れる可能性を低減する。【解決手段】本発明の半導体装置は、半導体基板１００上に形成され、並列に接続された導電型が同じ複数の電界効果トランジスタ１２を有し、複数の電界効果トランジスタ１２はそれぞれ、高誘電率ゲート絶縁膜１１１を有し、複数の電界効果トランジスタそれぞれのチャンネル幅は、０．１２μｍ以上２．０μｍ以下であり、複数の電界効果トランジスタ１２それぞれの高誘電率ゲート絶縁膜１１１は互いに分離されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成され、並列に接続された導電型が同じ複数の電界効果トランジスタを有し、
前記複数の電界効果トランジスタはそれぞれ、高誘電率ゲート絶縁膜を有し、
前記複数の電界効果トランジスタそれぞれのチャンネル幅は、０．１２μｍ以上２．０μｍ以下であり、
前記複数の電界効果トランジスタそれぞれの高誘電率ゲート絶縁膜は互いに分離されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の電界効果トランジスタはそれぞれ、前記高誘電率ゲート絶縁膜を含むゲートスタックを有し、
前記複数の電界効果トランジスタが形成される活性領域を区画する素子分離領域には、前記高誘電率ゲート絶縁膜を含むゲートスタックが形成され、
前記複数の電界効果トランジスタのゲート電極は、前記素子分離領域に形成されたゲートスタック上の導電層を介して互いに接続され、
前記複数の電界効果トランジスタはそれぞれのゲートスタックに含まれる高誘電率ゲート絶縁膜と、前記素子分離領域に形成されたゲートスタックに含まれる高誘電率ゲート絶縁膜とを分離するフィラー膜が前記素子分離領域に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記前記電界効果トランジスタのゲートスタックと前記素子分離領域に形成されたゲートスタックとは同じ構造であることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記前記電界効果トランジスタのゲートスタックと前記素子分離領域に形成されたゲートスタックとは異なる構造であることを特徴とする半導体装置。
【請求項５】
請求項２から４のいずれか１項に記載の半導体装置において、
前記活性領域は、前記素子分離領域を挟むように形成された第１の活性領域および第２の活性領域からなり、
前記第１の活性領域には、第１の電界効果トランジスタが形成され、
前記第２の活性領域には、第２の電界効果トランジスタが形成され、
前記第１の電界効果トランジスタのゲート電極と前記第２の電界効果トランジスタとは、前記素子分離領域を挟んで反対方向に延在していることを特徴とする半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
複数の前記電界効果トランジスタを含むトランジスタセットを複数含み、
前記トランジスタセットに含まれる複数の電界効果トランジスタは並列に接続され、
前記トランジスタセットに含まれる複数の電界効果トランジスタそれぞれの前記高誘電率ゲート絶縁膜は互いに分離され、
前記複数のトランジスタセットは並列に接続可能であることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記複数のトランジスタセットに含まれる前記複数の電界効果トランジスタそれぞれのチャンネル幅は、互いに実質的に等しいことを特徴とする半導体装置。
【請求項８】
請求項２から７のいずれか１項に記載の半導体装置において、
前記複数の電界効果トランジスタのゲートスタックは互いに分離されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、ＤＤＲ３（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ３）規格から、ＺＱ（Ｚｅｒｏ  Ｑｕｏｔｉｅｎｔ）キャリブレーション機能の搭載が標準化されている。ＺＱキャリブレーション機能とは、制御回路にＺＱ  ｃｏｄｅと称されるコードを入力することで、出力回路の出力インピーダンス（出力抵抗）Ｒｏｎをプログラマブルに調整可能とする機能である。具体的には、導電型が同じ、並列接続可能な複数のトランジスタを出力回路に設け、ＺＱ  ｃｏｄｅに応じてトランジスタを選択的に活性化して並列接続することで、並列接続されたトランジスタ全体の総チャンネル幅（並列接続されたトランジスタのチャンネル幅の和）を調整し、出力インピーダンスを調整する機能である。
【０００３】
特許文献１（特開平１１−１８５４７９号公報）には、チャンネル幅が２0から２(n-1)まで級数的に増加する並列接続されたｎ個のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを、メモリＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の出力回路に設け、これらのＭＯＳトランジスタの組み合わせにより、出力回路の出力インピーダンスを調整する技術が開示されている。
また、特許文献２（特開２０１３−５２２８号公報）には、並列接続された複数の出力ドライバ（出力トランジスタ）を半導体装置の出力バッファに設け、ユーザが指定したインピーダンスに応じて、出力ドライバを選択的に活性化させることで、出力バッファの出力インピーダンスを調整する技術が開示されている。
【０００４】
従来、トランジスタのゲート絶縁膜としては、酸化膜（ＳｉＯ2膜）や酸窒化膜（ＳｉＯＮ膜）などが用いられていた。これらのゲート絶縁膜を用いたトランジスタにおいては、ゲート電極の薄膜化に伴ってゲート絶縁膜からのリーク電流の増加が問題となっている。そこで、リーク電流の増加を抑制するために、ゲート絶縁膜が高誘電率（Ｈｉｇｈ−ｋ）の絶縁体からなり、ゲート電極が金属材料（メタルゲート）からなる、ＨＫＭＧ（Ｈｉｇｈ−ｋ  Ｍｅｔａｌ  Ｇａｔｅ）構造のトランジスタが検討されている（特許文献３（特開２０１３−９８２１４号公報））。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１８５４７９号公報
【特許文献２】特開２０１３−５２２８号公報
【特許文献３】特開２０１３−９８２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＨＫＭＧ構造のトランジスタを用いてＺＱキャリブレーション機能を実現しようとした場合、設計通りに出力インピーダンスを調整することができず、デバイスが正常動作しないという問題があることを本願発明者が見出した。
図１２は、ＨＫＭＧ構造のトランジスタを用いた場合の、出力インピーダンスＲｏｎ−ＺＱ  Ｃｏｄｅ特性を示す図である。図１２においては、ＺＱ  ｃｏｄｅ  ０の場合の出力インピーダンスＲｏｎを１として規格化している。図１２に示すように、ＨＫＭＧ構造のトランジスタを用いた場合、出力インピーダンスＲｏｎは設計値から外れてしまうという現象が生じる。この現象は、Ｐ型トランジスタにおいて顕著である。
【課題を解決するための手段】
【０００７】
本願発明者による調査の結果、ＨＫＭＧ構造のトランジスタの閾値電圧Ｖｔはチャンネル幅に依存するということが分かった。この傾向は、特に、Ｐ型トランジスタにおいて顕著である。
図１３は、ＨＫＭＧ構造のトランジスタおよびゲート絶縁膜として酸窒化膜を用いた（非ＨＫＭＧ構造の）トランジスタの閾値電圧Ｖｔ−チャンネル幅特性を示す図である。図１３においては、チャンネル幅が１．０μｍのときの閾値電圧Ｖｔを１として規格化している。
図１３に示すように、非ＨＫＭＧ構造のトランジスタでは、チャンネル幅に関わらず、閾値電圧Ｖｔは規格範囲内に収まっている。なお、規格範囲とは、例えば、チャンネル幅が１．０μｍのときの閾値電圧Ｖｔを１として、±１０％以内の範囲である。
一方、ＨＫＭＧ構造のトランジスタでは、チャンネル幅が０．１２μｍから２．０μｍの間は、閾値電圧Ｖｔは比較的安定し、規格範囲内に収まっているが、チャンネル幅が２．０μｍを超えると、閾値電圧Ｖｔは急激に上昇し、規格範囲から外れてしまうことが分かった。
通常、ＺＱキャリブレーション機能において出力インピーダンスの調整に用いられるトランジスタのチャンネル幅は２．０μｍを超える。チャンネル幅が２．０μｍを超えるＨＫＭＧ構造のトランジスタを用いると、上述したように、閾値電圧Ｖｔは急激な上昇が起こる。この閾値電圧Ｖｔの変化が、図１２で示した、ＨＫＭＧ構造のトランジスタを用いてＺＱキャリブレーション機能を実現しようとした場合に、設計通りに出力インピーダンスを調整することができない原因となる。
【０００８】
そこで、本願発明者は、チャンネル幅が２．０μｍ以下の複数のＨＫＭＧ構造のトランジスタを並列に接続した構造を比較技術として検討した。図１４は、比較技術に係る半導体装置１の構成を示す図である。図１４（ａ）は、半導体装置１の上面図である。また、図１４（ｂ）は、図１４（ａ）に示すＡ−Ａ’線に沿った断面図である。なお、図１４（ｂ）については、詳細は後述する。
図１４（ａ）に示すように、素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１０１により区画される活性領域（Ａｃｔｉｖｅ）１０２に、所定の方向に延びるゲート電極１０３−１，１０３−２が形成されている。
ゲート電極１０３−１の左側の活性領域、ゲート電極１０３−１とゲート電極１０３−２との間の活性領域、および、ゲート電極１０３−２の右側の活性領域にはそれぞれ、Ｓ／Ｄ（Ｓｏｕｒｃｅ／Ｄｒａｉｎ）コンタクト１０４が形成されている。
ゲート電極１０３−１の左側の活性領域およびゲート電極１０３−２の右側の活性領域は、Ｓ／Ｄコンタクト１０４を介して不図示の第１の拡散層用配線に接続され、ソース／ドレイン領域となる。また、ゲート電極１０３−１とゲート電極１０３−２との間の活性領域は、Ｓ／Ｄコンタクト１０４を介して不図示の第２の拡散層用配線に接続され、ソース／ドレイン領域となる。
このように、半導体装置１は、ゲート電極１０３−１と、その左右のソース／ドレイン領域とからなる第１のトランジスタ１２−１と、ゲート電極１０３−２と、その左右のソース／ドレイン領域とからなる第２のトランジスタ１２−２とを有する。ゲート電極１０３の長手方向に沿った活性領域１０２の幅は０．１２μｍ以上２．０μｍ以下であり、以下では、２．０μｍであるとする。したがって、第１のトランジスタ１２−１および第２のトランジスタ１２−２のチャンネル幅Ｗｐは２．０μｍである。
【０００９】
素子分離領域１０１には、ゲートスタック（ＧＳ：Ｇａｔｅ  Ｓｔａｃｋ）１０５が形成されている。なお、ゲートスタックとは、ゲート絶縁膜（高誘電率ゲート絶縁膜）およびゲート電極の積層構造である。ゲートスタック１０５は、トランジスタ１２−１およびトランジスタ１２−２のゲートスタックと接続されている。すなわち、トランジスタ１２−１のゲート絶縁膜とトランジスタ１２−２のゲート絶縁膜とはゲートスタック１０５のゲート絶縁膜を介して繋がっている。
ゲートスタック１０５にはゲートコンタクト１０６が形成されており、ゲートスタック１０５は、ゲートコンタクト１０６を介して、ゲート電圧を供給する上層配線１０７と接続されている。
したがって、第１のトランジスタ１２−１と第２のトランジスタ１２−２とは並列に接続されていることになる。また、並列に接続された第１のトランジスタ１２−１と第２のトランジスタ１２−２とを１つのトランジスタ（以下、比較技術に係るトランジスタと称する）とみなした場合、そのトランジスタのゲート電極は櫛状に形成されている。
【００１０】
比較技術に係るトランジスタの総チャンネル幅（第１のトランジスタのチャンネル幅および第２のトランジスタのチャンネル幅の和）は、４．０μｍとなる。しかし、第１のトランジスタ１２−１および第２のトランジスタ１２−２のチャンネル幅はそれぞれ、２．０μｍであるため、各トランジスタの閾値電圧Ｖｔの変動は抑制される。したがって、比較技術に係るトランジスタの総チャンネル幅は４．０μｍであっても、比較技術に係るトランジスタの閾値電圧Ｖｔの上昇は抑制されると予測された。
【００１１】
しかし、実際には、比較技術に係るトランジスタでも、あたかも４．０μｍのチャンネル幅を有するトランジスタのように、閾値電圧Ｖｔの上昇が起こり、出力インピーダンスＲｏｎは設計値から外れてしまった。
【００１２】
ＨＫＭＧ構造のトランジスタのチャンネル幅を大きくしたときに閾値電圧Ｖｔが上昇する現象は、酸化膜や酸窒化膜をゲート絶縁膜として使用したトランジスタでは発生しないことが分かっている。また、この現象はゲート電極の抵抗による電圧降下などのモデルでは説明できないことも判明した。したがって、この現象は、ＨＫＭＧ構造のトランジスタに特有の現象であると推察されが、現状では、この現象の発生メカニズムについては把握されていない。
【００１３】
本願発明者が鋭意検討した結果、上述した比較技術において、第１および第２のトランジスタのチャンネル幅を２．０μｍ以下にするだけでなく、第１のトランジスタの高誘電率ゲート絶縁膜と第２のトランジスタの高誘電率ゲート絶縁膜とを分離することで、比較技術に係るトランジスタの閾値電圧Ｖｔの上昇を抑制することができることを見出した。
【００１４】
すなわち、本発明の半導体装置は、
半導体基板上に形成され、並列に接続された導電型が同じ複数の電界効果トランジスタを有し、
前記複数の電界効果トランジスタはそれぞれ、高誘電率ゲート絶縁膜を有し、
前記複数の電界効果トランジスタそれぞれのチャンネル幅は、０．１２μｍ以上２．０μｍ以下であり、
前記複数の電界効果トランジスタそれぞれの高誘電率ゲート絶縁膜は互いに分離されている。
【発明の効果】
【００１５】
本発明によれば、高誘電率ゲート絶縁膜を有するトランジスタを用いた出力インピーダンスの調整において、出力インピーダンスが設計値から外れる可能性を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態の半導体装置の要部構成を示す図である。
【図２】図１に示すトランジスタセットの構成を示す図である。
【図３】図１に示す半導体装置の製造方法を示す断面図である。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】図１に示す半導体装置の製造方法を示す断面図である。
【図７】図１に示す半導体装置の製造方法を示す断面図である。
【図８】図１に示す半導体装置における出力インピーダンス−ＺＱ  ｃｏｄｅ特性を示す図である。
【図９】本発明の第２の実施例に係る半導体装置の構成を示す図である。
【図１０】本発明の第３の実施例に係る半導体装置の構成を示す図である。
【図１１】本発明の第４の実施例に係る半導体装置の構成を示す図である。
【図１２】ＨＫＭＧ構造のトランジスタを用いた場合の出力インピーダンス−ＺＱ  ｃｏｄｅ特性を示す図である。
【図１３】ＨＫＭＧ構造のトランジスタおよび非ＨＫＭＧ構造のトランジスタのチャンネル幅−閾値電圧特性を示す図である。
【図１４】比較技術に係る半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１７】
（実施の形態）
本発明の一実施形態の半導体装置は、導電型が同じあり、並列に接続された複数の電界効果トランジスタ（トランジスタ）を有している。複数のトランジスタはそれぞれ、高誘電率ゲート絶縁膜を有しており、各トランジスタのチャンネル幅は、０．１２μｍ以上２．０μｍ以下である。また、各トランジスタの高誘電率ゲート絶縁膜は互いに分離されている。
このように、導電型が同じであり、高誘電率ゲート絶縁膜を有する並列接続された複数のトランジスタそれぞれのチャネル幅を、０．１２μｍ以上２．０μｍ以下とし、各トランジスタの高誘電率ゲート絶縁膜を互いに分離することで、その複数のトランジスタを１つのトランジスタとみなした場合に、そのトランジスタの閾値電圧の変化（上昇）を抑制することができる。その結果、高誘電率ゲート絶縁膜を有するトランジスタを用いた出力インピーダンスの調整において、出力インピーダンスが設計値から外れる可能性を低減することができる。
【００１８】
以下に、本発明の実施例について図面を参照して説明する。
（第１の実施例）
まず、本発明の第１の実施例に係る半導体装置１０の要部構成について図１を参照して説明する。なお、以下では、各図面において、同様の構成については同じ符号を付し、説明を省略する。
【００１９】
半導体装置１０は、ＺＱキャリブレーション機能を備えるものであり、複数のトランジスタセット１１−０〜１１−ｎを有する。トランジスタセット１１−ｋは、２k個のトランジスタを含む（ｋ＝０，１，２、・・・ｎ）。各トランジスタセット１１に含まれるトランジスタの導電型は同じであり、以下では、Ｐ型であるとする。
【００２０】
トランジスタセット１１に含まれるトランジスタは、活性領域１０２内を所定方向に延びるゲート電極１０３と、ゲート電極１０３の左右の活性領域をソース／ドレイン領域とする。具体的には、ゲート電極１０３の左右の活性領域は、一方がＳ／Ｄコンタクト１０４を介して第１の拡散層用配線１０８に接続され、他方がＳ／Ｄコンタクト１０４を介して第２の拡散層用配線１０９に接続されてソース／ドレイン領域となる。また、ゲート電極１０３は、素子分離領域１０１に形成されたゲートスタック１０５上に形成されたゲートコンタクト１０６を介して、図１においては不図示の、ゲート電圧を供給する上層配線と接続されている。
【００２１】
なお、同じトランジスタセット１１に含まれるトランジスタのゲート電極１０３は、素子分離領域１０１上に形成されたゲート電極（の一部を構成する導電層）を介して、互いに接続されている。そのため、同じトランジスタセット１１に含まれる複数のトランジスタは並列接続されている。また、ゲート電極１０３の長手方向に沿った活性領域１０２の幅は０．１２μｍ以上２．０μｍ以下である。したがって、各トランジスタのチャンネル幅Ｗｐは、互いに実質的に等しく、０．１２μｍ以上２．０μｍ以下である。
【００２２】
出力インピーダンスＲｏｎの調整時には、入力されたＺＱ  ｃｏｄｅに応じてトランジスタセットが選択され、選択されたトランジスタセットがさらに並列に接続される。こうすることで、出力インピーダンスＲｏｎを調整することができる。なお、図１に示す構成はあくまでも一例であり、より精度の高い調整を行なう場合には、トランジスタセット数を増やせばよい。
【００２３】
次に、トランジスタセット１１−１に着目して、本実施例に係る半導体装置１０の構成をより詳細に説明する。
図２は、トランジスタセット１１−１の構成を示す図である。図２（ａ）は、トランジスタセット１１−１の上面図である。図２（ｂ）は、図２（ａ）に示すＡ−Ａ’線に沿った断面図である。
図２（ａ）に示すように、トランジスタセット１１−１は、ゲート電極１０３−１の左右の活性領域をソース／ドレイン領域とする第１のトランジスタ１２−１と、ゲート電極１０３−２の左右の活性領域をソース／ドレイン領域とする第２のトランジスタ１２−２とを有する。
ゲート電極１０３−１とゲート電極１０３−２とは、詳細は後述するが、素子分離領域１０１上に形成され、ゲートコンタクト１０６を介して上層配線１０７と接続されたゲート電極を介して接続されている。したがって、第１のトランジスタ１２−１と第２のトランジスタ１２−２とは並列接続されている。また、第１のトランジスタ１２−１と第２のトランジスタ１２−２とを１つのトランジスタとみなした場合、そのトランジスタのゲート電極は櫛状に形成されている。また、第１のトランジスタ１２−１のチャンネル幅および第２のトランジスタ１２−２のチャンネル幅はともに、０．１２μｍ以上２．０μｍ以下である。
【００２４】
したがって、本実施形態に係る半導体装置１０と比較技術に係る半導体装置１とを比較すると、並列接続された２つのトランジスタを有している点、各トランジスタのチャンネル幅は０．１２μｍ以上２．０μｍ以下である点、ゲート電極は櫛状に形成されている点で共通している。
一方、比較技術に係る半導体装置１では、素子分離領域１０１上のゲートスタック１０５と活性領域１０２上のゲートスタック（トランジスタ１２のゲートスタック）とが接続されているのに対し、本実施形態に係る半導体装置１０では、素子分離領域１０１上のゲートスタック１０５と活性領域１０２上のゲートスタック（トランジスタ１２のゲートスタック）とが分離されている。以下では、本実施形態に係る半導体装置１０と比較技術に係る半導体装置１との差異について、図２（ｂ），図１４（ｂ）を参照して説明する。まず、図１４（ｂ）を参照して、比較技術に係る半導体装置１の構成について説明する。
【００２５】
図１４（ｂ）に示すように、半導体基板上１００上に、素子分離領域１０１および活性領域１０２が形成されている。活性領域１０２の上には、酸化膜や酸窒化膜からなるインターレイヤ１１０が形成されている。素子分離領域１０１およびインターレイヤ１１０上には、高誘電率（Ｈｉｇｈ−ｋ）ゲート絶縁膜１１１が形成されている。高誘電率ゲート絶縁膜１１１の上には、酸化アルミニウム（ＡｌＯ）などからなるキャップ層１１２が形成されている。
【００２６】
キャップ層１１２の上には、メタルゲート１１３が形成されている。メタルゲート１１３の上には、ポリシリコンなどからなるシリコン膜１１４が形成されている。シリコン膜１１４の上には、例えば、ＴｉＮや（上層から）ＷＮ（窒化タングステン）／ＷＳｉ（タングステンシリサイド）の積層構造などからなるバリアメタル１１５が形成されている。バリアメタル１１５の上には、タングステンなどからなるメタル配線層１１６が形成されている。メタルゲート１１３、シリコン膜１１４、バリアメタル１１５およびメタル配線層１１６はゲート電極を構成する。
なお、以下では、ゲートスタックは、高誘電率ゲート絶縁膜１１１と、バリアメタル１１５およびメタル配線層１１６を除いたゲート電極の構成要素とを少なくとも含むものとする。本実施例においては、ゲートスタック１０５は、高誘電率ゲート絶縁膜１１１、キャップ層１１２、メタルゲート１１３およびシリコン膜１１４から構成される。
【００２７】
メタル配線層１１６の上には、ＳｉＮなどからなるキャップ層１１７が形成され、キャップ層１１７の上には、層間絶縁膜（ＩＬＤ：Ｉｎｔｅｒ  Ｌａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃｓ）１１８が形成されている。キャップ層１１７および層間絶縁膜１１８を貫通する穴部の表面を覆うように、ＴｉＮなどのバリアメタル１１９が形成されている。バリアメタル１１９上にはゲートコンタクト１０６が形成され、ゲートコンタクト１０６には、上層配線１０７が接続されている。
【００２８】
比較技術に係る半導体装置１においては、図１４（ａ），（ｂ）に示すように、トランジスタ１２のゲートスタックとゲートスタック１０５とが繋がっている。すなわち、トランジスタ１２−１のゲート絶縁膜とトランジスタ１２−２のゲート絶縁膜とはゲートスタック１０５のゲート絶縁膜を介して繋がった状態で、ゲート電極１０３−１とゲート電極１０３−３とが接続されている。
【００２９】
次に、本実施例に係る半導体装置１０の構成について、図２（ｂ）を参照して説明する。上述したように、本発明に係る半導体装置１０は、比較技術に係る半導体装置１と比較して、素子分離領域１０１上のゲートスタック１０５と活性領域１０２上のゲートスタック（トランジスタ１２のゲートスタック）とが分離されている点が異なる。他の構成については、比較技術に係る半導体装置１と同様であるため、説明を省略する。
【００３０】
ところで、ＨＫＭＧ構造のトランジスタにおいては、導電型に応じてゲートスタックを作り分けるのが一般的である。以下では、説明の便宜上、Ｎ型トランジスタ用のゲートスタックを１ＧＳと称し、Ｐ型トランジスタ用のゲートスタックを２ＧＳと称する。
【００３１】
上述したように、トランジスタ１２の導電型はＰ型である。そのため、トランジスタ１２のゲートスタックは２ＧＳを用いて形成される。図２（ａ）において、点線の四角で囲んだ部分は、２ＧＳが用いられていることを示している。なお、点線の四角で囲んだ部分であっても、ゲート電極１０３以外の領域では、２ＧＳは除去されている。
【００３２】
２ＧＳは、図２（ｂ）に示すように、高誘電率ゲート絶縁膜１１１、キャップ層１１２、メタルゲート１１３およびシリコン膜１１４を含んで構成されている。
本実施例に係る半導体装置１０においては、図２（ａ）に示すように、素子分離領域１０１に形成されたゲートスタック１０５、および、トランジスタ１２のゲートスタックはともに、２ＧＳである。これは、比較技術に係る半導体装置１においても同様である。
【００３３】
ここで、比較技術に係る半導体装置１においては、図１４（ｂ）に示すように、トランジスタ１２のゲートスタックと素子分離領域１０１に形成されたゲートスタック１０５とは繋がった状態である。したがって、トランジスタ１２−１の高誘電率ゲート絶縁膜とトランジスタ１２−２の高誘電率ゲート絶縁膜とは、ゲートスタック１０５の高誘電率ゲート絶縁膜を介して繋がっている。
【００３４】
一方、本実施形態においては、図２（ｂ）に示すように、トランジスタ１２のゲートスタック（２ＧＳ）と素子分離領域１０１に形成されたゲートスタック１０５とを分離するように、ポリシリコンなどからなるフィラー膜としてのシリコン膜１２０が形成されている。そのため、各トランジスタ１２のゲートスタックは互いに分離されている。そして、ゲート電極１０３−１とゲート電極１０３−２とは、ゲート電極の一部を構成する、導電層としてのバリアメタル１１５およびメタル配線層１１６により接続されている。また、トランジスタ１２−１，１２−２のゲートスタックの高誘電率ゲート絶縁膜とゲートスタック１０５の高誘電率ゲート絶縁膜とは、図２（ａ）の点線丸印で示す２か所で分離された状態である。したがって、トランジスタ１２−１の高誘電率ゲート絶縁膜とトランジスタ１２−２の高誘電率ゲート絶縁膜とは分離されている。
【００３５】
したがって、半導体装置１０においては、同じ導電型であり、並列に接続された、ＨＫＭＧ構造の複数のトランジスタ１２それぞれのチャンネル幅を０．１２μｍ以上２．０μｍ以下とし、各トランジスタ１２の高誘電率ゲート絶縁膜を互いに分離している。そのため、並列接続された複数のトランジスタを１つのトランジスタとみなした場合に、そのトランジスタの閾値電圧Ｖｔの変化を抑制することができる。その結果、ＨＫＭＧ構造のトランジスタを用いた出力インピーダンスの調整において、出力インピーダンスが設計値から外れる可能性を低減することができる。
【００３６】
次に、本実施例に係る半導体装置１０の製造方法について図３から図７を参照して説明する。図３から図７は、図２（ａ）に示すＡ−Ａ’線に沿った断面図である。
まず、図３に示すように、半導体基板１００上に素子分離領域１０１および活性領域１０２を形成し、その上に、１ＧＳを形成する。上述したように、ＨＫＭＧ構造のトランジスタの場合、導電型に応じて、ゲートスタックを作り分けるのが一般的である。ここでは先に、Ｎ型トランジスタ用の１ＧＳを形成する。
まず、活性領域１０２上にインターレイヤ１１０を形成する。次に、素子分離領域１０１およびインターレイヤ１１０上に、例えば、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて高誘電率材料（例えば、ＨｆＯ2）からなる高誘電率ゲート絶縁膜１１１を形成する。次に、高誘電率ゲート絶縁膜１１１の上に、例えば、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ＴｉＮなどからなるメタルゲート１２１を形成する。次に、メタルゲート１２１の上に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｏｔｉｏｎ）法を用いてポリシリコンなどからなるシリコン膜１２２を形成する。このようにして、高誘電率ゲート絶縁膜１１１、メタルゲート１２１およびシリコン膜１２２を含む１ＧＳを形成する。
次に、シリコン膜１２２の上にハードマスク（ＨＭ：Ｈａｒｄ  Ｍａｓｋ）となる酸化膜（ＳｉＯ２）１２３を形成する。
【００３７】
次に、図４に示すように、Ｐ型トランジスタ領域に形成された、メタルゲート１２１、シリコン膜１２２および酸化膜１２３を、リソグラフィー技術およびエッチング方法を用いて除去する。図４は、Ｐ型トランジスタ領域を示しているので、高誘電率ゲート絶縁膜１１１を残して、上層部分は除去される。
【００３８】
次に、図５に示すように、Ｐ型トランジスタ用のゲートスタックである２ＧＳを形成する。まず、高誘電率ゲート絶縁膜１１１の上に、ＡｌＯなどからなるキャップ層１１２を形成する。次に、キャップ層１１２の上に、ＴｉＮなどからなるメタルゲート１１３を形成する。次に、メタルゲート１１３の上に、ポリシリコンなどからなるシリコン膜１１４を形成する。このようにして、高誘電率ゲート絶縁膜１１１、キャップ層１１２、メタルゲート１１３およびポリシリコン膜１１４を含む２ＧＳを形成する。
【００３９】
次に、図６に示すように、リソグラフィー技術およびエッチング方法を用いて、Ｎ型トランジスタ領域の１ＧＳ上に形成された２ＧＳ（不図示）およびＰ型トランジスタ領域の素子分離領域１０１上の２ＧＳの一部を選択的に除去する。
【００４０】
次に、図７に示すように、２ＧＳを除去した、素子分離領域１０１上の一部の領域を埋めるように、シリコン膜１２０を形成する。その後、エッチングまたはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、シリコン膜１１４およびシリコン膜１２０からなる表面を平坦化する。
【００４１】
その後、図２（ｂ）に示すように、シリコン膜１１４およびシリコン膜１２０の上に、ＴｉＮなどのバリアメタル１１５を形成する。次に、バリアメタル１１５の上に、タングステンなどからなるメタル配線層１１６を形成する。次に、メタル配線層１１６の上に、ＳｉＮなどからなる、ハードマスクとなるキャップ層１１７を形成し、リソグラフィー技術およびエッチング技術を用いてゲート電極のパターンを形成する。その後、イオン注入のためのＬＤＤ（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）形成などの目的で、サイドウォールなどのスペーサ（不図示）を形成し、層間絶縁膜１１８を形成する。
次に、リソグラフィー技術およびエッチング技術を用いて、Ｓ／Ｄコンタクト１０４やゲートコンタクト１０６を形成する。Ｓ／Ｄコンタクト１０４やゲートコンタクト１０６は、さらに上層に設けられた配線に接続される。
このようにして形成された、ＨＫＭＧ構造のトランジスタからなるトランジスタセット１１−０〜１１−ｎを用いて出力インピーダンスの調整を行なった場合、図８に示すように、設計値と略同等の特性を得ることができた。
【００４２】
（第２の実施例）
第１の実施例においては、トランジスタ１２のゲートスタックと、素子分離領域１０１に形成されたゲートスタック１０５とは同じ２ＧＳであった。しかし、レイアウトの都合上、トランジスタ１２の近くに、トランジスタ１２とは導電型の異なるトランジスタを設けなければならないことがある。本発明においては、トランジスタ１２のゲートスタックとゲートスタック１０５とが異なる構成であってもよい。本発明の第２の実施例においては、そのような構成例について図９を参照して説明する。
【００４３】
図９（ａ）は、本実施例に係るトランジスタセット１１−１の上面図である。図９（ｂ）は、図９（ａ）に示すＡ−Ａ’線に沿った断面図である。
図９（ａ）に示すように、本実施例においては、トランジスタ１２のゲートスタックは２ＧＳで構成され、素子分離領域１０１に形成されたゲートスタック１０５は１ＧＳで構成されている。
具体的には、図９（ｂ）に示すように、トランジスタ１２のゲートスタックは、高誘電率ゲート絶縁膜１１１、キャップ層１１２、メタルゲート１１３およびシリコン膜１１４を含む２ＧＳで構成されている。また、ゲートスタック１０５は、高誘電率ゲート絶縁膜１１１、メタルゲート１２１およびシリコン膜１２２を含む１ＧＳで構成されている。そして、２ＧＳと１ＧＳとを分離するように、シリコン膜１２０が形成されている。
【００４４】
そのため、トランジスタ１２−１のゲート電極１０３−１とトランジスタ１２−２のゲート電極１０３−２とは、ゲート電極の一部を構成するバリアメタル１１５およびメタル配線層１１６により接続されている。また、トランジスタ１２−１，１２−２のゲートスタックの高誘電率ゲート絶縁膜とゲートスタック１０５の高誘電率ゲート絶縁膜とは、図９（ａ）の点線丸印で示す２か所で分離された状態である。したがって、トランジスタ１２−１の高誘電率ゲート絶縁膜とトランジスタ１２−２の高誘電率ゲート絶縁膜とは分離されている。
【００４５】
なお、本実施例においても、各トランジスタ１２のチャンネル幅は０．１２μｍ以上２．０μｍ以下である。そのため、本実施例に係る構成を有するトランジスタを複数並列に接続して１つのトランジスタとみなした場合に、そのトランジスタの閾値電圧Ｖｔの変化を抑制することができる。その結果、ＨＫＭＧ構造のトランジスタを用いた出力インピーダンスの調整において、出力インピーダンスが設計値から外れる可能性を低減することができる。
また、本実施例においては、活性領域１０２の近くの素子分離領域１０１に、トランジスタ１２とは導電型の異なるトランジスタを形成することも可能である。
【００４６】
（第３の実施例）
第１および第２の実施例においては、各トランジスタ１２のゲート電極１０３は短手方向に１列に並んで配列されていた。そのため、ゲート電極１０３の短手方向に沿った活性領域１０２のサイズが大きくなってしまうことがある。しかし、レイアウトの都合上、活性領域１０２をゲート電極１０３の短手方向に沿って大きく配置できないことがある。本発明の第３の実施例においては、ゲート電極１０３の短手方向に沿った活性領域１０２のサイズを抑制する構成例について図１０を参照して説明する。
【００４７】
図１０（ａ）は、本実施例に係る半導体装置１０の上面図である。図１０（ｂ）は、図１０（ａ）に示すＡ−Ａ’線に沿った断面図である。
図１０（ａ）に示すように、本実施例においては、素子分離領域１０１を挟んで２つの活性領域１０２−１，１０２−２が形成されている。活性領域１０２−１には、ゲート電極１０３−１が形成されている。また、活性領域１０２−２には、ゲート電極１０３−２が形成されている。ゲート電極１０３−１とゲート電極１０３−２とは、素子分離領域１０１を跨ぎ、反対向きに延在するように形成されている。
【００４８】
ゲート電極１０３−１の左右の活性領域は、一方がＳ／Ｄコンタクト１０４を介して不図示の第１の拡散層用配線と接続され、他方がＳ／Ｄコンタクト１０４を介して不図示の第２の拡散層用配線に接続されてソース／ドレイン領域となる。ゲート電極１０３−１およびその左右に形成された活性領域は、第１のトランジスタ１２−１を構成する。
ゲート電極１０３−２の左右の活性領域は、一方がＳ／Ｄコンタクト１０４を介して不図示の第１の拡散層用配線と接続され、他方がＳ／Ｄコンタクト１０４を介して不図示の第２の拡散層用配線に接続されてソース／ドレイン領域となる。ゲート電極１０３−２およびその左右に形成された活性領域は、第２のトランジスタ１２−２を構成する。
なお、ゲート電極１０３の長手方向に沿った活性領域１０２−１，１０２−２の幅は０．１２μｍ以上２．０μｍ以下である。したがって、トランジスタ１２−１，１２−２のチャンネル幅Ｗｐは０．１２μｍ以上２．０μｍ以下である。
【００４９】
図１０（ｂ）を参照すると、ゲート電極１０３−１とゲート電極１０３−２とは、素子分離領域１０１に形成された、ゲート電極の一部を構成するバリアメタル１１５およびメタル配線層１１６を介して接続されている。また、トランジスタ１２−１のゲートスタックとトランジスタ１２−２のゲートスタックとは、ゲートコンタクト１０６の直下に形成されたシリコン膜１２０により分離されている。そのため、トランジスタ１２−１のゲートスタックの高誘電率ゲート絶縁膜とトランジスタ１２−２のゲートスタックの高誘電率ゲート絶縁膜とは分離されている。
【００５０】
なお、本実施例においても、各トランジスタ１２のチャンネル幅は０．１２μｍ以上２．０μｍ以下である。そのため、本実施例に係る構成を有するトランジスタを複数並列に接続して１つのトランジスタとみなした場合に、そのトランジスタの閾値電圧Ｖｔの変化を抑制することができる。その結果、ＨＫＭＧ構造のトランジスタを用いた出力インピーダンスの調整において、出力インピーダンスが設計値から外れる可能性を低減することができる。
また、本実施例においては、ゲート電極１０３が短手方向に沿って２列に配列されているので、ゲート電極１０３の短手方向に沿った活性領域１０２のサイズを抑制することができる。
【００５１】
（第４の実施例）
第３の実施例においては、第１のトランジスタ１２−１のゲート電極１０３−１と第２のトランジスタ１２−２のゲート電極１０３−２との間の素子分離領域１０１にシリコン膜１２０を形成することで、第１のトランジスタ１２−１の高誘電率ゲート絶縁膜と第２のトランジスタ１２−２の高誘電率ゲート絶縁膜とを分離した。しかし、レイアウトの都合上、ゲート電極１０３−１とゲート電極１０３−２との間の素子分離領域１０１に、トランジスタ１２とは導電型の異なるトランジスタのゲートスタックを設けなければならないことがある。
本発明においては、素子分離領域１０１を跨ぎ、反対向きに延在するように形成されたゲート電極１０３（ゲート電極１０３−１とゲート電極１０３−２）のゲートスタックと、その素子分離領域１０１に形成されるゲートスタックとが異なる構成であってもよい。本発明の第４の実施例では、そのような構成例について図１１を参照して説明する。
【００５２】
図１１（ａ）は、本実施例に係るトランジスタセット１１−１の上面図である。図１１（ｂ）は、図１１（ａ）に示すＡ−Ａ’線に沿った断面図である。
図１１（ａ）に示すように、本実施例においては、トランジスタ１２−１，１２−２のゲートスタックは２ＧＳで構成され、ゲート電極１０３−１とゲート電極１０３−２との間の素子分離領域１０１に形成されたゲートスタック１０５は１ＧＳで構成されている。
具体的には、図１１（ｂ）に示すように、トランジスタ１２のゲートスタックは、高誘電率ゲート絶縁膜１１１、キャップ層１１２、メタルゲート１１３およびシリコン膜１１４を含む２ＧＳで構成されている。また、ゲートスタック１０５は、高誘電率ゲート絶縁膜１１１、メタルゲート１２１およびシリコン膜１２２を含む１ＧＳで構成されている。
素子分離領域１０１に形成された１ＧＳと活性領域１０２−１に形成された２ＧＳとを分離するように、素子分離領域１０１にシリコン膜１２０−１が形成されている。また、素子分離領域１０１に形成された１ＧＳと活性領域１０２−２に形成された２ＧＳとを分離するように、素子分離領域１０１にシリコン膜１２０−２が形成されている。そのため、トランジスタ１２−１のゲートスタックの高誘電率ゲート絶縁膜とゲート電極１０３−２のゲートスタックの高誘電率ゲート絶縁膜とは分離されている。
【００５３】
なお、本実施例においても、各トランジスタ１２のチャンネル幅は０．１２μｍ以上２．０μｍ以下である。そのため、本実施例に係る構成を有するトランジスタを複数並列に接続して１つのトランジスタとみなした場合に、そのトランジスタの閾値電圧Ｖｔの変化を抑制することができる。その結果、ＨＫＭＧ構造のトランジスタを用いた出力インピーダンスの調整において、出力インピーダンスが設計値から外れる可能性を低減することができる。
また、本実施例においては、活性領域１０２−１，１０２−２に挟まれる素子分離領域１０１に、トランジスタ１２とは導電型の異なるトランジスタを形成することも可能である。
【００５４】
なお、上述した実施例においては、フィラー膜としてのシリコン膜１２０を形成してゲートスタック同士を分離することで、複数のトランジスタ１２のゲートスタックの高誘電率ゲート絶縁膜を互いに分離していたが、これに限られるものではない。要は、複数のトランジスタ１２のゲートスタックの高誘電率ゲート絶縁膜を互いに分離することができれば、ゲートスタックの一部の層だけを分離するだけでもよい。
【符号の説明】
【００５５】
１０    半導体装置
１１    トランジスタセット
１２    トランジスタ
１０１    素子分離領域
１０２    活性領域
１０３    ゲート電極
１０４    Ｓ／Ｄコンタクト
１０５    ゲートスタック
１０６    ゲートコンタクト
１０７    上層配線
１０８，１０９    拡散層用配線
１１０    インターレイヤ
１１１    高誘電率ゲート絶縁膜
１１２，１１７    キャップ層
１１３，１２１    メタルゲート
１１４，１２０，１２２    シリコン膜
１１５，１１９    バリアメタル
１１６    メタル配線層
１１８    層間絶縁膜
１２３    酸化膜
【図３】
2015230941.tif 000003
【図４】
2015230941.tif 000004
【図５】
2015230941.tif 000005
【図６】
2015230941.tif 000006
【図７】
2015230941.tif 000007
【図１】
2015230941.tif 000008
【図２】
2015230941.tif 000009
【図８】
2015230941.tif 000010
【図９】
2015230941.tif 000011
【図１０】
2015230941.tif 000012
【図１１】
2015230941.tif 000013
【図１２】
2015230941.tif 000014
【図１３】
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【図１４】
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