(57)【要約】      （修正有）【課題】コストを上昇させることなく放熱性を向上させ、電磁シールドを有する半導体装置を提供する。【解決手段】半導体装置１０は、半導体基板１１、複数の側壁部２９、キャップ基板３０、および接地導体３２、を有する。半導体基板は、ＦＥＴ１２ａ、１２ｂおよびこれらに対して波長λの高周波信号を入出力するための複数の電極パッド２３、２４を表面上に有し、複数の電極パッドに接続される入出力端子部３３、３４を裏面上に有する。複数の側壁部のそれぞれは、導電性を有し、λ／４より低い高さを有する。複数の側壁部は、少なくとも半導体素子１２ａ、１２ｂを囲い、互いの間隔が、λ／４より短い間隔となるように、半導体基板の表面上に枠状に配列される。キャップ基板３０は、複数の側壁部上に、これらを接続するように設ける。接地導体３２は、半導体基板の裏面上に、入出力端子部３３、３４の領域を除く全面に、複数の側壁部に接続するように設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面に半導体素子を有するとともに、表面上に前記半導体素子に対して高周波信号を入出力するための複数の電極パッドを有する半導体基板と、
それぞれが導電性を有するとともに、それぞれがλ／４（ただし、λは、前記高周波信号の波長）より低い高さを有し、前記半導体基板の表面上において、少なくとも前記半導体素子を囲うとともに、互いの間隔が、前記λ／４より短い間隔で互いに離間するように枠状に配列された複数の側壁部と、
これらの側壁部上に、前記複数の側壁部に電気的に接続されるように設けられたキャップ基板と、
前記半導体基板の裏面上に、前記複数の電極パッドのそれぞれに対して電気的に接続されるように設けられた複数の外部接続端子と、
前記半導体基板の裏面上において、前記複数の外部接続端子がそれぞれ設けられた領域を除く全面に、前記複数の側壁部に対して電気的に接続されるように設けられた接地導体と、
を具備することを特徴とする半導体装置。
【請求項２】
前記複数の側壁部は、前記複数の電極パッドおよび前記半導体素子を囲うように枠状に配列されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の電極パッドは、前記複数の側壁部の間に配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板の表面上において、前記複数の側壁部の間に対応する領域に、さらに側壁部が設けられたことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記複数の側壁部の間は、誘電体によって埋められたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項６】
前記複数の側壁部、前記誘電体、および前記キャップ基板は、少なくとも前記半導体素子を気密封止するように中空部を形成することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の電極パッドと前記複数の外部接続端子とは、前記半導体基板を貫通する複数の貫通電極によって電気的に接続されるとともに、
前記複数の側壁部と前記接地導体とは、前記半導体基板を貫通する複数の貫通電極によって電気的に接続されることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記キャップ基板は、無機基板、およびこの無機基板の裏面に設けられた導電膜を有し、
前記導電膜が、前記側壁部に電気的に接続されることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記キャップ基板は、金属板であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項１０】
前記半導体素子は、電界効果トランジスタであることを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置として、チップスケールパッケージ（ＣＳＰ）型の半導体装置が知られている。この半導体装置は、半導体ウエハ上に複数個の半導体チップを形成し、これらを樹脂等で封止することにより複数個の半導体装置を一括形成し、これらの複数個の半導体装置を個片化することによって製造されるものである。この種のＣＳＰ型の半導体装置は、ウエハ工程で複数個の半導体装置を一括してパッケージングすることにより、装置の低コスト化が実現される。
【０００３】
この種の半導体装置において、装置裏面には、例えば半田ボール等により外部接続端子が設けられており、半導体装置は、実装基板上に、外部接続端子を介してフリップチップ実装される。
【０００４】
従来、この種の半導体装置においては、発生する熱を、外部接続端子を介して実装基板に放熱していた。しかし、近年、ＧａＮ系材料を用いた電界効果トランジスタ等のように高周波数帯において高出力が可能な半導体チップが開発されており、これに伴って、このような高出力の半導体チップを内蔵するＣＳＰ型の半導体装置においては、発生する熱量が増加し、従来のような放熱手法では、十分に半導体装置を冷却できない、という問題がある。
【０００５】
この課題を解決するために、例えば半導体チップ上面にヒートシンクを設ける手法が考えられる。しかし、ＣＳＰ型の半導体装置は、装置の低コスト化がメリットの一つのものであるため、ヒートシンクを設けると、コストが上昇し、ＣＳＰ型の半導体装置のメリットが阻害される。
【０００６】
また、従来のＣＳＰ型の半導体装置は、単に半導体チップを樹脂封止する構造であるため、電磁シールドを有していない。しかし、内蔵される半導体チップに使用される信号の高周波数化に伴って、半導体チップを外界から隔てるために、電磁シールドを備えることが要求されるようになってきた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２２６０５７号公報
【特許文献２】特開２００２−９１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
実施形態は、コストを上昇させることなく放熱性を向上させることができ、かつ電磁シールドを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
実施形態に係る半導体装置は、半導体基板、複数の側壁部、キャップ基板、複数の外部接続端子、および接地導体、を具備する。前記半導体基板は、表面に半導体素子を有するとともに、表面上に前記半導体素子に対して高周波信号を入出力するための複数の電極パッドを有する。前記複数の側壁部のそれぞれは、導電性を有するとともに、λ／４（ただし、λは、前記高周波信号の波長）より低い高さを有する。このような複数の側壁部は、前記半導体基板の表面上において、少なくとも前記半導体素子を囲うとともに、互いの間隔が、前記λ／４より短い間隔で互いに離間するように枠状に配列される。前記キャップ基板は、前記複数の側壁部上に、前記複数の側壁部に電気的に接続されるように設けられる。前記複数の外部接続端子は、前記半導体基板の裏面上に、前記複数の電極パッドのそれぞれに対して電気的に接続されるように設けられる。前記接地導体は、前記半導体基板の裏面上において、前記複数の外部接続端子がそれぞれ設けられた領域を除く全面に、前記複数の側壁部に対して電気的に接続されるように設けられる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置を模式的に示す平面図である。
【図２】図１の一点鎖線Ａ−Ａ´に沿った半導体装置の断面図である。
【図３】図１の一点鎖線Ｂ−Ｂ´に沿った半導体装置の断面図である。
【図４】図１の一点鎖線Ｃ−Ｃ´に沿った半導体装置の断面図である。
【図５】図１に示す半導体装置を、半導体基板の裏面側から見た場合の平面図である。
【図６】第２の実施形態に係る半導体装置を模式的に示す平面図である。
【図７】図６の一点鎖線Ｄ−Ｄ´に沿った半導体装置の断面図である。
【図８】図６の一点鎖線Ｅ−Ｅ´に沿った半導体装置の断面図である。
【図９】図６に示す半導体装置を、半導体基板の裏面側から見た場合の平面図である。
【図１０】第３の実施形態に係る半導体装置を模式的に示す平面図である。
【図１１】図１０の一点鎖線Ｆ−Ｆ´に沿った半導体装置の断面図である。
【図１２】図１０の一点鎖線Ｇ−Ｇ´に沿った半導体装置の断面図である。
【図１３】図１０に示す半導体装置を、半導体基板の裏面側から見た場合の平面図である。
【発明を実施するための形態】
【００１１】
以下に、実施形態に係る半導体装置について、図面を参照して説明する。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を模式的に示す平面図である。図１に示すように、本実施形態に係る半導体装置１０において、例えばシリコン、ＧａＡｓ、ＧａＮ等のいずれかからなり、一辺が例えば５ｍｍ程度の四角形状の半導体基板１１には、複数の半導体素子が設けられている。
【００１３】
複数の半導体素子のそれぞれは、例えば電界効果トランジスタ（以下、ＦＥＴと称する。）である。本実施形態に係る半導体装置１０には、例えば入力側ＦＥＴ１２ａおよび出力側ＦＥＴ１２ｂからなる２個のＦＥＴが設けられている。
【００１４】
入力側ＦＥＴ１２ａは、フィンガー状の複数のドレイン電極１３ａ、フィンガー状の複数のソース電極１４ａ、およびフィンガー状の複数のゲート電極１５ａがそれぞれ、互いに平行に配列されたものである。各種フィンガー状の複数の電極１３ａ、１４ａ、１５ａは、それぞれに対応する接続部（ドレイン電極接続部１６ａ、ソース電極接続部１７ａ、およびゲート電極接続部１８ａ）を介して並列に電気的に接続されている。
【００１５】
ドレイン電極接続部１６ａおよびゲート電極接続部１８ａはそれぞれ、高周波発振を抑制するために、複数個（例えば２個）に分割されている。分割された複数個のドレイン電極接続部１６ａは、Ｕ字状の合波回路１９ａによって電気的に接続されており、分割された複数個のゲート電極接続部１８ａは、Ｕ字状の分波回路２０ａによって電気的に接続されている。なお、分割されないソース電極接続部１７ａには、複数個（例えば３個）のソース電極パッド２１ａが、互いに略等しい間隔で設けられている。
【００１６】
出力側ＦＥＴ１２ｂも同様に、フィンガー状の複数のドレイン電極１３ｂ、フィンガー状の複数のソース電極１４ｂ、およびフィンガー状の複数のゲート電極１５ｂがそれぞれ、互いに平行に配列されたものであるが、各種フィンガー状の電極１３ｂ、１４ｂ、１５ｂの数は、入力側ＦＥＴ１２ａと比較して例えば２倍程度の数となっている。各種フィンガー状の複数の電極１３ｂ、１４ｂ、１５ｂは、それぞれに対応する接続部（ドレイン電極接続部１６ｂ、ソース電極接続部１７ｂ、およびゲート電極接続部１８ｂ）を介して並列に電気的に接続されている。
【００１７】
ドレイン電極接続部１６ｂおよびゲート電極接続部１８ｂはそれぞれ、複数個（例えば４個）に分割されている。分割された複数個のドレイン電極接続部１６ｂは、Ｕ字状の高周波線路が組み合わされた合波回路１９ｂによって電気的に接続されており、分割された複数個のゲート電極接続部１８ｂは、Ｕ字状の高周波線路が組み合わされた分波回路２０ｂによって電気的に接続されている。なお、分割されないソース電極接続部１７ｂには、複数個（例えば５個）のソース電極パッド２１ｂが、互いに略等しい間隔で設けられている。
【００１８】
このような入力側ＦＥＴ１２ａと出力側ＦＥＴ１２ｂとは、入力側ＦＥＴ１２ａの合波回路１９ａと出力側ＦＥＴ１２ｂの分波回路２０ｂとが、ＦＥＴ接続用の高周波線路２２によって電気的に接続されることにより、直列に接続されている。
【００１９】
また、半導体基板１１の表面上において、上述の入力側ＦＥＴ１２ａおよび出力側ＦＥＴ１２ｂ等が設けられた素子領域の周辺領域には、複数の電極パッドが設けられている。複数の電極パッドのそれぞれは、入力側ＦＥＴ１２ａに高周波信号を入力するための入力側電極パッド２３、出力側ＦＥＴ１２ｂから出力される高周波信号が入力される出力側電極パッド２４、および複数のＦＥＴのそれぞれに駆動電圧としてのバイアス電圧を供給するための複数のバイアス用電極パッド２５、のいずれかである。
【００２０】
入力側電極パッド２３および出力側電極パッド２４は、これらのパッド２３、２４によって上述の複数のＦＥＴ１２ａ、１２ｂを挟むように、周辺領域に設けられている。入力側電極パッド２３は、入力側ＦＥＴ１２ａの分波回路２０ａと、入力側高周波線路２６によって電気的に接続されており、出力側電極パッド２４は、出力側ＦＥＴ１２ｂの合波回路１９ｂと、出力側高周波線路２７によって電気的に接続されている。
【００２１】
複数のバイアス用電極パッド２５は、入力側ＦＥＴ用のゲートバイアス用電極パッド２５ａｇ、入力側ＦＥＴ用のドレインバイアス用電極パッド２５ａｄ、出力側ＦＥＴ用のゲートバイアス用電極パッド２５ｂｇ、および出力側ＦＥＴ用のドレインバイアス用電極パッド２５ｂｄ、からなる。
【００２２】
入力側ＦＥＴ用のゲートバイアス用電極パッド２５ａｇは、半導体基板１１の表面の周辺領域において、入力側ＦＥＴ１２ａの両側に、複数個（例えば２個）設けられており、入力側ＦＥＴ用のドレインバイアス用電極パッド２５ａｄは、半導体基板１１の表面の周辺領域において、入力側ＦＥＴ１２ａの両側に、複数個（例えば２個）設けられている。複数個の入力側ＦＥＴ用のゲートバイアス用電極パッド２５ａｇのそれぞれは、入力側ＦＥＴ１２ａの分波回路２０ａと、バイアス供給線路２８ａｇによって電気的に接続されており、複数個の入力側ＦＥＴ用のドレインバイアス用電極パッド２５ａｄのそれぞれは、入力側ＦＥＴ１２ａの合波回路１９ａと、バイアス供給線路２８ａｄによって電気的に接続されている。
【００２３】
同様に、出力側ＦＥＴ用のゲートバイアス用電極パッド２５ｂｇは、半導体基板表面１１の周辺領域において、出力側ＦＥＴ１２ｂの両側に、複数個（例えば２個）設けられており、出力側ＦＥＴ用のドレインバイアス用電極パッド２５ｂｄは、半導体基板１１の表面の周辺領域において、出力側ＦＥＴ１２ｂの両側に、複数個（例えば２個）設けられている。複数個の出力側ＦＥＴ用のゲートバイアス用電極パッド２５ｂｇのそれぞれは、出力側ＦＥＴ１２ｂの分波回路２０ｂと、バイアス供給線路２８ｂｇによって電気的に接続されており、複数個の出力側ＦＥＴ用のドレインバイアス用電極パッド２５ｂｄのそれぞれは、出力側ＦＥＴ１２ｂの合波回路１９ｂと、バイアス供給線路２８ｂｄによって電気的に接続されている。
【００２４】
なお、複数のＦＥＴ１２ａ、１２ｂの一方の端部側（例えば図面左側）に設けられる入力側ＦＥＴ用のゲートバイアス用電極パッド２５ａｇ、入力側ＦＥＴ用のドレインバイアス用電極パッド２５ａｄ、出力側ＦＥＴ用のゲートバイアス用電極パッド２５ｂｇ、および出力側ＦＥＴ用のドレインバイアス用電極パッド２５ｂｄは、装置１０の入力側から出力側に向かってこの順に、実質的に列状に配置されている。複数個のＦＥＴ１２ａ、１２ｂの他方の端部側（例えば図面右側）に設けられる複数のバイアス用電極パッド２５についても同様である。
【００２５】
以上のように複数のＦＥＴ１２ａ、１２ｂおよび各種電極パッド２３、２４、２５が設けられた半導体基板１１の表面上には、複数の側壁部２９が設けられている。複数の側壁部２９は、複数のＦＥＴ１２ａ、１２ｂおよび各種電極パッド２３、２４、２５を囲い、かつ半導体基板１１の外周に沿うように、枠状に配列されて設けられている。
【００２６】
さらに、複数の側壁部２９は、本実施形態に係る半導体装置１０において使用される高周波信号の波長をλとしたとき、互いの間隔がλ／４より小さくなるように配置される。例えば、高周波信号の周波数が３０ＧＨｚである場合、この信号の波長は２５ｍｍである。この場合、複数の側壁部２９は、互いの間隔が２５ｍｍより小さくなるように配置される。本実施形態に係る半導体装置１０において、複数の側壁部２９は、互いの間隔が例えば５００μｍ程度となるように設けられている。
【００２７】
各々の側壁部２９は、例えば幅１００μｍ程度の金属からなる。これらの側壁部２９は、半導体基板１１の表面上に、例えばＣｕ、Ａｌ、Ａｕ等の所定の金属を、通常の半導体プロセス技術（例えばメッキ法）を用いて形成したものであるが、側壁部２９を構成する材料については、金属に限定されず、導電性を有する材料（導体）であればよい。
【００２８】
図２は、図１の一点鎖線Ａ−Ａ´に沿った半導体装置の断面図である。同様に、図３は、図１の一点鎖線Ｂ−Ｂ´に沿った半導体装置の断面図であり、図４は、図１の一点鎖線Ｃ−Ｃ´に沿った半導体装置の断面図である。
【００２９】
図２〜図４にそれぞれ示すように、枠状に配列された複数の側壁部２９上には、キャップ基板３０が設けられている。キャップ基板３０は、例えば半導体基板、ガラス基板、セラミック基板等の無機基板３０−１の裏面に、例えば金属等の導電膜３０−２を成膜したものである。このようなキャップ基板３０は、導電膜３０−２が側壁部２９に対して、半田、導電性接着剤等の導電性を有する接合剤（図示せず）を介して電気的に接続されるように、側壁部２９上に固定されている。
【００３０】
キャップ基板３０の構成は、上述の構成に限定されず、側壁部２９に対して電気的に接続される導電性を有する基板であればよく、例えば金属板であってもよい。また、実施形態において、キャップ基板３０は、接合剤（図示せず）によって側壁部２９に固定されているが、キャップ基板３０は、側壁部２９に対して熱圧着によって固定されてもよい。
【００３１】
なお、複数の側壁部２９のそれぞれは、λ／４より低い高さとなるように形成されている。そして、このような側壁部２９上にキャップ基板３０が設けられている。
【００３２】
また、図３および図４にそれぞれ示すように、複数の側壁部２９のそれぞれは、複数のＦＥＴ１２ａ、１２ｂの各種電極１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ、１５ｂおよび電極パッド２３、２４、２５の厚さより高くなるように形成されている。
【００３３】
なお、複数の側壁部２９の間は、例えば樹脂等の誘電体で埋められていてもよい。複数の側壁部２９の間を誘電体で埋めることにより、この誘電体を含む複数の側壁部２９およびキャップ基板３０によって、例えば図３および図４に示す領域Ｓに、複数のＦＥＴ１２ａ、１２ｂおよび複数の電極パッド２３、２４、２５を気密封止する中空部が形成される。
【００３４】
このように複数のＦＥＴ１２ａ、１２ｂおよび複数の電極パッド２３、２４、２５を気密封止することにより、半導体装置１０の耐湿性が向上し、また、半導体装置１０の製造工程等によって発生する金属等の不要物が、ＦＥＴ１２ａ、１２ｂに付着することを抑制することができる。この結果、半導体装置１０の信頼性を向上させることができる。
【００３５】
ここで、誘電体は、複数の側壁部２９の間および領域Ｓ（図３、図４）を埋めるように設けられても、半導体装置１０の耐湿性、信頼性を向上させることができる。しかし、誘電体は、実質的に複数の側壁部２９の間のみに設けられることが好ましい。誘電体をこのように設けることにより、領域Ｓが誘電体で埋められた場合と比較して、複数のＦＥＴ１２ａ、１２ｂおよび複数の電極パッド２３、２４、２５のそれぞれと、複数の側壁部２９若しくはキャップ基板３０と、の間に発生する寄生容量を低下させることができ、ＦＥＴ１２ａ、１２ｂの利得等の特性を向上させることができる。
【００３６】
図５は、図１に示す半導体装置１０を、半導体基板１１の裏面側から見た場合の平面図である。図５に示すように、半導体基板１１の裏面上には、複数の外部接続端子である複数の端子部、および接地導体３２が設けられている。
【００３７】
各種端子部は、半導体装置１０に高周波信号を入力するための入力端子部３３、半導体装置１０から外部に向かって高周波信号を出力するための出力端子部３４、および複数のＦＥＴ１２ａ、１２ｂのそれぞれにバイアス電圧を供給するための複数のバイアス供給端子部３５、のいずれかである。これらの端子部はそれぞれ、半導体基板１１の裏面の形状（略四角形）を構成する各辺に一端が接し、その位置から半導体基板１１の内部方向に延在するように設けられている。
【００３８】
入力端子部３３および出力端子部３４はそれぞれ、半導体基板１１の裏面上において、半導体基板１１の表面上に設けられた入力側電極パッド２３および出力側電極パッド２４に対応する位置に設けられている。そして、図４に示すように、出力端子部３４と出力側電極パッド２４とは、例えば半導体基板１１を貫通する貫通電極３６によって、電気的に接続されている。入力端子部３３と入力側電極パッド２３とも同様に、半導体基板１１を貫通する貫通電極によって、電気的に接続される（図１、図５）。
【００３９】
複数のバイアス供給端子部３５は、入力側ＦＥＴ用のゲートバイアス供給端子部３５ａｇ、入力側ＦＥＴ用のドレインバイアス供給端子部３５ａｄ、出力側ＦＥＴ用のゲートバイアス供給端子部３５ｂｇ、および出力側ＦＥＴ用のドレインバイアス供給端子部３５ｂｄ、からなる。これらの複数のバイアス供給端子部３５のそれぞれは、半導体基板１１の裏面上において、半導体基板１１の表面上に設けられた複数のバイアス用電極パッド２５に対応する位置に設けられている。そして、互いに対応するそれぞれのバイアス供給端子部３５とバイアス用電極パッド２５とは、図１、図５に示すように、半導体基板１１を貫通する貫通電極３６によって、電気的に接続される。
【００４０】
また、半導体基板１１の裏面上において、上述の複数の端子部３３、３４、３５が設けられた領域を除く全面には、接地導体３２が設けられている。ここで、本願において、端子部３３、３４、３５が設けられた領域とは、半導体基板１１の裏面上において、端子部３３、３４、３５が設けられた部分およびこの周辺部分（端子部３３、３４、３５と接地導体３２とが絶縁されるのに必要な領域）、を意味する。
【００４１】
そして、図２〜図４に示すように、接地導体３２と半導体基板１１の表面上に設けられた各々の側壁部２９とは、半導体基板１１を貫通する貫通電極３６によって、電気的に接続されている。これにより、複数の側壁部２９およびこれらの側壁部２９に電気的に接続されるキャップ基板３０はともに接地される。
【００４２】
なお、接地導体３２とソース電極パッド２１ａ、２１ｂとも同様に、半導体基板１１を貫通する貫通電極３６（図１、図５）によって、電気的に接続される。
【００４３】
以上に説明した半導体装置１０は、シリコンウエハ上に複数個の半導体装置１０を一括形成した後に、ダイシングによって個々に分割することにより形成されるチップスケールパッケージ（ＣＳＰ）型の半導体装置である。
【００４４】
以上に説明した第１の実施形態に係る半導体装置１０によれば、各種端子部３３、３４、３５が設けられた半導体基板１１の裏面上において、各種端子部３３、３４、３５が設けられた領域を除く全面に、接地導体３２が設けられている。接地導体３２は、複数のＦＥＴ１２ａ、１２ｂにおいて発生する熱の放熱経路を形成する。従って、実施形態に係る半導体装置１０においては、半導体基板１１の内部において発生する熱は、半導体基板１１の裏面のほぼ全面から放熱される。この結果、半田ボール等の外部接続端子を介して実装基板にフリップチップ実装される従来のＣＳＰ型の半導体装置と比較して、コストを上昇させることなく、放熱性を向上させることができる。
【００４５】
また、第１の実施形態に係る半導体装置１０によれば、複数のＦＥＴ１２ａ、１２ｂ等を囲う複数の側壁部２９およびキャップ基板３０は、接地されている。そして、複数の側壁部２９は、互いの間隔がλ／４（ただし、λは、使用される高周波信号の波長）より短くなるように配列形成されている。さらに、キャップ基板３０と半導体基板１１との間隔は、λ／４より低い側壁部２９の高さに略一致している。従って、複数の側壁部２９およびキャップ基板３０を、電磁シールドとして機能させることができる。すなわち、実施形態に係る半導体装置１０によれば、接地された複数の側壁部２９およびキャップ基板３０によって、電磁シールドを備えさせることができる。
【００４６】
（第２の実施形態）
次に、第２の実施形態に係る半導体装置について説明する。なお、第２の実施形態に係る半導体装置の説明において、第１の実施形態に係る半導体装置１０と同一の構成については説明を省略する。
【００４７】
図６は、第２の実施形態に係る半導体装置を模式的に示す平面図である。図６に示すように、第２の実施形態に係る半導体装置４０においては、図１に示す第１の実施形態に係る半導体装置１０と比較して、複数の側壁部４１が設けられる位置が異なっている。
【００４８】
すなわち、複数の側壁部４１は、半導体基板１１の表面上において、半導体基板１１の外周に沿うように、枠状に配列されて設けられている。さらに、複数の側壁部４１は、互いの間隔がλ／４（ただし、λは、使用される高周波信号の波長）より小さくなるように配置される。この点、および複数の側壁部４１の材料、形成方法については、第１の実施形態に係る半導体装置１０と同様である。
【００４９】
しかし、第２の実施形態に係る半導体装置４０において、複数の側壁部４１は、複数のＦＥＴ１２ａ、１２ｂのみを囲うように枠状に配列されるとともに、複数の側壁部４１の間に、出力側ＦＥＴ１２ｂの両端に配置されるソース電極１４ｂを含むソース電極パッド２１ｂ、各種電極パッド２３、２４、２５が配置されるように、配列形成されている。すなわち、第２の実施形態に係る半導体装置４０において、複数の側壁部４１、出力側ＦＥＴ１２ｂの両端のソース電極１４ｂを含むソース電極パッド２１ｂ、および各種電極パッド２３、２４、２５は、半導体基板１１の各辺に沿って列状に配置されている。
【００５０】
図７は、図６の一点鎖線Ｄ−Ｄ´に沿った半導体装置の断面図であり、図８は、図６の一点鎖線Ｅ−Ｅ´に沿った半導体装置の断面図である。図７および図８にそれぞれ示すように、上述のように配列された複数の側壁部４１上に、キャップ基板３０が設けられている。なお、複数の側壁部４１のそれぞれは、λ／４より低く、かつ複数のＦＥＴ１２ａ、１２ｂの各種電極１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ、１５ｂおよび電極パッド２３、２４、２５の厚さより高くなるように形成されている。この点は、第１の実施形態に係る半導体装置１０と同様である。
【００５１】
なお、出力側ＦＥＴ１２ｂの両端のソース電極１４ｂを含むソース電極パッド２１ｂ、および各種電極パッド２３、２４、２５を含む複数の側壁部４１の間は、例えば樹脂等の誘電体で埋められていてもよい。複数の側壁部４１の間を誘電体で埋めることにより、この誘電体を含む複数の側壁部４１およびキャップ基板３０によって、例えば図８に示す領域Ｓに、複数のＦＥＴ１２ａ、１２ｂを気密封止する中空部が形成される。中空部を形成することにより、半導体装置４０の耐湿性、および半導体装置１０の信頼性をそれぞれ向上させることができる。さらに、誘電体を、複数の側壁部４１の間のみに設けることにより、ＦＥＴ１２ａ、１２ｂの利得等の特性を向上させることができる。
【００５２】
図９は、図６に示す半導体装置を、半導体基板１１の裏面側から見た場合の平面図である。図９に示すように、半導体基板１１の裏面上には、複数の外部接続端子である複数の端子部３３、３４、３５、および接地導体３２が設けられている。接地導体３２は、半導体基板１１の裏面上において、上述の複数の端子部３３、３４、３５が設けられた領域を除く全面に設けられている。そして、図７に示すように、接地導体３２と半導体基板１１の表面上に設けられた各々の側壁部４１とは、半導体基板１１を貫通する貫通電極３６によって、電気的に接続されている。この点は、第１の実施形態に係る半導体装置１０と同様である。
【００５３】
しかしながら、第２の実施形態に係る半導体装置４０においては、各種電極パッド２３、２４、２５と各種端子部３３、３４、３５とを接続する貫通電極３６と、接地導体３２各々の側壁部４１とを接続する貫通電極３６とが、半導体基板１１の各辺に沿って列状に設けられている。これは、図６に示すように、複数の側壁部４１、出力側ＦＥＴ１２ｂの両端のソース電極パッド２１ｂ、および各種電極パッド２３、２４、２５が、半導体基板１１の各辺に沿って列状に配置されるためである。
【００５４】
以上に説明した第２の実施形態に係る半導体装置４０においても、第１の実施形態に係る半導体装置１０と同様に、各種端子部３３、３４、３５が設けられた半導体基板１１の裏面上において、各種端子部３３、３４、３５が設けられた領域を除く全面に、接地導体３２が設けられている。従って、従来のＣＳＰ型の半導体装置と比較して、コストを上昇させることなく、放熱性を向上させることができる。
【００５５】
また、第２の実施形態に係る半導体装置４０においても、第１の実施形態に係る半導体装置１０と同様に、複数の側壁部４１およびキャップ基板３０は、接地されている。そして、複数の側壁部４１は、互いの間隔がλ／４より短くなるように配列形成されている。さらに、キャップ基板３０と半導体基板１１との間隔は、λ／４より低い側壁部２９の高さに略一致している。従って、複数の側壁部２９およびキャップ基板３０を、電磁シールドとして機能させることができ、半導体装置４０に、電磁シールドを備えさせることができる。
【００５６】
さらに、第２の実施形態に係る半導体装置４０によれば、複数の側壁部４１を、これらの間に、出力側ＦＥＴ１２ｂの両端のソース電極１４ｂを含むソース電極パッド２１ｂ、および各種電極パッド２３、２４、２５、が配置されるように、配列されている。すなわち、複数の側壁部４１、出力側ＦＥＴ１２ｂの両端のソース電極１４ｂを含むソース電極パッド２１ｂ、および各種電極パッド２３、２４、２５は、半導体基板１１の各辺に沿って列状に配置されている。従って、半導体基板１１の表面上において、各種電極パッド２３、２４、２５等が設けられた領域より外側に複数の側壁部２９が配列された第１の実施形態に係る半導体装置１０と比較して、装置を小型化することができる。この結果、第１の実施形態に係る半導体装置１０と比較して、低コスト化が実現される。
【００５７】
（第３の実施形態）
次に、第３の実施形態に係る半導体装置について説明する。なお、第３の実施形態に係る半導体装置の説明において、第１の実施形態に係る半導体装置１０と同一の構成については説明を省略する。
【００５８】
図１０は、第３の実施形態に係る半導体装置を模式的に示す平面図である。図１０に示すように、第３の実施形態に係る半導体装置５０においては、図１に示す第１の実施形態に係る半導体装置１０と比較して、側壁部の形態が異なっている。すなわち、第３の実施形態に係る半導体装置５０において、側壁部は、複数の第１の側壁部５１、および複数の第２の側壁部５２、によって構成されている。
【００５９】
複数の第１の側壁部５１は、第１の実施形態に係る半導体装置１０が有する複数の側壁部２９と同様に設けられている。すなわち、複数の第１の側壁部５１は、半導体基板１１の表面上において、複数のＦＥＴ１２ａ、１２ｂおよび各種電極パッド２３、２４、２５を囲い、かつ半導体基板１１の外周に沿うように、枠状に配列されて設けられている。さらに、複数の第１の側壁部５１は、互いの間隔がλ／４（ただし、λは、使用される高周波信号の波長）より小さくなるように配置される。
【００６０】
また、各々の第１の側壁部５１は、例えば幅１００μｍ程度の金属からなり、例えばＣｕ、Ａｌ、Ａｕ等の所定の金属を、通常の半導体プロセス技術（例えばメッキ法）を用いて形成したものである。
【００６１】
このような複数の第１の側壁部５１はそれぞれ、後述するように貫通電極３６によって接地導体に接続され、接地される。そして、後述するキャップ基板３０とともに、電磁シールドを形成する。すなわち、複数の第１の側壁部５１は、電磁シールドとして機能するものである。
【００６２】
次に、複数の第２の側壁部５２は、半導体基板１１の表面上において、複数のＦＥＴ１２ａ、１２ｂおよび各種電極パッド２３、２４、２５の外側領域、かつ複数の第１の側壁部５１が配列された領域の内側領域に、枠状に配列されて設けられている。なお、複数の第２の側壁部５２は、複数の第１の側壁部５１の間に対応する複数の領域において、各種電極パッド２３、２４、２５が配置される領域を除く複数の領域に設けられている。
【００６３】
また、各々の第２の側壁部５２は、例えば幅１００μｍ程度の金属からなり、例えばＣｕ、Ａｌ、Ａｕ等の所定の金属を、通常の半導体プロセス技術（例えばメッキ法）を用いて形成したものである。
【００６４】
このような複数の第２の側壁部５２は、複数の第１の側壁部５１の間から装置内部に金属等の不要物が侵入することを抑制するためのものである。従って、複数の第２の側壁部５２は、互いの間隔がλ／４より大きくなるように配置されてもよい。また、本実施形態において、複数の第２の側壁部５２はそれぞれ、上述のように金属等の導体からなり、後述するように貫通電極３６によって接地導体３２に接続されることにより接地されるが、導体からなるものでなくともよいし、接地されなくてもよい。
【００６５】
図１１は、図１０の一点鎖線Ｆ−Ｆ´に沿った半導体装置の断面図であり、図１２は、図１０の一点鎖線Ｇ−Ｇ´に沿った半導体装置の断面図である。図１１および図１２にそれぞれ示すように、上述のように配列された複数の第１の側壁部５１および複数の第２の側壁部５２上に、キャップ基板３０が設けられている。なお、複数の第１、第２の側壁部５１、５２のそれぞれは、λ／４より低く、かつ複数のＦＥＴ１２ａ、１２ｂの各種電極１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ、１５ｂおよび電極パッド２３、２４、２５の厚さより高くなるように形成されている。
【００６６】
図１３は、図１０に示す半導体装置を、半導体基板１１の裏面側から見た場合の平面図である。図１３に示すように、半導体基板１１の裏面上には、複数の外部接続端子である複数の端子部３３、３４、３５、および接地導体３２が設けられている。複数の端子部３３、３４、３５、および接地導体３２はそれぞれ、第１の実施形態に係る半導体装置１０と同様に設けられている。そして、図１１および図１２に示すように、接地導体３２と半導体基板１１の表面上に設けられた各々の第１、第２の側壁部５１、５２とは、半導体基板１１を貫通する貫通電極３６によって、電気的に接続されている。なお、上述したように、第２の側壁部５２は、接地導体３２と、貫通電極３６によって、電気的に接続されなくてもよい。
【００６７】
以上に説明した第３の実施形態に係る半導体装置５０においても、第１の実施形態に係る半導体装置１０と同様に、各種端子部３３、３４、３５が設けられた半導体基板１１の裏面上において、各種端子部３３、３４、３５が設けられた領域を除く全面に、接地導体３２が設けられている。従って、従来のＣＳＰ型の半導体装置と比較して、コストを上昇させることなく、放熱性を向上させることができる。
【００６８】
また、第３の実施形態に係る半導体装置５０においても、第１の実施形態に係る半導体装置１０と同様に、少なくとも複数の第１の側壁部５１およびキャップ基板３０は、接地されている。そして、複数の第１の側壁部５１は、互いの間隔がλ／４より短くなるように配列形成されている。さらに、キャップ基板３０と半導体基板１１との間隔は、λ／４より低い第１、第２の側壁部５１、５２の高さに略一致している。従って、少なくとも複数の第１の側壁部５１およびキャップ基板３０を、電磁シールドとして機能させることができ、半導体装置５０に、電磁シールドを備えさせることができる。
【００６９】
さらに、第３の実施形態に係る半導体装置５０によれば、複数の第１の側壁部５１の間に対応する領域に、第２の側壁部５２が設けられている。従って、複数の第１の側壁部５１の間から装置内部に金属等の不要物が侵入することを抑制することができる。この結果、第１の実施形態に係る半導体装置１０と比較して、信頼性を向上させることができる。
【００７０】
なお、出力側ＦＥＴ１２ｂの両端のソース電極１４ｂを含むソース電極パッド２１ｂ、および各種電極パッド２３、２４、２５を含む複数の第１、第２の側壁部５１、５２の間は、例えば樹脂等の誘電体で埋められていてもよい。複数の第１、第２の側壁部５１、５２の間を誘電体で埋めることにより、この誘電体を含む複数の第１、第２の側壁部５１、５２およびキャップ基板３０によって、複数のＦＥＴ１２ａ、１２ｂを気密封止する中空部が形成される。中空部を形成することにより、半導体装置５０の耐湿性、および半導体装置１０の信頼性をそれぞれ向上させることができる。さらに、誘電体を、複数の第１、第２の側壁部５１、５２の間のみに設けることにより、ＦＥＴ１２ａ、１２ｂの利得等の特性を向上させることができる。
【００７１】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
１０、４０、５０・・・半導体装置
１１・・・半導体基板
１２ａ・・・入力側ＦＥＴ
１２ｂ・・・出力側ＦＥＴ
１３ａ、１３ｂ・・・ドレイン電極
１４ａ、１４ｂ・・・ソース電極
１５ａ、１５ｂ・・・ゲート電極
１６ａ、１６ｂ・・・ドレイン電極接続部
１７ａ、１７ｂ・・・ソース電極接続部
１８ａ、１８ｂ・・・ゲート電極接続部
１９ａ、１９ｂ・・・合波回路
２０ａ、２０ｂ・・・分波回路
２１ａ、２１ｂ・・・ソース電極パッド
２２・・・ＦＥＴ接続用の高周波線路
２３・・・入力側電極パッド
２４・・・出力側電極パッド
２５・・・バイアス用電極パッド
２５ａｇ・・・入力側ＦＥＴ用のゲートバイアス用電極パッド
２５ａｄ・・・入力側ＦＥＴ用のドレインバイアス用電極パッド
２５ｂｇ・・・出力側ＦＥＴ用のゲートバイアス用電極パッド
２５ｂｄ・・・出力側ＦＥＴ用のドレインバイアス用電極パッド
２６・・・入力側高周波線路
２７・・・出力側高周波線路
２８ａｇ、２８ａｄ、２８ｂｇ、２８ｂｄ・・・バイアス供給線路
２９、４１・・・側壁部
３０・・・キャップ基板
３０−１・・・無機基板
３０−２・・・導電膜
３２・・・接地導体
３３・・・入力端子部
３４・・・出力端子部
３５・・・バイアス供給端子部
３５ａｇ・・・入力側ＦＥＴ用のゲートバイアス供給端子部
３５ａｄ・・・入力側ＦＥＴ用のドレインバイアス供給端子部
３５ｂｇ・・・出力側ＦＥＴ用のゲートバイアス供給端子部
３５ｂｄ・・・出力側ＦＥＴ用のドレインバイアス供給端子部
３６・・・貫通電極
５１・・・第１の側壁部
５２・・・第２の側壁部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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