(57)【要約】      （修正有）【課題】ＣＭＯＳデバイスを製造する方法を提供する。【解決手段】・シリコン基板1を備えた出発基板であって、その表面は（１００）結晶面に沿って配向し、そのノッチは＜１００＞方向に沿って配向している出発基板を用意するステップと、ＳＴＩ構造を第１所定領域に形成し、これによりシリコン基板から延びるシリコン突起として埋め込まれ、ＳＴＩ構造を用いて互いに隔離したチャネルエリアを基板に画定するステップと、シリコン突起を除去し、これによりトレンチを作成するステップと、ＩＩＩ−Ｖ族材料をトレンチ内でエピタキシャル成長することによって、トレンチを充填し、これにより本質的に無欠陥である第１型のトランジスタのチャネル構造6を形成するステップと、を含む。【選択図】図６
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【特許請求の範囲】
【請求項１】
ＣＭＯＳデバイスを製造する方法であって、
・シリコン基板を備えた出発基板であって、その表面は（１００）結晶面に沿って配向し、そのノッチは＜１００＞方向に沿って配向している出発基板を用意するステップと、
・ＳＴＩ構造を第１所定領域に形成し、これにより前記シリコン基板から延びるシリコン突起として埋め込まれ、前記ＳＴＩ構造を用いて互いに隔離したチャネルエリアを基板に画定するステップと、
・前記シリコン突起を除去し、これによりトレンチを作成するステップと、
・ＩＩＩ−Ｖ族材料をトレンチ内でエピタキシャル成長することによって、前記トレンチを充填し、これにより本質的に無欠陥である第１型のトランジスタのチャネル構造を形成するステップと、を含む方法。
【請求項２】
請求項１記載のＣＭＯＳデバイスを製造する方法であって、
・（１００）結晶面に沿って配向した表面を持つシリコン基板と、前記表面の上にある誘電体接合層と、前記誘電体接合層を用いて前記シリコン基板と接合され、前記シリコン基板の格子定数とは異なる格子定数を有する第２半導体層とを備える前記出発基板を用意するステップと、
・第１型のトランジスタデバイスを形成するために、前記第１所定領域における前記第２半導体層および前記誘電体接合層の第１部分を除去し、これにより前記下地のシリコン基板を露出し、これにより第２型のトランジスタデバイスを形成するために、第２所定領域に前記第２半導体層の第２部分を残すステップと、
・ＳＴＩ構造を前記第１領域に形成し、これにより前記シリコン基板から延びるシリコン突起として埋め込まれ、前記ＳＴＩ構造を用いて互いに隔離したチャネルエリアを基板に画定するステップと、
・前記シリコン突起を除去し、これによりトレンチを作成するステップと、
・ＩＩＩ−Ｖ族材料を前記トレンチ内でエピタキシャル成長することによって、前記トレンチを充填し、これにより本質的に無欠陥である第１型のトランジスタのチャネル構造を形成するステップと、
・第２所定領域における第２半導体層をパターン化し、これにより第２型のトランジスタのチャネル構造を形成するステップと、を含む方法。
【請求項３】
前記第２半導体層は、ゲルマニウム、シリコンゲルマニウム、ゲルマニウム−錫、及び／又はＩＩＩ−Ｖ族材料、あるいはこれらの材料の任意の組合せを含む請求項２記載の方法。
【請求項４】
前記第２半導体層は、ゲルマニウムからなる請求項３記載の方法。
【請求項５】
第２半導体層の応力レベルは、−５ＧＰａ〜＋５ＧＰａである請求項３または４記載の方法。
【請求項６】
第１型のトランジスタの前記チャネル構造は、例えば、ＩｎＰ，ＩｎｘＡｌ１−ｘＡｓ，ＩｎｘＧａ１−ｘＡｓ，ＩｎｘＧａ１−ｘＳｂ，ＡｌｘＧａ１−ｘＳｂ，ＡｌｘＧａ１−ｘＳｂ（Ａｓ），ＧａＮ、またはこれらの任意の組合せを含むＩＩＩ−Ｖ族材料層またはスタックを含む請求項１〜５のいずれかに記載の方法。
【請求項７】
前記誘電体接合層は、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、またはこれらの任意の組合せを含み、あるいはこれからなる請求項２〜６のいずれかに記載の方法。
【請求項８】
前記シリコン突起は、２０ｎｍより小さい幅を有する請求項１〜７のいずれかに記載の方法。
【請求項９】
前記シリコン突起を除去し、これによりトレンチを作成することは、その幅の１５０％より大きい深さを持つトレンチを作成することを含む請求項１〜８のいずれかに記載の方法。
【請求項１０】
温度は、６００℃未満に維持される請求項１〜９のいずれかに記載の方法。
【請求項１１】
（１００）結晶面に沿って配向した表面および、＜１００＞方向に沿って配向したノッチを持つシリコン基板と、
前記表面の上にある誘電体接合層と、
前記誘電体接合層を用いて前記シリコン基板と接合され、前記シリコン基板の格子定数とは異なる格子定数を有する第２半導体層と、を備える基板。
【請求項１２】
前記第２半導体層は、ゲルマニウム、シリコンゲルマニウム、ゲルマニウム−錫、及び／又はＩＩＩ−Ｖ族材料、あるいはこれらの材料の任意の組合せを含む請求項１１記載の基板。
【請求項１３】
前記誘電体接合層は、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、またはこれらの任意の組合せを含む請求項１１または１２記載の基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体プロセスの分野に関する。
それは、共通のシリコン基板上に２つの異なるチャネル材料を組み合わせるための方法に関するものであり、両方のチャネル材料はシリコンとは異なる格子定数を有し、チャネル材料はそれぞれ異なる導電性のトランジスタデバイスの一部である。
それはまた、関連した基板に関する。
【背景技術】
【０００２】
ＣＭＯＳ高移動度デバイス集積のために、異なる半導体チャネル材料が同じシリコン基板上にあるのが好ましい。典型的な例が、歪みまたは緩和したゲルマニウムおよびＩＩＩ−Ｖ族チャネル材料である。半導体のヘテロエピタキシャル成長が、通常、含まれる材料の格子パラメータの差（不整合）に起因した歪み緩和転位形成に悩まされる。文献で提案されている手法が、いわゆるアスペクト比トラッピング（ＡＲＴ: Aspect Ratio Trapping）手法を用いた、狭い酸化物トレンチでの半導体の選択的成長である。ＡＲＴ手法は、酸化物トレンチ側壁を用いて、トレンチの底部で全ての欠陥のトラッピング（捕捉）を可能にする。このときトレンチ内で成長した半導体の上部は、欠陥なしで緩和されるべきである。ＡＲＴ手法が適用される例が、例えば、米国出願第２０１００２１６２７７号に記載されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＡＲＴ手法の状態は、狭く短いトレンチで適用できるだけであり、これらのトレンチにおいて無欠陥の緩和した半導体を形成できるからである。しかしながら、例えば、先進のロジックＣＭＯＳデバイス、フォトニックデバイスなどの種々の応用では、比較的長いトレンチがしばしば必要になる。
【課題を解決するための手段】
【０００４】
本開示の目的は、ＣＭＯＳデバイスを製造する方法を提供することである。該ＣＭＯＳデバイスは、異なる導電型のトランジスタデバイスを備え、これらは異なる格子定数を有するチャネル材料を含むトランジスタデバイスの集積を可能とし、個々のチャネル材料のこれらの異なる格子定数が、その上にトランジスタデバイスが形成される下地のシリコン基板の格子定数とは異なる。
【０００５】
この目的は、第１の独立請求項の技術的特性を示す方法を伴う開示によって達成される。
【０００６】
更なる目的は、関連した基板を提供することである。
【０００７】
この目的は、第２の独立請求項の技術的特性を示す基板を伴う開示によって達成される。
【０００８】
本発明の一態様によれば、ＣＭＯＳデバイスを製造する方法は、下記ステップを含む。
・出発基板を用意するステップ。出発基板は、シリコン基板（または第１半導体層）を備え、その表面は（１００）結晶面に沿って配向し、そのノッチ(notch)は＜１００＞方向に沿って配向している。
・ＳＴＩ（シャロートレンチアイソレーション: Shallow Trench Isolation）構造を第１所定領域に形成するステップ。これによりシリコン基板から延びるシリコン突起として埋め込まれ、前記ＳＴＩ構造を用いて互いに隔離したチャネルエリアを基板に画定する。
・シリコン突起を除去し、これによりトレンチを作成するステップ。
・ＩＩＩ−Ｖ族材料をトレンチ内でエピタキシャル成長することによって、トレンチを充填するステップ。これにより本質的に無欠陥である（例えば、１×１０５欠陥／ｃｍ２より小さい欠陥密度を有する）第１型のトランジスタのチャネル構造を形成する。
【０００９】
本発明の一態様によれば、該方法は、下記ステップを含む。
・出発基板を用意するステップ。出発基板は、シリコン基板（第１半導体層を構成する）であって、その表面は（１００）結晶面に沿って配向し、そのノッチ(notch)は＜１００＞方向に沿って配向しているシリコン基板と、表面の上にある誘電体接合層と、該誘電体接合層を用いてシリコン基板と接合され、シリコン基板の格子定数とは異なる格子定数を有する第２半導体層と、を備える。
・第１型のトランジスタデバイスを形成するために、第１所定領域における第２半導体層および誘電体接合層の第１部分を除去するステップ。これにより下地のシリコン基板を露出し、これにより第２型のトランジスタデバイスを形成するために、第２所定領域に第２半導体層の第２部分（および誘電体接合層の対応する第２部分）を残す。
・ＳＴＩ（シャロートレンチアイソレーション: Shallow Trench Isolation）構造を第１領域に形成するステップ。これによりシリコン基板から延びるシリコン突起として埋め込まれ、前記ＳＴＩ構造を用いて互いに隔離したチャネルエリアを基板に画定する。
・シリコン突起を除去し、これによりトレンチを作成するステップ。
・ＩＩＩ−Ｖ族材料をトレンチ内でエピタキシャル成長することによって、トレンチを充填するステップ。これにより本質的に無欠陥である第１型のトランジスタのチャネル構造を形成する。
・第２所定領域における第２半導体層をパターン化するステップ。これにより第２型のトランジスタのチャネル構造を形成する。
【００１０】
個々のトランジスタデバイスは、好ましくは、異なる格子定数を有するチャネル材料を有し、個々のチャネル材料のこれらの異なる格子定数は、好ましくは、下地のシリコン基板の格子定数とは異なる。
【００１１】
第１型および第２型のトランジスタデバイスは、好ましくは、それぞれｎ型およびｐ型のトランジスタデバイスであり、その逆も同様である。
【００１２】
第１および第２所定領域は、好ましくは隣接している。
【００１３】
どのようにＳＴＩ構造を第１所定領域に形成するかは、当業者にとって既知である。
【００１４】
本開示の好ましい実施形態によれば、第２半導体層は、ゲルマニウム、シリコンゲルマニウム、ゲルマニウム−錫、及び／又はＩＩＩ−Ｖ族材料、あるいはこれらの材料の任意の組合せを含む。
【００１５】
本開示の好ましい実施形態によれば、第２半導体層は、ゲルマニウムからなる。
【００１６】
本開示の好ましい実施形態によれば、第２半導体層の応力レベルは、−５ＧＰａ〜＋５ＧＰａである。
【００１７】
好ましい実施形態によれば、ＩＩＩ−Ｖ族材料をトレンチ内でエピタキシャル成長し、第１型のトランジスタのチャネル構造を形成することは、例えば、ＩｎＰ，ＩｎｘＡｌ１−ｘＡｓ，ＩｎｘＧａ１−ｘＡｓ，ＩｎｘＧａ１−ｘＳｂ，ＡｌｘＧａ１−ｘＳｂ，ＡｌｘＧａ１−ｘＳｂ（Ａｓ），ＧａＮ、またはこれらの任意の組合せを含むＩＩＩ−Ｖ族材料層またはスタックを成長することを含む。
【００１８】
本開示の好ましい実施形態によれば、誘電体接合層は、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、またはこれらの任意の組合せを含み、あるいはこれからなる。
【００１９】
本開示の好ましい実施形態によれば、シリコン突起は、２０ｎｍより小さい、または１０ｎｍより小さい、または３ｎｍより小さい幅を有する。
【００２０】
本開示の好ましい実施形態によれば、シリコン突起を除去し、これによりトレンチを作成することは、その幅の１５０％より大きい深さを持つトレンチ、例えば、その幅の約２倍の深さを持つトレンチ、あるいは、その幅の約２倍より大きい深さを持つトレンチを作成することを含む。例えば、２０ｎｍの幅を持つトレンチでは、深さは、約４０ｎｍまたはそれ以上にできる。
【００２１】
本開示の好ましい実施形態によれば、温度は、６００℃未満に維持される。
【００２２】
本発明の他の態様によれば、表面が（１００）結晶面に沿って配向しているシリコン基板と、表面の上にある誘電体接合層と、該誘電体接合層を用いてシリコン基板と接合され、シリコン基板の格子定数とは異なる格子定数を有する第２半導体層と、を備えた関連した基板が開示される。
【００２３】
本開示の好ましい実施形態によれば、基板は、（１００）結晶面に沿って配向しており、＜１００＞ノッチ方向を有する。こうして基板は、いわゆる４５度（４５°）回転したノッチ基板である。
【００２４】
本開示の利点は、本開示に係る基板を用いることによって、欠陥が、活性領域エリアで減少することである。
【００２５】
本開示の好ましい実施形態によれば、第２半導体層は、ゲルマニウム、シリコンゲルマニウム、ゲルマニウム−錫、及び／又はＩＩＩ−Ｖ族材料、あるいはこれらの材料の任意の組合せを含む。
【００２６】
本開示の好ましい実施形態によれば、誘電体接合層は、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、またはこれらの任意の組合せを含む。
【００２７】
当業者によって理解されるように、基板は、本発明の方法の態様に関連して説明した特徴に対応する特徴をさらに含んでもよい。
【図面の簡単な説明】
【００２８】
本開示は、下記の説明および添付図面を用いてさらに明らかになるであろう。
【００２９】
【図１】本発明の第１態様の一実施形態に係る基板を示す。
【図２】本発明の第２態様および第３態様に係るプロセスフローを示す。
【図３】本発明の第２態様および第３態様に係るプロセスフローを示す。
【図４】本発明の第２態様および第３態様に係るプロセスフローを示す。
【図５】本発明の第２態様および第３態様に係るプロセスフローを示す。
【図６】本発明の第２態様および第３態様に係るプロセスフローを示す。
【発明を実施するための形態】
【００３０】
本開示は、特定の実施形態に関して一定の図面を参照して説明するが、本開示はこれに限定されず、請求項によってのみ限定される。記載した図面は、概略的かつ非限定的なものに過ぎない。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本開示の実際の具体化に必ずしも対応していない。
【００３１】
さらに、用語「第１」「第２」「第３」などは、類似の要素を区別するために使用しており、必ずしも連続的または時間的な順番を記述するためではない。用語は、適切な状況下で交換可能であり、本開示の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
【００３２】
さらに、種々の実施形態は、「好ましい」と称しているが、本開示の範囲を限定するものよりむしろ、本開示が実施できる例示の方法として解釈すべきである。
【００３３】
請求項で使用される用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在または追加を除外していない。こうして表現「手段Ａ，Ｂを備えるデバイス」の範囲は、構成要素Ａ，Ｂのみから成るデバイスに限定すべきでない。むしろ本開示に関して、デバイスの列挙した構成要素だけがＡとＢであり、請求項はむしろ、これらの構成要素の等価品を含むのとして解釈すべきである。
【００３４】
本開示は、シリコン基板上での二重材料チャネル集積のための方法に関する。ここで、ヘテロエピタキシャル成長を用いることによって、半導体材料の１つが本質的に無欠陥で提供される。
【００３５】
本発明の一態様が、特定の層スタックを含む特定の出発基板に関する。材料スタックを開始する基板を図１に示している。スタック１の下部層または下側層は、シリコン基板（例えば、シリコンウエハ）１からなり、またはこれを含み、その表面は（１００）結晶面に沿って配向している。シリコン基板またはウエハは、好ましくは、＜１００＞方向に沿って配向したノッチを含み（４５度（４５°）回転ノッチシリコン基板として当業者に知られている）、その上には、中間の誘電体接合層２を用いて第２半導体層３が接合されている。４５度（４５°）回転ノッチシリコン基板を用いることによって、欠陥がトレンチの長さに沿ってトラップ（捕捉）されることになる。こうして欠陥がＩＩＩ−Ｖ族活性エリアにおいて減少／回避される。
【００３６】
第２半導体層の材料は、例えば、ゲルマニウム、シリコンゲルマニウム、ゲルマニウム−錫、及び／又はＩＩＩ−Ｖ族材料、またはこれらの材料の任意の組合せを含み、あるいはこれからなる。第２半導体層内の固有の応力レベルは、好ましくは−５〜＋５ＧＰａである。第２チャネル層は、歪みまたは緩和したＧｅ層とすることができる。
【００３７】
中間の誘電体接合層２は、例えば、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、またはこれらの任意の組合せ、あるいはこれらを含むことができる。それは、シリコン下部層と上部材料との間の機械的接合を可能としつつ、層１と層３との間の電気的絶縁を提供する任意の誘電体層２とすることができる。
【００３８】
本発明の第１態様について上述した特定の基板は、本発明の第２態様に従ってＩＩＩ−Ｖ族材料を含むトランジスタデバイスをシリコン基板の上に製造する方法において好都合に使用できる。
【００３９】
本発明の第２態様に係る上記方法は、本発明の第３態様で示したように、ＣＭＯＳデバイスをシリコン基板の上に製造するために特に有用であることは当業者によって理解されよう。ＣＭＯＳデバイスを生産する場合、２つの異なるチャネル材料が用いられ、両方のチャネル材料は、シリコンとは異なる格子定数を有し、チャネル材料は、共通のシリコン基板上において、それぞれ異なる導電性、例えば、ＮＭＯＳ型およびＰＭＯＳ型のトランジスタデバイスの一部である。
【００４０】
こうしたＣＭＯＳプロセスフローについて詳細に説明する。ここで、本発明の上記第２態様および第３態様を説明している。
【００４１】
プロセスフローの第１ステップにおいて、図２に示すように、第１半導体チャネル構造およびその隔離が後に設けられるエリア（図１においてｎ−ＦＥＴ領域と称される）において、第２半導体層３が中間の誘電体接合層２またはシリコン基板層１に向けて選択的にパターン化される。
【００４２】
本発明の態様において、図３に示すように、シリコン基板から延びる狭い活性シリコン構造または突起が、２０ｎｍ未満の幅を有しており、当業者に知られているようなシリコンＳＴＩ（シャロートレンチアイソレーション）プロセスフローを用いることによって、ｎ−ＦＥＴ領域においてパターン化され隔離される。
【００４３】
シリコンＳＴＩプロセスフローが、例えば、下記ステップを含み、またはこれらからなる。
・リソグラフィプロセスおよびエッチングプロセスを行い、トレンチ間にシリコンエリアを備えたトレンチを作成するステップ。シリコンエリアは、シリコン基板から延びる突起に対応する。
・作成したトレンチを、絶縁材料、例えば、シリコン酸化物などで充填するステップ。
・表面を平坦化するために、例えば、化学機械研磨（ＣＭＰ）プロセスなどの平坦化プロセスを行うステップ。その結果、シリコン酸化物エリア４で分離されたシリコンエリア（突起）が得られる。
【００４４】
本発明の好ましい実施形態によれば、ＳＴＩ酸化物に画定されたシリコンエリアまたは突起８は、２０ｎｍより小さい幅を有し、好ましくは４０ｎｍより大きい深さを有する。これにより、後述するように、ｎ−ＦＥＴ領域におけるチャネル構造の材料の後続のエピタキシャル成長の際、アスペクト比トラッピング効果から利益を受けることができる。好ましくは、温度の制約が考慮され、その結果、ＳＴＩプロセスの際、第２半導体層３の品質が損なわれない。よって、温度は、好ましくは６００℃未満に維持される。
【００４５】
その後、本発明の第２態様および第３態様に係る方法は、ＳＴＩ酸化物に画定された狭いシリコンエリアを、ｎ−ＦＥＴ領域において４０ｎｍより大きい深さに部分的に除去することと、トレンチ５を作成することと、シリコンの格子定数とは異なる格子定数を有するチャネル材料（例えば、ＩｎＰ，ＩｎｘＡｌ１−ｘＡｓ，ＩｎｘＧａ１−ｘＡｓ，ＩｎｘＧａ１−ｘＳｂ，ＡｌｘＧａ１−ｘＳｂ，ＡｌｘＧａ１−ｘＳｂ（Ａｓ），ＧａＮまたはこれらの任意の組合せを含み、ヘテロ構造スタックを作成するＩＩＩ−Ｖ族材料スタック）をエピタキシャル成長させることによって、半導体チャネル構造６（例えば、Ｎ−ＦＥＴデバイスのＦＩＮ構造に対応）でトレンチ５を充填することとを含む。空洞は、隣接するＳＴＩ隔離構造の上にチャネル材料を成長させることによって過剰充填または過剰成長でき、続いて、ＳＴＩ隔離構造を過剰成長したエピタキシャル成長材料は、例えば、ＣＭＰによって除去できる。代替として、トレンチ５は、ＳＴＩエリアを過剰成長することなく、エピタキシャル成長材料で充填できる。
【００４６】
半導体チャネル構造６の材料は、好ましくはシリコン基板１の格子定数とは異なる格子定数を持つ結晶材料である。
【００４７】
（１００）結晶面および＜１００＞方向に沿ったシリコン基板１の配向、最大２０ｎｍまでの空洞５の幅の限界、および上記トレンチ５の４０ｎｍという最小深さに起因して、成長時に形成される全ての（１００）配向面(facet)がトレンチ側壁にトラップ（捕捉）される。好ましくは、トレンチ深さは、トレンチ幅の約２倍とすることができ、あるいはトレンチ幅の２倍より大きくすることができる。トレンチの深さ、幅および配向は、トレンチ５の底にある基板部分において半導体構造６の材料のエピタキシャル成長層で発生した欠陥が、（１１１）方向に伝搬し、トレンチ側壁にトラップ（捕捉）されるようにしている。好ましくは、半導体チャネル構造６の材料の成長の際、温度は６００℃未満に維持され、このプロセスの際、第２半導体層３の品質に影響を与えないようにする。
【００４８】
ＣＭＯＳデバイス製造のための適切な二重チャネル構造を製造する追加のステップにおいて、第２半導体層３の材料をチャネルまたは活性層の材料として用いて、目標とするデバイス製造のために、第２半導体層３の残りの部分は、続いてパターン化され、図１に示すように、ｐ−ＦＥＴ領域Ｐにおいて、適切なチャネル構造、例えば、Ｐ−ＦＥＴトランジスタデバイスのＦＩＮ構造を提供する。
【００４９】
そして、当業者に知られたプロセスに従って、ゲート構造７が個々の半導体チャネル構造の上に設けられる。
【００５０】
上記プロセスの際に、チャネル材料１及び／又は２の品質に影響を与えるべきでないため、温度の制約が適用されることは、当業者は認識するであろう。
【００５１】
ＩＩＩ−Ｖ族材料が、（１００）結晶面および＜１００＞方向を持つ基板（４５度（４５°）回転ノッチ基板）の上に成長すると、フィン(fin)の長さに沿って欠陥が存在しなくなり、トレンチの幅を横切る欠陥がＳＴＩ側壁によってトラップ（捕捉）されるようになる。この成長したＩＩＩ−Ｖ族層は、高移動度ｎ型ＦＩＮＦＥＴ用に使用することができる。
【００５２】
本発明の態様の方法および関連した基板は、シリコン基板上での二重材料チャネル集積を可能にすることは、当業者に理解されよう。ここで、例えば、半導体基板６のＩＩＩ−Ｖ族材料は、好ましくはｎ型、好ましくはＦＩＮＦＥＴ型のトランジスタデバイスのチャネル構造であり、予め定めた適切な配向を持つシリコン基板の上でのヘテロエピタキシャル成長を用いることによって、本質的に無欠陥で提供できる。同時に、ゲルマニウムベースのｐ型トランジスタ、好ましくはＦＩＮＦＥＴ型のものが、同じウエハ上に集積できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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