(57)【要約】 【課題】電流制御膜形成時にＲｕを含む電極が酸化され、整流特性の低下およびばらつきが生じる。【解決手段】本発明の電流制御素子は、第１電極と、第１電極上に設けられた第２電極と、第２電極上に設けられた電流制御層と、電流制御層上に設けられた第３電極を有し、第１電極は少なくともＲｕを含む材料からなり、電流制御層は前記第２電極を構成する少なくとも１種類の金属元素を含む酸化物からなることを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１電極と、前記第１電極上に設けられた第２電極と、前記第２電極上に設けられた電流制御層と、前記電流制御層上に設けられた第３電極を有し、前記第１電極は少なくともＲｕを含む材料からなり、前記電流制御層は前記第２電極を構成する少なくとも１種類の金属元素を含む酸化物からなることを特徴とする電流制御素子。
【請求項２】
前記電流制御層は内部に積層方向における酸素組成の勾配を有し、前記第３電極に近いほど酸素組成が大きいことを特徴とする請求項１に記載の電流制御素子。
【請求項３】
前記第２電極はＴａ、Ｚｒ、Ｎｂ、もしくはＴｉのうち少なくともいずれか１つを含む金属あるいはその窒化物であり、前記電流制御層はその金属酸化物（ＭＯｘ、ＭはＴａ、Ｚｒ、Ｎｂ、Ｔｉ、ｘはＯ／Ｍ組成比）であることを特徴とする請求項１または２に記載の電流制御素子。
【請求項４】
前記第３電極はＴａ、Ｚｒ、Ｎｂ、Ｔｉ、もしくはそれらの窒化物からなることを特徴とする請求項１または２に記載の電流制御素子。
【請求項５】
前記第１電極は、Ｒｕ単体、あるいはＲｕと、Ｔｉ、Ｔａ、Ａｌから少なくとも１つ選ばれる元素を含む材料（Ｒｕ合金）であることを特徴とする、請求項１に記載の電流制御素子。
【請求項６】
前記第２電極２はＴａであり、前記電流制御層は内部に積層方向における酸素組成の勾配を有し、前記第３電極に近いほど酸素組成が大きいＴａＯxであり、かつxの最小値は０．２≦x≦２．２、最大値は２．０≦x≦２．５を満たすことを特徴とする請求項１から３のいずれかに記載の電流制御素子。
【請求項７】
下部電極と、前記下部電極上に形成された抵抗変化層と、前記抵抗変化層上に形成された上部電極とからなる抵抗変化素子が更に形成され、前記上部電極は前記第１電極と共通であることを特徴とする、請求項１から６のいずれかに記載の電流制御素子。
【請求項８】
抵抗変化素子を更に有し、前記抵抗変化素子は、絶縁層の下層に埋め込まれ、かつ前記絶縁層の一部に設けられた開口部底部にて上面を露出した下部電極と、前記下部電極上形成された抵抗変化層と、前記抵抗変化層上に形成されかつ前記第１電極となる上部電極とを有することを特徴とする、請求項１から７のいずれかに記載の電流制御素子。
【請求項９】
前記電流制御層は、第２電極を堆積後に表面酸化処理を施すことにより形成されることを特徴とする請求項１または２に記載の電流制御素子の形成方法。
【請求項１０】
前記電流制御層は、Ｏ２あるいはＮ２Ｏガスを含むプラズマ酸化処理により形成することを特徴とする、請求項１または２に記載の電流制御素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電流制御素子およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体デバイス（特にシリコンデバイス）は、微細化（スケーリング則：Ｍｏｏｒｅの法則）によってデバイスの集積化・低電力化が進められ、３年４倍のペースで開発が進められてきた。近年、ＭＯＳＦＥＴのゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰（装置価格およびマスクセット価格）、およびデバイス寸法の物理的限界（動作限界・ばらつき限界）により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。
【０００３】
半導体装置上の銅多層配線内部に形成される機能素子としては、例えば抵抗変化型不揮発素子（以下「抵抗変化素子」という。）やキャパシタ（容量素子）等がある。
【０００４】
ロジックＬＳＩ上に混載するキャパシタとしては、エンベデッドＤＲＡＭや、デカップリングキャパシタなどがある。これらのキャパシタを銅配線上に搭載することで、キャパシタの大容量化や小面積化を実現可能になる。  
ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡと呼ばれるデバイスが開発されている。これは顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。プログラマブル素子として、抵抗変化素子等を配線接続部に介在させ、顧客自身が任意に配線の電気的接続をできるようにしたものである。このような半導体装置を用いることで、回路の自由度を向上させることができる。  
抵抗変化素子は下部電極と上部電極によって抵抗変化層を挟んだ３層構造を有しており、両電極間に電圧を印加することで抵抗変化層の抵抗変化が生じる現象を利用している。抵抗変化素子としては、抵抗変化層として金属酸化物を用いたＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や、固体電解質を用いた固体電解質スイッチ素子などがある。
【０００５】
固体電解質スイッチ素子の研究については、１９９０年代後半からいくつか報告されており、さまざまな固体電解質材料による抵抗変化現象が確認されている。例えば、非特許文献１および２には、カルコゲナイド化合物を用いた抵抗変化現象が報告されている（非特許文献１、２）。
【０００６】
以下に、固体電解質スイッチ素子の構造およびスイッチング動作について簡単に説明する。
【０００７】
固体電解質スイッチ素子は、固体電解質層を２つの電極（下部電極および上部電極）で挟んだ構造を有している。ここで、２つの電極のうち一方は化学的に活性であり、電圧印加により容易に酸化および還元が可能な金属が用いられ、他方の電極には、化学的に不活性な金属材料が用いられる。
【０００８】
次に、固体電解質スイッチ素子の動作について説明する。ここでは、例として化学的に活性な電極を下部電極とする。例えばオフ状態（高抵抗状態）にある固体電解質スイッチ素子において、下部電極（化学的に活性な電極）を接地し、他方の電極（化学的に不活性な電極）に負電圧を印加すると、下部電極を構成する金属原子がイオン化して固体電解質層中に溶出し、導電性を有する金属架橋が形成される。この固体電解質中に形成された金属架橋により両電極が電気的に接続されることで、スイッチがオン状態（低抵抗状態）に変化する。この電圧印加によってオフ状態からオン状態へ変化させる動作をセットと呼ぶ。
【０００９】
一方で上記オン状態において、下部電極を再び接地し、上部電極に正電圧を印加すると、上記金属架橋が溶解して構成金属原子が下部電極に引き戻され、両電極が電気的に絶縁されることで、スイッチが高抵抗のオフ状態に変化する。この正電圧印加によってオン状態からオフ状態へ変化させる動作をリセットと呼び、セットとリセットを合わせてプログラミングと呼ぶ。
【００１０】
このように固体電解質スイッチ素子はこのオン状態とオフ状態の間を不揮発で、かつ繰り返しプログラミング動作が可能であり、この特性を利用することで不揮発性メモリあるいは不揮発性スイッチへの応用が可能になる。
【００１１】
これらを半導体装置上の銅多層配線内部に形成する手法について知られている。例えば、特許文献１および２では、ＣＭＯＳ基板上の銅多層配線層内部において、絶縁層の一部を開口加工して露出した銅配線そのものを、金属イオンを固体電解質中へ供給する活性電極として用いて作製した、２端子型固体電解質スイッチ素子およびその製造方法が開示されている（特許文献１、２）。
【００１２】
また、多数の抵抗変化素子がアレイ状に配置され配線が接続された装置構造において、オフ状態にある非選択素子に印加される電圧（一般的に、プログラミング電圧の１／２）を低減するため、抵抗変化素子に、ダイオードなどの電流制御作用を示す機能素子（以下、電流制御素子）を直列に接続した素子およびその構造が提案されている。電流制御素子について以下に説明する。
【００１３】
電流制御素子は、絶縁体からなる電流制御層が２つの互いに対向した電極で挟まれた構造であり、電流制御層には主に絶縁性の金属酸化物あるいは金属窒化物が用いられる。電流制御素子は大きな非線形性の電流電圧特性を示し、両端子間に低電圧を印加した場合には微小なオフ電流が流れるのみであり、高い電圧が印加された場合には大きなオン電流が流れる。
【００１４】
このような高い電流選択比および高い電流密度といった整流特性を示す電流制御素子を抵抗変化素子と直列に接続することで、選択時に抵抗変化素子のセット、リセット動作に必要な電流量を確保することができ、また、非選択時に印加される電圧は主に電流制御素子に分担されるため、抵抗変化素子のオフ信頼性を高めることができる。また、双方向においてこのような高い整流特性が得られるため、前述した固体電解質スイッチ素子のような、セット、リセット電圧の極性が異なるバイポーラ型の抵抗変化素子を動作させることができる。
【００１５】
例えば、特許文献３には、基板上に形成された下部電極と、上部電極と、下部電極と上部電極とに挟まれた抵抗変化層とを含んで構成される記憶素子と、電流制限素子と、基板上に形成され、かつ記憶素子および電流制限素子を覆うように形成された層間絶縁層とを備え、電流制限素子は、記憶素子の上部または下部に電気的に直列に接続されて形成されているメモリ装置が開示されている。
【００１６】
また、抵抗変化素子の上部電極上に電流制御素子を直接形成した構成とすることで、抵抗変化素子と電流制御素子を一括してパターニング・エッチング加工することが可能となり、電流制御素子の搭載に伴う工程数や素子面積の増大を低減することができる。
【００１７】
良好な双方向の整流特性歩留まりを得るためには、ウェハ面内にわたって均一な膜厚ならびに膜質となる電流制御層の形成が求められる。電流制御層の材料として金属酸化物を用いる場合、この要求に応える形成手法として、電流制御素子の絶縁層として金属酸化物を用いる場合、金属膜を堆積後、Ｏ２あるいはＮ２Ｏなど酸化性ガスを含むプラズマを照射することにより金属酸化物を形成する技術が知られている。このプラズマ酸化処理の条件を調整することで、所望の整流特性を示す電流制御層を再現性良く得ることができる。金属酸化物は、例えばＴａＯｘ、ＴｉＯｘ、ＶＯｘ、あるいはそれらの積層体が用いられる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２０１１−０９１３１７号公報
【特許文献２】特願２０１０−５４５７８５号公報
【特許文献３】ＷＯ２００９−０１１１１３
【非特許文献】
【００１９】
【非特許文献１】Ｍ  ．  Ｎ．  Ｋｏｚｉｃｋｉ，  ｅｔ  ａｌ．，  ”Ｉｎｆｏｒｍａｔｉｏｎ  ｓｔｏｒａｇｅ  ｕｓｉｎｇ  ｎａｎｏｓｃａｌｅ  ｅｌｅｃｔｒｏｄｅｐｏｓｉｔｉｏｎ  ｏｆ ｍｅｔａｌ  ｉｎ  ｓｏｌｉｄ  ｅｌｅｃｔｒｏｌｙｔｅｓ”  Ｓｕｐｅｒｌａｔｔｉｃｅｓ ａｎｄ Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅｓ  Ｖｏｌ．３４，ｐ．４５９−４６５，  ２００３
【非特許文献２】Ｒ．  Ｗａｓｅｒ，  ｅｔ  ａｌ．，  ”Ｎａｎｏｉｏｎｉｃｓ−ｂａｓｅｄ  ｒｅｓｉｓｔｉｖｅ  ｓｗｉｔｃｈｉｎｇ  ｍｅｍｏｒｉｅｓ”  Ｎａｔｕｒｅ  Ｍａｔｅｒｉａｌｓ  Ｖｏｌ．６，ｐ．８３３−８４０，２００７
【発明の概要】
【発明が解決しようとする課題】
【００２０】
ところで、ＣＭＯＳ基板上の銅多層配線層内部に形成される抵抗変化素子の上部電極としては、抵抗変化特性、エッチング加工性、およびプロセス親和性の観点から、ＲｕあるいはＲｕを含む合金が用いられている。しかし、この上部電極上に金属酸化物からなる電流制御層を形成する際、Ｒｕを含む上部電極が酸化雰囲気にさらされるため、揮発性のＲｕＯ４が形成され上部電極が揮発してしまうほか、Ｒｕ表面ラフネスを増加させてしまい、高い電流選択比、および抵抗変化素子のプログラム動作に必要な高い電流密度といった整流特性が得られないうえ、素子間で局所的な構造が不均一になり整流特性ばらつきが増大する、という問題を有していた。
【００２１】
本発明は、上記の課題に鑑みてなされたものであり、抵抗変化素子上に金属酸化物からなる電流制御層を形成する際の、Ｒｕを含む上部電極の酸化を抑制し、素子間ばらつきが小さく、高い整流特性を示す電流制御素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の電流制御素子は、第１電極と、前記第１電極上に設けられた第２電極と、前記第２電極上に設けられた電流制御層と、前記電流制御層上に設けられた第３電極を有し、前記第１電極は少なくともＲｕを含む材料からなり、前記電流制御層は前記第２電極を構成する少なくとも１種類の金属元素を含む酸化物からなることを特徴とする。
【発明の効果】
【００２３】
本発明による電流制御素子およびその製造方法を用いることで、半導体プロセスにおける不良を抑制し、双方向において優れた、素子間ばらつきの小さい整流特性を示す電流制御素子、およびそれを利用した抵抗変化素子が得られる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態に係る電流制御素子の構造を説明するための断面図である。
【図２】本発明の第２の実施の形態に係る２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子およびその製造方法を説明するための部分断面図である。
【図３】本発明の第３の実施の形態に係る半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の構成を説明するための模式的に示した部分断面図である。
【図４】本発明の第３の実施の形態に係る半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の製造方法を説明するための模式的に示した部分断面図である。
【図５】本発明の第３の実施の形態に係る半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の製造方法を説明するための模式的に示した部分断面図である。
【図６】本発明の第３の実施の形態に係る半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の製造方法を説明するための模式的に示した部分断面図である。
【図７】本発明の第３の実施の形態に係る半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の製造方法を説明するための模式的に示した部分断面図である。
【図８】本発明の第３の実施の形態に係る半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の製造方法を説明するための模式的に示した部分断面図である。
【図９】本発明の第３の実施の形態に係る半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の製造方法を説明するための模式的に示した部分断面図である。
【図１０】本発明の第３の実施の形態に係る半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の製造方法を説明するための模式的に示した部分断面図である。
【図１１】本発明の第３の実施の形態に係る半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の製造方法を説明するための模式的に示した部分断面図である。
【図１２】本発明の実施例１に係る半導体基板上の多層配線層内部に形成した電流制御素子の構成を説明するための模式的に示した部分断面図である。
【図１３】本発明の実施例１に係る半導体基板上の多層配線層内部に形成した電流制御素子の電流電圧特性およびそのウェハ面内における素子間ばらつきである。
【図１４】本発明の実施例４に係る半導体基板上の多層配線層内部に形成した３端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の構成を説明するための模式的に示した部分断面図である。
【発明を実施するための形態】
【００２５】
以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
（第１の実施の形態）
図1に、本発明の第１の実施の形態に係る電流制御素子の構造を説明するための断面図を示す。本発明に係る電流制御素子は、第１電極１と、前記第１電極１の上面に隣接した第２電極２と、第３電極３と、前記第２電極２と前記第３電極３に挟まれた電流制御層４と、を備えた構造を有する。さらに、前記第１電極１は少なくともＲｕを含み、かつ前記電流制御層４は前記第２電極２を構成する金属元素を含む材料からなり、かつ前記電流制御層４は金属元素を含む酸化物からなる。
【００２６】
ここで、抵抗変化素子の上部電極として、半導体プロセスとの親和性およびエッチング加工性が良好であり、また化学的に不活性であり、さらに抵抗変化特性が優れていることから、ＲｕあるいはＲｕを含む合金が用いられる。したがって、本実施形態における電流制御素子の第１電極としてＲｕを含む材料を用いることで、第１電極を抵抗変化素子の上部電極と共通して用いることが可能になる。
【００２７】
また、電流制御層４は、第２電極２を構成する少なくとも1種類の金属元素を含む酸化物とすることで、第２電極２の上面に電流制御層４を形成する際に、第２電極２と電流制御層４との界面を介して構成金属原子および酸素原子の拡散を生じ、電流制御層４の内部に積層方向における酸素組成の勾配を容易に形成することが可能になる。なお、電流制御層４は単一の金属酸化物材料による構成に限定されるものではなく、複数の異なる金属酸化物層からなる積層構造であっても良い。
【００２８】
また、電流制御層４は、内部に積層方向における酸素組成の勾配を有し、第３電極３に近いほど酸素組成が大きいことが好ましい。このように、電流制御層４内に酸素組成分布に伴う欠陥準位の密度勾配を有することで、セット、リセット動作時に必要な高い電流密度が得られる。さらに、電流制御層４の第３電極３に近いほど酸素組成を大きく設定することで、第３電極３の形成時における電流制御層４表面へのダメージを軽減することができる。
【００２９】
また、第２電極２はＴａ、Ｚｒ、Ｎｂ、もしくはＴｉのうち少なくともいずれか１つを含む金属あるいはその窒化物あり、電流制御層４はその金属酸化物（ＭＯｘ、ＭはＴａ、Ｚｒ、Ｎｂ、Ｔｉ、ｘはＯ／Ｍ組成比）であることが好ましい。Ｔａ、Ｚｒ、Ｎｂ、およびＴｉは、異種原子の拡散を抑制するバリアメタルとして機能する。また、一般的なＭＯｘで表される上記の金属酸化物はいずれも酸素欠損型の絶縁性酸化物であり、ＭＯｘの形成条件によって整流特性の起源となる欠陥準位の密度を容易に制御することができる。
【００３０】
さらに、第２電極２はＴａであり、電流制御層４はＴａＯｘであることがより好ましい。特にＴａはＲｕに対するバリア性に優れており、第２電極２をＴａとすることで、下層のＲｕを含む第１電極１からのＲｕが、製造工程中に上層へ拡散するのを防止することができる。
【００３１】
また、第３電極３の材料は、第２電極２との物性の類似性、電流制御素子構造の熱的安定性、プロセス親和性、およびエッチング加工容易性の観点から、Ｔａ、Ｚｒ、Ｎｂ、Ｔｉ、もしくはそれらの窒化物からなることが好ましい。さらに、第２電極がＴａであり、電流制御層４がＴａＯｘである場合、第３電極３はＴａであることが好ましい。このようにＴａ／ＴａＯｘ／Ｔａという対称な積層構造とすることで、双方向の整流特性の対称性を向上することができるためである。
【００３２】
また、第１電極１の材料は、Ｒｕ単体、あるいはＲｕと、Ｔｉ、Ｔａ、Ａｌから少なくとも１つ選ばれる元素を含む材料（Ｒｕ合金）であることが好ましい。これは、電流制御素子の直下に形成される抵抗変化素子の上部電極として使用することができ、そのオン状態の保持特性およびサイクル特性といった抵抗変化特性を向上することができるためである。
【００３３】
また、第２電極２の材料がＴａである場合、電流制御層４は、内部に積層方向における酸素組成の勾配を有し、第３電極３に近いほど酸素組成ｘが大きいＴａＯxであり、かつxの最小値は０．２≦x≦２．２、最大値は２．０≦x≦２．５を満たすことが好ましい。酸素組成ｘを上記の範囲に設定することで、セット、リセット動作時に得られる電流密度を向上できるとともに、およびオフ時のリーク電流を低減し電流選択比についても向上することができる。
【００３４】
また、電流制御層４は、第２電極２を堆積後に表面酸化処理を施すことにより形成することが好ましい。このような電流制御層を形成することにより、低コストで容易に酸素組成の勾配を有するＭ／ＭＯｘ積層構造を形成することができる。さらに、電流制御層４の表面酸化処理としては、Ｏ２あるいはＮ２Ｏガスを含むプラズマ酸化処理を用いることがさらに好ましい。プラズマ酸化処理は電流制御層４内の酸素組成ｘおよびその勾配の制御性に優れており、かつウェハ面内にわたって均一な所望の膜厚ならびに膜質が得られることが特長である。
【００３５】
なお、電流制御層４が酸素組成の勾配を有する金属酸化物からなることは、透過型電子線顕微鏡（ＴＥＭ）観察、及びエネルギー分散型Ｘ線分光法により、その構成元素及び組成プロファイルを確認することができる。
【００３６】
本実施形態の電流制御素子によれば、双方向において優れた電流選択比および高い電流密度が得られる。
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る、２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子、およびその製造方法について説明する。
【００３７】
図２は、本発明の第２の実施の形態に係る、２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子、およびその製造方法を説明するための部分断面図である。
【００３８】
本実施の形態に係る２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子は、半導体基板上に設置され（図示無し）、下層から順に接触した、下部電極５と、抵抗変化層６と、第１電極１と、第２電極２と、電流制御層４と、第３電極３と、からなる。このうち、第１電極１と、第２電極２と、電流制御層４と、第３電極３と、によって、電流制御素子７が構成され、下部電極５と、固体電解質層６と、第１電極１と、によって固体電解質スイッチ素子８が構成される。
【００３９】
下部電極５は、固体電解質スイッチ素子８における化学的に活性な電極であり、例えば、Ｃｕが用いられる。固体電解質層６には、Ｔａ、Ｎｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｉ、Ａｌ、Ｆｅ、Ｖ、Ｍｎ、Ｃｏ、Ｗのうち少なくとも１つを含む金属酸化物膜、ＳｉＯＣＨ膜、カルコゲナイド膜、およびそれらの積層などを用いることができるが、例えば、膜厚６ｎｍのＳｉＯＣＨ膜が用いられる。
【００４０】
電球制御素子７を構成する第１電極１、第２電極２、電流制御層４、および第３電極３については、それぞれ第１の実施の形態において説明した材料を用いることができる。例えば、第１電極１は膜厚１０ｎｍのＲｕ０．５Ｔｉ０．５であり、第２電極２は膜厚５ｎｍのＴａであり、第３電極３は膜厚１５ｎｍのＴａであり、電流制御層４は膜厚５ｎｍの、酸素組成ｘの勾配を有し、ｘは第２電極２との界面から第３電極３との界面に向かって２．０から２．５まで増加する、ＴａＯｘである。
【００４１】
次に、本実施形態に係る、２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の製造方法について説明する。
【００４２】
まず、下部電極５上に、固体電解質層６および第１電極１を堆積することで、固体電解質スイッチ素子８となる積層構造が得られる。ここで第１電極１が膜厚１０ｎｍのＲｕ０．５Ｔｉ０．５である場合、ＲｕおよびＴｉをターゲットとした同時ＤＣスパッタリングにより、Ｒｕのスパッタパワー１２０Ｗ、Ｔｉのスパッタパワー１５０Ｗ、基板温度は室温にて、Ａｒ流量２０ｓｃｃｍ、圧力０．５Ｐａの条件を用いることで、堆積することができる。
【００４３】
続いて、第１電極１上に第２電極２を堆積する。第２電極２が膜厚５ｎｍのＴａである場合、ＤＣスパッタリングにより、Ｔａをターゲットとして、スパッタパワー３００Ｗ、基板温度は室温にて、Ａｒ流量２５ｓｃｃｍ、圧力０．５Ｐａの条件を用いることで堆積することができる。なお、第１電極１がＲｕあるいはＲｕ合金である場合、第１電極１の表面酸化を防止するため、第１電極１の堆積後に大気暴露することなく第２電極２を堆積することが好ましい。
【００４４】
続いて、第２電極２上に電流制御層４を形成する。第２電極２がＴａであり、電流制御層が膜厚５ｎｍのＴａＯｘであり、かつＯ組成勾配を有し、ｘは第２電極２との界面から第３電極３との界面に向かって２．０から２．５まで増加する場合、第２電極２表面に対するＯ２ガスを用いたプラズマ照射にて、プラズマソースパワー４００〜９００Ｗ、基板温度３５０℃、Ｏ２流量５〜２５ｓｃｃｍ、圧力２５０〜４５０Ｐａ、照射時間５〜４０秒の条件で形成することができる。なお、プラズマ照射処理によって、第２電極２の膜厚は５ｎｍから１〜３ｎｍに減少する。
【００４５】
最後に、電流制御層４上に第３電極３を堆積する。第３電極３が膜厚２５ｎｍのＴａである場合、第２電極２と同様のＤＣスパッタリング条件にて堆積することができる。
【００４６】
なお、本実施形態では電流制御素子を固体電解質スイッチ素子上に搭載した例について説明したが、電流制御素子を搭載する対象は固体電解質スイッチ素子に限定されるものではない。用途に応じて、固体電解質スイッチ８をＲｅＲＡＭ素子あるいは相変化メモリ素子に置き換えても良い。ＲｅＲＡＭ素子に対して適用する場合、例えば、下部電極５をＲｕ、固体電解質層６を固体電解質の代わりにＴａＯｘ／ＴｉＯｙ積層、および第１電極１をＲｕとしても良い。
【００４７】
本実施形態を適用することで、ウェハ面内にわたり均一なセットおよびリセット動作に必要な高い電流密度と高い電流選択比を示す電流制御素子、ならびにそれを利用した固体電解質スイッチ素子が得られる。
（第３の実施の形態）
次に、本発明の第３の実施の形態に係る２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の構成およびその製造方法について、図面を参照して説明する。
【００４８】
図３は、本発明の第３の実施の形態に係る半導体基板上の多層配線層内部に形成した２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の構成を説明するための模式的に示した部分断面図である。
【００４９】
本実施形態における固体電解質スイッチ素子１２４は、下部配線１０６と、固体電解質層１２１と、第１電極１２２と、からなる。また、本実施形態における電流制御素子１２７は、第１電極１２２と、第２電極１２３と、電流制御層１２５と、第３電極１２６と、からなる。本実施形態においても第２の実施の形態にて説明した素子構成と同様に、電流制御素子１２５の第１電極１２２は、固体電解質スイッチ素子１２４の上部電極として共通して用いられている。
【００５０】
固体電解質スイッチ素子１２４および電流制御素子１２５を構成する固体電解質層１２１、第１電極１２２、第２電極１２３、電流制御層１２５、第３電極１２６には、一例として、第２の実施の形態にて説明した構造を適用することができる。すなわち、固体電解質１２１は、例えば、膜厚６ｎｍのＳｉＯＣＨ膜であり、第１電極１２２は、例えば、膜厚１０ｎｍのＲｕ０．５Ｔｉ０．５であり、電流制御層１２５は、例えば、膜厚５ｎｍの、Ｏ組成ｘの勾配を有し、ｘは第２電極１２３との界面から第３電極１２４との界面に向かって２．０から２．５まで増加することを特徴とする、ＴａＯｘであり、第３電極１２４は、例えば、膜厚１５ｎｍのＴａである。
【００５１】
また、本実施形態により形成した固体電解質スイッチ素子１２４および直上に形成した電流制御素子において、第１上部電極１２２、第２上部電極１２３の積層体上に第２ハードマスク膜１２８および第３ハードマスク膜１２９が形成されている。固体電解質層１２１、第１電極１２２、第２上部電極１２３、電流制御層１２５、第３電極１２６、第２ハードマスク膜１２８、第３ハードマスク膜１２６、の側面と、第１バリア絶縁膜１０７上は、保護絶縁膜１３０で覆われている。
【００５２】
下部配線１０６は、第２層間絶縁膜１０３および第１キャップ絶縁膜１０４に形成された配線溝に第１バリアメタル１０５を介して埋め込まれた配線である。さらに、下部配線１０６をＣｕを主成分とする金属材料で構成することで、下部配線１０６内のＣｕ原子をイオン化して固体電解質層１２１中へ溶出させる目的で、下部配線１０６自身を固体電解質スイッチ素子１２４の下部電極として用いることができる。例えば、Ｃｕが用いられる。
【００５３】
固体電解質層１２１と下部配線１０６とは第１バリア絶縁膜１０７の開口部にて接続されている。このとき、固体電解質層１２１と接続する下部配線１０６の幅は、バリア絶縁膜１０７の開口部の直径よりも大きいことが好ましい。
【００５４】
第１バリアメタル１０５は、下部配線１０６に含まれる金属が第１層間絶縁膜１０２および第２層間絶縁膜１０３、第１キャップ絶縁膜１０４などへ拡散することを防止するために、配線の側面および底面を被覆する、バリア性を有する導電性膜である。第１バリアメタル１０５には、例えば、下部配線１０６がＣｕを主成分とする金属元素からなる場合には、Ｔａ、ＴａＮ、ＴｉＮ、ＷＣＮのような高融点金属やその窒化物等、またはそれらの積層膜が用いられる。
【００５５】
上部配線１４５は、第２層間絶縁膜１４１および第２キャップ絶縁膜１４２に形成された配線溝に第２バリアメタル１４３を介して埋め込まれた配線である。上部配線１４５は、ビアプラグ１４４と一体になっている。ビアプラグ１４４は、保護絶縁膜１３０、第３ハードマスク膜１２９および第２ハードマスク膜１２８に形成された下穴に第２バリアメタル１４３を介して埋め込まれている。ビアプラグ１４４は、第２バリアメタル１４３を介して、電流制御素子１２７を構成する第３電極１２６と電気的に接続されている。上部配線１４５およびビアプラグ１４４には、例えば、下部配線１０６と同様に、Ｃｕが用いられる。
【００５６】
第２バリアメタル１４３は、上部配線１４５およびビアプラグ１４４に含まれる金属が第１ビア層間絶縁膜１４０、第３層間絶縁膜１４１、第２キャップ絶縁膜１４２へ拡散することを防止する、第１バリアメタル１０５と同様のバリア性を有する導電性膜であり、上部配線１４５およびビアプラグ１４４の側面および底面を被覆している。第２バリアメタル１４３には、例えば、上部配線１４５およびビアプラグ１４４がＣｕを主成分とする金属元素からなる場合には、第１バリアメタルと同様に、Ｔａ、ＴａＮ、ＴｉＮ、ＷＣＮのような高融点金属やその窒化物等、またはそれらの積層膜が用いられる。
【００５７】
第２バリアメタル１４３は、接触抵抗を低減する観点から、電流制御素子１２７を構成する第３電極１２６と同一材料であることが好ましい。例えば、第３電極１２６がＴａである場合には、上部に接触する第２バリアメタル１４３は、Ｔａを用いることが好ましい。
【００５８】
第３ハードマスク膜１２９は、第２ハードマスク膜１２８をエッチングする際のハードマスクとなる膜である。第２ハードマスク膜１２８は、第３ハードマスク膜１２９と異なる種類の膜であることが好ましく、例えば、第２ハードマスク膜１２８がＳｉＣＮ膜であれば、第３ハードマスク膜１２９にＳｉＯ２膜を用いることが可能である。
【００５９】
保護絶縁膜１３０は、側面が露出した固体電解質スイッチ素子１２４および電流制御素子１２７にダメージを与えることなく、さらに固体電解質スイッチ素子１２４および電流制御素子１２７から第１ビア層間絶縁膜１４０への構成原子の拡散を防ぐ機能を有する絶縁膜である。保護絶縁膜１３０には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることが可能である。
【００６０】
以上で説明した、本実施形態に係る半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の製造方法について、以下に、図４〜１１、および前述の図３を用いて説明する。
【００６１】
図４〜１１は、本発明の第３の実施の形態に係る半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子の製造方法を説明するための、工程順に模式的に示した部分断面図である。
【００６２】
まず、半導体基板１０１上に第１層間絶縁膜１０２、第２層間絶縁膜１０３および第１キャップ絶縁膜１０４を順に形成する。ここで言う半導体基板１０１は、半導体基板そのものであってもよく、基板表面に半導体素子（図示せず）が形成されている基板であってもよい。例えば、第１層間絶縁膜１０２は膜厚３００ｎｍのＳｉＯ２膜であり、第２層間絶縁膜１０３は膜厚１５０ｎｍのＳｉＯＣＨ膜であり、第１キャップ絶縁膜１０４は膜厚１００ｎｍのＳｉＯ２膜である。
【００６３】
続いて、リソグラフィ法を用いて、第１キャップ絶縁膜１０４、第２層間絶縁膜１０３、および第１層間絶縁膜１０２に配線溝を形成する。このリソグラフィ法では、第１キャップ絶縁膜１０４の上に所定のパターンのレジストを形成するフォトレジスト形成処理、積層された膜に対してレジストをマスクにして異方性エッチングを行うドライエッチング処理、および、エッチングにより配線溝を形成した後にレジストを除去する処理を含む。
【００６４】
その後、配線溝に第１バリアメタル１０５を介して金属を埋め込んで下部配線１０６を形成する。第１バリアメタル１０５の積層構造は、例えば、ＴａＮ（５ｎｍ）／Ｔａ（５ｎｍ）である。下部配線１０６の材料は、例えば、Ｃｕである。
【００６５】
続いて、下部配線１０６を含む第１キャップ絶縁膜１０４上に第１バリア絶縁膜１０７を形成する。第１バリア絶縁膜１０７は、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。次に、第１バリア絶縁膜１０７上に第１ハードマスク膜１０８を形成する（図４）。第１ハードマスク膜１０８は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、第１バリア絶縁膜１０７とは異なる材料であることが好ましい。ここでは、第１ハードマスク膜１０８として、例えば、ＳｉＯ２膜を用いる。第１ハードマスク膜１０８の堆積膜厚は、例えば、膜厚４０ｎｍのＳｉＯ２膜である。
【００６６】
続いて、第１ハードマスク膜１０８上に、所定の開口部パターンを有するフォトレジストを形成し、ドライエッチングを行って第１ハードマスク膜１０８に開口部を形成する。Ｏ２プラズマアッシング等によってフォトレジストを剥離後、第１ハードマスク膜１０８の開口部底部に露出している第１バリア絶縁膜１０７をエッチバックすることにより、下部配線１０６上面を露出させる開口部を第１バリア絶縁膜１０７に形成する。第１ハードマスク膜１０８は、膜厚４０ｎｍに設定することで、このエッチバック中にエッチング除去される。このエッチバック後、開口部底部に露出した下部配線１０６表面を、有機溶剤、あるいは、Ｈ２または不活性ガスを含むガスを用いたプラズマ照射によって清浄化する（図５）。
【００６７】
図４から図５の順に示した構造を形成するまでをステップＡ１とする。
【００６８】
ステップＡ１において、第１バリア絶縁膜１０７の開口部を形成する際のエッチバックは、第１バリア絶縁膜１０７がＳｉＮ膜あるいはＳＩＣＮ膜である場合、ＣＦ４を含むプラズマを用いることで行うことができ、その条件は、例えば、ＣＦ４／Ａｒのガス流量＝２５／５０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件である。ソースパワーを低下、または基板バイアスを大きくすることで、エッチング時のイオン性を向上させ、第１バリア絶縁膜１０７側壁を傾斜したテーパー形状にすることができる。また、このエッチバックによって、第１ハードマスク膜１０８をエッチング除去することができる。
【００６９】
次に、下部配線１０６が露出した開口部を含む第１バリア絶縁膜１０７上に固体電解質層１２１を堆積する。固体電解質層１２１には、例えば、膜厚６ｎｍのＳｉＯＣＨ膜が用いられる。この場合、プラズマＣＶＤ法によって堆積し、続いて不活性ガスプラズマ処理を行う。
【００７０】
続いて、固体電解質層１２１上にＤＣスパッタリング法により第１電極１２２をこの順に形成する。下部配線１０６、固体電解質層１２１、第１電極１２２は、固体電解質スイッチ素子１２４の積層を構成する。第１電極１２２は、例えば、膜厚１０ｎｍのＲｕ０．５Ｔｉ０．５であり、ＤＣスパッタリングにより堆積する。
【００７１】
続いて、第１電極１２２上に第２電極１２３、電流制御層１２５、第３電極１２６をこの順に形成する。第１電極１２２、第２電極１２３、電流制御層１２５、および第３電極１２６は電流制御素子１２７の積層を構成する。第２電極１２３は、例えば、膜厚１０ｎｍのＴａである。なお、第１電極１がＲｕあるいはＲｕ合金である場合、第１電極１２２の表面酸化を防止するため、第１電極１２２の堆積後に大気暴露することなく連続して第２電極１２３を堆積することが好ましい。また、電流制御層１２５は、例えば、膜厚５ｎｍの、第２電極１２３との界面から第３電極１２４との界面に向かって酸素組成が２．０から２．５まで変化するＴａＯｘである場合、下層の第２電極１２３表面に対するＯ２ガスあるいはＮ２Ｏガスを含むプラズマ照射処理にて形成することができる。また、第３電極１２６は、例えば、膜厚１５ｎｍのＴａである場合、第２電極１２３と同様のＤＣスパッタリング条件にて、電流制御層１２５表面へのダメージを軽減しながら堆積することができる。
【００７２】
続いて、第３電極１２６上に、第２ハードマスク膜１２８、および第３ハードマスク膜１２９をこの順に積層する（図６）。第２ハードマスク膜１２８は、密着性の観点から第１バリア絶縁膜１０７と同一材料を用いることが好ましく、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。第３のハードマスク膜１２９は、例えば、膜厚１００ｎｍのＳｉＯ２膜である。
【００７３】
図５から図６に示した構造を形成するまでの工程をステップＡ２とする。
【００７４】
ステップＡ４において、固体電解質層１２１にＳｉＯＣＨ膜を用いた場合、プラズマＣＶＤ法では、原料には液体ＳｉＯＣＨモノマー分子を用い、基板温度は４００℃以下とし、Ｈｅ流量５００〜２０００ｓｃｃｍ、原料流量０．１〜０．８ｇ／ｍｉｎ、プラズマＣＶＤチャンバー圧力３６０〜７００Ｐａ、ＲＦパワー２０〜１００Ｗにそれぞれ設定することで固体電解質層１１１を堆積することができる。具体的には、基板温度３５０℃、Ｈｅ流量１５００ｓｃｃｍ、原料流量０．７５ｇ／ｍｉｎ、プラズマＣＶＤチャンバー圧力４７０Ｐａ、ＲＦパワー５０Ｗの条件で堆積することができる。
【００７５】
また、固体電解質層１２１堆積後の不活性プラズマ処理は、不活性ガスとしてＨｅを用い、基板温度は４００℃以下とし、Ｈｅ流量５００〜１５００ｓｃｃｍ、プラズマチャンバー圧力２．７〜３．５Ｔｏｒｒ、ＲＦパワー２０〜２００Ｗにそれぞれ設定することで行うことができる。
【００７６】
具体的には、基板温度３５０℃、Ｈｅ流量１０００ｓｃｃｍ、プラズマチャンバー圧力３６０Ｐａ、ＲＦパワー５０Ｗ、処理時間３０秒の条件で行うことができる。この不活性プラズマ処理によって、次に堆積する第１電極１２２との密着性を改善することができる。
【００７７】
また、ステップＡ２において、第１電極１２２は、例えば、Ｒｕ０．５Ｔｉ０．５を用いる場合、ＲｕおよびＴｉをターゲットとした同時ＤＣスパッタリングにより、Ｒｕのスパッタパワー１２０Ｗ、Ｔｉのスパッタパワー１５０Ｗ、基板温度は室温にて、Ａｒ流量２０ｓｃｃｍ、圧力０．５Ｐａの条件を用いることで、堆積することができる。また、第２電極１２３が膜厚１０ｎｍのＴａである場合、および第３電極１２６が膜厚１５ｎｍのＴａである場合、ＤＣスパッタリングにより、Ｔａをターゲットとして、スパッタパワー３００Ｗ、基板温度は室温にて、Ａｒ流量２５ｓｃｃｍ、圧力０．５Ｐａの条件を用いることでそれぞれ堆積することができる。
【００７８】
また、ステップＡ２において、電流制御層１２５が、膜厚５ｎｍの、第２電極１２３との界面から第３電極１２６との界面に向かってＯ組成が２．０から２．５まで変化するＴａＯｘである場合、下層の第２電極１２３表面に対するＯ２ガスを用いたプラズマ照射処理にて、プラズマソースパワー４００〜９００Ｗ、基板温度３５０℃、Ｏ２流量５〜２５ｓｃｃｍ、圧力２５０〜４５０Ｐａ、照射時間５〜４０秒の条件で形成することができる。このプラズマ照射処理によって、第２電極１２３の膜厚は５ｎｍから１〜３ｎｍに減少する。
【００７９】
また、ステップＡ２において、第２ハードマスク膜１２８および第３ハードマスク膜１２９は、いずれも当該技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。成膜温度は２００℃〜４００℃の範囲を選択することが可能である。ここでは、成膜温度を３５０℃とした。
【００８０】
次に、第３ハードマスク膜１２９上に、電流制御素子１２７および固体電解質スイッチ素子１２４の加工パターンを有するフォトレジストを形成後、第２ハードマスク膜１２８が表れるまで第３ハードマスク膜１２９をドライエッチングする。続いて。Ｏ２プラズマアッシング処理によりフォトレジストを除去した後、第３ハードマスク膜１２９をマスクとして、第２ハードマスク膜１２８、第３電極１２６、電流制御層１２５、第２電極１２３、第１電極１２２、および固体電解質層１２１を連続的にドライエッチングする（図７）。
【００８１】
図６に示した構造から図７に示した構造を形成するまでの工程をステップＡ３とする。
【００８２】
ステップＡ３において、第３ハードマスク膜１２９のドライエッチングは、第２ハードマスク膜１２８の上面または内部で停止していることが好ましい。この場合、固体電解質スイッチ素子１２４、および電流制御素子１２７は第２ハードマスク膜１２８よって被覆されているため、Ｏ２プラズマ中に暴露されることはない。また、Ｒｕを含む第１電極１２２についてもＯ２プラズマに暴露されることがないため、第１電極１２２に対するサイドエッチの発生を抑制することができる。なお、第３ハードマスク膜１２９のドライエッチングは、一般的な平行平板型のドライエッチング装置を用いることができる。
【００８３】
また、ステップＡ３において、第２ハードマスク膜１２８、第３電極１２６、電流制御層１２５、第２電極１２３、第１電極１２２、および固体電解質層１２１の各エッチングについても、平行平板型のドライエッチャーを用いて一括して行うことができる。
【００８４】
第２ハードマスク膜１２８（例えば、ＳｉＣＮ）のエッチングは、ＣＦ４／Ａｒのガス流量＝２５／５０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件で行うことができる。
【００８５】
また、第３電極１２６（例えば、Ｔａ）、電流制御層１２５（例えば、酸素組成勾配を有するＴａＯx）、および第２電極１２３（例えば、Ｔａ）のエッチングは、いずれも、基板温度９０℃、Ｃｌ２ガス流量＝５０ｓｃｃｍにて圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー６０Ｗの同一条件で行うことができる。
【００８６】
また、第１電極１２２（例えば、Ｒｕ０．５Ｔｉ０．５）のエッチングは、基板温度は室温、Ｏ２／Ｃｌ２ガス流量＝１６０／３０ｓｃｃｍにて圧力０．５３Ｐａ、ソースパワー３００〜６００Ｗ、基板バイアスパワー１００〜３００Ｗの条件で行うことができる。
【００８７】
また、固体電解質層１２１（例えば、ＳｉＯＣＨ）のエッチングは、第１電極１２２にＲｕ０．５Ｔｉ０．５を用いた場合、第１電極１２２のエッチングと同条件で行うことができる。したがって、第１電極１２２と一括してエッチングを行うこともできる。
【００８８】
また、ステップＡ３において、上述の条件にて、第２ハードマスク膜１２８、第３電極１２６、電流制御層１２５、第２電極１２３、第１電極１２２、および固体電解質層１２１の各エッチングを行った後、第３ハードマスク膜１２９の残り膜厚は５０ｎｍとすることができる。
【００８９】
次に、第３ハードマスク膜１２９、第２ハードマスク膜１２８、第３電極１２６、電流制御層１２５、第２電極１２３、第１電極１２２、固体電解質層１２１、および第１バリア絶縁膜１０７からなる、積層構造の上部および側壁部に。保護絶縁膜１３０を堆積する。保護絶縁膜１３０は、第１バリア絶縁膜１０７および第２ハードマスク膜１２８と同一材料を用いることが好ましく、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。
【００９０】
続いて、保護絶縁膜１３０上に、プラズマＣＶＤ法を用いて第１ビア層間絶縁膜１４０を堆積する（図８）。第１ビア層間絶縁膜１４０は、例えば、膜厚２１０ｎｍのＳｉＯ２膜である。次に、ＣＭＰを用いて、第１ビア層間絶縁膜１４０を平坦化する。平坦化後、第１ビア層間絶縁膜１４０上に、第３層間絶縁膜１４１、および第２キャップ絶縁膜１４２をこの順に堆積する（図９）。第３層間絶縁膜１４１は、エッチング加工時に下部で接する第１ビア層間絶縁膜１４０をエッチングストッパ層とするために、第１ビア層間絶縁膜１４０とは異なる材料が用いられ、例えば、膜厚１５０ｎｍのＳｉＯＣＨ膜である。
【００９１】
図７に示した構造から図９に示した構造を形成するまでの工程をステップＡ４とする。
【００９２】
ステップＡ４において、保護絶縁膜１３０は、例えばＳｉＣＮ膜を用いる場合、テトラメチルシランとアンモニアを原料ガスとし、基板温度２００℃にて、プラズマＣＶＤ法を用いて形成することができる。この保護絶縁膜１３０の形成により、第１バリア絶縁膜１０７、保護絶縁膜１３０、および第２ハードマスク膜１２８はＳｉＣＮ膜で同一材料として抵抗変化素子の周囲を一体化し保護することで、界面の密着性が向上し、吸湿性や耐水性、酸素脱離耐性を向上でき、素子の歩留まりと信頼性を向上することができる。
【００９３】
また、ステップＡ４において、第１ビア層間絶縁膜１４０の平坦化では、第１ビア層間絶縁膜１４０の頂面から約１００ｎｍを削り取り、残膜を約１１０ｎｍとすることができる。このとき、第１ビア層間絶縁膜１４０のＣＭＰでは、一般的な、コロイダルシリカ、あるいはセリア系のスラリーを用いて研磨することができる。
【００９４】
また、ステップＡ４において、第３層間絶縁膜１４１および第２キャップ絶縁膜１４２は、一般的なプラズマＣＶＤ法を用いて堆積することができる。
【００９５】
次に、デュアルダマシン法のビアファースト法を用いて、図３に示した上部配線１４５、およびビアプラグ１４４を形成する。
【００９６】
ビアファースト法においては、まず、第２キャップ絶縁膜１４２上に、図３に示したビアプラグ１４４用のビアホール１４７のパターンを有するフォトレジストを形成後、ドライエッチングにより、第２キャップ絶縁膜１４２、第３層間絶縁膜１４１、第１ビア層間膜１４０、保護絶縁膜１３０、および第３ハードマスク膜１２９を貫通した、図３に示したビアプラグ１４４用のビアホール１４７を形成する。その後、Ｈ２ガスを含むプラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（図１０）。
【００９７】
続いて、第２キャップ絶縁膜１４２上に、図３に示した上部配線１４５用の配線溝１４８のパターンを有するフォトレジストを形成後、ドライエッチングにより、第２キャップ絶縁膜１４２および第３層間絶縁膜１４１に図３に示した上部配線１４５用の配線溝１４８を形成する。その後、Ｈ２ガスを含むプラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（図１１）。
【００９８】
図９に示した構造から図１１に示した構造を形成するまでの工程をステップＡ５とする。
【００９９】
ステップＡ５において、ビアホール１４７を形成後、ビアホール上にＡＲＣ（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｃｏａｔｉｎｇ；反射防止膜）などを埋め込んでおくことで、ドライエッチングによる配線溝１４８の形成時に、上部ビアホール１４７底部の突き抜けを防止することができる。
【０１００】
次に、ビアホール１４７底部の第２ハードマスク膜１２８をエッチングすることで、ビアホール１４７から第３電極１２６を露出させる。その後、配線溝１４８およびビアホール１４７内に第２バリアメタル１４３（例えば、膜厚１０ｎｍのＴａ）を介して上部配線１４５（例えば、Ｃｕ）およびビアプラグ１４４（例えば、Ｃｕ）を同時に形成する。その後、上部配線１４５を含む第２キャップ絶縁膜１４２上に第３バリア絶縁膜１４６（例えば、５０ｎｍのＳｉＣＮ膜）を堆積することで、図３に示した構造が形成される。
【０１０１】
図１１に示した構造から図３に示した構造を形成するまでの工程をステップＡ６とする。
【０１０２】
ステップＡ６において、上部配線１４５の形成は、下層の下部配線１０６形成と同様のプロセスを用いることができる。このとき、ビアプラグ１４４の底径は、第１バリア絶縁膜１０７の開口部径よりも小さくしておくことが好ましい。本実施形態では、例えば、ビアプラグ１４４の底部の直径は６０ｎｍ、第１バリア絶縁膜１０７の開口部の直径は１００ｎｍとする。
【０１０３】
また、ステップＡ６において、第２バリアメタル１４３と第３電極１２６を同一材料とすることで、ビアプラグ１４４と第３電極１２６の間の接触抵抗を低減し、素子性能を向上（オン状態にある固体電解質スイッチ素子１２４の抵抗を低減）させることができるようになる。
【実施例】
【０１０４】
次に、本発明の電流制御素子の実施例について説明する。
（実施例１）
実施例１として、本発明の電流制御素子およびその製造方法を用いて、図１２に示すような、半導体基板１０１上の多層配線層内部に、本発明である電流制御素子１２７を形成した。本実施例では、固体電解質スイッチ素子などの抵抗変化素子は搭載されておらず、固体電解質層の形成工程とエッチング加工工程が省略されている点以外は、上記の第３の実施の形態（図３）による製造工程と同一である。
【０１０５】
本発明の実施形態による電流制御素子１２７を用いることで、図１３に示すような、大きな非線形性の電流電圧特性が得られた。オフ時（＋１Ｖ）においてオフリーク電流は〜０．７μＡに抑制されている一方、オン時（＋２Ｖ）におけるオン電流は１００μＡであり、抵抗変化素子のセット、リセット動作に十分な高いオン電流密度（０．６ＭＡ／ｃｍ２）、および高い電流選択比（〜１７０）を得た。また、図１３に示すように、本実施例による電流制御素子１２７の電流電圧特性は、双方向の印加電圧において良好な対称性を示しており、かつウェハ面内において小さい素子間ばらつきが抑制されていることが確認された。この小さなオフリーク電流および十分大きなオン電流が高い対称性にて得られたのは、電流制御層１２５構成する内に酸素組成勾配を設けることにより、電子伝導に寄与する欠陥密度が適切に分布しているためだと考えられる。
【０１０６】
また、整流特性のウェハ面内素子間ばらつきを小さく抑えられたのは、Ｏ２ガスを含むプラズマ照射処理の際に、第２電極１２２によりＲｕを含む第１電極１２２の酸化およびＲｕ原子の拡散を防止し、電流制御素子１２７の不均一な特性劣化を抑制したためだと考えられる。さらに、整流特性の高い対称性は、本発明の一例として、例えばＴａ／ＴａＯｘ／Ｔａという対称積層構造を用いたためである。
（実施例２）
実施例２として、図３に示すような、半導体基板１０１上の多半導体基板上の多層配線層内部の固体電解質スイッチ素子１２４とその直上に搭載した、本発明による電流制御素子１２７を形成した。
【０１０７】
比較のため、本発明による電流制御素子を用いず、背景技術のみで、図３における電流制御層１２５および第３電極１２４を省略し、第２電極１２３の膜厚を２５ｎｍとし、かつ第２電極１２４を上部の第２バリアメタル１４３を介してビアプラグ１４４と接続した、固体電解質スイッチ素子１２４についても作製した。第２電極１２３、電流制御層１２５、および第３電極１２４の製造工程以外は、本発明（図３）による製造工程と同一である。
【０１０８】
その結果、本発明による電球制御素子１２７を用いなかった場合、ウェハ面内において、非選択時に対応する印加電圧（＋１Ｖ）において、オフ状態の固体電解質スイッチ素子１２４にて、オフリーク電流は５００〜８００ｎＡであり、セット電圧は２．３±０．５Ｖ、リセット電圧は２．２±０．４Ｖであった。
【０１０９】
一方、固体電解質スイッチ素子１２４の直上に本発明による電流制御素子１２７を搭載した場合においても、セット電圧は２．６±０．５Ｖ、リセット電圧は２．４±０．３Ｖと固体電解質スイッチ素子１２４の動作電圧ばらつきから増大させず、電流制御素子１２７を介してセットおよびリセット動作に必要なオン電流(〜２００μＡ)を得られ、これにより固体電解質スイッチ素子１２４のセットおよびリセット動作をそれぞれ実現した。また、電流制御素子１２７の整流特性により、非選択時に対応する印加電圧（＋１Ｖ）において、オフ状態の固体電解質スイッチ素子１２４にてオフリーク電流が５０〜１００ｎＡと十分に抑制されていることを確認した。
【０１１０】
上記の結果から、本発明による電流制御素子１２７およびその製造方法により、Ｒｕを含む第１電極１２２の酸化を抑制することで、高い対称性を有し、かつウェハ面内にわたり素子間での特性ばらつきが抑制された良好な整流特性を示し、これによって固体電解質スイッチ素子のオフ状態における信頼性を高められることが示された。
（実施例３)
実施例３として、本発明の電流制御素子およびその製造方法を用いて、図１、半導体基板１０１上の多層配線層内部に、それぞれ、第２電極１２３として膜厚１０ｎｍのＴｉＮ、電流制御層１２５として膜厚９ｎｍのＴｉＯｘ、および第３電極１２４として膜厚１５ｎｍを用いた構成である。電流制御素子１２７を形成した。本実施例における電流制御素子１２７の構成は、図１２に示した構造と同様である、また、第２電極１２３および第３電極１２４についても、ＤＣスパッタリングにて、Ｔｉターゲットを用い、スパッタパワー１５０〜２２０Ｗ、基板温度は室温にて、Ａｒ／Ｎ２流量５０／５ｓｃｃｍ、圧力０．５Ｐａの条件を用いることで、堆積することができる。
【０１１１】
また、電流制御層１２５は、下層の第２電極１２３であるＴｉＮ表面に対するＯ２ガスを用いたプラズマ照射処理にて、プラズマソースパワー４００〜９００Ｗ、基板温度３５０℃、Ｏ２流量５〜２５ｓｃｃｍ、圧力２５０〜４５０Ｐａ、照射時間１５〜８０秒の条件で形成することができる。これにより、膜厚８ｎｍの、第２電極１２３との界面から第３電極１２４との界面に向かってＯ組成が〜０．７から２．０まで変化するＴｉＯｘが得られる。また、第２電極１２３の堆積時の膜厚を１６ｎｍとすることで、プラズマ照射処理後の第２電極１２３の膜厚を１０ｎｍとすることができる。上記の電流制御素子１２７を構成する第２電極１２３、電流制御層１２５、および第３電極１２４の形成工程以外は、実施例１の製造方法と同一である。
【０１１２】
本実施例の電流制御素子１２７は、オフ時（＋１Ｖ）における低いオフリーク電流０．２μＡ、オン時（＋２Ｖ）におけるオン電流７０μＡを示し、高いオン電流密度（０．４ＭＡ／ｃｍ２）、および高い電流選択比（〜３５０）を得た。実施例１で得られた整流特性と同様に良好な双方向の対称性が示された。
(実施例４)
実施例４として、本発明の電流制御素子およびその製造方法を用いて、半導体基板上の多層配線層内部に形成した３端子型固体電解質スイッチ素子とその直上に搭載した電流制御素子を形成した。
【０１１３】
図１４に示すように、３端子型固体電解質スイッチ素子２２４においては、第１バリア絶縁膜１０７に形成した１つの開口部から、第１ギャップ絶縁膜１０４を挟んで互いに離間した第１下部配線２０６ａおよび第２下部配線２０６ｂの各上面が部分的に露出し、第１ギャップ絶縁膜とともに上記開口部を介して上層の固体電解質層１２１に接触した構造を有している。
【０１１４】
また、第１下部配線２０６ａおよび第２下部配線２０６ｂはいずれも、例えば、Ｃｕからなる場合、第３の実施の形態（図３）における下部配線１０６と同様の構成とすることができ、および第３の実施の形態にて説明した方法で形成することができる。
【０１１５】
ドライエッチングによる第１ハードマスク膜１０７への開口部の形成において、第１下部配線２０６ａおよび第２下部配線２０６ｂに挟まれた第１キャップ絶縁膜１０４は、表面がドライエッチングされることにより膜減りが生じている。開口部を形成後、第１下部配線２０６ａおよび第２下部配線２０６ｂの表面を含む開口部上に固体電解質層１２１を堆積する。固体電解質層１２１堆積以降のステップは第３の実施の形態と同様の固体電解質スイッチ素子の形成方法を用いることで、多層配線層内部に３端子型固体電解質スイッチ素子２２４を形成することができる。
【０１１６】
上記の３端子型固体電解質スイッチ素子２２４の形成においても、３端子型固体電解質スイッチ素子２２４の直上に本発明による電流制御素子１２７を搭載することで、実施例２と同様のセットおよびリセット動作に必要な高いオン電流（〜１００μＡ）を得た。また、ウェハ面内において動作電圧ばらつき増大が抑制されたほか（セット電圧：２．７±０．４Ｖ、リセット電圧：２．８±０．３Ｖ）、電流制御素子１２７の高い整流特性により、非選択時に対応する印加電圧（＋１Ｖ）において、オフ状態の固体電解質スイッチ素子１２４にてオフリーク電流が１０〜４０ｎＡと十分に抑制されていることを確認した。
【０１１７】
上記の結果から、本発明による、高い対称性を有し、かつウェハ面内にわたりばらつきが抑制された良好な整流特性を示す、電流制御素子１２７およびその製造方法により、３端子型固体電解質スイッチ素子においてもそのオフ状態における信頼性を高められることが示された。
【０１１８】
以上、実施形態および実施例に基づき本発明を説明したが、これら実施形態および実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではない。当業者であれば、上記記載に基づき各種変形例および改良例に想等するのは当然であり、これらも本発明の範囲に含まれる。
【０１１９】
例えば上記した実施形態および実施例では、発明の背景となった利用分野であるＣＭＯＳ回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の多層銅配線層内に電流制御素子、および固体電解質スイッチ素子に搭載した電流制御素子を形成する例について説明したが、本発明はそれに限定されるものではない。
【０１２０】
例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリ、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏ−Ｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、キャパシタ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に搭載したボードやパッケージの金属配線形成工程にも適用することができる。また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳなどに接続する配線形成工程にも適用することができる。
【符号の説明】
【０１２１】
１    第１電極
２    第２電極
３    第３電極
４    電流制御層
５    下部電極
６    固体電解質層
７    電流制御素子
８    固体電解質スイッチ素子
１０１    半導体基板
１０２    第1層間絶縁膜
１０３    第２層間絶縁膜
１０４    第１キャップ絶縁膜
１０５    第１バリアメタル
１０６    下部配線
１０７    第1バリア絶縁膜
１０８    第１ハードマスク膜
１２１    固体電解質層
１２２    第１電極
１２３    第２電極
１２４    固体電解質スイッチ素子
１２５    電流制御層
１２６    第３電極
１２７    電流制御素子
１２８    第２ハードマスク膜
１２９    第３ハードマスク膜
１３０    保護絶縁膜
１４０    第１ビア層間絶縁膜
１４１    第３層間絶縁膜
１４２    第２キャップ絶縁膜
１４３    第２バリアメタル
１４４    ビアプラグ
１４５    上部配線
１４６    第２バリア絶縁膜
１４７    ビアホール
１４８    配線溝
２０６ａ    第１下部配線
２０６ｂ    第２下部配線
２２４      ３端子型固体電解質スイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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