(57)【要約】【課題】  並列使用するFETの特性にばらつきがあっても、突入電流と定常時の大電流に対応する。【解決手段】  突入電流抑制回路は、装置に電源を供給する直流電源の出力電圧としての入力電圧を監視し、監視した入力電圧に応じて駆動信号を制御する突入電流抑制制御部、直流電源の出力電流を分流して各ドレイン電流となるように、並列に接続する複数のFET、複数のFETの各々のドレイン電流を検出する電流検出回路、及び、電流検出回路により検出された、複数のFETの中の第１のFETのドレイン電流が予め設定された第１の閾値を超えたとき、複数のFETの中の第２のFETを駆動するように、駆動信号に応じて複数のFETの各々のゲート電圧を個別に制御し、複数のFETの各々を段階的に駆動するFET制御部を有する。【選択図】図１
2015033224.tif 000002
【特許請求の範囲】
【請求項１】
装置に電源を供給する直流電源の出力電圧としての入力電圧を監視し、監視した前記入力電圧に応じて駆動信号を制御する突入電流抑制制御部、
前記直流電源の出力電流を分流して各ドレイン電流となるように、並列に接続する複数のFET、
前記複数のFETの各々のドレイン電流を検出する電流検出回路、及び、
前記電流検出回路により検出された、前記複数のFETの中の第１のFETのドレイン電流が予め設定された第１の閾値を超えたとき、前記複数のFETの中の第２のFETを駆動するように、前記駆動信号に応じて前記複数のFETの各々のゲート電圧を個別に制御し、前記複数のFETの各々を段階的に駆動するFET制御部を有することを特徴とする突入電流抑制回路。
【請求項２】
前記FET制御部は、前記入力電圧の立ち上がり時に、前記第１のFETに予め設定された、前記第１の閾値より小の第２の閾値を、前記電流検出回路により検出された、前記第１のFETのドレイン電流が超えたとき、前記第１のFETのドレイン・ソース間のオン抵抗を高く保持するように、前記第１のFETのゲート電圧を制御することを特徴とする請求項１記載の突入電流抑制回路。
【請求項３】
前記FET制御部は、前記入力電圧の立ち上がり時に、該突入電流抑制回路の出力電圧が前記入力電圧にほぼ達すると、前記第１のFETがオンするように、前記第１のFETのゲート電圧を制御することを特徴とする請求項２記載の突入電流抑制回路。
【請求項４】
前記FET制御部は、前記第１のFETのドレイン電流が前記第１の閾値を超えたとき、前記第１のFETのゲート電圧を低下させ、前記第２のFETのゲート電圧を上昇させることを特徴とする請求項１記載の突入電流抑制回路。
【請求項５】
前記第１のFETのドレイン電流が前記第２のFETのドレイン電流にほぼ等しいとき、前記第１のFETのゲート電圧の低下を停止させ、前記第２のFETのゲート電圧の上昇を停止させることを特徴とする請求項４記載の突入電流抑制回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電流対応の突入電流抑制回路に関する。
【背景技術】
【０００２】
稼働中の電源系に活線状態で新たな装置を接続する場合、新規に接続する装置に搭載されている電源の入力インピーダンスの影響により、接続時に過大な電流が流れる場合がある。通常電源部の入力ラインには平滑用の大容量コンデンサが搭載されているため、入力ラインのインピーダンスZが低い場合、平滑用大容量コンデンサに流れ込む電流の初期値は、入力電圧をVinとするとVin/Zとなり、Zが低い程大きな電流となる。これを一般的に突入電流と呼ぶ。
【０００３】
この突入電流が発生することで、入力電源ラインにオーバーシュートやアンダーシュートが発生し、同一電源に接続されている稼働中の他装置へ悪影響を及ぼすことがある。この突入電流を抑制する為、図２に示す様に、入力ラインに抵抗を挿入しインピーダンスを高くすることで、突入電流のピーク値を抑制する方法がある。しかし、抵抗を挿入する事は定常状態においても常に電力が消費されることになるため、入力電流が増加すると抵抗部の損失も比例的に増加する。このため、大容量の電源の場合、抵抗での対応は難しくなる。その対処として、特許文献１のように、図３に示す抵抗をFETに置き換える事で、初期値のインピーダンスを高くして突入電流を抑制し、定常時はFETのドレイン・ソース間のインピーダンスを低くして損失を減らすようにゲート電圧を制御する方法が提案されている。入力電圧が印加されると、FETのゲート・ソース間の電圧は、FETのゲート部に接続されている抵抗とコンデンサの時定数に従いゲート電圧を上昇させ、徐々にFETをオンさせることで、ドレイン・ソースのインピーダンスを高い方から低い方へと変化させる。その変化を利用して突入電流を抑制するというものである。FETが完全にオンすると、FETのオン抵抗は抵抗の場合と比較して十分に低く抑えられるので、損失を低減することが出来る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−４５９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、突入電流抑制回路は、その制御として専用部品が使用され始めており、図４に示す様なブロック図で表される。また、図５に、図４のブロック図の突入電流発生時の波形を示す。突入電流抑制制御部101は、入力電圧を監視し、入力電圧が設定する電圧値を超えると、FETを駆動するVgを出力し、FET403のゲート・ソース電圧Vgsを設定された時定数を持って上昇させる。FET403は、ゲート・ソース電圧Vgsが閾値Vthを超え、オン状態になると、Vgsは上昇を停止し、ドレイン・ソース間のオン抵抗を高く保持することで突入電流を抑制させる。この時、Voutは設定された時定数を持って上昇する。VoutがVinのレベルまで達し、突入電流が収束すると、VgsはFETが完全にオンするところまで上昇する。また、電流監視402により、FET403に流れるドレイン電流Idを監視し、過電流発生時にはFET403をオフさせる機能を持たせている場合がある。
【０００６】
しかしながら、昨今の装置における消費電力の増加は顕著であるため、定常状態における消費電流の大電流化に対応するためには突入電流抑制回路のFETに大電流品を採用することが求められている。一方、使用可能な大電流対応のFETの種類が限られることもあり、多様な仕様に合わせた回路設計が困難な為、種類が比較的豊富で汎用的なFETを使用して、図６に示すようにFETを並列使用して負荷分散することが求められてきている。しかし、このような回路の場合、突入電流及び定常時の大電流が片方のFETに偏って流れる可能性がある。これは、FETの特性のばらつきによるもので、各FETに印加されるゲート電圧に対し、それぞれのFETのオン抵抗に差があるからである。FETの特性にばらつきが大きい場合、突入電流や定常時の電流が片方のFETのみに流れる場合があるため、FETを並列に使用する場合においても大電流対応品を選択せざるを得ない。
【０００７】
よって、FETを並列使用し負荷電流を均等にするようにFETを制御し全体回路を安定動作させる事が課題である。
【課題を解決するための手段】
【０００８】
開示する突入電流抑制回路は、装置に電源を供給する直流電源の出力電圧としての入力電圧を監視し、監視した入力電圧に応じて駆動信号を制御する突入電流抑制制御部、前記直流電源の出力電流を分流して各ドレイン電流となるように、並列に接続する複数のFET、複数のFETの各々のドレイン電流を検出する電流検出回路、及び、電流検出回路により検出された、複数のFETの中の第１のFETのドレイン電流が予め設定された第１の閾値を超えたとき、複数のFETの中の第２のFETを駆動するように、駆動信号に応じて複数のFETの各々のゲート電圧を個別に制御し、複数のFETの各々を段階的に駆動するFET制御部を有する。
【発明の効果】
【０００９】
本発明の突入電流抑制回路によれば、並列使用するFETの特性にばらつきがあっても、突入電流と定常時の大電流に対応することができる。
【図面の簡単な説明】
【００１０】
【図１】実施例１の、FET2個並列使用した場合の突入電流抑制回路ブロック図例である。
【図２】抵抗を挿入した突入電流抑制回路例である。
【図３】FETを使用した突入電流抑制回路である。
【図４】従来の突入電流抑制回路のブロック図例である。
【図５】従来の突入電流抑制回路での突入電流発生時の波形例である。
【図６】FET2個並列使用した場合の課題となる突入電流抑制回路ブロック図例である。
【図７】実施例１のFET制御部のブロック図である。
【図８】実施例１の突入電流抑制回路の波形例である。
【図９】実施例１〜３による突入電流抑制回路の動作を示す状態遷移図である。
【図１０】実施例１において、停止状態、初期状態でのFET制御の動作を示すフロー図である。
【図１１】この発明の実施例１において、突入電流抑制制御状態でのFET105制御の動作を示すフロー図である。
【図１２】実施例１において、突入電流抑制制御状態でのFET106制御の動作を示すフロー図である。
【図１３】実施例１において、定常動作状態でのFET105制御の動作を示すフロー図である。
【図１４】実施例１において、定常動作状態でのFET106制御の動作を示すフロー図である。
【図１５】実施例１において、定常動作状態でのFET106制御の動作を示すフロー図つづきである。
【図１６】実施例１において、異常停止状態でのFET制御の動作を示すフロー図である。
【図１７】実施例２において、FET3個並列使用した場合の突入電流抑制回路ブロック図例である。
【図１８】実施例２において、突入電流抑制制御状態でのFET1706制御の動作を示すフロー図である。
【図１９】実施例２において、突入電流抑制制御状態でのFET1707制御の動作を示すフロー図である。
【図２０】実施例２において、突入電流抑制制御状態でのFET1708制御の動作を示すフロー図である。
【図２１】実施例２において、定常動作状態でのFET1706制御の動作を示すフロー図である。
【図２２】実施例２において、定常動作状態でのFET1707制御の動作を示すフロー図である。
【図２３】実施例２において、定常動作状態でのFET1707制御の動作を示すフロー図つづきである。
【図２４】実施例２において、定常動作状態でのFET1708制御の動作を示すフロー図である。
【図２５】実施例２において、定常動作状態でのFET1708制御の動作を示すフロー図つづきである。
【図２６】実施例２において、定常動作状態でのFET1708制御の動作を示すフロー図つづきである。
【図２７】実施例２において、定常動作状態でのFET1708制御の動作を示すフロー図つづきである。
【図２８】実施例２において、定常動作状態でのFET1708制御の動作を示すフロー図つづきである。
【図２９】実施例２において、異常停止状態でのFET制御の動作を示すフロー図である。
【図３０】実施例３において、FET n個並列使用した場合の突入電流抑制回路ブロック図例である。
【図３１】実施例３において、突入電流抑制制御状態でのFET3006制御の動作を示すフロー図である。
【図３２】実施例３において、突入電流抑制制御状態でのFET3007制御の動作を示すフロー図である。
【図３３】実施例３において、突入電流抑制制御状態でのFET3008制御の動作を示すフロー図である。
【図３４】実施例３において、定常動作状態でのFET3006制御の動作を示すフロー図である。
【図３５】実施例３において、定常動作状態でのFET3007制御の動作を示すフロー図である。
【図３６】実施例３において、定常動作状態でのFET3007制御の動作を示すフロー図つづきである。
【図３７】実施例３において、定常動作状態でのFET3008制御の動作を示すフロー図である。
【図３８】実施例３において、定常動作状態でのFET3008制御の動作を示すフロー図つづきである。
【発明を実施するための形態】
【００１１】
以下、実施例について図面を用いて説明する。
【実施例１】
【００１２】
図１は、本実施例の突入電流抑制回路を示すブロック図である。突入電流抑制回路は、装置に電源を供給する直流電源の出力に接続する。したがって、直流電源の出力電圧が、突入電流抑制回路の入力電圧である。換言すると、突入電流抑制回路は、直流電源と装置との間に接続される。
【００１３】
突入電流抑制回路は、突入電流抑制制御の動作を行う突入電流抑制制御部101、突入電流抑制制御部101からの制御信号により、並列接続のFET105とFET106を個別に制御するFET制御部102、FET105とFET106に流れるドレイン電流Id1、Id2を監視する電流監視103と電流監視104を含む。電流監視103や電流監視104は電流検出回路である。
【００１４】
図７に、FET制御部102のブロック図を示す。FET制御部102は、A/D変換107、プロセッサ108、D/A変換109、およびメモリ110を含む。A/D変換107は、入力電圧Vinの値を取り込むVin2、電流監視103、電流監視104より取り込むIda1、Ida2、突入電流抑制制御部101より取り込むVg、および出力電圧Voutの値を取り込むVout1の各信号をアナログからデジタルへ変換し、プロセッサ108へ出力する。プロセッサ108は、A/D変換107からの信号をデジタル処理し、D/A変換109へ出力する。D/A変換109は、プロセッサ108からの信号をデジタルからアナログへ変換し、突入電流抑制制御部101へIdaを出力し、FET105、FET106のゲート電圧Vg1とVg2を出力する。メモリ110は、FET制御部102の初期設定値や各FETのオンオフ状態などを保存する。
【００１５】
図８に図１のブロック図における波形を示す。図８に示すVa、Vo1、Vga、Ith1、Ith2は、使用するFETの特性により決定される固定値であり、メモリ110に保存され、初期設定時に設定する。Vaは、FET制御部102がFET駆動の動作に入るための入力電圧Vinの閾値である。Vo1は、突入電流が収束間近と判断する為の出力電圧Voutの閾値である。Vgaは、FETのオン抵抗を低くしFETを完全にオンさせるためのFETのゲート電圧である。Ith1は、突入電流を検出するためのFETドレイン電流の閾値である。Ith2は、定常時にFETのドレイン電流がFETの限界値に達しFETが破壊される前に、別FETを駆動し保護動作に入るためのドレイン電流の閾値である。
【００１６】
入力電圧Vinが印加されると、FET制御部102はVin2にてVinの値を取り込み、Vinが設定する閾値Vaを超えると、突入電流を抑制しながらFETを駆動する動作に入る。まずFET105のゲート電圧Vg1を上昇させ、FET105を駆動する。その後、コンデンサCLに電荷がチャージされ、出力電圧Voutが上昇し、FET105のドレイン電流値Id1に突入電流が発生する。図１の電流監視103よりFET制御部102のIda1にてId1の値を取り込み、Id1が設定する閾値Ith1に達すると、FET105のゲート電圧Vg1の上昇を停止させ、FET105のドレイン・ソース間のオン抵抗を高く保持することで、FET105のドレイン・ソース間に流れる突入電流を抑制する。よって、突入電流抑制時には１個のFETで対応する。Voutが入力電圧Vinの電圧レベルVbにほぼ近い値に達すると、コンデンサCLへ電荷のチャージが完了し、Voutの上昇を停止する。この時、突入電流が収束する為、FET制御部102はVout1にてVoutの値を取り込み、VoutがVbに達する直前に、設定する閾値Vo1に達する時、突入電流が収束すると判断し、FET105のゲート電圧Vg1を設定するVgaまで上昇させ、FET105を完全にオンさせる。また、FET105が破損等によりオン状態にならない場合は、FET106を駆動することで対応する。
【００１７】
ここまでは、入力電圧Vinが印加された（直流電源ＯＮ）ときの突入電流の制御を説明したが、以下は定常電流が流れ始めた後の過大な定常電流の制御について説明する。一度定常電流になってから、その定常電流が過大になるのは、たとえば、活線状態で新たな装置を接続する場合、新規に接続する装置に搭載されている電源の入力インピーダンスの影響により、接続時に過大な電流が流れる。このような過大な電流も突入電流と呼んでもよい。
【００１８】
突入電流が収束した後、定常電流が流れ始めるが、FET105のドレイン・ソース間に流れる定常電流が過大になり、FET105の限界値に近づくと、FET106を駆動し、定常電流をFET106側に分流させる。図１の電流監視103よりFET制御部102のIda1にてId1の値を取り込み、Id1が設定する閾値Ith2に達すると、FET105の限界値に近づいたと判断し、Id1がIth2を超えないように、FET105のゲート電圧Vg1を低下させる。同時に、FET106のゲート電圧Vg2を上昇させ、FET106を駆動し、電流監視103、電流監視104によりIda1、Ida2にて取り込んだId1、Id2の値がほぼ一致する時、Vg1の低下とVg2の上昇を停止させる。その後、Id1とId2の値をほぼ均等に保ちながら、FETが完全にオンするところまでゲート電圧を上昇させる。
【００１９】
図９に本回路（突入電流抑制回路）の動作を表す状態遷移図を示す。本動作は5状態に分別される。停止状態900は、入力電圧Vinが印加されず、図１の突入電流抑制制御部101が停止している状態である。図１の入力電圧Vinが印加される（電源オン）と、本状態900から初期状態901へ遷移させる。初期状態901は、入力電圧Vinが印加され、図８の電圧閾値Va以下の時の状態である。図１のFET制御部102は初期設定され、Vg1とVg2を0Vにし、FET105とFET106はオフの状態である。また、図８に示すVa、Vo1、Vga、Ith1、Ith2を、使用するFETの特性に合わせ、設定する。入力電圧が印加されなくなると、本状態901から停止状態900へ戻す。また、入力電圧Vinが閾値Va以上になると、本状態901から突入電流抑制制御状態902に遷移させる。突入電流抑制制御状態902は、突入電流発生時に電流を制御する状態である。入力電圧Vinが閾値Va以下となると、本状態902から初期状態901へ戻す。Vinが閾値Va以上で、出力電圧VoutがVinのほぼ等しい電圧レベルに達すると、本状態902から定常動作制御状態903へ遷移させる。また、全FETがオンしないと判断すると、本状態902から異常停止状態904へ遷移させる。定常制御状態903は、突入電流収束後に図１のFETが完全にオンする状態である。FETのドレイン電流がFETの限界値に近づくと、他のFETを駆動し、電流を複数のFETで分流させる。入力電圧Vinが閾値Va以下になると、本状態903から初期状態901に遷移させる。また、FETに流れる電流が過電流と判断すると、本状態903から異常停止状態904に遷移させる。異常停止状態904は、定常制御状態903でFETに過電流が発生した場合、または突入電流抑制制御状態902で全FETがオンしないと判断した場合に遷移させる状態である。過電流発生の場合、FET105とFET106をオフにすることで、突入電流抑制回路を強制的に停止する。本状態904は、入力電圧Vinが閾値Va以下になるまで継続し、その後初期状態901へ遷移させる。
【００２０】
図１０は、図９の停止状態900および初期状態901におけるFET制御フローを示す。停止状態900のフローでは、図１のVin2にて入力電圧Vinの値を取り込み（1002）、Vinが印加されると（1003）、初期状態901へ遷移させる（1004）。初期状態901のフローでは、Vg1、Vg2を初期状態0Vに設定し、図８に示すVa、Vo1、Vga、Ith1、Ith2をFETの特性に合わせ任意に設定する。また、FET105、FET106のゲート電圧Vg1、Vg2を上昇させる時の上昇傾きΔVg1/Δt、ΔVg2/ΔtもFETの特性に合わせ任意に設定する（1006）。Vin2にて入力電圧Vinの値を取り込み（1007）、Vinが設定する閾値Vaを超えると（1010）、突入電流抑制制御状態902に遷移させる（1011）。Vinがオフになると（1008）、停止状態900に戻す（1009）。
【００２１】
図１１及び図１２は、図９の突入電流抑制制御状態902におけるFET制御フローを示す。図１１は、FET105の制御フロー、図１２は、FET106の制御フローである。図１において、Vin2にて入力電圧Vinの値を取り込み（1102）、Vinが上昇し設定する閾値Vaを超えると、図９の初期状態901から突入電流抑制制御状態902へ遷移させる。まず、図１１において、突入電流抑制制御部101は、従来の突入電流抑制回路と同様に、FETゲート制御信号Vgを出力する（1103）。FET制御部102はVgを検出すると（1104）、FET105のゲート電圧Vg1を設定する上昇傾きΔVg1/Δtを持って上昇させ、FET105を駆動する（1105）。図１のFET制御部102のIda1にて、FET105に流れるドレイン電流Id1の値を電流監視103より取り込む（1106）。突入電流Id1のピーク電流値を閾値Ith1以下になるようにゲート電圧Vg1を設定する（1107、1108）。Vg1の電圧を調整することで、突入電流のピーク電流値を調整することができる。このVg1が設定する電圧値Vgaに達する前にId1がオンとならない場合（1109）、FET105は動作しない(NG動作)と判断し、図７のメモリ110へFET105の状態を保存（1110）後、図１２のFET106制御フローへ移る（1111）。また、Vg1が設定する電圧値Vgaに達する前に、Id1がオンする場合（1107）、FET105は正常動作と判断し、、図１のメモリ110へFET105の状態を保存後（1112）、電流監視103よりId1の値の取り込みを継続する（1113）。
【００２２】
電流監視103より取り込んだId1の値が設定する閾値Ith1を超える場合（1114）、FET制御部102は、突入電流Id1の抑制を開始する。Vg1の上昇を停止させ（1115）、FETに流れるドレイン電流Id1の上昇を抑える。Id1が設定する閾値Ith1を超えない場合(1114)、Vin2にてVinの値を取り込み（1122）、Vinが設定する閾値Vaよりも高い場合は（1123）、処理1113に戻り、電流監視103よりId1の値の取り込みを継続する。Vinが閾値Vaよりも低い場合は（1123）、図９の初期状態901へ戻す（1128）。
【００２３】
Vg1上昇停止（1115）の後、Vout1にてVoutの値を取り込み、Voutが設定する閾値Vo1を超えると、FET制御部102は、突入電流が収束間近と判断し（1116）、Vg1の上昇を再開させ、FETが完全にオンするゲート電圧Vgaまで上昇させる（1118）。Voutが設定する電圧Vo1を超えない場合（1117）、Vin2にてVinの値を取り込み（1124）、VinがVaよりも高い場合は（1125）、処理1116に戻り、Voutの値の取り込みを継続する。VinがVaよりも低い場合は（1125）、図９の初期状態901へ戻す（1128）。
【００２４】
突入電流が収束間近の場合、ゲート電圧をVgaまで上昇させた後（1118）、Vout1にてVoutの値を取り込み（1119）、VoutがほぼVinのレベルに達すると（1120）、突入電流が収束し、図９の定常動作状態903へ遷移させる（1121）。VoutがVinに達しない場合（1120）、Vin2にてVinの値を取り込み（1126）、VinがVaよりも高い場合は（1127）、処理1119に戻り、Vout1にてVoutの値の取り込みを継続する。VinがVaよりも低い場合は（1127）、図９の初期状態901へ戻す（1128）。
【００２５】
図１２は、図９の突入電流抑制制御状態902における図１のFET106の制御フローを示す。本フローは、図１１のフローにてFET105がオンしない(NG動作)と判断（1109）した場合に動作する。図１、図７及び図１２において、FET制御部102は、まずFET105のゲート電圧Vg1を0Vまで低下させた後（1202）、FET105のゲート電圧Vg2を設定する上昇傾きΔVg2/Δtを持って上昇させ、FET106を駆動する（1203）。次に、図１のFET制御部102のIda2にて、FET106に流れるドレイン電流Id2の値を電流監視104より取り込む（1204）。突入電流Id2のピーク電流値を閾値Ith1以下になるようにゲート電圧Vg2を設定する（1205、1206）。Vg2の電圧を調整することで、突入電流のピーク電流値を調整することができる。このVg2が設定する電圧値Vgaに達する前にId2がオンとならない場合、FET106はオンしない(NG動作)と判断（1207）し、図１のメモリ110へFET106の状態を保存（1208）後、Vg2を0Vまで低下させ（1209）、全FETがオンしないと判断する（1210）。その後、図９の異常停止状態904へ遷移させる（1211）。      
また、Vg2が設定する電圧値Vgaに達する前に、Id2がオンする場合（1205）、FET106は正常動作と判断し（1212）、図７のメモリ110へFET106の状態を保存後、電流監視104よりId2の値の取り込みを継続する（1213）。電流監視104より取り込んだId2の値が設定する閾値Ith1を超える場合（1214）、FET制御部102は、突入電流Id2の抑制を開始する。Vg2の上昇を停止させ（1215）、FETに流れるドレイン電流Id2の上昇を抑える。Id2が設定する閾値Ith1を超えない場合（1214）、Vin2にてVinの値を取り込み（1222）、Vinが設定する閾値Vaよりも高い場合は（1223）、処理1213に戻り、電流監視104よりId2の値の取り込みを継続する。VinがVaよりも低い場合は、図９の初期状態901へ戻す（1228）。
【００２６】
Vg2上昇停止（1215）の後、Vout1にてVoutの値を取り込み（1216）、Voutが設定する閾値Vo1を超えると、FET制御部102は、突入電流が収束間近と判断し（1217）、Vg2の上昇を再開させ、FETが完全にオンするゲート電圧Vgaまで上昇させる（1218）。Voutが設定する電圧Vo1を超えない場合（1217）、Vin2にてVinの値を取り込み（1224）、VinがVaよりも高い場合は（1225）、処理1216に戻り、Voutの値の取り込みを継続する。VinがVaよりも低い場合は（1225）、図９の初期状態901へ戻す（1228）。
【００２７】
突入電流が収束間近の場合（1217）、ゲート電圧をVgaまで上昇させた後（1218）、Vout1にてVoutの値を取り込み（1219）、VoutがほぼVinのレベルに達すると（1220）、突入電流が収束し、図９の定常状態903へ遷移させる（1221）。VoutがVinに達しない場合（1220）、Vin2にてVinの値を取り込み（1226）、VinがVaよりも高い場合は（1227）、処理1219に戻り、Vout1にてVoutの値の取り込みを継続する。VinがVaよりも低い場合は（1227）、図９の初期状態901へ戻す（1228）。
【００２８】
図１３、図１４、及び図１５は、図９の定常制御状態903におけるFET制御フローを示す。図１３はFET105の制御フロー、図１４及び図１５はFET106の制御フローである。図１、図７、及び図９において、突入電流抑制制御状態902にて出力電圧Voutがほぼ入力電圧Vinのレベルまで達すると、定常制御状態903に遷移させる。まず、図１３において、図７のメモリ110よりFET105の状態を読み込む（1302）。FET105がオン状態でない場合（1303）、FET106がオン状態と判断し、図１５のFET106 制御フロー1501へ移る（1307）。
【００２９】
FET105がオン状態の場合（1303）、FET制御部102のIda1にて、FET105に流れるドレイン電流Id1の値を電流監視103より取り込む（1304）。Id1が設定する閾値Ith2を超える場合（1305）、FET105の限界値に近づいたと判断し、FET105の破壊を防ぐ為、図１４のFET106 制御フロー1401へ移る（1306）とともに、Id1がIth2以下になるようにVg1の電圧を制御する（1402）。Id1が閾値Ith2を超えない場合は（305）、正常動作と判断する（1308）。その後、Vin2にて入力電圧Vinの値を取り込み（1309）、Vinが設定する閾値Vaよりも高い場合は（1310）、処理1304に戻り、Ida1にてId1の値の取り込みを継続する。Vinが設定する閾値Va以下となると（1310）、図９の初期状態901へ戻す（1311）。
【００３０】
図１４、図１５は図９の定常制御状態903におけるFET106の制御フローである。図１３の処理1306より図１４の1401へ移行させ、処理1307より図１５の1501へ移行させる。
【００３１】
図１３の1307から図１５の1501へ移行してくる場合は、図１５において、図１のFET制御部102のIda2にて、FET106に流れるドレイン電流Id2の値を電流監視104より取り込み（1502）、Id2が設定する閾値Ith2を超えると（1503）、FET106の限界値に近づいたと判断する。この場合、これ以上駆動するFETが存在せず、オンしているFETが破壊する恐れがある為、過電流と判断し（1505）、図９の異常停止状態904へ遷移させる（1506）。Id2が閾値Ith2を超えない場合は（1503）、正常動作と判断する（1507）。その後Vin2にて入力電圧Vinの値を取り込み（1508）、Vinが設定する閾値Vaよりも高い場合は（1509）、処理1502に戻り、Ida2にてId2の値の取り込みを継続する。Vinが設定する閾値Vaよりも低い場合は（1509）、図９の初期状態901へ戻す（1510）。
【００３２】
図１３の処理1306から図１４の1401へ移行してくる場合は、まず前述のように、Id1がIth2以下になるようFET105のゲート電圧Vg1の電圧を制御する（1402）。その後、FET106のゲート電圧Vg2を設定する上昇傾きΔVg2/Δtを持って上昇させ、FET106を駆動する（1403）。FET制御部102のIda2にて、FET106に流れるドレイン電流Id2の値を電流監視104より取り込み（1404）、Vg2が設定する電圧値Vgaに達する前にId2がオンとならない場合（1405、1406）、FET106はオンしない(NG動作)と判断し（1408）、図７のメモリ110へFET106の状態を保存後、Vg2を0Vへ低下させ（1409）、図１５の1504へ移行し（1410）、そこで過電流と判断し（1505）、図９の異常停止状態904へ遷移させる（1506）。
【００３３】
また、図１４でVg2が設定する電圧値Vgaに達する前に、Id2がオンとなる場合（1405）、FET106は正常動作と判断し（1411）、、図７のメモリ110へFET106の状態を保存後、Vg2の上昇を継続させる。その後、FET105とFET106のドレイン電流Id1とId2をほぼ均等に保つようにVg1とVg2を調整する1412。この調整を行うため、FET105のゲート電圧Vg1を低下させる1412。Vg1が低下する傾きは、図１１フローの上昇傾きΔVg1/Δtと同じとする。Ida1、Ida2にてId1、Id2の値を取り込み（1413）、Id1とId2がほぼ一致した時、Vg1の低下とVg2の上昇を停止させる（1415）。その後、FET105とFET106のドレイン・ソース間の電圧Vdsを最小化させるため、Vg1、Vg2を上昇させる（1416）。Ida1、Ida2にてId1、Id2の値を取り込み（1421）、Id1の増加率ΔId1/ΔtがId2の増加率ΔId2/Δtとほぼ等しくなるように、Vg2の上昇傾きΔVg2/Δtを調整する。ΔId2/Δtが、ΔId1/Δtより大きい場合（1425）、ΔVg2/Δtを低下させ（1426）、小さい場合（1425）、ΔVg2/Δtを増加させる（1427）。
【００３４】
ΔId1/ΔtとΔId2/Δtが等しい場合は（1422）、ΔVg2/Δtを固定させ、Vg1がVgaに達する時に両ゲート電圧の上昇を停止させる（1423）。この動作によって、FET105とFET106のドレイン電流Id1とId2をほぼ均等に保つ。その後、図１５の1501へ移行する（1424）。
【００３５】
Id2がId1に達しない場合（1414）、正常動作と判断し（1417）、Vin2にて入力電圧Vinの値を取り込み（1418）、Vinが閾値Vaよりも高い場合は（1419）、処理1412に戻り、Vg1、Vg2の調整を継続する。Vinが閾値Vaよりも低い場合は（1419）、図９の初期状態901へ戻す（1420）。
【００３６】
図１４の処理1424より図１５の1501に移行後は、Ida2にてId2の値を取り込み（1502）、Id2が設定する閾値Ith2を超えると（1503）、FET106の限界値に近づいたと判断する。この場合、これ以上駆動するFETが存在せず、オンしているFETが破壊する恐れがある為、過電流と判断し（1505）、図９の異常停止状態904へ遷移させる（1506）。また、Id2が設定する閾値Ith2を超えない場合（1503）、正常動作と判断し（1507）、Vin2にて入力電圧Vinの値を取り込み（1508）、Vinが閾値Vaよりも高い場合は（1509）、処理1502に戻り、Ida2にてId2の値の取り込みを継続する。Vinが閾値Vaよりも低い場合は（1509）、図９の初期状態901へ戻す（1510）。
【００３７】
図１６に、図９の異常停止状態904におけるFET制御フローを示す。図７のメモリ110よりFET105とFET106の状態を読み込み（1602）、オン状態のFET（1603、1604、1607）のゲート電圧を低下させ（1605、1606、1608）、突入電流抑制回路を停止する。本状態はVinが低下するまで保持し（1610、1611）、Vinが閾値Va以下となると（1611）、図９の初期状態901に戻す（1612）。
【００３８】
このようにFETのゲート電圧を制御することで、１個のFETで突入電流を抑止した後、大電流が流れる定常状態において、2個のFETのゲート電圧をそれぞれ制御することで、汎用的なFETを使用した突入保護回路の実現が可能となる。
【実施例２】
【００３９】
図１７は、本実施例による突入電流抑制回路の構成を示すブロック図である。（図１７は、実施例1の図１と図７に相当するブロック図である。）本実施例では、FET3個並列構成の突入電流抑制回路である。突入電流抑制制御の動作を行う突入電流抑制制御部101と、突入電流抑制制御部101からの制御信号により、並列接続のFET1706、FET1707、FET1708を個別に制御するFET制御部1702と、FET1706、FET1707、FET1708に流れるドレイン電流Id1、Id2、Id3を監視する電流監視1703、電流監視1704、電流監視1705を含む。
【００４０】
FET制御部1702は、A/D変換1709、プロセッサ1710、D/A変換1711、メモリ1712で構成される。A/D変換1709は、入力電圧Vinの値を取り込むVin2、電流監視1703、電流監視1704、電流監視1705より取り込むIda1、Ida2、Ida3、突入電流抑制制御部101より取り込むVg、出力電圧Voutの値を取り込むVout1の信号をアナログからデジタルへ変換し、プロセッサ1710へ出力する。プロセッサ1710は、A/D変換1711からの信号をデジタル処理し、D/A変換1711へ出力する。D/A変換1709は、プロセッサ1710からの信号をデジタルからアナログへ変換し、突入電流抑制制御部101へIdaを出力し、FET1706、FET1707、FET1708のゲート電圧Vg1、Vg2、Vg3を出力する。メモリ1712は、FET制御部1702の初期設定値や各FETのオンオフ状態などを保存する。
【００４１】
本実施例の状態遷移図は、実施例1の図９と同じである。また、停止状態900および初期状態901におけるFET制御フローについても、実施例1の図１０と同じであるため、説明は省略する。
【００４２】
図１８から図２０は、図９の突入電流抑制制御状態902における本実施例のFET制御フローを示す。図１８はFET1706の制御フロー、図１９はFET1707の制御フロー、図２０はFET1708の制御フローである。
【００４３】
図１７において、Vin2にて入力電圧Vinの値を取り込み、Vinが上昇し設定する閾値Vaを超えると、図９の初期状態901から突入電流抑制制御状態902に遷移させる。図１８に突入電流抑制制御状態902におけるFET1706制御フローを示す。図１８の動作フローは、FET2個の場合の図１１と符号を異にするが、基本的に同じである。詳細動作の説明は省略するが、Vinを検出した後（1802）、フローに従い処理を行う。図１８の処理1818において、ゲート電圧をVgaまで上昇させた後、Vout1にて出力電圧Voutの値を取り込み（1819）、VoutがVinのレベルに達すると（1820）、図９の定常動作状態903へ遷移させる（1821）。また、処理1809において、Vg1が設定する電圧値Vgaに達する前にId1がオンとならない場合、FET1706はオンしない(NG動作)と判断し（1810）、図１７のメモリ1712へFET1706の状態を保存後、図１９のFET1707制御フローの1901へ移る（1811）。処理1823、1825、又は1827において、Vinが設定する閾値Vaよりも低い場合は、図９の初期状態901へ戻す（1828）。
【００４４】
図１９は突入電流抑制制御状態902での本実施例のFET1707の制御フローを示す。本フローは、図１８のフローにてFET1706がオンしない(NG動作)と判断した場合（1810）に動作する。なお、本動作フローは、FET2個の場合の図１２と符号を異にするが、基本的に同じである。詳細動作の説明は省略するが、Vg1を0Vへ低下させた後（1902）、フローに従い処理を行う。図１９の処理1916において、ゲート電圧Vg2をVgaまで上昇させた後、Vout1にて出力電圧Voutの値を取り込み（1917）、VoutがVinに達すると、図９の定常動作状態903へ遷移させる（1919）。また、処理1907において、Vg2が設定する電圧値Vgaに達する前にId2がオンとならない場合、FET1707はオンしない(NG動作)と判断し（1908）、図１７のメモリ1712へFET1707の状態を保存後、図２０のFET1708制御フローの2001へ移る1909。この制御フローの処理1921、1923、又は1925において、Vinが設定する閾値Vaよりも低い場合は、図９の初期状態901へ戻す（1926）。
【００４５】
図２０は突入電流抑制制御状態902での本実施例のFET1708の制御フローを示す。本フローは、図１９のフローにてFET1707がオンしない(NG動作)と判断した場合（1908）に動作する。なお、本動作フローは、FET2個の場合の図１２と符号を異にするが、基本的に同じである。詳細動作の説明は省略するが、Vg2を0Vへ低下させた後（2002）、フローに従い処理を行う。図２０の処理2018において、ゲート電圧Vg3をVgaまで上昇させた後、Vout1にて出力電圧Voutの値を取り込み（2019）、VoutがVinに達すると、図９の定常状態903へ遷移させる（2021）。また、処理2007において、Vg3が設定する電圧値Vgaに達する前にId3がオンとならない場合、FET1707はオンしない(NG動作)と判断し（2008）、図１７のメモリ1712へFET1707の状態を保存後、Vg3を0Vまで低下させ（2009）、全FETがオンしないと判断する（2010）。その後、異常停止状態904へと遷移させる（2011）。本動作フローの処理2023、2025、又は2027において、Vinが設定する閾値Vaよりも低い場合は、図９の初期状態901へ戻す（2028）。
【００４６】
図２１から図２８は、図９の定常制御状態903における本実施例のFET制御フローを示す。図２１はFET1706の制御フロー、図２２および図２３はFET1707の制御フロー、図２４から図２８はFET1708の制御フローである。図１７、図９において、突入電流抑制制御状態902にて出力電圧Voutが入力電圧Vinのレベルまで達すると、定常制御状態903に遷移させる。
【００４７】
まず、図２１において、図１７のメモリ1712よりFET1706の状態を読み込む（2102）。FET1706がオン状態でない場合（2103）、図２３のFET1707制御フロー2301へ移る（2107）。FET1706がオン状態の場合（2103）、FET制御部1702のIda1にて、FET1706に流れるドレイン電流Id1の値を電流監視1703より取り込む（2104）。Id1が設定する閾値Ith2を超える場合（2105）、FET1706の限界値に近づいたと判断し、FET1706の破壊を防ぐ為、図２２のFET1707制御フロー2201へ移るとともに（2106）、Id1がIth2以下になるようにVg1の電圧を制御する。なお、Id1が閾値Ith2を超えない場合は（2105）、正常動作と判断する（2108）。その後、Vin2にて入力電圧Vinの値を取り込み（2109）、Vinが設定する閾値Va以下となると（2110）、図９の初期状態901へ戻す（2111）。なお、本動作は、FET2個の場合の図１３と符号を異にするが、基本的に同じである。
【００４８】
図２２及び図２３は、図９の定常制御状態903における本実施例のFET1707の制御フローである。図２１の処理2107及び2106よりそれぞれ図２３の2301、図２２の2201へ移行する。図２２は、FET2個の場合の図１４と符号を異にするが、基本的に同じである。詳細動作の説明は省略するが、Id1がIth2となるようにVg1を低下させた後（2202）、フローに従い処理を行う。図２２の処理2207において、Vg2が設定する電圧値Vgaに達する前にId2がオンとならない場合、FET1707はオンしない(NG動作)と判断し（2208）、図１７のメモリ1712へFET1707の状態を保存後、Vg2を0Vまで低下させ（2209）、図２４のFET1708制御フロー2401へ移る（2210）。またIda1、Ida2にてId1、Id2の値を取り込みながら（2221）、電流の増減によってそれぞれのゲート電圧Vg1,Vg2を調整した結果ゲート電圧の上昇を停止させ（2223）、Id1とId2をほぼ均等に保つ。その後、図２３の処理2305へ移行する（2224）。処理2219においてVinがVaよりも低い場合は、図９の初期状態901へ戻す（2220）。
【００４９】
また、図２３では、図２１の処理2107から処理2301へ移った後、処理2303においてFET1707がオンしていない場合、図２８のFET1708制御フロー2801へ移る（2304）。FET1707がオンしている場合又は処理2224から移行してくると、Ida2にてId2の値を取り込み（2306）、2307においてId2が閾値Ith2を超える場合、FET1707の限界値に近づいたと判断し（2307）、図２４のFET1708制御フロー2401へ移る（2308）。制御フローの2311において、VinがVaよりも低い場合は、図９の初期状態901へ戻す2312。
【００５０】
図２４から図２８は図９の定常制御状態903におけるFET1708の制御フローである。図２３の処理2304より図２８の2801へ、図２３の処理2308又は図２２の2210より図２４の2401へ移行する。
【００５１】
FET1708の動作フローを示す図２４において、図２２の2210又は図２３の2308から2401へ移行してくる場合、図１７のメモリ1712よりFET1706、FET1707の状態を読み込む（2402）。オンしているFETに流れるドレイン電流がIth2以下になるように、ゲート電圧を制御する。定常制御状態903では、FETが少なくとも１個オン状態である為、FET1706がオンではない場合（2403）、FET1707がオン状態である。この場合、FET1707に流れるドレイン電流Id2がIth2以下になるように、FET1707のゲート電圧Vg2を低下させる（2407）。FET1706のみがオンの場合（2403、2404）、FET1706に流れるドレイン電流Id1がIth2以下になるように、FET1706のゲート電圧Vg1を低下させる（2406）。両FETがオンの場合は（2403、2404）、Id2がIth2以下になるように、両ゲート電圧Vg1、Vg2を低下させる（2405）。 この時Id1とId2はほぼ等しい電流値である為、Id2の値のみを取り込む。 その後、FET1708のゲート電圧Vg3を設定する上昇傾きΔVg3/Δtを持って上昇させ、FET1708を駆動する（2408）。FET制御部1702のIda3にて、FET1708に流れるドレイン電流Id3の値を電流監視1705より取り込み（2409）、Vg3が設定する電圧値Vgaに達する前にId3がオンとならない場合（2410、2411、2412）、FET1708はオンしない(NG動作)と判断し（2413）、図１７のメモリ1712へFET1708の状態を保存後、Vg3を0Vへ低下させ（2414）、図２８の2804へ移る（2415）。
【００５２】
また、FET1708のゲート電圧Vg3が設定する電圧値Vgaに達する前に、Id3がオンとなる場合（2410）、FET1708は正常動作と判断し（2416）、図１７のメモリ1712へFET1708の状態を保存後、メモリ1712よりFET1706、FET1707状態を読み込み（2417）、オンしているFETに流れるドレイン電流をほぼ均等に保つためにゲート電圧を調整する。FET1706のみがオンの場合は（2418、2419）、図２６のVg1、Vg3を調整するフロー2601へ移行する（2421）。FET1707のみがオンの場合は（2418、2419）、図２７のVg2、Vg3を調整するフロー2701へ移行する（2422）。両FETがオンの場合は（2418、2419）、図２５のVg1、Vg2、Vg3を調整するフロー2501へ移行する（2420）。
【００５３】
FET1706とFET1707の両方がオンしている図２５の2501の場合は、FET1708のゲート電圧Vg3の上昇を継続させ、FET1706、FET1707、FET1708のドレイン電流Id1、Id2、Id3を一致させるためVg1、Vg2、Vg3を調整する（2502）。Ida2、Ida3にてId2、Id3の値を取り込みながら（2503）、Vg1とVg2を低下させる。この時Id1とId2はほぼ等しい電流値である為、Id2の値のみを取り込む。
【００５４】
Vg1とVg2の低下傾きは、図２２の処理フローにて設定された上昇傾きΔVg1/ΔtとΔVg2/Δtと同じとする。Id3がId2とほぼ等しくなったとき（2504）、Vg1、Vg2の低下とVg3の上昇を停止させる（2505）。その後、FET1706、FET1707、FET1708のゲート・ドレイン間の電圧Vdsを最小化させるため、Vg1、Vg2、Vg3を上昇させる（2506）。その時のVg1、Vg2の上昇傾きは、図２２にて設定された上昇傾きΔVg1/ΔtとΔVg2/Δtと同じとし、Vg3の上昇傾きは、図２４にて設定された上昇傾きΔVg3/Δtと同じとする。Ida2、Ida3にてId2、Id3の値を取り込み（2511）、Id2の増加率ΔId2/ΔtがId3の増加率ΔId3/Δtとほぼ等しくなるように、Vg3の上昇傾きΔVg3/Δtを調整する（2512）。ΔId3/Δtが、ΔId2/Δtより大きい場合（2515）、ΔVg3/Δtを低下させ（2516）、小さい場合（2515）、ΔVg3/Δtを増加させる（2517）。ΔId2/ΔtとΔId3/Δtが等しい場合は（2512）、ΔVg3/Δtを固定させ、Vg2がVgaに達する時にVg1、Vg2、Vg3の上昇を停止させる（2513）。この一連の制御により、FET1706、FET1707、FET1708のドレイン電流Id1、Id2、Id3をほぼ均等に保つ。その後、図２８の2801へ移行する（2514）。
【００５５】
Id3がId2に達しない場合（2504）、正常動作と判断し（2507）、Vinの監視（2508）によりVinがVaよりも高い場合は（2509）、処理2502に戻り、Vg1、Vg2、Vg3の調整を継続する。VinがVaよりも低い場合は（2509）、図９の初期状態901へ戻す（2510）。
【００５６】
FET1706がオンし、FET1707がオフしている図２６の2601の場合は、FET1708のゲート電圧Vg3の上昇を継続させ、FET1706、FET1708のドレイン電流Id1、Id3をほぼ均等に保つためVg1、Vg3を調整する（2602）。本動作フローは、FET2個の場合の図１４の処理1411以降の動作フローと基本的に同じである。詳細動作の説明は省略するが、図２６の2601より動作フローに従い処理される。Id1の増加率ΔId1/ΔtとId3の増加率ΔId3/Δtが等しい場合は（2612）、Vg3の上昇傾きΔVg3/Δtを固定させ、Vg1がVgaに達する時にVg1、Vg3の上昇を停止させ（2613）、図２８の2801へ移行する（2614）。また、VinがVaよりも低い場合は（2609）、図９の初期状態901へ戻す（2610）。
【００５７】
FET1707がオンし、FET1706がオフしている図２７の2701の場合は、FET1708のゲート電圧Vg3の上昇を継続させ、FET1707、FET1708のドレイン電流Id2、Id3をほぼ均等に保つためVg2、Vg3を調整する。本動作フローは、FET2個の場合の図１４の処理1411以降の動作フローと基本的に同じである。詳細動作の説明は省略するが、図２７の2701より動作フローに従い処理される。Id2の増加率ΔId2/ΔtとId3の増加率ΔId3/Δtが等しい場合は（2712）、Vg3の上昇傾きΔVg3/Δtを固定させ、Vg2がVgaに達する時にVg2、Vg3の上昇を停止させ（2713）、図２８の2801へ移行する（2714）。また、VinがVaよりも低い場合は（2709）、図９の初期状態901へ戻す（2710）。
【００５８】
図２３の処理2304、図２５の処理2514、図２６の処理2614、又は図２７の処理2714より、定常電流が定格の設定以内で動作している図２８の処理2801に移行されると、FET制御部1702のIda3にて、FET1708に流れるドレイン電流Id3の値を電流監視1705より取り込み（2802）、Id3が設定する閾値Ith2を超えると（2803）、FET1708の限界値に近づいたと判断する。この場合、これ以上駆動するFETが存在せず、オンしているFETが破壊する恐れがある為、過電流と判断し（2805）、図９の異常停止状態904へ遷移させる（2806）。また、Id3が閾値Ith2を超えない場合は（2803）、正常動作と判断する（2807）。その後 Vin2にて入力電圧Vinの値を取り込み（2808）、Vinが閾値Vaよりも高い場合は（2809）、処理2802に戻り、Ida3にてId3の値の取り込みを継続する。VinがVaよりも低い場合は（2809）、図９の初期状態901へ戻す（2810）。
【００５９】
図２９に図９の異常停止状態904におけるFET制御フローを示す。図１７のメモリ1712よりFET1706、FET1707、FET1708の状態を読み込み（2902）、オン状態のFETのゲート電圧を低下させ、突入電流抑制回路を停止する（2903〜2917）。本状態はVinが低下するまで保持し（2918、2919）、Vinが閾値Va以下となると図９の初期状態901に戻す（2920）。
【００６０】
このようにFETのゲート電圧を制御することで、１個のFETで突入電流を抑止した後、大電流が流れる定常状態において、3個のFETの場合でもゲート電圧をそれぞれ制御することで、汎用的なFETを使用した突入保護回路の実現が可能となる。
【実施例３】
【００６１】
図３０は、本実施例による突入電流抑制回路の構成を示すブロック図である。突入電流抑制制御の動作を行う突入電流抑制制御部101と突入電流抑制制御部101からの制御信号により、並列接続のn個のFETを個別に制御するFET制御部3002と各FETに流れるドレイン電流をそれぞれ監視するn個の電流監視を含む。FETが2個の場合の実施例1及びFETが3個の場合の実施例2と同様に順次FETを駆動していく。FET制御部3002は、A/D変換3009、プロセッサ3010、D/A変換3011、メモリ3012で構成される。A/D変換3009は、入力電圧Vinの値を取り込むVin2、電流監視3003、電流監視3004、電流監視3005より取り込むIda1、Ida2、Ida3、突入電流抑制制御部101より取り込むVg、出力電圧Voutの値を取り込むVout1の信号をアナログからデジタルへ変換し、プロセッサ3010へ出力する。プロセッサ3010は、A/D変換3011からの信号をデジタル処理し、D/A変換3011へ出力する。D/A変換3009は、プロセッサ3010からの信号をデジタルからアナログへ変換し、突入電流抑制制御部101へIdaを出力し、FET3006、FET3007、FET3008のゲート電圧Vg1、Vg2、Vg3を出力する。メモリ3012は、FET制御部3002の初期設定値や各FETのオンオフ状態などを保存する。本実施例の状態遷移図については、実施例1の図９と同じである。また、停止状態900および初期状態901におけるFET制御フローについても、実施例1の図１０と同じであるため、説明は省略する。
【００６２】
図３１から図３３は、図９の突入電流抑制制御状態902における本実施例のFET制御フローを示す。図３１は最初に制御されるFET3006の制御フロー、図３２はn-１個目に制御されるFET3007の制御フロー、図３３はn個目に制御されるFET3008の制御フローである。
【００６３】
図３０において、Vin2にて入力電圧Vinの値を取り込み、Vinが上昇し設定する閾値Vaを超えると、図９の初期状態901から突入電流抑制制御状態902に遷移させる。図３１に突入電流抑制制御状態902におけるFET3006制御フローを示す。図３１の動作フローはFET2個の場合の図１１と基本的に同じである。詳細動作の説明は省略するが、図３１の動作フローに従い処理される。処理3118において、ゲート電圧をVgaまで上昇させた後、Vout1にて出力電圧Voutの値を取り込み（3119）、VoutがVinのレベルに達すると、図９の定常動作状態903へ遷移させる（3121）。また、処理3109において、Vg1が設定する電圧Vgaに達する前にId1がオンとならない場合、FET3006はオンしない(NG動作)と判断し（3110）、図３０のメモリ3012へFET3006の状態を保存後、次のFETの制御フローへ移る（3111）。動作フローの処理3123、3125、又は3127において、Vinが設定する閾値Vaよりも低い場合は、図９の初期状態901へ戻す（3128）。
【００６４】
図３２は図９の突入電流抑制制御状態902での本実施例のn-１個目のFET3007の制御フローを示す。本動作フローは、FET3007の前段までのn-2個のFETがオンしない(NG動作)と判断した場合に動作する。図３０のFET3007の前段FETの制御フローにて、FETがオンしないと判断されると、図３２の処理3201へ移る。まず、前段FETのゲート電圧Vgn-2を0Vまで低下させた後（3202）、FET3007のゲート電圧Vgn-1を設定する上昇傾きΔVgn-1/Δtを持って上昇させ、FET3007を駆動する（3203）。次に、図３０のFET制御部3002のIdan-1にて、FET3007に流れるドレイン電流Idn-1の値を電流監視3004より取り込む（3204）。突入電流Idn-1のピーク電流値を閾値Ith1以下になるようにゲート電圧Vgn-1を設定する（3206,3207）。Vgn-1の電圧を調整することで、突入電流のピーク電流値を調整することができる。このVgn-1が設定する電圧値Vgaに達する前にIdn-1がオンとならない場合（3207）、FET3007はオンしない(NG動作)と判断し（3208）、図３０のメモリ3012へFET3007の状態を保存後、図３３のFET3008制御フロー3301へ移る（3209）。
【００６５】
また、Vgn-1が設定する電圧値Vgaに達する前に、Idn-1がオンする場合（3205）、FET3007は正常動作と判断し（3210）、図３０のメモリ3012へFET3007の状態を保存後、電流監視3004よりIdn-1の値の取り込みを継続する（3211）。Idn-1が設定する閾値Ith1を超える場合（3212）、FET制御部3002は、突入電流Idn-1の抑制を開始する。Vgn-1の上昇を停止させ（3213）、FETに流れるドレイン電流Idn-1の上昇を抑える。Idn-1が設定する閾値Ith1を超えない場合（3212）、Vin2にて取り込んだVinの値が設定する閾値Vaよりも高い場合（3221）は、電流監視3004よりIdn-1の値の取り込みを継続する。VinがVaよりも低い場合は（3221）、図９の初期状態901へ戻す（3226）。
【００６６】
Vgn-1上昇停止（3213）の後、Vout1にてVoutの値を取り込み（3214）、Voutが設定する閾値Vo1を超えると（3215）、FET制御部3002は、突入電流が収束間近と判断し、Vgn-1の上昇を再開させ、FETが完全にオンするゲート電圧Vgaまで上昇させる（3216）。Voutが設定する電圧Vo1を超えない場合（3215）、Vin2にてVinの値の取り込みにより（3222）、VinがVaよりも高い場合は（3223）、処理3214に戻り、Voutの値の取り込みを継続する。VinがVaよりも低い場合は（3223）、図９の初期状態901へ戻す（3226）。
【００６７】
突入電流が収束間近の場合（3215）、ゲート電圧をVgaまで上昇させた後（3216）、Vout1にてVoutの値を取り込み（3217）、VoutがVinに達すると（3218）、突入電流が収束し、図９の定常状態903へ遷移させる（3219）。VoutがVinに達しない場合（3218）、Vin2にてVinの値を取り込み（3224）、VinがVaよりも高い場合（3225）は処理3217に戻り、Vout1にてVoutの値の取り込みを継続する。VinがVaよりも低い場合は（3225）、図９の初期状態901へ戻す（3226）。
【００６８】
図３３は図９の突入電流抑制制御状態902での本実施例のn個目のFET3008の制御フローを示す。本動作フローは、FET3007までのn-１個のFETがオンしない(NG動作)と判断した場合に動作する。図３２の処理3209より図３３の処理3301へ移った後、まず、FET3007のゲート電圧Vgn-1を0Vまで低下させ（3302）、FET3008のゲート電圧Vgnを設定する上昇傾きΔVgn/Δtを持って上昇させ、FET3008を駆動する（3303）。次に、図３０のFET制御部3002のIdanにて、FET3008に流れるドレイン電流Idnの値を電流監視3005より取り込む（3304）。突入電流Idnのピーク電流値を閾値Ith1以下になるようにゲート電圧Vgnを設定する（3305,3306）。Vgnの電圧を調整することで、突入電流のピーク電流値を調整することができる。このVgnが設定する電圧値Vgaに達する前にIdnがオンとならない場合（3307）、FET3008はオンしない(NG動作)と判断し（3308）、図３０のメモリ3012へFET3008の状態を保存後、Vgnを0Vまで低下させ（3309）、全FETがオンしないと判断する（3310）。その後、異常停止状態904へと遷移させる（3311）。
【００６９】
また、Vgnが設定する電圧値Vgaに達する前に、Idnがオンする場合（3305）、FET3008は正常動作と判断し（3312）、図３０のメモリ3012へFET3008の状態を保存後、電流監視3005よりIdnの値の取り込みを継続する（3313）。Idnが設定する閾値Ith1を超える場合（3314）、FET制御部3002は、突入電流Idnの抑制を開始する。Vgnの上昇を停止させ（3315）、FET3008に流れるドレイン電流Idnの上昇を抑える。Idnが設定する閾値Ith1を超えない場合（3314）、Vin2にて取り込んだVinの値が設定する閾値Vaよりも高い場合は（3322、3323）、電流監視3005よりIdnの値の取り込みを継続する。VinがVaよりも低い場合は（3323）、図９の初期状態901へ戻す（3328）。
【００７０】
Vgn上昇停止（3315）の後、Vout1にてVoutの値を取り込み（3316）、Voutが設定する閾値Vo1を超えると（3317）、FET制御部3002は、突入電流が収束間近と判断し、Vgnの上昇を再開させ、FETが完全にオンするゲート電圧Vgaまで上昇させる（3318）。Voutが設定する電圧Vo1を超えない場合（3317）、Vin2にてVinの値の取り込みにより（3324）、VinがVaよりも高い場合は（3325）、Voutの値の取り込みを継続する。VinがVaよりも低い場合は（3325）、図９の初期状態901へ戻す（3328）。
【００７１】
突入電流が収束間近の場合（3317）、ゲート電圧をVgaまで上昇させた後（3318）、Vout1にてVoutの値を取り込み（3319）、VoutがVinに達すると（3320）、突入電流が収束し、図９の定常状態903へ遷移させる（3321）。VoutがVinに達しない場合（3320）、Vin2にてVinの値を取り込み（3326）、VinがVaよりも高い場合は（3327）、処理3319に戻り、Vout1にてVoutの値の取り込みを継続する。VinがVaよりも低い場合は（3327）、図９の初期状態901へ戻す（3328）。
【００７２】
図３４から図３８は、図９の定常制御状態903における本実施例のFET制御フローを示す。図３４は最初に制御されるFET3006の制御フロー、図３５および図３６はn-１個目に制御されるFET3007の制御フロー、図３７および図３８はn個目に制御されるFET3008の制御フローである。
【００７３】
図３０及び図９において、突入電流抑制制御状態902にて出力電圧Voutが入力電圧Vinのレベルまで達すると、定常制御状態903に遷移させる。図３４に定常制御状態903におけるFET3006制御フローを示す。図３４の動作フローはFET2個の場合の図１３と基本同じである。詳細動作の説明は省略するが、図３４の3401より動作フローに従い処理される。処理3403において、FET3006がオン状態でない場合、次のFETの制御フローへ移る（3407）。処理3405において、Id1が設定する閾値Ith2を超える場合、FET3006の限界値に近づいたと判断し、FET3006の破壊を防ぐ為、次のFETの制御フローへ移る（3406）。処理3410において、VinがVaよりも低い場合は、図９の初期状態901へ戻す（3411）。
【００７４】
図３５および図３６は定常制御状態903におけるn-１個目に制御されるFET3007の制御フローである。前段のn-2個目に制御されるFET制御フローより図３５の処理3501または図３６の処理3601へ移行する。
【００７５】
図３６の処理3601へ移行してくる場合は、まず図３０のメモリ3012よりFET3007の状態を読み込む（3602）。FET3007がオン状態でない場合（3603）、図３８のFET3008制御フロー3801へ移る（3604）。処理3603において、FET3007がオン状態の場合、図３０のFET制御部3002のIdan-1にて、FET3007に流れるドレイン電流Idn-1の値を電流監視3004より取り込み（3606）、Idn-1が設定する閾値Ith2を超えると（3607）、図３７のFET3008制御フロー3701へ移る（3608）。Idn-1が閾値Ith2を超えない場合は（3607）、正常動作と判断する（3609）。その後Vin2にてVinの値を取り込み（3610）、VinがVaよりも高い場合は（3611）、処理3606に戻り、Idan-1にてIdn-1の値の取り込みを継続する。Vinが設定するVaよりも低い場合は（3611）、図９の初期状態901へ戻す（3612）。
【００７６】
図３５の3501へ移行してくる場合は、まず、図３０のメモリ3012より前段までのn-2個のFETの状態を読み込み、オンしているFETのドレイン電流(まとめてIdxと呼ぶ)がIth2以下になるように、ゲート電圧(まとめてVgxと呼ぶ)を低下させる（3502）。尚、Idxは、前段のn-2個のFET制御時に、各Vdxを調整して、ほぼ等しくなるように設定されている。それぞれのゲート電圧Vgxの低下傾きは、前段までのFET制御フローにて設定された上昇傾きΔVgx/Δtとする。
【００７７】
その後、FET3007のゲート電圧Vgn-1を設定する上昇傾きΔVgn-1/Δtを持って上昇させ、FET3007を駆動する（3503）。Idan-1にて、FET3007に流れるドレイン電流Idn-1の値を電流監視3004より取り込み（3504）、Vgn-1が設定する閾値Vgaに達する前にIdn-1がオンとならない場合（3505〜3507）、FET3007はオンしない(NG動作)と判断し（3508）、図３０のメモリ3012へFET3007の状態を保存後、Vgn-1を0Vへ低下させ（3509）、図３７の3701へ移る（3510）。
【００７８】
また、Vgn-1が設定する電圧値Vgaに達する前に、Idn-1がオンする場合（3505）、FET3007は正常動作と判断し（3511）、図３０のメモリ3012へFET3007の状態を保存後、前段までのオンしているFETに流れるドレイン電流IdxとFET3007のドレイン電流Idn-1をほぼ均等に保つためそれぞれのゲート電圧VgxとVgn-1を調整する。Vgn-1の上昇を継続させ（3512）、IdxとIdn-1を監視しながら（3513）、Vgxを低下させる。
【００７９】
それぞれのゲート電圧Vgxの低下傾きは、前段までのFET制御フローにて設定された上昇傾きΔVgx/Δtとする。Idn-1がIdxとほぼ等しくなった時（3514）、Vgxの低下とVgn-1の上昇を停止させる（3515）。その後、各FETのゲート・ドレイン間の電圧Vdsを最小化させるため、VgxとVgn-1を上昇させる（3516）。その時のVgxの上昇傾きは、前段のFET制御フローにて設定された上昇傾きΔVgx/Δtとし、IdxとIdn-1を監視し、ΔIdx/ΔtがIdn-1の上昇傾きΔIdn-1/Δtとほぼ等しくなるように（3521、3522）、Vgn-1の上昇傾きΔVgn-1/Δtを調整する。ΔIdn-1/Δtが、ΔIdx/Δtより大きい場合（3525）、ΔVgn-1/Δtを低下させ（3526）、小さい場合、ΔVgn-1/Δtを増加させる（3527）。ΔIdx/ΔtとΔIdn-1/Δtが等しい場合は（3522）、ΔVgn-1/Δtを固定させ、VgxがVgaに達する時にVgx、Vgn-1の上昇を停止させる（3523）。この一連の制御により、各FETのドレイン電流Idx、Idn-1を均等に保つ。その後、図３６の3605へ移行する（3524）。
【００８０】
処理3514において、Idn-1がIdxに達しない場合、Vin2にてVinの値を取り込み（3518）、VinがVaよりも低い場合は（3519）、図９の初期状態901へ戻す（3520）。VinがVaよりも低くない場合はVgxの調整を継続する。
【００８１】
図３５の処理3524より、定常電流が定格の設定以内で動作している図３６の処理3605に移行されると、図３０のFET制御部3002のIdan-1にて、FET3007に流れるドレイン電流Idn-1の値を電流監視3004より取り込み（3606）、Idn-1が設定するIth2を超えると（3607）、FET3007の限界値に近づいたと判断し、FET3007の破壊を防ぐ為、図３７のFET3008制御フロー3701へ移行する（3608）。Idn-1がIth2を超えない場合は（3607）、正常動作と判断する（3609）。その後Vin2にてVinの値を取り込み（3610）、VinがVaよりも高い場合は（3611）、処理3606に戻り、Idan-1にてIdn-1の値の取り込みを継続する。Vinが設定するVaよりも低い場合は（3611）、図９の初期状態901へ戻す（3612）。
【００８２】
図３７および図３８は定常制御状態903における本実施例のn個目に制御されるFET3008の制御フローである。図３６の処理3604から図３８の処理3801へ、図３５の処理3510又は図３６の処理3608より図３７の処理3701へ移行する。
【００８３】
図３５の処理3510又は図３６の処理3608から図３７の処理3701へ移行してくる場合は、まず、図３０のメモリ3012より前段までのn-１個のFETの状態を読み込み、オンしているFETのドレイン電流(まとめてIdyと呼ぶ)がIth2以下になるように、ゲート電圧(まとめてVgyと呼ぶ)を低下させる（3702）。尚、Idyは、前段のn-１個のFET制御時に(例えばFET3007の制御フローにて)、各Vdyを調整して、ほぼ等しくなるように設定されている。それぞれのゲート電圧Vgyの低下傾きは、前段までのFET制御フローにて設定された上昇傾きΔVgy/Δtとする。
【００８４】
その後、FET3008のゲート電圧Vgnを設定する上昇傾きΔVgn/Δtを持って上昇させ、FET3008を駆動する（3703）。Idanにて、FET3008に流れるドレイン電流Idnの値を電流監視3005より取り込み（3704）、Vgnが設定する電圧値Vgaに達する前にIdnがオンとならない場合（3705〜3707）、FET3008はオンしない(NG動作)と判断し（3708）、図３０のメモリ3012へFET3008の状態を保存後、Vgnを0Vへ低下させ（3709）、図３８の処理3804へ移る（3710）。その後、これ以上駆動するFETが存在せず、オンしているFETが破壊する恐れがある為、過電流と判断し（3805）、図９の異常停止状態904へ遷移させる（3806）。
【００８５】
また、処理3705にてVgnが設定する電圧値Vgaに達する前に、Idnがオンする場合、FET3008は正常動作と判断し（3711）、図３０のメモリ3012へFET3008の状態を保存後、前段までのオンしているFETに流れるドレイン電流IdyとFET3008のドレイン電流Idnをほぼ均等に保つためそれぞれのゲート電圧VgyとVgnを調整する（3712）。Vgnの上昇を継続させ、IdxとIdn-1を監視しながら（3713）、Vgyを低下させる。
【００８６】
それぞれのゲート電圧Vgyの低下傾きは、前段までのFET制御フローにて設定された上昇傾きΔVgy/Δtとする。IdnがIdyとほぼ等しくなった時（3714）、Vgyの低下とVgnの上昇を停止させる（3715）。その後、各FETのゲート・ドレイン間の電圧Vdsを最小化させるため、VgyとVgnを上昇させる（3716）。その時のVgyの上昇傾きは、前段までのFET制御フローにて設定された上昇傾きΔVgy/Δtとし、IdyとIdnを監視し、ΔIdy/ΔtがIdnの上昇傾きΔIdn/Δtとほぼ等しくなるように（3721、3722）、Vgnの上昇傾きΔVgn/Δtを調整する。ΔIdn/Δtが、ΔIdy/Δtより大きい場合（3725）、ΔVgn/Δtを低下させ（3726）、小さい場合、ΔVgn/Δtを増加させる（3727）。ΔIdy/ΔtとΔIdn/Δtが等しい場合は（3722）、ΔVgn/Δtを固定させ、VgyがVgaに達する時にVgy、Vgnの上昇を停止させる（3723）。この一連の制御により、各FETのドレイン電流Idy、Idnを均等に保つ。その後、図３８の処理3801へ移行する（3724）。
【００８７】
処理3714において、IdnがIdyに達しない場合、Vin2にてVinの値を取り込み（3718）、VinがVaよりも低い場合は（3719）、図９の初期状態901へ戻す（3720）。VinがVaよりも低くない場合はVgyの調整を継続する。
【００８８】
図３６の処理3604又は図３７の処理3724より、定常電流が定格の設定以内で動作している図３８に移行されると、図３０のFET制御部3002のIdanにて、FET3008に流れるドレイン電流Idnの値を電流監視3005より取り込み（3802）、Idnが設定する閾値Ith2を超えると（3803）、FET3008の限界値に近づいたと判断する。この場合、これ以上駆動するFETが存在せず、オンしているFETが破壊する恐れがある為、過電流と判断し（3805）、図９の異常停止状態904へ遷移させる（3806）。IdnがIth2を超えない場合は（3803）、正常動作と判断する（3807）。その後Vin2にて入力電圧Vinの値を取り込み（3808）、Vinが閾値Vaよりも高い場合は（3809）、処理3802に戻り、IdanにてIdnの値の取り込みを継続する。Vinが設定するVaよりも低い場合は（3809）、図９の初期状態901へ戻す（3810）。
【００８９】
図９の異常停止状態904では、図３０のメモリ3012より各FETの状態を読み込み、オン状態のFETのゲート電圧を低下させ、突入電流抑制回路を停止する。本状態はVinが低下するまで保持し、Vinが閾値Va以下となると図９の突入初期状態901に戻す。
【００９０】
このようにFETのゲート電圧を制御することで、１個のFETで突入電流を抑止した後、大電流が流れる定常状態において、ｎ個のFETの場合でもゲート電圧をそれぞれ制御することで、汎用的なFETを使用した突入保護回路の実現が可能となる。
【００９１】
以上説明した実施形態の突入電流抑制回路によれば、並列使用する汎用的なFETの特性にばらつきがあっても、突入電流と定常時の大電流に対応することができる。これにより、FETの選択肢が広がる為、回路設計時の柔軟性を持たせることができ、多様な仕様に合わせることができる。また、FETを並列使用することで、オン抵抗が低くなり、損失を低減することができる。
【符号の説明】
【００９２】
１０１：突入電流抑制制御部、１０２、１７０２、３００２：FET制御部、１０３、１０４、４０２、１７０３、１７０４、１７０５、３００３、３００４、３００５：電流監視、１０５、１０６、４０３、６０１、６０２、１７０６、１７０７、１７０８、３００６、３００７、３００８：FET、１０７、１７０９、３００９：A/D変換、１０８、１７１０、３０１０：プロセッサ、１０９、１７１１、３０１１：D/A変換、１１０、１７１２、３０１２：メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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