(57)【要約】【課題】複数の発振器の出力を加算する構成ではジッタ成分の低減が不十分である。【解決手段】本発明の発振回路は、複数の位相同期回路と第２の位相比較器と自動遅延回路と加算器と分圧器とを有し、位相同期回路は、入力基準信号と比較信号との位相の比較を行う第１の位相比較器と、第１の位相比較器の出力における不要な変動を遮断するループフィルタと、ループフィルタの出力に基づいて発振周波数を調整してクロック信号を生成する電圧制御発振装置（ＶＣＯ）とを備え、第２の位相比較器はＰＬＬの出力間の位相を比較し、出力間の位相差を小さくする制御信号を出力し、自動遅延器は制御信号に基づいて比較信号の位相を遅延させ、加算器は第２の位相比較器からの出力を合成し、分圧器は加算器からの出力を分圧する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数の位相同期回路と、第２の位相比較器と、自動遅延回路と、加算器と、分圧器とを有し、
前記位相同期回路は、
入力基準信号と比較信号との位相の比較を行う第１の位相比較器と、
前記第１の位相比較器の出力における不要な変動を遮断するループフィルタと、
前記ループフィルタの出力に基づいて発振周波数を調整してクロック信号を生成する電圧制御発振装置（ＶＣＯ）と、
を備え、
前記第２の位相比較器は、前記ＰＬＬの出力間の位相を比較し、前記出力間の位相差を小さくする制御信号を出力し、
前記自動遅延器は、前記制御信号に基づいて前記比較信号の位相を遅延させ、
前記加算器は、前記第２の位相比較器からの出力を合成し、
前記分圧器は、前記加算器からの出力を分圧する
発振回路。
【請求項２】
前記電圧制御発振装置（ＶＣＯ）は、水晶発振装置を用いた電圧制御発振装置（ＶＣＸＯ）である請求項１に記載の発振回路。
【請求項３】
前記分圧器は、薄膜抵抗を用いた抵抗分圧回路である請求項１または２に記載の発振回路。
【請求項４】
前記自動遅延器は、可変容量素子を含む時定数回路である請求項１乃至３のいずれか１項に記載の発振回路。
【請求項５】
請求項１乃至４のいずれか１項に記載の発振回路を含む発振装置。
【請求項６】
入力基準信号と比較信号との位相の比較を行い、
位相比較後の出力における不要な変動を遮断し、
不要な変動を遮断した出力に基づいて周波数を発振し、
発振した周波数を比較信号とし、
この比較信号と入力基準信号との位相差が無くなるようループ処理を行てクロック信号を生成し、
前記クロック信号を生成するステップを並列して行うことにより取得した複数の前記クロック信号間の位相差を比較し、
前記位相差が小さくなるように制御信号を出力し、
前記制御信号に基づいて前記比較信号の位相を遅延させ、
その後に、前記複数のクロック信号を合成して合成信号を生成し、
前記合成信号を分圧して出力する
発振方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路、発振装置および発振方法に関し、特に、ジッタ成分を低減した発振回路、発振装置および発振方法に関する。
【背景技術】
【０００２】
一般的に、発振回路のジッタの低減には、発振回路に含まれる位相同期回路（以後ＰＬＬと呼ぶ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）の帯域調整や、電圧制御発振装置（以後ＶＣＯと呼ぶ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）の発振周波数の高周波数化や、フラクショナルＮ型ＰＬＬ使用での周波数逓倍数の低減効果などがジッタの性質に応じて利用されている。そして、デジタルＰＬＬとアナログＰＬＬ等の直列接続など、ＰＬＬの構成方法の違いによるジッタの圧縮方法も数多くある。ここで、ジッタとは信号波形の時間的な揺らぎであり、位相雑音をオフセット周波数で積分した電力と等価である。そのため、ジッタの低減は位相雑音の低減と同義と捉えることができる。以後、位相雑音の低減に注目していく。
【０００３】
位相雑音のうち、オフセット周波数が低いところでは入力基準クロックに起因する位相雑音が支配的となる。その一方で、オフセット周波数が高いところではＶＣＯに起因する位相雑音が支配的となる。そのため、ＶＣＯの低位相雑音化が必要となる。入力基準クロックよりも位相雑音の小さいＶＣＯが、ジッタ低減のため使用されている。
【０００４】
このように、ジッタ低減のためには、ジッタの低減目標と同等かそれ以上に位相雑音の小さいＶＣＯの使用が不可欠であった。つまり、ＶＣＯの性能によって、ジッタが低減できる限界がおのずと定まっていた。そこで、数々のジッタ低減ＶＣＯの実現方法が提案されている。例えば、ＶＣＯの発振周波数を数ＧＨｚまで高めて分周することで所望の周波数を得る方法や、ＩＣに組み込まれるＶＣＯにおいてＬＣ発振回路等のジッタ生成の小さい発振装置を使用する方法などである。これらの方法が、単独であるいはこれらを組み合わせて用いられていた。
【０００５】
このような発振回路の一例が、特許文献１に記載されている。特許文献１に記載のクロック発生回路は、インバータをリング状に接続してクロックを発生するリングオシレータやＶＣＯを含むＰＬＬ回路を複数備えており、それらの出力クロックを加算器で加算して出力クロックを生成する構成とされている。加算してクロックを発生すると、発生したクロックのジッタ成分は、加算前のクロックのジッタ成分より小さくなるとされている。
【０００６】
また、別の発振回路の一例が、特許文献２に記載されている。特許文献２に記載された信号発振回路は、ＰＬＬループ内に遅延回路を備える構成とされている。その構成によって、各ＰＬＬ内の発振装置出力の位相を基準周波数入力に対して自由に設定できるとされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１４６９００号公報
【特許文献２】特開昭６１−１４６０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
先述のように、ＰＬＬの構成方法の違いによるジッタの低減方法を複数組み合わせたとしても、組み合わせの数に応じて低減効果が必ずしも増すものではなかった。すなわち、ＶＣＯの性能によって、ジッタが低減できる限界がおのずと定まっていた。そのため、さらなるジッタ低減には、ＶＣＯそのものの位相雑音性能の改良や、ＶＣＯの使い方の工夫などを図るしかなかった。
【０００９】
ここで、特許文献１に記載の発振回路の構成では、複数のリングオシレータ間やＰＬＬ間の位相関係を保つような工夫が具体的になされていない。そのため、複数のリングオシレータ間における位相のずれを調整することができないので、複数のリングオシレータからの出力の加算によるジッタ成分の低減が不十分であるという問題があった。
【００１０】
また、特許文献２に記載の信号発振回路の構成では、各ＰＬＬ内の発振装置出力の位相を自由に設定し、相互の時間関係を一定に保った周波数の異なる複数のバースト信号を発生させることとしている。係る構成により周波数安定度を増大させることはできるが、各信号におけるジッタを低減することはできなかった。
【００１１】
本発明の目的は、上述した課題である複数の発振器の出力を加算する構成ではジッタ成分の低減が不十分である、という課題を解決する低減発振回路、発振装置および発振方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の発振回路によれば、複数の位相同期回路と第２の位相比較器と自動遅延回路と加算器と分圧器とを有し、位相同期回路は、入力基準信号と比較信号との位相の比較を行う第１の位相比較器と、第１の位相比較器の出力における不要な変動を遮断するループフィルタと、ループフィルタの出力に基づいて発振周波数を調整してクロック信号を生成する電圧制御発振装置（ＶＣＯ）とを備え、第２の位相比較器はＰＬＬの出力間の位相を比較し、出力間の位相差を小さくする制御信号を出力し、自動遅延器は制御信号に基づいて比較信号の位相を遅延させ、加算器は第２の位相比較器からの出力を合成し、分圧器は加算器からの出力を分圧する。
【００１３】
本発明の発振方法によれば、入力基準信号と比較信号との位相の比較を行い、位相比較後の出力における不要な変動を遮断し、不要な変動を遮断した出力に基づいて周波数を発振し、発振した周波数を比較信号とし、この比較信号と入力基準信号との位相差が無くなるようループ処理を行てクロック信号を生成し、このクロック信号を生成するステップを並列して行うことにより取得した複数のクロック信号間の位相差を比較し、位相差が小さくなるように制御信号を出力し、制御信号に基づいて比較信号の位相を遅延させ、その後に、複数のクロック信号を合成して合成信号を生成し、合成信号を分圧して出力する。
【発明の効果】
【００１４】
本発明の発振回路、発振装置および発振方法によれば、入力クロックに対して出力クロックのジッタを低減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態に係る発振回路の構成を示すブロック図である。
【図２】本発明の第１の実施形態に係る発振回路に含まれる加算器の回路構成を示す回路図である。
【図３】本発明の第１の実施形態に係る発振回路に含まれる分圧器の回路構成を示す回路図である。
【図４】本発明の第１の実施形態に係る発振回路に含まれる自動遅延器の回路構成を示す回路図である。
【図５】本発明の第２の実施形態に係る発振回路の構成を示すブロック図である。
【図６】本発明の第１の実施形態に係る発振回路の回路特性の解析結果から求めた特性図である。
【図７】本発明の第２の実施形態に係発振回路の回路特性の解析結果から求めた特性図である。
【発明を実施するための形態】
【００１６】
次に、本発明を実施するための形態について図面を参照して説明する。なお、以下の説明では、同じ機能を有するものには同じ符号をつけ、その説明を省略する場合がある。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る発振回路の構成を示すブロック図である。３系統のＰＬＬ１Ａ〜１Ｃから構成され、各ＰＬＬはそれぞれ、第１の位相比較器１１、ループフィルタ１２、ＶＣＯ１３を備える。そして、ＰＬＬ１ＢとＰＬＬ１Ｃは、さらに自動遅延器５を備える。３系統のＰＬＬの後段には、第２の位相比較器２、加算器３、分圧器４が順に配置される。
【００１８】
個々の構成要素の動作は次の通りである。第１の位相比較器１１は、入力基準信号と比較信号との位相の比較を行う。ループフィルタ１２は、第１の位相比較器１１の出力における不要な変動を遮断する。ＶＣＯ１３は、ループフィルタ１２の出力に基づいて発振周波数を調整してクロック信号を生成する。第２の位相比較器２は、入力されたＰＬＬの出力間の位相を比較しその位相差を小さくする制御信号を出力する。自動遅延器５は、この制御信号に基づいて比較信号の位相を遅延させる。加算器３は、第２の位相比較器２からの出力を合成する。分圧器４は、加算器３からの出力を分圧し、出力信号７を出力する。
【００１９】
発振回路全体の動作は次の通りである。各ＰＬＬにおいて入力基準信号６に同期して、独立したクロック信号をそれぞれ生成する。各クロック信号は入力基準信号に同期しているが、ジッタ成分はそれぞれ独立している。従って、各ジッタ成分の合成は電力和となる。各ＰＬＬから出力された各クロック信号を、第２の位相比較器２に入力する。そこにおいて、並列接続したＰＬＬから出力されたクロック信号間の位相差を検出すると共に、後段の加算器３に対して各クロック信号を出力する。各クロック信号を加算器３に入力し、電圧加算する。各クロック信号成分の合成が電圧和となるのは、各クロック信号間に相関があるからである。合成されたクロック信号を、分圧器４で所望のレベルに分圧した後、出力信号７として出力する。一方、検出されたクロック信号間の位相差について、その位相差に応じた制御電圧を第２の位相比較器２から各ＰＬＬの自動遅延器５に出力する。制御電圧に応じた位相調整を、各ＰＬＬにおいて自動遅延器５を介して行う。この各ＰＬＬにおける位相調整によってＰＬＬ間の位相ずれを最小化する。
【００２０】
第２の位相比較器２と自動遅延器５について、より詳細に説明する。第２の位相比較器２は、ＰＬＬ１の出力クロックを基準に、ＰＬＬ２の出力クロックの位相ずれを検出する。さらに、この位相ずれの大きさに比例した電圧を第２の位相比較器２は出力する。ＰＬＬ２の自動遅延器５Ｂは、第２の位相比較器２からの出力電圧をもとに、出力クロックの位相差が最小になるように動作する。具体的には、電圧に応じて静電容量が変化することで位相の調整が行われる。ＰＬＬ３の自動遅延器５Ｃについても、同様な調整が行われる。このように、第２の位相比較器２と自動遅延器５は動作する。以上のように、本実施形態では、並列接続したＰＬＬ間の出力クロックの位相ずれを最小化し、発振回路のジッタを低減することができる。
【００２１】
次に、本実施形態の位相ずれを最小化することによるジッタ低減の動作について、数式を用いて詳細に説明する。３系統のＰＬＬの電圧出力をそれぞれＡ１、Ａ２、Ａ３とする。Ａ１〜Ａ３は式（１）〜（３）のように表すことができる。
Ａ１ = cos（ωt + a) = cosωt・cos a − sinωt・sin a      式（１）
Ａ２ = cos（ωt + b) = cosωt・cos b − sinωt・sin b      式（２）
Ａ３ = cos（ωt + c) = cosωt・cos c − sinωt・sin c      式（３）
ここで、ａ、ｂ、ｃはＰＬＬのジッタ成分に相当する位相差である。また、ωはクロック周波数である。これらを加算すると次式となる。
Ａ１+Ａ２+Ａ３= cosωt・（cos a +cos b +cos c)−sinωt・（sin a +sin b +sin c)
式（４）
ここで、各ＰＬＬ間の位相ずれが最小となるように調整できている場合、ジッタ成分に相当する位相差ａ、ｂ、ｃはゼロ近傍の値となる。従って、cosａ=1、sinａ=ａと近似することができる。この近似を式（４）に適用すると次式となる。
Ａ１+Ａ２+Ａ３=3・cos ωt −（a + b + c)・sinωt      式（５）
続いて、分圧回路を用いた場合を検討する。つまり、出力レベルＡ０が入力レベルＡ１+Ａ２+Ａ３と同等となるよう、電圧振幅を１／３に分圧する。そうすると式（５）は次式となる。
Ａ０=（Ａ１+Ａ２+Ａ３)／３ = cos ωt−（a+b+c)／３・sinωt      式（６）
ここで、各ＰＬＬのジッタ成分は独立しており、その分布が平均値ゼロで、標準偏差σa、σb、σcの正規分布であるとする。この場合、これらを加算した分布の標準偏差は、各標準偏差の相乗平均となる。従って、式（６）の出力ＡＯのジッタ分布の標準偏差は、
（σa2+σb2+σc2）0.5／３      式（７）
となる。ここで、σa=σb=σc=σとすると、式（７）は、σ／３0.5となる。すなわち、σの１／√3である。つまり、合成前のジッタ分布の標準偏差σが、合成することによって標準偏差σ／√3となっている。すなわち、ジッタ分布が１／√3（≒０．５７７）に圧縮されている。以上のようにジッタが低減されることがわかる。
【００２２】
発振回路においては、回路内部の各種ばらつきやノイズ発生等のため、期待した特性が得られない場合がある。並列接続したＰＬＬの出力クロック間で位相がずれると、定常位相誤差分が発生し、ジッタの増加およびクロック品質を落とすことになる。本実施形態による発振回路では、定常位相誤差を取り除いた状態で出力クロックを合成しているので、これらの問題を回避することができる。以上のように、ジッタ低減できる効果がある。続いて、発振回路を構成する各機器の動作について詳細に説明する。
【００２３】
図２は、加算器３を構成する加算回路３０の構成の一例である。オベアンプと抵抗を使用した回路である。加算回路３０の入力部の抵抗Ｒａ、Ｒｂ、Ｒｃをそれぞれ同値とし、帰還抵抗Ｒfも同値とする場合について例にとる。この場合、加算回路３０における出力Ｖ０は、各入力電圧Ｖ１、Ｖ２、Ｖ３を使って、式（７）のように表すことができる。
【００２４】
Ｖ０ ＝ −（Ｖ１+Ｖ２+Ｖ３)       式（７）
ここで、出力Ｖ０の符号はマイナスであり、入力に対して出力した信号の位相が反転することを意味する。なお、この位相反転はジッタ低減の性能には関与しない。
【００２５】
図３は、分圧器４を構成する分圧回路４０の構成の一例である。抵抗を用いた分圧回路である。分圧回路４０に入力された電圧Ｖinは抵抗Ｒ１、Ｒ２によって抵抗分圧され、次式（８）に示すような電圧Ｖoutが出力される。
【００２６】
Ｖout  ＝  Ｒ２ ／（Ｒ１＋Ｒ２）・Ｖin      式（８）
Ｒ１の抵抗値がＲ２の抵抗値の２倍とする場合について例にとる。この場合、式（８）よりＶout＝１／３Ｖinとなって、入力電圧は三分の一に分圧される。
【００２７】
なお、加算回路３０や分圧回路４０を構成する部品の選択の際には、発振回路内部から発生する雑音の影響を極力避けることが望まれる。そのため、オペアンプは低雑音タイプを使用することが好ましい。また、抵抗は薄膜抵抗を使用することが好ましい。薄膜抵抗の使用によっても熱雑音の発生は避けられないが、流れる電流の大きさに応じて発生するフリッカー雑音（１／ｆ雑音）は低くすることができる。特に、分圧回路４０の抵抗にとって、発振回路内部から発生する雑音を抑えるのに薄膜抵抗は不可欠である。
【００２８】
図４は、自動遅延器５を構成する自動遅延回路５０の構成の一例である。抵抗とコンデンサとからなる時定数回路である。コンデンサの一部には、可変容量ダイオード５１を使用する。第２の位相比較器２から出力される位相ずれに応じた直流電圧によって、時定数が変化するように動作する。この時定数の変化を受けて、ＰＬＬ内の帰還クロック波形の立ち上がり時間が変わる。その結果、ＰＬＬ内の第１の位相比較器１１が一定の閾値電圧でこの立ち上がりを検出すると、位相遅延が制御できることとなる。なお、この一例は、クロック信号の周期の１／１０程度の遅延量制御を想定したものである。他にも位相遅延量に応じた種々の回路構成が可能である。
【００２９】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る発振回路の構成を示すブロック図である。図５に示すブロック図の構成と図１に示すブロック図の構成との差異は、入力基準信号の周波数精度とＶＣＯの周波数精度にある。すなわち、本実施形態では、入力基準信号として、水晶発振装置を用いた低ジッタ信号を用いている。また、ＶＣＯとして、水晶発振装置に可変容量素子を追加して周波数可変としたＶＣＸＯ１４を用いている。その他の構成は図１に示す発振回路と同等である。図５に示すブロック図の構成の特性の説明に先立って、図１に示すブロック図の構成の特性の説明を次に行う。
【００３０】
図６は、位相雑音とＰＬＬのオフセット周波数との関係を説明するための図である。入力基準信号よりも小さい位相雑音特性を有するＶＣＯ（ＶＣＯ１３）を使用した場合である（図１に示すブロック図の構成）。第１の実施形態の発振回路に入力した入力基準信号の位相雑音特性は点線であり、ＶＣＯの位相雑音特性は一点鎖線のように表される。各ＰＬＬからの出力の位相雑音特性は、破線のようになる。すなわち、ＰＬＬのループ帯域よりも低いオフセット周波数側では入力基準信号の位相雑音特性に従い、高いオフセット周波数側ではＶＣＯの位相雑音特性に従う。つまり、各ＰＬＬからの出力の位相雑音レベルは、入力基準信号の位相雑音レベルよりも、オフセット周波数の高い側においてＶＣＯとＰＬＬ構成によって低減される。
【００３１】
この位相雑音の特性カーブは各ＰＬＬ間で基本的に同等であるが、各ＰＬＬからの出力の位相雑音は相関性がなく互いに独立である。各ＰＬＬ間の位相差が最小となるよう調整された状態で、各ＰＬＬからの出力が足し合わされそして分圧されると、合成後の出力の位相雑音は全体的に低減された特性となる（実線）。つまり、各ＰＬＬ合成後の出力信号は、ＰＬＬ単体の出力信号よりも、オフセット周波数の全域に渡って、位相雑音のレベルが一定値低減した特性となる。各ＰＬＬ間の位相差が無い理想的な状態において、各ＰＬＬ出力の合成による位相雑音レベル低減の効果は最大となる。なお、ＰＬＬのループ帯域よりも高いオフセット周波数側においては、位相雑音のレベル低減が飽和している。すなわち、合成後の出力信号（実線）が高いオフセット周波数側で一定値に飽和している。これは、回路の熱雑音等のノイズフロアが見えてきているためである（位相雑音レベルの低減限界）。続いて、図５に示した第２の実施形態による発振回路の場合について説明する。
【００３２】
図７は、水晶発振装置を用いた入力基準信号と、水晶発振装置を用いたＶＣＯであるＶＣＸＯ（ＶＣＸＯ１４）を適用した場合の位相雑音とＰＬＬのオフセット周波数との関係を説明するための図である。この場合、入力基準信号の位相雑音レベルは、低いオフセット周波数側においてもＶＣＯの位相雑音レベルと同等に低いレベルとなる。すなわち、入力基準信号の位相雑音特性とＶＣＯの位相雑音特性とが等しくなる。この場合、ＰＬＬ構成による位相雑音の低減は限界となっている。つまり、各ＰＬＬからの出力の位相雑音特性は、入力基準信号およびＶＣＯの位相雑音特性と等しくなる。
【００３３】
各ＰＬＬからの出力が足し合わされそして分圧されると（実線）、ＰＬＬ単体の出力信号（破線）よりも、位相雑音はオフセット周波数の全域に渡って低減された特性となる。そして、位相雑音レベルは、図１に示した第１の実施形態による発振回路の構成の場合よりも低くなる（オフセット周波数の低い側で顕著）。なお、オフセット周波数の高い側において位相雑音のレベル低減が一定値に飽和しているのは、回路の熱雑音等のノイズフロアが見えてきているためである。以上のように、各ＰＬＬ間の位相差が無い理想的な状態において、各ＰＬＬ出力の合成による位相雑音レベル低減の効果が最大となるのに加えて、水晶発振装置を用いた入力基準信号およびＶＣＯの使用により、より一層の位相雑音の低減を図ることができる。
【００３４】
本発明は、クロックを使用するすべての電子機器で利用できる。特に、関連する技術において、ＰＬＬのジッタ低減では不十分で、さらなる低ジッタクロックを要求する分野での利用に適している。例えは、通信回線から再生したクロックのジッタの低減、低ジッタクロックが求められる高速シリアル伝送用のリファレンスクロック等への利用に適している。本発明は、本発明の発振回路を含む発振装置や、本発明の発振回路で行われる発振動作に基づく発振方法であってもよい。
【００３５】
なお、ＰＬＬの構成するループの中に、ＶＣＯの出力周波数を分周する分周器を設けてもよい。また、入力基準信号に用いる水晶発振装置として、温度センサから導出した補償電圧をＶＣＯの制御系に反映したＴＣＸＯや、発振回路全体を恒温槽に封じ込めたＯＣＸＯを用いてもよい。また、第２の位相比較器、加算器、分圧器を個別に設けるほか、いくつかに組み合わせて設けてもよい。
【００３６】
本発明は上記実施形態に限定されることはなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。
【符号の説明】
【００３７】
１、１Ａ、１Ｂ、１Ｃ    ＰＬＬ
１１、１１Ａ、１１Ｂ、１１Ｃ    第１の位相比較器
１２、１２Ａ、１２Ｂ、１２Ｃ    ループフィルタ
１３、１３Ａ、１３Ｂ、１３Ｃ    ＶＣＯ
１４、１４Ａ、１４Ｂ、１４Ｃ    ＶＣＸＯ
２    第２の位相比較器
３    加算器
４    分圧器
５、５Ｂ、５Ｃ    自動遅延器
６    入力基準信号
７    出力信号
３０    加算回路
４０    分圧回路
５０    自動遅延回路
５１    可変容量ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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