(57)【要約】【課題】制御端子と主端子とを有する半導体装置において、制御電流と出力電流との間の磁気結合を抑制する。【解決手段】この半導体装置は、スイッチング素子と、素子と電気的に接続された複数のパッドと、を有する半導体チップと、各パッドと電気的に接続された複数のリード端子と、を備える。リード端子は、スイッチング素子のオンオフの制御に用いられる制御端子と、スイッチング素子がオン状態において電流が流れる主端子と、を有する。  そして、制御端子に流れる制御電流の電流経路における寄生インダクタンスＬｇと、主電流の電流経路における寄生インダクタンスＬｏと、これらインダクタンスによる相互インダクタンスＭｓと、により規定される結合係数ｋが−３％≦ｋ≦２％の範囲にある。【選択図】図１
2015015301.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子が形成されており、前記スイッチング素子と電気的に接続された複数のパッド（Ｐ）を有する半導体チップ（１０，７０，７５，１００ａ〜１００ｆ）と、
各パッドと電気的に接続された複数のリード端子（Ｔ１，Ｔ２）と、
を備え、
前記リード端子は、
前記スイッチング素子のオンオフの制御に用いられる制御端子（Ｔ１）と、
前記スイッチング素子のオン時に電流が流れる主端子（Ｔ２）と、
を有し、
前記制御端子は、前記スイッチング素子のオン時に、前記半導体チップを介して互いの間を制御電流が流れる第１端子（１１ｇ，７１ｇ，７６ｇ，１１０ｇ）および第２端子（１２ｋ，７２ｋ，７７ｋ，１２０ｋ）を有し、
前記主端子は、前記スイッチング素子のオン時に、前記半導体チップを介して互いの間を主電流が流れる第３端子（２１，８５）および第４端子（３１，８７）を有し、
前記制御電流の電流経路における寄生インダクタンスＬｇと、前記主電流の電流経路における寄生インダクタンスＬｏと、これらインダクタンスによる相互インダクタンスＭｓと、により、
ｋ＝Ｍｓ／（Ｌｇ×Ｌｏ）１／２
のように規定される結合係数ｋが、−３％≦ｋ≦２％とされていることを特徴とする半導体装置。
【請求項２】
ｘ方向と、ｘ方向に直交するｙ方向と、ｘ方向とｙ方向により規定されるｘｙ平面に直交するｚ方向を定義すると、
前記第１端子および前記第２端子は、ｘｙ平面に沿う同一平面上において、互いに離間して配置され、
前記第３端子および前記第４端子は、ｚ座標が互いに異なり、ｘｙ平面に正投影したとき、互いに隙間なく隣り合うことように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ｘ方向と、ｘ方向に直交するｙ方向と、ｘ方向とｙ方向により規定されるｘｙ平面に直交するｚ方向を定義すると、
前記第３端子および前記第４端子は、ｘｙ平面に沿う同一平面上において、互いに離間して配置され、
前記第１端子および前記第２端子は、ｚ座標が互いに異なり、ｘｙ平面に正投影したとき、互いに隙間なく隣り合うことように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
ｘ方向と、ｘ方向に直交するｙ方向と、ｘ方向とｙ方向により規定されるｘｙ平面に直交するｚ方向を定義すると、
前記第１端子および前記第２端子は、ｘｙ平面に沿う同一平面上において、互いに離間して配置され、
前記第３端子および前記第４端子は、ｚ座標が互いに異なり、ｘｙ平面に正投影したとき、互いにオーバーラップするように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
ｘ方向と、ｘ方向に直交するｙ方向と、ｘ方向とｙ方向により規定されるｘｙ平面に直交するｚ方向を定義すると、
前記第３端子および前記第４端子は、ｘｙ平面に沿う同一平面上において、互いに離間して配置され、
前記第１端子および前記第２端子は、ｚ座標が互いに異なり、ｘｙ平面に正投影したとき、互いにオーバーラップするように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記パッドと、対応する前記リード端子とを電気的に接続するボンディングワイヤ（１１ｗ，１２ｗ，１３ｗ）を備え、
ｘ方向と、ｘ方向に直交するｙ方向と、ｘ方向とｙ方向により規定されるｘｙ平面に直交するｚ方向を定義すると、
前記第３端子および前記第４端子は、ｘｙ平面に沿う同一平面上において、ｘ方向に離間するとともに、前記半導体チップからｙ方向に延びて配置され、
前記第１端子および前記第２端子は、ｘｙ平面に沿う同一平面上に配置され、これらと対応する前記パッドとを接続する前記ボンディングワイヤが、ｘｙ平面に正投影したとき、少なくとも一箇所において交差するように配置されることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記スイッチング素子は絶縁ゲートバイポーラトランジスタであり、
前記第１端子は前記絶縁ゲートバイポーラトランジスタのゲートに電気的に接続されたゲート端子であり、
前記第２端子は前記絶縁ゲートバイポーラトランジスタのエミッタに電気的に接続されたケルビンエミッタ端子であり、
前記第３端子は前記絶縁ゲートバイポーラトランジスタのエミッタに電気的に接続されたエミッタ端子であり、
前記第４端子は前記絶縁ゲートバイポーラトランジスタのコレクタに電気的に接続されたコレクタ端子であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御端子と主端子をそれぞれ複数有する半導体装置に関する。
【背景技術】
【０００２】
一般に、電力変換や制御等のパワーエレクトロニクス分野において使用されるパワースイッチング素子は、その端子として、素子のオンオフを制御する制御端子と、オンオフにより電流が流れる主端子と、を有する。
【０００３】
特許文献１には、パワースイッチング素子としての絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が記載されている。このＩＧＢＴは、制御端子としてのゲート端子およびケルビンエミッタ端子を有し、主端子としてのエミッタリードおよびコレクタリードを有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−９１６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年、パワースイッチング素子の駆動周波数が高周波化しつつあり、端子間の磁気結合に起因するサージが問題となってきている。
【０００６】
例えば、上記ＩＧＢＴにおいて、ゲート端子に電圧を印加して素子をオン状態とするとき、コレクタリードとエミッタリードとの間を流れる主電流の電流経路まわりに磁束が誘起される。この磁束の変化を妨げるように、ゲート端子とケルビンエミッタ端子との間に誘導起電力を生じ、ゲート端子に印加される電圧が変動する。
【０００７】
例えば、ゲート端子に印加される電圧が素子をオンさせる側に増加すると、主電流が所望の電流値よりも増加してしまう。とくに、ゲート端子の電圧を一定に保持するためのフィードバック回路を備えた構成である場合には、主電流による誘導起電力と、フィードバック回路による電圧制御によって、主電流が増加と減少を繰り返して発振する虞がある。
【０００８】
逆に、ゲート端子に印加される電圧が素子をオフさせる側に減少すると、十分な主電流が得られない。換言すれば、十分な主電流を得るまでに、より長い時間を要してしまう虞がある。つまり、ＩＧＢＴの応答速度に遅延が発生してしまう虞がある。
【０００９】
本発明は、上記問題点を鑑みてなされたものであり、制御端子と主端子とを有する半導体装置において、制御電流と出力電流との間の磁気結合を抑制することを目的とする。
【課題を解決するための手段】
【００１０】
ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲及びこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。
【００１１】
上記目的を達成するために、本発明は、スイッチング素子が形成されており、スイッチング素子と電気的に接続された複数のパッド（Ｐ）を有する半導体チップ（１０，７０，７５，１００ａ〜１００ｆ）と、各パッドと電気的に接続された複数のリード端子（Ｔ１，Ｔ２）と、を備え、リード端子は、スイッチング素子のオンオフの制御に用いられる制御端子（Ｔ１）と、スイッチング素子のオン時に電流が流れる主端子（Ｔ２）と、を有し、制御端子は、スイッチング素子のオン時に、半導体チップを介して互いの間を制御電流が流れる第１端子（１１ｇ，７１ｇ，７６ｇ，１１０ｇ）および第２端子（１２ｋ，７２ｋ，７７ｋ，１２０ｋ）を有し、主端子は、スイッチング素子のオン時に、半導体チップを介して互いの間を主電流が流れる第３端子（２１，８５）および第４端子（３１，８７）を有し、制御電流の電流経路における寄生インダクタンスＬｇと、主電流の電流経路における寄生インダクタンスＬｏと、これらインダクタンスによる相互インダクタンスＭｓと、により、
ｋ＝Ｍｓ／（Ｌｇ×Ｌｏ）１／２
のように規定される結合係数ｋが、−３％≦ｋ≦２％とされていることを特徴としている。
【００１２】
ところで、以降の説明において、結合係数ｋの正負の符号は、ＩＧＢＴチップ１０がオンになった直後の、誘導電流が生じていない状態において、主電流により生じる磁束の向きが、制御電流により生じる磁束の変化を相殺する方向である場合を負とし、その逆の場合を正とする。
【００１３】
結合係数ｋが、−３％≦ｋ≦２％とされていることにより、主電流の電流経路と、制御電流の電流経路との磁気結合を十分に抑制することができる。すなわち、素子がオフ状態からオン状態に至る過渡期において、主電流の変動に起因する、制御電流の電流経路に生じる誘導起電力を小さくできる。このため、制御端子に印加される電圧の変動を抑制できる。したがって、所望の値よりも主電流が増加してしまうオーバーシュートや、スイッチング素子の応答速度の遅延を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態にかかる半導体装置の概略構成を示す平面図である。
【図２】図１におけるＩＩ−ＩＩ線に沿う断面を示す断面図である。
【図３】半導体装置およびその周辺回路の等価回路図である。
【図４】主電流の時間変化を、結合係数別に示したグラフである。
【図５】結合係数ｋが負の場合において、誘導起電力の生じる方向を示した図である。
【図６】結合係数ｋが負の場合において、結合係数ｋに対するオーバーシュート倍率を示したグラフである。
【図７】結合係数ｋが正の場合において、誘導起電力の生じる方向を示した図である。
【図８】結合係数ｋが負の場合において、結合係数ｋに対する遅延時間を示したグラフである。
【図９】第２実施形態にかかる半導体装置の概略構成を示す平面図である。
【図１０】図９におけるＸ−Ｘ線に沿う断面を示す断面図である。
【図１１】第３実施形態にかかる半導体装置の概略構成を示す平面図である。
【図１２】図１１におけるＸＩＩ−ＸＩＩ線に沿う断面を示す断面図である。
【図１３】第４実施形態にかかる半導体装置の概略構成を示す平面図である。
【図１４】制御電流の電流経路を示す図である。
【図１５】第５実施形態にかかる半導体装置の概略構成を示す平面図である。
【図１６】半導体装置の等価回路図である。
【図１７】第６実施形態にかかる半導体装置の概略構成を示す平面図である。
【図１８】図１７におけるＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面を示す断面図である。
【図１９】半導体装置の等価回路図である。
【図２０】第７実施形態にかかる半導体装置の概略構成を示す平面図である。
【図２１】半導体装置の等価回路図である。
【図２２】第８実施形態にかかる半導体装置の概略構成を示す平面図である。
【図２３】その他実施形態にかかる半導体装置の概略構成を示す平面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。また、方向として、ｘ方向と、ｘ方向に直交するｙ方向と、ｘ方向とｙ方向により規定されるｘｙ平面に垂直なｚ方向を定義する。
【００１６】
（第１実施形態）
最初に、図１〜図８を参照して、本実施形態に係る半導体装置の概略構成および作用効果について説明する。
【００１７】
図１に示すように、半導体装置１０００は、ＩＧＢＴチップ１０、ヒートシンク２０，３０、リード端子としての制御端子Ｔ１（１１ｇ，１２ｋ，１３ｓ）、および、主端子Ｔ２（２１，３１）を備えている。また、図２に示すように、後述の第２ヒートシンク３０とＩＧＢＴチップ１０との間を仲介するスペーサ４０を備えている。そして、上記した構成要素は、制御端子１１ｇ，１２ｋ，１３ｓ、および、主端子２１，３１それぞれの一部が外部の突出するように封止樹脂体５０によりモールドされている。なお、図１においては、封止樹脂体５０内部の構成要素を図示するため、封止樹脂体５０自体を破線で図示している。
【００１８】
ＩＧＢＴチップ１０は、ｘｙ平面に沿う平面形状が矩形の平板状を成している。このＩＧＢＴチップ１０にはスイッチング素子として絶縁ゲートバイポーラトランジスタが形成されている。また、ＩＧＢＴチップ１０は、図２に示すように、ｚ方向に直交する一面１０ａにパッドＰとして、ゲート電極１１、ケルビンエミッタ電極１２、電流センス電極１３、および、エミッタ電極１４を有している。ゲート電極１１は、図示しないゲート配線を介して絶縁ゲートバイポーラトランジスタのゲートに電気的に接続された外部接続用の電極である。ケルビンエミッタ電極１２は、図示しないケルビンエミッタ配線を介して絶縁ゲートバイポーラトランジスタのエミッタに電気的に接続された外部接続用の電極である。また、電流センス電極１３およびエミッタ電極１４は、図示しない絶縁ゲートバイポーラトランジスタのエミッタに電気的に接続された外部接続用の電極である。
【００１９】
とくに、ゲート電極１１、ケルビンエミッタ電極１２、電流センス電極１３は、一面１０ａ上、すなわちｘｙ平面に沿う同一平面上において、ｘ方向に互いに離間しつつ並んで配置されている。そして、これらの電極１１，１２，１３は、それぞれ、ボンディングワイヤ１１ｗ，１２ｗ，１３ｗを介して制御端子であるゲート端子１１ｇ、ケルビンエミッタ端子１２ｋ、電流センス端子１３ｓに電気的に接続されている。本実施形態において、ゲート端子１１ｇ、ケルビンエミッタ端子１２ｋ、電流センス端子１３ｓは、図１に示すように、ｘｙ平面に沿う同一平面上において、ｘ方向に互いに離間しつつ並んで配置され、それぞれがＩＧＢＴチップ１０から同一のｙ方向に延設されている。そして、これらの端子１１ｇ，１２ｋ，１３ｓは、封止樹脂体５０から一部が突出している。なお、ゲート端子１１ｇには、後述するゲート駆動回路１１００が接続されている。そして、ゲート駆動回路１１００は、ゲート端子１１ｇに対して、絶縁ゲートバイポーラトランジスタを駆動させるための電圧を供給する。
【００２０】
さらに、ＩＧＢＴチップ１０は、図２に示すように、一面１０ａと反対の裏面１０ｂにパッド（Ｐ）としてのコレクタ電極１５を有している。コレクタ電極１５は、導電性の接着材４１を介して第１ヒートシンク２０に電気的かつ機械的に接続されている。上記したエミッタ電極１４は、導電性の接着材４２を介してスペーサ４０に電気的かつ機械的に接続されている。スペーサ４０は導電性の接着材４３を介して第２ヒートシンク３０に電気的かつ機械的に接続されている。すなわち、第１ヒートシンク２０、ＩＧＢＴチップ１０、スペーサ４０および第２ヒートシンク３０はｚ方向に積層配置されている。なお、導電性の接着材４１，４２，４３は、例えば、はんだを採用することができる。
【００２１】
第１ヒートシンク２０は、ｘｙ平面に沿う面において、コレクタ電極１５に対向する面と反対の面２０ａが封止樹脂体５０から外部に露出され、放熱の機能を奏する。加えて、第１ヒートシンク２０は、主端子としてのコレクタ端子２１と一体的に接続され、コレクタ電極１５とコレクタ端子２１とを電気的に接続している。
【００２２】
第２ヒートシンク３０は、ｘｙ平面に沿う面において、スペーサ４０に対向する面と反対の面３０ａが封止樹脂体５０から外部に露出され、放熱の機能を奏する。加えて、第２ヒートシンク３０は、主端子としてのエミッタ端子３１に一体的に接続されている。エミッタ電極１４とエミッタ端子３１は、第２ヒートシンク３０およびスペーサ４０を介して電気的に接続されている。
【００２３】
上記したように、本実施形態におけるコレクタ端子２１およびエミッタ端子３１は、図１および図２に示すように、ｚ座標が互いに異なって配置されている。コレクタ端子２１およびエミッタ端子３１は、ｙ方向であって、制御端子１１ｇ，１２ｋ，１３ｓの延設方向とは反対方向に、ＩＧＢＴチップ１０から延設されている。そして、ｘｙ平面に正投影したとき、互いの端子間距離が零になるように配置されている。すなわち、互いに隙間なく隣り合って配置されている。
【００２４】
本実施形態に係る半導体装置１０００およびその周辺回路の等価回路を図３に示す。なお、ゲート端子１１ｇには、ゲート端子１１ｇに所定の電圧を印加するためのゲート駆動回路１１００が接続されている。
【００２５】
ケルビンエミッタ端子１２ｋはゲート端子１１ｇに流れる制御電流の帰還回路として機能させるための端子である。すなわち、ゲート端子１１ｇに電圧が印加されると、ゲート端子１１ｇとケルビンエミッタ端子１２ｋとの間に制御電流が流れ、制御電流の電流経路が形成される。電流センス端子１３ｓは、エミッタ端子３１に流れる主電流の一部を取り出して測定するための端子である。なお、ゲート端子１１ｇは、特許請求の範囲における第１端子に対応している。また、ケルビンエミッタ端子１２ｋは、それぞれ、特許請求の範囲における第２端子に対応している。
【００２６】
なお、コレクタ端子２１とエミッタ端子３１との間には電圧が印加される。例えば、コレクタ端子２１に６５０Ｖが印加され、エミッタ端子３１をＧＮＤとされる。そして、ゲート端子１１ｇに所定の電圧が印加されると、コレクタ端子２１とエミッタ端子３１との間に主電流が流れ、主電流の電流経路が形成される。すなわち、コレクタ端子２１は、特許請求の範囲における第３端子に対応している。また、エミッタ端子３１は、特許請求の範囲における第４端子に対応している。
【００２７】
ゲート駆動回路１１００は、電圧印加部１２００と電圧フィードバック回路１３００とを備えている。ゲート駆動回路１１００は、ゲート端子１１ｇに対して一定の電圧を印加するための回路である。電圧印加部１２００は所定の電圧を出力する回路である。電圧フィードバック回路１３００は、ゲート端子１１ｇの電位をリアルタイムでモニタリングしている。そして、当該電位が所定の閾値を上回ったり、あるいは、下回ったりした場合に、電圧印加部１２００が出力する電圧を変更させ、ゲート端子１１ｇに印加される電圧が一定になるようにしている。すなわち、電圧フィードバック回路１３００は、ゲート端子１１ｇに印加される電圧を所定の電圧に保持させるための回路である。
【００２８】
ところで、ゲート端子１１ｇにＩＧＢＴチップ１０をオン状態にするための所定の電圧が印加されると、上記したように、ゲート端子１１ｇとケルビンエミッタ端子１２ｋとの間には制御電流が流れる。この制御電流の電流経路には、経路の形状に依存した寄生インダクタンスＬｇが存在する。また、コレクタ端子２１とエミッタ端子３１との間には主電流が流れる。この主電流の電流経路にも、経路の形状に依存した寄生インダクタンスＬｏが存在する。そして、これら２つのインダクタンスＬｇ，Ｌｏは、これらインダクタンスＬｇ，Ｌｏ間の相互インダクタンスＭｓに応じた磁気結合を生じる。とくに、本実施形態のような絶縁ゲートバイポーラトランジスタはパワー半導体素子であり、主電流が制御電流に対して極めて大きい。このため、主電流周りの磁束の変化により、制御電流の電流経路に生じる誘導起電力の影響を無視できない。すなわち、主電流周りの磁束が変化すると、制御電流の電流経路に誘導起電力が生じ、ゲート端子１１ｇの電位が変動する。ゲート端子１１ｇの電位が変動すると、これに応じて主電流の大きさが変動してしまう。
【００２９】
主電流と制御電流との間の磁気結合の度合いは、それぞれの寄生インダクタンスＬｏ，Ｌｇ、および、これらの間の相互インダクタンスＭｓにより規定される結合係数ｋ＝Ｍｓ／（Ｌｇ×Ｌｏ）１／２を用いて定量化することができる。結合係数ｋの絶対値が大きいほど、磁気結合が強いことを示す。
【００３０】
なお、以降の説明において、結合係数ｋの正負の符号は、ＩＧＢＴチップ１０がオンになった直後の、誘導電流が生じていない状態において、主電流により生じる磁束の向きが、制御電流により生じる磁束を相殺する方向である場合を負とし、その逆の場合を正とする。
【００３１】
図４は、主電流の時間変化を示している。ここで、主電流とは、コレクタ端子２１からエミッタ端子３１に向かって流れる電流を指す。なお、図４には、結合係数ｋを変数として、−５％から５％までを１％刻みでシミュレーションした結果を示している。
【００３２】
先ず、図４〜図６を参照して、結合係数ｋが負である場合について説明する。
【００３３】
コレクタ端子２１からエミッタ端子３１に流れる主電流（図４中、Ｉｃと示す）により生じる主磁束Ｂｏは、右ねじの法則に従って図５にＢｏと示す方向に発生する。これを相殺するための制御磁束Ｂｇは、図５にＢｇと示す方向になる。すなわち、制御磁束Ｂｇを生じさせるために、ゲート端子１１ｇからケルビンエミッタ端子１２ｋに向かって制御電流が流れる。換言すれば、結合係数が負のとき、コレクタ端子２１からエミッタ端子３１に流れる主電流が増加すると、誘導起電力のために、ゲート端子１１ｇの電位は上昇する。
【００３４】
ゲート１１ｇの電位が上昇すると、主電流の値が大きくなる。すなわち、ＩＧＢＴチップ１０がオンしてから十分時間が経過した後の主電流の定常値Ｉｓに対して、瞬間の主電流の値が大きくなり、図４中のＡに示すオーバーシュートを生じる。
【００３５】
誘導起電力のため、ゲート端子１１ｇが過充電の状態になると、電圧フィードバック回路１３００により、ゲート端子１１ｇの電位を下げる作用が働く。このため、主電流が減少する。主電流が減少する方向に変動すると、ケルビンエミッタ端子１２ｋからゲート端子１１ｇに電流を流そうとする誘導起電力を生じ、ゲート端子１１ｇの電位がさらに減少する。すなわち、図４中のＢに示すように、主電流の定常値Ｉｓに対して、瞬間の主電流の値が小さくなる。
【００３６】
ゲート端子１１ｇの電位が所定の値を下回ると、電圧フィードバック回路１３００により、ゲート端子１１ｇの電位を上げる作用が働く。このため、主電流が増加する。この主電流の増加が、再びゲート端子１１ｇの電位の上昇を誘起する。これにより、図４中のＣに示すように、主電流の定常値Ｉｓに対して、瞬間の主電流の値が大きくなる。
【００３７】
このように、結合係数ｋが負である場合にあっては、主電流の発振現象を生じる。図４に示すように、この発振現象は、結合係数ｋの絶対値が大きいほど、その振幅が大きくなる。換言すると、結合係数ｋの絶対値が大きいほどオーバーシュートの量が大きくなる。図６は、結合係数ｋに対するオーバーシュート倍率を示している。オーバーシュート倍率とは、主電流の定常値Ｉｓに対する、主電流がオーバーシュートを起こした際の最大値Ｉｍａｘの比を２乗した値である。図６によれば、結合係数ｋを−３％以上とすることにより、オーバーシュートを抑制することができる。
【００３８】
次に、図４、図７および図８を参照して、結合係数ｋが正である場合について説明する。
【００３９】
図７に示す構成は、結合係数ｋが正である場合について説明するため、上記した構成に対して、ゲート端子１１ｇとケルビンエミッタ端子１２ｋの位置が入れ替えられた構成となっている。
【００４０】
コレクタ端子２１からエミッタ端子３１に流れる主電流により生じる主磁束Ｂｏは、右ねじの法則に従って図７にＢｏと示す方向に発生する。これを相殺するための制御磁束Ｂｇは、図７にＢｇと示す方向になる。すなわち、制御磁束Ｂｇを生じさせるために、ケルビンエミッタ端子１２ｋからゲート端子１１ｇに向かって制御電流が流れる。換言すれば、結合係数が正のとき、コレクタ端子２１からエミッタ端子３１に流れる主電流が増加すると、ゲート端子１１ｇの電位が減少する方向に誘導起電力が生じる。結合係数ｋが大きいほど誘導起電力は大きくなる。したがって、結合係数ｋが大きいほどゲート端子１１ｇに所定の電圧が印加されにくい状態となる。このため、主電流が定常値Ｉｓに至るまでに遅延を生じてしまう。
【００４１】
図８は、結合係数ｋに対する遅延時間を示したグラフである。遅延時間とは、図４中に示すように、主電流が初めて定常値Ｉｓとなる時間に関し、ｋ＝０％の理想状態における時間ｔ０と、所定の結合係数ｋの場合における時間ｔｋとの差を２乗した値である。なお、図４では、ｋ＝１％の場合のｔｋ−ｔ０を図示している。図８によれば、結合係数ｋを２％以下とすることにより、主電流が定常値Ｉｓに至るまでの遅延を抑制することができる。すなわち、スイッチング素子の応答速度の遅延を抑制することができる。
【００４２】
以上より、結合係数ｋについて、−３％≦ｋ≦２％の範囲とすることにより、主電流のオーバーシュート、および、スイッチング素子の応答速度の遅延を抑制することができる。
【００４３】
本実施形態における半導体装置１０００は、上記したように、コレクタ端子２１およびエミッタ端子３１が、制御端子１１ｇ，１２ｋ，１３ｓの延設方向とは逆のｙ方向に延設され、ｘｙ平面に投影したときに互いの端子間距離が零になるように配置されている。このため、コレクタ端子２１からＩＧＢＴチップ１０を経由してエミッタ端子３１に流れる主電流の電流経路を、１回巻きのコイルと見なしたとき、主磁束Ｂｏが鎖交する面積をほぼ零とすることができる。すなわち、主電流の電流経路に起因する主磁束Ｂｏの強度をほぼ零とすることができ、結合係数ｋをほぼ零とすることができる。したがって、主電流のオーバーシュート、および、スイッチング素子の応答速度の遅延を抑制することができる。
【００４４】
（第２実施形態）
図９に示すように、本実施形態における半導体装置１０００は、第１実施形態に対して、コレクタ端子２１とエミッタ端子３１とが、これらの端子２１，３１をｘｙ平面に正投影したときに、完全にオーバーラップするように形成されている。
【００４５】
この構成においては、図１０に示すように、主電流の電流経路周りに生じる主磁束Ｂｏは、ｘｙ平面に平行に形成される。一方、ゲート端子１１ｇとケルビンエミッタ端子１２ｋは、ｘｙ平面に沿う同一平面上に配置されているため、制御電流の電流経路がｘｙ平面に略平行に形成される。すなわち、出磁束Ｂｏと制御電流の電流経路が略平行となる。このため、制御電流の電流経路を１回巻きのコイルと見なしたとき、主磁束Ｂｏが制御電流の電流経路に鎖交しないようにできる。これにより、制御電流の電流経路に誘導起電力を生じさせることを抑制することができる。換言すれば、結合係数ｋをほぼ零とすることができる。したがって、主電流のオーバーシュート、および、スイッチング素子の応答速度の遅延を抑制することができる。
【００４６】
（第３実施形態）
図１１に示すように、本実施形態における半導体装置１０００は、第１実施形態に対して、コレクタ端子２１とエミッタ端子３１とが、これらの端子２１，３１をｘｙ平面に投影したときに、ｘ方向に互いに離間して配置されている。一方で、ゲート端子１１ｇとケルビンエミッタ端子１２ｋは、ｘｙ平面に投影したときに、互いにオーバーラップして形成されている。そして、ゲート端子１１ｇとケルビンエミッタ端子１２ｋは、図１２に示すように、ｚ方向に互いに離間している。
【００４７】
この構成においては、図１１に示すように、主電流の電流経路周りの生じる主磁束Ｂｏは、ｙｚ平面に平行に形成される。一方、ゲート端子１１ｇとケルビンエミッタ端子１２ｋは、ｙｚ平面に沿う同一平面上に配置されているため、制御電流がｙｚ平面に略平行に形成される。このため、制御電流の電流経路を１回巻きのコイルと見なしたとき、主磁束Ｂｏが制御電流の電流経路に鎖交しないようにできる。これにより、制御電流の電流経路に誘導起電力を生じさせることを抑制することができる。換言すれば、結合係数ｋをほぼ零とすることができる。したがって、主電流のオーバーシュート、および、スイッチング素子の応答速度の遅延を抑制することができる。
【００４８】
（第４実施形態）
図１３に示すように、本実施形態における半導体装置１０００は、第１実施形態に対して、コレクタ端子２１とエミッタ端子３１とが、これらの端子２１，３１をｘｙ平面に投影したときに、ｘ方向に互いに離間して配置されている。また、ゲート端子１１ｇとケルビンエミッタ端子１２ｋとが、これらの端子１１ｇ，１２ｋをｘｙ平面に投影したときに、ｘ方向に互いに離間して配置されている。そして、図１４に示すように、ｘ方向において、ゲート電極１１とケルビンエミッタ電極１２の並びと、ゲート端子１１ｇとケルビンエミッタ端子１２ｋの並びが逆となっている。このため、ボンディングワイヤ１１ｗ，１２ｗが互いに交差して形成されている。
【００４９】
この構成においては、主電流の電流経路が沿う平面はｘｙ平面と略平行であり、制御電流の電流経路が沿う平面もｘｙ平面と略平行である。よって、主電流に起因する主磁束Ｂｏが制御電流の電流経路を１回巻きのコイルと見なしたとき、主磁束Ｂｏが制御電流の電流経路に鎖交するため、制御電流の電流経路に誘導起電力が生じる虞がある。
【００５０】
しかしながら、本実施形態では、ボンディングワイヤ１１ｗ，１２ｗが互いに交差して形成されることにより、制御電流の電流経路が、図１４に示すように、ｘｙ平面内において交差している。このため、主磁束Ｂｏが鎖交する面積Ｓを、ボンディングワイヤ１１ｗ，１２ｗが互いに交差していない構成に較べて小さくすることができる。したがって、制御電流の電流経路に生じる誘導起電力を抑制することができる。換言すれば、結合係数ｋの絶対値を小さくすることができる。
【００５１】
（第５実施形態）
上記した各実施形態は、半導体装置１０００が、半導体チップとして、絶縁ゲートバイポーラトランジスタが形成されたＩＧＢＴチップ１０のみを備えた構成について例示した。本実施形態では、図１５および図１６に示すように、半導体装置１０００が、ＩＧＢＴチップ１０に加えて、還流ダイオードチップ（ＦＷＤチップ）６０を備える構成について説明する。
【００５２】
半導体装置１０００は、第１実施形態における第１ヒートシンク２０と第２ヒートシンク３０との間に、ＦＷＤチップ６０を、図示しない導電性の接着材を介して配置した構成となっている。具体的には、ＦＷＤチップは、平面形状が矩形のｘｙ平面に沿う平板状であり、ｚ方向に直交する一面にパッド（Ｐ）としてのカソード電極６１と、その裏面に図示しないアノード電極を有している。そして、カソード電極６１が第２ヒートシンク３０に電気的に接続され、アノード電極が第１ヒートシンク２０に電気的に接続されている。よって、図１６に示すように、コレクタ端子２１はＦＷＤチップ６０にとってのカソード端子を兼ね、エミッタ端子３１はアノード端子を兼ねている。すなわち、ＩＧＢＴチップ１０とＦＷＤチップ６０とは、コレクタ端子２１とエミッタ端子３１との間で並列に接続されている。なお、図１５においては、封止樹脂体５０の図示を省略している。
【００５３】
本実施形態においても、第１実施形態と同様に、コレクタ端子２１およびエミッタ端子３１が、ｙ方向において、制御端子１１ｇ，１２ｋ，１３ｓの延設方向とは反対方向に延設され、ｘｙ平面に投影したときに、互いに隙間なく隣り合うように配置されている。このため、コレクタ端子２１からＩＧＢＴチップ１０およびＦＷＤチップ６０を経由してエミッタ端子３１に流れる主電流の電流経路を、１回巻きのコイルと見なしたとき、主磁束Ｂｏが鎖交する面積をほぼ零とすることができる。したがって、第１実施形態と同様の作用効果を奏することができる。
【００５４】
（第６実施形態）
第５実施形態では、絶縁ゲートバイポーラトランジスタと還流ダイオードがそれぞれ別の半導体チップ１０，６０として構成された例を示した。これに対して、本実施形態では、図１７および図１８に示すように、半導体チップとして、絶縁ゲートバイポーラトランジスタと還流ダイオードが同一の半導体チップ内に内蔵されたＲＣ−ＩＧＢＴチップ７０，７５を備えた構成について説明する。
【００５５】
本実施形態における半導体装置１０００は、半導体チップとして２つの第１のＲＣ−ＩＧＢＴチップ７０と第２のＲＣ−ＩＧＢＴチップ７５とを備えている。また、ヒートシンク８０〜８３および、複数のリード端子Ｔ１（７１ｇ，７２ｋ，７３ｓ，７６ｇ，７７ｋ，７８ｓ），Ｔ２（８５，８６，８７）を有している。これらの構成要素は、リード端子Ｔ１，Ｔ２の一部が突出するように、封止樹脂体５０によりモールド成形されている。なお、図１７においては、便宜上、封止樹脂体５０は図示していない。
【００５６】
図１７に示すように、ＲＣ−ＩＧＢＴチップ７０，７５は、ｘｙ平面に沿う平板状を成し、ｘ方向に並んで配置されている。これらＲＣ−ＩＧＢＴチップ７０，７５は、上記した実施形態におけるＩＧＢＴチップ１０と同様に、それぞれ、ゲート端子７１ｇ，７６ｇ、ケルビンエミッタ端子７２ｋ，７７ｋ、電流センス端子７３ｓ，７８ｓが接続されている。これらの制御端子は、ｘｙ平面に沿う同一平面上において、ｘ方向に並んで配置され、同一のｙ方向に延設されている。また、ＲＣ−ＩＧＢＴチップ７０，７５、それぞれ、エミッタ電極７４ａ，７９ａおよびコレクタ電極７４ｂ，７９ｂを有している。
【００５７】
図１８に示すように、第１のＲＣ−ＩＧＢＴチップ７０のエミッタ電極７４ａは、スペーサ９０を介して第３ヒートシンク８０に固定される。また、第１のＲＣ−ＩＧＢＴチップ７０のコレクタ電極７４ｂは第４ヒートシンク８１に固定される。第２のＲＣ−ＩＧＢＴチップ７５のエミッタ電極７９ａは、スペーサ９１を介して第５ヒートシンク８２に固定される。また、第２のＲＣ−ＩＧＢＴチップ７５のコレクタ電極７９ｂは第６ヒートシンク８３に固定される。なお、これらの固定は、すべて導電性の接着材９２を介して行われる。そして、第４ヒートシンク８１および第５ヒートシンク８２は中継部材８４によって互いに電気的に接続されている。
【００５８】
また、図１７に示すように、第３ヒートシンク８０には主端子としての低電位端子８５が一体的に接続されている。第４ヒートシンク８１には主端子としての出力端子８６が一体的に接続されている。さらに、第６ヒートシンク８３には主端子としての高電位端子８７が一体的に接続されている。すなわち、図１９に示すように、第１のＲＣ−ＩＧＢＴチップ７０と第２のＲＣ−ＩＧＢＴチップ７５は、高電位端子８７と低電位端子８５との間で直列に接続され、第１のＲＣ−ＩＧＢＴチップ７０と第２のＲＣ−ＩＧＢＴチップ７５との中間点に、出力端子８６が形成されている。
【００５９】
図１７に示すように、本実施形態における出力端子８６と高電位端子８７は、ｘｙ平面に投影したとき、互いが隙間なく隣り合って配置されている。また、低電位端子８５は、ｘｙ平面に投影したときに、出力端子８６とほぼ完全にオーバーラップしつつ、高電位端子８７との間で、互いに隙間なく隣り合って形成されている。
【００６０】
このため、出力端子８６と高電位端子８７との間を流れる主電流について、自身が生じるであろう主磁束が鎖交する面積はほぼ零である。したがって、第１実施形態と同様に、主磁束の強度をほぼ零とすることができ、これに伴って結合係数ｋもほぼ零とすることができる。また、低電位端子８５と高電位端子８７との間を流れる主電流についても同様に、自身が生じるであろう主磁束が鎖交する面積はほぼ零である。したがって、主磁束の強度をほぼ零とすることができる。さらに、出力端子８６と低電位端子８５との間を流れる主電流については、自身の生じさせる主磁束が沿う平面がｘｙ平面と略平行となる。本実施形態では、制御端子７１ｇ，７２ｋ，７３ｓ，７６ｇ，７７ｋ，７８ｓがｘ方向に並んで配置されているため、制御電流はｘｙ平面に略平行な電流経路に沿って流れる。このように、主磁束と制御電流の電流経路が略平行になっているので、第２実施形態と同様に、結合係数ｋをほぼ零とすることができる。
【００６１】
（第７実施形態）
第６実施形態では、２つのＲＣ−ＩＧＢＴチップ７０，７５により回路が構成された半導体装置１０００の例を示した。これに対して、本実施形態では、図２０および図２１に示すように、６つのＲＣ−ＩＧＢＴチップ１００ａ〜１００ｆにより回路が構成される例を示す。なお、ＲＣ−ＩＧＢＴチップについては、第６実施形態におけるＲＣ−ＩＧＢＴチップ７０あるいは７５と同一のものであるため、エミッタ電極やコレクタ電極の配置等の説明は省略する。
【００６２】
半導体装置１０００は、図２０に示すように、６つのＲＣ−ＩＧＢＴチップ１００ａ〜１００ｆを備え、それぞれが、ゲート端子１１０ｇおよびケルビンエミッタ端子１２０ｋを少なくとも有している。ＲＣ−ＩＧＢＴチップ１００ａ〜１００ｆはｘｙ平面に沿う同一平面内に配置されている。とくに、ＲＣ−ＩＧＢＴチップ１００ａ，１００ｃ，１００ｅはｘ方向に並んで配置され、それぞれに対して、ｙ方向に並ぶ位置にＲＣ−ＩＧＢＴ１００ｂ，１００ｄ，１００ｆが配置されている。
【００６３】
ＲＣ−ＩＧＢＴチップ１００ａ，１００ｃ，１００ｅには、それぞれのコレクタ電極に共通の第７ヒートシンク２００が電気的に接続されている。また、ＲＣ−ＩＧＢＴチップ１００ｂ，１００ｄ，１００ｆには、それぞれのエミッタ電極１３０に共通の第８ヒートシンク３００が電気的に接続されている。第７ヒートシンク２００は、放熱の効果を奏するとともに、主端子としての高電位端子（以下、符号２００と示す）を兼ねている。また、第８ヒートシンク３００は、放熱の効果を奏するとともに、主端子としての低電位端子（以下、符号３００と示す）を兼ねている。
【００６４】
ＲＣ−ＩＧＢＴチップ１００ａのエミッタ電極１３０と、ＲＣ−ＩＧＢＴチップ１００ｂのコレクタ電極は、互いに中継配線４００で電気的に接続され、中継配線４００からは、出力端子４１０がｘ方向に延びて形成されている。また、ＲＣ−ＩＧＢＴチップ１００ｃのエミッタ電極１３０と、ＲＣ−ＩＧＢＴチップ１００ｄのコレクタ電極は、互いに中継配線５００で電気的に接続され、中継配線５００からは、出力端子５１０がｘ方向に延びて形成されている。さらに、ＲＣ−ＩＧＢＴチップ１００ｅのエミッタ電極１３０と、ＲＣ−ＩＧＢＴチップ１００ｆのコレクタ電極は、互いに中継配線６００で電気的に接続され、中継配線６００からは、出力端子６１０がｘ方向に延びて形成されている。
【００６５】
本実施形態における高電位端子２００と低電位端子３００は、ｘｙ平面に投影したとき、互いに隙間なく隣り合うように配置されている。このため、高電位端子２００と低電位端子３００との間を流れる主電流について、自身が生じるであろう主磁束が鎖交する面積はほぼ零である。したがって、第１実施形態と同様に、主磁束の強度をほぼ零とすることができ、これに伴って結合係数ｋもほぼ零とすることができる。
【００６６】
（第８実施形態）
第７実施形態では、高電位端子２００と低電位端子３００とが異なるｚ座標に配置された例を示した。すなわち、高電位端子２００および低電位端子３００の配置された高さが異なる例を示した。本実施形態では、図２２に示すように、高電位端子２００、低電位端子３００および出力端子４１０，５１０，６１０がｘｙ平面に沿う同一平面上に配置されている例を示す。
【００６７】
上記に加えて、第７実施形態の様態に対して、ゲート端子１１０ｇとケルビンエミッタ端子１２０ｋの位置が互いに入れ替えて形成されている。すなわち、制御電流の電流経路は、ｘｙ平面に投影したときに、交差するようになっている。
【００６８】
ＲＣ−ＩＧＢＴチップ１００ａ，１００ｃ，１００ｅには、それぞれのコレクタ電極に高電位端子２００が接続されている。また、ＲＣ−ＩＧＢＴチップ１００ｂ，１００ｄ，１００ｆには、それぞれのエミッタ電極１３０に、銅製の導電リボン３１０，３２０，３３０を介して、低電位端子３００が接続されている。
【００６９】
ＲＣ−ＩＧＢＴチップ１００ａのエミッタ電極１３０と、ＲＣ−ＩＧＢＴチップ１００ｂのコレクタ電極は、低電位端子３００等と同一平面上に配置された導電板４２０および導電リボン４３０により電気的に接続されている。そして、ＲＣ−ＩＧＢＴチップ１００ａと１００ｂの間の領域において、出力端子４１０が導電板４２０からｘ方向に延びて形成されている。ＲＣ−ＩＧＢＴチップ１００ｃのエミッタ電極１３０と、ＲＣ−ＩＧＢＴチップ１００ｄのコレクタ電極は、低電位端子３００等と同一平面上に配置された導電板５２０および導電リボン５３０により電気的に接続されている。そして、ＲＣ−ＩＧＢＴチップ１００ｃと１００ｄの間の領域において、出力端子５１０が導電板５２０からｘ方向に延びて形成されている。同様に、ＲＣ−ＩＧＢＴチップ１００ｅのエミッタ電極１３０と、ＲＣ−ＩＧＢＴチップ１００ｆのコレクタ電極は、低電位端子３００等と同一平面上に配置された導電板６２０および導電リボン６３０により電気的に接続されている。そして、ＲＣ−ＩＧＢＴチップ１００ｅと１００ｆの間の領域において、出力端子６１０が導電板６２０からｘ方向に延びて形成されている。
【００７０】
本実施形態では、高電位端子２００および低電位端子３００同一平面上に配置されているため、その端子間距離を零にすることができない。このため、端子間距離を可能な限り小さくすることにより、主磁束の強度を小さくすることができ、結合係数ｋを小さくすることができる。しかしながら、端子間距離を小さくしすぎると、短絡故障の虞がある。本実施形態では、第７実施形態の様態に対して、ゲート端子１１０ｇとケルビンエミッタ端子１２０ｋの位置を互いに入れ替え、制御電流の電流経路が、ｘｙ平面において交差するようになっている。このため、主磁束の強度を零にできない場合であっても、制御電流の電流経路において、主磁束が鎖交する面積Ｓを小さくすることができる。したがって、第４実施形態と同様の作用効果を奏することができる。
【００７１】
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００７２】
第８実施形態では、出力端子４１０，５１０，６１０が、それぞれ、ＲＣ−ＩＧＢＴチップ１００ａと１００ｂの間、１００ｃと１００ｄの間、１００ｅと１００ｆの間、の領域に形成される例を示した。しかしながら、出力端子４１０，５１０，６１０のレイアウトは限定されるものではない。例えば、図２３に示すように、出力端子４１０は、ＲＣ−ＩＧＢＴチップ１００ｂに対して、ＲＣ−ＩＧＢＴチップ１００ａの反対側に配置してもよい。出力端子５１０，６１０についても同様である。図２３に示す例でも、主端子としての高電位端子２００と低電位端子３００は、その端子間距離が小さくなるように配置されている。これにより、第８実施形態と同様に、主電流に起因する主磁束の強度を小さくすることができ、結合係数ｋを小さくすることができる。
【００７３】
また、第５実施形態、第６実施形態および第７実施形態において、ゲート端子１１ｇとケルビンエミッタ端子１２ｋの位置を入れ替えた構成としてもよい。換言すると、ｘ方向において、ゲート電極１１とケルビンエミッタ電極１２の並びと、ゲート端子１１ｇとケルビンエミッタ端子１２ｋの並びが逆となるように構成してもよい。これにより、制御電流の電流経路をｘｙ平面において交差した構成とすることができ、主磁束が制御電流の電流経路を鎖交する面積を小さくすることができる。
【００７４】
また、第１実施形態において、コレクタ端子２１とエミッタ端子３１は、ｘｙ平面に正投影したとき、ｘ方向に互いに隙間なく隣り合って配置され、ゲート端子１１ｇとケルビンエミッタ端子１２ｋは、ｘ方向に互いに離間して配置される例を示したが、この構成は逆でもよい。すなわち、コレクタ端子２１とエミッタ端子３１は、ｘｙ平面に正投影したとき、ｘ方向に互いに離間して配置され、ゲート端子１１ｇとケルビンエミッタ端子１２ｋは、ｘ方向に互いに隙間なく隣り合って配置されてもよい。
【符号の説明】
【００７５】
１０・・・ＩＧＢＴチップ
１１・・・ゲート電極，１１ｇ・・・ゲート端子，１１ｗ・・・ボンディングワイヤ
１２・・・ケルビンエミッタ電極，１２ｋ・・・ケルビンエミッタ端子，１２ｗ・・・ボンディングワイヤ
１３・・・電流センス電極，１３ｓ・・・電流センス端子，１３ｗ・・・ボンディングワイヤ
１４・・・エミッタ電極
２１・・・コレクタ端子
３１・・・エミッタ端子
Ｐ・・・パッド
Ｔ１・・・制御端子，Ｔ２・・・主端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2015015301.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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