(57)【要約】【課題】画像処理を高速に行うことを可能にする。【解決手段】実施形態にかかる撮像素子は、複数の受光素子と、前記複数の受光素子にそれぞれ接続された複数の走査回路と、それぞれ第１の配線から分岐して前記複数の走査回路のいずれかに接続された複数の第２の配線と、前記第１の配線と前記複数の第２の配線とが形成する複数の分岐点のうち隣接する分岐点間に電気的に介在するように前記第１の配線上に設けられた少なくとも１つの可変抵抗素子とを備える。【選択図】図２
2015056700.tif 000002
【特許請求の範囲】
【請求項１】
複数の受光素子と、
前記複数の受光素子にそれぞれ接続された複数の走査回路と、
それぞれ第１の配線から分岐して前記複数の走査回路のいずれかに接続された複数の第２の配線と、
前記第１の配線と前記複数の第２の配線とが形成する複数の分岐点のうち隣接する分岐点間に電気的に介在するように前記第１の配線上に設けられた少なくとも１つの可変抵抗素子と
を備える撮像素子。
【請求項２】
前記可変抵抗素子は、トランジスタ、ＲｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、イオンメモリ、アモルファスシリコンメモリおよびポリシリコンメモリのうち少なくとも１つを含む、請求項１に記載の撮像素子。
【請求項３】
前記複数の受光素子と前記複数の走査回路の少なくとも一部とが形成された基板と、
前記基板上に位置し、前記複数の第２の配線と前記第１の配線とが形成された配線層と、
をさらに備え、
前記少なくとも１つの可変抵抗素子は、前記配線層に形成されている、
請求項１に記載の撮像素子。
【請求項４】
前記複数の走査回路と前記第１の配線との間にそれぞれ電気的に介在するように前記複数の第２の配線上に設けられた複数の可変抵抗素子をさらに備える請求項１に記載の撮像素子。
【請求項５】
前記複数の分岐点それぞれに接続されて前記複数の受光素子それぞれの画素情報を記憶する１つ以上のメモリ素子をさらに備える請求項１に記載の撮像素子。
【請求項６】
各メモリ素子は、各分岐点から延在する第１配線から分岐する第２配線上に直列に接続されたトランジスタおよびキャパシタを含む請求項５に記載の撮像素子。
【請求項７】
前記複数の受光素子と前記複数の走査回路の少なくとも一部とが形成された基板と、
前記基板上に位置し、前記複数の第２の配線と前記第１の配線とが形成された配線層と、
をさらに備え、
前記少なくとも１つの可変抵抗素子および前記１つ以上のメモリ素子とは、前記配線層に形成されている、
請求項５に記載の撮像素子。
【請求項８】
前記１つ以上のメモリ素子それぞれに入力するトリガ信号を遅延するための１つ以上の遅延素子をさらに備える請求項５に記載の撮像素子。
【請求項９】
請求項１に記載の撮像素子と、
前記可変抵抗素子の抵抗値を制御しつつ前記撮像素子から画像信号を読み出すように制御する制御部と、
を備え、
前記制御部は、前記可変抵抗素子の抵抗値を第１の抵抗値として前記撮像素子から第１の画像信号を読み出した後、前記可変抵抗素子の抵抗値を第１の抵抗値とは異なる第２の抵抗値として前記撮像素子から第２の画像信号を読み出すように制御する撮像装置。
【請求項１０】
前記第１の画像信号と前記第２の画像信号との差分を生成する差分処理と、前記差分処理によって生成された前記差分に基づいて前記第１の画像信号の特徴点を抽出する特徴点抽出処理と、前記第１の画像信号の特徴量を算出する特徴量算出処理とのうち少なくとも１つを実行する周辺回路をさらに備える、請求項９に記載の撮像装置。
【請求項１１】
前記撮像素子は、前記複数の分岐点それぞれに接続されて前記複数の受光素子それぞれの画素情報を記憶する２つ以上のメモリ素子をさらに備え、
前記制御部は、同一の前記分岐点に並列接続された前記２つ以上のメモリ素子に記憶された画素情報の差分を読み出すように前記撮像素子を制御する、
請求項９に記載の撮像装置。
【請求項１２】
前記撮像素子から読み出された前記画素情報の差分に基づいて、前記第１の画像信号の特徴点を抽出する特徴点抽出処理と、前記第１の画像信号の特徴量を算出する特徴量算出処理とのうち少なくとも１つを実行する周辺回路をさらに備える、請求項１１に記載の撮像装置。
【請求項１３】
行方向および列方向に２次元配列する複数の画素セルと、前記画素セル間に電気的に介在する可変抵抗素子とを含む画素アレイと、前記画素セルから読み出されたアナログ信号をデジタル信号に変換する変換回路とを含む第１基板と、
前記画素アレイにおける読み出し対象の画素セルを選択する選択回路と、前記選択回路で選択された画素セルからの読み出しタイミングを制御するタイミング発生回路と、前記可変抵抗素子の抵抗値を制御するとともに、前記選択回路による前記読み出し対象の画素セルの選択と、前記タイミング発生回路による前記読み出しタイミングの発生とを制御する制御部とを含む第２基板と、
を備え、
前記第２基板は、前記画素セルが配列する前記行方向および前記列方向と垂直な方向で前記第１基板に対して接合されている
撮像装置。
【請求項１４】
半導体基板と、
前記半導体基板の上面において該上面と平行な行方向および列方向に２次元配列する複数の受光素子と、
前記複数の受光素子にそれぞれ接続された複数の走査回路と、
前記半導体基板の前記上面上に位置する配線層と、
前記配線層に形成された第１の配線と、
前記配線層に形成され、それぞれ前記第１の配線から分岐して前記複数の走査回路のいずれかに接続された複数の第２の配線と、
前記第１の配線と前記複数の第２の配線とが形成する複数の分岐点のうち隣接する分岐点間に電気的に介在するように前記配線層に形成された少なくとも１つの可変抵抗素子と、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、撮像素子、撮像装置および半導体装置に関する。
【背景技術】
【０００２】
従来、画像認識技術では、基本処理として、画像の平滑化処理、異なる平滑度の画像に対する差分処理、差分処理後の極小値・極大値抽出（特徴点抽出）処理、特徴点近傍の光量値勾配情報などを計算する特徴量計算処理などの画像処理が行われる。
【０００３】
また、これらの処理を高速に行うための技術として、生体の網膜神経を模倣したシリコン網膜チップ技術がある。この技術では、半導体基板に作成される画素間をＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）により構成される可変抵抗回路を介して接続し、各画素間の平滑化処理を高速に行う。ただし、上記シリコン網膜チップでは、平滑化処理を高速化できる反面、半導体基板の画素領域内に可変抵抗回路を設けるため画素面積が増大し、通常のイメージセンサに比べて画素数が低下してしまう場合がある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】井上恵介、亀田成司、八木哲也：“シリコン網膜とＦＰＧＡを用いた実時間並列画像処理”、情報メディア学会誌、Ｖｏｌ．６１，Ｎｏ．３（２００７）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の実施形態では、画像処理を高速に行うことを可能にする撮像素子、撮像装置および半導体装置を提供することを目的とする。また、以下の実施形態の少なくとも一部では、シリコン網膜チップ技術を用いた場合と比較して、画素面積を増大させることなく画像の平滑化処理を高速に行うことを可能にすることを目的とする。
【課題を解決するための手段】
【０００６】
実施形態にかかる撮像素子は、複数の受光素子と、前記複数の受光素子にそれぞれ接続された複数の走査回路と、それぞれ第１の配線から分岐して前記複数の走査回路のいずれかに接続された複数の第２の配線と、前記第１の配線と前記複数の第２の配線とが形成する複数の分岐点のうち隣接する分岐点間に電気的に介在するように前記第１の配線上に設けられた少なくとも１つの可変抵抗素子とを備える。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態１にかかる撮像装置の概略構成を示す俯瞰図である。
【図２】図２は、実施形態１にかかる撮像素子の概略構成例を示す回路図である。
【図３】図３は、実施形態１において可変抵抗素子にＭＯＳトランジスタを用いた撮像素子の概略構成例を示す回路図である。
【図４】図４は、実施形態１にかかる半導体装置の断面構造例を示す図である。
【図５】図５は、実施形態１にかかる半導体装置の製造プロセスを示す断面図である（その１）。
【図６】図６は、実施形態１にかかる半導体装置の製造プロセスを示す断面図である（その２）。
【図７】図７は、実施形態１にかかる半導体装置の製造プロセスを示す断面図である（その３）。
【図８】図８は、実施形態１にかかる半導体装置の製造プロセスを示す断面図である（その４）。
【図９】図９は、実施形態１にかかる半導体装置の製造プロセスを示す断面図である（その５）。
【図１０】図１０は、実施形態２にかかる撮像素子の概略構成例を示す回路図である。
【図１１】図１１は、実施形態２にかかる半導体装置の断面構造例を示す図である。
【図１２】図１２は、実施形態３にかかる撮像素子の概略構成例を示す回路図である。
【図１３】図１３は、実施形態３にかかる半導体装置の断面構造例を示す図である。
【図１４】図１４は、実施形態４にかかる半導体装置の断面構造例を示す図である。
【図１５】図１５は、実施形態５にかかる撮像素子の概略構成例を示す回路図である。
【図１６】図１６は、実施形態５にかかるメモリ素子の第１例を示す回路図である。
【図１７】図１７は、図１６に示すメモリ素子の構造例を示す断面図である。
【図１８】図１８は、実施形態５にかかるメモリ素子の第２例を示す回路図である。
【図１９】図１９は、図１８に示すメモリ素子の構造例を示す断面図である。
【図２０】図２０は、実施形態６にかかる撮像素子の概略構成例を示す回路図である。
【図２１】図２１は、実施形態７にかかる撮像装置の第１例を示す回路ブロック図である。
【図２２】図２２は、実施形態７にかかる撮像装置の第２例を示す回路ブロック図である。
【図２３】図２３は、実施形態７にかかる撮像装置の第３例を示す回路ブロック図である。
【図２４】図２４は、実施形態８にかかるＣＭＯＳイメージセンサチップの構造例を示す俯瞰図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、例示する実施形態にかかる撮像素子、撮像装置および半導体装置を詳細に説明する。
【０００９】
（実施形態１）
まず、実施形態１にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。図１は、実施形態１にかかる撮像装置の概略構成を示す俯瞰図である。図１に示すように、撮像装置１は、撮像素子としての画素アレイ１１と、レジスタ１２と、タイミング発生回路１３と、ＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１４と、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）１５と、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）１６とを備える。
【００１０】
画素アレイ１１は、それぞれ受光素子を含む複数の画素（以下、画素セルという）が２次元配列された撮像素子である。図２は、実施形態１にかかる撮像素子の概略構成例を示す回路図である。なお、図２には、１本の第１配線Ｌ２に２つの画素セル１１Ａおよび１１Ｂが接続された構成を例示するが、図１における画素アレイ１１は、複数の配線それぞれに複数の画素セルが接続された構成を有していてよい。
【００１１】
図２に示すように、画素セル１１Ａは、受光部１１ａおよび走査回路１１ｂを有している。受光部１１ａは、フォトダイオードＰＤ１と、トランスファーゲートＴＧ１とを含む。走査回路１１ｂは、リセットトランジスタＱ１と、増幅回路１１ｃとを含む。増幅回路１１ｃは、互いのソースが接続された２つのＭＯＳＦＥＴ（以下、ＭＯＳトランジスタという）Ｑ２およびＱ３より構成されたソースフォロア回路である。２つのＭＯＳトランジスタＱ２およびＱ３のうち、ＭＯＳトランジスタＱ２は受光部１１ａに蓄積された電荷に応じた電位を所定のゲインで増幅するアンプトランジスタであり、ＭＯＳトランジスタＱ３は読出対象の画素セルを選択するためのスイッチングトランジスタである。以下、ＭＯＳトランジスタＱ２をアンプトランジスタＱ２といい、ＭＯＳトランジスタＱ３をスイッチングトランジスタＱ３という。
【００１２】
受光部１１ａにおけるフォトダイオードＰＤ１のカソードは、トランスファーゲートＴＧ１を介して、走査回路１１ｂの増幅回路１１ｃにおけるアンプトランジスタＱ２のゲートに接続されている。フォトダイオードＰＤ１は、入射した光を受光して電子に変換する。トランスファーゲートＴＧ１は、フォトダイオードＰＤ１に発生した電子をフローティングディフュージョン（ＦＤ）と呼ばれる電荷蓄積領域に転送する。その結果、電荷蓄積領域に入射光の強度に応じた電荷が蓄積される。
【００１３】
アンプトランジスタＱ２のゲートには、リセットトランジスタＱ１を介して電源線Ｖｄｄも接続されている。リセットトランジスタＱ１のゲートには、電荷蓄積領域に蓄積された電荷をリセットするためのリセット信号Ｒｅｓｅｔが印加される。すなわち、リセットトランジスタＱ１は、受光部１１ａ（画素）から信号を読み出す前に電荷蓄積領域の電位をリセットする役割を持つ。
【００１４】
また、増幅回路１１ｃにおけるスイッチングトランジスタＱ３のゲートには、受光部１１ａからの電荷読出を制御するアドレス信号Ａｄｄｒｅｓｓが入力される。増幅回路１１ｃにおけるアンプトランジスタＱ２のソースは、可変抵抗素子ＶＲ１を備える第２配線Ｌ１を介して第１配線Ｌ２のノードＮ１に接続される。したがって、トランスファーゲートＴＧ１に選択信号が印加されている最中にアドレス信号ＡｄｄｒｅｓｓがスイッチングトランジスタＱ３のゲートに印加されると、電荷蓄積領域に蓄積された電荷に応じたゲート電位がアンプトランジスタＱ２のゲートに発生する。増幅回路１１ｃはソースフォロア回路１１ｃであるため、アンプトランジスタＱ２のゲートに発生したゲート電位は、アンプトランジスタＱ２のソース電位に変換される。その結果、アンプトランジスタＱ２のソース電位がフォトダイオードＰＤ１で受光した光量に応じた電位となる。このソース電位は、第２配線Ｌ１上の可変抵抗素子ＶＲ１を介してノードＮ１に印加される。
【００１５】
以上のような画素セル１１Ａの構成は、画素セル１１Ｂおよび図示しないその他の画素セルに対しても同様である。したがって、たとえば画素セル１１Ｂの場合、トランスファーゲートＴＧ１に選択信号が印加されている最中にアドレス信号ＡｄｄｒｅｓｓがスイッチングトランジスタＱ３のゲートに印加されると、電荷蓄積領域に蓄積された電荷に応じたアンプトランジスタＱ２のゲート電位がソース電位に変換されて、第２配線Ｌ１上の可変抵抗素子ＶＲ１を介してノードＮ２に印加される。
【００１６】
また、同一の第１配線Ｌ２に接続された複数の画素セルのうち隣接する画素セル（たとえば画素セル１１Ａおよび１１Ｂ）間の第１配線Ｌ２上には、可変抵抗素子ＶＲ２が設けられる。たとえば、隣接する画素セル１１Ａおよび１１Ｂが第１配線Ｌ２に接続するノードＮ１およびＮ２間には、可変抵抗素子ＶＲ２が設けられる。したがって、各ノードＮ１およびＮ２から周辺回路へ出力される電圧値（光量値）は、各第２配線Ｌ１上に設けられた可変抵抗素子ＶＲ１の抵抗値Ｒ２と、第１配線Ｌ２上の可変抵抗素子ＶＲ２の抵抗値Ｒ１との比Ｒ１／Ｒ２に応じて平滑化された値となる。なお、平滑化とは、隣接画素間の輝度値の差を和らげて画像中のエッジを滑らかにすることである。
【００１７】
比Ｒ１／Ｒ２が大きければ平滑度は大きく、Ｒ１／Ｒ２が小さければ平滑度は小さい。たとえば、抵抗値Ｒ２を抵抗値Ｒ１に対して非常に大きくした場合、各ノードＮ１およびＮ２から出力される電圧値（光量値）がほとんど平滑化されないため、実質的に生の画像データが画素アレイ１１から読み出される。一方、抵抗値Ｒ２を抵抗値Ｒ１に対して小さくした場合、各ノードＮ１およびＮ２から出力される電圧値（光量値）が比較的強く平滑化されるため、大きく平滑化された画像データが画素アレイ１１から読み出される。このように、比Ｒ１／Ｒ２を変化させることで、異なる平滑度の画像データを生成することが可能である。これにより、画素のアナログ平滑化および複数の異なる平滑度の画像情報からなるガウシアンピラミッドの作成を、画素アレイ１１において画素面積の増加を極力抑えつつ行うことが可能となる。また、周辺回路部で異なる平滑度の画像の差分処理や、特徴点抽出ならびに特徴量抽出を行うことで、画像認識処理に必要な基本処理を高速に行うことが可能となる。たとえば、異なる平滑度の画像データとして画素アレイ１１から読み出した２つの画像データに対して差分処理を実行することで、画像中のエッジを抽出した、いわゆるエッジ画像を高速に生成することが可能である。なお、異なる平滑度の画像の差分処理や、特徴点抽出処理ならびに特徴量抽出処理は、周辺回路に限らず、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの情報処理装置において実行されたアプリケーションソフトウエアによって実行されてもよい。
【００１８】
なお、図２では、１次元方向に隣り合う画素セル間を可変抵抗素子ＶＲ２を介して接続しているが、上下左右に隣り合う画素セル間をそれぞれ可変抵抗素子ＶＲ２を介して接続してもよい。１次元方向に隣り合う画素セル間に可変抵抗素子ＶＲ２を介在させた場合、画素アレイ１１から１次元平滑化された画像データを取り出すことができる。一方、上下左右に隣り合う画素セル間にそれぞれ可変抵抗素子ＶＲ２を介在させた場合、画素アレイ１１から２次元平滑化された画像データを取り出すことができる。
【００１９】
可変抵抗素子ＶＲ１およびＶＲ２には、たとえばＭＯＳトランジスタを用いることが可能である。ただし、ＭＯＳトランジスタに限られるものではなく、抵抗値を変化させることが可能である抵抗素子であれば如何様にも変形することができる。たとえば、ＲｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、イオンメモリ、アモルファスシリコンメモリ、ポリシリコンメモリなどの２端子可変抵抗素子を可変抵抗素子ＶＲ１およびＶＲ２のうち少なくとも一方に用いることもできる。また、可変抵抗素子ＶＲ１およびＶＲ２それぞれの代わりに、配線層１１Ｌに複数のトランジスタからなる可変抵抗回路を設けることも可能である。
【００２０】
図３は、可変抵抗素子にＭＯＳトランジスタが用いられた撮像素子の概略構成例を示す回路図である。図３に示すように、可変抵抗素子ＶＲ１およびＶＲ２として用いられるＭＯＳトランジスタＱＲ１およびＱＲ２は、それぞれ隣接する画素間（たとえば画素セル１１Ａおよび１１Ｂ間）を接続する配線層１１Ｌに設けられている。図４に、図３に示す回路構成を実現するための半導体装置の断面構造例を示す。なお、図４では、説明の都合上、リセットトランジスタＱ１および増幅回路１１ｃにおけるスイッチングトランジスタＱ３を省略している。また、図４では、裏面照射型の半導体装置が示されているが、これに限られず、表面照射型の半導体装置であってもよい。
【００２１】
図４の半導体装置に示すように、１つの画素セル１１Ａは、マトリクス状に配置されたフォトダイオードＰＤ１とトランスファーゲートＴＧ１とアンプトランジスタＱ２とが第１面（これを上面とする）に形成された半導体基板１１３を有する。半導体基板１１３の第２面（これを裏面とする）には、カラーフィルタ１１２が接合されている。また、カラーフィルタ１１２における半導体基板１１３との接合面の反対側の面には、フォトダイオードＰＤ１と位置合わせされたマイクロレンズ１１１が設けられている。なお、マイクロレンズ１１１からフォトダイオードＰＤ１までは、カラーフィルタ１１２に応じた特定波長の光を通過させることができる。たとえば、マイクロレンズ１１１とフォトダイオードＰＤ１との間の半導体基板１１３にスルーホールが形成されていてもよいし、半導体基板１１３に透明基板が用いられていてもよい。
【００２２】
半導体基板１１３の上面上には、コンタクト層１１４が形成される。このコンタクト層１１４には、このコンタクト層１１４には、アンプトランジスタＱ２のソースを電気的に引き出すためのビアが形成されている。このビアの上部には、上層とのアライメントを容易化するためのパッドが形成されていてもよい。また、コンタクト層１１４上には、層間の原子拡散を防止するための拡散防止膜１１５が形成されている。
【００２３】
拡散防止膜１１５上には、層間絶縁膜１１６、１１８およびパッシベーション１２０よりなる配線層１１Ｌが形成される。具体的には、拡散防止膜１１５上には、層間絶縁膜１１６および１１８が形成されている。層間絶縁膜１１６および１１８の間にはゲート絶縁膜１１７が形成され、このゲート絶縁膜１１７を挟んでＭＯＳトランジスタＱＲ１（図３参照）が形成されている。また、拡散防止膜１１５、層間絶縁膜１１６、ゲート絶縁膜１１７および層間絶縁膜１１８には、第２配線Ｌ１の一部として、コンタクト層１１４の上部まで電気的に引き出されたビアをＭＯＳトランジスタＱＲ１のドレインに電気的に接続するためのビアおよび配線層が形成されている。
【００２４】
ＭＯＳトランジスタＱＲ１のソースは、層間絶縁膜１１８に形成されたビアを介して層間絶縁膜１１８上まで電気的に引き出されている。このビアの上部には、上層とのアライメントを容易化するためのパッドが形成されていてもよい。層間絶縁膜１１８上には、ゲート絶縁膜１１９とパッシベーション１２０とが形成されている。
【００２５】
図３における第１配線Ｌ２は、パッシベーション１２０に形成され、ＭＯＳトランジスタＱＲ２は、ゲート絶縁膜１１９を挟んで形成されている。層間絶縁膜１１８上まで電気的に引き出されたＭＯＳトランジスタＱＲ１のソースは、ゲート絶縁膜１１９およびパッシベーション１２０に、第２配線Ｌ２の一部として形成されたビアを介して第１配線Ｌ２に電気的に接続される。また、第１配線Ｌ２のノードＮ１は、パッシベーション１２０に形成されたビアを介してパッシベーション１２０表面まで電気的に引き出されている。このビアの上部には、他の基板（たとえば回路基板）に対する接合時のアライメントを容易化するためのパッドが形成されていてもよい。
【００２６】
なお、ＭＯＳトランジスタＱＲ１およびＱＲ２に用いた半導体層は、たとえばＩｎＧａＺｎＯやＺｎＯなどの酸化物半導体であってもよいし、Ｐｏｌｙ−Ｓｉ、アモルファスＳｉ、ＳｉＧｅなどであってもよい。この半導体層は、複数の異なる種の膜より構成される積層膜であってもよい。積層膜としては、たとえばＩｎＧａＺｎＯ／Ａｌ２Ｏ３／ＩｎＧａＺｎＯ／Ａｌ２Ｏ３などを用いることができる。また、層間絶縁膜１１６、１１８およびパッシベーション１２０に形成されたビアおよび配線層には、金属配線や不純物がドープされた半導体層など、種々の導電層を用いることができる。
【００２７】
以上のように、半導体基板１１３上に形成した配線層１１Ｌに可変抵抗素子ＶＲ１およびＶＲ２としてのＭＯＳトランジスタＱＲ１およびＱＲ２を設けることで、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。
【００２８】
なお、図４に示す断面構造は一例に過ぎず、たとえば配線層１１Ｌに形成されたＭＯＳトランジスタＱＲ１およびＱＲ２の構造はこの限りではない。たとえば、ＭＯＳトランジスタＱＲ１およびＱＲ２は、半導体層の上下にゲート電極を設けたダブルゲート構造であってもよい。また、各配線の断面配置も、図４に示す位置に限られない。たとえば、下層に位置するＭＯＳトランジスタＱＲ１のゲート幅方向と上層に位置するＭＯＳトランジスタＱＲ２のゲート幅方向とが直交するように配置されていてもよい。さらに、半導体基板１１３に形成されている各トランジスタ（フォトダイオードＰＤ１を含む）の並び等も図４に示す配置に限られない。
【００２９】
つぎに、実施形態１にかかる半導体装置の製造方法について、図面を用いて詳細に説明する。図５〜図９は、たとえば図４に示した半導体装置の製造方法を示すプロセス断面図である。なお、図５〜図９は、図４に示した半導体装置の製造方法の一例を示すものであり、これらのプロセスに限られるものではない。
【００３０】
まず、図５に示すように、従来のＣＭＯＳイメージセンサと同様に、半導体基板１１３の上面に素子分離層１３１を形成し、ゲート絶縁膜１３６およびゲート電極１３５を順次形成する。つづいて、マスクもしくはセルフアラインによるイオン注入にてｎ型のドーパントおよびｐ型のドーパントを半導体基板１１３上面の適宜所定の領域に注入することで、ｎ＋型のドープ領域１３２とｐ＋型のドープ領域１３３とを形成する。つづいて、半導体基板１１３上に絶縁層であるコンタクト層１１４ａを形成し、このコンタクト層１１４ａにＭＯＳトランジスタＱ２のソースを電気的に引き出すためのビア１３７を形成する。つづいて、ビア１３７が形成されたコンタクト層１１４ａ上にパッド１３８を形成し、パッド１３８が形成されたコンタクト層１１４ａ上にコンタクト層１１４ｂを形成した後、たとえばＣＭＰにてパッド１３８の上面を露出させる。その後、平坦化されたコンタクト層１１４ｂ上に拡散防止膜１１５を形成する。
【００３１】
つぎに、図６に示すように、拡散防止膜１１５上に層間絶縁膜１１６を形成し、この層間絶縁膜１１６にパッド１３８を電気的に引き出すビア１３９を形成する。つぎに、ビア１３９上にパッド１４０を形成するとともに、ＭＯＳトランジスタＱＲ１のゲート電極１４１を形成する。なお、パッド１４０およびゲート電極１４１には、たとえば銅（Ｃｕ）などの金属が用いられてもよい。つづいて、ゲート電極１４１上にゲート絶縁膜１１７をプラズマＣＶＤ法などで形成する。
【００３２】
つぎに、図７に示すように、ゲート絶縁膜１１７上に半導体層１４２ａを形成し、エッチングにより選択的に除去する。この際、半導体層１４２ａがＩｎＧａＺｎＯなどの酸化物半導体である場合は、たとえばスパッタリング法で形成することができる。また、半導体層１４２ａがポリシリコンやアモルファスシリコンなどである場合は、たとえばプラズマＣＶＤ法で形成することができる。
【００３３】
つぎに、図８に示すように、半導体層１４２ａ上にマスクパターン１４２ｂを形成し、イオン注入法により半導体層１４２ａにドーパントを注入することで、チャネル領域１４１を形成するとともに、半導体層１４２ａにソース領域１４３およびドレイン領域１４３を形成する。この際、半導体層１４２ａが酸化物半導体である場合は、水素プラズマなどの還元性プラズマにより酸素欠陥領域を形成する方法や、アンモニアなどの窒素含有プラズマにより窒素を導入する方法により、ソース領域１４３およびドレイン領域１４３を形成することができる。また、半導体層１４２ａがＰｏｌｙ−ＳｉやアモルファスＳｉやＳｉＧｅの場合は、リン、砒素、ボロンなどの不純物インプラによりソース領域１４３およびドレイン領域１４３を形成することができる。
【００３４】
つぎに、図９に示すように、マスクパターン１４２ｂを除去した後、ソース領域１４３およびドレイン領域１４３とパッド１４０とに重なるようにそれぞれビア１４４および１４５ならびに配線層１４６を形成する。
【００３５】
つぎに、上記の図６〜図９と同様の工程を行うことで、上層のＭＯＳトランジスタＱＲ２を形成し、これらのＭＯＳトランジスタＱＲ２を金属層などの配線層Ｌ２などで接続することで、図４に示すような断面構造の半導体装置が製造される。
【００３６】
以上のように、実施形態１によれば、隣接する画素（たとえば画素セル１１Ａおよび１１Ｂ）間を可変抵抗素子ＶＲ２で接続した構成を有するため、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。
【００３７】
また、シリコン網膜チップを用いた場合には、専用に画素レイアウトを作り変える必要が生じてしまう可能性も存在するが、実施形態１は配線層１１Ｌに可変抵抗素子ＶＲ２を作り込む構成であるため、画素アレイ１１の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
【００３８】
なお、異なる平滑度の画像に対する差分処理、差分処理後の極小値・極大値抽出（特徴点抽出）処理、特徴点近傍の光量値勾配情報などを計算する特徴量計算処理などの画像処理は、従来と同様、周辺回路部もしくは撮像素子外部で行われてよいものであるため、ここでは詳細な説明を省略する。
【００３９】
（実施形態２）
つぎに、実施形態２にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
【００４０】
上述したように、画素アレイ１１から読み出される画像データの平滑度は、可変抵抗素子ＶＲ１およびＶＲ２の抵抗比Ｒ１／Ｒ２で決まる。この抵抗比Ｒ１／Ｒ２は、抵抗値Ｒ１およびＲ２のうち少なくとも一方を変化させることで調整することができる。言い換えれば、抵抗値Ｒ１およびＲ２のうち一方を固定値とすることができる。そこで、実施形態２では、第２配線Ｌ１上の可変抵抗素子ＶＲ１の代わりに、抵抗値が非可変の非可変抵抗素子を用いる。ただし、これに限らず、第１配線Ｌ２上の可変抵抗素子ＶＲ２の代わりに、非可変抵抗素子を用いてもよい。
【００４１】
図１０は、実施形態２にかかる撮像素子の概略構成例を示す回路図である。図１０と図３とを比較すると明らかなように、実施形態２では、画素セル１１Ａおよび１１Ｂと第１配線Ｌ２とを結ぶ第２配線Ｌ１上のＭＯＳトランジスタＱＲ１が、非可変抵抗素子ＲＲ１に置き換えられている。その他の構成は、図３に示す撮像素子と同様であってよい。
【００４２】
図１１に、図１０に示す回路構成を実現するための半導体装置の断面構造例を示す。なお、図１１においても、図４と同様に、リセットトランジスタＱ１および増幅回路１１ｃにおけるスイッチングトランジスタＱ３を省略している。また、図１１では、裏面照射型の半導体装置が示されているが、これに限られず、表面照射型の半導体装置であってもよい。
【００４３】
図１１と図４とを比較すると明らかなように、実施形態２では、配線層１１Ｌにおける下層側のゲート絶縁膜１１７が省略され、層間絶縁膜１１６上に、ＭＯＳトランジスタＱＲ１の代わりに非可変抵抗素子ＲＲ１が形成された構成を有する。非可変抵抗素子ＲＲ１は、たとえば半導体層であってよい。この半導体層は、ＩｎＧａＺｎＯなどの酸化物半導体であってもよいし、Ｐｏｌｙ−Ｓｉ、アモルファスＳｉ、ＳｉＧｅなどであってもよい。また、半導体層全体に酸素欠陥領域や不純物領域が設けられてもよい。
【００４４】
以上のように、実施形態２によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ１１の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
【００４５】
さらに、実施形態２では、可変抵抗素子ＶＲ１およびＶＲ２のいずれかに単純構造の非可変抵抗素子を用いているため、製造における工程数を少なくすることができる。
【００４６】
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
【００４７】
（実施形態３）
つぎに、実施形態３にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
【００４８】
図１２は、実施形態３にかかる撮像素子の概略構成例を示す回路図である。図１２と図３とを比較すると明らかなように、実施形態３は実施形態１と同様の回路構成を有する。ただし、実施形態３では、増幅回路１１ｃにおけるアンプトランジスタＱ２が、配線層１１Ｌに相当する配線層３１Ｌ内に設けられている。
【００４９】
図１３に、図１２に示す回路構成を実現するための半導体装置の断面構造例を示す。なお、図１３においても、図４と同様に、リセットトランジスタＱ１および増幅回路１１ｃにおけるスイッチングトランジスタＱ３を省略している。また、図１３では、裏面照射型の半導体装置が示されているが、これに限られず、表面照射型の半導体装置であってもよい。
【００５０】
図１３と図４とを比較すると明らかなように、実施形態３では、層間絶縁膜１１６とゲート絶縁膜１１７との間に、ゲート絶縁膜３１７および層間絶縁膜３１８が設けられ、このゲート絶縁膜３１７を挟んでアンプトランジスタＱ２が形成されている。また、コンタクト層１１４、拡散防止膜１１５、層間絶縁膜１１６、ゲート絶縁膜３１７および層間絶縁膜３１８には、トランスファーゲートＴＧ１とアンプトランジスタＱ２とを接続する接続配線Ｌ３が形成されている。その他の構成は、図４に示す半導体装置と同様であってよい。
【００５１】
以上のように、実施形態３によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ１１の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
【００５２】
さらに、実施形態３では、アンプトランジスタＱ２が配線層３１Ｌ内に設けられているため、画素面積を縮小することができる。もしくは、画素面積を維持しつつフォトダイオードＰＤ１の受光面積などを大きくすることが可能となり、画素感度や飽和電子数などを向上することができる。
【００５３】
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
【００５４】
（実施形態４）
つぎに、実施形態４にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
【００５５】
上述した実施形態１では、可変抵抗素子ＶＲ１およびＶＲ２としてＭＯＳトランジスタＱ２およびＱ３を用いたが、これに限られるものではない。たとえば可変抵抗素子ＶＲ１およびＶＲ２として、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、アモルファスＳｉ、Ｐｏｌｙ−Ｓｉ、またはそれらの材料と金属との積層構造を用いることも可能である。
【００５６】
図１４に、実施形態４にかかる撮像素子の回路構成を実現するための半導体装置の断面構造例を示す。なお、図１４においても、図４と同様に、リセットトランジスタＱ１および増幅回路１１ｃにおけるスイッチングトランジスタＱ３を省略している。また、図１４では、裏面照射型の半導体装置が示されているが、これに限られず、表面照射型の半導体装置であってもよい。
【００５７】
図１４と図４とを比較すると明らかなように、実施形態２では、配線層１１Ｌに相当する配線層４１Ｌにおけるゲート絶縁膜１１７および１１９が省略され、層間絶縁膜１１８に可変抵抗素子ＶＲ１およびＶＲ２が形成された構成を有する。
【００５８】
以上のように、実施形態４によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ１１の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
【００５９】
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
【００６０】
（実施形態５）
つぎに、実施形態５にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
【００６１】
図１５は、実施形態５にかかる撮像素子の概略構成例を示す回路図である。図１５と図３とを比較すると明らかなように、実施形態５にかかる画素セル１１Ａおよび１１Ｂは、実施形態１と同様の回路構成を有していてよい。ただし、実施形態５では、各ノードＮ１およびＮ２に接続された第１配線Ｌ５に１つ以上（図１５では５つ）のメモリ素子Ｍ１〜Ｍ５がそれぞれ第２配線Ｌ６を介して接続されている。なお、画素セルの構成は、図３に示す実施形態１にかかる回路構成に限られず、他の実施形態にかかる回路構成であってもよい。
【００６２】
あるノード（これをノードＮ１とする）に接続された各メモリ素子Ｍ１〜Ｍ５には、画素セル１１Ａから異なる抵抗比Ｒ１／Ｒ２（すなわち、異なる平滑度）で平滑化されつつ読み出された画素情報（たとえば画素値）がアナログデータとして記憶される。たとえば、メモリ素子Ｍ１には最も低い平滑度で平滑化された画素情報が記憶され、メモリ素子Ｍ２にはメモリ素子Ｍ１に記憶された画素情報よりも高い平滑度で平滑化された画素情報が記憶され、メモリ素子Ｍ３にはメモリ素子Ｍ２に記憶された画素情報よりも高い平滑度で平滑化された画素情報が記憶され、メモリ素子Ｍ４にはメモリ素子Ｍ３に記憶された画素情報よりも高い平滑度で平滑化された画素情報が記憶され、メモリ素子Ｍ５には最も高い平滑度で平滑化された画素情報が記憶される。したがって、全てのノードそれぞれに接続されたメモリ素子Ｍ１〜Ｍ５から順番に画素情報を順次読み出すことで、異なる平滑度で平滑化された画像データを読み出すことができる。ただし、平滑度とメモリ素子Ｍ１〜Ｍ５との対応は、上述の順序に限られない。
【００６３】
各メモリ素子Ｍ１〜Ｍ５は、たとえばＭＯＳトランジスタＱ４とキャパシタＣ１とが直列に接続された構成を有する。ただし、これに限らず、たとえばＲｅＲＡＭなどの可変抵抗メモリやＳＯＮＯＳ（Silicon/Oxide/Niｔride/Oxide/Silicon）メモリなどを用いることも可能である。
【００６４】
つづいて、実施形態５にかかる撮像素子の動作について説明する。ある時刻ｔにおける入射光の光量値に応じた電荷がフォトダイオードＰＤ１から電荷蓄積領域に転送され、その結果、アンプトランジスタＱ２のソース電位が光量値に対応した値となる。そこで、時刻ｔでは、Ｒ１／Ｒ２＜＜１として、非常に低い平滑度（実質的に平滑化無し）の画像情報を１段目のメモリ素子Ｍ１に記憶させる。ここで、フレーム速度を通常の３０〜６０ＦＰＳ（Ｆｒａｍｅ  Ｐａｒ  Ｓｅｃｏｎｄ）程度とすると、各フレーム間隔は１０ｍｓｅｃ以上となる。そこで、フレームとフレームとの間に可変抵抗素子ＶＲ１およびＶＲ２の抵抗値を変えることで、異なる平滑度の画像情報を２段目以降の各メモリ素子Ｍ２〜Ｍ５に記憶させる。これにより、多数の異なる平滑度の画素情報を短時間に取得することが可能となる。なお、各メモリ素子Ｍ１〜Ｍ５におけるＭＯＳトランジスタＱ４のゲートには、それぞれの書き込みタイミングに応じた異なるタイミングで、フォトダイオードＰＤ１をからの画素情報書込のためのメモリトリガ信号が入力される。
【００６５】
なお、リセットトランジスタＱ１をオンにした状態での画素値をメモリ素子Ｍ１〜Ｍ５のいずれかに記憶させておいてもよい。その場合、リセット状態で取得された画像データをベースとした差分処理を実行することで、画像データの低周波ノイズ成分を除去することが可能となる。すなわち、実施形態５では、画像データの平滑化処理だけでなく、周辺回路部もしくは撮像素子外部で行う画像処理のうち、異なる平滑度の画像に対する差分処理をアナログ処理で高速に行うことが可能となる。
【００６６】
図１６〜図１９に、実施形態５にかかるメモリ素子Ｍ１〜Ｍ５の具体例を示す。図１６は、メモリ素子の第１例を示す回路図であり、図１７は、図１６に示すメモリ素子の構造例を示す断面図である。図１８は、メモリ素子の第２例を示す回路図であり、図１９は、図１８に示すメモリ素子の構造例を示す断面図である。なお、図１６〜図１９に示すメモリ素子Ｍ１０は、メモリ素子Ｍ１〜Ｍ５に共通の構造であってよい。
【００６７】
図１６および図１７に示すように、第１例によるメモリ素子Ｍ１０におけるＭＯＳトランジスタＱ４の構造は、上述したＭＯＳトランジスタＱＲ１およびＱＲ２などの配線層トランジスタと同様である。また、キャパシタＣ１は、一方の電極１５１が半導体層で構成され、他方の電極１５２が金属配線で構成されていてもよい。さらに、各段のメモリ素子Ｍ１０の断面構造では、たとえばパッシベーション１２０（または後述の層間絶縁膜１２３）上に、層間絶縁膜１２１、ゲート絶縁膜１２２および層間絶縁膜１２３が順次積層され、これに対してゲート絶縁膜１２２を挟むようにＭＯＳトランジスタＱ４およびキャパシタＣ１が形成されている。したがって、メモリ素子Ｍ１０を５段とした場合（メモリ素子Ｍ１〜Ｍ５）、半導体装置は、図１７の配線層５１Ｌの構造が積層方向に５回繰り返された断面構造となる。なお、ＭＯＳトランジスタＱ４には、メモリ保持特性を向上するためにオフリーク電流の小さいトランジスタを用いるのが好ましい。たとえば、半導体層としてＩｎＧａＺｎＯを用いたＭＯＳトランジスタを用いるとよい。
【００６８】
また、第１例では、キャパシタＣ１の一方の電極１５１を半導体層としたが、これに限られない。たとえば図１８および図１９に示す第２例によるメモリ素子Ｍ１１のように、キャパシタＣ２の両方の電極１６１、１６２を金属配線としてもよい。この場合も同様に、メモリ素子Ｍ１１を５段とした場合（メモリ素子Ｍ１〜Ｍ５）、半導体装置は、図１９の配線層５１Ｌの構造が積層方向に５回繰り返された断面構造となる。
【００６９】
なお、上述の第１例ではキャパシタＣ１の電極１５１および１５２間をゲート絶縁膜１２２とし、第２例ではキャパシタＣ２の電極１６１および１６２間を層間絶縁膜１２３の一部としたが、これに限られるものではない。たとえば、電極１５１および１５２間を誘電体膜等とすることで、キャパシタＣ１またはＣ２の容量を調整（増加または減少）してもよい。
【００７０】
以上のように、実施形態５によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ１１の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
【００７１】
さらに、実施形態５によれば、配線層にメモリ素子を設け、これによりなるメモリアレイに異なる平滑度で平滑化された画像データを記憶しておくため、多数の異なる平滑度の画像を短時間に取得することが可能となる。
【００７２】
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
【００７３】
（実施形態６）
つぎに、実施形態５にかかる撮像素子、撮像装置および半導体装置を、図面を用いて詳細に説明する。
【００７４】
上述した実施形態５では、各メモリ素子Ｍ１〜Ｍ５への書き込みタイミングに応じた異なるタイミングで、画素情報書込のためのメモリトリガ信号がＭＯＳトランジスタＱ４のゲートに入力された。ただし、上述したように、メモリ素子Ｍ１〜Ｍ５への画素情報書込のタイミングを決定するフレーム速度は、一定である。そこで、実施形態６では、１つのメモリトリガ信号を遅延することで、各メモリ素子Ｍ１〜Ｍ５への書き込みを異なるタイミングとするように構成する。
【００７５】
図２０は、実施形態６にかかる撮像素子の概略構成例を示す回路図である。図２０と図１５とを比較すると明らかなように、実施形態６では、各メモリ素子Ｍ１〜Ｍ５におけるＭＯＳトランジスタＱ４のゲートに共通にメモリトリガ信号が入力される。ただし、メモリトリガ信号が伝搬する配線Ｌ７において、各メモリ素子Ｍ１〜Ｍ５におけるＭＯＳトランジスタＱ４のゲート直前には、それぞれの段でメモリトリガ信号を遅延するための遅延キャパシタＣ１１が接続されている。これにより、メモリトリガ信号がある一定の間隔遅延されるため、各メモリ素子Ｍ１〜Ｍ５におけるＭＯＳトランジスタＱ４のオン／オフ動作が一定の間隔ずれる。そこで、遅延間隔に合わせて抵抗比Ｒ１／Ｒ２を変化させるように制御することで、異なる平滑度の画素情報を１度のメモリトリガ信号の出力でメモリ素子Ｍ１〜Ｍ５に記憶させることが可能となる。また、画素情報の読み出し時も同様に、１度のメモリトリガ信号の出力で各メモリ素子Ｍ１〜Ｍ５に保持された画像情報を読み出すことが可能となる。
【００７６】
なお、遅延キャパシタＣ１１に代えて、バッファなどを用いることも可能である。ただし、通常では遅延キャパシタＣ１１の方が面積的に有利であるため好ましい。
【００７７】
以上のように、実施形態５によれば、上述した実施形態と同様に、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。また、シリコン網膜チップを用いた場合でも、画素アレイ１１の画素レイアウトを実質的に変更することなく、画像認識に必要な基本処理機能を有した撮像素子を実現することができる。
【００７８】
さらに、実施形態６によれば、実施形態５と同様に、多数の異なる平滑度の画像を短時間に取得することが可能となる。さらにまた、実施形態６によれば、１度のメモリトリガ信号の出力で各メモリ素子Ｍ１〜Ｍ５に対する書き込み／読み出しが可能となる。
【００７９】
なお、その他の撮像素子、撮像装置および半導体装置の構成、製造方法および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
【００８０】
（実施形態７）
つぎに、上述した各実施形態にかかる撮像素子を備える撮像装置について、いくつかの例を図面を用いて詳細に説明する。
【００８１】
・第１例
まず、水平方向に配列する画素セル間を可変抵抗素子を介して接続した場合を、第１例として説明する。図２１は、実施形態７における第１例にかかる撮像装置としてのＣＭＯＳイメージセンサの概略構成を示す回路ブロック図である。なお、図２１は、図１に示す撮像装置１をより具体的に示すものである。
【００８２】
図２１に示すように、第１例による撮像装置１は、画素アレイ１１と、ＡＤＣ１４と、ＤＳＰ１５を含む周辺回路１７と、Ｉ／Ｏ１６と、制御部２０とを備える。
【００８３】
画素アレイ１１は、複数の画素セル１１Ａ〜１１Ｎが２次元配列した構成を有する。画素セル１１Ａ〜１１Ｎ間は、それぞれ配線層１１Ｌに設けられた可変抵抗素子ＶＲ２を介して接続される。図２１に示す例では、行方向に配列する画素セル１１Ａ〜１１Ｎ間にそれぞれ可変抵抗素子ＶＲ２が設けられている。
【００８４】
制御部２０は、行選択回路（レジスタ）１２と、タイミング発生回路１３と、バイアス発生回路２３と、電圧制御部２４と、制御回路２１とを含む。制御回路２１は、バイアス発生回路２３、電圧制御部２４、行選択回路１２およびタイミング発生回路１３の動作を制御する。行選択回路１２は、読み出しの対象となる画素セル１１Ａ〜１１Ｎの行（水平ライン）を選択するとともに、１水平ライン内の複数の画素セル１１Ａ〜１１Ｎからの画素信号の読み出しを制御する。電圧制御部２４は、垂直出力信号線の電圧を制御するとともに、平滑化のために可変抵抗素子ＶＲ２へ与えるゲート電圧を制御する。ただし、平滑化のためのゲート電圧制御は、行選択回路１２が行ってもよいし、可変抵抗素子ＶＲ２専用に設けられた電圧制御回路で行ってもよい。
【００８５】
ＡＤＣ１４は、垂直出力信号線ごとのＡＤＣブロック１４ａ〜１４ｎを含む。各ＡＤＣブロック１４ａ〜１４ｎは、対応する垂直出力信号線から読み出された電圧値（画素信号）をＡＤ変換する。ＡＤ変換された画素信号は、周辺回路１７内のたとえばＤＳＰ１５によってデジタル信号処理される。異なる平滑度の画像の差分処理、極大値・極小値の抽出処理などは、たとえばＤＳＰ１５において実行される。また、ＤＳＰ１５は、特徴点周りの画像値の勾配情報などの特徴量抽出処理も実行してよい。その後、周辺回路１７において処理された画像信号は、Ｉ／Ｏ１６から出力される。
【００８６】
・第２例
つぎに、水平方向および垂直方向の２次元方向に配列する画素セル間をそれぞれ可変抵抗素子を介して接続した場合を、第２例として説明する。図２２は、実施形態７における第２例にかかる撮像装置としてのＣＭＯＳイメージセンサの概略構成を示す回路ブロック図である。図２２に示すように、第２例による撮像装置２は、図２１に示す撮像装置１と同様の構成を有するが、画素アレイ１１において、水平方向および垂直方向の２次元方向に配列する画素セル１１Ａ〜１１Ｎ間がそれぞれ可変抵抗素子ＶＲ２ａまたはＶＲ２ｂを介して接続されている。平滑化のために可変抵抗素子ＶＲ２ａおよびＶＲ２ｂへ与えるゲート電圧は、電圧制御部２４によって制御される。ただし、これに限らず、行選択回路１２が行ってもよいし、可変抵抗素子ＶＲ２ａおよびＶＲ２ｂそれぞれに専用に設けた電圧制御回路で行ってもよい。
【００８７】
・第３例
つぎに、垂直方向に配列する画素セル間をそれぞれ可変抵抗素子を介して接続した場合を、第３例として説明する。図２３は、実施形態７における第３例にかかる撮像装置としてのＣＭＯＳイメージセンサの概略構成を示す回路ブロック図である。図２３に示すように、第３例による撮像装置３は、図２１に示す撮像装置１と同様の構成を有するが、画素アレイ１１において、垂直方向に配列する画素セル１１Ａ〜１１Ｎ間がそれぞれ可変抵抗素子ＶＲ２を介して接続されている。平滑化のために可変抵抗素子ＶＲ２へ与えるゲート電圧は、電圧制御部２４によって制御される。ただし、これに限らず、行選択回路１２が行ってもよいし、可変抵抗素子ＶＲ２に専用に設けた電圧制御回路で行ってもよい。
【００８８】
（実施形態８）
また、上述した実施形態で例示したＣＭＯＳイメージセンサチップの構造は、図２４で示すように、２つのチップ３０Ａおよび３０Ｂを貼り合わせた積層構造を有していてもよい。その際、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）３１〜３４による積層構造とし、周辺回路１７を画素アレイ１１上に配置するレイアウトとすることで、周辺回路１７の面積を大きくすることが可能となる。その結果、大規模の周辺回路１７を搭載することが可能となり、特徴点抽出や特徴量抽出などの処理をより高速に実行することが可能となる。
【００８９】
上記実施形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施形態が可能であることは上記記載から自明である。例えば実施形態に対して適宜例示した変形例は、他の実施形態と組み合わせることも可能であることは言うまでもない。
【符号の説明】
【００９０】
１，２，３…撮像装置、１１…画素アレイ、１２…行選択回路（レジスタ）、１３…タイミング発生回路、１４…ＡＤＣ、１５…ＤＳＰ、１６…Ｉ／Ｏ、１７…周辺回路、２０…制御部、２１…制御回路、２３…バイアス発生回路、２４…電圧制御回路、１１ａ…受光部、１１ｂ…走査回路、１１ｃ…増幅回路、１１Ａ〜１１Ｎ…画素セル、ＶＲ１，ＶＲ２…可変抵抗素子、Ｍ１〜Ｍ５，Ｍ１０，Ｍ１１…メモリ素子
【図１】
2015056700.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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