(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、画素領域１Ａに形成されたフォトダイオードＰＤおよび転送トランジスタＴＸを有する。また、当該半導体装置は、周辺回路領域２Ａに形成されたトランジスタＬＴＨを有する。転送トランジスタＴＸは、ゲート電極ＧＥｔと、ゲート電極ＧＥｔ上に形成された厚いハードマスク膜からなる膜部ＦＰｔとを含む。トランジスタＬＴＨは、ゲート電極ＧＥＨと、ソース・ドレイン領域ＳＤと、ゲート電極ＧＥＨの上面、および、ソース・ドレイン領域ＳＤの上面に形成されたシリサイド層ＳＩＬとを含む。【選択図】図４
2015056615.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１主面側の第１領域に形成された第１導電型の第１半導体領域と、
前記半導体基板の前記第１主面側の第２領域に形成された第２半導体領域と、
前記第１半導体領域の内部に形成されたフォトダイオードと、
前記第１半導体領域に形成され、前記フォトダイオードにより生成された電荷を転送する転送トランジスタと、
前記第２半導体領域に形成された第１トランジスタと、
前記転送トランジスタおよび前記第１トランジスタを覆うように形成された層間絶縁膜と、
を有し、
前記転送トランジスタは、
前記第１半導体領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極上に形成された第１絶縁膜からなる第１膜部と、
を含み、
前記フォトダイオードは、
前記第１半導体領域と、
前記第１半導体領域のうち、前記第１ゲート電極の第１の側に位置する第１部分の内部に、前記第１ゲート電極に整合して形成された、前記第１導電型と異なる第２導電型の第３半導体領域と、
を含み、
前記第１トランジスタは、
前記第２半導体領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２半導体領域に形成されたソース領域またはドレイン領域である第４半導体領域と、
を含み、
前記第２ゲート電極の上面に、第１金属シリサイド層が形成され、
前記第４半導体領域の上面に、第２金属シリサイド層が形成されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１半導体領域に形成され、前記転送トランジスタにより転送された電荷に応じて信号を増幅する増幅トランジスタと、
前記第１半導体領域に形成され、前記増幅トランジスタを選択する選択トランジスタと、
前記第１半導体領域に形成され、前記フォトダイオードの電荷を消去するリセットトランジスタと、
を有し、
前記増幅トランジスタは、
前記第１半導体領域上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記第１半導体領域に形成されたソース領域またはドレイン領域である第５半導体領域と、
前記第３ゲート電極上に形成された第２絶縁膜からなる第２膜部と、
を含み、
前記選択トランジスタは、
前記第１半導体領域上に第４ゲート絶縁膜を介して形成された第４ゲート電極と、
前記第１半導体領域に形成されたソース領域またはドレイン領域である第６半導体領域と、
前記第４ゲート電極上に形成された第３絶縁膜からなる第３膜部と、
を含み、
前記リセットトランジスタは、
前記第１半導体領域上に第５ゲート絶縁膜を介して形成された第５ゲート電極と、
前記第１半導体領域に形成されたソース領域またはドレイン領域である第７半導体領域と、
前記第５ゲート電極上に形成された第４絶縁膜からなる第４膜部と、
を含み、
前記層間絶縁膜は、前記増幅トランジスタ、前記選択トランジスタおよび前記リセットトランジスタを覆うように形成され、
前記第５半導体領域の上面に、第３金属シリサイド層が形成され、
前記第６半導体領域の上面に、第４金属シリサイド層が形成され、
前記第７半導体領域の上面に、第５金属シリサイド層が形成されている、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１半導体領域に形成され、前記転送トランジスタにより転送された電荷に応じて信号を増幅する増幅トランジスタと、
前記第１半導体領域に形成され、前記増幅トランジスタを選択する選択トランジスタと、
前記第１半導体領域に形成され、前記フォトダイオードの電荷を消去するリセットトランジスタと、
を有し、
前記増幅トランジスタは、
前記第１半導体領域上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記第１半導体領域に形成されたソース領域またはドレイン領域である第５半導体領域と、
を含み、
前記選択トランジスタは、
前記第１半導体領域上に第４ゲート絶縁膜を介して形成された第４ゲート電極と、
前記第１半導体領域に形成されたソース領域またはドレイン領域である第６半導体領域と、
を含み、
前記リセットトランジスタは、
前記第１半導体領域上に第５ゲート絶縁膜を介して形成された第５ゲート電極と、
前記第１半導体領域に形成されたソース領域またはドレイン領域である第７半導体領域と、
を含み、
前記層間絶縁膜は、前記増幅トランジスタ、前記選択トランジスタおよび前記リセットトランジスタを覆うように形成され、
前記第３ゲート電極の上面に、第３金属シリサイド層が形成され、
前記第５半導体領域の上面に、第４金属シリサイド層が形成され、
前記第４ゲート電極の上面に、第５金属シリサイド層が形成され、
前記第６半導体領域の上面に、第６金属シリサイド層が形成され、
前記第５ゲート電極の上面に、第７金属シリサイド層が形成され、
前記第７半導体領域の上面に、第８金属シリサイド層が形成されている、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１領域で、前記半導体基板の前記第１主面にアレイ状に形成された複数の画素を有し、
前記複数の画素の各々は、
前記フォトダイオードと、
前記転送トランジスタと、
を備え、
前記第２半導体領域は、前記第１領域の周辺の領域である前記第２領域に形成されている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１膜部は、
前記第１絶縁膜からなる第５膜部と、
前記第５膜部の側面に形成された第５絶縁膜からなる第１側壁部と、
を含み、
前記第１絶縁膜の膜厚は、前記第５絶縁膜の膜厚よりも大きい、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記半導体基板の前記第１主面から、前記第３半導体領域の前記第１主面側と反対側の面までの距離は、前記第１ゲート電極の膜厚よりも大きい、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記転送トランジスタは、前記第１半導体領域のうち、前記第１ゲート電極の前記第１の側と反対側である第２の側に位置する第２部分に形成されたドレイン領域である第８半導体領域を含む、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１絶縁膜は、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜からなる、半導体装置。
【請求項９】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の第１主面側の第１領域に、第１導電型の第１半導体領域を形成する工程、
（ｃ）前記半導体基板の前記第１主面側の第２領域に、第２半導体領域を形成する工程、
（ｄ）前記第１半導体領域上、および、前記第２半導体領域上に、第１ゲート絶縁膜を介して第１導電膜を形成する工程、
（ｅ）前記第１半導体領域上に形成された部分の前記第１導電膜上に、第１絶縁膜からなる第１膜部を形成し、前記第２半導体領域上に形成された部分の前記第１導電膜上に、第２絶縁膜からなる第２膜部を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１導電膜をエッチングすることにより、前記第１膜部に覆われた部分の前記第１導電膜を残して第１ゲート電極を形成し、前記第２膜部に覆われた部分の前記第１導電膜を残して第２ゲート電極を形成する工程、
（ｇ）前記第１半導体領域のうち、前記第１ゲート電極の第１の側に位置する第１部分の内部に、前記第１導電型と異なる第２導電型の第３半導体領域を、前記第１ゲート電極に整合してイオン注入法で形成することにより、前記第１半導体領域と前記第３半導体領域とを含むフォトダイオードを形成する工程、
（ｈ）前記（ｇ）工程の後、前記第２膜部を除去する工程、
（ｉ）前記第１半導体領域のうち、前記第１ゲート電極の前記第１の側と反対側である第２の側に位置する第２部分に、ドレイン領域である第４半導体領域を形成することにより、前記第１ゲート電極と、前記第４半導体領域と、前記第１膜部とを含み、前記フォトダイオードにより生成された電荷を転送する転送トランジスタを形成する工程、
（ｊ）前記（ｈ）工程の後、前記第２半導体領域にソース領域またはドレイン領域である第５半導体領域を形成することにより、前記第２ゲート電極と、前記第５半導体領域とを含む第１トランジスタを形成する工程、
（ｋ）前記第２ゲート電極の上面に、第１金属シリサイド層を形成し、前記第５半導体領域の上面に、第２金属シリサイド層を形成する工程、
（ｌ）前記（ｋ）工程の後、前記転送トランジスタおよび前記第１トランジスタを覆うように、層間絶縁膜を形成する工程、
を有し、
前記第１絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも大きい、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第１半導体領域上に形成された部分の前記第１導電膜上に、それぞれ前記第１絶縁膜からなる第３膜部、第４膜部および第５膜部を形成し、
前記（ｆ）工程では、前記第１導電膜をエッチングすることにより、前記第３膜部に覆われた部分の前記第１導電膜を残して第３ゲート電極を形成し、前記第４膜部に覆われた部分の前記第１導電膜を残して第４ゲート電極を形成し、前記第５膜部に覆われた部分の前記第１導電膜を残して第５ゲート電極を形成し、
前記半導体装置の製造方法は、さらに、
（ｍ）前記第１半導体領域に、ソース領域またはドレイン領域である第６半導体領域を形成することにより、前記第３ゲート電極と、前記第６半導体領域と、前記第３膜部とを含み、前記転送トランジスタにより転送された電荷に応じて信号を増幅する増幅トランジスタを形成する工程、
（ｎ）前記第１半導体領域に、ソース領域またはドレイン領域である第７半導体領域を形成することにより、前記第４ゲート電極と、前記第７半導体領域と、前記第４膜部とを含み、前記増幅トランジスタを選択する選択トランジスタを形成する工程、
（ｏ）前記第１半導体領域に、ソース領域またはドレイン領域である第８半導体領域を形成することにより、前記第５ゲート電極と、前記第８半導体領域と、前記第５膜部とを含み、前記フォトダイオードの電荷を消去するリセットトランジスタを形成する工程、
（ｐ）前記第６半導体領域の上面に、第３金属シリサイド層を形成する工程、
（ｑ）前記第７半導体領域の上面に、第４金属シリサイド層を形成する工程、
（ｒ）前記第８半導体領域の上面に、第５金属シリサイド層を形成する工程、
を有し、
前記（ｌ）工程では、前記増幅トランジスタ、前記選択トランジスタおよび前記リセットトランジスタを覆うように、前記層間絶縁膜を形成する、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第１半導体領域上に形成された部分の前記第１導電膜上に、それぞれ前記第１絶縁膜からなる第３膜部、第４膜部および第５膜部を形成し、
前記（ｆ）工程では、前記第１導電膜をエッチングすることにより、前記第３膜部に覆われた部分の前記第１導電膜を残して第３ゲート電極を形成し、前記第４膜部に覆われた部分の前記第１導電膜を残して第４ゲート電極を形成し、前記第５膜部に覆われた部分の前記第１導電膜を残して第５ゲート電極を形成し、
前記（ｈ）工程では、前記第３膜部、前記第４膜部および前記第５膜部を除去し、
前記半導体装置の製造方法は、さらに、
（ｍ）前記（ｈ）工程の後、前記第１半導体領域に、ソース領域またはドレイン領域である第６半導体領域を形成することにより、前記第３ゲート電極と、前記第６半導体領域とを含み、前記転送トランジスタにより転送された電荷に応じて信号を増幅する増幅トランジスタを形成する工程、
（ｎ）前記（ｈ）工程の後、前記第１半導体領域に、ソース領域またはドレイン領域である第７半導体領域を形成することにより、前記第４ゲート電極と、前記第７半導体領域とを含み、前記増幅トランジスタを選択する選択トランジスタを形成する工程、
（ｏ）前記（ｈ）工程の後、前記第１半導体領域に、ソース領域またはドレイン領域である第８半導体領域を形成することにより、前記第５ゲート電極と、前記第８半導体領域とを含み、前記フォトダイオードの電荷を消去するリセットトランジスタを形成する工程、
（ｐ）前記第３ゲート電極の上面に、第３金属シリサイド層を形成し、前記第６半導体領域の上面に、第４金属シリサイド層を形成する工程、
（ｑ）前記第４ゲート電極の上面に、第５金属シリサイド層を形成し、前記第７半導体領域の上面に、第６金属シリサイド層を形成する工程、
（ｒ）前記第５ゲート電極の上面に、第７金属シリサイド層を形成し、前記第８半導体領域の上面に、第８金属シリサイド層を形成する工程、
を有し、
前記（ｌ）工程では、前記増幅トランジスタ、前記選択トランジスタおよび前記リセットトランジスタを覆うように、前記層間絶縁膜を形成する、半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記第１導電膜上に、前記第１絶縁膜を形成する工程、
（ｅ２）前記第１絶縁膜をパターニングすることにより、前記第１半導体領域上に形成された部分の前記第１導電膜上に、前記第１絶縁膜からなる第６膜部を形成し、前記第２半導体領域上に形成された部分の前記第１導電膜上の前記第１絶縁膜を除去する工程、
（ｅ３）前記第６膜部上を含めて前記第１導電膜上に、前記第２絶縁膜を形成する工程、
（ｅ４）前記第１領域で前記第２絶縁膜をエッチングすることにより、前記第６膜部の側面に前記第２絶縁膜を残して第１側壁部を形成し、前記第６膜部と前記第１側壁部とを含む前記第１膜部を形成する工程、
（ｅ５）前記第２領域で前記２絶縁膜をパターニングすることにより、前記第２半導体領域上に形成された部分の前記第１導電膜上に、前記第２絶縁膜からなる前記第２膜部を形成する工程、
を含む、半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ１）前記第１膜部上および前記第２膜部上を含めて前記半導体基板上に、レジスト膜を形成する工程、
（ｇ２）前記レジスト膜を貫通して、前記第１半導体領域のうち前記第１部分に達する第１開口部を形成する工程、
（ｇ３）前記第１開口部の底部に露出した前記第１部分の内部に、前記第３半導体領域を、前記第１ゲート電極に整合してイオン注入法で形成することにより、前記第１半導体領域と前記第３半導体領域とを含む前記フォトダイオードを形成する工程、
を含み、
前記（ｇ２）工程にて形成された前記第１開口部内に、前記第１ゲート電極の前記第１の側の端部上に形成された部分の前記第１膜部の上面が露出している、半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記半導体基板の前記第１主面から、前記第３半導体領域の前記第１主面側と反対側の面までの距離が、前記第１ゲート電極の膜厚よりも大きくなるように、前記第３半導体領域を形成する、半導体装置の製造方法。
【請求項１５】
請求項９記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜からなる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、固体撮像素子を含む半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いたＣＭＯＳイメージセンサの開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送トランジスタとを有する複数の画素を含む。フォトダイオードおよび転送トランジスタは、半導体基板の画素領域に形成されている。一方、半導体基板の周辺回路領域には、論理回路を構成するトランジスタ、すなわちロジックトランジスタが形成されている。
【０００３】
固体撮像素子としてのＣＭＯＳイメージセンサを備えた半導体装置の製造工程は、画素領域において、フォトダイオードを形成するために、半導体基板にイオンを注入する工程を有する。このイオンを注入する工程では、例えば半導体基板の上面側に形成されたｐ型ウェル中に、半導体基板の上面側から、例えばｎ型の不純物イオンを注入し、ｐ型ウェルの内部に、ｎ型ウェルを形成する。これにより、ｐ型ウェルとｎ型ウェルとの間のｐｎ接合を有するフォトダイオードが形成される。
【０００４】
また、ＣＭＯＳイメージセンサを備えた半導体装置の製造工程は、画素領域および周辺回路領域において、シリサイド層を形成する工程を有する。このシリサイド層を形成する工程では、画素領域において、フォトダイオードを形成した後、周辺回路領域において、ロジックトランジスタのゲート電極の上面、および、このゲート電極の両側のソース・ドレイン領域の上面に、シリサイド層を形成する。
【０００５】
特開２０１０−４０６３６号公報（特許文献１）には、画素領域で、転送トランジスタのゲート電極上に残されたレジストパターンをマスクとして半導体基板にイオンを注入して、フォトダイオードを形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−４０６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＣＭＯＳイメージセンサでは、赤色光を含めた光を受光して電子を効率よく発生させ、発生した電子を効率よく捕獲するために、フォトダイオードのｐｎ接合が半導体基板の上面から深い位置に配置されることが望ましい。したがって、フォトダイオードのｐｎ接合を構成するｐ型ウェルとｎ型ウェルのうち、ｐ型ウェルの上層部に形成されるｎ型ウェルについては、ｎ型ウェルの下面ができるだけ深い位置に配置されることが望ましい。
【０００８】
ところが、ゲート電極に整合させてイオンを注入する場合には、ゲート電極を突き抜けて、ゲート電極下のゲート絶縁膜および半導体基板にイオンが注入されるおそれがある。そこで、ゲート電極下のゲート絶縁膜および半導体基板にイオンが注入されることを防止または抑制するため、例えばゲート電極上に絶縁膜が形成された状態で、イオンを注入することが考えられる。
【０００９】
しかし、周辺回路領域では、ゲート電極の上面、および、ソース・ドレイン領域の上面にシリサイド層が形成される。そのために、イオンを注入してフォトダイオードを形成した後、周辺回路領域におけるゲート電極上の絶縁膜を除去する必要がある。しかし、周辺回路領域におけるゲート電極上の厚い絶縁膜を例えばウェットエッチングにより除去する際に、素子分離領域またはゲート絶縁膜の一部が除去されるおそれがある。したがって、フォトダイオードを形成した後、周辺回路領域におけるゲート電極上の絶縁膜を除去することは困難である。
【００１０】
すなわち、シリサイド層を容易に形成するためには、ゲート電極上に厚い絶縁膜を形成することができず、フォトダイオードを形成する領域で、半導体基板の上面から深い位置までｎ型の不純物イオンを注入することができない。その結果、フォトダイオードが、半導体基板の上面から浅い位置に形成されることになり、半導体基板の上面付近の部分に形成されたｐ＋型半導体領域中の不純物イオンが、フォトダイオードの内部に拡散する。そして、フォトダイオードにおける飽和電子数が低減して、ＣＭＯＳイメージセンサの感度が低下するおそれがあり、半導体装置の性能を低下させる。
【００１１】
また、ＣＭＯＳイメージセンサでは、フォトダイオード中に結晶欠陥が多く含まれていると、光が照射されていないにもかかわらず、光が照射されていると判断されて誤点灯を起こして白点が発生する。半導体基板の上面付近の部分には、結晶欠陥が多く含まれる。そのため、半導体基板の上面から浅い位置にフォトダイオードが形成されることで、光を照射していない状態での白点の発生、すなわち画素欠陥の発生の頻度が増加して、ＣＭＯＳイメージセンサの性能が低下するおそれがあり、半導体装置の性能を低下させる。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態によれば、半導体装置は、半導体基板の上面側の画素領域に形成されたフォトダイオードおよび転送トランジスタを有する。また、当該半導体装置は、半導体基板の上面側の周辺回路領域に形成されたトランジスタを有する。転送トランジスタは、第１ゲート電極と、第１ゲート電極上に形成された厚いハードマスク膜からなる第１膜部とを含む。周辺回路領域に形成されたトランジスタは、第２ゲート電極と、ソース・ドレイン領域と、第２ゲート電極の上面、および、ソース・ドレイン領域の上面に形成されたシリサイド層とを含む。また、当該半導体装置は、転送トランジスタを覆うように形成された層間絶縁膜を有する。
【００１４】
また、他の実施の形態によれば、半導体装置の製造方法において、半導体基板の上面側の画素領域で、導電膜上に形成された厚いハードマスク膜からなる第１膜部を形成し、半導体基板の上面側の周辺回路領域で、導電膜上に形成された薄いハードマスク膜からなる第２膜部を形成する。次いで、導電膜をエッチングすることにより、第１膜部に覆われた導電膜を残して第１ゲート電極を形成し、第２膜部に覆われた導電膜を残して第２ゲート電極を形成する。次いで、ｐ型ウェルのうち、第１ゲート電極の第１の側に位置する部分の内部に、ｎ型ウェルを、第１ゲート電極に整合してイオン注入法で形成し、ｐ型ウェルとｎ型ウェルとを含むフォトダイオードを形成する。次いで、第２膜部を除去する。次いで、ｐ型ウェルのうち、第１ゲート電極の第１の側と反対側に位置する第２部分に、ドレイン領域を形成し、第１ゲート電極とドレイン電極と第１膜部とを含む転送トランジスタを形成する。また、周辺回路領域で、ｐ型ウェルにソース・ドレイン領域を形成し、第２ゲート電極とソース・ドレイン領域とを含むトランジスタを形成する。次いで、第２ゲート電極の上面、および、ソース・ドレイン領域の上面に、シリサイド層を形成する。
【発明の効果】
【００１５】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１の半導体装置の構成例を示す回路ブロック図である。
【図２】画素の構成例を示す回路図である。
【図３】実施の形態１の半導体装置の構成を示す断面図である。
【図４】実施の形態１の半導体装置の構成を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図６】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２３】比較例１の半導体装置の構成を示す断面図である。
【図２４】比較例１の半導体装置の製造工程を示す断面図である。
【図２５】比較例１の半導体装置の製造工程を示す断面図である。
【図２６】比較例１の半導体装置の製造工程を示す断面図である。
【図２７】実施の形態２の半導体装置の構成を示す断面図である。
【図２８】実施の形態２の半導体装置の構成を示す断面図である。
【図２９】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３０】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３１】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３４】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３５】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３６】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３７】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３８】実施の形態２の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００２２】
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２３】
（実施の形態１）
以下、図面を参照しながら本実施の形態１の半導体装置について詳細に説明する。
【００２４】
＜半導体装置の構成＞
図１は、実施の形態１の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状に配置された４行４列の１６個の画素を示す。しかし、実施の形態１の半導体装置がカメラなどの電子機器に適用される場合、例えば数百万の画素が設けられる。
【００２５】
図１に示す画素領域１Ａには、複数の画素ＰＵがアレイ状に配置され、その周囲には、垂直走査回路１０２や水平走査回路１０５などの駆動回路が配置されている。すなわち、本実施の形態１の半導体装置は、画素ＰＵがアレイ状に複数配置された画素アレイを有する。言い換えれば、本実施の形態１の半導体装置は、アレイ状に配置された複数の画素ＰＵを有する。
【００２６】
各画素ＰＵは、選択線ＳＬおよび出力線ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路１０２と接続され、出力線ＯＬはそれぞれ列回路１０３と接続されている。列回路１０３はスイッチＳｗを介して出力アンプ１０４と接続されている。各スイッチＳｗは水平走査回路１０５と接続され、水平走査回路１０５により制御される。
【００２７】
例えば、垂直走査回路１０２および水平走査回路１０５により選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプ１０４を介して出力される。
【００２８】
画素ＰＵは、例えば、図２に示すように、フォトダイオードＰＤと、４つのＭＯＳＦＥＴとを備えている。これらのＭＯＳＦＥＴは、ｎチャネル型であり、ＲＳＴはリセットトランジスタ、ＴＸは転送トランジスタ、ＳＥＬは選択トランジスタ、ＡＭＩは増幅トランジスタである。転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する。なお、これらのトランジスタの他に、他のトランジスタまたは容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態として、種々の変形例を用いることが可能である。そして、ＭＯＳＦＥＴは、Metal Oxide Semiconductor Field Effect Transistorの略であり、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と示されることもある。さらに、ＦＥＴ（Field Effect Transistor）は、電界効果トランジスタの略である。
【００２９】
図２に示す回路例においては、画素ＰＵにおいて、接地電位ＧＮＤとノードｎ１との間にフォトダイオードＰＤと転送トランジスタＴＸとが直列に接続されている。ノードｎ１と電源電位ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤは、電源電位線の電位である。電源電位ＶＤＤと出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードｎ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。そして、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送トランジスタＴＸのゲート電極は転送線ＬＴＸと接続されている。
【００３０】
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げてＨレベルとし、転送トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送トランジスタＴＸをオフ状態とする。
【００３１】
この後、例えば、カメラなどの電子機器の例えばメカニカルシャッターなどのシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤは、入射光を受光して電荷を生成する。
【００３２】
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げてＬレベルとし、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げてＨレベルとし、選択トランジスタＳＥＬおよび転送トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤにより生成された電荷が転送トランジスタＴＸのノードｎ１側の端部（後述する図３に示すフローティングディフュージョンＦＤ）に転送される。このとき、フローティングディフュージョンＦＤの信号、すなわち電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この信号の値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに出力される。この出力線ＯＬの信号、すなわち電位が、電気信号（受光信号）となり、列回路１０３およびスイッチＳｗを介して出力アンプ１０４から出力信号として読み出される。
【００３３】
＜画素領域および周辺回路領域の素子構造＞
次いで、画素領域および周辺回路領域の素子構造を説明する。図３および図４は、実施の形態１の半導体装置の構成を示す断面図である。なお、図３および図４では、画素領域の素子構造と、周辺回路領域の素子構造とを、合わせて図示している。また、図４では、図３のうち、層間絶縁膜ＩＬ１よりも上方の部分の図示を省略している。
【００３４】
図３に示すように、本実施の形態１の半導体装置は、半導体基板１Ｓと、半導体基板１Ｓの主面としての上面側の画素領域１Ａに形成された半導体領域である活性領域ＡｃＴＰ、ＡｃＡＳおよびＡｃＲと、半導体基板１Ｓの上面側の周辺回路領域２Ａに形成された半導体領域である活性領域ＡｃＨおよびＡｃＬとを有する。
【００３５】
本実施の形態１の半導体装置は、画素領域１Ａにおいて、フォトダイオードＰＤと、転送トランジスタＴＸと、増幅トランジスタＡＭＩと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴとを有する。
【００３６】
フォトダイオードＰＤは、活性領域ＡｃＴＰに形成されており、光電変換により電荷を生成する。転送トランジスタＴＸは、活性領域ＡｃＴＰに形成されており、フォトダイオードＰＤにより生成された電荷を転送する。増幅トランジスタＡＭＩは、活性領域ＡｃＡＳに形成されており、転送トランジスタＴＸにより転送された電荷に応じて信号を増幅する。選択トランジスタＳＥＬは、活性領域ＡｃＡＳに形成されており、フォトダイオードＰＤおよび転送トランジスタＴＸが含まれた画素ＰＵ（図１および図２参照）を選択する。言い換えれば、選択トランジスタＳＥＬは、増幅トランジスタＡＭＩを選択する。リセットトランジスタＲＳＴは、活性領域ＡｃＲに形成されており、フォトダイオードＰＤの電荷を消去する。
【００３７】
本実施の形態１の半導体装置は、周辺回路領域２Ａにおいて、論理回路を構成するロジックトランジスタとしてのトランジスタＬＴＨと、トランジスタＬＴＬとを有する。周辺回路領域２Ａにおける論理回路は、電子をキャリアとするｎチャネル型のＭＩＳＦＥＴおよび正孔をキャリアとするｐチャネル型のＭＩＳＦＥＴにより構成されている。図３には、一例として、周辺回路領域２Ａにおける論理回路を構成するトランジスタのうち、ｎチャネル型のＭＩＳＦＥＴであるトランジスタＬＴＨおよびＬＴＬを示している。
【００３８】
トランジスタＬＴＨは、活性領域ＡｃＨに形成されており、トランジスタＬＴＬは、活性領域ＡｃＬに形成されている。トランジスタＬＴＨの駆動電圧は、トランジスタＬＴＬの駆動電圧よりも大きい。トランジスタＬＴＨの駆動電圧は、例えば３．３Ｖであり、トランジスタＬＴＬの駆動電圧は、例えば１．５Ｖである。すなわち、周辺回路領域２Ａには、駆動電圧の異なる複数種類のｎチャネル型のトランジスタが形成されている。なお、図示は省略するが、周辺回路領域２Ａには、駆動電圧の異なる複数種類のｐチャネル型のトランジスタが形成されていてもよい。
【００３９】
半導体基板１Ｓは、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を含有する単結晶シリコンである。活性領域ＡｃＴＰ、ＡｃＡＳ、ＡｃＲ、ＡｃＨおよびＡｃＬの各々の外周には、素子分離領域ＬＣＳが配置されている。このように、半導体基板１Ｓの上面側で、素子分離領域ＬＣＳで囲まれた各部分が、活性領域ＡｃＴＰ、ＡｃＡＳ、ＡｃＲ、ＡｃＨおよびＡｃＬ等の活性領域となる。
【００４０】
画素領域１Ａでは、活性領域ＡｃＴＰのうちフォトダイオードＰＤが形成される部分に、例えばホウ素（Ｂ）などのｐ型不純物を導入した半導体領域としてのｐ型ウェルＰＷ１が形成されている。また、画素領域１Ａでは、活性領域ＡｃＴＰのうちフォトダイオードＰＤが形成される部分以外の部分、および、活性領域ＡｃＡＳおよびＡｃＲには、例えばホウ素（Ｂ）などのｐ型不純物を導入した半導体領域としてのｐ型ウェルＰＷ２が形成されている。また、周辺回路領域２Ａでは、活性領域ＡｃＨおよびＡｃＬには、例えばホウ素（Ｂ）などのｐ型不純物を導入した半導体領域としてのｐ型ウェルＰＷ３が形成されている。なお、本願明細書では、ｐ型ウェルＰＷ１とｐ型ウェルＰＷ２とをまとめて半導体領域ＰＷと定義する。
【００４１】
ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３の各々におけるｐ型の不純物濃度は、特に限定されず、任意の値とすることができる。このとき、活性領域ＡｃＨのうちｐ型ウェルＰＷ３におけるｐ型の不純物濃度と、活性領域ＡｃＬのうちｐ型ウェルＰＷ３におけるｐ型の不純物濃度とを、異ならせることもできる。
【００４２】
活性領域ＡｃＴＰ上には、ｐ型ウェルＰＷ１上からｐ型ウェルＰＷ２上にかけて、ゲート絶縁膜ＧＯＸ１を介してゲート電極ＧＥｔが形成されている。ゲート電極ＧＥｔは、転送トランジスタＴＸのゲート電極である。平面視において、ゲート電極ＧＥｔの一方の側（図３中左側）には、フォトダイオードＰＤが形成されている。また、平面視において、ゲート電極ＧＥｔの他方の側（図３中右側）、すなわちゲート電極ＧＥｔのフォトダイオードＰＤ側と反対側には、電荷蓄積部または浮遊拡散層としての機能を有する、フローティングディフュージョンＦＤが形成されている。
【００４３】
ｐ型ウェルＰＷ１の内部には、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入した半導体領域としてのｎ型ウェルＮＷが形成されている。具体的には、ｎ型ウェルＮＷは、ｐ型ウェルＰＷ１の上層部に形成されている。このｐ型ウェルＰＷ１とｎ型ウェルＮＷによって、フォトダイオードＰＤが形成されている。すなわち、フォトダイオードＰＤは、活性領域ＡｃＴＰに形成されたｐ型ウェルＰＷ１と、ｐ型ウェルＰＷ１の内部に形成されたｎ型ウェルＮＷとを含む。また、フォトダイオードＰＤは、ｐ型ウェルＰＷ１とｎ型ウェルＮＷとの間のｐｎ接合を含む。
【００４４】
このｎ型ウェルＮＷの上面の一部には、ｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲは、半導体基板１Ｓの上面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される。すなわち、半導体基板１Ｓの上面付近の部分では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型ウェルＮＷの上面に、正孔を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制でき、暗電流の増加を抑制することができる。すなわち、フォトダイオードＰＤは、ｎ型ウェルＮＷの上面の一部に形成されたｐ＋型半導体領域ＰＲを有する。
【００４５】
ゲート電極ＧＥｔ上には、膜部ＦＰｔが形成されている。膜部ＦＰｔは、絶縁膜としての厚いハードマスク膜ＨＭ１からなる膜部ＦＰｔ１（後述する図１３参照）と、膜部ＦＰｔ１の側面に形成された薄いハードマスク膜ＨＭ２からなる側壁部としてのサイドウォールＳＷｔ（後述する図１３参照）とを含む。
【００４６】
ここで、ハードマスク膜ＨＭ１の膜厚ＴＨ５（後述する図１３参照）は、例えば２００〜３００ｎｍ程度であり、ハードマスク膜ＨＭ２の膜厚ＴＨ６（後述する図１３参照）は、例えば２０ｎｍ程度である。また、膜部ＦＰｔおよび膜部ＦＰｔ１（後述する図１３参照）の膜厚は、ハードマスク膜ＨＭ１の膜厚ＴＨ５（後述する図１３参照）に等しく、サイドウォールＳＷｔ（後述する図１３参照）の幅は、ハードマスク膜ＨＭ２の膜厚ＴＨ６（後述する図１３参照）に等しい。
【００４７】
本実施の形態１では、ゲート電極ＧＥｔ上に、膜部ＦＰｔが形成されている。これにより、フォトダイオードＰＤのｎ型ウェルＮＷを形成するために例えばｎ型の不純物イオンを注入する際に、ゲート電極ＧＥｔを突き抜けて、ゲート電極ＧＥｔ下のゲート絶縁膜ＧＯＸ１およびｐ型ウェルＰＷ１に、不純物イオンが注入されることを、防止または抑制することができる。そのため、ｐ型ウェルＰＷ１の上面から深い位置までｎ型の不純物イオンを注入することができ、ｐ型ウェルＰＷ１の上面から深い位置にｎ型ウェルＮＷを形成することができる。その結果、フォトダイオードＰＤにおける飽和電子数が低減することを防止または抑制することができ、光を照射していない状態での白点の発生、すなわち画素欠陥の発生の頻度を低減することができる。
【００４８】
半導体基板１Ｓの上面から、ｎ型ウェルＮＷの下面、すなわちｎ型ウェルＮＷの半導体基板１Ｓの上面側と反対側の面までの距離ＴＨ７（後述する図１５参照）は、ゲート電極ＧＥｔの膜厚ＴＨ４（後述する図１５参照）よりも大きくてもよい。このような場合でも、本実施の形態１によれば、ｎ型ウェルＮＷを形成するために例えばｎ型の不純物イオンを注入する際に、ゲート電極ＧＥｔを突き抜けて、ゲート電極ＧＥｔ下のゲート絶縁膜ＧＯＸ１およびｐ型ウェルＰＷ１に、不純物イオンが注入されることを、防止または抑制することができる。なお、ゲート電極ＧＥｔの膜厚ＴＨ４は、例えば２００ｎｍ程度である。
【００４９】
好適には、膜部ＦＰｔを構成する厚いハードマスク膜ＨＭ１（後述する図１３参照）として、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮ）膜および酸窒化シリコン（ＳｉＯＮ）膜のうち、１種からなる単層膜、または、２種以上からなる積層膜である、絶縁膜を用いることができる。不純物イオンを注入する際のマスクとして膜部ＦＰｔを用いる本実施の形態１では、例えば膜部ＦＰｔに代えてレジスト膜を用いる場合に比べ、膜部ＦＰｔが変質または変性することを、防止または抑制することができる。
【００５０】
さらに好適には、膜部ＦＰｔを構成する厚いハードマスク膜ＨＭ１として、酸化シリコン膜を用いることができる。これにより、ハードマスク膜ＨＭ１が厚い場合でも、容易にパターニングすることができる。
【００５１】
一方、膜部ＦＰｔを構成する薄いハードマスク膜ＨＭ２（後述する図１３参照）として、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうち、１種からなる単層膜、または、２種以上からなる積層膜である、絶縁膜を用いることができる。
【００５２】
また、膜部ＦＰｔは段差部ＳＴＰ（後述する図１８参照）を有してもよい。このとき、段差部ＳＴＰよりもフォトダイオードＰＤ側と反対側の部分の膜部ＦＰｔの膜厚は、段差部ＳＴＰよりもフォトダイオードＰＤ側の部分の膜部ＦＰｔの膜厚ＴＨ５（後述する図１３参照）よりも小さい。
【００５３】
ｐ＋型半導体領域ＰＲの上面から、膜部ＦＰｔの上面にかけて、キャップ絶縁膜ＣＡＰが形成されている。このキャップ絶縁膜ＣＡＰは、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲの上面における特性を良好に保つために形成される。また、このキャップ絶縁膜ＣＡＰは、反射防止膜ＡＲＦとしても機能する。すなわち、フォトダイオードＰＤは、ｎ型ウェルＮＷ上、および、ｐ＋型半導体領域ＰＲ上に形成された反射防止膜ＡＲＦを有する。
【００５４】
なお、ゲート電極ＧＥｔのフォトダイオードＰＤ側と反対側の側面、および、膜部ＦＰｔのフォトダイオードＰＤ側と反対側の側面には、絶縁膜からなるサイドウォールＳＷが形成されている。
【００５５】
ゲート電極ＧＥｔのフォトダイオードＰＤ側と反対側、すなわち活性領域ＡｃＴＰのうち、ｐ型ウェルＰＷ２が形成された部分の上層部には、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入したｎ型の高濃度半導体領域ＮＲが形成されている。ｎ型の高濃度半導体領域ＮＲは、フローティングディフュージョンＦＤとしての半導体領域であり、転送トランジスタＴＸのドレイン領域でもある。すなわち、転送トランジスタＴＸは、活性領域ＡｃＴＰ上に形成されたゲート電極ＧＥｔと、活性領域ＡｃＴＰの上層部に、ゲート電極ＧＥｔに整合して形成されたドレイン領域であるｎ型の高濃度半導体領域ＮＲとを含む。
【００５６】
活性領域ＡｃＡＳのうちｐ型ウェルＰＷ２上に、それぞれゲート絶縁膜ＧＯＸ１を介してゲート電極ＧＥａおよびゲート電極ＧＥｓの各々が形成されている。ゲート電極ＧＥａは、増幅トランジスタＡＭＩのゲート電極であり、ゲート電極ＧＥｓは、選択トランジスタＳＥＬのゲート電極である。ゲート電極ＧＥａ上には、膜部ＦＰａが形成されており、ゲート電極ＧＥｓ上には、膜部ＦＰｓが形成されている。膜部ＦＰａは、絶縁膜としての厚いハードマスク膜ＨＭ１からなる膜部ＦＰａ１（後述する図１３参照）と、膜部ＦＰａ１の側面に形成された薄いハードマスク膜ＨＭ２からなる側壁部としてのサイドウォールＳＷａ（後述する図１３参照）とを含む。膜部ＦＰｓは、絶縁膜としての厚いハードマスク膜ＨＭ１からなる膜部ＦＰｓ１（後述する図１３参照）と、膜部ＦＰｓ１の側面に形成された薄いハードマスク膜ＨＭ２からなる側壁部としてのサイドウォールＳＷｓ（後述する図１３参照）とを含む。
【００５７】
膜部ＦＰａ１を構成するハードマスク膜ＨＭ１（後述する図１３参照）は、膜部ＦＰｔ１を構成するハードマスク膜ＨＭ１（後述する図１３参照）と同層に形成された絶縁膜である。サイドウォールＳＷａを構成するハードマスク膜ＨＭ２（後述する図１３参照）は、サイドウォールＳＷｔを構成するハードマスク膜ＨＭ２（後述する図１３参照）と同層に形成された絶縁膜である。膜部ＦＰｓ１を構成するハードマスク膜ＨＭ１（後述する図１３参照）は、膜部ＦＰｔを構成するハードマスク膜ＨＭ１（後述する図１３参照）と同層に形成された絶縁膜である。サイドウォールＳＷｓを構成するハードマスク膜ＨＭ２（後述する図１３参照）は、サイドウォールＳＷｔを構成するハードマスク膜ＨＭ２（後述する図１３参照）と同層に形成された絶縁膜である。
【００５８】
ゲート電極ＧＥａおよび膜部ＦＰａの両側の側面には、絶縁膜からなるサイドウォールＳＷが形成されており、ゲート電極ＧＥｓおよび膜部ＦＰｓの両側の側面には、絶縁膜からなるサイドウォールＳＷが形成されている。
【００５９】
両側の側面にサイドウォールＳＷが形成されたゲート電極ＧＥａのさらに両側のｐ型ウェルＰＷ２には、増幅トランジスタＡＭＩのソース・ドレイン領域ＳＤが、ゲート電極ＧＥａに整合して形成されている。これらのソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｎ型の低濃度半導体領域ＮＭ、すなわちｎ−型半導体領域ＮＭ、および、ｎ型の高濃度半導体領域ＮＲ、すなわちｎ＋型半導体領域ＮＲからなる。また、ｎ型の高濃度半導体領域ＮＲの上面には、例えばニッケルシリサイドなどの金属シリサイド層からなるシリサイド層ＳＩＬが形成されている。すなわち、ｎ型の高濃度半導体領域ＮＲの上層部には、シリサイド層ＳＩＬが形成されている。
【００６０】
なお、本願明細書では、ソース・ドレイン領域ＳＤとは、ソース領域またはドレイン領域である半導体領域を意味する。
【００６１】
また、両側の側面にサイドウォールＳＷが形成されたゲート電極ＧＥｓのさらに両側のｐ型ウェルＰＷ２には、選択トランジスタＳＥＬのソース・ドレイン領域ＳＤが、ゲート電極ＧＥｓに整合して形成されている。これらのソース・ドレイン領域ＳＤは、ＬＤＤ構造を有し、ｎ型の低濃度半導体領域ＮＭ、および、ｎ型の高濃度半導体領域ＮＲからなる。選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩは、互いに直列に接続されているため、一方のソース・ドレイン領域ＳＤを共有している。
【００６２】
活性領域ＡｃＲのうちｐ型ウェルＰＷ２上には、ゲート絶縁膜ＧＯＸ１を介してゲート電極ＧＥｒが形成されている。ゲート電極ＧＥｒは、リセットトランジスタＲＳＴのゲート電極である。ゲート電極ＧＥｒ上には、膜部ＦＰｒが形成されている。膜部ＦＰｒは、絶縁膜としての厚いハードマスク膜ＨＭ１からなる膜部ＦＰｒ１（後述する図１３参照）と、膜部ＦＰｒ１の側面に形成された薄いハードマスク膜ＨＭ２からなる側壁部としてのサイドウォールＳＷｒ（後述する図１３参照）とを含む。
【００６３】
膜部ＦＰｒ１を構成するハードマスク膜ＨＭ１（後述する図１３参照）は、膜部ＦＰｔを構成するハードマスク膜ＨＭ１（後述する図１３参照）と同層に形成された絶縁膜である。サイドウォールＳＷｒを構成するハードマスク膜ＨＭ２（後述する図１３参照）は、サイドウォールＳＷｔを構成するハードマスク膜ＨＭ２（後述する図１３参照）と同層に形成された絶縁膜である。ゲート電極ＧＥｒおよび膜部ＦＰｒの両側の側面には、サイドウォールＳＷが形成されている。
【００６４】
また、両側の側面にサイドウォールＳＷが形成されたゲート電極ＧＥｒのさらに両側のｐ型ウェルＰＷ２には、ソース・ドレイン領域ＳＤが、ゲート電極ＧＥｒに整合して形成されている。これらのソース・ドレイン領域ＳＤは、ＬＤＤ構造を有し、ｎ型の低濃度半導体領域ＮＭ、および、ｎ型の高濃度半導体領域ＮＲからなる。また、ｎ型の高濃度半導体領域ＮＲの上面には、例えばニッケルシリサイドなどの金属シリサイド層からなるシリサイド層ＳＩＬが形成されている。すなわち、ｎ型の高濃度半導体領域ＮＲの上層部には、シリサイド層ＳＩＬが形成されている。
【００６５】
すなわち、増幅トランジスタＡＭＩは、ゲート電極ＧＥａと、ソース・ドレイン領域ＳＤと、膜部ＦＰａと、ソース・ドレイン領域ＳＤの上面に形成されたシリサイド層ＳＩＬとを有する。また、選択トランジスタＳＥＬは、ゲート電極ＧＥｓと、ソース・ドレイン領域ＳＤと、膜部ＦＰｓと、ソース・ドレイン領域ＳＤの上面に形成されたシリサイド層ＳＩＬとを有する。さらに、リセットトランジスタＲＳＴは、ゲート電極ＧＥｒと、ソース・ドレイン領域ＳＤと、膜部ＦＰｒと、ソース・ドレイン領域ＳＤの上面に形成されたシリサイド層ＳＩＬとを有する。
【００６６】
一方、活性領域ＡｃＨのうちｐ型ウェルＰＷ３上には、ゲート絶縁膜ＧＯＸ２を介してゲート電極ＧＥＨが形成されている。ゲート電極ＧＥＨは、トランジスタＬＴＨのゲート電極である。ゲート電極ＧＥＨの両側の側面には、絶縁膜からなるサイドウォールＳＷが形成されている。
【００６７】
また、活性領域ＡｃＬのうちｐ型ウェルＰＷ３上には、ゲート絶縁膜ＧＯＸ３を介してゲート電極ＧＥＬが形成されている。ゲート電極ＧＥＬは、トランジスタＬＴＬのゲート電極である。ゲート電極ＧＥＬの両側の側面には、絶縁膜からなるサイドウォールＳＷが形成されている。
【００６８】
ゲート絶縁膜ＧＯＸ２の膜厚ＴＨ２（後述する図９参照）は、ゲート絶縁膜ＧＯＸ３の膜厚ＴＨ３（後述する図９参照）よりも大きい。これにより、トランジスタＬＴＨの駆動電圧を、トランジスタＬＴＬの駆動電圧よりも大きくすることができる。なお、ゲート絶縁膜ＧＯＸ１の膜厚ＴＨ１（後述する図９参照）は、例えばゲート絶縁膜ＧＯＸ２の膜厚ＴＨ２（後述する図９参照）と等しくすることができる。
【００６９】
さらに、両側の側面にサイドウォールＳＷが形成されたゲート電極ＧＥＨのさらに両側のｐ型ウェルＰＷ３には、ソース・ドレイン領域ＳＤがゲート電極ＧＥＨに整合して形成されている。また、両側の側面にサイドウォールＳＷが形成されたゲート電極ＧＥＬのさらに両側のｐ型ウェルＰＷ３には、ソース・ドレイン領域ＳＤがゲート電極ＧＥＬに整合して形成されている。これらのソース・ドレイン領域ＳＤは、ＬＤＤ構造を有し、ｎ型の低濃度半導体領域ＮＭ、および、ｎ型の高濃度半導体領域ＮＲからなる。
【００７０】
また、ゲート電極ＧＥＨの上面、ゲート電極ＧＥＬの上面、および、ｎ型の高濃度半導体領域ＮＲの上面には、例えばニッケルシリサイドなどの金属シリサイド層からなるシリサイド層ＳＩＬが形成されている。言い換えれば、ゲート電極ＧＥＨの上層部、ゲート電極ＧＥＬの上層部、および、ｎ型の高濃度半導体領域ＮＲの上層部には、シリサイド層ＳＩＬが形成されている。
【００７１】
すなわち、トランジスタＬＴＨは、ゲート電極ＧＥＨと、ソース・ドレイン領域ＳＤと、ゲート電極ＧＥＨの上面に形成されたシリサイド層ＳＩＬと、ソース・ドレイン領域ＳＤの上面に形成されたシリサイド層ＳＩＬとを有する。また、トランジスタＬＴＬは、ゲート電極ＧＥＬと、ソース・ドレイン領域ＳＤと、ゲート電極ＧＥＬの上面に形成されたシリサイド層ＳＩＬと、ソース・ドレイン領域ＳＤの上面に形成されたシリサイド層ＳＩＬとを有する。
【００７２】
なお、フローティングディフュージョンＦＤであるｎ型の高濃度半導体領域ＮＲの上面には、シリサイド層ＳＩＬが形成されていてもよい。すなわち、フローティングディフュージョンＦＤであるｎ型の高濃度半導体領域ＮＲの上層部には、シリサイド層ＳＩＬが形成されていてもよい。あるいは、フローティングディフュージョンＦＤであるｎ型の高濃度半導体領域ＮＲの表面には、シリサイド層が形成されていなくてもよい。
【００７３】
また、転送トランジスタＴＸのゲート電極ＧＥｔの上面には、シリサイド層が形成されていない。しかし、ゲート電極ＧＥｔのうち、ｐ型ウェルＰＷ１およびＰＷ２の上に位置する部分と、プラグに接続される部分との距離が短い場合には、ゲート電極ＧＥｔのうち、ｐ型ウェルＰＷ１およびＰＷ２の上に位置する部分と、プラグと接続される部分との間の抵抗は小さい。したがって、転送トランジスタＴＸのゲート電極ＧＥｔの上面に、シリサイド層が形成されていなくても、ゲート電極ＧＥｔとプラグとを低抵抗で接続することができる。
【００７４】
画素領域１Ａでは、転送トランジスタＴＸおよびフォトダイオードＰＤを含めて活性領域ＡｃＴＰを覆うように、層間絶縁膜ＩＬ１が形成されている。このとき、層間絶縁膜ＩＬ１は、膜部ＦＰｔ上に形成されている。そして、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して、フローティングディフュージョンＦＤであるｎ型の高濃度半導体領域ＮＲに達するプラグＰＧｔが形成されている。
【００７５】
また、画素領域１Ａでは、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬを含めて活性領域ＡｃＡＳを覆うように、層間絶縁膜ＩＬ１が形成されている。このとき、層間絶縁膜ＩＬ１は、膜部ＦＰａ上、および、膜部ＦＰｓ上に、形成されている。そして、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して、ゲート電極ＧＥａを挟んでゲート電極ＧＥｓと反対側のｎ型の高濃度半導体領域ＮＲに達するプラグＰＧａが形成されている。また、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して、ゲート電極ＧＥｓを挟んでゲート電極ＧＥａと反対側のｎ型の高濃度半導体領域ＮＲに達するプラグＰＧｓが形成されている。
【００７６】
さらに、画素領域１Ａでは、リセットトランジスタＲＳＴを含めて活性領域ＡｃＲを覆うように、層間絶縁膜ＩＬ１が形成されている。このとき、層間絶縁膜ＩＬ１は、膜部ＦＰｒ上に形成されている。そして、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して、ゲート電極ＧＥｒの両側のｎ型の高濃度半導体領域ＮＲに達するプラグＰＧｒが形成されている。なお、図３では、ゲート電極ＧＥｒの一方の側（図３中右側）のｎ型の高濃度半導体領域ＮＲに達するプラグＰＧｒのみを図示している。
【００７７】
また、周辺回路領域２Ａでは、トランジスタＬＴＨを含めて活性領域ＡｃＨを覆うように、層間絶縁膜ＩＬ１が形成されている。このとき、ゲート電極ＧＥＨの上面に形成されたシリサイド層ＳＩＬと、層間絶縁膜ＩＬ１との間には、膜部ＦＰｔを構成するハードマスク膜ＨＭ１（後述する図１３参照）と同層に形成された絶縁膜からなる膜部は、形成されていない。そして、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して、ゲート電極ＧＥＨの両側のｎ型の高濃度半導体領域ＮＲに達するプラグＰＧＨが形成されている。なお、図３では、ゲート電極ＧＥＨの一方の側（図３中右側）のｎ型の高濃度半導体領域ＮＲに達するプラグＰＧＨのみを図示している。
【００７８】
また、周辺回路領域２Ａでは、トランジスタＬＴＬを含めて活性領域ＡｃＬを覆うように、層間絶縁膜ＩＬ１が形成されている。このとき、ゲート電極ＧＥＬの上面に形成されたシリサイド層ＳＩＬと、層間絶縁膜ＩＬ１との間には、膜部ＦＰｔを構成するハードマスク膜ＨＭ１（後述する図１３参照）と同層に形成された絶縁膜からなる膜部は、形成されていない。そして、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して、ゲート電極ＧＥＬの両側のｎ型の高濃度半導体領域ＮＲに達するプラグＰＧＬが形成されている。なお、図３では、ゲート電極ＧＥＬの一方の側（図３中右側）のｎ型の高濃度半導体領域ＮＲに達するプラグＰＧＬのみを図示している。
【００７９】
層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン（ＳｉＯ２）膜から形成されている。また、図４に示すように、層間絶縁膜ＩＬ１には、コンタクトホールＣＨｔ、ＣＨａ、ＣＨｓ、ＣＨｒ、ＣＨＨおよびＣＨＬが形成されている。これらのコンタクトホールＣＨｔ、ＣＨａ、ＣＨｓ、ＣＨｒ、ＣＨＨおよびＣＨＬの各々には、例えば、チタン膜およびチタン膜上に形成された窒化チタン膜からなるバリア導体膜と、バリア導体膜上に形成されたタングステン膜からなる主導体膜とが、埋め込まれている。これにより、プラグＰＧｔ、ＰＧａ、ＰＧｓ、ＰＧｒ、ＰＧＨおよびＰＧＬの各々が形成されている。
【００８０】
画素領域１Ａおよび周辺回路領域２Ａで、プラグＰＧｔ、ＰＧａ、ＰＧｓ、ＰＧｒ、ＰＧＨおよびＰＧＬが形成された層間絶縁膜ＩＬ１上には、図３に示すように、例えば層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２内に配線Ｍ１が形成されている。上記プラグＰＧｔ、ＰＧａ、ＰＧｓ、ＰＧｒ、ＰＧＨおよびＰＧＬは、配線Ｍ１と接続されている。
【００８１】
層間絶縁膜ＩＬ２は、例えば窒化シリコン（ＳｉＮ）膜と酸化シリコン（ＳｉＯ２）膜との積層膜から形成されるが、これに限定されるものではなく、例えば酸化シリコン膜よりも誘電率の低い低誘電率膜から形成することもできる。低誘電率膜としては、例えば、炭素含有酸化シリコン（ＳｉＯＣ）膜を挙げることができる。また、配線Ｍ１は、例えば、銅配線から形成されており、例えばダマシン法により形成することができる。なお、配線Ｍ１は、銅配線に限定されるものではなく、アルミニウム配線から形成することもできる。
【００８２】
配線Ｍ１が形成された層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３内に配線Ｍ２が形成されている。また、配線Ｍ２が形成された層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４内に配線Ｍ３が形成されている。配線Ｍ１〜Ｍ３は、配線層を形成している。上記プラグＰＧｔ、ＰＧａ、ＰＧｓ、ＰＧｒ、ＰＧＨおよびＰＧＬは、配線Ｍ１〜Ｍ３からなる配線層により接続される。これにより、図１および図２に示す回路を形成することができる。
【００８３】
なお、配線Ｍ１〜Ｍ３は、フォトダイオードと平面的に重ならないように形成されている。これは、フォトダイオードに入射する光が配線Ｍ１〜Ｍ３によって遮られないようにするためである。
【００８４】
さらに、画素領域１Ａでは、配線Ｍ３が形成された層間絶縁膜ＩＬ４上には、マイクロレンズＭＬが搭載されている。なお、図３に示すように、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間に、半導体基板１Ｓ側から順に、パッシベーション膜ＰＦおよびカラーフィルタＣＬが形成されていてもよい。このとき、図３に示すように、周辺回路領域２Ａでも、層間絶縁膜ＩＬ４上に、パッシベーション膜ＰＦが設けられていてもよい。
【００８５】
図３において、光が画素ＰＵ（図１参照）に照射されると、まず、入射光は、マイクロレンズＭＬを通過する。その後、可視光に対して透明な層間絶縁膜ＩＬ４〜ＩＬ１を通過した後、反射防止膜ＡＲＦに入射する。反射防止膜ＡＲＦでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードＰＤに入射する。フォトダイオードＰＤでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型ウェルＮＷに蓄積される。
【００８６】
そして、適切なタイミングで、転送トランジスタＴＸをオンする。具体的には、転送トランジスタＴＸのゲート電極ＧＥｔに、しきい値電圧以上の電圧を印加する。すると、ｐ型ウェルＰＷ１およびＰＷ２のうち、ゲート絶縁膜ＧＯＸ１下の部分に、チャネル領域が形成され、転送トランジスタＴＸのソース領域であるｎ型ウェルＮＷと、転送トランジスタＴＸのドレイン領域であるｎ型の高濃度半導体領域ＮＲとが、電気的に導通することになる。この結果、ｎ型ウェルＮＷに蓄積された電子は、チャネル領域を通ってドレイン領域に達し、ドレイン領域から配線層を通って外部に取り出される。
【００８７】
＜半導体装置の製造方法＞
次いで、本実施の形態１の半導体装置の製造方法について説明する。図５および図６は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図７〜図２２は、実施の形態１の半導体装置の製造工程を示す断面図である。なお、図７〜図２２では、画素領域１Ａにおける製造工程と、周辺回路領域２Ａにおける製造工程とを、合わせて図示している。
【００８８】
まず、図７に示すように、半導体基板１Ｓを準備する（図５のステップＳ１１）。このステップＳ１１では、まず、半導体基板１Ｓとして、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を含有したｎ型の単結晶シリコン基板を準備する。
【００８９】
次いで、半導体基板１Ｓに素子分離領域ＬＣＳを形成する。素子分離領域ＬＣＳは、熱酸化膜からなる。例えば、半導体基板１Ｓのうち、活性領域ＡｃＴＰ、ＡｃＡＳ、ＡｃＲ、ＡｃＨおよびＡｃＬ等の活性領域となる領域を窒化シリコン（ＳｉＮ）膜で覆い、熱酸化することにより、酸化シリコン（ＳｉＯ２）膜等の絶縁部材からなる素子分離領域ＬＣＳを形成する。このような素子分離方法をＬＯＣＯＳ（Local oxidation of silicon）法という。この素子分離領域ＬＣＳにより活性領域ＡｃＴＰ、ＡｃＡＳ、ＡｃＲ、ＡｃＨおよびＡｃＬ等の活性領域が区画、すなわち形成される。活性領域ＡｃＴＰ、ＡｃＡＳおよびＡｃＲは、画素領域１Ａに形成され、活性領域ＡｃＨおよびＡｃＬは、周辺回路領域２Ａに形成される。
【００９０】
なお、ＬＯＣＯＳ法に代えてＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域を形成してもよい。この場合、素子分離領域は、半導体基板１Ｓ中の溝内に埋め込まれた絶縁部材からなる。例えば、上記窒化シリコン膜をマスクとして半導体基板１Ｓをエッチングすることにより、分離溝を形成する。次いで、この分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離領域を形成する。
【００９１】
次いで、図８に示すように、ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３を形成する（図５のステップＳ１２）。このステップＳ１２では、画素領域１Ａで、活性領域ＡｃＴＰのうち一部分（図８中左側の部分）に、ｐ型ウェルＰＷ１を形成する。また、ステップＳ１２では、画素領域１Ａで、活性領域ＡｃＴＰのうち他の部分（図８中右側の部分）、ならびに、活性領域ＡｃＡＳおよびＡｃＲに、ｐ型ウェルＰＷ２を形成する。さらに、ステップＳ１２では、周辺回路領域２Ａで、活性領域ＡｃＨおよびＡｃＬに、ｐ型ウェルＰＷ３を形成する。
【００９２】
このステップＳ１２では、フォトリソグラフィ技術およびイオン注入法を使用することにより、活性領域ＡｃＴＰ、ＡｃＡＳおよびＡｃＲ、ならびに、活性領域ＡｃＨおよびＡｃＬで、半導体基板１Ｓ内に、例えばホウ素（Ｂ）などのｐ型不純物を導入する。これにより、画素領域１Ａおよび周辺回路領域２Ａで、ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３を形成する。ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３の導電型はｐ型であり、半導体基板１Ｓの導電型であるｎ型の反対の導電型である。
【００９３】
ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３の各々におけるｐ型の不純物濃度は、特に限定されず、任意の値とすることができる。また、活性領域ＡｃＨのうちｐ型ウェルＰＷ３におけるｐ型の不純物濃度と、活性領域ＡｃＬのうちｐ型ウェルＰＷ３におけるｐ型の不純物濃度とを、異ならせることもできる。
【００９４】
次いで、図９に示すように、ゲート絶縁膜ＧＯＸ１、ＧＯＸ２およびＧＯＸ３、ならびに、導電膜ＣＦ１を形成する（図５のステップＳ１３）。このステップＳ１３では、まず、半導体基板１Ｓを熱酸化することにより、画素領域１Ａで、ｐ型ウェルＰＷ１およびＰＷ２の各々の上面に、酸化シリコン（ＳｉＯ２）膜からなり、膜厚ＴＨ１を有するゲート絶縁膜ＧＯＸ１を形成する。また、半導体基板１Ｓを熱酸化することにより、周辺回路領域２Ａで、活性領域ＡｃＨのうちｐ型ウェルＰＷ３の上面に、酸化シリコン膜からなり、膜厚ＴＨ２を有するゲート絶縁膜ＧＯＸ２を形成する。さらに、半導体基板１Ｓを熱酸化することにより、周辺回路領域２Ａで、活性領域ＡｃＬのうちｐ型ウェルＰＷ３の上面に、酸化シリコン膜からなり、膜厚ＴＨ３を有するゲート絶縁膜ＧＯＸ３を形成する。
【００９５】
ゲート絶縁膜ＧＯＸ２の膜厚ＴＨ２は、ゲート絶縁膜ＧＯＸ３の膜厚ＴＨ３よりも大きい。これにより、トランジスタＬＴＨ（後述する図１９参照）の駆動電圧を、トランジスタＬＴＬ（後述する図１９参照）の駆動電圧よりも大きくすることができる。  
【００９６】
なお、ゲート絶縁膜ＧＯＸ１の膜厚ＴＨ１は、例えばゲート絶縁膜ＧＯＸ２の膜厚ＴＨ２と等しくすることができる。
【００９７】
ゲート絶縁膜ＧＯＸ１、ＧＯＸ２およびＧＯＸ３として、窒化シリコン（ＳｉＮ）膜や酸窒化シリコン（ＳｉＯＮ）膜などを用いてもよい。また、酸化ハフニウム（ＨｆＯ２）膜に酸化ランタン（Ｌａ２Ｏ３）を導入したハフニウム系絶縁膜などのいわゆる高誘電体膜、すなわち窒化シリコン膜よりも誘電率の高い膜を用いてもよい。これらの膜を、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。
【００９８】
次いで、図９に示すように、ゲート絶縁膜ＧＯＸ１、ＧＯＸ２およびＧＯＸ３上に、導電膜ＣＦ１として、例えば多結晶シリコン膜を、ＣＶＤ法などを用いて形成する。
【００９９】
次いで、図１０に示すように、厚いハードマスク膜ＨＭ１を形成する（図５のステップＳ１４）。このステップＳ１４では、画素領域１Ａおよび周辺回路領域２Ａで、導電膜ＣＦ１上に、絶縁膜としてのハードマスク膜ＨＭ１を、例えばＣＶＤ法により形成する。ハードマスク膜ＨＭ１の膜厚ＴＨ５は、ハードマスク膜ＨＭ２の膜厚ＴＨ６（後述する図１２参照）よりも大きい。
【０１００】
好適には、ハードマスク膜ＨＭ１として、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮ）膜および酸窒化シリコン（ＳｉＯＮ）膜のうち、１種からなる単層膜、または、２種以上からなる積層膜である、絶縁膜を形成することができる。不純物イオンを注入する際のマスクとして、ハードマスク膜ＨＭ１からなる膜部ＦＰｔ（後述する図１５参照）を用いる本実施の形態１では、例えば膜部ＦＰｔに代えてレジスト膜を用いる場合に比べ、膜部ＦＰｔが変質または変性することを、防止または抑制することができる。
【０１０１】
さらに好適には、ハードマスク膜ＨＭ１として、酸化シリコン膜を形成することができる。これにより、ハードマスク膜ＨＭ１が厚い場合でも、ハードマスク膜ＨＭ１を容易にパターニングすることができる。
【０１０２】
次いで、図１１に示すように、厚いハードマスク膜ＨＭ１をパターニングする（図５のステップＳ１５）。このステップＳ１５では、画素領域１Ａで、厚いハードマスク膜ＨＭ１をパターニングすることで、厚いハードマスク膜ＨＭ１からなる膜部ＦＰｔ１、ＦＰａ１、ＦＰｓ１およびＦＰｒ１を形成し、周辺回路領域２Ａで、厚いハードマスク膜ＨＭ１を除去する。
【０１０３】
具体的には、厚いハードマスク膜ＨＭ１上にフォトレジスト膜（図示は省略）を形成し、フォトリソグラフィ技術を用いて露光および現像処理する。このフォトレジスト膜を、レジスト膜とも称する。これにより、周辺回路領域２Ａでは、フォトレジスト膜を残存させないが、画素領域１Ａで、膜部ＦＰｔ１、ＦＰａ１、ＦＰｓ１およびＦＰｒ１を形成する領域に、フォトレジスト膜を残存させる。
【０１０４】
次いで、このフォトレジスト膜をマスクとして、厚いハードマスク膜ＨＭ１をエッチングする。これにより、画素領域１Ａにおいて、活性領域ＡｃＴＰの上方で、導電膜ＣＦ１上に厚いハードマスク膜ＨＭ１を残して膜部ＦＰｔ１を形成する。また、画素領域１Ａにおいて、活性領域ＡｃＡＳの上方で、導電膜ＣＦ１上に厚いハードマスク膜ＨＭ１を残して膜部ＦＰａ１およびＦＰｓ１を形成する。さらに、画素領域１Ａにおいて、活性領域ＡｃＲの上方で、導電膜ＣＦ１上に厚いハードマスク膜ＨＭ１を残して膜部ＦＰｒ１を形成する。次いで、フォトレジスト膜をアッシングなどにより除去する。このようなフォトレジスト膜の形成から除去までの工程をパターニングという。
【０１０５】
また、膜部ＦＰｔ１は、活性領域ＡｃＴＰのうち、ｐ型ウェルＰＷ１上から、ｐ型ウェルＰＷ２上にかけて、連続的に形成される。
【０１０６】
次いで、図１２に示すように、薄いハードマスク膜ＨＭ２を形成する（図５のステップＳ１６）。このステップＳ１６では、画素領域１Ａおよび周辺回路領域２Ａで、膜部ＦＰｔ１上、膜部ＦＰａ１上、膜部ＦＰｓ１上および膜部ＦＰｒ１上を含めて導電膜ＣＦ１上に、絶縁膜としてのハードマスク膜ＨＭ２を、例えばＣＶＤ法により形成する。ハードマスク膜ＨＭ２の膜厚ＴＨ６は、ハードマスク膜ＨＭ１の膜厚ＴＨ５よりも小さい。
【０１０７】
ハードマスク膜ＨＭ２として、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮ）膜および酸窒化シリコン（ＳｉＯＮ）膜のうち、１種からなる単層膜、または、２種以上からなる積層膜である、絶縁膜を形成することができる。
【０１０８】
また、ハードマスク膜ＨＭ１の膜厚ＴＨ５は、例えば２００〜３００ｎｍ程度であり、ハードマスク膜ＨＭ２の膜厚ＴＨ６は、例えば２０ｎｍ程度である。
【０１０９】
次いで、図１３に示すように、薄いハードマスク膜ＨＭ２をパターニングする（図５のステップＳ１７）。このステップＳ１７では、周辺回路領域２Ａにおいて、薄いハードマスク膜ＨＭ２をパターニングすることで、薄いハードマスク膜ＨＭ２からなる膜部ＦＰＨおよびＦＰＬを形成する。
【０１１０】
具体的には、薄いハードマスク膜ＨＭ２上にフォトレジスト膜（図示は省略）を形成し、フォトリソグラフィ技術を用いて露光および現像処理する。これにより、画素領域１Ａでは、フォトレジスト膜を残存させないが、周辺回路領域２Ａで、膜部ＦＰＨおよびＦＰＬを形成する領域に、フォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクとして、薄いハードマスク膜ＨＭ２をエッチングする。これにより、周辺回路領域２Ａで、導電膜ＣＦ１上に薄いハードマスク膜ＨＭ２を残して膜部ＦＰＨおよびＦＰＬを形成する。
【０１１１】
このとき、画素領域１Ａでは、薄いハードマスク膜ＨＭ２をエッチバックする。これにより、活性領域ＡｃＴＰの上方で、膜部ＦＰｔ１の側面に薄いハードマスク膜ＨＭ２を残してサイドウォールＳＷｔを形成し、導電膜ＣＦ１上に、膜部ＦＰｔ１とサイドウォールＳＷｔとからなる膜部ＦＰｔを形成する。
【０１１２】
また、活性領域ＡｃＡＳの上方で、膜部ＦＰａ１の側面に薄いハードマスク膜ＨＭ２を残してサイドウォールＳＷａを形成し、導電膜ＣＦ１上に、膜部ＦＰａ１とサイドウォールＳＷａとからなる膜部ＦＰａを形成する。また、活性領域ＡｃＡＳの上方で、膜部ＦＰｓ１の側面に薄いハードマスク膜ＨＭ２を残してサイドウォールＳＷｓを形成し、導電膜ＣＦ１上に、膜部ＦＰｓ１とサイドウォールＳＷｓとからなる膜部ＦＰｓを形成する。さらに、活性領域ＡｃＲの上方で、膜部ＦＰｒ１の側面に薄いハードマスク膜ＨＭ２を残してサイドウォールＳＷｒを形成し、導電膜ＣＦ１上に、膜部ＦＰｒ１とサイドウォールＳＷｒとからなる膜部ＦＰｒを形成する。
【０１１３】
なお、画素領域１Ａにおいて、膜部ＦＰｔ１、ＦＰａ１、ＦＰｓ１およびＦＰｒ１の各々の側面に薄いハードマスク膜ＨＭ２を残さなくてもよい。そして、画素領域１Ａにおいて、膜部ＦＰｔ１のみからなる膜部ＦＰｔ、膜部ＦＰａ１のみからなる膜部ＦＰａ、膜部ＦＰｓ１のみからなる膜部ＦＰｓ、および、膜部ＦＰｒ１のみからなる膜部ＦＰｒを形成してもよい。
【０１１４】
また、膜部ＦＰｔは、ｐ型ウェルＰＷ１上から、ｐ型ウェルＰＷ２上にかけて、連続的に形成される。
【０１１５】
次いで、図１４に示すように、ゲート電極ＧＥｔ、ＧＥａ、ＧＥｓ、ＧＥｒ、ＧＥＨおよびＧＥＬを形成する（図５のステップＳ１８）。このステップＳ１８では、画素領域１Ａで、ゲート電極ＧＥｔ、ＧＥａ、ＧＥｓおよびＧＥｒを形成し、周辺回路領域２Ａで、ゲート電極ＧＥＨおよびＧＥＬを形成する。
【０１１６】
具体的には、膜部ＦＰｔ、ＦＰａ、ＦＰｓおよびＦＰｒ、ならびに、膜部ＦＰＨおよびＦＰＬをマスクとして、導電膜ＣＦ１、ならびに、ゲート絶縁膜ＧＯＸ１、ＧＯＸ２およびＧＯＸ３をエッチングする。
【０１１７】
このとき、画素領域１Ａでは、膜部ＦＰｔ、ＦＰａ、ＦＰｓおよびＦＰｒのいずれにも覆われていない部分の導電膜ＣＦ１およびゲート絶縁膜ＧＯＸ１を除去する。これにより、膜部ＦＰｔに覆われた部分の導電膜ＣＦ１およびゲート絶縁膜ＧＯＸ１を残し、活性領域ＡｃＴＰ上に、ゲート絶縁膜ＧＯＸ１を介して、導電膜ＣＦ１からなるゲート電極ＧＥｔを形成する。
【０１１８】
また、膜部ＦＰａに覆われた部分の導電膜ＣＦ１およびゲート絶縁膜ＧＯＸ１を残し、活性領域ＡｃＡＳ上に、ゲート絶縁膜ＧＯＸ１を介して、導電膜ＣＦ１からなるゲート電極ＧＥａを形成する。そして、膜部ＦＰｓに覆われた部分の導電膜ＣＦ１およびゲート絶縁膜ＧＯＸ１を残し、活性領域ＡｃＡＳ上に、ゲート絶縁膜ＧＯＸ１を介して、導電膜ＣＦ１からなるゲート電極ＧＥｓを形成する。さらに、膜部ＦＰｒに覆われた部分の導電膜ＣＦ１およびゲート絶縁膜ＧＯＸ１を残し、活性領域ＡｃＲ上に、ゲート絶縁膜ＧＯＸ１を介して、導電膜ＣＦ１からなるゲート電極ＧＥｒを形成する。
【０１１９】
一方、周辺回路領域２Ａでは、膜部ＦＰＨおよびＦＰＬのいずれにも覆われていない部分の導電膜ＣＦ１、ならびに、ゲート絶縁膜ＧＯＸ２およびＧＯＸ３を除去する。これにより、膜部ＦＰＨに覆われた部分の導電膜ＣＦ１およびゲート絶縁膜ＧＯＸ２を残し、活性領域ＡｃＨ上に、ゲート絶縁膜ＧＯＸ２を介して、導電膜ＣＦ１からなるゲート電極ＧＥＨを形成する。また、膜部ＦＰＬに覆われた部分の導電膜ＣＦ１およびゲート絶縁膜ＧＯＸ３を残し、活性領域ＡｃＬ上に、ゲート絶縁膜ＧＯＸ３を介して、導電膜ＣＦ１からなるゲート電極ＧＥＬを形成する。
【０１２０】
なお、ゲート電極ＧＥｔは、ｐ型ウェルＰＷ１上から、ｐ型ウェルＰＷ２上にかけて、連続的に形成される。
【０１２１】
次いで、図１５に示すように、ｎ型ウェルＮＷを形成する（図５のステップＳ１９）。このステップＳ１９では、画素領域１Ａで、活性領域ＡｃＴＰのうち、ゲート電極ＧＥｔの一方の側（図１５中の左側）に位置するｐ型ウェルＰＷ１の内部に、イオン注入法によりｎ型ウェルＮＷを形成する。
【０１２２】
例えば、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓ上にフォトレジスト膜Ｒ１を形成し、フォトリソグラフィ技術を用いて露光および現像処理を行う。これにより、画素領域１Ａにおいて、フォトレジスト膜Ｒ１を貫通し、活性領域ＡｃＴＰのうち、ゲート電極ＧＥｔの一方の側（図１５中の左側）に位置する部分、すなわちｐ型ウェルＰＷ１に達する開口部ＯＰ１を形成する。そして、画素領域１Ａにおいて、活性領域ＡｃＴＰのうち、ｎ型ウェルＮＷが形成される部分であるｐ型ウェルＰＷ１は、開口部ＯＰ１の底部に露出する。
【０１２３】
一方、画素領域１Ａにおいて、活性領域ＡｃＴＰのうち、ｎ型ウェルＮＷが形成されない部分であるｐ型ウェルＰＷ２、ならびに、活性領域ＡｃＡＳおよびＡｃＲのうちｐ型ウェルＰＷ２は、ｎ型の不純物イオンが注入されないように、フォトレジスト膜Ｒ１により覆われている。また、周辺回路領域２Ａにおいて、活性領域ＡｃＨおよびＡｃＬのうちｐ型ウェルＰＷ３は、ｎ型の不純物イオンが注入されないように、フォトレジスト膜Ｒ１により覆われている。
【０１２４】
このように、開口部ＯＰ１が形成されたフォトレジスト膜Ｒ１をマスクとして、ｎ型の不純物イオンＩＭ１を注入する。これにより、図１５に示すように、ｐ型ウェルＰＷ１の上層部にｎ型の不純物イオンＩＭ１が注入されてｎ型ウェルＮＷが形成される。すなわち、ｐ型ウェルＰＷ１の内部にｎ型ウェルＮＷが形成される。このｐ型ウェルＰＷ１とｎ型ウェルＮＷとの間のｐｎ接合によって、フォトダイオードＰＤが形成される。
【０１２５】
好適には、ｎ型の不純物イオンＩＭ１が照射される方向は、ゲート電極ＧＥｔのフォトダイオードＰＤ側の側面にｎ型の不純物イオンＩＭ１が照射されるように、半導体基板１Ｓの主面の法線方向に対して角度θ１だけ傾斜している。角度θ１は、例えば３０°程度である。なお、上記のｎ型の不純物イオンＩＭ１の注入は、垂直方向によるイオン注入と、角度θ１による斜めイオン注入の２回で行ってもよい。垂直方向によるイオン注入の角度は０°から７°の範囲が好ましい。
【０１２６】
半導体基板１Ｓの主面の法線方向に平行な方向に不純物イオンＩＭ１を注入する場合には、不純物イオンＩＭ１を注入する深さが極めて大きい値であるときを除き、ｎ型ウェルＮＷを、平面視において、ゲート電極ＧＥｔと重なるように形成することは、困難である。
【０１２７】
一方、ゲート電極ＧＥｔのフォトダイオードＰＤ側の側面にｎ型の不純物イオンＩＭ１が照射されるように、半導体基板１Ｓの主面の法線方向に傾斜した方向に不純物イオンＩＭ１を注入する場合を考える。この場合、不純物イオンＩＭ１を注入する深さが極めて大きな値でなくても、ｎ型ウェルＮＷを、平面視において、ゲート電極ＧＥｔと重なるように形成することができる。このようにｎ型ウェルＮＷの一部とゲート電極ＧＥｔとが、平面視において重なることにより、ｎ型ウェルＮＷを転送トランジスタＴＸ（後述する図１９参照）のソース領域としても機能させることができる。
【０１２８】
本実施の形態１では、フォトダイオードＰＤを形成するために例えばｎ型の不純物イオンを注入する際に、膜部ＦＰｔに覆われたゲート電極ＧＥｔに自己整合させて注入する。これにより、不純物イオンが、ゲート電極ＧＥｔを突き抜けて、ゲート電極ＧＥｔ下のゲート絶縁膜ＧＯＸ１およびｐ型ウェルＰＷ１に、注入されにくくなる。そのため、ｐ型ウェルＰＷ１の上面から深い位置までｎ型の不純物イオンを注入することができ、ｐ型ウェルＰＷ１の上面から深い位置にｎ型ウェルＮＷを形成することができる。その結果、フォトダイオードＰＤにおける飽和電子数が低減することを防止または抑制することができ、光を照射していない状態での白点の発生、すなわち画素欠陥の発生の頻度を低減することができる。
【０１２９】
半導体基板１Ｓの上面からｎ型ウェルＮＷの下面までの距離ＴＨ７は、ゲート電極ＧＥｔの膜厚ＴＨ４よりも大きくてもよい。このような場合でも、本実施の形態１によれば、ｎ型ウェルＮＷを形成するために例えばｎ型の不純物イオンを注入する際に、ゲート電極ＧＥｔを突き抜けて、ゲート電極ＧＥｔ下のゲート絶縁膜ＧＯＸ１およびｐ型ウェルＰＷ１に、不純物イオンが注入されることを、防止または抑制することができる。なお、ゲート電極ＧＥｔの膜厚ＴＨ４は、例えば２００ｎｍ程度である。
【０１３０】
好適には、開口部ＯＰ１は、露光の際の位置合わせ精度を考慮した上で、平面視において、ゲート電極ＧＥｔと隣接する部分のｐ型ウェルＰＷ１が開口部ＯＰ１の底部に確実に露出するように、形成される。すなわち開口部ＯＰ１は、フォトレジスト膜Ｒ１を貫通して、膜部ＦＰｔのうち一方の側（図１５中の左側）の端部に達するように、形成される。これにより、平面視において、ゲート電極ＧＥｔと隣接する部分のｐ型ウェルＰＷ１の上層部に、確実にｎ型の不純物イオンを注入してｎ型ウェルＮＷを形成することができる。
【０１３１】
次いで、図１６に示すように、ｐ＋型半導体領域ＰＲを形成する（図５のステップＳ２０）。このステップＳ２０では、ｎ型ウェルＮＷの上層部に、ｐ＋型半導体領域ＰＲを形成する。
【０１３２】
例えば、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓ上にフォトレジスト膜Ｒ２を形成し、フォトリソグラフィ技術を用いて露光および現像処理を行う。これにより、画素領域１Ａにおいて、フォトレジスト膜Ｒ２を貫通し、活性領域ＡｃＴＰのうちｎ型ウェルＮＷに達する開口部ＯＰ２を形成する。そして、画素領域１Ａにおいて、活性領域ＡｃＴＰのうち、ｐ＋型半導体領域ＰＲが形成される部分であるｎ型ウェルＮＷは、開口部ＯＰ２の底部に露出する。
【０１３３】
一方、画素領域１Ａにおいて、活性領域ＡｃＴＰのうち、ｐ＋型半導体領域ＰＲが形成されない部分であるｐ型ウェルＰＷ２、ならびに、活性領域ＡｃＡＳおよびＡｃＲのうちｐ型ウェルＰＷ２は、ｐ型の不純物イオンが注入されないように、フォトレジスト膜Ｒ２により覆われている。また、周辺回路領域２Ａにおいて、活性領域ＡｃＨおよびＡｃＬのうちｐ型ウェルＰＷ３は、ｐ型の不純物イオンが注入されないように、フォトレジスト膜Ｒ２により覆われている。
【０１３４】
このように、開口部ＯＰ２が形成されたフォトレジスト膜Ｒ２をマスクとして、ｐ型の不純物イオンＩＭ２を注入する。これにより、図１６に示すように、ｎ型ウェルＮＷの上層部にｐ型の不純物イオンＩＭ２が注入されてｐ＋型半導体領域ＰＲが形成される。
【０１３５】
好適には、ｐ型の不純物イオンＩＭ２が照射される方向は、ゲート電極ＧＥｔのフォトダイオードＰＤ側の側面にｎ型の不純物イオンが照射されないように、半導体基板１Ｓの上面の法線方向に対して角度θ２だけ傾斜している。角度θ２は、例えば１０〜３０°程度である。
【０１３６】
これにより、ｎ型ウェルＮＷの上層部のうち、ゲート電極ＧＥｔと離れた部分に、ｐ型の不純物イオンが注入される。したがって、ｐ＋型半導体領域ＰＲは、ｎ型ウェルＮＷの上層部のうち、ゲート電極ＧＥｔと離れた部分に、形成される。
【０１３７】
なお、フォトレジスト膜Ｒ２として、フォトレジスト膜Ｒ１（図１５参照）をそのまま用いてもよい。
【０１３８】
次いで、図１７に示すように、ｎ型の低濃度半導体領域ＮＭを形成する（図６のステップＳ２１）。このステップＳ２１では、画素領域１Ａにおいて、活性領域ＡｃＡＳのうち、ゲート電極ＧＥａの両側のｐ型ウェルＰＷ２、および、ゲート電極ＧＥｓの両側のｐ型ウェルＰＷ２に、ｎ型の低濃度半導体領域ＮＭを形成する。また、画素領域１Ａにおいて、活性領域ＡｃＲのうち、ゲート電極ＧＥｒの両側のｐ型ウェルＰＷ２に、ｎ型の低濃度半導体領域ＮＭを形成する。さらに、周辺回路領域２Ａにおいて、活性領域ＡｃＨのうち、ゲート電極ＧＥＨの両側のｐ型ウェルＰＷ３に、ｎ型の低濃度半導体領域ＮＭを形成し、活性領域ＡｃＬのうち、ゲート電極ＧＥＬの両側のｐ型ウェルＰＷ３に、ｎ型の低濃度半導体領域ＮＭを形成する。
【０１３９】
例えば、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓ上にフォトレジスト膜Ｒ３を形成し、フォトリソグラフィ技術を用いて露光および現像処理を行う。これにより、画素領域１Ａにおいて、活性領域ＡｃＡＳおよびＡｃＲで、ゲート電極ＧＥａ、ＧＥｓおよびＧＥｒ、ならびに、ｐ型ウェルＰＷ２が露出するように、フォトレジスト膜Ｒ３をパターニングする。また、周辺回路領域２Ａにおいて、活性領域ＡｃＨおよびＡｃＬで、ゲート電極ＧＥＨおよびＧＥＬ、ならびに、ｐ型ウェルＰＷ３が露出するように、フォトレジスト膜Ｒ３をパターニングする。一方、画素領域１Ａにおいて、活性領域ＡｃＴＰのうちｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲは、ｎ型の不純物イオンが注入されないように、フォトレジスト膜Ｒ３により覆われている。
【０１４０】
そして、フォトレジスト膜Ｒ３、および、ゲート電極ＧＥａ、ＧＥｓ、ＧＥｒ、ＧＥＨおよびＧＥＬをマスクとして、ｎ型の不純物イオンを注入する。これにより、画素領域１Ａにおいて、ゲート電極ＧＥａ、ＧＥｓおよびＧＥｒの各々の両側のｐ型ウェルＰＷ２中に、ｎ型の低濃度半導体領域ＮＭが形成される。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥＨおよびＧＥＬの各々の両側のｐ型ウェルＰＷ３中に、ｎ型の低濃度半導体領域ＮＭが形成される。
【０１４１】
このとき、転送トランジスタＴＸ（後述する図１９参照）のドレイン領域が形成される部分のｐ型ウェルＰＷ２が露出し、露出したｐ型ウェルＰＷ２に、ｎ型の低濃度半導体領域ＮＭが形成されてもよい。
【０１４２】
また、ステップＳ２１では、まず、活性領域ＡｃＡＳ、ＡｃＲおよびＡｃＨで、ある条件でｎ型の不純物イオンを注入してｎ型の低濃度半導体領域ＮＭを形成した後、活性領域ＡｃＬで、別の条件でｎ型の不純物イオンを注入してｎ型の低濃度半導体領域ＮＭを形成してもよい。
【０１４３】
なお、周辺回路領域２Ａにｐチャネル型のＭＩＳＦＥＴが形成される場合には、周辺回路領域２Ａにおいて、例えばホウ素（Ｂ）などのｐ型の不純物イオンを注入することで、ｐ型の低濃度半導体領域を形成してもよい。
【０１４４】
次いで、図１８に示すように、キャップ絶縁膜ＣＡＰの形成およびパターニングを行う（図６のステップＳ２２）。
【０１４５】
まず、図１８に示すように、半導体基板１Ｓ上に、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮ）膜、および、酸窒化シリコン（ＳｉＯＮ）膜のうち、１種からなる単層膜、または、２種以上からなる積層膜である、絶縁膜ＣＡＰ１を、例えばＣＶＤ法などを用いて形成する。
【０１４６】
次いで、図１８に示すように、絶縁膜ＣＡＰ１をパターニングする。例えば、画素領域１Ａおよび周辺回路領域２Ａで、絶縁膜ＣＡＰ１上にフォトレジスト膜Ｒ４を形成し、フォトリソグラフィ技術を用いて露光および現像処理を行う。これにより、画素領域１Ａにおいて、膜部ＦＰｔ上、ｎ型ウェルＮＷ上、および、ｐ＋型半導体領域ＰＲ上の部分のフォトレジスト膜Ｒ４を残し、それ以外の部分のフォトレジスト膜Ｒ４を除去する。
【０１４７】
そして、膜部ＦＰｔ、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲがフォトレジスト膜Ｒ４に覆われた状態で、画素領域１Ａにおいて、活性領域ＡｃＡＳおよびＡｃＲの各々の上の絶縁膜ＣＡＰ１を、ＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングする。また、周辺回路領域２Ａにおいて、活性領域ＡｃＨおよびＡｃＬの各々の上の絶縁膜ＣＡＰ１を、ＲＩＥ法などにより異方性エッチングする。
【０１４８】
このとき、画素領域１Ａにおいて、ｎ型ウェルＮＷ上、ｐ＋型半導体領域ＰＲ上、および、膜部ＦＰｔ上に、絶縁膜ＣＡＰ１を残してキャップ絶縁膜ＣＡＰを形成する。なお、このキャップ絶縁膜ＣＡＰは、反射防止膜ＡＲＦとして機能する。
【０１４９】
一方、周辺回路領域２Ａにおいて、絶縁膜ＣＡＰ１がエッチバックされて膜部ＦＰＨおよびＦＰＬが露出し、さらに、露出した膜部ＦＰＨおよびＦＰＬが除去される。そして、ゲート電極ＧＥＨおよびＧＥＬの各々の側面に絶縁膜ＣＡＰ１を残してサイドウォールＳＷを形成する。すなわち、サイドウォールＳＷは、絶縁膜ＣＡＰ１からなる。
【０１５０】
一方、画素領域１Ａにおいて、活性領域ＡｃＡＳおよびＡｃＲの各々の上で、絶縁膜ＣＡＰ１がエッチバックされて膜部ＦＰａ、ＦＰｓおよびＦＰｒが露出する。ここで、膜部ＦＰａ、ＦＰｓおよびＦＰｒの膜厚ＴＨ５（図１３参照）は、膜部ＦＰＨおよびＦＰＬの膜厚ＴＨ６（図１３参照）よりも大きい。したがって、膜部ＦＰＨおよびＦＰＬが除去されるまで膜部ＦＰａ、ＦＰｓおよびＦＰｒをエッチバックした場合でも、膜部ＦＰａ、ＦＰｓおよびＦＰｒを完全に除去せず残存させることができる。これにより、ゲート電極ＧＥａの側面、および、残された膜部ＦＰａの側面に、絶縁膜ＣＡＰ１を残してサイドウォールＳＷを形成する。また、ゲート電極ＧＥｓの側面、および、残された膜部ＦＰｓの側面に、絶縁膜ＣＡＰ１を残してサイドウォールＳＷを形成する。さらに、ゲート電極ＧＥｒの側面、および、残された膜部ＦＰｒの側面に、絶縁膜ＣＡＰ１を残してサイドウォールＳＷを形成する。
【０１５１】
なお、図１８に示すように、露光の際の位置合わせ精度を考慮した上で、平面視において、ゲート電極ＧＥｔと隣接する部分のｐ型ウェルＰＷ２が確実に露出するように、膜部ＦＰｔのフォトダイオードＰＤ側と反対側の端部上のフォトレジスト膜Ｒ４は、除去される。これにより、絶縁膜ＣＡＰ１がエッチバックされて膜部ＦＰｔのフォトダイオードＰＤ側と反対側の端部が露出する。そして、膜部ＦＰＨおよびＦＰＬが除去されるまで、膜部ＦＰｔのフォトダイオードＰＤ側と反対側の端部をエッチバックした場合でも、膜部ＦＰｔのフォトダイオードＰＤ側と反対側の端部を完全に除去せず残存させることができる。これにより、ゲート電極ＧＥｔのフォトダイオードＰＤ側と反対側の側面、および、残された膜部ＦＰｔのフォトダイオードＰＤ側と反対側の側面に、絶縁膜ＣＡＰ１を残してサイドウォールＳＷを形成する。
【０１５２】
このように、膜部ＦＰｔのフォトダイオードＰＤ側と反対側の端部をエッチバックした場合、膜部ＦＰｔは段差部ＳＴＰを有することがある。このとき、段差部ＳＴＰよりもフォトダイオードＰＤ側と反対側の部分の膜部ＦＰｔの膜厚は、段差部ＳＴＰよりもフォトダイオードＰＤ側の部分の膜部ＦＰｔの膜厚ＴＨ５（図１３参照）よりも小さい。
【０１５３】
次いで、図１９に示すように、ｎ型の高濃度半導体領域ＮＲを形成する（図６のステップＳ２３）。
【０１５４】
このステップＳ２３では、画素領域１Ａにおいて、活性領域ＡｃＴＰで、反射防止膜ＡＲＦとしてのキャップ絶縁膜ＣＡＰ、および、ゲート電極ＧＥｔをマスクとして、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型の不純物イオンを注入する。これにより、画素領域１Ａにおいて、活性領域ＡｃＴＰのうち、ゲート電極ＧＥｔのフォトダイオードＰＤ側と反対側（図１９中の右側）に位置する部分であるｐ型ウェルＰＷ２に、ｎ型の高濃度半導体領域ＮＲを形成する。このｎ型の高濃度半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域でもあり、フローティングディフュージョンＦＤとなる半導体領域である。すなわち、ゲート電極ＧＥｔと、ドレイン領域であるｎ型の高濃度半導体領域ＮＲと、膜部ＦＰｔとを含む転送トランジスタＴＸが形成される。
【０１５５】
また、ステップＳ２３では、画素領域１Ａにおいて、活性領域ＡｃＡＳで、ゲート電極ＧＥａと、ゲート電極ＧＥａの両側の側面に形成されたサイドウォールＳＷとをマスクとして、ｎ型の不純物イオンを注入する。これにより、ゲート電極ＧＥａと、ゲート電極ＧＥａの両側の側面に形成されたサイドウォールＳＷとからなる合成体の両側のｐ型ウェルＰＷ２に、ｎ型の高濃度半導体領域ＮＲを形成する。そして、ゲート電極ＧＥａと、ソース・ドレイン領域ＳＤであるｎ型の高濃度半導体領域ＮＲと、膜部ＦＰａとを含む増幅トランジスタＡＭＩが形成される。
【０１５６】
また、画素領域１Ａにおいて、活性領域ＡｃＡＳで、ゲート電極ＧＥｓと、ゲート電極ＧＥｓの両側の側面に形成されたサイドウォールＳＷとをマスクとして、ｎ型の不純物イオンを注入する。これにより、ゲート電極ＧＥｓと、ゲート電極ＧＥｓの両側の側面に形成されたサイドウォールＳＷとからなる合成体の両側のｐ型ウェルＰＷ２に、ｎ型の高濃度半導体領域ＮＲを形成する。そして、ゲート電極ＧＥｓと、ソース・ドレイン領域ＳＤであるｎ型の高濃度半導体領域ＮＲと、膜部ＦＰｓとを含む選択トランジスタＳＥＬが形成される。
【０１５７】
さらに、画素領域１Ａにおいて、活性領域ＡｃＲで、ゲート電極ＧＥｒと、ゲート電極ＧＥｒの両側の側面に形成されたサイドウォールＳＷとをマスクとして、ｎ型の不純物イオンを注入する。これにより、活性領域ＡｃＲで、ゲート電極ＧＥｒと、ゲート電極ＧＥｒの両側の側面に形成されたサイドウォールＳＷとからなる合成体の両側のｐ型ウェルＰＷ２に、ｎ型の高濃度半導体領域ＮＲを形成する。そして、ゲート電極ＧＥｒと、ソース・ドレイン領域ＳＤであるｎ型の高濃度半導体領域ＮＲと、膜部ＦＰｒとを含むリセットトランジスタＲＳＴが形成される。
【０１５８】
一方、ステップＳ２３では、周辺回路領域２Ａにおいて、活性領域ＡｃＨで、ゲート電極ＧＥＨと、ゲート電極ＧＥＨの両側の側面に形成されたサイドウォールＳＷとをマスクとして、ｎ型の不純物イオンを注入する。これにより、ゲート電極ＧＥＨと、ゲート電極ＧＥＨの両側の側面に形成されたサイドウォールＳＷとからなる合成体の両側のｐ型ウェルＰＷ３に、ｎ型の高濃度半導体領域ＮＲを形成する。そして、ゲート電極ＧＥＨと、ソース・ドレイン領域ＳＤであるｎ型の高濃度半導体領域ＮＲとを含むトランジスタＬＴＨが形成される。
【０１５９】
また、周辺回路領域２Ａにおいて、活性領域ＡｃＬで、ゲート電極ＧＥＬと、ゲート電極ＧＥＬの両側の側面に形成されたサイドウォールＳＷとをマスクとして、ｎ型の不純物イオンを注入する。これにより、ゲート電極ＧＥＬと、ゲート電極ＧＥＬの両側の側面に形成されたサイドウォールＳＷとからなる合成体の両側のｐ型ウェルＰＷ３に、ｎ型の高濃度半導体領域ＮＲを形成する。そして、ゲート電極ＧＥＬと、ソース・ドレイン領域ＳＤであるｎ型の高濃度半導体領域ＮＲとを含むトランジスタＬＴＬが形成される。
【０１６０】
なお、周辺回路領域２Ａにｐチャネル型のＭＩＳＦＥＴが形成される場合には、周辺回路領域２Ａにおいて、例えばホウ素（Ｂ）などのｐ型の不純物イオンを注入することで、ｐチャネル型のＭＩＳＦＥＴのソース・ドレイン領域となるｐ型の高濃度半導体領域を形成してもよい。
【０１６１】
その後、以上の工程で注入した不純物を活性化させるために、活性化アニールを行う。なお、各不純物の注入の順序は上記工程の順序に制限されるものではない。また、複数の同じ導電型の半導体領域については、一度の工程で同時に不純物を注入することが可能であり、各不純物の注入工程を調整することができる。なお、活性化アニールの後も、ｐ＋型半導体領域ＰＲは、ｎ型ウェルＮＷの上層部のうち、ゲート電極ＧＥｔと離れた部分に形成されている。
【０１６２】
次いで、図２０に示すように、シリサイド層ＳＩＬを形成する（図６のステップＳ２４）。このステップＳ２４の工程では、シリサイド層を形成しない領域で、半導体基板１Ｓ上に、シリサイドブロッキング膜（図示は省略）を形成する。一方、例えばゲート電極ＧＥＨおよびＧＬＨ、ならびに、ｎ型の高濃度半導体領域ＮＲなど、シリサイド層ＳＩＬを形成する領域では、半導体基板１Ｓ上に、シリサイドブロッキング膜（図示は省略）を形成しない。
【０１６３】
次いで、半導体基板１Ｓ上に、例えばニッケル（Ｎｉ）膜からなる金属膜（図示は省略）を、スパッタリング法などを用いて形成する。この金属膜として、ニッケル膜の他、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜またはプラチナ（Ｐｔ）膜などの金属膜、および、これらの金属からなる合金膜を用いてもよい。
【０１６４】
次いで、半導体基板１Ｓに対して熱処理を施すことにより、金属膜（図示は省略）と、ゲート電極ＧＥＨおよびＧＬＨを構成するシリコン、ならびに、ｎ型の高濃度半導体領域ＮＲを構成するシリコンとを反応させて、例えばニッケルシリサイド層からなるシリサイド層ＳＩＬを形成する。その後、未反応の金属膜（図示は省略）を除去する。このようにして、画素領域１Ａにおいて、活性領域ＡｃＴＰ、ＡｃＡＳおよびＡｃＲでは、膜部ＦＰｔ、ＦＰａ、ＦＰｓおよびＦＰｒの各々の上面には、シリサイド層を形成しない。
【０１６５】
一方、画素領域１Ａにおいて、活性領域ＡｃＴＰでは、ｎ型の高濃度半導体領域ＮＲの上面に、シリサイド層ＳＩＬを形成し、活性領域ＡｃＡＳおよびＡｃＲでは、ｎ型の高濃度半導体領域ＮＲの上面に、シリサイド層ＳＩＬを形成する。また、周辺回路領域２Ａにおいて、活性領域ＡｃＨおよびＡｃＬでは、ｎ型の高濃度半導体領域ＮＲの上面、ならびに、ゲート電極ＧＥＨおよびＧＥＬの各々の上面に、シリサイド層ＳＩＬを形成する。このシリサイド層により、各領域とプラグとの接続抵抗を小さくすることができる。
【０１６６】
なお、このステップＳ２４の工程で、画素領域１Ａにおいて、転送トランジスタＴＸのドレイン領域であるｎ型の高濃度半導体領域ＮＲの上面にシリサイド層ＳＩＬを形成しなくてもよい。この場合、転送トランジスタＴＸのドレイン領域であるｎ型の高濃度半導体領域ＮＲの上面にも、シリサイドブロッキング膜（図示は省略）を形成する。
【０１６７】
次いで、図２１に示すように、層間絶縁膜ＩＬ１を形成する（図６のステップＳ２５）。このステップＳ２５では、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓ上に、層間絶縁膜ＩＬ１を形成する。すなわち、フォトダイオードＰＤ、転送トランジスタＴＸ、増幅トランジスタＡＭＩ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴ、ならびに、トランジスタＬＴＨおよびＬＴＬを覆うように、層間絶縁膜ＩＬ１を形成する。
【０１６８】
例えば、半導体基板１Ｓ上に、ＴＥＯＳガスを原料ガスとしたＣＶＤ法により酸化シリコン膜を堆積する。この後、必要に応じて、層間絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて平坦化する。
【０１６９】
次いで、図２２に示すように、コンタクトホールＣＨｔ、ＣＨａ、ＣＨｓ、ＣＨｒ、ＣＨＨおよびＣＨＬを形成する（図６のステップＳ２６）。このステップＳ２６では、層間絶縁膜ＩＬ１をパターニングすることにより、コンタクトホールＣＨｔ、ＣＨａ、ＣＨｓ、ＣＨｒ、ＣＨＨおよびＣＨＬを形成する。
【０１７０】
転送トランジスタＴＸのｎ型の高濃度半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１を貫通してｎ型の高濃度半導体領域ＮＲに達するコンタクトホールＣＨｔを形成する。増幅トランジスタＡＭＩのｎ型の高濃度半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１を貫通して、ｎ型の高濃度半導体領域ＮＲの上面に形成されたシリサイド層ＳＩＬに達するコンタクトホールＣＨａを形成する。選択トランジスタＳＥＬのｎ型の高濃度半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１を貫通して、ｎ型の高濃度半導体領域ＮＲの上面に形成されたシリサイド層ＳＩＬに達するコンタクトホールＣＨｓを形成する。リセットトランジスタＲＳＴのｎ型の高濃度半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１を貫通して、ｎ型の高濃度半導体領域ＮＲの上面に形成されたシリサイド層ＳＩＬに達するコンタクトホールＣＨｒを形成する。
【０１７１】
トランジスタＬＴＨのｎ型の高濃度半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１を貫通して、ｎ型の高濃度半導体領域ＮＲの上面に形成されたシリサイド層ＳＩＬに達するコンタクトホールＣＨＨを形成する。トランジスタＬＴＬのｎ型の高濃度半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１を貫通して、ｎ型の高濃度半導体領域ＮＲの上面に形成されたシリサイド層ＳＩＬに達するコンタクトホールＣＨＬを形成する。
【０１７２】
この際、ゲート電極ＧＥｔ、ＧＥａ、ＧＥｓ、ＧＥｒ、ＧＥＨおよびＧＥＬの上方にも、コンタクトホール（図示は省略）が形成される。
【０１７３】
次いで、図４に示したように、プラグＰＧｔ、ＰＧａ、ＰＧｓ、ＰＧｒ、ＰＧＨおよびＰＧＬを形成する（図６のステップＳ２７）。このステップＳ２７では、コンタクトホールＣＨｔ、ＣＨａ、ＣＨｓ、ＣＨｒ、ＣＨＨおよびＣＨＬの各々の内部に導電膜を埋め込むことにより、プラグＰＧｔ、ＰＧａ、ＰＧｓ、ＰＧｒ、ＰＧＨおよびＰＧＬのそれぞれを形成する。
【０１７４】
まず、コンタクトホールＣＨｔ、ＣＨａ、ＣＨｓ、ＣＨｒ、ＣＨＨおよびＣＨＬの底面および内壁を含む層間絶縁膜ＩＬ１上に、バリア導体膜を形成する。バリア導体膜は、チタン膜およびチタン膜上に形成された窒化チタン膜からなり、例えばスパッタリング法を使用することにより形成することができる。このバリア導体膜は、例えば、後の工程で埋め込む主導体膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆる拡散バリア性を有する。
【０１７５】
そして、コンタクトホールＣＨｔ、ＣＨａ、ＣＨｓ、ＣＨｒ、ＣＨＨおよびＣＨＬの各々を埋め込むように、バリア導体膜上に、タングステン膜からなる主導体膜を形成する。この主導体膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要な主導体膜およびバリア導体膜を例えばＣＭＰ法で除去することにより、プラグＰＧｔ、ＰＧａ、ＰＧｓ、ＰＧｒ、ＰＧＨおよびＰＧＬのそれぞれを形成することができる。
【０１７６】
次いで、図３に示したように、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を形成する。例えば、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として窒化シリコン（ＳｉＮ）膜と酸化シリコン（ＳｉＯ２）膜との積層膜をＣＶＤ法などで形成する。次いで、層間絶縁膜ＩＬ２を貫通して配線Ｍ１に達するコンタクトホールを形成する。次いで、そのコンタクトホールの内部を含む層間絶縁膜ＩＬ２上に、バリア膜としてタンタル（Ｔａ）膜と、その上の窒化タンタル（ＴａＮ）膜との積層膜をスパッタリング法などで堆積する。次いで、バリア膜上にシード膜（図示は省略）として薄い銅（Ｃｕ）膜をスパッタリング法などで堆積し、電解メッキ法によりシード膜上に銅膜を堆積する。次いで、層間絶縁膜ＩＬ２上の不要なバリア膜、シード膜および銅膜をＣＭＰ法などにより除去する。このように、配線溝の内部にバリア膜、シード膜および銅膜を埋め込むことにより配線Ｍ１を形成することができる（シングルダマシン法）。
【０１７７】
以下、同様にして、図３に示したように、配線Ｍ１を形成した層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成し、層間絶縁膜ＩＬ３中に配線Ｍ２を形成し、配線Ｍ２を形成した層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成し、層間絶縁膜ＩＬ４中に配線Ｍ３を形成する。
【０１７８】
なお、本実施の形態では、配線Ｍ１や配線Ｍ２をダマシン法による銅配線で形成した例を示しているが、これに限られず、アルミニウムを用いてパターニング法によって形成しても良い。
【０１７９】
次いで、図３に示したように、最上層の層間絶縁膜ＩＬ４上であって、平面的に画素領域１Ａを含む領域にマイクロレンズＭＬを形成する。すなわち、フォトダイオードＰＤを構成するｎ型ウェルＮＷと平面視において重なるように、オンチップレンズとしてのマイクロレンズＭＬを形成する。なお、図３に示したように、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間に、下から順に、パッシベーション膜ＰＦおよびカラーフィルタＣＬを形成してもよい。
【０１８０】
以上の工程により、図３に示したように、本実施の形態１の半導体装置を製造することができる。
【０１８１】
なお、本実施の形態１において、例えば半導体基板１Ｓ、ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３、ｎ型ウェルＮＷ、ｐ＋型半導体領域ＰＲ、ｎ型の低濃度半導体領域ＮＭ、ならびに、ｎ型の高濃度半導体領域ＮＲのそれぞれの導電型を、一括して反対の導電型に変えてもよい（実施の形態２においても同様）。
【０１８２】
＜フォトダイオードを形成するためのイオン注入について＞
次いで、フォトダイオードを形成するためのイオン注入について、比較例１の半導体装置と比較しながら説明する。
【０１８３】
図２３は、比較例１の半導体装置の構成を示す断面図である。図２４〜図２６は、比較例１の半導体装置の製造工程を示す断面図である。なお、図２３では、層間絶縁膜ＩＬ１よりも上方の部分の図示を省略している。
【０１８４】
図２３に示すように、比較例１の半導体装置では、実施の形態１の半導体装置と異なり、転送トランジスタＴＸ１００のゲート電極ＧＥｔと層間絶縁膜ＩＬ１との間に、膜部ＦＰｔ（図３参照）が形成されていない。また、増幅トランジスタＡＭＩのゲート電極ＧＥａと層間絶縁膜ＩＬ１との間に、膜部ＦＰａ（図３参照）が形成されておらず、選択トランジスタＳＥＬのゲート電極ＧＥｓと層間絶縁膜ＩＬ１との間に、膜部ＦＰｓ（図３参照）が形成されていない。さらに、リセットトランジスタＲＳＴのゲート電極ＧＥｒと層間絶縁膜ＩＬ１との間に、膜部ＦＰｒ（図３参照）が形成されていない。一方、ゲート電極ＧＥａ、ＧＥｓおよびＧＥｒの各々の上面には、シリサイド層ＳＩＬが形成されている。
【０１８５】
比較例１の半導体装置の製造工程では、実施の形態１で図７〜図９を用いて説明したステップＳ１１〜ステップＳ１３の工程を行った後、図１０を用いて説明したステップＳ１４を行わず、図２４に示すように、導電膜ＣＦ１上に、膜厚ＴＨ６を有し、薄いハードマスク膜ＨＭ２を形成する。
【０１８６】
次いで、図２５に示すように、薄いハードマスク膜ＨＭ２をパターニングして形成された膜部ＦＰｔ１００、ＦＰａ１００、ＦＰｓ１００およびＦＰｒ１００をマスクとして、導電膜ＣＦ１、ならびに、ゲート絶縁膜ＧＯＸ１、ＧＯＸ２およびＧＯＸ３をエッチングする。
【０１８７】
これにより、活性領域ＡｃＴＰ上に、ゲート絶縁膜ＧＯＸ１を介して、導電膜ＣＦ１からなるゲート電極ＧＥｔを形成する。また、活性領域ＡｃＡＳ上に、ゲート絶縁膜ＧＯＸ１を介して、導電膜ＣＦ１からなるゲート電極ＧＥａを形成し、ゲート絶縁膜ＧＯＸ１を介して、導電膜ＣＦ１からなるゲート電極ＧＥｓを形成する。さらに、活性領域ＡｃＲ上に、ゲート絶縁膜ＧＯＸ１を介して、導電膜ＣＦ１からなるゲート電極ＧＥｒを形成する。
【０１８８】
一方、周辺回路領域２Ａについては、実施の形態１で図１４を用いて説明したステップＳ１８と同様である。
【０１８９】
次いで、図２６に示すように、ｎ型ウェルＮＷを形成する。その後、実施の形態１で図１６〜図２２などを用いて説明したように、ステップＳ２０以後の工程を行うことで、比較例１の半導体装置を形成する。
【０１９０】
比較例１では、図２６に示すｎ型ウェルＮＷを形成する工程において、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓ上にフォトレジスト膜Ｒ１を形成する。そして、画素領域１Ａで、活性領域ＡｃＴＰのうち、ｎ型ウェルＮＷが形成される部分であるｐ型ウェルＰＷ１が、開口部ＯＰ１の底部に露出するように、開口部ＯＰ１を形成する。そして、開口部ＯＰ１が形成されたフォトレジスト膜Ｒ１をマスクとして、ｎ型の不純物イオンＩＭ１を注入する。
【０１９１】
このとき、開口部ＯＰ１は、露光の際の位置合わせ精度を考慮した上で、平面視において、ゲート電極ＧＥｔと隣接する部分のｐ型ウェルＰＷ１が開口部ＯＰ１の底部に確実に露出するように、形成される。すなわち、開口部ＯＰ１は、フォトレジスト膜Ｒ１を貫通して、膜部ＦＰｔ１００のうち一方の側（図２６中の左側）の端部に達するように、形成される。また、比較例１では、ゲート電極ＧＥｔ上に、薄いハードマスク膜ＨＭ２のみを含む膜部ＦＰｔ１００（図２５参照）が形成されているものの、厚いハードマスク膜ＨＭ１を含む膜部ＦＰｔ（図１５参照）が形成されていない。したがって、膜部ＦＰｔ１００、ゲート電極ＧＥｔおよびゲート絶縁膜ＧＯＸ１を貫通して、ゲート絶縁膜ＧＯＸ１直下のｐ型ウェルＰＷ１に、イオンが注入されるおそれがある。
【０１９２】
上記比較例１の製造工程を例示して説明したように、ＣＭＯＳイメージセンサでは、ゲート電極ＧＥｔを形成した後に、半導体基板１Ｓの上面から深い位置まで、ゲート電極ＧＥｔに自己整合させてイオン注入することにより、フォトダイオードＰＤを形成する。ゲート電極ＧＥｔに自己整合させてイオンを注入するのは、ゲート電極ＧＥｔとフォトダイオードＰＤとの位置関係がずれると、フォトダイオードＰＤで生成された電子を転送する際の特性が劣化するからである。
【０１９３】
また、ＣＭＯＳイメージセンサでは、赤色光がシリコンからなる半導体基板１Ｓの上面から深い位置まで到達する。したがって、赤色光も含めた光を受光して電子を効率よく発生させ、発生した電子を効率よく捕獲するためには、フォトダイオードＰＤのｐｎ接合が半導体基板１Ｓの上面から深い位置に配置されることが望ましい。したがって、フォトダイオードＰＤのｐｎ接合を構成するｐ型ウェルＰＷ１とｎ型ウェルＮＷのうち、ｎ型ウェルについては、ｎ型ウェルＮＷの下面ができるだけ深い位置に配置されることが望ましい。
【０１９４】
ところが、ゲート電極ＧＥｔに整合させてイオンを注入する場合には、ゲート電極ＧＥｔを突き抜けて、ゲート電極ＧＥｔ下のゲート絶縁膜ＧＯＸ１および半導体基板１Ｓにイオンが注入されるおそれがある。そこで、ゲート電極ＧＥｔ下のゲート絶縁膜ＧＯＸ１および半導体基板１Ｓにイオンが注入されることを防止または抑制するため、例えばゲート電極ＧＥｔ上に絶縁膜が形成された状態で、イオンを注入することが考えられる。
【０１９５】
しかし、周辺回路領域２Ａでは、動作速度の増加に伴って寸法が微細になった場合でも低抵抗で接続するために、ゲート電極ＧＥＨおよびＧＥＬの各々の上面、および、ソース・ドレイン領域ＳＤの上面にシリサイド層が形成される。そのため、周辺回路領域２Ａにおけるゲート電極ＧＥＨおよびＧＥＬの各々の上も含めてゲート電極ＧＥｔ上に厚い絶縁膜が形成された状態で、イオンを注入してフォトダイオードＰＤを形成した後、周辺回路領域２Ａにおけるゲート電極ＧＥＨおよびＧＥＬの各々の上の絶縁膜を除去する必要がある。しかし、周辺回路領域２Ａにおけるゲート電極ＧＥＨおよびＧＥＬの各々の上の厚い絶縁膜を例えばウェットエッチングにより除去する際に、素子分離領域ＬＣＳまたはゲート絶縁膜ＧＥＨおよびＧＥＬの一部が除去されるおそれがある。したがって、フォトダイオードＰＤを形成した後、周辺回路領域２Ａにおけるゲート電極ＧＥＨおよびＧＥＬの各々の上の絶縁膜を除去することは困難である。
【０１９６】
すなわち、シリサイド層ＳＩＬを容易に形成するためには、ゲート電極ＧＥｔ上に厚い絶縁膜を形成することができない。したがって、フォトダイオードＰＤを形成するために例えばｎ型の不純物イオンを注入する際に、ゲート電極ＧＥｔを突き抜けて、ゲート電極ＧＥｔ下のゲート絶縁膜ＧＯＸ１および半導体基板１Ｓに、不純物イオンが注入されないようにするため、半導体基板１Ｓの上面から深い位置までｎ型の不純物イオンを注入することができない。
【０１９７】
その結果、フォトダイオードＰＤが、半導体基板１Ｓの上面から浅い位置に形成されることになり、半導体基板１Ｓの上面付近の部分に、結晶欠陥を補償するために形成されたｐ＋型半導体領域ＰＲ中の不純物イオンが、フォトダイオードＰＤの内部に拡散する。そして、ｐ＋型半導体領域ＰＲからの不純物イオンがフォトダイオードＰＤの内部に拡散することで、フォトダイオードＰＤにおける飽和電子数が低減して、ＣＭＯＳイメージセンサの感度が低下するおそれがあり、半導体装置の性能を低下させる。
【０１９８】
また、ＣＭＯＳイメージセンサでは、光を照射していない状態で流れる暗電流が増加すると、光が照射されていないにもかかわらず、光が照射されていると判断されて誤点灯を起こして白点が発生する。この暗電流の原因の１つとして考えられるのが、フォトダイオードＰＤを構成する半導体領域に形成される結晶欠陥である。特に、半導体基板１Ｓの上面付近の部分には、結晶欠陥が多く含まれる。そのため、半導体基板１Ｓの上面から浅い位置にフォトダイオードＰＤが形成されることで、光を照射していない状態での白点の発生、すなわち画素欠陥の発生の頻度が増加して、ＣＭＯＳイメージセンサの感度が低下するおそれがあり、半導体装置の性能を低下させる。
【０１９９】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１では、ゲート電極ＧＥｔ上に、厚いハードマスク膜ＨＭ１からなる膜部ＦＰｔが形成されている。また、フォトダイオードＰＤを形成するために例えばｎ型の不純物イオンを注入する際に、膜部ＦＰｔに覆われたゲート電極ＧＥｔに自己整合させて不純物イオンを注入する。
【０２００】
これにより、ゲート電極ＧＥｔを突き抜けて、ゲート電極ＧＥｔ下のゲート絶縁膜ＧＯＸ１およびｐ型ウェルＰＷ１に、不純物イオンが注入されにくくなる。そのため、フォトダイオードＰＤを形成する領域で、ｐ型ウェルＰＷ１の上面から深い位置までｎ型の不純物イオンを注入することができ、ｐ型ウェルＰＷ１の上面から深い位置にｎ型ウェルＮＷを形成することができる。その結果、ｐ型ウェルＰＷ１の上面付近の部分における結晶欠陥を補償するために形成されるｐ＋型半導体領域ＰＲに注入された不純物イオンが、フォトダイオードＰＤの内部に拡散することを、防止または抑制することができる。したがって、フォトダイオードＰＤにおける飽和電子数が低減することを防止または抑制することができ、ＣＭＯＳイメージセンサの感度を向上させることができ、半導体装置の性能を向上させることができる。
【０２０１】
また、結晶欠陥が多く含まれるｐ型ウェルＰＷ１の上面付近の部分から遠く離れた部分にフォトダイオードＰＤを形成することができる。したがって、光を照射していない状態での白点の発生、すなわち画素欠陥の発生の頻度を低減することができ、ＣＭＯＳイメージセンサの感度を向上させることができ、半導体装置の性能を向上させることができる。
【０２０２】
一方、本実施の形態１では、後述する実施の形態２と異なり、画素領域１Ａにおける転送トランジスタＴＸ以外のトランジスタのゲート電極ＧＥａ、ＧＥｓおよびＧＥｒの各々の上にも、厚いハードマスク膜ＨＭ１からなる膜部ＦＰａ、ＦＰｓおよびＦＰｒのそれぞれが形成されている。したがって、半導体装置の製造工程の途中で、画素領域１Ａの内部で、転送トランジスタＴＸのゲート電極ＧＥｔ上の膜部を残しつつ、画素領域１Ａにおける転送トランジスタＴＸ以外のトランジスタのゲート電極ＧＥａ、ＧＥｓおよびＧＥｒ上の膜部を除去する工程を行う必要がない。したがって、後述する実施の形態２に比べ、半導体装置を容易に製造することができる。
【０２０３】
（実施の形態２）
実施の形態１では、転送トランジスタのゲート電極上に加えて、画素領域における転送トランジスタ以外のトランジスタのゲート電極上にも、厚いハードマスク膜を含む膜部が形成されている例について説明した。一方、実施の形態２では、転送トランジスタのゲート電極上には、厚いハードマスク膜からなる膜部が形成されているが、画素領域における転送トランジスタ以外のトランジスタのゲート電極上には、厚いハードマスク膜からなる膜部が形成されていない例について説明する。
【０２０４】
本実施の形態２の半導体装置の構成については、図１および図２を用いて説明した実施の形態１の半導体装置の構成と同様であり、それらの説明を省略する。また、周辺回路領域の素子構造については、図３および図４を用いて説明した周辺回路領域の素子構造と同様であり、それらの説明を省略する。
【０２０５】
＜画素領域の素子構造＞
次いで、画素領域の素子構造を説明する。図２７および図２８は、実施の形態２の半導体装置の構成を示す断面図である。なお、図２７および図２８では、図３および図４と同様に、画素領域１Ａの素子構造と、周辺回路領域２Ａの素子構造とを、合わせて図示している。また、図２８では、図２７のうち、層間絶縁膜ＩＬ１よりも上方の部分の図示を省略している。
【０２０６】
本実施の形態２の半導体装置の画素領域１Ａの素子構造における、増幅トランジスタＡＭＩ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴ以外の各部分については、実施の形態１の半導体装置の画素領域１Ａの素子構造における各部分と同一であり、それらの説明を省略する。
【０２０７】
増幅トランジスタＡＭＩは、ゲート電極ＧＥａ上に膜部ＦＰａ（図３参照）が形成されていない点を除き、実施の形態１における増幅トランジスタＡＭＩと同様の構造を有する。そして、本実施の形態２では、ゲート電極ＧＥａの上面には、シリサイド層ＳＩＬが形成されている。これにより、ゲート電極ＧＥａとプラグ（図示は省略）とを、低抵抗で接続することができる。
【０２０８】
選択トランジスタＳＥＬは、ゲート電極ＧＥｓ上に膜部ＦＰｓ（図３参照）が形成されていない点を除き、実施の形態１における選択トランジスタＳＥＬと同様の構造を有する。そして、本実施の形態２では、ゲート電極ＧＥｓの上面には、シリサイド層ＳＩＬが形成されている。これにより、ゲート電極ＧＥｓとプラグ（図示は省略）とを、低抵抗で接続することができる。
【０２０９】
リセットトランジスタＲＳＴは、ゲート電極ＧＥｒ上に膜部ＦＰｒ（図３参照）が形成されていない点を除き、実施の形態１におけるリセットトランジスタＲＳＴと同様の構造を有する。そして、本実施の形態２では、ゲート電極ＧＥｒの上面には、シリサイド層ＳＩＬが形成されている。これにより、ゲート電極ＧＥｒとプラグ（図示は省略）とを、低抵抗で接続することができる。
【０２１０】
これらのゲート電極ＧＥａ、ＧＥｓおよびＧＥｒの各々の上面に形成されたシリサイド層ＳＩＬは、ゲート電極ＧＥａ、ＧＥｓおよびＧＥｒの各々の両側のソース・ドレイン領域ＳＤの上面に形成されたシリサイド層ＳＩＬと同様に、例えばニッケルシリサイドなどの金属シリサイド層からなる。
【０２１１】
＜半導体装置の製造方法＞
次いで、本実施の形態２の半導体装置の製造方法について説明する。図２９〜図３８は、実施の形態２の半導体装置の製造工程を示す断面図である。
【０２１２】
なお、図２９〜図３８では、画素領域１Ａにおける製造工程と、周辺回路領域２Ａにおける製造工程とを、合わせて図示しているが、周辺回路領域２Ａにおける製造工程については、図７〜図２２を用いて説明した実施の形態１の周辺回路領域２Ａにおける製造工程と同様であり、それらの説明を省略する。
【０２１３】
また、本実施の形態２の半導体装置の製造工程は、実施の形態１の半導体装置の製造工程と概略同様である。したがって、以下では、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である図５および図６を用いて説明する。
【０２１４】
本実施の形態２の半導体装置の製造工程では、実施の形態１で図７〜図９を用いて説明した図５のステップＳ１１〜ステップＳ１３の工程を行った後、図５のステップＳ１４の工程を行って、図１０に示したように、厚いハードマスク膜ＨＭ１を形成する。
【０２１５】
次いで、図５のステップＳ１５に相当する工程を行って、厚いハードマスク膜ＨＭ１をパターニングする。このステップＳ１５に相当する工程では、図２９に示すように、画素領域１Ａで、厚いハードマスク膜ＨＭ１をパターニングすることで、厚いハードマスク膜ＨＭ１からなる膜部ＦＰｔ１を形成するものの、膜部ＦＰａ１、ＦＰｓ１およびＦＰｒ１（図１１参照）を形成しない。
【０２１６】
次いで、図５のステップＳ１６に相当する工程を行って、薄いハードマスク膜ＨＭ２を形成する。前述したように、膜部ＦＰａ１、ＦＰｓ１およびＦＰｒ１（図１１参照）が形成されない。そのため、このステップＳ１６に相当する工程では、図３０に示すように、画素領域１Ａで、膜部ＦＰｔ１上を含めて導電膜ＣＦ１上に、ハードマスク膜ＨＭ１よりも薄いハードマスク膜ＨＭ２、すなわちハードマスク膜ＨＭ１の膜厚ＴＨ５よりも小さい膜厚ＴＨ６を有するハードマスク膜ＨＭ２を形成する。それ以外の点については、図５のステップＳ１６の工程と同様にすることができる。
【０２１７】
次いで、図５のステップＳ１７に相当する工程を行って、薄いハードマスク膜ＨＭ２をパターニングする。このステップＳ１７に相当する工程では、図３１に示すように、画素領域１Ａで、膜部ＦＰａ２、ＦＰｓ２およびＦＰｒ２を形成する領域に、フォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクとして、薄いハードマスク膜ＨＭ２をエッチングする。これにより、図３１に示すように、画素領域１Ａで、導電膜ＣＦ１上に薄いハードマスク膜ＨＭ２を残して膜部ＦＰａ２、ＦＰｓ２およびＦＰｒ２を形成する。それ以外の点については、図５のステップＳ１７の工程と同様にすることができる。
【０２１８】
次いで、図５のステップＳ１８に相当する工程を行って、図３２に示すように、ゲート電極ＧＥｔ、ＧＥａ、ＧＥｓ、ＧＥｒ、ＧＥＨおよびＧＥＬを形成する。このステップＳ１８に相当する工程では、膜部ＦＰａ２、ＦＰｓ２およびＦＰｒ２の膜厚ＴＨ６（図３０参照）が、膜部ＦＰａ、ＦＰｓおよびＦＰｒの膜厚ＴＨ５（図１３参照）よりも小さい。それ以外の点については、図５のステップＳ１８の工程と同様にすることができる。
【０２１９】
次いで、図５のステップＳ１９と同様の工程を行って、図３３に示すように、ｎ型ウェルＮＷを形成する。次いで、図５のステップＳ２０と同様の工程を行って、図３４に示すように、ｐ＋型半導体領域ＰＲを形成する。次いで、図６のステップＳ２１と同様の工程を行って、図３５に示すように、ｎ型の低濃度半導体領域ＮＭを形成する。
【０２２０】
次いで、図６のステップＳ２２に相当する工程を行って、図３６に示すように、キャップ絶縁膜ＣＡＰの形成およびパターニングを行う。このステップＳ２２に相当する工程では、画素領域１Ａにおいて、絶縁膜ＣＡＰ１がエッチバックされて膜部ＦＰａ２、ＦＰｓ２およびＦＰｒ２が露出し、さらに、露出した膜部ＦＰａ２、ＦＰｓ２およびＦＰｒ２が除去される。そして、ゲート電極ＧＥａ、ＧＥｓおよびＧＥｒの各々の側面に絶縁膜ＣＡＰ１を残し、残された絶縁膜ＣＡＰ１からなるサイドウォールＳＷを形成する。それ以外の点については、図６のステップＳ２２の工程と同様にすることができる。
【０２２１】
次いで、図６のステップＳ２３と同様の工程を行って、図３７に示すように、ｎ型の高濃度半導体領域ＮＲを形成する。
【０２２２】
次いで、図６のステップＳ２４に相当する工程を行って、図３８に示すように、シリサイド層ＳＩＬを形成する。このステップＳ２４に相当する工程では、活性領域ＡｃＡＳおよびＡｃＲで、ゲート電極ＧＥａ、ＧＥｓおよびＧＥｒの各々の上面に、シリサイド層ＳＩＬを形成する。それ以外の点については、図６のステップＳ２４の工程と同様にすることができる。
【０２２３】
なお、本実施の形態２でも、実施の形態１と同様に、このステップＳ２４に相当する工程で、転送トランジスタＴＸのドレイン領域であるｎ型の高濃度半導体領域ＮＲの上面に、シリサイド層ＳＩＬを形成しなくてもよい。
【０２２４】
次いで、実施の形態１の半導体装置の製造工程で説明した、図６のステップＳ２５〜ステップＳ２７の工程と同様の工程を行って、図２８に示したように、層間絶縁膜ＩＬ１、コンタクトホールＣＨｔ、ＣＨａ、ＣＨｓ、ＣＨｒ、ＣＨＨおよびＣＨＬ、ならびに、プラグＰＧｔ、ＰＧａ、ＰＧｓ、ＰＧｒ、ＰＧＨおよびＰＧＬを形成する。
【０２２５】
その後、実施の形態１と同様に、層間絶縁膜ＩＬ２〜ＩＬ４、配線Ｍ１〜Ｍ３およびマイクロレンズＭＬを形成することにより、図２７に示したように、本実施の形態２の半導体装置を製造することができる。なお、図２７に示したように、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間に、下から順に、パッシベーション膜ＰＦおよびカラーフィルタＣＬを形成してもよい。
【０２２６】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２では、実施の形態１と同様に、ゲート電極ＧＥｔ上に、厚いハードマスク膜ＨＭ１からなる膜部ＦＰｔが形成されている。また、フォトダイオードＰＤを形成するために例えばｎ型の不純物イオンを注入する際に、膜部ＦＰｔに覆われたゲート電極ＧＥｔに自己整合させて不純物イオンを注入する。これにより、実施の形態１と同様に、ゲート電極ＧＥｔを突き抜けて、ゲート電極ＧＥｔ下のゲート絶縁膜ＧＯＸ１およびｐ型ウェルＰＷ１に、不純物イオンが注入されにくくなる。そのため、本実施の形態２の半導体装置は、実施の形態１の半導体装置が有する効果と同様の効果を有する。
【０２２７】
例えば、実施の形態１と同様に、フォトダイオードＰＤにおける飽和電子数が低減することを防止または抑制することができ、ＣＭＯＳイメージセンサの感度を向上させることができ、半導体装置の性能を向上させることができる。また、実施の形態１と同様に、光を照射していない状態での白点の発生、すなわち画素欠陥の発生の頻度を低減することができ、ＣＭＯＳイメージセンサの感度を向上させることができ、半導体装置の性能を向上させることができる。
【０２２８】
一方、本実施の形態２では、実施の形態１と異なり、画素領域１Ａにおける転送トランジスタＴＸ以外のトランジスタのゲート電極ＧＥａ、ＧＥｓおよびＧＥｒの各々の上には、厚いハードマスク膜ＨＭ１を含む膜部が形成されていない。したがって、増幅トランジスタＡＭＩ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴなど、画素領域１Ａにおける転送トランジスタＴＸ以外のトランジスタの各々のゲート電極と、プラグとを、低抵抗で接続することができる。
【０２２９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２３０】
１Ａ  画素領域
１Ｓ  半導体基板
２Ａ  周辺回路領域
１０２  垂直走査回路
１０３  列回路
１０４  出力アンプ
１０５  水平走査回路
ＡｃＡＳ、ＡｃＨ、ＡｃＬ、ＡｃＲ、ＡｃＴＰ  活性領域
ＡＭＩ  増幅トランジスタ
ＡＲＦ  反射防止膜
ＣＡＰ  キャップ絶縁膜
ＣＡＰ１  絶縁膜
ＣＦ１  導電膜
ＣＨａ、ＣＨＨ、ＣＨＬ、ＣＨｒ、ＣＨｓ、ＣＨｔ  コンタクトホール
ＣＬ  カラーフィルタ
ＦＤ  フローティングディフュージョン
ＦＰａ、ＦＰａ１、ＦＰａ２、ＦＰＨ、ＦＰＬ  膜部
ＦＰｒ、ＦＰｒ１、ＦＰｒ２、ＦＰｓ、ＦＰｓ１、ＦＰｓ２、ＦＰｔ、ＦＰｔ１  膜部
ＧＥａ、ＧＥＨ、ＧＥＬ、ＧＥｒ、ＧＥｓ、ＧＥｔ  ゲート電極
ＧＮＤ  接地電位
ＧＯＸ１〜ＧＯＸ３  ゲート絶縁膜
ＨＭ１、ＨＭ２  ハードマスク膜
ＩＬ１〜ＩＬ４  層間絶縁膜
ＩＭ１、ＩＭ２  不純物イオン
ＬＣＳ  素子分離領域
ＬＲＳＴ  リセット線
ＬＴＨ、ＬＴＬ  トランジスタ
ＬＴＸ  転送線
Ｍ１〜Ｍ３  配線
ＭＬ  マイクロレンズ
ｎ１  ノード
ＮＭ  低濃度半導体領域（ｎ−型半導体領域）
ＮＲ  高濃度半導体領域（ｎ＋型半導体領域）
ＮＷ  ｎ型ウェル
ＯＬ  出力線
ＯＰ１、ＯＰ２  開口部
ＰＤ  フォトダイオード
ＰＦ  パッシベーション膜
ＰＧａ、ＰＧＨ、ＰＧＬ、ＰＧｒ、ＰＧｓ、ＰＧｔ  プラグ
ＰＲ  ｐ＋型半導体領域
ＰＵ  画素
ＰＷ  半導体領域
ＰＷ１〜ＰＷ３  ｐ型ウェル
Ｒ１〜Ｒ４  フォトレジスト膜
ＲＳＴ  リセットトランジスタ
ＳＤ  ソース・ドレイン領域
ＳＥＬ  選択トランジスタ
ＳＩＬ  シリサイド層
ＳＬ  選択線
ＳＴＰ  段差部
Ｓｗ  スイッチ
ＳＷ、ＳＷａ、ＳＷｒ、ＳＷｓ、ＳＷｔ  サイドウォール
ＴＨ１〜ＴＨ６  膜厚
ＴＨ７  距離
ＴＸ  転送トランジスタ
ＶＤＤ  電源電位
【図１】
2015056615.tif 000003
【図２】
2015056615.tif 000004
【図３】
2015056615.tif 000005
【図４】
2015056615.tif 000006
【図５】
2015056615.tif 000007
【図６】
2015056615.tif 000008
【図７】
2015056615.tif 000009
【図８】
2015056615.tif 000010
【図９】
2015056615.tif 000011
【図１０】
2015056615.tif 000012
【図１１】
2015056615.tif 000013
【図１２】
2015056615.tif 000014
【図１３】
2015056615.tif 000015
【図１４】
2015056615.tif 000016
【図１５】
2015056615.tif 000017
【図１６】
2015056615.tif 000018
【図１７】
2015056615.tif 000019
【図１８】
2015056615.tif 000020
【図１９】
2015056615.tif 000021
【図２０】
2015056615.tif 000022
【図２１】
2015056615.tif 000023
【図２２】
2015056615.tif 000024
【図２３】
2015056615.tif 000025
【図２４】
2015056615.tif 000026
【図２５】
2015056615.tif 000027
【図２６】
2015056615.tif 000028
【図２７】
2015056615.tif 000029
【図２８】
2015056615.tif 000030
【図２９】
2015056615.tif 000031
【図３０】
2015056615.tif 000032
【図３１】
2015056615.tif 000033
【図３２】
2015056615.tif 000034
【図３３】
2015056615.tif 000035
【図３４】
2015056615.tif 000036
【図３５】
2015056615.tif 000037
【図３６】
2015056615.tif 000038
【図３７】
2015056615.tif 000039
【図３８】
2015056615.tif 000040