(57)【要約】【課題】ホール素子１のオフセット電圧Voを打ち消し補正する方法に関し、極めて単純な構造で、しかも簡単にオフセット電圧Voを補正できる方法と、この原理に基づく単純な構造のホールセンサを提供する。【解決手段】１対の電流端子に所定の一定電流を流して、その時のホール素子１内の２点間、もしくは前記１対の電流端子間に可変抵抗Rvを備えた抵抗１００を接続し、そこでの電圧降下の少なくとも一部を、可変抵抗Rvを調節して、出力電圧Vdとして取り出し、このVdを利用して、外部磁場Bがゼロの条件下で、ホール電圧端子に発生するオフセット電圧Voを打ち消す。この方法に適用できる可変抵抗Rvを備えた抵抗１００を取り付けた、もしくは、取り付けられるようにし、更に、ＳＯＩ基板を用いて、磁界収束用磁性体をホール素子の磁気感応部に近接して設けることにより高精度で高感度のホールセンサを提供する。【選択図】図２
2015015390.tif 000002
【特許請求の範囲】
【請求項１】
ホール素子のオフセット電圧補正方法において、１対の電流端子に所定の電流を流して、その時のホール素子内の２点間もしくは前記１対の電流端子間での電圧降下の少なくとも一部を、可変抵抗を備えた抵抗を使用し、該可変抵抗を調節して出力電圧Vdとして取り出し、該出力電圧Vdを利用して、外部磁場ゼロの条件下で、ホール電圧端子に発生するオフセット電圧Voを打ち消すように補正設定したことを特徴とするオフセット電圧補正方法。
【請求項２】
ホール素子の片側に１個のホール電圧端子用電極（４０）を形成し、これから一方のホール電圧端子（４）を取り出し、反対側には、２個のホール電圧端子用電極（５０a、５０b）を形成しておき、該２個のホール電圧端子用電極（５０a、５０b）からこれらに対応する他方の２個のホール電圧端子（５a、５b）を取り出し、該２個のホール電圧端子（５a、５b）間に、前記可変抵抗を備えた抵抗を接続してあり、該可変抵抗から出力電圧Vdが取り出せるようにした請求項１記載のオフセット電圧補正方法。
【請求項３】
１対の電流端子と１対のホール電圧端子を備えたホール素子であって、該１対の電流端子間に並列に、前記可変抵抗を備えた抵抗を挿入して、前記電流端子の所定の電流の下で、該可変抵抗からの電圧降下による出力電圧Vdを取り出し、該出力電圧Vdをホール電圧端子間の電圧に係る出力電圧に加算もしくは減算させて、オフセット電圧Voを打ち消すようにした請求項１記載のオフセット電圧補正方法。
【請求項４】
ホール素子のオフセット電圧Voを補正するようにしたホールセンサにおいて、ホール素子の片側に１個のホール電圧端子用電極（４０）を形成し、これから一方のホール電圧端子（４）を取り出し、ホール素子の反対側には、２個のホール電圧端子用電極（５０a、５０b）を形成しておき、該２個のホール電圧端子用電極（５０a、５０b）からこれらに対応する他方の２個のホール電圧端子（５a、５b）を取り出し、該２個のホール電圧端子（５a、５b）間に、前記可変抵抗を備えた抵抗を接続してあり、該可変抵抗から出力電圧Vdが取り出せるようにしたことを特徴とするホールセンサ。
【請求項５】
前記可変抵抗を調整して、その時の出力電圧Vdを利用して、ホール素子のオフセット電圧Voを打ち消すように設定できるようにした請求項４記載のホールセンサ。
【請求項６】
ホール素子のオフセット電圧Voを補正するようにしたホールセンサにおいて、１対の電流端子間に並列に、可変抵抗を備えた抵抗を挿入してあり、前記１対の電流端子に流す所定の電流の下で、外部磁場ゼロ時における前記可変抵抗での電圧降下である出力電圧Vdを利用して、その時の１対のホール電圧端子間のオフセット電圧Voを打ち消すように前記可変抵抗を調整したことを特徴とするホールセンサ。
【請求項７】
前記出力電圧Vdを、１対のホール電圧端子間の電圧に基づく出力電圧に加算もしくは減算してオフセット電圧Voを打ち消すようにする演算回路を備えた請求項６記載のホールセンサ。
【請求項８】
前記可変抵抗を備えた抵抗、もしくは、前記可変抵抗を備えた抵抗のうちの固定抵抗分を前記ホール素子と一体化させて形成した請求項４から７のいずれかに記載のホールセンサ。
【請求項９】
SOI基板のSOI層もしくはSOI層上に形成した半導体層に、少なくともホール素子の磁気感応部を形成した請求項４から８のいずれかに記載のホールセンサ。
【請求項１０】
SOI基板に、ホール素子を駆動し、該ホール素子に係る信号を増幅、演算等をする集積回路の少なくともその一部を、ホール素子と一体化させて形成した請求項９記載のホールセンサ。
【請求項１１】
磁界収束用磁性体を備えた請求項４から１０のいずれかに記載のホールセンサ。
【請求項１２】
請求項９から１０のいずれかに記載のホールセンサにおいて、SOI基板の下地基板のうち、少なくとも前記磁気感応部の下部にあたる領域に空洞を形成して、該空洞の中に磁界収束用磁性体を備えるようにした請求項１１記載のホールセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール素子のオフセット電圧の打ち消し補正方法とこの方法を用いたホールセンサに関するものである。
【背景技術】
【０００２】
従来、ホールセンサは、直流磁場や磁場の方向も計測でき、IC化技術（集積化技術）により、超小型のホール素子を搭載したホールセンサや種々の増幅回路や補正回路などもIC化技術で一体化してモールドしたものも市販されている。ここで、ホール素子とは、電流端子とホール電圧端子とを有した半導体基板のことの意味であり、一般には、半導体基板に１対の電流端子用のオーム性接触の電極と１対のホール電圧端子用のオーム性接触の電極が形成されており、これらの電極はホール素子の外周に沿って形成してあり、１対の電流端子用電極からホール素子内に流入した電流方向に対して、直交した方向の同一直線上に１対のホール電圧端子用電極が形成されている。
【０００３】
しかしながら、１対のホール電圧端子用電極が、ホール素子内に流入した電流方向に対して、直交した方向の同一直線上から少しずれている場合や、そうでなくとも電流の流れに偏りがあり、電流の流れに対称性が失われている時など、本来、磁場がゼロの下では、１対のホール電圧端子間電圧がゼロであるはずなのに、ホール電圧Vh以外の電圧であるオフセット電圧（不平衡電圧）Voが発生する。電流の偏りは、ホール素子に温度変化などによる機械的な応力が掛かった時や、ホール素子である半導体基板に不均一な不純物濃度分布が存在している時などに発生する。また、ホール素子は、半導体基板で製作されているから、その抵抗値に大きな温度依存性を有し、特に、ホール素子の１対の電流端子に所定の一定電流（駆動電流）Iを流して駆動する場合は、１対の電流端子間の電圧降下が、その時の温度に基づく温度依存性が大きい抵抗値により変化し、これに伴いオフセット電圧Voもあたかも温度依存性があるように見える。式数１には、ホール素子のホール電圧端子間のホール電圧Vhとオフセット電圧Voとの総合の出力電圧Vtを示す。被測定磁場である外部磁場Bが極めて小さい時には、これに伴うホール電圧Vhも小さくなる。式数１で示すように、（外部）磁場（磁束密度）Bの下でのホール電圧Vhも、このオフセット電圧Voも、共にホール素子に流す電流Iに比例するので、ホール電圧Vhよりもオフセット電圧Voの方が大きい場合もあり、大きな誤差になるから、従来、このオフセット電圧Voを打ち消す方法が種々提案されてきた。式数１で、ホール係数Rh=−１/enで、ホール素子は電子密度（キャリア密度）ｎのｎ型半導体基板を用い、電子の電荷素量をeとし、ホール素子の半導体基板の厚み（磁場B方向）をｄとしている。また、ΔRは、オフセット電圧Voをその時の流している電流Iで除した値で、等価的なオフセット抵抗である。一定電流（駆動電流）I値と同一のキャリア密度ｎ、同一のホール素子の厚みｄと同一の磁場Bの下では、ホール電圧Vhは、一定であるが、オフセット電圧Voは、等価的なオフセット抵抗ΔRの影響のために、移動度μが大きいキャリアを持つ半導体の方が、この等価抵抗ΔRが小さくなるので、オフセット電圧Voも小さくなり、測定精度が向上できる。従って、一般にキャリアが正孔よりは、電子の方が、移動度μが大きいために、ｎ型の半導体をホール素子として用いる。そして、従来、ｎ型Si（シリコン）よりは、ｎ型のGaAs(ヒ化ガリウム)やInSb(インジウムアンチモン)結晶の方が電子の移動度が大きいためにホール素子として用いられてきた。
【０００４】
【数１】
2015015390.tif 000003
【０００５】
従来、オフセット電圧Voを打ち消す方法として、スピンニングカレント法と呼ばれる、所謂、ホール素子の電流端子とホール電圧端子とを、スイッチで切り替えてそれぞれの電流とホール電圧Vhとを計測して、オフセット電圧Voを差し引いて除去する方法（例えば、特許文献１、特許文献２、特許文献３参照）や、同形状のホール素子を２個直列接続し、ホール素子感受部は互いに直交する向きに近接して配置することで、応力により生じるオフセット電圧を除去する方法（例えば、特許文献４参照）、更には、ホール素子に定電流を流し、出力電圧を差動増幅器により増幅することによってセンサ出力電圧を得る電流センサで、温度変化に伴って変化するホール素子の内部抵抗Riの電圧降下を補償用差動増幅器へ入力して、これに所定の補償用ゲインβで算出して出力し、差動増幅器の電圧出力から補償用差動増幅器の電圧出力を減算してセンサ出力電圧を得るように構成することにより、周囲温度変化によって発生するオフセット電圧を低減させる方法（特許文献５参照）などが提案されていた。
【０００６】
しかしながら、スピンニングカレント法では、ホール素子の形状の対称性やホール素子の半導体基板内の抵抗分布に基づくオフセット電圧の発生や、応力による抵抗変化に基づくオフセット電圧の発生、更に、電極のオーム性コンタクトからのずれに基づくオフセット電圧の発生のキャンセルが極めて困難である。また、同形状のホール素子を２個直列接続によるキャンセルでも、特にホール素子の形状の対称性やホール素子の半導体基板内の抵抗分布に基づくオフセット電圧の発生に対しては、補正が困難である。また、ホール素子の内部抵抗Riの電圧降下を補償用差動増幅器へ入力させて、所定の補償用ゲインβで算出して出力させる方式でオフセット電圧をキャンセルさせる方式は、温度変化に基づくオフセット電圧の成分は、キャンセルしやすいが、ゼロ磁場での補正をしていないので、ホール素子の形状の対称性やホール素子の半導体基板内の抵抗分布に基づくオフセット電圧の発生のキャンセルは、困難であり、更に制御回路も複雑になり、複雑な工程のキャンセル法となってしまうという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−１８６１０３号公報
【特許文献２】特開２００１−３３７１４７号公報
【特許文献３】特開２０１０−５４３０１号公報
【特許文献４】特開昭６２−２０８６８３号公報
【特許文献５】特開２００３−１４７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上述の従来のホール素子のオフセット電圧Voを打ち消す方法の問題点を解消し、極めて単純な構造で、しかも簡単にオフセット電圧Voを打ち消すことができる方法を提案すると共に、この原理に基づく簡単にオフセット電圧Voを打ち消すことができるホールセンサを提供することを目的としている。本来、オフセット電圧Voを完全に打ち消すことができれば、式数１に示すように、同一の駆動電流I、同一のキャリア密度ｎ、同一の形状のホール素子で同一の外部磁場Bの下では、半導体の種類に依らないホール電圧Vhが得られるはずであるから、移動度μの小さいが、集積回路などが容易で、製造コストも安いシリコン（Si）単結晶基板をホール素子として用いることができることになる。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明の請求項１に係わるオフセット電圧補正方法は、ホール素子のオフセット電圧補正方法において、１対の電流端子に所定の電流を流して、その時のホール素子内の２点間もしくは前記１対の電流端子間での電圧降下の少なくとも一部を、可変抵抗を備えた抵抗を使用し、該可変抵抗を調節して出力電圧Vdとして取り出し、該出力電圧Vdを利用して、外部磁場ゼロの条件下で、ホール電圧端子に発生するオフセット電圧Voを打ち消すように補正設定したことを特徴とするものである。
【００１０】
ここで、可変抵抗を備えた抵抗は、全体が可変抵抗であっても良いが、一般には、固定抵抗分と可変抵抗分に分割させている。これらは、温度係数の極めて小さな抵抗を用いる方が良いが、その温度係数が大きくとも、電圧降下を分担させるのに使用するので、可変抵抗分とその他の固定抵抗分とが同一の温度係数を有するものであれば、差支えはない。また、可変抵抗を備えた抵抗に流れる電流は、ホール素子に所定の一定電流（駆動電流と呼ぶ）を流す目的から、ホール素子に流す電流（駆動電流）に比べて１桁以上小さくなるように抵抗値を大きくして置いた方が良い。なお、前記の１対の電流端子に流す所定の電流は、一般には、直流電流であり、直流の定電流源を通して調整され、例えば、１ｍA（ミリアンペア）程度の一定の直流電流である。
【００１１】
そもそも、オフセット電圧Voは、外部磁場（磁束密度）Bがゼロであるときに（少なくとも、ホール素子をBがゼロの環境下に設置する）、１対の電流端子に所定の電流を流したときの１対のホール電圧端子間の電位差であり、これは、１対の電流端子の基準の端子から見たときの１対のホール電圧端子（ホール電圧端子と等電位であるホール電圧端子用電極でも同様である）のそれぞれのホール電圧端子の所定の電流に基づく電圧降下の差である。その原因として、主に次の３つが考えられている。１）１対のホール電圧端子用電極の予定位置からのずれ（対称性のずれ）、２）ホール素子の半導体基板の不純物濃度分布の不均一性、３）モールド樹脂等とホール素子との熱膨張係数の違いによる応力ひずみによるホール素子内抵抗分布の変化、が要因となっている。１）１対のホール電圧端子用電極の予定位置からのずれ（対称性のずれ）は、ホール素子の半導体基板が矩形であり、均一な不純物濃度分布で有れば、１対の電流端子用電極間を結ぶ直線に対して、直交する方向の直線上に１対のホール電圧端子用電極が存在すべきであるが、製造工程上で、マスク合わせのずれなどに起因して、発生するものである。従って、所定の電流として、同一の電流を１対の電流端子に流すと、磁場（磁束密度）Bがゼロであっても、１対のホール電圧端子間に電圧降下の差であるオフセット電圧（不平衡電圧）Voが発生する。このオフセット電圧Voは、電流端子間に流す電流Iに正比例する。また、２）ホール素子の半導体基板の不純物濃度分布の不均一性によるオフセット電圧Voは、上述の対称性のずれがなくとも、発生するもので、ホール素子の半導体基板内の抵抗分布が異なることになるので、１対のホール電圧端子用電極を通る電流値が異なることになり、電圧降下の違いが発生するものである。また、３）モールド樹脂等とホール素子との熱膨張係数等によるホール素子との熱膨張係数の違いによる応力ひずみによるホール素子内抵抗分布の変化によるオフセット電圧Voも、結局は、ホール素子内抵抗の違いに基づく電圧降下の違いによるものである。
【００１２】
本発明のオフセット電圧補正方法の原理は、次のようである。先ず、上述の３つのオフセット電圧の発生の原因は、１対の電流端子の基準の端子から見たときの１対のホール電圧端子のそれぞれのホール電圧端子（または、ホール電圧端子用電極）までの抵抗値が異なることに基づく電圧降下の差であると結論付けることができる。そして、これらの抵抗値は、半導体基板であるホール素子内の半導体抵抗であるからその抵抗温度係数が大きい。しかし、この抵抗は、縮退するほど高濃度不純物であると金属的な抵抗温度係数である正の温度係数（温度上昇と共に抵抗値が大きくなる）であり、低濃度では、負の温度係数（温度上昇と共に抵抗値が小さくなる）である。従って、電流端子に所定の一定電流を流した状態では、正の抵抗温度係数では、環境温度の温度上昇と共に、ホール素子内の半導体抵抗が大きくなるので、これに連れて電圧降下の差であるオフセット電圧Voも大きくなる。また、負の抵抗温度係数では、環境温度の温度上昇と共に、ホール素子内の半導体抵抗が小さくなるので、これに連れて電圧降下の差であるオフセット電圧Voも小さくなる。このように、オフセット電圧Voだけを見ると、オフセット電圧Voの絶対値の温度依存性はホール素子の試料毎に異なっているように見えてしまいます。しかしながら、ホール素子内の半導体抵抗の分布自体は、同一の温度依存性を有するので、元の値に対しての比率は、温度依存性をほとんど持たなくなってしまうものである。すなわち、ホール素子自体を小さな形状にして、周囲温度が変化してもホール素子内での温度分布がなく、ほぼ一様な温度であると見做すことができるようにすれば、１対の電流端子間の抵抗R23に対して、１対の電流端子の基準の端子３から見たときの１対のホール電圧端子のそれぞれのホール電圧端子４とホール電圧端子５のそれぞれの対応する抵抗R43と抵抗R53とは、それらの比率であるR43/ R23とR53/ R23は、ほとんど周囲温度依存性はないものである。もちろん、１対の電流端子間の抵抗R23でなくとも、ホール素子が一定の均一温度になっているならば、ホール素子である半導体基板のどこの２点間の抵抗でも同様に、同一の温度係数で変化するから、比率にすることによって互いに温度依存性を打ち消すことが可能になる。本発明は、これらの効果を利用して、１対の電流端子間の抵抗R23でなくとも、ホール素子が一定の均一温度になっているならば、ホール素子である半導体基板の２点間の抵抗を利用し、これを抵抗温度係数がほぼゼロである抵抗で分割して、この中に可変抵抗を備えて、外部磁場Bがゼロの状態で分担電圧を調節ようにしてオフセット電圧を打ち消すように補正を行うようにしたものである。
【００１３】
上述の１）と２）の原因によるオフセット電圧Voの補正は、ホール素子を一度製作してしまうと抵抗分布等の比率は定まってしまうので、ホール素子を製作した時に行っても良いが、３）に基づくオフセット電圧Voの補正は、例えば、モールド樹脂にパッケージ化したときに発生するものであり、このようなパッケージ化が行われた後に、実際に、電流センサなどに組み込まれて使用される時の動作環境の電流端子への供給電流、環境温度の中での外部磁場B＝０（ゼロ磁場）で行うのが良い。そして、モールド樹脂とホール素子との熱膨張係数を、可能な限り、合わせておくようにすることも大切である。更に、ホール素子とモールド樹脂との間は、ホール素子に大きな応力が掛かりにくくするために、隙間や柔軟な物質での充填などにより多少の自由度を許すような構造にすることも良い。上述のことを考慮すると、ホール素子と可変抵抗を備えた抵抗とを組み込み、モールドが必要ならばモールド樹脂でパッケージ化した後に、所定の温度、所定の駆動電流（電流端子に流す電流）の下で、更に、磁場Bがゼロの状態で、前記可変抵抗から出力電圧Vdを取り出し、前記可変抵抗によりオフセット電圧Voを打ち消すように調節すると良い。
【００１４】
本発明の請求項２に係わるオフセット電圧補正方法は、ホール素子の片側に１個のホール電圧端子用電極（４０）を形成し、これから一方のホール電圧端子（４）を取り出し、反対側には、２個のホール電圧端子用電極（５０a、５０b）を形成しておき、該２個のホール電圧端子用電極（５０a、５０b）からこれらに対応する他方の２個のホール電圧端子（５a、５b）を取り出し、該２個のホール電圧端子（５a、５b）間に、前記可変抵抗を備えた抵抗を接続してあり、該可変抵抗から出力電圧Vdが取り出せるようにした場合である。
【００１５】
前述のように、ホール素子の半導体基板が矩形であり、均一な不純物濃度分布で有れば、１対の電流端子用電極間を結ぶ直線に対して、直交する方向の直線上に１対のホール電圧端子用電極を設けて、対称性の良い電極配置にすることが望まれるが、この対称性がずれたり、ずれていなくとも、駆動電流の電流分布が対称性でないためにオフセット電圧Voが発生していることがある。いずれにしても、上述のように、ホール素子の半導体基板内の任意の２点間の抵抗に対する他の異なる２点間（１点を共有していても良い）の抵抗との抵抗比（抵抗比率）は、温度依存性をほとんど有しないので、この作用と効果を利用してオフセット電圧Voを打ち消し補正するものである。
【００１６】
ここでは、１対の電流端子用電極間を結ぶ直線に対して、直交する方向の直線上で、ホール素子の半導体基板の片側に１個のホール電圧端子用電極（４０）を形成し、更に、直交する方向の直性を挟んで、２個のホール電圧端子用電極（５０a、５０b）をホール素子の半導体基板の反対側に形成して、これらの２個のホール電圧端子用電極（５０a、５０b）から直接でも良いが、一般には、それらの端子であるホール電圧端子（５a、５b）の間に可変抵抗を備えた抵抗を接続しておき、所定の（駆動）電流の下、磁場Bがゼロの状態で、前記可変抵抗からの出力電圧Vdでオフセット電圧Voを打ち消すようにするものである。この可変抵抗からの出力電圧Vdは、ホール電圧端子（５a、５b）間電位を、可変抵抗を備えた抵抗で分割して可変抵抗から取り出した電位であり、共通の電流端子３との間の電位として動作させることができる。この出力電圧Vdを、例えば、一方のホール電圧端子用電極（４０）に対応するホール電圧端子４と共通の電流端子３との間の電位差V43と等しくなるように可変抵抗の値を調整すれば、電位差V43と出力電圧Vdとが等しいので、例えば、これらを差動増幅して打ち消し、そのオフセット電圧Voをゼロにすることができる。このとき、可変抵抗を備えた抵抗側に流れる電流が、前記駆動電流によりホール素子に流れる電流に比べて無視できるほど小さくなるように、可変抵抗を備えた抵抗の抵抗値を、ホール電圧端子用電極（５０a、５０b）間での抵抗値に比べて少なくとも一桁以上大きくなるように設定すると良い。
【００１７】
本発明の請求項３に係わるオフセット電圧補正方法は、１対の電流端子と１対のホール電圧端子を備えたホール素子であって、該１対の電流端子間に並列に、前記可変抵抗を備えた抵抗を挿入して、前記電流端子の所定の電流の下で、該可変抵抗からの電圧降下による出力電圧Vdを取り出し、該出力電圧Vdをホール電圧端子間の電圧に係る出力電圧に加算もしくは減算させて、オフセット電圧Voを打ち消すようにした場合である。
【００１８】
前記請求項２では、ホール素子の半導体基板内に形成した２個のホール電圧端子用電極（５０a、５０b）に対応するホール電圧端子（５a、５b）間電位を、可変抵抗を備えた抵抗で分割して可変抵抗から取り出したVdを利用したものであったが、ここでは、これらの２個のホール電圧端子用電極（５０a、５０b）を、謂わば、その極限として電流端子用電極（２０、３０）とし、それらに対応する電流端子２と電流端子３間に可変抵抗を備えた抵抗を接続した形とも考えることができる。そして、その基準電位を共通の電流端子３（ここは、アース電位としても良い）として、可変抵抗での電圧降下である分担電圧をの出力電圧Vdとして取り出し、この値を、例えば、オフセット電圧Voに等しくなるように、可変抵抗を調節して、オフセット電圧Voから差し引く（符号が逆の場合は、加算する）ようにして、オフセット電圧Voを打ち消すものである。ホール素子の設計変更なしに、既存のホール素子の４つの端子を用いて、オフセット電圧Voを打ち消し補正できるという利点がある。なお、オフセット電圧Voと可変抵抗での電圧降下である分担電圧の出力電圧Vdとが常に同一符号であると差動増幅器を用いて簡単にオフセット電圧Voを打ち消すことができる。従って、上述のように、１対の電流端子用電極間を結ぶ直線に対して、直交する方向の直線上に１対のホール電圧端子用電極が存在すべきであるが、１対のホール電圧端子用電極の微妙な位置ずれにより、オフセット電圧Voが、正の符号の電圧になったり、負の符号の電圧になったりして、加算処理か、減算処理かで回路が異なる。これを防止するために、確実に正の符号のオフセット電圧Voが発生するように、一方のホール電圧端子用電極を、上記の直交する方向の直線上から敢えてずらして形成しておくことも良い。
【００１９】
なお、オフセット電圧Voと可変抵抗での電圧降下である分担電圧の出力電圧Vdとが常に同一符号であると差動増幅器を用いて簡単にオフセット電圧Voを打ち消すことができる。従って、上述のように、１対の電流端子用電極間を結ぶ直線に対して、直交する方向の直線上に１対のホール電圧端子用電極が存在すべきであるが、１対のホール電圧端子用電極の微妙な位置ずれにより、オフセット電圧Voが、正の符号の電圧になったり、負の符号の電圧になったりして、加算処理か、減算処理かで回路が異なる。これを防止するために、確実に正の符号のオフセット電圧Voを発生させ、このオフセット電圧Voを正の符号で発生する可変抵抗からの出力電圧Vdで差動動作（減算処理回路）により打ち消すように、一方のホール電圧端子用電極を、上記の直交する方向の直線上から敢えてずらして形成しておくと良い。
【００２０】
本発明の請求項４に係わるホールセンサは、ホール素子のオフセット電圧Voを補正するようにしたホールセンサにおいて、ホール素子の片側に１個のホール電圧端子用電極（４０）を形成し、これから一方のホール電圧端子（４）を取り出し、ホール素子の反対側には、２個のホール電圧端子用電極（５０a、５０b）を形成しておき、該２個のホール電圧端子用電極（５０a、５０b）からこれらに対応する他方の２個のホール電圧端子（５a、５b）を取り出し、該２個のホール電圧端子（５a、５b）間に、前記可変抵抗を備えた抵抗を接続してあり、該可変抵抗から出力電圧Vdが取り出せるようにしたことを特徴とするものである。
【００２１】
ここでは、前記請求項２におけるオフセット電圧補正方法を、物の発明として、ホール素子を有するホールセンサを提供するものである。２個のホール電圧端子用電極（５０a、５０b）は、上述のように、１対の電流端子用電極間を結ぶ直線に対して、直交する方向の直線上で、ホール素子の半導体基板の片側に１個のホール電圧端子用電極（４０）を形成し、更に、前記直交する方向の直性を挟んで、２個のホール電圧端子用電極（５０a、５０b）をホール素子の半導体基板の反対側に形成した方が良く、これらの電極は、一般のホール素子のように、ホール素子の半導体基板の外周部に形成する方が良い。また、２個のホール電圧端子用電極（５０a、５０b）間の半導体基板内抵抗値よりも１桁以上大きな抵抗の可変抵抗を備えた抵抗の抵抗値にした方が、可変抵抗を備えた抵抗への流入電流が小さくて済み、望ましいが、余り大きな抵抗になるとノイズの発生源になるから、２個のホール電圧端子用電極（５０a、５０b）間の半導体基板内抵抗値が小さい方が好ましい。従って、２個のホール電圧端子用電極（５０a、５０b）間の距離を可能な限り小さくさせて形成した方が良い。もちろん、このホールセンサの可変抵抗から出力電圧Vdを利用し、オフセット電圧Voを打ち消すようにするものである。
【００２２】
本発明の請求項５に係わるホールセンサは、前記可変抵抗を調整して、その時の出力電圧Vdを利用して、ホール素子のオフセット電圧Voを打ち消すように設定できるようにした場合である。
【００２３】
例えば、所定の電流（駆動電流）、通常使用する環境温度の下で、更に、磁場B（磁束密度）がゼロの環境下にホール素子を設置し、前記可変抵抗を調整して、その時の出力電圧Vdと、もう一方のホール電圧端子４の電位とをOPアンプなどの差動増幅で差動動作させて、その出力電圧がゼロになるようにすれば、ホール素子のオフセット電圧Voを打ち消すように設定することができる。すなわち、磁場Bがゼロの環境下で、一方のホール電圧端子４の電位と出力電圧Vdとを等しくすることになる。なお、出力電圧Vdは、共通の電流端子３（一般に、この共通の電流端子３をアース電位とさせる）と可変抵抗の可動部端子の電位との差、すなわち、アース電位から可変抵抗の可動部端子までの電圧降下に対応する出力電圧である。
【００２４】
本発明の請求項６に係わるホールセンサは、ホール素子のオフセット電圧Voを補正するようにしたホールセンサにおいて、１対の電流端子間に並列に、可変抵抗を備えた抵抗を挿入してあり、前記１対の電流端子に流す所定の電流の下で、外部磁場ゼロ時における前記可変抵抗での電圧降下である出力電圧Vdを利用して、その時の１対のホール電圧端子間のオフセット電圧Voを打ち消すように前記可変抵抗を調整したことを特徴とするものである。
【００２５】
ここでは、前記請求項３におけるオフセット電圧補正方法を、物の発明として、ホール素子を有するホールセンサを提供するものである。ここでも、出力電圧Vdは、共通の電流端子３（一般に、この共通の電流端子３をアース電位とさせる）と可変抵抗の可動部端子の電位との差、すなわち、可変抵抗のアース電位から可動部端子までの電圧降下に対応する出力電圧である。なお、ここでは、ホール素子には、１対の電流端子用電極と１対のホール電圧端子用電極とそれぞれに対応する端子を備えているもので、１対のホール電圧端子間の電圧は、磁場Bがゼロの環境下では、オフセット電圧Voに対応する。例えば、外部磁場Bがゼロ時（ゼロの環境下）における前記可変抵抗からの出力電圧Vdを、このオフセット電圧Voに等しくさせるように可変抵抗を調整し、これをオフセット電圧Voから差し引くようにさせてオフセット電圧Voを打ち消すようにさせることができる。もちろん、いずれか一方、もしくは両方とも増幅した後に、差し引くようにして、オフセット電圧Voを打ち消すようにしても良い。
【００２６】
本発明の請求項７に係わるホールセンサは、前記出力電圧Vdを、１対のホール電圧端子間の電圧に基づく出力電圧に加算もしくは減算してオフセット電圧Voを打ち消すようにする演算回路を備えた場合である。
【００２７】
ここでは、前述のように、例えば、出力電圧Vdとオフセット電圧Voとを等しくさせて、符号が同一の場合は、OPアンプなどによる減算処理回路による減算をさせ、符号が逆の場合は、加算処理回路による加算をさせて、オフセット電圧Voを打ち消すようにする演算回路を備えたホールセンサを提供する場合である。オフセット電圧Voは、一般に、１対のホール電圧端子間の電圧をOPアンプなどで差動増幅させる。オフセット電圧VoをそのままOPアンプの出力値にさせるには、OPアンプの増幅率を１になるようにすればよい。ここでは、OPアンプの増幅率が１でない場合でも、出力電圧Vdを増幅されたオフセット電圧Voに等しくさせて、例えば、減算によりオフセット電圧Voを打ち消すようにすることもできる。
【００２８】
本発明の請求項８に係わるホールセンサは、前記可変抵抗を備えた抵抗、もしくは、前記可変抵抗を備えた抵抗のうちの固定抵抗分を前記ホール素子と一体化させて形成した場合である。
【００２９】
可変抵抗を備えた抵抗は、すべて可変抵抗だけで構成しても良いが、正確なオフセット電圧Voの打ち消しには、やはり、固定抵抗と可変抵抗との組合せが好適である。可変抵抗からの出力電圧Vdの調整は、上述したように、モールド樹脂とホール素子の半導体基板との熱膨張係数の違いなどによる応力によりオフセット電圧Voが発生する可能性を考慮すると、モールド樹脂によるパッケージ化が済んでからオフセット電圧Voを打ち消すようにした方が良い。従って、ここでは、可変抵抗を備えた抵抗、すなわち、可変抵抗と固定抵抗を組合せた抵抗をプリント基板などに一体化させたり、可変抵抗をホール素子との一体化からはずして、せめて固定抵抗分だけでも前記ホール素子と一体化させるようにした場合である。
【００３０】
例えば、ホール素子の半導体基板の上の絶縁薄膜の上に、抵抗率が大きくて、抵抗温度係数の小さい金属であるニクロムをスパッタリング形成して、これをフォトリソグラフィによりパターン化して、所望の抵抗値になるようにしておき、これをホール素子の半導体基板に一体化した固定抵抗として使用するようにすることもできる。このとき、この固定抵抗の途中から端子を取り出し、外部に取り付ける可変抵抗用の端子として利用することができる。もちろん、固定抵抗を、例えば、パッケージ化するモールド樹脂の中に埋め込み、一体化させることもできる。また、プリント基板にホール素子と共に、固定抵抗と可変抵抗を一体化させたホールセンサを製作することもできる。また、可変抵抗部を、プリント基板等に形成した薄膜抵抗としておき、レーザトリミング等で所望の抵抗値に調整するようにしても良い。
【００３１】
本発明の請求項９に係わるホールセンサは、SOI基板のSOI層もしくはSOI層上に形成した半導体層に、少なくともホール素子の磁気感応部を形成した場合である。
【００３２】
SOI基板とは、シリコン単結晶半導体基板（下地基板）の上に、電気絶縁層（以降、単に、絶縁層と呼ぶ）であるSiの酸化膜であるSiO2膜（BOX層と呼ぶ）を介して、薄いシリコン単結晶半導体層（SOI層と呼ぶ）を張り付けた半導体基板である。このSOI層は、０．１マイクロメートル（μｍ）から５０μｍ程度の厚さまであり、市販されている。最近の集積回路（ＩＣ）は、このSOI層に形成されることが多く、また、ＭＥＭＳ技術でも、上記BOX層をエッチングストッパとして利用するなどして、BOX層も含むSOI層のダイアフラム構造、架橋構造やカンチレバ構造などを、それの下部に空洞を持たせて形成するなどの応用が盛んになっている。本発明でもホール素子は、式数１でも分かるように、その厚みが薄い方が有利であり、更に、磁気収束用の磁性体を取り付けるにもやはり薄い方が有利なので、SOI層にホール素子を形成すること、更に、Ｓｉ以外の半導体である電子移動度μが大きいインジウムアンチモン（ＩｎＳｂ）結晶薄膜の半導体層を保持させる点からも有利であり、ＳＯＩ基板に集積回路も作れることと併せて利点が多い。なお、ホール素子の磁気感応部とは、１対の電流端子用電極と１対のホール電圧端子用電極（またはこれに対応する電極）で囲まれる外部磁場Ｂに感応する半導体領域のことを言う。
【００３３】
本発明の請求項１０に係わるホールセンサは、SOI基板に、ホール素子を駆動し、該ホール素子に係る信号を増幅、演算等をする集積回路の少なくともその一部を、ホール素子と一体化させて形成した場合である。
【００３４】
上述のように、ＳＯＩ基板は、集積回路を形成するには、好都合な半導体基板である。従って、コンパクトな磁気センサであるホールセンサを提供するには、基本的な集積回路を別に設けなくとも済むように、ＳＯＩ基板に少なくとも必要な集積回路のその一部を一体形成させた場合である。
【００３５】
本発明の請求項１１に係わるホールセンサは、磁界収束用磁性体を備えた場合である。
【００３６】
例えば、半導体薄膜基板から成るホール素子の表側と裏側、又は少なくともその一方の側に、磁界収束用磁性体としての高透磁率の軟磁性体であるフェライトのチップを接着剤で張り付けるなどして、被測定磁場（外部磁場）Bの磁束をホール素子に集束させて強めさせてホールセンサの高感度化を狙う目的で使用する場合である。これらの磁界収束用磁性体は、モールド樹脂の中に埋め込んで形成しても良い。
【００３７】
本発明の請求項１２に係わるホールセンサは、SOI基板の下地基板のうち、少なくとも前記磁気感応部の下部にあたる領域に空洞を形成して、該空洞の中に磁界収束用磁性体を備えるようにした場合である。
【００３８】
上記したように、SOI基板、特に、その下地基板にＭＥＭＳ技術により容易に空洞を形成することができる。この空洞に磁界収束用磁性体を挿入固定することにより、薄いＳＯＩ層に形成されたホール素子の磁気感応部に極めて近接して磁界収束用磁性体を設置できるので、高感度化されたホールセンサが提供される。もちろん、ホール素子の上部にも磁界収束用磁性体を近接して設けることにより、下部の空洞に挿入した磁界収束用磁性体とその上部の磁界収束用磁性体との間隔が、ほぼ薄いＳＯＩ層のホール素子の磁気感応部に接近して設けられるので、これらの磁気抵抗が減少して、より強い磁場Ｂが磁気感応部を貫く。従って、高感度でコンパクトなホールセンサが提供できる。
【発明の効果】
【００３９】
本発明のホール素子のオフセット電圧補正方法は、ホール素子内の２点間もしくは前記１対の電流端子間での電圧降下の少なくとも一部の電圧降下を利用し、この電圧降下分を可変抵抗で分圧しているので、この分担電圧に対応する出力電圧Vdは、所定の一定電流での駆動電流の下では、環境温度が変化に対してオフセット電圧Voと正比例関係で変化する。従って、出力電圧Vdとオフセット電圧Voとは、温度に対して比例関係にあり、差動増幅回路等で容易にオフセット電圧Voを打ち消すことができるという利点がある。
【００４０】
本発明のホール素子のオフセット電圧補正方法は、ホール素子を外部磁場（磁束密度）Bがゼロの環境であるオフセット電圧Voのみ発生する環境で補正するので、精密にオフセット電圧Voを打ち消すことができるという利点がある。
【００４１】
本発明のホール素子のオフセット電圧補正方法は、ホール素子のホール電圧端子用電極を片側に２個設けて、これらの間に可変抵抗を備えた抵抗を接続して、可変抵抗からの出力電圧Vdでオフセット電圧Voを打ち消すことができるので、単純な回路でオフセット電圧Voの補正が達成できるという利点がある。
【００４２】
本発明のホール素子のオフセット電圧補正方法は、ホール素子の電流端子間に可変抵抗を備えた抵抗を接続して、可変抵抗からの出力電圧Vdでオフセット電圧Voを打ち消すことができるので、単純な回路でオフセット電圧Voの補正が達成できると共に、特別にホール素子を設計しなくとも市販のホール素子にも適用できるという利点がある。
【００４３】
本発明のホールセンサでは、可変抵抗を備えた抵抗は、OPアンプ回路と異なり、受動素子であるので、ホール素子との一体化が容易であり、超小型のホールセンサが作成できるという利点がある。
【００４４】
本発明のホールセンサでは、ＳＯＩ基板を用いて、ＳＯＩ層にホール素子の磁気感応部を形成することにより、ハンドリングの難しい薄いホール素子の磁気感応部は、ＳＯＩ基板のホール素子のチップとして扱うので、チップのハンドリングがしやすいという利点がある。
【００４５】
本発明のホールセンサでは、ＳＯＩ層にホール素子の磁気感応部を形成することにより、極めて薄いホール素子の磁気感応部が達成できるので、高感度化することができおると言う利点がある。
【００４６】
本発明のホールセンサでは、ＳＯＩ基板を用いて、信号処理回路などの集積回路が容易に作成できるという利点がある。
【００４７】
本発明のホールセンサでは、ＳＯＩ層の上部に、Ｓｉ以外の半導体薄膜、例えば、インジウムアンチモン結晶薄膜、にホール素子の磁気感応部として形成することが容易であるから、精度と感度の高いホールセンサも提供できるという利点がある。
【図面の簡単な説明】
【００４８】
【図１】従来のホール素子とそのオフセット電圧Voを含む出力をするホールセンサの一実施例の構成概略図である。（実施例１）
【図２】本発明のオフセット電圧補正方法を示す一実施例の構成概略図である。（実施例１）
【図３】本発明のオフセット電圧補正方法を示す他の一実施例の構成概略図である。（実施例２、実施例６）
【図４】本発明のオフセット電圧補正方法を示す他の一実施例の構成概略図である。（実施例３、実施例６）
【図５】本発明のホールセンサのホール素子の一実施例の構成概略図である。（実施例１）
【図６】本発明のホールセンサの一実施例の構成概略図である。（実施例１）
【図７】本発明のホールセンサの他の一実施例の構成概略図である。（実施例２、実施例６）
【図８】本発明のホールセンサの他の一実施例の構成概略図である。（実施例２、実施例７）
【図９】本発明のホールセンサの他の一実施例でSOI基板にホール素子と集積回路（IC）を形成した場合の構成概略図である。（実施例４）
【図１０】図９に示す本発明のホールセンサに磁束収束用磁性体を備えた構造の断面概略図である。（実施例４、実施例５）
【図１１】本発明のホールセンサのSOI基板にホール素子と集積回路（IC）を形成した場合の他の一実施例で構成概略図である。（実施例５、実施例６）
【図１２】本発明のホールセンサのSOI基板にホール素子を形成した場合の他の一実施例で、半導体基板の構成概略図である。（実施例６）
【図１３】本発明のホールセンサのSOI基板にホール素子を形成した場合の他の一実施例で、半導体基板の構成概略図である。（実施例６）
【図１４】図１２や図１３に示す本発明のホールセンサのSOI基板にホール素子を形成した場合の半導体基板の構成概略図の他の一実施例で、磁束収束用磁性体を備えた構造の断面概略図である。（実施例６、実施例７）
【図１５】本発明のホールセンサのSOI基板にホール素子を形成した場合の他の一実施例で、半導体基板の断面概略図である。（実施例７）
【図１６】本発明のホールセンサの他の一実施例で磁束収束用磁性体を備えた構造の断面概略図である。（実施例８）
【発明を実施するための形態】
【００４９】
以下、本発明のオフセット電圧補正方法とこれを用いたホールセンサに関して、半導体基板から成るオフセット電圧Ｖｏを補正可能にしたホール素子を用いた構成概略図面等を参照して、実施例に基づき詳細に説明する。ホール素子では、半導体のキャリアである電子又は正孔の電界による移動時の磁場Bによるローレンツ力により発生するホール電圧Vhを計測するが、式数１に示すように、同一の駆動電流Ｉ、同一の形状のホール素子（ホール素子の厚みｄに関与）、同一のキャリア密度ｎで、同一の外部磁場Ｂの下では、ホール電圧Ｖｈは、半導体の種類にも無関係であるが、オフセット電圧Ｖｏが半導体の等価的な抵抗ΔＲに比例して大きくなる。オフセット電圧Ｖｏが小さい方が、相対的に、精度が向上するので、誤差が少なくて済む。このために、ΔＲを小さくなるような半導体材料がホール素子に使用されてきている。これを決定するのが、電子や正孔のキャリア移動度μであり、移動度μとΔＲとは逆数関係にあるので、可能な限り移動度μが大きい半導体が選ばれてきた。キャリア移動度μは、一般に電子の方が正孔より大きいので、ｎ型半導体の使用されてきた。従って、下記の本実施例でも、ｎ型の半導体を使用したホール素子の実施例をあげている。また、シリコン（Ｓｉ）結晶の電子よりもインジウムアンチモン（ＩｎＳｂ）結晶の電子の方が、１桁以上移動度μが大きいので、従来、オフセット電圧Ｖｏを小さくさせて、相対的に高精度のホールセンサとしてＩｎＳｂ半導体薄膜が使用されてきた。従って、本発明の手法により、簡単にオフセット電圧Ｖｏが打ち消すことができれば、キャリア移動度μが小さいＳｉ半導体も、むしろ、集積化や製造工程などの他の要件から、ホール素子として大いに利用されるべきものである。
【実施例１】
【００５０】
図１は、従来のホール素子１とそのオフセット電圧Voを含むホール電圧端子間電圧である総合出力電圧Vt(=Vh+Vo) を出力するホールセンサの一実施例の構成概略図である。図１に示すように、矩形のホール素子１の半導体基板の対向する外周の辺には、１対の電流端子用電極２０、３０があり、それぞれに対応する電流端子２，３を介して、所定の一定電流I、例えば、１ｍA、をホール素子１に流すように、定電流源６００から制御されて供給されている。そして、１対の電流端子用電極２０、３０を結ぶ直線（Y-Y）に対して、本来、直交する直線（X-X）上に、１対のホール電圧端子用電極４０、５０を配置するはずであるが、実際には、直線（X-X）から少しずれたところに、１対のホール電圧端子用電極４０、５０のうち、ホール電圧端子用電極５０が、配置されている。これは、電極のパターン形成時のマスク合わせなどにより電極が相対的に設計の予定からずれてしまったために生じるものである。
【００５１】
また、本来、ホール電圧端子用電極の寸法は、理想的には１点であるべきであるが、実際には、ある電極面積を有し、電流の分布の違いから、相対的にホール電圧端子用電極５０の本来の直線上の１点である位置からずれてしまうことも含まれるものである。また、ホール素子１の半導体基板１０の不純物濃度に不均一性が存在して、電流の分布が一様でなく、等価的にホール電圧端子用電極５０の位置がずれてしまうこともある。更に、厳密にホール素子１の半導体基板１０の不純物濃度に均一であり、物理的な１対のホール電圧端子用電極４０、５０の位置も直交する直線（X-X）上に配置されていたとしても、熱歪などの応力によりホール素子１の半導体基板１０内の抵抗分布が変化して、等価的にホール電圧端子用電極５０の位置がずれてしまうこともある。このような等価的なホール電圧端子用電極５０の位置のずれも含めて、図１に示すように、ホール素子１に垂直に外部磁場（磁束密度）Bを加えた状態で、所定の一定電流Iをホール素子１に流すと、ホール電圧端子４，５間には、ホール電圧Vhの他に、ホール電圧端子用電極５０の位置のずれによる、電流端子用電極３０から見たホール電圧端子用電極４０とホール電圧端子用電極５０との電圧降下の差であるオフセット電圧Voが発生する。そして、ホール電圧端子４，５間には、ホール電圧端子間電圧Vtが観測されて、その内訳が、符号も含めて、Vt=Vh+Voとなるような電圧である。この原理による理論的な式は、上記の式数１である。このように、（外部）磁場B=０ （磁場Bがゼロの意味）では、ホール電圧Vh＝０なので、電圧降下によるオフセット電圧Voだけがホール電圧端子間電圧Vtに残る。
【００５２】
上述のオフセット電圧Voは、磁場Bが小さい時の微小磁場計測では、特に問題になり、如何に、この成分を打ち消すかが従来からの課題であり、上述のように多くの打ち消し法（補正法）が提案されてきた。図２には、本発明のオフセット電圧補正方法の一実施例の構成概略図を示す。図５に示すような直交する直線（X-X）を挟んで、ホール電圧端子用電極４０、５０のうちのホール電圧端子用電極５０をホール電圧端子用電極５０aとホール電圧端子用電極５０bとの二つに分けて、ホール素子１のｎ型の矩形半導体基板１０の外周の１辺で、電流端子用電極２０側と電流端子用電極３０側とに設けて配置したホール素子１を使用した場合である。そして、図６に示す本発明のホールセンサのように、図５に示すホール電圧端子用電極５０aとホール電圧端子用電極５０bからそれぞれホール電圧端子４とホール電圧端子５を引き出し、これらの間に可変抵抗Rvを備えた抵抗１００を接続して、可変抵抗Rvから出力端子７０を引き出し、図２に示すように、所定の（駆動）電流Iをホール素子１に流し、これに垂直に磁場B（被測定外部磁場）を印加してある状態で、アース電位となっている電流端子３を基準にして、出力端子７０における電圧降下である可変抵抗Rvから出力電圧Vdとホール電圧端子４での電圧降下V43とをOPアンプ（A1）５０１の差動入力端子に接続して、そのOPアンプ出力端子８１から差動出力を取り出せるようにしている。OPアンプ（A1）５０１の差動入力端子には、出力電圧Vdとホール電圧端子４での電圧降下V43との差の出力電圧Vt＝Vh＋Voが入力されることになる。
【００５３】
本実施例による本発明のオフセット電圧補正方法は、次のようである。先ず、厚い高透磁率の軟磁性体で囲んであるチャンバなどを用意し、その中の領域は外部磁場Bがゼロと見做される領域であるようにした空間とさせておく（どうしても、外部磁場Bがゼロと見做せない時には、コイル等で磁場の打ち消しをさせるなどして、少なくともホール素子１の磁気感応部が入る空間だけは、B=０と見做せるようにする）。ここに、本発明のホールセンサのホール素子１を挿入セットして、前述の図２に示すように回路設定して、定電流源６００によりホール素子１に所定の一定電流I＝１ｍA（ミリアンペア）を電流端子２から電流端子３（アース）を通して流す。このときホール電圧Vhはゼロであり、OPアンプ（A1）５０１への差動入力電圧Vtは、オフセット電圧Voのみを含んでいるはずであるから、前記可変抵抗Rvを調整して、その出力Vdを変化させ、OPアンプ（A1）出力端子８１の出力電圧がゼロになるようにさせることでオフセット電圧Voを打ち消すことができる。なお、ホールセンサがモールド樹脂等のパッケージであると、多少、環境温度の影響があるから、可能な限り、実際に使用する環境温度の下でオフセット電圧補正を行った方が良い。
【実施例２】
【００５４】
図３には、本発明のオフセット電圧補正方法の他の一実施例の構成概略図を示している。本実施例では、可変抵抗Rvを備えた抵抗１００を、図７に示すように、ホール素子１の電流端子２と電流端子３との間に接続し、可変抵抗Rvから出力端子７０を引き出した場合である。そして、所定の一定電流I（例えば、直流１ｍA）をホール素子１に流し、実施例１で述べたような磁場Bがゼロになるようにした環境下で、この出力端子７０の出力電圧Vdと、１対のホール電圧端子４，５のうちの一方のホール電圧端子５の出力電圧V53との減算処理または、出力電圧Vdと出力電圧V53との符号が逆の場合は、加算処理を、加算・減算回路５５０を介して行うようにしている。そして、可変抵抗Rvを調整することによりオフセット電圧Voを打ち消すが、そのやり方は、出力電圧Vdをホール素子１のオフセット電圧Voに値が等しくなるようにする。図３に示すOPアンプ（A1）５０１の差動入力端子間に、オフセット電圧Voが差し引かれて残った加算・減算回路５５０の出力電圧と、ホール電圧端子４の出力電圧V43との差電圧であるVtが入力するようになる。このとき、磁場B=0であるからホール電圧Vh=０であり、加算・減算回路５５０の出力電圧もオフセット電圧Voが差し引かれているので、本来、ホール電圧端子４の電圧V43となっているはずであるから、OPアンプ（A1）５０１の出力端子８１には、ゼロ電圧が出力されるはずである。実際には、OPアンプ（A1）５０１自体のオフセット電圧もあるので、これを含めてOPアンプ（A1）５０１の出力端子８１には、その出力電圧がゼロになるように、可変抵抗Rvを調整すると良い。
【００５５】
図８には、可変抵抗Rvを備えた抵抗１００として、ホール素子１の半導体基板表面に、絶縁膜形成して、その上に、抵抗温度係数の極めて小さい抵抗材料であるマンガニンやニクロムなどをスパッタリング堆積などで薄膜状にして、フォトリソグラフィでパターン化して所望の抵抗になるようにさせて、可変抵抗Rvを備えた抵抗１００のうちの固定抵抗Ra分をホール素子１と一体形成してある場合を示している。ここでは、可変抵抗Rvは、固定抵抗Raの途中から可変抵抗用出力端子１６０を介して接続するようにしている。もちろん、この可変抵抗Rvもホールセンサとして、ホール素子１とプリント基板等に一体化させて備えるようにしても良い。
【００５６】
図３に用いているホール素子１は、図７や図８に示すように、ホール電圧端子用電極５０を、１対の電流端子用電極２０，３０間を結ぶ直線に対して直交する直線X-X上から敢えて、少しだけずらして、加算・減算回路５５０では、減算回路として作動するように、すなわち、OPアンプの差動入力として使用できるように形成するようにしてある。このようにすると、確実に、ホール電圧端子５の電位は、可変抵抗Rvの出力端子７０の電位と同一符号となり、減算回路が適用できるので、加算・減算回路５５０として、単純にOPアンプでの差動増幅が可能になり、好適である。
【実施例３】
【００５７】
図４には、本発明のオフセット電圧補正方法の他の一実施例の構成概略図を示している。本実施例は、前記実施例２の図３に示した回路とほぼ同様である。これらの違いは、前記実施例２の図３では、可変抵抗Rvからの出力電圧Vdとホール電圧端子５の出力電圧V53とを、加算・減算回路５５０に入力して、例えば、減算処理をしてオフセット電圧Voを打ち消し、他方のホール電圧端子４の出力電圧V43と加算・減算回路５５０の出力とをOPアンプ（A1）５０１で比較するようにしたが、本実施例では、図１に示す従来のホールセンサのように、１対のホール電圧端子４、５間の差動動作をOPアンプ（A1）５０１で行い、ここで発生しているオフセット電圧Voを、可変抵抗Rvからの出力電圧Vdで打ち消すように、OPアンプ（A1）５０１の出力端子８１に発生する出力電圧と出力電圧Vdとを、OPアンプ（A2）５０２で差動増幅させて、その出力端子８２に発生する出力電圧が、可変抵抗Rvの調整により、磁場Bがゼロ（B=0）の環境下で、所定の一定駆動電流の下で、ゼロになるようにするものである。なお、ここでは、OPアンプ（A1）５０１の増幅率を１として（インピーダンス変換のみの機能）、オフセット電圧Voと出力電圧Vdとが等しくなるようにした場合である。もちろん、これらを共に増幅しておいて、オフセット電圧Voを打ち消すようにすることも容易である。
【実施例４】
【００５８】
図９には、本発明のホールセンサの他の一実施例でSOI基板１１にホール素子と集積回路（IC）９００を形成した場合の構成概略図を示す。ここの実施例では、半導体基板１０であるSOI基板１１を利用し、そのSOI層１２にホール素子１と集積回路（IC）９００  とを一体に形成させた場合である。図１０には、図９に示す本発明のホールセンサに磁界収束用磁性体７０１，７０２を備えた構造の断面概略図を示しているが、高感度のホールセンサにするために、ホール素子１の磁気感応部（電流端子用電極２０，３０とホール電圧端子用電極４０，５０a, ５０bに囲まれた半導体領域）に被測定磁場である外部磁場（磁束密度）Bを高めるために、従来から高透磁率で軟磁性体のフェライトチップなどの磁界収束用磁性体７０１，７０２を備えるようにしている。前記式数１で示してあるように、磁場Bが通る方向のホール素子１の半導体層の厚みｄに、同一の駆動電流Iと磁場Bの下では、ホール電圧Vhは、逆比例するので、厚みｄが薄い方が高感度化に有利である。また、磁界収束用磁性体７０１，７０２もホール素子１を挟んで、下部の磁界収束用磁性体７０１と上部の磁界収束用磁性体７０２とに、分割せざるを得ない。これらの磁気抵抗を小さくさせるためにも、下部の磁界収束用磁性体７０１と上部の磁界収束用磁性体７０２との距離（間隔）が小さい方が磁束密度Ｂも大きくなるので良く、従って、このような点からも厚みｄが薄い方が高感度化に有利となる。SOI基板１１は、下地基板１５の存在のために、一般に、５００μｍ（マイクロメートル）程度であるが、SOI層１２の厚みは、１０μm程度であるから、SOI層１２をホール素子１とすれば、厚みｄは、SOI層１２の厚みである１０μm程度となり、極めて薄く形成できる。
【００５９】
SOI層１２には、移動度μが大きいｎ型で、例えば、１Ω・ｃｍ程度の抵抗率のSi(シリコン)単結晶層を用い、下地基板１５を異方性エッチングにより空洞５５をMEMS技術により形成して、その上のBOX層５２を含むSOI層１２から成るダイアフラム１５０をホール素子１として利用している。本実施例のホール素子１は、前記実施例１の図２で示した場合と同様に、駆動電流Iの方向に直交する直線X-X上に一方のホール電圧端子用電極４０を設け、他方のホール電圧端子用電極５０をホール電圧端子用電極５０aとホール電圧端子用電極５０ｂとに分割して形成している場合の例である。そして、これらのホール電圧端子用電極５０aとホール電圧端子用電極５０ｂ間には、可変抵抗Rvを備えた抵抗１００が外部に形成されるようにしている。その動作は、実施例１の図２の場合と同様であるので、ここではその説明を省略する。ただ、本実施例では、SOI層１２に、集積回路（IC）９００を形成した場合である。この集積回路（IC）９００は、ホール素子１からのホール電圧Vhやオフセット電圧Voなどの増幅や信号処理回路、所定の一定電流Iの制御回路などを含んでいる場合である。各集積回路（IC）９００等や電極６を結ぶ配線１１０は、単純化して表現しており、必要に応じて、１本ではなく数本の配線のこともある。
【００６０】
本実施例のホールセンサでは、図１０に示すホール素子１の磁気感応部に可能な限り近接して磁界収束用磁性体７０１，７０２が設置できるように、下地基板１５に形成した空洞５５に磁界収束用磁性体７０１を挿入して、柔らかい接着剤７５０で固定するようにしている。特に、SOI層１２のダイアフラム１５０は、破壊されやすいので、少し隙間を空けて固定できるように磁界収束用磁性体７０１などの寸法を決め、柔らかく応力が吸収されやすい接着剤７５０で固定すると良い。上部の磁界収束用磁性体７０２も接着剤でホール素子１の磁気感応部付近に接合している。また、ホール素子１のホール電圧Vhは、外部磁場Bが存在している中でのホール素子１の外周部に発生するので、一様なSOI層１２を分断してホール素子１の外周部を形成して、それに沿って電流端子用電極２０、３０とホール電圧端子用電極５０a、５０bを形成する関係から溝５３を形成して、SOI層１２をその部分でエッチング除去している。配線１１０は、この溝５３を乗り越えて配線されることになる。もちろん、ここでは描いていないが、この溝５３を電気絶縁物で埋めて、その上に配線１１０を形成することが断線を生じさせないという観点から推奨されるものである。
【実施例５】
【００６１】
図１１には、本発明のホールセンサの他の一実施例でSOI基板１１にホール素子１と集積回路（IC）９００を形成した場合の構成概略平面図を示す。ここの実施例では、上記の実施例４の図９とほぼ同様であるが、違いは、図９では、BOX層５２を含むSOI層１２のダイアフラム１５０にホール素子１を形成したが、本実施例の図１１では、ホール素子１を、１対の電流端子用電極２０，３０付近とホール電圧端子４０、５０a、５０ｂ付近を支持部とする架橋構造にした場合である。また、一様なSOI層１２を電気的に分断して、SOI層１２から成るホール素子１を形成するために、それぞれの１対の電流端子用電極２０，３０付近とホール電圧端子４０、５０a、５０ｂ付近を取り囲むように、空洞５５を除くSOI基板１１に溝５３を形成している。空洞５５の上の架橋構造のホール素子１は、その周辺がスリット５４によりSOI層１２が除去されて、空洞５５が露出した形になっている。もちろん、この空洞５５の内部とホール素子１の上部には、前記実施例４の図１０で示したような下部の磁界収束用磁性体７０１と上部の磁界収束用磁性体７０２を取り付けて用いた方が良い。ホール素子１の動作は、前述と同様なので、その説明は省略する。
【実施例６】
【００６２】
図１２と図１３には、本発明のホールセンサのSOI基板１１にホール素子１を形成した場合の他の一実施例で、半導体基板１０の構成概略平面図を示す。ここの実施例では、SOI基板１１のSOI層１２をｐ型半導体（例えば、抵抗率５Ω・cm）とし、ここにホール素子１として使用するｎ型半導体層を、ｎ型の不純物拡散による略矩形の不純物拡散領域１４で形成した場合である。そして、ホール素子１の下部には、BOX層５２を含むSOI層１２を含むダイアフラム１５０になるように、Siの異方性エッチングやDRIE等で空洞５５を形成した場合である。図１２は、ホール素子１として、１対の電流端子用電極２０，３０とホール電圧端子用電極４０、５０a 、５０bが上述の図１１に示したような形状に形成されている場合の例であり、図１３は、ホール素子１として、ホール電圧端子用電極４０、５０が、電流端子用電極２０，３０からの電流Iに直交する直線上からずれている場合で、基本的には上述の図３、図４や図７のような形状に形成した場合の例である。可変抵抗Rvを備えた抵抗１００もここでは記述していないが、前述の対応する図面の例と同様であるので、ここでは、半導体基板１０についてのみ示している。図１４には、図１２と図１３で示したホール素子１を含むSOI基板１１である半導体基板１０の下地基板１５に形成した空洞５５の挿入固定した下部の磁界収束用磁性体７０１と、ホール素子１が形成されているダイアフラム１５０の上に接合固定した上部の磁界収束用磁性体７０２を備えたホールセンサの断面概略図である。もちろん、本実施例では、ホール素子１としてダイアフラム１５０を用いたが、例えば、上述の図１１に示すような架橋構造１５１でも同様に可能である。ホール素子１の動作は、上述の場合と同様なので、ここでは説明を省略する。
【実施例７】
【００６３】
図１５には、本発明のホールセンサの他の一実施例でSOI基板１１を用い、空洞５５によるSOI層１２のダイアフラム１５０上にシリコンの熱酸化膜から成る絶縁層５１を介して、ホール素子１を形成するｎ型インジウムアンチモン（InSb）結晶などの半導体層１３を形成した場合の構成概略断面図を示す。ホール素子１の厚みｄは小さい方が高感度となり、薄い薄膜が最適であるが、ホール素子１の取り扱い（ハンドリング）が困難であるから、ハンドリングがし易い厚いSOI基板１１をセンサチップとして用いて、更に、この薄いSOI層１２のダイアフラム１５０上に高移動度μのｎ型インジウムアンチモン（InSb）結晶を形成するものである。もちろん、ここでは、描いていないが、上述の図１４で示したように空洞５５の中に下部の磁界収束用磁性体７０１を挿入固定し、その上のホール素子１上に上部の磁界収束用磁性体７０２を備えてホールセンサとすると良い。
【００６４】
前述したが、一般にホール素子１は、上記の式数１に示すように、同一の駆動電流Iの下で、同一の形状のホールセンサで、同一のキャリア密度ｎ（ほぼ、不純物密度に等しい）で、同一の磁場Bの下では、同一のホール電圧Vhが発生する。しかしながら、オフセット電圧Voは、キャリアの移動度μが大きい方が、ホール素子１の半導体の抵抗が小さくなるので、同一の電流Iを流すのに小さな電源電圧で済むことになる。これに伴い、電圧降下であるオフセット電圧Voも小さくなるので、相対的に誤差が少なくなり高精度にホール電圧Vhが計測できるということになる。ただ、本発明のように、オフセット電圧Voが簡単に、且つほぼ完全に打ち消すことができれば、非常に結晶成長が困難でバラツキの多いｎ型のインジウムアンチモン（InSb）結晶薄膜などにしなくとも、安定で、単結晶性に優れているシリコン（Si）単結晶を利用し、特に薄いSi単結晶であるSOI層１２を用いることにより製造工程が楽で、大量生産性があり、しかも集積回路９００を組み込みやすいので、安価なホールセンサが提供できる。
【実施例８】
【００６５】
図１６には、本発明のホールセンサの他の一実施例で磁界収束用磁性体７０１，７０２を備えた場合の構造の断面概略図を示している。外部磁場Bによる磁界は、磁気抵抗の小さい高透磁率材料に集中するので、高透磁率の軟磁性体から成る磁界収束用磁性体７０１、７０２の所定形状のチップを、ホール素子１の半導体層や半導体基板（薄膜状の半導体基板も含む）の少なくとも磁気感応部に、両側から挟むように接着剤等で接合した場合で、これらをモールド樹脂７６０でパッケージ化させた場合を示している。ここでは、プリント基板８００に接着剤７５０で、一方の磁界収束用磁性体７０１，７０２を接合し、プリント基板８００に設けた電極端子６に、ホール素子１の半導体基板上の電極６０に配線１１でワイヤボンディングしてある場合を示している。更に、ここでは、ホール素子１の電流端子２，３が見える形にした場合であり、これらの電流端子２，３には、可変抵抗Rvを備えた抵抗１００を接続してある場合を示している。もちろん、この可変抵抗Rvを備えた抵抗１００のうちの固定抵抗Ra等を、前記図８に示すように、ホール素子１の上に直接形成しておいても良いし、別に設けてモールド樹脂７６０の中に埋め込ませて、ホール素子１と一体化させておいても良い。磁界収束用磁性体７０１，７０２を備えることにより、１０倍以上外部磁場Bの磁界をホール素子１に集中させることができるので、その分、微小な磁場B を検出・計測することができる。ここでは、磁界収束用磁性体７０１，７０２は、ホール素子１を挟むように、２個設置した場合であるが、そのうちの１個でも良い。
【００６６】
本発明のホール素子のオフセット電圧補正方法とこれを用いるホールセンサは、本実施例に限定されることはなく、本発明の主旨、作用および効果が同一でありながら、当然、種々の変形がありうる。
【産業上の利用可能性】
【００６７】
本発明のホール素子１のオフセット電圧補正方法とこれを用いるホールセンサは、上述のように、ホール素子１の半導体基板１０にホール電圧端子用電極を従来より１個増やし、片側に２個の電極を設けてこれらの間に、または、従来のホール素子１の形状は変えなくとも、１対の電流端子間に、受動素子である可変抵抗Rvを備えた抵抗１００を接続して、外部磁場Bがゼロの環境下で、この可変抵抗Rvを調整して、オフセット電圧Voを容易に打ち消すようにできるオフセット電圧補正方法である。温度環境の変化に対しても極めて打ち消し精度が高く、特に、高速応答で、微小磁界を計測できるホールセンサが提供できる。また、数マイクロメートル寸法の超小型のホール素子１にも適用できるし、むしろ、超小型のホール素子１の方がホール素子１の半導体基板の温度が均一になりやすく、好適である。また、ＳＯＩ基板のＳＯＩ層にホール素子１を形成することにより、薄いホール素子が形成できるので、高感度になること、更に、集積回路も一体化しやすいことなどで、コンパクトで、高精度、かつ高感度なホールセンサが提供できる。このようなことから、本発明のオフセット電圧補正方法とこれを用いるホールセンサは、微小磁場Bを検出できることから、非接触の電流センサ、地磁気の計測による位置情報、非接触スイッチなど、従来からのホールセンサが使用されている分野での磁気検出に対して、更に高精度、かつ高感度に磁気検出ができるようになる。
【符号の説明】
【００６８】
１  ホール素子
２、３  電流端子
４、５、５a、５b  ホール電圧端子
６  電極端子
１０  半導体基板
１１  SOI基板
１２  SOI層
１３  半導体層
１４  不純物拡散領域
１５  下地基板
２０、３０  電流端子用電極
４０、５０、５０a、５０b  ホール電圧端子用電極
５１  絶縁層
５２  BOX層
５３  溝
５４  スリット
５５  空洞
６０  電極
６１  オーム性コンタクト
７０  出力端子
８１、８２  OPアンプ出力端子
１００  可変抵抗を備えた抵抗
１１０  配線
１５０  ダイアフラム
１５１  架橋構造
１６０  可変抵抗用出力端子
５０１、５０２  OPアンプ
５５０  加算・減算回路
６００  定電流源
７０１、７０２  磁界収束用磁性体
７５０  接着剤
７６０  モールド樹脂
８００  プリント基板
９００  集積回路（IC）
Ra、Rb  固定抵抗
Rv  可変抵抗
【図１】
2015015390.tif 000004
【図２】
2015015390.tif 000005
【図３】
2015015390.tif 000006
【図４】
2015015390.tif 000007
【図５】
2015015390.tif 000008
【図６】
2015015390.tif 000009
【図７】
2015015390.tif 000010
【図８】
2015015390.tif 000011
【図９】
2015015390.tif 000012
【図１０】
2015015390.tif 000013
【図１１】
2015015390.tif 000014
【図１２】
2015015390.tif 000015
【図１３】
2015015390.tif 000016
【図１４】
2015015390.tif 000017
【図１５】
2015015390.tif 000018
【図１６】
2015015390.tif 000019