(57)【要約】      （修正有）【課題】より高いI/O帯域幅、より高い読み出し及び書き込み動作のスループット並びにより高いオペレーションの柔軟性を実現する高性能メモリデバイスを提供する。【解決手段】複合メモリデバイス１００は、ネイティブの又はローカルのメモリ制御信号に応答するディスクリートメモリデバイス１０４とグローバルメモリ制御信号をローカルメモリ制御信号に変換するブリッジデバイス１０２とからなる半導体ダイを含むSIP（ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）を備えるか又はパッケージ化されたディスクリートメモリデバイス１０４を有するプリント基板と、そのプリント基板に実装されたパッケージ化されたブリッジデバイス１０２とを備える。【選択図】図３Ａ
2015144006.tif 000002
【特許請求の範囲】
【請求項１】
第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行するための少なくとも1つのディスクリートメモリデバイスと、
第2のフォーマットを有するグローバルメモリ制御信号を受信し、前記グローバルメモリ制御信号を前記ローカルメモリ制御信号に変換するためのブリッジデバイスとを
備える複合メモリデバイス。
【請求項２】
前記ブリッジデバイスは、
前記少なくとも1つのディスクリートメモリデバイスに接続されたローカル入力/出力ポートと、
前記グローバルメモリ制御信号を受信するためのグローバル入力ポートと、
前記少なくとも1つのディスクリートメモリデバイスからの前記グローバルメモリ制御
信号および読み出しデータのうちの一方を供給するためのグローバル出力ポートとを備え
る請求項1に記載の複合メモリデバイス。
【請求項３】
前記少なくとも1つのディスクリートメモリデバイスおよび前記ブリッジデバイスは、1
つのパッケージ内に封入される請求項2に記載の複合メモリデバイス。
【請求項４】
前記少なくとも1つのディスクリートメモリデバイスは、パッケージ化されたメモリデ
バイスであり、前記ブリッジデバイスは、パッケージ化されたブリッジデバイスである請
求項2に記載の複合メモリデバイス。
【請求項５】
前記パッケージ化されたメモリデバイスおよび前記パッケージ化されたブリッジデバイ
スは、プリント基板上に実装される請求項4に記載の複合メモリデバイス。
【請求項６】
前記グローバルメモリ制御信号は、グローバルコマンドで受信され、前記グローバルコ
マンドはアドレスヘッダをさらに備える請求項1に記載の複合メモリデバイス。
【請求項７】
前記アドレスヘッダは、選択された複合メモリデバイスに対応するグローバルデバイス
アドレスと、前記選択された複合メモリデバイス内の前記少なくとも1つのディスクリー
トメモリデバイスの選択されたディスクリートメモリデバイスに対応するローカルデバイ
スアドレスとを含む請求項6に記載の複合メモリデバイス。
【請求項８】
前記第1のフォーマットは、シリアルデータインターフェイスフォーマットを含み、前
記第2のフォーマットは、アシンクロナスフラッシュメモリフォーマットを含む請求項1に記載の複合メモリデバイス。
【請求項９】
メモリオペレーションに対応するグローバルコマンドを供給するためのメモリコントロ
ーラと、
nおよびmを0より大きい整数値として、リング型トポロジー構成で互いに直列に接続され、また前記メモリコントローラと直列に接続されたn個の複合メモリデバイスであって、前記n個の複合メモリデバイスのそれぞれはm個のディスクリートメモリデバイスと1つのブリッジデバイスとを有し、前記n個の複合メモリデバイスのうちの選択された複合メモリデバイスの前記ブリッジデバイスは前記グローバルコマンドを受け取って、前記メモリオペレーションに対応するローカルメモリ制御信号を前記m個のディスクリートメモリデバイスのうちの選択されたディスクリートメモリデバイスに供給する、n個の複合メモリデバイスとを備えるメモリシステム。
【請求項１０】
前記n個の複合メモリデバイスのそれぞれは、SIP(system in package)である請求項9に記載のメモリシステム。
【請求項１１】
前記n個の複合メモリデバイスのそれぞれは、プリント基板(PCB)であり、前記m個のデ
ィスクリートメモリデバイスおよび前記ブリッジデバイスは、前記PCB内の導電トラック
に接続されたパッケージリード線を有するパッケージ化されたデバイスである請求項9に
記載のメモリシステム。
【請求項１２】
第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーション
を実行するための少なくとも1つのディスクリートメモリデバイスと、
第2のフォーマットを有するグローバルメモリ制御信号を受信し、前記グローバルメモ
リ制御信号を前記ローカルメモリ制御信号に変換するためのブリッジデバイスであって、
前記ブリッジデバイスおよび前記少なくとも1つのディスクリートメモリデバイスは互い
に関して積み重ねられる形で位置決めされる、ブリッジデバイスとを備える複合メモリデ
バイスパッケージ。
【請求項１３】
前記ブリッジデバイスは、前記少なくとも1つのディスクリートメモリデバイスの上に
積み重ねられる請求項12に記載の複合メモリデバイスパッケージ。
【請求項１４】
前記複合メモリデバイスパッケージは、複数のディスクリートメモリデバイスを備え、
前記複数のディスクリートメモリデバイスのそれぞれは千鳥足ステップパターンで互いの
上に積み重ねられて、前記複数のディスクリートメモリデバイスのそれぞれのボンドパッ
ドを露出する請求項12に記載の複合メモリデバイスパッケージ。
【請求項１５】
前記複数のディスクリートメモリデバイスのそれぞれは、前記複合メモリデバイスパッ
ケージの基板に関して上の方を向いている各ボンドパッドを有する請求項14に記載の複合メモリデバイスパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、開示の全体が参照により本明細書に明示的に組み込まれている、2008年10月14日に出願した米国仮特許出願第61/105,061号、2008年11月4日に出願した米国仮特許出願第61/111,013号、および2009年3月11日に出願した米国特許出願第12/401,963号の優先権の利益を主張するものである。
【背景技術】
【０００２】
半導体メモリデバイスは、現在利用可能な産業用エレクトロニクス製品およびコンシューマエレクトロニクス製品において重要なコンポーネントである。例えば、コンピュータ、携帯電話、および他の携帯型電子機器は、すべて、データを格納するために何らかの形態のメモリを利用している。多くのメモリデバイスは、コモディティとして、つまりディスクリートメモリデバイスとして通常利用可能であるが、より高い水準のインテグレーションと、より高い入出力(I/O)帯域幅とを必要とすることから、マイクロコントローラおよび他の処理回路などのシステムと一体化できる、組み込みメモリの開発に至った。
【０００３】
大半のコンシューマエレクトロニクス機器では、データを格納するために、フラッシュメモリデバイスなどの不揮発性デバイスを採用している。フラッシュメモリデバイスに対する需要は、これらのデバイスが占有する物理的領域がわずかでありながら大容量の不揮発性記憶域を必要とするさまざまなアプリケーションに適しているため著しく成長し続けている。例えば、フラッシュメモリは、デジタルカメラ、携帯電話、ユニバーサルシリアルバス(USB)フラッシュドライブ、および携帯音楽プレーヤーなどのさまざまなコンシューマデバイスにおいて、これらのデバイスで使用するデータを格納するために幅広く利用されている。また、フラッシュデバイスは、ハードディスクドライブ(HDD)の代替えとなるソリッドステートドライブ(SSD)としても使用されている。このような携帯型デバイスは、好ましくは、フォームファクターのサイズおよび重量の点で小型化される。しかし残念なことに、マルチメディアおよびSSDアプリケーションでは、大容量のメモリを必要とし、このことが、それらの製品のフォームファクターのサイズおよび重量を増加させる要因となりうる。そこで、コンシューマ製品のメーカーは、製品に搭載される物理的メモリの量を、そのサイズおよび重量が消費者に受け入れられるような範囲に制限することによって妥協点を見いだしている。さらに、フラッシュメモリは、DRAMまたはSRAMに比べて単位面積当たりの密度を高くするが、その性能は、I/O帯域幅が比較的低いため制限され、延いては、読み出しおよび書き込みの動作のスループットにマイナスの影響を与える。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国仮特許出願第61/105,061号明細書
【特許文献２】米国仮特許出願第61/111,013号明細書
【特許文献３】米国特許出願第12/401,963号明細書
【特許文献４】米国特許公開第20070153576号明細書
【特許文献５】米国特許公開第20070076502号明細書
【特許文献６】米国特許公開第20090039927号明細書
【特許文献７】米国特許公開第20090020855号明細書
【特許文献８】米国特許公開第20080192649号明細書
【特許文献９】米国特許公開第20080201588号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリデバイスのアプリケーションに対する途切れることなく増大する需要と偏在性に応えるために、高性能メモリデバイス、つまり、より高いI/O帯域幅、より高い読み出しおよび書き込み動作のスループット、およびより高いオペレーションの柔軟性を実現することが望まれている。
【課題を解決するための手段】
【０００６】
ブリッジデバイスとディスクリートメモリデバイスとを備える複合メモリデバイスが開示されている。これらのデバイスは、例えば、フラッシュメモリ、ダイナミックランダムアクセスメモリ(DRAM)、スタティック  (SRAM)などのメモリデバイス、DiNORフラッシュEEPROMデバイス、シリアルフラッシュEEPROMデバイス、強誘電体RAMデバイス、磁気抵抗RAMデバイス、相変化RAMデバイス、あるいはこれらのデバイスおよび/または他のデバイスの任意の適切な組み合わせである。
【０００７】
一態様では、少なくとも1つのディスクリートメモリデバイスと1つのブリッジデバイスとを備える複合メモリデバイスが実現される。少なくとも1つのディスクリートメモリデバイスは、第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行する。ブリッジデバイスは、第2のフォーマットを有するグローバルメモリ制御信号を受信し、そのグローバルメモリ制御信号をローカルメモリ制御信号に変換する。
【０００８】
一実施形態では、ブリッジデバイスは、少なくとも1つのディスクリートメモリデバイスに接続されたローカル入力/出力ポートと、グローバルメモリ制御信号を受信するためのグローバル入力ポートと、少なくとも1つのディスクリートメモリデバイスからのグローバルメモリ制御信号および読み出しデータのうちの一方を供給するためのグローバル出力ポートとを備えることができる。
【０００９】
少なくとも1つのディスクリートメモリデバイスおよびブリッジデバイスは、パッケージに封入することができる。グローバル入力ポートおよびグローバル出力ポートは、パッケージのリード線に電気的に結合することができる。導電体を使用して、ローカル入力/出力ポートを少なくとも1つのディスクリートメモリデバイスに結合することができる。あるいは、ローカル入力/出力ポートを少なくとも1つのディスクリートメモリデバイスに無線で結合することができる。
【００１０】
他の実施形態では、少なくとも1つのディスクリートメモリデバイスは、パッケージ化されたメモリデバイスとすることができ、またブリッジデバイスは、パッケージ化されたブリッジデバイスとすることができる。パッケージ化されたメモリデバイスおよびパッケージ化されたブリッジデバイスは、プリント基板上に実装することができる。ローカル入力/出力ポート、グローバル入力ポート、およびグローバル出力ポートは、パッケージ化されたブリッジデバイスのリード線に電気的に結合することができる。パッケージ化されたメモリデバイスは、パッケージ化されたブリッジデバイスのローカル入力/出力ポートに電気的に接続されたメモリリード線を有することができる。
【００１１】
一実施形態では、複合メモリデバイスにおけるグローバルメモリ制御信号は、グローバルコマンドで受信することができる。グローバルコマンドは、アドレスヘッダをさらに含むことができる。アドレスヘッダは、選択された複合メモリデバイスに対応するグローバルデバイスアドレスと、選択された複合メモリデバイス内の少なくとも1つのディスクリートメモリデバイスの選択されたディスクリートメモリデバイスに対応するローカルデバイスアドレスとを含むことができる。
【００１２】
複合メモリデバイスの一実施形態では、第1のフォーマットは、シリアルデータインターフェイスフォーマットまたはONFi規格インターフェイスフォーマットを含むことができ、第2のフォーマットは、アシンクロナスフラッシュメモリフォーマットを含むことができる。
【００１３】
他の態様では、1つのメモリコントローラとリング型トポロジー構成で互いに直列に接続され、またメモリコントローラと直列に接続されるn個の複合メモリデバイスとを備えるメモリシステムが実現される。メモリコントローラは、メモリオペレーションに対応するグローバルコマンドを供給する。n個の複合メモリデバイスのそれぞれは、m個のディスクリートメモリデバイスと、1つのブリッジデバイスとを有する。nおよびmは0より大きい整数値であるとすると、n個の複合メモリデバイスのうちの選択された1つの複合メモリデバイスのブリッジデバイスは、グローバルコマンドを受け取り、メモリオペレーションに対応するローカルメモリ制御信号をm個のディスクリートメモリデバイスのうちの選択された1つのディスクリートメモリデバイスに供給する。
【００１４】
一実施形態では、n個の複合メモリデバイスのそれぞれは、SIP(system in package)またはプリント基板(PCB)とすることができる。m個のディスクリートメモリデバイスおよびブリッジデバイスは、PCB内の導電トラックに接続されたパッケージリード線を有するパッケージ化されたデバイスとすることができる。
【００１５】
他の形態では、ブリッジデバイスは、ブリッジデバイス入力/出力インターフェイス、フォーマット変換回路、およびメモリデバイスインターフェイスを備えることができる。ブリッジデバイス入力/出力インターフェイスは、グローバルコマンドを受け取るための入力ポートと、グローバルコマンドを供給するための出力ポートとを有する。ブリッジデバイスは、グローバルデバイスアドレスを、グローバルデバイスアドレスレジスタ内に格納されている所定のアドレスと比較し、グローバルデバイスアドレスが所定のアドレスと一致した場合、フォーマット変換回路が、グローバルコマンドのグローバルメモリ制御信号を、第1のフォーマットから、第2のフォーマットを有するローカルメモリ制御信号に変換する。次いでメモリデバイスインターフェイスは、ローカルデバイスアドレスへの応答としてローカルメモリ制御信号を、選択されたディスクリートメモリデバイスに供給する。
【００１６】
一実施形態では、フォーマット変換回路は、コマンドフォーマットコンバータおよびデータフォーマットコンバータを備える。コマンドフォーマットコンバータは、第1のフォーマットのグローバルメモリ制御信号を、第2のフォーマットを有するローカルメモリ制御信号に変換する。データフォーマットコンバータは、選択されたディスクリートメモリデバイスからの読み出しデータを第2のフォーマットから第1のフォーマットに変換する。書き込みオペレーションでは、データフォーマットコンバータは、書き込みデータを第1のフォーマットから第2のフォーマットに変換する。
【００１７】
さらに他の実施形態では、メモリシステム内の複合メモリデバイスは、別々のタイプのディスクリートメモリデバイスを有することができる。このような場合、ブリッジデバイスは、別々のタイプのディスクリートメモリデバイスのそれぞれのタイプに対応する複数のフォーマット変換回路を備えることができる。
【００１８】
他の態様によれば、複合メモリデバイスパッケージが実現される。複合メモリデバイスパッケージは、少なくとも1つのディスクリートメモリデバイスと、1つのブリッジデバイスとを備える。少なくとも1つのディスクリートメモリデバイスは、第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行する。ブリッジデバイスは、第2のフォーマットを有するグローバルメモリ制御信号を受信し、そのグローバルメモリ制御信号をローカルメモリ制御信号に変換する。ブリッジデバイスおよび少なくとも1つのディスクリートメモリデバイスは、互いに関して積み重ねる形で位置決めされる。
【００１９】
さらに他の態様では、メモリモジュールが実現される。メモリモジュールは、少なくとも1つのパッケージ化されたディスクリートメモリデバイスと1つのパッケージ化されたブリッジデバイスとを備える。少なくとも1つのパッケージ化されたディスクリートメモリデバイスでは、メモリデバイスのリード線がプリント基板の導電トラックに接合されている。少なくとも1つのパッケージ化されたメモリデバイスは、第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行する。パッケージ化されたブリッジデバイスでは、ブリッジデバイスのリード線がプリント基板の導電トラックに接合されている。少なくとも1つのパッケージ化されたブリッジデバイスは、第2のフォーマットを有するグローバルメモリ制御信号を受信し、そのグローバルメモリ制御信号をローカルメモリ制御信号に変換する。
【００２０】
さらなる態様では、グローバルフォーマットを有するグローバル信号に応答してディスクリートメモリデバイスにアクセスするためのブリッジデバイスが実現される。ブリッジデバイスは、ブリッジデバイス入力/出力インターフェイスおよびブリッジデバイス-メモリデバイス間インターフェイスを備える。ブリッジデバイス入力/出力インターフェイスは、グローバルフォーマットを有するグローバル信号をブリッジデバイスとの間でやり取りする。ブリッジデバイス-メモリデバイス間インターフェイスは、ローカルフォーマットを有するローカル信号をブリッジデバイスとディスクリートメモリデバイスとの間でやり取りする。ローカル信号は、機能的にグローバル信号に対応し、グローバルフォーマットと異なるローカルフォーマットを有する。
【００２１】
他の態様では、1つのメモリコントローラと、n個の複合メモリデバイスとを有するメモリシステムが実現される。メモリコントローラは、メモリオペレーションに対応するグローバルコマンドを供給する。n個の複合メモリデバイスは、互いに並列に接続され、またメモリコントローラと並列に接続され、n個の複合メモリデバイスのそれぞれは、m個のディスクリートメモリデバイスと1つのブリッジデバイスとを有する。nおよびmは0より大きい整数値であるとすると、n個の複合メモリデバイスのうちの選択された1つの複合メモリデバイスのブリッジデバイスは、グローバルコマンドを受け取って、メモリオペレーションに対応するローカルメモリ制御信号をm個のディスクリートメモリデバイスのうちの選択された1つのディスクリートメモリデバイスに供給する。
【００２２】
本発明の他の態様および特徴は、付属の図と併せて本発明の特定の実施形態の以下の説明を検討した後、当業者に明らかになるであろう。
【００２３】
次に、本発明の実施形態について、付属の図を参照しつつ、例としてのみ説明する。
【図面の簡単な説明】
【００２４】
【図１Ａ】例示的な不揮発性メモリシステムのブロック図である。
【図１Ｂ】図1Aの例示的なメモリシステムにおいて使用されるディスクリートフラッシュメモリデバイスの図である。
【図２Ａ】例示的なシリアルメモリシステムのブロック図である。
【図２Ｂ】図2Aの例示的なメモリシステムにおいて使用されるディスクリートシリアルインターフェイスフラッシュメモリデバイスの図である。
【図３Ａ】一実施形態による4つのディスクリートメモリデバイスおよび1つのブリッジデバイスを有する複合メモリデバイスのブロック図である。
【図３Ｂ】本発明の一実施形態によるグローバルコマンドを例示する図である。
【図４】一実施形態によるブリッジデバイスのブロック図である。
【図５Ａ】他の実施形態によるパッケージ内の複合メモリデバイスの断面図である。
【図５Ｂ】他の実施形態によるパッケージ内の代替的複合メモリデバイスの断面図である。
【図６】他の実施形態によるモジュール内のブリッジデバイスに接続された多数のディスクリートメモリデバイスを有するメモリシステムのブロック図である。
【図７】一実施形態による直列に相互接続されたメモリシステム内のコントローラに接続された多数の複合メモリデバイスを有するメモリシステムのブロック図である。
【図８】本発明の一実施形態により、図3AのブリッジデバイスからNANDフラッシュメモリデバイスへのメモリマッピングを示すブロック図である。
【図９Ａ】図3Aのブリッジデバイスを使用する1つのNANDフラッシュメモリデバイスからの例示的な読み出しオペレーションを示す図である。
【図９Ｂ】図3Aのブリッジデバイスを使用する1つのNANDフラッシュメモリデバイスからの例示的な読み出しオペレーションを示す図である。
【図９Ｃ】図3Aのブリッジデバイスを使用する1つのNANDフラッシュメモリデバイスからの例示的な読み出しオペレーションを示す図である。
【図１０Ａ】図3Aのブリッジデバイスのそれぞれのメモリバンクに対する例示的な仮想ページコンフィギュレーションを示す図である。
【図１０Ｂ】図3Aのブリッジデバイスのそれぞれのメモリバンクに対する例示的な仮想ページコンフィギュレーションを示す図である。
【図１０Ｃ】図3Aのブリッジデバイスのそれぞれのメモリバンクに対する例示的な仮想ページコンフィギュレーションを示す図である。
【図１０Ｄ】図3Aのブリッジデバイスのそれぞれのメモリバンクに対する例示的な仮想ページコンフィギュレーションを示す図である。
【図１１】本発明の一実施形態により、複合メモリデバイスからデータを読み出すための方法を示す流れ図である。
【図１２】本発明の一実施形態により、複合メモリデバイスにデータを書き込むための方法を示す流れ図である。
【発明を実施するための形態】
【００２５】
一般に、本発明の実施形態は、ディスクリートメモリデバイスとメモリデバイスと互換性のないフォーマットまたはプロトコルを有するグローバルメモリ制御信号に応答してディスクリートメモリデバイスを制御するためのブリッジデバイスとを含む複合メモリデバイスを対象とする。ディスクリートメモリデバイスは、ネイティブの、またはローカルメモリの制御信号に応答する、市販のメモリデバイスもしくはカスタムメモリデバイスとすることができる。グローバルおよびローカルメモリ制御信号は、コマンドとそれぞれが異なるフォーマットを有するコマンド信号とを含む。
【００２６】
一実施形態によれば、ブリッジデバイス、またはチップは、ブリッジデバイス入力/出力インターフェイス、フォーマット変換回路、およびメモリデバイスインターフェイスを備える。ブリッジデバイス入力/出力インターフェイスは、グローバルフォーマットでメモリコントローラまたは他の複合メモリデバイスと通信する。フォーマット変換回路は、グローバルメモリ制御信号をグローバルフォーマットからこの回路に接続されているディスクリートメモリデバイスと互換性のある対応するローカルフォーマットに変換する。グローバルフォーマットには、ブリッジデバイスによって受信されたグローバルメモリ制御信号のみが従い、ローカルフォーマットには、ディスクリートメモリデバイスによって使用されるローカルメモリ制御信号のみが従う。したがって、メモリデバイスインターフェイスは、ブリッジデバイスに接続されているそれぞれのディスクリートメモリデバイスとローカルフォーマットで通信する。
【００２７】
本明細書で説明されている技術によるシステムおよびデバイスは、直列に接続されている複数のデバイスを有するメモリシステムにも応用可能である。これらのデバイスは、例えば、ダイナミックランダムアクセスメモリ(DRAM)、スタティックランダムアクセスメモリ(SRAM)、フラッシュメモリ、DiNORフラッシュEEPROMメモリ、シリアルフラッシュEEPROMメモリ、強誘電体RAMメモリ、磁気抵抗RAMメモリ、相変化RAMメモリ、および他の好適なタイプのメモリなどのメモリデバイスである。
【００２８】
以下では、後で説明する複合メモリデバイスおよびブリッジデバイスの実施形態を理解しやすくするために、2つの異なるメモリデバイスおよびシステムを説明する。
【００２９】
図1Aは、ホストシステム12に組み込まれている不揮発性メモリシステム10のブロック図である。システム10は、ホストシステム12と通信するメモリコントローラ14、および複数の不揮発性メモリデバイス16-1、16-2、16-3、および16-4を備える。例えば、不揮発性メモリデバイス16-1〜16-4は、ディスクリートアシンクロナスフラッシュメモリデバイスとすることができる。ホストシステム12は、マイクロコントローラ、マイクロプロセッサ、またはコンピュータシステムなどの処理デバイスを備える。図1Aのシステム10は、1つのチャネル18を備え、メモリデバイス16-1〜16-4がチャネル18と並列に接続されるように構成されている。当業者であれば、システム10に接続されるメモリデバイスの数は、4より多くすることも少なくすることも可能であることを理解するであろう。本発明において示されている例では、メモリデバイス16-1〜16-4は、非同期であり、互いに並列に接続される。
【００３０】
チャネル18は、対応するメモリデバイスのすべてに接続されるデータ線および制御線を備える、1セットの共通バスを具備する。それぞれのメモリデバイスは、メモリコントローラ14によって供給される各チップセレクト(イネーブル)信号CE1#、CE2#、CE3#、CE4#によりイネーブルもしくはディセーブルされる。この例と以下の例において、「#」は、信号がアクティブLOW論理レベル信号であることを示す。このスキームでは通常、不揮発性メモリデバイス16-1〜16-4のうちの対応するメモリデバイスをイネーブルするために一度にチップセレクト信号の1つが選択される。メモリコントローラ14は、ホストシステム12のオペレーションに応答して、チャネル18を介して、コマンドおよびデータを選択されたメモリデバイスに発行する役割を持つ。メモリデバイスから出力された読み出しデータは、チャネル18を介して、メモリコントローラ14およびホストシステム12に転送される。システム10は、一般的に言って、メモリデバイス16-1〜16-4がチャネル18に関して並列に接続されている、マルチドロップバスを備える。
【００３１】
図1Bは、図1Aのメモリシステムにおいて使用されうるディスクリートフラッシュメモリデバイス16-1〜16-4のうちの1つのメモリデバイスの図である。このフラッシュメモリデバイスは、例えば、電源、制御ポート、およびデータポートを備える、複数の入力および出力ポートを具備する。「ポート」という用語は、例えば、パッケージピン、パッケージハンダバンプ、チップボンドパッド、無線送信機、および無線受信機を備える、メモリデバイスへの総称的な入力または出力端子を指す。電源ポートは、フラッシュメモリデバイスのすべての回路に電力を供給するためのVCCおよびVSSを備える。当技術分野でよく知られているように、入力および出力バッファのみを提供するために、電源ポートを追加装備することができる。以下のTable1(表1)は、制御およびデータポート、対応する説明、定義、および論理状態の例をまとめたものである。パッケージピンおよびボールグリッドアレイは、ポートの物理的な例であり、パッケージングされたデバイスの信号もしくは電圧をボードに相互接続するために使用されることに留意されたい。ポートは、例えば、組み込みシステムおよびSIP(system-in-package)システム用の端子および接点などの、他のタイプの接続部も備えることができる。
【００３２】
【表１】
2015144006.tif 000003
【００３３】
Table 1(表1)に記載されているすべての信号は、図1Bに示されている例示的なフラッシュメモリデバイスのオペレーション用のメモリ制御信号と一般的に称される。特定のオペレーションを実行するようにフラッシュメモリデバイスに指令するコマンドを受け取ることができるので、最後のポートI/O[n]はメモリ制御信号と考えられることに留意されたい。ポートI/O[n]上でアサートされるコマンドは、I/O[n]を構成するそれぞれの個別の線に適用される論理状態の組み合わせであるため、I/O[n]のそれぞれの信号の論理状態は、例えば、WP#などの、他のメモリ制御信号のうちの1つの信号と同じような機能を果たす。主な違いは、機能を実行するようにフラッシュメモリデバイスを制御するのはI/O[n]論理状態の特定の組み合わせであるという点である。コマンドは、I/Oポートを介して受け取られ、コマンド信号は、残りの制御ポートを含む。当業者であれば、opコード(演算コード)は、特定のメモリオペレーションを実行するためにコマンド内に備えられるものであると理解する。チップイネーブルCE#を除いて、他のすべてのポートは、チャネル18を構成する各グローバル信号線に結合される。個別のチップイネーブル信号が、メモリコントローラ14によってそれぞれのフラッシュメモリデバイスに供給される。すべてのポートは、メモリオペレーションを実行するように所定の方法で制御される。これは、信号タイミングおよび特定の制御信号の順序付けを含むが、アドレス、コマンド、およびI/Oデータは、I/Oポート上に出される。したがって、図1Bのアシンクロナスフラッシュメモリデバイスを制御するためのメモリ制御信号は、特定のフォーマット、つまりプロトコルを有する。
【００３４】
図1Aの不揮発性メモリデバイスのそれぞれは、データを受け取り、供給するための1つの特定のデータインターフェイスを有する。図1Aの例では、これは、アシンクロナスフラッシュメモリデバイスにおいて、一般に使用されるパラレルデータインターフェイスである。データの複数のビットを並列に供給する標準のパラレルデータインターフェイスには、例えば、定格動作周波数を超えて動作させたときに、信号品質を劣化させる、クロストーク、信号スキュー、および信号減衰などの通信品質劣化の影響を受けるというよく知られている短所がある。
【００３５】
データスループットを高めるために、シリアルデータインターフェイスを有するメモリデバイスが、共通出願の米国特許公開第20070153576号、名称「Memory with Output Control」、および共通出願の米国特許公開第20070076502号、名称「Daisy Chain Cascading Devices」において開示されており、これは、ある周波数、例えば200 MHzで順次、データを受け取り、供給する。これは、シリアルデータインターフェイスフォーマットと称される。これらの共通出願の特許公開において示されているように、説明されているメモリデバイスは、互いに直列に接続されるメモリデバイスのシステムにおいて使用されうる。
【００３６】
図2Aは、シリアルメモリシステムの概念的な性質を例示するブロック図である。図2Aでは、リング型トポロジーのシリアルメモリシステム20は、1セットの出力ポートSoutおよび1セットの入力ポートSinを有するメモリコントローラ22、ならびに直列に接続されているメモリデバイス24、26、28、および30を備える。メモリデバイスは、例えばシリアルインターフェイスフラッシュメモリデバイスとすることができる。図2Aに示されていないが、それぞれのメモリデバイスは、1セットの入力ポートSinおよび1セットの出力ポートSoutを有する。これら1セットの入力ポートおよび1セットの出力ポートは、メモリデバイスをこのメモリデバイスが一部となっているシステムにインターフェイスする、物理的なピンまたは接続部などの、1つまたは複数の個別の入力/出力ポートを備える。一例において、メモリデバイスは、フラッシュメモリデバイスとしてよい。あるいは、メモリデバイスは、DRAM、SRAM、DiNORフラッシュEEPROM、シリアルフラッシュEEPROM、強誘電体RAM、磁気抵抗RAM、相変化RAM、またはコマンドを実行するために、またはコマンドおよびデータを次のメモリデバイスに受け渡すために、特定のコマンド構造と互換性のある入力/出力インターフェイスを有する他の好適なタイプのメモリデバイスとすることができる。図2Aの現在の例は、4つのメモリデバイスを含むが、代替的構成は、単一のメモリデバイス、または好適な任意の数のメモリデバイスを備えることができる。したがって、メモリデバイス24が、Soutに接続されているときにシステム20の第1のデバイスである場合、メモリデバイス30は、Sinに接続されているときにN番目の、または最後のデバイスであり、ただし、Nは、ゼロより大きい整数値である。次いで、メモリデバイス26から28までのメモリデバイスは、第1のメモリデバイスと最後のメモリデバイスとの間の介在する直列接続されたメモリデバイスである。図2Aの例では、メモリデバイス24から30は、シンクロナスメモリデバイスであり、互いに、またメモリコントローラ22と直列に接続されている。
【００３７】
図2Bは、図2Aのメモリシステムにおいて使用されうるシリアルインターフェイスフラッシュメモリデバイス(例えば、24から30)の図である。この例示的なシリアルインターフェイスフラッシュメモリデバイスは、電源ポート、制御ポート、およびデータポートを備える。電源ポートは、フラッシュメモリデバイスのすべての回路に電力を供給するためのVCCおよびVSSを備える。当技術分野で知られているように、入力および出力バッファのみを構成するために、電源ポートを追加装備することができる。以下のTable 2(表2)は、制御およびデータポート、対応する説明、および論理状態の例をまとめたものである。
【００３８】
【表２】
2015144006.tif 000004
【００３９】
信号CSO、DSO、およびQ[n]を除く、Table 2(表2)に記載されているすべての信号は、図2Bに示されている例示的なフラッシュメモリデバイスのオペレーション用のメモリ制御信号である。CSOおよびDSOは、CSIおよびDSIの再送バージョンの信号であり、Q[n]は、コマンドおよびデータを供給するための出力である。これらのコマンドは、D[n]ポートを介して受け取られ、コマンド信号は、制御ポートRST#、CE#、CK、CK#、CSI、およびDSIを含む。図2Aに示されている例示的な構成において、すべての信号は、メモリコントローラ22から直列のそれぞれのメモリデバイスに連続的に受け渡され、CE#およびRST#を除き、並列のすべてのメモリデバイスに供給される。したがって、図2Bのシリアルインターフェイスフラッシュメモリデバイスは、その中でメモリオペレーションを実行するために、それ専用のフォーマットもしくはプロトコルを有するメモリ制御信号を受信する。
【００４０】
図2の直列に接続されているメモリシステムのさらなる詳細については、2008年2月15日に出願した共通出願の米国特許公開第20090039927号、名称「Clock Mode Determination in a Memory System」で開示されており、それぞれのメモリデバイスがパラレルクロック信号を受信するシリアルメモリシステム、およびそれぞれのメモリデバイスがソースシンクロナスクロック信号を受信するシリアルメモリシステムが説明されている。
【００４１】
図1Bの市販のアシンクロナスフラッシュメモリデバイスと図2Bのシリアルインターフェイスフラッシュメモリデバイスの両方を用意することで、メモリシステムのメーカーは、両方のタイプのメモリシステムを構成することができる。しかし、これは、2つの異なるタイプのメモリデバイスの調達と購入を行わなければならないのでメモリシステムのメーカーにとってコスト増大の要因となる。当業者であれば、大量購入すればメモリデバイス1つ当たりの価格が低下し、したがって大量購入すればメモリシステムのコストを極力下げられることを理解するであろう、したがって、メーカーは両方のタイプのメモリシステムを供給することができるが、他方のメモリデバイスの市場需要が高まると、そのせいで一方のメモリデバイスの市場需要が下がるというリスクを負うことになる。このため、使用できないメモリデバイスの購入した在庫品が残る可能性がある。
【００４２】
図1Bおよび図2Bに示されているように、アシンクロナスフラッシュメモリデバイスおよびシリアルインターフェイスフラッシュメモリデバイスの機能的なポート割り当てまたは定義は、互いに実質的に異なり、したがって、それぞれ互いに互換性がない。ディスクリートメモリデバイスを制御するために使用される信号群の機能的なポート定義およびシーケンス、またはタイミングは、プロトコルもしくはフォーマットと称される。したがって、アシンクロナスフラッシュメモリデバイスおよびシリアルフラッシュメモリデバイスは、異なるメモリ制御信号フォーマットに応答して動作する。このことは、図2Bのシリアルインターフェイスフラッシュメモリデバイスは、マルチドロップメモリシステムでは使用することはできず、それに対応して、図1Bのアシンクロナスフラッシュメモリデバイスは、直列接続リング型トポロジーメモリシステムでは使用することができないことを意味する。
【００４３】
図2Aおよび図2Bに示されているようなシリアルインターフェイスフラッシュメモリデバイスは、図1Aおよび1Bのアシンクロナスフラッシュメモリデバイスに比べて性能が改善されていることについては望ましいけれども、メモリシステムのメーカーがアシンクロナスフラッシュメモリデバイスの在庫品を処分することを望むとは思えない。さらに、業界の至るところで使用されているため、アシンクロナスフラッシュメモリデバイスは、図2Aのシリアルインターフェイスフラッシュメモリデバイスなどのあまり知られていない代替的フラッシュメモリデバイスに比べて安価に購入できる。現在のところ、メモリシステムのメーカーは、コストオーバーヘッドを最小限度に抑えつつ直列に相互接続されたデバイスの性能上の利点を活かす解決策を持っていない。
【００４４】
少なくともいくつかの例示的な実施形態は、マルチチップパッケージ(MCP)または(system in package)において、ディスクリートメモリデバイスと併せて高速なインターフェイスチップまたはブリッジデバイスを使用する高性能複合メモリデバイスを実現している。ブリッジデバイスは、システムにI/Oインターフェイスを提供するものであり、I/Oインターフェイスはシステムに組み込まれており、またブリッジデバイスは、グローバルフォーマットに従ってグローバルメモリ制御信号を受信し、ディスクリートメモリデバイスと互換性のあるネイティブまたはローカルフォーマットに従ってコマンドをローカルメモリ制御信号に変換する。ブリッジデバイスは、これにより、NANDフラッシュデバイスなどのディスクリートメモリデバイスの再利用を可能にしつつ、ブリッジデバイスのI/Oインターフェイスによってもたらされる性能上の利点を活かす。ブリッジデバイスは、パッケージ内のディスクリートメモリデバイスダイと一体化されたディスクリート論理回路ダイとして実現されうる。
【００４５】
本発明の例において、グローバルフォーマットは、図2Aおよび2Bのシリアルフラッシュメモリデバイスと互換性のあるシリアルデータフォーマットであり、ローカルフォーマットは、図1Aおよび2Bのアシンクロナスフラッシュメモリデバイスと互換性のあるパラレルデータフォーマットである。しかし、本発明の実施形態は、複合メモリデバイス内で使用されるディスクリートメモリデバイスのタイプおよび複合メモリデバイスメモリが使用されるメモリシステムのタイプに応じて、制御信号フォーマットのペアを使用することができるので、上記の例示的なフォーマットに限定されない。例えば、メモリシステムのグローバルフォーマットは、ONFi(Open NAND Flash Interface)標準に従うものとすることができ、またローカルフォーマットは、アシンクロナスフラッシュメモリデバイスのメモリ制御信号フォーマットに従うものとすることができる。例えば、具体的なONFi標準は、ONFi 2.0仕様である。あるいは、グローバルフォーマットは、アシンクロナスフラッシュメモリデバイスのメモリ制御信号フォーマットに従い、ローカルフォーマットは、ONFi 2.0仕様フォーマットに従うものとすることができる。一般に、ONFi規格は、データおよびコマンドがクロックと同期してそのデータ入力/出力ポートを介して準拠したメモリデバイスに供給されるマルチドロップ同期プロトコルである。言い換えると、ONFi準拠メモリデバイスは、パラレル双方向入力/出力ポートを有するアシンクロナスNANDフラッシュメモリデバイスと類似する点をいくつか有することがあるが、1つの重要な相違点はONFi準拠デバイスがクロック信号を受信するという点である。
【００４６】
図3Aは、本発明の実施形態による、複合メモリデバイスのブロック図である。図3Aに示されているように、複合メモリデバイス100は、4つのディスクリートメモリデバイス104に接続されているブリッジデバイス102を備える。ディスクリートメモリデバイス104はそれぞれ、例えば、8Gbの記憶容量を有するアシンクロナスフラッシュメモリデバイスとすることができるが、8Gbのデバイスの代わりに、任意の容量のディスクリートフラッシュメモリデバイスを使用することができる。さらに、複合メモリデバイス100は、4つのディスクリートメモリデバイスを有することに限定されない。ブリッジデバイス102が複合メモリデバイス100内に最大数のディスクリートメモリデバイスを収容するように設計されている場合に、好適な任意の数のディスクリートメモリデバイスを備えることができる。
【００４７】
複合メモリデバイス100は、グローバルコマンドを受け取るための入力ポートGLBCMD_INおよび受け取ったグローバルコマンドおよび読み出しデータを受け渡すための出力ポートGLBCMD_OUTを有する。図3Bは、本発明の一実施形態による、グローバルコマンドの階層を例示する略図である。グローバルコマンド110は、特定のフォーマットを有するグローバルメモリ制御信号(GMCS)112およびアドレスヘッダ(AH)114を備える。これらのグローバルメモリ制御信号112は、図2Bのシリアルインターフェイスフラッシュメモリデバイスに対するメモリ制御信号などの、メモリコマンドおよびコマンド信号をもたらす。アドレスヘッダ114は、システムレベルおよび複合メモリデバイスレベルで使用されるアドレス指定情報を含む。この追加のアドレス設定情報は、メモリコマンド内のopコードを実行する複合メモリデバイスを選択するためのグローバルデバイスアドレス(GDA)116およびopコードを実行する選択された複合メモリデバイス内の特定のディスクリートデバイスを選択するためのローカルデバイスアドレス(LDA)118を含む。要約すると、グローバルコマンドは、1つのフォーマットに対応するすべてのメモリ制御信号、および複合メモリデバイスまたはその中に収納されているディスクリートメモリデバイスを選択または制御するために必要であると思われるさらなるアドレス指定情報を含むということである。
【００４８】
ブリッジデバイス102は、opコードを実行することも、または行およびアドレス情報でメモリロケーションにアクセスすることもしないことに留意されたい。ブリッジデバイス102は、受信されたグローバルメモリ制御信号112を変換するように選択されたがどうかを判定するためにグローバルデバイスアドレス116を使用する。選択された場合、ブリッジデバイス102は、変換されたグローバルメモリ制御信号112をディスクリートメモリデバイスのうちのどれに送信するかを決定するためにローカルデバイスアドレス118を使用する。4つすべてのディスクリートメモリデバイス104と通信するために、ブリッジデバイス102は、後で説明されるように、対応するディスクリートメモリデバイスにそれぞれ接続されている4セットのローカルI/Oポート(図示せず)を備える。それぞれの1セットのローカルI/Oポートは、適切なオペレーションのためにディスクリートメモリデバイスが必要とするすべての信号を備え、これにより、ローカルデバイスインターフェイスとして機能する。
【００４９】
読み出しデータは、複合メモリデバイス100から、または前の複合メモリデバイスからのフラッシュメモリデバイス104のいずれか1つによって供給される。特に、ブリッジデバイス102は、メモリシステムのメモリコントローラに、または直列に相互接続されているデバイスのシステム内の他の複合メモリデバイスのうちの他のブリッジデバイスに接続されうる。入力ポートGLBCMD_INおよび出力ポートGLBCMD_OUTは、グローバルコマンド信号および読み出しデータを複合メモリデバイス100との間で、特にブリッジデバイス102との間で送受信するためのパッケージピン、他の物理的導線、または他の任意の回路とすることができる。したがって、ブリッジデバイス102は、入力ポートGLBCMD_INおよび出力ポートGLBCMD_OUTへの対応する接続部を有し、これにより、図2Aのメモリコントローラなどの外部コントローラ、またはシステム内の他の複合メモリデバイスからのブリッジデバイスと通信することができる。図7の例示的な実施形態に示されるように、多数の複合メモリデバイスを相互に直列に接続することができる。
【００５０】
図4は、図3Aに示されているブリッジデバイス102に対応する、一実施形態によるブリッジデバイス200のブロック図である。ブリッジデバイス200は、ブリッジデバイス入力/出力インターフェイス202、メモリデバイスインターフェイス204、およびフォーマットコンバータ206を備える。フォーマットコンバータ206は、第1のフォーマットのグローバルコマンドおよびグローバルコマンド信号を含むグローバルメモリ制御信号を第2のフォーマットに変換するためのコマンドフォーマットコンバータ208、ならびに第1のフォーマットと第2のフォーマットとの間のデータの変換を行うためのデータフォーマットコンバータ210を備える。コマンドフォーマットコンバータ208は、第1のフォーマットのグローバルメモリ制御信号に応答して、第2のフォーマットに従って、図3Aのディスクリートメモリデバイス104などのディスクリートメモリデバイスを制御するための状態機械(図示せず)をさらに備える。
【００５１】
ブリッジデバイス入力/出力インターフェイス202は、外部デバイスと、例えば、メモリコントローラもしくは他の複合メモリデバイスと通信する。ブリッジデバイス入力/出力インターフェイス202は、例えばシリアルコマンドフォーマットなどのグローバルフォーマットでメモリコントローラまたは他の複合メモリデバイスからグローバルコマンドを受け取る。図3Bをさらに参照すると、入力/出力インターフェイス202内の論理回路は、グローバルコマンド110のグローバルデバイスアドレス116を処理して、グローバルコマンド110が対応する複合メモリデバイスへアドレス指定されているかどうかを判定し、グローバルコマンド110内のローカルデバイスアドレス118を処理して、対応する複合メモリデバイスの複数のディスクリートメモリデバイスのうちのどれが変換されたコマンドを受け取るのかを判定し、これはopコードならびにオプションの行および列アドレスおよびオプションの書き込みデータを含む。グローバルコマンドが、ブリッジデバイス200に接続されているディスクリートメモリデバイスへアドレス指定される場合、フォーマットコンバータ206におけるコマンドフォーマットコンバータ208は、グローバルメモリ制御信号112を変換し、これにより、グローバルフォーマットからローカルフォーマットにopコードおよびコマンド信号ならびに行およびアドレス情報を供給し、メモリデバイスインターフェイス204に回送する。この変換されたローカルコマンドは、グローバルフォーマットのグローバル信号に機能面で対応するローカル信号を有する。いくつかの場合において、複数のローカルコマンドがグローバルコマンドのオペレーションを完了させるために必要になることがあるため、複数のローカルコマンドが単一のグローバルコマンドに応答して発行されうる。書き込みデータが、例えば、シリアルデータフォーマットでブリッジデバイス入力/出力インターフェイス202に供給される場合、ブリッジデバイス入力/出力インターフェイス202は、データのビットをパラレルフォーマットで供給するためのシリアル-パラレル変換回路を備える。読み出しオペレーションでは、ブリッジデバイス入力/出力インターフェイス202は、GLBCMD_OUT出力ポートを通じて出力するためにシリアルフォーマットでデータのビットを供給するためのパラレル-シリアル変換回路を備える。
【００５２】
グローバルフォーマットおよびローカルフォーマットが知られていると想定され、したがって、コマンドフォーマットコンバータ208における論理回路は、ディスクリートメモリデバイス104と互換性を持つ信号の論理的変換を実行するように特に設計されている。コマンドフォーマットコンバータ208は、ネイティブフォーマットを有するメモリ制御信号でディスクリートメモリデバイスを制御するために使用されるメモリシステムのメモリコントローラの制御論理回路と少なくとも実質的に類似する制御論理回路を備えることができることに留意されたい。例えば、コマンドフォーマットコンバータ208は、ディスクリートメモリデバイスがメモリデバイス16-1から16-4などのアシンクロナスメモリデバイスである場合に図1Aのメモリコントローラ14の実質的に同じ制御論理回路を備えることができる。このことは、コマンドフォーマットコンバータ208内の制御論理回路が、ディスクリートメモリデバイスに固有のローカルフォーマットでメモリ制御信号のタイミングおよび順序付けを設定することを意味する。
【００５３】
グローバルコマンドが、データ書き込みオペレーションに対応する場合、フォーマットコンバータ206内のデータフォーマットコンバータ210は、データをグローバルフォーマットからローカルフォーマットに変換し、それをメモリデバイスインターフェイス204に回送する。読み出しまたは書き込みデータのビットは論理的変換を必要とせず、したがって、データフォーマットコンバータ210は、第1のデータフォーマットと第2のデータフォーマットとの間のデータのビット位置の適切なマッピングを確実なものとする。フォーマットコンバータ206は、ディスクリートメモリデバイスから読み出されたデータまたはブリッジデバイス入力/出力インターフェイス202から受け取った書き込みデータを格納するためのデータバッファとして機能する。したがって、グローバルフォーマットとローカルフォーマットとの間のデータ幅の不一致は調整可能である。さらに、ディスクリートメモリデバイスとブリッジデバイス200との間、またブリッジデバイス200と他の複合メモリデバイスとの間の異なるデータ伝送速度も、データフォーマットコンバータ210のバッファリング機能により対応できる。
【００５４】
そこで、メモリデバイスインターフェイス204は、変換されたコマンドをローカルコマンドフォーマットで、図3Bのグローバルコマンド110内のローカルデバイスアドレス118によって選択されたディスクリートメモリデバイスに回送または伝達する。本発明の実施形態では、変換されたコマンドは、コマンド経路212を介して送られる。一実施形態では、コマンド経路212は、複合メモリデバイス内のそれぞれのディスクリートメモリデバイスとメモリデバイスインターフェイス204との間に接続されているiセットの専用ローカルI/OポートLCCMD-i、またはチャネルを備える。変数iは、複合メモリデバイス内のディスクリートメモリデバイスの個数に対応する整数である。例えば、それぞれのLCCMD-iチャネルは、図1BおよびTable 1(表1)に示されているすべてのポートを含む。例えば、一代替的実施形態では、LCCMD-iチャネルは、コマンドフォーマットコンバータ208のクロック回路において生成されうるクロック信号を含む、ONFi準拠デバイスのすべてのポートを含む。クロック生成回路およびクロック生成技術は、当技術分野でよく知られており、本発明の実施形態では、クロック分周器または逓倍器を組み込んで、単一の「マスター」クロック信号から所望の周波数を有するクロック信号を生成することができる。
【００５５】
以下では、ブリッジデバイス200の例示的なオペレーションについて説明し、その際に、図3Aの複合メモリデバイス100をさらに参照する。読み出しオペレーションでは、入力ポートGLBCMD_INを通じてブリッジデバイス入力/出力インターフェイス202に到達したグローバル読み出しコマンドなどのグローバルコマンド。このグローバル読み出しコマンドは、ブリッジデバイス200に接続されているディスクリートメモリデバイス104から読み出されるデータについて、グローバルフォーマットでopコードならびに行および列情報を与えるグローバルメモリ制御信号を含む。ブリッジデバイス入力/出力インターフェイス202が、グローバルデバイスアドレス116を複合メモリデバイス100の所定のアドレスと比較することによってグローバル読み出しコマンドについて選択されていると判定した後、コマンドフォーマットコンバータ208は、グローバル読み出しコマンドを読み出しデータコマンドが実行されるディスクリートメモリデバイス104と互換性のあるローカルフォーマットに変換する。後で説明するように、複合メモリデバイスは、割り当てられアドレスを持つことができる。グローバル読み出しコマンドのローカルデバイスアドレス118は、メモリデバイスインターフェイス204に回送され、変換された読み出しデータコマンドは、コマンド経路212の対応する1セットのローカルI/Oポートを介してローカルデバイスアドレスによってアドレス指定されたディスクリートメモリデバイスに送られる。
【００５６】
読み出しデータと称されるデータは、選択されたディスクリートメモリデバイス104から読み出され、ローカルフォーマットでメモリデバイスインターフェイス204の同じローカルI/Oポートを介してデータフォーマットコンバータ210に供給される。次いで、データフォーマットコンバータ210は、読み出しデータをローカルフォーマットからグローバルフォーマットに変換し、読み出しデータを選択されたディスクリートメモリデバイス104からブリッジデバイスインターフェイス202の出力ポートGLBCMD_OUTを通じてメモリコントローラに供給する。ブリッジデバイスインターフェイス202は、データフォーマットコンバータ210または入力ポートGLBCMD_INから出力ポートGLBCMD_OUTに読み出しデータを結合するための内部スイッチング回路を備える。
【００５７】
上で説明されている図3Aは、一実施形態による、複合メモリデバイスの機能を表した図である。図5は、他の実施形態による、図3Aに示されている複合メモリデバイスに対応する、SIP(system in package)として製造されている複合メモリデバイスを示している。図5は、パッケージ内に積み重ねられた複合メモリデバイスの断面図である。パッケージ300は、図3Aのブリッジデバイス102に対応するブリッジデバイス302と、これもまた図3Aからのディスクリートメモリデバイス104にそれぞれ対応する4つのディスクリートメモリデバイス304とを備える。この実施形態では、これらのデバイスは、加工された半導体チップ、つまりダイである。ブリッジデバイス302は、例えばパラレルアシンクロナスNANDフォーマットなどのローカルフォーマットでメモリデバイスインターフェイス306を介してメモリデバイス304と通信する。ブリッジデバイス302は、前に説明したシリアルデータフォーマットなどの、グローバルフォーマットでブリッジデバイス入力/出力インターフェイス308を介してメモリコントローラ(図示せず)と、または他の複合メモリデバイスのブリッジデバイスと通信する。フォーマットコンバータ310は、図3Aの前述のコマンドフォーマットコンバータ208およびデータフォーマットコンバータ210を備え、これにより、そのコンバータ自体とディスクリートメモリデバイス304との間で一方向のコマンドフォーマット変換および双方向のデータフォーマット変換を実行する。
【００５８】
本明細書で示されている例では、複合メモリデバイスパッケージ300は、SIPシステムまたはMCP(マルチチップパッケージ)システムと称される。パッケージには、ブリッジデバイス302および4つすべてのディスクリートメモリデバイス304を封入する。電線312で表されるローカル通信ターミナルは、それぞれのディスクリートメモリデバイス304のI/Oポートをブリッジデバイス302のメモリデバイスインターフェイスに接続する。それぞれの電線312は、ローカルフォーマットに対応するすべての信号を搬送する1つのチャネルLCCMD-iを表す。1つの例示的なローカルフォーマットは、Table 1(表1)に示されている信号を含むアシンクロナスフラッシュメモリフォーマットである。電線314および316によって表される、グローバル通信ターミナルは、オプションのパッケージ基板320を介して、入力ポートGLBCMD_INおよび出力ポートGLBCMD_OUTをそれぞれパッケージリード線318に接続する。互いに関するブリッジデバイス302およびディスクリートメモリデバイス304の物理的配置構成は、ディスクリートメモリデバイス304のボンドパッドの位置およびブリッジデバイス302のボンドパッドの位置に依存する。
【００５９】
図5Aの実施形態では、それぞれのディスクリートメモリデバイス304では、そのデータボンドパッドがブリッジデバイス302のボンドパッドに直接接続されている。それぞれのディスクリートメモリデバイス304のデータボンドパッドは、ブリッジデバイス302の専用の対応するデータボンドパッドに接続することができる、チャネルを形成する。図5Bに示されている代替的実施形態では、それぞれのディスクリートメモリデバイス304が、パッケージ基板320内に形成されている導電トラックを通じてブリッジデバイス302に接続される。より具体的には、ボンドワイヤ312は、基板320内に形成されたそのような導電トラックを通じてボンドワイヤ314に電気的に接続される。一実施形態では、それぞれのディスクリートメモリデバイス304は、図5Aの実施形態などにおいて各チャネルを介してブリッジデバイス302の対応するデータボンドパッドに電気的に接続される。あるいは、ブリッジデバイス302は、それぞれのディスクリートメモリデバイス304のデータボンドパッドに並列に接続されている1セットのデータボンドパッドのみを備える。したがって、すべてのディスクリートメモリデバイス304が1つのチャネルを共有する。この代替的実施形態では、基板320内に形成された導電トラックは、ブリッジデバイス302およびディスクリートメモリデバイス304に並列に結合することができ、これはマルチドロップ構成と称される。
【００６０】
本明細書において図5Aに示されている例では、ディスクリートメモリデバイス304は、ボンドパッドが上の方を向くように配置され、千鳥足ステップパターンで互いの上に積み重ねられ、チップのエッジの近くに配置されているデバイスのボンドパッドを遮ることのないように露出する。ブリッジデバイス302は、ボンドパッドが上の方を向くように配置され、積み重ねの一番上のディスクリートメモリデバイス304上に積み重ねられる。ディスクリートメモリデバイスのボンドパッドの配置によっては、他の構成も可能であり、異なる通信ターミナルを、ボンドワイヤの代わりに使用することができる。例えば、誘導結合技術を介した無線通信を使用することができ、またはボンドワイヤの代わりにシリコン貫通ビア(TSV)相互接続を使用することができる。共通出願の米国特許公開第20090020855号、名称「Method for Stacking Serially-Connected Integrated Circuits and Multi-Chip Device Made from Same」には、チップを積み重ねてまとめる技術が示されている。さらに、ブリッジデバイス302は、パッケージ300内の積み重ねのサイズにほとんど影響を及ぼさない。したがって、当業者には、複合メモリデバイス300が大きな記憶容量を備えながらもより大きなシステムにおいて占有する領域が最小であることは明らかであろう。
【００６１】
図6は、モジュールとして、またはプリント基板(PCB)上に形成された、図3Aの複合メモリデバイスの他の実施形態を示している。図6に示されているように、複合メモリデバイス400は、1つのブリッジデバイス402および4つのディスクリートメモリデバイス404を備える。ブリッジデバイス402およびディスクリートメモリデバイス404は、パッケージ化されたデバイスであるが、このことは、それぞれが半導体ダイを封入し、PCB内に事前形成された導電トラックに接合されたパッケージリード線を有することを意味する。ブリッジデバイス402は、個別のディスクリートメモリデバイス404に、それぞれのメモリデバイス404に対する専用のローカルI/OポートまたはチャネルLCCMD-iとして編成されている導電トラックを介して接続されている。ブリッジデバイスを組み込んだモジュールまたはPCBは、グローバルコマンドを受け取るために、入力ポートGLBCMD_INを、入力ポートで受け取った読み出しデータおよびグローバルコマンドを供給するために、出力ポートGLBCMD_OUTを備える。これらの入力ポートおよび出力ポートは、コントローラ(図示せず)または他の複合メモリデバイスに接続されうる。図5Aおよび5Bの実施形態について説明されているように、個別のディスクリートメモリデバイス404をそれぞれ、ブリッジデバイス402に直接接続することができるか、あるいは個別のメモリデバイス404をマルチドロップ構成でブリッジデバイス402に並列に接続することができる。
【００６２】
図5A、5B、および図6の複合メモリデバイスの実施形態は、他の実施形態による、図2Aのシリアルメモリシステムなどの、メモリシステムにおいて使用することができる。したがって、図7のメモリシステム500は、図2Aのシリアルメモリシステム20に類似している。メモリシステム500は、メモリコントローラ502および複合メモリデバイス504-1から504-jを備えるが、ただし、jは整数である。個別の複合メモリデバイス504-1〜504-jは、メモリコントローラ502と直列に相互接続される。図2Aのシステム20と同様に、複合メモリデバイス504-1は、メモリコントローラ410の出力ポートSoutに接続されるのでメモリシステム500の第1の複合メモリデバイスであり、メモリデバイス504-nは、メモリコントローラ410の入力ポートSinに接続されるので最後のデバイスである。そこで、複合メモリデバイス504-2から504-7は、最初の複合メモリデバイスと最後の複合メモリデバイスとの間に接続される介在する直列に接続されたメモリデバイスである。Soutポートは、グローバルコマンドをグローバルフォーマットで供給する。Sinポートは、グローバルフォーマットの読み出しデータを受け取り、またグローバルコマンドを、それがすべての複合メモリデバイス内を伝搬するときに受け取る。
【００６３】
図7に示されている複合メモリデバイスのそれぞれは、図3Aに示されている複合メモリデバイス100に類似している。複合メモリデバイスのそれぞれは、ブリッジデバイス102および4つのディスクリートメモリデバイス104を有する。すでに説明したように、複合メモリデバイスのそれぞれの中のそれぞれのブリッジデバイス102は、各ディスクリートメモリデバイス104に接続され、またメモリコントローラ502および/またはシリアルリング型トポロジーまたはシリアル相互接続構成における前のもしくは後の複合メモリデバイスのいずれかに接続される。それぞれの複合メモリデバイス504-1から504-jの機能は、図3Aおよび4の実施形態についてすでに説明されているものと同じである。
【００６４】
メモリシステム500において、それぞれの複合メモリデバイスに、一意的なグローバルデバイスアドレスが割り当てられる。この一意的なグローバルデバイスアドレスは、ブリッジデバイス102のデバイスアドレスレジスタ内に格納することができ、より具体的には、図4に示されているブリッジデバイスのブロック図の入力/出力インターフェイス202のレジスタ内に格納することができる。このアドレスは、デバイスアドレス割り当てスキームを使用してメモリシステム500の電源を投入する段階において自動的に割り当てることができるが、これについては共通出願の米国特許公開第20080192649号、名称「Apparatus and Method for Producing Identifiers Regardless of Mixed Device Type in a Serial Interconnection」において説明されている。さらに、それぞれの複合メモリデバイス504は、それぞれの複合メモリデバイス504内のディスクリートメモリデバイスの個数に関する情報を格納するためのディスクリートデバイスレジスタを備えることができる。したがって、同じ電源投入のオペレーション段階において、メモリコントローラは、それぞれのディスクリートデバイスレジスタにクエリを実行し、それぞれの複合メモリデバイス内のディスクリートメモリデバイスの個数を記録することができる。したがって、メモリコントローラは、メモリシステム500のそれぞれの複合メモリデバイス504内の個別のディスクリートメモリデバイス104を選択的にアドレス指定することができる。
【００６５】
次に、メモリシステム500のオペレーションについて、複合メモリデバイス504-3がメモリオペレーションを実行することに関して選択される例を使用して説明する。本発明の例では、メモリシステム500は、図2に示されているシステムと類似の直列に接続されたメモリシステムであり、ディスクリートメモリデバイス104のそれぞれは、アシンクロナスNANDフラッシュメモリデバイスであると仮定する。したがって、複合メモリデバイス504-1から504-jのそれぞれにおけるブリッジデバイス102は、メモリコントローラ502によって発行されるグローバルフォーマットのグローバルコマンドを受け取り、そのコマンドをNANDフラッシュメモリデバイスと互換性のあるローカルフォーマットに変換するように設計される。さらに、メモリシステムの電源が投入され、それぞれの複合メモリデバイスに対するアドレスが割り当てられていると仮定する。
【００６６】
メモリコントローラ502は、Soutポートからグローバルコマンドを発行するが、このコマンドは複合メモリデバイス504-3に対応するグローバルデバイスアドレス116を含む。第1の複合メモリデバイス504-1は、グローバルコマンドを受け取り、そのブリッジデバイス102は、その割り当てられたグローバルデバイスアドレスをグローバルコマンド内のアドレスと比較する。グローバルデバイスアドレスが一致していないため、複合メモリデバイスに対するブリッジデバイス102は、そのグローバルコマンドを無視し、そのグローバルコマンドを複合メモリデバイス504-2の入力ポートに受け渡す。同じアクションが、複合メモリデバイス504-2内で実行されるが、それは、その割り当てられたグローバルデバイスアドレスがグローバルコマンド内のアドレスと一致していないからである。したがって、グローバルコマンドが、複合メモリデバイス504-3に受け渡される。
【００６７】
複合メモリデバイス504-3のブリッジデバイス102は、その割り当てられたグローバルデバイスアドレスとグローバルコマンド内のアドレスとの一致を判定する。したがって、複合メモリデバイス504-3のブリッジデバイス102は、グローバルメモリ制御信号をNANDフラッシュメモリデバイスと互換性のあるローカルフォーマットに変換するステップに進む。次いで、ブリッジデバイスは、変換されたコマンドを、グローバルコマンド内に含まれる、ローカルデバイスアドレス118によって選択されたNANDフラッシュメモリデバイスに送信する。次いで、選択されたNANDフラッシュデバイスは、受信したローカルメモリ制御信号に対応するオペレーションを実行する。
【００６８】
複合メモリデバイス504-3のブリッジデバイス102は、グローバルコマンド変換している間に、グローバルコマンドを次の複合メモリデバイスに受け渡す。残りの複合メモリデバイスは、グローバルコマンドを無視するが、最終的には、メモリコントローラ502のSinポートのところで受け取る。グローバルコマンドが読み出しオペレーションに対応する場合、複合メモリデバイス504-3の選択されたNANDフラッシュメモリデバイスは、ローカルフォーマットで読み出しデータを対応するブリッジデバイス102に供給する。次いで、ブリッジデバイス102は、読み出しデータをグローバルフォーマットに変換し、それを出力ポートに通し、次の複合メモリデバイスに送る。残りのすべての複合メモリデバイスのブリッジデバイス102は、読み出しデータをメモリコントローラ502のSinポートに受け渡す。当業者であれば、読み出しオペレーションを実行するために他のグローバルコマンドを発行することができ、これらはすべて選択された複合メモリデバイス102のブリッジデバイス102によって変換されることを理解するであろう。
【００６９】
本発明の実施形態において、グローバルコマンドは、メモリシステム500内のすべての複合メモリデバイスに伝搬される。代替的実施形態によれば、ブリッジデバイス102は、グローバルコマンドがメモリシステム500内の他の複合メモリデバイスに伝搬するのを阻止するための追加の論理回路を備える。より具体的には、選択された複合メモリデバイスが、このデバイスにグローバルデバイスがアドレス指定されたと判定した後、対応するブリッジデバイス102は、その出力ポートを、例えばVSSまたはVDDの固定電圧レベルなどのヌル値に駆動する。したがって、残りの未選択の複合メモリデバイスは、グローバルコマンドを実行しないので、スイッチング電力が節減される。直列に接続されたメモリシステムに対するこのような節電スキームの詳細は、参照により本明細書に組み込まれている、共通出願の米国特許公開第20080201588号、名称「Apparatus and Method for Producing Identifiers Regardless of Mixed Device Type in a Serial Interconnection」において説明されている。
【００７０】
図7のすでに説明されている実施形態は、それぞれの複合メモリデバイス504-1から504-Nが例えばアシンクロナスNANDフラッシュメモリデバイスなどの、同じタイプのディスクリートメモリデバイスを搭載するメモリシステムを例示している。これは、すべての複合メモリデバイスが同じであるため、ホモジニアスメモリシステムと称する。代替的実施形態では、ヘテロジニアスメモリシステムが可能であり、そこでは、異なる複合メモリデバイスが異なるタイプのディスクリートメモリデバイスを有する。例えば、いくつかの複合メモリデバイスは、アシンクロナスNANDフラッシュメモリデバイスを備え、別の複合メモリデバイスは、NORフラッシュメモリデバイスを備えることができる。このような代替的実施形態では、すべての複合メモリデバイスは、同じグローバルフォーマットに従うが、内部的には、それぞれの複合メモリデバイスは、グローバルフォーマットのメモリ制御信号を、NORフラッシュメモリデバイスまたはNANDフラッシュメモリデバイスに対応するローカルフォーマットのメモリ制御信号に変換するように設計されたブリッジデバイス200を有する。
【００７１】
さらに他の実施形態では、単一の複合メモリデバイスが、異なるタイプのディスクリートメモリデバイスを有することも可能である。例えば、単一の複合メモリデバイスが、2つのアシンクロナスNANDフラッシュメモリデバイスと2つのNORフラッシュメモリデバイスを備えることが可能である。この「混合」または「ヘテロジニアス」複合メモリデバイスは、前に説明した同じグローバルフォーマットに従うことができるが、内部的には、そのブリッジデバイスは、グローバルフォーマットのメモリ制御信号を、NANDフラッシュメモリデバイスおよびNORフラッシュメモリデバイスに対応するローカルフォーマットのメモリ制御信号に変換するように設計されうる。
【００７２】
このようなブリッジデバイスは、グローバルコマンドで供給されるすでに説明されているアドレス情報によって選択されうる、NANDフラッシュメモリデバイスおよびNORフラッシュメモリデバイスごとに1つの専用フォーマットコンバータを備えることができる。図3Bに関して説明されているように、アドレスヘッダ114は、システムレベルおよび複合メモリデバイスレベルで使用されるアドレス指定情報を含む。この追加のアドレス設定情報は、メモリコマンド内のopコードを実行する複合メモリデバイスを選択するためのグローバルデバイスアドレス(GDA)116およびopコードを実行する選択された複合メモリデバイス内の特定のディスクリートデバイスを選択するためのローカルデバイスアドレス(LDA)118を含む。ブリッジデバイスは、この2つのフォーマットコンバータのうちのどちらにグローバルコマンドを経路指定すべきかを決定するためにLDA 118を使用するセレクターを有することができる。
【００７３】
メモリシステム500の一代替的実施形態では、複合メモリデバイスは、図1Aに示されているマルチドロップメモリシステムなどのマルチドロップ構成のメモリシステムにおいて使用することができる。この実施形態では、それぞれの複合メモリデバイスは、図1Aのチャネル18などの、単一のチャネルを介して、互いに並列に接続され、またメモリコントローラと並列に接続される。したがって、それぞれの複合メモリデバイスのブリッジデバイスは、同じデータ入力/出力ポートを通じて読み出しデータを供給しつつ、図1Bのデータ入力/出力ポートI/O[n]などの、データ入力/出力ポートを通じてコマンドおよびデータを受け取るように構成される。一例では、それぞれの複合メモリデバイスのブリッジデバイスは、非同期制御信号または同期制御信号を受信するように構成される。同期制御信号については、メモリコントローラは、それぞれの複合メモリデバイスのブリッジデバイスによって受信されるソース同期クロック信号を供給する。本発明の実施形態の一例では、ブリッジデバイスは、ONFi規格のコマンドを受け取るように構成され、これは、ブリッジデバイスによってディスクリートメモリデバイスと互換性のあるフォーマットに変換されうる。
【００７４】
ディスクリートメモリデバイスに関する複合メモリデバイスの読み出しおよび書き込みの全体的な性能を改善するために、ブリッジデバイスは、書き込みデータを受け取ることと読み出しデータを供給することとをディスクリートメモリデバイスの最大定格周波数より高い周波数で行うように構成される。しかし、複合メモリデバイス内で使用するために選択されているディスクリートメモリデバイスによっては、これらは、ブリッジデバイスがより高いデータ転送速度で読み出しデータを出力することができるようにリアルタイムでブリッジデバイスへ十分高速に読み出しデータを供給することができない場合がある。同様に、書き込みデータを高速にブリッジデバイスに供給することができるが、ディスクリートメモリデバイスの書き込み速度は遅すぎることがある。したがって、このような速度の不整合を補正するために、ブリッジデバイスは仮想ページバッファを備え、これにより、ディスクリートメモリデバイスのページバッファから読み出された1ページ分のデータの少なくとも一部を一時的に格納するか、またはディスクリートメモリデバイスのそのページバッファに書き込む。本発明の実施形態によれば、これらの仮想ページバッファは、ディスクリートメモリデバイスからの読み出しデータまたはディスクリートメモリデバイスに書き込む書き込みデータを格納するためのメモリを備える。例えば、図4の実施形態では、データフォーマットコンバータ210は、そのようなメモリを備え、これはSRAMまたはDRAMなどの知られているメモリとすることができる。仮想ページバッファのさらなる詳細は、図8に示されている実施形態に関して説明される。
【００７５】
図8は、4つのNANDフラッシュメモリデバイスのページバッファとブリッジデバイスのメモリとの間の関係を示す複合メモリデバイス600のブロック図である。複合メモリデバイス600は、図3Aに示されている複合メモリデバイス100に類似しており、図8の例示的な実施形態における4つのNANDフラッシュメモリデバイス602、およびブリッジデバイス604を備える。ブリッジデバイス604は、図4のブリッジデバイス400の簡略化バージョンとして示されており、メモリ606のみが示されている。ブリッジデバイス400の他のコンポーネントは、図8から省かれているが、ブリッジデバイス600の適切な動作が確実に行われるようにするために存在していると考えるべきである。後で説明するように、メモリ606は、4つのNANDフラッシュメモリデバイス602のそれぞれのページバッファに対応する複数のグループに論理的に編成される。
【００７６】
それぞれのNANDフラッシュメモリデバイス602は、それぞれ「プレーン0」および「プレーン1」のラベルが付けられている、2つのプレーン608および610として編成されるメモリアレイを有する。図示されていないが、行回路は、プレーン608および610のそれぞれを通して水平方向に延在するワードラインを駆動し、列アクセスおよび感知回路を備えることができるページバッファ612および614は、プレーン608および610のそれぞれを通して垂直方向に延在するビットラインに接続される。これらの回路の目的および機能は、当業者によく知られている。読み出しまたは書き込みオペレーションについては、1つの論理的ワードラインが、プレーン608および610の両方にわたって駆動される、つまり、1つの行アドレスで、両方のプレーン608および610における同じ物理的ワードラインを駆動するということである。読み出しオペレーションでは、選択された論理的ワードラインに接続されているメモリセルに格納されているデータは、感知され、ページバッファ612および614内に格納される。同様に、書き込みデータは、選択された論理的ワードラインに接続されているメモリセルにプログラムするためにページバッファ612および614内に格納される。
【００７７】
ブリッジデバイス604のメモリ606は、ページバッファ612または614の少なくとも同じ記憶容量をそれぞれ有する論理的または物理的部分メモリ616に分割される。論理的部分メモリは、メモリの物理的ブロック内の割り当てられたアドレス空間とすることができるが、物理的部分メモリは、固定されたアドレス空間を有する明確に区別できるように形成されたメモリである。部分メモリ616は、Bank0からBank3のラベルが付けられたメモリバンク618にグループ化され、メモリバンク618の部分メモリ616は、1つのNANDフラッシュメモリデバイス602のページバッファのみに関連付けられる。言い換えると、メモリバンク618の部分メモリ616は、1つのNANDフラッシュメモリデバイス602の各ページバッファ612および614に専用として割り当てられる。読み出しオペレーションのときに、ページバッファ612および614内の読み出しデータは、対応するメモリバンク618の部分メモリ616に転送される。プログラムオペレーションのときに、メモリバンク618の部分メモリ616内に格納されている書き込みデータは、対応するNANDフラッシュメモリデバイス602のページバッファ612および614に転送される。NANDフラッシュメモリデバイス602は、それぞれ対応するページバッファを持つ、単一プレーンまたは2つよりも多いプレーンを有することができることに留意されたい。したがって、メモリ606は、それぞれのページバッファに専用として割り当てられた部分メモリを有するように対応する形で編成される。
【００７８】
図8の本発明の例は、2つの別々の4KBページバッファとして編成される、合計8KBのページバッファ空間を備えるNANDフラッシュデバイス602を有する。それぞれの別々の4KBページバッファは、例えばプレーン608またはプレーン610などの、各プレーンのビットラインに結合される。当業者であれば、NANDフラッシュメモリデバイスの総容量が増えるにつれページバッファサイズが徐々に増加してきており、したがって、将来のNANDフラッシュデバイスはなおいっそう大きなページバッファを有する可能性があることを理解する。NANDフラッシュメモリデバイスのコア読み出しおよびプログラム時間は実質的に一定であり、当業者によく知られているページバッファサイズに関係しないため、ページバッファが大きければ大きいほど、全体的な読み出しおよびプログラムオペレーションが高速化されうる。半分のサイズのページバッファと比較した場合、ページバッファが大きいほど、メモリアレイの異なる行に格納されているデータの他のページにアクセスするために他のコア読み出しオペレーションが必要になる前に読み出しデータの2倍の量の比較的一定したバースト読み出しが可能になる。同様に、ページバッファに書き込みデータの他のページをロードする必要が生じる前に同時にメモリアレイに2倍の書き込みデータをプログラムすることができる。したがって、音楽データまたはビデオデータのサイズが数ページになる可能性があるマルチメディアアプリケーションには、ページバッファが大きい方がよい。
【００７９】
図8の複合メモリデバイス600では、総コア読み出し時間は、前の方でTrと称される、NANDフラッシュメモリデバイスのコア読み出し時間に転送時間Ttrを加えた時間を含む。転送時間Ttrは、NANDフラッシュメモリデバイスが、1つのメモリバンク618の対応する部分メモリ616に書き込めるようにページバッファ612および614の内容を出力、つまり読み出すのに要する時間である。総コアプログラム時間は、プログラム転送時間Ttpに前の方でTpgmと称されているNANDフラッシュメモリデバイスのコアプログラム時間を加えた時間を含む。プログラム転送時間Ttpは、ブリッジデバイス608が、プログラミングオペレーションの前にNANDフラッシュメモリデバイス602の対応するページバッファ612および614にロードできるように1つのメモリバンク618の部分メモリ616の内容を出力、つまり読み出すのに要する時間である。マルチメディアアプリケーションの場合、データは、異なる複数のNANDフラッシュメモリデバイスに分散して格納され、一方のNANDフラッシュメモリデバイスのコアオペレーションを、他方のNANDフラッシュメモリデバイス602に対応するデータがブリッジデバイス604によって出力されている間にマスクするように同時動作可能である。例えば、一方のメモリバンク618からデータのバースト読み出しを行っている間に、コア読み出しオペレーションはすでに進行中であり、他方のメモリバンク618の部分メモリ616に他方のNANDフラッシュメモリデバイス602からのデータをロードすることができる。
【００８０】
ファイルサイズが、NANDフラッシュメモリデバイスのページバッファのフルページサイズよりも小さいアプリケーションがありうる。このようなファイルとしては、テキストファイルおよび一般にパーソナルコンピュータのデスクトップアプリケーションにおいて使用される他の類似のタイプのデータファイルが挙げられる。ユーザーは、典型的には、このようなファイルを一般にNANDフラッシュメモリを使用するUSB(ユニバーサルシリアルバス)不揮発性ストレージドライブにコピーする。他に新しく出現したアプリケーションであるSSD(ソリッドステートドライブ)が挙げられるが、これは、HDD(磁気ハードディスクドライブ)の代替えとなるもので、データを格納するためにNANDフラッシュメモリまたは他の不揮発性メモリを使用する。複合メモリデバイスの読み出しおよびプログラムシーケンスは、すでに説明されているのと同じであるが、ただし以下の点が異なる。この例では、所望のデータが、フルページサイズより小さく、他のデータとともに1ページに格納されると仮定する。読み出しオペレーションでは、すべてのページバッファデータが、選択されたNANDフラッシュメモリデバイス602のページバッファ612および614から対応する部分メモリ616に転送された後、メモリバンク618の部分メモリ616に格納されている所望のデータの最初のビット位置と最後のビット位置のロケーションを定義するために列アドレスが使用される。次いで、データの最初のビット、最後のビット、および介在するビットのみが、ブリッジデバイス604の部分メモリ616から読み出される。
【００８１】
このようなシナリオにおける転送時間Ttrは、複合メモリデバイスの総コア読み出し時間に対する寄与分が著しいためいくつかのアプリケーションに対しては許容可能でない場合がある。このようなアプリケーションとして、読み出しオペレーションが可能な限り高速に実行されるSSDが挙げられる。NANDフラッシュメモリデバイスに対するコア読み出し時間Trは、任意のページバッファサイズに対して一定のままで変わらないが、内容全体を部分メモリ616に転送するための転送時間Ttrは、ページバッファサイズに直接的に依存する。
【００８２】
本発明の一実施形態によれば、複合メモリデバイスの転送時間Ttrは、複合メモリデバイス内のNANDフラッシュメモリデバイスのページバッファの最大物理サイズより小さい、仮想ページサイズと称される、仮想最大ページサイズを有するようにメモリバンク618の部分メモリ616を構成することによって最小にすることができる。特定のメモリバンク618に対する仮想ページサイズのコンフィギュレーションに基づき、ブリッジデバイス604は、ページバッファ内に格納されている仮想ページサイズに対応するデータのセグメントのみを対応する部分メモリ616に転送する読み出しコマンドを発行する。ページバッファのこのセグメントは、ページセグメントと称される。
【００８３】
図9Aから9Cは、本発明の一実施形態により、設定された仮想ページサイズに対応するデータが、フラッシュメモリデバイスなどのディスクリートメモリデバイスからどのように読み出され、複合メモリデバイスからどのように読み出されるかを示している。図9Aから9Cは、1つの完全な状態で示されている第1のNANDフラッシュメモリデバイス702、第2のNANDフラッシュメモリデバイス704の一部、およびブリッジデバイス706の一部を有する複合メモリデバイス700を示している。この例のNANDフラッシュメモリデバイスは、単一ページバッファ710に接続されているビットラインを有する単一プレーン708を備える。ブリッジデバイス706の図示されている部分は、第1の部分メモリ712、第2の部分メモリ714、およびブリッジデバイス入力/出力インターフェイス716を備える。第1の部分メモリ712は、第1のNANDフラッシュメモリデバイス702に関連付けられている第1のバンクに対応し、第2の部分メモリ714は、第2のNANDフラッシュメモリデバイス704に関連付けられている第2のバンクに対応する。本発明の例における読み出しオペレーションを説明するために、第1のNANDフラッシュメモリデバイス702からのデータがアクセスされ、第1のバンク(第1のサブメモリ712)の仮想ページサイズがページバッファ710の最大物理的サイズより小さくなるように構成されていると仮定する。
【００８４】
まず最初に図9Aでは、ブリッジデバイス706が第1のNANDフラッシュメモリデバイス702内に格納されているデータにアクセスする読み出しオペレーションを表すグローバルメモリ制御信号を受信し、適切なローカルメモリ制御信号を符号化して、第1のNANDフラッシュメモリデバイス702に供給したと仮定する。読み出しコマンドに対応するローカルメモリ制御信号に応答して、第1のNANDフラッシュメモリデバイス702が、ローカルメモリ制御信号内のアドレス情報によって選択された行またはワードライン718をアクティブ化する。次に図9Bにおいて、ワードライン718がアクティブ化されるか、または接続されているメモリセルの格納されているデータにアクセスするために有効な電圧レベルに駆動されると、それぞれのアクセスされたメモリセルに接続されているビットライン上に発生する電流もしくは電圧が、ページバッファ710の感知回路によって感知される。したがって、アクセスされたメモリセルのデータ状態は、ページバッファ710に格納される。図9Cでは、NANDフラッシュメモリデバイス702は、ページバッファ710の特定の範囲のビット位置内に格納されているデータをブリッジデバイス706に、特に、第1の部分メモリ712に出力する。このデータ出力プロセスは、NANDフラッシュメモリデバイス702に対しては最大定格までの速度またはデータ転送速度で実行される。
【００８５】
この例時的なNANDフラッシュメモリデバイス702において、この特定の範囲のビット位置に対応する列アドレスを含むバースト読み出しコマンドは、選択された行718からの読み出しデータが、通常はレディー/ビジー信号を使って、ページバッファ710内に格納されていることを知らせる報告または信号を、NANDフラッシュメモリデバイス702がブリッジデバイス706に送った後自動的にブリッジデバイス706によって供給される。列アドレスは、第1の部分メモリ712に対する構成されている仮想ページサイズに基づいて決定される。次いで、第1の部分メモリ712に格納されているデータが、より高速な速度またはデータ転送速度でブリッジデバイス入力/出力インターフェイス716を介して複合メモリデバイス700の出力データポートを通して出力される。本発明の実施形態では、出力データポートは、Table 2(表2)にすでに示されているQ[n]データ出力ポートに対応するピンまたはリード線を備える。
【００８６】
したがって、第1の部分メモリ712に対する仮想ページサイズをページバッファ710の最大物理的サイズより小さくなるように設定することによって、ページバッファ710からのデータのそれに応じてサイズ設定されたページセグメントのみが第1の部分メモリ712に出力されることがわかる。このページセグメントは、列アドレスによってそれぞれがアドレス指定可能な特定の範囲のビット位置を含む。後で説明するように、ページセグメントはアドレス指定可能である。したがって、NANDフラッシュメモリデバイス702がページバッファ710からデータのこのページセグメントを出力するのに要する転送時間Ttrは、ページバッファ710のすべてのデータが第1の部分メモリ712に転送される状況に比べて著しく短縮されうる。
【００８７】
上述の例では、転送時間Ttrをどのようにして最小にできるかを示している。仮想ページサイズをページバッファ710の最大物理的サイズより小さくなるように設定することで、書き込みオペレーションにおいて同じ性能上の利点が得られる。書き込みオペレーションでは、図9Aから9Cに示されているシーケンスが、実際に反転される。例えば、書き込みデータは、ブリッジデバイス入力/出力インターフェイス716によって受け取られ、第1の部分メモリ712などの部分メモリに書き込まれる。この書き込みデータは、プリセットされた仮想ページサイズに一致するサイズを有しており、この後、ページバッファ710に転送される。この書き込みデータをブリッジデバイス706からページバッファ710に転送するのに要する時間は、書き込みデータのサイズおよびNANDフラッシュデバイス702の動作周波数に依存する、転送時間Ttrである。書き込みデータは、ページセグメントと称される、ページバッファ710の特定のビット位置内に格納され、NANDフラッシュデバイス702のコアプログラミングオペレーションが、選択された行718をアクティブ化し、ページバッファ710に格納されている書き込みデータに応答してビットラインに必要なプログラミング電圧を印加することによって開始される。したがって、書き込みオペレーションにおける転送時間Ttrを短縮することによって、メモリシステムの総書き込み時間が短縮される。
【００８８】
この実施形態によれば、ブリッジデバイス706の第1の部分メモリ712は、プリセットされた仮想ページサイズのうちの任意の1つのサイズを有するように、認識されたコマンドを介して構成することができる。第1の部分メモリ712の仮想ページサイズが構成された後、対応するNANDフラッシュメモリデバイスのページバッファ710は、構成されている仮想ページサイズに対応する等しいサイズのページセグメントに論理的に細分化される。図10Aから10Dは、構成されている仮想ページサイズに基づいて異なるサイズを設定されているページセグメントを持つNANDフラッシュメモリデバイスのページバッファ750の概略表現である。ページセグメントは、ページバッファ750内の仮想アドレス空間を表すことに留意されたい。図10Aから10Dの本発明の例では、NANDフラッシュページバッファ、およびブリッジデバイスの部分メモリは、両方とも、最大4Kの物理的サイズを有する。図10Aでは、仮想ページサイズ(VPS)は、ページセグメント752がただ1つ存在するように最大値に、または4Kフルサイズに設定される。図10Bでは、VPSは2Kに設定され、その結果、2つの2Kページセグメント754が得られる。図10Cでは、VPSは1Kに設定され、その結果、4つの1Kページセグメント756が得られる。図10Dでは、VPSは612バイト(B)に設定され、その結果、サイズ612Bの8つのページセグメント758が得られる。当業者であれば、さらに小さなサイズのVPSおよび対応するページセグメントが可能であり、ページセグメントの総数は、NANDフラッシュメモリデバイスのページバッファ750の最大サイズに依存することを理解するであろう。
【００８９】
本発明の実施形態についてすでに説明されているように、読み出しオペレーションのために、NANDフラッシュメモリデバイスのページバッファ750にデータをロードされた後、ページバッファ750のページセグメントのみがブリッジデバイスに出力される。所望のデータは、ページバッファ750の1つの特定のページセグメント内に格納されている可能性がある。したがって、それぞれのページセグメントは、グローバルコマンドでブリッジデバイスに供給される仮想ページのアドレスによってアドレス指定可能である。例えば、2つのアドレスビットを使用して、図10Cの4つのページセグメント756のうちの1つを選択する。選択された後、所望のデータは、ページバッファ750の選択されたページセグメント内のすべてのビット位置を占有しないことがある。したがって、仮想列アドレスは、読み出しデータが典型的にはバースト読み出しオペレーションにおいて読み出される場合に選択されたページセグメント内の第1のビット位置を選択するために使用される。以下のTable 3(表3)は、図10Aから10Dに示されている例示的なページセグメントに基づく例示的なアドレス指定スキームを要約したものである。
【００９０】
【表３】
2015144006.tif 000005
【００９１】
例示的なアドレス指定スキームは、例えば、Table 3(表3)に示されているが、当業者であれば、NANDフラッシュメモリデバイスのページバッファのサイズに応じて、異なるアドレス指定スキームを使用できることを理解するであろう。Table 3(表3)に示されているように、それぞれのアドレス指定スキームは、2つまたはそれ以上のページセグメントをアドレス指定するための第1の数のビットと選択されたページセグメント内の列をアドレス指定するため第2の数のビットを含む。この第1の数のビットは、仮想ページアドレス(VPA)と称され、第2の数のビットは、仮想列アドレス(VCA)と称される。仮想ページアドレスおよび仮想列アドレスは、単に仮想アドレスと総称される。本発明の実施形態では、それぞれの部分メモリまたは部分メモリのバンクのVPSの構成は、読み出しデータを要求し、書き込みデータを複合メモリデバイスに供給するメモリコントローラもしくは他のホストシステムに知られている。したがって、NANDフラッシュメモリデバイスのページバッファからページセグメントを読み出すための仮想アドレスは、グローバルコマンドで、特定の中にあるNANDフラッシュメモリデバイスにアクセスするための対応するアドレス指定スキームとともに複合メモリデバイスに供給される。Table 3(表3)に示されているものを含む、可能なアドレス指定スキームで、ページバッファの仮想もしくは論理アドレス空間をアドレス指定する。この論理アドレス空間は、図10Aから10Dのページバッファ750内のページセグメントのビット位置として説明されているが、実際のページページバッファは、現実の物理アドレスでアドレス指定される。論理アドレスから物理アドレスへのマッピングは、当技術分野においてよく知られている。
【００９２】
以下では、本発明の実施形態による、ディスクリートメモリデバイスからデータを読み出す方法およびディスクリートメモリデバイスにデータを書き込む方法について説明する。図11は、本発明の一実施形態により複合メモリデバイスからデータを読み出すための方法の概略を示す流れ図であり、図12は、複合メモリデバイスにデータを書き込むための方法の概略を示す流れ図である。
【００９３】
図11の本明細書において説明されている方法では、複合メモリデバイスの1つの特定のディスクリートメモリデバイスが、そこからデータを読み出すことに関して選択されていると仮定する。選択されたディスクリートメモリデバイスは、特定の仮想ページサイズ構成を有するように構成されているとさらに仮定する。この方法は、ステップ800から始まり、そこでは、ブリッジデバイスがグローバルページ読み出しコマンドを受け取り、選択されたディスクリートメモリデバイスの物理ページ(PP)からの特定の仮想ページ(VP)からデータを読み出す。本発明の例では、PP=AおよびVP=Xであり、Aはメモリの1ページの物理アドレスを表し、Xは物理ページを構成するすべての仮想ページのうちの特定の仮想ページを表す。ブリッジデバイスは、グローバル読み出しコマンドをローカル読み出しコマンドに変換し、それを選択されたディスクリートメモリデバイスに発行する。ディスクリートメモリデバイスは、PP=Aでローカルページ読み出しコマンドを受け取り、内部コア読み出しオペレーションを開始する。ステップ802で、現在の読み出しオペレーションが、新規PPに向けられた場合、この方法はステップ804に進む。ステップ804で、ブリッジデバイスは、仮想ページバッファをクリアするが、これは、すべての状態を論理「1」または「0」レベルに設定するステップを含みうる。次いで、ステップ806において、ブリッジデバイスは、PP=Aでページバッファにデータをロードするためにディスクリートメモリデバイスに対し指定された内部コア読み出し時間Trの間待機する。コア読み出し時間Trが経過した後にステップ808に進み、ブリッジデバイスは、ローカルバーストデータ読み出しコマンドをディスクリートメモリデバイスに発行する。それに応答して、ディスクリートメモリデバイスは、ステップ808で、VP=Xに対応する列アドレス範囲に格納されているデータをブリッジデバイスに出力し、このデータをその仮想ページバッファ内に格納する。ステップ808で、ブリッジデバイスは、READYフラグを立てて、仮想ページバッファ内に格納されているデータが現在読み出し可能であることをホストシステムまたはメモリコントローラに知らせる。
【００９４】
ステップ802に戻り、現在の読み出しオペレーションが、前の読み出しオペレーションの同じPPに向けられている場合、つまり、PP=Aである場合、この方法はステップ808にスキップし、ブリッジデバイスは、バーストデータ読み出しコマンドをディスクリートメモリデバイスに発行する。それに応答して、ディスクリートメモリデバイスはVP=Yを出力する。例えば、この後続の読み出しオペレーションが、PP=AおよびVP=Yに対するものであり、YがXと異なる特定の仮想ページを表す場合、ページバッファはすでにVP=XおよびVP=Yの両方に対応するデータを含むP=Aのデータ内容全体を格納しているためディスクリートメモリデバイスのコア読み出しオペレーションは不要である。この状況において、ディスクリートメモリデバイスは、VP=Yに対応する列アドレス範囲に格納されているデータを出力するだけでよく、これは、ステップ808においてブリッジデバイスが受け取り仮想ページバッファ内に格納する。READYフラグを立てたことに応答して、メモリコントローラは、グローバルバーストデータ読み出しコマンドを発行し、仮想ページバッファ内に格納されているデータを出力する。
【００９５】
上述の読み出し方法の実施形態において、PP=AからのVP=XおよびVP=Yの読み出しは、順に実行されうる。特に、ステップ800から810を実行して複合メモリデバイスからVP=Xを読み出し、その後、VP=Yを読み出すためにステップ800、802、808、および810のみを伴う他の読み出しオペレーションを実行する。図11に示されている読み出し方法の一代替的実施形態によれば、VP=Yへの第2のページ読み出しコマンドは、第1のバーストデータ読み出しコマンドの前に発行することができる。この方法では、ディスクリートメモリデバイスとブリッジチップとの間のVP=Yに対応するデータの転送は、VP=Xに対応するデータがブリッジデバイスから出力されるのと同時に実行することができる。
【００９６】
次に、本発明の一実施形態によりデータを複合メモリデバイスに書き込むための方法を説明する。図12の方法では、複合メモリデバイスの1つの特定のディスクリートメモリデバイスが、そこにデータを書き込むことに関して選択されていると仮定する。そのディスクリートメモリデバイスが特定の仮想ページサイズ構成を有するように構成されているとさらに仮定する。プログラムする方法が、ステップ900から始まり、そこで、グローバルページプログラムコマンドをブリッジデバイスが受け取る。この例では、データはPP=Aに書き込まれ、データはVP=Xに対応する。ステップ900でページプログラムコマンドを受け取った後、ブリッジデバイスの仮想ページバッファに、プログラムするデータがロードされる(VP=X)。ステップ902において、ブリッジデバイスは、バーストデータロード開始コマンドをディスクリートメモリデバイスに発行し、次いで、VP=Xをディスクリートメモリデバイスに転送する。続いてステップ904において、PP=Aの他の仮想ページに対応するデータが書き込まれる場合、この方法はステップ906に進み、そこで、ブリッジデバイスが他のバーストデータロードコマンドをディスクリートメモリデバイスに発行する。このコマンドは、VP=Yなどの他の仮想ページに対応するデータをディスクリートメモリデバイスに転送する。ステップ906から、この方法、ステップ904にループバックする。
【００９７】
プログラムすべきPP=A内の仮想ページがそれ以上ない場合、この方法はステップ908に進み、そこで、ブリッジデバイスはプログラムコマンドをディスクリートメモリデバイスに発行する。これにより、ディスクリートメモリデバイス内のコアプログラミングオペレーションが開始され、VP=Xおよび/またはVP=YなどのデータをディスクリートメモリデバイスのPP=Aにプログラムする。続いて、ステップ910において、ブリッジデバイスは、コアプログラミング時間Tprogが経過するのを待ち、その後、READYフラグを立てて、PP=AへのVP=XおよびVP=Yに対するプログラムオペレーションが完了していることをメモリコントローラに知らせる。
【００９８】
複合メモリデバイスのすでに説明されている実施形態は、一方のフォーマットのメモリ制御信号に応答するディスクリートメモリデバイスを、第2の異なるフォーマットを有するグローバルメモリ制御信号を使用してどのように制御できるかを示している。一代替的実施形態によれば、ブリッジデバイス200は、一方のフォーマットを有するグローバルメモリ制御信号を受信し、同じフォーマットを有するローカルメモリ制御信号をディスクリートメモリデバイスに供給するように設計されうる。言い換えると、このような複合メモリデバイスは、ディスクリートメモリデバイスを制御するために使用されるメモリ制御信号を受信するように構成されるということである。このような構成をとることで、複数のディスクリートメモリデバイスが複合メモリデバイス内の他のディスクリートメモリデバイスから独立して動作するメモリバンクとしてそれぞれ機能するようにできる。したがって、それぞれのディスクリートメモリデバイスは、ブリッジデバイス200からコマンドを受け取り、実質的に互いに並列にオペレーションを実行するステップに進むことができる。これは、コンカレントオペレーションと称される。したがって、コマンド変換回路が不要になるため、ブリッジデバイス200の設計が簡素化される。
【００９９】
すでに説明されている実施形態では、複合メモリデバイス内のディスクリートメモリデバイスが外部コマンドフォーマットにどのように応答することができるかを示している。これは、受け取ったグローバルコマンドをディスクリートメモリデバイスと互換性のあるネイティブコマンドフォーマットに変換するブリッジデバイスを通じて行われる。例えば、シリアルコマンドフォーマットは、アシンクロナスNANDフラッシュフォーマットに変換することができる。これらの実施形態は、コマンドフォーマットの任意のペアを一方から他方に変換することができるため、これら2つのフォーマットに限定されない。
【０１００】
ここまでいろいろ述べてきたが、説明を目的として、本発明の実施形態を完全に理解できるようにする多数の具体的詳細を取りあげた。しかし、当業者には、本発明の実施形態を実施するためにこれらの具体的詳細事項は必要ないということは明白であろう。他の場合には、本発明をわかりにくくしないために、よく知られている電気的構造および回路はブロック図形式で示されている。
【０１０１】
要素は、本明細書において、他の要素に「接続されている」、または「結合されている」と称する場合、要素は、直接他の要素に接続されるか、または結合されうるか、あるいは介在する要素が存在しうると理解される。これとは対照的に、要素が、本明細書において、他の要素に「直接接続されている」か、または「直接結合されている」と称する場合、介在する要素は存在しない。要素間の関係を記述するために使用される他の単語も、同様にして解釈されるべきである(つまり、「〜の間にある」と「直接的に〜の間にある」、「〜に隣接する」と「直接的に〜に隣接する」など)。
【０１０２】
本出願の図は、必ずしも縮尺通りでない。例えば、図5において、ブリッジデバイス302およびディスクリートメモリデバイス304の相対的サイズは縮尺通りでなく、加工されたブリッジデバイスは、ディスクリートメモリデバイス304に比べて面積が数桁小さい。
【０１０３】
説明されている実施形態のいくつかの適応形態および修正形態が形成されうる。したがって、上述の実施形態は、例示的であり、制限するものではないと考えられる。
【符号の説明】
【０１０４】
10 不揮発性メモリシステム
12 ホストシステム
14 メモリコントローラ
16-1、16-2、16-3、および16-4 不揮発性メモリデバイス
18 チャネル
20 リング型トポロジーのシリアルメモリシステム
22 メモリコントローラ
24、26、28、および30 メモリデバイス
100 複合メモリデバイス
102 ブリッジデバイス
104 ディスクリートメモリデバイス
110 グローバルコマンド
112 グローバルメモリ制御信号(GMCS)
114 アドレスヘッダ(AH)
116 グローバルデバイスアドレス(GDA)
118 ローカルデバイスアドレス(LDA)
200 ブリッジデバイス
202 ブリッジデバイス入力/出力インターフェイス
204 メモリデバイスインターフェイス
206 フォーマットコンバータ
208 コマンドフォーマットコンバータ
210 データフォーマットコンバータ
212 コマンド経路
300 複合メモリデバイスパッケージ
302 ブリッジデバイス
304 ディスクリートメモリデバイス
312 電線
314および316 電線
318 パッケージリード線
320 パッケージ基板
400 複合メモリデバイス
402 ブリッジデバイス
404 ディスクリートメモリデバイス
500 メモリシステム
502 メモリコントローラ
504-1から504-j 複合メモリデバイス
504-1から504-N 複合メモリデバイス
600 複合メモリデバイス
602 NANDフラッシュメモリデバイス
604 ブリッジデバイス
606 メモリ
608、610 プレーン
612および614 ページバッファ
616 論理的または物理的部分メモリ
618 メモリバンク
700 複合メモリデバイス
702 第1のNANDフラッシュメモリデバイス
704 第2のNANDフラッシュメモリデバイス
706 ブリッジデバイス
708 単一プレーン
710 単一ページバッファ
712 第1の部分メモリ
714 第2の部分メモリ
716 ブリッジデバイス入力/出力インターフェイス
718 行またはワードライン
750 NANDフラッシュメモリデバイスのページバッファ
752 ページセグメント
754 2Kページセグメント
756 1Kページセグメント
758 ページセグメント
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成27年3月20日(2015.3.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
グローバルフォーマットを有する第１の信号に応答してディスクリートメモリデバイスにアクセスするためのブリッジデバイスであって、
前記グローバルフォーマットを有する前記第１の信号を当該ブリッジデバイスとの間でやり取りする当該ブリッジデバイスの入力／出力インターフェイスと、
ローカルフォーマットを有する第２の信号を当該ブリッジデバイスと前記ディスクリートメモリデバイスの間でやり取りする当該ブリッジデバイスのデバイスインターフェイスであり、前記第２の信号は前記第１の信号に機能に関して対応し、前記グローバルフォーマットと異なるローカルフォーマットを有する、当該ブリッジデバイスのデバイスインターフェイスとを備えるブリッジデバイス。
【請求項２】
前記デバイスインターフェイスは前記第２の信号をやり取りするために前記ディスクリートメモリデバイスに接続されたローカル入力／出力ポートを備える請求項１に記載のブリッジデバイス。
【請求項３】
前記入力／出力インターフェイスは、前記第１の信号を受信するグローバル入力ポートと、前記第１の信号および前記ディスクリートメモリデバイスからの読み取りデータのうちの一方を供給するグローバル出力ポートとを備える請求項１に記載のブリッジデバイス。
【請求項４】
前記グローバルフォーマットを有する前記第１の信号を前記ローカルフォーマットを有する前記第２の信号に変換し、前記ローカルフォーマットを有する前記第２の信号を前記グローバルフォーマットを有する前記第１の信号に変換するフォーマットコンバータを更に備える請求項１に記載のブリッジデバイス。
【請求項５】
前記第１の信号は、グローバルコマンドおよびグローバルコマンド信号を含み、前記フォーマットコンバータは、前記第１の信号に含まれる前記グローバルコマンドおよび前記グローバルコマンド信号を前記ローカルフォーマットに変換するコマンドフォーマットコンバータを含む請求項４に記載のブリッジデバイス。
【請求項６】
前記フォーマットコンバータは、前記グローバルフォーマットと前記ローカルフォーマットの間でデータを変換するデータフォーマットコンバータを含む請求項４に記載のブリッジデバイス。
【請求項７】
前記第１の信号は、グローバルコマンドで受信され、前記グローバルコマンドはアドレスヘッダをさらに備える請求項６に記載のブリッジデバイス。
【請求項８】
前記アドレスヘッダは、選択された複合メモリデバイスに対応するグローバルデバイスアドレスと、前記選択された複合メモリデバイス内の少なくとも１つのディスクリートメモリデバイスから選択されたディスクリートメモリデバイスに対応するローカルデバイスアドレスとを含む請求項７に記載のブリッジデバイス。
【請求項９】
前記グローバルフォーマットは、シリアルデータインターフェイスフォーマットを含み、前記ローカルフォーマットは、アシンクロナスフラッシュメモリフォーマットを含む請求項１に記載のブリッジデバイス。
【請求項１０】
前記グローバルフォーマットは、ＯＮＦｉ規格インターフェイスフォーマットを含み、前記ローカルフォーマットは、アシンクロナスフラッシュメモリフォーマットを含む請求項１に記載のブリッジデバイス。
【請求項１１】
グローバルフォーマットを有する第１の信号に応答してディスクリートメモリチップにアクセスするための半導体チップであって、
前記グローバルフォーマットを有する前記第１の信号を当該半導体チップとの間でやり取りする入力／出力インターフェイスと、
ローカルフォーマットを有する第２の信号を当該半導体チップと前記ディスクリートメモリチップの間でやり取りするメモリデバイスインターフェイスであり、前記第２の信号は前記第１の信号に機能に関して対応し、前記グローバルフォーマットと異なるローカルフォーマットを有する、メモリデバイスインターフェイスとを備える半導体チップ。
【請求項１２】
前記デバイスインターフェイスは、前記第２の信号をやり取りするために前記ディスクリートメモリチップに接続されたローカル入力／出力ポートを備える請求項１１に記載の半導体チップ。
【請求項１３】
前記入力／出力インターフェイスは、前記第１の信号を受信するグローバル入力ポートと、前記第１の信号および前記ディスクリートメモリチップからの読み取りデータのうちの一方を供給するグローバル出力ポートとを備える請求項１１に記載の半導体チップ。
【請求項１４】
前記グローバルフォーマットを有する前記第１の信号を前記ローカルフォーマットを有する前記第２の信号に変換し、前記ローカルフォーマットを有する前記第２の信号を前記グローバルフォーマットを有する前記第１の信号に変換するフォーマットコンバータを更に備える請求項１１に記載の半導体チップ。
【請求項１５】
前記グローバルフォーマットは、シリアルデータインターフェイスフォーマットを含み、前記ローカルフォーマットは、アシンクロナスフラッシュメモリフォーマットを含む請求項１１に記載の半導体チップ。