(57)【要約】【課題】本発明は、埋め込み絶縁膜と基板の間に空洞領域を形成して耐圧を高めつつ、十分な機械的強度を有する半導体装置を提供することを目的とする。【解決手段】基板１２と、該基板の上に形成された埋め込み絶縁膜１４と、該埋め込み絶縁膜の上に形成されたＳＯＩ層２０と、該ＳＯＩ層を第１ＳＯＩ層２０ａと、該第１ＳＯＩ層と絶縁された第２ＳＯＩ層２０ｂとに区分する絶縁膜２２と、該第１ＳＯＩ層に形成された素子３０と、一端に該第２ＳＯＩ層の直上に位置するパッド７０ａを有し、他端は該第１ＳＯＩ層に接続された電極７０と、を備え、該第１ＳＯＩ層の直下における該埋め込み絶縁膜と該基板の間に空洞領域１８を有し、該第２ＳＯＩ層の直下における該埋め込み絶縁膜の少なくとも一部は該基板に直接接する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された埋め込み絶縁膜と、
前記埋め込み絶縁膜の上に形成されたＳＯＩ層と、
前記ＳＯＩ層の表面から前記埋め込み絶縁膜に達するように形成され、前記ＳＯＩ層を第１ＳＯＩ層と、前記第１ＳＯＩ層と絶縁された第２ＳＯＩ層とに区分する絶縁膜と、
前記第１ＳＯＩ層に形成された素子と、
一端に前記第２ＳＯＩ層の直上に位置するパッドを有し、他端は前記第１ＳＯＩ層に接続された電極と、を備え、
前記第１ＳＯＩ層の直下における前記埋め込み絶縁膜と前記基板の間に空洞領域を有し、
前記第２ＳＯＩ層の直下における前記埋め込み絶縁膜の少なくとも一部は前記基板に直接接することを特徴とする半導体装置。
【請求項２】
前記第１ＳＯＩ層と前記第２ＳＯＩ層の間の前記絶縁膜は複数形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜の中に形成された埋め込みポリシリコンを有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記パッドと前記第２ＳＯＩ層の間に形成された表面絶縁層と、
前記表面絶縁層の中に形成された埋め込み電極と、を備えたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２ＳＯＩ層上の前記絶縁膜に囲まれる部分に形成された追加絶縁層と、
前記追加絶縁層の中に形成された追加埋め込み電極と、を備えたことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電力を扱う高耐圧の半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、基板上に埋め込み酸化膜（ＳｉＯ２膜）を介してＳＯＩ（Semiconductor On Insulator）層が形成された半導体装置を開示している。ＳＯＩ層にはＩＧＢＴが形成されている。ＩＧＢＴが形成された領域の直下における埋め込み酸化膜と基板の間には、空隙（空洞領域）が形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０２−１６８６４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
埋め込み絶縁膜と基板の間に空洞領域を形成することで半導体装置を高耐圧化できる。しかしながら空洞領域を形成すると半導体装置の機械的強度が低下する問題があった。半導体装置の機械的強度が低下すると、例えば、半導体装置の電極に対するワイヤボンディング時、又は半導体装置の樹脂封止時に半導体装置がダメージを受ける問題があった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、埋め込み絶縁膜と基板の間に空洞領域を形成して耐圧を高めつつ、十分な機械的強度を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願の発明に係る半導体装置は、基板と、該基板の上に形成された埋め込み絶縁膜と、該埋め込み絶縁膜の上に形成されたＳＯＩ層と、該ＳＯＩ層の表面から該埋め込み絶縁膜に達するように形成され、該ＳＯＩ層を第１ＳＯＩ層と、該第１ＳＯＩ層と絶縁された第２ＳＯＩ層とに区分する絶縁膜と、該第１ＳＯＩ層に形成された素子と、一端に該第２ＳＯＩ層の直上に位置するパッドを有し、他端は該第１ＳＯＩ層に接続された電極と、を備える。該第１ＳＯＩ層の直下における該埋め込み絶縁膜と該基板の間に空洞領域を有し、該第２ＳＯＩ層の直下における該埋め込み絶縁膜の少なくとも一部は該基板に直接接することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、埋め込み絶縁膜と基板の間に空洞領域を形成して耐圧を高めつつ、十分な機械的強度を有する半導体装置を製造できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】図１の半導体装置の平面図である。
【図３】比較例の半導体装置の断面図である。
【図４】図３の半導体装置の平面図である。
【図５】本発明の実施の形態２に係る半導体装置の断面図である。
【図６】本発明の実施の形態３に係る半導体装置の断面図である。
【図７】本発明の実施の形態４に係る半導体装置の断面図である。
【図８】本発明の実施の形態５に係る半導体装置の断面図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置１０の断面図である。半導体装置１０は基板１２を備えている。基板１２は例えばＮ型のシリコン材料であり、電気的には接地（基準電位に接続）される。基板１２の上には埋め込み絶縁膜１４が形成されている。埋め込み絶縁膜１４は例えばシリコン酸化膜で形成され、この場の埋め込み絶縁膜はＢＯＸ（Buried Oxide）と呼ばれることもある。
【００１１】
埋め込み絶縁膜１４の上にＳＯＩ層２０が形成されている。ＳＯＩ層２０は埋め込み絶縁膜１４上のシリコン薄膜である。ＳＯＩ層２０の表面から埋め込み絶縁膜１４に達するように絶縁膜２２が形成されている。絶縁膜２２は、例えばシリコン酸化膜であり、ＳＯＩ層２０にトレンチ（溝）を設けた後、このトレンチをシリコン酸化膜で埋め込む周知の製造方法で形成する。
【００１２】
絶縁膜２２によって、ＳＯＩ層２０は、高電位回路形成領域である第１ＳＯＩ層２０ａ、第１ＳＯＩ層２０ａと絶縁された高電位回路ボンディング設置領域である第２ＳＯＩ層２０ｂ、及び第１ＳＯＩ層２０ａと絶縁され、かつ第２ＳＯＩ層２０ｂと絶縁された低電位回路形成領域である第３ＳＯＩ層２０ｃに区分されている。図１から明らかなように、絶縁膜２２ａが第１ＳＯＩ層２０ａと第２ＳＯＩ層２０ｂの間に形成されている。また、絶縁膜２２ｂが第２ＳＯＩ層２０ｂと第３ＳＯＩ層２０ｃの間に形成されている。
【００１３】
高電位回路形成領域である第１ＳＯＩ層２０ａには素子３０が形成されている。素子３０について説明する。素子３０は第１ＳＯＩ層２０ａ表面にウエルとなるＰ拡散領域３２を有している。Ｐ拡散領域３２の表面にはソース／ドレインとしてＮ拡散領域３４、３６が形成されている。Ｎ拡散領域３４、３６の間に位置するＰ拡散領域３２の上にはゲート絶縁膜３８が形成されている。ゲート絶縁膜３８は例えばシリコン酸化膜からなりその上にポリシリコンからなるゲート電極４０が形成されている。素子３０は高電位回路側におけるＮＭＯＳトランジスタである。
【００１４】
低電位回路形成領域である第３ＳＯＩ層２０ｃには素子５０が形成されている。素子５０について説明する。素子５０は第３ＳＯＩ層２０ｃ表面にウエルとなるＰ拡散領域５２を有している。Ｐ拡散領域５２の表面にはソース／ドレインとしてＮ拡散領域５４、５６が形成されている。Ｎ拡散領域５４、５６の間に位置するＰ拡散領域５２の上にはゲート絶縁膜５８が形成されている。ゲート絶縁膜５８は例えばシリコン酸化膜からなりその上にポリシリコンからなるゲート電極６０が形成されている。素子５０は低電位回路形成領域におけるＮＭＯＳトランジスタである。
【００１５】
なお、第１ＳＯＩ層２０ａ又は第３ＳＯＩ層２０ｃには、素子３０、５０以外の例えばＰＭＯＳトランジスタ、バイポーラトランジスタ、又は拡散抵抗などの半導体素子を作りこんでもよい。
【００１６】
ＳＯＩ層２０の上には表面絶縁層６１が形成されている。表面絶縁層６１は例えばシリコン酸化膜である。これにより、前述の第２ＳＯＩ層２０ｂは、表面絶縁層６１、絶縁膜２２、及び埋め込み絶縁膜１４に取り囲まれている。表面絶縁層６１の表面には、表面絶縁層６１を貫通するように電極７０、７２、７４、７６、７８、８０、８２、８４、８６、８８が設けられている。これらの電極は例えばアルミニウムなどの金属膜で形成される。
【００１７】
電極７０は、高電位回路形成領域である第１ＳＯＩ層２０ａに電圧を印加するために形成された電極である。具体的には、電極７０は、一端に高電位回路ボンディング設置領域である第２ＳＯＩ層２０ｂの直上に位置するパッド７０ａを有し、他端は第１ＳＯＩ層２０ａに接続されている。
【００１８】
電極７２は、Ｐ拡散領域３２に接続されている。電極７４は、Ｎ拡散領域３４に接続されている。電極７６は、Ｎ拡散領域３６に接続されている。電極７８は、ゲート電極４０に接続されている。電極８０は、第３ＳＯＩ層２０ｃに接続されている。電極８２は、Ｐ拡散領域５２に接続されている。電極８４は、Ｎ拡散領域５４に接続されている。電極８６は、Ｎ拡散領域５６に接続されている。電極８８は、ゲート導電膜６０に接続されている。なお、高電位回路ボンディング設置領域である第２ＳＯＩ層２０ｂには直接に電極が接続されないため、第２ＳＯＩ層２０ｂはフローティング（浮遊電位）領域となっている。
【００１９】
電極７０には高電圧が印加される。他方、基板１２は接地されている。従って、第１ＳＯＩ層２０ａの直下で耐圧を高める必要がある。そこで、本発明では埋め込み絶縁膜１４の厚さをおさえるため第１ＳＯＩ層２０ａの直下における埋め込み絶縁膜１４と基板１２の間には空洞領域１８が形成されている。空洞領域１８は埋め込み絶縁膜１４と酸化膜１６に囲まれた領域である。第２ＳＯＩ層２０ｂの直下における埋め込み絶縁膜１４は基板１２に直接接している。第３ＳＯＩ層２０ｃの直下における埋め込み絶縁膜１４は基板１２に直接接している。
【００２０】
図２は、図１の半導体装置の平面図である。説明の便宜上、図２では表面絶縁層６１を省略した。絶縁膜２２は、第２ＳＯＩ層２０ｂを囲むように形成されている。従って、第２ＳＯＩ層２０ｂは、第１ＳＯＩ層２０ａ及び第３ＳＯＩ層２０ｃと絶縁されている。
【００２１】
電極７２、７４、７６、７８は、それぞれパッド７２ａ、７４ａ、７６ａ、７８ａを有している。パッド７０ａ、７２ａ、７４ａ、７６ａ、７８ａは、第２ＳＯＩ層２０ｂの直上に形成されている。パッド７０ａ、７２ａ、７４ａ、７６ａ、７８ａにはそれぞれワイヤボンディングでワイヤが固着される。
【００２２】
ここで、本発明の実施の形態１に係る半導体装置の意義の説明に先立ち、比較例について説明する。図３は、比較例の半導体装置１５０の断面図である。絶縁膜１５２により、高電位回路形成領域である第１ＳＯＩ層２０ａと、第１ＳＯＩ層２０ａと絶縁された低電位回路形成領域である第３ＳＯＩ層２０ｃが形成されている。比較例の半導体装置１５０では本発明の高電位回路ボンディング設置領域である第２ＳＯＩ層は形成されない。電極７０のパッド７０ａの直下に空洞領域１５４が形成されている。
【００２３】
図４は、図３の半導体装置１５０の平面図である。第１ＳＯＩ層２０ａの直下には空洞領域１５４が形成されているので、パッド７０ａ、７２ａ、７４ａ、７６ａ、７８ａの直下には空洞領域１５４がある。比較例の半導体装置１５０の空洞領域１５４は、半導体装置１０の空洞領域１８よりも広範囲に形成されているので、半導体装置１５０の機械的強度が不十分となることが考えられる。なお、半導体装置１０、１５０に及ぼされる機械的応力としては、例えば、半導体装置の電極（パッド）に対するワイヤボンディング時の機械的応力、又は半導体装置をパッケージ内に樹脂封止する時の機械的応力などがある。
【００２４】
本発明の実施の形態１に係る半導体装置１０では、パッド７０ａ、７２ａ、７４ａ、７６ａ、７８ａの直下における埋め込み絶縁膜１４は基板１２に直接接している。従って、パッド７０ａ、７２ａ、７４ａ、７６ａ、７８ａに対するワイヤボンディング時に半導体装置１０に及ぼされる機械的応力は、空洞領域を含まない構成によって吸収される。従って、半導体装置１０がダメージを受けることはない。
【００２５】
また、本発明の実施の形態１に係る半導体装置１０は、直下に空洞領域が形成されない第２ＳＯＩ層２０ｂを有しているので、第２ＳＯＩ層を有していない比較例の半導体装置１５０と比べて機械的強度が高い。よって、半導体装置１０をパッケージ内に収容し樹脂封止する際の機械的応力によってダメージを受けづらくなっている。
【００２６】
しかも、第２ＳＯＩ層２０ｂをフローティングとなるようにしたので、第２ＳＯＩ層２０ｂに直接的に高電圧が印加されない。パッド７０ａ、７２ａ、７４ａ、７６ａ、７８ａからこれらの直下の第２ＳＯＩ層２０ｂに印加される電圧は、基板１２、埋め込み絶縁膜１４、及び第２ＳＯＩ層２０ｂからなるコンデンサの容量と、第２ＳＯＩ層２０ｂ、表面絶縁層６１、及びパッド７０ａ、７２ａ、７４ａ、７６ａ、７８ａからなるコンデンサの容量によって分担される。
【００２７】
従って、パッド７０ａ、７２ａ、７４ａ、７６ａ、７８ａの直下において電界緩和ができるので、埋め込み絶縁膜１４を厚くすることなく耐圧を高くすることができる。埋め込み絶縁膜１４の厚膜化を回避することは、半導体装置１０を低コストにするとともに、プロセス段階におけるウエハの反りを防止する。このように、本発明の実施の形態１に係る半導体装置は、埋め込み絶縁膜１４と基板１２の間に空洞領域１８を形成して耐圧を高めつつ、十分な機械的強度を有するものである。
【００２８】
第２ＳＯＩ層２０ｂの直下で、埋め込み絶縁膜１４全体と基板１２が直接接する必要はない。つまり、第２ＳＯＩ層２０ｂの直下の一部において埋め込み絶縁膜１４と基板１２の間に空洞領域を設けても良い。この場合、空洞領域により耐圧を高めつつ、埋め込み絶縁膜１４の一部と基板１２が直接接することで機械的強度を確保できる。従って、第２ＳＯＩ層２０ｂの直下において埋め込み絶縁膜１４の少なくとも一部が基板１２に直接接する限り、上記効果を得ることができる。
【００２９】
素子３０、５０はＮＭＯＳトランジスタに限定されず、例えば、ＰＭＯＳトランジスタ、ＮＰＮトランジスタ、ＰＮＰトランジスタ、ダイオード、拡散抵抗、又はキャパシタ等としてもよい。なお、上記の各変形は、以後の実施の形態に係る半導体装置についても応用できる。
【００３０】
実施の形態２．
図５は、本発明の実施の形態２に係る半導体装置２００の断面図である。半導体装置２００については、前述の半導体装置１０との相違点を中心に説明する。第１ＳＯＩ層２０ａと第２ＳＯＩ層２０ｂの間の絶縁に、絶縁膜２０２ａが複数形成されている。絶縁膜２０２ａは例えばシリコン酸化膜からなる。図５から明らかなとおり、絶縁膜２０２ａは３つ形成されている。
【００３１】
３つの絶縁膜２０２ａがそれぞれ容量として機能することで、第１ＳＯＩ層２０ａと第２ＳＯＩ層２０ｂの間の電界を緩和できる。従って、絶縁膜２０２ａのそれぞれを実施の形態１における絶縁膜２２より薄くしても、半導体装置１０と同等の耐圧を得ることができる。埋め込み絶縁膜１４を薄くすることで半導体装置の製造コストを低下させることができる。なお、絶縁膜２０２ａは３つに限定されず、複数であればよい。
【００３２】
実施の形態３．
図６は、本発明の実施の形態３に係る半導体装置２５０の断面図である。半導体装置２５０については、前述の半導体装置１０との相違点を中心に説明する。第１ＳＯＩ層２０ａと第２ＳＯＩ層２０ｂの間の絶縁に、絶縁膜２０２ｂと埋め込みポリシリコン２５２からなる分離構造が複数形成されている。この分離構造は、ＳＯＩ層にトレンチを設け、トレンチ内壁を酸化させた後、トレンチ内をポリシリコンで埋め込む周知の製造方法で形成される。
【００３３】
そのため、この絶縁膜２０２ｂと埋め込みポリシリコン２５２による分離構造を形成するための新規プロセス開発は不要である。
【００３４】
埋め込みポリシリコン２５２を形成することで、1つの絶縁膜２０２ｂの中に２つの容量を形成することができる。よって、第１ＳＯＩ層２０ａと第２ＳＯＩ層２０ｂの間の容量の数を増やすことができる。なお、絶縁膜２０２ｂと埋め込みポリシリコン２５２の数は特に限定されない。
【００３５】
実施の形態４．
図７は、本発明の実施の形態４に係る半導体装置３００の断面図である。半導体装置３００については、前述の半導体装置１０との相違点を中心に説明する。パッド７０ａと第２ＳＯＩ層２０ｂの間の表面絶縁層６１の中には、埋め込み電極３０２が形成されている。表面絶縁層６１のうち、埋め込み電極３０２の下方の部分を下部絶縁層６１ａとする。表面絶縁層６１のうち、埋め込み電極３０２の上方の部分を上部絶縁層６１ｂとする。
【００３６】
パッド７０ａ、７２ａ、７４ａ、７６ａ、７８ａからこれらの直下に及ぼされる電圧は以下の３つの容量によって分担される。つまり、基板１２、埋め込み絶縁膜１４、及び第２ＳＯＩ層２０ｂからなるコンデンサの容量、第２ＳＯＩ層２０ｂ、下部絶縁層６１ａ、及び埋め込み電極３０２からなるコンデンサの容量、並びに埋め込み電極３０２、上部絶縁層６１ｂ、及び電極７０からなるコンデンサの容量である。３つのコンデンサによって電界を緩和できるので、半導体装置３００を高耐圧化できる。
【００３７】
なお、埋め込み電極３０２は、ゲート電極４０、６０と同時に形成できる。よって、プロセスコストを上昇させることなく埋め込み電極３０２を形成することができる。
【００３８】
実施の形態５．
図８は、本発明の実施の形態５に係る半導体装置３５０の断面図である。半導体装置３５０については、前述の半導体装置３００との相違点を中心に説明する。第２ＳＯＩ層２０ｂ上の絶縁膜２２に囲まれる部分には追加絶縁層３５２が形成されている。追加絶縁層３５２の中には追加埋め込み電極３５４が形成されている。
【００３９】
追加絶縁層３５２と追加埋め込み電極３５４を形成することで、半導体装置３００と比較して、追加埋め込み電極３５４、追加絶縁層３５２及び下部絶縁層６１ａ、並びに埋め込み電極３０２からなるコンデンサを追加することができる。半導体装置３５０は、４つのコンデンサによって電界を緩和するので、半導体装置３００よりも高耐圧化できる。
【００４０】
図８には、埋め込み電極３０２と追加埋め込み電極３５４が形成された半導体装置３５０を示したが、埋め込み電極３０２を省略しても良い。なお、ここまでの各実施の形態において説明した半導体装置の特徴を適宜に組み合わせてもよい。
【符号の説明】
【００４１】
１０  半導体装置、  １２  基板、  １４  埋め込み絶縁膜、  １６  酸化膜、  １８,１５４  空洞領域、  ２０  ＳＯＩ層、  ２０ａ  第１ＳＯＩ層、  ２０ｂ  第２ＳＯＩ層、  ２０ｃ  第３ＳＯＩ層、  ２２,２２ａ,２２ｂ  絶縁膜、  ３０,５０  素子、  ６１  表面絶縁層、  ６１ａ  下部絶縁層、  ６１ｂ  上部絶縁層、  ７０,７２,７４,７６,７８,８０,８２,８４,８６,８８  電極、  ７０ａ,７２ａ, ７４ａ, ７６ａ, ７８ａ  パッド、  ２００,２５０,３００,３５０  半導体装置、  ２０２ａ,２０２ｂ  絶縁膜、  ２５２  埋め込みポリシリコン、  ３０２  埋め込み電極、  ３５２  追加絶縁層、  ３５４  追加埋め込み電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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