(57)【要約】【課題】ヒステリシス制御における電力変換装置において、スイッチング損失を低減しつつ電流歪率の改善を目的とする。【解決手段】三相交流側の各相の位相を検出し、いずれかの相の位相がπ／２ｒａｄを含む所定期間および３π／２ｒａｄを含む所定期間である三相変調期間は、ヒステリシス制御を三相変調により行い、各相について、三相変調期間以外の期間で、かつ、位相がπ／６ｒａｄから２π／６ｒａｄおよび４π／６ｒａｄから５π／６ｒａｄの期間、当該相のアームの正側に接続されたスイッチング素子をオンするとともに負側に接続されたスイッチング素子をオフし、三相変調期間以外の期間で、かつ、位相が７π／６ｒａｄから８π／６ｒａｄおよび１０π／６ｒａｄから１１π／６ｒａｄの期間、当該相の前記アームの負側に接続されたスイッチング素子をオンするとともに正側に接続されたスイッチング素子をオフする二相変調を行うようにした。【選択図】図２
2015126579.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ２つのスイッチング素子が直列に接続された３つのアームが直流側の正負２端子間に接続され、前記３つのアームにおける前記２つのスイッチング素子の接続点それぞれが三相交流側の３端子となり、前記三相交流側にインダクタンス特性を有する平滑フィルタを備えた、直流電力と交流電力の間の電力変換を行う電力変換装置であって、
前記三相交流側の各相の出力電流を、各相の電流指令値に対してヒステリシス幅以内に制御するための、前記３つのアームのスイッチング素子に対するゲート制御信号を発生するヒステリシスコンパレータと、
前記三相交流側の各相の位相を検出して位相信号を出力する位相検出部と、
前記３つのアームのそれぞれのスイッチング素子のゲートを制御するゲート信号を出力するゲート制御部と、
前記位相検出部からの位相信号を用いて、各相について、位相がπ／６ｒａｄから２π／６ｒａｄおよび４π／６ｒａｄから５π／６ｒａｄの期間、当該相の前記アームの正側に接続された前記スイッチング素子をオンするとともに負側に接続された前記スイッチング素子をオフするためのゲート制御信号を出力し、当該相以外の相のアームのスイッチング素子に対するゲート制御信号として、前記ヒステリシスコンパレータから入力したゲート制御信号を出力し、位相が７π／６ｒａｄから８π／６ｒａｄおよび１０π／６ｒａｄから１１π／６ｒａｄの期間、当該相の前記アームの負側に接続された前記スイッチング素子をオンするとともに正側に接続された前記スイッチング素子をオフするためのゲート制御信号を出力し、当該相以外の相のアームのスイッチング素子に対するゲート制御信号として、前記ヒステリシスコンパレータから入力したゲート制御信号を出力する二相変調制御部と、
前記ヒステリシスコンパレータからのゲート制御信号と、前記二相変調制御部からのゲート制御信号とを入力し、前記位相検出部からの位相信号を用いて、いずれかの相の位相がπ／２ｒａｄを含む所定期間および３π／２ｒａｄを含む所定期間の位相である三相変調期間は、前記ヒステリシスコンパレータからの前記ゲート制御信号を前記ゲート制御部に出力し、前記三相変調期間以外の期間は前記二相変調制御部からのゲート制御信号を前記ゲート制御部に出力する変調方式切替部と、
を備えたことを特徴とする電力変換装置。
【請求項２】
それぞれ２つのスイッチング素子が直列に接続された３つのアームが直流側の正負２端子間に接続され、前記３つのアームにおける前記２つのスイッチング素子の接続点それぞれが三相交流側の３端子となり、直流電力と交流電力の間の電力変換を行う電力変換装置であって、
前記三相交流側の各相の出力電流を、各相の電流指令値に対してヒステリシス幅以内に制御するための、前記３つのアームのスイッチング素子に対するゲート制御信号を発生するヒステリシスコンパレータと、
前記三相交流側の各相の位相を検出して位相信号を出力する位相検出部と、
前記３つのアームのそれぞれのスイッチング素子のゲートを制御するゲート信号を出力するゲート制御部と、
前記位相検出部からの位相信号を用いて、各相について、位相がπ／６ｒａｄから２π／６ｒａｄおよび４π／６ｒａｄから５π／６ｒａｄの期間、当該相の前記アームの正側に接続された前記スイッチング素子をオンするとともに負側に接続された前記スイッチング素子をオフするためのゲート制御信号を出力し、当該相以外の相のアームのスイッチング素子に対するゲート制御信号として、前記ヒステリシスコンパレータから入力したゲート制御信号を出力し、位相が７π／６ｒａｄから８π／６ｒａｄおよび１０π／６ｒａｄから１１π／６ｒａｄの期間、当該相の前記アームの負側に接続された前記スイッチング素子をオンするとともに正側に接続された前記スイッチング素子をオフするためのゲート制御信号を出力し、当該相以外の相のアームのスイッチング素子に対するゲート制御信号として、前記ヒステリシスコンパレータから入力したゲート制御信号を出力する二相変調制御部と、
前記ヒステリシスコンパレータからのゲート制御信号と、前記二相変調制御部からのゲート制御信号と、前記ゲート制御部から出力されるゲート信号とを入力し、前記ゲート制御部から出力されるゲート信号が、一相変調最長時間として設定した設定時間連続して一相変調のゲート信号が継続したと判定した場合、判定した後所定期間、前記ヒステリシスコンパレータからのゲート制御信号を前記ゲート制御部に出力し、前記ヒステリシスコンパレータからのゲート制御信号を前記ゲート制御部に出力する期間以外の期間は前記二相変調制御部からのゲート制御信号を出力する変調方式切替部と、
を備えたことを特徴とする電力変換装置。
【請求項３】
前記所定期間は、前記アームの短絡を防止するために設定されるデッドタイム以上で位相がπ／６ｒａｄ未満の範囲の期間であることを特徴とする請求項１または２に記載の電力変換装置。
【請求項４】
前記所定期間は、電流歪およびスイッチング損失に基づいて決定した期間であることを特徴とする請求項３に記載の電力変換装置。
【請求項５】
前記一相変調最長時間は、電流歪に基づいて、一相変調が継続するのを許容できる最長時間として決定した時間であることを特徴とする請求項２に記載の電力変換装置。
【請求項６】
それぞれ２つのスイッチング素子が直列に接続された３つのアームが直流側の正負２端子間に接続され、前記３つのアームにおける前記２つのスイッチング素子の接続点それぞれが三相交流側の３端子となって、直流電力と交流電力の間の電力変換を、前記三相交流側の各相の出力電流を、各相の電流指令値に対してヒステリシス幅以内に制御するヒステリシス制御により行う電力変換方法であって、
前記三相交流側の各相の位相を検出し、いずれかの相の位相がπ／２ｒａｄを含む所定期間および３π／２ｒａｄを含む所定期間の位相である三相変調期間において、前記ヒステリシス制御を三相各相で行う三相変調を行い、各相について、前記三相変調期間以外の期間で、かつ、位相がπ／６ｒａｄから２π／６ｒａｄおよび４π／６ｒａｄから５π／６ｒａｄの期間、当該相の前記アームの正側に接続された前記スイッチング素子をオンするとともに負側に接続された前記スイッチング素子をオフし、当該相以外の相は前記ヒステリシス制御とし、前記三相変調期間以外の期間で、かつ、位相が７π／６ｒａｄから８π／６ｒａｄおよび１０π／６ｒａｄから１１π／６ｒａｄの期間、当該相の前記アームの負側に接続された前記スイッチング素子をオンするとともに正側に接続された前記スイッチング素子をオフし、当該相以外の相は前記ヒステリシス制御とする二相変調を行うことを特徴とする電力変換方法。
【請求項７】
それぞれ２つのスイッチング素子が直列に接続された３つのアームが直流側の正負２端子間に接続され、前記３つのアームにおける前記２つのスイッチング素子の接続点それぞれが三相交流側の３端子となって、直流電力と交流電力の間の電力変換を、前記三相交流側の各相の出力電流を、各相の電流指令値に対してヒステリシス幅以内に制御するヒステリシス制御により行う電力変換方法であって、
前記三相交流側の各相の位相を検出し、各相において、位相がπ／６ｒａｄから２π／６ｒａｄおよび４π／６ｒａｄから５π／６ｒａｄの期間、当該相の前記アームの正側に接続された前記スイッチング素子をオンするとともに負側に接続された前記スイッチング素子をオフし、当該相以外の相は前記ヒステリシス制御とし、位相が７π／６ｒａｄから８π／６ｒａｄおよび１０π／６ｒａｄから１１π／６ｒａｄの期間、当該相の前記アームの負側に接続された前記スイッチング素子をオンするとともに正側に接続された前記スイッチング素子をオフし、当該相以外の相は前記ヒステリシス制御とする二相変調を行い、
前記３つのアームにおけるそれぞれのスイッチング素子のゲート信号を監視して、一相変調が一相変調最長時間として設定した時間連続して継続したと判定したとき、当該判定後所定期間、前記二相変調を行わず、前記ヒステリシス制御を三相各相で行う三相変調を行うことを特徴とする電力変換方法。
【請求項８】
前記所定期間は、前記アームの短絡を防止するために設定されるデッドタイム以上で位相がπ／６ｒａｄ未満の範囲の期間であることを特徴とする請求項６または７に記載の電力変換方法。
【請求項９】
前記所定期間は、電流歪およびスイッチング損失に基づいて決定した期間であることを特徴とする請求項８に記載の電力変換方法。
【請求項１０】
前記一相変調最長時間は、電流歪に基づいて、一相変調が継続するのを許容できる最長時間として決定した時間であることを特徴とする請求項７に記載の電力変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ヒステリシス制御方式に基づいて三相の電力変換を行う電力変換装置および電力変換方法に関するものである。
【背景技術】
【０００２】
三相の電力変換を行う場合の制御方式として、搬送波比較方式とヒステリシス制御方式がある。搬送波比較方式は、出力電圧指令値に基づく例えば正弦波等の信号波と、スイッチング周波数を定める例えば三角波等の搬送波とを比較して、信号波と搬送波との大小により所定のパルス幅を有するゲート信号を生成してスイッチング素子に出力する方式である。また、ヒステリシス制御方式は、各相の出力電流の検出値と各相の正弦波の出力電流指令値とをヒステリシス特性をもたせて比較し、出力電流が所定のヒステリシス幅以内に収まるようにスイッチング素子のゲート信号を生成してスイッチング素子に出力する方式である。
【０００３】
ヒステリシス制御方式は、搬送波比較方式に比べて電源電圧の変動の影響を受けにくく安定した電力変換を行える。また、搬送波比較方式に比較して、リアクトルのインダクタンス値の電流高調波への依存度が小さく、リアクトルの小型化が可能であるという利点がある。
【０００４】
ところで、ヒステリシス制御方式に基づく電力変換装置において、スイッチング素子のスイッチング回数が多い程、スイッチング損失も増大することから、スイッチング損失を削減するために、例えば、特許文献１において次のような提案がなされている。すなわち、各相の電流指令値の正側のピーク値を含む所定期間だけ、ヒステリシス制御回路からのゲート信号に依らずに、三相のインバータ回路の電流指令値に対応する各相の直流電圧高圧側に接続されている上側スイッチング素子を強制的にオンさせると共に、直流電圧低圧側に接続されている下側スイッチング素子を強制的にオフさせる。さらに、各相の電流指令値の負側のピーク値を含む所定期間だけ、ヒステリシス制御回路からのゲート信号に依らずに、三相のインバータ回路の上記電流指令値に対応する各相の直流電圧高圧側に接続されている上側スイッチング素子を強制的にオフさせると共に、直流電圧低圧側に接続されている下側スイッチング素子を強制的にオンさせる。特許文献１では、以上のような二相変調方式が提案されている。
【０００５】
このように、特許文献１記載の従来技術では、ヒステリシス制御方式を採用する場合において、各相の電流指令値の正負のピーク値を含む所定期間だけ各相のスイッチング素子をスイッチング動作させずに強制的にオンするので、ピーク値を含む所定期間においてスイッチング回数を低減して余分なスイッチング損失が発生するのを抑制することが可能である。
【０００６】
一方、搬送波比較方式では、スイッチング回数は三角波等の搬送波の周波数に依存する。そのため、スイッチング損失を低減することを目的とした二相変調方式がある。搬送波比較方式における二相変調方式は、ある一相のスイッチング素子を固定し、常時、二相のスイッチング素子でＰＷＭ制御する方式である。
【０００７】
搬送波比較方式における二相変調方式は、具体的には、三相の変調波絶対値が最大となっている相については変調せず、直流電圧をそのまま出力、すなわち、スイッチングを固定し、残りの二相は線間電圧が正弦波となるように変調しスイッチングする方式である。
【０００８】
二相変調方式を採用する搬送波比較方式において、例えば、特許文献２では、次のような二相変調方式と三相変調方式の切替え方法について提案されている。各二相基準電圧信号の信号レベルが三角波搬送波信号の振幅値の近傍に予め定められた不感帯領域に入ると、比較部には、二相基準電圧信号に代えて、正弦波形を有した三相基準電圧信号が入力される。
【０００９】
このように、特許文献２記載の従来技術では、二相変調方式を採用する搬送波比較方式において、二相基準電圧信号の信号レベルによって不感帯を設定し三相変調方式に切替えることによって、スイッチング損失の低減化と各スイッチング素子の長寿命化を図るという、インバータに対する二相変調方式の長所を十分生かした状態で、インバータに対する制御精度を向上できるインバータ装置を実現することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１１−１２０３４９号公報
【特許文献２】特開２００６−４２４８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１記載のヒステリシス制御方式においては、スイッチングを強制的に固定する期間はピーク値を含む所定の期間であり、ピーク値付近では電流の変化量が小さく一周期の中でスイッチング回数が少ない期間である。特許文献１によれば、ヒステリシス制御方式においてスイッチング回数の低減が可能となり、フィルタリアクトルの小型化が可能となる。また、電流歪率に制限がある場合には、スイッチングを固定する期間を短くすることで対応が可能となる。しかしながら、二相変調が困難な期間においても二相変調方式を継続し、結果的に一相変調となる場合があり、電流波形が歪む恐れがある。
【００１２】
特許文献２では、搬送波比較方式において、二相変調方式を採用し、かつ、三角波搬送波の振幅値近傍で三相変調方式に切替えることにより、スイッチング損失の低減と電流歪率の向上を両立している。ヒステリシス制御方式は、搬送波を用いていないため、特許文献２に記載された技術をそのまま適用できず、また、搬送波の振幅値近傍と同等の位相期間について変調方式を切替えても電流波形の改善には至らない上、スイッチング回数が増加してしまう。
【００１３】
この発明は、上記の課題を解決するためになされたもので、スイッチング回数の低減を目的とした二相変調方式を適用したヒステリシス制御方式において、スイッチング損失の低減と電流歪率の改善の両立を可能とする電力変換装置および電力変換方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
この発明は、それぞれ２つのスイッチング素子が直列に接続された３つのアームが直流側の正負２端子間に接続され、３つのアームにおける２つのスイッチング素子の接続点それぞれが三相交流側の３端子となり、三相交流側にインダクタンス特性を有する平滑フィルタを備えた、直流電力と交流電力の間の電力変換を行う電力変換装置であって、三相交流側の各相の出力電流を、各相の電流指令値に対してヒステリシス幅以内に制御するための、３つのアームのスイッチング素子に対するゲート制御信号を発生するヒステリシスコンパレータと、三相交流側の各相の位相を検出して位相信号を出力する位相検出部と、３つのアームのそれぞれのスイッチング素子のゲートを制御するゲート信号を出力するゲート制御部と、位相検出部からの位相信号を用いて、各相について、位相がπ／６ｒａｄから２π／６ｒａｄおよび４π／６ｒａｄから５π／６ｒａｄの期間、当該相のアームの正側に接続されたスイッチング素子をオンするとともに負側に接続されたスイッチング素子をオフするためのゲート制御信号を出力し、当該相以外の相のアームのスイッチング素子に対するゲート制御信号として、ヒステリシスコンパレータから入力したゲート制御信号を出力し、位相が７π／６ｒａｄから８π／６ｒａｄおよび１０π／６ｒａｄから１１π／６ｒａｄの期間、当該相のアームの負側に接続されたスイッチング素子をオンするとともに正側に接続されたスイッチング素子をオフするためのゲート制御信号を出力し、当該相以外の相のアームのスイッチング素子に対するゲート制御信号として、ヒステリシスコンパレータから入力したゲート制御信号を出力する二相変調制御部と、ヒステリシスコンパレータからのゲート制御信号と、二相変調制御部からのゲート制御信号とを入力し、位相検出部からの位相信号を用いて、いずれかの相の位相がπ／２ｒａｄを含む所定期間および３π／２ｒａｄを含む所定期間の位相である三相変調期間は、ヒステリシスコンパレータからのゲート制御信号を前記ゲート制御部に出力し、三相変調期間以外の期間は二相変調制御部からのゲート制御信号をゲート制御部に出力する変調方式切替部と、を備えたものである。
【００１５】
また、ヒステリシスコンパレータからのゲート制御信号と、二相変調制御部からのゲート制御信号と、ゲート制御部から出力されるゲート信号とを入力し、ゲート制御部から出力されるゲート信号が、一相変調最長時間として設定した設定時間連続して一相変調のゲート信号が継続したと判定した場合、判定した後所定期間、ヒステリシスコンパレータからのゲート制御信号をゲート制御部に出力し、ヒステリシスコンパレータからのゲート制御信号をゲート制御部に出力する期間以外の期間は前記二相変調制御部からのゲート制御信号を出力する変調方式切替部を備えたものである。
【００１６】
また、それぞれ２つのスイッチング素子が直列に接続された３つのアームが直流側の正負２端子間に接続され、３つのアームにおける２つのスイッチング素子の接続点それぞれが三相交流側の３端子となって、直流電力と交流電力の間の電力変換を、三相交流側の各相の出力電流を、各相の電流指令値に対してヒステリシス幅以内に制御するヒステリシス制御により行う電力変換方法であって、三相交流側の各相の位相を検出し、いずれかの相の位相がπ／２ｒａｄを含む所定期間および３π／２ｒａｄを含む所定期間の位相である三相変調期間において、ヒステリシス制御を三相各相で行う三相変調を行い、各相について、三相変調期間以外の期間で、かつ、位相がπ／６ｒａｄから２π／６ｒａｄおよび４π／６ｒａｄから５π／６ｒａｄの期間、当該相のアームの正側に接続された前記スイッチング素子をオンするとともに負側に接続された前記スイッチング素子をオフし、当該相以外の相はヒステリシス制御とし、三相変調期間以外の期間で、かつ、位相が７π／６ｒａｄから８π／６ｒａｄおよび１０π／６ｒａｄから１１π／６ｒａｄの期間、当該相のアームの負側に接続された前記スイッチング素子をオンするとともに正側に接続されたスイッチング素子をオフし、当該相以外の相はヒステリシス制御とする二相変調を行うものである。
【００１７】
また、三相交流側の各相の位相を検出し、各相において、位相がπ／６ｒａｄから２π／６ｒａｄおよび４π／６ｒａｄから５π／６ｒａｄの期間、当該相の前記アームの正側に接続された前記スイッチング素子をオンするとともに負側に接続されたスイッチング素子をオフし、当該相以外の相はヒステリシス制御とし、位相が７π／６ｒａｄから８π／６ｒａｄおよび１０π／６ｒａｄから１１π／６ｒａｄの期間、当該相のアームの負側に接続されたスイッチング素子をオンするとともに正側に接続されたスイッチング素子をオフし、当該相以外の相はヒステリシス制御とする二相変調を行い、３つのアームにおけるそれぞれのスイッチング素子のゲート信号を監視して、一相変調が一相変調最長時間として設定した時間連続して継続したと判定したとき、当該判定後所定期間、二相変調を行わず、ヒステリシス制御を三相各相で行う三相変調を行うものである。
【発明の効果】
【００１８】
本発明によれば、二相変調方式を適用したヒステリシス制御方式において、電流歪率を抑制しつつスイッチング損失が低減されるという効果がある。
【図面の簡単な説明】
【００１９】
【図１】この発明の実施の形態１による電力変換装置の全体の構成を示す回路図である。
【図２】この発明の実施の形態１による電力変換装置におけるヒステリシス制御部の構成を示すブロック図である。
【図３】ヒステリシス制御方式の動作を説明する図である。
【図４】この発明の実施の形態１による電力変換装置における変調方式切替部の動作を示すフロー図である。
【図５】この発明の実施の形態１による電力変換装置の動作を説明するタイムチャートである。
【図６】この発明の実施の形態２による電力変換装置におけるヒステリシス制御部の構成を示すブロック図である。
【図７】この発明の実施の形態２による電力変換装置における変調方式切替部の動作を示すフロー図である。
【発明を実施するための形態】
【００２０】
図１はこの発明の実施の形態１における電力変換装置の全体の構成を示す回路図である。実施の形態１の電力変換装置１は、三相フルブリッジコンバータで構成された三相電力変換回路２を備えている。この三相電力変換回路２には、直流側に直流コンデンサ３と負荷４とが接続され、交流側にはインダクタンス特性を有する平滑フィルタ５を介して三相交流電源６が接続されている。そして、電力変換装置１は、三相交流電源６と負荷４との間で電力を双方向に変換するシステムとなっている。なお、接地点は三相交流電源６としている。
【００２１】
三相電力変換回路２は、Ｕ相、Ｖ相、Ｗ相の各相に対応した三相分のアームを備え、各アームは、上下一対のスイッチング素子７Ｕと８Ｕ、７Ｖと８Ｖ、７Ｗと８Ｗがそれぞれ直列に接続され、その各接続点に各相の交流端子を持つように構成されている。また、各相の上側のスイッチング素子７Ｕ、７Ｖ、７Ｗのコレクタ端子が直流コンデンサ３の高圧側、すなわち直流の正側に、各相の下側のスイッチング素子８Ｕ、８Ｖ、８Ｗのエミッタ端子が直流コンデンサ３の低圧側、すなわち直流の負側に接続されている。
【００２２】
この場合、各スイッチング素子７Ｕ、８Ｕ、７Ｖ、８Ｖ、７Ｗ、８Ｗは、ＩＧＢＴからなる自己消弧型の半導体素子と、これに逆並列に接続された還流用のダイオードを備える。なお、ここでは半導体素子としてＩＧＢＴを使用しているが、これに限らず、ＭＯＳＦＥＴなどの他の自己消弧型の半導体素子を適用することも可能である。
【００２３】
また、直流コンデンサ３に対してはその直流電圧を検出する直流電圧検出器９が設けられ、また、平滑フィルタ５と三相交流電源６との間には、各相の電圧と電流をそれぞれ検出する電圧検出器１０Ｕ、１０Ｖ、１０Ｗと電流検出器１１Ｕ、１１Ｖ、１１Ｗが設けられている。なお、ここでは、各相の検出電流は三相交流電源６側から直流側の向きを正とする。
【００２４】
さらに、この実施の形態１の電力変換装置１は、直流電圧検出器９で検出された直流電圧、各電圧検出器１０Ｕ、１０Ｖ、１０Ｗと各電流検出器１１Ｕ、１１Ｖ、１１Ｗで検出された検出電圧と検出電流をそれぞれ入力して、三相電力変換回路２を構成する６つのスイッチング素子７Ｕ、８Ｕ、７Ｖ、８Ｖ、７Ｗ、８Ｗをオン／オフ制御するヒステリシス制御部１２を備えている。
【００２５】
図２は、電力変換装置１におけるヒステリシス制御部１２の構成を示すブロック図である。実施の形態１のヒステリシス制御部１２は、差分器２１、直流電圧制御部２２、ｄｑ逆変換器２３、ヒステリシスコンパレータ２４、二相変調制御部２５、変調方式切替部２６、ゲート制御部２７、および位相検出部２８を有する。
【００２６】
ここで、差分器２１は、直流電圧検出器９で検出された直流コンデンサ３の直流電圧Vmdcと直流コンデンサ３の目標電圧Vsdcとの差分を求めるものである。また、直流電圧制御部２２は、直流コンデンサ３の直流電圧が目標電圧に近づくように、すなわち、差分器２１の出力が零に近付くように、有効電流指令値を与える。なお、この場合の有効電流指令値は、負荷４の電力と三相電力変換回路２の電力がバランスすれば、直流電圧制御部２２によるものに限らず、外部からの電流指令値や固定値としてもよい。
【００２７】
位相検出部２８は、各電圧検出器１０Ｕ〜１０Ｗで検出される各相の検出電圧Vuac、Vvac、Vwacに基づいて位相θの情報を算出する。そして、この位相検出部２８で検出された位相θの情報は、ｄｑ逆変換器２３、二相変調制御部２５、変調方式切替部２６、およびゲート制御部２７にそれぞれ与えられる。
【００２８】
ｄｑ逆変換器２３は、位相検出部２８で検出された位相θの情報を用いて、直流電圧制御部２２で得られた有効電流指令値を、Ｕ相、Ｖ相、Ｗ相の各電圧位相とほぼ同位相で正弦波状の各相の電流指令値に逆変換して出力する。
【００２９】
ヒステリシスコンパレータ２４は、ｄｑ逆変換器２３で得られた正弦波状の各相の電流指令値を中心として上下に所定のヒステリシス幅±ΔＩをもつ電流指令上限値と電流指令下限値をそれぞれ設定し、それらの電流指令上限値と電流指令下限値と各電流検出器１１Ｕ、１１Ｖ、１１Ｗで検出された各相の検出電流Iuac、Ivac、Iwacとを比較して、上記検出電流が電流指令上限値と電流指令下限値の範囲内、すなわちヒステリシス幅±ΔＩ内に収まるように三相電力変換回路２を構成する各スイッチング素子７Ｕ、８Ｕ、７Ｖ、８Ｖ、７Ｗ、８Ｗのオン／オフ制御用のゲート制御信号を生成する。
【００３０】
したがって、例えばＵ相の検出電流が電流指令上限値に到達した場合は、負荷４側から三相交流電源６側へ電流が流れて検出電流がヒステリシス幅±ΔＩ内に収まるように、このＵ相に対応する高圧側のスイッチング素子７Ｕをオン、かつ、低圧側のスイッチング素子８Ｕをオフとするゲート制御信号を生成する。また、Ｕ相の検出電流が電流指令下限値に到達した場合には、三相交流電源６側から負荷４側へ電流が流れて検出電流がヒステリシス幅±ΔＩ内に収まるように、このＵ相に対応する低圧側のスイッチング素子８Ｕをオン、かつ、高圧側のスイッチング素子７Ｕをオフとするゲート制御信号を生成する。他の相に対応するスイッチング素子７Ｖと８Ｖ、７Ｗと８Ｗに関しても同様である。このようにして、三相電力変換回路２の各相の出力電流がヒステリシス幅±ΔＩをもった電流指令値の範囲内に収まるようにヒステリシス制御される。図３に、このヒステリシス制御の動作を模式的に示す。
【００３１】
ここで、上述のヒステリシス幅ΔIは、電流リプル（電流歪）の制限、スイッチング周波数の制限により決定する。電流リプルの制限は、直接的にΔＩの決定要因となり、電流が電流指令の±ΔＩの範囲に制御されることから、ΔＩが電流リプルの最大値として決定される。また、三相交流電源６の電圧と三相電力変換回路２の各相の出力電圧との電圧差をΔＶ、平滑フィルタ５のインダクタンス値をＬ、電流指令値から＋ΔＩまたは−ΔＩまで変化する時間をΔｔとすると、式（１）の関係であらわすことができる。
ΔＩ＝（ΔＶ／Ｌ）×Δｔ                      ・・・（１）
Δｔはスイッチング周期の約１／４に相当し（電流は±ΔＩの範囲で変動するので、一往復するのに、Δｔの４倍の時間が必要となる）、最大スイッチング周期を設定すると、Δｔが決定され、式（１）に応じてΔＩが決定される。このとき、ΔＶは基本波一周期間の最大値を適用するのが望ましい。
【００３２】
二相変調制御部２５は、位相検出部２８において生成された位相θをＵ相の電流指令値の基準位相とし、Ｖ相およびＷ相については、Ｕ相の位相θからそれぞれ２π／３、４π／３（ｒａｄ）位相を遅らせた位相を電流指令値の基準位相とする。そして、各相の電流指令値の正負の所定の基準位相期間にわたって、電流指令値の各相に対応したアームを構成する高圧側と低圧側の一対のスイッチング素子の内、一方のスイッチング素子を強制的にオンに固定し、他方のスイッチング素子を強制的にオフに固定する。それ以外の期間ではヒステリシスコンパレータ２４の出力に基づいて、各相のアームを構成する一対のスイッチング素子７Ｕと８Ｕ、７Ｖと８Ｖ、７Ｗと８Ｗがオン／オフ制御されるようなゲート制御信号を生成する。
【００３３】
具体的かつ理想的には、Ｕ相、Ｖ相、Ｗ相の各基準位相についてπ／６〜２π／６（ｒａｄ）の範囲と、４π／６〜５π／６（ｒａｄ）の範囲について、高圧側のスイッチング素子をオンするとともに低圧側のスイッチング素子をオフする。また、Ｕ相、Ｖ相、Ｗ相の各基準位相について７π／６〜８π／６（ｒａｄ）の範囲と、１０π／６〜１１π／６（ｒａｄ）の範囲について高圧側のスイッチング素子をオフするとともに低圧側のスイッチング素子をオンする。
【００３４】
このように、各スイッチング素子の内、一相分に対応する一対のスイッチング素子をオンまたはオフの状態に固定し、残り二相分に対応する４つのスイッチング素子のみを、ヒステリシスコンパレータ２４からのゲート制御信号に従ってオン／オフ制御する制御動作を、ここでは二相変調と称する。また、三相各相のスイッチング素子全てをヒステリシスコンパレータ２４からのゲート制御信号に従ってオン／オフ制御する制御動作を三相変調と称する。
【００３５】
変調方式切替部２６は、位相検出部２８において生成された位相θの情報を用いて、この位相θをＵ相の電流指令値の基準位相とし、Ｖ相およびＷ相については、Ｕ相の位相θからそれぞれ２π／３、４π／３（ｒａｄ）遅らせた位相を電流指令値の基準位相とする。そして、各相の電流指令値の正および負のピーク値付近、すなわち各相の電流指令値の基準位相のπ／２を含む所定期間および３π／２（ｒａｄ）を含む所定期間、三相変調期間として、ヒステリシスコンパレータ２４の出力値をゲート制御部２７へ入力して三相変調を行う。この所定期間は、短絡防止時間（デッドタイム）以上、位相がπ／６（ｒａｄ）未満の範囲の期間であり、一相変調が発生しても電流歪が少なく、スイッチング損失ができるだけ少なくなる期間として、すなわち、電流歪およびスイッチング損失に基づいて、実験等で極力小さい期間に決定するのが好ましい。三相変調期間以外の期間は、二相変調制御部２５からのゲート制御信号を出力することにより、いずれかの相のスイッチング素子がオンまたはオフに固定された二相変調を行う。
【００３６】
ゲート制御部２７は、各相に対応する上下一対のスイッチング素子７Ｕと８Ｕ、７Ｖと８Ｖ、７Ｗと８Ｗの短絡防止のためのデッドタイムを保持しており、変調方式切替部２６から出力されるゲート制御信号に対して、短絡防止用のデッドタイムを付加して各スイッチング素子に対してゲート信号を出力する。具体的なデッドタイムの付加方法は、例えばＵ相に対応した一対のスイッチング素子７Ｕ、８Ｕに着目したとき、一方のスイッチング素子７Ｕまたは８Ｕがオンからオフになった場合には、デッドタイムの期間中、他方のスイッチング素子８Ｕまたは７Ｕも強制的にオフとする。Ｖ相、Ｗ相の各スイッチング素子７Ｖと８Ｖ、７Ｗと８Ｗについても同様の動作とする。
【００３７】
特許文献１では、各相の電流指令値の正負のピーク値を含む所定期間（例えば６０度期間）を二相変調期間として、ピーク値を含む相のスイッチング素子をオンまたはオフの状態に固定し、残りの二相のみオン／オフ制御している。ヒステリシス制御方式の動作を説明する図３に示したように、各相の電流指令値のピーク値を含む相は、三相電力変換回路２に加わる直流電圧と三相交流電源６の各相の出力電圧との電圧差ΔＶが小さい相であることからスイッチング回数が少ない期間である。特許文献１に記載されているように、この期間にスイッチング素子をオンまたはオフの状態に固定しても大幅なスイッチング損失の削減は見込めない。
【００３８】
一方本発明では、一相分のスイッチング素子をオンまたはオフの状態に固定する期間は、位相がπ／６〜２π／６、４π／６〜５π／６、７π／６〜８π／６、および１０π／６〜１１π／６の期間である。これらの期間は、各相の電流指令値の正負のピーク値を含む期間よりも電流変化量が大きいので、スイッチング回数が多い期間となる。この実施の形態１では、この期間、スイッチング素子を強制的にオンまたはオフの状態に固定することにより、特許文献１のように、各相の電流指令値の正負のピーク値を含む６０度（π／６ｒａｄ）期間を強制的にオンまたはオフさせるよりも、大幅なスイッチング回数の低減を図ることができ、これに伴いスイッチング損失の低減が可能となる。
【００３９】
このように、二相変調制御部２５では、三相変調の一般的なヒステリシス制御方式の場合と比較して大幅にスイッチング回数を低減するために、二相変調期間は、位相検出部２８から生成された位相θの情報を用いて、位相がπ／６〜２π／６、４π／６〜５π／６、７π／６〜８π／６、および１０π／６〜１１π／６（ｒａｄ）の範囲とする。
【００４０】
また、二相変調方式においては、三相出力電流の和がゼロになることから、ある二相の電流制御ができていれば、三相とも制御が可能となる。
【００４１】
しかし、上記期間において二相変調方式を適用する場合、ある相がピーク値付近で、他相がスイッチングを固定するよう切替えるタイミングにおいて、ピーク値付近以外でのスイッチングが固定されてしまい、最大電圧相のみでのスイッチング、すなわち一相変調に陥ることがある。これは、スイッチング固定相切替時のスイッチング状態および出力電流状態と、最大電圧相のスイッチングが、中間電圧が原因で残りの相に影響して所望とは逆方向の電流が流れることが原因である。これにより、一時的に一相変調となり電流歪が増加することがある。そこで、電流歪を抑制するため、一相変調になる恐れがある期間のみ、三相各相でヒステリシス制御を行う三相変調とする。
【００４２】
図４は、この発明の実施の形態１に係る電力変換装置１の変調方式切替部２６内での変調方式切替方法を示すフローチャートである。なお、図４中の符号Ｓは各処理ステップを意味する。
【００４３】
Ｕ相、Ｖ相、Ｗ相、それぞれにおいて、位相検出部２８より得られた位相がπ／２または３π／２を含む所定期間の位相であれば（Ｓ００１  ＮＯ）、三相変調方式（Ｓ００２）に切替、すなわちヒステリシスコンパレータ２４からのゲート制御信号を出力する。それ以外の期間（Ｓ００１  ＹＥＳ）は二相変調方式（Ｓ００３）を継続、すなわち二相変調制御部２５からのゲート制御信号を出力する。いずれかの相において位相検出部２８より得られた位相がπ／２または３π／２を含む所定の期間三相変調とする。他相の判定も加味すると、π／６、３π／６、５π／６、７π／６、９π／６、１１π／６を含む所定期間三相変調とする。
【００４４】
図５は、本発明の実施の形態１による電力変換装置における、Ｕ相、Ｖ相、Ｗ相の各位相の関係とその場合にスイッチング素子をオン／オフするタイミングと三相変調方式切替期間の関係を示す説明図である。この場合、各相の位相は、前述のように位相検出部２８から生成された位相θの情報を用い、この位相θをＵ相の基準位相とし、Ｖ相およびＷ相の各基準位相は、Ｕ相の位相θからそれぞれ２π／３、４π／３位相を遅らせた位相としている。
【００４５】
以上のように、本発明の実施の形態１による電力変換装置は、いずれかの相がπ／２ｒａｄまたは３π／２ｒａｄを含む所定期間の位相である場合、二相変調方式が困難となる恐れがあるため、ヒステリシス制御を三相変調により行い、各相について、上記の所定期間以外の位相で、かつ、位相がπ／６ｒａｄから２π／６ｒａ、４π／６ｒａｄから５π／６ｒａｄ、７π／６〜８π／６ｒａｄ、および１０π／６〜１１π／６ｒａｄの期間、当該相のアームのスイッチング素子をオンまたはオフに固定して二相変調を行うものである。以上により、電流制御応答の高いヒステリシス制御において、大幅なスイッチング損失の低減と、電流歪低減との両立が実現可能となる。
【００４６】
なお、特許文献２では、搬送波比較方式において、特許文献１と同様、スイッチング損失の低減を目的とし、二相変調方式を採用し、かつ、三角波搬送波の振幅値近傍で三相変調方式に切替えることにより、スイッチング損失の低減と電流歪率の向上を両立している。すなわち、相電圧指令値のゼロクロス付近の期間が三相変調期間となる。この領域におけるスイッチング固定相の切替は、ヒステリシス制御方式においては、電流指令値のピーク値付近ではなく、一相変調になる領域ではない。ヒステリシス制御方式には特許文献２記載の三角波搬送波が無いことから、特許文献２の切替方式はそのまま適用できない。さらに、特許文献１において電流ゼロクロス付近において三相変調に切替える方式に置き換えても、ヒステリシス制御方式においては一相変調となる領域ではないため、電流歪率は変わらず、スイッチング回数が増加するという結果になる。
【００４７】
実施の形態２．
図６は、本発明の実施の形態２による電力変換装置１のヒステリシス制御部１２の構成を示すブロック図である。電力変換装置全体の構成は図１と同じである。実施の形態１では、変調方式を切替える場合、変調方式切替部２６において、位相検出部２８で検出された位相を用いて、二相変調方式が困難となる恐れがあるπ／２、３π／２を含む所定期間、三相変調方式に切替えることにしたが、これに限らず、次のようにしてもよい。
【００４８】
ゲート制御部２７から出力される各相のゲート信号を検出し、一相変調となったことを検出して三相変調に切替える。一相変調検出方法は、例えば、各相のゲート信号を監視し、ある二相以上のゲート信号が所定の期間以上固定されていたことにより検出する。
【００４９】
変調方式切替部２６において、ゲート制御部２７から出力される各相のゲート信号を監視し、ある二相以上のゲート信号が所定の時間以上固定されていたら、一相変調になったと判定して三相変調方式に切替える。すなわち、ヒステリシスコンパレータ２４から出力されるゲート制御信号をゲート制御部に出力する。上記所定の時間を、一相変調最長時間と称し、電流歪率に基づいて、一相変調がこの時間以上継続することを防止、逆に言えば、この時間までは一相変調が継続するのを許容できる最長時間として、実験などから決定する。
【００５０】
図７は、この発明の実施の形態２に係る電力変換装置の変調方式切替部２６内での変調方式切替方法を示すフローチャートである。なお、図７中の符号Ｓは各処理ステップを意味する。以下において、二相変調方式とする場合は、二相変調制御部２５から入力されたゲート制御信号を、変調方式切替部２６からゲート制御部２７に出力する。また三相変調方式とする場合は、ヒステリシスコンパレータ２４から入力されたゲート制御信号を、変調方式切替部２６からゲート制御部２７に出力する。なお、二相変調制御部２５の動作、およびヒステリシスコンパレータ２４の動作は、それぞれ実施の形態１と同じである。
【００５１】
ゲート制御部２７の出力値であるＵ相、Ｖ相、Ｗ相のゲート信号を監視し、それぞれのスイッチングが固定されている時間を得る。Ｕ相ゲート信号固定時間が所定の一相変調最長時間（Ｔｍ）以上（Ｓ１０１  ＹＥＳ）、かつ、Ｖ相ゲート信号固定時間が一相変調最長時間以上（Ｓ１０２  ＹＥＳ）であれば、一相変調であると判定し、三相変調方式に切替える（Ｓ１０３）。Ｖ相ゲート信号固定時間が一相変調最長時間より短ければ（Ｓ１０２  ＮＯ）、二相変調方式（Ｓ１０４）とする。
【００５２】
また、Ｕ相ゲート信号固定時間が一相変調最長時間以上（Ｓ１０１  ＹＥＳ）、かつ、Ｗ相ゲート信号固定時間が一相変調最長時間以上（Ｓ１０５  ＹＥＳ）であれば、一相変調であると判定し、三相変調方式に切替える（Ｓ１０６）。Ｗ相ゲート信号固定時間が一相変調最長時間より短ければ（Ｓ１０５  ＮＯ）、二相変調方式（Ｓ１０７）とする。
【００５３】
Ｕ相ゲート信号固定時間が一相変調最長時間より短く（Ｓ１０１  ＮＯ）、かつ、Ｖ相ゲート信号固定時間が一相変調最長時間以上（Ｓ１０８  ＹＥＳ）、かつ、Ｗ相ゲート信号固定時間が一相変調最長時間以上（Ｓ１０９  ＹＥＳ）のとき、一相変調であると判定し、三相変調方式に切替える（Ｓ１１０）。
【００５４】
Ｕ相ゲート信号固定時間が一相変調最長時間より短く（Ｓ１０１  ＮＯ）、かつ、Ｖ相ゲート信号固定時間も一相変調最長時間より短い（Ｓ１０８  ＮＯ）とき、二相変調方式（Ｓ１１２）とする。
【００５５】
Ｕ相ゲート信号固定時間が一相変調最長時間より短く（Ｓ１０１  ＮＯ）、かつ、Ｖ相ゲート信号固定時間が一相変調最長時間以上（Ｓ１０８  ＹＥＳ）、かつ、Ｗ相ゲート信号固定時間が一相変調最長時間より短い（Ｓ１０９  ＮＯ）とき、二相変調方式（Ｓ１１１）とする。
【００５６】
このように、一相変調を検出することにより、三相変調方式に切替えてもよい。三相変調に切替えた後、二相変調へは、実施の形態１と同様、所定期間後、すなわち、電流歪およびスイッチング損失に基づいて実験等で決定した極力小さい期間後に切替える。上記のように、一相変調を検出することにより制御方式を切替えることにより、必要最低限の期間のみ三相変調に切替えることが可能となる。
【００５７】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、あるいはその構成要件を省略したりすることが可能である。
【符号の説明】
【００５８】
１  電力変換装置、２  三相電力変換回路、３  直流コンデンサ、４  負荷、５  平滑フィルタ、６  三相交流電源、７Ｕ、７Ｖ、７Ｗ、８Ｕ、８Ｖ、８Ｗ  スイッチング素子、９  直流電圧検出器、１０Ｕ、１０Ｖ、１０Ｗ  電圧検出器、１１Ｕ、１１Ｖ、１１Ｗ  電流検出器、１２  ヒステリシス制御部、２４  ヒステリシスコンパレータ、２５  二相変調制御部、２６  変調方式切替部、２７  ゲート制御部、２８  位相検出部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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