(57)【要約】【課題】複数の回路ブロックに異なる種類のクロックを供給するクロック発生手段を有する半導体集積回路において、複数のクロック同士の同調による高周波ノイズや不要輻射を低減した、ＥＭＩ対策回路を提供する。【解決手段】ＥＭＩ対策回路は、基本クロック発生手段と、第１および第２のクロック発生手段と、タイミング変更手段とを備える。第１のクロック発生手段は第１の回路ブロックの動作タイミングを規定する第１のクロックを発生し、第２のクロック発生手段は第２の回路ブロックの動作タイミングを規定する第２のクロックを発生する。タイミング変更手段は、第１のクロックと第２のクロックの変化開始タイミングが同時的となる同調タイミングの前に、第１のクロック又は第２のクロックの立上りタイミングを、基本クロックの所定数だけずらすように変化させる。【選択図】図１
2015015540.tif 000002
【特許請求の範囲】
【請求項１】
異なるクロック信号の供給を受けて、それぞれ異なる動作タイミングで動作する第１の回路ブロックと第２の回路ブロックを含む半導体集積回路において、各クロック信号の同調に伴う高周波ノイズを低減するためのＥＭＩ対策回路であって、
源クロック信号の供給を受けて、基本クロック信号を発生する基本クロック発生手段、
前記基本クロック信号に関連して、前記第１の回路ブロックの動作タイミングを規定するための第１のクロック信号を発生する第１のクロック発生手段、
前記基本クロック信号に関連して、前記第２の回路ブロックの動作タイミングを規定するための第２のクロック信号を発生する第２のクロック発生手段、および
前記第１のクロック信号の変化開始タイミングと前記第２のクロック信号の変化開始タイミングが同時的となる同調タイミングの直前に、第１のクロック信号と前記第２のクロック信号の何れか一方の変化開始タイミングを、前記基本クロック信号の単位で所定数だけずらすように変化させる、タイミング変更手段を備えた、ＥＭＩ対策回路。
【請求項２】
前記タイミング変更手段は、前記第１のクロック信号と前記第２のクロック信号の何れか一方の変化開始タイミングを、前記基本クロック信号の１クロック分以上ずらすように、当該クロック信号に対応する前記第１のクロック発生手段または前記第２のクロック発生手段を制御することを特徴とする、請求項１に記載のＥＭＩ対策回路。
【請求項３】
前記タイミング変更手段は、前記第１のクロック信号と前記第２のクロック信号の何れか一方の変化開始タイミングを、前記基本クロック信号の１クロック以上ずらした後、元に戻すように、当該クロック信号に対応する前記第１のクロック発生手段または前記第２のクロック発生手段を制御することを特徴とする、請求項１に記載のＥＭＩ対策回路。
【請求項４】
前記第１の回路ブロックと前記第２の回路ブロックは、前記基本クロック信号よりも遅い低速のクロック信号によって、その動作が規定されるものであって、
前記第１のクロック発生手段は、前記基本クロック信号を第１の分周比で分周した第１のクロック信号を発生し、
前記第２のクロック発生手段は、前記基本クロック信号を、前記第１の分周比よりも大きな第２の分周比で分周した第２のクロック信号を発生し、
前記タイミング変更手段は、前記第１のクロック信号の変化開始タイミングと前記第２のクロック信号の変化開始タイミングが同時的となることが予測される同調タイミングの直前に、変化開始タイミングをずらすべきクロック信号に対応する前記第１のクロック発生手段または前記第２のクロック発生手段の分周比を増分するように変更した後、元の分周比に戻すように変更することにより、一方のクロック信号の変化開始タイミングを変更して、第１のクロック信号と第２のクロック信号の変化開始タイミングの同調を回避するようにしたことを特徴とする、請求項１ないし請求項３のいずれかに記載のＥＭＩ対策回路。
【請求項５】
前記第１の回路ブロックと前記第２の回路ブロックとは、異なる基本クロック信号に基づく低速のクロック信号によって、その動作が規定されるものであって、
前記基本クロック発生手段は、
第１の源クロック信号の供給を受けて、第１の基本クロック信号を発生する第１の基本クロック信号発生と、
前記第１の源クロック信号とは異なる第２の源クロック信号の供給を受けて第２の基本クロック信号を発生する第２の基本クロック信号発生とを含み、
前記第１のクロック発生手段は、前記第１の基本クロック信号を第１の分周比で分周した周波数の第１のクロック信号を発生する第１の分周手段を含み、
前記第２のクロック発生手段は、前記第２の基本クロック信号を第２の分周比で分周した周波数の第２のクロック信号を発生する第２の分周手段を含み、
前記タイミング変更手段は、
前記第１のクロック信号の変化開始タイミングと前記第２のクロック信号の変化開始タイミングが同時的となる同調タイミングを検出する同調タイミング検出部と、
前記同調タイミング検出部が同調タイミングを検出したことに応じて、前記第１のクロック信号の変化開始タイミングを、前記第１の基本クロック信号の単位で所定数だけずらすように、前記第１のクロック発生手段を制御するタイミング制御部を含む、請求項１に記載のＥＭＩ対策回路。
【請求項６】
前記同調タイミング検出部は、
前記第１のクロック信号のエッジを検出する第１のエッジ検出部と、
前記第２のクロック信号のエッジを検出する第２のエッジ検出部と、
前記第１のエッジ検出部によって検出された第１のクロック信号のエッジと前記第２のエッジ検出部によって検出された第２のクロック信号のエッジとの位相差を検出するエッジ差分検出部とを含み、
前記タイミング制御部は、前記エッジ差分検出部の検出出力に基づいて、前記第１の分周手段の分周動作を制御することを特徴とする、請求項５に記載のＥＭＩ対策回路。
【請求項７】
前記第１の回路ブロックは、前記基本クロック信号に同期した前記第１のクロック信号の供給を受けて高速で動作し、
前記第２の回路ブロックは、前記基本クロック信号に同期した前記第２のクロック信号の供給を受けて高速で動作し、
前記タイミング変更手段は、前記第１のクロック発生手段または第２のクロック発生手段の一方のクロック信号の変化開始タイミングを前記基本クロック信号の少なくとも１クロック期間だけずらすように変化させ、
それによって、前記第１の回路ブロックと前記第２の回路ブロックの動作開始タイミングの周期を前記基本クロック信号の少なくとも１クロック期間だけずらして、第１の回路ブロックと第２の回路ブロックの同時動作を回避するようにしたことを特徴とする、請求項１に記載のＥＭＩ対策回路。
【請求項８】
前記タイミング変更手段は、前記第１のクロック発生手段または第２のクロック発生手段から発生される一方のクロック信号を所定クロック期間だけマスクして出力するマスキング回路を含む、請求項７に記載のＥＭＩ対策回路。
【請求項９】
異なるクロック信号の供給を受けて、それぞれ異なる動作タイミングで動作する第１の回路ブロックと第２の回路ブロックを含む半導体集積回路において、各クロック信号の同調に伴う高周波ノイズを低減するためのＥＭＩ対策回路であって、
源クロック信号の供給を受けて、第１の高速クロック信号を発生する第１の高速クロック発生手段、および
源クロック信号の供給を受けて、第２の高速クロック信号を発生する第２の高速クロック発生手段を備え、
前記第１の回路ブロックは、前記第１の高速クロック信号の供給を受けて高速で動作し、
前記第２の回路ブロックは、前記第２の高速クロック信号の供給を受けて高速で動作するものであって、
さらに、前記第１の高速クロック信号の変化開始タイミングと前記第２の高速クロック信号の変化開始タイミングが同時的となる同調タイミングの直前に、第１の高速クロック信号と前記第２の高速クロック信号の何れか一方の変化開始タイミングを、所定クロック数だけずらすように変化させる、タイミング変更手段を備え、
前記タイミング変更手段は、前記第１の高速クロック発生手段または第２の高速クロック発生手段の一方の高速クロック信号の発生を少なくとも１クロック期間だけずらせるように変化させ、
それによって、前記第１の回路ブロックと前記第２の回路ブロックの動作開始タイミングを前記一方の高速クロック信号の少なくとも１クロック期間だけずらすようにして、第１の回路ブロックと第２の回路ブロックの同時動作を回避するようにしたことを特徴とする、ＥＭＩ対策回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＥＭＩ対策回路に関し、特に例えばそれぞれが異なる種類のクロック信号を用いて動作タイミングを規定される複数の回路ブロックを有する半導体集積回路において、各クロック信号の同調による高周波ノイズを低減した、ＥＭＩ対策回路に関する。
【背景技術】
【０００２】
従来、複数の回路ブロックがそれぞれ異なる種類のクロック信号を用いて動作タイミングを規定されるものとして、図１５に示す回路ブロックとクロック発生回路を１チップ化した半導体集積回路が知られている。
この半導体集積回路において、クロック発生回路１は、源クロック信号を受けて高速クロック（又は基本クロック）信号を発生する高速クロック（又は基本クロック）発生回路２と、低速クロック発生回路の一例の分周回路４から構成される。高速クロック発生回路２は、源クロック信号と同じ周波数（ｆ）のパルスを発生する発振回路２ａと、発振回路２ａの出力を所定の整数倍又は逓倍（ｎ）した高速クロック信号ＭＡＩＮ−ＣＬＫ（周波数＝ｎ×ｆ）を発生する逓倍回路２ｂを含む。
逓倍回路２ｂによって発生された高速クロック信号ＭＡＩＮ−ＣＬＫは、高速動作する回路ブロック５に供給されて、回路ブロック５の動作タイミング（又は動作期間）を規定する。ここで、回路ブロック５は、ＣＰＵ等の演算処理手段やＣＰＵ周辺回路やレジスタ等を含む高速動作回路ブロックであって、高速クロック信号の正パルス期間毎に、所望の演算処理等の動作を行うものである。
【０００３】
また、高速クロック信号ＭＡＩＮ−ＣＬＫは、基本クロック信号として分周回路４のクロック入力端子に入力される。分周回路４は、高速クロック信号を複数の分周比で分周した複数種類の低速クロック信号を発生するものである。例えば、半導体集積回路が、低速で動作する回路ブロックとして、２つの回路ブロック６Ａ，６Ｂを有する場合では、分周回路４は第１の分周比（ｍ１）で分周した第１の低速クロック信号（周波数＝ｎ×ｆ／ｍ１）を発生して、回路ブロック６Ａに供給すると同時に、第１の分周比とは異なる第２の分周比（ｍ２）で分周した第２の低速クロック信号（周波数＝ｎ×ｆ／ｍ２）を発生して回路ブロック６Ｂに供給する。
ここで、低速クロック信号によって動作期間を規定される回路ブロック６Ａ，６Ｂとしては、ＣＰＵ等のような高速の演算処理を必要としない回路素子、例えばメモリや画像処理回路や通信制御回路等である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−４２４８号公報（図１）
【０００５】
特許文献１は、回路ブロックの動作タイミングを指定するための複数種類のクロック信号の同調に起因して、複数の回路ブロックの動作開始タイミングが同時となるのを防止する目的で、遅延測定回路（２４−１，２４−２）と，遅延調整回路（１６−１，１６−２）と，位相差測定回路（２６−１，２６−２）と，位相制御回路（１８）とを備え、第１のクロック信号と第２のクロック信号の位相差を検出して、一方のクロック信号の１サイクル期間の範囲内で、位相を何段階かに遅延させて、ジッタが最小となるように遅延量を制御するものである。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１５に示す半導体集積回路は、低速で動作する回路ブロック６Ａ，６Ｂに供給される第１の低速クロック信号と第２の低速クロック信号のそれぞれの変化開始タイミング（パルスの立上り時）が、周期的に同調することに起因して、各回路ブロック６Ａ，６Ｂの動作開始時に瞬間的に大きな電流が流れて、高周波ノイズが発生する。この高周波ノイズがＥＭＩ（「Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ」の略；電磁妨害波又は不要輻射ともいう）の発生の原因となることが知られている。高周波ノイズやＥＭＩノイズは、周辺の電子機器に悪影響を及ぼすため、電磁波妨害規制（ＦＣＣ）の対象となっている。
上記のような半導体集積回路を用いた情報処理装置又は画像処理装置等の電子機器においては、半導体集積回路から発生するＥＭＩが他の電子機器の不要輻射の原因ともなる。
このような高周波ノイズによる影響を防止する技術として、特許文献１の技術が知られている。
【０００７】
しかし、特許文献１の技術は、２種類のクロック信号の位相差を検出する回路と、位相差を制御するように遅延量を制御する回路のジッタ低減のための回路構成が非常に複雑になっていた。また、このようなジッタ低減回路が複雑な回路構成であると、同じチップ面積に形成できる本来必要とする回路ブロックの専有面積に制約を受けることになる。一方、同じ専有面積の回路ブロックを形成するためには、半導体集積回路のチップサイズを大きくする必要が生じ、半導体集積回路のコストアップとなり、高価となる。
【０００８】
それゆえに、この発明の主たる目的は、所望の機能を行う複数の回路ブロックと各回路ブロックに異なる種類のクロック信号を供給するクロック発生回路が共通のチップに形成される半導体集積回路において、複数種類のクロック信号同士の同調による高周波ノイズを低減し、不要輻射を低減した、ＥＭＩ対策回路を提供することである。
【０００９】
この発明の他の目的は、複数種類のクロック信号に同期して変化する同時スイッチングノイズを分散させることにより、半導体集積回路自体又は当該半導体集積回路を用いた電子機器から発生する不要輻射を低減した、ＥＭＩ対策回路を提供することである。
この発明のその他の目的は、高周波ノイズを低減するための回路構成が極めて簡単で、クロックマージンの減少もない、ＥＭＩ対策回路を提供することである。
【課題を解決するための手段】
【００１０】
第１の発明（請求項１に係る発明）は、異なるクロック信号の供給を受けて、それぞれ異なる動作タイミングで動作する少なくとも第１の回路ブロックと第２の回路ブロックを含む半導体集積回路において、各クロック信号の同調に伴う高周波ノイズを低減するためのＥＭＩ対策回路であって、基本クロック発生手段と、第１のクロック発生手段と、第２のクロック発生手段と、タイミング変更手段とを備える。
ここで、第１の回路ブロックおよび第２の回路ブロックは、半導体集積回路が本来的に要求される機能、例えば情報処理，画像処理，情報記憶，通信制御等の各種機能を実現するための機能を有するものであり、その動作タイミングがクロック信号によって規定される。
基本クロック発生手段は、源クロック信号（ｆ）の供給を受けて、基本クロック信号を発生する。第１のクロック発生手段は、基本クロック信号に関連（又は同期）して、第１の回路ブロックの動作タイミングを規定するための第１のクロック信号を発生する。第２のクロック発生手段は、基本クロック信号に関連（又は同期）して、第２の回路ブロックの動作タイミングを規定するための第２のクロック信号を発生する。
タイミング変更手段は、第１のクロック信号の変化開始タイミングと第２のクロック信号の変化開始タイミング（例えば、立上りタイミング）が同時的となる同調タイミングの直前に、第１のクロック信号と第２のクロック信号の何れか一方の変化開始タイミングを、基本クロック信号の単位で所定数だけずらす（又は飛ばす）ように変化させる。
【００１１】
第１の発明によれば、複数種類のクロック信号同士の同調による高周波ノイズを低減し、不要輻射を低減した、ＥＭＩ対策回路が得られる。
【００１２】
第２の発明は、第１の発明において、タイミング変更手段が、第１のクロック信号と第２のクロック信号の何れか一方の変化開始タイミングを、基本クロック信号の１クロック分以上ずらすように、当該クロック信号に対応する第１のクロック発生手段または第２のクロック発生手段を制御することを特徴とする。
【００１３】
第３の発明は、第１の発明において、タイミング変更手段が、第１のクロック信号と第２のクロック信号の何れか一方の変化開始タイミングを、基本クロック信号の１クロック分以上だけずらした後、元に戻すように、当該クロック信号に対応する第１のクロック発生手段または第２のクロック発生手段を制御するものである。
【００１４】
第４の発明は、第１の発明ないし第３の発明において、第１の回路ブロックと第２の回路ブロックは、基本クロック信号よりも遅い低速のクロック信号によって、その動作が規定されるものである。
第１のクロック発生手段は、基本クロック信号を第１の分周比で分周した第１のクロック信号を発生する。第２のクロック発生手段は、基本クロック信号を、第１の分周比よりも大きな第２の分周比で分周した第２のクロック信号を発生する。
タイミング変更手段は、第１のクロック信号の変化開始タイミングと第２のクロック信号の変化開始タイミングが同時的となることが予測される同調タイミングの直前に、変化開始タイミングをずらすべきクロック信号に対応する第１のクロック発生手段または第２のクロック発生手段の分周比を増分するように変更した後、元の分周比に戻すように変更する。それによって、一方のクロック信号の変化開始タイミングを変更して、第１のクロック信号と第２のクロック信号の変化開始タイミングの同調を回避している。
第４の発明によれば、２つの回路ブロックが低速の同期型に適したＥＭＩ対策回路が得られる。
【００１５】
第５の発明は、第１の発明において、第１の回路ブロックと第２の回路ブロックとが、異なる基本クロック信号に基づく低速のクロック信号によって、その動作が規定されるものである。
そして、基本クロック発生手段は、第１の源クロック信号（ｆ１）の供給を受けて、第１の基本クロック信号を発生する第１の基本クロック信号発生と、第１の源クロック信号（ｆ１）とは異なる第２の源クロック信号（ｆ２）の供給を受けて第２の基本クロック信号を発生する第２の基本クロック信号発生とを含む。
第１のクロック発生手段は、第１の基本クロック信号を第１の分周比で分周した第１のクロック信号を発生する第１の分周手段を含む。第２のクロック発生手段は、第２の基本クロック信号を、第２の分周比で分周した第２のクロック信号を発生する第２の分周手段を含む。
タイミング変更手段は、同調タイミング検出部と、タイミング制御部を含む。同調タイミング検出部は、第１のクロック信号の変化開始タイミングと第２のクロック信号の変化開始タイミングが同時的となる同調タイミングを検出する。タイミング制御部は、同調タイミング検出部が同調タイミングを検出したことに応じて、第１のクロック信号の変化開始タイミングを、第１の基本クロック信号の所定数だけずらすように、第１のクロック発生手段を制御する。
第５の発明によれば、２つの回路ブロックのうち、一方が低速動作の同期型、他方が低速動作の非同期型に適した、ＥＭＩ対策回路が得られる。
【００１６】
第６の発明は、第５の発明において、同調タイミング検出部が、第１のクロック信号のエッジを検出する第１のエッジ検出部と、第２のクロック信号のエッジを検出する第２のエッジ検出部と、第１のエッジ検出部によって検出された第１のクロック信号のエッジと第２のエッジ検出部によって検出された第２のクロック信号のエッジとの位相差を検出するエッジ差分検出部とを含む。
タイミング制御部は、エッジ差分検出部の検出出力に基づいて、第１の分周手段の分周動作を制御することを特徴とする。
【００１７】
第７の発明は、第１の発明において、第１の回路ブロックが基本クロック信号に同期した第１のクロック信号の供給を受けて高速で動作し、第２の回路ブロックが基本クロック信号に同期した第２のクロック信号の供給を受けて高速で動作する。
そして、タイミング変更手段は、第１のクロック発生手段または第２のクロック発生手段の一方のクロック信号の変化開始タイミングを基本クロック信号の少なくとも１クロック期間だけずらせるように変化させる。それによって、第１の回路ブロックと第２の回路ブロックの動作開始タイミングの周期を基本クロック信号の少なくとも１クロック期間だけずらすようにして、第１の回路ブロックと第２の回路ブロックの同時動作を回避する。
第７の発明によれば、２つの回路ブロックが高速動作する用途に適したＥＭＩ対策回路が得られる。
【００１８】
第８の発明は、第７の発明において、タイミング変更手段は、第１のクロック発生手段または第２のクロック発生手段の一方のクロック信号を所定クロック期間だけマスクして、変化開始タイミングをずらせて出力するマスキング回路を含む。
それによって、第１の回路ブロックと第２の回路ブロックの動作開始タイミングを高速クロック信号の少なくとも１クロック期間だけずらせて、第１の回路ブロックと第２の回路ブロックの同時動作を回避する。
【００１９】
第９の発明は、異なるクロック信号の供給を受けて、それぞれ異なる動作タイミングで動作する第１の回路ブロックと第２の回路ブロックを含む半導体集積回路において、各クロック信号の同調に伴う高周波ノイズを低減するためのＥＭＩ対策回路であって、第１の高速クロック発生手段と、第２の高速クロック発生手段と、タイミング変更手段とを備える。
第１の高速クロック発生手段は、源クロック信号の供給を受けて、第１の高速クロック信号を発生する。第２の高速クロック発生手段は、源クロック信号の供給を受けて、第２の高速クロック信号を発生する。
第１の回路ブロックは第１の高速クロック信号の供給を受けて高速で動作し、第２の回路ブロックは第２の高速クロック信号の供給を受けて高速で動作する。
タイミング変更手段は、第１の高速クロック信号の変化開始タイミングと第２の高速クロック信号の変化開始タイミングが同時的となる同調タイミングの直前に、第１の高速クロック信号と第２の高速クロック信号の何れか一方の発生を、一方の高速クロック信号の所定クロック数だけずらすように変化させる。
それによって、第１の回路ブロックと第２の回路ブロックの動作開始タイミングの周期を一方の高速クロック信号の単位で少なくとも１クロック期間だけずらすようにして、第１の回路ブロックと第２の回路ブロックの同時動作を回避させる。
第９の発明によれば、２つの回路ブロックが高速動作する用途に適したＥＭＩ対策回路が得られる。
【発明の効果】
【００２０】
この発明によれば、半導体集積回路又は当該半導体集積回路を用いた電子機器から発生する不要輻射を低減した、ＥＭＩ対策回路が得られる。
また、複数種類のクロック信号に同期して変化する同時スイッチングノイズを分散させることにより、半導体集積回路から発生する不要輻射を低減することができる。そして、この半導体集積回路を用いた電子機器から発生する不要輻射を低減することができる。
さらに、高周波ノイズを低減するための回路構成が極めて簡単で、クロックマージンの減少も生じないという効果もある。
【図面の簡単な説明】
【００２１】
【図１】この発明の一実施例のＥＭＩ対策回路のブロック図である。
【図２】図１の実施例の分周カウンタ回路の詳細な回路図である。
【図３】図１の実施例の動作原理を説明するためのタイミングチャートである。
【図４】ピーク成分の分散処理をしない場合（通常処理）を説明するためのタイミングチャートである。
【図５】ピーク成分の分散処理をした場合（分周比を変更する場合）を説明するためのタイミングチャートである。
【図６】図１の実施例において、タイミングへの影響として、クロックマージンが減らないことを説明するためのタイミングチャートである。
【図７】この発明の他の実施例のＥＭＩ対策回路のブロック図である。
【図８】図７の実施例のクロックモニタ部の詳細な回路図である。
【図９】図７の実施例の動作を説明するためのタイミングチャートであり、特に低速クロックＣＬＫ−ＡＳが低速クロックＣＬＫ−Ｓよりも１％進んだ「ケース２」においてｕｐ制御すべきタイミングに達する前の状態を示す。
【図１０】図７の実施例の動作を説明するためのタイミングチャートであり、特に「ケース２」においてｕｐ制御する状態を示す。
【図１１】図７の実施例の動作を説明するためのタイミングチャートであり、特に低速クロックＣＬＫ−ＡＳが低速クロックＣＬＫ−Ｓよりも１％遅れた「ケース３」においてｄｏｗｎ制御する状態を示す。
【図１２】この発明のその他の実施例のＥＭＩ対策回路のブロック図である。
【図１３】図１２の制御イネーブル生成部５２ａ（５２ｂ）および制御部５３ａ（５３ｂ）の詳細な回路図である。
【図１４】図１２及び図１３の実施例の動作を説明するためのタイミングチャートである。
【図１５】従来のクロック発生回路のブロック図である。
【発明を実施するための形態】
【００２２】
（実施例１）
図１はこの発明の一実施例のＥＭＩ対策回路のブロック図であり、特に共通の源クロックに基づいてクロック信号を発生する同期処理の例を示す。次に、図１の実施例の構成を説明する。
この実施例のＥＭＩ対策回路は、クロック発生回路１０Ａと、回路ブロック５と、回路ブロック６Ａ，６Ｂとから構成され、これらの各回路（１０Ａ，５，６Ａ，６Ｂ）が１つの半導体集積回路のチップ上に形成（又は集積）される。
【００２３】
ここで、回路ブロック５および／または回路ブロック６Ａ，６Ｂは、半導体集積回路が本来的に要求される機能、例えば情報処理，画像処理，情報記憶，通信制御等の各種所望の機能を実現するための機能を有する回路ブロックであり、その動作タイミングが供給されるクロック信号によって規定される。
【００２４】
具体的には、回路ブロック５は、ＣＰＵ等の演算処理手段やＣＰＵ周辺回路やレジスタ等を含む高速で動作する回路であって、高速クロック信号（これを基本クロック信号ともいう。以下「基本クロック」と略称する）ＭＡＩＮ−ＣＬＫによってその動作タイミングが規定される。すなわち、回路ブロック５は、基本クロックＭＡＩＮ−ＣＬＫの正パルス期間毎に、所望の演算処理等の動作を高速で行うものである。
【００２５】
回路ブロック６Ａ，６Ｂは、回路ブロック５（ＣＰＵ等）のような高速の演算処理を必要としない、例えば記憶部（メモリ）や画像処理回路や通信制御回路等であり、異なる種類の低速クロック信号（以下「低速クロック」と略称する）ＣＬＫ−Ｓ１，ＣＬＫ−Ｓ２によってその動作タイミングが規定される。この回路ブロック６Ａ，６Ｂは、同じ源クロック信号（周波数ｆ）に基づいて生成された異なる種類（例えば異なる周波数）の低速クロックＣＬＫ−Ｓ１，ＣＬＫ−Ｓ２によってその動作タイミングを規定される。すなわち、回路ブロック６Ａは、低速クロックＣＬＫ−Ｓ１のハイエッジ（正パルスの立上り、以下「Ｈエッジ」と略称）から動作を開始し、当該ＣＬＫ−Ｓ１に同期して所望の動作を低速で行うものである。また、回路ブロック６Ｂは、低速クロックＣＬＫ−Ｓ２のＨエッジから動作を開始し、当該ＣＬＫ−Ｓ２に同期して所望の動作を低速で行うものである。
図１の実施例では、回路ブロック６Ａ，６Ｂの動作タイミングを規定するための低速クロックＣＬＫ−Ｓ１，ＣＬＫ−Ｓ２を生成する基となる源クロック信号（ｆ）が共通するものであり、同期回路の例を示す。
【００２６】
クロック発生回路１０Ａは、高速クロック発生回路１１と、変更値レジスタ１４と、低速クロック発生回路（又は分周回路）２０とから構成される。
高速クロック発生回路１１は、発振回路１２と逓倍回路１３を含む。発振回路１２は、源クロック信号と同じ周波数（ｆ）のパルス（例えば、デューティー比が所定のパルス）を発生するものである。逓倍回路１３は、発振回路１２の出力パルスを所定の整数倍又は逓倍（ｎ）した周波数（ｎ×ｆ）の基本クロック信号（又は高速クロック信号）ＭＡＩＮ−ＣＬＫを発生する。
【００２７】
低速クロック発生回路２０は、分周比の異なる少なくとも２つの分周カウンタ２０ａ，分周カウンタ２０ｂを含む。分周カウンタ２０ａは、基本クロックＭＡＩＮ−ＣＬＫを変更値レジスタ１４に設定された分周比（ｍ１）で分周するカウンタであり、変更値レジスタ１４の設定値を一時的に変更することにより、分周比を変更できるものである。例えば、変更値レジスタ１４に分周比「ｍ１＝４」が設定されているとき、分周カウンタ２０ａは基本クロックＭＡＩＮ−ＣＬＫを１／４に分周した周波数「ｎ×ｆ／４」の低速クロックＣＬＫ−Ｓ１を発生して、回路ブロック６Ａに供給する。
一方、分周カウンタ２０ｂは、基本クロックＭＡＩＮ−ＣＬＫを設定値レジスタ（図示せず；図２の２２に対応）に設定された分周比（ｍ２）で分周するカウンタである。例えば、設定値レジスタ（図示せず）に分周比「ｍ２＝８」が設定されているとき、分周カウンタ２０ｂは基本クロックＭＡＩＮ−ＣＬＫを１／８に分周した周波数「ｎ×ｆ／８」の低速クロックＣＬＫ−Ｓ２を発生して、回路ブロック６Ｂに供給する。
【００２８】
ところで、図１の実施例のように、低速で動作する回路ブロックが２つあり、それらに対応する分周カウンタが２つの場合は、何れか一方の分周カウンタの分周比を変更可能に構成すれば足りる。図１では、周波数の高い低速クロックＣＬＫ−Ｓ１を発生するための分周カウンタ２０ａが、分周比を一時的に変更する場合を示す。
なお、低速で動作する回路ブロックが３つ以上ある場合は、何れか１つの回路ブロック（例えば、最も周波数の低いもの）を除く他の回路ブロック用の低速クロックを発生する分周カウンタの分周比を可変設定できるように構成すればよい。
【００２９】
分周カウンタ２０ａの分周比の変更制御（又は可変設定）は、図２に示す詳細回路によって実現される。
図２は分周カウンタ２０ａの詳細な回路図である。図２において、分周カウンタ２０ａは、カウンタ２１と、分周比をストアする設定値レジスタ２２と、比較器２３と、トグル・フリップフロップ（以下「トグルＦＦ」と略称）２４とから構成される。これらのカウンタ２１，設定値レジスタ２２及び比較器２３がタイミング変更手段として働く。
この分周カウンタ２０ａは、基本クロックＭＡＩＮ−ＣＬＫを１／２に分周した後、さらに１／２に分周することによって、結果的に１／４に分周するものである。すなわち、分周カウンタ２０ａは、基本クロックＭＡＩＮ−ＣＬＫの４クロックにつき、１つの低速クロックＣＬＫ−Ｓ１を発生する。
【００３０】
具体的には、カウンタ２１は、基本クロックＭＡＩＮ−ＣＬＫが供給される毎にその計数値を歩進するものであって、その計数値（通常は１〜２、変更時は１〜３）を比較器２３の一方入力端に与える。設定値レジスタ２２は、通常状態において、設定値「２」をストアしておき、その設定値「２」を比較器２３の他方入力端に与える。また、設定値レジスタ２２は、変更イネーブル信号が入力されたタイミングにおいて、変更値レジスタ１４にストアされている変更値「３」（通常状態における設定値「２」に、所定値の一例の「１」だけ増分した値）を読み込んで、比較器２３の他方入力端へ与える。そして、設定値レジスタ２２は、比較器２３から「変更後の一致」の出力が与えられたとき、変更値「３」をクリアして、元々設定されている通常状態の設定値「２」を再び比較器２３に与えて、設定値を元に戻す処理を行う。
なお、変更値として、所定値「１」だけ増分する場合を説明するが、この所定値は「２」以上の整数としてもよい。
【００３１】
比較器２３は、設定値レジスタ２２から入力される設定値（通常状態は「２」、分周比を変更すべきタイミングのときは「３」）とカウンタ２１の計数値とを比較し、両者が一致したときに一致検出信号を発生する。この一致検出信号がトグルＦＦ２４のイネーブル入力として与えられるとともに、カウンタ２１のリセット信号として与えられる。また、比較器２３は、変更後の一致（すなわち、カウンタ２１の計数値が３の状態）を検出したとき、変更クリア信号を発生して、設定値レジスタ２２に与えることにより、変更値「３」をクリアする。これによって、設定値レジスタ２２の設定値が元の通常状態の値「２」に戻される。
【００３２】
トグルＦＦ２４は、比較器２３の一致検出信号（Ｈレベル）が入力端子（Ｅ）に入力されているときに、トリガ入力端子（Ｔ）に入力される基本クロックＭＡＩＮ−ＣＬＫの立上りでその出力レベルを反転することにより、一致検出信号の２パルス毎に１つのパルスを出力して、低速クロックＣＬＫ−Ｓ１を発生する。すなわち、カウンタ２１と比較器２３が協同して基本クロックＭＡＩＮ−ＣＬＫを１／２に分周した一致検出出力を発生するとともに、トグルＦＦ２４が比較器２３の一致検出信号を１／２に分周することにより、結果的に分周カウンタ２０ａが基本クロックＭＡＩＮ−ＣＬＫを１／４に分周した低速クロックＣＬＫ−Ｓ１を発生するものである。
【００３３】
他方の分周カウンタ２０ｂは、変更値レジスタ１４を必要とせず、比較器２３が「変更後一致検出信号」を出力しない点を除いて、分周カウンタ２０ａと同様に構成される。但し、分周カウンタ２０ｂの設定値レジスタが「４」を固定的に設定しておくことにより、分周カウンタ２０ｂに含まれるカウンタと比較器が基本クロックを１／４に分周し、かつ分周カウンタ２０ｂのトグルＦＦがさらに１／２に分周することによって、分周カウンタ２０ｂの全体として基本クロックＭＡＩＮ−ＣＬＫを１／８に分周するものである。
なお、分周カウンタ２０ｂは、固定的に１／８に分周する一般的な分周カウンタ、例えば基本クロックＭＡＩＮ−ＣＬＫの入力毎にその計数値を歩進して、計数値１〜４の期間にハイレベル（又は正パルス、以下「Ｈレベル」と略称）、計数値５〜８の期間にローレベル（又は負パルス、以下「Ｌレベル」と略称）を発生し、１〜８の計数を循環的に繰り返すような、リングカウンタを用いてもよい。
【００３４】
図３は、実施例１の動作を説明するためのタイミングチャートである。次に、図１ないし図３を参照して、低速クロック発生回路２０の具体的な動作とともに、実施例１の動作原理を説明する。
高速クロック発生回路１１は、源クロックに基づいて基本クロックＭＡＩＮ−ＣＬＫ（図３（ａ）参照）を発生して、高速動作を規定するためのクロック信号として、回路ブロック５に供給する。また、基本クロックＭＡＩＮ−ＣＬＫが分周カウンタ２０ａ，２０ｂに入力される。
【００３５】
分周カウンタ２０ａに含まれるカウンタ２１は、基本クロックＭＡＩＮ−ＣＬＫが入力される毎にその計数値を歩進して、その計数値（通常状態は１〜２の繰り返し、変更時は１〜３；その計数値の状態を図３（ｇ）に示す）を比較器２３の一方入力端に与える。比較器２３の他方入力端には、設定値レジスタ２２に設定されている設定値（図３（ｆ）に示す値、例えば通常状態のとき「２」、変更処理時「３」）が入力される。
通常状態では、変更トリガ（図３（ｂ）参照）が与えられないので、設定値「２」とされ、カウンタ２１は基本クロックＭＡＩＮ−ＣＬＫの入力毎にその計数値を「１→２→１→２」と繰り返す（図３（ｇ）参照）。比較器２３は、カウンタ２１の計数値が「２」になる毎に、Ｈレベルの一致検出信号（図３（ｈ））を発生する。この一致検出信号は、基本クロックＭＡＩＮ−ＣＬＫを１／２に分周したクロックとなる。
そして、トグルＦＦ２４は、一致検出信号のＨレベルのときに、基本クロックＭＡＩＮ−ＣＬＫの入力を受ける毎に、その出力レベルを反転して、一致検出信号を１／２に分周したクロックを発生する。すなわち、トグルＦＦ２４が出力するクロックは、結果的に基本クロックＭＡＩＮ−ＣＬＫを１／４に分周した低速クロックＣＬＫ−Ｓ１（図３（ｉ））となる。
【００３６】
一方、通常状態とは異なる分周比に変更する場合は、回路ブロック５に含まれるＣＰＵ等から変更トリガ信号（図３（ｂ））が供給されるとともに、変更イネーブル信号（図３（ｄ））が供給される。応じて、変更値レジスタ１４にストアされている変更値（図３（ｃ）に示す「３」）が設定値レジスタ２２にストアされる。また、変更イネーブル信号の与えられた直後に、変更値（３）が比較器２３に入力される。
このとき、比較器２３は、カウンタ２１の計数値が「３」になるまで一致検出信号を出力しないので、通常状態よりも基本クロックＭＡＩＮ−ＣＬＫの１クロック分だけ遅れたタイミングで一致検出信号を発生する。すなわち、基本クロックＭＡＩＮ−ＣＬＫを１／３に分周するまでの１クロック期間だけずらした（又は飛ばした）タイミクングで、一致検出信号が出力されることになる。
同時に、比較器２３が「変更後一致」を検出して変更クリア信号（図３（ｅ））を発生し、設定値レジスタ２２にストアされる設定値を元に戻すように指示する。応じて、比較器２３へ入力される設定値が元の設定値「２」に戻されるため、以後、カウンタ２１と比較器２３の協同作用により、分周比が２とされる。これによって、トグルＦＦ２４は、変更イネーブルの入力直後に基本クロックＭＡＩＮ−ＣＬＫの５クロックに１つの低速クロックを発生した後で、通常状態の４クロックに１つの低速クロックを発生する。
このようにして、分周比が「２→３→２」と一時的に切換えられる（図３（ｇ）及び図３（ｉ）の変更クロックを参照）。
これによって、通常状態の場合は、低速クロックＣＬＫ−Ｓ１が図３（ｉ）に示すＴ１，Ｔ２，Ｔ３，Ｔ４・・・のタイミングで立上り時を変化するが、変更イネーブルのあった次のサイクルでは、分周比が一時的に増分されるため、その次のサイクルにおける元々のタイミングＴ３よりも高速クロック１つ分遅れたＴ３´のタイミングで立上るように、変化開始タイミングが変更される。
【００３７】
ここで、分周カウンタ２０ａによる分周比の変更処理を一度行えば、分周カウンタ２０ａの発生する低速クロックＣＬＫ−Ｓ１の変化開始タイミング（例えば、正論理の場合は「立上り」、負論理の場合は「立下り」）が、分周カウンタ２０ｂの発生する低速クロックＣＬＫ−Ｓ２の変化開始タイミングと一致することはない。
これによって、異なる種類の低速クロックＣＬＫ−Ｓ１，ＣＬＫ−Ｓ２が同時に変化開始（例えば立上り）することによる高周波ノイズの発生を防止することができる。
【００３８】
次に、実施例１のＥＭＩ対策回路が高周波ノイズの発生を防止できる理由を、図４及び図５を参照して説明する。
図４は、ピーク成分の分散処理をしない（設定値が通常の値の）場合に、高周波ノイズが発生する理由を説明するためのタイミングチャートである。
【００３９】
通常状態の場合、図４に示すように、低速クロックＣＬＫ−Ｓ１が定常的に基本クロックＭＡＩＮ−ＣＬＫ（図４（ａ））を１／４に分周したクロック信号である。すなわち、分周カウンタ２０ａ（具体的にはトグルＦＦ２４）からは、基本クロックの４クロックに付き１つの低速クロックが発生される（図４（ｉ−１）、後述の図５（ｉ−１）も同様）。この低速クロックＣＬＫ−Ｓ１に同期して、回路ブロック６Ａが所望の動作を実行する。
そして、回路ブロック６Ａの動作（又は処理）結果の出力（ＤＡＴ−Ｓ１）期間は、図４（ｊ）に示すようになる。このとき、低速クロックＣＬＫ−Ｓ１の変更開始タイミング（立上りの瞬時）において、図４（ｍ−１）に示すようなピーク成分が発生する。
【００４０】
一方、低速クロックＣＬＫ−Ｓ２は、基本クロックＭＡＩＮ−ＣＬＫを１／８に分周したものなので、基本クロックの８クロックに付き１つの低速クロックとして発生される（図４（ｋ））。この低速クロックＣＬＫ−Ｓ２に同期して、回路ブロック６Ｂが所望の動作を実行する。
そして、回路ブロック６Ｂの動作結果の出力（ＤＡＴ−Ｓ２）期間は、図４（ｌ）に示すようになる。このとき、低速クロックＣＬＫ−Ｓ１の変更開始タイミング（立上りの瞬時、図３（ｉ）のＴ１，Ｔ２，Ｔ３，Ｔ４の時点）には、図４（ｍ−１）に示すようなピーク成分が発生する。
【００４１】
しかし、低速クロックＣＬＫ−Ｓ１の立上りタイミングでありかつ低速クロックＣＬＫ−Ｓ２の立下りタイミングのときは、２つの低速クロックが同時に変化の開始をしないため、図４（ｍ１）のＴ２時点に示すような単一信号時の変化であり、２種類の低速クロックの同時変化による弊害が生じることもない。
【００４２】
ところが、低速クロックＣＬＫ−Ｓ１は、低速クロックＣＬＫ−Ｓ２の２倍の周波数であるため、その変化開始タイミング（立上り）が２サイクル毎に、低速クロックＣＬＫ−Ｓ２の変化開始タイミングと一致することになる。
すなわち、低速クロックＣＬＫ−Ｓ１と低速クロックＣＬＫ−Ｓ２の変化開始タイミングが、低速クロックＣＬＫ−Ｓ１の２サイクルに１回だけ同時に発生し（図４（ｍ−１），（ｍ−２）のＴ３時点）、当該クロック信号ＣＬＫ−Ｓ１とＣＬＫ−Ｓ２の同調によるピーク成分の合成に起因した高周波ノイズ（又はＥＭＩノイズ）が発生する（図４（ｎ−１）のＴ３時点）。
【００４３】
図５は、分周比の設定値を「１」だけ増やすように変更処理して、ピーク成分を分散した場合に、高周波ノイズを低減できることを説明するためのタイミングチャートである。
実施例１では、低速クロックＣＬＫ−Ｓ１と低速クロックＣＬＫ−Ｓ２の変化開始タイミングの同調を回避するために、一方の低速クロック（例えばＣＬＫ−Ｓ１）の変化開始タイミングを基本クロックの単位で処理して、少なくとも１クロック期間だけずらせる（又は遅らせる）ように、タイミングの変更処理をしている。この処理は、基本クロックのクロック数に着目すれば、増分処理をしていることになる。
すなわち、ピーク成分の分散処理では、分周カウンタ２０ａの分周比の設定値を通常状態よりも「＋１」した変更値「３」に一時的に変更処理し、その後に通常状態の設定値「２」に戻す処理をすることにより、高周波ノイズを低減している。
【００４４】
次に、図５を参照して、ピーク成分の分散処理の詳細な動作を説明する。
設定値を変更すべきことを指示するための変更イネーブル信号（図５（ｄ）のＨレベル）が外部から与えられると、設定値レジスタ２２には元の設定値「２」に「＋１」した変更値「３」がストアされることになる。この変更値「３」が比較器２３に入力される。
比較器２３は、カウンタ２１の計数値が「３」に達したときに、一致検出信号を出力する。そのため、カウンタ２１と比較器２３の協同によって、基本クロックＭＡＩＮ−ＣＬＫの３クロックに１つのＨレベルとする低速クロックＣＬＫ−Ｓ１が発生されて、結果的に１／３の分周処理が行われる（図５（ｉ−２）の変更クロックのＨレベル部分を参照）。そして、比較器２３が設定値「３」に変更した後の一致検出信号を出力すると、設定値レジスタ２２の設定値が元の設定値「２」に戻される。応じて、これ以後、比較器２３が基本クロックの２クロック毎に反転する一致検出信号を発生することにより、基本クロックを１／２に分周した低速クロックを出力する。
比較器２３の一致検出信号がトグルＦＦ２４によってさらに１／２に分周されるので、トグルＦＦ２４からは（すなわち、分周カウンタ２０ａの全体として）基本クロックを１／４に分周した低速クロックＣＬＫ−Ｓ１（図５（ｉ−２））が発生されることになる。
【００４５】
このとき、低速クロックＣＬＫ−Ｓ１は、変更イネーブル信号の与えられた直後に、通常状態よりも基本クロックが１つ多い３クロック期間のＨレベルと２クロック期間のＬレベルからなる変更後クロック（図５（ｉ−２））として発生されるので、それ以降に１／４の分周に戻っても、低速クロックＣＬＫ−Ｓ２の立上りの変化に比べて、基本クロックの１クロック期間だけ遅れたタイミングで立上ることになる。
そのため、低速クロックＣＬＫ−Ｓ１の信号変化（図５（ｍ−１））と低速クロックＣＬＫ−Ｓ２の信号変化（図５（ｍ−２））のそれぞれのピーク成分が重なることなく、基本クロックの１クロック期間だけずれたタイミングとなり、両信号のピーク成分が分散されることになる。
従って、低速クロックＣＬＫ−Ｓ１と低速クロックＣＬＫ−Ｓ２の変化開始タイミング（立上り時）において、低速クロックＣＬＫ−Ｓ１の２クロックに１回発生していたピーク成分の同調による高周波ノイズの発生が回避され、ＥＭＩノイズの発生が防止されることになる。
換言すれば、一旦設定値を所定値（例えば＋１）だけ増加させた後、元に戻す処理を行なえば、以後、低速クロックＣＬＫ−Ｓ１と低速クロックＣＬＫ−Ｓ２の立上りのタイミングがずれたままとなるので、クロック発生回路１０Ａの動作開始の初期段階で設定値の変更処理を１回行うだけで、ピーク成分の同調による高周波ノイズの低減効果を継続できることになる。
【００４６】
図６は図１の実施例において変更クロックによるタイミングへの影響を検討するためのタイミングチャートである。
図６を参照して、通常状態の場合、カウンタ２１と比較器２３の協同による１／２の分周処理は、低速クロックＣＬＫ−Ｓ１の１サイクルが基本クロックＭＡＩＮ−ＣＬＫの４クロックである（図６（ｉ−１））。
これに対して、設定値を変更処理（分散処理）した場合において、設定値を３に変更した期間中は低速クロックＣＬＫ−Ｓ１の１サイクルが基本クロックＭＡＩＮ−ＣＬＫの５クロックとなり、設定値を元に戻した後に４クロックとなる（図６（ｉ−２））。つまり、設定値を変更した１サイクルは、通常設定の場合よりも、１クロックだけ多くなるが、回路ブロック６Ａが本来的な処理又は機能を実行するために必要な４クロック期間が確保されているので、クロックマージンが減らない効果を実現できる。
【００４７】
以上説明したように、実施例１によれば、同じクロック源とする複数種類の低速クロックの変化開始タイミングにおいて発生するピーク成分の発生タイミングを分散することができるので、ピーク成分の合成（又は同調）による高周波ノイズの発生を低減することができ、ＥＭＩノイズの発生を低減若しくは防止することができる。しかも、クロックマージンの減少も生じない。
また、高速クロックの単位で制御している（言い換えると、分周回路の分周比を変化させることによって、高速クロックの数を操作することによって処理している）ので、上記同時動作を回避するための構成が簡単な論理回路で実現できる利点がある。
【００４８】
ところで、実施例１では、源クロックが共通する場合（すなわち、分周カウンタ２０ａ及び分周カウンタ２０ｂが同期したクロックを発生する、同期回路の場合）を説明したが、この発明の技術思想は異なる源クロックを用いてクロックを発生する非同期回路にも適用できる。次に、非同期回路の実施例を説明する。
【００４９】
（実施例２）
図７はこの発明の他の実施例のＥＭＩ対策回路のブロック図であり、特に非同期回路の例を示す。
図７において、実施例２のＥＭＩ対策回路は、同期型のクロック発生回路１０Ｂと、高速用の回路ブロック５と、低速用の回路ブロック６Ａと、非同期のクロック発生回路４０と、低速用の回路ブロック７とから構成される。これらの各回路（１０Ｂ，５，６Ａ，７，４０）が１つの半導体集積回路のチップ上に形成され又は集積される。
回路ブロック５および回路ブロック６Ａは、実施例１と同じものである。
【００５０】
この実施例２のＥＭＩ対策回路が実施例１と異なる点は、低速クロック発生回路２０が１つの分周カウンタ２０ａで構成され、クロック発生回路１０Ｂがクロックモニタ部３０を含み、回路ブロック７が低速の非同期型である点である。
分周カウンタ２０ａは、変更値レジスタ１４に設定されている変更値によって、分周比を設定変更できることに加えて、クロックモニタ部３０から与えられるｕｐ信号又はｄｏｗｎ信号によっても分周比を増減変更することが可能である。すなわち、分周カウンタ２０ａは、クロックモニタ部３０からのｕｐ信号によってその分周比を所定値（例えば「１」）だけ増分し、ｄｏｗｎ信号によってその分周比を所定値だけ減分するように、分周比を変更可能である。分周比を変更可能とする具体的な構成は、図２のようなものでもよい。
以下の説明では、分周カウンタ２０ａの分周比が８に設定され、ｕｐ信号又はｄｏｗｎ信号が入力されたとき、一時的に所定値だけ増加又は減少させる例を説明する。
なお、ｕｐ信号又はｄｏｗｎ信号が入力されたときに、分周比を増分する所定値（例えば、１，２，３等の整数）をレジスタに設定しておき、ｕｐ信号又はｄｏｗｎ信号が１回与えられたときに、その数だけ増減させてもよい。
回路ブロック７は、回路ブロック５及び６Ａの源クロック（周波数ｆ１）とは異なる源クロック（周波数ｆ２）に基づいて生成された低速クロックＣＬＫ−ＡＳによってその動作タイミングが規定され、例えば通信制御，割込制御等の機能を行うものである。
【００５１】
さらに、低速クロックＣＬＫ−ＡＳを発生するためのクロック発生回路４０が設けられる。クロック発生回路４０は、非同期型であって、高速クロック発生回路４１と分周カウンタ４２を含む。分周カウンタ４２は、高速クロック発生回路４１によって発生された高速クロックＭＡＩＮ−ＣＬＫＡを１６分周するカウンタであり、分周比を固定値（１６）とする。
ここで、クロック発生回路４０を非同期型と呼ぶのは、クロック発生回路４０がクロック発生回路１０Ｂの源クロック（ｆ１）とは異なる源クロック（ｆ２）の供給を受けて、低速クロックＣＬＫ−ＡＳを発生するものであり、同じ定格周波数の源クロックを発生する源クロック発振器（例えば水晶発振器）を用いても、僅かの誤差が累積してクロック発生回路１０Ｂとの完全な同期が取れないことによる。
【００５２】
一方が非同期型の場合は、クロック発生回路１０Ｂとクロック発生回路４０とが略同じ発振周波数であったとしても、若干の誤差により、一方の基本クロックの周波数が他方の基本クロックの周波数に比べて若干進むか又は遅れることになる。
例えば、一方が１％進む場合は、基本クロックの１００クロックにつき１クロックずつ進むことになり、基本クロックの１００クロックに１回だけ周期的に変化開始タイミング（立上り）の同調が発生する。それに伴って、ピーク成分の合成による高周波ノイズが周期的に発生することになる。
実施例２では、クロックモニタ部３０がクロック発生回路４０の低速クロックＣＬＫ−ＡＳを監視しておき、複数種類の低速クロックの変化開始タイミングの同調が発生する前に、分周カウンタ２０ａの分周比を変更（増分又減分）することにより、同調によるピーク成分の合成を回避するものである。
このクロックモニタ生成部３０は、概説すれば、通常使用時におけるＥＭＩ状態を確認して問題となる周波数を検出すること、周波数から問題となる動作ブロックを決定すること、該当ブロックの分周カウンタの設定値を変更すること、変更後1回のみ分周カウンタの分周比を変更することの４つの機能を行っている。
次に、クロックモニタ部３０の具体的な構成を説明する。
【００５３】
図８はクロックモニタ部３０の詳細な回路図である。図８において、クロックモニタ部３０は、エッジ検出回路３１ａ，３１ｂと、エッジ差分カウンタ３２と、エッジ差分レジスタ３３と、比較器３４ａ，３４ｂと、設定値レジスタ３５ａ，３５ｂとから構成される。このクロックモニタ部３０は、タイミング変更手段として働く。
エッジ検出回路３１ａは、低速クロックＣＬＫ−Ｓを基本クロックＭＡＩＮ−ＣＬＫのタイミングでエッジ検出し、エッジ検出信号ＳＥ−Ｓを出力する。エッジ検出信号ＳＥ−Ｓは、エッジ差分カウンタ３２のリセット入力端に与えられる。
エッジ検出回路３１ｂは、低速クロックＣＬＫ−ＡＳを基本クロックＭＡＩＮ−ＣＬＫのタイミングでエッジ検出し、エッジ検出信号ＳＥ−ＡＳを出力する。エッジ検出信号ＳＥ−ＡＳは、エッジ差分カウンタ３２のラッチイネーブル入力端に与える。
エッジ検出回路３１ａ及び３１ｂは、例えばワンショットマルチとＡＮＤゲートから構成される。
【００５４】
エッジ差分カウンタ３２は、エッジ検出信号ＳＥ−Ｓが入力されたときに計数値をリセット（ゼロに戻す）し、基本クロックＭＡＩＮ−ＣＬＫが入力される毎にその計数値を１ずつ歩進し、エッジ検出信号ＳＥ−ＡＳが入力されたときの計数値を出力してエッジ差分レジスタ３３にストアさせるとともに、その計数値をクリア（ゼロに）する。これによって、エッジ差分カウンタ３２は、低速クロックＣＬＫ−ＡＳの周期と低速クロックＣＬＫ−Ｓの２倍の周期との位相差を、基本クロックのクロック数として検出している。
すなわち、エッジ差分カウンタ３２は、エッジ検出信号ＳＥ−Ｓが入力された時点から、エッジ検出信号ＳＥ−ＡＳが入力されるまでの間に、基本クロックＭＡＩＮ−ＣＬＫが何個入力されるかを計数し、その計数値を差分値（ＥＤ）として、エッジ差分レジスタ３３にストアさせる。
エッジ差分レジスタ３３にストアされている差分値は、低速クロックＣＬＫ−ＡＳの１サイクル（又は低速クロックＣＬＫ−Ｓの２サイクル）毎に、増加しているか又は減少しているかに基づいて、低速クロックＣＬＫ−ＡＳが正常な低速クロックＣＬＫ−Ｓに対して進んでいるか、それとも遅れているかを検出するために利用される。このエッジ差分値は、基本クロックＭＡＩＮ−ＣＬＫが入力される毎に、比較器３４ａ，３４ｂへ出力される。
【００５５】
比較器３４ａは、設定値レジスタ３５ａに設定されている設定値「０，７」とエッジ差分値（ＥＤ）とを比較し、差分値がｕｐ信号を発生すべき所定の条件で変化したとき（例えば、エッジ差分値が０から７の順序で変化したとき）、ｕｐ信号を発生して分周カウンタ２０ａに与える。
これによって、分周カウンタ２０ａは、次の低速クロックＣＬＫ−Ｓを生成するための分周比を所定数だけ増分（例えば「＋１」）させて、分周比を例えば９（実際の回路では、分周カウンタ２０ａが０〜７の数値８を計数して８分周している場合、最大値「７」に「＋１」した値の「８」）に変更処理する。
一方、比較器３４ｂは、設定値レジスタ３５ｂに設定されている設定値「５，６」とエッジ差分値（ＥＤ）とを比較し、エッジ差分値がｄｏｗｎ信号を発生すべき所定の条件で変化したとき（例えば、エッジ差分値が５〜６の順序で変化したとき）、ｄｏｗｎ信号を発生して分周カウンタ２０ａに与える。これによって、次の低速クロックＣＬＫ−Ｓを生成するための分周比を所定数だけ減分（例えば「−１」）して、分周比を例えば７（実際の回路では、分周カウンタ２０ａが０〜７の数値８を計数して８分周している場合、最大値「７」を「−１」した値の「６」）に変更処理する。
これによって、クロックモニタ部３０が、低速クロックＣＬＫ−Ｓと低速クロックＣＬＫ−ＡＳの位相の変化に基づいて、低速クロック発生回路２０に含まれる分周カウンタ２０ａの分周比を増減させるように制御して、低速クロックＣＬＫ−Ｓと低速クロックＣＬＫ−ＡＳの変化開始タイミング（立上り）の同調を回避させるように働く。
【００５６】
次に、実施例２の動作原理（概要）を説明する。
実施例２では、低速クロック発生回路２０が発生する低速クロックＣＬＫ−Ｓと、分周カウンタ４２が発生する低速クロックＣＬＫ−ＡＳとの周波数の変化態様によって分類すると、ケース１〜ケース３の３通りの変化態様が考えられる。
ケース１は、低速クロックＣＬＫ−Ｓに対して非同期クロックＣＬＫ−ＡＳが全く同期しており、ＣＬＫ−ＡＳ＝２×（ＣＬＫ−Ｓ）の場合である。すなわち、源クロック（ｆ１）と源クロック（ｆ２）の発振周波数が完全に同一の場合である。
このケース１では、クロックモニタ部３０のエッジ差分カウンタ３２の計数値（すなわち差分値）が常に一定値となり、結果的に差分値（ＥＤ）も一定となる。そのため、回路ブロック６Ａ，７の動作開始時に一度だけ所定クロック数だけ一方をずらせるように制御すれば、以後何ら制御する必要が無い。
【００５７】
しかし、クロック発生回路１０Ｂおよびクロック発生回路４０は、異なる源クロック（ｆ１，ｆ２）に基づいて基本クロック及び低速クロックを発生しているので、ケース１となるのは極稀なことである。
通常、何れかの低速クロックが遅れるか又は進むので、周期的に補正するように制御しなければ、複数の低速クロックの同調に起因する高周波ノイズが発生することになる。
【００５８】
ケース２は、非同期クロックＣＬＫ−ＡＳが正常な低速クロックＣＬＫ−Ｓよりも進む（すなわち、ＣＬＫ−ＡＳ＝２×（ＣＬＫ−Ｓ）×９９％より小さい）場合である。
この場合、低速クロックＣＬＫ−ＡＳは、低速クロックＣＬＫ−Ｓに比べて位相が１％小さくなり、ＣＬＫ−ＡＳで６．２５（＝１００／１６）サイクル毎に基本クロックＭＡＩＮ−ＣＬＫの１クロック分だけ進む。そのため、差分値（ＥＤ）が最大値から最小値へカウントダウン（順次減少）する。
そして、低速クロックＣＬＫ−ＡＳが低速クロックＣＬＫ−Ｓの２倍の周波数よりも例えば１％進む場合は、低速クロックＣＬＫ−ＡＳの５０クロックにつき１回の割合で周期的に、低速クロックＣＬＫ−Ｓと低速クロックＣＬＫ−ＡＳのそれぞれの立上り時に、同調が発生し、回路ブロック６Ａと回路ブロック７の同時動作が発生することになる。
このケース２の場合の詳細は、後述の図９を参照して説明する。
【００５９】
ケース３は、非同期クロックＣＬＫ−ＡＳが正常な低速クロックＣＬＫ−Ｓよりも遅れる（すなわち、ＣＬＫ−ＡＳ＝２（ＣＬＫ−Ｓ）×１０１％より大きい）場合である。
この場合、低速クロックＣＬＫ−ＡＳは、低速クロックＣＬＫ−Ｓに比べて、位相差が１％大きくなり、６．２５（＝１００／１６）サイクル毎に、基本クロックＭＡＩＮ−ＣＬＫの１クロック分だけ遅れる。そのため、差分値（ＥＤ）が最小値から最大値へとカウントアップ（順次増加）する。
そして、低速クロックＣＬＫ−ＡＳが１％遅れる場合は、低速クロックＣＬＫ−ＡＳの５０クロックに１回の割合で、低速クロックＣＬＫ−Ｓと低速クロックＣＬＫ−ＡＳのそれぞれの立上り時において、同調が発生することになる。
【００６０】
実施例２では、上述のケース２又はケース３のような低速クロックＣＬＫ−Ｓと低速クロックＣＬＫ−ＡＳの変化開始タイミングにおける同調の発生を回避するために、クロックモニタ部３０が次のような処理を行っている。
すなわち、第１ステップにおいて、対象となる低速クロックＣＬＫ−Ｓと低速クロックＣＬＫ−ＡＳの立上りの同期エッジをサンプリングする。サンプリングした同期エッジが、それぞれのエッジ検出信号ＳＥ−ＡＳ及びＳＥ−Ｓとして生成される。
第２ステップにおいて、エッジ検出信号ＳＥ−ＳとＳＥ−ＡＳの間に到来する基本クロックの数を計数する。このとき、エッジ検出信号ＳＥ−ＡＳの入力前に、エッジ検出信号ＳＥ−Ｓが検出されたときは、エッジ差分カウンタ３２をリセットする。
第３ステップにおいて、エッジ検出信号ＳＥ−ＡＳの検出時におけるエッジ差分カウンタ３２の計数値（ＣＯＵＮＴ）が、エッジ差分値（ＥＤ）としてエッジ差分レジスタ３３にストアされる。エッジ差分値は、低速クロックＣＬＫ−ＡＳとＣＬＫ−Ｓとが非同期のため、低速クロックＣＬＫ−ＡＳの数サイクル（例えば６．２５サイクル）毎に、増加し又は減少するように変化する。
【００６１】
例えば、低速クロックＣＬＫ−ＡＳの実際の周期がＣＬＫ−Ｓよりも進む（位相が早くなる）場合は、エッジ差分値（ＥＤ）が最大値から最小値へ順次減少する方向に変化する（図９，図１０）。
一方、低速クロックＣＬＫ−ＡＳの実際の周期が遅い（位相が遅れる）場合は、エッジ差分値が最小値から最大値へ順次増加する方向に変化する（図１１）。
図９及び図１０の差分値（ＥＤ）が減少する場合では、クロック差分が１クロック以内になった際（図１０の例では、差分値が「０」から「７」の順序で変化したタイミングにおいて）、発生する分周カウンタ２０ａの計数値を所定数（例えば「１」〜「２」、図１０の例では「２」の場合を示す）だけ増やして（ＣＬＫ−Ｓの分周比をｕｐさせて)、同調が生じないように、次の周期の立上りタイミングを遅らせるように変化させる。
逆に、図１１の差分値が増加する場合では、クロック差分が１クロック以内になった際（図１１の例では、差分値が「５」から「６」の順序で変化したタイミングにおいて）、分周カウンタ２０ａの計数値を所定数（例えば「５」〜「７」、図１１の例では「５」の場合を示す）増やして（ＣＬＫ−Ｓの分周比をｄｏｗｎさせて)、同調が生じないように、低速クロックＣＬＫ−Ｓの次のサイクルの立上りタイミングを遅らせるように変化させる。
【００６２】
ここで、差分値が減少するケース２では、余裕を見て分周カウンタ２０ａの値を増やす所定値を「２」として、高速クロックの２つ分だけ飛ばしている。しかし、所定値を「１」に選んだ場合は、クロックマージンが若干低下することになる反面、次に同時タイミングとなるまでのサイクルを長くでき、アップ制御する回数を少なくできる。
また、低速クロックＣＬＫ−ＡＳの実際の周期が進んで差分値が増大する場合に、分周カウンタ２０ａの計数値を、「１」〜「２」だけ減少させる方法に代えて、所定数（例えば「５」〜「６」）だけ増やしているのは、次の理由による。すなわち、差分値が増大する場合に、所定数（例えば「２」）だけ減少させると、基本クロックが２クロック減少したことになり、次の同時タイミングが早く到来するためである。
そこで、差分値が増大するケース３では、差分値が減少するケース２よりも大きな値、例えば「６」〜「７」（図１１では「５」の例を示す）に増やすことにより、クロックマージンを確保した上で、上述の差分値の減少時よりも、次に同時タイミングとなるまでの時間を長く確保している。
【００６３】
図９および図１０は、実施例２におけるケース２の場合（低速クロックＣＬＫ−ＡＳが低速クロックＣＬＫ−Ｓよりも１％進んだ、ＣＬＫ−ＡＳ=２×（ＣＬＫ−Ｓ）×９９％の場合）の動作を説明するためのタイミングチャートであり、特に図９はｕｐ制御に至る前の状態のタイミングチャートを示し、図１０はｕｐ制御の状態のタイミングチャート
示す。次に、図９を参照して、ケース２（ｕｐ制御）の場合の具体的な動作を説明する。
【００６４】
高速クロック発生回路１１は、源クロック（ｆ１）に基づいて基本クロックＭＡＩＮ−ＣＬＫ（図９（ａ），図１０（ａ）参照）を発生している。同時に、高速クロック発生回路４１は、源クロック（ｆ２）に基づいて基本クロックＭＡＩＮ−ＣＬＫＡ（図示せず）を発生している。
これらの源クロック（ｆ１），（ｆ２）は、源発振器の定格が同じタイプのものであるが、若干の誤差があるため、基本クロックＭＡＩＮ−ＣＬＫ，ＭＡＩＮ−ＣＬＫＡのそれぞれを分周して生成される低速クロックＣＬＫ−Ｓと低速クロックＣＬＫ−ＡＳの間には、変化開始タイミング（立上り）において僅かの位相差が生じる。この位相差が累積することにより、周期的に変化開始タイミングの同調が発生することになる。
【００６５】
低速クロックＣＬＫ−ＡＳが低速クロックＣＬＫ−Ｓよりも例えば１％進む場合において、分周カウンタ２０ａは、基本クロックＭＡＩＮ−ＣＬＫの入力毎に、数値０，１〜７を順次計数しながら、それを繰り返すことにより、基本クロックの８クロック毎に１つの低速クロックＣＬＫ−Ｓを発生して、基本クロックを１／８に分周する。換言すると、分周カウンタ２０ａは、基本クロックの４クロック期間をＨレベル、次の４クロック期間をＬレベルとした８クロックで１サイクルの低速クロックＣＬＫ−Ｓを発生する。
この状態において、分周カウンタ２０ａの発生する低速クロックＣＬＫ−Ｓを図９（ｅ），図１０（ｅ）に示す。分周カウンタ２０ａの計数値は、図９（ｊ），図１０（ｊ）に示すように変化する。
一方、分周カウンタ４２は、基本クロックＭＡＩＮ−ＣＬＫＡの入力毎に、数値０，１〜１５を順次計数し、それを繰り返すことにより、基本クロックの１６個毎に１つの低速クロックＣＬＫ−ＡＳを発生して、基本クロックを１／１６に分周する。この分周カウンタ４２の発生する低速クロックＣＬＫ−ＡＳを図９（ｂ），図１０（ｂ）に示す。
【００６６】
低速クロックＣＬＫ−Ｓの立上りがエッジ検出回路３１ａによって検出されて、エッジ検出信号ＳＥ−Ｓ（図９（ｉ））として出力される。また、低速クロックＣＬＫ−ＡＳの立上りがエッジ検出回路３１ｂによって検出されて、エッジ検出信号ＳＥ−ＡＳ（図９（ｄ），図１０（ｄ））として出力される。
このとき、エッジ差分カウンタ３２は、エッジ検出信号ＳＥ−Ｓの入力のあったときにその計数値をリセットした後、エッジ検出信号ＳＥ−ＡＳが入力されるまでの期間において、基本クロックＭＡＩＮ−ＣＬＫの入力された数に応じてその計数値を歩進することにより、差分値（差分の期間に相当する基本クロック数）を計数する。このエッジ差分カウンタ３２の計数値の変化状態が（図９（ｇ），図１０（ｇ））に示される。
【００６７】
エッジ検出信号ＳＥ−ＡＳのＨレベルの入力時に、エッジ差分カウンタ３２の計数値がエッジ差分値（ＥＤ）としてエッジ差分レジスタ３３に読み込まれて、ストアされる。ここで、エッジ差分値は、エッジ検出信号ＳＥ−ＡＳのＨレベルと基本クロックのＨエッジのタイミングで読み込まれるので、エッジ差分カウンタ３２の計数値よりも基本クロックの１つ分だけ遅れて、エッジ差分レジスタ３３に読み込まれる。
このエッジ差分値（ＤＥ）は、低速クロックＣＬＫ−ＡＳが低速クロックＣＬＫ−Ｓの２倍よりも１％進む場合、ＣＬＫ−ＡＳの６．２５サイクル毎に順次減少するように変化する。エッジ差分値の変化状態が図９（ｈ），図１０（ｈ）に示される。
このように、低速クロックＣＬＫ−ＡＳが低速クロックＣＬＫ−Ｓよりも１％進む場合は、低速クロックＣＬＫ−ＡＳの６．２５サイクルに１回の割合で（実際には、差分値が「０」から「７」になったサイクルにおいて）、低速クロックＣＬＫ−Ｓの立上りと低速クロックＣＬＫ−ＡＳの立上りが略同時（１クロック以内）となり、２種類のクロックの同調により、ピーク成分の合成による高周波ノイズの発生が予測される。
【００６８】
そこで、ケース２においてアップ制御すべき状態に近づいた場合であって、比較器３４ｂがエッジ差分値（ＥＤ）の「０」から「７」への変化を検出したときは、ｕｐ信号（図１０（ｋ））を発生して、一時的に分周比を所定値（例えば「＋１〜２」、図１０では「＋２」の例を示す）だけ増分させることを指示する信号として、分周カウンタ２０ａに与える。
これに応じて、分周カウンタ２０ａは、一時的に分周比を設定値７に「＋１」した８として（回路的には、０〜８の９分周のカウンタとして働かせて）、低速クロックＣＬＫ−ＳのＬレベル期間を基本クロックＭＡＩＮ−ＣＬＫの９クロック期間とする。これによって、低速クロックＣＬＫ−Ｓの次のサイクルの立上りが基本クロックの１個分だけ遅れたタイミングにずらされることにより、立上りタイミングの変更処理が行われる。
上述のように、図１０の大きな丸枠に示すタイミングの直後において、低速クロックＣＬＫ−Ｓの立上りタイミングは、少なくとも基本クロックの１クロックだけ遅らせるようにずらしているので、他方の低速クロックＣＬＫ−ＡＳの立上りと一致することなく（言い換えると、一致タイミングが離れ）、低速クロックＣＬＫ−ＳとＣＬＫ−ＡＳの立上りの同時変化を回避できることになる（図１０（ｈ）に示すエッジ差分値が「８」になる前後の図１０（ｂ）（ｃ）と（ｅ）（ｆ）を参照）。
【００６９】
また、エッジ差分カウンタ３２は、低速クロックＣＬＫ−ＡＳのエッジ検出信号ＳＥ−ＡＳによってクリアされた直後に、低速クロックＣＬＫ−Ｓのエッジ検出信号ＳＥ−Ｓによって再度リセットされるため、「０」を２回続けて計数することになる。そのため、低速クロックＣＬＫ−Ｓの次のサイクル以降において、エッジ差分カウンタ３２は通常どおり、「０」から「７」を計数することになる（すなわち、元に戻る）。
なお、それ以後、分周カウンタ２０ａが、設定値レジスタ（図２の２２に対応）によって予め設定された分周比で基本クロックを分周することにより、通常状態の低速クロックＣＬＫ−Ｓを発生する。
そして、低速クロックＣＬＫ−ＡＳの５０クロックに１回だけ、同様の処理によって、低速クロックＣＬＫ−Ｓの立上りを基本クロックの単位で所定数（例えば、１〜２クロック分）だけずらす（又は遅らせる）ことにより、両低速クロックの同調を回避する処理が行われる。
【００７０】
図１１は、実施例２におけるケース３の場合、すなわち低速クロックＣＬＫ−ＡＳが低速クロックＣＬＫ−Ｓよりも１％遅れた、ＣＬＫ−ＡＳ=２×（ＣＬＫ−Ｓ）×１０１％の場合の動作を説明するためのタイミングチャートである。なお、図１１では、図９，図１０の（ａ）〜（ｌ）に対応する信号・波形・計数値等に、同じ符号（ａ）〜（ｌ）を付して示す。
次に、ケース３の場合の具体的な動作を、図１１のタイミングチャートを参照して説明する。
【００７１】
ケース２の場合と同様に、エッジ検出回路３１ｂが低速クロックＣＬＫ−ＡＳの立上りを検出し、エッジ検出回路３１ａが低速クロックＣＬＫ−Ｓの立上りを検出している。低速クロックＣＬＫ−ＡＳが低速クロックＣＬＫ−Ｓよりも１％遅れる場合は、エッジ差分値（ＥＤ）がＣＬＫ−ＡＳの６．２５サイクル毎に順次増加するように変化する。このエッジ差分値（ＥＤ）の変化状態が図１１（ｈ）に示される。
【００７２】
そして、エッジ差分値（ＥＤ）が「５」から「６」へ変化するとき（図１１の大きな丸枠で囲んだタイミングのとき）、比較器３４ａがその変化状態を検出して、ｄｏｗｎ信号を発生し、分周カウンタ２０ａに与える。
低速クロックＣＬＫ−Ｓの次のサイクルのタイミングにおいて、基本クロックの５つ分アップ（分周カウンタ２０ａの通常状態における分周比の最大値を７としたとき、１サイクル遅れたタイミングよりも２クロック分だけ早めたタイミングに相当）させているので、低速クロックＣＬＫ−ＳのＬレベル期間が長くなり、低速クロックＣＬＫ−Ｓのその次のサイクルの立上りが遅れるように変更処理される。そのため、当該サイクル（エッジ差分値の０から７への変化を検出してから２サイクル目）の低速クロックＣＬＫ−Ｓと低速クロックＣＬＫ−ＡＳの立上りの一致が回避されることになる。
【００７３】
それ以後は、分周カウンタ２０ａは設定値レジスタ（図２の２２に対応）によって予め設定された分周比で基本クロックを分周することにより、通常通りの低速クロックＣＬＫ−Ｓを発生する。
そして、低速クロックＣＬＫ−ＡＳの５０に１回、同様の処理によって、低速クロックＣＬＫ−Ｓの立上りを基本クロックの単位で所定数（例えば、５〜７クロック）だけずらせて（又は遅らせて）、同調を回避する動作が行われる。
【００７４】
この実施例２によれば、源クロックが異なる複数種類のクロック信号を用いるクロック発生回路において、それぞれの立上り変化時のあるタイミグにおいて周期的に発生する同調に起因する高周波ノイズを解消することができる。従って、実施例２は非同期回路の場合に、高周波ノイズの低減に有効である。
また、高速クロックの単位で制御している（高速クロックの数を操作することによって処理している）ので、上記同時動作を回避するための構成が簡単な論理回路で実現できる利点がある。
【００７５】
実施例２では、２種類の低速クロックＣＬＫ−Ｓ，ＣＬＫ−ＡＳを用いて対応する回路ブロック６Ａ，７用のクロックの立上り時の同時動作を回避する場合を説明したが、この実施例２は実施例１と同様に、３種類以上の低速クロックを必要とする回路ブロックを有する用途にも適用できることを指摘しておく。
また、同期回路側の分周カウンタの立上りタイミングを変更制御する場合を述べたが、非同期回路側の分周カウンタの立上りタイミングを変更制御してもよい。
【００７６】
ところで、上述の実施例１では、回路ブロックが低速で動作する同期型の回路ブロック６Ａ，６Ｂの場合を説明し、実施例２では、回路ブロックが回路ブロック６Ａと非同期型の回路ブロック７の場合を説明した。しかし、この発明の技術思想は、低速で動作する回路ブロックに限定されず、種類の異なる複数の高速クロック（又は基本クロック）によって動作タイミングが規定される、高速回路ブロックが複数ある用途にも適用できることを指摘しておく。
次に、複数の高速クロックＣＬＫ−Ｈ１，ＣＬＫ−Ｈ２によって動作タイミングが規定される複数の高速の回路ブロックにおいて、動作開始タイミングを制御する場合の例を説明する。
【００７７】
（実施例３）
図１２はこの発明のその他の実施例のＥＭＩ対策回路のブロック図であり、特に高速回路ブロック用の同期回路の例を示す。
図１２において、実施例３のＥＭＩ対策回路は、クロック発生回路１０Ｃと高速用の回路ブロック５Ａ，５Ｂと、低速用の回路ブロック６Ａ，６Ｂとから構成される。これらの各回路（１０Ｃ，５Ａ，５Ｂ，６Ａ，６Ｂ）が１つの半導体集積回路のチップ上に形成され又は集積される。
実施例３の回路ブロック５Ａ，５Ｂは、例えばそれぞれにＣＰＵを含み、一方のＣＰＵが高速クロックＣＬＫ−Ｈ１の８クロック単位で動作し、他方のＣＰＵが高速クロックＣＬＫ−Ｈ２の１６クロック単位で動作する例を説明する。
【００７８】
クロック発生回路１０Ｃは、基本クロック発生回路１１と、２種類（又は２系統）の高速クロックＣＬＫ−Ｈ１，ＣＬＫ−Ｈ２を発生するための高速クロック発生回路５０と、低速クロック発生回路の一例の分周回路４とを含む。基本クロック発生回路１１は図１と同様のものであり、分周回路４は図１５と同様のものが用いられる。
高速クロック発生回路５０は、基本クロック発生回路２から供給される基本クロックＭＡＩＮ−ＣＬＫに基づいて、２種類の高速クロックＣＬＫ−Ｈ１，ＣＬＫ−Ｈ２を発生して、回路ブロック５Ａ，５Ｂにそれぞれ供給する。すなわち、高速クロック発生回路５０は、回路ブロック５Ａに高速クロックＣＬＫ−Ｈ１を供給するめの設定値レジスタ５１ａ，制御イネーブル生成部５２ａ，制御部５３ａおよびＡＮＤゲート５４ａを含む第１の回路系と、回路ブロック５Ｂに高速クロックＣＬＫ−Ｈ２を供給するめの設定値レジスタ５１ｂ，制御イネーブル生成部５２ｂ，制御部５３ｂおよびＡＮＤゲート５４ｂを含む第２の回路系とからなる。
第１の回路系の制御イネーブル生成部５２ａ，制御部５３ａと、第２の回路系の制御イネーブル生成部５２ｂ，制御部５３ｂとは、回路ブロック５Ａ，５Ｂの動作単位となる８クロック又は１６クロックの高速クロックの固まりのうち、１つ目のクロックの動作開始タイミングが重さならないように、一方の高速クロック（例えばＣＬＫ−Ｈ１）の単位で所定数だけずらせて（又は飛ばして）発生するものである。
【００７９】
ここで、設定値レジスタ５１ａは、基本クロックＭＡＩＮ−ＣＬＫをマスクするクロック数を設定するものである。なお、制御イネーブル信号に基づいて基本クロックＭＡＩＮ−ＣＬＫをマスクするクロック数を制御する場合、一方の回路系だけでも良く、設定値レジスタ５１ｂを省略してもよい。
【００８０】
より具体的には、制御イネーブル生成部５２ａ（又は５２ｂ）及び制御部５３ａ（又は５３ｂ）は、図１３のように構成される。図１３において、制御イネーブル生成部５２ａは、ＲＳラッチ５２１とカウンタ５２２と比較器５２３とを含む。ＲＳラッチ５２１は、比較器５２３から出力される制御イネーブル信号（ＥＮＡ）がリセット入力端（Ｓ）に与えられたときにリセットされ、トリガ信号がセット入力端（Ｓ）に与えられたときセットされるものであって、セット入力（Ｓ）がＨレベルのときＨレベルを出力し、リセット入力（Ｒ）がＨレベルのときＬレベルを出力する。
ＲＳラッチ５２１の出力（Ｈレベル）がカウンタ５２２のイネーブル信号として与えられる。カウンタ５２２は、Ｈレベルのイネーブル信号があるとき、入力端（Ｔ）に入力される基本クロックＭＡＩＮ−ＣＬＫを計数する。
比較器５２３は、カウンタ５２２の計数値が設定値レジスタ５１ａに設定される設定値（すなわち変化開始タイミングを変更する際に、基本クロックを飛ばす数）と、カウンタ５２２の計数値とを比較し、両入力が一致したとき、基本クロックの１クロック期間だけＨレベルの制御イネーブル信号（ＥＮＡ）を発生する。制御イネーブル信号が反転されて、制御部５３ａの一例のフリップフロップ５３１の入力端（Ｄ）に入力される。
【００８１】
フリップフロップ５３１は、入力端（Ｄ）にＨレベルの制御イネーブル信号が入力されている間、入力端（Ｔ）の基本クロックＭＡＩＮ−ＣＬＫを反転したパルスによってトリガされて、基本クロックの１クロック期間だけＬレベルとなり、それ以降Ｈレベルのエッジ検出信号（Ａ）を発生する。エッジ検出信号（Ａ）がＡＮＤゲート５４ａの一方入力として与えられる。ＡＮＤゲート５４ａは、エッジ検出信号（Ａ）がＨレベルのとき、基本クロックＭＡＩＮ−ＣＬＫを通過させて、高速クロックＣＬＫ−Ｈ１を発生して、回路ブロック５Ａに供給する。
【００８２】
一方、高速クロックＣＬＫ−Ｈ２を発生するための第２の回路系（制御イネーブル生成部５２ｂ，制御部５３ｂ及びＡＮＤゲート５４ｂ）は、ＲＳラッチ５２１へのトリガ信号が入力されていないため、制御部５３ｂから出力される制御イネーブル信号（ＥＮＢ）がＬレベルに固定されたままである。そのため、ＡＮＤゲート５４ｂは、基本クロックＭＡＩＮ−ＣＬＫをそのまま高速クロックＣＬＫ−Ｈ２として発生して、回路ブロック５Ｂに供給する。
【００８３】
図１４は実施例３の動作を説明するためのタイミングチャートであり、特に（Ａ）は通常状態（何も変更制御しない場合）、（Ｂ）は制御イネーブルを用いて変更制御する場合を示す。次に、図１２〜図１４を参照して、実施例３の動作を説明する。
【００８４】
回路ブロック５Ａ及び５Ｂの動作開始タイミングを変更しない通常の場合は、トリガ信号が制御イネーブル部５２ａに入力されないため、図１４（Ａ）（ｂ），（ｃ）に示すように、制御イネーブル信号ＥＮＡ及びＥＮＢが何れもＬレベルに固定される。
この場合、制御部５３ａが連続的にＨレベルを出力するので、ＡＮＤゲート５４ａが基本クロックＭＡＩＮ−ＣＬＫをそのまま出力して、高速クロックＣＬＫ−Ｈ１（図１４（Ａ）（ｄ）参照）として回路ブロック５Ａに供給する。回路ブロック５Ａは、高速クロックＣＬＫ−Ｈ１の８クロック単位でまとまりのある所望の機能又は処理を実行する（図１４（Ａ）（ｅ）参照）。
また、制御イネーブル生成部５２ｂにもトリガ信号が入力されないため、制御イネーブル信号ＥＮＢがＬレベルに固定されたままである。この場合、制御部５３ｂが連続的にＨレベルを出力するので、ＡＮＤゲート５４ｂが基本クロックＭＡＩＮ−ＣＬＫをそのまま出力して、高速クロックＣＬＫ−Ｈ２（図１４（Ａ）（ｆ）参照）として回路ブロック５Ｂに供給する。回路ブロック５Ｂは、高速クロックＣＬＫ−Ｈ２の１６クロック単位でまとまりのある所望の機能又は処理を実行する（図１４（Ａ）（ｇ）参照）。
【００８５】
この状態において、回路ブロック５Ａは、高速クロックＣＬＫ−Ｈ１に同期して、８クロックに１回、まとまりのある所望の動作を実行する。そして、回路ブロック５Ａには、動作開始タイミングとなる１つ目のクロックのＨレベル期間に大きな電流が流れる。回路ブロック５Ｂは、高速クロックＣＬＫ−Ｈ２に同期して、１６クロックに１回、まとまりのある所望の動作を実行する。そして、回路ブロック５Ｂには、動作開始タイミングとなる１つ目のクロックのＨレベル期間に大きな電流が流れる。そのため、回路ブロック５Ａと回路ブロック５Ｂには、高速クロックＣＬＫ−Ｈ１の１６クロックに１回の周期で、両方に大きな電流の流れる同時動作が発生する。従って、同時動作に伴うピーク成分の合成による高周波ノイズが発生することになる。
【００８６】
上述の同時動作に伴うピーク成分の合成による高周波ノイズを低減するために、実施例３では、図１４（Ｂ）（ａ）〜（ｇ）に示すように、制御イネーブル信号ＥＮＡ，ＥＮＢを用いて基本クロックの単位で制御することにより、回路ブロック５Ａと回路ブロック５Ｂの両方に同じタイミングで瞬間的に大きな電流が流れる同時動作を回避している。
すなわち、回路ブロック５Ａが高速クロックＣＬＫ−Ｈ１のまとまりのある８クロック単位で動作する場合の１つ目のクロック（Ｐ１）よりも１つ前（Ｐ０）の基本クロックＭＡＩＮ−ＣＬＫのタイミングにおいて、外部からトリガ信号を制御イネーブル生成部５２ａのＲＳラッチ５２１に与えることにより、比較器５２３から基本クロックＭＡＩＮ−ＣＬＫの１クロック期間だけＨレベルの制御イネーブル信号ＥＮＡを発生させる。これに応じて、制御部５３ａのＦＦ５２３は、制御イネーブル信号ＥＮＡのＨレベル期間に到来する次の基本クロックＭＡＩＮ−ＣＬＫの１クロック（Ｈレベル）期間だけその出力をＬレベルにして、当該基本クロックの１つをマスク（マスキング）することにより、１クロックだけずらす処理（又は飛ばす処理）をする。換言すると、図１４（Ｂ）（ｈ）に示すエッジ検出タイミングにおいて、制御部５４ａとＡＮＤゲート５４ａの協同作用により、図１４（Ｂ）（ｄ）に示すように、高速クロックＣＬＫ−Ｈ１が１クロック期間だけマスクされて、当該ＣＬＫ−Ｈ１のクロック数を１個だけ減少させるように働く。そして、ＡＮＤゲート５４ａから出力される高速クロックＣＬＫ−Ｈ１は、１つ目となるクロック（Ｐ１）が基本クロックよりも１クロック遅れる（ずれる）。そのため、それ以降の同時タイミングとなるはずの、回路ブロック５Ａの動作単位となる８クロックの２サイクル分の１つ目が、回路ブロック５Ｂの動作単位となる高速クロックＣＬＫ−Ｈ１の１６クロックのうちの１つ目と１クロックずれることにより、回路ブロック５Ａと回路ブロック５Ｂの動作単位のうちのそれぞれの１つ目のクロック時の同時動作を回避できることになる。
【００８７】
これによって、回路ブロック５Ａは、まとまりのある８クロックの動作開始タイミング（１つ目のクロック）を設定レジスタ５１ａにストアされた設定値に相当するクロック数（図１４（Ｂ）の例では「１」）だけ飛ばすようにして、回路ブロック５Ｂの動作開始タイミング（１つ目のクロック）における同時動作を回避させる。この状態が、図１４（Ｂ）（ｄ）（ｆ）の動作開始タイミングを示す矢印を付したクロックの立上りと、図１４（Ｂ）（ｅ）（ｇ）の区切りのタイミングをずらせた状態で示される。
この実施例３では、一旦、回路ブロック５Ａと回路ブロック５Ｂとの動作開始タイミング（１つ目のクロック）における同時動作を回避させると、回路ブロック５Ａ側が高速クロックの１クロック分だけ遅れるので、以後の同時動作の回避が自動的かつ継続的に行われることになる。
【００８８】
実施例３によれば、高速で動作する回路ブロックが複数ある用途において、複数の高速クロックＣＬＫ−Ｈ１，ＣＬＫ−Ｈ２を供給する必要のある場合でも、回路ブロック５Ａおよび５Ｂがまとまりのある動作開始タイミングに同時動作することを回避できる利点がある。しかも、高速クロックの単位で制御している（高速クロックの数を操作することによって処理している）ので、上記同時動作を回避するための構成が簡単な論理回路で実現できる利点がある。
また、制御イネーブル生成部５２ａは何回でも設定可能であり、ＥＭＩノイズが最小となるクロック制御を自由に設定することもでき、実動作中でも設定変更を自由にできる利点がある。さらに、クロックの周波数に依存しないＥＭＩ対策が実現できる利点もある。
【００８９】
なお、図１２及び図１３では、複数の高速クロックとして２種類の場合に、一方の高速クロックＣＬＫ−Ｈ１だけを所定クロック数だけずらす（又はマスクする）制御の例を説明したが、３種類以上の高速クロックを必要とする用途の場合は何れか１つの高速クロックを除く他の高速クロックを発生する回路について同様の制御を行えばよい。
また、実施例３は、高速で動作する回路ブロック５Ａ，５Ｂに適用する場合を説明したが、実施例２のような低速で動作する非同期回路ブロックにも適用できることを指摘しておく。その場合は、制御イネーブル信号ＥＮＡの代わりに、ｕｐ信号及び／又はｄｏｗｎ信号を用いて基本（又は高速）クロックを所定数だけマスクすることになる。
【産業上の利用可能性】
【００９０】
この発明のＥＭＩ対策回路は、それぞれが異なる種類のクロックを用いて動作タイミングを規定される複数の回路ブロックを有する半導体集積回路において、異なる種類のクロックの同調による高周波ノイズを低減するものとして、産業上の利用可能性が高い。
【００９１】
この発明の諸態様を付記として、以下に示す。
（付記１）
異なるクロック信号の供給を受けて、それぞれ異なる動作タイミングで動作する第１の回路ブロックと第２の回路ブロックとを含む半導体集積回路において、各クロック信号の同調に伴う高周波ノイズを低減するためのＥＭＩ対策回路であって、
基本クロック信号（ｎ×ｆ）を発生する基本クロック発生手段（実施例との対応を括弧内に示せば、発振回路１２および逓倍回路１３からなる高速クロック発生回路１１。以下、括弧内は同様）、
基本クロック信号（ｎ×ｆ）を第１の分周比（ｍ１）で分周して、第１の回路ブロックの動作に必要な第１のクロック信号（ｎ×ｆ／ｍ１）を発生する第１のクロック発生手段（分周カウンタ２０ａ）、
基本クロック信号（ｎ×ｆ）を第１の分周比（ｍ１）よりも大きな（又は整数倍の）第２の分周比（ｍ２；ｍ２＞ｍ１）で分周して、第２の回路ブロックの動作に必要な第２のクロック信号（ｎ×ｆ／ｍ２）を発生する第２のクロック発生手段（分周カウンタ２０ｂ）、
第１のクロック発生手段または第２のクロック発生手段の少なくとも一方の分周比を増分した増分値（増分分周比）を記憶する設定値記憶部（レジスタ）、および
第１のクロック信号の変化開始タイミングと第２のクロック信号の変化開始タイミングとが同調するタイミングの前に、第１のクロック発生手段または第２のクロック発生手段の一方の分周比を設定値記憶部に記憶されている増分値（増分した分周比）に予め変更しておき、当該クロック発生手段が増分後の分周比に達したときに、元の分周比に戻すように設定変更する分周比変更手段（図２の設定値レジスタ２２，比較器２３、図８のクロックモニタ部３０）を備え、
それによって、第１のクロック信号の変化開始タイミングと第２のクロック信号の変化開始タイミングとが同調するタイミングにおいて、分周比が増分された一方のクロック発生手段から発生されるクロック信号の変化開始タイミングを基本クロック信号の単位で所定数に相当する期間だけずらせて（又は飛ばせて）、一方のクロック信号と他方のクロック信号との変化開始タイミングの同調を回避するようにしたことを特徴とする、ＥＭＩ対策回路。
【００９２】
（付記２）
第１のクロック発生手段および第２のクロック発生手段は、分周カウンタを含み、
分周比変更手段は、
分周カウンタの計数値が本来の分周比または増分された分周比に達したことを検出する分周状態検出手段（図２の比較手段２３）と、
分周状態検出手段の検出出力に基づいて分周比の設定値を変更する変更制御回路（図２の設定値レジスタ２２ａおよび比較器２３の出力「変更クリア信号」又は「変更イネーブル信号」）とから構成される、付記１に記載のＥＭＩ対策回路。
【００９３】
（付記３）
第１の源クロック信号（ｆ１）に基づいて発生される第１のクロック信号の供給を受けて動作する第１の回路ブロック（同期型）と、第１の源クロック信号とは異なる第２の源クロック信号（ｆ２）に基づいて発生される第２のクロック信号の供給を受けて動作する第２の回路ブロック（非同期型）を含む半導体集積回路において、第１のクロック信号と第２のクロック信号の変化開始タイミングが同調することに伴う高周波ノイズを低減するためのＥＭＩ対策回路であって、
第１の源クロック信号（ｆ１）の供給を受けて、第１の源クロック信号を所定の整数倍（ｎ１倍）した基本クロック信号（ｎ×ｆ１）を第１の分周比（ｍ１）で分周して、第１の回路ブロックの動作に必要な第１のクロック信号（ｎ×ｆ１／ｍ１）を発生する第１のクロック発生手段（２０）、
第２の源クロック信号（ｆ２）の供給を受けて、第２の源クロック信号を所定の整数倍（ｎ２倍）した基本クロック信号（ｎ×ｆ２）を第２の分周比（ｍ２）で分周して、第２の回路ブロックの動作に必要な第２の低速クロック信号（ｎ×ｆ２／ｍ２）を発生する第２のクロック発生手段（４０）、
第１のクロック発生手段または第２のクロック発生手段の少なくとも一方の分周比を増分した増分値を記憶する設定値記憶部（１４）、および
第１のクロック信号の変化開始タイミングと第２のクロック信号の変化開始時との時間的な差分を検出して、両クロック信号の同調状態を検出する同調状態検出手段（クロックモニタ部３０）、および
同調状態検出手段の検出出力に基づいて、同調状態に至る直前のタイミングにおいて、第１のクロック発生手段から発生される第１のクロック信号の変化開始タイミングを基本クロック信号の所定数に相当する期間だけずらせる（又は飛ばせる）ように変更する周期変更手段（クロックモニタ部３０のｕｐ信号／ｄｏｗｎ信号，分周カウンタ２０ａ）を備え、
それによって、第１のクロック信号の変化開始タイミングと第２のクロック信号の変化開始タイミングとが同調する前のタイミングにおいて、第１のクロック信号と第２のクロック信号との変化開始タイミングの同調を回避するようにしたことを特徴とする、ＥＭＩ対策回路。
【００９４】
（付記４）
同調状態検出手段（３０）は、
第１の低速クロック信号の変化開始時を検出する第１のエッジ検出部（３１ａ）と、
第２の低速クロック信号の変化開始時を検出する第２のエッジ検出部（３１ｂ）と、
第１のエッジ検出部によって検出された第１の低速クロック信号のエッジと第２のエッジ検出部によって検出された第２の低速クロック信号のエッジとの差分が所定範囲内になったことを検出する差分検出手段（３２，３３，３４ａ，３４ｂ）と、
周期変更手段は、差分検出手段の出力に応答して、第１のクロック発生手段に作用して、第１の低速クロック信号の周期を基本クロックの所定数に相当する期間だけずらせるように変更する、付記３に記載のＥＭＩ対策回路。
【００９５】
（付記５）
クロック信号の供給を受けて動作する少なくとも第１の回路ブロックと第２の回路ブロックを含む半導体集積回路において、各回路ブロックに供給される少なくとも２種類のクロック信号の同調に伴う高周波ノイズを低減するためのＥＭＩ対策回路であって、
源クロック信号（ｆ）の供給を受けて、源クロック信号に基づく基本クロック信号（ｎ×ｆ）を発生する基本クロック発生手段、
基本クロック信号に基づいて第１の高速クロック信号（ＣＬＫ−Ｈ１）を発生する第１の高速クロック発生手段、
基本クロック信号に基づいて第２の高速クロック信号（ＣＬＫ−Ｈ２）を発生する第２の高速クロック発生手段、
第１の高速クロック発生手段又は第２の高速クロック発生手段の何れか一方の高速クロック信号の発生を、高速クロックの単位で所定数の期間だけずらせるように、一方の高速クロック発生手段を制御する制御手段（制御部５３ａ，５３ｂ、ＡＮＤゲート５４ａ，５４ｂ）を備えた、ＥＭＩ対策回路。
【符号の説明】
【００９６】
１，１０Ａ，１０Ｂ，１０Ｃ  クロック発生回路
５，５Ａ，５Ｂ              回路ブロック（高速）
６Ａ，６Ｂ                  回路ブロック（低速）
７                          回路ブロック（非同期）
１１，５０                  高速クロック発生回路
１２                        発振回路
１３                        逓倍回路
１４ａ，１４ｂ              変更値（設定値）レジスタ
２０                        低速クロック発生回路
２０ａ，２０ｂ              分周カウンタ
２１                        カウンタ
２２，３５ａ，３５ｂ        設定値レジスタ
２３，３４ａ，３４ｂ        比較器
２４                        トグル・フリップフロップ
３０                        クロックモニタ部（タイミング変更手段）
３１ａ，３１ｂ              エッジ検出回路
３２                        エッジ差分カウンタ
３３                        エッジ差分レジスタ
４０                        クロック発生回路（非同期）
５１ａ，５１ｂ              設定値レジスタ
５２ａ，５２ｂ              制御イネーブル生成部
５３ａ，５３ｂ              制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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