(57)【要約】【課題】高電子濃度のｎ型ｐｏｌｙ−Ｇｅを形成することができ、ｐｏｌｙ−Ｇｅ等の多結晶半導体層を用いた素子の特性向上に寄与する。【解決手段】Ｇｅを主成分とする多結晶半導体層を用いた半導体装置であって、Ｇｅを主成分とする多結晶半導体層と、前記半導体層上の一部にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体層に形成された、一対のｎ型不純物拡散領域からなるソース／ドレイン領域と、を備え、前記ｎ型不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物である。【選択図】      図２
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【特許請求の範囲】
【請求項１】
Ｇｅを主成分とする多結晶半導体層と、前記多結晶半導体層の少なくとも一部に形成されたｎ型不純物拡散領域と、を備え、
前記ｎ型不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物であることを特徴とする半導体装置。
【請求項２】
Ｇｅを主成分とする多結晶半導体層と、
前記半導体層上の一部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟んで前記半導体層に形成された、一対のｎ型不純物拡散領域からなるソース／ドレイン領域と、
を備え、
前記ｎ型不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物であることを特徴とする半導体装置。
【請求項３】
Ｇｅを主成分とするｎ型の多結晶半導体層と、
前記半導体層上の一部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟んで前記半導体層に形成された一対のソース／ドレイン電極と、
を備えたジャンクションレス構造の半導体装置であって、
前記半導体層は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物であることを特徴とする半導体装置。
【請求項４】
半導体層上に電荷蓄積層と制御ゲートを積層した不揮発性メモリを形成した半導体装置であって、
前記電荷蓄積層及び前記制御ゲートの少なくとも一方はＧｅを主成分とするｎ型の多結晶半導体層であり、
前記多結晶半導体層は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物であることを特徴とする半導体装置。
【請求項５】
前記カルコゲンの群はＳ，Ｓｅ，又はＴｅであり、前記ｎ型不純物はＰであることを特徴とする、請求項１乃至４の何れかに記載の半導体装置。
【請求項６】
前記多結晶半導体層は、絶縁膜上に形成されていることを特徴とする、請求項１乃至５の何れかに記載の半導体装置。
【請求項７】
前記カルコゲンの群から選択された元素は、前記多結晶の粒界内部より粒界界面に多く有していることを特徴とする、請求項１乃至６の何れかに記載の半導体装置。
【請求項８】
Ｇｅを主成分とする多結晶又は非晶質の半導体層の少なくとも一部に、カルコゲンの群から選択された一種とｎ型不純物を導入する工程と、
前記半導体層に熱処理を施して、前記導入された不純物を活性化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
Ｇｅを主成分とする多結晶又は非晶質の半導体層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクに前記半導体層の表面部に、カルコゲンの群から選択された元素とｎ型不純物を導入する工程と、
前記カルコゲン及び前記ｎ型不純物の導入後に熱処理を施すことにより、ｎ型不純物拡散層からなるソース／ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記カルコゲンの群はＳ，Ｓｅ，又はＴｅであり、前記ｎ型不純物はＰであることを特徴とする、請求項８又は９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、Ｇｅを主成分とする多結晶半導体層を用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ｐｏｌｙ−Ｇｅはｎ型化が難しいという問題があり、トランジスタに適用した場合、ｎ+ 型Ｇｅのソース／ドレインの形成が困難であることが予想される。ｐｏｌｙ−Ｇｅにおいては、欠陥がアクセプターライクに振る舞う傾向にあり（例えば、非特許文献１，２参照）、それに伴う濃度のホールが生成するため、ｐｏｌｙ−Ｇｅは通常ｐ型の特性を示すからである。それ故、ｎ+ 型ｐｏｌｙ−Ｇｅからなる半導体装置の作製は困難である。
【０００３】
また、従来の報告において、ｐｏｌｙ−ＧｅにＰイオン（９×１０14ｃｍ-2）を注入し熱処理することにより、ｎ型ｐｏｌｙ−Ｇｅを形成できているが、その電子濃度は２×１０17ｃｍ-3程度と低いものであった（例えば、非特許文献３参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】O. Weinreich, G. Dermit, and C. Tufts, J. Appl. Phys. 32, 1170(1961)
【非特許文献２】H. Haesslein, R. Sielemann, and C. Zistl, Phys. Rev. Lett. 80, 2626(1998)
【非特許文献３】H.-W. Jung et al. Journal of Alloys and Compounds 561, 231(2013)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明が解決しようとする課題は、高電子濃度のｎ型ｐｏｌｙ−Ｇｅを形成することができ、ｐｏｌｙ−Ｇｅ等の多結晶半導体層を用いた素子の特性向上に寄与し得る半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、Ｇｅを主成分とする多結晶半導体層と、前記多結晶半導体層の少なくとも一部に形成されたｎ型不純物拡散領域と、を備えている。そして、前記ｎ型不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物であることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ｐｏｌｙ−Ｇｅ層にｎ型不純物のみではなく、ｎ型不純物とカルコゲンの両方を導入することにより、高電子濃度のｎ型ｐｏｌｙ−Ｇｅを形成することができる。従って、ｐｏｌｙ−Ｇｅ等の多結晶半導体層を用いた素子の特性向上をはかることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の基本原理を説明するためのもので、ドーズ量に対するキャリア濃度の変化を示す図。
【図２】第１の実施形態に係わるＭＯＳＦＥＴの概略構成を示す断面図。
【図３】図２のＭＯＳＦＥＴの製造工程を示す断面図。
【図４】第１の実施形態を説明するためのもので、絶縁膜上にｐｏｌｙ−Ｇｅ層を形成するための構成を示す断面図。
【図５】イオン注入後のアニールで形成されるｐｏｌｙ−Ｇｅ層の断面の状態を示す透過型電子顕微鏡写真。
【図６】Ｐをイオン注入したｐｏｌｙ−Ｇｅ層のラマンスペクトルを示す図。
【図７】ｐｏｌｙ−Ｇｅ層中にドープした各元素のＳＩＭＳプロファイルを示す図。
【図８】ｐｏｌｙ−Ｇｅ層中にドープしたＰ，ＳのＳＩＭＳプロファイルを示す図。
【図９】ｐｏｌｙ−Ｇｅ層中にドープした各元素の平均濃度を示す図。
【図１０】Ｐをドープした場合のアクセプター（欠陥）密度、ドナー密度、ホール濃度、電子濃度を示す図。
【図１１】第２の実施形態に係わる不揮発性半導体記憶装置の概略構成を示す断面図。
【図１２】第３の実施形態に係わるジャンクションレス・トランジスタの概略構成を示す断面図。
【発明を実施するための形態】
【０００９】
実施形態を説明する前に、本発明の基本原理について説明する。
【００１０】
本発明者らは、ｐｏｌｙ−Ｇｅに対するｎ型不純物拡散領域の形成に関して各種実験及び研究を重ねた結果、ｐｏｌｙ−Ｇｅにｎ型不純物としてのＰと共にカルコゲン（Ｓ，Ｓｅ，Ｔｅ）を導入すると、Ｐだけの場合よりも高電子濃度のｎ型ｐｏｌｙ−Ｇｅ層が形成されることを見出した。
【００１１】
図１（ａ）はｎ型不純物としてのＰ，Ａｓ，Ｓｂ、及びＳを単独で注入した場合、図１（ｂ）はｐｏｌｙ−Ｇｅ中にＰドーズ量を１×１０15ｃｍ-2に固定して注入し、更にＳを注入した場合である。
【００１２】
図１（ａ）に示すように、ｐｏｌｙ−Ｇｅにｎ型不純物をイオン注入すると、Ｐ，Ａｓ，Ｓｂのドーズ量が高くなるほどｐｏｌｙ−Ｇｅ中のホール濃度が低減し、これらのｎ型不純物の中でもＰが最もホール濃度を低減する効果がある。Ｐが高ドーズの場合には電子が生成され、ｐｏｌｙ−Ｇｅはｐ型からｎ型に変化することが明らかになった。しかし、Ｐが２．５×１０15ｃｍ-2の高ドーズ量の場合でも、電子濃度は８×１０17ｃｍ-3と低いものであった。
【００１３】
ここで、ｎ型不純物をイオン注入するとホール濃度が低減し、或いは電子が生成されるのは、Ｇｅ中で電子を生成する効果があるからである。即ち、Ｇｅ中欠陥起因のアクセプターをｎ型不純物が補償するためと理解できる。
【００１４】
一方、ｎ型不純物の代わりにカルコゲンとしてのＳを注入した場合も同様に、ドーズ量が高くなるとホール濃度が低くなることが分かった。Ｓが５×１０14ｃｍ-2では、ホール濃度は３×１０17ｃｍ-3にまで低減する。この濃度は、ｎ型不純物で最もホール低減する効果のあったＰよりも低い。
【００１５】
Ｓの導入によりホール低減する理由として、次の二つの可能性が考えられる。一つは、Ｓがｎ型不純物として働く可能性である。Ｓはダブルドナーであり、Ｇｅ中で電子生成することを確かめている。しかし、ＳはＰよりＧｅにおいて電気的活性化率と固溶限が低いため、ＳがＰよりも電子生成してホール低減するとは考えにくい。もう一つの可能性は、ＳによるＧｅ中欠陥を低減する効果である。バルクＧｅ中と同様に、ｐｏｌｙ−Ｇｅ中のアクセプターとして働く欠陥をＳが修復するため、ホール濃度が低減したと考えられる。
【００１６】
これに対し、ｎ型不純物の中で最もホール濃度を低減する効果のあったＰと共に欠陥を減らす効果が期待できるＳをイオン注入したところ、高電子濃度のｎ型ｐｏｌｙ−Ｇｅ層を形成できることが明らかになった。図１（ｂ）に示すように、Ｐのドーズ量を１×１０15ｃｍ-2に固定してＳのドーズ量を高くしていくと、１×１０14ｃｍ-2まではホール濃度はほぼ一定であり変化が見られない。しかし、Ｓのドーズ量を５×１０14ｃｍ-2にすると、ｎ型化し、電子濃度は〜２×１０18ｃｍ-3まで高くできることが分かった。
【００１７】
これは、上述したＰのみ導入したｐｏｌｙ−Ｇｅについての従来までの報告（２×１０17ｃｍ-3）よりも大幅に高い。即ち、Ｐのみの場合では、２．５×１０15ｃｍ-2の高ドーズ量でも電子濃度は〜８×１０17ｃｍ-3であり、Ｐ，Ｓ注入（ドーズ量の合計は１．５×１０15ｃｍ-2）の場合は〜２×１０18ｃｍ-3であり、Ｐ，Ｓ注入の方が遙かに高い。ＰとＳの両方を注入すると高電子濃度のｎ型Ｇｅが形成できる理由は、Ｐによって電子を生成する効果と、Ｓによって欠陥を低減する効果の二つが働くからである。
【００１８】
このように、ｎ型不純物としてＰをｐｏｌｙ−Ｇｅ層に導入する際に、Ｐと共にＳを導入することにより、ｎ型不純物拡散領域における電子濃度を十分に高めることができる。従って、これをＭＯＳＦＥＴやその他の半導体装置に適用することにより、素子特性の向上に寄与することが可能になる。
【００１９】
なお、Ｐと共にＳを導入する例を示したが、Ｓと同じくカルコゲンであるＳｅやＴｅでも構わない。カルコゲンの不純物濃度はｎ型不純物濃度より低いことが望ましい。また、上記ではｎ型不純物としてＰを用いた例を示したが、ＡｓやＳｂなどの他のｎ型不純物を用いる場合にも同様の効果が期待される。また、半導体としては、Ｇｅを主成分とする半導体層やＳｉ層に限るものではなく、化合物半導体に適用することも可能である。
【００２０】
さらに、ＭＯＳＦＥＴのソース／ドレイン領域や不揮発性半導体装置の制御ゲート電極や電荷蓄積層、更にはジャンクションレス・トランジスタの基板などに限らず、高電子濃度の領域を形成すべき場所に所望の濃度で適用することが可能である。
【００２１】
以下、実施形態の半導体装置を、図面を参照して説明する。
【００２２】
（第１の実施形態）
図２は、第１の実施形態に係わるＭＯＳＦＥＴの概略構成を示す断面図である。
【００２３】
図中の１０はＳｉ基板であり、この基板１０上にシリコン酸化膜等の埋め込み絶縁膜１１を介してｐ型のｐｏｌｙ−Ｇｅ層１２が形成されている。Ｇｅ層１２の膜厚は、例えば２０〜１００ｎｍである。Ｇｅ層１２上に、ゲート絶縁膜１３を介して、ＴａＮ等のゲート電極１４が形成されている。ゲート電極１４の両側面には側壁絶縁膜１５が形成されている。ゲート部を挟んでＧｅ層１２の表面部には、ＰとＳのドープによるｎ+ 型のｐｏｌｙ−Ｇｅのソース／ドレイン領域（Ｓ／Ｄ領域）１６が形成されている。
【００２４】
Ｓ／Ｄ領域１６におけるＰの濃度は最大で１０21ｃｍ-3、Ｓの濃度はそれより低い濃度であり、例えばＰの濃度が４×１０20ｃｍ-3の場合、Ｓの最大濃度は半分の２×１０20ｃｍ-3である。
【００２５】
このｐｏｌｙ−Ｇｅ層を用いたＭＯＳＦＥＴにおいては、オン状態でゲート電極下にｎ型のチャネル１７が形成され、Ｓ／Ｄ領域１６間に電流が流れる。このとき、Ｓ／Ｄ領域１６はＧｅ層１２に対してｎ−Ｇｅ／ｐ−Ｇｅの接合を有し、チャネル１７に対してｎ−Ｇｅ／ｎ−Ｇｅの接合を有することになる。
【００２６】
Ｓ／Ｄ領域１６には、後述するようにＰとＳがイオン注入により導入され、アニールにより活性化されている。これにより、ｎ+ 型ｐｏｌｙ−Ｇｅ層（不純物拡散領域）が形成されている。即ち、ＰとＳの両方のドープにより、ｎ型不純物の濃度が高くなっている。
【００２７】
このような構成であれば、ｐｏｌｙ−Ｇｅ層を基板として用いた場合も、ｎ+ 型のソース／ドレイン領域の形成が可能となる。
【００２８】
次に、本実施形態のＭＯＳＦＥＴの製造方法について、図３（ａ）〜（ｄ）を参照して説明する。
【００２９】
まず、図３（ａ）に示すように、Ｓｉ基板１０上にＳｉＯ2 等の絶縁膜１１を形成した後、この絶縁膜１１上にスパッタ法やＣＶＤ法等によりｐ型のｐｏｌｙ−Ｇｅ層１２を形成する。堆積しただけのｐｏｌｙ−Ｇｅ層は、欠陥のため通常ｐ型ｐｏｌｙ−Ｇｅ層になる。
【００３０】
次いで、図３（ｂ）に示すように、ｐ型ｐｏｌｙ−Ｇｅ層１２上にゲート絶縁膜１３を介してゲート電極１４を形成する。具体的には、ｐ型ｐｏｌｙ−Ｇｅ層１２の表面上に、例えばＡｌ2Ｏ3 膜を形成した後にＴａＮ膜を堆積し、これらをゲートパターンに加工する。
【００３１】
次いで、図３（ｃ）に示すように、ゲート電極１４の両側面に側壁絶縁膜１５を形成する。側壁絶縁膜１５の形成は、例えば全面にシリコン酸化膜を堆積した後に、基板表面及びゲート電極１４の表面上のシリコン酸化膜が除去されるようにエッチバックすればよい。
【００３２】
次いで、図３（ｄ）に示すように、ゲート電極１４及び側壁絶縁膜１５をマスクに用い、ｐ型ｐｏｌｙ−Ｇｅ層１２の表面部にイオン注入によりＰとＳを導入することにより、Ｓ／Ｄ領域１６を形成する。ここで、Ｐ，Ｓのイオン注入の順序は何れを先にしても良い。さらに、Ｐの濃度は例えば４×１０20ｃｍ-3、Ｓの濃度は例えば１０20ｃｍ-3とした。
【００３３】
Ｓ／Ｄ領域１６におけるＰの濃度は最大で１０21ｃｍ-3、Ｓの濃度はそれより低い濃度であり、例えばＰの濃度が４×１０20ｃｍ-3の場合、Ｓの最大濃度は半分の２×１０20ｃｍ-3である。
【００３４】
次いで、例えば４００〜６００℃の温度でアニール処理を施すことにより、ゲート絶縁膜／基板構造を劣化させることなく、ｎ+ 型拡散層（Ｓ／Ｄ領域）１６のキャリア濃度を高めることができた。ここで、Ｓは、多結晶の粒界内部より粒界界面に多く有しているのが確認された。
【００３５】
なお、ゲート電極１４としては、ＴａＮ膜の例を示したが、他の金属でも、また多結晶の半導体でも構わない。多結晶の半導体の場合には、本研究の効果によってキャリア濃度を高めることができる。また、Ｓ／Ｄ領域を形成してから、ゲート絶縁膜を形成する順でＭＯＳＦＥＴを作製しても構わない。
【００３６】
これ以降は、図示しない層間絶縁膜等の堆積、及びコンタクトプラグの形成によりＧｅ−ＭＯＳＦＥＴが完成することになる。
【００３７】
このように本実施形態では、Ｓ／Ｄ領域１６の形成のためにｎ型不純物としてのＰとカルコゲンとしてのＳを導入することで、高電子濃度のｎ型ｐｏｌｙ−Ｇｅ層を形成することができる。このため、従って、絶縁膜上に形成したＧｅ−ＭＯＳＦＥＴの素子特性向上をはかることができる。
【００３８】
また、Ｐを単独で導入した場合よりも不純物活性化のためのアニール温度を低くすることができ、アニールに伴うゲート絶縁膜／Ｇｅ基板界面準位の増大を抑制することができる利点もある。
【００３９】
次に、本実施形態により高電子濃度のｎ型ｐｏｌｙ−Ｇｅ層が得られる原理について検証する。
【００４０】
まず、図４に示すように、Ｓｉ（１００）基板上に熱ＳｉＯ2 膜を〜１００ｎｍ形成した。続いて、スパッタ装置によりアモルファスＧｅ（ａ−Ｇｅ）を〜２０ｎｍ堆積し、その上にＰＥＣＶＤ法により保護膜としてＳｉＯ2 膜を〜５ｎｍ堆積した。
【００４１】
そしてｎ型不純物であるＰ，Ａｓ，Ｓｂ及びＳを、投影飛程（Ｒｐ）がａ−Ｇｅの中央付近になるように、それぞれ１０，１５，２０，１０ｋｅＶの加速エネルギーでイオン注入した。ドーズ量は４×１０12〜２．５×１０15ｃｍ-2である。また、ＰとＳの同時注入も行った。同時注入の場合、Ｐドーズ量は１×１０15ｃｍ-2に固定し、Ｓドーズ量を４×１０12〜５×１０14ｃｍ-2に変化させた。最後にａ−Ｇｅを６００℃，５ｈ，Ｎ2 雰囲気において熱処理してｐｏｌｙ−Ｇｅを形成した。
【００４２】
こうして形成したｐｏｌｙ−Ｇｅに対して、構造や不純物プロファイル、及びキャリア濃度を調べるために、以下の分析を行った。即ち、構造を調べるために断面ＴＥＭ観察を行った。さらに、ｐｏｌｙ−Ｇｅ中不純物プロファイルはＳＩＭＳ（Secondary Ion Mass Spectrometry）分析により調べた。なお、ＳはＯと干渉して定量が難しいため、ＴＯＦ-ＳＩＭＳ（Time-Of-Flight Secondary Ion Mass Spectrometry）により不純物プロファイルを調べた。キャリア濃度はホール効果測定により評価した。キャリア濃度を見積もるために必要なｐｏｌｙ−Ｇｅ層の厚さは断面ＴＥＭ観察により決定した。
【００４３】
様々な不純物をイオン注入して形成したｐｏｌｙ−Ｇｅは、一様な厚さの膜になっていることをＴＥＭ観察で確認した。例えば、図５（ａ）は、Ｐのみイオン注入したｐｏｌｙ−ＧｅをＴＥＭ観察したものである。図５（ｂ）は、ＰとＳの両方をイオン注入したｐｏｌｙ−ＧｅをＴＥＭ観察したものである。何れの場合にも、ＳｉＯ2 （１００ｎｍ）／Ｓｉ（１００）基板上に約２０ｎｍのｐｏｌｙ−Ｇｅが形成されている。さらに、膜は連続に成長し、厚さは一様である。
【００４４】
ａ−Ｇｅ中に不純物を導入してから熱処理すると、温度や時間によっては結晶化しないことをラマン分光測定により確認している。例えば、Ｐイオン注入（ドーズ量５×１０14ｃｍ-2）したａ−Ｇｅを６００℃，３０ｍｉｎで熱処理した場合や、Ｓｂイオン注入（ドーズ量５×１０14ｃｍ-2）したａ−Ｇｅを４５０℃，５ｈで熱処理した場合には結晶化しない（Ｓｂが＜１×１０14ｃｍ-2では４５０℃，５ｈでも結晶化する）が、今回の６００℃，５ｈの熱処理条件では全て結晶化することが分かった。
【００４５】
Ｐを注入したｐｏｌｙ−Ｇｅのラマンスペクトルを見ると、図６（ａ）に示すように、６００℃，５ｈの熱処理では、３００ｃｍ-1付近に鋭いピークが現れており、結晶化していることが分かる。さらに、図６（ｂ）に示すように、７００℃と６５０℃の１ｍｉｎでは結晶化しているが、６００℃，１ｍｉｎと３０ｍｉｎでは結晶化していないことが分かる。
【００４６】
イオン注入した不純物は、高温長時間の熱処理後もほぼｐｏｌｙ−Ｇｅ内部に維持されていることがＳＩＭＳ分析から分かった。図７（ａ）〜（ｄ）は、ｐｏｌｙ−Ｇｅ中の不純物プロファイルであり、（ａ）はＰをドープした場合、（ｂ）はＡｓをドープした場合、（ｃ）はＳｂをドープした場合、（ｄ）はＳをドープした場合である。横軸はｐｏｌｙ−Ｇｅの表面からの深さであり、原点は保護膜除去後のｐｏｌｙ−Ｇｅの表面、〜２０ｎｍはｐｏｌｙ−ＧｅとＳｉＯ2 の界面である。各不純物のドーズ量に応じて不純物濃度は高くなる。
【００４７】
図８は、ＰとＳの両方をドープした場合のｐｏｌｙ−Ｇｅ中不純物のＳＩＭＳプロファイルである。Ｐのドーズ量を１×１０15ｃｍ-2に固定し、Ｓのドーズ量を変化させた場合である。Ｓの各ドーズ量に応じた濃度の不純物が確認される。一方、Ｐの濃度はほぼ一定である。
【００４８】
熱処理後のＧｅ内部に不純物がどの程度維持できているかを調べたものが、図９である。縦軸の平均不純物濃度（＜Ｃ＞）は、ＳＩＭＳプロファイルの不純物濃度［Ｃ（ｘ）］をｐｏｌｙ−Ｇｅの膜厚（ｄ）の範囲で積分してからその膜厚で除算して見積もった。
【００４９】
＜Ｃ＞＝∫Ｃ（ｘ）ｄｘ／ｄ
ここで、ｄ＝２０ｎｍである。
【００５０】
Ｉｄｅａｌは、イオン注入した不純物がｐｏｌｙ−Ｇｅ層に全て存在すると仮定した理想的な場合の平均不純物濃度である。各不純物のドーズ量が高くなるほど平均不純物濃度も高くなり、その濃度は理想的な場合の平均濃度に近いことが分かる。６００℃という高温で５ｈという長時間では、Ｇｅ中不純物は通常容易に拡散してしまい、高濃度を維持できないが、ｐｏｌｙ−ＧｅをＳｉＯ2 で囲むことにより内部及び外方への拡散が充分に抑制できている。
【００５１】
なお、図４では、ＳｉＯ2 膜上に堆積したａ−Ｇｅ層をアニールして多結晶にする場合を説明したが、最初からＳｉＯ2 膜上に多結晶のＧｅ層を形成しても良い。この場合も、図５〜図８と同様の結果が得られると期待される。
【００５２】
次に、前記図１（ａ）（ｂ）に示す特性が得られる理由について説明する。
【００５３】
図１０（ａ）（ｂ）は、Ｐのドーズによる電子濃度の変化を計算で見積もった結果を示す図であり、（ａ）は欠陥がある場合、（ｂ）は欠陥の無い場合を示している。
【００５４】
図１０（ａ）に示すように、アクセプター（欠陥）密度ＮA はＰを注入しても変化せず、更にアクセプターは活性化率が高い（アクセプターのみ存在する場合、ホール濃度ｐはアクセプター欠陥密度ＮA とほぼ等しい：ｐ≒ＮA）と仮定した。また、電荷中性条件（ｎ＋ＮA−ｐA＝ｐ＋ＮD−ｎD）を満たすと仮定する。ここで、ｎは電子濃度、ｐA はアクセプター準位にいるホール濃度であり、ｎD はドナー準位にいる電子濃度、ＮD はドナー密度である。
【００５５】
図１０（ａ）に示すように、Ｐのドーズ量が高くなるほどホール濃度ｐが減少するのは、Ｐによるドナー密度ＮD の増大のためである。ＮD がＮA より多くなる（ＮD ＞ＮA ）と、ｎが支配的になる（ｎ≫ｐ，ｎ＜ＮD ）。
【００５６】
図１０（ｂ）に示すように、欠陥が無い場合（ＮA＝０）は、図１０（ａ）で見積もったＮD と同じだけｎが生成される（ｎ＝ＮD ）。
【００５７】
これらの結果から、Ｐと共にＳを注入すると、欠陥が減少し、Ｐのみ（１×１０15ｃｍ-2）で欠陥が無い場合に本来生成するはずの濃度（〜３×１０18ｃｍ-3）に近い電子（〜２×１０18ｃｍ-3）が支配的になったと予想される。
【００５８】
これらの考察から、前記図１（ａ）（ｂ）に示したように、ＰとＳの同時ドープにより高電子濃度のｎ型ｐｏｌｙ−Ｇｅ層が得られることが説明できる。
【００５９】
（第２の実施形態）
図１１（ａ）（ｂ）は、第２の実施形態に係わる不揮発性半導体記憶装置の概略構成を示す断面図であり、図１１（ａ）は図１１（ｂ）のＡ−Ａ’断面に相当している。
【００６０】
Ｓｉ基板２０上にトンネル絶縁膜２１を介して浮遊ゲート（電荷蓄積層）２２が形成され、その上に電極間絶縁膜２３を介して制御ゲート２４が形成されている。基板２０には、ワード線方向に沿って溝が形成され、この溝内に素子分離絶縁膜２５が形成されている。素子分離絶縁膜２５の上面は浮遊ゲート２２の下面よりも高く、浮遊ゲート２２の上面よりも低くなっている。電荷蓄積層２２及び制御ゲート２４としてはｐｏｌｙ−Ｇｅ層を用いた。
【００６１】
このような構成においても、ｐｏｌｙ−Ｇｅ層からなる浮遊ゲート２２及び制御ゲート２４に対し、先の第１の実施形態と同様に、Ｐに加えてカルコゲンのＳ，Ｓｅ，又はＴｅを導入することにより、制御ゲート２４及び浮遊ゲート３３として高電子濃度のｎ型ｐｏｌｙ−Ｇｅ層を形成することができる。これにより、浮遊ゲート２２及び制御ゲート２３の抵抗を小さくすることができ、素子特性の向上をはかることができる。
【００６２】
（第３の実施形態）
図１２は、第３の実施形態に係わるジャンクションレス・トランジスタを示す概略構成図である。
【００６３】
Ｓｉ基板４１上に絶縁膜４２を形成した支持基板４０上に、ｎ+ 型のｐｏｌｙ−Ｇｅ層３１が形成されている。このｐｏｌｙ−Ｇｅ層３１は、先の第１の実施形態と同様に、ｐｏｌｙ−Ｇｅ層にＰとＳをイオン注入することにより形成されている。
【００６４】
ｐｏｌｙ−Ｇｅ層３１上に、ゲート絶縁膜３２を介してゲート電極３３が形成されている。そして、ゲート電極３３を挟んでｎ+ 型ｐｏｌｙ−Ｇｅ層３１の表面にソース／ドレイン電極３４が形成されている。
【００６５】
このようなジャンクションレス・トランジスタは、ナノスケールのＭＯＳトランジスタにおいて、ｐｎ接合を用いないでＭＯＳトランジスタを構成したものである。ソース・チャネル・ドレインの全ての領域を同一極性の半導体層で構成するため、ＯＦＦ状態を実現するにはゲート静電制御力の極めて高いデバイス構造が必要である。従って、ｎ+ 型のｐｏｌｙ−Ｇｅ層３１は絶縁膜４２上にフィン状に形成し、ゲート電極３３はｎ+ 型ｐｏｌｙ−Ｇｅ層３１の周囲を囲むように形成するのが望ましい。
【００６６】
このように本実施形態によれば、素子形成基板であるｐｏｌｙ-Ｇｅ層３１にＰとＳをイオン注入し、アニール処理することにより、Ｇｅ層３１を高電子濃度のｎ型にすることができ、これにより素子特性の向上をはかることができる。
【００６７】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００６８】
実施形態では、ｎ型不純物としてＰを用いた例を示したが、ＡｓやＳｂなどの他のｎ型不純物を用いる場合にも同様の効果が期待される。さらに、カルコゲンとしては、Ｓの代わりにＳｅやＴｅを用いることも可能である。
【００６９】
熱処理方法は、ファーネスアニール（ＦＡ）だけでなく、ＲＴＡやフラッシュランプアニール（ＦＬＡ）等でも構わない。
また、半導体層としては、必ずしも多結晶のＧｅ層に限るものではなく、Ｇｅを主成分とする多結晶半導体であればよい。さらに、ＭＯＳＦＥＴのソース／ドレイン領域やエクステンション層、不揮発性半導体装置の制御ゲート電極や浮遊ゲート電極、更にはジャンクションレス・トランジスタの基板などに限らず、高キャリア濃度領域を形成すべき場所に適用することが可能である。
【００７０】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７１】
１０…Ｓｉ基板
１１…埋め込み絶縁膜
１２…ｐ型ｐｏｌｙ−Ｇｅ層
１３…ゲート絶縁膜
１４…ゲート電極
１５…側壁絶縁膜
１６…ｎ+ 型ｐｏｌｙ−Ｇｅ層（ソース／ドレイン領域）
２０…Ｓｉ基板
２１…トンネル絶縁膜
２２…電荷蓄積層
２３…電極間絶縁膜
２４…制御ゲート
２５…素子分離絶縁膜
３１…ｎ+ 型ｐｏｌｙ−Ｇｅ層
３２…ゲート絶縁膜
３３…ゲート電極
３４…ソース／ドレイン電極
４０…支持基板
４１…Ｓｉ基板
４２…絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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