(57)【要約】【課題】実施形態は、素子構造の微細化に対応して終端部の耐圧を向上させることが可能な半導体装置の製造方法を提供する。【解決手段】実施形態は、半導体素子が設けられる素子部と、前記素子部を囲む終端部と、を有する半導体装置の製造方法であって、前記半導体素子が形成される第１導電形の半導体層の第１の面から前記第１の面とは反対側の第２の面の方向に延在する複数のトレンチを形成し、前記第１の面および前記複数のトレンチの内面を覆う絶縁膜を形成し、前記複数のトレンチのうちの前記終端部に位置するトレンチの底面に形成された前記絶縁膜の一部を除去し、前記絶縁膜の一部を除去した前記トレンチの底部に第２導電形の不純物をイオン注入する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子が設けられる素子部と、前記素子部を囲む終端部と、を有する半導体装置の製造方法であって、
前記半導体素子が形成される第１導電形の半導体層の第１の面から前記第１の面とは反対側の第２の面の方向に延在する複数のトレンチを形成し、
前記第１の面および前記複数のトレンチの内面を覆う絶縁膜を形成し、
前記複数のトレンチのうちの前記終端部に位置するトレンチの底面に形成された前記絶縁膜の一部を除去し、
前記絶縁膜の一部を除去した前記トレンチの底部に第２導電形の不純物をイオン注入する半導体装置の製造方法。
【請求項２】
前記イオン注入は、前記第１の面から前記第２の面に向かう第１方向に前記第２導電形の不純物を注入し、前記第１方向に対するイオンビームのオフ角を７度未満とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記イオン注入は、前記第１の面から前記第２の面に向かう第１方向に前記第２導電形の不純物を注入し、前記第１方向に対するイオンビームのオフ角を２．７度以下とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記複数のトレンチのうちの前記素子部に設けられたトレンチをマスクで覆い、前記終端部に位置する前記トレンチの底部に前記第２導電形の不純物をイオン注入する請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
第１導電形の半導体層の第１の面から前記第１の面とは反対側の第２の面に延在するトレンチを形成し、
前記第１の面および前記トレンチの内面を覆う絶縁膜を形成し、
前記トレンチの底面に形成された前記絶縁膜の一部を除去し、
前記第１の面から前記第２の面に向かう第１方向に第２導電形の不純物をイオン注入し、前記第１方向に対するイオンビームのオフ角を７度未満とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
電力制御用の半導体装置には、ソースドレイン間の高耐圧化と低オン抵抗化とが求められる。例えば、ＭＯＳ（Metal Oxide Smiconductor）型トランジスタでは、トレンチゲート構造を採用し、その微細化を図ることにより、オン抵抗を低減できる。一方、ソースドレイン間耐圧は、トランジスタ構造の端部を終端するガードリング構造を用いることにより高耐圧化することが可能である。しかしながら、素子構造の微細化に伴い、その構造および製造方法の改良が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２１２１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、素子構造の微細化に対応して終端部の耐圧を向上させることが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態は、半導体素子が設けられる素子部と、前記素子部を囲む終端部と、を有する半導体装置の製造方法であって、前記半導体素子が形成される第１導電形の半導体層の第１の面から前記第１の面とは反対側の第２の面の方向に延在する複数のトレンチを形成し、前記第１の面および前記複数のトレンチの内面を覆う絶縁膜を形成し、前記複数のトレンチのうちの前記終端部に位置するトレンチの底面に形成された前記絶縁膜の一部を除去し、前記絶縁膜の一部を除去した前記トレンチの底部に第２導電形の不純物をイオン注入する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を表す模式図である。
【図２】実施形態に係る半導体装置の製造過程を表す模式断面図である。
【図３】図２に続く製造過程を表す模式断面図である。
【図４】実施形態に係る半導体装置の特性を表すグラフである。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
図１は、実施形態に係る半導体装置１を表す模式図である。半導体装置１は、例えば、トレンチゲート構造を有するＭＯＳトランジスタである。図１（ａ）は、図１（ｂ）に示すＡ−Ａ線に対応する断面を表している。図１（ｂ）は、チップ面に設けられるトレンチの配置を表す平面図である。
【０００９】
半導体装置１は、半導体素子（ＭＯＳトランジスタ）が設けられる素子部ＡＡと、素子部を囲む終端部ＥＡと、を有する。
【００１０】
図１（ａ）に表すように、半導体装置１は、ドレイン層５と、ドレイン層５の上に設けられたドリフト層７と、を備える。ドレイン層５は、例えば、シリコン基板上に設けられたｎ形半導体層である。また、ドレイン層５は、ｎ形シリコン層もしくはｎ形シリコン基板そのものであっても良い。ドレイン層５の上に設けられるドリフト層７は、ドレイン層５よりも低濃度のｎ形半導体層である。ドリフト層７は、例えば、ｎ形シリコン層である。
【００１１】
本実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明するが、これに限定される訳ではなく、第１導電形をｐ形、第２導電形をｎ形としても良い。また、半導体層は、シリコン層に限定される訳ではなく、例えば、炭化シリコン（ＳｉＣ）であっても良い。
【００１２】
図１（ａ）に表すように、ドリフト層７には、複数のトレンチ９ａ、９ｂが形成される。各トレンチは、ドリフト層７の上面７ａから下面７ｂに向かう方向（Ｚ方向）に設けられる。図１（ｂ）に表すように、トレンチ９ａは、素子部ＡＡに設けられ、トレンチ９ｂは、終端部ＥＡに設けられる。
【００１３】
図１（ｂ）に表すように、トレンチ９ａは、例えば、素子部ＡＡにおいてＹ方向に延在する。一方、トレンチ９ｂは、終端部ＥＡにおいて、素子部ＡＡの周りを囲むように設けられる。また、同図に表すように、複数のトレンチ９ｂを多重に形成することが好ましい。この時、終端部ＥＡのトレンチの深さを、素子部ＡＡのトレンチより深くしたい場合は、終端部ＥＡのトレンチ開口幅を広くすることで実現可能である。また終端部ＥＡのトレンチ開口幅を浅くするには、トレンチ開口幅を狭めることで実現可能である。
【００１４】
トレンチ９ａおよび９ｂの内部には、フィールドプレート１５が設けられる。フィールドプレート１５は、フィールド絶縁膜１７を介してドリフト層７に向き合う。そして、素子部ＡＡに設けられるトレンチ９ａの内部では、フィールドプレート１５の上に絶縁膜を介してゲート電極２５が設けられる。
【００１５】
さらに、素子部ＡＡでは、隣り合うトレンチ９ａの間に位置するドリフト層７の上にｐ形ベース層２１が設けられる。ｐ形ベース層２１は、ゲート絶縁膜２７を介してゲート電極２５に向き合う。さらに、ｐ形ベース層２１の上には、ｎ形ソース領域２３が設けられる。
【００１６】
トレンチ９ａおよび９ｂの上には、ゲート電極２５およびフィールドプレート１５を覆う層間絶縁膜３３が設けられる。層間絶縁膜３３は、素子部ＡＡにおいてｐ形ベース層２１およびｎ形ソース領域２３に連通する開口３３ａを有する。
【００１７】
さらに、素子部ＡＡにおいて、層間絶縁膜３３の上にソース電極３５が設けられる、ソース電極３５は、開口３３ａを介してｐ形ベース層２１およびｎ形ソース領域２３に電気的に接続される。
【００１８】
一方、終端部ＥＡでは、トレンチ９ｂの下にそれぞれｐ形領域１３が形成される。ｐ形領域１３は、ソースドレイン間のオフ時において、ドリフト層７の内部に広がる空乏層の横方向（Ｘ方向）への広がりを制限し、終端部の耐圧を向上させる。
【００１９】
すなわち、半導体装置１では、終端部に配置されたフィールドプレートを含む複数のトレンチ９ｂと、各トレンチ９ｂの下に形成されたｐ形領域１３と、を含むガードリングが構成される。これにより、その特性、例えば、ドレイン耐圧、アバランシェ耐量を向上させることができる。
【００２０】
次に、図２および図３を参照して、実施形態に係る半導体装置の製造方法を説明する。図２（ａ）〜図３（ｃ）は、実施形態に係る半導体装置の製造過程を表す模式断面図である。
【００２１】
例えば、図示しないシリコン基板上にｎ形ドリフト層７が形成されたウェーハを準備する。ｎ形ドリフト層７は、第１の面（上面７ａ）と、その反対側の第２の面（下面７ｂ）と、を有する。
【００２２】
図２（ａ）に表すように、ｎ形ドリフト層７の上面７ａから下面７ｂに向かう第１方向（Ｚ方向）に延在するトレンチ９ａおよび９ｂを形成する。トレンチ９ａは、素子部ＡＡに対応する領域に形成し、トレンチ９ｂは、素子部ＡＡを囲む終端部ＥＡに対応する領域に形成する。
【００２３】
トレンチ９ａおよび９ｂは、例えば、ｎ形ドリフト層７の上に各トレンチの位置に対応する開口を有するマスクを形成し、異方性ＲＩＥ（Reactive Ion Etching）法を用いてｎ形ドリフト層７を選択的にエッチングすることにより形成する。
【００２４】
続いて、図２（ｂ）に表すように、ｎ形ドリフト層７の上面７ａ、および、トレンチ９ａ、９ｂの内面を覆う絶縁膜４１を形成する。絶縁膜４１は、例えば、ｎ形ドリフト層７を熱酸化することにより形成されるシリコン酸化膜である。絶縁膜４１は、例えば、１０ナノメートル（ｎｍ）〜２００ｎｍの厚さに形成する。好ましくは、トレンチ９ａおよび９ｂのエッチング時に、その内面に形成されるエッチングダメージを除去できる厚さに形成する。
【００２５】
次に、図２（ｃ）に表すように、素子部ＡＡおよび終端部ＥＡの外側を覆うマスク４３を形成する。マスク４３は、例えば、フォトレジストであり、フォトリソグラフィにより形成した開口４３ａを有する。開口４３ａの内側には、終端部ＥＡのトレンチ９ｂを露出させる。マスク４３は、トレンチ９ａの内部を埋め込み、ｎ形ドリフト層７の上面７ａを覆う。そして、後述するイオン注入過程において、ｎ形ドリフト層７の上面７ａにｐ形不純物が注入されない厚さに形成する。
【００２６】
次に、図３（ａ）に表すように、トレンチ９ｂの底面９ｂｅ、および、ｎ形ドリフト層７の上面７ａを覆う絶縁膜４１の一部を除去し、トレンチ９ｂの内壁を覆う絶縁膜４１の一部４１ａを残す。
【００２７】
例えば、Ｚ方向のエッチング速度がＸ方向およびＹ方向のエッチング速度よりも速い異方性を有するＲＩＥ条件を用いて、開口４３ａの内側に露出した絶縁膜４１をエッチングする。
【００２８】
次に、開口４３ａを介してｎ形ドリフト層７にｐ形不純物をイオン注入する。ｐ形不純物は、例えば、ボロン（Ｂ）であり、絶縁膜４１を除去したトレンチ９ｂの底面、および、ドリフト層７の上面７ａに注入される。
【００２９】
ｐ形不純物は、トレンチ９ａの下に形成されるｐ形領域１３に下端が深くなるように、注入することが好ましい。このためには、イオン注入におけるイオンビームのオフ角を小さくすることにより、チャネリング成分の比率を大きくすることが望ましい。具体的には、注入方向であるＺ方向に対して、イオンビームのオフ角が７度未満、好ましくは、２．７度以下となるように注入する。例えば、オフ角を０（ゼロ）度として注入することが望ましい。
【００３０】
また、トレンチ９ａの内壁を覆う絶縁膜４１ａは、内壁へのｐ形不純物の注入を抑制し、ｐ形への反転を防ぐ。さらに、イオン注入におけるオフ角の抑制は、トレンチ９ａの内壁へのｐ形不純物の注入を低減する効果も有する。これにより、終端部ＥＡの耐圧低下を回避することができる。
【００３１】
続いて、図３（ｃ）に表すように、マスク４３を除去する。マスク４３は、例えば、酸素アッシングにより除去することができる。続いて、絶縁膜４１をエッチングし、トレンチ９ａ、９ｂのそれぞれの内面、および、ドリフト層７の上面７ａの全体から絶縁膜４１を除去する。
【００３２】
次に、トレンチ９ａおよび９ｂの内面にフィールド絶縁膜１７を形成し、フィールドプレート１５となるポリシリコンを埋め込む（図１参照）。フィールド絶縁膜１７は、シリコンの熱酸化法、もしくはＣＶＤ法を用いて形成される。この例において、例えば、ＣＶＤ法を用いてトレンチ９ａおよび９ｂのそれぞれの内面に形成した場合、各トレンチの内面を熱酸化してフィールド絶縁膜１７を形成するよりも、その応力を軽減することが可能である。その結果、ウェーハの反りを抑制する効果が得られる。また、フィールド絶縁膜１７を厚く形成することも可能となる。
【００３３】
続いて、ゲート絶縁膜２７、ゲート電極２５、ｐ形ベース層２１、ｎ形ソース領域２３、層間絶縁膜３３およびソース電極３５を順に形成し、半導体装置１を完成させる。これらの過程における熱処理を通して、トレンチ９ｂの下に注入されたｐ形不純物４７が活性化され、ｐ形領域１３を形成することができる。
【００３４】
前述したように、トレンチ９ｂの下のｐ形領域１３をより深く形成することにより、終端部ＥＡに形成されたガードリング構造の耐圧を高くすることができる。このため、ｐ形不純物のイオン注入におけるオフ角を小さくすることにより、チャネリング成分を増し、ｐ形不純物をより深く注入する。
【００３５】
図４は、実施形態に係る半導体装置の特性を表すグラフである。同図は、イオンビームのオフ角を変えてシリコン中に注入したボロンのプロファイルを示している。横軸は、シリコン層の表面からの深さ（μｍ）であり、縦軸は、ボロン濃度（ｃｍ−３）である。
【００３６】
図４中に示すプロファイルＢは、オフ角を７度としてイオン注入したボロンの分布を示している。一方、プロファイルＣは、オフ角を０度とした場合のボロンの分布を示している。共に、注入エネルギーは２００ｋｅＶであり、ドーズ量は４×１０１２ｃｍ−３である。
【００３７】
図４に示す例から明らかなように、オフ角を０度としたプロファイルＣの方が、オフ角を７度としたプロファイルＢよりもボロンが深くまで分布している。すなわち、オフ角を７度よりも小さくすることにより、イオン注入のチャネリング成分を増すことができる。そして、不純物をより深く注入することが可能となる。
【００３８】
例えば、面方位［１００］のシリコン層に、注入エネルギーを１００ｋｅＶとしてボロンを注入する場合、チャネリングの臨界角は２．７度である。そして、注入エネルギーを大きくするにしたがって、チャネリングの臨界角は小さくなる傾向にある。すなわち、高エネルギーでイオン注入を行う場合には、オフ角を２．７度以下とすることが好ましい。また、イオンビームに対するウェーハの角度が垂直になるように（すなわち、オフ角が０度となるように）、イオン注入装置のプラテンを設定することが望ましい。
【００３９】
また、上記の製造過程では、マスク４３の開口４３ａに露出させたトレンチ９ｂから、その底部の絶縁膜４１を除去する。これにより、イオン注入される不純物が絶縁膜４１の中で散乱され、チャネリング成分が減少することを回避する。すなわち、絶縁膜４１を介したスルーイオン注入よりもより深い拡散層を形成することができる。さらに、トレンチ９ｂの側壁に残した絶縁膜４１ａは、トレンチ側壁に不純物が注入され、ガードリング耐圧が低下することを抑制する。
【００４０】
さらに、ｐ形不純物を深く注入するために、イオン注入の加速電圧を上げると、イオンの散乱が大きくなる。これにより、トレンチ９ｂの下に形成されるｐ形領域１３が横方向（Ｘ方向）に広がり、隣接したトレンチ９ｂの下に形成される別のｐ形領域１３につながってしまう恐れがある。そして、各トレンチ９ｂの下に形成されたｐ形領域１３が横方向につながってしまうと、全てのｐ形領域１３が等電位になりガードリングの性能が低下してしまう。
【００４１】
これに対し、本実施形態では、チャネリング成分の比率を大きくし、注入されたイオンの散乱を抑制する。これにより、隣り合うｐ形領域１３がつながることを回避することが可能である。すなわち、半導体素子の構造が微細化され、隣り合うトレンチ９ｂの間隔が狭くなるとしても、本実施形態では、ガードリング耐圧、すなわち、終端部の耐圧を高く維持することが可能である。
【００４２】
上記の例では、終端部ＥＡにおいてトレンチ９ｂの下にｐ形領域１３を形成する例を説明したが、実施形態はこれに限定される訳ではない。  
例えば、第１導電形の半導体層の第１の面から第２の面に延在するトレンチを形成し、そのトレンチの内面を覆う絶縁膜を形成する。その後、終端部ＥＡに限らず、任意のトレンチの底面に形成された絶縁膜の一部を除去する。そして、イオンビームのオフ角を７度未満として、トレンチの底部に第２導電形の不純物をイオン注入しても良い。これにより、トレンチの下に深く分布する第２導電形の領域を形成することができる。
【００４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
１・・・半導体装置、  ５・・・ドレイン層、  ７・・・ドリフト層、  ７ａ・・・上面、  ７ｂ・・・下面、  ９ａ、９ｂ・・・トレンチ、  ９ｂｅ・・・底面、  １３・・・ｐ形領域、  １５・・・フィールドプレート、  １７・・・フィールド絶縁膜、  ２１・・・ｐ形ベース層、  ２３・・・ｎ形ソース領域、  ２５・・・ゲート電極、  ２７・・・ゲート絶縁膜、  ３３・・・層間絶縁膜、  ３３ａ・・・開口、  ３５・・・ソース電極、  ４１、４１ａ・・・絶縁膜、  ４３・・・マスク、  ４３ａ・・・開口、  ４７・・・ｐ形不純物、  ＡＡ・・・素子部、  ＥＡ・・・終端部
【図１】
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【図２】
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【図３】
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【図４】
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