(57)【要約】【課題】実施形態は、低コスト且つ高耐圧な半導体装置を提供する。【解決手段】実施形態によれば、フローティングドレイン領域２１が、第２の半導体領域１３とソース領域１７との間の領域に設けられている。第１のゲート電極２６が、第１の半導体領域１２上に、ドレイン領域１５とフローティングドレイン領域２１との間に設けられている。第２のゲート電極２７が、第１の半導体領域１２上に、ソース領域１７とフローティングドレイン領域２１との間に設けられている。第２の半導体領域１３の一部が、ゲート絶縁膜２５を介して第１のゲート電極２６の下に重なっている。【選択図】図１
2015056472.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた第１導電型の第１の半導体領域と、
前記基板上に設けられた絶縁分離膜と、
前記第１の半導体領域及び前記絶縁分離膜に隣接して、前記第１の半導体領域と前記絶縁分離膜との間に設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域の表面に設けられ、前記第２の半導体領域よりも第２導電型不純物濃度が高い第２導電型のドレイン領域と、
前記ドレイン領域に対して離間して、前記第１の半導体領域の表面に設けられた第２導電型のソース領域と、
前記第１の半導体領域の表面における、第２の半導体領域と前記ソース領域との間の領域に設けられた第２導電型のフローティングドレイン領域と、
前記第１の半導体領域上に、前記ドレイン領域と前記フローティングドレイン領域との間に設けられた第１のゲート電極と、
前記第１の半導体領域上に、前記ソース領域と前記フローティングドレイン領域との間に設けられた第２のゲート電極と、
前記第１のゲート電極と前記第１の半導体領域の表面との間、前記第１のゲート電極と前記第２の半導体領域の表面との間、および前記第２のゲート電極と前記第１の半導体領域の表面との間に設けられたゲート絶縁膜と、
前記ドレイン領域に接して前記ドレイン領域上に設けられたドレイン電極と、
前記ソース領域に接して前記ソース領域上に設けられたソース電極と、
を備え、
前記第２の半導体領域の一部は、前記ゲート絶縁膜を介して前記第１のゲート電極の下に重なっている半導体装置。
【請求項２】
前記第１のゲート電極のゲート長は、前記第２のゲート電極のゲート長よりも長い請求項１記載の半導体装置。
【請求項３】
前記絶縁分離膜は、前記第２の半導体領域よりも浅いＳＴＩ（Shallow Trench Isolation）構造を有し、
前記第２の半導体領域の一部は、前記絶縁分離膜の底部に接して重なっている請求項１または２に記載の半導体装置。
【請求項４】
前記ドレイン領域に隣接して前記第２の半導体領域の表面に設けられ、前記ドレイン領域の第２導電型不純物濃度よりも低く、前記第２の半導体領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を持つ第２導電型の低濃度ドレイン領域をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記基板上に設けられたＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）素子をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
高耐圧が要求されるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）においては、ドレイン側の接合耐圧を高めるため、ウェルまたは基板の不純物濃度が低く抑えられている。そのため寄生バイポーラトランジスタのベース抵抗（ベース電位）が高くなり、寄生バイポーラトランジスタの駆動能力が高くなりやすい。寄生バイポーラトランジスタの駆動は、オン耐圧の低下をまねく。
【０００３】
また、高耐圧ＭＯＳＦＥＴを、低耐圧ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）素子と同じ基板上に混載した構造において、低耐圧ＣＭＯＳとは別工程で高耐圧ＭＯＳＦＥＴにのみ特有の高耐圧構造を形成すると、製造コストの増加をまねく。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００２−５４３６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、低コスト且つ高耐圧な半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、基板と、第１導電型の第１の半導体領域と、絶縁分離膜と、第２導電型の第２の半導体領域と、第２導電型のドレイン領域と、第２導電型のソース領域と、第２導電型のフローティングドレイン領域と、第１のゲート電極と、第２のゲート電極と、ゲート絶縁膜と、ドレイン電極と、ソース電極と、を備えている。前記第１の半導体領域は、前記基板上に設けられている。前記絶縁分離膜は、前記基板上に設けられている。前記第２の半導体領域は、前記第１の半導体領域及び前記絶縁分離膜に隣接して、前記第１の半導体領域と前記絶縁分離膜との間に設けられている。前記ドレイン領域は、前記第２の半導体領域の表面に設けられ、前記第２の半導体領域よりも第２導電型不純物濃度が高い。前記ソース領域は、前記ドレイン領域に対して離間して、前記第１の半導体領域の表面に設けられている。前記フローティングドレイン領域は、前記第１の半導体領域の表面における、第２の半導体領域と前記ソース領域との間の領域に設けられている。前記第１のゲート電極は、前記第１の半導体領域上に、前記ドレイン領域と前記フローティングドレイン領域との間に設けられている。前記第２のゲート電極は、前記第１の半導体領域上に、前記ソース領域と前記フローティングドレイン領域との間に設けられている。前記ゲート絶縁膜は、前記第１のゲート電極と前記第１の半導体領域の表面との間、前記第１のゲート電極と前記第２の半導体領域の表面との間、および前記第２のゲート電極と前記第１の半導体領域の表面との間に設けられている。前記ドレイン電極は、前記ドレイン領域に接して前記ドレイン領域上に設けられている。前記ソース電極は、前記ソース領域に接して前記ソース領域上に設けられている。前記第２の半導体領域の一部は、前記ゲート絶縁膜を介して前記第１のゲート電極の下に重なっている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式断面図。
【図２】実施形態の半導体装置の模式平面図。
【図３】実施形態の半導体装置の模式断面図。
【図４】実施形態の半導体装置の模式断面図。
【図５】電圧−電流特性図。
【図６】実施形態の半導体装置の模式断面図。
【図７】実施形態の半導体装置の模式平面図。
【図８】実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。なお、各図面中、同じ要素には同じ符号を付している。以下の実施形態では第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型、第２導電型をｐ型としても実施可能である。
【０００９】
実施形態の半導体装置は、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）素子と、ＣＭＯＳ素子よりも高耐圧な高耐圧素子とが同じ基板上に混載された構造を有する。
【００１０】
図１は、実施形態の高耐圧素子１０の模式断面図である。  
図２は、高耐圧素子１０における主要要素の模式平面図である。図１は、図２におけるＡ−Ａ断面に対応する。
【００１１】
高耐圧素子１０は、例えば、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）構造を有する。
【００１２】
基板１１は、ｐ型半導体基板であり、例えばｐ型シリコン基板である。また、以下に説明する半導体層（領域）はシリコン層（領域）である。あるいは、基板１１や半導体層（領域）は、シリコンに限らず、例えば炭化シリコン、窒化ガリウムなどであってもよい。
【００１３】
基板１１上には、第１の半導体領域として、ｐ型ウェル１２が設けられている。ｐ型ウェル１２の表面側には、例えば、ＳＴＩ（Shallow Trench Isolation）構造の絶縁分離膜９１が設けられている。
【００１４】
絶縁分離膜９１は、ｐ型ウェル１２の表面側に形成されたトレンチ内に設けられた例えばシリコン酸化膜である。
【００１５】
絶縁分離膜９１の間の素子領域、または絶縁分離膜９１で囲まれた素子領域に、第２の半導体領域としてのｎ型ウェル１３、ｎ型のドレイン領域１５、ｎ型のソース領域１７、およびｎ型のフローティングドレイン領域２１が設けられている。
【００１６】
ｎ型ウェル１３は、ｐ型ウェル１２の表面側に形成されている。ｎ型ウェル１３は、ｐ型ウェル１２と絶縁分離膜９１に隣接している。ｎ型ウェル１３の深さは、ｐ型ウェル１２の深さと同じであり、ｎ型ウェル１３の底部は基板１１に達している。
【００１７】
ｎ型ウェル１３は絶縁分離膜９１よりも深く形成され、ｎ型ウェル１３の一部は絶縁分離膜９１の底部に接して重なっている。
【００１８】
ｎ型ウェル１３の表面に、ｎ型のドレイン領域１５が設けられている。ドレイン領域１５のｎ型不純物濃度は、ｎ型ウェル１３のｎ型不純物濃度よりも高い。ドレイン領域１５の一端側は、絶縁分離膜９１に接している。ドレイン領域１５の深さは、絶縁分離膜９１の深さよりも浅い。
【００１９】
ドレイン領域１５の他端側におけるｎ型ウェル１３の表面には、低濃度ドレイン領域１６が設けられている。低濃度ドレイン領域１６のｎ型不純物濃度は、ドレイン領域１５のｎ型不純物濃度よりも低く、ｎ型ウェル１３のｎ型不純物濃度よりも高い。
【００２０】
低濃度ドレイン領域１６の一端側は、ドレイン領域１５に接し、他端側は、ｎ型ウェル１３の表面領域１３ａに接している。低濃度ドレイン領域１６の深さは、ドレイン領域１５の深さよりも浅い。
【００２１】
絶縁分離膜９１の間の素子領域において、ドレイン領域１５が設けられた領域の反対側の領域には、ｎ型のソース領域１７が設けられている。ソース領域１７は、素子領域におけるｐ型ウェル１２の表面に、絶縁分離膜９１に隣接して設けられている。
【００２２】
ソース領域１７におけるドレイン側の端部には、低濃度ソース領域１８が設けられている。低濃度ソース領域１８は、ソース領域１７に隣接して、ｐ型ウェル１２の表面に設けられている。低濃度ソース領域１８のｎ型不純物濃度は、ソース領域１７のｎ型不純物濃度よりも低い。低濃度ソース領域１８の深さは、ソース領域１７の深さよりも浅い。
【００２３】
ソース領域１７及び低濃度ソース領域１８は、ｎ型ウェル１３に対して離間して、ｐ型ウェル１２の表面に設けられている。
【００２４】
低濃度ドレイン領域１６と、低濃度ソース領域１８との間の、ｐ型ウェル１２の表面には、ｎ型のフローティングドレイン領域２１と、ｎ型の低濃度フローティングドレイン領域２２が設けられている。
【００２５】
低濃度フローティングドレイン領域２２の深さは、フローティングドレイン領域２１の深さよりも浅い。低濃度フローティングドレイン領域２２のｎ型不純物濃度は、フローティングドレイン領域２１のｎ型不純物濃度よりも低い。
【００２６】
フローティングドレイン領域２１におけるドレイン側及びソース側のそれぞれの端部に、低濃度フローティングドレイン領域２２が隣接している。ドレイン側の低濃度フローティングドレイン領域２２は、ｎ型ウェル１３及び低濃度ドレイン領域１６に対して離間している。ソース側の低濃度フローティングドレイン領域２２は、低濃度ソース領域１８に対して離間している。
【００２７】
ドレイン領域１５、ソース領域１７およびフローティングドレイン領域２１は、同じイオン注入工程で同時に形成される。したがって、ドレイン領域１５、ソース領域１７およびフローティングドレイン領域２１は、ほぼ同じｎ型不純物濃度、およびほぼ同じ深さを有する。
【００２８】
また、低濃度ドレイン領域１６、低濃度ソース領域１８および低濃度フローティングドレイン領域２２は、同じイオン注入工程で同時に形成される。したがって、低濃度ドレイン領域１６、低濃度ソース領域１８および低濃度フローティングドレイン領域２２は、ほぼ同じｎ型不純物濃度、およびほぼ同じ深さを有する。
【００２９】
高耐圧素子１０における前述した要素の表面上には、絶縁膜２５が設けられている。絶縁膜２５は、例えばシリコン酸化膜である。
【００３０】
絶縁膜２５上には、第１のゲート電極２６と第２のゲート電極２７が設けられている。第１のゲート電極２６の下の絶縁膜２５、および第２のゲート電極２７の下の絶縁膜２５は、ゲート絶縁膜として機能する。
【００３１】
第１のゲート電極２６は、ｐ型ウェル１２の表面上に、絶縁膜（ゲート絶縁膜）２５を介して設けられている。
【００３２】
第１のゲート電極２６は、低濃度ドレイン領域１６と低濃度フローティングドレイン領域２２との間の領域に、絶縁膜２５を介して設けられている。低濃度フローティングドレイン領域２２の一部は、絶縁膜２５を介して第１のゲート電極２６の下に重なっている。低濃度ドレイン領域１６の一部は、絶縁膜２５を介して第１のゲート電極２６の下に重なっている。
【００３３】
また、ｐ型ウェル１２の表面と、低濃度ドレイン領域１６との間の、ｎ型ウェル１３の表面領域１３ａも、絶縁膜２５を介して第１のゲート電極２６の下に重なっている。
【００３４】
第２のゲート電極２７は、低濃度ソース領域１８と低濃度フローティングドレイン領域２２との間の領域上に、絶縁膜（ゲート絶縁膜）２５を介して設けられている。
【００３５】
第２のゲート電極２７は、低濃度ソース領域１８と低濃度フローティングドレイン領域２２との間の領域に、絶縁膜２５を介して設けられている。低濃度フローティングドレイン領域２２の一部は、絶縁膜２５を介して第２のゲート電極２７の下に重なっている。低濃度ソース領域１８の一部は、絶縁膜２５を介して第２のゲート電極２７の下に重なっている。
【００３６】
第１のゲート電極２６のゲート長Ｌ１（図２に示す）は、第２のゲート電極２７のゲート長Ｌ２（図２に示す）よりも長い。ここで、ゲート長は、チャネル長方向、すなわち、ドレイン領域１５とソース領域１７とを結ぶ方向の長さを表す。
【００３７】
第１のゲート電極２６におけるゲート長方向の両側壁には、サイドウォール絶縁膜２８が設けられている。第２のゲート電極２７におけるゲート長方向の両側壁には、サイドウォール絶縁膜２９が設けられている。
【００３８】
ドレイン領域１５上には、ドレインコンタクト電極３１が設けられている。ドレインコンタクト電極３１は、ドレイン領域１５に対してオーミックコンタクトしている。ドレインコンタクト電極３１は、その上に設けられた図示しないドレイン電極層（配線層）と電気的に接続されている。
【００３９】
ソース領域１７上には、ソースコンタクト電極３２が設けられている。ソースコンタクト電極３２は、ソース領域１７に対してオーミックコンタクトしている。ソースコンタクト電極３２は、その上に設けられた図示しないソース電極層（配線層）と電気的に接続されている。
【００４０】
第１のゲート電極２６及び第２のゲート電極２７は、図示しない同じゲート配線に電気的に接続され、第１のゲート電極２６及び第２のゲート電極２７には同じゲート電位が与えられる。
【００４１】
フローティングドレイン領域２１には電極が接続されず、フローティングドレイン領域２１の電位はフローティング状態となっている。
【００４２】
ここで、高耐圧素子１０には、ｎｐｎバイポーラトランジスタ１０１、１０２、１０３が寄生している。
【００４３】
寄生バイポーラトランジスタ１０１において、ドレイン領域１５がコレクタ、フローティングドレイン領域２１がエミッタ、ｐ型ウェル１２がベースとして機能する。
【００４４】
寄生バイポーラトランジスタ１０２において、フローティングドレイン領域２１がコレクタ、ソース領域１７がエミッタ、ｐ型ウェル１２がベースとして機能する。
【００４５】
寄生バイポーラトランジスタ１０３において、ドレイン領域１５がコレクタ、ソース領域１７がエミッタ、ｐ型ウェル１２がベースとして機能する。
【００４６】
高耐圧素子１０において、ドレイン側の接合耐圧を上げるため、ｐ型ウェル１２のｐ型不純物濃度は低く抑えられている。そのｐ型ウェル１２の抵抗成分を、寄生バイポーラトランジスタ１０１、１０２、１０３のそれぞれのベース抵抗１１１、１１２、１１３として表している。
【００４７】
相対的に、ドレイン電極（ドレインコンタクト電極）３１に高電位が、ソース電極（ソースコンタクト電極）３２に低電位が印加される。そして、第１のゲート電極２６及び第２のゲート電極２７に、所望の同じゲート電圧が印加されると、第１のゲート電極２６の下のｐ型ウェル１２の表面に反転層（第１のｎチャネル）が形成され、第２のゲート電極２７の下のｐ型ウェル１２の表面に反転層（第２のｎチャネル）が形成される。
【００４８】
したがって、ドレイン領域１５、低濃度ドレイン領域１６、ｎ型ウェル１３の表面領域１３ａ、第１のｎチャネル、ドレイン側の低濃度フローティングドレイン領域２２、フローティングドレイン領域２１、ソース側の低濃度フローティングドレイン領域２２、第２のｎチャネル、低濃度ソース領域１８およびソース領域１７を通じて、ドレインコンタクト電極３１とソースコンタクト電極３２との間に電流が流れる。すなわち、高耐圧素子１０は、オン状態になる。
【００４９】
ここで、図５は、５Ｖ系のｎチャネル型ＭＯＳＦＥＴの電圧−電流特性のシミュレーション結果を表すグラフである。横軸は、ドレイン−ソース間電圧（Ｖ）を表し、縦軸は、ドレイン−ソース間を流れるドレイン電流（μＡ）を表す。
【００５０】
ゲート−ソース間電圧を２Ｖにして、デバイスシミュレーションを行っている。また、シミュレーション上、ｐ型ウェルに接続されたバックゲート端子に１５００Ωの抵抗を外付けしている。このため、寄生バイポーラトランジスタが安定動作し、スナップバック現象が強調される。
【００５１】
第１の比較例の特性Ａ、第２の比較例の特性Ｂ、実施形態の特性Ｃについてシミュレーションを行った。
【００５２】
特性Ａは、デュアルチャネル構造ではなく、なおかつ、実施形態のｎ型ウェル１３もドレイン側に設けられていない一般的なＭＯＳＦＥＴ（第１の比較例）についての特性を表す。
【００５３】
特性Ｂは、図１に示す前述した実施形態の高耐圧素子１０においてｎ型ウェル１３がない構造（第２の比較例）の特性を表す。
【００５４】
特性Ｃは、図１に示す前述した実施形態の高耐圧素子１０についての特性を表す。
【００５５】
特性Ａで表される第１の比較例では、ドレイン−ソース間電圧が６Ｖ程度になると、寄生バイポーラトランジスタが高い電流駆動能力でオン状態となり、過剰なドレイン電流が流れてしまう。
【００５６】
これに対して、特性Ｃで表される実施形態の高耐圧素子１０では、ドレイン−ソース間電圧が６Ｖを超えても寄生バイポーラトランジスタの動作が抑えられており、スナップバック耐圧（オン耐圧）は１０Ｖ以上になっている。
【００５７】
なお、実施形態の特性Ｃにおいて、ドレイン−ソース間電圧が６Ｖ程度からドレイン電流が上昇を続けるのは、シミュレーション上バックゲート端子（ｐ型ウェル１２）に１５００Ωのベース抵抗を付けたため、寄生バイポーラトランジスタが安定動作していることが原因である。一般的な回路に用いられる場合には、ドレイン電流の上昇は抑えられ（ＶＩ特性の傾きは小さくなり）、更に良い特性が得られる。
【００５８】
一般的なｎチャネル型のＭＯＳＦＥＴ構造（第１の比較例）では、ｎ型ドレイン領域、ｐ型ウェル、ｎ型ソース領域によって、ｎｐｎ寄生バイポーラトランジスタが形成される。一方、そのｎｐｎ寄生バイポーラトランジスタが、実施形態のデュアルチャネル（デュアルゲート）構造の高耐圧素子１０では、図１に示すように、３つのｎｐｎ寄生バイポーラトランジスタ１０１、１０２、１０３に分割される。これにより、実施形態の高耐圧素子１０では、以下に説明するように、スナップバック耐圧（オン耐圧）が、第１の比較例に比べて向上する。
【００５９】
ドレイン電極と接続されたドレイン領域１５をコレクタとしてもち、ドレイン電界が強い領域にある寄生バイポーラトランジスタ１０１のエミッタに対して、第２のゲート電極２７をもつ第２のＭＯＳＦＥＴ部がエミッタ抵抗として接続されている。
【００６０】
このため、寄生バイポーラトランジスタ１０１のエミッタ電位の上昇、すなわちベース−エミッタ間電圧の上昇が抑制され、寄生バイポーラトランジスタ１０１の動作（電流駆動能力）が抑えられる。
【００６１】
寄生バイポーラトランジスタ１０２のコレクタは、第１のゲート電極２６をもつ第１のＭＯＳＦＥＴ部と、フローティングドレイン領域２１、２２によってドレイン電界が緩和された領域に接続されているため、寄生バイポーラトランジスタ１０２の動作（電流駆動能力）も抑えられている。
【００６２】
ドレイン側の第１のゲート電極２６のゲート長Ｌ１が短くなるとパンチスルーが懸念される。また、第２のゲート電極２７のゲート長Ｌ２が長くなるとオン抵抗が増大するため、第２のゲート電極２７のゲート長Ｌ２は、寄生バイポーラトランジスタ１０１に対して適切な負荷となる程度の長さにとどめることが望ましい。したがって、耐圧とオン抵抗との適切なバランスを考慮すると、第１のゲート電極２６のゲート長Ｌ１は、第２のゲート電極２７のゲート長Ｌ２よりも長くすることが望ましい。
【００６３】
ドレイン領域１５及び低濃度ドレイン領域１６の下には、ドレイン領域１５及び低濃度ドレイン領域１６よりもｎ型不純物濃度が低いｎ型ウェル１３が形成されている。ｎ型ウェル１３は、ｐ型ウェル１２の深さ方向のすべてにわたって形成されている。このｎ型ウェル１３は、下方へのドレイン電界を緩和する。また、ｎ型ウェル１３により、寄生バイポーラトランジスタ１０３のコレクタに流れ込む電流が分散される。このため、寄生バイポーラトランジスタ１０３の動作（電流駆動能力）も抑えられている。
【００６４】
また、ｎ型ウェル１３の表面領域１３ａが、ドレイン領域１５及び低濃度ドレイン領域１６よりもチャネル側に広がり、絶縁膜２５を介して第１のゲート電極２６の下に重なっている。このため、チャネル側の耐圧が向上する。さらに、ｎ型ウェル１３は、チャネルとは反対側で絶縁分離膜９１の底部を覆うように絶縁分離膜９１の底部に重なっている。これにより、ドレイン側の接合耐圧を１０Ｖ以上に向上させることができる。
【００６５】
図５において特性Ｂで表される第２の比較例では、ｎ型ウェル１３を設けていない。そのため、図５の特性Ｂに示されるように、第１の比較例（特性Ａ）に比べてスナップバック特性（オン耐圧）は改善するが、ドレイン側にｎ型ウェル１３がないため、ドレイン側の接合耐圧が実施形態に比べて低下し、８Ｖ程度でブレークダウンが起こる。
【００６６】
実施形態によれば、ドレイン領域１５及び低濃度ドレイン領域１６の下に設けられ、ドレイン領域１５及び低濃度ドレイン領域１６よりもｎ型不純物濃度が低いｎ型ウェル１３によって、ドレイン側の耐圧を向上できる。
【００６７】
また、実施形態によれば、第１のゲート電極２６の下でチャネルに隣接するｎ型ウェル１３の表面領域１３ａと、ドレイン領域１５との間に、ｎ型ウェル１３よりもｎ型不純物濃度が高く、ドレイン領域１５よりもｎ形不純物濃度が低い低濃度ドレイン領域１６が設けられている。
【００６８】
このような低濃度ドレイン領域１６は、低濃度ドレイン領域１６がない場合、すなわちドレイン領域１５とチャネルとの間の表面領域がすべてｎ型ウェル１３である場合に比べて、耐圧を向上させ、且つオン抵抗を低減する。
【００６９】
以上説明したように、実施形態の高耐圧素子１０によれば、オン耐圧および静耐圧を向上できる。
【００７０】
また、実施形態の半導体装置によれば、前述した高耐圧素子１０と、この高耐圧素子１０よりも低耐圧な、一般的なＣＭＯＳ構造のＣＭＯＳ素子とが同じ基板上に混載されている。
【００７１】
図３は、ＣＭＯＳ素子８０の模式断面図である。
【００７２】
ＣＭＯＳ素子８０は、ｎチャネル型ＭＯＳＦＥＴ（以下、ｎＭＯＳという）２０と、ｐチャネル型ＭＯＳＦＥＴ（以下、ｐＭＯＳという）３０とを有する。
【００７３】
まず、ｎＭＯＳ２０について説明する。
【００７４】
ｎＭＯＳ２０は、基板１１上に設けられたｐ型半導体領域としてのｐ型ウェル１２を有する。ｐ型ウェル１２の表面側には絶縁分離膜９１が設けられている。
【００７５】
絶縁分離膜９１の間の素子領域、または絶縁分離膜９１で囲まれた素子領域に、ｎ型のドレイン領域４１、ｎ型のソース領域４４、ｎ型の低濃度ドレイン領域４２、およびｎ型の低濃度ソース領域４５が設けられている。
【００７６】
ドレイン領域４１とソース領域４４は、ｐ型ウェル１２の表面に、互いに離間して設けられている。低濃度ドレイン領域４２と低濃度ソース領域４５は、ドレイン領域４１とソース領域４４との間の領域におけるｐ型ウェル１２の表面に、互いに離間して設けられている。
【００７７】
ドレイン領域４１の一端部は、絶縁分離膜９１に接している。ドレイン領域４１のソース領域４４側の他端部は、低濃度ドレイン領域４２に接している。
【００７８】
低濃度ドレイン領域４２の深さは、ドレイン領域４１の深さよりも浅い。低濃度ドレイン領域４２のｎ型不純物濃度は、ドレイン領域４１のｎ型不純物濃度よりも低い。
【００７９】
ソース領域４４の一端部は、絶縁分離膜９１に接している。ソース領域４４のドレイン領域４１側の他端部は、低濃度ソース領域４５に接している。
【００８０】
低濃度ソース領域４５の深さは、ソース領域４４の深さよりも浅い。低濃度ソース領域４５のｎ型不純物濃度は、ソース領域４４のｎ型不純物濃度よりも低い。
【００８１】
低濃度ドレイン領域４２と低濃度ソース領域４５との間に、ｐ型ウェル１２の表面領域が設けられている。
【００８２】
ｎＭＯＳ２０における前述した要素の表面上には、絶縁膜２５が設けられている。絶縁膜２５上には、ゲート電極４７が設けられている。そのゲート電極４７の下の絶縁膜２５は、ｎＭＯＳ２０におけるゲート絶縁膜として機能する。
【００８３】
ゲート電極４７は、低濃度ドレイン領域４２と低濃度ソース領域４５との間の領域上に、絶縁膜（ゲート絶縁膜）２５を介して設けられている。ゲート電極４７は、低濃度ドレイン領域４２と低濃度ソース領域４５との間のｐ型ウェル１２の表面上に、絶縁膜２５を介して設けられている。低濃度ドレイン領域４２の一部は、絶縁膜２５を介してゲート電極４７の下に重なっている。低濃度ソース領域４５の一部は、絶縁膜２５を介してゲート電極４７の下に重なっている。
【００８４】
ゲート電極４７におけるゲート長方向の両側壁には、サイドウォール絶縁膜４８が設けられている。
【００８５】
ドレイン領域４１上には、ドレインコンタクト電極４３が設けられている。ドレインコンタクト電極４３は、ドレイン領域４１に対してオーミックコンタクトしている。ドレインコンタクト電極４３は、その上に設けられた図示しないドレイン電極層（配線層）と電気的に接続されている。
【００８６】
ソース領域４４上には、ソースコンタクト電極４６が設けられている。ソースコンタクト電極４６は、ソース領域４４に対してオーミックコンタクトしている。ソースコンタクト電極４６は、その上に設けられた図示しないソース電極層（配線層）と電気的に接続されている。
【００８７】
ゲート電極４７は、図示しない同じゲート配線に電気的に接続されている。
【００８８】
次に、ｐＭＯＳ３０も上述したｎＭＯＳ２０を反対の導電型に変えた同様の構造を有するｐ型のＭＯＳＦＥＴである。
【００８９】
ｐＭＯＳ３０は、基板１１上に設けられたｐ型ウェル１２に対するｎ型不純物の注入により形成されたｎ型ウェル６３を有する。更には、絶縁分離膜９１、ｐ型のドレイン領域５１、ｐ型のソース領域５４、ｐ型の低濃度ドレイン領域５２、ｐ型の低濃度ソース領域５５、ゲート絶縁膜２５、ゲート電極５７、サイドウォール絶縁膜５８、ドレイン電極５３及びソース電極５６を有する。ｎＭＯＳ２０を反対の導電型に変えた同様の構成であるため、説明は省略する。
【００９０】
実施形態によれば、ＣＭＯＳ素子８０の形成時に同時に、同じプロセスで高耐圧素子１０も形成される。
【００９１】
まず、基板１１の表面側にＳＴＩ構造の絶縁分離膜９１を形成する。
【００９２】
次に、基板１１上に、ｐ型ウェル１２が形成される。ｐ型ウェル１２は、高耐圧素子１０が形成される領域、ＣＭＯＳ素子８０が形成される領域を含む、基板１１の全面に形成される。
【００９３】
次に、図示しないマスクを用いたイオン注入法により、ｐ型ウェル１２に選択的にｎ型不純物を注入する。その後、熱処理により、注入されたｎ型不純物を拡散させる。
【００９４】
これにより、高耐圧素子１０が形成される領域に図１に示すように、ｎ型ウェル１３が形成され、ｐＭＯＳ３０が形成される領域に図３に示すように、ｎ型ウェル６３が形成される。
【００９５】
すなわち、ｎ型ウェル１３とｎ型ウェル６３とは同じプロセスで同時に形成される。ｎ型ウェル１３とｎ型ウェル６３は、実質的に、同じ深さおよび同じｎ型不純物濃度を有する。
【００９６】
次に、ｐ型ウェル１２、ｎ型ウェル１３及びｎ型ウェル６３を含む半導体領域の表面上に、絶縁膜２５を形成する。
【００９７】
次に、絶縁膜２５上にゲート電極材料層を形成する。ゲート電極材料層は、絶縁膜２５の全面に形成される。そのゲート電極材料層は、リソグラフィーとエッチングによりパターニングされる。
【００９８】
これにより、高耐圧素子１０が形成される領域には、図１に示すように、第１のゲート電極２６と、第２のゲート電極２７が形成される。また、図３に示すように、ｎＭＯＳ２０が形成される領域にはゲート電極４７が形成され、ｐＭＯＳ３０が形成される領域にはゲート電極５７が形成される。
【００９９】
次に、ｐ型ウェル１２、ｎ型ウェル１３及びｎ型ウェル６３を含む半導体領域の表面にイオン注入法により不純物を注入する。
【０１００】
高耐圧素子１０における、ｎ型ウェル１３の表面、およびｐ型ウェル１２の表面には、第１のゲート電極２６、第２のゲート電極２７および絶縁分離膜９１をマスクとして、ｎ型不純物が注入される。
【０１０１】
ｎＭＯＳ２０におけるｐ型ウェル１２の表面には、ゲート電極４７および絶縁分離膜９１をマスクとして、ｎ型不純物が注入される。
【０１０２】
ｐＭＯＳ３０におけるｎ型ウェル６３の表面には、ゲート電極５７および絶縁分離膜９１をマスクとして、ｐ型不純物が注入される。
【０１０３】
注入された不純物は、熱処理により拡散される。これにより、高耐圧素子１０のｎ型ウェル１３の表面には、第１のゲート電極２６及び絶縁分離膜９１に対して自己整合的に、低濃度ドレイン領域１６が形成される。
【０１０４】
高耐圧素子１０のｐ型ウェル１２の表面には、第１のゲート電極２６、第２のゲート電極２７及び絶縁分離膜９１に対して自己整合的に、低濃度フローティングドレイン領域２２と、低濃度ソース領域１８が形成される。
【０１０５】
ｎＭＯＳ２０のｐ型ウェル１２の表面には、ゲート電極４７及び絶縁分離膜９１に対して自己整合的に、低濃度ドレイン領域４２と低濃度ソース領域４５が形成される。
【０１０６】
ｐＭＯＳ３０のｎ型ウェル６３の表面には、ゲート電極５７及び絶縁分離膜９１に対して自己整合的に、低濃度ドレイン領域５２と低濃度ソース領域５５が形成される。
【０１０７】
すなわち、低濃度ドレイン領域１６、低濃度フローティングドレイン領域２２、低濃度ソース領域１８、低濃度ドレイン領域４２、および低濃度ソース領域４５は、同じプロセスで同時に形成される。また、低濃度ドレイン領域５２および低濃度ソース領域５５は、同じプロセスで同時に形成される。
【０１０８】
低濃度ドレイン領域１６、低濃度フローティングドレイン領域２２、低濃度ソース領域１８、低濃度ドレイン領域４２、低濃度ソース領域４５は、実施的に、同じ深さを有する。低濃度ドレイン領域５２、および低濃度ソース領域５５は、実質的に、同じ深さを有する。
【０１０９】
低濃度ドレイン領域１６、低濃度フローティングドレイン領域２２、低濃度ソース領域１８、低濃度ドレイン領域４２、および低濃度ソース領域４５は、実質的に、同じｎ型不純物濃度を有する。
【０１１０】
低濃度ドレイン領域５２および低濃度ソース領域５５は、実質的に、同じｐ型不純物濃度を有する。
【０１１１】
次に、第１のゲート電極２６の側壁、第２のゲート電極２７の側壁、ゲート電極４７の側壁、およびゲート電極５７の側壁に、それぞれ、サイドウォール絶縁膜２８、２９、４８、５８を形成する。
【０１１２】
次に、ｐ型ウェル１２、ｎ型ウェル１３及びｎ型ウェル６３を含む半導体領域の表面にイオン注入法により不純物を注入する。
【０１１３】
高耐圧素子１０における、ｎ型ウェル１３の表面、およびｐ型ウェル１２の表面には、第１のゲート電極２６、第２のゲート電極２７、サイドウォール絶縁膜２８、サイドウォール絶縁膜２９および絶縁分離膜９１をマスクとして、ｎ型不純物が注入される。
【０１１４】
ｎＭＯＳ２０におけるｐ型ウェル１２の表面には、ゲート電極４７、サイドウォール絶縁膜４８および絶縁分離膜９１をマスクとして、ｎ型不純物が注入される。
【０１１５】
ｐＭＯＳ３０におけるｎ型ウェル６３の表面には、ゲート電極５７、サイドウォール絶縁膜５８および絶縁分離膜９１をマスクとして、ｐ型不純物が注入される。
【０１１６】
注入された不純物は、熱処理により拡散される。これにより、高耐圧素子１０のｎ型ウェル１３の表面には、第１のゲート電極２６、サイドウォール絶縁膜２８および絶縁分離膜９１に対して自己整合的に、ドレイン領域１５が形成される。
【０１１７】
高耐圧素子１０のｐ型ウェル１２の表面には、第１のゲート電極２６、第２のゲート電極２７、サイドウォール絶縁膜２８、サイドウォール絶縁膜２９および絶縁分離膜９１に対して自己整合的に、フローティングドレイン領域２１と、ソース領域１７が形成される。
【０１１８】
ｎＭＯＳ２０のｐ型ウェル１２の表面には、ゲート電極４７、サイドウォール絶縁膜４８および絶縁分離膜９１に対して自己整合的に、ドレイン領域４１とソース領域４４が形成される。
【０１１９】
ｐＭＯＳ３０のｎ型ウェル６３の表面には、ゲート電極５７、サイドウォール絶縁膜５８および絶縁分離膜９１に対して自己整合的に、ドレイン領域５１とソース領域５４が形成される。
【０１２０】
すなわち、ドレイン領域１５、フローティングドレイン領域２１、ソース領域１７、ドレイン領域４１、およびソース領域４４は、同じプロセスで同時に形成される。また、ドレイン領域５１およびソース領域５４は、同じプロセスで同時に形成される。
【０１２１】
ドレイン領域１５、フローティングドレイン領域２１、ソース領域１７、ドレイン領域４１、ソース領域４４は、実質的に、同じ深さを有する。ドレイン領域５１、およびソース領域５４は、実質的に、同じ深さを有する。
【０１２２】
ドレイン領域１５、フローティングドレイン領域２１、ソース領域１７、ドレイン領域４１、およびソース領域４４は、実質的に、同じｎ型不純物濃度を有する。
【０１２３】
ドレイン領域５１およびソース領域５４は、実質的に、同じｐ型不純物濃度を有する。
【０１２４】
その後、ドレインコンタクト電極３１、４３、５３、およびソースコンタクト電極３２、４６、５６が、同じプロセスで同時に形成される。
【０１２５】
以上説明したように、実施形態によれば、高耐圧素子１０を一般的なＣＭＯＳプロセスで形成可能である。高耐圧素子１０に特有な別工程の追加がなく、高耐圧素子１０と、ＣＭＯＳ素子８０とを低コストで容易に同一基板１１上に混載することができる。
【０１２６】
なお、高耐圧素子１０において、第１のゲート電極２６と第２のゲート電極２７との間の距離が小さくなり、第１のゲート電極２６と第１のゲート電極２７との間のサイドウォール絶縁膜２８とサイドウォール絶縁膜２９との間に隙間が形成されない、あるいはその隙間が非常に小さくなる場合には、フローティングドレイン領域２１は形成されない場合もあり得る。
【０１２７】
その場合、低濃度フローティングドレイン領域２２のみによって、フローティングドレイン領域が形成される。この場合でも、低濃度フローティングドレイン領域２２はソース電極には接続されずにフローティングであるため、寄生バイポーラトランジスタ１０１のベース−エミッタ間電圧の上昇を抑制して、寄生バイポーラトランジスタ１０１の駆動を抑えることができる。
【０１２８】
また、絶縁分離膜としてはＳＴＩ構造に限らずに、図４に示すように、ＤＴＩ（Deep Trench Isolation）構造の絶縁分離膜９２であってもよい。
【０１２９】
絶縁分離膜９２は、基板１１に達している。ｎ型ウェル１３は、深さ方向のすべてにわたって絶縁分離膜９２に隣接している。この場合、ｎ型ウェル１３とＤＴＩ９２はほぼ同じ深さである。また、ｎ型ウェル１３は、ＤＴＩ９２の底部とは接していない。
【０１３０】
前述した実施形態では、ｎチャネル型の高耐圧素子１０を説明したが、ｐチャネル型の高耐圧素子であってもよい。
【０１３１】
また、図６に示すように、同じ基板１１上にｎチャネル型の高耐圧素子１０と、ｐチャネル型の高耐圧素子７０とが形成されている。ｎチャネル型の高耐圧素子１０と、ｐチャネル型の高耐圧素子７０は、高耐圧ＣＭＯＳ素子９０を構成している。
【０１３２】
同じ基板１１上に、図３に示す一般的なＣＭＯＳ素子８０と、このＣＭＯＳ素子８０よりも高耐圧な図６に示す高耐圧ＣＭＯＳ素子９０が混載されている。
【０１３３】
ｐチャネル型の高耐圧素子７０は、ｎチャネル型の高耐圧素子１０と導電型が逆になっている。
【０１３４】
ｐチャネル型の高耐圧素子７０が設けられる領域には、ｎチャネル型の高耐圧素子１０のｎ型ウェル１３およびＣＭＯＳ素子８０のｎ型ウェル１３と同じプロセスで同時に形成されるｎ型ウェル１３が設けられている。
【０１３５】
また、ｎ型ウェル１３と絶縁分離膜９１に隣接して、ｐ型ウェル１２が設けられている。ＣＭＯＳ素子９０のｐ型ウェル１２と、ＣＭＯＳ素子８０のｐ型ウェル１２とは、同じプロセスで同時に形成される。
【０１３６】
ｐチャネル型の高耐圧素子７０のｐ型ウェル１２は絶縁分離膜９１よりも深く形成され、ｐ型ウェル１２の一部は絶縁分離膜９１の底部に接して重なっている。
【０１３７】
ｐチャネル型の高耐圧素子７０のｐ型ウェル１２の表面に、ｐ型のドレイン領域７１が設けられている。ドレイン領域７１のｐ型不純物濃度は、ｐ型ウェル１２のｐ型不純物濃度よりも高い。ドレイン領域７１の一端側は、絶縁分離膜９１に接している。ドレイン領域７１の深さは、絶縁分離膜９１の深さよりも浅い。
【０１３８】
ドレイン領域７１の他端側におけるｐ型ウェル１２の表面には、低濃度ドレイン領域７２が設けられている。低濃度ドレイン領域７２のｐ型不純物濃度は、ドレイン領域７１のｐ型不純物濃度よりも低く、ｐ型ウェル１２のｐ型不純物濃度よりも高い。
【０１３９】
低濃度ドレイン領域７２の一端側は、ドレイン領域７１に接し、他端側は、ｐ型ウェル１２の表面領域１２ａに接している。低濃度ドレイン領域７２の深さは、ドレイン領域７１の深さよりも浅い。
【０１４０】
絶縁分離膜９１の間の素子領域において、ドレイン領域７１が設けられた領域の反対側の領域には、ｐ型のソース領域７４が設けられている。ソース領域７４は、素子領域におけるｎ型ウェル１３の表面に、絶縁分離膜９１に隣接して設けられている。
【０１４１】
ソース領域７４におけるドレイン側の端部には、低濃度ソース領域７５が設けられている。低濃度ソース領域７５は、ソース領域７４に隣接して、ｎ型ウェル１３の表面に設けられている。低濃度ソース領域７５のｐ型不純物濃度は、ソース領域７４のｐ型不純物濃度よりも低く、低濃度ソース領域７５の深さは、ソース領域７４の深さよりも浅い。
【０１４２】
ソース領域７４及び低濃度ソース領域７５は、ｐ型ウェル１２に対して離間して、ｎ型ウェル１３の表面に設けられている。
【０１４３】
低濃度ドレイン領域７２と、低濃度ソース領域７５との間の、ｎ型ウェル１３の表面には、ｐ型のフローティングドレイン領域７９と、ｐ型の低濃度フローティングドレイン領域８１が設けられている。
【０１４４】
低濃度フローティングドレイン領域８１の深さは、フローティングドレイン領域７９の深さよりも浅い。低濃度フローティングドレイン領域８１のｐ型不純物濃度は、フローティングドレイン領域７９のｐ型不純物濃度よりも低い。
【０１４５】
フローティングドレイン領域７９におけるドレイン側及びソース側のそれぞれの端部に、低濃度フローティングドレイン領域８１が隣接している。ドレイン側の低濃度フローティングドレイン領域８１は、ｐ型ウェル１２及び低濃度ドレイン領域７２に対して離間している。ソース側の低濃度フローティングドレイン領域８１は、低濃度ソース領域７５に対して離間している。
【０１４６】
ｐチャネル型高耐圧素子７０およびｐＭＯＳ３０における、ドレイン領域、ソース領域およびフローティングドレイン領域は、同じイオン注入工程で同時に形成される。
【０１４７】
また、ｐチャネル型高耐圧素子７０およびｐＭＯＳ３０における、低濃度ドレイン領域、低濃度ソース領域および低濃度フローティングドレイン領域は、同じイオン注入工程で同時に形成される。
【０１４８】
ｐチャネル型高耐圧素子７０が設けられる領域の絶縁膜２５上には、第１のゲート電極７７と第２のゲート電極８２が設けられている。第１のゲート電極７７の下の絶縁膜２５、および第２のゲート電極８２の下の絶縁膜２５は、ゲート絶縁膜として機能する。
【０１４９】
第１のゲート電極７７は、ｎ型ウェル１３の表面上に、絶縁膜（ゲート絶縁膜）２５を介して設けられている。
【０１５０】
第１のゲート電極７７は、低濃度ドレイン領域７２と低濃度フローティングドレイン領域８１との間の領域に、絶縁膜２５を介して設けられている。低濃度フローティングドレイン領域８１の一部は、絶縁膜２５を介して第１のゲート電極７７の下に重なっている。低濃度ドレイン領域７２の一部は、絶縁膜２５を介して第１のゲート電極７７の下に重なっている。
【０１５１】
また、ｎ型ウェル１３の表面と、低濃度ドレイン領域７２との間の、ｐ型ウェル１２の表面領域１２ａも、絶縁膜２５を介して第１のゲート電極７７の下に重なっている。
【０１５２】
第２のゲート電極８２は、ｎ型ウェル１３の表面上に、絶縁膜（ゲート絶縁膜）２５を介して設けられている。
【０１５３】
第２のゲート電極８２は、低濃度ソース領域７５と低濃度フローティングドレイン領域８１との間の領域に、絶縁膜２５を介して設けられている。低濃度フローティングドレイン領域８１の一部は、絶縁膜２５を介して第２のゲート電極８２の下に重なっている。低濃度ソース領域７５の一部は、絶縁膜２５を介して第２のゲート電極８２の下に重なっている。
【０１５４】
第１のゲート電極７７のゲート長は、第２のゲート電極８２のゲート長よりも長い。第１のゲート電極７７におけるゲート長方向の両側壁には、サイドウォール絶縁膜７８が設けられている。第２のゲート電極８２におけるゲート長方向の両側壁には、サイドウォール絶縁膜８３が設けられている。
【０１５５】
ドレイン領域７１上には、ドレインコンタクト電極７３が設けられている。ドレインコンタクト電極７３は、ドレイン領域７１に対してオーミックコンタクトしている。ドレインコンタクト電極７３は、その上に設けられた図示しないドレイン電極層（配線層）と電気的に接続されている。
【０１５６】
ソース領域７４上には、ソースコンタクト電極７６が設けられている。ソースコンタクト電極７６は、ソース領域７４に対してオーミックコンタクトしている。ソースコンタクト電極７６は、その上に設けられた図示しないソース電極層（配線層）と電気的に接続されている。
【０１５７】
第１のゲート電極７７及び第２のゲート電極８２は、図示しない同じゲート配線に電気的に接続され、第１のゲート電極７７及び第２のゲート電極８２には同じゲート電位が与えられる。
【０１５８】
フローティングドレイン領域７９には電極が接続されず、フローティングドレイン領域７９の電位はフローティング状態となっている。
【０１５９】
第１のゲート電極７７及び第２のゲート電極８２に、所望の同じゲート電圧が印加されると、第１のゲート電極７７の下のｎ型ウェル１３の表面に反転層（第１のｐチャネル）が形成され、第２のゲート電極８２の下のｎ型ウェル１３の表面に反転層（第２のｐチャネル）が形成される。
【０１６０】
したがって、ドレイン領域７１、低濃度ドレイン領域７２、ｐ型ウェル１２の表面領域１２ａ、第１のｐチャネル、ドレイン側の低濃度フローティングドレイン領域８１、フローティングドレイン領域７９、ソース側の低濃度フローティングドレイン領域８１、第２のｐチャネル、低濃度ソース領域７５およびソース領域７４を通じて、ドレインコンタクト電極７３とソースコンタクト電極７６との間に電流が流れる。すなわち、高耐圧素子７０は、オン状態になる。
【０１６１】
ｐチャネル型の高耐圧素子７０は、前述したｎチャネル型の高耐圧素子１０と同じ効果をもたらす。
【０１６２】
すなわち、デュアルチャネル（デュアルゲート）構造の高耐圧素子７０においても、寄生バイポーラトランジスタが３つのｐｎｐ寄生バイポーラトランジスタに分割され、スナップバック耐圧（オン耐圧）が向上する。
【０１６３】
さらに、ドレイン領域７１及び低濃度ドレイン領域７２の下に設けられ、ドレイン領域７１及び低濃度ドレイン領域７２よりもｐ型不純物濃度が低いｐ型ウェル１２によって、ドレイン側の耐圧を向上できる。
【０１６４】
また、図７及び図８に示すように、ＣＭＯＳ素子９０およびＣＭＯＳ素子８０において、ｐ型ウェル１２と基板１１との間、およびｎ型ウェル１３と基板１１との間に、ｎ型のディープウェル８５を設けてもよい。
【０１６５】
ディープウェル８５のｎ型不純物濃度は、ｎ型ウェル１３のｎ型不純物濃度、ｐ型ウェル１２のｐ型不純物濃度、およびｐ型基板１１のｐ型不純物濃度よりも高い。ディープウェル８５は、ＣＭＯＳ素子９０およびＣＭＯＳ素子８０を基板電位に対して確実に分離する。
【０１６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６７】
１１…基板、１２…ｐ型ウェル、１３…ｎ型ウェル、１５…ドレイン領域、１７…ソース領域、２１…フローティングドレイン領域、２６…第１のゲート電極、２７…第２のゲート電極、９１…絶縁分離膜
【図１】
2015056472.tif 000003
【図２】
2015056472.tif 000004
【図３】
2015056472.tif 000005
【図４】
2015056472.tif 000006
【図５】
2015056472.tif 000007
【図６】
2015056472.tif 000008
【図７】
2015056472.tif 000009
【図８】
2015056472.tif 000010