(57)【要約】【課題】１つの素子と２つの素子との重ね合わせ精度の測定を同時に行うことができる半導体装置及びその製造方法を提供すること。【解決手段】半導体装置は、重ね合わせ精度測定パターンを有する。重ね合わせ精度測定パターンは、第１方向に延在し、第２方向に離間して配された第１ライン及び第２ラインを有する第１のパターンと、第１方向に延在し、第２方向に離間して配された第３ライン及び第４ラインを有する第２のパターンと、第１方向に延在し、第２方向に離間して配された第５ライン及び第６ラインを有する第３のパターンと、を備える。第２方向における第１ラインと第２ライン間の第１中心位置、第２方向における第３ラインと第４ライン間の第２中心位置、及び第２方向における第５ラインと第６ライン間の第３中心位置は、実質的に同一直線上に位置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
重ね合わせ精度測定パターンを有する半導体装置であって、
前記重ね合わせ精度測定パターンは、
第１方向に延在し、第２方向に離間して配された第１ライン及び第２ラインを有する第１のパターンと、
前記第１方向に延在し、前記第２方向に離間して配された第３ライン及び第４ラインを有する第２のパターンと、
前記第１方向に延在し、前記第２方向に離間して配された第５ライン及び第６ラインを有する第３のパターンと、を備え、
前記第２方向における前記第１ラインと前記第２ライン間の第１中心位置、前記第２方向における前記第３ラインと前記第４ライン間の第２中心位置、及び前記第２方向における前記第５ラインと前記第６ライン間の第３中心位置は、実質的に同一直線上に位置する、半導体装置。
【請求項２】
前記第１パターン、前記第２パターン、及び前記第３パターンは、それぞれ異なる高さを有する、請求項１に記載の半導体装置。
【請求項３】
前記第５ライン及び前記第６ラインは、前記第１ラインと前記第２ラインとの間、及び前記第３ラインと前記第４ラインとの間に存在する、請求項１又は２に記載の半導体装置。
【請求項４】
前記第１ラインと前記第３ラインとは実質的に同一直線上に延在し、
前記第２ラインと前記第４ラインとは実質的に同一直線上に延在する、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１ラインと前記第２ラインとは前記第２方向において対向するように配され、
前記第３ラインと前記第４ラインとは前記第２方向において対向するように配される、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１ラインと前記第４ラインとは前記第２方向において対向するように配され、
前記第２ラインと前記第３ラインとは前記第２方向において対向するように配される、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項７】
前記第１ラインの前記第１方向に沿った長さと前記第２ラインの前記第１方向に沿った長さの和は、前記第３ラインの前記第１方向に沿った長さと前記第４ラインの前記第１方向に沿った長さの和と実質的に等しい、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１ライン及び前記第２ラインの前記第１方向に沿った長さは、前記第３ライン及び前記第４ラインの前記第１方向に沿った長さよりも長い、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項９】
前記第１ラインと前記第３ラインは、前記第２方向に離間して、前記第１方向に沿って並列的に延在し、
前記第２ラインと前記第４ラインは、前記第２方向に離間して、前記第１方向に沿って並列的に延在し、
前記第５ライン及び前記６ラインは、前記第１ラインと前記第２ラインとの間、及び前記第３ラインと前記第４ラインとの間に存在する、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１のパターンは、第２方向に延在し、第１方向に離間して配された第７ライン及び第８ラインをさらに有し、
前記第２のパターンは、第２方向に延在し、第１方向に離間して配された第９ライン及び第１０ラインをさらに有し、
前記第３のパターンは、第２方向に延在し、第１方向に離間して配された第１１ライン及び第１２ラインをさらに有する、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
第１領域の第１層に、第１方向に延在し、第２方向に離間して配された第１ライン及び第２ラインを有する第１のパターンを形成する工程と、
前記第１領域の第２層に、前記第１方向に延在し、前記第２方向に離間して配された第３ライン及び第４ラインを有する第２のパターンを形成する工程と、
前記第１領域の第３層に、前記第１方向に延在し、前記第２方向に離間して配された第５ライン及び第６ラインを有する第３のパターンを形成する工程と、
前記第１ライン及び前記第３ラインの第１検出位置と、前記第２ライン及び前記第４ラインの第２検出位置を測定する工程と、
前記第２方向における前記第１検出位置と前記第２検出位置の第１中心位置を決定する工程と、
前記第２方向における前記第５ラインと前記第６ライン間の第２中心位置を決定する工程と、
前記第２方向における前記第１中心位置と前記第２中心位置の差を測定する工程と、を含む半導体装置の製造方法。
【請求項１２】
前記第１のパターンを形成するとき、第２領域の前記第１層に、第１要素を形成する工程と、
前記第２のパターンを形成するとき、前記第２領域の前記第２層に、第２要素を形成する工程と、
前記第３のパターンを形成するとき、前記第２領域の前記第３層に、第３要素を形成する工程と、をさらに含む、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２方向における前記第１ラインと前記第２ライン間の第１中心位置、前記第２方向における前記第３ラインと前記第４ライン間の第２中心位置、及び前記第２方向における前記第５ラインと前記第６ライン間の第３中心位置は、同一直線上に位置するように設計される、請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１ライン及び前記第３ラインは、前記第１方向に沿って同一直線上に存在するように形成し、
前記第２ライン及び前記第４ラインは、前記第１方向に沿って同一直線上に存在するように形成する、請求項１１〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第１ラインと前記第２ラインとは前記第２方向において対向するように配され、
前記第３ラインと前記第４ラインとは前記第２方向において対向するように配される、請求項１１〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
前記第１ラインと前記第４ラインとは前記第１方向において対向するように配され、
前記第２ラインと前記第３ラインとは前記第１方向において対向するように配される、請求項１１〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記第１ラインの前記第１方向に沿った長さと前記第２ラインの前記第１方向に沿った長さの和は、前記第３ラインの前記第１方向に沿った長さと前記第４ラインの前記第１方向に沿った長さの和と実質的に等しくなるように、前記第１ライン、前記第２ライン、前記第３ライン及び前記第４ラインは形成される、請求項１１〜１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記第１ライン及び前記第２ラインの前記第１方向に沿った長さは、前記第３ライン及び前記第４ラインの前記第１方向に沿った長さよりも長くなるように、前記第１ライン、前記第２ライン、前記第３ライン及び前記第４ラインは形成される、請求項１１〜１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記第１ラインと前記第３ラインは、前記第２方向に離間して、前記第１方向に沿って並列的に延在し、
前記第２ラインと前記第４ラインは、前記第２方向に離間して、前記第１方向に沿って並列的に延在し、
前記第５ライン及び前記６ラインは、前記第１ラインと前記第２ラインとの間、及び前記第３ラインと前記第４ラインとの間に存在する、請求項１１〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
前記第１のパターンを形成する工程において、第２方向に延在し、第１方向に離間して配された第７ライン及び第８ラインをさらに形成し、
前記第２のパターンを形成する工程において、第２方向に延在し、第１方向に離間して配された第９ライン及び第１０ラインをさらに形成し、
前記第３のパターンを形成する工程において、第２方向に延在し、第１方向に離間して配された第１１ライン及び第１２ラインをさらに形成する、請求項１１〜１９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に、本発明は、重ね合わせ精度測定パターンを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体製造工程におけるリソグラフィー技術においては、微細なパターンを正確に形成すると同時に、パターンを下地層に精度よく重ね合わせることが必要である。そこで、リソグラフィー技術における露光・現像時の重ね合わせのために、精度測定パターンが用いられている（例えば、特許文献１参照）。
【０００３】
図３２に、精度測定パターンを説明するための概略平面図を示す。図３２（ａ）は、半導体ウェハ９００の概略平面図である。図３２（ｂ）は、半導体ウェハ９００におけるデバイス領域９０１の拡大概略平面図である。半導体ウェハ９００は、デバイス領域９０１の外（例えば、スクライブライン９０２）に重ね合わせ精度測定パターン９０３を有する。例えば、露光時、重ね合わせ精度測定パターン９０３を用いて重ね合わせ精度を測定する。重ね合わせ精度が悪い場合には、半導体ウェハ９００上のフォトレジストを除去して、再度、フォトレジストの塗布、露光・現像工程をやり直すことになる。さらに、後続のロットに対しても、この測定値を元にフィードバックをかけることができる。
【０００４】
図３３に、重ね合わせ精度測定パターンの平面投影図を示す。図３４は、図３３のXXXIV−XXXIV線における概略断面図である。図３４においては、対応を明瞭化するため、図３３と同じハッチングを付してある（例えばアウターパターン９１１の箇所）。図３３に示す重ね合わせ精度測定パターン９０３は、いわゆるバーインバー型パターンである。図３４を参照すると分かるように、重ね合わせ精度測定パターン９０３は、下地層に形成されたアウターパターン９１１と、アウターパターン９１１より上の層に形成されたインナーパターン９１２と、を有する。アウターパターン９１１及びインナーパターン９１２は、それぞれ、Ｘ方向（横方向）及びＹ方向（縦方向）の精度を測定するため、矩形を形成するような４片からなっている。
【０００５】
図３４に示す形態においては、半導体基板９２１上にフィールドマスク膜９２２が形成されている。フィールドマスク膜９２２上に、アウターパターン９１１となる配線導電膜、及び配線マスク膜９２３が形成されている。アウターパターン９１１及び配線マスク膜９２３上にはライナ絶縁膜９２４が形成されている。これらは層間絶縁膜９２５により覆われている。平坦化された層間絶縁膜９２５の上には、反射防止膜９２６及びフォトレジスト９２７が形成されている。フォトレジスト９２７には、リソグラフィー法によって、アウターパターン９１１の内側に、インナーパターン９１２となる開口パターンが形成されている。
【０００６】
図３５に、図３３に示す重ね合わせ精度測定パターンを用いる重ね合わせ精度測定方法を説明するための図面を示す。図３５においては、Ｘ方向のみに注目し、図を簡略化している。
【０００７】
まず、左右２本のアウターパターン９１１ａ、９１１ｂの第１中心位置９３７を決定する。アウターパターン９１１ａ、９１１ｂのアウター測定視野範囲９３３内で、ある決まった波長の散乱光強度分布を測定し、アウター第１波形９３１ａ及びアウター第２波形９３１ｂを得る。左右２本のアウターパターンの第１中心位置９３７はアウター第１波形９３１ａのピーク位置９３５ａとアウター第２波形９３１ｂのピーク位置９３５ｂとの中心位置として決定される。
【０００８】
同様にして、左右２本のインナーパターン９１２ａ、９１２ｂの第２中心位置９３８を決定する。インナーパターン９１２ａ、９１２ｂのインナー測定視野範囲９３４内で、ある決まった波長の散乱光強度分布を測定し、インナー第１波形９３２ａ及びインナー第２波形９３２ｂを得る。左右２本のインナーパターンの第２中心位置９３８はインナー第１波形９３２ａのピーク位置９３６ａとインナー第２波形９３２ｂのピーク位置９３６ｂとの中心位置として決定される。
【０００９】
インナーパターン９１２ａ，９１２ｂの第２中心位置９３８とアウターパターン９１１ａ，９１１ｂの第１中心位置９３７のＸ方向のずれ９３９が重ねずれとなる。この重ねずれ９３９が小さいほど重ね合わせ精度が高いということになる。
【００１０】
特許文献１に記載の重ね合わせ測定パターンは、リソグラフィー工程におけるマスクレイヤの重ね合わせ精度を測定するために基板上に形成された重ね合わせ測定パターンであって、第一層重ね合わせ測定パターンの上に第二層重ね合わせ測定パターンを形成し、さらにその上に第三層重ね合わせ測定パターンを形成して構成され、第一層、第二層、および第三層の重ね合わせ測定パターンは、それぞれの輪郭が重ならない順に小さい寸法を有する。特許文献１に記載の、リソグラフィー工程におけるマスクレイヤの重ね合わせずれを補正する重ね合わせ補正方法は、上記重ね合わせ測定パターンを基板上に形成するステップと、重ね合わせ測定パターンにおける第一層重ね合わせ測定パターンに対する第三層重ね合わせ測定パターンの重ね合わせずれ量αと、第二層重ね合わせ測定パターンに対する第三層重ね合わせ測定パターンの重ね合わせずれ量βとを測定するステップと、重ね合わせずれ量αおよびβから第一層重ね合わせ測定パターンに対する第三層重ね合わせ測定パターンの重ね合わせ補正量γを以下の式、γ＝α＋ｃ（β−α）（０≦ｃ≦１）、により求めるステップと、重ね合わせ測定パターンが形成される加工対象の基板上に第三層重ね合わせ測定パターンを形成する露光装置を、重ね合わせ補正量γだけ補正して設定するステップとを、加工対象の基板の露光工程に先立って行う。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−１８３７４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
以下の分析は、本発明の観点から与えられる。
【００１３】
図３４に示す重ね合わせ精度測定パターンにおいては、１つのアウターパターン（下地層）に対して、１つのインナーパターン（レジスト層）を合わせている。しかし、デバイス構造の複雑化が進行しており、１つのインナーパターンを２つのアウターパターンに合わせる必要が生じてきた。例えば、ＤＲＡＭ（Dynamic Random Access Memory）において、コンタクトをセル領域及び周辺領域のゲート電極と位置合わせする必要が生じている。
【００１４】
図３６にＤＲＡＭ製造工程における中間製品の概略断面図を示す。図３６（ａ）は周辺領域の概略断面図である。図３６（ｂ）はセル領域の概略断面図である。図３６に示す状態においては、周辺領域及びセル領域において、コンタクトを形成するためのコンタクトホール９４２，９４５が形成されている。図３６（ａ）に示す周辺領域においては、コンタクトホール９４２は、ゲート電極９４１に対して精度よく形成されている。一方、図３６（ｂ）に示すセル領域においては、コンタクトホール９４５は、埋め込みワード線９４４に対する重ね合わせ精度が低い。この状態においては、埋め込みワード線９４４とコンタクトとの接触面積が小さくなり、コンタクト抵抗が高くなってしまう。このようなずれが生じてしまうのは、コンタクトホール９４２，９４５を形成するためのリソグラフィ工程において、コンタクトホール９４２とゲート電極９４１との位置合わせを行っているが、コンタクトホール９４５と埋め込みワード線９４４との位置合わせを直接行っていないためである。
【００１５】
そこで、図３３に示すような重ね合わせ精度測定パターンを、周辺領域のゲート電極用と、セル領域の埋め込みワード線用に２種類形成することが考えられる。しかしながら、この場合、重ね合わせ精度測定パターンに使用する面積は２倍となり、スクライブラインのスペースを圧迫してしまう。また、重ね合わせ精度測定時間の増加及び２つの重ね合わせ精度データを融合してフィードバックデータを計算する時間の増加など、スループットが著しく悪化することになる。
【００１６】
特許文献１に記載の重ね合わせ精度測定パターンは、大きなパターンを必要とするため、半導体素子形成領域におけるドライエッチングによる微細な素子との同時形成が困難である。また、異なる層のパターンエッジを利用して重ね合わせ精度測定を行うため、測定精度が低いという問題がある。さらに、３層以上の重ね合わせ精度を同時に測定することができないので、長い測定時間を必要とする。
【課題を解決するための手段】
【００１７】
本発明の第１視点によれば、重ね合わせ精度測定パターンを有する半導体装置が提供される。重ね合わせ精度測定パターンは、第１方向に延在し、第２方向に離間して配された第１ライン及び第２ラインを有する第１のパターンと、第１方向に延在し、第２方向に離間して配された第３ライン及び第４ラインを有する第２のパターンと、第１方向に延在し、第２方向に離間して配された第５ライン及び第６ラインを有する第３のパターンと、を備える。第２方向における第１ラインと第２ライン間の第１中心位置、第２方向における第３ラインと第４ライン間の第２中心位置、及び第２方向における第５ラインと第６ライン間の第３中心位置は、実質的に同一直線上に位置する。
【００１８】
本発明の第２視点によれば、半導体装置の製造方法は、第１領域の第１層に、第１方向に延在し、第２方向に離間して配された第１ライン及び第２ラインを有する第１のパターンを形成する工程と、第１領域の第２層に、第１方向に延在し、第２方向に離間して配された第３ライン及び第４ラインを有する第２のパターンを形成する工程と、第１領域の第３層に、第１方向に延在し、第２方向に離間して配された第５ライン及び第６ラインを有する第３のパターンを形成する工程と、第１ライン及び第３ラインの第１検出位置と、第２ライン及び第４ラインの第２検出位置を測定する工程と、第２方向における第１検出位置と第２検出位置の第１中心位置を決定する工程と、第２方向における第５ラインと第６ライン間の第２中心位置を決定する工程と、第２方向における第１中心位置と第２中心位置の差を測定する工程と、を含む。
【発明の効果】
【００１９】
重ね合わせ精度測定パターンの大きさを２倍以上にすることなく、１つの素子と２つの素子の位置合わせを同時に行うことができる。また、重ね合わせ測定時間の短縮等、スループットを小さくすることができる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略投影図。
【図２】本発明の第１実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略断面図。
【図３】第１実施形態における重ね合わせ精度測定を説明するための模式図。
【図４】第１実施形態における、第１のパターンの第１ライン及び第２パターンの第１ラインの概略拡大図。
【図５】半導体装置の製造方法を説明するための概略図。
【図６】半導体装置の製造方法を説明するための概略図。
【図７】半導体装置の製造方法を説明するための概略図。
【図８】半導体装置の製造方法を説明するための概略図。
【図９】半導体装置の製造方法を説明するための概略図。
【図１０】半導体装置の製造方法を説明するための概略図。
【図１１】半導体装置の製造方法を説明するための概略図。
【図１２】半導体装置の製造方法を説明するための概略図。
【図１３】半導体装置の製造方法を説明するための概略図。
【図１４】半導体装置の製造方法を説明するための概略図。
【図１５】半導体装置の製造方法を説明するための概略図。
【図１６】半導体装置の製造方法を説明するための概略図。
【図１７】半導体装置の製造方法を説明するための概略図。
【図１８】半導体装置の製造方法を説明するための概略図。
【図１９】半導体装置の製造方法を説明するための概略図。
【図２０】第１実施形態における重ね合わせ精度測定を説明するための模式図。
【図２１】第２実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略投影図。
【図２２】本発明の第２実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略断面図。
【図２３】第３実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略投影図。
【図２４】第３実施形態における、第１のパターンの第１ライン及び第２パターンの第１ラインの概略拡大図。
【図２５】第４実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略投影図。
【図２６】本発明の第４実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略断面図。
【図２７】第４実施形態における重ね合わせ精度測定を説明するための模式図。
【図２８】第５実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略投影図。
【図２９】本発明の第５実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略断面図。
【図３０】第５実施形態における重ね合わせ精度測定を説明するための模式図。
【図３１】第５実施形態における、第１のパターンの第１ライン及び第２パターンの第１ラインの概略拡大図。
【図３２】背景技術に係る重ね合わせ精度測定パターンを説明するための概略平面図。
【図３３】背景技術に係る重ね合わせ精度測定パターンの平面投影図。
【図３４】背景技術に係る図３３のXXXIV−XXXIV線における概略断面図。
【図３５】背景技術に係る図３３に示す重ね合わせ精度測定パターンを用いる重ね合わせ精度測定方法を説明するための図面。
【図３６】背景技術に係るＤＲＡＭ製造工程における中間製品の概略断面図。
【発明を実施するための形態】
【００２１】
上記各視点の好ましい形態を以下に記載する。
【００２２】
上記第１視点の好ましい形態によれば、前記第１パターン、前記第２パターン、及び前記第３パターンは、それぞれ異なる高さを有する。
【００２３】
上記第１視点の好ましい形態によれば、第５ライン及び第６ラインは、第１ラインと第２ラインとの間、及び第３ラインと第４ラインとの間に存在する。
【００２４】
上記第１視点の好ましい形態によれば、第１ラインと第３ラインとは同一直線上に延在する。第２ラインと第４ラインとは同一直線上に延在する。
【００２５】
上記第１視点の好ましい形態によれば、第１ラインと第２ラインとは第２方向において対向するように配される。第３ラインと第４ラインとは第２方向において対向するように配される。
【００２６】
上記第１視点の好ましい形態によれば、第１ラインと第４ラインとは第２方向において対向するように配される。第２ラインと第３ラインとは第２方向において対向するように配される。
【００２７】
上記第１視点の好ましい形態によれば、第１ラインの第１方向に沿った長さと第２ラインの第１方向に沿った長さの和は、第３ラインの第１方向に沿った長さと第４ラインの第１方向に沿った長さの和と実質的に等しい。
【００２８】
上記第１視点の好ましい形態によれば、第１ライン及び第２ラインの第１方向に沿った長さは、第３ライン及び第４ラインの第１方向に沿った長さよりも長い。
【００２９】
上記第１視点の好ましい形態によれば、第１ラインと第３ラインは、第２方向に離間して、第１方向に沿って並列的に延在する。第２ラインと第４ラインは、第２方向に離間して、第１方向に沿って並列的に延在する。第５ライン及び６ラインは、第１ラインと第２ラインとの間、及び第３ラインと第４ラインとの間に存在する。
【００３０】
上記第１視点の好ましい形態によれば、第１のパターンは、第２方向に延在し、第１方向に離間して配された第７ライン及び第８ラインをさらに有する。第２のパターンは、第２方向に延在し、第１方向に離間して配された第９ライン及び第１０ラインをさらに有する。第３のパターンは、第２方向に延在し、第１方向に離間して配された第１１ライン及び第１２ラインをさらに有する。
【００３１】
上記第２視点の好ましい形態によれば、半導体装置の製造方法は、第１のパターンを形成するとき、第２領域の第１層に、第１要素を形成する工程と、第２のパターンを形成するとき、第２領域の第２層に、第２要素を形成する工程と、第３のパターンを形成するとき、第２領域の第３層に、第３要素を形成する工程と、をさらに含む。
【００３２】
上記第２視点の好ましい形態によれば、第２方向における第１ラインと第２ライン間の第１中心位置、第２方向における第３ラインと第４ライン間の第２中心位置、及び第２方向における第５ラインと第６ライン間の第３中心位置は、同一直線上に位置するように設計される。
【００３３】
上記第２視点の好ましい形態によれば、第１ライン及び第３ラインは、第１方向に沿って同一直線上に存在するように形成する。第２ライン及び第４ラインは、第１方向に沿って同一直線上に存在するように形成する。
【００３４】
上記第２視点の好ましい形態によれば、第１ラインと第２ラインとは第２方向において対向するように配される。第３ラインと第４ラインとは第２方向において対向するように配される。
【００３５】
上記第２視点の好ましい形態によれば、第１ラインと第４ラインとは第１方向において対向するように配される。第２ラインと第３ラインとは第１方向において対向するように配される。
【００３６】
上記第２視点の好ましい形態によれば、第１ラインの第１方向に沿った長さと第２ラインの第１方向に沿った長さの和は、第３ラインの第１方向に沿った長さと第４ラインの第１方向に沿った長さの和と実質的に等しくなるように、第１ライン、第２ライン、第３ライン及び第４ラインは形成される。
【００３７】
上記第２視点の好ましい形態によれば、第１ライン及び第２ラインの第１方向に沿った長さは、第３ライン及び第４ラインの第１方向に沿った長さよりも長くなるように、第１ライン、第２ライン、第３ライン及び第４ラインは形成される。
【００３８】
上記第２視点の好ましい形態によれば、第１ラインと第３ラインは、第２方向に離間して、第１方向に沿って並列的に延在する。第２ラインと第４ラインは、第２方向に離間して、第１方向に沿って並列的に延在する。第５ライン及び６ラインは、第１ラインと第２ラインとの間、及び第３ラインと第４ラインとの間に存在する。
【００３９】
上記第２視点の好ましい形態によれば、第１のパターンを形成する工程において、第２方向に延在し、第１方向に離間して配された第７ライン及び第８ラインをさらに形成する。第２のパターンを形成する工程において、第２方向に延在し、第１方向に離間して配された第９ライン及び第１０ラインをさらに形成する。第３のパターンを形成する工程において、第２方向に延在し、第１方向に離間して配された第１１ライン及び第１２ラインをさらに形成する。
【００４０】
以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。各実施形態において、同じ要素には同じ符号を付してある。
【００４１】
本発明の第１実施形態に係る重ね合わせ精度測定パターンを備える半導体装置について説明する。本発明にいう半導体装置には、最終製品のみならず、中間製品も含まれる。図１に、第１実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略投影図を示す。図２に、本発明の第１実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略断面図を示す。図２（ａ）は、図１のIIa−IIa線に沿った概略断面図である。図２（ｂ）は、図１のIIb−IIbに沿った概略断面図である。図１においては、理解を容易にするため、アウターパターンには、図２に付したハッチングと同じハッチングを付してある。図２は、重ね合わせ精度を測定する状態を示す。
【００４２】
半導体装置１５０は、重ね合わせ精度測定パターン１００を備える。重ね合わせ精度測定パターン１００は、少なくとも１対のラインを有する第１のパターン１０１と、少なくとも１対のラインを有する第２のパターン１０２と、少なくとも１対のラインを有する第３のパターン１０３と、を備える。１つのラインは直線状にすることができる。１つのラインは、連続的な線であってもよいし、点線であってもよい。ラインが点線である場合、例えば、ドット（点）を直線的に配することができる。ラインの各対は平行である部分を有することができる。第１のパターン１０１のライン間の中心線（等分線）と第３のパターン１０３のライン間の中心線（等分線）とが実質的に同一線上にあるように、第１パターン１０１及び第３パターン１０３は設計することができる。第２のパターン１０２のライン間の中心線（等分線）と第３のパターン１０３のライン間の中心線（等分線）とが実質的に同一線上にあるように、第２パターン１０２及び第３パターン１０３は設計することができる。第１のパターン１０１のライン及び第２のパターン１０２のラインは実質的に同一直線上に延在することができる。
【００４３】
図１に示す重ね合わせ精度測定パターン１００は、バーインバータイプである。重ね合わせ精度測定パターン１００は、２対のラインを有する第１のパターン１０１と、２対のラインを有する第２のパターン１０２と、２対のラインを有する第３のパターン１０３と、を備える。第１のパターン１０１、第２のパターン１０２、及び第３のパターン１０３において、一方のライン対は第１の方向Ｘに延在する。他方のライン対は第２の方向Ｙに延在する。第１の方向Ｘに延在するライン対における２つのラインは、第２の方向Ｙに離間している。第２の方向Ｙに延在するライン対における２つのラインは、第１の方向Ｘに離間している。第１の方向Ｘと第２の方向Ｙとは直交すると好ましい。
【００４４】
第１のパターン１０１、第２のパターン１０２、及び第３のパターンは、それぞれ異なる層に存在すると好ましい。ここでいう「層」とは１つの構成要素に限定されず、複数の構成要素にわたるものであってもよい。例えば、１つのパターンが複数の絶縁層及び配線層を貫通して形成されている場合、これを１つの層と表記することができる。第１のパターン１０１、第２のパターン１０２、及び第３のパターンの各上面及び各下面の少なくとも一方は異なる位置（高さ）に存在すると好ましい。
【００４５】
図１に示す形態においては、第１のパターン１０１は、第１〜第４ライン１０１ａ〜１０１ｄを有する。第１ライン１０１ａと第２ライン１０１ｂとは、Ｘ方向に所定の間隔をあけて、Ｙ方向に平行に延在する。第３ライン１０１ｃと第４ライン１０１ｄとは、Ｙ方向に所定の間隔をあけて、Ｘ方向に平行に延在する。第１ライン１０１ａ及び第２ライン１０１ｂが延在する方向と、第３ライン１０１ｃ及び第４ライン１０１ｄが延在する方向とは直交する。第１〜第４ライン１０１ａ〜１０１ｄは、それぞれ、実質的に同じ長さを有すると好ましい。第１ライン１０１ａと第２ライン１０１ｂとは同じ幅であると好ましい。第１ライン１０１ａ及び第２ライン１０１ｂは同じ高さを有すると好ましい。第３ライン１０１ｃ及び第４ライン１０１ｄは同じ幅を有すると好ましい。第３ライン１０１ｃ及び第４ライン１０１ｄは同じ高さを有すると好ましい。第１〜第４ライン１０１ａ〜１０１ｄは同じ幅を有するとより好ましい。第１〜第４ライン１０１ａ〜１０１ｄは同じ高さを有するとより好ましい。
【００４６】
図１に示す形態においては、第２のパターン１０２は、第１〜第４ライン１０２ａ〜１０２ｄを有する。第１ライン１０２ａと第２ライン１０２ｂとは、Ｘ方向に所定の間隔をあけて、Ｙ方向に平行に延在する。第３ライン１０２ｃと第４ライン１０２ｄとは、Ｙ方向に所定の間隔をあけて、Ｘ方向に平行に延在する。第１ライン１０２ａ及び第２ライン１０２ｂが延在する方向と、第３ライン１０２ｃ及び第４ライン１０２ｄが延在する方向とは直交する。第１〜第４ライン１０２ａ〜１０２ｄは、それぞれ、実質的に同じ長さを有すると好ましい。第１ライン１０２ａ及び第２ライン１０２ｂは同じ高さを有すると好ましい。第３ライン１０２ｃ及び第４ライン１０２ｄは同じ幅を有すると好ましい。第３ライン１０２ｃ及び第４ライン１０２ｄは同じ高さを有すると好ましい。第１〜第４ライン１０２ａ〜１０２ｄは同じ幅を有するとより好ましい。第１〜第４ライン１０２ａ〜１０２ｄは同じ高さを有するとより好ましい。第２のパターンの第１〜第４ライン１０２ａ〜１０２ｄは、第１のパターンの第１〜第４ライン１０１ａ〜１０１ｄと同じ幅を有すると好ましい。第２のパターンの第１〜第４ライン１０２ａ〜１０２ｄは、第１のパターンの第１〜第４ライン１０１ａ〜１０１ｄと異なる高さを有すると好ましい。
【００４７】
図１に示す形態においては、第１のパターンの第１ライン１０１ａと第２パターンの第１ライン１０２ａとは、Ｙ方向に所定の間隔をあけて、同一直線状に延在する。第１のパターンの第２ライン１０１ｂと第２パターンの第２ライン１０２ｂとは、Ｙ方向に所定の間隔をあけて、同一直線状に延在する。第１のパターンの第３ライン１０１ｃと第２パターンの第３ライン１０２ｃとは、Ｘ方向に所定の間隔をあけて、同一直線状に延在する。第１のパターンの第４ライン１０１ｄと第２パターンの第４ライン１０２ｄとは、Ｘ方向に所定の間隔をあけて、同一直線状に延在する。第１パターン１０１の４つのライン１０１ａ〜１０１ｄ及び第２パターン１０２の４つのライン１０２ａ〜１０２ｄは、各辺にラインが２つずつ配された矩形状を形成する。第１のパターンの第１ライン１０１ａのＹ方向の長さと第２のパターンの第１ライン１０２ａのＹ方向の長さの和は、第１のパターンの第２ライン１０１ｂのＹ方向の長さと第２のパターンの第２ライン１０２ｂのＹ方向の長さの和と実質的に等しいと好ましい。第１のパターンの第３ライン１０１ｃのＸ方向の長さと第２のパターンの第３ライン１０２ｃのＸ方向の長さの和は、第１のパターンの第４ライン１０１ｄのＸ方向の長さと第２のパターンの第４ライン１０２ｄのＸ方向の長さの和と実質的に等しいと好ましい。
【００４８】
Ｘ方向及びＹ方向において、第１のパターン１０１同士及び第２のパターン１０２同士が対向するように、各ライン１０１ａ〜ｄ及び１０２ａ〜ｄは配されている。すなわち、第１のパターンの第１ライン１０１ａと第２ライン１０１ｂとはＸ方向において対向する。第１のパターンの第３ライン１０１ｃと第４ライン１０１ｄとはＹ方向において対向する。第２のパターンの第１ライン１０２ａと第２ライン１０２ｂとはＸ方向において対向する。第２のパターンの第３ライン１０２ｃと第４ライン１０２ｄとはＹ方向において対向する。
【００４９】
図１に示す形態においては、第３のパターン１０３は、第１〜第４ライン１０３ａ〜１０３ｄを有する。第１ライン１０３ａと第２ライン１０３ｂとは、Ｘ方向に所定の間隔をあけて、Ｙ方向に平行に延在する。第３ライン１０３ｃと第４ライン１０３ｄとは、Ｙ方向に所定の間隔をあけて、Ｘ方向に平行に延在する。第１ライン１０３ａ及び第２ライン１０３ｂが延在する方向と、第３ライン１０３ｃ及び第４ライン１０３ｄが延在する方向とは直交する。第３パターン１０３の４つのライン１０３ａ〜１０３ｄは、各ラインが辺を形成するような矩形状を形成する。第１〜第４ライン１０３ａ〜１０３ｄは、それぞれ、実質的に同じ長さを有すると好ましい。第１ライン１０３ａ及び第２ライン１０３ｂは同じ高さを有すると好ましい。第３ライン１０３ｃ及び第４ライン１０３ｄは同じ幅を有すると好ましい。第３ライン１０３ｃ及び第４ライン１０３ｄは同じ高さを有すると好ましい。第１〜第４ライン１０３ａ〜１０３ｄは同じ幅を有するとより好ましい。第１〜第４ライン１０３ａ〜１０３ｄは同じ高さを有するとより好ましい。第３のパターンの第１〜第４ライン１０３ａ〜１０３ｄは、第１のパターンの第１〜第４ライン１０１ａ〜１０１ｄ及び第２のパターンの第１〜第４ライン１０２ａ〜１０２ｄと異なる高さを有すると好ましい。
【００５０】
図１に示す形態においては、第１のパターンの第１ライン１０１ａと第２ライン１０１ｂの中心線及び第２のパターンの第１ライン１０２ａと第２ライン１０２ｂの中心線と、第３のパターンの第１ライン１０３ａと第２ライン１０３ｂの中心線とは、同一直線上に延在するように設計される。第１のパターンの第３ライン１０１ｃと第４ライン１０１ｄの中心線及び第２のパターンの第３ライン１０２ｃと第４ライン１０２ｄの中心線と、第３のパターンの第３ライン１０３ｃと第４ライン１０３ｄの中心線とは、同一直線上に延在するように設計される。
【００５１】
図１に示す形態においては、第３のパターン１０３で形成される矩形は、第１のパターン１０１及び第２のパターン１０２で形成される矩形の内側に形成される。この形態において、第３のパターンの第１ライン１０３ａ及び第２ライン１０３ｂは、第１のパターンの第１ライン１０１ａ及び第２のパターンの第１ライン１０２ａと、第１のパターンの第２ライン１０１ｂ及び第２のパターンの第２ライン１０２ｂとの間に配される。第３のパターンの第３ライン１０３ｃ及び第４ライン１０３ｄは、第１のパターンの第３ライン１０１ｃ及び第２のパターンの第３ライン１０２ｃと、第１のパターンの第４ライン１０１ｄ及び第２のパターンの第４ライン１０２ｄとの間に配される。ただし、第３のパターン１０３は、第１のパターン１０１及び第２のパターン１０２で形成される矩形の外側に配されてもよい。
【００５２】
図２（ａ）に示す形態において、半導体装置１５０は、半導体基板１０４と、半導体基板１０４上に形成されたフィールドマスク膜１０５と、半導体基板１０４に埋め込まれた第１のパターン１０１と、第１のパターン１０１上に存在する第１マスク１０７と、を備える。第１のパターン１０１は、例えば、導電膜として形成することができる。半導体装置１５０は、フィールドマスク膜１０５及び第１マスク１０７上に配されたライナ絶縁膜１１０と、ライナ絶縁膜１１０上に配された層間絶縁膜１１１と、層間絶縁膜１１１上に配された反射防止膜１１３と、反射防止膜１１３上に配された第２マスク１１４と、さらに備える。
【００５３】
図２（ｂ）に示す形態において、半導体装置１５０は、半導体基板１０４と、半導体基板１０４上に形成されたフィールドマスク膜１０５と、フィールドマスク膜１０５上に配された第２のパターン１０２と、第２のパターン１０２上に存在する第３マスク１０９と、第２のパターン１０２及び第３マスク１０９を覆うように形成されたライナ絶縁膜１１０と、ライナ絶縁膜１１０上に配された層間絶縁膜１１１と、層間絶縁膜１１１上に配された反射防止膜１１３と、反射防止膜１１３上に配された第２マスク１１４と、を備える。第２のパターン１０２は、例えば、導電膜として形成することができる。
【００５４】
第２マスク１１４は、第３のパターン１０３となる開口部を有する。第２マスク１１４は、例えば、感光性有機レジスト膜で形成することができる。
【００５５】
半導体装置１５０が例えばＤＲＡＭ（Dynamic Random Access Memory）である場合、第１のパターン１０１は、メモリセル領域における埋め込みワード線の重ね合わせ精度測定用のパターンとして形成することができる。第２のパターン１０２は、周辺領域のゲート電極の重ね合わせ精度測定用のパターンとして形成することができる。第３のパターン１０３は、周辺領域のコンタクトの重ね合わせ精度測定用のパターンとして形成することができる。
【００５６】
次に、重ね合わせ精度測定パターン１００を用いた重ね合わせ精度測定について説明する。図３に、第１実施形態における重ね合わせ精度測定を説明するための模式図を示す。図３においては、Ｘ方向の重ね合わせ精度測定について図示している。
【００５７】
まず、第１のパターン１０１と第２のパターン１０２との中心位置を決定する。図４に、第１のパターンの第１ライン１０１ａ及び第２パターンの第１ライン１０２ａの概略拡大図を示す。第１のパターンの１つのライン（例えば第１ライン１０１ａ）と第２のパターンの１つのライン（例えば第１ライン１０２ａ）はセットとして捉えることができる。重ね合わせ精度測定装置の測定視野範囲１１６は、第１のパターン１０１のラインと第２のパターン１０２のラインとを同時に収めることができる。測定視野範囲１１６内において、各ラインに所定の波長の光を照射して散乱光強度を測定する。図４に示すように、第１のパターンの第１ライン１０１ａの波形１２９及び第２のパターンの第１ライン１０２ａの波形１３０を合成して、第１ライン１０１ａ，１０２ａの光散乱強度の第１波形１１８を得る。第１波形１１８の第１ピーク位置１２４を第１ライン１０１ａ，１０２ａの位置として決定する。同様にして、第２ライン１０１ｂ，１０２ｂについても光散乱強度の第２波形１１９を得る。第２波形１１９の第２ピーク位置１２５を第２ライン１０１ｂ，１０２ｂの位置として決定する。
【００５８】
次に、第１ライン１０１ａ，１０２ａの第１ピーク位置１２４と第２ライン１０１ｂ，１０２ｂの第２ピーク位置１２５との中点（中心線）を第１ライン１０１ａ，１０２ａと第２ライン１０１ｂ，１０２ｂの第１中心位置１２２として決定する。
【００５９】
次に、第３のパターン１０３の中心位置を決定する。測定視野範囲１１７内において、第１ライン１０３ａの散乱光強度の第３波形１２０を得る。第３波形１２０の第３ピーク位置１２６を第１ライン１０３ａの位置として決定する。同様に、第２ライン１０３ｂの散乱光強度の第４波形１２１を得る。第４波形１２１の第４ピーク位置１２７を第２ライン１０３ｂの位置として決定する。
【００６０】
第１ライン１０３ａの第３ピーク位置１２６と第２ライン１０３ｂの第４ピーク位置１２７との中点（中心線）を第１ライン１０３ａと第２ライン１０３ｂの第２中心位置１２３として決定する。
【００６１】
次に、第１中心位置１２２と第２中心位置１２３のＸ方向の第１差１２８を測定する。第１差１２８が重ね合わせのずれとなる。第１差１２８が所定の範囲内にあるか否かによって重ね合わせの適否を判定する。
【００６２】
図３において省略されているＹ方向の重ね合わせ精度測定も、Ｘ方向の精度測定と同様にして行うことができる。本発明によれば、例えば、ＤＲＡＭにおけるメモリセル領域における埋め込みワード線及び周辺領域におけるゲート電極と、周辺領域におけるコンタクトとの重ね合わせ精度を測定することができる。
【００６３】
本発明の第１実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の製造方法について説明する。図５〜図８に、半導体装置の製造方法を説明するための概略図を示す。図５に、半導体装置における半導体素子形成領域の概略平面図を示す。図６に、図５のVI−VI線における概略断面図を示す。図７に、半導体装置における重ね合わせ精度測定パターン形成領域の概略投影図を示す。図８に、図７のVIII−VIII線における概略断面図を示す。図５〜図８は、同じ工程を示している。
【００６４】
半導体素子形成領域Ａにおいて、半導体基板１０４に形成した溝に、Ｘ方向に延在する第１ゲート絶縁膜１４２及び埋め込み型の第１ゲート電極１０６を形成する。第１ゲート電極１０６を形成するとき、同一工程において、重ね合わせ精度測定パターン形成領域Ｂに第１のパターン１０１を形成すると好ましい。ゲート電極１０６及び第１のパターン１０１は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜とすることができる。
【００６５】
半導体素子形成領域Ａにおいて、半導体基板１０４に不純物を注入して島状パターンのアクティブ領域１４０を形成する。第１ゲート電極１０６は、２本の第１ゲート電極１０６が各アクティブ領域１４０と交差するように形成する。アクティブ領域１４０は、素子分離領域１４１によって取り囲む。半導体素子形成領域Ａ及び重ね合わせ精度測定パターン形成領域Ｂにおいて、半導体基板１０４上にフィールドマスク膜１０５を形成する。さらに、第１ゲート電極１０６及び第１のパターン１０１上に、ゲートマスク膜となる第１マスク１０７を形成する。
【００６６】
図９〜図１２に、図５〜図８に示す工程の次の工程を説明するための概略図を示す。図９に、半導体装置における半導体素子形成領域の概略平面図を示す。図９は、半導体装置がＤＲＡＭである例におけるセル領域及び周辺領域の概略投影図を示す。図１０に、図９のXa−Xa線及びXb−Xb線における概略断面図を示す。図１１に、半導体装置における重ね合わせ精度測定パターン形成領域の概略投影図を示す。図１２に、図１１のXII−XII線における概略断面図を示す。図９〜図１２は、同じ工程を示している。
【００６７】
半導体素子形成領域Ａのセル領域において、アクティブ領域１４０と電気的に接続されるビット線コンタクト１４４を形成する。次に、ビット線コンタクト１４４と電気的に接続され、Ｘ方向に延在するビット線１４５を形成する。半導体素子形成領域Ａの周辺領域において、Ｙ方向に延在する第２ゲート絶縁膜１４８、第２ゲート電極１０８及び第３マスク１０９を形成する。第２ゲート電極１０８及び第３マスク１０９を形成するとき、同一工程において、重ね合わせ精度測定パターン形成領域Ｂに第２のパターン１０２及び第３マスク１０９を形成すると好ましい。半導体素子形成領域Ａ及び重ね合わせ精度測定パターン形成領域Ｂにおいて、第２ゲート電極１０８及び第２のパターン等を被覆するライナ絶縁膜１１０を形成する。
【００６８】
図１３〜図１５及び図２に、図９〜図１２に示す工程の次の工程を説明するための概略図を示す。図１３に、半導体装置における半導体素子形成領域の概略平面図を示す。図１３は、半導体装置がＤＲＡＭである例におけるセル領域及び周辺領域の概略投影図を示す。図１４に、図１３のXIVa−XIVa線及びXIVb−XIVb線における概略断面図を示す。図１５に、半導体装置における重ね合わせ精度測定パターン形成領域の概略投影図を示す。図２に、図１５のIIa−IIa線及びIIb−IIb線における概略断面図を示す。図１３〜図１５及び図２は、同じ工程を示している。
【００６９】
半導体素子形成領域Ａのセル領域において、アクティブ領域と電気的に接続される容量コンタクト１５１を形成する。周辺領域Ｂにおいて、半導体基板１０４に不純物拡散層（不図示）を形成する。また、第２ゲート電極１０８にサイドウォール絶縁膜１５３を形成する。セル領域及び周辺領域において、容量コンタクト１５１、第２ゲート電極１０８等を埋めるように層間絶縁膜１５２を形成する。半導体素子形成領域Ａ及び重ね合わせ精度測定パターン形成領域Ｂにおいて、層間絶縁膜１５２，１１１上に、反射防止膜１１３を形成する。次に、反射防止膜１１３上に、レジスト等の第２マスク１１４を形成する。次に、第２マスク１１４に、周辺領域Ｂに周辺コンタクトを形成するための開口部１１５を形成する。このとき、同一工程において、重ね合わせ精度測定パターン形成領域Ｂに、第２マスク１１４の開口部となる第３のパターン１０３を形成すると好ましい。
【００７０】
次に、上述のように、重ね合わせ精度測定パターン形成領域Ｂにおける第１〜第３のパターン１０１〜１０３を用いて、重ね合わせ精度測定を行う。重ね合わせ精度が許容値を超える場合には、第２マスク１１４を除去して、第２マスク１１４並びに第２マスク１１４の開口部１１５及び第３のパターン１０３を再度形成する。重ね合わせ精度が許容値以下となるまで繰り返す。
【００７１】
図１６〜図１９に、図１３〜図１５及び図２に示す工程の次の工程を説明するための概略図を示す。図１６に、半導体装置における半導体素子形成領域の概略平面図を示す。図１６は、半導体装置がＤＲＡＭである例におけるセル領域及び周辺領域の概略投影図を示す。図１７に、図１６のXVIIa−XVIIa線及びXVIIb−XVIIb線における概略断面図を示す。図１８に、半導体装置における重ね合わせ精度測定パターン形成領域の概略投影図を示す。図１９に、図１８のXIXa−XIXa線及びXIXb−XIXb線における概略断面図を示す。図１６〜図１９は、同じ工程を示している。
【００７２】
半導体素子形成領域Ａの周辺領域において、第２マスク１１４を用いて、層間絶縁膜１５２に、周辺コンタクトホール（不図示）を形成する。重ね合わせ精度測定パターン形成領域Ｂにおいても、第２マスク１１４を用いて、層間絶縁膜１５２、ライナ絶縁膜１１０、フィールドマスク膜１０５及び半導体基板１０４の一部に、凹部（不図示）を形成する。次に、半導体素子形成領域Ａの周辺領域において、周辺コンタクトホールに導電材を充填して周辺コンタクト１５６を形成する。また、同一工程において、重ね合わせ精度測定パターン形成領域Ｂの凹部に導電材を充填して第４のパターン１０３’を形成すると好ましい。さらに、同一工程において、半導体素子形成領域Ａのセル領域において、反射防止膜を除去した部分に導電材を充填して容量コンタクトの一部を形成すると好ましい。
【００７３】
次に、上述のように、重ね合わせ精度測定パターン形成領域Ｂにおける第１パターン１０２、第２パターン１０２及び第４のパターン１０３’を用いて、重ね合わせ精度測定を行う。図２０に、重ね合わせ精度測定を説明するための模式図を示す。図２０においては、Ｘ方向の重ね合わせ精度測定について図示している。第４のパターンの第１ライン１０３’ａ及び第２ライン１０３’ｂの光散乱強度の第５波形１７０及び第６波形１７１を得る。第１波形１１８の第１ピーク位置１２４を第１ライン１０１ａ，１０２ａの位置として決定する。第５波形１７０の第５ピーク位置１７２を第１ライン１０３’ａの位置として決定する。第６波形１７１の第６ピーク位置１７３を第２ライン１０３’ｂの位置として決定する。第１ライン１０３’ａの第５ピーク位置１７２と第２ライン１０３’ｂの第６ピーク位置１７３との中点（中心線）を第１ライン１０３’ａと第２ライン１０３ｂ’の第３中心位置１７４として決定する。
【００７４】
次に、上述と同様にして決定した第１中心位置１２２と第３中心位置１７４のＸ方向の第２差１７５を測定する。第２差１７５が重ね合わせのずれとなる。第２差１７５が所定の範囲内にあるか否かによって重ね合わせの適否を判定する。
【００７５】
なお、第１差１２８と第２差１７５とは、プラズマエッチングや化学機械処理の非対称性のために必ずしも一致しない。第４パターン１０３’を用いて重ね合わせ精度を測定することによって、例えば、第２マスク１１４を用いて形成したコンタクトの位置精度を確認することができる。仮に、第２差１７５が許容値を超える場合には、その中間製品は廃棄すると好ましい。
【００７６】
第１実施形態によれば、第３のパターン１０３又は第４のパターン１０３’と、第１のパターン１０１及び第２のパターン１０２とで重ね合わせ精度を測定することにより、周辺コンタクト１５６と第１ゲート電極１０６及び第２ゲート電極１０８との重ね合わせ精度測定を両方同時に行うことができる。これにより、重ね合わせ精度測定パターンの拡大及び精度測定時間の延長を抑制することができる。
【００７７】
上記形態においては、１つのパターンと２つのパターンとの重ね合わせ精度を測定したが、１つのパターンと３以上のパターンとの重ね合わせ精度も同様にして測定することができる。この場合には、第１のパターン及び第２のパターンを３以上のパターンにして、各パターンの３以上のラインを直列的に配するようにすることができる。
【００７８】
本発明の第２実施形態に係る重ね合わせ精度測定パターンを備える半導体装置について説明する。図２１に、第２実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略投影図を示す。図２２に、本発明の第２実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略断面図を示す。図２２（ａ）は、図２１のXXIIa−XXIIa線に沿った概略断面図である。図２２（ｂ）は、図２１のXXIIb−XXIIbに沿った概略断面図である。図２１においては、理解を容易にするため、アウターパターンには、図２２に付したハッチングと同じハッチングを付してある。
【００７９】
半導体装置２５０は、重ね合わせ精度測定パターン２００を備える。第１実施形態においては、Ｘ方向及びＹ方向において、第１のバターン同士及び第２のパターン同士が対向するように、各ラインが配されている。第２実施形態においては、Ｘ方向及びＹ方向において、第１のバターンと第２のパターンとが対向するように、各ラインが配されている。すなわち、第１のパターンの第１ライン２０１ａと第２パターンの第２ライン２０２ｂとがＸ方向において対向している。第１のパターンの第２ライン２０１ｂと第２パターンの第１ライン２０２ａとがＸ方向において対向している。第１のパターンの第３ライン２０１ｃと第２パターンの第４ライン２０２ｄとがＹ方向において対向している。第１のパターンの第４ライン２０１ｄと第２パターンの第３ライン２０２ｃとがＹ方向において対向している。
【００８０】
重ね合わせ精度測定方法は、第１のパターン２０１及び第２のパターン２０２の配置が異なる以外は第１実施形態と同様である。
【００８１】
重ね合わせ精度測定パターン２００を備える半導体装置２５０の製造方法は、第１のパターン２０１及び第２のパターン２０２の配置が異なる以外は第１実施形態と同様である。
【００８２】
第２実施形態における上記以外の形態は、第１実施形態と同様である。
【００８３】
第２実施形態によれば、第１のパターン２０１と第２のパターン２０２とは交互に配されることになる。すなわち、第１実施形態と異なり、領域２０４においても、第１のパターン２０１と第２のパターン２０２とが隣接することになる。第１のパターン２０１と第２のパターン２０２とは形成する層が異なるので、各パターンの形状を安定して形成することができる。
【００８４】
本発明の第３実施形態に係る重ね合わせ精度測定パターンを備える半導体装置について説明する。図２３に、第３実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略投影図を示す。
【００８５】
第１及び第２実施形態においては、第１のパターンの各ライン及び第２のパターンの各ラインの長さは同等であった。第３実施形態においては、第１のパターン３０１及び第２のパターン３０２のうち、一方のパターンのラインと他方のパターンのラインの長さを変えてある。図２３に示す形態においては、第１のパターン３０１のラインを第２のパターン３０２のラインよりも長くしてある。
【００８６】
重ね合わせ精度測定方法は、第１のパターン２０１及び第２のパターン２０２のラインの長さが異なる以外は第１実施形態と同様である。
【００８７】
重ね合わせ精度測定パターン３００を備える半導体装置の製造方法は、第１のパターン３０１及び第２のパターン３０２のラインの長さが異なる以外は第１実施形態と同様である。
【００８８】
第３実施形態における上記以外の形態は、第１実施形態と同様である。図２３においては、第１実施形態を基礎にして説明したが、第２実施形態に第３実施形態を適用することもできる。
【００８９】
図２４に、第１のパターンの第１ライン３０１ａ及び第２パターンの第１ライン３０２ａの概略拡大図を示す。第３実施形態によれば、重ね合わせ精度測定においては、第１のパターン及び第２のパターンのうち、長いパターンのほうが散乱光強度は強くなる。このため、第１のパターンの第１波形３３１と第２のパターンの第２波形３３２の合成波形３１８は、長い方のパターンの位置情報により強く影響されることになる。すなわち、中心位置３３０は、第２のパターンの第１ライン３０２ａよりも第１のパターンの第１ライン３０１ａに強く影響される。これにより、長い方のパターンとの重ね合わせ精度をより高めることができる。例えば、第１のパターンが第１ゲート電極の位置と対応しており、第２のパターンが第２のゲート電極の位置と対応しており、第３のパターンが周辺コンタクトの位置と対応しており、第１のパターンのライン３０１ａの長さが第２のパターンのライン３０２ａの長さよりも長い場合、周辺コンタクトと第１ゲート電極との重ね合わせ精度のほうに重みをつけることができる。
【００９０】
本発明の第４実施形態に係る重ね合わせ精度測定パターンを備える半導体装置について説明する。図２５に、第４実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略投影図を示す。図２６に、本発明の第４実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略断面図を示す。図２６（ａ）は、図２５のXXVIa−XXVIa線に沿った概略断面図である。図２６（ｂ）は、図２５のXXVIb−XXVIbに沿った概略断面図である。図２５においては、理解を容易にするため、パターンには、図２６に付したハッチングと同じハッチングを付してある。
【００９１】
半導体装置４５０は、重ね合わせ精度測定パターン４００を備える。重ね合わせ精度測定パターン４００は、第１実施形態に構成に加えて、第４のパターン４０１及び第５のパターン４０２をさらに備える。第１のパターン１０１の各ラインは、所定の間隔をあけた２重線として形成され、各ライン間のスペースが第４のパターン４０１となっている。また、第２パターンの各ラインは、所定の間隔をあけた２重線として形成され、各ライン間のスペースが第５のパターン４０２となっている。
【００９２】
重ね合わせ精度測定方法は、第４のパターン４０１及び第５のパターン４０２でピーク位置を特定する以外は第１実施形態と同様である。図２７に、重ね合わせ精度測定を説明するための模式図を示す。図２７においては、Ｘ方向の重ね合わせ精度測定について図示している。第４パターン４０１と第５パターン４０２の散乱光強度の波形を合成して、第７波形４３５及び第８波形４３６を得る。第７波形４３５及び第８波形４３６のピーク位置４４１，４４２を第４のパターン４０１及び第５のパターン４０２の位置として決定する。ピーク位置４４１，４４２の中点（中心線）を第４のパターン４０１及び第５のパターン４０２の位置の第４中心位置４３９として決定する。そして、第３パターン１０３の第２中心位置１２３と第４中心位置４３９のＸ方向の第４差４４５を測定する。
【００９３】
重ね合わせ精度測定パターン４００を備える半導体装置４５０の製造方法は、第１のパターン２０１及び第２のパターン２０２の二重に形成して第４のパターン４０１及び第５のパターン４０２を形成する以外は第１実施形態と同様である。
【００９４】
第４実施形態における上記以外の形態は、第１実施形態と同様である。図２３においては、第１実施形態を基礎にして説明したが、第２実施形態及び第３実施形態に第４実施形態を適用することもできる。
【００９５】
第４実施形態によれば、導電材からなるパターンを用いて重ね合わせ精度を測定するよりも高精度の測定ができる場合がある。
【００９６】
本発明の第５実施形態に係る重ね合わせ精度測定パターンを備える半導体装置について説明する。図２８に、第５実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略投影図を示す。図２９に、本発明の第５実施形態に係る重ね合わせ精度測定パターンを備える半導体装置の概略断面図を示す。図２９は、図２８のXXIX−XXIX線に沿った概略断面図である。図２９においては、理解を容易にするため、パターンには、図２８に付したハッチングと同じハッチングを付してある。
【００９７】
半導体装置５５０は、重ね合わせ精度測定パターン５００を備える。第１実施形態においては、第１のパターンと第２のパターンとは直列的に配されていた。第５実施形態においては、第１のパターン５０１と第２のパターンとは並列的に配されている。好ましくは、第１〜第３のパターン５０１，５０２，１０３は、Ｘ方向及びＹ方向に、平行に延在する。図２８に示す形態においては、第１のパターン５０１及び第２のパターンがなす四辺形において、第１のパターン５０１は、第２のパターン５０２の内側に形成されている。
【００９８】
次に、重ね合わせ精度測定パターン５００を用いた重ね合わせ精度測定について説明する。図３０に、重ね合わせ精度測定を説明するための模式図を示す。図３１に、第１のパターン５０１のライン及び第２パターン５０２のラインの概略拡大図を示す。
【００９９】
第１のパターン５０１のライン及び第２パターン５０２のラインの散乱光強度を同時に測定して、合成波形５１８を得る。合成波形５１８に１つのピークが存在する場合には、そのピーク位置を中心位置５２４とする。図３１に示すように、２つ以上のピークが存在する場合には、第１のパターン５０１の第１波形５２９の第１ピーク位置５３１と第２のパターン５０２の第２波形５３０の第２ピーク位置５３２の中間点を第１のパターン５０１と第２のパターン５０２の第３ピーク位置５２４とする。他の工程は第１実施形態と同様である。すなわち、第３ピーク位置５２４と第４ピーク位置５２５との中間点を第１中心位置５２６とする。第１中心位置５２６と第２中心位置１２３との第５差５２７を測定する。
【０１００】
重ね合わせ精度測定パターン５００を備える半導体装置５５０の製造方法は、第１のパターン５０１及び第２のパターン５０２の形態が異なる以外は第１実施形態と同様である。
【０１０１】
第５実施形態における上記以外の形態は、第１実施形態と同様である。
【０１０２】
第５実施形態によれば、第１のパターン５０１及び第２のパターン５０２の視野範囲を大きくとることができる。これにより、第１のパターン５０１及び第２のパターン５０２の散乱光強度を大きくすることができる。
【０１０３】
上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の全開示に枠内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の全開示の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
【０１０４】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【０１０５】
本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【０１０６】
１００，２００，３００，４００，５００          重ね合わせ精度測定パターン
１０１，２０１，３０１，４０１，５０１          第１のパターン
１０１ａ〜１０１ｄ，２０１ａ〜２０１ｄ，３０１ａ〜３０１ｄ          第１〜第４ライン
１０２，２０２，３０２，４０２，５０２          第２のパターン
１０２ａ〜１０２ｄ，２０１ａ〜２０１ｄ，３０１ａ〜３０１ｄ          第１〜第４ライン
１０３          第３のパターン
１０３ａ〜１０３ｄ          第１〜第４ライン
１０３’        第４のパターン
１０３’ａ〜１０３’ｂ          第１〜第２ライン
１０４          半導体基板
１０５          フィールドマスク膜
１０６          第１ゲート電極（埋め込みワード線）
１０７          第１マスク
１０８          第２ゲート電極
１０９          第３マスク
１１０          ライナ絶縁膜
１１１          層間絶縁膜
１１３          反射防止膜
１１４          第２マスク
１１５          開口部
１１６          測定視野範囲
１１７          測定視野範囲
１１８，３３１，５２９          第１波形
１１９，３３２，５３０          第２波形
１２０          第３波形
１２１          第４波形
１２２          第１中心位置
１２３          第２中心位置
１２４          第１ピーク位置
１２５          第２ピーク位置
１２６          第３ピーク位置
１２７          第４ピーク位置
１２８          第１差
１２９          第１のパターンの第１ラインの波形
１３０          第２のパターンの第１ラインの波形
１４０          アクティブ領域
１４１          素子分離領域
１４２          第１ゲート絶縁膜
１４４          ビット線コンタクト
１４５          ビット線
１４８          第２ゲート絶縁膜
１５０，２５０，３５０，４５０，５５０          半導体装置
１５１          容量コンタクト
１５２          層間絶縁膜
１５３          サイドウォール絶縁膜
１５６          周辺コンタクト
１７０          第５波形
１７１          第６波形
１７２          第５ピーク位置
１７３          第６ピーク位置
１７４          第３中心位置
１７５          第２差
２０４          領域
３１８          合成波形
３３０          中心位置
４０１          第４のパターン
４０２          第５のパターン
４３５          第７波形
４３６          第８波形
４３９          第４中心位置
４４１，４４２          ピーク位置
４４５          第４差
５１８          合成波形
５３１          第１ピーク位置
５３２          第２ピーク位置
５２４          第３ピーク位置
５２５          第４ピーク位置
５２６          第１中心位置
５２７          第５差
９００          半導体ウェハ
９０１          デバイス領域
９０２          スクライブライン
９０３          重ね合わせ精度測定パターン
９１１，９１１ａ，９１１ｂ          アウターパターン
９１２，９１２ａ，９１２ｂ          インナーパターン
９２１          半導体基板
９２２          フィールドマスク膜
９２３          配線マスク膜
９２４          ライナ絶縁膜
９２５          層間絶縁膜
９２６          反射防止膜
９２７          フォトレジスト
９３１ａ        アウター第１波形
９３１ｂ        アウター第２波形
９３２ａ        インナー第１波形
９３２ｂ        インナー第２波形
９３３          アウター測定視野範囲
９３４          インナー測定視野範囲
９３５ａ，９３５ｂ        ピーク位置
９３６ａ，９３６ｂ        ピーク位置
９３７          第１中心位置
９３８          第２中心位置
９３９          重ねずれ
９４１          ゲート電極
９４２，９４５          コンタクトホール
９４４          埋め込みワード線
【図１】
2015230908.tif 000003
【図２】
2015230908.tif 000004
【図３】
2015230908.tif 000005
【図４】
2015230908.tif 000006
【図５】
2015230908.tif 000007
【図６】
2015230908.tif 000008
【図７】
2015230908.tif 000009
【図８】
2015230908.tif 000010
【図９】
2015230908.tif 000011
【図１０】
2015230908.tif 000012
【図１１】
2015230908.tif 000013
【図１２】
2015230908.tif 000014
【図１３】
2015230908.tif 000015
【図１４】
2015230908.tif 000016
【図１５】
2015230908.tif 000017
【図１６】
2015230908.tif 000018
【図１７】
2015230908.tif 000019
【図１８】
2015230908.tif 000020
【図１９】
2015230908.tif 000021
【図２０】
2015230908.tif 000022
【図２１】
2015230908.tif 000023
【図２２】
2015230908.tif 000024
【図２３】
2015230908.tif 000025
【図２４】
2015230908.tif 000026
【図２５】
2015230908.tif 000027
【図２６】
2015230908.tif 000028
【図２７】
2015230908.tif 000029
【図２８】
2015230908.tif 000030
【図２９】
2015230908.tif 000031
【図３０】
2015230908.tif 000032
【図３１】
2015230908.tif 000033
【図３２】
2015230908.tif 000034
【図３３】
2015230908.tif 000035
【図３４】
2015230908.tif 000036
【図３５】
2015230908.tif 000037
【図３６】
2015230908.tif 000038