(57)【要約】【課題】ゲート電極の電圧が０Ｖにおいてソース及びドレインの間を流れる電流をさらに低減することが可能なトランジスタを有する半導体装置を提供する。【解決手段】絶縁表面上に形成される酸化物半導体膜と、記酸化物半導体膜の第１の面と接する第１のゲート絶縁膜と、絶縁表面及び酸化物半導体膜に設けられる第１のゲート電極と、酸化物半導体膜の第２の面と接する第２のゲート絶縁膜と、第２のゲート絶縁膜と接する第２のゲート電極とを有するマルチゲート構造のトランジスタを備えた半導体装置である。酸化物半導体膜は、第１のゲート電極と重なる第１の領域と、第１のゲート電極と重ならない第２の領域とを有し、第２のゲート電極は、酸化物半導体膜の第１の領域及び第２の領域と重なる。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁表面上に形成される酸化物半導体膜と、
前記酸化物半導体膜の第１の面と接する第１のゲート絶縁膜と、
前記絶縁表面及び前記酸化物半導体膜の間に設けられる第１のゲート電極と、
前記酸化物半導体膜の第２の面と接する第２のゲート絶縁膜と、
前記第２のゲート絶縁膜と接する第２のゲート電極とを有し、
前記酸化物半導体膜は、前記第１のゲート電極と重なる第１の領域と、前記第１のゲート電極と重ならない第２の領域とを有し、
前記第２のゲート電極は、前記酸化物半導体膜の第１の領域及び第２の領域と重なることを特徴とするマルチゲート構造のトランジスタ。
【請求項２】
請求項１において、
前記第２のゲート電極は、前記酸化物半導体膜の第１の領域と重なる第１の領域と、前記酸化物半導体膜の第２の領域と重なる第２の領域とを有し、
前記第２のゲート電極の前記第１の領域及び前記第２の領域は、前記酸化物半導体膜上において分離されていることを特徴とするマルチゲート構造のトランジスタ。
【請求項３】
請求項２において、
前記酸化物半導体膜に接する、第１の導電膜、第２の導電膜、及び第３の導電膜を有し、
前記第１のゲート電極または前記第２のゲート電極の第１の領域は、前記第１の導電膜及び前記第２の導電膜のそれぞれの端部と重なり、
前記第２のゲート電極の第２の領域は、前記第２の導電膜及び前記第３の導電膜のそれぞれの端部と重なることを特徴とするマルチゲート構造のトランジスタ。
【請求項４】
請求項２において、
前記酸化物半導体膜に接する、第１の導電膜、第２の導電膜、及び第３の導電膜を有し、  前記第１のゲート電極または前記第２のゲート電極の第１の領域は、前記第１の導電膜及び前記第２の導電膜のそれぞれの端部と重なり、
前記第２のゲート電極の第２の領域は、前記第２の導電膜及び前記第３の導電膜の一方の端部と重なることを特徴とするマルチゲート構造のトランジスタ。
【請求項５】
請求項３乃至請求項４のいずれか一項において、
前記第１の導電膜は、ソース電極及びドレイン電極の一方として機能し、
前記第３の導電膜は、ソース電極及びドレイン電極の他方として機能することを特徴とするマルチゲート構造のトランジスタ。
【請求項６】
第１の素子及び第２の素子が直列接続されたマルチゲートトランジスタであって、
前記第１の素子は、絶縁表面上に形成される第１の酸化物半導体膜と、
前記第１の酸化物半導体膜の第１の面と接する第１のゲート絶縁膜と、
前記絶縁表面及び前記第１の酸化物半導体膜の間に設けられる第１のゲート電極と、
前記第１の酸化物半導体膜の第２の面と接する第２のゲート絶縁膜と
前記第２のゲート絶縁膜と接する第２のゲート電極とを有し、
前記第２の素子は、前記第１のゲート絶縁膜と、
前記第２のゲート絶縁膜と、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜と異なる面で接する第２の酸化物半導体膜と、
前記第２のゲート絶縁膜と接する前記第２のゲート電極とを有し、
前記第２のゲート電極は、前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜と重なることを特徴とするマルチゲート構造のトランジスタ。
【請求項７】
請求項６において、
前記第２のゲート電極は、前記第１の酸化物半導体膜と重なる第１の領域と、前記第２の酸化物半導体膜と重なる第２の領域とを有し、
前記第１の領域及び前記第２の領域は、前記酸化物半導体膜上において分離されていることを特徴とするマルチゲート構造のトランジスタ。
【請求項８】
請求項７において、
前記第１の酸化物半導体膜に接する、第１の導電膜及び第２の導電膜と、
前記第２の酸化物半導体膜に接する、前記第２の導電膜及び第３の導電膜を有し、
前記第１のゲート電極または前記第２のゲート電極の第１の領域は、前記第１の導電膜及び前記第２の導電膜のそれぞれの端部と重なり、
前記第２のゲート電極の第２の領域は、前記第２の導電膜及び前記第３の導電膜のそれぞれの端部と重なることを特徴とするマルチゲート構造のトランジスタ。
【請求項９】
請求項７において、
前記第１の酸化物半導体膜に接する、第１の導電膜及び第２の導電膜と、
前記第２の酸化物半導体膜に接する、前記第２の導電膜及び第３の導電膜を有し、
前記第１のゲート電極または前記第２のゲート電極の第１の領域は、前記第１の導電膜及び前記第２の導電膜のそれぞれの端部と重なり、
前記第２のゲート電極の第２の領域は、前記第２の導電膜及び前記第３の導電膜の一方の端部と重なることを特徴とするマルチゲート構造のトランジスタ。
【請求項１０】
請求項８乃至請求項９のいずれか一項において、
前記第１の導電膜は、ソース電極及びドレイン電極の一方として機能し、
前記第３の導電膜は、ソース電極及びドレイン電極の他方として機能することを特徴とするマルチゲート構造のトランジスタ。
【請求項１１】
請求項３乃至請求項５または請求項８乃至請求項１０のいずれか一項において、
前記第１のゲート電極には、前記第１の導電膜よりも低い電圧が印加されることを特徴とするマルチゲート構造のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、マルチゲート構造のトランジスタに関する。また、本発明の一態様は、マルチゲート構造のトランジスタを有する半導体装置に関する。
【０００２】
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、シリコンと比較して耐圧の高い高耐圧デバイス、該高耐圧デバイスを有する集積回路、電源回路または電力変換回路、及び電子機器は、半導体装置を有している場合がある。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
酸化物半導体材料を有するトランジスタは、オフ電流値が低いという特性を有する。これにより、当該トランジスタがオフ状態となることによって浮遊状態となるノードの電位（当該ノードに保持される電荷量）を長期間に渡って保持することが可能である。そのため、当該トランジスタを活用して記憶装置を構成することが期待されている。例えば、特許文献１では、Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＤＲＡＭ）のメモリセルを構成するトランジスタとして当該トランジスタを適用した記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１０９０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、ゲート電圧が０Ｖにおいてソース及びドレインの間を流れる電流をさらに低減することが可能なトランジスタを有する半導体装置を提供することを課題の一とする。または、トランジスタ特性のばらつきの少ない半導体装置を提供することを課題の一とする。または、本発明の一態様は、大きな電流を流すことのできる半導体装置を提供することを課題の一とする。または、本発明の一態様は、高い駆動電圧で安定して駆動する半導体装置を提供することを課題の一とする。または、本発明の一態様は、高温動作が可能な半導体装置を提供することを課題の一とする。または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
【０００７】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００８】
本発明の一態様は、シングルゲート構造のトランジスタ及びデュアルゲート構造のトランジスタが直列接続されるマルチゲート構造のトランジスタを有する半導体装置である。
【０００９】
また、本発明の一態様は、絶縁表面上に形成される酸化物半導体膜と、酸化物半導体膜の第１の面と接する第１のゲート絶縁膜と、絶縁表面及び酸化物半導体膜の間に設けられる第１のゲート電極と、酸化物半導体膜の第２の面と接する第２のゲート絶縁膜と、第２のゲート絶縁膜と接する第２のゲート電極とを有するマルチゲート構造のトランジスタを備えた半導体装置である。酸化物半導体膜は、第１のゲート電極と重なる第１の領域と、第１のゲート電極と重ならない第２の領域とを有し、第２のゲート電極は、酸化物半導体膜の第１の領域及び第２の領域と重なることを特徴とする。
【００１０】
なお、マルチゲート構造のトランジスタは、酸化物半導体膜に接し、且つ第１のゲート電極及び第２のゲート電極と重なる第１の導電膜及び第２の導電膜と、酸化物半導体膜に接し、且つ第２のゲート電極と重なる第３の導電膜とを有する。上記第１のゲート電極には、第１の導電膜よりも低い電位が与えられることが好ましい。
【００１１】
また、本発明の一態様は、第１の素子及び第２の素子が直列接続されたマルチゲートトランジスタ備えた半導体装置である。第１の素子は、絶縁表面上に形成される第１の酸化物半導体膜と、第１の酸化物半導体膜の第１の面と接する第１のゲート絶縁膜と、絶縁表面及び第１の酸化物半導体膜の間に設けられる第１のゲート電極と、第１の酸化物半導体膜の第２の面と接する第２のゲート絶縁膜と、第２のゲート絶縁膜と接する第２のゲート電極とを有する。第２の素子は、第１のゲート絶縁膜と、第２のゲート絶縁膜と、第１のゲート絶縁膜及び第２のゲート絶縁膜と異なる面で接する第２の酸化物半導体膜と、第２のゲート絶縁膜と接する第２のゲート電極とを有する。第２のゲート電極は、第１の酸化物半導体膜の及び第２の酸化物半導体膜と重なることを特徴とする。
【００１２】
なお、第１の素子は、第１の酸化物半導体膜に接する第１の導電膜及び第２の導電膜を有し、第２の素子は、第２の酸化物半導体膜に接する第２の導電膜及び第３の導電膜を有する。上記第１のゲート電極には、第１の導電膜よりも低い電位が与えられることが好ましい。
【発明の効果】
【００１３】
本発明の一態様により、ゲート電圧が０Ｖにおいてソース及びドレインの間を流れる電流が低減されたトランジスタを有する半導体装置を提供することができる。または、トランジスタ特性のばらつきの少ない半導体装置を提供することができる。または、本発明の一態様により、オン状態において大きな電流を流すことのできるトランジスタを有する半導体装置を提供することができる。または、本発明の一態様により、高い駆動電圧で安定して駆動する半導体装置を提供することができる。または、本発明の一態様により、高温動作が可能な半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態に係る、半導体装置を説明する図。
【図２】実施の形態に係る、半導体装置を説明する図。
【図３】実施の形態に係る、半導体装置の作製方法を説明する図。
【図４】実施の形態に係る、半導体装置を説明する図。
【図５】実施の形態に係る、半導体装置を説明する図。
【図６】実施の形態に係る、半導体装置を説明する図。
【図７】実施の形態に係る、半導体装置を説明する図。
【図８】実施の形態に係る、半導体装置を説明する図。
【図９】実施の形態に係る、半導体装置を説明する図。
【図１０】実施の形態に係る、電力変換回路の構成例を説明する図。
【図１１】実施の形態に係る、電力変換回路の構成例を説明する図。
【図１２】実施の形態に係る、電源回路の構成例を説明する図。
【図１３】実施の形態に係る、電源回路の構成例を説明する図。
【図１４】実施の形態に係る、バッファ回路の構成例を説明する図。
【図１５】実施の形態に係る、記憶装置を説明する図。
【図１６】実施の形態に係る、表示パネルの構成を説明する図。
【図１７】実施の形態に係る、電子機器。
【図１８】実施の形態に係る、電子機器の外観図を説明する図。
【図１９】実施の形態に係る、半導体装置を説明する図。
【発明を実施するための形態】
【００１５】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００１７】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００１８】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００１９】
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２０】
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
【００２１】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００２２】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置に含まれるマルチゲート構造のトランジスタの構成例について図面を参照して説明する。
【００２３】
本実施の形態に示す半導体装置が有するトランジスタについて、図１及び図２を用いて説明する。
【００２４】
図１（Ａ）は、トランジスタ５０の回路図である。トランジスタ５０は、ソース端子Ｓとドレイン端子Ｄの間において、デュアルゲート構造のトランジスタ５１及びシングルゲート構造のトランジスタ５２が直列に接続されたマルチゲート構造のトランジスタである。
【００２５】
なお、本明細書においては、マルチゲート構造とは、複数のゲート電極がソース端子とドレイン端子間において直列接続されることで、複数のチャネル領域が低抵抗領域を介して直列接続している構造をいい、デュアルゲート構造とは、２つのゲート電極で半導体膜が挟まれた構造をいう。
【００２６】
デュアルゲート構造のトランジスタ５１は、ソース電極またはドレイン電極の一方がソース端子Ｓと接続し、他方がトランジスタ５２のソース電極またはドレイン電極の一方と接続する。第１のゲート電極は、第１のゲート端子ＧＥ＿１に接続し、第２のゲート電極は第２のゲート端子ＧＥ＿２に接続する。
【００２７】
シングルゲート構造のトランジスタ５２は、ソース電極またはドレイン電極の一方がトランジスタ５１と接続し、他方がドレイン端子Ｄと接続する。ゲート電極は第２のゲート端子ＧＥ＿２と接続する。
【００２８】
第１のゲート端子ＧＥ＿１には、トランジスタ５１のしきい値電圧を制御するための電位が印加される。好ましくは、ソース端子Ｓと接続するソース電極またはドレイン電極の一方に与えられる電位よりも低い電位がトランジスタ５１の第１のゲート電極に印加される。この結果、トランジスタ５１のしきい値電圧をプラスシフトさせることができる。
【００２９】
第２のゲート端子ＧＥ＿２には、トランジスタ５１及びトランジスタ５２のオン状態、オフ状態を制御するための電位が印加される。すなわち、トランジスタ５１の第２のゲート電極及びトランジスタ５２のゲート電極に印加される電位により、トランジスタ５１及びトランジスタ５２、並びにマルチゲート構造のトランジスタ５０のオン状態、オフ状態が制御される。
【００３０】
図１（Ｂ）に、マルチゲート構造のトランジスタ５０及びシングルゲート構造のトランジスタ５２のトランジスタ特性の模式図を示す。図１（Ｂ）の横軸は、トランジスタ５０のゲート電極及びトランジスタ５２のゲート電極の電圧を示し、縦軸は室温でのソース電極及びドレイン電極の間のチャネル幅１μｍあたりの電流Ｉｄ（Ａ／μｍ）を示す。なお、トランジスタ特性の測定において、ソース電極を０Ｖ、ドレイン電極の電圧を＋１Ｖとする。なお、ゲート電極の電圧が０Ｖ以下の場合において１ｆＡより小さな電流は、直接は測定が困難であるが、容量素子とトランジスタとが接続された回路であって、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いることで、オフ電流の測定を行うことができる。
【００３１】
図１（Ｂ）において、実線はマルチゲート構造のトランジスタ５０のトランジスタ特性を示す曲線であり、破線はシングルゲート構造のトランジスタ５２のトランジスタ特性を示す曲線である。また、トランジスタ５０のしきい値電圧をＶｔｈ＿５０と示し、トランジスタ５２のしきい値電圧をＶｔｈ＿５２と示す。
【００３２】
シングルゲート構造のトランジスタ５２のしきい値電圧Ｖｔｈ＿５２と比較して、マルチゲート構造のトランジスタ５０のしきい値電圧Ｖｔｈ＿５０は、増加している（プラス方向に移動している）ことがわかる。
【００３３】
デュアルゲート構造のトランジスタ５１において、正の電圧を第２のゲート電極に印加するとともに、ソース端子Ｓと接続するソース電極またはドレイン電極の一方に与えられる電圧よりも低い電圧を第１のゲート電極に印加すると、シングルゲート構造のトランジスタ５２と比較して、しきい値電圧が増加（プラス方向に移動）する。
【００３４】
マルチゲート構造のトランジスタ５０は、トランジスタ５１及びトランジスタ５２が直列接続されているため、トランジスタ５２のしきい値電圧より高いゲート電圧であっても、トランジスタ５１のしきい値電圧未満のゲート電圧が印加された場合、トランジスタ５０はオフ状態である。すなわち、トランジスタ５１のしきい値電圧以上の電圧が、第２のゲート電極に印加されることで、マルチゲート構造のトランジスタ５０がオン状態となる。シングルゲート構造のトランジスタにデュアルゲート構造のトランジスタを直列接続することで、マルチゲート構造のトランジスタ５０のしきい値電圧を増大させる（プラス方向に移動させる）ことができる。
【００３５】
なお、トランジスタ５１において、第１のゲート電極に、ソース端子Ｓと接続するソース電極またはドレイン電極の一方に与えられる電圧よりも低い電圧が印加される場合、トランジスタ５１のチャネル長（Ｌ＿５１）と比較して、トランジスタ５２のチャネル長（Ｌ＿５２）を大きくすることが好ましい。代表的には、トランジスタ５２のチャネル長（Ｌ＿５２）を、トランジスタ５１のチャネル長（Ｌ＿５１）以上の大きさ、好ましくは２倍以上、さらに好ましくは３倍以上とすることで、マルチゲート構造のトランジスタ５０のしきい値電圧を増大させる（プラス方向へ移動させる）ことができる。この結果、ゲート電極の電圧が０Ｖにおいてソース及びドレインの間を流れる電流を下げることができ、消費電力を低減させることができる。また、トランジスタ５１のチャネル長をデザインルールの最小とすることで、微細構造のマルチゲート構造のトランジスタを作製することができる。
【００３６】
また、トランジスタ５１のチャネル幅とトランジスタ５２のチャネル幅は同じでもよいが、トランジスタ５１のチャネル幅をトランジスタ５２のチャネル幅の１倍より大きく１０倍以下、好ましくは１倍より大きく３倍以下とすることで、トランジスタ５１のオン電流を増加させることができる。この結果、マルチゲート構造のトランジスタ５０のしきい値電圧を増大させる（プラス方向へ移動させる）ことができると共に、トランジスタのＩｄ−Ｖｇ特性のサブスレッショルド領域においてオン電流を急上昇させることができる。この結果、ゲート電極の電圧が０Ｖにおいてソース及びドレインの間を流れる電流を下げることができ、消費電力を低減させることができる。
【００３７】
なお、マルチゲート構造のトランジスタ５０において、しきい値電圧が増加する（プラス方向に移動する）ことで、ゲート電圧Ｖｇが０Ｖにおいてソース電極及びドレイン電極の間に流れる電流（Ｉｄ／μｍ）が低減し、１ｆＡ／μｍ（１×１０−１５Ａ／μｍ）以下、例えば１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以上１ｆＡ／μｍ以下、好ましくは１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以上１ａＡ／μｍ以下、さらに好ましくは１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以上１ｚＡ／μｍ以下となる。このため、該マルチゲート構造のトランジスタがオフ状態における電力を低減することができる。すなわち、半導体装置の消費電力を低減することができる。
【００３８】
さらには、マルチゲート構造のトランジスタ５０のドレイン近傍における電界集中を緩和することができ、ソース−ドレイン間の耐圧（ドレイン耐圧ともいう）を向上させることができる。
【００３９】
または、トランジスタ５１において、第１のゲート電極及び第２のゲート電極に、トランジスタのオン状態を制御する電圧を印加することもできる。例えば、第１のゲート電極及び第２のゲート電極に印加する電圧を同じ電圧とする。この結果、半導体膜に形成されるチャネル領域が拡大し、マルチゲート構造のトランジスタ５０の電界効果移動度を高め、オン電流を増大させることができる。
【００４０】
または、トランジスタ５１において、第１のゲート電極に、第２のゲート電極より高い電圧、または低い電圧を印加してもよい。さらには、第２のゲート電極に印加される電圧に対し、電圧の立ち上がりや立下りのタイミングがずれた電圧を第１のゲート電極に印加してもよい。
【００４１】
なお、回路構成としては、図１（Ａ）の構成に限定されない。例えば、図１９（Ａ）に示すように、ソースとドレインとを入れ替えることができる。
【００４２】
また、図１９（Ｂ）に示すように、シングルゲート構造のトランジスタ５２Ａ、デュアルゲート構造のトランジスタ５１、及びシングルゲート構造のトランジスタ５２Ｂが順に直列接続してもよい。この場合、デュアルゲート構造のトランジスタ５１の第１のゲート電極は、第１のゲート端子ＧＥ＿１に接続する。また、シングルゲート構造のトランジスタ５２Ａのゲート電極、デュアルゲート構造のトランジスタ５１の第２のゲート電極、及びシングルゲート構造のトランジスタ５２Ｂのゲート電極は、第２のゲート端子ＧＥ＿２に接続する。
【００４３】
また、図１９（Ｃ）に示すように、デュアルゲート構造のトランジスタ５１Ａ、シングルゲート構造のトランジスタ５２、及びデュアルゲート構造のトランジスタ５１Ｂが順に直列接続してもよい。この場合、デュアルゲート構造のトランジスタ５１Ａ、５１Ｂの第１のゲート電極は、第１のゲート端子ＧＥ＿１に接続する。また、デュアルゲート構造のトランジスタ５１Ａの第２のゲート電極、シングルゲート構造のトランジスタ５２のゲート電極、及びデュアルゲート構造のトランジスタ５１Ｂの第２のゲート電極は、第２のゲート端子ＧＥ＿２に接続する。
【００４４】
なお、図１９（Ｃ）において、デュアルゲート構造のトランジスタ５１Ａの第１のゲート電極と、デュアルゲート構造のトランジスタ５１Ｂの第１のゲート電極は、互いに接続せず、別々のゲート端子に接続されてもよい。
【００４５】
次に、マルチゲート構造のトランジスタのより具体的な構成例と、その作製方法例について図面を参照して説明する。ここでは半導体装置の一例として、トランジスタについて説明する。なお、上記と重複する部分については説明を省略する場合がある。
【００４６】
＜構成例＞
図２（Ａ）は、マルチゲート構造のトランジスタ１００の上面概略図を示す。また、図２（Ｂ）、図２（Ｃ）、及び図２（Ｄ）はそれぞれ、図２（Ａ）中の切断線Ａ−Ｂ、Ｃ−Ｄ、Ｅ−Ｆにおける断面概略図を示す。なお、図２（Ａ）では明瞭化のため一部の構成要素を明示していない。また、切断線Ａ−Ｂ方向をチャネル長方向、切断線Ｃ−Ｄ方向、Ｅ−Ｆ方向をチャネル幅方向と呼称する場合がある。
【００４７】
なお、チャネル長とは、上面図において、半導体膜とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。チャネル幅とは、半導体膜１０９とゲート電極１１７とが重なる領域における、ソースとドレインとが平行に向かい合っている長さをいう。
【００４８】
すなわち、図２（Ａ）に示すトランジスタ１００ａでは、チャネル長は、半導体膜１０９とゲート電極１１７とが重なる領域における、導電膜１１１と導電膜１１２との距離となり、チャネル幅は、半導体膜１０９とゲート電極１１７とが重なる領域における、導電膜１１１と導電膜１１２とが平行に向かい合っている長さとなる。
【００４９】
また、図２（Ａ）に示すトランジスタ１００ｂでは、チャネル長は、半導体膜１０９とゲート電極１１７とが重なる領域における、導電膜１１２と導電膜１１３との距離となり、チャネル幅は、半導体膜１０９とゲート電極１１７とが重なる領域における、導電膜１１２と導電膜１１３とが平行に向かい合っている長さとなる。
【００５０】
マルチゲート構造のトランジスタ１００は、デュアルゲート構造のトランジスタ１００ａ、及びシングルゲート構造のトランジスタ１００ｂが直列接続している。
【００５１】
トランジスタ１００ａは、基板１０１上に設けられる島状の半導体膜１０９と、基板１０１及び半導体膜１０９の間のゲート電極１０３と、ゲート電極１０３及び半導体膜１０９の間において半導体膜１０９と接する絶縁膜１０７と、半導体膜１０９に接する導電膜１１１、１１２と、半導体膜１０９と接する絶縁膜１１５と、絶縁膜１１５を介して半導体膜１０９と重なるゲート電極１１７とを有する。
【００５２】
トランジスタ１００ａにおいて、絶縁膜１０７及び絶縁膜１１５はゲート絶縁膜として機能する。
【００５３】
トランジスタ１００ｂは、絶縁膜１０７に接する島状の半導体膜１０９と、半導体膜１０９に接する導電膜１１２、１１３と、半導体膜１０９と接する絶縁膜１１５と、絶縁膜１１５を介して半導体膜１０９と重なるゲート電極１１７とを有する。
【００５４】
トランジスタ１００ｂにおいて、絶縁膜１１５はゲート絶縁膜として機能する。
【００５５】
導電膜１１１は、マルチゲート構造のトランジスタ１００のソース電極として機能し、導電膜１１３は、マルチゲート構造のトランジスタ１００のドレイン電極として機能する。
【００５６】
マルチゲート構造のトランジスタ１００は、デュアルゲート構造のトランジスタ１００ａ、及びシングルゲート構造のトランジスタ１００ｂにおいて、半導体膜１０９、導電膜１１２、及びゲート電極１１７が共通することで直列接続している。
【００５７】
図２に示すマルチゲート構造のトランジスタ１００において、ゲート電極１０３の側面に接して絶縁膜１０５が設けられている。また、ゲート電極１０３と絶縁膜１０５は、その上面に平坦化処理が施され、これらの上面の高さが一致していることが好ましい。少なくとも半導体膜１０９の下部を平坦化することで、半導体膜１０９の厚さや膜質の均一性が高まり、トランジスタの電気特性の安定性を高めると共に、ばらつきを低減することができる。なお、ゲート電極１０３の膜厚が薄い場合は、絶縁膜１０５を設けずともよい。
【００５８】
ここで、図２（Ｃ）に示すように、トランジスタ１００のチャネル幅方向の断面において、半導体膜１０９がゲート電極１０３とゲート電極１１７に囲われた形状となっている。また、ゲート電極１１７は、半導体膜１０９の上面だけでなく、チャネル幅方向の端部も覆うように設けられている。このような構成とすることで、ゲート電極１１７からの電界が半導体膜１０９に対して縦方向だけでなく横方向からもかかるため、半導体膜１０９のチャネルの形成される領域が拡大し、トランジスタ１００のオン電流をさらに増大させることができる。
【００５９】
次に、マルチゲート構造のトランジスタ１００の各構成要素について説明する。
【００６０】
＜半導体膜１０９＞
半導体膜１０９は、チャネルが形成される領域において、シリコンなどの半導体を含んで構成されうるが、シリコンよりもバンドギャップの大きな半導体を含むことが好ましい。好適には、半導体膜１０９は酸化物半導体を含んで構成される。また、酸化物半導体以外の半導体としてシリコンのほか、炭化シリコン、窒化ガリウム、またはダイヤモンドなどのシリコンよりもバンドギャップの大きな半導体を用いることもできるが、作製の容易性、電気特性の安定性などの観点から、酸化物半導体を用いることが好ましい。
【００６１】
以下では特に断りのない場合、半導体膜１０９に酸化物半導体を適用した場合について説明する。
【００６２】
酸化物半導体として、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。より好ましくはＩｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む。
【００６３】
シリコンよりもバンドギャップの大きな酸化物半導体をチャネルが形成される半導体膜１０９に適用することにより、高温であってもトランジスタの電気特性の変動を極めて小さいものとすることができる。したがって、半導体膜１０９に酸化物半導体を適用することで、高温で安定した動作が可能なトランジスタを実現できる。
【００６４】
さらに、半導体膜１０９にシリコンよりもバンドギャップの大きな酸化物半導体を用いることにより、ホットキャリア劣化に対する耐性が高められ、トランジスタに高いドレイン耐圧を付与することができる。そのため、高い駆動電圧で安定して駆動するトランジスタを実現できる。
【００６５】
ここで、ホットキャリア劣化とは、高速に加速された電子がチャネル中のドレイン近傍でゲート絶縁膜中に注入されて固定電荷となることや、ゲート絶縁膜界面にトラップ準位を形成することにより、しきい値電圧の変動やゲートリーク等のトランジスタ特性の劣化が生じることである。ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。
【００６６】
シリコンはバンドギャップが狭いため、アバランシェ降伏によって雪崩的に電子が発生しやすく、ゲート絶縁膜の障壁を越えられるほど高速に加速される電子数が増加する。しかしながら、本実施の形態で示す酸化物半導体は、バンドギャップが広いため、アバランシェ降伏が生じにくく、シリコンと比べてホットキャリア劣化の耐性が高い。
【００６７】
このように、トランジスタは高いドレイン耐圧を有すると言える。それゆえ、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ：Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのシリコンと比較して耐圧の高い高耐圧デバイスに好適である。
【００６８】
また、半導体膜１０９に、シリコンよりもバンドギャップが広く、且つキャリア密度の小さい酸化物半導体を用いるとオフ状態におけるリーク電流を抑制できるため好ましい。
【００６９】
半導体膜１０９は、酸化物半導体膜を単層で用いてもよいし、組成の異なる酸化物半導体膜を積層して用いてもよい。
【００７０】
例えば、酸化物半導体膜を２層積層した構成とし、ゲート電極１１７側に近い酸化物半導体膜に、その伝導帯の下端のエネルギーが下層の酸化物半導体膜よりも高い材料を用いる。または、酸化物半導体膜を３層以上積層した構成とし、内側に設けられる酸化物半導体膜に、その伝導帯の下端のエネルギーが他に比べて低い材料を用いる。このような構成とすることで、伝導帯の下端のエネルギーが最も低い酸化物半導体膜に主としてチャネルが形成される。
【００７１】
酸化物半導体膜にＩｎ−Ｍ−Ｚｎ酸化物膜を適用した場合、膜中のＭの原子数比に対するＩｎの原子数比の割合が大きいほど、伝導帯の下端のエネルギーを低いものとすることができる。またＺｎの割合が大きいほど、結晶構造の安定性が高まる。また、Ｍの割合が大きいほど、酸化物半導体膜からの酸素の放出を抑制できる。
【００７２】
主としてチャネルが形成され、主な電流経路となる酸化物半導体膜に接して、同じ構成元素を含む酸化物半導体膜を接して設けることで、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。さらに、主としてチャネルが形成される酸化物半導体膜に対して、これに接して設けられる酸化物半導体膜には、Ｍの原子数比が大きい材料を用いると、主としてチャネルが形成される酸化物半導体膜中の酸素欠損を低減することができる。
【００７３】
なお、半導体膜１０９に適用することのできる酸化物半導体の好ましい形態とその形成方法については、後の実施の形態で詳細に説明する。また、半導体膜１０９が酸化物半導体で形成される場合、導電膜１１２と接することによって、半導体膜１０９に低抵抗領域を形成することができる。
【００７４】
＜基板１０１＞
基板１０１の材質などに大きな制限はないが、少なくとも工程にかかる熱に耐えうる程度の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板、イットリア安定化ジルコニア（ＹＳＺ）基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板または多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。
【００７５】
また、各種半導体基板やＳＯＩ基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。その場合、基板１０１上に層間絶縁膜を介してマルチゲート構造のトランジスタ１００を形成する。このとき、当該層間絶縁膜に埋め込まれた接続電極により、マルチゲート構造のトランジスタ１００のゲート電極１０３、１１７、導電膜１１１、１１２、１１３のうち少なくとも一つが、半導体基板やＳＯＩ基板上に設けられた半導体素子と電気的に接続する構成とすればよい。半導体素子上に層間絶縁膜を介して、マルチゲート構造のトランジスタ１００を設けることにより、トランジスタ１００を付加することによる面積の増大を抑制することができる。
【００７６】
＜ゲート電極１０３、１１７＞
ゲート電極１０３、１１７は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、ゲート電極１０３、１１７は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくはこれらの窒化膜を用いてもよい。
【００７７】
また、ゲート電極１０３、１１７は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【００７８】
＜絶縁膜１０７、１１５＞
絶縁膜１０７、１１５は、ゲート絶縁膜として機能する。
【００７９】
絶縁膜１０７、１１５は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。
【００８０】
また、絶縁膜１０７、１１５として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
【００８１】
絶縁膜１０７、１１５の少なくとも一方は、加熱により酸素を放出する膜を含むことが好ましい。例えば、酸素過剰領域を有する絶縁膜を含む構成とすればよい。酸素過剰領域を有する絶縁膜としては、例えば化学量論的組成を満たす酸素よりも多く酸素を含む酸化絶縁膜を用いることが好ましい。このような酸化絶縁膜は、加熱により一部の酸素が脱離する。
【００８２】
トランジスタの作製工程における熱処理により、絶縁膜１０７、１１５から放出された酸素が半導体膜１０９に供給され、半導体膜１０９内の酸素欠損を補填する。この結果、半導体膜１０９中の酸素欠損を低減することが可能となる。
【００８３】
＜導電膜１１１、１１２、１１３＞
導電膜１１１、１１２、１１３は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【００８４】
導電膜１１１は、マルチゲート構造のトランジスタ１００のソース電極として機能し、導電膜１１３は、マルチゲート構造のトランジスタ１００のドレイン電極として機能する。
【００８５】
＜絶縁膜１０５＞
絶縁膜１０５は、半導体膜１０９に酸素を供給する機能を有するほか、基板１０１に含有される不純物が拡散することを防ぐ機能を有していてもよい。
【００８６】
絶縁膜１０５は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における基板温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【００８７】
このような絶縁膜を、絶縁膜１０５に用いることで、作製工程中の加熱処理などにより半導体膜１０９に酸素を供給し、半導体膜１０９中の酸素欠損を低減することができる。
【００８８】
＜絶縁膜１１９＞
絶縁膜１１９は、酸素を透過しにくい材料を用いることができる。また、水素や水を透過しにくい性質を持たせることが好ましい。絶縁膜１１９に用いることのできる、酸素を透過しにくい材料としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の絶縁材料を用いることができる。特に上述の材料は、酸素、水素、水が透過しない材料である。絶縁膜１１９としてこのような材料を用いることで、絶縁膜１０７、１１５の少なくとも一方から放出される酸素の外部への拡散と、外部から半導体膜１０９等への水素、水等の侵入を同時に抑制することができる。
【００８９】
なお、導電膜１１１、絶縁膜１１５、導電膜１１３と、絶縁膜１１９との間に、絶縁膜１０７、１１５と同様の酸素を放出する膜を設けてもよい。また、絶縁膜１１９よりも上層に配線などの構造物を設ける場合には、絶縁膜１１９上に平坦化層として機能する絶縁膜を設けてもよい。
【００９０】
以上が各構成要素についての説明である。
【００９１】
トランジスタ１００ａは、導電膜１１１及び導電膜１１２の間隔によって、チャネル長を制御することができる。すなわち、第１のゲート電極１０３及び第２のゲート電極１１７のレイアウトに余裕を持たせて設計することが可能であり、トランジスタ１００ａのチャネル長のばらつきを低減することができる。すなわち、トランジスタ１００のトランジスタ特性のばらつきを低減することができる。
【００９２】
次に、マルチゲート構造のトランジスタ１００の作製方法について、図３を用いて説明する。図３は、マルチゲート構造のトランジスタ１００の作製工程にかかる各段階における断面概略図である。
【００９３】
＜第２のゲート電極の形成＞
まず、基板１０１上にゲート電極１０３となる導電膜を成膜する。その後フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後、レジストマスクを除去することにより、ゲート電極１０３を形成することができる。
【００９４】
ゲート電極１０３となる導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより成膜することができる。
【００９５】
なお、ゲート電極１０３となる導電膜の成膜前に、基板１０１上にバリア層として機能する絶縁膜を形成しておいてもよい。
【００９６】
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
【００９７】
続いて、絶縁膜１０５となる絶縁膜を成膜する。後にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行い、ゲート電極１０３の頂部と絶縁膜１０５の表面とを略平坦とするため、該絶縁膜はゲート電極１０３よりも厚く形成することが好ましい。
【００９８】
続いて、ゲート電極１０３の上面が露出するように、該絶縁膜に対してＣＭＰ法等を用いて平坦化処理を行うことにより、絶縁膜１０５を形成することができる。
【００９９】
絶縁膜１０５となる絶縁膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。
【０１００】
絶縁膜１０５に酸素を過剰に含有させるには、例えば、酸素雰囲気下にて絶縁膜１０５となる絶縁膜の成膜を行えばよい。または、成膜後の絶縁膜に酸素を導入して酸素を過剰に含有させてもよく、双方の手段を組み合わせてもよい。
【０１０１】
例えば、成膜後の絶縁膜に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０１０２】
酸素を導入する処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素を導入する処理において、酸素を含むガスに希ガスなどの希釈ガスを含ませてもよい。
【０１０３】
＜絶縁膜１０７の形成＞
続いて、絶縁膜１０７を形成する（図３（Ａ）参照）。絶縁膜１０７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０１０４】
絶縁膜１０７は、上記絶縁膜１０５と同様の方法により酸素を過剰に含有させることが好ましい。
【０１０５】
＜半導体膜１０９の形成＞
続いて、絶縁膜１０７上に、のちに半導体膜１０９となる半導体膜を成膜する。その後フォトリソグラフィ法等を用いて半導体膜上にレジストマスクを形成し、半導体膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の半導体膜１０９を形成することができる（図３（Ｂ））。
【０１０６】
半導体膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等を用いることができる。または、ゾルゲル法やスプレー法、ミスト法など、液状の材料を用いた薄膜形成技術を用いることもできる。半導体膜の成膜は、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、且つ膜厚分布も均一とすることから、ＤＣスパッタリング法を用いることが好ましい。
【０１０７】
半導体膜の成膜後、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理により、絶縁膜１０５、１０７から半導体膜に酸素が供給され、半導体膜１０９に含まれる酸化物半導体中の酸素欠損を低減できる。なお、加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体膜１０９を形成した後に行ってもよい。
【０１０８】
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜（ここでは半導体膜）とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。また当該有機樹脂膜は、例えばスピンコート法などにより、その下層の段差を被覆するように形成することができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減できる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
【０１０９】
＜導電膜１１１、１１２、１１３の形成＞
続いて、絶縁膜１０７及び半導体膜１０９上に、のちに導電膜１１１、１１２、１１３となる導電膜を成膜する。その後、フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、導電膜１１１、１１２、１１３を形成することができる（図３（Ｃ））。
【０１１０】
のちに導電膜１１１、１１２、１１３となる導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができる。
【０１１１】
ここで、のちに導電膜１１１、１１２、１１３となる導電膜のエッチングの際に、半導体膜１０９の上部の一部がエッチングされ、導電膜１１１、１１２、１１３と重ならない部分が薄膜化することがある。したがって、半導体膜１０９となる半導体膜の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
【０１１２】
＜絶縁膜１１５、ゲート電極１１７の形成＞
続いて、絶縁膜１０７、半導体膜１０９、導電膜１１１、１１２、１１３上に、後に絶縁膜１１５となる絶縁膜を成膜する。さらに、該絶縁膜上に、後にゲート電極１１７となる導電膜を成膜する。
【０１１３】
後に絶縁膜１１５となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。
【０１１４】
後にゲート電極１１７となる導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができる。
【０１１５】
続いて、フォトリソグラフィ法等を用いて該導電膜上にレジストマスクを形成する。その後、導電膜と絶縁膜の不要な部分を順にエッチングにより除去する。その後レジストマスクを除去することにより、絶縁膜１１５及びゲート電極１１７を形成することができる（図３（Ｄ））。
【０１１６】
なお、導電膜をエッチングしてゲート電極１１７を形成した後にレジストマスクを除去し、ゲート電極１１７をハードマスクとして用いて絶縁膜１１５を形成してもよい。
【０１１７】
＜絶縁膜１１９の形成＞
続いて、絶縁膜１０７、導電膜１１１、１１２、１１３、絶縁膜１１５、ゲート電極１１７上に絶縁膜１１９を形成する（図３（Ｅ））。
【０１１８】
絶縁膜１１９は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁膜１１９をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。
【０１１９】
以上の工程により、マルチゲート構造のトランジスタ１００を形成することができる。
【０１２０】
＜加熱処理＞
絶縁膜１１９の形成後、加熱処理を行ってもよい。加熱処理により、絶縁膜１０５、１０７、１１５の一以上から半導体膜１０９に対して酸素を供給し、半導体膜１０９中の酸素欠損を低減することができる。また、このとき、絶縁膜１１９よりも内側に絶縁膜１０５、１０７、１１５を設けることで、絶縁膜１０５、１０７、１１５の一以上、及び半導体膜１０９から放出される酸素が効果的に閉じ込められ、当該酸素の外部への放出が抑制される。そのため、絶縁膜１０５、１０７、１１５の一以上から放出され、半導体膜１０９に供給しうる酸素の量を増大させることができ、半導体膜１０９中の酸素欠損を効果的に低減することができる。
【０１２１】
以上の工程により、マルチゲート構造のトランジスタ１００を作製することができる。
【０１２２】
次に、上記トランジスタ１００とは構成の一部の異なるトランジスタの構成例について説明する。なお、上記と重複する部分については説明を省略し、相違点について詳細に説明する。
【０１２３】
＜変形例１＞
図２において、マルチゲート構造のトランジスタ１００に共通して形成されるゲート電極１１７が半導体膜１０９の上方であり、トランジスタ１００に形成されるゲート電極１０３が半導体膜１０９と基板１０１の間に設けられているが、ゲート電極１１７が半導体膜１０９と基板１０１の間に設けられ、ゲート電極１０３が半導体膜１０９の上方に設けられてもよい。このような構造としても、マルチゲート構造を有するため、しきい値電圧を増加させる（プラス方向に移動させる）ことができる。さらには、ドレイン近傍における電界集中を緩和することができ、ソース−ドレイン間の耐圧（ドレイン耐圧ともいう）を向上させることができる。
【０１２４】
なお、本変形例は、本実施の形態及び他の実施の形態、並びにそれらの変形例に適宜適用することができる。
【０１２５】
＜変形例２＞
図４を用いてマルチゲート構造のトランジスタ１３０の構造を説明する。図４（Ａ）は、マルチゲート構造のトランジスタ１３０の上面概略図を示す。また、図４（Ｂ）は、図４（Ａ）中の切断線Ａ−Ｂにおける断面概略図を示す。なお、図４（Ａ）では明瞭化のため一部の構成要素を明示していない。
【０１２６】
図４に示すトランジスタ１３０は、デュアルゲート構造のトランジスタ１３０ａ、及びシングルゲート構造のトランジスタ１３０ｂが直列接続している。
【０１２７】
トランジスタ１３０ａは、導電膜１１１、１１２上に絶縁膜１３５を有し、絶縁膜１３５上にゲート電極１３７を有する。
【０１２８】
トランジスタ１３０ｂは、導電膜１１２、１１３上に絶縁膜１３５を有し、絶縁膜１３５上にゲート電極１３７を有する。
【０１２９】
なお、絶縁膜１３５及びゲート電極１３７はそれぞれ、トランジスタ１００に示す絶縁膜１１５及びゲート電極１１７と同様の材料を用いて形成することができる。
【０１３０】
なお、絶縁膜１３５は、半導体膜１０９上で分離された第１の領域１３５ａ及び第２の領域１３５ｂを有する。また、ゲート電極１３７は、半導体膜１０９上で分離された第１の領域１３７ａ及び第２の領域１３７ｂを有する。すなわち、ゲート電極１３７は、導電膜１１２上で分離されている。このため、導電膜１１２と、ゲート電極１３７の重なる面積が低減されるため、導電膜１１２及びゲート電極１３７の間で生じる寄生容量を低減することが可能である。この結果、マルチゲート構造のトランジスタ１３０は、高速動作が可能である。また、トランジスタ１３０はマルチゲート構造を有するため、しきい値電圧をプラスにシフトすることができる。さらには、ドレイン近傍における電界集中を緩和することができ、ソース−ドレイン間の耐圧（ドレイン耐圧ともいう）を向上させることができる。
【０１３１】
なお、本変形例は、本実施の形態及び他の実施の形態、並びにそれらの変形例に適宜適用することができる。
【０１３２】
＜変形例３＞
図５を用いてマルチゲート構造のトランジスタ１４０の構造を説明する。図５（Ａ）は、マルチゲート構造のトランジスタ１４０の上面概略図を示す。また、図５（Ｂ）は、図５（Ａ）中の切断線Ａ−Ｂにおける断面概略図を示す。なお、図５（Ａ）では明瞭化のため一部の構成要素を明示していない。
【０１３３】
図５に示すトランジスタ１４０は、デュアルゲート構造のトランジスタ１４０ａ、及びシングルゲート構造のトランジスタ１４０ｂが直列接続している。
【０１３４】
トランジスタ１４０ａは、絶縁膜１０７及び絶縁膜１１５の間に半導体膜１４９ａを有する。
【０１３５】
トランジスタ１４０ｂは、絶縁膜１０７及び絶縁膜１１５の間に半導体膜１４９ｂを有する。
【０１３６】
なお、半導体膜１４９ａ、１４９ｂは、トランジスタ１００に示す半導体膜１０９と同様の材料を用いて形成することができる。
【０１３７】
半導体膜１４９ａと半導体膜１４９ｂは分離されている。また、導電膜１１２が、半導体膜１４９ａ及び半導体膜１４９ｂそれぞれと接することで、トランジスタ１４０ａとトランジスタ１４０ｂが直列接続する。トランジスタ１４０はマルチゲート構造を有するため、しきい値電圧をプラスにシフトすることができる。さらには、ドレイン近傍における電界集中を緩和することができ、ソース−ドレイン間の耐圧（ドレイン耐圧ともいう）を向上させることができる。
【０１３８】
なお、本変形例は、本実施の形態及び他の実施の形態、並びにそれらの変形例に適宜適用することができる。
【０１３９】
＜変形例４＞
図６を用いてマルチゲート構造のトランジスタ１５０の構造を説明する。図６（Ａ）は、マルチゲート構造のトランジスタ１５０の上面概略図を示す。また、図６（Ｂ）及び図６（Ｃ）はそれぞれ、図６（Ａ）中の切断線Ｃ−Ｄ、Ｅ−Ｆにおける断面概略図を示す。なお、図６（Ａ）では明瞭化のため一部の構成要素を明示していない。
【０１４０】
図６に示すトランジスタ１５０は、デュアルゲート構造のトランジスタ１５０ａ、及びシングルゲート構造のトランジスタ１５０ｂが直列接続している。
【０１４１】
トランジスタ１５０ａは、絶縁膜１０７及び絶縁膜１１５の間に半導体膜１５９の第１の領域１５９ａを有する。
【０１４２】
トランジスタ１５０ｂは、絶縁膜１０７及び絶縁膜１１５の間に半導体膜１５９の第２の領域１５９ｂを有する。
【０１４３】
なお、半導体膜１５９は、トランジスタ１００に示す半導体膜１０９と同様の材料を用いて形成することができる。
【０１４４】
第１の領域１５９ａと第２の領域１５９ｂは、チャネル幅方向における長さが異なる。すなわち、第１の領域１５９ａのチャネル幅方向における長さが、第２の領域１５９ｂより長い。すなわち、トランジスタ１５０ａのチャネル幅Ｗａは、トランジスタ１５０ｂのチャネル幅Ｗｂより大きい。トランジスタ１５０ａのチャネル幅Ｗａをトランジスタ１５０ｂのチャネル幅Ｗｂの１倍より大きく１０倍以下、好ましくは１倍より大きく３倍以下とすることで、トランジスタ１５０ａのオン電流を増大させることが可能である。この結果、マルチゲート構造のトランジスタ１５０のしきい値電圧を増大させる（プラス方向へ移動させる）ことができるとともに、トランジスタのＩｄ−Ｖｇ特性のサブスレッショルド領域においてオン電流を急上昇させることができる。
【０１４５】
なお、本変形例は、本実施の形態及び他の実施の形態、並びにそれらの変形例に適宜適用することができる。
【０１４６】
＜変形例５＞
本発明の一態様の半導体装置は、半導体膜１０９として形成される酸化物半導体膜と、該酸化物半導体膜と重なる絶縁膜との間に、酸化物半導体膜を構成する金属元素のうちの少なくとも一の金属元素を構成元素として含む酸化物半導体膜を別途設けることが好ましい。これにより、酸化物半導体膜と、該酸化物半導体膜と重なる絶縁膜との界面にトラップ準位が形成されることを抑制することができる。
【０１４７】
すなわち、本発明の一態様は、酸化物半導体膜の少なくともチャネル領域における上面および底面が、酸化物半導体膜の界面準位形成防止のためのバリア膜として機能する酸化物半導体膜に接する構成とすることが好ましい。このような構成とすることにより、酸化物半導体膜中および界面においてキャリアの生成要因となる酸素欠損の生成および不純物の混入を抑制することが可能となるため、酸化物半導体膜を高純度真性化することができる。高純度真性化とは、酸化物半導体膜を真性または実質的に真性にすることをいう。よって、当該酸化物半導体膜を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を提供することが可能となる。
【０１４８】
なお、本明細書等において実質的に真性という場合、酸化物半導体膜のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。酸化物半導体膜を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
【０１４９】
より具体的には、例えば以下の構成とすることができる。
【０１５０】
図７に、以下で例示するトランジスタの断面概略図を示す。なお、上面概略図については図２（Ａ）を援用できる。
【０１５１】
図７（Ａ）に示すトランジスタは、絶縁膜１０７及び半導体膜１０９の間に酸化物半導体膜１６９を有することを特徴とする。
【０１５２】
図７（Ｂ）に示すトランジスタは、絶縁膜１０７及び半導体膜１０９の間に酸化物半導体膜１６９を有し、半導体膜１０９及び絶縁膜１１５の間に酸化物半導体膜１７９を有することを特徴とする。
【０１５３】
酸化物半導体膜１６９、１７９は、それぞれ半導体膜１０９と同一の金属元素を一種以上含む金属酸化物で形成される。
【０１５４】
なお、半導体膜１０９と酸化物半導体膜１６９の境界、及び半導体膜１０９と酸化物半導体膜１７９の境界は不明瞭である場合がある。
【０１５５】
例えば、酸化物半導体膜１６９、１７９は、Ｉｎ若しくはＧａを含み、代表的には、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ半導体膜１０９よりも伝導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、酸化物半導体膜１６９、１７９の伝導帯の下端のエネルギーと、半導体膜１０９の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。
【０１５６】
半導体膜１０９を挟むように設けられる酸化物半導体膜１６９、１７９に、半導体膜１０９に比べてスタビライザとして機能するＧａの含有量の多い酸化物を用いることにより、半導体膜１０９からの酸素の放出を抑制することができる。
【０１５７】
半導体膜１０９として、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、酸化物半導体膜１６９、１７９として、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。なお、半導体膜１０９、酸化物半導体膜１６９、１７９の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。また、酸化物半導体膜１６９、１７９は、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
【０１５８】
また、半導体膜１０９としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体膜１０９となる膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／３以上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好ましくは１以上６以下の原子数比の金属酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、３：１：２などがある。
【０１５９】
また、酸化物半導体膜１６９、１７９としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、酸化物半導体膜１６９、１７９となる膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２としたときに、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ２／ｙ２を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：３：８などがある。
【０１６０】
また、酸化物半導体膜１６９、１７９に、半導体膜１０９に比べて伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、半導体膜１０９に主としてチャネルが形成され、半導体膜１０９が主な電流経路となる。このように、チャネルが形成される半導体膜１０９を、同じ金属元素を含む酸化物半導体膜１６９、１７９で挟持することにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。
【０１６１】
なお、これに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体膜１０９、酸化物半導体膜１６９、１７９のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１６２】
ここで、半導体膜１０９の厚さは、少なくとも酸化物半導体膜１６９よりも厚く形成することが好ましい。半導体膜１０９が厚いほど、トランジスタのオン電流を高めることができる。また、酸化物半導体膜１６９は、半導体膜１０９の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、半導体膜１０９の厚さは、酸化物半導体膜１６９の厚さに対して、１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍以上、より好ましくは６倍以上とすればよい。なお、トランジスタのオン電流を高める必要のない場合にはその限りではなく、酸化物半導体膜１６９の厚さを半導体膜１０９の厚さ以上としてもよい。
【０１６３】
また、酸化物半導体膜１７９も酸化物半導体膜１６９と同様に、半導体膜１０９の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、酸化物半導体膜１６９と同等またはそれ以下の厚さとすればよい。酸化物半導体膜１７９が厚いと、ゲート電極１１７による電界が半導体膜１０９に届きにくくなる恐れがあるため、酸化物半導体膜１７９は薄く形成することが好ましい。例えば、半導体膜１０９の厚さよりも薄くすればよい。なおこれに限られず、酸化物半導体膜１７９の厚さは絶縁膜１１５の耐圧を考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよい。
【０１６４】
ここで、例えば半導体膜１０９が、構成元素の異なる絶縁膜（例えば酸化シリコン膜を含む絶縁膜など）と接する場合、これらの界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる新たなトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、本構成のトランジスタにおいては、半導体膜１０９を構成する金属元素を一種以上含んで酸化物半導体膜１６９を有しているため、酸化物半導体膜１６９と半導体膜１０９との界面に界面準位を形成しにくくなる。よって酸化物半導体膜１６９を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。
【０１６５】
また、絶縁膜１１５と半導体膜１０９との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低下する。しかしながら、本構成のトランジスタにおいては、半導体膜１０９を構成する金属元素を一種以上含んで酸化物半導体膜１７９を有しているため、半導体膜１０９と酸化物半導体膜１７９との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
【０１６６】
なお、本変形例は、本実施の形態及び他の実施の形態、並びにそれらの変形例に適宜適用することができる。また、本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１６７】
（実施の形態２）
本実施の形態では、実施の形態１に示すマルチゲート構造のトランジスタに適宜用いることが可能なトランジスタについて、図８を用いて説明する。
【０１６８】
図８（Ａ）乃至図８（Ｄ）は、本発明の一態様の半導体装置に含まれるマルチゲート構造のトランジスタの上面図および断面図である。図８（Ａ）は上面図であり、図８（Ｂ）は図８（Ａ）中の切断線Ａ−Ｂにおける断面概略図を示し、図８（Ｃ）、図８（Ｄ）は図８（Ａ）中の切断線Ｃ−Ｄ、Ｅ−Ｆにおける断面概略図を示す。
【０１６９】
マルチゲート構造のトランジスタ２００は、デュアルゲート構造のトランジスタ２００ａ、及びシングルゲート構造のトランジスタ２００ｂが直列接続している。具体的には、マルチゲート構造のトランジスタ２００は、デュアルゲート構造のトランジスタ２００ａ、及びシングルゲート構造のトランジスタ２００ｂが、導電膜２１２、及びゲート電極２１７が共通することで直列接続している。
【０１７０】
トランジスタ２００ａは、基板２０１上に設けられる島状の酸化物半導体膜２６９ａ及び酸化物半導体膜２０９ａと、基板２０１及び酸化物半導体膜２６９ａの間のゲート電極２０３と、ゲート電極２０３及び酸化物半導体膜２６９ａの間において酸化物半導体膜２６９ａと接する絶縁膜２０７と、酸化物半導体膜２０９ａに接する導電膜２１１、２１２と、酸化物半導体膜２０９ａ及び導電膜２１１、２１２と接する酸化物半導体膜２７９ａと、酸化物半導体膜２７９ａと接する絶縁膜２１５と、絶縁膜２１５を介して酸化物半導体膜２０９ａと重なるゲート電極２１７とを有する。なお、トランジスタ２００ａにおいて、ゲート電極２１７の第１の領域２１７ａがゲート電極として機能する。
【０１７１】
トランジスタ２００ｂは、基板２０１上に設けられる島状の酸化物半導体膜２６９ｂ及び酸化物半導体膜２０９ｂと、酸化物半導体膜２０９ｂに接する導電膜２１２、２１３と、酸化物半導体膜２０９ｂ及び導電膜２１２、２１３と接する酸化物半導体膜２７９ｂと、酸化物半導体膜２７９ｂと接する絶縁膜２１５と、絶縁膜２１５を介して酸化物半導体膜２０９ｂと重なるゲート電極２１７とを有する。なお、トランジスタ２００ｂにおいて、ゲート電極２１７の第２の領域２１７ｂがゲート電極として機能する。
【０１７２】
トランジスタ２００ａにおいて、絶縁膜２０７及び絶縁膜２１５はゲート絶縁膜として機能する。トランジスタ２００ｂにおいて、絶縁膜２１５はゲート絶縁膜として機能する。また、絶縁膜２０７は凸部を有し、絶縁膜２０７の凸部上に、積層された酸化物半導体膜２６９ａ及び酸化物半導体膜２０９ａと、積層された酸化物半導体膜２６９ｂ及び酸化物半導体膜２０９ｂと、がそれぞれのトランジスタに設けられる。
【０１７３】
酸化物半導体膜２７９ａは、図８（Ｂ）に示すように、酸化物半導体膜２０９ａの上面、導電膜２１１、２１２の上面及び側面において接し、図８（Ｃ）に示すように、絶縁膜２０７の上面及び凸部の側面、酸化物半導体膜２６９ａの側面、酸化物半導体膜２０９ａの側面及び上面において接する。また、酸化物半導体膜２７９ｂは、図８（Ｂ）に示すように、酸化物半導体膜２０９ｂの上面、導電膜２１２、２１３の上面及び側面において接し、図８（Ｄ）に示すように、絶縁膜２０７の上面及び凸部の側面、酸化物半導体膜２６９ｂの側面、酸化物半導体膜２０９ｂの側面及び上面において接する。
【０１７４】
導電膜２１１は、マルチゲート構造のトランジスタ２００のソース電極として機能し、導電膜２１３は、マルチゲート構造のトランジスタ２００のドレイン電極として機能する。
【０１７５】
図８（Ｃ）に示すように、トランジスタ２００ａのチャネル幅方向において、ゲート電極２１７の第１の領域２１７ａは、絶縁膜２１５を介して酸化物半導体膜２０９ａの上面および側面に面する。また、図８（Ｄ）に示すように、トランジスタ２００ｂのチャネル幅方向において、ゲート電極２１７の第２の領域２１７ｂは、絶縁膜２１５を介して酸化物半導体膜２０９ｂの上面および側面に面する。
【０１７６】
ゲート電極２１７の第１の領域２１７ａは、酸化物半導体膜２０９ａを電気的に取り囲む。また、ゲート電極２１７の第２の領域は酸化物半導体膜２０９ｂを電気的に取り囲む。この構造により、トランジスタ２００ａ及びトランジスタ２００ｂのオン電流を増大させることができる。このようなトランジスタの構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。なお、Ｓ−Ｃｈａｎｎｅｌ構造では、電流は酸化物半導体膜２０９ａ、２０９ｂの全体（バルク）を流れる。酸化物半導体膜２０９ａ、２０９ｂの内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、酸化物半導体膜２０９ａ、２０９ｂを厚くすると、オン電流を向上させることができる。
【０１７７】
また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを後退させながら電極や半導体膜等を形成すると、電極や半導体膜等の端部が丸みを帯びる（曲面を有する）場合がある。このような構成になることで、酸化物半導体膜２０９ａ、２０９ｂ上に形成される酸化物半導体膜２７９ａ、２７９ｂ、絶縁膜２１５、ゲート電極２１７の被覆性を向上させることができる。また、導電膜２１１、２１２、２１３の端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。
【０１７８】
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。本発明の一態様に係るトランジスタは、チャネル幅が上記のように縮小していても、Ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。
【０１７９】
なお、基板２０１、ゲート電極２０３、絶縁膜２０５、絶縁膜２０７、酸化物半導体膜２０９ａ、２０９ｂ、導電膜２１１、導電膜２１２、導電膜２１３、絶縁膜２１５、ゲート電極２１７、絶縁膜２１９はそれぞれ、実施の形態１に示す基板１０１、ゲート電極１０３、絶縁膜１０５、絶縁膜１０７、半導体膜１０９、導電膜１１１、導電膜１１２、導電膜１１３、絶縁膜１１５、ゲート電極１１７、絶縁膜１１９の材料及び作製方法を適宜用いることができる。
【０１８０】
また、酸化物半導体膜２６９ａ、２６９ｂは、実施の形態１に示す酸化物半導体膜１６９ａ、１６９ｂの材料を適宜用いることができる。また、図３（Ｂ）において、半導体膜１０９となる膜を成膜する前に、酸化物半導体膜２６９ａ、２６９ｂとなる膜を形成する。次に、酸化物半導体膜２６９ａ、２６９ｂとなる膜及び半導体膜１０９となる膜を加工することで、酸化物半導体膜２６９ａ、２６９ｂ及び酸化物半導体膜２０９ａ、２０９ｂを形成することができる。
【０１８１】
酸化物半導体膜２７９ａ、２７９ｂは、実施の形態１に示す酸化物半導体膜１７９ａ、１７９ｂの材料を適宜用いることができる。また、図３（Ｄ）において、絶縁膜１１５となる膜を成膜する前に、酸化物半導体膜２７９ａ、２７９ｂとなる膜を形成する。次に、酸化物半導体膜２７９ａ、２７９ｂとなる膜及び絶縁膜１１５となる膜を加工することで、酸化物半導体膜２７９ａ、２７９ｂ及び絶縁膜１１５を形成することができる。
【０１８２】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。
【０１８３】
しかしながら、本発明の一態様のトランジスタでは、前述したように、酸化物半導体膜２０９ａ、２０９ｂのチャネルが形成される領域を覆うように酸化物半導体膜２７９ａ、２７９ｂが形成されており、チャネル領域とゲート絶縁膜として機能する絶縁膜２１５が接しない構成となっている。そのため、酸化物半導体膜２０９ａ、２０９ｂとゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を高くすることができる。
【０１８４】
また、半導体膜を真性または実質的に真性とすると、半導体膜に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の一態様のトランジスタにおいては、酸化物半導体膜２０９ａ、２０９ｂに垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体膜２０９ａ、２０９ｂの全体的にゲート電界が印加させることとなり、電流は半導体膜のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。
【０１８５】
また、本発明の一態様のトランジスタは、酸化物半導体膜２０９ａ、２０９ｂを酸化物半導体膜２６９ａ、２６９ｂ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体膜２０９ａ、２０９ｂを酸化物半導体膜の間に設けることで、上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、酸化物半導体膜２０９ａ、２０９ｂは、酸化物半導体膜２６９ａ、２６９ｂと酸化物半導体膜２７９ａ、２７９ｂで取り囲まれた構造（また、ゲート電極２１７で電気的に取り囲まれた構造）となり、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化が可能である。さらには、マルチゲート構造を有するため、しきい値電圧をプラスにシフトすることができる。したがって、ゲート電極の電圧が０Ｖにおいてソース及びドレインの間を流れる電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。
【０１８６】
＜変形例１＞
図８において、絶縁膜２０７は、凸部を有するが、凸部を有さなくともよい。すなわち、酸化物半導体膜２６９ａ、２６９ｂ、酸化物半導体膜２０９ａ、２０９ｂと、絶縁膜２０７とのエッチングにおける選択比を大きくすることで、絶縁膜２０７がオーバーエッチングされない絶縁膜２０７となる。このような構造としても、トランジスタのオン電流を増大させることができる。また、マルチゲート構造を有するため、しきい値電圧をプラスにシフトすることができる。
【０１８７】
なお、本変形例は、本実施の形態及び他の実施の形態、並びにそれらの変形例に適宜適用することができる。
【０１８８】
＜変形例２＞
図８において、酸化物半導体膜２６９ａ、２６９ｂ、及び酸化物半導体膜２７９ａ、２７９ｂを有さず、絶縁膜２０７上に酸化物半導体膜２０９ａ、２０９ｂが積層され、酸化物半導体膜２０９ａ、２０９ｂ上に絶縁膜２１５が形成される構造とすることができる。このような構造としても、トランジスタのオン電流を増大させることができる。また、マルチゲート構造を有するため、しきい値電圧をプラスにシフトすることができる。
【０１８９】
なお、本変形例は、本実施の形態及び他の実施の形態、並びにそれらの変形例に適宜適用することができる。
【０１９０】
＜変形例３＞
図８において、酸化物半導体膜２６９ａ、２６９ｂを有さず、絶縁膜２０７上に酸化物半導体膜２０９ａ、２０９ｂが形成され、酸化物半導体膜２０９ａ、２０９ｂ上に酸化物半導体膜２７９ａ、２７９ｂが形成される構造とすることができる。このような構造としても、トランジスタのオン電流を増大させることができる。また、マルチゲート構造を有するため、しきい値電圧をプラスにシフトすることができる。
【０１９１】
なお、本変形例は、本実施の形態及び他の実施の形態、並びにそれらの変形例に適宜適用することができる。
【０１９２】
＜変形例４＞
図８において、酸化物半導体膜２７９ａ、２７９ｂを有さず、絶縁膜２０７上に酸化物半導体膜２６９ａ、２６９ｂが形成され、酸化物半導体膜２６９ａ、２６９ｂ、上に酸化物半導体膜２０９ａ、２０９ｂが形成され、酸化物半導体膜２０９ａ、２０９ｂ上に絶縁膜２１５が形成される構造とすることができる。このような構造としても、トランジスタのオン電流を増大させることができる。また、マルチゲート構造を有するため、しきい値電圧をプラスにシフトすることができる。
【０１９３】
なお、本変形例は、本実施の形態及び他の実施の形態、並びにそれらの変形例に適宜適用することができる。また、本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１９４】
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２で例示したマルチゲート構造のトランジスタとは構成の一部が異なるトランジスタの構成例について、図面を参照して説明する。なお、上記と重複する部分については説明を省略し、相違点について詳細に説明する。また、構成要素の位置や形状が異なる場合であっても、その機能が同等である場合には同一の符号を付し、説明を省略する場合がある。
【０１９５】
＜構成例１＞
図９（Ａ）乃至図９（Ｄ）は、本構成例で示すトランジスタ３００の上面概略図である。また、図９（Ｅ）は、図９（Ａ）乃至図９（Ｄ）中の切断線Ａ−Ｂにおいて、すべての膜を積層した際の断面概略図である。なお、図９（Ａ）は、ゲート電極３０３の上面概略図であり、図９（Ｂ）は、半導体膜３０９の上面概略図であり、図９（Ｃ）は、導電膜３１１、３１２、３１３の上面概略図であり、図９（Ｄ）は、ゲート電極３１７及び配線３２１、３２２、３２３の上面概略図である。
【０１９６】
トランジスタ３００は、実施の形態１及び実施の形態２で例示したトランジスタと比較し、ゲート電極の上面形状が環状であり、半導体膜の上面形状が円形である点で主に相違している。
【０１９７】
図９（Ａ）に示すように、ゲート電極３０３は、開口を有する環状の上面形状を有している。また、ゲート電極３０３の一部は、上面から見て導電膜３１１よりも外側に引き出されている。
【０１９８】
図９（Ｂ）に示すように、島状の半導体膜３０９は、ゲート電極３０３の一部と重なるように、円形の上面形状を有する。
【０１９９】
図９（Ｃ）に示すように、導電膜３１１は、ゲート電極３０３及び半導体膜３０９のそれぞれ一部と重なるように、環状の上面形状を有する。導電膜３１２は、導電膜３１１の内側であって、且つ半導体膜３０９の一部と重なるように、環状の上面形状を有する。導電膜３１３は、導電膜３１２の内側であって、且つ半導体膜３０９の一部と重なるように、円形状の上面形状を有する。
【０２００】
図９（Ｄ）に示すように、ゲート電極３１７は、ゲート電極３０３、半導体膜３０９、導電膜３１１、３１２、３１３のそれぞれ一部と重なるように、開口を有する環状の上面形状を有する。配線３２１は、ゲート電極３１７の開口に設けられた開口３３１において導電膜３１３と接続する。配線３２２は、開口３３２において導電膜３１１と接続する。配線３２３は、開口３３３においてゲート電極３１７と接続する。
【０２０１】
図９（Ｅ）に示すように、マルチゲート構造のトランジスタ３００は、デュアルゲート構造のトランジスタ３００ａ、及びシングルゲート構造のトランジスタ３００ｂが直列接続している。具体的には、マルチゲート構造のトランジスタ３００は、デュアルゲート構造のトランジスタ３００ａ、及びシングルゲート構造のトランジスタ３００ｂが、半導体膜３０９、導電膜３１２、及びゲート電極３１７が共通することで直列接続している。
【０２０２】
トランジスタ３００ａは、基板３０１上に設けられる島状の半導体膜３０９と、基板３０１及び半導体膜３０９の間のゲート電極３０３と、ゲート電極３０３及び半導体膜３０９の間において半導体膜３０９と接する絶縁膜３０７と、半導体膜３０９に接する導電膜３１１、３１２と、半導体膜３０９と接する絶縁膜３１５と、絶縁膜３１５を介して半導体膜３０９と重なるゲート電極３１７とを有する。
【０２０３】
トランジスタ３００ａにおいて、絶縁膜３０７及び絶縁膜３１５はゲート絶縁膜として機能する。
【０２０４】
トランジスタ３００ｂは、絶縁膜３０７に接する島状の半導体膜３０９と、半導体膜３０９に接する導電膜３１２、３１３と、半導体膜３０９と接する絶縁膜３１５と、絶縁膜３１５を介して半導体膜３０９と重なるゲート電極３１７とを有する。
【０２０５】
トランジスタ３００ｂにおいて、絶縁膜３１５はゲート絶縁膜として機能する。
【０２０６】
なお、基板３０１、ゲート電極３０３、絶縁膜３０５、絶縁膜３０７、半導体膜３０９、導電膜３１１、導電膜３１２、導電膜３１３、絶縁膜３１５、ゲート電極３１７、絶縁膜３１９はそれぞれ、実施の形態１に示す基板１０１、ゲート電極１０３、絶縁膜１０５、絶縁膜１０７、半導体膜１０９、導電膜１１１、導電膜１１２、導電膜１１３、絶縁膜１１５、ゲート電極１１７、絶縁膜１１９の材料及び作製方法を適宜用いることができる。
【０２０７】
配線３２１、３２２、３２３は、導電膜３１１、３１２、３１３と同様の材料を適宜用いることができる。また、配線３２１、３２２、３２３は、絶縁膜３１９の開口部を形成した後、絶縁膜３１９上に、配線３２１、３２２、３２３となる膜を形成する。次に、配線３２１、３２２、３２３となる膜を加工することで、配線３２１、３２２、３２３を形成することができる。
【０２０８】
このように、導電膜３１１の内側に導電膜３１２を設け、導電膜３１２の内側に導電膜３１３を設けることで、これらを平行に配置した場合に比べて、マルチゲート構造のトランジスタ３００の占有面積に対するチャネル幅を大きくとることができる。したがって、より大きなドレイン電流を得ることが可能となる。このような構成は、大電力向けの高耐圧デバイスに好適に適用することができる。
【０２０９】
また、半導体膜３０９及び導電膜３１３の上面形状を円形とし、導電膜３１２、３１１の上面形状を、半導体膜３０９及び導電膜３１３を囲う環状の形状とすることで、円周方向にわたってチャネル長Ｌを一定にすることが可能となる。なお、半導体膜３０９の上面形状はこれに限られず、正方形や長方形を含む多角形、楕円形、または角部が丸みを帯びた多角形などとすることができる。また、トランジスタ３００はマルチゲート構造を有するため、しきい値電圧をプラスにシフトすることができる。さらには、ドレイン近傍における電界集中を緩和することができ、ソース−ドレイン間の耐圧（ドレイン耐圧ともいう）を向上させることができる。
【０２１０】
＜変形例１＞
図９において、ゲート電極３０３を導電膜３１１、３１２のそれぞれ一部と重なる形状であるが、導電膜３１２、３１３のそれぞれ一部と重なる形状としてもよい。この結果、シングルゲート構造のトランジスタ３００ｂの内側にデュアルゲート構造のトランジスタ３００ａが位置する。
【０２１１】
このような構成においても、マルチゲート構造のトランジスタ３００の占有面積に対するチャネル幅を大きくとることができ、より大きなドレイン電流を得ることが可能となる。
【０２１２】
＜変形例２＞
図９において、トランジスタ３００ａ及びトランジスタ３００ｂに共通して形成されるゲート電極３１７が半導体膜３０９の上方であり、トランジスタ３００ａに形成されるゲート電極３０３が半導体膜３０９と基板３０１の間に設けられているが、ゲート電極３１７が半導体膜３０９と基板３０１の間に設けられ、ゲート電極３０３が半導体膜３０９の上方に設けられてもよい。
【０２１３】
このような構成においても、マルチゲート構造のトランジスタ３００の占有面積に対するチャネル幅を大きくとることができ、より大きなドレイン電流を得ることが可能となる。
【０２１４】
＜変形例３＞
図９に示すトランジスタ３００ｂにおいて、ゲート電極３１７は、導電膜３１２、３１３のそれぞれの端部と重なる。すなわち、半導体膜３０９において導電膜３１２、３１３の間がチャネル領域となる。一方、本変形例３に示すトランジスタにおいて、ゲート電極３１７は、導電膜３１２、３１３の一方とのみ重なる構造とすることができる。この結果、半導体膜３０９において、ゲート電極３１７と重ならない領域はオフセット領域となる。この結果、ゲート絶縁膜として機能する絶縁膜３１５の耐圧が低いで場合でも、オフセット領域を設けることで、半導体膜３０９及びゲート電極３１７におけるリーク電流の発生を抑制することができる。
【０２１５】
また、マルチゲート構造のトランジスタ３００の占有面積に対するチャネル幅を大きくとることができ、より大きなドレイン電流を得ることが可能となる。
【０２１６】
このように、本発明の一態様に示すマルチゲート構造のトランジスタは、大きなドレイン電流と高いドレイン耐圧を同時に実現することが可能であるため、大電力向けの半導体装置（シリコンと比較して耐圧の高い高耐圧デバイス等）に好適に適用することができる。また、半導体膜にシリコンよりもバンドギャップの広い半導体材料を用いることで、高温であっても安定して動作が可能となる。特に、本実施の形態に示すマルチゲート構造のトランジスタは大きな電流を流すことが可能であり、駆動時の自己発熱が顕著になる場合がある。また大電力向けの半導体装置では、他の素子からの発熱により使用環境が高温になってしまう場合もある。しかしながら本発明の一態様に示すマルチゲート構造のトランジスタは、このような高温環境であっても安定した電気特性を維持することができ、該トランジスタを適用した半導体装置の高温環境における信頼性を高めることができる。
【０２１７】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２１８】
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置の半導体膜に好適に用いることのできる酸化物半導体について説明する。
【０２１９】
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
【０２２０】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０２２１】
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０２２２】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と示す場合がある、または酸化物半導体に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
【０２２３】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
【０２２４】
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
【０２２５】
以下では、酸化物半導体膜の構造について説明する。
【０２２６】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０２２７】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０２２８】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０２２９】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２３０】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０２３１】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することが困難である。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２３２】
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２３３】
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２３４】
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０２３５】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【０２３６】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０２３７】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０２３８】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０２３９】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０２４０】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域の結晶化度が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
【０２４１】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２４２】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０２４３】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０２４４】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０２４５】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０２４６】
次に、微結晶酸化物半導体膜について説明する。
【０２４７】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することの困難である領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭによる観察像では、結晶粒界を明確に確認が困難である場合がある。
【０２４８】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいビーム径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いる電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０２４９】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２５０】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２５１】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２５２】
（実施の形態５）
本実施の形態では本発明の一態様の半導体装置の一形態として、上記実施の形態で例示したトランジスタを具備するインバータ及びコンバータ等の電力変換回路の構成例について説明する。
【０２５３】
＜ＤＣＤＣコンバータ＞
図１０（Ａ）に示すＤＣＤＣコンバータ５０１は、一例としてチョッパー回路を用いた、降圧型のＤＣＤＣコンバータである。ＤＣＤＣコンバータ５０１は、容量素子５０２、トランジスタ５０３、制御回路５０４、ダイオード５０５、コイル５０６及び容量素子５０７を有する。
【０２５４】
ＤＣＤＣコンバータ５０１は、制御回路５０４によるトランジスタ５０３のスイッチング動作により動作する。ＤＣＤＣコンバータ５０１により、入力端子ＩＮ１とＩＮ２に印加される入力電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より降圧されたＶ２として負荷５０８に出力できる。ＤＣＤＣコンバータ５０１が具備するトランジスタ５０３には、上記実施の形態で例示したマルチゲート構造のトランジスタを適用することができる。そのため、オフ電流を低減することができる。したがって消費電力が低減されたＤＣＤＣコンバータを実現できる。
【０２５５】
図１０（Ａ）では非絶縁型の電力変換回路の一例としてチョッパー回路を用いた降圧型のＤＣＤＣコンバータを示したが、他にもチョッパー回路を用いた昇圧型のＤＣＤＣコンバータ、チョッパー回路を用いた昇圧降圧型のＤＣＤＣコンバータが具備するトランジスタにも上記実施の形態で例示したマルチゲート構造のトランジスタを適用することができる。そのため、オフ電流を低減することができる。したがって消費電力が低減されたＤＣＤＣコンバータを実現できる。
【０２５６】
次いで図１０（Ｂ）に示すＤＣＤＣコンバータ５１１は、一例として絶縁型の電力変換回路であるフライバックコンバータの回路構成例を示す。ＤＣＤＣコンバータ５１１は、容量素子５１２、トランジスタ５１３、制御回路５１４、一次コイル及び二次コイルを具備する変圧器５１５、ダイオード５１６及び容量素子５１７を有する。
【０２５７】
図１０（Ｂ）に示すＤＣＤＣコンバータ５１１は、制御回路５１４によるトランジスタ５１３のスイッチング動作により動作する。ＤＣＤＣコンバータ５１１により、入力端子ＩＮ１とＩＮ２に印加される入力電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より昇圧または降圧されたＶ２として負荷５１８に出力できる。ＤＣＤＣコンバータ５１１が具備するトランジスタ５１３には、上記実施の形態で例示したマルチゲート構造のトランジスタを適用することができる。そのため、オフ電流を低減することができる。したがって消費電力が低減されたＤＣＤＣコンバータを実現できる。
【０２５８】
なお、フォワード型のＤＣＤＣコンバータが具備するトランジスタにも上記実施の形態で例示したマルチゲート構造のトランジスタを適用することができる。
【０２５９】
＜インバータ＞
図１１に示すインバータ６０１は、一例としてフルブリッジ型のインバータである。インバータ６０１は、トランジスタ６０２、トランジスタ６０３、トランジスタ６０４、トランジスタ６０５、及び制御回路６０６を有する。
【０２６０】
図１１に示すインバータ６０１は、制御回路６０６によるトランジスタ６０２乃至６０５のスイッチング動作により動作する。入力端子ＩＮ１とＩＮ２に印加される直流電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より交流電圧Ｖ２として出力することができる。インバータ６０１が具備するトランジスタ６０２乃至６０５には、上記実施の形態で例示したマルチゲート構造のトランジスタを適用することができる。そのため、オフ電流を低減することができる。したがって消費電力が低減されたインバータとすることができる。
【０２６１】
図１０及び図１１で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極、高電位側にドレイン電極がそれぞれ電気的に接続される構成とする。さらに、制御回路により第１のゲート電極（及び第３のゲート電極）の電位を制御し、第２のゲート電極には、ソース電極に与える電位よりも低い電位などの上記で例示した電位を図示しない配線により入力する構成とすればよい。
【０２６２】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２６３】
（実施の形態６）
本実施の形態では本発明の一態様の半導体装置の一形態として、上記実施の形態で例示したトランジスタを具備する電源回路の構成例について説明する。
【０２６４】
図１２に、本発明の一態様に係る電源回路４００の構成を、一例として示す。図１２に示す電源回路４００は、制御回路４１３と、パワースイッチ４０１と、パワースイッチ４０２と、電圧調整部４０３と、を有する。
【０２６５】
電源回路４００には、電源４１６から電圧が供給されており、パワースイッチ４０１及びパワースイッチ４０２は、電圧調整部４０３への上記電圧の入力を制御する機能を有する。
【０２６６】
なお、電源４１６から出力される電圧が交流電圧である場合、図１２に示すように、電圧調整部４０３への第１電位の入力を制御するパワースイッチ４０１と、電圧調整部４０３への第２電位の入力を制御するパワースイッチ４０２とを、電源回路４００に設ける。電源４１６から出力される電圧が直流電圧である場合、図１２に示すように、電圧調整部４０３への第１電位の入力を制御するパワースイッチ４０１と、電圧調整部４０３への第２電位の入力を制御するパワースイッチ４０２とを、電源回路４００に設けてもよいし、或いは、第２電位を接地電位とし、電圧調整部４０３への第２電位の入力を制御するパワースイッチ４０２を設けずに、電圧調整部４０３への第１電位の入力を制御するパワースイッチ４０１を電源回路４００に設けてもよい。
【０２６７】
そして、本発明の一態様では、パワースイッチ４０１及びパワースイッチ４０２として、耐圧性の高いトランジスタを用いる。例えば上記トランジスタとして、上記実施の形態で例示したトランジスタを用いることができる。
【０２６８】
パワースイッチ４０１及びパワースイッチ４０２として、上記結晶構造を有する酸化物半導体膜を有するマルチゲート構造のトランジスタを用いることにより、高い出力電流を流すことが可能で、且つ耐圧を高めることができる。
【０２６９】
上記半導体材料をチャネル領域が形成される膜に用いた電界効果トランジスタを、パワースイッチ４０１またはパワースイッチ４０２に用いることで、炭化珪素や窒化ガリウムなどを活性層に用いた電界効果トランジスタよりも、パワースイッチ４０１またはパワースイッチ４０２のオフ電流を低減することができ、それにより、スイッチングに起因する電力損失を小さく抑えることができる。
【０２７０】
電圧調整部４０３は、パワースイッチ４０１及びパワースイッチ４０２を介して電源４１６から電圧が入力されると、当該電圧の調整を行う機能を有する。具体的に、電圧調整部４０３における電圧の調整とは、交流電圧を直流電圧に変換すること、電圧の高さを変えること、電圧の高さを平滑化すること、のいずれか一つまたは複数を含む。
【０２７１】
電圧調整部４０３において調整された電圧は、負荷４１７と制御回路４１３に与えられる。
【０２７２】
また、図１２に示す電源回路４００では、蓄電装置４０４と、補助電源４０５と、電圧発生回路４０６と、トランジスタ４０７乃至トランジスタ４１０と、容量素子４１４と、容量素子４１５とを有する。
【０２７３】
蓄電装置４０４は、電圧調整部４０３から与えられた電力を、一時的に蓄える機能を有する。具体的に蓄電装置４０４は、電圧調整部４０３から与えられた電圧を用いて、電力を蓄えることができるキャパシタ、二次電池などの蓄電部を有する。
【０２７４】
補助電源４０５は、蓄電装置４０４から出力が可能な電力が不足しているときに、制御回路４１３の動作に要する電力を、補う機能を有する。補助電源４０５として、一次電池などを用いることができる。
【０２７５】
電圧発生回路４０６は、蓄電装置４０４または補助電源４０５から出力される電圧を用いて、パワースイッチ４０１及びパワースイッチ４０２のスイッチングを制御するための電圧を、生成する機能を有する。具体的に電圧発生回路４０６は、パワースイッチ４０１及びパワースイッチ４０２をオンにするための電圧を生成する機能と、パワースイッチ４０１及びパワースイッチ４０２をオフにするための電圧を生成する機能とを有する。
【０２７６】
無線信号入力回路４１１は、トランジスタ４０７乃至トランジスタ４１０のスイッチングに従ってパワースイッチ４０１及びパワースイッチ４０２を制御する機能を有する。
【０２７７】
具体的に、無線信号入力回路４１１は、外部から与えられる、パワースイッチ４０１及びパワースイッチ４０２の動作状態を制御するための無線信号に重畳した命令を電気信号に変換する入力部と、上記電気信号に含まれる命令をデコードし、トランジスタ４０７乃至トランジスタ４１０のスイッチングを、上記命令に従って制御するための信号を生成する信号処理部と、を有する。
【０２７８】
トランジスタ４０７乃至トランジスタ４１０は、無線信号入力回路４１１において生成された信号に従って、スイッチングを行う。具体的に、トランジスタ４０８及びトランジスタ４１０がオンであるとき、電圧発生回路４０６で生成された、パワースイッチ４０１及びパワースイッチ４０２をオンにするための電圧が、パワースイッチ４０１及びパワースイッチ４０２に与えられる。また、トランジスタ４０８及びトランジスタ４１０がオフであるとき、パワースイッチ４０１及びパワースイッチ４０２に、パワースイッチ４０１及びパワースイッチ４０２をオンにするための上記電圧が与えられた状態が、維持される。また、トランジスタ４０７及びトランジスタ４０９がオンであるとき、電圧発生回路４０６で生成された、パワースイッチ４０１及びパワースイッチ４０２をオフにするための電圧が、パワースイッチ４０１及びパワースイッチ４０２に与えられる。また、トランジスタ４０８及びトランジスタ４１０がオフであるとき、パワースイッチ４０１及びパワースイッチ４０２に、パワースイッチ４０１及びパワースイッチ４０２をオフにするための上記電圧が与えられた状態が、維持される。
【０２７９】
そして、本発明の一態様では、上記電圧がパワースイッチ４０１及びパワースイッチ４０２に与えられた状態を維持するために、トランジスタ４０７乃至トランジスタ４１０に、オフ電流の著しく小さいトランジスタを用いる。上記構成により、電圧発生回路４０６において、パワースイッチ４０１及びパワースイッチ４０２の動作状態を定めるための電圧の生成を停止しても、パワースイッチ４０１及びパワースイッチ４０２の動作状態を維持することができる。よって、電圧発生回路４０６における消費電力を削減し、延いては電源回路４００における消費電力を小さく抑えることができる。
【０２８０】
なお、トランジスタ４０７乃至トランジスタ４１０にバックゲートを設け、バックゲートに電圧を与えることにより、トランジスタ４０７乃至トランジスタ４１０のしきい値電圧を制御してもよい。
【０２８１】
バンドギャップがシリコンの２倍以上であるワイドギャップ半導体を活性層に用いたトランジスタは、オフ電流が著しく小さいので、トランジスタ４０７乃至トランジスタ４１０に用いるのに好適である。上記ワイドギャップ半導体として、例えば、酸化物半導体などを用いることができる。
【０２８２】
また、酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコンまたは窒化ガリウムと異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、上記酸化物半導体Ｉｎ−Ｇａ−Ｚｎ系酸化物は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上に電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０２８３】
容量素子４１４は、トランジスタ４０７及びトランジスタ４０８がオフであるとき、パワースイッチ４０１に与えられている電圧を、保持する機能を有する。また、容量素子４１５は、トランジスタ４０９及びトランジスタ４１０がオフであるとき、パワースイッチ４０２に与えられている電圧を、保持する機能を有する。容量素子４１４及び４１５の一対の電極の一方は、無線信号入力回路４１１に接続される。なお、図１３に示すように、容量素子４１４及び４１５を設けなくてもよい。
【０２８４】
そして、パワースイッチ４０１及びパワースイッチ４０２がオンであるとき、電源４１６から電圧調整部４０３への電圧の供給が行われる。そして、上記電圧により、蓄電装置４０４には電力が蓄積される。
【０２８５】
また、パワースイッチ４０１及びパワースイッチ４０２がオフであるとき、電源４１６から電圧調整部４０３への電圧の供給が停止する。よって、蓄電装置４０４への電力の供給は行われないが、本発明の一態様では、上述したように、蓄電装置４０４または補助電源４０５に蓄えられている電力を用いて、制御回路４１３を動作させることができる。すなわち、本発明の一態様に係る電源回路４００では、制御回路４１３によるパワースイッチ４０１及びパワースイッチ４０２の動作状態の制御を行いつつ、電圧調整部４０３への電圧の供給を停止することができる。そして、電圧調整部４０３への電圧の供給を停止することで、負荷４１７への電圧の供給が行われないときに、電圧調整部４０３が有する容量の充放電により電力が消費されるのを防ぐことができ、それにより、電源回路４００の消費電力を小さく抑えることができる。
【０２８６】
図１２及び図１３で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路により第１のゲート電極（及び第３のゲート電極）の電位を制御し、第２のゲート電極には、ソース電極に与える電位よりも低い電位を図示しない配線により入力する構成とすればよい。
【０２８７】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２８８】
（実施の形態７）
本実施の形態では、本発明の一態様のトランジスタを含むバッファ回路の構成について説明する。
【０２８９】
本発明の一態様のトランジスタは、パワースイッチのゲートに電圧を供給するためのバッファ回路に適用することができる。
【０２９０】
図１４（Ａ）に本発明の一態様のバッファ回路７０１を含む回路を示す。
【０２９１】
バッファ回路７０１には、駆動回路７０２と、パワースイッチ７２１が電気的に接続されている。またバッファ回路７０１には電源７１５から正の電位が、電源７１６から負の電位が、それぞれ与えられている。
【０２９２】
駆動回路７０２は、パワースイッチ７２１のオン、オフ動作を制御するための信号を出力する回路である。駆動回路７０２から出力された信号は、バッファ回路７０１を介してパワースイッチ７２１のゲートに入力される。
【０２９３】
パワースイッチ７２１は、上記実施の形態で例示したトランジスタを適用することもできるし、半導体としてシリコン、炭化シリコン、窒化ガリウムなどを適用したパワートランジスタを用いてもよい。ここで以下では、パワースイッチ７２１がｎチャネル型のトランジスタである場合について説明するが、ｐチャネル型のトランジスタであってもよい。
【０２９４】
バッファ回路７０１は、トランジスタ７１１、トランジスタ７１２、及びインバータ７１３を有する。
【０２９５】
トランジスタ７１１は、ソースまたはドレインの一方が電源７１５の高電位出力端子に電気的に接続され、ソースまたはドレインの他方がトランジスタ７１２のソースまたはドレインの一方、及びパワースイッチ７２１のゲートに電気的に接続され、ゲートがインバータ７１３の出力端子に電気的に接続される。トランジスタ７１２は、ソースまたはドレインの他方が電源７１６の低電位出力端子に電気的に接続される。駆動回路７０２の出力部は、インバータ７１３の入力端子、及びトランジスタ７１２のゲートに電気的に接続される。
【０２９６】
駆動回路７０２からは、ハイレベル電位またはローレベル電位が出力される。ここでハイレベル電位は少なくともトランジスタ７１２をオン状態とする電位であり、ローレベル電位は少なくともトランジスタ７１２を状態とする電位である。
【０２９７】
駆動回路７０２からハイレベル電位が入力されると、インバータ７１３を介してトランジスタ７１１のゲートにローレベル電位が入力され、トランジスタ７１１がオフ状態となる。同時に、トランジスタ７１２のゲートにハイレベル電位が入力され、トランジスタ７１２がオン状態となる。したがって、パワースイッチ７２１のゲートには電源７１６から負の電位が入力され、パワースイッチ７２１がオフ状態となる。
【０２９８】
一方、駆動回路７０２からローレベル電位が入力されると、インバータ７１３を介してトランジスタ７１１のゲートにハイレベル電位が入力され、トランジスタ７１１がオン状態となる。同時に、トランジスタ７１２のゲートにローレベル電位が入力され、トランジスタ７１２がオフ状態となる。したがって、パワースイッチ７２１のゲートには電源７１５から正の電位が入力され、パワースイッチ７２１はオン状態となる。
【０２９９】
このように、駆動回路７０２からハイレベル電位またはローレベル電位をとるパルス信号が出力されることで、パワースイッチ７２１のオン、オフを制御することができる。パワースイッチ７２１を制御する制御方式としては、パルス幅変調（ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）方式や、パルス周波数変調（ＰＦＭ：Ｐｕｌｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｉｏｎ）方式などの制御方式を用いることができる。
【０３００】
ここで、トランジスタ７１１及びトランジスタ７１２に、上記実施の形態で例示したマルチゲート構造のトランジスタを適用することができる。したがって、パワースイッチ７２１を高い電位で駆動させることができる。さらに、高温で安定した動作が可能であるため、高温環境下であっても安定してパワースイッチの動作を制御することができ、さらに発熱の大きなパワースイッチ７２１の近傍に配置することもできる。また、トランジスタ７１１及びトランジスタ７１２のスイッチング動作により大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なバッファとすることができる。
【０３０１】
なお、図１４では負の電位を出力する電源７１６を設ける構成としたが、電源７１６を設けずにトランジスタ７１２のソースまたはドレインの他方に接地電位（または基準電位）が入力される構成としてもよい。
【０３０２】
また、インバータ７１３をトランジスタ７１１ではなくトランジスタ７１２側に電気的に接続する構成としてもよい。その場合、上記動作において、バッファ回路７０１からは上記とは反転した電位が出力される。
【０３０３】
ここで、パワースイッチ７２１に換えて、バイポーラパワートランジスタ、または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、サイリスタ、ゲートターンオフサイリスタ（ＧＴＯ）、トライアック、またはＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのシリコンと比較して耐圧の高い高耐圧デバイスを用いることもできる。
【０３０４】
このとき、駆動回路７０２の出力信号は上記に限られず、それぞれの素子の駆動を制御するために適した信号を用いればよい。
【０３０５】
図１４（Ｂ）には、パワースイッチ７２１に換えてＩＧＢＴ７２２を設けた場合について示している。
【０３０６】
図１４で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路により第１のゲート電極（及び第３のゲート電極）の電位を制御し、第２のゲート電極には、ソース電極に与える電位よりも低い電位を図示しない配線により入力する構成とすればよい。
【０３０７】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３０８】
（実施の形態８）
本実施の形態では、本発明の一態様である酸化物半導体を備えるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
【０３０９】
図１５に半導体装置の回路図を示す。
【０３１０】
図１５に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、先の実施の形態で説明したトランジスタを用いることができる。
【０３１１】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第２の半導体材料を先の実施の形態で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【０３１２】
トランジスタ３３００は、酸化物半導体を有する半導体膜にチャネル領域が形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０３１３】
図１５において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０３１４】
図１５に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０３１５】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
【０３１６】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
【０３１７】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
【０３１８】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
【０３１９】
本実施の形態に示す半導体装置では、酸化物半導体膜を半導体膜に用いた、オフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０３２０】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が生じにくい。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０３２１】
図１５で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極（及び第３のゲート電極）の電位を制御し、第２のゲート電極には、ソース電極に与える電位よりも低い電位を図示しない配線により入力する構成とすればよい。
【０３２２】
本実施の形態は、本明細書中に記載する他の実施の形態または実施例と適宜組み合わせて実施することができる。
【０３２３】
（実施の形態９）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
【０３２４】
＜構成例＞
図１６（Ａ）は、本発明の一態様の表示パネルの上面図であり、図１６（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図１６（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
【０３２５】
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
【０３２６】
アクティブマトリクス型表示装置のブロック図の一例を図１６（Ａ）に示す。表示装置の基板９００上には、画素部９０１、第１の走査線駆動回路９０２、第２の走査線駆動回路９０３、信号線駆動回路９０４を有する。画素部９０１には、複数の信号線が信号線駆動回路９０４から延伸して配置され、複数の走査線が第１の走査線駆動回路９０２、及び第２の走査線駆動回路９０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板９００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【０３２７】
図１６（Ａ）では、第１の走査線駆動回路９０２、第２の走査線駆動回路９０３、信号線駆動回路９０４は、画素部９０１と同じ基板９００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板９００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板９００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【０３２８】
＜液晶パネル＞
また、画素の回路構成の一例を図１６（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
【０３２９】
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。
【０３３０】
トランジスタ９１６のゲート配線９１２と、トランジスタ９１７のゲート配線９１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極又はドレイン電極９１４は、トランジスタ９１６とトランジスタ９１７で共通に用いられている。トランジスタ９１６とトランジスタ９１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
【０３３１】
トランジスタ９１６と電気的に接続する第１の画素電極と、トランジスタ９１７と電気的に接続する第２の画素電極の形状について説明する。第１の画素電極と第２の画素電極の形状は、スリットによって分離されている。第１の画素電極はＶ字型に広がる形状を有し、第２の画素電極は第１の画素電極の外側を囲むように形成される。
【０３３２】
トランジスタ９１６のゲート電極はゲート配線９１２と接続され、トランジスタ９１７のゲート電極はゲート配線９１３と接続されている。ゲート配線９１２とゲート配線９１３に異なるゲート信号を与えてトランジスタ９１６とトランジスタ９１７の動作タイミングを異ならせ、液晶の配向を制御できる。
【０３３３】
また、容量配線９１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで保持容量を形成してもよい。
【０３３４】
マルチドメイン構造は、一画素に第１の液晶素子９１８と第２の液晶素子９１９を備える。第１の液晶素子９１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子９１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
【０３３５】
なお、図１６（Ｂ）に示す画素回路は、これに限定されない。例えば、図１６（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
【０３３６】
＜有機ＥＬパネル＞
画素の回路構成の他の一例を図１６（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
【０３３７】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０３３８】
図１６（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを画素に用いる例を示す。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
【０３３９】
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
【０３４０】
画素９２０は、スイッチング用トランジスタ９２１、駆動用トランジスタ９２２、発光素子９２４及び容量素子９２３を有している。スイッチング用トランジスタ９２１は、ゲート電極が走査線９２６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線９２５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ９２２のゲート電極に接続されている。駆動用トランジスタ９２２は、ゲート電極が容量素子９２３を介して電源線９２７に接続され、第１電極が電源線９２７に接続され、第２電極が発光素子９２４の第１電極（画素電極）に接続されている。発光素子９２４の第２電極は共通電極９２８に相当する。共通電極９２８は、同一基板上に形成される共通電位線と電気的に接続される。
【０３４１】
スイッチング用トランジスタ９２１および駆動用トランジスタ９２２は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。
【０３４２】
発光素子９２４の第２電極（共通電極９２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線９２７に設定される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子９２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子９２４に印加することにより、発光素子９２４に電流を流して発光させる。なお、発光素子９２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
【０３４３】
なお、容量素子９２３は駆動用トランジスタ９２２のゲート容量を代用することにより省略できる。駆動用トランジスタ９２２のゲート容量については、半導体膜とゲート電極との間で容量が形成されていてもよい。
【０３４４】
次に、駆動用トランジスタ９２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ９２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ９２２に入力する。なお、駆動用トランジスタ９２２をサブスレッショルド領域で動作させるために、電源線９２７の電圧よりも高い電圧を駆動用トランジスタ９２２のゲート電極にかける。また、信号線９２５には、電源線電圧に駆動用トランジスタ９２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０３４５】
アナログ階調駆動を行う場合、駆動用トランジスタ９２２のゲート電極に発光素子９２４の順方向電圧に駆動用トランジスタ９２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ９２２が飽和領域で動作するようにビデオ信号を入力し、発光素子９２４に電流を流す。また、駆動用トランジスタ９２２を飽和領域で動作させるために、電源線９２７の電位を、駆動用トランジスタ９２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子９２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０３４６】
なお、画素回路の構成は、図１６（Ｃ）に示す画素構成に限定されない。例えば、図１６（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
【０３４７】
図１６で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極（及び第３のゲート電極）の電位を制御し、第２のゲート電極には、ソース電極に与える電位よりも低い電位を図示しない配線により入力する構成とすればよい。
【０３４８】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３４９】
（実施の形態１０）
本発明の一態様に係る半導体装置（電力変換回路、電源回路、バッファ回路などを含む）は、機器への電力の供給を制御するのに適しており、特に大きな電力が必要な機器に好適に用いることができる。例えば、モーターなどの電力によりその駆動が制御される駆動部を備える機器や、電力により加熱または冷却を制御する機器などに好適に用いることができる。
【０３５０】
本発明の一態様に係る半導体装置を用いることのできる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などがある。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、扇風機、ドライヤー、エアコンディショナーなどの空調設備、エレベータやエスカレータなどの昇降設備、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、電動ミシン、電動工具、半導体試験装置、などが挙げられる。また、本発明の一態様に係る半導体装置は、電力を用いて電動機により推進する移動体に用いられていてもよい。上記移動体には、自動車（自動二輪車、三輪以上の普通自動車）、電動アシスト自転車を含む原動機付自転車、航空機、船舶、鉄道車両などが、その範疇に含まれる。また、食品、家電製品、上記移動体、鉄鋼、半導体機器、土木、建築、建設などのあらゆる分野で用いられる産業用ロボットの駆動の制御に用いることもできる。
【０３５１】
以下では、電子機器の具体例を図１７に示す。
【０３５２】
図１７（Ａ）は電子レンジ１４００であり、筐体１４０１と、被処理物を載置するための処理室１４０２と、表示部１４０３と、操作盤などの入力装置１４０４と、筐体１４０１の内部に設置されている高周波発生装置から発生した電磁波を、処理室１４０２に供給する照射部１４０５とを、有する。
【０３５３】
本発明の一態様に係る半導体装置は、例えば、高周波発生装置への電力の供給を制御する電源回路に用いることができる。
【０３５４】
図１７（Ｂ）は洗濯機１４１０であり、筐体１４１１と、筐体１４１１内に設けられた洗濯槽の入り口を、開閉させる開閉部１４１２と、操作盤などの入力装置１４１３と、洗濯槽の給水口１４１４とを、有する。
【０３５５】
本発明の一態様に係る半導体装置は、例えば、洗濯槽の回転を制御するモーターへの電力の供給を制御する回路に用いることができる。
【０３５６】
図１７（Ｃ）は、電気冷凍冷蔵庫の一例である。図１７（Ｃ）に示す電子機器は、筐体１４５１と、冷蔵室用扉１４５２と、冷凍室用扉１４５３と、を備える。
【０３５７】
図１７（Ｃ）に示す電子機器は、筐体１４５１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、筐体１４５１内部の温度に応じて、または冷蔵室用扉１４５２及び冷凍室用扉１４５３の開閉に従って、筐体１４５１内の半導体装置に対する電源電圧の供給を制御できる。
【０３５８】
図１７（Ｄ）は、エアコンディショナーの一例である。図１７（Ｄ）に示す電子機器は、室内機１４６０及び室外機１４６４により構成される。
【０３５９】
室内機１４６０は、筐体１４６１と、送風口１４６２と、を備える。
【０３６０】
図１７（Ｄ）に示す電子機器は、筐体１４６１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、リモートコントローラからの信号に従って、または室内の温度や湿度に応じて、筐体１４６１内の半導体装置に対する電源電圧の供給を制御できる。
【０３６１】
また、本発明の一態様の半導体装置は、室外機１４６４が有するファンの回転を制御するモーターへの電力の供給を制御する回路にも用いることができる。
【０３６２】
なお、図１７（Ｄ）では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンディショナーであってもよい。
【０３６３】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３６４】
（実施の形態１１）
本実施の形態では、本発明の一態様の半導体装置が適用された電子機器の構成例について説明する。
【０３６５】
図１８は、本発明の一態様の半導体装置を含む電子機器の外観図である。
【０３６６】
電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
【０３６７】
図１８（Ａ）は、携帯型の情報端末であり、本体１００１、筐体１００２、表示部１００３ａ、１００３ｂなどによって構成されている。表示部１００３ｂはタッチパネルとなっており、表示部１００３ｂに表示されるキーボードボタン１００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部１００３ａをタッチパネルとして構成してもよい。上記実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１００３ａ、１００３ｂに適用することにより、信頼性の高い携帯型の情報端末とすることができる。
【０３６８】
図１８（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０３６９】
また、図１８（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０３７０】
図１８（Ｂ）は、携帯音楽プレイヤーであり、本体１０２１には表示部１０２３と、耳に装着するための固定部１０２２と、スピーカー、操作ボタン１０２４、外部メモリスロット１０２５等が設けられている。上記実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１０２３に適用することにより、より信頼性の高い携帯音楽プレイヤーとすることができる。
【０３７１】
さらに、図１８（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
【０３７２】
図１８（Ｃ）は、携帯電話であり、筐体１０３０及び筐体１０３１の二つの筐体で構成されている。筐体１０３１には、表示パネル１０３２、スピーカー１０３３、マイクロフォン１０３４、ポインティングデバイス１０３６、カメラ用レンズ１０３７、外部接続端子１０３８などを備えている。また、筐体１０３０には、携帯電話の充電を行う太陽電池セル１０４０、外部メモリスロット１０４１などを備えている。また、アンテナは筐体１０３１内部に内蔵されている。上記実施の形態で説明するトランジスタを表示パネル１０３２に適用することにより、信頼性の高い携帯電話とすることができる。
【０３７３】
また、表示パネル１０３２はタッチパネルを備えており、図１８（Ｃ）には映像表示されている複数の操作キー１０３５を点線で示している。なお、太陽電池セル１０４０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
【０３７４】
例えば、昇圧回路などの電源回路に用いられるパワートランジスタも上記実施の形態で説明するトランジスタを適用することができる。
【０３７５】
表示パネル１０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１０３２と同一面上にカメラ用レンズ１０３７を備えているため、テレビ電話が可能である。スピーカー１０３３及びマイクロフォン１０３４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１０３０と筐体１０３１は、スライドし、図１８（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
【０３７６】
外部接続端子１０３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１０４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０３７７】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０３７８】
図１８（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置１０５０は、筐体１０５１に表示部１０５３が組み込まれている。表示部１０５３により、映像を表示することが可能である。また、筐体１０５１を支持するスタンド１０５５にＣＰＵが内蔵されている。上記実施の形態で説明するトランジスタを表示部１０５３およびＣＰＵに適用することにより、信頼性の高いテレビジョン装置１０５０とすることができる。
【０３７９】
テレビジョン装置１０５０の操作は、筐体１０５１が備える操作スイッチや、別体のリモートコントローラにより行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０３８０】
なお、テレビジョン装置１０５０は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０３８１】
また、テレビジョン装置１０５０は、外部接続端子１０５４や、記憶媒体再生録画部１０５２、外部メモリスロットを備えている。外部接続端子１０５４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部１０５２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ１０５６にデータ保存されている画像や映像などを表示部１０５３に映し出すことも可能である。
【０３８２】
また、上記実施の形態で説明するトランジスタのオフリーク電流が極めて小さい場合は、当該トランジスタを外部メモリ１０５６やＣＰＵに適用することにより、消費電力が十分に低減された信頼性の高いテレビジョン装置１０５０とすることができる。
【０３８３】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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