(57)【要約】【課題】オン抵抗の低いＬＤＭＯＳと、その起動回路とを同一半導体基板を用いて形成する。【解決手段】ゲート電極２０、第１ソース電極１６１、ボディ電極１７１のそれぞれは、上下左右の４つの直線部と、４隅の円弧部で構成される。ＬＤＭＯＳとＪＦＥＴが設けられる領域Ａは、図１における右下隅の円弧部に設けられている。一方、パワーＬＤＭＯＳは、上下左右の４つの直線部と３つの円弧部で形成される。パワーＬＤＭＯＳを構成するゲート電極２０、第１ソース電極１６１、ボディ電極１７１は、点線で囲まれた領域Ａで分断されている。この構成においては、オン抵抗が高くなる右下隅の円弧部がパワーＬＤＭＯＳの一部とされないために、パワーＬＤＭＯＳのオン抵抗を低くすることができる。【選択図】図１
2015126070.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
平面視における中央部がドレイン領域として機能し前記第１半導体層の上に形成された前記第１導電型と逆の第２導電型の第２半導体層と、
平面視において前記ドレイン領域を中心とした外側において前記ドレイン領域を囲むように前記第２半導体層の表面側に形成された、前記第１導電型のボディ領域と、
平面視において前記ボディ領域中で前記ドレイン領域の外側で、複数の直線部と前記直線部間を繋ぐ円弧部で構成された形状を具備し、前記ボディ領域の表面側に形成された前記第２導電型の第１ソース領域と、
平面視において前記ボディ領域の外側において前記ボディ領域を囲み、かつ前記第１半導体層の表面から前記第１半導体層に達する深さまで形成された前記第１導電型の素子分離領域と、
少なくとも前記第１ソース領域よりも前記ドレイン領域に近い側における前記ボディ領域の表面をゲート酸化膜を介して形成されたゲート電極と、
を具備する半導体装置であって、
前記ドレイン領域の周りにおける前記円弧部の少なくとも一つに対応した領域において、
前記ゲート電極、前記ボディ領域は、前記円弧部と隣接する前記直線部に対応する領域の前記ゲート電極、前記ボディ領域とそれぞれ分離され、
前記円弧部と隣接する前記直線部における前記ゲート電極、前記ボディ領域、前記第１ソース領域を用いて第１の素子が形成され、
前記円弧部において分離された前記ゲート電極、前記ボディ領域、前記第１ソース領域を用いて第２の素子が形成されたことを特徴とする半導体装置。
【請求項２】
前記第２の素子は前記第１の素子の起動用に用いられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の素子と前記第２の素子において、前記ドレイン領域が共通に用いられることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ドレイン領域の周りにおける前記円弧部に対応した領域において、
前記ドレイン領域の中心からみた前記ドレイン領域と前記第１ソース領域との間の間隔が、前記円弧部と隣接する２つの前記直線部に近い側で小さく、前記円弧部と隣接する２つの前記直線部の中間となる側で大きくなるように、前記第１ソース領域における円弧部の曲率が設定されたことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴとその起動回路とが同一半導体基板上に形成された半導体装置の構造に関する。
【背景技術】
【０００２】
高出力電力をスイッチング動作するパワーＭＯＳＦＥＴとして、高耐圧のＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の素子（以下、ＬＤＭＯＳ）が用いられている。こうしたＬＤＭＯＳ構造の素子を用いる際には、特許文献１に記載されるように、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と組み合わせることにより、消費電力の小さな動作が可能となる。このため、同一半導体基板（半導体チップ）において、ＬＤＭＯＳとＪＦＥＴの両方が形成され、これらが接続された構造の半導体装置が好ましく用いられる。
【０００３】
しかしながら、高耐圧のＬＤＭＯＳと高耐圧のＪＦＥＴは、共に大面積を要するために、これらの両方を同一の半導体基板に形成した場合には、チップ面積が大きくなる。特許文献１に記載の技術においては、ｎ型エピタキシャル層をＬＤＭＯＳのドレイン領域とし、ドレイン電極を中央に配し、ゲート電極、ソース電極、ボディ電極をドレイン電極の外側に順次環状に形成し、その外側に素子分離領域となる環状のｐ型領域を形成している。このｐ型領域を用いてＪＦＥＴを構成し、ＬＤＭＯＳと組み合わせた構造が、特許文献１に記載されている。ここで形成された構造には、図６に示されるように、ＬＤＭＯＳ５１とＪＦＥＴ５２が形成されている。
【０００４】
特許文献１においては、特に、第２の参考例として、ＪＦＥＴ５２をこのｐ型領域の内側に形成することによって、素子面積を大きくすることなく、ＪＦＥＴ５２の駆動電流を大きくする構造が記載されている。図７（ａ）は、この構造における半導体基板表面の不純物層の平面構造を示し、図７（ｂ）は、この構造における電極の平面構造を示している。図８は、この平面構造におけるＸ−Ｘ方向の断面図である。図７（ａ）においては、半導体基板表面のｎ層、ｎ＋層（高濃度のｎ型層）、ｐ層、ｐ＋層（高濃度のｐ型層）がハッチングで区分されている。図７（ｂ）には、便宜上、最外部の素子分離領域（ｐ層）も記載されている。
【０００５】
この構造においては、ｐ型（第１導電型）のｐ型半導体基板（第１半導体層）１１上にエピタキシャル成長によって形成されたｎ型（第２導電型）のエピタキシャル層（第２半導体層）１２が形成された半導体基板が用いられ、エピタキシャル層１２の中央部が、ＬＤＭＯＳ５１とＪＦＥＴ５２の共通のドレイン領域として使用される。エピタキシャル層１２表面の最外周には環状のｐ型の素子分離領域１３が形成される。素子分離領域１３は、エピタキシャル層１２の表面側からｐ型半導体基板１１に達するように深く形成される。エピタキシャル層１２の中央部表面においては、高濃度ｎ型層であるドレイン引出領域１４が形成され、ドレイン電極１４１がこれに接続されている。ドレイン引出領域１４直下部のエピタキシャル層１２が実質的なドレイン領域となるため、平面視においては、ドレイン領域はドレイン引出領域１４と等しい。ドレイン引出領域１４の外側には、厚く形成されたフィールド酸化膜１８が形成されている。フィールド酸化膜１８の外側には、ｐ型のボディ領域１５が形成され、ボディ領域１５の中には、内側においてｎ型の第１ソース領域１６が、外側に高濃度のｐ型であるボディ引出領域１７が、それぞれ形成されており、第１ソース領域１６には第１ソース電極１６１が接続され、ボディ引出領域１７にはボディ電極１７１が接続されている。また、ボディ領域１５における第１ソース領域１６よりも内側には、薄いゲート酸化膜１９が形成されており、フィールド酸化膜１８上から第１ソース領域１６にかけてゲート電極２０が形成されている。
【０００６】
ボディ領域１５と素子分離領域１３の間には、高濃度のｎ型である第２ソース引出領域（第２ソース領域）２３が形成され、第２ソース引出領域２３には第２ソース引出電極２３１が接続される。ここで、ドレイン引出領域１４、ボディ領域１５、第１ソース領域１６、ボディ引出領域１７、第２ソース引出領域２３は、いずれも素子分離領域１３と同様に環状に形成される。また、上記の半導体基板の表面側においては、ドレイン電極１４１、ソース電極１６１、ボディ電極１７１、ゲート電極２０、第２ソース引出電極２３１が接触しないように、絶縁膜２１１が形成される。なお、特許文献１には、耐圧の制御等に用いられるｎ型埋込領域、フィールドプレート等も記載されているが、図８においてはこれらの記載は省略している。
【０００７】
特許文献１に記載されるように、この構造においては、ボディ領域１５よりも内側の領域は、ドレイン電極１４１、ゲート電極２０、第１ソース電極１６１、ボディ電極１７１を用いて、通常のＭＯＳＦＥＴ（ＬＤＭＯＳ５１）として動作する。
【０００８】
一方、素子分離領域１３及びボディ領域１５が接地された場合には、ドレイン電極１４１が上昇した場合において、ｎ型のエピタキシャル層１２と、ｐ型のボディ領域１５、素子分離領域１３、ｐ型半導体基板１１との界面に形成された空乏層が広がる。この空乏層の広がりによって、共通のドレイン領域となるドレイン電極１４１下側のエピタキシャル層１２側から第２ソース引出領域（第２ソース領域）２３に流れる電流が制御される。すなわち、上記の構造におけるボディ領域１５よりも外側の構造は、ドレイン引出領域１４下側のエピタキシャル層１２をドレイン、ボディ領域１５、素子分離領域１３、ｐ型半導体基板１１をゲート、第２ソース引出領域２３をソースとして動作するＪＦＥＴ５２として機能する。
【０００９】
すなわち、図７、８の構造によって、図６に示されるような、１個のＬＤＭＯＳ５１と１個のＪＦＥＴ５２が用いられた回路が単一の半導体基板を用いて実現される。
【００１０】
また、更に、上記の構造にもう１個のＬＤＭＯＳ（パワーＬＤＭＯＳ５３）を加えた回路として、図９に示される回路を同様に単一の半導体基板に形成することができる。ここで、パワーＬＤＭＯＳ５３を主たるスイッチング素子として、ＬＤＭＯＳ５１とＪＦＥＴ５２をその起動回路に用いることができる。図１０は、この半導体装置の構造における電極構成を示す平面図である。図１０は、前記の図７（ｂ）に対応する。図９、１０は、特許文献１の図２６、３１において、センスＬＤＭＯＳを除いた構成に対応する。すなわち、この半導体装置においては、ＬＤＭＯＳ５１、ＪＦＥＴ５２と、もう一つのＬＤＭＯＳ（パワーＬＤＭＯＳ５３）が形成される。図１０におけるＹ−Ｙ断面は図８における右半分と同様の構造であり、図１０におけるＺ−Ｚ断面は図８における左半分と同様の構造である。ここで、図８におけるゲート電極２０、第１ソース電極１６１、ボディ電極１７１は、ドレイン電極１４１（Ｄ）を囲む環状に形成されている。ここで、図１０には、ドレイン電極１４１、第１ソース電極１６１、ボディ電極１７１が示されているが、図７、８に示されるように、これらが接続されるドレイン引出領域１４、第１ソース領域１６、ボディ引出領域１７は、これらと同じ平面形状を具備する。すなわち、図１０におけるドレイン電極１４１（Ｄ）、第１ソース電極１６１（Ｓ１、Ｓ３）、ボディ電極１７１（Ｂ１、Ｂ３）の形状は、ドレイン引出領域１４、第１ソース領域１６、ボディ引出領域１７の形状を示している。また、図１０においては、便宜上第１ソース領域１６とゲート電極２０とが離間しているように記載されているが、実際にはこれらは平面視において重複している。
【００１１】
ただし、これらは図１０における点線で囲まれた領域Ｃの左右両端で途切れている。このため、領域Ｃの内外でこれらの電極は分断されている。これに対応して、ボディ領域１５、第１ソース領域１６、ボディ引出領域１７も分断されて形成されている。この際、第１ソース電極１６１、ボディ電極１７１が領域Ｃで分断されていることに対応し、ボディ領域１５も領域Ｃで分断されている。
【００１２】
図１０中の領域Ｃにおける構造（Ｄ、Ｇ１、Ｓ１、Ｂ１、Ｓ２、Ｉ）は、図７、８の構造と同様である。すなわち、ドレイン電極１４１（Ｄ）は、ＬＤＭＯＳ５１、ＪＦＥＴ５２に共通とされ、ゲート電極２０（Ｇ１）、第１ソース電極１６１（Ｓ１）、ボディ電極１７１（Ｂ１）、第２ソース電極２３１（Ｓ２）、素子分離領域１３（Ｉ）は、それぞれ図６におけるＧ、Ｓ、Ｂ、Ｓ２、Ｉと同様に機能する。すなわち、これらの電極を用いたＬＤＭＯＳ５１、ＪＦＥＴ５２が領域Ｃにおいて形成される。
【００１３】
一方、パワーＬＤＭＯＳ５３においては、大電流を流すために、電流経路（ドレイン−ソース間）と垂直な幅を充分に広くする必要がある。このため、領域Ｃ以外のゲート電極２０（Ｇ３）、第１ソース電極１６１（Ｓ３）、ボディ電極１７１（Ｂ３）は、環状に大きく形成されており、これの電極を用いたパワーＬＤＭＯＳ５３が形成される。このパワーＬＤＭＯＳ５３においては、電流経路と垂直な幅が広くなり、大電流を流すことが可能となる。あるいは、図１０の構成においては、環状に大きく形成されたパワーＬＤＭＯＳ５３の一部を領域Ｃで分断し、この箇所においてもう一つのＬＤＭＯＳ５１とＪＦＥＴ５２（起動回路に用いられる素子）を形成している。
【００１４】
図１０の構成における各電極を、図７の構成と同様に円環形状にして形成することも可能である。しかしながら、図１０に示されるような、上下左右に計４つの直線部と４隅の円弧部を組み合わせた構成は、全体を略矩形形状とすることができ、これを配列して同時に多数形成することが容易となる。このため、図１０の構成は製造コストを低減するために特に有利である。
【００１５】
このように、パワーＭＯＳＦＥＴ（ＬＤＭＯＳ）とその起動回路とを同一半導体基板を用いて形成することができる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１０−１０９３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
図１０の構成においては、起動回路を構成するＬＤＭＯＳ５１とＪＦＥＴ５２は下側の直線部に形成され、パワーＬＤＭＯＳ５３は、上側と左右の３つの直線部と４箇所（４隅）の円弧部で構成される。ここで、円弧部においては、ドレイン−ソース間に流れる電流は一様とはならず、ドレイン側で特に電流経路が狭くなるために、その抵抗（オン抵抗）が高くなる。このため、図１０の構成においては、最も大電流が流れるパワーＬＤＭＯＳ５３のオン抵抗を低減することが困難であった。
【００１８】
すなわち、オン抵抗の低いＬＤＭＯＳと、その起動回路とを同一半導体基板を用いて形成することは困難であった。
【００１９】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１導電型の第１半導体層と、平面視における中央部がドレイン領域として機能し前記第１半導体層の上に形成された前記第１導電型と逆の第２導電型の第２半導体層と、平面視において前記ドレイン領域を中心とした外側において前記ドレイン領域を囲むように前記第２半導体層の表面側に形成された、前記第１導電型のボディ領域と、平面視において前記ボディ領域中で前記ドレイン領域の外側で、複数の直線部と前記直線部間を繋ぐ円弧部で構成された形状を具備し、前記ボディ領域の表面側に形成された前記第２導電型の第１ソース領域と、平面視において前記ボディ領域の外側において前記ボディ領域を囲み、かつ前記第１半導体層の表面から前記第１半導体層に達する深さまで形成された前記第１導電型の素子分離領域と、少なくとも前記第１ソース領域よりも前記ドレイン領域に近い側における前記ボディ領域の表面をゲート酸化膜を介して形成されたゲート電極と、を具備する半導体装置であって、前記ドレイン領域の周りにおける前記円弧部の少なくとも一つに対応した領域において、前記ゲート電極、前記ボディ領域は、前記円弧部と隣接する前記直線部に対応する領域の前記ゲート電極、前記ボディ領域とそれぞれ分離され、前記円弧部と隣接する前記直線部における前記ゲート電極、前記ボディ領域、前記第１ソース領域を用いて第１の素子が形成され、前記円弧部において分離された前記ゲート電極、前記ボディ領域、前記第１ソース領域を用いて第２の素子が形成されたことを特徴とする。
本発明の半導体装置において、前記第２の素子は前記第１の素子の起動用に用いられることを特徴とする。
本発明の半導体装置は、前記第１の素子と前記第２の素子において、前記ドレイン領域が共通に用いられることを特徴とする。
本発明の半導体装置は、前記ドレイン領域の周りにおける前記円弧部に対応した領域において、前記ドレイン領域の中心からみた前記ドレイン領域と前記第１ソース領域との間の間隔が、前記円弧部と隣接する２つの前記直線部に近い側で小さく、前記円弧部と隣接する２つの前記直線部の中間となる側で大きくなるように、前記第１ソース領域における円弧部の曲率が設定されたことを特徴とする。
【発明の効果】
【００２１】
本発明は以上のように構成されているので、オン抵抗の低いＬＤＭＯＳと、その起動回路とを同一半導体基板を用いて形成することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態に係る半導体装置の平面図である。
【図２】本発明の実施の形態に係る半導体装置において円弧部に形成されたＬＤＭＯＳのドレイン電圧−ドレイン電流特性を示す図である。
【図３】本発明の実施の形態に係る半導体装置の変形例の円弧部における構成を示す平面図である。
【図４】本発明の実施の形態に係る半導体装置の異なる２箇所における断面構造の一例を示す断面図である。
【図５】本発明の実施の形態に係る半導体装置の変形例の平面図である。
【図６】従来の半導体装置の一例において実現される回路図である。
【図７】従来の半導体装置の一例における半導体基板表面の不純物分布（ａ）、電極構成（ｂ）である。
【図８】従来の半導体装置の一例の断面図である。
【図９】従来の半導体装置の他の一例において実現される回路図である。
【図１０】従来の半導体装置の他の一例の平面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置においても、図９の構成の半導体装置と同様に、図８の回路が形成される。すなわち、大きなパワーＬＤＭＯＳの中に、起動用の小さなＬＤＭＯＳとＪＦＥＴが組み込まれた構成を具備する。
【００２４】
図１は、この半導体装置における電極構成を示す平面図である。この半導体装置においても、図９の構造と同様に、共通のドレイン電極１４１（Ｄ）が用いられ、ゲート電極２０（Ｇ１）、第１ソース電極１６１（Ｓ１）、ボディ電極１７１（Ｂ１）、第２ソース電極２３１（Ｓ２）、素子分離領域１３（Ｉ）を用いたＬＤＭＯＳ５１（第２の素子）、ＪＦＥＴ５２が領域Ａにおいて形成される。一方、領域Ａ以外において、ゲート電極２０（Ｇ３）、第１ソース電極１６１（Ｓ３）、ボディ電極１７１（Ｂ３）、素子分離領域１３（Ｉ）を用いてパワーＬＤＭＯＳ５３（第１の素子）が形成される。
【００２５】
ここで、ゲート電極２０、第１ソース電極１６１、ボディ電極１７１のそれぞれは、上下左右の４つの直線部と、４隅の円弧部で構成される。ＬＤＭＯＳ５１とＪＦＥＴ５２が設けられる領域Ａは、図１における右下隅の円弧部に設けられている。一方、パワーＬＤＭＯＳ５３は、上下左右の４つの直線部と３つの円弧部で形成される。パワーＬＤＭＯＳ５３を構成するゲート電極２０、第１ソース電極１６１、ボディ電極１７１は、点線で囲まれた領域Ａで分断されている。
【００２６】
図１０の構造と同様に、ドレイン電極１４１、第１ソース電極１６１、ボディ電極１７１が接続されるドレイン引出領域１４、第１ソース領域１６、ボディ引出領域１７は、これらと同じ平面形状を具備する。すなわち、図１におけるドレイン電極１４１（Ｄ）、第１ソース電極１６１（Ｓ１、Ｓ３）、ボディ電極１７１（Ｂ１、Ｂ３）の形状は、ドレイン引出領域１４、第１ソース領域１６、ボディ引出領域１７の形状を示している。この際、第１ソース電極１６１、ボディ電極１７１が領域Ａで分断されていることに対応し、ボディ領域１５も領域Ａで分断されている。
【００２７】
この構成においては、オン抵抗が高くなる右下隅の円弧部において、パワーＬＤＭＯＳ５３の代わりに起動用のＬＤＭＯＳ５１を形成することで、オン抵抗が低いことが要求されるパワーＬＤＭＯＳ５３におけるオン抵抗の増大を小さくすることができる。このＬＤＭＯＳ５１にはパワーＬＤＭＯＳ５３と比べて小さな電流しか流されないために、オン抵抗が大きくとも問題はない。すなわち、図１の構成においては、オン抵抗が高くなる箇所に小さな電流で駆動されるＬＤＭＯＳ５１を形成し、代わりに、大電流で駆動されるパワーＬＤＭＯＳ５３のオン抵抗を低くしている。
【００２８】
ただし、オン抵抗が上昇するのとは逆に、図１の構成におけるＬＤＭＯＳ５１においては、電界が緩和されるために、高い耐圧が得られる。図２は、ＬＤＭＯＳ５１におけるドレイン電圧−ドレイン電流の測定結果を、図１の構造（円弧複合型）と図１０の構造（直線複合型）で比較した結果である。このように、図１の構造においては、ＬＤＭＯＳ５１において、より高い耐圧が得られる。図１の構成においては、要求される特性に応じ、ＬＤＭＯＳを直線部、円弧部のいずれかに設けることができる。
【００２９】
また、図１におけるゲート（Ｇ１、Ｇ３）、ソース（Ｓ１、Ｓ３）、ボディ（Ｂ１、Ｂ３）は、直線部と円弧部を用いて環状に形成されているが、その全体的な形状、例えばこれらの間隔や円弧部の曲率は、主にパワーＬＤＭＯＳ５３の特性を考慮して定められる。ただし、領域Ａ内におけるこれらの形状はＬＤＭＯＳ５１、ＪＦＥＴ５２の特性のみを考慮して定めることができる。
【００３０】
ＬＤＭＯＳ５１におけるドレイン・ソース間耐圧は、ドレイン（Ｄ）−ソース（Ｓ１）間の距離に依存する。図１の構造においては、円弧部の曲率のみを制御することによって、この距離を制御することができる。図３は、この形態の一例を示す図である。
【００３１】
図３（ａ）においては、円弧部におけるＳ１の曲率中心とＤの曲率中心が略同一とされ、外側にあるＳ１の曲率半径が曲率中心からの距離に応じて大きくされている。これによって、図示されるようにＬ１（上側の直線部と隣接する側におけるドレイン−ソース間距離）、Ｌ２（隣接する２つの直線部の中間におけるドレイン−ソース間距離）、Ｌ３（左側の直線部と隣接する側におけるドレイン−ソース間距離）を定義すると、Ｌ１＝Ｌ２＝Ｌ３とすることができる。
【００３２】
これに対して、図３（ｂ）においては、外側にあるＳ１の曲率半径を図３（ａ）よりも小さくしている。これによって、Ｌ２＞Ｌ１、Ｌ３とすることができる。これにより、実質的にドレイン−ソース間距離を広げ、ＬＤＭＯＳ５１の耐圧を上げる、あるいはＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）耐量を大きくすることができる。この調整を、不純物濃度等の制御ではなく、この半導体装置を製造する際のマスクパターンで行うことができる。また、図３（ｂ）に示されるように、Ｓ１の曲率半径を小さくすることに応じ、その外側のＢ１、Ｓ２の曲率半径も小さくすることによって、角の部分でＳ１、Ｂ１、Ｓ２が全体的に外側（図３（ｂ）における右下側）に移動するが、この場合においても、素子分離領域１３（Ｉ）の外径を大きくする必要はない。このため、チップ全体を大きくすることなく、ＬＤＭＯＳ５１のドレイン−ソース間距離を広げることができる。
【００３３】
なお、上記のＬ１、Ｌ２、Ｌ３は、図３においては簡略化して示されているが、より正確には、これらは、ドレイン領域の中心からみたドレイン領域と第１ソース領域１６までの距離とすることができる。すなわち、円弧部における第１ソース領域１６の曲率半径を小さくすることにより、この距離を、円弧部と隣接する２つの直線部に近い側で小さく、円弧部と隣接する２つの直線部の中間となる側で大きくなるよう設定することができる。これによって、ＬＤＭＯＳの耐圧を大きくすることができる。
【００３４】
また、領域Ａにおいて形成されるＬＤＭＯＳ５１と、その他の領域において形成されるパワーＬＤＭＯＳ５３において、上記のオン抵抗や耐圧以外の特性を各々で適宜設定することもできる。例えば、閾値電圧を各々で変え、パワーＬＤＭＯＳ５３はノーマリーオフ型、起動用のＬＤＭＯＳ５１はノーマリーオン型とすることもできる。
【００３５】
図４は、こうした場合における半導体装置の断面構造を示す。ここで、図４（ａ）は、図１におけるＥ−Ｅ断面（パワーＬＤＭＯＳ５３に対応）、図４（ｂ）はＦ−Ｆ断面（ＬＤＭＯＳ５１に対応）をそれぞれ示し、どちらも、ドレイン引出領域１４からゲート電極２０、ボディ領域１５までにかけての構造を示している。
【００３６】
パワーＬＤＭＯＳ５３におけるこの構造（図４（ａ））は、図８におけるドレイン引出領域１４からゲート電極２０、ボディ領域１５までにかけての構造と同様である。これによって、パワーＬＤＭＯＳ５３は、ノーマリーオフ型として動作する。
【００３７】
一方、起動用のＬＤＭＯＳ５１におけるこの構造（図４（ｂ））においては、図４（ａ）の構造に加えて、ゲート電極２０下のチャネルが形成される領域に薄く形成されたｎ型のチャネルｎ層２１が形成されている。これによって、パワーＬＤＭＯＳ５３をノーマリーオフ型としながら、ＬＤＭＯＳ５１をノーマリーオン型とすることができる。チャネルｎ層２１は、局所的にイオン注入を行うことによって形成することができる。逆に、チャネルが形成される領域の表面のアクセプタ濃度をボディ領域１５よりも高くして閾値電圧を高くすることも可能である。このように、イオン注入による局所的なドーピングによって、ＬＤＭＯＳ５１の閾値電圧をパワーＬＤＭＯＳ５３と独立に設定することができる。
【００３８】
また、直線部と円弧部とを組み合わせた上記の構成は、例えば特許文献２の図２２、２３等に記載されるように、図１よりもより複雑な構造とすることが可能である。これによって、パワーＬＤＭＯＳ５３の電流駆動能力をより高くすることもできる。図５は、こうした構成におけるゲート電極２０、第１ソース電極１６１、ボディ電極１７１の平面形状の一例を示す。この構造では、図９におけるＪＦＥＴ５２は形成されていない。
【００３９】
図１の構成においては、４つの直線部と４つの円弧部が形成された単純な形状であったのに対し、ここでは、七つの直線部と七つの円弧部が形成されており、このうちの一つの円弧部（右下）が、他の領域と分離されている。これによって、この円弧部にはＬＤＭＯＳ５１が形成され、他の部分全てでパワーＬＤＭＯＳ５３が形成される。この構成においては、パワーＬＤＭＯＳ５３における電流経路の実質的幅を特に広くすることができるため、パワーＬＤＭＯＳ５３の電流駆動能力を特に高くすることができる。一方、ＬＤＭＯＳ５１の耐圧が高くなる点については、図１の構成と同様である。他の円弧部にもＬＤＭＯＳ５１と同等の特性のＬＤＭＯＳを形成することも可能である。また、図４と同様の構成を用いて、ＬＤＭＯＳ５１とパワーＬＤＭＯＳ５３の閾値電圧を独立に設定することができることも明らかである。
【００４０】
なお、上記の例においては、円弧部において、ゲート、ボディ領域、ソースに関わる構造が一様に円弧形状であり、これらの間隔が一様であるものとしたが、必ずしもこれらが一様である必要はない。この場合においては、第１ソース領域１６の形状を基準とし、ドレイン領域の中心からみて第１ソース領域１６が円弧形状である角度領域を、この円弧形状に対応した領域と考え、上記の構成を定義することができる。ただし、電界、電流集中を抑制するために、円弧部においては、ゲート、ボディ領域、ソースに関わる構造が一様に円弧形状であることが最も好ましい。
【００４１】
上記の半導体装置においては、単一の半導体基板上に図９の回路（ＬＤＭＯＳ５１、ＪＦＥＴ５２、パワーＬＤＭＯＳ５３）等が形成された。しかしながら、特許文献１に記載の技術と同様に、これに他の素子（例えば他のＬＤＭＯＳやＪＦＥＴ）を更に組み込むことも可能である。特に、他のＬＤＭＯＳに要求されるオン抵抗がパワーＬＤＭＯＳと比べて高い場合には、上記の領域Ａと同様に、このＬＤＭＯＳ、ＪＦＥＴを図１における左上隅、右上隅、左下隅のいずれかに設けることができる。また、直線部に他のＬＤＭＯＳを設けてもよい。
【００４２】
なお、上記の構成において、導電型（ｐ型、ｎ型）を逆転させた場合であっても、同様の構成により、同様の効果を奏することは明らかである。
【符号の説明】
【００４３】
１１  ｐ型半導体基板（第１半導体層）
１２  エピタキシャル層（第２半導体層）
１３  素子分離領域
１４  ドレイン引出領域（ドレイン領域）
１５  ボディ領域
１６  第１ソース領域
１７  ボディ引出領域
１８  フィールド酸化膜
１９  ゲート酸化膜
２０  ゲート電極
２１  チャネルｎ層
２３  第２ソース引出領域（第２ソース領域）
５１  ＬＤＭＯＳ
５２  ＪＦＥＴ
５３  パワーＬＤＭＯＳ
１４１  ドレイン電極
１６１  第１ソース電極
１７１  ボディ電極
２１１  絶縁膜
２３１  第２ソース引出電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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