(57)【要約】      （修正有）【課題】計測対象物の三次元形状計測において、計測に要する時間の短縮、撮像装置で取得した画像から三次元データを計算する際のデータ量の縮小化を図ることの可能な三次元計測装置に用いる固体撮像装置を提供する。【解決手段】シート光を計測対象物に照射し、ＭＯＳ型固体撮像装置によりその画像を取得する際に、シート光が照射されている三次元情報を含む画素と含まない画素を判定するための行出力回路と行出力するための効果的な画素回路を構成し、行出力回路で三次元情報を含まないと判定された行については読み出しをスキップし、三次元情報を含む行のみを読み出す。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板上に、行列上に画素を配列し、前記画素に、光を信号電荷に変換して蓄積するフォトダイオードと、前記フォトダイオードに蓄積された電荷を電圧変換する第一の増幅トランジスタが配置され、
前記画素の列ごとに、前記画素からの信号を受ける列信号出力線を具備し、
前記画素の行ごとに、前記画素からの信号を受ける行信号出力線を具備し、
前記列信号出力線で出力する前に、前記画素の信号を前記行信号出力線で出力し、前記半導体基板上に配置された行信号判定回路で読み出し行と非読み出し行を判定し、前記列信号出力線で出力する際に、非読み出し行を読み出さないことを特徴とする固体撮像装置。
【請求項２】
非読み出し行を判定するために必要な期間が、読み出し行を判定するために必要な期間と前記列信号出力線で出力される読み出し行の画素信号を読み出すために必要な期間との合算期間の１／３００より短いことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記行信号判定回路で、読み出し行と判定された行番号を外部へ出力するための手段を設けていることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記画素に、前記第一の増幅トランジスタのソースが前記列信号出力線に接続され、第二の増幅トランジスタのドレインが前記行信号出力線に接続され、前記第一の増幅トランジスタのゲートと前記第二の増幅トランジスタのゲートが接続されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記第二の増幅トランジスタがＰＭＯＳで形成されていることを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記画素に、前記第一の増幅トランジスタのソースが前記列信号出力線に接続され、第三の増幅トランジスタのソースが前記行信号出力線に接続され、前記第一の増幅トランジスタのゲートと前記第三の増幅トランジスタのゲートはインバーターを介して接続されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項７】
前記第三の増幅トランジスタがＮＭＯＳで形成されていることを特徴とする請求項６に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に三次元形状計測に使用される固体撮像装置に関する。          
【背景技術】
【０００２】
従来の固体撮像装置としては、各撮像画素毎に光電変換用のフォトダイオードと、このフォトダイオードに蓄積した光電子の転送、選択、増幅、リセットを行う各種ＭＯＳトランジスタを設けたＭＯＳ型固体撮像装置（以下、ＣＭＯＳイメージセンサ）が提案されている。
【０００３】
図１は、ＣＭＯＳイメージセンサにおける従来の画素部の構成例を示す回路図、図２は、ＣＭＯＳイメージセンサにおける従来の駆動回路構成例を示す概念図、図３は、図１に示す画素部の動作例を示すタイミングチャートである。
この図１は、フォトダイオード１に蓄積した光電子を垂直信号線２に出力するまでの構成を示している。
【０００４】
そして、図１のように、フォトダイオード１の周辺には、４つのＭＯＳトランジスタ３、４、５、６が設けられている。
フォトダイオード１側から、まず、転送トランジスタ３、リセットトランジスタ４、増幅トランジスタ５、選択トランジスタ６が設けられ、リセットトランジスタ４および増幅トランジスタ５のドレイン側には駆動電源（以下、ＶＤＤ）、リセットトランジスタ４のソースと転送トランジスタ３のドレインおよび増幅トランジスタ５のゲートは接続され、それらの間にはフローティングディフュージョン部（以下、ＦＤ）７が設けられている。
【０００５】
転送トランジスタ３のゲートには行方向の各々の画素の転送トランジスタ３を接続する転送トランジスタ配線８より転送パルスが入力され、リセットトランジスタ４のゲートには行方向の各々の画素のリセットトランジスタ４を接続するリセットトランジスタ配線９よりリセットパルスが入力され、選択トランジスタ６のゲートには行方向の各々の画素の選択トランジスタ６を接続する選択トランジスタ配線１０より選択パルスが入力されている。
このような構成において、選択トランジスタ６をＯＮすると、増幅トランジスタ５と撮像部外の定電流源がソースフォロアを組むので、垂直信号線２の電位は、増幅トランジスタ５のゲート電圧すなわちＦＤ部７の電位に追従した値となる。この値が画素の出力となる。
【０００６】
次に、図３に基づいて従来の画素部における駆動方法について説明する。
まず、図３の横軸に示す「ｔ１０」のタイミングでは、ＰＤ１に光電子を蓄積する。
次に、「ｔ１１」のタイミングで選択トランジスタ配線１０を介してｊ行目の選択トランジスタパルスＳＥＬｊを入力し、選択トランジスタ６をＯＮする。
そして、「ｔ１２」のタイミングでリセットトランジスタ４にリセットトランジスタ配線９を介してj行目のリセットパルスＲＸｊを入力し、ＦＤ部７をリセットする。
この後、「ｔ１３」に示す期間で、垂直信号線２の電位（リセット信号）を後段の図２に示す列出力回路１１で取り込む。
そして、「ｔ１４」のタイミングで転送トランジスタ３に転送トランジスタ配線８を介してｊ行目の転送パルスＴＸｊを入力し、ＰＤ１からＦＤ部７に光電子を転送する。
【０００７】
この後、「ｔ１５」の期間で、再び垂直信号線１２の電位（光信号）を後段の列出力回路１１で取り込む
ここで、列出力回路１１は、引き続いて取り込まれた２つの電圧を保持する回路であり、上記動作の場合は、上述したリセット信号の値と光信号の値を保持する。
上記動作により、ｊ行目のリセット信号と光信号は列出力回路１１に保持され、次に、「ｔ１６」の期間で、列出力回路１１に保持されたｊ行目の各列のおのおのの信号は、順次画像信号として外部に出力される。
「ｔ１７」の期間は、ｊ＋１行目の駆動に関わる期間であり、ｊ行目と同様である。
【０００８】
各画素１２の信号出力のための、リセットトランジスタパルスＲＸ、転送トランジスタパルスＴＸ、選択トランジスタパルスＳＥＬは、図２で示すタイミング発生回路１３で生成され、行選択回路１４を介して、各画素１２の駆動を行う。
【０００９】
上述のようなＣＭＯＳイメージセンサを用いた三次元形状測定が、例えば特許第４８０３５６８号で報告されている。図４、図５に光切断法による三次元形状計測の測定環境を示す。パターン光光源１６からシート状の光１８(シート光)を測定物体１５に対して照射し、シート光１８は測定物体１５の三次元形状に応じてゆがむ。そのゆがみを上述のようなＣＭＯＳイメージセンサを搭載した撮像装置１７でシート光照射画像を取得し、計算機等で三角測量の原理より測定物体１５の三次元形状を求める。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第４４３４５３０号
【特許文献２】特許第４８０３５６８号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述のように、光切断法では、対象物体をシート光が走査する過程において、シート光が対象物体上を複数回照射し、それらの画像を複数枚取得し、それらの歪み量から対象物体の全体像である三次元形状を求める必要がある。
【００１２】
このように、対象物体について複数回撮像する必要があることから、計測の迅速化のためには、各回の撮像に要する時間(１つの画像を得るたの時間)が短い方が望ましい。
【００１３】
上述したことを鑑み、本発明は、三次元形状測定を迅速に行うことのできる三次元形状測定に用いる固体撮像装置を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、半導体基板上に、行列上に画素を配列し、前記画素に、光を信号電荷に変換して蓄積するフォトダイオードと、前記フォトダイオードに蓄積された電荷を電圧変換する第一の増幅トランジスタが配置され、前記画素の列ごとに、前記画素からの信号を受ける列信号出力線を具備し、前記画素の行ごとに、前記画素からの信号を受ける行信号出力線を具備し、前記列信号出力線で出力する前に、前記画素の信号を前記行信号出力線で出力し、前記半導体基板上に配置された行信号判定回路で読み出し行と非読み出し行を判定し、非読み出し行を読み出さないことを特徴とする。
【発明の効果】
【００１５】
本発明の固体撮像装置を用いた三次元形状計測装置によれば、測定物体の三次元情報を迅速に取得することができる。
【図面の簡単な説明】
【００１６】
【図１】従来の画素部の構成例
【図２】従来の駆動回路構成例
【図３】従来の画素部の駆動方法を示すタイミングチャート
【図４】測定環境説明図
【図５】測定対象説明図
【図６】撮像装置概要説明図
【図７】本発明における第一の実施形態のＣＭＯＳイメージセンサ構成図
【図８】本発明における第一の実施形態の画素部の構成図
【図９】本発明における第一の実施形態のタイミングチャート
【図１０】本発明における第一の実施形態の三次元情報保持行のタイミングチャート
【図１１】本発明における第一の実施形態の列出力回路構成図
【図１２】本発明における第二の実施形態の画素部の構成図
【図１３】本発明における第三の実施形態のＣＭＯＳイメージセンサ構成図
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態を図面に基づいて説明する。
【実施例】
【００１８】
図４は、本発明のＣＭＯＳイメージセンサを用いた三次元形状計測の測定環境説明図であり、図５は、測定対象説明図である。測定環境は従来技術と同様で、パターン光光源１６からシート状の光１８(シート光)を測定物体１５に対して照射し、シート光１８は測定物体１５の三次元形状に応じてゆがむ。そのゆがみを上述のようなＣＭＯＳイメージセンサを搭載した撮像装置１７でシート光照射画像を取得し、計算機等で三角測量の原理より測定物体１５の三次元形状を求める。本発明のＣＭＯＳイメージセンサは、撮像装置１７に搭載されている。
【００１９】
図６は、図４、図５に示す撮像装置７の撮像装置概要説明図である。いわゆるカメラシステムと呼ばれる撮像装置であり、撮像装置には、測定物体からの反射光をＣＭＯＳイメージセンサ２０へ集光させるためのレンズ１９が搭載される。ＣＭＯＳイメージセンサ２０で光電変換された電圧信号は、ＣＭＯＳイメージセンサから外部へ出力され、出力方式に応じて電圧信号を受ける側で調整する必要があるが、ここではＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）２１で自由度の高い集積回路を示したが、カメラシステム専用に開発されたＤＳＰ（Ｄｉｇｉｔａｌ
Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ）等でも代用できる。このＦＰＧＡ２１ではＣＭＯＳイメージセンサの駆動設定の信号を送ることも可能である。次に、ＣＭＯＳイメージセンサ２０で取得した三次元情報を含む画像を撮像装置１７の外部の三次元計算処理機へ送るために、ＦＰＧＡ２１と三次元計算処理機２３の入出力信号の整合性をとるための入出力インターフェース２２が撮像装置１７に搭載されている。三次元計算処理機２３で計算された三次元情報はパソコンのモニタ２４等で表示する。なお、図６は、本発明の撮像装置構成の一例である。
【００２０】
図７に、本発明による第一の実施形態のＣＭＯＳイメージセンサ構成図を示す。このＣＭＯＳイメージセンサ構成図は、図６に示すＣＭＯＳイメージセンサ２０の構成図を示している。図７において、図６と同様、各画素１２のリセット信号と光信号は列出力回路１１に読み出され、各画素１２の信号出力のための、リセットトランジスタパルスＲＸ、転送トランジスタパルスＴＸ、選択トランジスタパルスＳＥＬは、図７で示すタイミング発生回路１３で生成され、行選択回路１４を介して、各画素１２の駆動を行う。  
【００２１】
図７において、図６と異なる個所は、従来は列方向にのみの信号出力であるが、本発明では、行方向への出力構成を設けている点、行出力回路の信号を判定するための判定回路を設けている点、判定結果を出力するための出力線を設けている点である。それぞれの構成については、駆動方法に沿って説明する。
【００２２】
図５の測定対象を撮影すると、シート光１８が測定物体１５に応じて、図７の各画素１２に入射される。シート光１８が入射された三次元情報画素２５は、２次元状に配置された画素１２のうち、一部の画素にとどまり、三次元形状測定に必要な情報は三次元情報画素２５のみである。本発明の特徴は、三次元形状に必要な情報を保持する三次元情報画素２５を選択的に読み出すことで、ＣＭＯＳイメージセンサの駆動速度の大幅な向上と、計算処理に必要なデータが大幅な減少による計算機への処理負荷の大幅な低減である。
【００２３】
２次元状に配置された画素１２の全画素の情報を行出力回路２６に一斉に読み出し、三次元情報画素２５を含む行と含まない行を選択的に判定する手段として、各画素１２から行出力回路２６へ信号を出力するための水平信号線２７、三次元情報画素２５を含む行と含まない行を判定する判定回路２８、画素駆動のタイミングにあわせて各行の判定を順次判定するために各行には判定スイッチ（ＲＪ）２９が設けられ、タイミング発生回路から選択された行は判定スイッチ２９をＯＮし、行信号は判定回路２８へ伝わり判定される。三次元情報画素２５を含む行は従来技術と同手段により列出力回路１１を介して信号を出力し、含まない画素はスキップされる。このとき、どの行が出力されたかを三次元計算処理機２３に伝えるための選択行番号出力線３０が設けられる。本発明に関わる構成、駆動について、詳細に説明する。
【００２４】
図８に、本発明における第一の実施形態に関わる画素構成図を示す。図７の画素１２および三次元情報画素２５は共に同じ回路構成を保有し、それらの画素構成図が図８である。図８は、図１の従来の画素部構成例同様に、フォトダイオード１に蓄積した光電子を垂直信号線２および水平信号線２７に出力するまでの構成を示している。
【００２５】
フォトダイオード１の周辺には、５つのＭＯＳトランジスタ３、４、５、６、３１が設けられている。フォトダイオード１側から、まず、転送トランジスタ３、リセットトランジスタ４、増幅トランジスタ５、選択トランジスタ６、行出力用増幅トランジスタ３１が設けられ、リセットトランジスタ４および増幅トランジスタ５のドレイン側にはＶＤＤ、リセットトランジスタ４のソースと転送トランジスタ３のドレイン、増幅トランジスタ５のゲートおよび行出力用ＰＭＯＳ増幅トランジスタ３１のゲートは接続され、それらの間にはＦＤ７が設けられている。
【００２６】
転送トランジスタ３のゲートには行方向の各々の画素の転送トランジスタ３を接続する転送トランジスタ配線８より転送パルスが入力され、リセットトランジスタ４のゲートには行方向の各々の画素のリセットトランジスタ４を接続するリセットトランジスタ配線９よりリセットパルスが入力され、選択トランジスタ６のゲートには行方向の各々の画素の選択トランジスタ６を接続する選択トランジスタ配線１０より選択パルスが入力されている。
このような構成において、選択トランジスタ６をＯＮすると、増幅トランジスタ５と撮像部外の定電流源がソースフォロアを組むので、垂直信号線２の電位は、増幅トランジスタ５のゲート電圧すなわちＦＤ部７の電位に追従した値となる。この値が画素の出力となる。
【００２７】
図１の従来の画素部の構成例との違いは、行出力用の行出力用ＰＭＯＳ増幅トランジスタ３１と水平信号線２７が設けられていることである。このとき、この行出力用ＰＭＯＳ増幅トランジスタ３１がＰＭＯＳで構成されていることにより、三次元情報画素２５の出力レベルは三次元情報を保持しない画素１２よりもＨｉｇｈレベルになることが特徴である。
【００２８】
ＦＤ部７は、リセットトランジスタ４でリセットされると、Ｈｉｇｈレベルにリセットされ、フォトダイオード１に蓄積された電荷を転送トランジスタ３でＦＤへ転送されると光信号に応じて、ＦＤ７のレベルはＨｉｇｈからＬｏｗへ変位する。つまり、光信号をもつ画素のＦＤ７のレベルは、光信号をもたない画素のＦＤ７のレベルより低くなる。ＮＭＯＳ構成の増幅トランジスタ５のソースは列出力回路１１とソースフォロア接続されており、信号出力線２の電位は、増幅トランジスタ５のゲートに接続されているＦＤ７の電位に応じて変化し、ＦＤ７の電位が高いと信号出力線２の電位は高くなり、電位が低いと信号出力線２の電位は低くなる。したがって、光信号をもつ画素の出力レベルは、光信号を持たない画素の出力レベルより低くなる。
【００２９】
水平信号線２７には行方向に、画素１２の行出力用ＰＭＯＳ増幅トランジスタ３１のソースが複数接続されている。シート光１８が入射されている三次元情報画素２５の情報を得るためには、シート光１８が入射されていない通常画素１２よりも、三次元情報画素２５からの出力レベルを高くする必要がある。ＮＭＯＳの増幅トランジスタを行出力用の増幅トランジスタに採用した場合、前述のとおり、三次元情報画素２５の出力レベルがシート光１８の入射されていない通常画素１２よりも出力レベルが低くなってしまうため、本発明の第一の実施形態では行出力用増幅トランジスタにはＰＭＯＳを採用している。ＰＭＯＳトランジスタのソースフォロアは、ゲート電圧が高いとソース出力が低くなるという、すでに説明したＮＭＯＳソースフォロアとは逆特性となる。
【００３０】
図９で本発明における第一の実施形態のタイミングチャートを説明する。まず、図９の横軸に示す「ｔ２０」のタイミングで、全画素のリセットトランジスタ４にリセットトランジスタ配線９を介してリセットパルスＲＸａｌｌを入力し、ＦＤ７をリセットする。「ｔ２１」のタイミングで全画素の転送トランジスタ３に転送トランジスタ配線８を介して転送パルスＴＸａｌｌを入力し、全画素のＰＤ１から全画素のＦＤ７に光電子を転送する。この動作により、全画素のＦＤ部には光信号に応じた電位が保持される。
【００３１】
図７には、画素配列として、行方向にはｉ列からｉ＋６列と、列方向にはｊ行からｊ＋６行を示しているが、２次元状に配列された多数の画素のうちの一部を意味している。また、シート光１８が入射されている三次元情報画素２５は、ｉ＋２行〜ｉ＋４行に存在し、その他のｉ行、ｉ＋１行、ｉ＋５行、ｉ＋６行には三次元情報画素２５は存在しない。図９の「ｔ２１」のタイミングで全画素のＦＤ７に光信号に応じた電位が保持され、行出力用ＰＭＯＳ増幅トランジスタ３１および水平信号線２７を介して、各行の信号が行出力回路２６に伝達する。前述したとおり、三次元情報画素２５が存在する行の信号レベルは高く、存在しない行の信号レベルは低くなる。続いて、三次元情報画素２５を存在する行を判定する判定期間へ移行する。
【００３２】
「ｔ２２」のタイミングでは、ｊ行目の判定を行う。タイミング発生回路１３からｊ行目の判定スイッチＲＪｊのスイッチＯＮする信号が送られ、行出力回路２６に伝達されているｊ行目の行出力レベルは判定回路２８へ伝達し、三次元情報画素２５を含むか判定される。図７で示す通り、ここではｊ行目に三次元情報画素を含まないため、ｊ行目には三次元情報画素を含まないと判定され、次の行の判定へうつる。「ｔ２３」のタイミングでは、ｊ＋１行目の判定を行われ、ｊ行目同様三次元情報画素を含まないので、次の行の判定へうつる。「ｔ２４」のタイミングでは、ｊ＋２行目の判定を行われ、図７に示す通り、ｊ＋２行目には三次元情報画素２５を含んでおり、ｊ＋２行目の読み出し動作へ移る。「ｔ＋２４」からｊ＋３行目の判定タイミング「ｔ２５」の駆動詳細については、図１０の本発明における第一の実施形態の三次元情報保持行のタイミングチャートで詳細説明する。
【００３３】
図１０内に示す「ｔ２４」のｊ行目の判定タイミングは、図９の「ｔ２４」と同タイミングを意味する。ｊ＋２行目に三次元情報画素２５を含むと判定された後、ｊ＋２行目の画素信号を列出力回路１１へ読み出す作業において、まず、「ｔ３０」のタイミングで読み出す行、ここではｊ＋２行目の選択トランジスタ６に選択トランジスタ配線１０を介して選択パルスＳＥＬｊ＋２を入力する。このとき、すでにＦＤ７には「ｔ２１」のタイミングでフォトダイオード１の光信号はＦＤ７へ転送されており、垂直信号線２に光信号に応じた各画素の出力レベル伝わり、その出力レベルは列出力回路１１へ伝わる。
【００３４】
列出力回路１１の構成の一例については、図１１の本発明における第一の実施形態の列出力回路構成図を用いて説明する。画素１２からは２つの出力線がでており、行出力回路２６へつながる水平信号線２７と列出力回路１１につながる垂直信号線２であることは前述のとおりである。列出力回路１１には各列に光信号とリセット信号を保持するための光信号保持容量３２とリセット信号保持容量３３が配置されている。それらの容量はスイッチを介して垂直信号線２と接続されており、それぞれのスイッチはＳＨＳ（Ｓａｍｐｌｅ  Ｈｏｌｄ  Ｓｉｇｎａｌ）スイッチ３４とＳＨＲ（Ｓａｍｐｌｅ  Ｈｏｌｄ  Ｒｅｓｅｔ）スイッチ３５であり、それらのスイッチをＯＮすることで出力信号線２の信号レベルをそれぞれの保持容量に信号電位を保持する。保持された信号電位は、列選択スイッチ３６をＯＮすることで外部に出力され、列選択スイッチ３６と容量との間には、電流源３７、列回路内増幅トランジスタ３８で構成された信号増幅用のソースフォロア接続がなされている。
【００３５】
図１０の「ｔ３０」のタイミングで選択された行は、「ｔ３１」のタイミングで光信号に応じた各画素の出力レベルはＳＨＳスイッチ３４をＯＮすることで光信号保持容量３２に伝達され、次に「ｔ３２」のタイミングで、リセットトランジスタ４にリセットパルスＲＸｊ＋２を入力することにより、ＦＤ７に蓄積されている光信号に応じた電荷はリセットされ、「ｔ３３」のタイミングでリセット信号に応じた各画素の出力レベルはＳＨＲスイッチ３５をＯＮすることでリセット信号保持容量３３に伝達される。これらの動作により、ｊ＋２行の各画素の光信号とリセット信号は、列出力回路１１に伝達される。
【００３６】
列出力回路１１に保持された光信号、リセット信号は、順次列選択スイッチ３６をＯＮすることにより、各列の信号は順次外部に出力される。たとえば、「ｔ３４」のタイミングでｉ列の光信号に応じた光信号保持容量３２−１の信号を列選択スイッチ(ＨｄｅｃＳｉ)３６−１をＯＮし外部へ出力し、「ｔ３５」のタイミングでｉ列のリセット信号に応じたリセット信号保持容量３３−１の信号を列選択スイッチ(ＨｄｅｃＲｉ)３６−２をＯＮし外部へ出力し、「ｔ３６」のタイミングでｉ＋１列の光信号に応じた光信号保持容量３２−２の信号を列選択スイッチ(ＨｄｅｃＳｉ＋１)３６−３をＯＮし外部へ出力し、「ｔ３７」のタイミングでｉ＋１列のリセット信号に応じたリセット信号保持容量３３−２の信号を列選択スイッチ(ＨｄｅｃＲｉ＋１)３６−３をＯＮし外部へ出力する。これらの駆動を各列に対して行うことで、ｊ＋２行目の全画素の光信号とリセット信号は外部へ出力され、次の「ｔ２５」のタイミングのｊ＋３行の行判定へと進んでいき、上述と同様の駆動を、ｊ＋４行に対しては「ｔ２６」のタイミングで、ｊ＋５行に対しては「ｔ２７」のタイミングで、ｊ＋６行に対しては「ｔ２８」のタイミングで行う。各画素での電位ばらつきをキャンセルするために、外部回路もしくはＣＭＯＳイメージセンサ内に設けられた回路にて光信号とリセット信号の差分を求める。
【００３７】
全画素を読み出す従来技術に比べて、三次元情報画素２５を含む行のみを選択的に読み出すことで読み出し時間の高速化が行えることと、三次元計算に使用するデータ量を少なくできることが本発明の効果である。
三次元情報画素２５を含む読み出された行が何行目であるかを三次元計算処理機２３に伝えるために、図７のタイミング発生回路１３から外部へ行番号を伝えるための、選択行番号出力線３０が設けられている。
【００３８】
本発明の効果である高速化について一例を説明する。たとえば、２４ＭＨｚのクロックでパルスを発生すれば、１パルスで判定される行判定期間、たとえば「ｔ２２」と「ｔ２３」の期間は、４１ｎｓｅｃ（＝１ｓｅｃ／２４Ｍ）となり、三次元情報画素２５を含まない行は４１ｎｓｅｃで判定を終え、次の行判定へ移行する。三次元情報画素２５を含む行の読み出し期間、たとえば「ｔ２４」と「ｔ２５」の期間では、リセットパルスＲＸ、ＳＨＳスイッチパルス、ＳＨＲスイッチパルス、行選択パルスＳＥＬおよび列選択スイッチパルスＨｄｅｃが含まれるが、「ｔ３８」から「ｔ３９」のリセットパルスＲＸ、ＳＨＳスイッチパルス、ＳＨＲスイッチパルス、行選択パルスＳＥＬの駆動は、各画素への駆動となり、通常数千ｎｓｅｃ（数μｓｅｃ）必要である。ここでは、「ｔ３８」から「ｔ３９」の期間は４０００ｎｓｅｃとする。次に「ｔ３９」から「ｔ２５」の期間は各列の列選択スイッチ３６へのパルスであるが、これは列出力回路内であり行判定期間同様、２４ＭＨｚの１パルスで駆動することが可能である。パルスの数は画素配置の列数に依存し、例えば１００ｘ１００の画素配置の場合、ＨｄｅｃＳのパルス１００パルスとＨｄｅｃＲのパルス１００パルス合わせて、２００パルスの期間が必要で、８２００ｎｓｅｃ（＝４１ｎｓｅｃ×２００パルス）となる。「ｔ３８」から「ｔ３９」の画素駆動時間４０００ｎｓｅｃと「ｔ３９」から「ｔ２５」の出力期間８２００ｎｓｅｃを合わせた、１２２００ｎｓｅｃの期間が、三次元情報画素２５を含む行の読み出し期間となる。
つまり、本実施形態の構成によれば、三次元情報画素を含まない行の駆動期間４１ｎｓｅｃは、含む行の駆動期間の約１／３００倍になり、すべての画素を読み出すＣＭＯＳイメージセンサに比べて、大幅な高速化が可能となる。
【００３９】
図１２に、本発明による第二の実施形態の画素部の構成図を示す。図８に示された第一の実施形態との違いは、行出力用増幅トランジスタが、ＮＭＯＳで構成された行出力用ＮＭＯＳ増幅トランジスタ３９を使用していることである。第一の実施形態で説明したとおり、ＮＭＯＳ構成の増幅トランジスタでは、シート光が入射された三次元情報保持画素２５からの行出力レベルがシート光の入射されていない画素２５より電圧が低くなってしまい、三次元情報保持画素２５を含む行判定ができない。第一の実施形態では行出力用ＰＭＯＳ増幅トランジスタを使うことで、電圧反転する構成を提案しているが、第二の実施形態では、ＮＭＯＳ構成の行出力用ＮＭＯＳ増幅トランジスタ３９のゲートとＦＤ７との間に信号反転用インバーター４０を配置することで、三次元情報保持画素２５の行出力レベルがシート光の入射されていない画素２５より電圧が高くなるようにしている。
【００４０】
本実施形態の構成によれば、行出力用ＮＭＯＳ増幅トランジスタ４０を使用する効果として、画素内に構成されるその他のトランジスタである、転送トランジスタ３、リセットトランジスタ４、増幅トランジスタ５、選択トランジスタ６と同じＮＭＯＳ構成にでき、これらトランジスタタイプの統一により、レイアウトの自由度が大きくなる。
【００４１】
図１３に、本発明における第三の実施形態のＣＭＯＳイメージセンサ構成図を示す。第一の実施形態で示した図７のＣＭＯＳセンサ構成図では、判定回路２８を１つ配置し、各行の信号を順次判定回路２８で判定する方式であったが、各行で判定する方式でも効果は同じである。図１３は各行で判定するためのＣＭＯＳイメージセンサ構成図の一例を示しており、各行の水平信号線２７は各行に配置された判定回路２８に接続され、各行の信号から、その行に三次元情報画素２５が存在するかを判定する。判定結果は、たとえば、フリップフロップ等で構成されたレジスタで保持され、マルチプレクサ４２でタイミング発生回路１３から各行を選択するための信号とレジスタ４１で保持された判定結果のアンドをとり、三次元情報画素２５を含むと判定された行については、読み出し動作にうつる。
画素構成、タイミングチャートは、第一および第二の実施形態で示されたものと同一であり、第三の実施形態は判定回路の配置場所が異なる。
【００４２】
以上説明したように、本発明によれば、三次元情報を含む画素と含まない画素を判定するための行出力回路と行出力するための効果的な画素回路を構成し、三次元情報を含まないと判定された行については読み出しをスキップし、三次元情報を含む行のみを読み出すことにより、ＣＭＯＳイメージセンサの高速化と三次元計算に使用されるデータの縮小化が実現できる。
【産業上の利用可能性】
【００４３】
本発明の三次元形状測定に用いる固体撮像装置は、錠剤などの医療品、食品や工業製品などの計測対象物の表面の凹みやキズなどの三次元的欠陥を非接触で高速に検査する装置として有用であり、またトンネルのような構造物の三次元的欠陥を、車載することで高速に検査する装置としても有用である。
【符号の説明】
【００４４】
１  フォトダイオード
２  垂直信号線
３  転送トランジスタ
４  リセットトランジスタ
５  増幅トランジスタ
６  選択トランジスタ
７  フローティングディフュージョン（ＦＤ）
８  転送トランジスタ配線
９  リセットトランジスタ配線
１０  選択トランジスタ配線
１１  列出力回路
１２  画素
１３  タイミング発生回路
１４  行選択回路
１５  測定物体
１６  パターン光光源
１７  撮像装置
１８  シート状の光（シート光）
１９  レンズ
２０  ＣＭＯＳイメージセンサ
２１  ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）
２２  入出力インターフェース
２３  三次元計算処理機
２４  モニタ
２５  三次元情報画素
２６  行出力回路
２７  水平信号線
２８  判定回路
２９  判定スイッチ（ＲＪ）
３０  選択行番号出力線
３１  行出力用ＰＭＯＳ増幅トランジスタ
３２  光信号保持容量
３３  リセット信号保持容量
３４  ＳＨＳ（Ｓａｍｐｌｅ  Ｈｏｌｄ  Ｓｉｇｎａｌ）スイッチ
３５  ＳＨＲ（Ｓａｍｐｌｅ  Ｈｏｌｄ  Ｒｅｓｅｔ）スイッチ
３６  列選択スイッチ
３７  電流源
３８  列回路内増幅トランジスタ
３９  行出力用ＮＭＯＳ増幅トランジスタ
４０  信号反転用インバーター
４１  レジスタ
４２  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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