(57)【要約】【課題】トランジスタ対に流れる電流の立ち下がり遅延時間を短縮する。【解決手段】トランジスタ対Ｍ１，Ｍ２と該トランジスタ対に流れる各電流の和を一定にする電流源Ｍ３．Ｍ４とを備える差動増幅回路１０Ａが形成された半導体装置であって、前記電流源は、前記トランジスタ対に共通に接続されている共通トランジスタＭ３と、該共通トランジスタに直列接続されている他のトランジスタＭ４とを備えており、前記他のトランジスタのゲートは、前記共通トランジスタに流れる電流を遮断制御する制御用端子ＶＣａに接続されており、前記共通トランジスタは、前記トランジスタ対の近傍に配設され、前記他のトランジスタは、前記制御用端子の近傍に配設されている。【選択図】図１
2015065573.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ対と該トランジスタ対に流れる各電流の和を一定にする電流源とを備える差動増幅回路が形成された半導体装置であって、
前記電流源は、前記トランジスタ対に共通に接続されている共通トランジスタと、該共通トランジスタに直列接続されている他のトランジスタとを備えており、
前記他のトランジスタのゲートは、前記共通トランジスタに流れる電流を遮断制御する制御用端子に接続されており、
前記共通トランジスタは、前記トランジスタ対の近傍に配設され、
前記他のトランジスタは、前記制御用端子の近傍に配設されている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記共通トランジスタのゲートは、前記制御用端子と前記他のトランジスタのゲートとの間よりも長い接続配線を介して前記制御用端子に接続されている
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記共通トランジスタは、ゲート電位が固定されており、
前記共通トランジスタのソースと前記他のトランジスタのドレインとの間の接続配線は、前記制御用端子と前記他のトランジスタのゲートとの間の接続配線よりも長い
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記共通トランジスタのゲートは、前記トランジスタ対のゲートに入力されるデータ信号の開始を予告する予告信号が入力される他の制御用端子に接続されている
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４の何れか一項に記載の半導体装置であって、
前記トランジスタ対は、
第１のゲート−ソース間電圧により第１ドレイン電流が変化する第１トランジスタと、
第２のゲート−ソース間電圧により第２ドレイン電流が変化する第２トランジスタとを備え、
前記電流源は、前記第１トランジスタのソース電流と前記第２トランジスタのソース電流との和を一定にするものであり、
前記第１ドレイン電流と前記第２ドレイン電流との差を電圧に変換して差動電圧として出力する
ことを特徴とする半導体装置。
【請求項６】
トランジスタ対と該トランジスタ対に流れる各電流の和を一定にする電流源とを備える差動増幅回路が形成された半導体装置であって、
前記電流源は、前記トランジスタ対に共通に接続されている共通トランジスタと、該共通トランジスタに直列接続されている他のトランジスタとを備えており、
前記他のトランジスタのゲートは、前記共通トランジスタに流れる電流を遮断制御する制御用端子に接続されており、
前記共通トランジスタと前記制御用端子との間の配線距離は、前記他のトランジスタと前記制御用端子との間の配線距離の５倍以上である
ことを特徴とする半導体装置。
【請求項７】
請求項３に記載の半導体装置であって、
前記出力された差動電圧をゲートに印加する他のトランジスタ対と、該他のトランジスタ対に流れる各電流の和を一定にする他の共通トランジスタをさらに備え、
前記何れか他の前記トランジスタは、前記共通トランジスタに流れる電流、及び他の共通トランジスタに流れる電流の和を遮断制御する
ことを特徴とする半導体装置。
【請求項８】
トランジスタ対と該トランジスタ対に流れる各電流の和を一定にする電流源とを備える差動増幅回路であって、
前記電流源は、前記トランジスタ対に共通に接続されている共通トランジスタと、該共通トランジスタに直列接続されている他のトランジスタとを備えており、
前記他のトランジスタのゲートは、前記共通トランジスタに流れる電流を遮断制御する
ことを特徴とする差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路が形成された半導体装置、及びその差動増幅回路に関し、特に、通信用レーザダイオードを駆動する半導体装置、及びその差動増幅回路に関する。
【背景技術】
【０００２】
ＦＴＴＨ（Fiber To The Home）システムの中で、特にＰＯＮ（Passive Optical Network）システムが広く採用されている。ＰＯＮシステムは、局舎から出た１本の光ファイバを途中でスプリッタにより分岐することで、多数の加入者が局舎側装置ＯＬＴ（Optical Line Terminal）を共用するものである。ＯＬＴやそのユーザ端末装置であるＯＮＵ（Optical Network Unit）は、１本の光ファイバで双方向通信を行うため、異なる波長の光信号を使用している。
【０００３】
このＯＬＴやＯＮＵは、一芯双方向通信モジュールが実装されており、一芯双方向通信モジュールは発光素子や受光素子がパッケージ上に実装されており、時には発光素子を駆動する駆動回路も実装されている。この発光素子（例えば、レーザダイオード）は、広帯域差動増幅回路により駆動されるのが一般的であり（特許文献１，２参照）、広帯域差動増幅回路は、大電流用・大出力用のＣＭＯＳ（Complementary Metal Oxide Semiconductor）、又はＨＥＭＴ（High Electron Mobility Transistor）により構成されている。
【０００４】
図８は、差動増幅回路の原理図である。図８において、差動増幅回路は、トランジスタＭ１，Ｍ２と、負荷抵抗器ＲＤ１，ＲＤ２と、電流源ＩＳＳとを備えて構成されている。ここで、トランジスタＭ１，Ｍ２は、同一プロセスで作製され、略同一の電圧電流特性を示すトランジスタ対である。なお、差動増幅回路は、電流源ＩＳＳがトランジスタ対の各トランジスタＭ１のソース電流（＝ドレイン電流ＩＤ１）とトランジスタＭ２のソース電流（＝ドレイン電流ＩＤ２）との合計電流値（ＩＤ１＋ＩＤ２）を一定にすることで、２つの入力電圧の差分（ｖｉｎ１−ｖｉｎ２）を増幅して、電位差（ｖｏｕｔ１−ｖｏｕｔ２）として取り出すことができるものである。これにより、差動増幅回路は、電源や外部から信号に混入した雑音（同相成分）を除去し、差動入力した信号のみを増幅することができる。
【０００５】
特許文献３には、制御電圧信号により、電流の供給／遮断を行うことで、入力データ信号が無いときはソース電流を遮断し、回路全体の消費電力を抑制することができる差動増幅回路が記載されている。
図９は、差動増幅回路に流れる電流を遮断する回路の例である。図９に示す差動増幅回路１０Ｅは、出力バッファ回路、及び電流源（ＩＳＳ）だけでなく、回路電流制御回路が設けられており、制御電圧信号ＣＴＬ２がトランジスタＱ３に流れる電流を供給／遮断することができるように構成されている。これにより、差動増幅回路１０Ｅは、入力データ信号が無いときの消費電力を抑制することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−７３０７号公報
【特許文献２】特開２００６−１９１３５０号公報
【特許文献３】特開２０１２−４４０８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、発光素子であるレーザダイオードは、大出力であるので、消費電流や消費電力が大きく、発熱のため、その駆動回路である差動増幅回路は制御回路から分離することが好ましい。
図１０は、差動増幅回路の回路図であり、図８の電流源ＩＳＳをトランジスタＭ３に置き換えて、一つの基板に実装したものである。差動増幅回路１０Ｄは、トランジスタＭ３のゲートが制御用電極パッドＶＣｃに接続されており、制御電圧をＯＮ／ＯＦＦすることにより、トランジスタ対に流す合計電流値を遮断制御するように構成されている。
【０００８】
しかしながら、実際の信号（データ信号や制御電圧信号）は、電気配線を介しているため、トランジスタＭ１，Ｍ２，Ｍ３などの素子に到達するまでには、信号の遅延が生じてしまう。
したがって、消費電力を抑制するために、差動増幅回路に流れる電流の遮断を行っても、制御電圧信号ＶＣｃの遅延のため、僅かであるが無駄な電流が流れてしまう無駄時間が発生してしまう。特に、データ伝送速度がさらに高速化されると、この無駄時間の割合が増加することになる。
【０００９】
図１１は、従来の差動増幅回路が形成された半導体装置のレイアウトの一例を示した図である。
差動増幅回路１０Ｄが形成された半導体装置２０Ｄは、回路素子として、トランジスタＭ１，Ｍ２，Ｍ３、及び負荷抵抗器ＲＤ１，ＲＤ２を有している。トランジスタＭ３のゲートには、制御用電極パッドＶＣｃが接続され、制御電圧信号が入力されるように構成されている。また、半導体装置２０Ｄは、電極パッドＶＤＤ，ＧＮＤ，Ｖｉｎ１，Ｖｉｎ２，Ｖｏｕｔ１，Ｖｏｕｔ２が設けられており、他の半導体装置から電気信号の入出力がなされるようになっている。なお、同一名称の電極パッドは、異なる層を介して互いに接続されている。
【００１０】
ところで、差動増幅回路では、トランジスタＭ１，Ｍ２は、内部のソース抵抗ｒ１，ｒ２（図１０）の値を等しく、且つ小さくする必要があるので、一般的に、対称にレイアウトすることが行われている。このため、トランジスタＭ３は、回路特性を引き出すために、トランジスタ対としての２つのトランジスタＭ１，Ｍ２の直近にレイアウトされている。また、トランジスタＭ３と制御用電極パッドＶＣｃとの間が物理的に離れている。したがって、制御用電極パッドＶＣｃとトランジスタＭ３のゲートとの間を接続する電気配線（制御信号線路（図１１））が長くなり、制御用の電圧信号が制御用端子としての制御用電極パッドＶＣｃに入力されてからトランジスタＭ３のゲートに到達するまでの間に遅延時間が発生してしまう。これにより、トランジスタ対に流れる電流の立ち下がり遅延時間が発生することになる。
【００１１】
そこで、本発明は、トランジスタ対に流れる電流の立ち下がり遅延時間を短縮することを目的とする。
【課題を解決するための手段】
【００１２】
前記目的を達成するため、本発明の一の手段は、トランジスタ対と該トランジスタ対に流れる各電流の和を一定にする電流源とを備える差動増幅回路が形成された半導体装置であって、前記電流源は、前記トランジスタ対に共通に接続されている共通トランジスタと、該共通トランジスタに直列接続されている他のトランジスタとを備えており、前記他のトランジスタのゲートは、前記共通トランジスタに流れる電流を遮断制御する制御用端子に接続されており、前記共通トランジスタは、前記トランジスタ対の近傍に配設され、前記他のトランジスタは、前記制御用端子の近傍に配設されていることを特徴とする。
【００１３】
また、本発明の他の手段は、トランジスタ対と該トランジスタ対に流れる各電流の和を一定にする電流源とを備える差動増幅回路であって、前記電流源は、前記トランジスタ対に共通に接続されている共通トランジスタと、該共通トランジスタに直列接続されている他のトランジスタとを備えており、前記他のトランジスタのゲートは、前記共通トランジスタに流れる電流を遮断制御することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、トランジスタ対に流れる電流の立ち下がり遅延時間を短縮することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態の差動増幅回路の回路図である。
【図２】本発明の第１実施形態の差動増幅回路が形成された半導体装置のレイアウト図である。
【図３】半導体レーザ発振装置の構成図と、信号のタイミングチャートである。
【図４】本発明の第２実施形態の差動増幅回路の回路図である。
【図５】本発明の第２実施形態の差動増幅回路が形成された半導体装置のレイアウト図である。
【図６】本発明の第３実施形態の差動増幅回路の回路図である。
【図７】本発明の第３実施形態の差動増幅回路が形成された半導体装置のレイアウト図である。
【図８】従来の差動増幅回路の原理図である。
【図９】差動増幅回路に流れる電流を遮断する回路の例である。
【図１０】差動増幅回路の回路図である。
【図１１】従来の差動増幅回路が形成された半導体装置のレイアウトの一例を示した図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、本発明の実施の形態（以下、「本実施形態」と称する）につき詳細に説明する。なお、各図は、本発明を十分に理解できる程度に、概略的に示してあるに過ぎない。よって、本発明は、図示例のみに限定されるものではない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。
【００１７】
(第１実施形態)
（構成の説明）
図１は、本発明の第１実施形態の差動増幅回路の回路図であり、図２は、第１実施形態の差動増幅回路が形成された半導体装置のレイアウト図である。
差動増幅回路１０Ａと図１０で示した差動増幅回路１０Ｄとで異なる点は、電流源ＩＳＳを実現するトランジスタＭ３とは別にトランジスタＭ４を追加して、トランジスタＭ３，Ｍ４を直列接続した点である。つまり、制御用端子としての制御用電極パッドＶＣａに入力される制御電圧信号（Ｈｉｇｈレベル／Ｌｏｗレベル）により、トランジスタＭ３だけでなく。トランジスタＭ４によっても電流の供給／遮断を制御できるようになっている。また、図２においては、トランジスタＭ３のゲートに接続された制御信号線路１（ＶＣ１）と、トランジスタＭ４のゲートに接続された制御信号線路２（ＶＣ２）とは、制御用電極パッドＶＣａまで共通に接続されている。
【００１８】
具体的に記述すると、差動増幅回路１０Ａは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４、及び負荷抵抗器ＲＤ１，ＲＤ２を備え、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４は、大電流・大出力用のＣＭＯＳにより構成されており、特に、トランジスタＭ１，Ｍ２は、電圧電流特性が略一致しているトランジスタ対である。差動増幅回路１０Ａは、トランジスタＭ１のドレインと負荷抵抗器ＲＤ１の一端とが接続されており、トランジスタＭ２のドレインと負荷抵抗器ＲＤ２の一端とが接続されており、トランジスタＭ１，Ｍ２のソースが共通に接続されており、その接続点がトランジスタＭ３のドレインに接続されている。トランジスタＭ３は、トランジスタＭ１，Ｍ２の各ソースに共通に接続されているので、共通トランジスタともいう。
【００１９】
差動増幅回路１０Ａは、トランジスタＭ１のゲートが差動入力電極パッドＶｉｎ１に接続されており、トランジスタＭ２のゲートが差動入力電極パッドＶｉｎ２に接続されており、トランジスタＭ１のドレインと負荷抵抗器ＲＤ１との接続点が差動出力電極パッドＶｏｕｔ１に接続されており、トランジスタＭ２のドレインと負荷抵抗器ＲＤ２との接続点が差動出力電極パッドＶｏｕｔ２に接続されている。また、負荷抵抗器ＲＤ１，ＲＤ２の他端は、電源電圧電極パッドＶＤＤに接続されている。
【００２０】
また、トランジスタＭ３，Ｍ４は直列接続されており、トランジスタＭ３のソースと、トランジスタＭ４のドレインとが接続されている。また、トランジスタＭ３のゲートは、制御信号線路ＶＣ１を介して、制御用端子としての制御用電極パッドＶＣａに接続されており、トランジスタＭ４のゲートは、制御信号線路ＶＣ２を介して制御用電極パッドＶＣａに接続されている。また、トランジスタＭ４のソースは、接地電極パッドＧＮＤに接続されている。
【００２１】
また、図２のレイアウト図に示すように、差動増幅回路１０Ａが形成された半導体装置２０Ａは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４と、負荷抵抗器ＲＤ１，ＲＤ２と、電極パッドＧＮＤ，ＶＤＤ，Ｖｉｎ１，Ｖｉｎ２，Ｖｏｕｔ１，Ｖｏｕｔ２と、制御用電極パッドＶＣａとが半導体基板上に搭載されている。特に、トランジスタＭ１，Ｍ２，Ｍ３と負荷抵抗器ＲＤ１，ＲＤ２とは、半導体基板の中央部にレイアウトされており、電極パッドは、半導体基板の外周部に配設されている。このため、トランジスタＭ１，Ｍ２，Ｍ３、及び負荷抵抗器ＲＤ１，ＲＤ２と電極パッドとの間は、相当程度の間隔が設けられている。
【００２２】
トランジスタＭ３は、ソース抵抗ｒ１，ｒ２（図１０）を略等しく、且つ、出来るだけ小さな抵抗値にするため、トランジスタＭ１，Ｍ２との間で対称性を保ち、且つ、トランジスタＭ１，Ｍ２の近傍（直近）にレイアウトされている。しかしながら、トランジスタＭ４は、そのような対称性の制約はなく、ドレイン電流を流せばいいので、制御用電極パッドＶＣａの近傍に配置されている。
【００２３】
半導体装置２０Ａは、外形が１ｍｍ角程度であり、トランジスタＭ１，Ｍ２，Ｍ３が形成された領域の大きさが、２００μｍ角程度である。また、半導体装置２０Ａは、電極パッドの短辺の長さが約８０μｍ程度であり、トランジスタＭ４と制御用電極パッドＶＣａとの間の間隔が３０μｍ程度である。つまり、トランジスタＭ３と制御用電極パッドＶＣａとの間を接続する制御信号線路１の長さは、トランジスタＭ４と制御用電極パッドＶＣａとの間を接続する制御信号線路２の長さの５倍以上あるが、１０倍以上あるのが好ましく、２０倍以上あるのがさらに好ましい。なお、トランジスタＭ４が制御用電極パッドＶＣａの近傍に配置されているので、トランジスタＭ３とトランジスタＭ４とを接続する接続配線の長さは、制御信号線路２の長さよりも極めて長くなる。
【００２４】
（光送信機）
図３（ａ）は、光送信機の構成図であり、図３（ｂ）は電圧制御信号のタイミングを説明するための説明図である。図３（ａ）において、光送信機３０は、レーザダイオードＬＤ及びフォトダイオードＰＤを搭載した光回路装置と、レーザダイオードＬＤを駆動する駆動装置としての半導体装置２０Ａと、半導体装置２０Ａを制御する制御装置とを備え、制御装置は、モニタ用のフォトダイオードＰＤの出力信号を帰還制御して、レーザダイオードＬＤの光出力が所定の値になるように半導体装置２０Ａの差動出力電圧を制御するように構成されている。なお、レーザダイオードＬＤは、基本的に電流駆動なので、光出力の変化量に比較して、半導体装置２０Ａの差動出力電圧の変化量は小さい。また、半導体装置２０ＡはレーザダイオードＬＤを駆動する発熱源であり、光回路装置は熱に弱いので、半導体装置２０Ａと光回路基板とは、離間しており、ワイヤボンディングにより、接続されている。
【００２５】
また、制御装置が出力するデータ信号（ＤＡＴＡ信号）は、半導体装置２０Ａの差動入力電極パッドＶｉｎ１，Ｖｉｎ２の両端に入力され、電圧制御信号は制御用電極パッドＶＣａに入力されるように接続されており、半導体装置２０Ａの差動出力電極パッドＶｏｕｔ１，Ｖｏｕｔ２は、レーザダイオードＬＤに接続されており、差動出力電圧信号がレーザダイオードＬＤに入力されるように構成されている。また、レーザダイオードＬＤと差動出力電極パッドＶｏｕｔ１との接続点は、電源電圧ＶＬＤの電圧源に接続されており、レーザダイオードＬＤと差動出力電極パッドＶｏｕｔ２との接続点は、電流源ＩＬＤに接続されている。なお、図３（ｂ）の説明図に示すように、制御装置が出力する電圧制御信号（送信許可信号）ＶＣａは、ＤＡＴＡ信号の出力開始前から、データ信号が停止する時まで出力されるように構成されている。つまり、送信許可信号の開始時からＤＡＴＡ信号の開始時までのＴ１の期間は、ＤＡＴＡ信号の出力を予告する予告信号と云えるものである。なお、ＤＡＴＡ信号は、イーサネット（登録商標）フレームにおけるプリアンブル、宛先アドレス／送信元アドレスやＦＣＳ（Frame Check Sequence）等を含み、これらが実データと共に送信される。
【００２６】
（動作）
差動増幅回路１０Ａは、差動入力電極パッドＶｉｎ１，Ｖｉｎ２に差動電圧信号が入力されるとき、予め、Ｈｉｇｈレベルの制御電圧信号がＭ３，Ｍ４のゲートに入力され、トランジスタＭ１，Ｍ２にドレイン電流ＩＤ１，ＩＤ２が流れ、差動増幅回路として機能する。つまり、ＣＭＯＳのドレインに流れる電流ＩＤ１，ＩＤ２は、ゲートソース間電圧をＶＧＳ１，ＶＧＳ２とし、ゲートソース間電圧の閾値電圧をＶＴとし、ｋを比例定数すると、
ＩＤ１＝ｋ（ＶＧＳ１−ＶＴ）２  、  ＩＤ２＝ｋ（ＶＧＳ２−ＶＴ）２
となる。また、Ｉ０＝（Ｉｄ１＋Ｉｄ２）とすると、ドレイン電流の電流差（ＩＤ１−ＩＤ２）は、
ＩＤ１−ＩＤ２＝ｋ（ＶＧＳ１−ＶＧＳ２）√｛２・Ｉ０／ｋ−（ＶＧＳ１−ＶＧＳ２）２｝
となり、ＶＧＳ１＝ＶＧＳ２の近傍で、ドレイン電流の差は、入力電位差（ＶＧＳ１―ＶＧＳ２）に略比例する。
このとき、制御信号線路２（ＶＣ２）の方が制御信号線路１（ＶＣ１）よりも短いので、トランジスタＭ４の方がトランジスタＭ３よりも先に立ち上がる。つまり、信号の遅延時間が短いトランジスタＭ４はトランジスタＭ３が立ち上がるのを待つ。
【００２７】
制御装置の内部で、予告信号が出てからしばらくすると、データ信号が生成され、生成されたデータ信号は、フォトダイオードＰＤの帰還信号により所定の振幅の差動電圧信号として半導体装置２０Ａの電極パッドＶｉｎ１，Ｖｉｎ２に入力される。このときには、トランジスタＭ３が立ち上がっているので、入力された差動電圧信号に追随する形で、トランジスタＭ１，Ｍ２に流れる差動電流が高速に変動する。負荷抵抗器ＲＤ１，ＲＤ２がその電流変化分を電圧変化として取り出し、取り出された電圧変化が差動出力電極パッドＶｏｕｔ１，Ｖｏｕｔ２から差動電圧として出力される。これにより、レーザダイオードＬＤは、所定の光出力で発振する。
【００２８】
そして、差動電圧信号の入力が無くなったときに、Ｌｏｗレベルの制御信号がトランジスタＭ３，Ｍ４のゲートに入力され、ドレイン電流ＩＤ１，ＩＤ２が遮断される。このとき、信号の遅延時間が短いトランジスタＭ４が先に立ち下がり、この時点でトランジスタＭ３の電流、及びトランジスタＭ１，Ｍ２の電流も遮断される。
【００２９】
以上説明したように、半導体装置２０Ａは、トランジスタＭ４を制御用端子としての制御用電極パッドＶＣａの近傍に配置し、トランジスタＭ３のゲート配線をトランジスタＭ４のゲート配線よりも長くすることで、制御電圧信号の立ち下がり遅延が解消され、トランジスタ対としてのトランジスタＭ１，Ｍ２の電流の立ち下がり遅延が短縮する。つまり、半導体装置２０Ａは、電流遮断時の無駄に電流が流れてしまう無駄時間が短くなり、従来回路よりも消費電力を低減することができる。
【００３０】
（第２実施形態）
図４は、第２実施形態の差動増幅回路の回路図であり、図５は、第２実施形態の差動増幅回路が形成された半導体装置のレイアウト図である。
差動増幅回路１０Ｂが第１実施形態の差動増幅回路１０Ａと異なっている点は、電源電圧電極パッドＶＤＤに印加される直流電圧ＶＤＤを抵抗器Ｒ３，Ｒ４で分圧し、この分圧電圧をトランジスタＭ３のゲートに印加し、そのゲート電圧を固定電位とした点である。また、トランジスタＭ３は、トランジスタＭ１，Ｍ２の近傍に配置されており、トランジスタＭ４は、制御用電極パッドＶＣｂの近傍に配置されている。このため、トランジスタＭ３のソースとトランジスタＭ４のドレインとの間を接続する接続配線は、トランジスタＭ４のソースと制御用電極パッドＶＣｂとの間の配線（制御信号線路ＶＣ２）の長さの５倍以上あるが、１０倍以上あるのが好ましく、２０倍以上あるのがさらに好ましい。
【００３１】
差動増幅回路１０Ｂは、差動増幅回路１０Ａとの相違点によって、トランジスタＭ３は、通電状態になっているので、トランジスタＭ４による電流供給／遮断のみで差動増幅回路としての機能の実現／停止の制御を行うことができる。
また、回路の立ち上がりに関しても、トランジスタＭ３は通電状態になっているため、トランジスタＭ４が立ち上がれば、回路が機能するため、電流の供給／遮断が、第１実施形態よりも高速になり、消費電力の無駄を抑制することができる。
【００３２】
また、第１実施形態の差動増幅回路１０Ａは、制御用電極パッドＶＣａに入力される制御信号が立ち上がったときには、制御用電極パッドＶＣａからトランジスタＭ３のゲートまでの配線距離が長いので、トランジスタＭ３が立ち上がるまで時間がかかってしまう。しかしながら、本実施形態の差動増幅回路１０Ｂでは、常時、トランジスタＭ３が立ち上がっているので、トランジスタＭ４を制御用端子パッドＶＣｂの近傍に配置するだけで、制御信号の立ち上がりタイミングも立ち下がりタイミングも、配線の遅延時間が短縮される。このため、トランジスタ対としてのトランジスタＭ１，Ｍ２の電流の立ち上がり遅延、及び立ち下がり遅延が短縮する。つまり、半導体装置２０Ｂは、電流遮断時の無駄に電流が流れてしまう無駄時間が短くなり、従来回路よりも消費電力を低減することができる。
【００３３】
また、トランジスタＭ３のゲート電圧を電源電圧電極パッドＶＤＤの印加電圧と抵抗器Ｒ３，Ｒ４で作ることで、制御用電極パッドＶＣｂのパッド位置に依存しないトランジスタＭ３のゲート配線ができ、装置の小型化ができる。
【００３４】
（第３実施形態）
前記した第１実施形態、及び第２実施形態は、１段構成の差動増幅回路としたが、多段接続（二段接続）にすることもできる。レーザダイオードＬＤのインピーダンスが低いので、従来の制御装置は、内部にインピーダンスマッチングのための他の差動増幅回路が最終段に設けられており、駆動装置と併せて全体として多段接続されていた。本実施形態の差動増幅回路は、従来、制御装置に設けられていた差動増幅回路を駆動装置に設け、多段接続したものである。これにより、２つの差動増幅回路、及びバッファ回路に流れる電流の無駄時間を短縮することができる。
図６は、第３実施形態の差動増幅回路の回路図であり、図７は、第３実施形態の差動増幅回路が形成された半導体装置のレイアウト図である。
【００３５】
差動増幅回路１０Ｃは、２つの差動増幅回路１，２がバッファ回路を介して縦続接続されたものである。つまり、差動増幅回路１０Ｃは、初段に設けられた第２実施形態の差動増幅回路１０Ｂ（差動増幅回路１）と、トランジスタＭ５，Ｍ６の直列回路からなる第１のバッファ回路と、トランジスタＭ７，Ｍ８の直列回路からなる第２のバッファ回路と、終段の差動増幅回路２とを備える。ここで、第１のバッファ回路、及び第２のバッファ回路は、インピーダンスの不整合を解消するためのバッファ回路である。
【００３６】
終段の差動増幅回路２は、トランジスタＭ９，Ｍ１０，Ｍ１１と負荷抵抗器ＲＤ３，ＲＤ４とを備え、トランジスタＭ９のドレインと負荷抵抗器ＲＤ３の一端とが接続されており、トランジスタＭ１０のドレインと負荷抵抗器ＲＤ４の一端とが接続されている。また、トランジスタＭ９のソースとトランジスタＭ１０のソースとが共通に接続されており、その接続点とトランジスタＭ１１のドレインとが接続されている。そして、終段の差動増幅回路２は、トランジスタＭ９のドレインと負荷抵抗器ＲＤ３との接続点が差動出力電極パッドＶｏｕｔ１に接続されており、トランジスタＭ１０のドレインと負荷抵抗器ＲＤ４との接続点が差動出力電極パッドＶｏｕｔ２に接続されている。
【００３７】
第１のバッファ回路は、トランジスタＭ５のゲートがトランジスタＭ１のドレインに接続されており、トランジスタＭ５のソースとトランジスタＭ６のドレインとの接続点がトランジスタＭ９のゲートに接続されている。また、第２のバッファ回路は、トランジスタＭ７のゲートがトランジスタＭ２のドレインに接続されており、トランジスタＭ７のソースとトランジスタＭ８のドレインとの接続点がトランジスタＭ１０のゲートに接続されている。なお、トランジスタＭ５，Ｍ７のドレインは、電源電圧電極パッドＶＤＤに接続されており、トランジスタＭ６，Ｍ８，Ｍ１１のゲートはトランジスタＭ３のゲートと同電位にされている。
【００３８】
初段に設けられた差動増幅回路１（差動増幅回路１０Ｂ）のトランジスタＭ４のドレインは、トランジスタＭ３，Ｍ６，Ｍ８，Ｍ１１のソースに接続されており、トランジスタＭ４のゲートは、制御用電極パッドＶＣｂに接続されている。これにより、差動増幅回路１０Ｃは、トランジスタＭ４の電流制御により、初段の差動増幅回路１０Ｂ、第１のバッファ回路、第２のバッファ回路、及び終段の差動増幅回路２に流れる電流の供給／遮断の制御を行うことができる。
【００３９】
図７のレイアウト図において、半導体装置２０Ｃは、トランジスタＭ４が制御用電極パッドＶＣｂの近傍に配置されており、トランジスタＭ３は、トランジスタＭ１，Ｍ２の近傍に配置されている。このため、トランジスタＭ３のソースとトランジスタＭ４のドレインとの間の接続配線は、トランジスタＭ４のゲートと制御用電極パッドＶＣｂとの間を接続する制御信号線路２（ＶＣ２）よりも、長さが５倍以上あるが、１０倍以上あるのが好ましく、２０倍以上あるのがさらに好ましい。
【００４０】
トランジスタＭ６，Ｍ８は、トランジスタＭ５，Ｍ７の近傍に配置されており、トランジスタＭ１１は、トランジスタＭ９，Ｍ１０の近傍に配置されている。つまり、トランジスタＭ６，Ｍ８のソースとトランジスタＭ４のドレインとの間の配線は、制御信号線路（ＶＣ２）よりも長さが極めて長くなり、トランジスタＭ１１のソースとトランジスタＭ４のドレインとの間の配線も長くなる。
【００４１】
このとき、トランジスタＭ１１のソースとトランジスタＭ４のドレインとの間の配線の方が、トランジスタＭ６，Ｍ８のソースとトランジスタＭ４のドレインとの間の配線よりも長く、トランジスタＭ６，Ｍ８のソースとトランジスタＭ４のドレインとの間の配線は、トランジスタＭ３のソースとトランジスタＭ４のドレインとの間の配線よりも長い。しかしながら、トランジスタＭ３，Ｍ６，Ｍ８，Ｍ１１のゲート電位は、抵抗器Ｒ５，Ｒ６の分圧電圧に固定されているので、ドレイン電流ＩＤ１，ＩＤ２，ＩＤ５，ＩＤ７，ＩＤ９，ＩＤ１０の供給／遮断は、トランジスタＭ４の立ち上がり／立ち下がり速度に依存する。
【００４２】
この点、制御用電極パッドＶＣｂはトランジスタＭ４のゲートの近傍に配置しているので、制御信号線路（ＶＣ２）の遅延時間が短く、トランジスタＭ４の立ち上がり／立ち下がりは速い。このため、トランジスタ対としてのトランジスタＭ１，Ｍ２、トランジスタＭ９，Ｍ１０やバッファ用のトランジスタＭ５，Ｍ６，Ｍ７，Ｍ８の電流の立ち上がり遅延、及び立ち下がり遅延が短縮する。つまり、半導体装置２０Ｃは、電流遮断時の無駄に電流が流れてしまう無駄時間が短くなり、従来回路よりも消費電力を低減することができる。
【００４３】
（変形例）
本発明は前記した実施形態に限定されるものではなく、例えば以下のような種々の変形が可能である。
（１）前記第１実施形態は、トランジスタＭ３のゲートとトランジスタＭ４のゲートとを共通する制御用電極パッドＶＣａに接続したが、制御装置で生成される送信許可信号ＶＣａの開始時からＤＡＴＡ信号の開始時までのパルス幅Ｔ１（図３参照）のパルス信号をトランジスタＭ３のゲートに接続し、データ信号の終了時に発生する立ち下がり信号をトランジスタＭ４のゲートに接続することもできる。
（２）前記各実施形態は、トランジスタ対としての２つのトランジスタＭ１，Ｍ２のソースに直列に２つのトランジスタＭ３，Ｍ４を接続したが、さらに１つ又は複数の他のトランジスタを追加することもできる。
【符号の説明】
【００４４】
１０  差動増幅回路
２０  半導体装置
３０  光送信機
Ｍ１，Ｍ２  トランジスタ（トランジスタ対）
Ｍ３  トランジスタ（共通トランジスタ）
Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１０  トランジスタ
ＲＤ１，ＲＤ２，ＲＤ３，ＲＤ４  負荷抵抗器
ｒ１，ｒ２  ソース抵抗
Ｒ３，Ｒ４，Ｒ５，Ｒ６  抵抗器
ＩＳＳ  電流源
ＶＤＤ  電源電圧電極パッド
ＧＮＤ  接地電極パッド
Ｖｉｎ１，Ｖｉｎ２  差動入力電極パッド
Ｖｏｕｔ１，Ｖｏｕｔ２  差動出力電極パッド
ＶＣ、ＶＣａ，ＶＣｂ  制御用電極パッド（制御用端子）
ＶＣ１，ＶＣ２  制御信号線路
【図１】
2015065573.tif 000003
【図２】
2015065573.tif 000004
【図３】
2015065573.tif 000005
【図４】
2015065573.tif 000006
【図５】
2015065573.tif 000007
【図６】
2015065573.tif 000008
【図７】
2015065573.tif 000009
【図８】
2015065573.tif 000010
【図９】
2015065573.tif 000011
【図１０】
2015065573.tif 000012
【図１１】
2015065573.tif 000013
【手続補正書】
【提出日】平成26年10月8日(2014.10.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランジスタ対と該トランジスタ対に流れる各電流の和を一定にする電流源とを備える差動増幅回路が形成された半導体装置であって、
前記電流源は、前記トランジスタ対に共通に接続されている共通トランジスタと、該共通トランジスタに直列接続されている他のトランジスタとを備えており、
前記他のトランジスタのゲートは、前記共通トランジスタに流れる電流を遮断制御する制御用端子に接続されており、
前記共通トランジスタは、前記トランジスタ対の近傍に配設され、
前記他のトランジスタは、前記制御用端子の近傍に配設されている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記共通トランジスタのゲートは、前記制御用端子と前記他のトランジスタのゲートとの間よりも長い接続配線を介して前記制御用端子に接続されている
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記共通トランジスタは、ゲート電位が固定されており、
前記共通トランジスタのソースと前記他のトランジスタのドレインとの間の接続配線は、前記制御用端子と前記他のトランジスタのゲートとの間の接続配線よりも長い
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記共通トランジスタのゲートは、前記トランジスタ対のゲートに入力されるデータ信号の開始を予告する予告信号が入力される他の制御用端子に接続されている
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４の何れか一項に記載の半導体装置であって、
前記トランジスタ対は、
第１のゲート−ソース間電圧により第１ドレイン電流が変化する第１トランジスタと、
第２のゲート−ソース間電圧により第２ドレイン電流が変化する第２トランジスタとを備え、
前記電流源は、前記第１トランジスタのソース電流と前記第２トランジスタのソース電流との和を一定にするものであり、
前記第１ドレイン電流と前記第２ドレイン電流との差を電圧に変換して差動電圧として出力する
ことを特徴とする半導体装置。
【請求項６】
トランジスタ対と該トランジスタ対に流れる各電流の和を一定にする電流源とを備える差動増幅回路が形成された半導体装置であって、
前記電流源は、前記トランジスタ対に共通に接続されている共通トランジスタと、該共通トランジスタに直列接続されている他のトランジスタとを備えており、
前記他のトランジスタのゲートは、前記共通トランジスタに流れる電流を遮断制御する制御用端子に接続されており、
前記共通トランジスタと前記制御用端子との間の配線距離は、前記他のトランジスタと前記制御用端子との間の配線距離の５倍以上である
ことを特徴とする半導体装置。
【請求項７】
請求項３に記載の半導体装置であって、
前記出力された差動電圧をゲートに印加する他のトランジスタ対と、該他のトランジスタ対に流れる各電流の和を一定にする他の共通トランジスタをさらに備え、
前記他のトランジスタは、前記共通トランジスタに流れる電流、及び他の共通トランジスタに流れる電流の和を遮断制御する
ことを特徴とする半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
前記目的を達成するため、本発明の手段は、トランジスタ対と該トランジスタ対に流れる各電流の和を一定にする電流源とを備える差動増幅回路が形成された半導体装置であって、前記電流源は、前記トランジスタ対に共通に接続されている共通トランジスタと、該共通トランジスタに直列接続されている他のトランジスタとを備えており、前記他のトランジスタのゲートは、前記共通トランジスタに流れる電流を遮断制御する制御用端子に接続されており、前記共通トランジスタは、前記トランジスタ対の近傍に配設され、前記他のトランジスタは、前記制御用端子の近傍に配設されていることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】