(57)【要約】【課題】マザーブロックから切り出される複数のチップの各々において内部導体の位置ずれを低減する。【解決手段】素体となる複数のグリーンシート１０が積層されて構成された第１ブロックを準備する工程と、内部導体において外部電極と接続される部分が切断面に露出するように第１ブロックを第１の方向に切断して複数の第２ブロックに分割する工程と、複数の第２ブロックの各々にて、両方の切断面に露出した内部導体が第１の方向において各素体となる部分の中央に位置するように、第２ブロックを第１の方向と交差する第２の方向に切断する工程とを備える。【選択図】図１３
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【特許請求の範囲】
【請求項１】
内部導体が埋設された素体と、該素体の表面上に設けられて前記内部導体に電気的に接続された外部電極とを備える電子部品の製造方法であって、
前記素体となる複数のグリーンシートが積層されて構成された第１ブロックを準備する工程と、
前記内部導体において前記外部電極と接続される部分が切断面に露出するように前記第１ブロックを第１の方向に切断して複数の第２ブロックに分割する工程と、
前記複数の第２ブロックの各々にて、両方の前記切断面に露出した前記内部導体が前記第１の方向において各前記素体となる部分の中央に位置するように、かつ、前記内部導体が切断面に露出しないように、前記第２ブロックを前記第１の方向と交差する第２の方向に切断する工程とを備える、電子部品の製造方法。
【請求項２】
前記第２ブロックに分割する工程にて、前記第１の方向において前記第２ブロックに前記素体となる部分が１列に並ぶように前記第１ブロックを切断し、
前記第２の方向に切断する工程にて前記素体となる部分を個片化する、請求項１に記載の電子部品の製造方法。
【請求項３】
前記第２ブロックに分割する工程にて、前記第１の方向において前記第２ブロックに前記素体となる部分が複数列で並ぶように前記第１ブロックを切断し、
前記複数の第２ブロックの各々を、前記第１の方向および前記第２の方向に切断して前記素体となる部分を個片化する、請求項１に記載の電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品の製造方法に関し、特に、マザーブロックから切り出される複数のチップの各々から形成される電子部品の製造方法に関する。
【背景技術】
【０００２】
マザーブロックを切断して複数のチップを形成する切断方法を開示した先行文献として、特開２００５−８８１６１号公報(特許文献１)がある。特許文献１に記載された切断方法においては、マザーブロックの対向する両端面を撮像できるように相対向してＣＣＤ(charge-coupled device)カメラを配置している。ＣＣＤカメラによってマザーブロックの端面に形成されている切断跡を撮像することにより、マザーブロックの歪みによる内部導体の位置ずれを補正して切断している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−８８１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チップとなる部分がマトリックス状に配置されたマザーブロックの内部においては、設計上、内部導体は等間隔にマトリックス状に配置されている。実際には、マザーブロックの作製時のセラミックグリーンシートの積層工程および内部導体の印刷工程の各々における位置精度の影響によって、マザーブロックの歪みによる内部導体の位置ずれが生じている。さらに、マザーブロックの歪みによる内部導体の位置ずれが生ずる大きな要因として、マザーブロックを圧着するプレス工程におけるセラミックグリーンシートの流動がある。
【０００５】
マザーブロックにおいて、マザーブロックの両端面を撮像してマザーブロックを切断した場合、マザーブロックの歪みの状態によっては、上記両端面から離れたマザーブロックの中央部から切り出されたチップにおいて内部導体の位置ずれを低減できないことがある。
【０００６】
本発明は上記問題点に鑑みてなされたものであって、マザーブロックから切り出される複数のチップの各々において内部導体の位置ずれを低減できる、電子部品の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に基づく電子部品の製造方法は、内部導体が埋設された素体と、素体の表面上に設けられて内部導体に電気的に接続された外部電極とを備える電子部品の製造方法である。電子部品の製造方法は、素体となる複数のグリーンシートが積層されて構成された第１ブロックを準備する工程と、内部導体において外部電極と接続される部分が切断面に露出するように第１ブロックを第１の方向に切断して複数の第２ブロックに分割する工程と、複数の第２ブロックの各々にて、両方の切断面に露出した内部導体が第１の方向において各素体となる部分の中央に位置するように、かつ、内部導体が切断面に露出しないように、第２ブロックを第１の方向と交差する第２の方向に切断する工程とを備える。
【０００８】
本発明の一形態においては、第２ブロックに分割する工程にて、第１の方向において第２ブロックに素体となる部分が１列に並ぶように第１ブロックを切断し、第２の方向に切断する工程にて素体となる部分を個片化する。
【０００９】
本発明の一形態においては、第２ブロックに分割する工程にて、第１の方向において第２ブロックに素体となる部分が複数列で並ぶように第１ブロックを切断し、複数の第２ブロックの各々を、第１の方向および第２の方向に切断して素体となる部分を個片化する。
【発明の効果】
【００１０】
本発明によれば、マザーブロックから切り出される複数のチップの各々において内部導体の位置ずれを低減できる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係る電子部品の外観を示す斜視図である。
【図２】図１の電子部品をＩＩ−ＩＩ線矢印方向から見た断面図である。
【図３】図２の電子部品をＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。
【図４】図２の電子部品をＩＶ−ＩＶ線矢印方向から見た断面図である。
【図５】図２の電子部品をＶ−Ｖ線矢印方向から見た断面図である。
【図６】内部電極および切断マークとなる導電パターンを形成されたセラミックグリーンシートの外観を示す平面図である。
【図７】第１および第２導電パターンが形成されたセラミックグリーンシートを積層した状態を示す平面図である。
【図８】第１導電パターンの位置ずれが発生したマザーブロックを示す平面図である。
【図９】比較例において、粘着シートに貼り付けたマザーブロックを第１の方向に切断した状態を示す平面図である。
【図１０】比較例において、第１の方向に切断したマザーブロックを第２の方向に切断した状態を示す平面図である。
【図１１】比較例において、画像処理装置によって検出した第１切断ラインの各切断面における第１導電パターンと第３切断ラインとの位置関係を示す側面図である。
【図１２】比較例において、マザーブロックのＹ方向の中央に位置するチップにおける第１導電パターンと第３切断ラインとの位置関係を示す側面図である。
【図１３】本実施形態において、マザーブロックを第１の方向に切断して分割した中間ブロックを、第２の方向に切断した状態を示す平面図である。
【図１４】本実施形態において、画像処理装置によって検出した第１切断ラインの各切断面における導電パターンと第３切断ラインとの位置関係を示す側面図である。
【図１５】第２の方向に切断した中間ブロックを第１の方向に切断してチップを個片化した状態を示す平面図である。
【図１６】本実施形態の変形例において、マザーブロックを第１の方向に切断して分割した中間ブロックを、第２の方向に切断した状態を示す平面図である。
【図１７】本実施形態の変形例において、画像処理装置によって検出した第１切断ラインの各切断面における導電パターンと第３切断ラインとの位置関係を示す側面図である。
【図１８】第１切断ラインの切断面において、積層方向に並ぶ導電パターン同士の位置ずれが生じている状態を示す断面図である。
【図１９】本実施形態および変形例に係る電子部品の製造方法の構成を示すフローチャートである。
【図２０】ブロックの歪み量を比較したグラフである。
【図２１】マザーブロックのＹ方向の中央に位置するチップの第１ギャップおよび第２ギャップの測定値を示すグラフである。
【図２２】マザーブロックを２分割して作製された中間ブロックのＹ方向の中央に位置するチップの第１ギャップおよび第２ギャップの測定値を示すグラフである。
【図２３】第１の方向においてチップが１列に並ぶようにマザーブロックを分割して作製された中間ブロックのチップの第１ギャップおよび第２ギャップの測定値を示すグラフである。
【発明を実施するための形態】
【００１２】
以下、本発明の一実施形態に係る電子部品の製造方法について図を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。また、電子部品として積層セラミックコンデンサについて説明するが、電子部品は、コンデンサに限られず、圧電部品、サーミスタまたはインダクタなどでもよい。
【００１３】
まず、本実施形態に係る電子部品である積層セラミックコンデンサの構成の一例について説明する。図１は、本実施形態に係る電子部品の外観を示す斜視図である。図２は、図１の電子部品をＩＩ−ＩＩ線矢印方向から見た断面図である。図３は、図２の電子部品をＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。図４は、図２の電子部品をＩＶ−ＩＶ線矢印方向から見た断面図である。図５は、図２の電子部品をＶ−Ｖ線矢印方向から見た断面図である。図１においては、後述する素体の長手方向をＬ、素体の幅方向をＷ、素体の厚さ方向をＴで示している。
【００１４】
図１〜５に示すように、本実施形態に係る電子部品１００は、内部導体が埋設された素体１１０と、素体１１０の表面上に設けられて内部導体に電気的に接続された外部電極とを備える。
【００１５】
素体１１０は、略直方体状の外形を有する。素体１１０においては、誘電体層であるセラミック層１５０と、内部導体である平板状の内部電極１４０とが交互に積層されている。本実施形態に係る電子部品１００においては、素体１１０の両端部に外部電極が設けられている。
【００１６】
外部電極は、素体１１０の長手方向の一方側の端部に設けられた第１外部電極１２０、および、素体１１０の長手方向の他方側の端部に設けられた第２外部電極１３０を含む。
【００１７】
本実施形態に係る素体１１０においては、セラミック層１５０と内部電極１４０との積層方向が、素体１１０の長手方向Ｌおよび素体１１０の幅方向Ｗに対して直交している。すなわち、セラミック層１５０と内部電極１４０との積層方向は、素体１１０の厚さ方向Ｔと平行である。
【００１８】
素体１１０は、厚さ方向Ｔと直交する１対の主面、長手方向Ｌと直交する１対の端面、および、幅方向Ｗと直交する１対の側面を有する。上記のように素体１１０は、略直方体状の外形を有するが、角部に丸みを有していてもよい。また、１対の主面、１対の端面および１対の側面のいずれかの面に、凹凸が形成されていてもよい。
【００１９】
以下、各構成について詳細に説明する。
セラミック層１５０を構成する材料としては、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3またはＣａＺｒＯ3などを主成分とする誘電体セラミックスを用いることができる。また、これらの主成分に、副成分として、Ｍｎ化合物、Ｃｏ化合物、Ｓｉ化合物または希土類化合物などが添加された材料を用いてもよい。
【００２０】
なお、電子部品が圧電部品である場合、セラミック層１５０を圧電セラミックスで構成することができる。圧電セラミックスとしては、たとえば、ＰＺＴ(チタン酸ジルコン酸鉛)系セラミックなどがある。
【００２１】
電子部品がサーミスタである場合、セラミック層１５０を半導体セラミックスで構成することができる。半導体セラミックスとしては、たとえば、スピネル系セラミックなどがある。
【００２２】
電子部品がインダクタである場合、セラミック層１５０を磁性体セラミックスで構成することができる。磁性体セラミックスとしては、たとえば、フェライトセラミックなどがある。
【００２３】
内部電極１４０は、平面視にて略矩形状の第１内部電極１４１と、平面視にて略矩形状の第２内部電極１４２とを含む。第１内部電極１４１と第２内部電極１４２とは、素体１１０の厚さ方向Ｔに沿って等間隔に交互に配置されている。また、第１内部電極１４１と第２内部電極１４２とは、セラミック層１５０を間に挟んで互いに対向するように配置されている。
【００２４】
第１内部電極１４１は、素体１１０の長手方向の一方側の端部から他方側の端部に向けて延在している。図３に示すように、第１内部電極１４１は、素体１１０の一方側の端面において第１外部電極１２０と接続されている。
【００２５】
第２内部電極１４２は、素体１１０の長手方向の他方側の端部から一方側の端部に向けて延在している。図４に示すように、第２内部電極１４２は、素体１１０の他方側の端面において第２外部電極１３０と接続されている。
【００２６】
内部電極１４０を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、または、これらの金属の少なくとも１種を含む合金、たとえばＡｇとＰｄとの合金などを用いることができる。
【００２７】
本実施形態においては、外部電極は、素体１１０の両端部を覆うように設けられた内側外部電極と、この内側外部電極を覆うように設けられた外側外部電極とを含む。
【００２８】
内側外部電極を構成する材料としては、半田バリア層として機能する金属であればよく、ＮｉまたはＣｕなどの金属、または、これらの金属の少なくとも１種を含む合金を用いることができる。
【００２９】
外側外部電極を構成する材料としては、半田との濡れ性が良好な金属であればよく、ＳｎまたはＡｕなどの金属、または、これらの金属の少なくとも１種を含む合金を用いることができる。
【００３０】
図２〜５に示すように、第１外部電極１２０は、第１内側外部電極１２１と第１外側外部電極１２２とを含む。第１内側外部電極１２１は、素体１１０の長手方向の一方側の端部を覆っている。第１外側外部電極１２２は、第１内側外部電極１２１を覆っている。
【００３１】
第２外部電極１３０は、第２内側外部電極１３１と第２外側外部電極１３２とを含む。第２内側外部電極１３１は、素体１１０の長手方向の他方側の端部を覆っている。第２外側外部電極１３２は、第２内側外部電極１３１を覆っている。
【００３２】
以下、本実施形態に係る電子部品の製造方法について説明する。
まず、セラミック粉末を含むセラミックペーストを、ダイコータ法、グラビアコータ法またはマイクログラビアコータ法などによりシート状に塗布して乾燥させることにより、セラミックグリーンシートを作製する。
【００３３】
作製した複数のセラミックグリーンシートのうちの一部において、セラミックグリーンシート上に、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などにより内部電極形成用の導電ペーストを所定のパターンとなるように塗布する。
【００３４】
このようにして、内部電極となる導電パターンが形成されたセラミックグリーンシートと、導電パターンが形成されていないセラミックグリーンシートとを用意する。なお、セラミックペーストおよび内部電極形成用の導電ペーストには、公知のバインダーおよび溶媒が含まれていてもよい。
【００３５】
図６は、内部電極および切断マークとなる導電パターンを形成されたセラミックグリーンシートの外観を示す平面図である。図６に示すように、セラミックグリーンシート１０上に、内部電極となる第１導電パターン１１と、切断マークとなる第２導電パターン１２とを形成する。切断マークは、ブロック切断用の目印である。
【００３６】
本実施形態においては、矩形状の複数の第１導電パターン１１を、Ｘ方向およびＸ方向と直交するＹ方向にマトリックス状に配置している。具体的には、各第１導電パターン１１の長手方向がＹ方向に平行となるように、複数の第１導電パターン１１を配置している。
【００３７】
また、セラミックグリーンシート１０のＸ方向の両端に位置する１対の矩形状の第２導電パターン１２をＹ方向に間隔を置いて複数対配置している。具体的には、各第２導電パターン１２の長手方向がＸ方向に平行となるように、複数の第２導電パターン１２を配置している。各第２導電パターン１２は、Ｘ方向に並ぶ第１導電パターン１１の長手方向の略中央の位置を通過する直線上に配置されている。
【００３８】
導電パターンが形成されていない複数枚のセラミックグリーンシート１０を積層し、その上に、第１および第２導電パターン１１，１２が形成された数百枚程度のセラミックグリーンシート１０を順次積層し、さらにその上に、導電パターンが形成されていない複数枚のセラミックグリーンシート１０を積層することにより、第１ブロックであるマザーブロックを作製する。このように、素体１１０となる複数のセラミックグリーンシート１０が積層されて構成されたマザーブロックを準備する。なお、第１ブロックとして、マザーブロックから切断されて形成された中間ブロックを準備してもよい。この場合、第１ブロックである中間ブロックが切断されることにより、第２ブロックである他の中間ブロックが形成される。
【００３９】
図７は、第１および第２導電パターンが形成されたセラミックグリーンシートを積層した状態を示す平面図である。図７に示すように、第１および第２導電パターン１１，１２が形成された複数のセラミックグリーンシート１０を順次積層する際には、各層の第１導電パターン１１同士が長手方向の略半分だけ重なるように、複数のセラミックグリーンシート１０の位置を互いにＹ方向にずらして積層する。
【００４０】
その後、静水圧プレスまたは金型プレスなどの手段により、マザーブロックを積層方向に熱圧着する。熱圧着の際、セラミックグリーンシート１０が流動性を有するため、第１導電パターン１１の位置がずれることがある。
【００４１】
図８は、第１導電パターンの位置ずれが発生したマザーブロックを示す平面図である。以下の図８〜１０，１３，１５，１６においては、セラミックグリーンシート１０を透明に図示し、第１導電パターン１１のうち、各層の第１導電パターン１１同士が重なってコンデンサとして機能する機能領域１３のみを図示している。また、各機能領域１３の中心点１３ｘを図示している。各機能領域１３は、電子部品１００において素体１１０となる部分であるチップに１つずつ含まれる。なお、説明の便宜上、第１導電パターンの位置ずれを顕著に図示しているが、実際には数μｍ程度の位置ずれである。
【００４２】
図８に示すように、第１導電パターン１１の位置ずれが発生すると、電子部品１００においてチップに含まれる機能領域１３の位置がずれる。第１導電パターン１１の位置ずれの態様は様々であるが、本実施形態においては、マザーブロックのＹ方向の両端から中央に向かうに従って、機能領域１３がＸ方向の一方側(図８中の右側)にずれている。
【００４３】
そのため、マザーブロックのＹ方向の両端に位置する機能領域１３の中心点１３ｘ同士を結ぶ直線Ｌｘに対して、機能領域１３の中心点１３ｘの位置が、マザーブロックのＹ方向の両端から中央に向かうに従って離れて行っている。
【００４４】
本実施形態においては、後述する発泡粘着シート２０にマザーブロックを貼り付けた状態でマザーブロックを切断する。ただし、必ずしも発泡粘着シート２０にマザーブロックを貼り付けなくてもよく、この場合、吸着保持可能な載置台上でマザーブロックを切断してもよい。
【００４５】
ここで、比較例に係るマザーブロックの切断方法について説明する。図９は、比較例において、発泡粘着シートに貼り付けたマザーブロックを第１の方向に切断した状態を示す平面図である。
【００４６】
図９に示すように、比較例に係るマザーブロックの切断方法においては、発泡粘着シート２０に貼り付けたマザーブロックを矢印１で示す第１の方向に切断する。このとき、マザーブロックのＹ方向の各端部側に位置する１対の第２導電パターン１２同士を直線状に結ぶ第１切断ライン３０にて、マザーブロックおよび発泡粘着シート２０を切断する。その他の部分では、１対の第２導電パターン１２同士を直線状に結ぶ第２切断ライン３１にてマザーブロックのみを切断する。
【００４７】
このようにマザーブロックのＹ方向の両端部を切断することにより、第１切断ライン３０にて切断された切断面に、第１導電パターン１１において外部電極と接続される部分を露出させることができる。また、第２切断ライン３１においては、発泡粘着シート２０が切断されていないため、マザーブロックを一体に維持できる。
【００４８】
図１０は、比較例において、第１の方向に切断したマザーブロックを第２の方向に切断した状態を示す平面図である。図１０に示すように、比較例に係るマザーブロックの切断方法においては、第１切断ライン３０にて切断された切断面に露出した第１導電パターン１１が第１の方向において各チップの中央に位置するように、第１の方向と交差する矢印２で示す第２の方向にマザーブロックを切断する。
【００４９】
具体的には、まず、第１切断ライン３０にて切断された両方の切断面を矢印４１で示すように画像処理装置４０にて撮像して、各切断面に露出している第１導電パターン１１の位置を検出する。
【００５０】
次に、画像処理装置４０によって検出した第１切断ライン３０の各切断面の第１導電パターン１１の位置に基づいて、第２の方向に延びる第３切断ライン５０にてマザーブロックのみを切断する。
【００５１】
図１１は、比較例において、画像処理装置によって検出した第１切断ラインの各切断面における第１導電パターンと第３切断ラインとの位置関係を示す側面図である。図１１においては、１つのチップのみ図示している。
【００５２】
図１０，１１に示すように、比較例に係るマザーブロックの切断方法においては、画像処理装置４０によって検出した第１切断ライン３０の各切断面において、第１の方向における一方側の第１導電パターン１１の端部と第３切断ライン５０との間の間隔である第１ギャップＧ1aと、第１の方向における他方側の第１導電パターン１１の端部と第３切断ライン５０との間の間隔である第２ギャップＧ2aとが略等しくなるように、第３切断ライン５０の位置を決定している。
【００５３】
上記のように、マザーブロックのＹ方向の両端に位置する機能領域１３の中心点１３ｘ同士を結ぶ直線Ｌｘに対して、機能領域１３の中心点１３ｘの位置が、マザーブロックのＹ方向の両端から中央に向かうに従って離れて行っている。そのため、マザーブロックのＹ方向の中央に位置する機能領域１３の中心点１３ｘと直線Ｌｘとは、距離Ｓ1だけ離間している。その結果、マザーブロックのＹ方向の中央に位置するチップにおいては、第１導電パターン１１が偏って位置する。
【００５４】
図１２は、比較例において、マザーブロックのＹ方向の中央に位置するチップにおける第１導電パターンと第３切断ラインとの位置関係を示す側面図である。図１２に示すように、マザーブロックのＹ方向の中央に位置するチップにおいては、第１の方向における一方側の第１導電パターン１１の端部と第３切断ライン５０との間の間隔である第１ギャップＧ1bが、第１の方向における他方側の第１導電パターン１１の端部と第３切断ライン５０との間の間隔である第２ギャップＧ2bに比較して小さくなっている。
【００５５】
このように、内部電極となる第１導電パターン１１がチップ内で偏って位置する場合、電子部品１００の耐水性が低下する。積層セラミックコンデンサ内に水分が浸入した場合、電気絶縁性が低下して品質が劣化する。そのため、全てのチップにおいて、内部電極となる第１導電パターン１１を第１の方向において中央に位置させることが求められる。
【００５６】
そこで、本実施形態に係る電子部品の製造方法においては、下記のようにマザーブロックを切断する。図１３は、本実施形態において、マザーブロックを第１の方向に切断して分割した第２ブロックである中間ブロックを、第２の方向に切断した状態を示す平面図である。
【００５７】
図１３に示すように、本実施形態においては、第１の方向において中間ブロックにチップが２列で並ぶようにマザーブロックを切断する。すなわち、中間ブロックのＹ方向において第２切断ライン３１の両隣に第１切断ライン３０を設けている。上記のように、第１切断ライン３０にてマザーブロックおよび発泡粘着シート２０を切断し、第２切断ライン３１にてマザーブロックのみを切断している。
【００５８】
このようにマザーブロックを切断して複数の中間ブロックに分割することにより、第１切断ライン３０にて切断された切断面に、第１導電パターン１１において外部電極と接続される部分を露出させることができる。また、第２切断ライン３１においては、発泡粘着シート２０が切断されていないため、中間ブロックを一体に維持できる。
【００５９】
マザーブロックを第１の方向に切断する際には、マザーブロックのＸ方向の両端面に露出した１対の第２導電パターン１２を図示しない画像処理装置にて撮像して検出する。検出した１対の第２導電パターン１２を結ぶように第１切断ライン３０を設ける。
【００６０】
第２導電パターン１２がマザーブロックの端面に露出していない場合には、マザーブロックのＸ方向の端部を切断して第２導電パターン１２を露出させてもよい。また、第２導電パターン１２は必ずしも設けられていなくてもよく、この場合には、マザーブロックのＸ方向の端部を切断して第１導電パターン１１を露出させ、第１導電パターン１１の機能領域１３以外の部分を切断するようにしてもよい。マザーブロックの切断方法としては、押し切り法またはダイシングを用いた切削法などがある。
【００６１】
このようにマザーブロックを複数の中間ブロックに分割した後、１つずつ中間ブロックを抜き出す。抜き出した中間ブロックの各々にて、第１切断ライン３０にて切断された切断面に露出した第１導電パターン１１が第１の方向において各チップの中央に位置するように、第１の方向と交差する矢印２ａで示す第２の方向に中間ブロックを切断する。
【００６２】
具体的には、まず、第１切断ライン３０にて切断された両方の切断面を矢印４１で示すように画像処理装置４０にて撮像して、各切断面に露出している第１導電パターン１１の位置を検出する。
【００６３】
次に、画像処理装置４０によって検出した第１切断ライン３０の各切断面の第１導電パターン１１の位置に基づいて、第２の方向に延びる第３切断ライン５１にて中間ブロックのみを切断する。これにより、チップを個片化できる。
【００６４】
図１４は、本実施形態において、画像処理装置によって検出した第１切断ラインの各切断面における導電パターンと第３切断ラインとの位置関係を示す側面図である。図１４においては、１つのチップのみ図示している。
【００６５】
図１３，１４に示すように、本実施形態に係るマザーブロックの切断方法においては、画像処理装置４０によって検出した第１切断ライン３０の各切断面において、第１の方向における一方側の第１導電パターン１１の端部と第３切断ライン５１との間の間隔である第１ギャップＧ1cと、第１の方向における他方側の第１導電パターン１１の端部と第３切断ライン５１との間の間隔である第２ギャップＧ2cとが略等しくなるように、第３切断ライン５１の位置を決定している。その結果、第３切断ライン５１は、第１切断ライン３０に対して斜めに交わっている。
【００６６】
このように傾斜した第３切断ライン５１にて中間ブロックを切断するために、中間ブロックが載置されている載置台は、載置面の面内方向において回転可能に設けられている。すなわち、載置台の回転中心上に中間ブロックが載置された状態において、第３切断ライン５１の傾斜角度に対応して載置台が回転することにより、切断刃に対する中間ブロックの向きが傾けられる。
【００６７】
本実施形態においては、第１の方向においてチップが２列で並ぶように中間ブロックを構成しているため、全てのチップにて、内部電極となる第１導電パターン１１を第１の方向において中央側に寄せて位置させることができる。
【００６８】
なお、本実施形態においてはマザーブロックを複数の中間ブロックに分割する際に第２切断ライン３１を設けていたが、第２切断ライン３１を設けていなくてもよい。この場合、複数の中間ブロックの各々を、第１の方向および第２の方向に切断してチップを個片化する。複数の中間ブロックの各々を第１の方向および第２の方向に切断する際、第１の方向の切断と第２の方向の切断とは、どちらを先に行なってもよい。
【００６９】
図１５は、第２の方向に切断した中間ブロックを第１の方向に切断してチップを個片化した状態を示す平面図である。図１５に示すように、中間ブロックを第１の方向に切断する際には、中間ブロックのＸ方向の両端面に露出した１対の第２導電パターン１２を矢印４３で示すように画像処理装置４２にて撮像して検出する。検出した１対の第２導電パターン１２を結ぶように第１切断ライン３２を設けて、中間ブロックおよび発泡粘着シート２０を切断することにより、チップを個片化する。
【００７０】
また、第１の方向において中間ブロックにチップが１列で並ぶようにマザーブロックを切断してもよい。ここで、このようにマザーブロックを切断した本実施形態の変形例に係る電子部品の製造方法について説明する。
【００７１】
図１６は、本実施形態の変形例において、マザーブロックを第１の方向に切断して分割した中間ブロックを、第２の方向に切断した状態を示す平面図である。
【００７２】
図１６に示すように、本実施形態の変形例においては、第１の方向において中間ブロックにチップが１列で並ぶようにマザーブロックを切断する。すなわち、マザーブロックのＹ方向において第１切断ライン３０を隣接して設けている。
【００７３】
このようにマザーブロックを切断して複数の中間ブロックに分割することにより、第１切断ライン３０にて切断された切断面に、第１導電パターン１１において外部電極と接続される部分を露出させることができる。
【００７４】
マザーブロックを複数の中間ブロックに分割した後、１つずつ中間ブロックを抜き出す。抜き出した中間ブロックの各々にて、第１切断ライン３０にて切断された切断面に露出した第１導電パターン１１が第１の方向において各チップの中央に位置するように、第１の方向と交差する矢印２ｂで示す第２の方向に中間ブロックを切断する。
【００７５】
具体的には、まず、第１切断ライン３０にて切断された両方の切断面を矢印４１で示すように画像処理装置４０にて撮像して、各切断面に露出している第１導電パターン１１の位置を検出する。
【００７６】
次に、画像処理装置４０によって検出した第１切断ライン３０の各切断面の第１導電パターン１１の位置に基づいて、第２の方向に延びる第３切断ライン５２にて中間ブロックのみを切断する。これにより、チップを個片化できる。
【００７７】
図１７は、本実施形態の変形例において、画像処理装置によって検出した第１切断ラインの各切断面における導電パターンと第３切断ラインとの位置関係を示す側面図である。図１７においては、１つのチップのみ図示している。
【００７８】
図１６，１７に示すように、本実施形態の変形例に係るマザーブロックの切断方法においては、画像処理装置４０によって検出した第１切断ライン３０の各切断面において、第１の方向における一方側の第１導電パターン１１の端部と第３切断ライン５２との間の間隔である第１ギャップＧ1cと、第１の方向における他方側の第１導電パターン１１の端部と第３切断ライン５２との間の間隔である第２ギャップＧ2cとが略等しくなるように、第３切断ライン５２の位置を決定している。その結果、第３切断ライン５２は、第１切断ライン３０に対して斜めに交わっている。
【００７９】
このように傾斜した第３切断ライン５２にて中間ブロックを切断するために、中間ブロックが載置されている載置台は、載置面の面内方向において回転可能に設けられている。すなわち、載置台の回転中心上に中間ブロックが載置された状態において、第３切断ライン５２の傾斜角度に対応して載置台が回転することにより、切断刃に対する中間ブロックの向きが傾けられる。
【００８０】
本実施形態の変形例においては、第１の方向においてチップが１列で並ぶように中間ブロックを構成しているため、本実施形態に比較して、全てのチップにて内部電極となる第１導電パターン１１を第１の方向においてより中央側に寄せて位置させることができる。
【００８１】
なお、第１切断ライン３０の各切断面において、積層方向に並ぶ第１導電パターン１１同士の位置ずれが生じている場合がある。図１８は、第１切断ラインの切断面において、積層方向に並ぶ導電パターン同士の位置ずれが生じている状態を示す断面図である。図１８においては、２つのチップに相当する部分のみ図示している。
【００８２】
図１８に示すように、第１切断ライン３０の各切断面において、積層方向に並ぶ第１導電パターン１１同士の位置ずれが生じている場合、第１の方向において隣接する第１導電パターン１１同士のうち最も接近している第１導電パターン１１同士の中間の位置を通るように第３切断ライン５１，５２の位置を決定する。
【００８３】
この場合、第１の方向において隣接する第１導電パターン１１同士のうち最も接近している第１導電パターン１１同士の間の間隔２Ｇminの中間の位置を通る第３切断ライン５１，５２にて中間ブロックを切断することにより、図１８中の左側に位置するチップにおいては、第１の方向における一方側の第１導電パターン１１の端部と第３切断ライン５１，５２との間の間隔である第１ギャップＧ1cは間隔Ｇminとなり、図１８中の右側に位置するチップにおいては、第１の方向における他方側の第１導電パターン１１の端部と第３切断ライン５１，５２との間の間隔である第２ギャップＧ2cは間隔Ｇminとなる。
【００８４】
図１９は、本実施形態および変形例に係る電子部品の製造方法の構成を示すフローチャートである。図１９に示すように、本実施形態および変形例に係る電子部品の製造方法は、素体１１０となる複数のセラミックグリーンシート１０が積層されて構成されたマザーブロックを準備する工程(Ｓ１００)と、内部電極において外部電極と接続される部分が切断面に露出するようにマザーブロックを第１の方向に切断して複数の中間ブロックに分割する工程(Ｓ１１０)と、複数の中間ブロックから１つずつ中間ブロックを抜き出す工程(Ｓ１２０)と、抜き出した各中間ブロックにおいて、切断面に露出した内部電極が第１の方向において素体となる部分の中央に位置するように、中間ブロックを第１の方向と交差する第２の方向に切断する工程(Ｓ１３０)とを備える。
【００８５】
上記の工程によりチップを個片化することにより、第１ギャップＧ1cおよび第２ギャップＧ2cを略均等に確保することができる。その結果、電子部品１００の耐水性の低下を抑制できる。よって、積層セラミックコンデンサ内に水分が浸入することにより電気絶縁性が低下して品質が劣化することを抑制できる。
【００８６】
なお、上記のように個片化したチップを加熱することにより、発泡粘着シート２０を発泡させて粘着性を低下させることにより、チップから容易に発泡粘着シート２０を剥離することができる。
【００８７】
次に、発泡粘着シート２０を剥離したチップをバレル研磨して、チップの角部を丸める。ただし、バレル研磨は必ずしも行なわなくてもよい。その後、チップを焼成することにより硬化させて、素体１１０を作製する。焼成温度は、セラミック材料および導電材料の種類に応じて適宜設定され、たとえば、９００℃以上１３００℃以下の範囲内で設定される。
【００８８】
次に、Ｎｉを主成分とする導電性ペーストを素体１１０の長手方向の両端部に塗布して、たとえば７００℃程度の温度において加熱することにより素体１１０に焼き付けて内側外部電極を形成する。なお、チップに導電性ペーストを塗布した後で焼成することにより、素体１１０と内側外部電極とを同時に形成してもよい。
【００８９】
その後、電気めっきにより内側外部電極上にＳｎからなる外側外部電極を形成する。具体的には、バレルめっき法により外側外部電極を設ける。内側外部電極が設けられた複数の素体１１０を収容したバレルをめっき槽内のめっき液中に浸漬した状態で回転させつつ通電することにより、内側外部電極上に外側外部電極を設ける。
【００９０】
上記の工程により、電子部品１００を製造することができる。本実施形態および変形例に係る電子部品の製造方法によれば、マザーブロックから切り出される複数のチップの各々において内部導体の位置ずれを低減できる。
【００９１】
以下、比較例および本実施形態に係る電子部品の製造方法において、ブロックの歪み量およびチップのギャップ量について比較した実験例について説明する。
【００９２】
(実験例)
ブロックの歪み量においては、マザーブロック、マザーブロックを２分割して作製された中間ブロック、および、マザーブロックを３分割して作製された中間ブロックの、各ブロックの２５箇所について測定した。
【００９３】
図２０は、ブロックの歪み量を比較したグラフである。図２０においては、縦軸にブロックの歪み量、横軸にブロックの種類を示している。また、図２０においては、測定結果の範囲をエラーバーで示し、測定結果の平均値を棒グラフで示している。
【００９４】
なお、ブロックの歪み量は、図１０の距離Ｓ1に相当する値である。すなわち、ブロックの歪み量は、各ブロックのＹ方向の両端に位置する機能領域１３の中心点１３ｘ同士を結ぶ直線Ｌｘと、各ブロックのＹ方向の中央に位置する機能領域１３の中心点１３ｘとの距離を測定した値である。
【００９５】
図２０に示すように、マザーブロックの歪み量の平均値が４２μｍであったのに対して、同様に作製したマザーブロックを２分割して作製された中間ブロックの歪み量の平均値は１９μｍであり、同様に作製したマザーブロックを３分割して作製された中間ブロックの歪み量の平均値は１２μｍであった。この結果から、マザーブロックの分割数が多いほど、中間ブロックの歪み量が低下することが確認された。
【００９６】
チップのギャップ量においては、マザーブロック、マザーブロックを２分割して作製された中間ブロック、および、第１の方向においてチップが１列に並ぶようにマザーブロックを分割して作製された中間ブロックの、各ブロックから切り出された２５個のチップについて測定した。
【００９７】
マザーブロックおよびマザーブロックを２分割して作製された中間ブロックにおいては、Ｙ方向の中央に位置する２５個のチップについて、図１２の第１ギャップＧ1bと第２ギャップＧ2bとを測定した。第１の方向においてチップが１列に並ぶようにマザーブロックを分割して作製された中間ブロックにおいては、２５個のチップについて、図１７の第１ギャップＧ1cと第２ギャップＧ2cとを測定した。
【００９８】
図２１は、マザーブロックのＹ方向の中央に位置するチップの第１ギャップおよび第２ギャップの測定値を示すグラフである。図２２は、マザーブロックを２分割して作製された中間ブロックのＹ方向の中央に位置するチップの第１ギャップおよび第２ギャップの測定値を示すグラフである。図２３は、第１の方向においてチップが１列に並ぶようにマザーブロックを分割して作製された中間ブロックのチップの第１ギャップおよび第２ギャップの測定値を示すグラフである。図２１〜２３においては、縦軸にギャップ量、横軸にチップ番号を示している。
【００９９】
図２１〜２３に示すように、マザーブロックの分割数が多いほど、各チップのギャップ量が安定して確保できることが確認された。特に、第１の方向においてチップが１列に並ぶようにマザーブロックを分割して作製された中間ブロックから切り出されたチップにおいては、各チップの第１ギャップＧ1cと第２ギャップＧ2cとが略同一で安定していた。
【０１００】
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０１】
１０  セラミックグリーンシート、１１  第１導電パターン、１２  第２導電パターン、１３  機能領域、１３ｘ  中心点、２０  発泡粘着シート、３０，３２  第１切断ライン、３１  第２切断ライン、４０，４２  画像処理装置、５０，５１，５２  第３切断ライン、１００  電子部品、１１０  素体、１２０  第１外部電極、１２１  第１内側外部電極、１２２  第１外側外部電極、１３０  第２外部電極、１３１  第２内側外部電極、１３２  第２外側外部電極、１４０  内部電極、１４１  第１内部電極、１４２  第２内部電極、１５０  セラミック層、Ｇ1a，Ｇ1b，Ｇ1c  第１ギャップ、Ｇ2a，Ｇ2b，Ｇ2c  第２ギャップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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