(57)【要約】【課題】リファレンスセルを並列化しつつ、チップ面積の増大を抑制する半導体装置の制御方法を提供する。【解決手段】半導体装置の制御方法は、互いに並列接続された複数の参照メモリセルと、複数の参照メモリセルに関する試験情報を記憶するアドレス記憶領域と、を備える半導体装置を対象とする。半導体装置の制御方法は、アドレス記憶領域が記憶する試験情報を参照し、試験情報に応じて、複数の参照メモリセルのうちの不良の参照メモリセルを、冗長置換すること無く、並列接続から電気的に非接続とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに並列接続された複数の参照メモリセルと、
前記複数の参照メモリセルに関する試験情報を記憶するアドレス記憶領域と、を備える半導体装置の制御方法であって、
前記アドレス記憶領域が記憶する前記試験情報を参照し、
前記試験情報に応じて、前記複数の参照メモリセルのうちの不良の参照メモリセルを、冗長置換すること無く、前記並列接続から電気的に非接続とする、半導体装置の制御方法。
【請求項２】
前記試験情報は、前記複数の参照メモリセルのそれぞれに対して良セルか否かを試験した結果に関する情報である、請求項１の半導体装置の制御方法。
【請求項３】
前記試験情報は、前記不良の参照メモリセルに関するアドレス情報である、請求項１又は２の半導体装置の制御方法。
【請求項４】
前記参照メモリセルは、不揮発性メモリセルである請求項１乃至３のいずれか一項に記載の半導体装置の制御方法。
【請求項５】
前記参照メモリセルは、ＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）のメモリセルである、請求項１乃至４のいずれか一項に記載の半導体装置の制御方法。
【請求項６】
ユーザデータを、リファレンス信号を用いて読み出すセンスアンプと、
前記ユーザデータを記憶する第１メモリセルと、
前記リファレンス信号を生成するために互いに並列接続された複数の第２メモリセルと、
前記複数の第２メモリセルのうち不良の第２メモリセルを、冗長置換することなく、前記並列接続から電気的に非接続とする制御回路と、
を備える半導体装置。
【請求項７】
前記複数の第２メモリセルのうちの対応する第２メモリセルと前記センスアンプとの間に接続された第１スイッチを複数備え、
前記制御回路は、前記複数の第１スイッチのうちの前記不良の第２メモリセルに対応する第１スイッチを非導通に制御することで、前記不良の第２メモリセルを前記並列接続から電気的に非接続とする請求項６の半導体装置。
【請求項８】
前記制御回路は、前記複数の第１スイッチのうちの前記不良の第２メモリセル以外の第２メモリセルに対応する第１スイッチを導通に制御することで、良の第２メモリセルを前記並列接続に電気的に接続する請求項７の半導体装置。
【請求項９】
前記複数の第２メモリセルのうちの少なくとも１つの第２メモリセル以外の第２メモリセルに対応する第１スイッチと前記センスアンプとの間に挿入される第２スイッチをさらに備え、
前記制御回路は、前記第２スイッチを導通することで前記複数の第２メモリセルを並列接続とする、請求項７又は８の半導体装置。
【請求項１０】
前記制御回路は、
前記ユーザデータの読み出し時に外部から供給されるアドレスと、前記不良の第２メモリセルのアドレスと、に基づいて、前記複数の第１スイッチを制御する信号を生成する第１スイッチ制御回路と
前記不良の第２メモリセルのアドレスとは無関係に、前記ユーザデータの読み出し時に外部から供給されるアドレスに基づいて、前記第２スイッチを制御する信号を生成する第２スイッチ制御回路と、
を有する、請求項９に記載の半導体装置。
【請求項１１】
前記不良の第２メモリセルのアドレスを記憶するアドレス記憶領域をさらに備える、請求項６乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記センスアンプは、前記第２メモリセルに電流を供給する電流源を含む電流センスアンプ回路であり、
前記制御回路は、前記複数の第２メモリセルのうち前記並列接続から電気的に非接続とする第２メモリセルに対応する前記センスアンプに含まれる電流源からの電流供給を停止する、請求項６乃至１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の制御方法及び半導体装置に関する。特に、記憶素子を備える半導体装置の制御方法及び半導体装置に関する。
【背景技術】
【０００２】
ＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）、ＰＣＲＡＭ（Phase Change Random Access Memory）、ＲｅＲＡＭ（Resistance Random Access Memory）等の抵抗変化型の不揮発性メモリセルを用いた半導体メモリにおいて、メモリセルが記憶するデータ（ユーザデータ）を読み出す際に、参照信号（リファレンス信号、リファレンス電圧、参照電圧、リファレンス電流、又は参照電流）が使われる。この参照信号を生成する手段の一例として、リファレンス用のメモリセル（以降、リファレンスメモリセル又は参照メモリセルと呼ぶ）が用いられる。
【０００３】
一般的には、リファレンスセルは、通常のメモリセルと同じ構造を持ち、メモリセルアレイ内に配置されることが多い。センスアンプは、生成された参照信号を用いて、メモリセルからユーザデータを読み出す。
【０００４】
特許文献１及び特許文献２は、上述したようなリファレンスセルを開示する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１３６３６１号公報
【特許文献２】特許２００２−２２２５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
【０００７】
参照信号を生成する際に、Ｎ個（Ｎは正の整数、以下同じ）のリファレンスセルが並列化され使用されることが考慮される。Ｎ個に並列化されたリファレンスセルを用いることで、リファレンスセル特性のランダムなばらつき分布の標準偏差σを１／√Ｎに削減することが可能だからである。
【０００８】
しかしながら、リファレンスビット線を用いてＮ個のリファレンスセルを並列化する方式において、欠陥のあるリファレンスセルを冗長ビット線に置換し、救済する場合、Ｎ本のリファレンスビット線に対応するようにＮ本の冗長ビット線を設けると、チップ面積が増大する。
【０００９】
次に、特許文献１は、メモリセルのデータをセンスする際のリファレンス電圧を発生させるダミーセル（リファレンスセル）が複数個結合されたダミーデータ線（リファレンスビット線）を複数本用意し、不良が存在しない１本のダミーデータ線をセレクタで選択してセンスアンプに供給する技術を開示する。
【００１０】
しかしながら、特許文献１では、当該不良が存在しない１本を選択する際の候補として、ダミーデータ線を複数本設ける必要があり、チップ面積が増加する。なお、特許文献１の図２で開示されるダミーデータ線の構成は、１つのメモリセルをセンスする際には、１つのリファレンスセルが使用され、上述したＮ個に並列化されたリファレンスセルを使用しない。
【００１１】
特許文献２は、情報「０」を記憶するダミーセル（リファレンスセル）と情報「１」を記憶するダミーセルを用いてメモリセルのデータをセンスする際の基準電圧を発生させる際に、ダミーセルが複数個結合されたダミーデータ線、及び通常のデータ線（ビット線）に対して共通の冗長データ線を設け、通常のデータ線に生じた欠陥とダミーデータ線に生じた欠陥の両方を置換する技術を開示する。
【００１２】
しかしながら、特許文献２が開示するように、冗長ビット線を通常のセルが接続された通常ビット線とリファレンスビット線にて共有し、置換救済する場合、通常ビット線のみを救済の対象とする場合と比較し、多くの冗長ビット線が必要となりチップ面積が増大する。さらには、通常ビット線とリファレンスビット線にて冗長ビット線を共有する場合には、複雑な構成の救済回路が必要となりチップ面積が増大する。なお、特許文献２は、中間値による基準電圧を生成するために、情報「０」を記憶するダミーセル（リファレンスセル）と情報「１」を記憶するダミーセルとを使用するが、上述したＮ個に並列化されたリファレンスセルを使用しない。
【課題を解決するための手段】
【００１３】
本発明の第１の視点によれば、互いに並列接続された複数の参照メモリセルと、前記複数の参照メモリセルに関する試験情報を記憶するアドレス記憶領域と、を備える半導体装置の制御方法であって、前記アドレス記憶領域が記憶する前記試験情報を参照し、前記試験情報に応じて、前記複数の参照メモリセルのうちの不良の参照メモリセルを、冗長置換すること無く、前記並列接続から電気的に非接続とする、半導体装置の制御方法が提供される。
【００１４】
本発明の第２の視点によれば、ユーザデータを、リファレンス信号を用いて読み出すセンスアンプと、前記ユーザデータを記憶する第１メモリセルと、前記リファレンス信号を生成するために互いに並列接続された複数の第２メモリセルと、前記複数の第２メモリセルのうち不良の第２メモリセルを、冗長置換することなく、前記並列接続から電気的に非接続とする制御回路と、を備える半導体装置が提供される。
【発明の効果】
【００１５】
本発明の各視点によれば、リファレンスセルを並列化しつつ、チップ面積の増大を抑制することに寄与する半導体装置の制御方法及び半導体装置が、提供される。
【図面の簡単な説明】
【００１６】
【図１】一実施形態に係る半導体装置の制御方法の一例を示すフローチャートである。
【図２】第１の実施形態に係る半導体装置の全体構成を示すブロック図である。
【図３】メモリセルアレイの構成の一例を示す模式図である。
【図４】メモリセルからのデータ読み出しに用いられる制御回路の一部を示す模式図の一例である。
【図５】不良リファレンスセルがない場合の通常セルからのリード動作を説明するための図である。
【図６】不良リファレンスセルが１つ存在する場合の通常セルからのリード動作を説明するための図である。
【図７】不良リファレンスセルが１つ存在する場合の通常セルからのリード動作を説明するための図である。
【図８】センスアンプに関係する制御回路の一例を模式的に示す図である。
【図９】センスアンプの回路構成の一例を示す図である。
【図１０】スイッチの回路構成の一例を示す図である。
【図１１】リファレンス制御回路の回路構成の一例を示す図である。
【図１２】ＤＬ生成回路の回路構成の一例を示す図である。
【図１３】ＤＲ生成回路の回路構成の一例を示す図である。
【図１４】ＳＬ生成回路の一例を示す図である。
【図１５】ＳＲ生成回路の一例を示す図である。
【図１６】リファレンスセル並列化の効果と本願開示による救済方式の関係の一例を模式的に示す図である。
【図１７】第２の実施形態に係るセンスアンプの回路構成の一例を示す図である。
【図１８】第３の実施形態に係る情報処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
図１は、一実施形態に係る半導体装置の制御方法の一例を示すフローチャートである。図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。
【００１８】
一実施形態に係る半導体装置の制御方法は、互いに並列接続された複数の参照メモリセル（例えば、図８の黒丸で示すリファレンスセル）と、複数の参照メモリセルに関する試験情報を記憶するアドレス記憶領域（例えば、図１２に示す不良リファレンスアドレスレジスタ）と、を備える半導体装置を対象とする。図１を参照すると、一実施形態に係る半導体装置の制御方法は、アドレス記憶領域が記憶する試験情報を参照し（ステップＳ０１）、試験情報に応じて、複数の参照メモリセルのうちの不良の参照メモリセルを、冗長置換すること無く、並列接続から電気的に非接続とする（ステップＳ０３）。
【００１９】
上記制御方法によれば、不良の参照メモリセルが存在したとしても、当該不良の参照メモリセルを、冗長ビット線を用いて置換救済するのではなく、参照メモリセルの並列化から除外する。後述するように、少数の参照メモリセルを並列接続から除外したとしても、センスマージンは十分確保することが可能である。そのため、一実施形態に係る半導体装置の制御方法は、参照メモリセルを並列化することでセンスマージンが向上するという効果を得つつ、チップ面積の増加や救済回路の複雑化を回避することに貢献する。
【００２０】
本書において、外部から供給されるユーザデータを記憶するメモリセルを「通常セル」と表記する。リファレンス信号を生成するように抵抗値が設定されたメモリセルを「リファレンスセル」と表記する。また、リファレンスセルのうち、正しい抵抗値を示さないリファレンスセルを「不良リファレンスセル」と表記する。
【００２１】
［第１の実施形態］
第１の実施形態について、図面を用いて説明する。
【００２２】
図２は、第１の実施形態に係る半導体装置１の全体構成を示すブロック図である。
【００２３】
図２に示す半導体装置１は、複数のメモリセルを含むメモリセルアレイを備える。メモリセルに特に制限はないが、本実施形態では、ＳＴＴ−ＲＡＭ、ＰＣＲＡＭ又はＲｅＲＡＭといった、抵抗値の変化によりデータを記憶するメモリセルを前提に説明する。
【００２４】
半導体装置１のメモリセルアレイは、複数のメモリセルアレイ２ａ〜２ｈからなり、複数のバンク（例えば、バンク０〜７の８バンク構成）により構成される。なお、以降の説明において、メモリセルアレイ２ａ〜２ｈを区別する特段の理由がない場合には、単に「メモリセルアレイ２」と表記する。また、他の構成要素においても同様の表記を行い、アルファベットやハイフン「−」の前に表記された符号にて、当該構成要素を代表するものとする。
【００２５】
半導体装置１は、外部端子として外部クロック端子ＣＫ、／ＣＫ、クロックイネーブル端子ＣＫＥ、コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、８ビットのデータ入出力端子ＤＱを備える。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味している。従って、例えば、ＣＫ、／ＣＫは互いに相補の信号である。
【００２６】
クロック発生回路１１は、外部クロック信号ＣＫ、／ＣＫとクロックイネーブル信号ＣＫＥを入力する。クロック発生回路１１は、半導体装置１内部で必要とされる内部クロック信号を発生し、各部に供給する。
【００２７】
コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥには、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが供給される。これらのコマンド信号は、コマンドデコーダ１２に供給される。コマンドデコーダ１２は、入力したコマンド信号をデコードし、チップ制御回路１３に供給する。
【００２８】
モードレジスタ１４は、半導体装置１の動作モードが設定される。チップ制御回路１３は、コマンドデコーダ１２の出力及びモードレジスタ１４に設定された動作モードを入力し、それらに基づいて各種制御信号を生成する。
【００２９】
チップ制御回路１３は、生成した各種制御信号を、バンク制御回路１５、リードライトアンプ（ＲＷアンプ）１６、パラレルシリアル変換回路１７、データ入出力バッファ１８、カラムアドレスバッファ１９、ロウアドレスバッファ２０、バンクアドレスバッファ２１に供給する。
【００３０】
アドレス信号ＡＤＤは、バンクを特定するバンクアドレスと、ワード線を特定するロウアドレスと、ビット線を特定するカラムアドレスと、を含む。ロウアドレス及びカラムアドレスは、アドレス端子からアドレスマルチプレクサ形式にて入力される。但し、アドレス信号の入力形式を制限する趣旨ではない。
【００３１】
アドレス信号ＡＤＤのうち、カラムアドレスはカラムアドレスバッファ１９に、ロウアドレスはロウアドレスバッファ２０に、バンクアドレスはバンクアドレスバッファ２１にそれぞれ供給される。また、ロウアドレスは、後述するリファレンス制御回路（図示せず）にも供給される。
【００３２】
カラムアドレスバッファ１９が出力するカラムアドレスは、カラムデコーダ２２によりデコードされ、このデコードに応じて、複数のビット線のうち、カラムアドレスに対応するビット線が選択される。
【００３３】
ロウアドレスバッファ２０が出力するロウアドレスは、ロウデコーダ２３によりデコードされ、このデコードに応じて、いずれかのワード線が選択される。
【００３４】
バンクアドレスバッファ２１からは、バンク０〜７のいずれかを特定するバンク選択信号が出力される。バンク制御回路１５は、バンク選択信号に応じてバンク０〜７を切り替える。
【００３５】
リードライトアンプ１６は、パラレルシリアル変換回路１７及びデータ入出力バッファ１８を介して、外部端子であるデータ入出力端子ＤＱと接続されているリードアンプ回路及びライトアンプ回路である。パラレルシリアル変換回路１７及びデータ入出力バッファ１８には、クロック発生回路１１から内部クロック信号が供給されメモリセルアレイとデータ入出力端子ＤＱの間のデータの入出力のタイミングが制御される。
【００３６】
図３は、メモリセルアレイ２の構成の一例を示す模式図である。
【００３７】
メモリセルアレイ２は、複数のセンスアンプが配置されたセンスアンプ列３２を中心に、メモリセルアレイ３１ａと３１ｂが対称に配置されるレイアウトを有している。詳細は後述するが、メモリセルアレイ３１ａ、３１ｂには、通常セルとリファレンスセルが含まれる。
【００３８】
センスアンプ列３２に含まれる各センスアンプは、カラムデコーダ２２により選択されるビット線を介して、左右に配置されたそれぞれのメモリセルアレイ３１ａ、３１ｂに含まれるメモリセルと接続される。センスアンプにより読み出されたデータは、Ｉ／Ｏ線８９を介して外部に送出される。
【００３９】
メモリセルへのアクセスにはロウデコーダ２３が選択するワード線が用いられる。ロウデコーダ２３は、左側のメモリセルアレイを延伸するワード線と、右側のメモリセルアレイを延伸するワード線を選択する必要があるため、図３では、左側用のロウデコーダ２３ａと右側用のロウデコーダ２３ｂと表記している。
【００４０】
図４は、メモリセルからのデータ読み出しに用いられる制御回路の一部を示す模式図の一例である。
【００４１】
図３に示されるセンスアンプ列３２は、図４に示される複数のセンスアンプ（ＳＡ；Sense Amplifier）４１−１〜４１−８と、スイッチ４２−１〜４２−８と、スイッチ４３−１〜４３−８と、スイッチ４４−１〜４４−７と、スイッチ４５−１〜４５−７と、を含み、これらの回路は、例えば、メモリセルからデータを読み出す際に用いられる。
【００４２】
ロウデコーダ２３ａ、２３ｂは、ロウアドレスＸｉ〜Ｘ０（ｉは正の整数、以下同じ）を受ける。
【００４３】
ロウデコーダ２３ａは、ロウアドレスＸｉ〜Ｘ０をデコードすることで、左側のメモリセルアレイ３１ａを延伸するワード線のなかから、活性化するワード線を決定する（選択ワード線を定める）。
【００４４】
ロウデコーダ２３ｂは、ロウアドレスＸｉ〜Ｘ０をデコードすることで、右側のメモリセルアレイ３１ｂを延伸するワード線のなかから、活性化するワード線を決定する。
【００４５】
ロウデコーダ２３ａとロウデコーダ２３ｂが選択するワード線には相補の関係がある。具体的には、ロウデコーダ２３ａが選択するワード線のセンスアンプ４１からの距離と、ロウデコーダ２３ｂが選択するワード線のセンスアンプ４１からの距離と、が一致する。
【００４６】
例えば、読み出し動作において、ロウデコーダ２３ａがアクセス対象として１本のワード線を選択すると、ロウデコーダ２３ｂはセンスアンプ４１を中心にした対称の位置にある１本のワード線を選択する。センスアンプ４１を中心にしたワード線を選択することにより、センスアンプからみた通常セルとリファレンスセルが同じ寄生抵抗、寄生容量を持つことになるので、差動型のセンスアンプのセンスマージンが上昇する。
【００４７】
また、左側のロウデコーダ２３ａが、アクセス対象として１本のワード線を選択するとセンスアンプ４１の左側の選択ビット線に接続されている８個のメモリセルが選択される。同時に右側のロウデコーダ２３ｂはセンスアンプ４１を中心にした対称の位置にある１本のワード線を選択し、センスアンプ４１の右側の選択ビット線に接続されている８個のメモリセルが選択される。
【００４８】
なお、図４に示す選択ビット線は、後述するようにｎ本の通常ビット線と１本のリファレンスビット線から構成される１組から１本の通常ビット線又はリファレンスビット線がセレクタ回路（図示せず）により選択されたものに相当する。
【００４９】
センスアンプ４１のそれぞれは、差動型のアンプであり、一方の差動入力端子には左側のメモリセルアレイ３１ａを延伸する選択ビット線がスイッチ４２を介して接続される。また、センスアンプ４１の他方の差動入力端子には、右側のメモリセルアレイ３１ｂを延伸する選択ビット線がスイッチ４３を介して接続される。
【００５０】
スイッチ４２は、接続制御信号ＤＬ７〜ＤＬ０によって、導通又は非導通となる。スイッチ４２は、対応する接続制御信号ＤＬ７〜ＤＬ０がＨレベルの場合に導通する。
【００５１】
スイッチ４３は、接続制御信号ＤＲ７〜ＤＲ０によって、導通又は非導通となる。スイッチ４３は、対応する接続制御信号ＤＲがＨレベルの場合に導通する。
【００５２】
スイッチ４４は、隣接するセンスアンプ４１の差動入力端子であって、左側のメモリセルアレイ３１ａを延伸する選択ビット線と接続された差動入力端子の間に接続される。
【００５３】
スイッチ４４のそれぞれは、接続制御信号ＳＬにより導通・非導通が制御される。スイッチ４４は、接続制御信号ＳＬがＨレベルの場合に導通する。
【００５４】
同様に、スイッチ４５も隣接するセンスアンプ４１の差動入力端子であって、右側のメモリセルアレイ３１ｂを延伸する選択ビット線と接続された差動入力端子の間に接続される。スイッチ４５は、接続制御信号ＳＲがＨレベルの場合に導通する。
【００５５】
隣接するセンスアンプ４１の左側の入力端子同士が接続制御信号ＳＬにより選択的に接続され、右側の入力端子同士が接続制御信号ＳＲにより選択的に接続される。
【００５６】
リファレンス制御回路４６は、接続制御信号ＤＬ、ＤＲ、ＳＬ及びＳＲを生成することで、スイッチ４２〜４５を制御する。リファレンス制御回路４６は、ロウアドレスＸｉ〜Ｘ０を入力し、当該ロウアドレスに基づいて上記各種の接続制御信号を生成する。リファレンス制御回路４６の具体的な回路構成は後述する。
【００５７】
左側のメモリセルアレイ３１ａからユーザデータを読み出す際には、リファレンス制御回路４６は、接続制御信号ＳＬをＬレベル、接続制御信号ＳＲをＨレベル、接続制御信号ＤＬ７〜ＤＬ０をＨレベル、接続制御信号ＤＲ７〜ＤＲ０をＨレベル、にそれぞれ制御する。
【００５８】
リファレンス制御回路４６は、例えば、右側のメモリセルアレイ３１ｂに含まれるリファレンスセルに不良が存在する場合には、当該不良リファレンスセルの位置に応じて、接続制御信号ＤＲ７〜ＤＲ０の一部をＬレベルに制御する。
【００５９】
なお、右側のメモリセルアレイ３１ｂからユーザデータを読み出す際には、リファレンス制御回路４６は、接続制御信号ＤＬ７〜ＤＬ０を原則Ｈレベル、接続制御信号ＤＲ７〜ＤＲ０をＨレベル、接続制御信号ＳＬをＨレベル、接続制御信号ＳＲをＬレベルにそれぞれ制御する。
【００６０】
なお、図４から図８において、ビット線とワード線の交点に位置する白丸を通常セル、黒丸をリファレンスセル、黒丸と×の組み合わせを不良リファレンスセルとする。
【００６１】
図５は、左側の通常セルが記憶するユーザデータを右側のリファレンスセルを用いて読み出す動作を説明するための図である。特に、図５では、右側の８個のリファレンスセルに不良が含まれていない場合が示される。
【００６２】
左側の通常セルが記憶するユーザデータは、リファレンス制御回路４６が接続制御信号ＤＬ７〜ＤＬ０をＨレベル、接続制御信号ＳＬをＬレベルに制御することによって、アクセスされる。また、右側の８個のリファレンスセルが記憶するリファレンスデータは、リファレンス制御回路４６が接続制御信号ＤＲ７〜ＤＲ０をＨレベル、接続制御信号ＳＲをＨレベルに制御することによって、アクセスされる。
【００６３】
これらの接続制御信号によって、スイッチ４２、スイッチ４３及びスイッチ４５は全て導通し、スイッチ４４は全て非導通となる。これらのスイッチ動作に応じて、各センスアンプ４１の左側の入力端子は、通常セルに接続され、右側の入力端子は、８個のリファレンスセルに並列に接続される。センスアンプ４１は、右側のリファレンスセルから生成されるリファレンス信号（リファレンス電圧又はリファレンス電流）を用いて、左側の通常セルから出力される信号電圧をセンス増幅し、ユーザデータとして出力する。
【００６４】
図６は、左側の通常セルが記憶するユーザデータを右側のリファレンスセルを用いて読み出す動作を説明するための図である。特に、図６では、右側の８個のリファレンスセルに不良リファレンスセル（上から３番目）が１つ存在する場合が示される。
【００６５】
左側の通常セルからユーザデータを読み出すため、接続制御信号ＤＬ７〜ＤＬ０はＨレベル、接続制御信号ＳＬはＬレベルに制御される。また、右側のリファレンスセルが使用されるため、接続制御信号ＳＲはＨレベルに制御される。
【００６６】
右側のリファレンスセルが使用されるため、接続制御信号ＤＲ７〜ＤＲ０のすべては、図５で示される例のように右側の８個のリファレンスセルに不良が含まれていない場合、Ｈレベルに制御される。
【００６７】
ここで、図６で示される例のように上から３番目のリファレンスセルのみが不良リファレンスセルである場合、接続制御信号ＤＲ７、ＤＲ６、ＤＲ４〜ＤＲ０はＨレベルに制御され、接続制御信号ＤＲ５はＬレベルに制御される。
【００６８】
図６で示される例では、接続制御信号ＤＲ７〜ＤＲ０の制御の結果、スイッチ４３−１〜４３−８のうち、スイッチ４３−６を除く他のスイッチは導通し、スイッチ４３−６は非導通となる。従って、上から３番目の不良リファレンスセルは並列化から外れ、残余の７個のリファレンスセルを用いてリファレンス信号が生成される。
【００６９】
なお、詳細は後述するが、不良リファレンスセルに関する情報はリファレンス制御回路４６内部のＤＬ生成回路やＤＲ生成回路に記憶されている。これらの回路に記憶される不良リファレンスセルに関する情報には、不良リファレンスセルの位置を示すロウアドレスが少なくとも含まれる。
【００７０】
リファレンス制御回路４６は、内部に記憶された不良リファレンスセルのアドレスに基づいて、スイッチ４４やスイッチ４５における切り替え制御の原則から外れるスイッチを検知し、対応する接続制御信号ＤＬ、ＤＲをＬレベルに制御する。そのため、不良リファレンスセルの位置が異なっていても上記と同様に、接続制御信号ＤＬ、ＤＲが制御される。
【００７１】
図７は、左側の通常セルが記憶するユーザデータを右側のリファレンスセルを用いて読み出す動作を説明するための図である。特に、右側の８個のリファレンスセルに不良リファレンスセル（下から３番目のセル）が１つ存在する場合が示される。
【００７２】
図７では、８個のリファレンスセルのうち下から３番目のセルが不良リファレンスセルであるため、不良リファレンスセルに関する情報（不良リファレンスセルのアドレス）は、リファレンス制御回路４６内部の接続制御信号ＤＲ２を生成するためのＤＲ生成回路に記憶されている。
【００７３】
当該ＤＲ生成回路は、不良リファレンスセルの情報に基づいて、接続制御信号ＤＲ２をＬレベルに制御する。その結果、スイッチ４３−３が非導通となり、下から３番目のリファレンスセルは並列化から外れ、残余の７個のリファレンスセルを用いてリファレンス信号が生成される。
【００７４】
図８は、図４に示すセンスアンプ４１−１、４１−２に関係する制御回路の一例を模式的に示す図である。
【００７５】
図３に示すメモリセルアレイ３１は、複数のメモリマットから構成される。具体的には、ｍ×（ｎ＋１）個のメモリセルが行列状に配置されたメモリマットを一単位としてメモリセルアレイ３１が構成される。なお、ｍ、ｎは共に正の整数であって、以降の説明でも同様とする。
【００７６】
図８には、メモリセルアレイ３１ａの一部としてのメモリマット５１−１ａ、５１−２ａと、メモリセルアレイ３１ｂの一部としてのメモリマット５１−１ｂ、５１−２ｂを図示している。
【００７７】
各メモリマット５１には、ユーザデータを記憶する通常セルとリファレンスセルが含まれる。具体的には、各メモリマット５１には、ｎ×ｍ個の通常セルと、ｍ個のリファレンスセルと、が含まれる。
【００７８】
各メモリマット５１に含まれるメモリセルのアクセスには、ｍ本のワード線とｎ＋１本のビット線が用いられる。
【００７９】
ｎ＋１本のビット線のうち、ｎ本のビット線は通常セルにアクセスするための通常ビット線として使用される。ｎ＋１本のビット線のうち、１本のビット線はリファレンスセルにアクセスするためのリファレンスビット線として使用される。
【００８０】
セレクタ（ＳＥＬ；Selector）５２−１ａ、５２−１ｂ、５２−２ａ、５２−２ｂは、メモリマット５１ごとに配置される。セレクタ５２は、各メモリマット５１を延伸するｎ＋１本から１本のビット線を選択して、センスアンプに接続する。
【００８１】
セレクタ制御回路（ＣＤＬ）５３ａは、左側のセレクタ５２−１ａ、５２−２ａ等によるビット線の選択動作を制御する回路である。
【００８２】
セレクタ制御回路５３ａは、カラムアドレスとロウアドレスのうち最上位のロウアドレスを入力する。なお、最上位のロウアドレスとは、２ｍ本のワード線を選択するｉ＋１本のロウアドレスＸｉ〜Ｘ０のうちの最上位のアドレスである。
【００８３】
左側のメモリセルアレイ３１ａに含まれる通常セルがアクセスの対象となる場合には、ロウアドレスＸｉにはＬレベルが設定される。一方、右側のメモリセルアレイ３１ｂに含まれる通常セルがアクセスの対象となる場合には、ロウアドレスＸｉにはＨレベルが設定される。
【００８４】
セレクタ制御回路５３ａは、カラムアドレスに基づいてｎ本の通常ビット線から１本の通常ビット線を選択する。セレクタ制御回路５３ａは、ロウアドレスＸｉに基づいて、１本のリファレンスビット線を選択する。
【００８５】
セレクタ制御回路５３ａは、ロウアドレスＸｉがＬレベルに設定されている場合にはカラムアドレスに基づいてｎ本の通常ビット線から１本の通常ビット線を選択するように構成される。
【００８６】
一方、セレクタ制御回路５３ａは、ロウアドレスＸｉがＨレベルに設定されている場合には、カラムアドレスに関わらず１本のリファレンスビット線を選択するように構成される。
【００８７】
セレクタ制御回路５３ａは、カラムアドレスとロウアドレスＸｉに基づき、ｎ＋１本のビット線（通常ビット線、リファレンスビット線）から１本のビット線を選択する。
【００８８】
セレクタ制御回路（ＣＤＲ）５３ｂも、セレクタ制御回路５３ａと同様の機能を備える。
【００８９】
セレクタ制御回路５３ｂは、ロウアドレスＸｉがＨレベルに設定されている場合にはカラムアドレスに基づいてｎ本の通常ビット線から１本の通常ビット線を選択するように構成される。
【００９０】
一方、セレクタ制御回路５３ｂは、ロウアドレスＸｉがＬレベルに設定されている場合には、カラムアドレスに関わらず１本のリファレンスビット線を選択するように構成される。
【００９１】
セレクタ制御回路５３ａ、５３ｂに入力されるカラムアドレスは、アドレスマルチプレクサ型のメモリチップにおいてもロウアドレスと同じタイミングで入力されることが望ましい。
【００９２】
なお、第１の実施形態では、セレクタ制御回路５３はカラムアドレスに基づいてビット線を選択する場合について説明したが、セレクタ制御回路５３が使用するアドレスをカラムアドレスに限定する趣旨ではない。ロウアドレスにｎ本のビット線から１本の通常ビット線を選択するためのアドレス情報を含ませる場合には、セレクタ制御回路５３はロウアドレスに基づいて各セレクタを制御することになる。
【００９３】
ロウデコーダ２３ａは、ロウアドレスＸｉ〜Ｘ０に基づいて、左側のメモリマット５１−１ａ、５１−２ａ等を延伸するｍ本のワード線から１本のワード線を選択する。
【００９４】
同様に、ロウデコーダ２３ｂは、ロウアドレスＸｉ〜Ｘ０に基づいて、右側のメモリマット５１−１ｂ、５１−２ｂを延伸するｍ本のワード線から１本のワード線を選択する。
【００９５】
なお、図８には図示していないが、センスアンプ４１にも接続制御信号ＳＬ、ＳＲが供給される。
【００９６】
図９は、センスアンプ４１の回路構成の一例を示す図である。なお、センスアンプ４１−１〜４１−８の回路構成は同一であるため、図９にはセンスアンプ４１−１の回路構成を図示している。
【００９７】
センスアンプ４１は、差動アンプ６１と、４つのスイッチ６２−１〜６２−４と、２つのＰチャネル型ＭＯＳトランジスタＰ０１及びＰ０２と、を含んで構成される。
【００９８】
Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２のソースは電源ＶＤＤに接続される。ゲートは共通接続され、Ｐチャネル型ＭＯＳトランジスタＰ０２のドレインに接続される。Ｐチャネル型ＭＯＳトランジスタＰ０１のドレインは差動アンプ６１の非反転入力端子に接続される。Ｐチャネル型ＭＯＳトランジスタＰ０２のドレインは差動アンプ６１の反転入力端子に接続される。
【００９９】
スイッチ６２−１及び６２−２の一端は共通接続され、スイッチ４２−１及びスイッチ４４−１と接続される。スイッチ６２−１の他の一端は、Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２のゲート、Ｐ０２のドレイン、差動アンプ６１の反転入力端子とスイッチ６２−３の一端と接続される。スイッチ６２−２の他の一端は差動アンプ６１の非反転入力端子及びスイッチ６２−４の一端と接続される。
【０１００】
スイッチ６２−３及び６２−４の一端は共通接続され、スイッチ４３−１及びスイッチ４５−１と接続される。スイッチ６２−３の他の一端は、Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２のゲート、Ｐ０２のドレイン、差動アンプ６１の反転入力端子とスイッチ６２−１の一端と接続される。スイッチ６２−４の他の一端は差動アンプ６１の非反転入力端子及びスイッチ６２−２の一端と接続される。
【０１０１】
スイッチ６２−１及び６２−４は、接続制御信号ＳＬにより導通・非導通が制御される。スイッチ６２−２及び６２−３は、接続制御信号ＳＲにより導通・非導通が制御される。
【０１０２】
なお、スイッチ４２〜４５及びスイッチ６２には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタにより構成されるトランスファーゲート（図１０参照）を用いることができる。
【０１０３】
次に、左側のメモリセルアレイ３１ａに含まれる通常セルからデータを読み出す場合のセンスアンプ４１の動作について説明する。
【０１０４】
左側のメモリセルアレイ３１ａに含まれる通常セルからデータを読み出す場合には、接続制御信号ＤＬはＨレベル、接続制御信号ＳＬはＬレベル、接続制御信号ＳＲはＨレベルに制御される。また、接続制御信号ＤＲは、原則として、対応するリファレンスメモリセルが不良ではない場合、Ｈレベルに制御される。
【０１０５】
上記接続制御信号に対する制御の結果、差動アンプ６１の非反転入力端子には、スイッチ４２−１及びスイッチ６２−２を介して通常セルが接続される。また、差動アンプ６１の反転入力端子には、スイッチ４３−１、４５−１及び６２−３を介して、並列接続されたリファレンスセルが接続される。
【０１０６】
抵抗値が、データ「１」を定義する場合の抵抗値とデータ「０」を定義する場合の抵抗値の中間値に設定されたリファレンスセルに流れる電流がリファレンス電流として生成される。Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２によりカレントミラー回路が形成されるので、リファレンス電流は複製され通常セルに流れる。その結果、通常セルの抵抗値に応じてノードＡ１（差動アンプ６１の非反転入力端子）の電位が変化し、ノードＡ２（差動アンプ６１の反転入力端子）との間の電位差が差動アンプ６１により増幅され、読み出しデータとして出力される。
【０１０７】
右側のメモリセルアレイ３１ｂに含まれる通常セルからデータを読み出す場合には、センスアンプ４１は左右を入れ替えた動作を行う。
【０１０８】
図１１は、リファレンス制御回路４６の回路構成の一例を示す図である。
【０１０９】
リファレンス制御回路４６は、ロウアドレスに基づき、接続制御信号ＤＬ７〜ＤＬ０、ＤＲ７〜ＤＲ０、ＳＬ及びＳＲを生成する回路である。
【０１１０】
リファレンス制御回路４６は、接続制御信号ＤＬ０〜ＤＬ７のそれぞれを生成するＤＬ生成回路７１−１〜７１−８と、接続制御信号ＤＲ０〜ＤＲ７のそれぞれを生成するＤＲ生成回路７２−１〜７２−８と、接続制御信号ＳＬを生成するＳＬ生成回路７３と、接続制御信号ＳＲを生成するＳＲ生成回路７４と、を含んで構成される。
【０１１１】
ＤＬ生成回路７１及びＤＲ生成回路７２は、ロウアドレスＸｉ〜Ｘ０に基づき接続制御信号ＤＬ、ＤＲをそれぞれ生成する。ＳＬ生成回路７３及びＳＲ生成回路７４は、ロウアドレスＸｉに基づき接続制御信号ＳＬ、ＳＲをそれぞれ生成する。
【０１１２】
図１２は、ＤＬ生成回路７１−８の回路構成の一例を示す図である。ＤＬ生成回路７１−１〜７１−８は、それぞれ同じ回路構成を有するため、ＤＬ生成回路７１−１〜７１−７に関する説明は省略する。
【０１１３】
ＤＬ生成回路７１−８は、不良リファレンスアドレスレジスタ８１と、ｉ個の否定排他的論理和回路８２−１〜８２−ｉと、否定論理積回路８３と、否定論理和回路８４と、２つのインバータ回路８５−１、８５−２を含む。
【０１１４】
不良リファレンスアドレスレジスタ８１は、ヒューズ、アンチフューズ、レジスタ等の記憶素子を含んで構成される記憶領域であり、リファレンスビット線上に不良リファレンスセルが存在する場合に、当該不良リファレンスセルのロウアドレスを記憶する手段である。なお、以降の説明において、不良リファレンスセルのロウアドレスを不良アドレスＲＸｉ−１〜ＲＸ０と表記する。
【０１１５】
不良リファレンスアドレスレジスタ８１に登録する不良アドレスＲＸｉ−１〜ＲＸ０は、半導体装置１のテスト工程等にて把握される。把握された不良アドレスＲＸｉ−１〜ＲＸ０は、半導体装置１に設けられたテストモード等にて入力され、チップ制御回路１３による指示に基づき入力されたロウアドレスＸｉ−１〜Ｘ０を記憶する。不良リファレンスアドレスレジスタ８１は、リファレンスセルのうち不良と診断された不良リファレンスセルに関する試験情報を記憶する手段（アドレス記憶領域）である。
【０１１６】
不良リファレンスアドレスレジスタ８１は、半導体装置１の通常動作時には、登録された不良アドレスＲＸｉ−１〜ＲＸ０を出力する。
【０１１７】
出力された不良アドレスＲＸｉ−１〜ＲＸ０は、ｉ個の否定排他的論理和回路８２の一方の入力端子に入力される。ロウアドレスＸｉ−１〜Ｘ０は、否定排他的論理和回路８２の他の入力端子に入力される。
【０１１８】
否定排他的論理和回路８２それぞれの出力は、否定論理積回路８３に入力される。否定論理積回路８３の出力は、否定論理和回路８４の一方の入力端子に入力される。
【０１１９】
否定論理和回路８４は、他の入力端子にて、インバータ回路８５−１にて反転されたロウアドレスＸｉを入力する。否定論理和回路８４の出力は、インバータ回路８５−２により反転され、接続制御信号ＤＬ７として出力される。
【０１２０】
否定排他的論理和回路８２のそれぞれは、ロウアドレスと、不良リファレンスアドレスレジスタ８１から出力される不良アドレスと、を比較し、両者が一致するか否かを判定する。即ち、否定排他的論理和回路８２は、ロウアドレスＸｉ-１〜Ｘ０と予め登録された不良アドレスＲＸｉ−１〜ＲＸ０を比較するアドレス比較回路として動作する。
【０１２１】
ロウアドレスＸｉ-１〜Ｘ０と不良アドレスＲＸｉ−１〜ＲＸ０が一致した場合には、否定排他的論理和回路８２はＨレベルの信号を出力する。両者が一致しない場合には、否定排他的論理和回路８２はＬレベルの信号を出力する。
【０１２２】
否定論理積回路８３は、全ての否定排他的論理和回路８２がＨレベルの信号を出力している場合に、Ｌレベルの信号を出力する。否定論理積回路８３は、ロウアドレスＸｉ−１〜Ｘ０と、不良アドレスＲＸｉ−１〜ＲＸ０と、が全て一致する場合に、Ｌレベルの信号を出力する。
【０１２３】
一方、ロウアドレスＸｉ−１〜Ｘ０と、不良アドレスＲＸ−１〜Ｘ０と、が１ビットでも異なっていれば、否定論理積回路８３はＨレベルの信号を出力する。なお図示しないが不良リファレンスセルが存在しない場合には不良リファレンスアドレスレジスタ８１を不活性とするために用いられる制御信号により否定論理積回路８３の出力は強制的にＨレベルに制御される。
【０１２４】
ここで、左側のメモリセルがアクセスの対象として選択された場合には、ロウアドレスＸｉはＬレベルである。従って、ＬレベルのロウアドレスＸｉがインバータ回路８５−１により反転され、Ｈレベルの信号が否定論理和回路８４の一方の入力端子に入力される。この場合には、否定論理積回路８３の出力信号に依らず、否定論理和回路８４の出力はＬレベルとなる。その結果、否定論理和回路８４の出力信号はインバータ回路８５−２により反転され、接続制御信号ＤＬ７はＨレベルに制御される。
【０１２５】
一方、右側のメモリセルがアクセスの対象として選択された場合には、ロウアドレスＸｉはＨレベルであるので、否定論理和回路８４の一方の入力端子にはＬレベルの信号が入力される。従って、否定論理和回路８４の出力信号は、否定論理積回路８３の出力信号に応じて変化する。
【０１２６】
ロウアドレスＸｉ−１〜Ｘ０と、不良アドレスＲＸｉ−１〜ＲＸ０と、が全て一致する場合には、否定論理積回路８３の出力信号はＬレベルとなるので、否定論理和回路８４の出力信号はＨレベルとなる。この場合、接続制御信号ＤＬ７はＬレベルに制御される。
【０１２７】
一方、ロウアドレスＸｉ−１〜Ｘ０と、不良アドレスＲＸ−１〜ＲＸ０と、が１ビットでも異なる場合には、否定論理積回路８３の出力信号はＨレベルとなるので、否定論理和回路８４の出力信号はＬレベルとなる。この場合、接続制御信号ＤＬ７はＨレベルに制御される。
【０１２８】
以上のように、ＤＬ生成回路７１−８は、入力されたロウアドレスＸｉ−１〜Ｘ０と、不良リファレンスアドレスレジスタ８１に登録された不良アドレスＲＸｉ−１〜ＲＸ０と、が一致した場合に、接続制御信号ＤＬ７をＬレベルに制御する。
【０１２９】
他のＤＬ生成回路７１−１〜７１−７も同様に、不良リファレンスアドレスレジスタ８１に登録された不良アドレスと入力されたロウアドレスが一致する場合に、それぞれ対応する接続制御信号ＤＬをＬレベルに制御する。
【０１３０】
図１３は、ＤＲ生成回路７２−８の回路構成の一例を示す図である。
なお、ＤＲ生成回路７２−１〜７２−８は、それぞれ同じ回路構成を有するため、ＤＲ生成回路７２−１〜７２−７に関する説明は省略する。
【０１３１】
ＤＲ生成回路７２−８の回路構成は、インバータ回路８５−１を有さない点を除き、ＤＬ生成回路７１−８の回路構成と同一である。ＤＲ生成回路７２−８には、インバータ回路８５−１が存在しないため、ロウアドレスＸｉと接続制御信号ＤＲ７の関係が、ＤＬ生成回路７１−８の場合と逆になる。
【０１３２】
具体的には、ロウアドレスＸｉがＨレベルの場合は、接続制御信号ＤＲ７はＨレベルに制御される。また、ロウアドレスＸｉがＬレベル、且つ、ロウアドレスと不良アドレスが一致する場合に、接続制御信号ＤＲ７はＬレベルに制御される。ロウアドレスＸｉがＬレベル、且つ、ロウアドレスと不良アドレスが一致しない場合に、接続制御信号ＤＲ７はＨレベルに制御される。
【０１３３】
図１４は、ＳＬ生成回路７３の一例を示す図である。ＳＬ生成回路７３は、２つのインバータ回路８６−１、８６−２からなり、ロウアドレスＸｉと同じ論理レベルの信号を接続制御信号ＳＬとして生成する。
【０１３４】
図１５は、ＳＲ生成回路７４の一例を示す図である。ＳＲ生成回路７４は、インバータ回路８６−３からなり、ロウアドレスＸｉの反転信号を、接続制御信号ＳＲとして生成する。
【０１３５】
図１１〜図１５に示す回路構成により、リファレンス制御回路４６は、図５〜図７を参照しつつ説明した、スイッチ４２〜４５の制御を実現する。
【０１３６】
図１に戻り、第１の実施形態に係る半導体装置１の制御方法を、図１に示すフローチャートによって説明する。
【０１３７】
ステップＳ０１において、不良リファレンスアドレスレジスタ８１に登録された不良アドレス（試験情報）が参照される。
【０１３８】
ステップＳ０２において、並列接続されたリファレンスセルに不良リファレンスセルが存在するか否かが判定される。
【０１３９】
具体的には、外部から供給されるロウアドレスと不良アドレスが一致する場合に、不良リファレンスセルが存在すると判定され（ステップＳ０２、Ｙｅｓ分岐）、ステップＳ０３に係る処理が実行される。
【０１４０】
一方、ロウアドレスと不良アドレスが一致しなければ、不良リファレンスセルは存在しないと判定（ステップＳ０２、Ｎｏ分岐）され、処理が終了する。
【０１４１】
ステップＳ０３において、不良リファレンスセルに接続されたビット線に応じた接続制御信号ＤＬ、ＤＲが制御され、不良リファレンスセルが、冗長置換されることなく、並列接続から電気的に非接続（並列接続から除外）に制御される。
【０１４２】
次に、図１６を参照しつつ、リファレンスセルを並列化する効果と、本実施形態における救済方式との関連を説明する。
【０１４３】
図１６（ａ）は、リファレンスセルを１個使用した場合の信号電圧の分布を示す。
【０１４４】
図１６（ａ）では、リファレンスセルの特性ばらつき分布の幅をσVrefとして表記している。
【０１４５】
図１６（ｂ）は、リファレンスセルの並列化する際の初期値を８とし、第１の実施形態にて説明した方法にて１個を非接続とし、７個を並列化した場合の信号電圧の分布を示す。
【０１４６】
リファレンスセルを８個並列化（図１６（ｂ）の実線）すると、リファレンスセルの特性ばらつき分布幅は、σＶｒｅｆの１／√８（約３５％）に縮小され、センスマージンが向上することが確認できる。
【０１４７】
また、１個の不良リファレンスセルを非接続として、７個のリファレンスセルを並列化した場合であっても、リファレンスセルの特性ばらつき分布幅は、σＶｒｅｆの１／√７（約３８％）に縮小される。
【０１４８】
つまり、リファレンスセルを７個並列化することでも、十分にセンスマージンを向上させることが可能であり、８個の並列化と比較し、センスマージンの減少は僅かであることが理解できる。
【０１４９】
なお、第１の実施形態にて説明した半導体装置１の構成及び動作は一例であって種々の変形が考えられる。
【０１５０】
例えば、不良アドレスを不良リファレンスアドレスレジスタ８１に記憶するのではなく、各リファレンスセルのそれぞれについて、良／不良を示す情報（例えば、フラグ情報）を試験情報として登録し、当該試験情報に基づいて不良リファレンスセルを並列化から除外する構成でもよい。
【０１５１】
また、リファレンスビット線に２以上の不良リファレンスセルが存在する場合が考えられる。このような場合に対応するため、複数のアドレス比較回路を用意し、それら回路の出力信号の論理和を接続制御信号ＤＬ、ＤＲとする構成であってもよい。
【０１５２】
また、リファレンスビット線に存在する不良リファレンスセルの数が多い場合が考えられる。このような場合に対応するため、当該リファレンスビット線自体をビット線不良として認識するためのレジスタを設け、当該レジスタにビット線不良と登録された場合には、アドレス比較結果に依らず接続制御信号ＤＬ、ＤＲをＬレベルに制御する構成であってもよい。
【０１５３】
また、同じワード線上のリファレンスセルに２個以上の不良リファレンスセルが存在する場合も考えられる。このような場合に対応するためには、並列化するリファレンスセルの数を予め十分大きく設定しておけばよい。２個以上の不良リファレンスセルが存在すれば、これら複数の不良リファレンスセルが並列化から外れることになり、センスマージンが減少するが、並列化するリファレンスセルの初期値を十分大きくすることで、不良リファレンスセルを並列化から外してもその影響はほぼ無視できる。
【０１５４】
あるいは、さらに多くの不良リファレンスセルが存在する場合には、冗長ワード線を用いた救済を行ってもよい。
【０１５５】
また、データ「０」とデータ「１」を記憶するリファレンスセルを用いて、その中間値をリファレンス電圧とする方式を用いることが考えられる。この場合には、データ「０」とデータ「１」を記憶するいずれかのリファレンスセルが不良であった場合に、対となるリファレンスセルもセンスアンプから切り離すように、当該対となるリファレンスセルのロウアドレスを登録し、接続制御信号ＤＬ、ＤＲを生成してもよい。
【０１５６】
以上のように、第１の実施形態に係る半導体装置１は、不良リファレンスセルが存在する場合であっても、不良リファレンスセルを、冗長ビット線を用いて置換救済するのではなく、リファレンスセルの並列化から除外する。その結果、リファレンスセルを並列化することでセンスマージンが向上するという効果を得つつ、チップ面積の増加や救済回路の複雑化を回避することができる。
【０１５７】
［第２の実施形態］
第２の実施形態について図面を参照して説明する。
【０１５８】
第１の実施形態に係る半導体装置１では、並列接続から除外されたリファレンスセル側の電流源（図９ではＰチャネル型ＭＯＳトランジスタＰ０２）は他のリファレンスセルに接続されたままとなっている。例えば、図８において、接続制御信号ＤＲ０がＬレベルに制御され、メモリマット５１−１ｂに含まれるリファレンスセルが並列化から除外されたとしても、センスアンプ４１−１に含まれる電流源から他のリファレンスセルへ電流供給が行われる。
【０１５９】
上記の状況は、並列化されるリファレンスセルの数とリファレンスセルに電流を供給する電流源の数が異なっており、並列化されるリファレンスセルの数に応じて生成されるリファレンス電流が変化する。リファレンス電流が変化するとセンスマージンが悪化する可能性がある。そのため、通常セルからユーザデータを読み出す際のリファレンス電流は、並列化されるリファレンスセルの数に関わらず安定していることがセンスマージンの向上に寄与する。
【０１６０】
そこで、第２の実施形態では、並列化されたリファレンスセルの数と電流源の数を同一とする半導体装置１を説明する。
【０１６１】
図１７は、第２の実施形態に係るセンスアンプ９０の回路構成の一例を示す図である。図１７において図９と同一構成要素には、同一の符号を表し、その説明を省略する。
【０１６２】
センスアンプ４１とセンスアンプ９０の相違点は、論理積回路９１と、２つのスイッチ９２−１、９２−２をさらに備える点である。
【０１６３】
論理積回路９１は、各センスアンプ９０に対応する接続制御信号ＤＬ、ＤＲを入力とする。例えば、図１７に示すセンスアンプ９０−１は、スイッチ４２−１及び４３−１に対応するセンスアンプであるので、接続制御信号ＤＬ０、ＤＲ０を入力する。論理積回路９１の出力端子は、スイッチ９２−１の制御端子と接続されている。
【０１６４】
スイッチ９２−１は、Ｐチャネル型ＭＯＳトランジスタＰ０２のドレインと差動アンプ６１の反転入力端子の間に接続される。
【０１６５】
スイッチ９２−２は、Ｐチャネル型ＭＯＳトランジスタＰ０１のドレインと差動アンプ６１の非反転入力端子の間に接続される。スイッチ９２−２の制御端子には電圧ＶＤＤが与えられる。従って、スイッチ９２−２は、センスアンプ９０−１が活性化している間は常時、導通する。なお、スイッチ９２−２は、スイッチ９１−１が挿入されたリファレンスセル側の電流経路の抵抗値と通常セル側の電流経路の抵抗値の整合のため挿入されている。
【０１６６】
図１７において、接続制御信号ＤＲ０がＬレベルに制御されることによりスイッチ４３−１の先に接続されたリファレンスセルが並列化から除外された場合を考える。
【０１６７】
この場合、論理積回路９１の出力信号はＬレベルとなるので、リファレンスセル側の対応する電流源（図１７ではＰチャネル型ＭＯＳトランジスタＰ０２）が、並列接続されたリファレンスセルから切り離される。
【０１６８】
一方、スイッチ９２−２は導通したままであるので、並列接続されたリファレンスセルにより生成されたリファレンス電流は、通常セル側の電流源（図１７ではＰチャネル型ＭＯＳトランジスタＰ０１）により複製される。複製されたリファレンス電流は、スイッチ４２−１の先に接続された通常セルに流れ、差動アンプ６１によるデータの読み出しがなされる。
【０１６９】
以上のように、第２の実施形態に係る半導体装置１では、並列化されたリファレンスセルの数と電流源の数が同一となる。その結果、リファレンス電流は並列化されるリファレンスセルの個数に関わらず実質的に同一の電流値で生成される。そのため、センスマージンがより向上する。
【０１７０】
［第３の実施形態］
第３の実施形態について図面を参照して説明する。
【０１７１】
図１８は、第３の実施形態に係る情報処理システムの構成を示すブロック図である。第３の実施形態は、第１又は第２の実施形態に係る半導体装置１を含むメモリサブシステム２３０と、マルチコアプロセッサ２３１を含む情報処理システムを構成している。
【０１７２】
マルチコアプロセッサ２３１は、図１８に示すように、ｋ個のコア（コア＿１〜コア＿Ｋ；ｋは正の整数、以下同じ）２３２ａ〜２３２ｋ、Ｉ／Ｏ２３３、メモリサブシステム制御ブロック２３４、及びオンチップメモリ２３５を含んで構成される。各コアや制御ブロックは、内部バス２３６を介して相互接続されている。
【０１７３】
メモリサブシステム制御ブロック２３４は、ｋ個のコア２３２ａ〜２３２ｋからのアクセス要求を制御し、メモリサブシステム２３０に対してクロック信号、コマンド信号、アドレス信号を送出する。
【０１７４】
また、メモリサブシステム制御ブロック２３４は、送出したコマンドに対応してメモリサブシステム２３０に対して書き込みデータを送出し、あるいは、読み出しデータを受け取る。
【０１７５】
メモリサブシステム２３０は、特に制限されないが６４ビットのデータバス幅に対応して、例えば、データバス幅が８ビットのメモリチップ（例えば、第１又は第２の実施形態に係る半導体装置１）を８個並列に搭載し同時に動作させるモジュール等の形態であってもよい。また、８個のメモリチップはモジュール上に並べて配置されてもよいし、積層形態で配置されてもよい。さらにこれらのモジュール等を複数個搭載する形態であってもよい。
【０１７６】
各実施形態で開示した半導体装置において、メモリセルとしてスピン注入磁化反転書き込みを行うＳＴＴ−ＲＡＭを使用する場合について説明したが、それに限定されず、発明を逸脱しない範囲において、例えば、ＲｅＲＡＭやＰＣＲＡＭを使用した半導体装置に対しても、各実施形態の開示内容を適用することが可能である。
【０１７７】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【０１７８】
１  半導体装置
２、２ａ〜２ｈ  メモリセルアレイ
１１  クロック発生回路
１２  コマンドデコーダ
１３  チップ制御回路
１４  モードレジスタ
１５  バンク制御回路
１６  リードライトアンプ
１７  パラレルシリアル変換回路
１８  データ入出力バッファ
１９  カラムアドレスバッファ
２０  ロウアドレスバッファ
２１  バンクアドレスバッファ
２２  カラムデコーダ
２３、２３ａ、２３ｂ  ロウデコーダ
３１、３１ａ、３１ｂ  メモリセルアレイ
３２  センスアンプ列
４１、４１−１〜４１−８、９０、９０−１  センスアンプ
４２、４２−１〜４２−８、４３、４３−１〜４３−８  ４４、４４−１〜４４−７、４５、４５−１〜４５−７、６２、６２−１〜６２−４、９２−１、９２−２  スイッチ
４６  リファレンス制御回路
５１、５１−１ａ〜５１−２ｂ  メモリマット
５２、５２−１ａ〜５２−２ｂ  セレクタ
５３、５３ａ、５３ｂ  セレクタ制御回路
６１  差動アンプ
７１、７１−１〜７１−８  ＤＬ生成回路
７２、７２−１〜７２−８  ＤＲ生成回路
７３  ＳＬ生成回路
７４  ＳＲ生成回路
８１  不良リファレンスアドレスレジスタ
８２、８２−１〜８２−ｉ  否定排他的論理和回路
８３  否定論理積回路
８４  否定論理和回路
８５−１、８５−２、８６−１〜８６−３  インバータ回路
８９  Ｉ／Ｏ線
９１  論理積回路
２３０  メモリサブシステム
２３１  マルチコアプロセッサ
２３２ａ〜２３２ｋ  コア
２３３  Ｉ／Ｏ
２３４  メモリサブシステム制御ブロック
２３５  オンチップメモリ
２３６  内部バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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