(57)【要約】【課題】実施形態は、積層された２つの層のそれぞれに異なるパターンの溝を一括して形成し、製造工程を簡略化するパターン形成方法、および、それを用いた不揮発性記憶装置の製造方法を提供する。【解決手段】実施形態に係るパターン形成方法は、第１の層と、前記第１の層の上に選択的に設けられた第２の層と、を覆うマスクを用いて前記第２の層および前記第１の層を選択的にエッチングし、前記第１の層および前記第２の層をそれぞれ分割する溝を形成する。前記マスクは、前記第１の層の上に形成された第１の部分と、第２の部分と、を有し、前記第１の部分は、前記第２の部分に向かう方向に前記第２の層を超えて延在する第１延在部を有し、前記第２の部分は、前記第１の部分に向かう方向に前記第２の層を超えて延在する前記第２延在部を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の層と、前記第１の層の上に選択的に設けられた第２の層と、を覆うマスクであって、
前記第２の層の一方の側に位置する前記第１の層の領域上に形成された第１の部分と、
前記第２の層の他方の側に位置する前記第１の層の領域上に形成された第２の部分と、
前記第１の部分から前記第２の層を超えて前記第２の部分に向かう方向に延在する複数の第１延在部と、
前記第２の部分から前記第２の層を超えて前記第１の部分に向かう方向に延在する複数の第２延在部と、
を有し、
前記第２延在部のそれぞれは、前記複数の第１延在部のうちの隣り合う２つの第１延在部の間に位置し、
前記第１延在部と、前記第２延在部と、が交互に配置された、マスクを形成し、
前記マスクを用いて前記第２の層および前記第１の層を選択的にエッチングし、前記第１の層および前記第２の層をそれぞれ分割する溝を形成するパターン形成方法。
【請求項２】
請求項１に記載のパターン形成方法を用いた不揮発性記憶装置の製造方法であって、
複数の第１絶縁膜と、複数の第１導電膜と、を含み、前記複数の第１絶縁膜のそれぞれと、前記複数の第１導電膜のそれぞれと、を、下地層上に交互に積層した前記第１の層を形成し、
前記第１の層上に第２導電膜を含む第２の層を形成し、
前記第１の層上に前記第２の層の一部を残すように、前記第２の層を選択的にエッチングする不揮発性記憶装置の製造方法。
【請求項３】
前記第２の層および前記第１の層を貫通する複数のメモリホールを形成し、
前記複数のメモリホールの内面にメモリ膜を形成し、
前記複数のメモリホールの内部において、前記メモリ膜上に半導体層を形成する不揮発性記憶装置の製造方法であって、
前記第１延在部は、前記複数のメモリホールのうちの一部を覆い、
前記第２延在部は、前記複数のメモリホールのうちの他の一部を覆う請求項２記載の不揮発性記憶装置の製造方法。
【請求項４】
前記下地層上に、前記複数のメモリホールのうちの隣り合う２つのメモリホールを連結する連結部を含む第３の層を形成し、
前記第１の層は、前記第３の層の上に形成される請求項３記載の不揮発性記憶装置の製造方法。
【請求項５】
前記第３の層上に、前記第２の層のエッチングを停止させる第４の層を形成し、
前記第２の層は、前記第４の層の上に形成される請求項４記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、パターン形成方法、および、それを用いた不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
３次元構造のメモリセルアレイを備える不揮発性記憶装置の開発が進められている。例えば、下地層の上に積層されたワード線と、それらを貫通する半導体ピラーを有する記憶装置が有る。半導体ピラーの側面には、複数のメモリセルと、選択ゲートと、が配置される。そして、記憶容量の増大と、それに伴うセルサイズの微細化により、半導体ピラーの配置間隔が狭くなる傾向にある。このため、フォトリソグラフィ等の製造プロセスの難易度が高くなり、製造歩留りを低下させることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１５１１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、積層された２つの層のそれぞれに異なるパターンの溝を一括して形成し、製造工程を簡略化するパターン形成方法、および、それを用いた不揮発性記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るパターン形成方法は、第１の層と、前記第１の層の上に選択的に設けられた第２の層と、を覆うマスクを形成し、前記マスクを用いて前記第２の層および前記第１の層を選択的にエッチングし、前記第１の層および前記第２の層をそれぞれ分割する溝を形成する。前記マスクは、前記第２の層の一方の側に位置する前記第１の層の領域上に形成された第１の部分と、前記第２の層の他方の側に位置する前記第１の層の領域上に形成された第２の部分と、前記第１の部分から前記第２の層を超えて前記第２の部分に向かう方向に延在する複数の第１延在部と、前記第２の部分から前記第２の層を超えて前記第１の部分に向かう方向に延在する複数の第２延在部と、を有し、前記第２延在部のそれぞれは、前記複数の第１延在部のうちの隣り合う２つの第１延在部の間に位置し、前記第１延在部と、前記第２延在部とは、交互に配置される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る不揮発性記憶装置を模式的に表す斜視図。
【図２】第１実施形態に係る不揮発性記憶装置を表す模式断面図。
【図３】第１実施形態に係る不揮発性記憶装置の製造過程を表すフロー図。
【図４】第１実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図５】図４に続く製造過程を表す模式断面図。
【図６】図５に続く製造過程を表す模式断面図。
【図７】図６に続く製造過程を表す模式図。
【図８】図７に続く製造過程を表す模式図。
【図９】図８に続く製造過程を表す模式図。
【図１０】図９に続く製造過程を表す模式断面図。
【図１１】図１０に続く製造過程を表す模式断面図。
【図１２】第１実施形態の変形例に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図１３】図１２に続く製造過程を表す模式図。
【図１４】第２実施形態に係る不揮発性記憶装置の製造過程を表す模式図。
【図１５】比較例に係る不揮発性記憶装置の製造過程を表すフロー図。
【図１６】比較例に係る不揮発性記憶装置の製造過程を表す模式図。
【図１７】図１６に続く製造過程を表す模式断面図。
【図１８】図１７に続く製造過程を表す模式図。
【図１９】図１８に続く製造過程を表す模式断面図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
［第１実施形態］  
図１は、第１実施形態に係る不揮発性記憶装置を模式的に表す斜視図である。
図２は、第１実施形態に係る不揮発性記憶装置を表す模式断面図である。
【０００９】
実施形態に係る不揮発性記憶装置は、所謂ＮＡＮＤ型フラッシュメモリであり、３次元配置されたメモリセルアレイ１を有する。図１は、メモリセルアレイ１の一部を表す斜視図であり、その構造を理解し易くするために、絶縁膜の表示を省略している。すなわち、メモリセルアレイ１の各要素は、図示しない絶縁膜により相互に絶縁されている。
【００１０】
図１に表すように、不揮発性記憶装置は、下地層１０の上に設けられたメモリセルアレイ１を有する。  
下地層１０は、例えば、基板１１と、基板１１の上に設けられた層間絶縁膜１３を含む。基板１１は、例えば、シリコンウェーハであり、その上面１１ａには、メモリセルアレイ１を制御する回路が設けられる。基板１１の上には、層間絶縁膜１３が設けられる。そして、メモリセルアレイ１は、層間絶縁膜１３の上に設けられる。
【００１１】
メモリセルアレイ１は、層間絶縁膜１３の上に設けられた、導電膜１５と、導電膜１５の上に設けられた積層体２０と、積層体２０の上に設けられた選択ゲート３１と、選択ゲート３１の上に設けられた配線層５０と、を含む。積層体２０は、複数のワード線２１を含み、配線層５０は、ビット線５１と、ソース線５３と、を含む。
【００１２】
以下の説明では、基板１１の上面１１ａに対して垂直な方向をＺ方向とし、Ｚ方向と直交する２方向のうちの１つをＸ方向、他の１つをＹ方向とする。また、Ｚ方向を上方、その反対を下方と表現する場合がある。
【００１３】
図１に表すように、メモリセルアレイ１は、複数の積層体２０を含む。複数の積層体２０は、Ｘ方向に並設される。積層体２０に含まれる複数のワード線２１のそれぞれは、Ｙ方向に延在するストライプ状に設けられＺ方向に積層される。
【００１４】
選択ゲート３１は、Ｘ方向に並設された積層体２０のそれぞれの上に設けられ、Ｙ方向に延在する。さらに、積層体２０および選択ゲート３１をＺ方向に貫通する半導体ピラー４３が設けられる。
【００１５】
Ｘ方向において隣り合う２つの積層体２０のそれぞれを貫通する２つの半導体ピラー４３は、連結部４５により電気的に接続される。また、２つの半導体ピラー４３の上端は、プラグ５５を介してビット線５１およびソース線５３にそれぞれ電気的に接続される。すなわち、ビット線５１とソース線５３との間に設けられるメモリセルストリング４０は、２つの半導体ピラー４３と、それらを連結する連結部４５と、を含む。
【００１６】
半導体ピラー４３および連結部４５は、その外面にメモリ膜４７を含む（図２参照）。半導体ピラー４３と、ワード線２１と、の間に設けられるメモリ膜４７は、電荷蓄積層として機能する。すなわち、ワード線２１のそれぞれと、半導体ピラー４３と、の間には、メモリセルＭＣが形成される。また、選択ゲート３１と、半導体ピラー４３と、の間には、選択トランジスタが形成される。メモリ膜４７は、選択トランジスタのゲート絶縁膜として機能する。連結部４５に設けられるメモリ膜４７は、連結部４５と導電膜１５との間を電気的に絶縁する。
【００１７】
図２に表すように、半導体ピラー４３は、例えば、半導体層４９を含み、Ｚ方向に延在する柱状に設けられる。そして、その外面にメモリ膜４７を含む。連結部４５は、例えば、半導体層４９と、その外面に設けられたメモリ膜４７と、を含む。半導体層４９は、例えば、多結晶シリコン（ポリシリコン）層であり、半導体ピラー４３および連結部４５に連続して設けられる。
【００１８】
半導体ピラー４３は、後述するように、積層体２０および選択ゲート３１を貫通する孔の内部に設けられる。例えば、半導体ピラー４３は、その貫通孔の内面に形成されたメモリ膜４７の上に半導体層４９（例えば、ポリシリコン膜）を堆積することにより形成される。そして、半導体ピラー４３は、貫通孔を塞ぐ柱状構造でも良いし、内側に空洞を残した中空構造でも良い。
【００１９】
導電膜１５の上には、絶縁膜２３が設けられ、その上に積層体２０が設けられる。積層体２０は、複数のワード線２１と複数の絶縁膜２５とを含み、ワード線２１と絶縁膜２５とは交互に積層される。ワード線２１は、例えば、導電性を有するポリシリコン膜である。絶縁膜２５は、非導電性膜、例えば、シリコン酸化膜およびシリコン窒化膜の少なくともいずれか一方を含む。
【００２０】
導電膜１５の上には、複数の積層体２０が並設される。そして、その間には、絶縁膜２７が設けられる。絶縁膜２７は、例えば、シリコン酸化膜およびシリコン窒化膜の少なくともいずれか一方を含む。そして、ワード線２１の絶縁膜２７に接する部分は、シリサイド化されている。
【００２１】
絶縁膜２７は、積層体２０の上にそれぞれ設けられた複数の選択ゲート３１の間にも延在する。そして、選択ゲート３１の絶縁膜２７に接する部分は、シリサイド化されている。すなわち、ワード線２１および選択ゲート３１は、それぞれの端部をシリサイド化することにより低抵抗化される。これにより、メモリセルＭＣへの書き込みおよび読み出しの速度を向上させることができる。
【００２２】
次に、図３〜図１１を参照して、第１実施形態に係る不揮発性記憶装置の製造方法を説明する。  
図３は、第１実施形態に係る不揮発性記憶装置の製造過程を表すフロー図である。図４（ａ）〜図１１は、第１実施形態に係る不揮発性記憶装置の製造過程を表す模式図である。
【００２３】
図４（ａ）は、下地層１０の上に設けられた導電膜１５の断面を表す模式図である。同図に示すように、導電膜１５の上面に連結部４５となる溝６１を形成し、その内部に犠牲膜６３を埋め込む（Ｓ０１）。
【００２４】
導電膜１５は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成されたポリシリコン膜である。犠牲膜６３には、導電膜１５に対してエッチングの選択性を有する材料、例えば、シリコン窒化膜を用いることができる。
【００２５】
次に、図４（ｂ）は、導電膜１５の上に形成された第１の層１２０を模式的に表す断面図である。第１の層１２０は、複数の第１絶縁膜（絶縁膜２５）と、複数の第１導電膜（以下、導電膜６５）と、含む。
【００２６】
図４（ｂ）に表わすように、導電膜１５の上に、絶縁膜２３を介して第１の層１２０を形成する（Ｓ０２）。絶縁膜２３は、例えば、酸化タンタル（ＴａＯ）等を含み、導電膜１５と導電膜６５との間を電気的に絶縁する。絶縁膜２３は、第１の層１２０に対してエッチングの選択性を有することが望ましい。すなわち、第１の層１２０をエッチングする際に、エッチングストップ層として機能する。
【００２７】
第１の層１２０は、絶縁膜２３の上に導電膜６５と絶縁膜２５を交互に積層することにより形成される。導電膜６５は、例えば、ＣＶＤ法を用いて形成されたポリシリコン膜であり、最終的にはワード線２１として機能する。絶縁膜２５は、例えば、シリコン酸化膜であり、Ｚ方向に隣り合う２つのワード線２１の間を電気的に絶縁する。
【００２８】
さらに、第１の層１２０は、導電膜６５の上に形成された絶縁膜２７を含む。絶縁膜２７は、第１の層１２０の上に形成される選択ゲート３１と、ワード線２１と、の間を電気的に絶縁する。
【００２９】
次に、図５(ａ)は、第１の層１２０の上に形成された第２の層１３０を表わす断面図である（Ｓ０３）。第２の層１３０は、第２導電膜(以下、導電膜６７)と、導電膜６７の上に形成された絶縁膜３３と、を含む。
【００３０】
導電膜６７は、例えば、ＣＶＤ法を用いて形成されたポリシリコン膜であり、最終的には選択ゲート３１として機能する。絶縁膜３３は、後続の過程において導電膜６７を保護する。
【００３１】
次に、図５（ｂ）は、絶縁膜３３の上面から第２の層１３０および第１の層１２０を−Ｚ方向に貫通して犠牲膜６３に連通したメモリホール７０を表わす断面図である。メモリホール７０は、例えば、異方性のＲＩＥ（Reactive Ion Etching）を用いて、第２の層１３０と、第１の層１２０と、絶縁膜２３と、を順にエッチングすることにより形成される（Ｓ０４）。メモリホール７０は、Ｘ方向に並べて形成され、例えば、隣り合う２つのメモリホール７０は、犠牲膜６３の両端にそれぞれ連通するように形成される。
【００３２】
次に、図６(ａ)は、隣り合う２つのメモリホール７０を連結した連結部４５を表わす断面図である。連結部４５は、メモリホール７０を介して犠牲膜６３を選択的にエッチングすることにより形成される。例えば、導電膜１５および第１の層１２０、第２の層１３０を侵さないエッチング液を用いて、犠牲膜６３のみを除去する。
【００３３】
次に、図６（ｂ）は、メモリホール７０の内部に形成されたメモリ膜４７と、半導体層４９を表わす断面図である。メモリ膜４７は、例えば、ＣＶＤ法を用いて形成され（Ｓ０５）、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順に積層した多層構造を有する。
【００３４】
半導体層４９は、メモリホール７０および連結部４５の内面に形成されたメモリ膜４７の上に積層される（Ｓ０６）。半導体層４９は、例えば、ＣＶＤ法を用いて形成されたポリシリコン層である。半導体層４９は、メモリホール７０の内部を埋め込むように形成されても良いし、メモリホール７０および連結部４５の中心に空隙を有する中空構造であっても良い。そして、メモリホール７０の内部に形成されたメモリ膜４７および半導体層４９は、半導体ピラー４３を構成する。連結部４５は、隣り合う２つの半導体ピラー４３を電気的に接続する。
【００３５】
メモリ膜４７は、例えば、電荷蓄積膜であり、半導体層４９から注入される電荷を保持する機能を有する。また、メモリ膜４７は、電荷保持機能を向上させるために、例えば、８００℃以上の温度で熱処理されることが望ましい（Ｓ０７）。
【００３６】
次に、図７（ａ）〜図７（ｃ）は、第２の層１３０を選択的にエッチングし、第１の層１２０の一部領域１２０ａおよび１２０ｂを露出させた状態を表す模式図である（Ｓ０８）。図７（ａ）は、上面図であり、１つのメモリブロックを表している。例えば、メモリセルアレイ１は、Ｘ方向に並設された複数のメモリブロックを含む。図７（ｂ）は、図７（ａ）に示すＡ−Ａ線に沿った断面図、図７（ｃ）は、図７（ｂ）に示すＢ−Ｂ線に沿った断面である。
【００３７】
図７（ａ）に表すように、第１の層１２０の上に残された第２の層１３０の一部には、複数の半導体ピラー４３が形成されている。同図に表すように、半導体ピラー４３は、Ｘ−Ｙ平面において、マトリックス状に配置される。また、図７（ｃ）に表すように、Ｘ方向において隣り合う２つの半導体ピラー４３は、連結部４５を介して電気的に接続される。
【００３８】
次に、図８（ａ）および図８（ｂ）は、階段状に加工された第１の層１２０の一部領域１２０ａおよび１２０ｂを表す模式図である。図８（ａ）は、上面図であり、図８（ｂ）は、図８（ａ）に表すＣ−Ｃ線に沿った断面図である。
【００３９】
図８（ａ）および図８（ｂ）に表すように、第１の層１２０の一部領域１２０ａおよび１２０ｂに、エッチングホール１２３が形成される。エッチングホール１２３は、その底面に導電膜１５を露出させる。また、エッチングホール１２３の内壁は、階段状にエッチングされ、それぞれのステップに導電膜６５のコンタクト領域が露出する（Ｓ０９）。
【００４０】
さらに、エッチングホール１２３の内面、および、第２の層１３０の側面を覆う絶縁膜７３を形成する。続いて、絶縁膜７３の上に絶縁膜７５を形成し、エッチングホール１２３の内部を埋め込む。絶縁膜７３は、例えば、ＣＶＤ法を用いて形成されるシリコン酸化膜であり、絶縁膜７５は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とするＣＶＤ法を用いて形成されるシリコン酸化膜である。
【００４１】
絶縁膜７３および絶縁膜７５（第３絶縁膜）は、エッチングホール１２３の内壁に露出した複数の導電膜６５のコンタクト領域、および、エッチングホール１２３の底面に露出した導電膜１５のコンタクト領域を覆う。
【００４２】
なお、本明細書において、「覆う」とは、「覆うもの」が直接「覆われるもの」に接触する場合だけでなく、他の要素を介して覆う場合も含む。
【００４３】
次に、図９（ａ）〜図９（ｃ）は、第１の層１２０および第２の層１３０を分断する溝７７を表す模式図である。図９（ａ）は、上面図である。図９（ｂ）は、図９（ａ）に示すＤ−Ｄ線に沿った断面図、図９（ｃ）は、図９（ｂ）に示すＥ−Ｅ線に沿った断面である。
【００４４】
例えば、各コンタクト領域を覆う絶縁膜７５の上、および、第２の層１３０の上にマスク８０を形成する。  
図９（ａ）および図９（ｂ）に表すように、マスク８０は、第１の部分８０ａと、第２の部分８０ｂと、を含む。第１の部分８０ａは、第２の層１３０の一方の側に位置する第１の層１２０の領域１２０ａの上に形成され、第１の部分８０ａから第２の部分８０ｂに向かう方向（−Ｙ方向）に第２の層１３０を超えて延在する複数の第１延在部（以下、延在部８１ａ）を有する。一方、第２の部分８０ｂは、第２の層１３０の他方の側に位置する第１の層１２０の領域１２０ｂの上に形成され、第２の部分８０ｂから第１の部分８０ａに向かう方向（Ｙ方向）に第２の層１３０を超えて延在する複数の第２延在部（以下、延在部８１ｂ）を有する。
【００４５】
図９（ａ）に示すように、延在部８１ｂのそれぞれは、複数の延在部８１ａのうちの隣り合う２つの延在部８１ａの間に位置する。すなわち、延在部８１ａと延在部８１ｂとは、Ｘ方向に交互に配置される。延在部８１ａは、複数の半導体ピラー４３（あるいは、メモリホール７０）のうちの一部を覆い、第２延在部８１ｂは、複数の半導体ピラー４３のうちの他の一部を覆う。
【００４６】
続いて、マスク８０を用いて、第１の層１２０および第２の層１３０を選択的にエッチングし、第１の層１２０および第２の層１３０をそれぞれ分割する溝７７を形成する（Ｓ１０）。溝７７は、例えば、異方性のＲＩＥを用いて、第２の層１３０の上面から絶縁膜２３に至る深さに形成される。この際、深さ方向（−Ｚ方向）のエッチングは、絶縁膜２３により停止される。すなわち、絶縁膜２３は、第１の層１２０および第２の層１３０をエッチングするＲＩＥ条件において、エッチングされないか、もしくは、そのエッチング速度が第１の層１２０および第２の層１３０のエッチング速度よりも遅い。これにより、絶縁膜２３の直下の導電膜１５および連結部４５が分断されることを防ぐ。
【００４７】
溝７７は、第１の層１２０を２つの部分に分割し、第２の層１３０を複数のストライプ状の部分に分割する。これにより、第１の層１２０に含まれる複数の導電膜６５は、複数のワード線２１に分割され、第２の層１３０に含まれる導電膜６７は、複数の選択ゲート３１に分割される。すなわち、複数の導電膜６５のそれぞれは、２つの櫛形の形状を有するワード線２１に分割され、導電膜６７は、複数のストライプ状の選択ゲート３１に分割される。
【００４８】
次に、図１０（ａ）は、溝７７を介してシリサイド化したワード線２１と選択ゲート３１とを表す断面図である。例えば、溝７７の内面にニッケル（Ｎｉ）またはコバルト（Ｃｏ）を含む金属膜を形成し、熱処理を施すことにより、溝７７の内壁に露出したワード線２１（第１導電膜）の端部８３、および、選択ゲート３１（第２導電膜）の端部８５をシリサイド化する（Ｓ１１）。その後、溝７７の内面に露出した絶縁膜２３、２５、２７および３３の上に形成された金属膜を除去する。これにより、ワード線２１および選択ゲート３１の電気抵抗を低減することができる。
【００４９】
次に、図１０（ｂ）は、溝７７の内部を埋め込んだ絶縁膜２７（第２絶縁膜）を表す断面図である。絶縁膜２７は、例えば、ＣＶＤ法を用いて形成されたシリコン酸化膜である。
【００５０】
次に、図１１は、層間絶縁膜５７の上に形成された配線８７、８８、８９と、プラグ９１、９３，９５と、を表す断面図である。プラグ９１は、配線８７をワード線２１に電気的に接続する。プラグ９３は、配線８８を選択ゲート３１に電気的に接続する。また、プラグ９５は、配線８９を導電膜１５に電気的に接続する。導電膜１５は、例えば、バックゲートとして機能し、連結部４５の電気抵抗を制御する。
【００５１】
図１１に表すように、絶縁膜７５の上、および、第２の層１３０の上に層間絶縁膜５７を形成する。層間絶縁膜５７は、例えば、ＴＥＯＳを原料とするＣＶＤ法を用いて形成されたシリコン酸化膜である。続いて、層間絶縁膜５７、絶縁膜７５および７３を貫通してワード線２１の端に接続されるプラグ９１、層間絶縁膜５７および絶縁膜３３を貫通して選択ゲート３１に接続されるプラグ９３、および、層間絶縁膜５７および絶縁膜７５を貫通して導電膜１５に接続されるプラグ９３を形成する（Ｓ１２）。さらに、層間絶縁膜５７の上面に、配線８７、８８および８９を形成する（Ｓ１３）。また、ソース線５３およびプラグ５５（図２参照）を同時に形成しても良い。
【００５２】
続いて、配線８７、８８および８９の上に別の層間絶縁膜５７を形成し、その上にビット線５１を形成してメモリセルアレイ１を完成する。ビット線５１は、例えば、層間絶縁膜５７を貫通するプラグ５５により半導体ピラー４３に電気的に接続される（図２参照）。
【００５３】
［比較例］
次に、図１５〜図１９を参照して、比較例に係る不揮発性記憶装置の製造方法を説明する。図１５は、比較例に係る不揮発性記憶装置の製造過程を表すフロー図である。図１６〜図１９は、比較例に係る不揮発性記憶装置の製造過程を表す模式図である。以下の説明では、図３に示す第１実施形態の製造過程と異なる部分について説明し、同じ部分については、その説明を適宜省略する。
【００５４】
図１５に示すように、比較例に係る不揮発性記憶装置の製造方法では、ステップ０３において、第１の層１２０を分離する溝を形成し、ステップ０４において、その溝の内部に犠牲膜を形成する。
【００５５】
図１６（ａ）および図１６（ｂ）は、第１の層１２０を分離した溝の内部に埋め込まれた犠牲膜１０１を表す模式図である。図１６（ａ）は、上面図であり、図１６（ｂ）は、図１６（ａ）に示すＫ−Ｋ線に沿った断面図である。
【００５６】
図１６（ａ）に表すように、第１の層１２０は、２つの櫛形の形状を有する積層体１２３、１２５に分離される。積層体１２３は、−Ｙ方向に延在する複数の延在部１２３ａを有し、積層体１２５は、Ｙ方向に延在する複数の延在部１２５ａを有する。
【００５７】
延在部１２３ａのそれぞれは、複数の延在部１２５ａのうちの隣り合う２つの延在部１２５ａの間に位置する。その結果、延在部１２３ａと延在部１２５ａとは、Ｘ方向に交互に配置される。
【００５８】
図１６（ｂ）に表すように、延在部１２３ａと延在部１２５ａとの間に形成された溝の内部には、犠牲膜１０１が形成される。犠牲膜１０１は、例えば、ＣＶＤ法を用いて形成されたシリコン窒化膜である。積層体１２３および１２５は、それぞれＺ方向に積層された複数のワード線２１を含む。
【００５９】
次に、図１７（ａ）は、第１の層１２０の上に形成された第２の層１３０を表す断面図である。第２の層１３０は、分離された積層体１２３および１２５、犠牲膜１０１の上に、例えば、ＣＶＤ法を用いて形成される（Ｓ０５）。第２の層１３０は、導電膜６７と、その上に形成された絶縁膜３３と、を含む。
【００６０】
次に、図１７（ｂ）は、第２の層１３０と第１の層１２０とを貫通したメモリホール７０を表す断面図である。隣り合う２つのメモリホール７０は、連結部４５を介して連通するように形成される（Ｓ０６）。
【００６１】
次に、図１８は、第２の層１３０を分断する溝１０３を表す模式図である。図１８（ａ）は、上面図であり、図１８（ｂ）は、図１８（ａ）に示すＬ−Ｌ線に沿った断面図である。
【００６２】
図１８（ａ）に表すように、第２の層１３０は選択的にエッチングされる（Ｓ１０）。そして、第１の層１２０の上に残した部分に溝１０３を形成し、ストライプ状の複数の部分に分離する（Ｓ１２）。
【００６３】
図１８（ｂ）に表すように、溝１０３は、第１の層１２０に形成された犠牲膜１０１に連通するように形成される。その結果、導電膜６７は、複数の選択ゲート３１に分離される。
【００６４】
図１９は、シリサイド化されたワード線２１および選択ゲート３１を表す断面図である。この例では、第２の層１３０を分断した溝１０３を介して犠牲膜１０１をエッチングし、第１の層１２０を分断した溝１０１ａを再生する。そして、溝１０１ａの内壁に露出したワード線２１の端部８３、および、溝１０３の内壁に露出した選択ゲート３１の端部８５をシリサイド化する（Ｓ１４）。
【００６５】
続いて、溝１０１ａおよび１０３の内部に絶縁膜２７を形成し、以下、ステップＳ１５およびＳ１６を通してメモリセルアレイ１を完成させる。
【００６６】
上記の通り比較例に係る製造方法では、第１の層１２０を分断する溝１０１ａと、第２の層を分断する溝１０３と、を異なるステップで形成する。このため、図１８（ｂ）に示すように、溝１０１ａに対して、溝１０３を位置合わせする必要が生じる。そして、フォトリソグラフィにおける位置合わせにずれが生じれば、溝１０３と溝１０１ａとの境界における開口幅が狭まる。これを避けようとすれば、フォトリソグラフィの難易度は高くなる。
【００６７】
一方、Ｘ方向において隣り合う溝１０１ａの間隔は、メモリセルＭＣの配置間隔に等しい。このため、溝１０１ａのＸ方向の幅は、例えば、フォトリソグラフィの解像限界に近い寸法に設定される。その結果、マスク合わせのずれにより溝１０３と溝１０１ａとの境界が狭くなり、下方の溝１０１ａの内部に形成される金属膜が薄くなるおそれが生じる。これにより、シリサイド化が不十分となり、ワード線２１の電気抵抗が上昇し、メモリセルＭＣへの書き込み、もしくは、読み出し不良を生じさせる場合がある。
【００６８】
これに対し、第１実施形態に係る製造方法では、第１の層１２０および第２の層１３０を分割する溝は、１つのステップで一括して形成される。すなわち、第１の層１２０および第２の層１３０を分割する溝は連続的に形成され、シリサイド化の過程における閉塞のおそれは無くなる。また、フォトリソグラフィおよびエッチングのステップを削減できるため、製造工程が簡略化され、製造効率を向上させることが可能となる。
【００６９】
［変形例］
図１２および図１３は、第１実施形態の変形例に係る不揮発性記憶装置の製造過程を表す模式断面図である。
【００７０】
図１２（ａ）および図１２（ｂ）は、第２の層１３０の上、および、絶縁膜７５の上に形成されたマスク１５０を表す模式図である。図１２（ａ）は上面図、図１２（ｂ）は、図１２（ａ）中に示したＦ−Ｆ線に沿った断面図である。
【００７１】
第２の層１３０は、選択的にエッチングされ、その一部が第１の層１２０の上に残されている。第２の層１３０の両側には、階段状にエッチングされた第１の層１２０を覆う絶縁膜７５が形成されている（図９（ｂ）参照）。
【００７２】
マスク１５０は、第１の部分１５１と、第２の部分１５３と、を含み、第１の層１２０および第２の層１３０を分割するエッチングに用いられる。第１の部分１５１は、第２の部分１５３に向かう−Ｙ方向に第２の層１３０を超えて延在する複数の延在部１５１ａを有する。一方、第２の部分１５３は、第１の部分１５１に向かうＹ方向に第２の層１３０を超えて延在する複数の延在部１５３ａを有する。
【００７３】
図１２（ａ）に示すように、延在部１５３ａのそれぞれは、複数の延在部１５１ａのうちの隣り合う２つの延在部１５１ａの間に位置する。そして、延在部１５１ａと延在部１５３ａとは、Ｘ方向に交互に配置される。
【００７４】
図１２（ｂ）に示すように、延在部１５１ａおよび延在部１５３ａは、Ｘ方向に並んだ複数の半導体ピラー４３（すなわち、メモリホール７０）のうちの隣り合う２つの半導体ピラー４３を覆う。第１の層１２０および第２の層１３０を分割する溝１５５は、連結部４５により電気的に接続された２つの半導体ピラー４３の間に形成される。
【００７５】
図１２（ｂ）に示すように、溝１５５は、第２の層１３０の上面から絶縁膜２３に至る深さに形成される。すなわち、溝１５５を形成するエッチングは、連結部４５を分断しないように、エッチングストップ層である絶縁膜２３で停止する。
【００７６】
次に、図１３（ａ）および図１３（ｂ）は、第２の層１３０および絶縁膜７５の上に形成されたマスク１６０を表す模式図である。図１３（ａ）は上面図、図１３（ｂ）は、図１３（ａ）中に示したＧ−Ｇ線に沿った断面図である。
【００７７】
図１３（ａ）に示すように、マスク１６０は、複数の溝状の開口１６１ａを有する。開口１６１ａは、Ｙ方向に延在し、Ｘ方向に並設される。そして、図１３（ｂ）に示すように、Ｘ方向において隣り合う２つの開口１６１ａの間隔は、隣り合う２つの半導体ピラー４３の間隔の２倍である。
【００７８】
この例では、マスク１６０を用いて、第２の層１３０を分割する溝１６１を形成する。図１３（ｂ）に表すように、溝１６１は、Ｘ方向に並んだ複数の半導体ピラー４３のうちの連結部４５により連結されない２つの半導体ピラー４３の間のスペース１６３に形成される。この結果、第２の層１３０に含まれる導電膜６７は、溝１５５および溝１６１により複数の選択ゲート３１に分割される。
【００７９】
一方、第１の層１２０は、Ｘ方向に並んだ複数の半導体ピラー４３のうちの連結部４５により連結されない２つの半導体ピラー４３を含む複数の積層体に分割される。すなわち、第１の層１２０を分割して形成される積層体のＸ方向に幅は、第１実施形態に示す積層体２０の２倍になる。これにより、溝１５５および１６１を介して実施されるワード線２１の端部および選択ゲート３１の端部のシリサイド化の過程において、複数のワード線を含む積層体の倒壊を防ぐことができる。また、溝１５５は、第２の層１３０および第１の層１２０を連続してエッチングして形成されるため、シリサイド化の過程において溝が閉塞する恐れもない。
【００８０】
［第２実施形態］
図１４は、第２実施形態に係る不揮発性記憶装置の製造過程を表す模式図である。図１４（ａ）は、第１の層１２０および第２の層１３０を分割した溝７７と、第１の層１２０を貫通するように形成された貫通孔１７７を表す上面図である。図１４（ｂ）は、図１４（ａ）に示すＨ−Ｈ線に沿った断面図である。  
図１４（ｃ）は、図１４（ｂ）に示すＪ−Ｊ線に沿った断面図であり、ワード線２１をシリサイド化した後の状態を表している。
【００８１】
本実施形態に係る不揮発性記憶装置のメモリセルアレイ２は、例えば、導電膜１５の上に設けられた第１の層１２０と、第１の層１２０の上に選択的に設けられた第２の層１３０と、を有する。第１の層１２０は、複数の第１導電膜（ワード線２１）と、複数の第１絶縁膜（絶縁膜２５）と、を含み、ワード線２１のそれぞれと、絶縁膜２５のそれぞれとは、Ｚ方向に交互に配置される。第２の層は、第２導電膜（選択ゲート３１）を含む。
【００８２】
メモリセルアレイ２は、さらに、第１の層１２０および第２の層１３０を貫通した複数の半導体ピラー４３を有する。半導体ピラー４３と、第１の層１２０と、の間には、メモリ膜４７が設けられる（図１参照）。
【００８３】
複数の半導体ピラー４３が設けられたメモリ領域において、複数の半導体ピラー４３のうちの隣り合う２つの半導体ピラー４３の間に第２絶縁膜（絶縁膜２７）が設けられ、第１の層１２０および前記第２の層１３０を分断する。さらに、メモリ領域の周辺に位置する第１の層１２０の一部１７１および１７３に、複数の貫通孔１７７が設けられる。そして、貫通孔１７７を埋め込んだ第４絶縁膜（絶縁膜１８１）が設けられる。ワード線２１は、それぞれ絶縁膜２７および絶縁膜１８１に接する端部にシリサイド化された部分８３（図１０（ａ）参照）、１８３を含む。
【００８４】
本実施形態において、溝７７を形成するマスク（図９（ａ）参照）は、第１の部分８０ａおよび第２の部分８０ｂにそれぞれ複数の開口を有する。このため、図１４（ａ）および図１４（ｂ）に示すように、溝７７を形成する間に、その開口を介して第２の層１３０および第１の層１２０を貫通する複数の貫通孔１７７を同時に形成することができる。そして、図１４（ｃ）に示すように、複数の貫通孔１７７のそれぞれの内部において、ワード線２１をシリサイド化することができる。これにより、ワード線２１の電気抵抗をさらに低減することができる。
【００８５】
メモリセルアレイ２は、第２の層１３０および絶縁膜７５の上に設けられた配線層５０をさらに有する（図１１参照）。配線層５０は、複数の配線８７、８８、８９を含む。例えば、ワード線２１は、それぞれ複数の配線８７のいずれかとプラグ９１を介して電気的に接続される。そして、プラグ９１は、貫通孔１７７が設けられない部分１７９において、いずれかのワード線２１に接する。
【００８６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８７】
１、２・・・メモリセルアレイ、  １０・・・下地層、  １１・・・基板、  １１ａ・・・上面、  １３、５７・・・層間絶縁膜、  １５、４９、６５、６７・・・導電膜、  ２０、１２３、１２５・・・積層体、  ２１・・・ワード線、  ２３、２５、２７、３３、７３、７５、１８１・・・絶縁膜、  ３１・・・選択ゲート、  ４０・・・メモリセルストリング、  ４３・・・半導体ピラー、  ４５・・・連結部、  ４７・・・メモリ膜、  ４９・・・半導体層、  ５０・・・配線層、  ５１・・・ビット線、  ５３・・・ソース線、  ５５・・・プラグ、  ６１、７７、１０１ａ、１０３、１５５、１６１・・・溝、  ６３、１０１・・・犠牲膜、  ７０・・・メモリホール、  ８０、１５０、１６０・・・マスク、  ８０ａ、１５１・・・第１の部分、  ８０ｂ、１５３・・・第２の部分、  ８１ａ、８１ｂ、１２３ａ、１２５ａ、１５１ａ、１５３ａ・・・延在部、  ８３、８５・・・端部、  ８７、８８、８９・・・配線、  ９１、９３、９５・・・プラグ、  １２０・・・第１の層、  １２０ａ、１２０ｂ、１７１、１７３・・・第１の層の一部領域、  １２３・・・エッチングホール、  １３０・・・第２の層、  １６１ａ・・・開口、  １６３・・・スペース、  １７７・・・貫通孔、  １７９・・・貫通孔が設けられない部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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