(57)【要約】【課題】温度特性の改善が図られるバイポーラトランジスタを備えた半導体装置と、その半導体装置を適用した電力増幅器を提供する。【解決手段】バイポーラトランジスタＢＴを備えた半導体装置では、ｐ型ベース層４は、ｐ型ＧａＡｓＳｂベース層４ａとｐ型ＧａＡｓベース層４ｂとから形成されている。そのｐ型ＧａＡｓベース層４ｂに接するように、ｎ型ＩｎＧａＰエミッタ層５が形成されている。ｎ型ＩｎＧａＰエミッタ層５は、秩序化されているとともに、引張り歪（１．３６％）を有している。【選択図】図２
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【特許請求の範囲】
【請求項１】
ヘテロ接合型のバイポーラトランジスタを備えた半導体装置であって、
前記バイポーラトランジスタは、
コレクタ層と、
前記コレクタ層上に形成されたベース層と、
前記ベース層上に形成されたエミッタ層と
を有し、
前記ベース層は、構成元素としてアンチモン（Ｓｂ）を含有する第１ベース層を含み、
前記エミッタ層は、構成元素としてインジウム（Ｉｎ）、ガリウム（Ｇａ）およびリン（Ｐ）を少なくとも含有し、引張り歪を有する、半導体装置。
【請求項２】
前記ベース層は、前記第１ベース層上に形成された、構成元素としてガリウム（Ｇａ）およびヒ素（Ａｓ）を含有し、アンチモン（Ｓｂ）を含有しない第２ベース層を含み、
前記エミッタ層は、前記第２ベース層上に形成されている、請求項１記載の半導体装置。
【請求項３】
前記エミッタ層は、インジウム・ガリウム・リン（ＩｎＧａＰ）層から形成された、請求項１または２に記載の半導体装置。
【請求項４】
前記インジウム・ガリウム・リン（ＩｎＧａＰ）層におけるインジウム・リン（ＩｎＰ）のモル比は０．４８よりも小さく設定された、請求項３記載の半導体装置。
【請求項５】
前記モル比は０．４６以下である、請求項４記載の半導体装置。
【請求項６】
前記エミッタ層に接するように前記エミッタ層上に形成され、前記エミッタ層の導電型を規定する不純物の不純物濃度よりも高い不純物濃度を有する電荷補償層を備えた、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記電荷補償層はガリウム・ヒ素（ＧａＡｓ）層から形成された、請求項６記載の半導体装置。
【請求項８】
前記他の不純物の前記不純物濃度は、１×１０18／ｃｍ-3以上である、請求項７記載の半導体装置。
【請求項９】
前記バイポーラトランジスタを複数備え、
複数の前記バイポーラトランジスタは電気的に並列に接続された、請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
請求項１〜９のいずれかに記載の半導体装置を実装した電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および電力増幅器に関し、特に、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置と、そのような半導体装置を適用した電力増幅器とに関するものである。
【背景技術】
【０００２】
近年、携帯端末機等のパワーアンプモジュールを構成するトランジスタとして、ヘテロ接合型のバイポーラトランジスタが適用されている。この種のバイポーラトランジスタは、ＨＢＴ（Hetero junction Bipolar Transistor）と称されている。
【０００３】
ここで、そのようなバイポーラトランジスタを備えた半導体装置の一例として、特許文献１に挙げられている半導体装置について説明する。図３２に示すように、バイポーラトランジスタでは、半絶縁性ＧａＡｓ基板１０１に接するようにｎ型ＧａＡｓサブコレクタ層１０２が形成され、そのｎ型ＧａＡｓサブコレクタ層１０２に接するように、ｎ型ＧａＡｓコレクタ層１０３が形成されている。ｎ型ＧａＡｓコレクタ層１０３に接するように、ｐ型ＧａＡｓベース層１０４が形成され、そのｐ型ＧａＡｓベース層１０４に接するように、ｎ型ＩｎＧａＰエミッタ層１０５が形成されている。
【０００４】
ｎ型ＩｎＧａＰエミッタ層１０５に接するようにｎ型ＧａＡｓ層１０６が形成され、そのｎ型ＧａＡｓ層１０６に接するように、ｎ型ＡｌＧａＡｓバラスト抵抗層１０７が形成されている。ｎ型ＡｌＧａＡｓバラスト抵抗層１０７に接するようにｎ型ＧａＡｓコンタクト層１０８が形成され、そのｎ型ＧａＡｓコンタクト層１０８に接するようにｎ型ＩｎＧａＡｓコンタクト層１０９が形成されている。ｎ型ＩｎＧａＡｓコンタクト層１０９に接するように、エミッタ電極１１３が形成されている。
【０００５】
エミッタ電極１１３にはエミッタ配線１１６の一端が電気的に接続され、そのエミッタ配線１１６の他端は、金属パッド１１７に電気的に接続されている。金属パッド１１７は、半絶縁性ＧａＡｓ基板１０１の表面に形成されている。ｐ型ベース層１０４に接するようにベース電極１１２が形成され、ｎ型ＧａＡｓサブコレクタ層１０２に接するようにコレクタ電極１１１が形成されている。コレクタ電極１１１には、コレクタ配線１１４が電気的に接続されている。背景技術の一例に係る半導体装置は、上記のように構成される。
【０００６】
ヘテロ接合型のバイポーラトランジスタにおいては、エミッタ層からベース層への電子注入に対するエネルギー障壁を小さくして動作電圧を低くするために、ｎ型ＩｎＧａＰエミッタ層１０５では、Ｉｎ−ＰとＧａ−Ｐとが交互に隣接して配列された秩序化（Ordered）された層であることが求められる。
【０００７】
また、バイポーラトランジスタの動作電圧を下げるための手法として、ベース層にアンチモン（Ｓｂ）を添加する手法がある。特許文献２には、アンチモン（Ｓｂ）を添加したベース層を有するバイポーラトランジスタが提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−１５５２８１号公報
【特許文献２】国際公開ＷＯ０３／００９３３９号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ヘテロ接合型のバイポーラトランジスタが適用される、携帯端末機等の電子機器においては小型化が進められており、この要求に対応するため、バイポーラトランジスタを含むチップサイズの縮小化が強く求められている。チップサイズの縮小化に伴って、バイポーラトランジスにおいて発生する熱の密度（発熱密度）は高くなり、バイポーラトランジスタの温度が上昇することになる。このため、バイポーラトランジスタには、温度が上昇した場合においても、所望の動作をすることが求められる。すなわち、バイポーラトランジスタの温度特性を改善することが求められている。
【００１０】
本発明は、そのような開発の一環でなされたものであり、一つの目的は、温度特性の改善が図られるバイポーラトランジスタを備えた半導体装置を提供することであり、他の目的は、そのような半導体装置を適用した電力増幅器を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置であって、バイポーラトランジスタは、コレクタ層とベース層とエミッタ層とを有している。ベース層は、コレクタ層上に形成されている。エミッタ層は、ベース層上に形成されている。ベース層は、構成元素としてアンチモン（Ｓｂ）を含有する第１ベース層を含んでいる。エミッタ層は、構成元素としてインジウム（Ｉｎ）、ガリウム（Ｇａ）およびリン（Ｐ）を少なくとも含有し、引張り歪を有する。
【００１２】
本発明に係る半導体装置によれば、エミッタ層が引張り歪を有していることで、温度特性の改善を図ることができる。
【００１３】
ベース層は、第１ベース層上に形成された、構成元素としてガリウム（Ｇａ）およびヒ素（Ａｓ）を含有し、アンチモン（Ｓｂ）を含有しない第２ベース層を含み、エミッタ層は、第２ベース層上に形成されていることが好ましい。
【００１４】
これにより、エミッタ層が秩序化されて、動作電圧が高くなるのを防止することができる。
【００１５】
エミッタ層は、具体的には、インジウム・ガリウム・リン（ＩｎＧａＰ）層から形成されていることが好ましい。
【００１６】
インジウム・ガリウム・リン（ＩｎＧａＰ）層におけるインジウム・リン（ＩｎＰ）のモル比は０．４８よりも小さく設定されていることが好ましい。
【００１７】
これにより、エミッタ層は引張り歪を有することができる。
モル比は０．４６以下であることがより好ましい。
【００１８】
これにより、エミッタ層は引張り歪を確実に有することができる。
エミッタ層に接するようにエミッタ層上に形成され、エミッタ層の導電型を規定する不純物の不純物濃度よりも高い不純物濃度を有する電荷補償層を備えていることが好ましい。
【００１９】
これにより、エミッタ層の引張り歪に伴う分極を緩和させて、エミッタ抵抗が高くなるのを抑制することができる。
【００２０】
電荷補償層は、具体的には、ガリウム・ヒ素（ＧａＡｓ）層から形成されていることが好ましい。
【００２１】
他の不純物の前記不純物濃度は、１×１０18／ｃｍ-3以上であることが好ましい。
これにより、引張り歪に伴うエミッタ層の分極を確実に緩和させることができる。
【００２２】
バイポーラトランジスタを複数備え、その複数のバイポーラトランジスタは電気的に並列に接続されていることが好ましい。
【００２３】
これにより、半導体装置として大電力を扱うことができる。
本発明に係る電力増幅器は、上述した半導体装置を実装した電力増幅器である。
【００２４】
本発明に係る電力増幅器によれば、大電力に対応することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１に係る、バイポーラトランジスタを備えた半導体装置の平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、ヘテロ接合型のバイポーラトランジスタのエネルギーバンドを模式的に示す図である。
【図４】同実施の形態において、引張り歪とバンドオフセット量との関係を示す図である。
【図５】同実施の形態において、秩序化されたＩｎＧａＰエミッタ層を説明するための図であり、図５（Ａ）は、単位結晶格子を模式的に示す斜視図であり、図５（Ｂ）は、成長方向に対して直交する方向から見た結晶構造を模式的に示す図である。
【図６】同実施の形態において、臨界膜厚と引張り歪との関係を示す図である。
【図７】本発明の実施の形態２に係る、バイポーラトランジスタを備えた半導体装置の平面図である。
【図８】同実施の形態において、図７に示す断面線ＶＩＩＩ−ＶＩＩＩにおける断面図である。
【図９】本発明の実施の形態３に係る、バイポーラトランジスタを備えた半導体装置の平面図である。
【図１０】同実施の形態において、図９に示す断面線Ｘ−Ｘにおける断面図である。
【図１１】本発明の実施の形態４に係る、バイポーラトランジスタを備えた半導体装置の平面図である。
【図１２】同実施の形態において、図１１に示す断面線ＸＩＩ−ＸＩＩにおける断面図である。
【図１３】同実施の形態において、引張り歪による分極の様子を模式的に示す断面図である。
【図１４】本発明の実施の形態５に係る、バイポーラトランジスタを備えた半導体装置の平面図である。
【図１５】同実施の形態において、図１４に示す断面線ＸＶ−ＸＶにおける断面図である。
【図１６】本発明の実施の形態６に係る、バイポーラトランジスタを備えた半導体装置の平面図である。
【図１７】同実施の形態において、図１６に示す断面線ＸＶＩＩ−ＸＶＩＩにおける断面図である。
【図１８】本発明の実施の形態７に係る、複数のバイポーラトランジスタを備えた半導体装置におけるバイポーラトランジスタの接続態様を示す回路図である。
【図１９】同実施の形態において、複数のバイポーラトランジスタを備えた半導体装置の平面図である。
【図２０】同実施の形態において、図１９に示す断面全ＸＸ−ＸＸにおける断面図である。
【図２１】本発明の実施の形態８に係る、複数のバイポーラトランジスタを備えた半導体装置の製造方法の一工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。
【図３０】本発明の実施の形態９に係る、複数のバイポーラトランジスタを備えた半導体装置が適用された電力増幅器の構成を示すブロック図である。
【図３１】同実施の形態において、電力増幅器に搭載された半導体装置とその周辺部分とを模式的に示す部分断面である。
【図３２】背景技術に係る、バイポーラトランジスタを備えた半導体装置を示す断面図である。
【発明を実施するための形態】
【００２６】
実施の形態１
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第１例について説明する。
【００２７】
図１および図２に示すように、バイポーラトランジスタＢＴを備えた半導体装置では、半絶縁性ＧａＡｓ基板１の表面に接するようにｎ型ＧａＡｓサブコレクタ層２（Ｓｉ濃度：５×１０18ｃｍ-3、膜厚：０．６μｍ）が形成されている。ｎ型ＧａＡｓサブコレクタ層２に接するように、ｎ型ＧａＡｓコレクタ層３（Ｓｉ濃度：１×１０16ｃｍ-3、膜厚：１．０μｍ）が形成されている。
【００２８】
ｎ型ＧａＡｓコレクタ層３に接するように、ｐ型ベース層４が形成されている。ｐ型ベース層４は、第１ベース層としてのｐ型ＧａＡｓＳｂベース層４ａ（ＧａＳｂモル比：０．１、Ｃ濃度：４×１０19ｃｍ-3、膜厚：５０ｎｍ）と、第２ベース層としてのｐ型ＧａＡｓベース層４ｂ（Ｃ濃度：４×１０19ｃｍ-3、膜厚：５０ｎｍ）とからなる。ｐ型ＧａＡｓＳｂベース層４ａがｎ型ＧａＡｓコレクタ層３に接する。
【００２９】
ｐ型ベース層４（ｐ型ＧａＡｓベース層４ｂ）に接するように、ｎ型ＩｎＧａＰエミッタ層５（ＩｎＰモル比：０．３０、Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：１５ｎｍ）が形成されている。ｎ型ＩｎＧａＰエミッタ層５は、秩序化されているとともに、引張り歪（１．３６％）を有している。秩序化と引張り歪については後述する。
【００３０】
そのｎ型ＩｎＧａＰエミッタ層５に接するように、ｎ型ＧａＡｓ層６（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：９０ｎｍ）が形成されている。ｎ型ＧａＡｓ層６に接するように、ｎ型ＡｌＧａＡｓバラスト抵抗層７（ＡｌＡｓモル比：０．３３、Ｓｉ濃度：１×１０17ｃｍ-3、膜厚：１２０ｎｍ）が形成されている。ｎ型ＡｌＧａＡｓバラスト抵抗層７により、バイポーラトランジスタＢＴの熱暴走による破壊が抑制される。
【００３１】
そのｎ型ＡｌＧａＡｓバラスト抵抗層７に接するように、ｎ型ＧａＡｓコンタクト層８（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成されている。ｎ型ＧａＡｓコンタクト層８に接するように、ｎ型ＩｎＧａＡｓコンタクト層９（ＩｎＡｓモル比：０．５、Ｓｉ濃度：１×１０16ｃｍ-3、膜厚：５０ｎｍ）が形成されている。エミッタサイズは、３μｍ×２０μｍであり、矩形のエミッタとされる。
【００３２】
ｎ型ＩｎＧａＡｓコンタクト層９に接するように、エミッタ電極１３が形成されている。ｎ型ＧａＡｓサブコレクタ層２に接するように、コレクタ電極１１が形成されている。ｐ型ベース層４に接するようにベース電極１２が形成されている。コレクタ電極１１は、ＡｕＧｅ膜（膜厚：６０ｎｍ）／Ｎｉ膜（膜厚：１０ｎｍ）／Ａｕ膜（膜厚：２００ｎｍ）を積層することによって形成されている。ベース電極１２は、Ｔｉ膜（膜厚：５０ｎｍ）／Ｐｔ膜（膜厚：５０ｎｍ）／Ａｕ膜（膜厚：２００ｎｍ）を積層することによって形成されている。エミッタ電極１３は、ＷＳｉ膜（Ｓｉモル比：０．３、膜厚：０．３μｍ）によって形成されている。
【００３３】
半絶縁性ＧａＡｓ基板１の周辺部には、バイポーラトランジスタＢＴの外部との電気的な接続を行うための金属パッド１７、１８、１９が形成されている。コレクタ電極１１と金属パッド１９とが、コレクタ配線１４によって電気的に接続されている。ベース電極１２と金属パッド１８とが、ベース配線１５によって電気的に接続されている。エミッタ電極１３と金属パッド１７とが、エミッタ配線１６によって電気的に接続されている。
【００３４】
上述したバイポーラトランジスタＢＴを備えた半導体装置では、秩序化されたｎ型ＩｎＧａＰエミッタ層５が引張り歪を有していることで、ｐ型ベース層４とｎ型ＩｎＧａＰエミッタ層５との界面における、価電子帯端（上端）のバンドオフセット量ΔＥｖを増大させることができ、これにより、バイポーラトランジスタＢＴの温度特性を向上させることができる。このことについて、詳しく説明する。
【００３５】
まず、ヘテロ接合型のバイポーラトランジスタにおいて、直流電流増幅率（ｈｆｅ）の温度依存性を決定する大きな要素（パラメータ）は、ｎ型エミッタ層とｐ型ベース層との界面に形成される価電子帯端（上端）のバンドオフセット量ΔＥｖである。このバンドオフセット量ΔＥｖが小さい場合には、バイポーラトランジスタの温度が上昇して高温になった際に、正孔がｐ型ベース層からｎ型エミッタ層へ逆注入しやすくなるため、直流電流増幅率（ｈｆｅ）の温度依存性は大きくなる。
【００３６】
一方、バンドオフセット量ΔＥｖが大きい場合には、ｐ型ベース層からｎ型エミッタ層への正孔の逆注入は、高温になった際においても抑制されるため、直流電流増幅率（ｈｆｅ）の温度依存性は小さくなり、温度が上昇しても直流電流増幅率（ｈｆｅ）の変動が抑えられる。その結果、バイポーラトランジスタの温度特性を改善することができる。このように、温度特性に優れたヘテロ接合型のバイポーラトランジスタを得るには、価電子帯端（上端）のバンドオフセット量ΔＥｖを増大させることが必要とされる。
【００３７】
上述した半導体装置のバイポーラトランジスタＢＴでは、秩序化されたＩｎＧａＰエミッタ層５が引張り歪を有していることで、価電子帯端（上端）のバンドオフセット量ΔＥｖを増大させることができる。
【００３８】
ここで、ＩｎＧａＰエミッタ層５の引張り歪（％）と、価電子帯端（上端）のバンドオフセット量ΔＥｖ（ｅＶ）との具体的な関係（グラフ）を図４に示す。図４では、有効質量の重い正孔の場合がグラフＡに示され、有効質量が軽い正孔の場合がグラフＢに示されている。グラフＡおよびグラフＢに示されるように、引張り歪が高くなるにしたがい、価電子帯端（上端）のバンドオフセット量ΔＥｖが増大することがわかる。
【００３９】
次に、バンドオフセット量ΔＥｖを増大させる引張り歪について説明する。引張り歪を有するｎ型ＩｎＧａＰエミッタ層５は、ｎ型ＩｎＧａＰエミッタ層５におけるインジウム（Ｉｎ）とガリウム（Ｇａ）の組成を変えることによって形成される。すなわち、ＩｎＰのモル比とＧａＰのモル比を変えることによって、ｎ型ＩｎＧａＰエミッタ層５に引張り歪を与えることができる。
【００４０】
ここで、ｎ型ＩｎＧａＰエミッタ層５におけるＩｎＰのモル比をｘとし、ＧａＰのモル比を１−ｘとする。上述したバイポーラトランジスタＢＴのｎ型ＩｎＧａＰエミッタ層５では、モル比ｘが０．３になるように形成されている。モル比ｘが０．４８よりも小さい値になるように形成することで、ｎ型ＩｎＧａＰエミッタ層５の格子定数は、下地のｐ型ＧａＡｓベース層４ｂの格子定数よりも小さくなって、ｎ型ＩｎＧａＰエミッタ層５は引張り歪を有することになる。
【００４１】
こうして、上述した半導体装置では、ｎ型ＩｎＧａＰエミッタ層５が引張り歪を有することで、価電子帯端（上端）のバンドオフセット量ΔＥｖを増大させることができ、ヘテロ接合型のバイポーラトランジスタＢＴの温度特性を改善することができる。
【００４２】
また、引張り歪を有するｎ型ＩｎＧａＰエミッタ層５は秩序化されている。次に、その秩序化について説明する。一般に、バイポーラトランジスタを備えた半導体装置では、エミッタからベースへの電子の注入に対するエネルギー障壁を小さくするために、エミッタ層は秩序化された層であることが求められる。エミッタ層が、ＩＩＩ−Ｖ族混晶半導体としてｎ型ＩｎＧａＰ層から形成されている場合において、その単位結晶格子の模式図を図５（Ａ）に示す。単位結晶格子では、通常、ＩＩＩ族元素のガリウム（Ｇａ）とインジウム（Ｉｎ）が、同族元素のみからなる結晶格子に無秩序で配置されている。
【００４３】
ところが、成長条件により、その結晶格子において、ガリウム（Ｇａ）とインジウム（Ｉｎ）が、秩序配列（秩序化）されることが知られている。秩序化された単位結晶格子において、点線枠を含む平面の法線方向（成長方向に直交する方向）から見た結晶構造の模式図を図５（Ｂ）に示す。図５（Ｂ）に示すように、秩序化されたＩｎＧａＰの結晶構造では、インジウム（Ｉｎ）とリン（Ｐ）の結合（配列）と、ガリウム（Ｇａ）とリン（Ｐ）の結合（配列）とが、隣接して存在することになる。上述したバイポーラトランジスタＢＴでは、ｎ型ＩｎＧａＰエミッタ層５が秩序化されていることで、エミッタからベースへの電子の注入に対するエネルギー障壁を小さくすることができ、動作電圧を下げることができる。
【００４４】
そのｎ型ＩｎＧａｐエミッタ層５となるｎ型ＩｎＧａＰ層は、後述するように、ｐ型ＧａＡｓベース層４ｂとなるｐ型ＧａＡｓ層の表面に形成されることになる。これにより、ｎ型ＩｎＧａＰ層を形成する際に、ｐ型ＧａＡｓＳｂ層４ａとなるｐ型ＧａＡｓＳｂ層のアンチモン（Ｓｂ）と接触することはなく、ｎ型ＩｎＧａＰ層が無秩序化するのを抑制して秩序化することができ、動作電圧を下げるのに寄与することができる。
【００４５】
なお、秩序化されたｎ型ＩｎＧａＰエミッタ層５は、必ずしも必須ではなく、ｎ型ＩｎＧａＰエミッタ層５が秩序化されていなくても、引張り歪を有していれば、バイポーラトランジスタＢＴの温度特性を改善することが可能である。
【００４６】
また、ｐ型ベース層４ｂも、必ずしも必須ではなく、ｐ型ＧａＡｓＳｂベース層４ａ上に引張り歪を有するｎ型ＩｎＧａＰエミッタ層５を形成した構成においても、バイポーラトランジスタＢＴの温度特性を改善することが可能である。
【００４７】
ただし、バイポーラトランジスタＢＴとして、秩序化されたｎ型ＩｎＧａＰエミッタ層５とｐ型ベース層４ｂを備えていることがより好ましいことは、言うまでもない。
【００４８】
なお、引張り歪を有するｎ型ＩｎＧａＰエミッタ層５では、膜厚が厚くなると、ミスフィット転位が発生してしまうことがある。このため、臨界膜厚よりも薄くなるように、ｎ型ＩｎＧａＰエミッタ層５を形成する必要がある。臨界膜厚ｄは、引張り歪をε（％）とすると、ｄ＝４９．９ε-1.18を満たす膜厚であることが、発明者らの評価によって求められている。その臨界膜厚ｄ（ｎｍ）と引張り歪との関係（グラフ）を図６に示す。ｎ型ＩｎＧａＰエミッタ層５にミスフィット転位を発生させないようにするには、ｎ型ＩｎＧａＰエミッタ層５の膜厚として、引張り歪（％）に対してグラフよりも下方の領域の膜厚に設定する必要がある。
【００４９】
実施の形態２
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第２例として、第１例に係る半導体装置におけるｎ型ＧａＡｓ層６を省いた構造の半導体装置について説明する。
【００５０】
図７および図８に示すように、バイポーラトランジスタＢＴを備えた半導体装置では、ｐ型ベース層４に接するように、ｎ型ＩｎＧａＰエミッタ層５（ＩｎＰモル比：０．３、Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：１５ｎｍ）が形成されている。そのｎ型ＩｎＧａＰエミッタ層５に接するように、ｎ型ＡｌＧａＡｓバラスト抵抗層７（ＡｌＡｓモル比：０．３３、Ｓｉ濃度：１×１０17ｃｍ-3、膜厚：１２０ｎｍ）が形成されている。
【００５１】
ｎ型ＡｌＧａＡｓバラスト抵抗層７に接するように、ｎ型ＧａＡｓコンタクト層８（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成されている。なお、これ以外の構成については、図１および図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
【００５２】
上述した半導体装置では、ｎ型ＩｎＧａＰエミッタ層５が引張り歪（約１．３６％）を有している。これにより、実施の形態１において説明したように、価電子帯端（上端）のバンドオフセット量ΔＥｖを増大させることができる。その結果、ヘテロ接合型のバイポーラトランジスタＢＴの温度が上昇しても、直流電流増幅率の変動が抑えられて、バイポーラトランジスタＢＴの温度特性を改善することができる。
【００５３】
また、その引張り歪を有するｎ型ＩｎＧａｐエミッタ層５となるｎ型ＩｎＧａＰ層は、ｐ型ＧａＡｓベース層４ｂとなるｐ型ＧａＡｓ層の表面に形成されることになる。これにより、ｐ型ＧａＡｓＳｂ層４ａとなるｐ型ＧａＡｓＳｂ層のアンチモン（Ｓｂ）と接触することはなく、ｎ型ＩｎＧａＰ層が無秩序化するのを抑制することができる。その結果、ｎ型ＩｎＧａＰエミッタ層５が秩序化されて、バイポーラトランジスタＢＴの動作電圧を下げることができる。
【００５４】
また、すでに説明したように、引張り歪を有するｎ型ＩｎＧａｐエミッタ層５にミスフィット転位を発生させないようにするには、ｎ型ＩｎＧａＰエミッタ層５は、臨界膜厚ｄ（図６参照）を超えないように形成する必要がある。
【００５５】
実施の形態３
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第３例として、第１例に係る半導体装置におけるｎ型ＡｌＧａＡｓバラスト抵抗層７を省いた構造の半導体装置について説明する。
【００５６】
図９および図１０に示すように、バイポーラトランジスタＢＴを備えた半導体装置では、ｐ型ベース層４に接するように、ｎ型ＩｎＧａＰエミッタ層５（ＩｎＰモル比：０．３、Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：１５ｎｍ）が形成されている。そのｎ型ＩｎＧａＰエミッタ層５に接するように、ｎ型ＧａＡｓ層６（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：９０ｎｍ）が形成されている。
【００５７】
ｎ型ＧａＡｓ層６に接するように、ｎ型ＧａＡｓコンタクト層８（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成されている。なお、これ以外の構成については、図１および図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
【００５８】
上述した半導体装置では、ｎ型ＩｎＧａＰエミッタ層５が引張り歪を有している。これにより、実施の形態１において説明したように、価電子帯端（上端）のバンドオフセット量ΔＥｖを増大させることができる。その結果、ヘテロ接合型のバイポーラトランジスタＢＴの温度が上昇しても、直流電流増幅率の変動が抑えられて、バイポーラトランジスタＢＴの温度特性を改善することができる。
【００５９】
また、その引張り歪を有するｎ型ＩｎＧａｐエミッタ層５となるｎ型ＩｎＧａＰ層は、ｐ型ＧａＡｓベース層４ｂとなるｐ型ＧａＡｓ層の表面に形成されることになる。これにより、ｐ型ＧａＡｓＳｂ層４ａとなるｐ型ＧａＡｓＳｂ層のアンチモン（Ｓｂ）と接触することはなく、ｎ型ＩｎＧａＰ層が無秩序化するのを抑制することができる。その結果、ｎ型ＩｎＧａＰエミッタ層５が秩序化されて、バイポーラトランジスタＢＴの動作電圧を下げることができる。
【００６０】
また、すでに説明したように、引張り歪を有するｎ型ＩｎＧａｐエミッタ層５にミスフィット転位を発生させないようにするには、ｎ型ＩｎＧａＰエミッタ層５は、臨界膜厚ｄ（図６参照）を超えないように形成する必要がある。
【００６１】
また、この第３例に係る、ｎ型ＡｌＧａＡｓバラスト抵抗層を省いた半導体装置は、より高度な情報通信を行うことが求められている携帯端末機に搭載されることが予定されている。
【００６２】
実施の形態４
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第４例として、電荷補償層を備えた半導体装置について説明する。
【００６３】
図１１および図１２に示すように、バイポーラトランジスタＢＴを備えた半導体装置では、ｐ型ベース層４に接するように、ｎ型ＩｎＧａＰエミッタ層５（ＩｎＰモル比：０．３、Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：１５ｎｍ）が形成されている。そのｎ型ＩｎＧａＰエミッタ層５に接するように、ｎ型ＧａＡｓ電荷補償層２０（Ｓｉ濃度：３×１０18ｃｍ-3、膜厚：５ｎｍ）が形成されている。ｎ型ＧａＡｓ電荷補償層２０に接するように、ｎ型ＧａＡｓ層６（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：９０ｎｍ）が形成されている。
【００６４】
ｎ型ＧａＡｓ層６に接するように、ｎ型ＡｌＧａＡｓバラスト抵抗層７（ＡｌＡｓモル比：０．３３、Ｓｉ濃度：１×１０17ｃｍ-3、膜厚：１２０ｎｍ）が形成されている。ｎ型ＡｌＧａＡｓバラスト抵抗層７に接するように、ｎ型ＧａＡｓコンタクト層８（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成されている。なお、これ以外の構成については、図１および図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
【００６５】
上述した半導体装置では、ｎ型ＩｎＧａＰエミッタ層５とｎ型ＧａＡｓ層６との間に、ｎ型ＧａＡｓ電荷補償層２０が形成されていることで、エミッタ抵抗の増大を伴うことなく、温度特性を改善することができる。このことについて説明する。
【００６６】
すでに説明したように、価電子帯端（上端）のバンドオフセット量ΔＥｖを増大させるために、ｎ型ＩｎＧａＰエミッタ層５は引張り歪を有している。そうすると、ｎ型ＩｎＧａＰエミッタ層５には、引張り歪に伴う圧電効果（ピエゾ効果）によって、分極が生じることが想定される。この場合、図１３に示すように、ｎ型ＩｎＧａＰエミッタ層５におけるｐ型ベース層４（ｐ型ＧａＡｓ層４ｂ）との界面付近ではプラス電荷が生じ、ｎ型ＧａＡｓ層６との界面付近ではマイナス電荷が生じることが想定される。
【００６７】
ｎ型ＩｎＧａＰエミッタ層５に分極が生じると、ｎ型ＩｎＧａＰエミッタ層５の上に形成されたｎ型ＧａＡｓ層６におけるキャリアの減少や空乏化を招き、エミッタ抵抗の増大につながることになる。
【００６８】
上述した半導体装置では、ｎ型ＩｎＧａＰエミッタ層５とｎ型ＧａＡｓ層６との間に、比較的高い濃度（３×１０18ｃｍ-3）のシリコン（Ｓｉ）を不純物として含有するｎ型ＧａＡｓ電荷補償層２０が形成されている。これにより、仮に、ｎ型ＩｎＧａＰエミッタ層５に分極が生じるようなことがあったとしても、ｎ型ＩｎＧａＰエミッタ層５上のｎ型ＧａＡｓ層６におけるキャリアの減少や空乏化が補償されて、エミッタ抵抗が増大するのを抑制できることになる。
【００６９】
このことに加え、上述した半導体装置では、ｎ型ＩｎＧａＰエミッタ層５が引張り歪を有していることで、ヘテロ接合型のバイポーラトランジスタＢＴの温度上昇に対しても、直流電流増幅率の変動が抑えられて、バイポーラトランジスタＢＴの温度特性を改善することができる。こうして、上述した半導体装置では、エミッタ抵抗の増大を伴うことなく、温度特性を改善することができる。
【００７０】
また、すでに説明したように、その引張り歪を有するｎ型ＩｎＧａｐエミッタ層５となるｎ型ＩｎＧａＰ層は、ｐ型ＧａＡｓベース層４ｂとなるｐ型ＧａＡｓ層の表面に形成されることで、ｎ型ＩｎＧａＰ層が無秩序化するのを抑制して、ｎ型ＩｎＧａＰエミッタ層５を秩序化することができ、バイポーラトランジスタＢＴの動作電圧を下げることができる。
【００７１】
なお、上述したｎ型ＧａＡｓ電荷補償層２０の導電型を規定する不純物として含有するシリコン（Ｓｉ）の濃度（３×１０18ｃｍ-3）は一例であって、これに限られるものではなく、発明者らの評価によれば、約１×１０18ｃｍ-3以上の濃度であれば、電荷補償層としての機能を発揮させることができることが判明した。
【００７２】
また、すでに説明したように、引張り歪を有するｎ型ＩｎＧａｐエミッタ層５にミスフィット転位を発生させないようにするには、ｎ型ＩｎＧａＰエミッタ層５は、臨界膜厚ｄ（図６参照）を超えないように形成する必要がある。
【００７３】
実施の形態５
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第５例として、第４例に係る半導体装置におけるｎ型ＧａＡｓ層６（図１２参照）を省いた構造の半導体装置について説明する。
【００７４】
図１４および図１５に示すように、バイポーラトランジスタＢＴを備えた半導体装置では、ｐ型ベース層４に接するように、ｎ型ＩｎＧａＰエミッタ層５（ＩｎＰモル比：０．３、Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：１５ｎｍ）が形成されている。そのｎ型ＩｎＧａＰエミッタ層５に接するように、ｎ型ＧａＡｓ電荷補償層２０（Ｓｉ濃度：３×１０18ｃｍ-3、膜厚：５ｎｍ）が形成されている。ｎ型ＧａＡｓ電荷補償層２０に接するように、ｎ型ＡｌＧａＡｓバラスト抵抗層７（ＡｌＡｓモル比：０．３３、Ｓｉ濃度：１×１０17ｃｍ-3、膜厚：１２０ｎｍ）が形成されている。
【００７５】
ｎ型ＡｌＧａＡｓバラスト抵抗層７に接するように、ｎ型ＧａＡｓコンタクト層８（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成されている。なお、これ以外の構成については、図１１および図１２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
【００７６】
上述した半導体装置では、ｎ型ＩｎＧａＰエミッタ層５とｎ型ＧａＡｓ層６との間に、ｎ型ＧａＡｓ電荷補償層２０が形成されている。これにより、実施の形態４において説明したように、ｎ型ＩｎＧａＰエミッタ層５に分極が生じるようなことがあったとしても、ｎ型ＩｎＧａＰエミッタ層５上のｎ型ＧａＡｓ層６におけるキャリアの減少や空乏化が補償されて、エミッタ抵抗が増大するのを抑制できることになる。
【００７７】
このことに加えて、ｎ型ＩｎＧａＰエミッタ層５が引張り歪（約１．３６％）を有していることで、ヘテロ接合型のバイポーラトランジスタＢＴの温度上昇に対しても、直流電流増幅率の変動を抑えることができ、バイポーラトランジスタＢＴの温度特性を改善することができる。これらの結果、バイポーラトランジスタＢＴでは、エミッタ抵抗の増大を伴うことなく、温度特性を改善することができる。
【００７８】
また、すでに説明したように、その引張り歪を有するｎ型ＩｎＧａｐエミッタ層５となるｎ型ＩｎＧａＰ層は、ｐ型ＧａＡｓベース層４ｂとなるｐ型ＧａＡｓ層の表面に形成されることで、ｎ型ＩｎＧａＰ層が無秩序化するのを抑制して、ｎ型ＩｎＧａＰエミッタ層５を秩序化することができ、バイポーラトランジスタＢＴの動作電圧を下げることができる。
【００７９】
なお、引張り歪を有するｎ型ＩｎＧａｐエミッタ層５にミスフィット転位を発生させないようにするには、ｎ型ＩｎＧａＰエミッタ層５は、臨界膜厚ｄ（図６参照）を超えないように形成する必要がある。
【００８０】
実施の形態６
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第６例として、第４例に係る半導体装置におけるｎ型ＡｌＧａＡｓバラスト抵抗層７（図１２参照）を省いた構造の半導体装置について説明する。
【００８１】
図１６および図１７に示すように、バイポーラトランジスタＢＴを備えた半導体装置では、ｐ型ベース層４に接するように、ｎ型ＩｎＧａＰエミッタ層５（ＩｎＰモル比：０．３、Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：１５ｎｍ）が形成されている。そのｎ型ＩｎＧａＰエミッタ層５に接するように、ｎ型ＧａＡｓ電荷補償層２０（Ｓｉ濃度：３×１０18ｃｍ-3、膜厚：５ｎｍ）が形成されている。
【００８２】
ｎ型ＧａＡｓ電荷補償層２０に接するように、ｎ型ＧａＡｓ層６（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：９０ｎｍ）が形成されている。ｎ型ＧａＡｓ層６に接するように、ｎ型ＧａＡｓコンタクト層８（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成されている。なお、これ以外の構成については、図１１および図１２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
【００８３】
上述した半導体装置では、ｎ型ＩｎＧａＰエミッタ層５とｎ型ＧａＡｓ層６との間に、ｎ型ＧａＡｓ電荷補償層２０が形成されている。これにより、実施の形態４において説明したように、ｎ型ＩｎＧａＰエミッタ層５に分極が生じるようなことがあったとしても、ｎ型ＩｎＧａＰエミッタ層５上のｎ型ＧａＡｓ層６におけるキャリアの減少や空乏化が補償されて、エミッタ抵抗が増大するのを抑制できることになる。
【００８４】
このことに加えて、ｎ型ＩｎＧａＰエミッタ層５が引張り歪（約１．３６％）を有していることで、ヘテロ接合型のバイポーラトランジスタＢＴの温度上昇に対しても、直流電流増幅率の変動を抑えることができ、バイポーラトランジスタＢＴの温度特性を改善することができる。これらの結果、バイポーラトランジスタＢＴでは、エミッタ抵抗の増大を伴うことなく、温度特性を改善することができる。
【００８５】
また、すでに説明したように、その引張り歪を有するｎ型ＩｎＧａｐエミッタ層５となるｎ型ＩｎＧａＰ層は、ｐ型ＧａＡｓベース層４ｂとなるｐ型ＧａＡｓ層の表面に形成されることで、ｎ型ＩｎＧａＰ層が無秩序化するのを抑制して、ｎ型ＩｎＧａＰエミッタ層５を秩序化することができ、バイポーラトランジスタＢＴの動作電圧を下げることができる。
【００８６】
また、引張り歪を有するｎ型ＩｎＧａｐエミッタ層５にミスフィット転位を発生させないようにするには、ｎ型ＩｎＧａＰエミッタ層５は、臨界膜厚ｄ（図６参照）を超えないように形成する必要がある。
【００８７】
実施の形態７
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第７例として、第１例に係る半導体装置を複数備えた半導体装置について説明する。
【００８８】
比較的大きな電力が扱われる、携帯端末機のパワーアンプでは、並列接続された複数のバイポーラトランジスタによってパワーアンプが構成される。この場合、図１８に示すように、複数のバイポーラトランジスタＢＴでは、それぞれのベース、エミッタおよびコレクタが互いに電気的に接続される態様で並列接続される。
【００８９】
次に、第１例に係る半導体装置のバイポーラトランジスタＢＴを単位バイポーラトランジスタとして、このバイポーラトランジスタＢＴを複数備えた半導体装置について具体的に説明する。
【００９０】
図１９および図２０に示すように、複数のバイポーラトランジスタＢＴのそれぞれでは、ｐベース層４に接するように、秩序化され引張り歪を有するｎ型ＩｎＧａＰエミッタ層５（ＩｎＰモル比：０．３、Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：１５ｎｍ）が形成されている。そのｎ型ＩｎＧａＰ層５に接するように、ｎ型ＧａＡｓ層６（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：９０ｎｍ）が形成されている。
【００９１】
ｎ型ＧａＡｓ層６に接するように、ｎ型ＡｌＧａＡｓバラスト抵抗層７（ＡｌＡｓモル比：０．３３、Ｓｉ濃度：１×１０17ｃｍ-3、膜厚：１２０ｎｍ）が形成されている。ｎ型ＡｌＧａＡｓバラスト抵抗層７に接するように、ｎ型ＧａＡｓコンタクト層８（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成されている。半絶縁性ＧａＡｓ基板１の周辺部には、金属パッド１７、１８、１９が形成されている。
【００９２】
複数のバイポーラトランジスタＢＴのそれぞれのコレクタ電極１１が、コレクタ配線１４によって金属パッド１９に電気的に接続されている。複数のバイポーラトランジスタＢＴのそれぞれのベース電極１２が、ベース配線１５によって金属パッド１８に電気的に接続されている。複数のバイポーラトランジスタＢＴのそれぞれのエミッタ電極１３が、エミッタ配線１６によって金属パッド１７に電気的に接続されている。なお、これ以外の構成については、図１および図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００９３】
上述した、複数のバイポーラトランジスタＢＴを備えた半導体装置では、複数のバイポーラトランジスタＢＴが並列に接続されていることで、半導体装置として大電力を扱うことができる。
【００９４】
そのバイポーラトランジスタＢＴのそれぞれでは、ｎ型ＩｎＧａＰエミッタ層５が引張り歪（約１．３６％）を有している。これにより、実施の形態１において説明したように、価電子帯端（上端）のバンドオフセット量ΔＥｖを増大させることができる。その結果、ヘテロ接合型のバイポーラトランジスタＢＴの温度が上昇しても、直流電流増幅率の変動が抑えられて、バイポーラトランジスタＢＴの温度特性を改善することができる。
【００９５】
また、その引張り歪を有するｎ型ＩｎＧａｐエミッタ層５となるｎ型ＩｎＧａＰ層は、ｐ型ＧａＡｓベース層４ｂとなるｐ型ＧａＡｓ層の表面に形成されることになる。これにより、ｐ型ＧａＡｓＳｂ層４ａとなるｐ型ＧａＡｓＳｂ層のアンチモン（Ｓｂ）と接触することはなく、ｎ型ＩｎＧａＰ層が無秩序化するのを抑制することができる。その結果、ｎ型ＩｎＧａＰエミッタ層５が秩序化されて、バイポーラトランジスタＢＴの動作電圧を下げることができる。
【００９６】
また、すでに説明したように、引張り歪を有するｎ型ＩｎＧａｐエミッタ層５にミスフィット転位を発生させないようにするには、ｎ型ＩｎＧａＰエミッタ層５は、臨界膜厚ｄ（図６参照）を超えないように形成する必要がある。
【００９７】
また、上述した半導体装置における複数のバイポーラトランジスタＢＴのそれぞれとして、実施の形態１において説明した半導体装置のバイポーラトランジスタＢＴを例に挙げて説明したが、実施の形態２〜実施の形態６において説明した半導体装置のバイポーラトランジスタＢＴを適用しても、同様の効果を得ることができる。
【００９８】
実施の形態８
ここでは、実施の形態７において説明した半導体装置の製造方法の一例について説明する。
【００９９】
まず、半絶縁性ＧａＡｓ基板の表面上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびコンタクト層等となる所定の層が、それぞれ有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法等のエピタキシャル成長法によって形成される。
【０１００】
図２１に示すように、半絶縁性ＧａＡｓ基板１の上に、サブコレクタ層となるｎ型ＧａＡｓ層２ａ（Ｓｉ濃度：５×１０18ｃｍ-3、膜厚：０．６μｍ）が形成される。ｎ型ＧａＡｓ層２ａに接するように、コレクタ層となるｎ型ＧａＡｓ層３ａ（Ｓｉ濃度：１×１０16ｃｍ-3、膜厚：１．０μｍ）が形成される。ｎ型ＧａＡｓ層３ａに接するように、ベース層となる、ｐ型ＧａＡｓＳｂ層４ａａ（ＧａＳｂモル比：０．１、Ｃ濃度：４×１０19ｃｍ-3、膜厚：５０ｎｍ）とｐ型ＧａＡｓ層４ｂｂ（Ｃ濃度：４×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成される。
【０１０１】
次に、ｐ型ＧａＡｓ層４ｂｂに接するように、エミッタ層となるｎ型ＩｎＧａＰ層５ａ（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：１５ｎｍ）が形成される。ここで、ＩｎＰモル比が０．３０になるようにｎ型ＩｎＧａＰ層５ａを形成することで、ｎ型ＩｎＧａＰ層５ａは約１．３６％の引張り歪を有することになる。また、アンチモン（Ｓｂ）を含有しないｐ型ＧａＡｓ層４ｂｂの表面にｎ型ＩｎＧａＰ層５ａを形成することで、ｎ型ＩｎＧａＰ層５ａを秩序化することができる。
【０１０２】
そのｎ型ＩｎＧａＰ層５ａに接するように、ｎ型ＧａＡｓ層６ａ（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：９０ｎｍ）が形成される。ｎ型ＧａＡｓ層６ａに接するように、バラスト抵抗層となるｎ型ＡｌＧａＡｓ層７ａ（ＡｌＡｓモル比：０．３３、Ｓｉ濃度：１×１０17ｃｍ-3、膜厚：１２０ｎｍ）が形成される。ｎ型ＡｌＧａＡｓ層７ａに接するように、コンタクト層の一部となるｎ型ＧａＡｓ層８ａ（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成される。ｎ型ＧａＡｓ層８ａに接するように、コンタクト層の他の一部となるｎ型ＩｎＧａＡｓ層９ａ（ＩｎＡｓモル比：０．５、Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成される。
【０１０３】
次に、図２２に示すように、高周波スパッタ法を用いてタングステンシリサイド（ＷＳｉ）膜（Ｓｉモル比：０．３、膜厚：０．３μｍ）１３ａが、ｎ型ＩｎＧａＡｓ層９ａ上の全面に堆積される。次に、所定のフォトリソグラフィー処理と、ＣＦ4を含むガスを用いたドライエッチング処理を施すことにより、図２３に示すように、複数のバイポーラトランジスタＢＴのそれぞれのエミッタ電極１３が形成される。
【０１０４】
次に、所定のフォトリソグラフィー処理と、ウェットエッチング処理を施すことにより、図２４に示すように、エミッタとなる、ｎ型ＩｎＧａＡｓコンタクト層９、ｎ型ＧａＡｓコンタクト層８、ｎ型ＡｌＧａＡｓバラスト抵抗層７およびｎ型ＧａＡｓ層６が所望の形状にパターニングされる。ここで、ウェットエッチング液として、たとえば、リン酸、過酸化水素水および水を混合させた薬液が用いられ、その組成比は、たとえば、リン酸：過酸化水素水：水＝１：２：４０に設定される。
【０１０５】
次に、図２５に示すように、蒸着法およびリフトオフ法により、ｐ型ＧａＡｓ層４ｂｂに接してｎ型ＩｎＧａＰ層５ａを貫通するように、ベース電極１２が形成される。ベース電極１２は、Ｔｉ（膜厚：５０ｎｍ）／Ｐｔ（膜厚：５０ｎｍ）／Ａｕ（膜厚：２００ｎｍ）の積層構造からなる。
【０１０６】
次に、所定のホトリソグラフィー処理と、ウェットエッチング処理を施すことにより、図２６に示すように、複数のバイポーラトランジスタＢＴのそれぞれの、ｎ型ＩｎＧａＰエミッタ層５、ｐ型ベース層４およびｎ型ＧａＡｓコレクタ層３が形成される。ここで、ｎ型ＩｎＧａＰ層５ａをエッチングする際のエッチング液として塩酸が用いられる。ｐ型ＧａＡｓＳｂ層４ａａ、ｐ型ＧａＡｓ層４ｂｂおよびｎ型ＧａＡｓ層３ａをエッチングする際のエッチング液として、リン酸、過酸化水素水および水を混合させた薬液が用いられ、その組成比は、たとえば、リン酸：過酸化水素水：水＝１：２：４０に設定される。
【０１０７】
次に、図２７に示すように、蒸着法およびリフトオフ法によって、複数のバイポーラトランジスタＢＴのそれぞれのコレクタ電極１１が形成される。その後、温度３５０℃のもとで３０分間のアロイが施される。コレクタ電極１１は、ＡｕＧｅ（膜厚：６０ｎｍ）／Ｎｉ（膜厚：１０ｎｍ）／Ａｕ（膜厚：２００ｎｍ）の積層体からなる。これにより、複数のバイポーラトランジスタＢＴのそれぞれが形成されることになる。
【０１０８】
次に、所定のウェットエッチング処理を施すことにより、図２８に示すように、アイソレーション溝１０が形成される。ここで、ウェットエッチング液として、リン酸、過酸化水素水および水を混合させた薬液が用いられ、その組成比は、たとえば、リン酸：過酸化水素水：水＝１：２：４０に設定される。次に、半絶縁性ＧａＡｓ基板における所定の領域に、金属パッド１７、１８、１９（図１３参照）が形成される。
【０１０９】
次に、図２９に示すように、バイポーラトランジスタＢＴのそれぞれのエミッタ電極１３と金属パッド１７とを電気的に接続するエミッタ配線１６が形成される。ベース電極１２と金属パッド１８（図１９参照）とを電気的に接続するベース配線１５が形成される。コレクタ電極１１と金属パッド１９（図１９参照）とを電気的に接続するコレクタ配線１４が形成される。これにより、複数のバイポーラトランジスタＢＴを備えた半導体装置の主要部分が形成される。
【０１１０】
上述した半導体装置の製造方法では、複数のバイポーラトランジスタＢＴを並列に接続させることで、大電力を扱うことができる半導体装置を製造することができる。
【０１１１】
また、バイポーラトランジスタＢＴのそれぞれでは、ｎ型ＩｎＧａＰエミッタ層５が引張り歪（約１．３６％）を有している。これにより、実施の形態１において説明したように、価電子帯端（上端）のバンドオフセット量ΔＥｖを増大させることができる。その結果、ヘテロ接合型のバイポーラトランジスタＢＴの温度が上昇しても、直流電流増幅率の変動が抑えられて、バイポーラトランジスタＢＴの温度特性を改善することができる。
【０１１２】
また、その引張り歪を有するｎ型ＩｎＧａｐエミッタ層５となるｎ型ＩｎＧａＰ層は、ｐ型ＧａＡｓベース層４ｂとなるｐ型ＧａＡｓ層の表面に形成されることになる。これにより、ｐ型ＧａＡｓＳｂ層４ａとなるｐ型ＧａＡｓＳｂ層のアンチモン（Ｓｂ）と接触することはなく、ｎ型ＩｎＧａＰ層が無秩序化するのを抑制することができる。その結果、ｎ型ＩｎＧａＰエミッタ層５が秩序化されて、バイポーラトランジスタＢＴの動作電圧を下げることができる。
【０１１３】
なお、上述した半導体装置の製造方法では、バイポーラトランジスタとして、第１例に係る半導体装置のバイポーラトランジスタＢＴを例に挙げたが、第２例〜第６例に半導体装置のバイポーラトランジスタＢＴの製造も可能である。特に、第４例に係るバイポーラトランジスタＢＴのように、電荷補償層を備えたバイポーラトランジスタＢＴでは、エミッタ層となるｎ型ＩｎＧａＰ層５ａを形成した後ｎ型ＧａＡｓ層６ａを形成する前に、電荷補償層となるｎ型ＧａＡｓ層（Ｓｉ濃度：３×１０18ｃｍ-3、膜厚：５ｎｍ）が形成されることになる。
【０１１４】
実施の形態９
ここでは、実施の形態７において説明した半導体装置を実装した電力増幅器について説明する。
【０１１５】
図３０に、電力増幅器（モジュール）３０の回路のブロック図を示す。図３０に示すように、電力増幅器３０では、第１増幅回路３４と第２増幅回路３５との２段の増幅回路を備えている。第１増幅回路３４と第２増幅回路３５のそれぞれに、複数のバイポーラトランジスタＢＴが並列接続された半導体装置が適用されている。
【０１１６】
電力増幅器３０では、高周波入力端子３２から入力された高周波信号が、第１増幅回路３４と第２増幅回路３５とを経て増幅され、増幅された高周波信号は、高周波出力端子３３から出力される。
【０１１７】
また、インピーダンス整合を図るため、高周波入力端子３２と第１増幅回路３４との間には入力整合回路３６が設けられ、第１増幅回路３４と第２増幅回路３５との間には段間整合回路３７が設けられ、第２増幅回路３５と高周波出力端子３３との間には出力整合回路３８が設けられている。
【０１１８】
次に、第１増幅回路３４および第２増幅回路３５に適用されている半導体装置のバイポーラトランジスタＢＴの周辺の構造について簡単に説明する。図３１に示すように、電力増幅器３０では、複数の実装基板４１、４２、４３が積層されている。実装基板４２上にバイポーラトランジスタＢＴが形成されている。
【０１１９】
また、実装基板４３上には、インピーダンスの整合を図る、たとえば、コンデンサやインダクタ等の受動素子４８、４９が形成されている。さらに、実装基板４１、４２、４３には、バイポーラトランジスタＢＴや受動素子４８、４９を電気的に接続するための所定の導体層４４、４５、４６、４７が形成されている。なお、図３１では、複数のバイポーラトランジスタＢＴを、一つのバイポーラトランジスタＢＴで代表させている。
【０１２０】
上述した電力増幅器３０では、第１増幅回路３４と第２増幅回路３５のそれぞれに、複数のバイポーラトランジスタＢＴが並列接続された半導体装置が適用されている。これにより、実施の形態７において説明したように、半導体装置として大電力を扱うことができる。
【０１２１】
また、バイポーラトランジスタＢＴのそれぞれでは、ｎ型ＩｎＧａＰエミッタ層５が引張り歪（約１．３６％）を有していることで、ヘテロ接合型のバイポーラトランジスタＢＴの温度が上昇しても、直流電流増幅率の変動が抑えられて、バイポーラトランジスタＢＴの温度特性を改善することができる。
【０１２２】
さらに、引張り歪を有するｎ型ＩｎＧａｐエミッタ層５となるｎ型ＩｎＧａＰ層は、ｐ型ＧａＡｓベース層４ｂとなるｐ型ＧａＡｓ層の表面に形成されることで、ｎ型ＩｎＧａＰエミッタ層５が秩序化されて、バイポーラトランジスタＢＴの動作電圧を下げることができる。
【０１２３】
なお、上述した各実施の形態に係るバイポーラトランジスタＢＴのエミッタ層として、１．３６％の引張り歪を有するｎ型ＩｎＧａＰエミッタ層５を例に挙げて説明した。発明者らの評価によれば、１．３６％の引張り歪を有するｎ型ＩｎＧａＰエミッタ層５では、ＩｎＰのモル比は０．３になる。
【０１２４】
ｎ型ＩｎＧａＰエミッタ層５におけるＩｎＰのモル比は、０．３に限られるものではない。バンドオフセット量ΔＥｖを増大させて温度特性を改善する観点から、ＩｎＰのモル比は、０．４８より小さいことが好ましく、温度特性をより確実に改善するには、ＩｎＰのモル比は０．４６以下であることが好ましい。
【０１２５】
また、エミッタ層として、ｎ型ＩｎＧａＰエミッタ層５を例に挙げたが、エミッタ層としては、少なくともインジウム（Ｉｎ）、ガリウム（Ｇａ）およびリン（Ｐ）を構成元素として含有していればよく、この他に、たとえば、窒素（Ｎ）を含有したＩｎＧａＮＰ層を含んでいてもよい。
【０１２６】
さらに、ｐ型ベース層４におけるｐ型ＧａＡｓＳｂベース層４ａでは、ＧａＳｂのモル比が０．１である場合について説明した。ｐ型ＧａＡｓＳｂベース層４ａにおけるＧａＡｓのモル比としては、０より高く０．１以下（０＜ＧａＡｓのモル比≦０．１）であればよい。
【０１２７】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１２８】
本発明は、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置に有効に利用される。
【符号の説明】
【０１２９】
ＢＴ  バイポーラトランジスタ、１  半絶縁性ＧａＡｓ基板、２  ｎ型ＧａＡｓサブコレクタ層、２ａ  ｎ型ＧａＡｓ層、３  ｎ型ＧａＡｓコレクタ層、３ａ  ｎ型ＧａＡｓ層、４  ｐ型ベース層、４ａ  ｐ型ＧａＡｓＳｂベース層、４ａａ  ｐ型ＧａＡｓＳｂ層、４ｂ  ｐ型ＧａＡｓベース層、４ｂｂ  ｐ型ＧａＡｓ層、５  ｎ型ＩｎＧａＰエミッタ層、５ａ  ｎ型ＩｎＧａＰ層、６  ｎ型ＧａＡｓ層、６ａ  ｎ型ＧａＡｓ層、７  ｎ型ＡｌＧａＡｓバラスト抵抗層、７ａ  ｎ型ＡｌＧａＡｓ層、８  ｎ型ＧａＡｓコンタクト層、８ａ  ｎ型ＧａＡｓ層、９  ｎ型ＩｎＧａＡｓコンタクト層、９ａ  ｎ型ＩｎＧａＡｓ層、１０  アイソレーション溝、１１  コレクタ電極、１２  ベース電極、１３  エミッタ電極、１３ａ  タングステンシリサイド膜、１４  コレクタ配線、１５  ベース配線、１６  エミッタ配線、１７、１８、１９  金属パッド、２０  ｎ型ＧａＡｓ電荷補償層、３０  電力増幅器、３１  電力増幅回路ブロック、３２  高周波入力端子、３３  高周波出力端子、３４  第１増幅回路、３５  第２増幅回路、３６  入力整合回路、３７  段間整合回路、３８  出力整合回路、４１、４２、４３  実装基板、４４、４５、４６、４７  導体層、４８、４９  受動素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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