(57)【要約】【課題】  ＣＭＯＳ−コンパチブルで、且つ、ショットキー障壁の特性を設計可能な半導体装置を提供する。【解決手段】  半導体装置は、シリコン基板１１１と、シリコン基板上に配置されている検出素子１０１、ｐ型ＭＯＳトランジスタ１０２及びｎ型ＭＯＳトランジスタ１０３と、を有し、検出素子は、半導体層１１２と電極１１３、１１４とを有し、半導体層と電極との間にショットキー障壁が形成されており、半導体層は、（ｉ）ｐ型ＭＯＳトランジスタの不純物拡散層と組成及び高さが等しい層の直上、又は、（ｉｉ）ｎ型ＭＯＳトランジスタの不純物拡散層と組成及び高さが等しい層の直上、又は、（ｉｉｉ）ｐ型ＭＯＳトランジスタ又はｎ型ＭＯＳトランジスタのゲート酸化膜の直下のチャネル領域と組成及び高さが等しい領域の直上、又は、（ｉｖ）フィールド酸化膜の直下のシリコン基板中の領域と組成及び高さが等しい領域の直上に配置されている。【選択図】  図５
2015144248.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上の面内方向に並んで配置されている検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタと、を有し、
前記検出素子は、半導体層と電極とを有し、前記半導体層と前記電極との間にショットキー障壁が形成されており、
前記半導体層は、前記ｐ型ＭＯＳトランジスタのソース又はドレインにおける不純物拡散層と組成及び高さが等しい層の直上、又は、前記ｎ型ＭＯＳトランジスタのソース又はドレインにおける不純物拡散層と組成及び高さが等しい層の直上に配置されている
ことを特徴とする半導体装置。
【請求項２】
シリコン基板と、
前記シリコン基板上の面内方向に並んで配置されている検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタと、を備え、
前記検出素子は、半導体層と電極とを有し、前記半導体層と前記電極との間にショットキー障壁が形成されており、
前記半導体層は、前記ｐ型ＭＯＳトランジスタ又は前記ｎ型ＭＯＳトランジスタのゲート酸化膜の直下の前記シリコン基板中のチャネル領域と組成及び高さが等しい前記シリコン基板中の領域の直上に配置されている
ことを特徴とする半導体装置。
【請求項３】
シリコン基板と、
前記シリコン基板上の面内方向に並んで配置されている検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタと、を備え、
前記検出素子は、半導体層と電極とを有し、前記半導体層と前記電極との間にショットキー障壁が形成されており、
前記半導体層は、前記ｐ型ＭＯＳトランジスタと前記ｎ型ＭＯＳトランジスタとの間に設けられた酸化膜の直下の前記シリコン基板中の領域と組成及び高さが等しい前記シリコン基板中の領域の直上に配置されている
ことを特徴とする半導体装置。
【請求項４】
前記半導体層は、エピタキシャル層である
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記検出素子と前記ｐ型ＭＯＳトランジスタ又は前記ｎ型ＭＯＳトランジスタとの間にフィールド酸化膜が配置されている
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体層が配置されている前記層は、前記ｐ型ＭＯＳトランジスタのソース又はドレインにおける前記不純物拡散層、又は、前記ｎ型ＭＯＳトランジスタのソース又はドレインにおける前記不純物拡散層を形成するための工程と同一の工程を経て同時に形成された層である
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記半導体層が配置されている前記領域は、前記チャネル領域を形成するための工程と同一の工程を経て同時に形成された領域である
ことを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記半導体層が配置されている前記領域は、前記酸化膜を形成するための工程と同一の工程を経て同時に形成された酸化膜を取り除いた領域である
ことを特徴とする請求項３に記載の半導体装置。
【請求項９】
前記ショットキー障壁の高さは、０．４ｅＶ以下である
ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ショットキー障壁の高さは、０．１ｅＶ以上０．３ｅＶ以下である
ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記半導体層は、５．４３０Å以上５．６５３Å以下の格子定数を有する
ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記検出素子は、ショットキーバリアダイオード又はＭＥＳＦＥＴを含む
ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体層は、前記不純物拡散層の導電型と反対の導電型を有する半導体を含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記半導体層は、前記シリコン基板の導電型と反対の導電型を有する半導体を含む
ことを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
シリコン基板上に、検出素子と、ｐ型ＭＯＳトランジスタと、ｎ型ＭＯＳトランジスタと、を備える半導体装置の製造方法であって、
標準的なＣＭＯＳプロセスの前工程と、
標準的なＣＭＯＳプロセスの後工程と、
前記前工程と前記後工程との間に、前記検出素子を形成する素子形成工程と、を有し、
前記素子形成工程は、前記前工程で形成した不純物拡散層を露出させる露出工程と、前記露出工程で露出した前記不純物拡散層の直上に半導体層をエピタキシャル成長させる成長工程と、前記半導体層の表面に電極を形成する電極形成工程と、を有する、
ことを特徴とする製造方法。
【請求項１６】
シリコン基板上に、検出素子と、ｐ型ＭＯＳトランジスタと、ｎ型ＭＯＳトランジスタと、を備える半導体装置の製造方法であって、
標準的なＣＭＯＳプロセスの前工程と、
標準的なＣＭＯＳプロセスの後工程と、
前記前工程と前記後工程との間に、前記検出素子を形成する素子形成工程と、を有し、
前記素子形成工程は、前記前工程で形成したゲート酸化膜の直下の領域を露出させる露出工程と、前記領域の直上に半導体層をエピタキシャル成長させる成長工程と、前記半導体層の表面に電極を形成する電極形成工程と、を有する、
ことを特徴とする製造方法。
【請求項１７】
シリコン基板上に、検出素子と、ｐ型ＭＯＳトランジスタと、ｎ型ＭＯＳトランジスタと、を備える半導体装置の製造方法であって、
標準的なＣＭＯＳプロセスの前工程と、
標準的なＣＭＯＳプロセスの後工程と、
前記前工程と前記後工程との間に、前記検出素子を形成する素子形成工程と、を有し、
前記素子形成工程は、前記前工程で形成したフィールド酸化膜の直下の領域を露出させる露出工程と、前記領域の直上に半導体層をエピタキシャル成長させる成長工程と、前記半導体層の表面に電極を形成する電極形成工程と、を有する、
ことを特徴とする製造方法。
【請求項１８】
前記半導体層が形成されている前記不純物拡散層は、前記ｐ型ＭＯＳトランジスタのソース又はドレインにおける不純物拡散層、又は、前記ｎ型ＭＯＳトランジスタのソース又はドレインにおける不純物拡散層と同時に形成される
ことを特徴とする請求項１５に記載の製造方法。
【請求項１９】
前記半導体層が形成されている前記領域は、前記ｐ型ＭＯＳトランジスタ又は前記ｎ型ＭＯＳトランジスタのゲート酸化膜の直下の前記基板中のチャネル領域と同じ工程で形成される
ことを特徴とする請求項１６に記載の製造方法。
【請求項２０】
前記半導体層が形成されている前記領域は、前記ｐ型ＭＯＳトランジスタと前記ｎ型ＭＯＳトランジスタとの間に形成された酸化膜と同時に形成された酸化膜を取り除いた領域である
ことを特徴とする請求項１７に記載の製造方法。
【請求項２１】
前記成長工程では、化学気相成長法又は有機金属気相成長法又は分子線エピタキシー法を用いて前記半導体層をエピタキシャル成長させる
ことを特徴とする請求項１５乃至２０のいずれか一項に記載の製造方法。
【請求項２２】
請求項１乃至１４のいずれか一項に記載の半導体装置が、二次元アレイ状に配列されている
ことを特徴とする撮像素子。
【請求項２３】
被検体の画像を形成する画像形成装置であって、
前記被検体に電磁波の照明を行う照射手段と、
前記被検体からの電磁波を検出する請求項２２に記載の撮像素子と、を有する
ことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、可視光領域や近赤外領域よりも低い周波数帯の電磁波の検出を行い、二次元配置された画素毎にその強度をイメージングすることができる画像形成装置の開発が始まっている。
【０００３】
このような画像形成装置において、１ショットで撮像を実施するためには、検出素子を二次元アレイ状に集積した撮像素子を用いるのが好適である。個別の検出素子をスキャンする方法と比較すると、撮像時間が大幅に短縮できるからである。その場合、検出素子は、典型的には、制御素子等と共に同一基板上に集積される必要があった。
【０００４】
特許文献１は、ミリ波用途のショットキーバリアダイオードを、ヘテロ構造電界効果トランジスタと同一基板上に集積する技術を開示する。この半導体装置は、基板上にショットキーバリアダイオードのレイヤとヘテロ構造電界効果トランジスタのレイヤとをこの順にエピタキシャル成長を用いて積層し、レイヤ間にエッチングストッパ層と絶縁層とを兼ねた分離層を備えている。ショットキーバリアダイオードは、電磁波検出用の素子として機能させることが出来るため、こうした技術を用いれば、特許文献１に記載される様な通信用途だけでなく、ミリ波の撮像素子としての可能性がある。
【０００５】
比較的安価な半導体装置として、Ｓｉ（シリコン）を用いる構成の検討がはじまっている。Ｓｉは、ＩＩＩ−Ｖ化合物半導体と比較すると移動度は低くなるが、微細加工技術が発達しているからである。サブミクロンスケールでの微細加工は、電磁波の遅延の原因となる構造の各種時定数を低減することを可能とする。さらに、Ｓｉの場合は、制御素子にはＣＭＯＳ（相補型ＭＯＳ、Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが出来るという利点がある。
【０００６】
非特許文献１では、標準的なＣＭＯＳプロセスを用いて、ショットキーバリアダイオードとＣＭＯＳとを同一基板上に集積する技術を開示している。デザインルール１３０ｎｍのＣＭＯＳプロセスにおいて、ｎ−ｗｅｌｌの構造上にコンタクトホールを開け、コンタクトホールに金属を充填する方法を用いてＣＭＯＳプロセスを用いてショットキーバリアダイオードを形成する方法を開示している。ショットキーバリアダイオードは２８０ＧＨｚの受信アンテナと、初段のＬＮＡ（低雑音増幅器）とともにＳｉ基板上に集積化されており、高感度かつ低雑音な検出素子となっている。
【０００７】
こうしたＳｉ基板上の構成は、プロセスの完成している標準的なＣＭＯＳプロセスで作製できるため比較的安価で、また、すでに流通しているウェハの直径を考慮に入れると画素数の大規模化にも向いているものと考えられる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３３１２０５８号公報
【非特許文献】
【０００９】
【非特許文献１】Ｒ．Ｈａｎ  ｅｔ  ａｌ，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．４６，Ｎｏ．１１，２６０２（２０１１）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１の半導体装置は、個別素子向けの構造であって、たとえば１ライン１００画素のような画素数の大きい撮像素子への適用性が乏しい。また、ＣＭＯＳプロセスで形成可能な非特許文献１においては、ショットキーバリアダイオードの構造に設計上の限界があった。具体的には、ショットキーバリアダイオードにおいて重要な金属−半導体接触部において半導体材料の変更が難しいこと、半導体表面に処理が出来ないこと、金属の大きさや材料が選択できないこと、などがある。そのため、整流特性や電磁波検出特性を所望の状態に調整することが難しく、また、比較的大きなバイアス電圧が必要となる場合があった。
【００１１】
本発明はかかる課題を鑑みてなされたものであり、ＣＭＯＳ−コンパチブルで、且つ、ショットキー障壁の特性を設計可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一側面としての半導体装置は、シリコン基板と、前記シリコン基板上の面内方向に並んで配置されている検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタと、を有し、前記検出素子は、半導体層と電極とを有し、前記半導体層と前記電極との間にショットキー障壁が形成されており、前記半導体層は、前記ｐ型ＭＯＳトランジスタのソース又はドレインにおける不純物拡散層と組成及び高さが等しい層の直上、又は、前記ｎ型ＭＯＳトランジスタのソース又はドレインにおける不純物拡散層と組成及び高さが等しい層の直上に配置されていることを特徴とする。
【００１３】
また、本発明の別の一側面としての半導体装置は、シリコン基板と、前記シリコン基板上の面内方向に並んで配置されている検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタと、を備え、前記検出素子は、半導体層と電極とを有し、前記半導体層と前記電極との間にショットキー障壁が形成されており、前記半導体層は、前記ｐ型ＭＯＳトランジスタ又は前記ｎ型ＭＯＳトランジスタのゲート酸化膜の直下の前記シリコン基板中のチャネル領域と組成及び高さが等しい前記シリコン基板中の領域の直上に配置されていることを特徴とする。
【００１４】
本発明の別の一側面としての半導体装置は、シリコン基板と、前記シリコン基板上の面内方向に並んで配置されている検出素子、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタと、を備え、前記検出素子は、半導体層と電極とを有し、前記半導体層と前記電極との間にショットキー障壁が形成されており、前記半導体層は、前記ｐ型ＭＯＳトランジスタと前記ｎ型ＭＯＳトランジスタとの間に設けられた酸化膜の直下の前記シリコン基板中の領域と組成及び高さが等しい前記シリコン基板中の領域の直上に配置されていることを特徴とする。
【発明の効果】
【００１５】
本発明の一側面としての半導体装置によれば、ＣＭＯＳ−コンパチブルで、且つ、ショットキー障壁の特性を設計可能である。
【図面の簡単な説明】
【００１６】
【図１】第一の実施形態に係る半導体装置の一部を示す断面図。
【図２】第二の実施形態に係る半導体装置の一部を示す断面図。
【図３】第三の実施形態に係る半導体装置の一部を示す断面図。
【図４】第四の実施形態に係る半導体装置の一部を示す断面図。
【図５】第五の実施形態に係る半導体装置の一部を示す断面図。
【図６】ＬＯＣＯＳ法と呼ばれる標準的なＣＭＯＳプロセスの前工程の一例を示す断面図。
【図７】溝型分離法と呼ばれる標準的なＣＭＯＳプロセスの前工程の一例を示す断面図。
【図８】標準的なＣＭＯＳプロセスにおける素子分離法のバリエーションを示す図。
【図９】実施例１に係る半導体装置の一部を示す断面図と、これを用いた撮像素子の回路図。
【図１０】実施例１に係るＳｉＧｅ半導体エピタキシャル層のＧｅ混晶比とショットキーバリア構造のバリアポテンシャルの関係を示す図。
【図１１】実施例１に係る半導体装置のショットキー障壁形成工程を説明する図。
【発明を実施するための形態】
【００１７】
本発明の一側面としての半導体装置の製造方法では、ＣＭＯＳ−コンパチブルな整流用、電磁波検出用のショットキー障壁を備えた半導体装置を実現する。そのために、標準的なＣＭＯＳプロセスで形成された特定の層と組成及び高さが等しい層の直上に、局所的にエピタキシャル層を設ける。局所的なエピタキシャル層は、材料をエピタキシャル成長によって形成される半導体層で、電磁波を検出する検出素子のショットキー障壁を形成する。シリコン基板（Ｓｉ基板）の面内方向においては、エピタキシャル層は島状となり、Ｓｉ基板上に二次元的に分布させることができるため二次元アレイ検出素子に適している。
【００１８】
なお、本発明及び本明細書において「高さが等しい」とは、その上面が、基板の被加工面（通常は、最も面積の大きな２つの面のうちの１つである）と平行な同一平面内に存在するということである。ただし、基板の被加工面が階段状などになっていて平坦でない場合はこの限りでない。
【００１９】
エピタキシャル成長は、標準的なＣＭＯＳプロセスにおける前工程（トランジスタやポリシリコン抵抗素子、ＭＯＳ容量素子などを含む集積構造を形成する工程）と後工程（トランジスタや各種素子の間に金属配線を接続する工程）との間に実施する。これは、Ａｌ、Ｃｕ配線などを使用する標準的なＣＭＯＳプロセスの後工程で形成される構成に、エピタキシャル成長に用いる熱処理の影響を与えないためである。具体的には、後工程の前にエピタキシャル成長を行うことによって、エピタキシャル成長のための熱処理を実施しても、後工程で形成した金属配線の劣化が発生しない。
【００２０】
こうして、ショットキー障壁の一部としてのエピタキシャル層においては、標準的なＣＭＯＳプロセスで用いる最高温度、例えば、熱酸化或いはイオン注入後の活性化アニールで用いられるような１０００℃以上１１００℃以下までの熱処理が可能になる。好ましくは、ＣＭＯＳにおける不純物が拡散しない様な温度が好ましい。例えば８００℃以上９００℃以下である。
【００２１】
なお、前工程以前にエピタキシャル成長を行おうとすると、標準的なＣＭＯＳプロセスでエピタキシャル層を残すことは難しい。仮にエピタキシャル層を残せたとしても、ＭＯＳ形成ための熱酸化工程によってエピタキシャル層が酸化され、その最表面をショットキー障壁に使用することは不可能である。
【００２２】
ショットキー障壁は、こうしたエピタキシャル層の最表面にショットキー金属を付加することで形成される。ショットキー障壁は、ショットキーバリアダイオードのＩ−Ｖ（電流−電圧）特性を得るための構造として用いられる。それに限らず、ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）におけるＩｄｓ−Ｖｇｓ（ドレインソース間電流−ゲートソース間電圧）特性を得るための構造として用いてもよい。どちらも電圧印加に対して、非線形的に電流が増えてゆく電圧領域を有し、整流用、電磁波検出用に用いることができる。
【００２３】
以上のように標準的なＣＭＯＳプロセスの前工程と後工程との間にショットキー障壁形成工程を行うことで、標準的なＣＭＯＳプロセスを用いて、Ｓｉ基板上にＣＭＯＳと検出素子とを集積した半導体装置が形成できる。すなわち、標準的なＣＭＯＳプロセスと親和性を有するＣＭＯＳ−コンパチブルな半導体装置を提供できる。
【００２４】
このように、本発明の一側面としての半導体装置の製造方法によれば、ＣＭＯＳプロセスで形成された特定の層と組成及び高さが等しい層の直上に形成したエピタキシャル層をショットキー障壁の一部として用いる半導体装置を提供できる。ショットキー障壁を有する半導体装置は、特に、ミリ波帯からテラヘルツ帯まで（３０ＧＨｚ以上３０ＴＨｚ以下）の周波数領域のうち少なくとも一部の周波数成分を含む電磁波（以降、単に「テラヘルツ波」とも呼ぶ）の検出に好ましく用いることができる。
【００２５】
本発明の一側面としての半導体装置は、テラヘルツ波を検出してイメージングを行う撮像素子、及びそれを用いた画像形成装置に用いることができる。もちろん、テラヘルツ波以外の可視光領域や近赤外領域よりも低い周波数の電磁波に対応する半導体装置、及びそれを用いた撮像素子や画像形成装置を提供できる。
【００２６】
また、上述のような構成にすることで、ＣＭＯＳ−コンパチブルで、且つ、ショットキー障壁の特性を設計可能な半導体装置を得ることができる。例えば、ＣＭＯＳプロセスで形成された特定の層と組成及び高さが等しい層の直上に形成したエピタキシャル層をショットキーバリアダイオードの一部として用いる半導体装置では、Ｓｉ以外の材料を含むエピタキシャル層をＣＭＯＳと同一基板に集積できる。
【００２７】
材料の例として、一つ目はＳｉＧｅ（シリコンゲルマニウム）が考えられ、Ｇｅ混晶によるバリアポテンシャルの制御が行える。これによって、ショットキー障壁における抵抗や容量などのインピーダンスが調整可能になるため、電磁波を受信する受信アンテナなどとのインピーダンス整合条件を調整できる。
【００２８】
二つ目は、ＧａＡｓ（ガリウムヒ素）やＩｎＰ（インジウムリン）などのＩＩＩ−Ｖ化合物半導体である。ＩＩＩ−Ｖ化合物半導体は、比較的移動度が高いことから、ミリ波帯からテラヘルツ帯までの周波数領域のうち、より高周波側において動作可能なショットキーバリアダイオード及びＭＥＳＦＥＴを提供できる。また、バンドギャップが比較的狭い半導体を選択してもよく、典型的には、低バイアス電圧での動作が可能である。
【００２９】
また、ドライエッチングなどのプラズマ損傷を受けることのないエピタキシャル層の最表面をショットキー障壁の一部として用いることも可能であり、さらには半導体表面の修飾も可能になる。例えば、表面ダングリングボンドに水素終端などを行うことなどによって、安定したショットキー障壁を形成することもできる。
【００３０】
標準的なＣＭＯＳプロセスにおける前工程と後工程との間にショットキー障壁形成工程すなわち、検出素子形成工程を有する製造方法では、半導体層（エピタキシャル層）の最表層の材料及び電極としてのショットキー金属の材料を任意に選択できる。
【００３１】
エピタキシャル層の最表層としては、格子不整合系の半導体を臨界膜厚以下で用いることができる。ショットキー障壁の高さを大きく変えることができるショットキー金属の材料の選択によっては、ｎ型半導体及びｐ型半導体のどちらを用いても、ショットキー障壁を形成できる。検出素子としての遅延の低減に望ましい導電型、雑音の低減に望ましい導電型などを選択してもよい。使用できる格子不整合系の半導体材及び電極材は、熱処理を伴うプロセスの順番によって厳しく限られているが、本発明の製造方法を経ることで、その選択肢を大幅に増やすことが可能である。
【００３２】
こうした効果を持たせつつ、標準的なＣＭＯＳプロセスを用いて形成できる半導体装置は、従来よりも高性能でありながら比較的安価に製造することも可能である。また、現在、２００ｍｍ、３００ｍｍウェハが流通しているＳｉ基板がベースであることから、可視光領域や近赤外領域よりも低い周波数帯の電磁波に対応する画像形成装置の画素数の大規模化にも適している。
【００３３】
（第一の実施形態）
第一の実施形態に係る半導体装置について、図１を用いて説明する。図１は本実施形態の半導体装置の一部である集積構造を示す断面図である。図１に示した集積構造のトランジスタやショットキーバリアダイオードなどに、標準的なＣＭＯＳプロセスの後工程によって金属配線を接続すれば、本実施形態の半導体装置を得ることができる。半導体装置の構成、及び、詳細な製造方法については、後述する。
【００３４】
本実施形態の半導体装置は、検出素子１０１と、ｐ型ＭＯＳトランジスタ（以下、ｐＭＯＳと呼ぶ）１０２と、ｎ型ＭＯＳトランジスタ（以下、ｎＭＯＳと呼ぶ）１０３と、を有する。これらの構成は、シリコン基板１１（Ｓｉ基板、以下、「基板１１」と呼ぶ）上の面内方向に並んで配置されている。
【００３５】
本実施形態のＣＭＯＳは、シリコン基板上（基板１１上）のｐＭＯＳ１０２とｎＭＯＳ１０３などによって構成され、画像形成装置として基板１１上に二次元状に多数並んでいるショットキーバリアダイオードアレイの制御及び信号処理に用いられる。
【００３６】
ここでｐＭＯＳ１０２、ｎＭＯＳ１０３は、標準的なＣＭＯＳプロセスを用いて製造されたものである。標準的なＣＭＯＳプロセスにはいくつかバリエーションがあり、本実施形態は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉ）法のｎ−ｗｅｌｌプロセスにおける一例となっている。すなわち、図１の１２は素子分離のためのフィールド酸化膜（局所熱酸化膜）、１３はｎ型井戸領域（ｎ−ｗｅｌｌ）を示す。
【００３７】
ｐＭＯＳ１０２及びｎＭＯＳ１０３は、それぞれ、ソース（Ｓｏｕｒｃｅ）及びドレイン（Ｄｒａｉｎ）と、熱酸化膜（ゲート酸化膜）１２２、１３２と、ゲート（Ｇａｔｅ）としてのポリシリコン１２３、１３３と、を有する。ソース及びドレインは、不純物拡散層１２１、１３１を含む。ｐＭＯＳ１０２とｎＭＯＳ１０３との間、及びｎＭＯＳ１０３と検出素子１０１との間には、それぞれ局所熱酸化膜１２が設けられており、各素子を分離している。
【００３８】
検出素子１０１は、基板１１上に構成されテラヘルツ波を検出するためのもので、ショットキーバリアダイオードを有する。検出素子１０１は、陽極（ａｎｏｄｅ）１１３と陰極（ｃａｔｈｏｄｅ）１１４との２つの電極と、エピタキシャル層１１２と、を有する。エピタキシャル層１１２の最表面にショットキー金属としての陽極１１３と陰極１１４とを付加することで、ショットキー障壁が形成されている。
【００３９】
エピタキシャル層１１２は、ｐＭＯＳ１０２のソース（Ｓｏｕｒｃｅ）又はドレイン（Ｄｒａｉｎ）における不純物拡散層１２１と組成及び高さが等しい不純物拡散層１１１の直上に、エピタキシャル成長によって形成される半導体層である。エピタキシャル層１１２は、単層に限らず、複数のレイヤを積層してもよい。
【００４０】
ここで、本明細書において、基板１１上の組成及び高さが等しい層は、基板１１上の場所及び目的は異なるものの、ＣＭＯＳプロセスにおいて同一の工程を経て同時に形成される。なお、本明細書の「同時に形成」とは、各層が形成されたタイミングが完全に同じでなくてもよい。すなわち、半導体装置を形成において、同一の工程を行うことによって組成及び高さが等しくなった層については、組成及び高さが等しい層とみなすことができる。すなわち、本実施形態は、ｐＭＯＳ１０２におけるソース又はドレインの形成を目的として形成された不純物拡散層１２１又は１３１、と同時に形成された不純物拡散層１１１を、ダイオードの集積のためのシード層として用いたものである。その結果として、不純物拡散層の組成は基板１１上の面内分布の範囲で等しく、面内方向における高さは同一の熱酸化工程及びエッチング工程で制御可能なスケールの範囲で等しい。この場合、エッチングの方が支配的で、高さが同一といっても典型的には数ナノメートルの表面ラフネスがある。
【００４１】
エピタキシャル成長の際、周囲の構造には、基板１１及びポリシリコン１２３、１３３などのシリコンと、局所熱酸化膜１２、熱酸化膜であるゲート酸化膜１２２、１３２などのガラスのみが存在する格好となる。これらの融点は、エピタキシャル成長における熱処理の温度と比較しても高いので、エピタキシャル成長の際の周囲の構造は熱処理に対する耐性を持つ。それゆえ、本実施形態の半導体装置は、標準的なＣＭＯＳプロセスにおける前工程を用いて形成でき、ＣＭＯＳ−コンパチブルな半導体装置であると言える。
【００４２】
このようにして形成されるエピタキシャル層１１２は、もちろん不純物拡散層１１１に格子整合するＳｉでもよいが、別の材料でもよい。例えば、よく知られた技術を用いて、格子定数５．４３０ÅのＳｉ基板１１上に格子定数５．６５３ÅのＧａＡｓの結晶を成長させることは実施可能である。また、格子不整合系のＳｉＧｅやＧｅ、ＳｉＧｅ緩衝層を介したＧａＡｓでもよい。エピタキシャル層１１２に含まれる材料の格子定数が５．４３０Å以上５．６５３Å以下であれば、Ｓｉ基板１１上に良質なエピタキシャル層１１２を形成できるため、この範囲内であることが好ましい。
【００４３】
また、エピタキシャル成長では、シード層である不純物拡散層１１１とその他の部分の格子定数やその他の性質、構造の違いによって基板１１上のどの場所に成長するかを選択できる。非成長領域にはマスク材を用いて選択性を持たせることが可能であり、局所的に不純物拡散層１１１の直上にエピタキシャル層１１２を残すことも可能である。この際、成長条件（例えば、基板温度、原料比、圧力など）を調整すると選択性を高められる。
【００４４】
エピタキシャル成長の結晶成長方法は、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、化学気相成長法）や、ＭＯＶＰＥ法（Ｍｅｔａｌ−ＯｒｇａｎｉｃＶａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ、有機金属気相成長法）が選択できる。ＣＶＤ法、ＭＯＶＰＥ法では、エピタキシャル層に微量の不純物が混入する可能性があるため、より不純物の少ないＭＢＥ法（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ、分子線エピタキシー法）などを用いてもよい。いずれにしても、このエピタキシャル成長により、前工程で形成した素子に熱などによる影響がないような条件を選択できる。
【００４５】
エピタキシャル成長の後、エピタキシャル層１１２の上に、陽極１１３と陰極１１４としてショットキー電極やオーミック電極を付加すると、ダイオード構造が完成する。好ましくは、エピタキシャル層１１２の最表層の上に、電極を配置する。
【００４６】
本実施形態では、エピタキシャル層１１２は、シード層としての不純物拡散層１１１よりも小さな面積で残されている。これは、ダイオードにおけるテラヘルツ波の電気遅延を低減するためである。また、ダイオードは表面二電極型である。検出電流は、ダイオードの表面の陽極と陰極の付近を流れることになる。それゆえ、エピタキシャル層１１２の底部に多い不完全な格子構造の部分を検出電流が流れにくい構造となっているため、雑音が小さく、好ましい。
【００４７】
また、標準的なＣＭＯＳプロセスにおける前工程を用いて形成する結果、局所熱酸化膜１２は、検出素子１０１とｐＭＯＳ１０２及びｎＭＯＳ１０３との間に必ず位置し、面内方向の素子分離構造となる。さらに、本実施形態では、不純物拡散層１１１はｐ型半導体であるから、エピタキシャル層１１２にＳｉを選択した場合、導電型としてｐ型の反対のｎ型を選択すると、ｐＭＯＳ１０２、ｎＭＯＳ１０３やＳｉ基板１１などとの素子分離が可能になる。
【００４８】
シード層としての不純物拡散層１１１は、ｐＭＯＳ１０２のソース又はドレインにおける不純物拡散層１２１に限らず、ｎＭＯＳ１０３のソース又はドレインにおける不純物拡散層１３１と組成及び高さが等しいｎ型半導体を使用する変形例も考えられる。その場合は、エピタキシャル層として、ｐ型半導体を成長した後にｎ型半導体を成長させた構造を用いても、同様の素子分離が可能である。イオン注入を用いて同様の構造を形成してもよい。
【００４９】
本実施形態の半導体装置は、ＣＭＯＳ−コンパチブルで、且つ、ショットキー障壁の特性を設計可能である。
【００５０】
本実施形態の構成は、シード層１１１の露出工程が比較的容易でかつ構造も単純である一例である。本実施形態においては、不純物拡散層１２１形成と同一工程で同時に形成された不純物拡散層１１１の直上にエピタキシャル層１１２を成長している。不純物拡散層１１１、１２１、１３１は、いずれも基板１１表面にイオン注入と活性化アニールを行うことで形成される。したがって、エピタキシャル成長前の不純物拡散層１１１は、前工程で用いている基板１１の一部であり、基板１１表面にエピタキシャル層１１２は形成される。しかし、エピタキシャル成長した半導体層（エピタキシャル層）１１２は、基板１１の表面と同じ半導体種であった場合でも、その成長方法や条件によって、その不純物濃度、欠陥密度等の膜質が実質的に異なる物性を持つものとなる。
【００５１】
すなわち、基板１１表面は、ＣＺ法（Ｃｚｏｃｈｒａｌｓｋｉ法）、ＦＺ法（Ｆｌｏａｔ  Ｚｏｎｅ  ｔｅｃｈｎｏｌｏｇｙ法）等の基板形成方法による物性を踏襲するものとなる。それに対し、エピタキシャル層１１２は、ＣＶＤ法、ＭＯＶＰＥ法であれば原料ガスに含まれるカーボン等の不純物が、ＭＢＥ法においてはチャンバーの真空中に残留する不純物等が混入するものとなる。
【００５２】
したがって、不純物拡散層１２１と組成及び高さが等しい層、すなわち不純物拡散層１１１上に成長した半導体層（エピタキシャル層）１１２と基板１１の半導体層とは、分析及び電気的特性により区別できるものとなる。また、多くの場合、局所的にエピタキシャル成長をした場合には、エピタキシャル層１１２とシード層（不純物拡散層）１１１との界面に酸素等の不純物やアモルファス層が存在する場合がある。このように、本発明の製造方法で作製した素子は、その製造方法特有の構造を有するものとなる。
【００５３】
（第二の実施形態）
第二の実施形態に係る半導体装置について、図２を用いて説明する。図２は、本実施形態の半導体装置の一部である集積構造を示す断面図を表す。図２に示した半導体装置の集積構造に含まれるトランジスタやダイオードなどに、標準的なＣＭＯＳプロセスの後工程によって金属配線を接続すれば、本実施形態の半導体装置を得ることができる。なお、半導体装置の構成及び製造方法については、後述する。第一の実施形態と同一の部分については、説明を省略する。
【００５４】
本実施形態の半導体装置は、検出素子２０１と、ｐＭＯＳ１０２と、ｎＭＯＳ１０３と、を有する。本実施形態において、検出素子２０１は、第一の実施形態と同様に、Ｓｉ基板１１上に構成され、ミリ波帯からテラヘルツ帯までの電磁波を検出するための検出素子である。検出素子２０１は、陽極（ａｎｏｄｅ）２１３と陰極（ｃａｔｈｏｄｅ）２１４との２つの電極と、エピタキシャル層２１２と、を有する。エピタキシャル層２１２の最表面にショットキー金属としての陽極２１３と陰極２１４とを付加することで、ショットキー障壁が形成されている。
【００５５】
エピタキシャル層２１２は、本実施形態の場合、ｎＭＯＳ１０３のゲート酸化膜１３２の直下におけるシリコン基板中（基板１１中）のチャネル領域と組成及び高さが等しい基板１１中の領域の表面に、エピタキシャル成長によって設けられる。エピタキシャル層２１２を形成する領域は、ｐＭＯＳ１０２のゲート酸化膜１２２の直下における基板１１中のチャネル領域と組成及び高さが等しい基板１１中の領域の直上でもよい。なお、エピタキシャル層２１２は、単層に限らず、複数のレイヤを積層してもよい。
【００５６】
本実施形態の組成及び高さが等しい領域とは、基板１１上の場所及び目的は異なるものの、ＣＭＯＳプロセスにおいて同一の工程を経て同時に形成されることを指す。その結果として、ゲート酸化膜１３２の直下における基板１１中のチャネル領域の組成と図２においてはすでに除去されているゲート酸化膜の直下における基板１１中のチャネル領域の組成とは、基板１１上の面内分布の範囲で等しく、面内方向における高さは、同一の熱酸化工程で制御可能なスケールの範囲で等しい。なお、ゲートに関する熱酸化工程は非常に精密であり、典型的には１ナノメートル以下に制御可能である。
【００５７】
本実施形態のＳｉ基板１１表面は、ｎＭＯＳにおけるチャネル領域の形成を目的として形成された領域を、検出素子２０１の集積のためのシード層として用いたものである。したがって、ゲート熱酸化膜１２２、１３２と同一のプロセスを経た状態の基板１１表面が成長のシード層になる。
【００５８】
第一の実施形態と同様に、成長の際、周囲の構造には、シリコンとガラスのみが存在する格好となる。これらの融点は非常に高いので、エピタキシャル成長における熱処理に対して耐性を持つ。そのため、図２に示す集積構造を用いた半導体装置も、標準的なＣＭＯＳプロセスを用いて形成できる、すなわち標準的なＣＭＯＳプロセスと親和性をもつＣＭＯＳ−コンパチブルな半導体装置であると言える。
【００５９】
その結果、局所熱酸化膜１２は検出素子２０１とｐＭＯＳ１０２及びｎＭＯＳ１０３の間に位置し、面内方向の素子分離構造となる。さらに、図２ではＳｉ基板１１はｐ型半導体であるから、エピタキシャル層２１２にＳｉを選択した場合、導電型としてｐ型と反対のｎ型を選択すると、ｐＭＯＳ１０２及びｎＭＯＳ１０３、Ｓｉ基板１１などとの素子分離が可能になる。シード層としてのＳｉ基板１１としてｐＭＯＳにおけるｎ−ｗｅｌｌを使用する変形例も考えられ、その場合は、エピタキシャル層にｐ型半導体を成長した後にｎ型半導体を成長してエピタキシャル層２１２を形成しても、同様の素子分離が可能である。
【００６０】
本実施形態の構成は、エピタキシャル成長におけるシード層として、ｎＭＯＳ又はｐＭＯＳのゲート酸化膜の直下における基板中のチャネル領域と組成及び高さが等しい基板中の領域を用いている。このシード層は、欠陥などの少ない最良の表面状態が得られる構成であるが、ポリシリコンゲートとゲート熱酸化膜を除去する必要があることから、露出工程が比較的難しい構造の一例でいる。
【００６１】
露出工程では、リソグラフィによるパターニングなどによって、例えば、対象とするｎＭＯＳにおけるポリシリコンゲート（不図示）を除く部分をマスキングした後、ウェットエッチングを用いてポリシリコン（不図示）及び直下の熱酸化膜を除去する。エッチャントとしては、低濃度不純物ドープ単結晶シリコンによってエッチングが制止するフッ化水素酸と硝酸を含む混合溶液を用いることもできる。その際、ゲート側壁絶縁膜２１５をサイドエッチングの制止構造として用いてもよい。ただし、ゲート側壁絶縁膜２１５は、本構成にとって不要であるため、その後、除去してもよい。
【００６２】
なお、これを用いた画像形成装置については、ＣＭＯＳプロセスの後工程を経た図５の構成と同様であり、詳細な説明は後述する。本実施形態においては、ゲート酸化膜１３２の直下の基板１１中のチャネル領域と同一工程を経て同時に形成されたＳｉ基板１１中の領域の直上にエピタキシャル層２１２を成長している。したがって、エピタキシャル成長を行った領域は、チャネル領域で、前工程で用いている基板１１の一部で表面である。
【００６３】
第一の実施形態と同様に、エピタキシャル成長によって形成した半導体層（エピタキシャル層）１２２は、基板１１表面と同じ半導体種を用いた場合でも、その成長方法や条件によって、不純物濃度、欠陥密度等の膜質は、実質的に異なる物性を持つものとなる。
【００６４】
本実施形態の半導体装置は、ＣＭＯＳ−コンパチブルで、且つ、ショットキー障壁の特性を設計可能である。
【００６５】
（第三の実施形態）
第三の実施形態に係る半導体装置について、図３を用いて説明する。図３は、本実施形態の半導体装置の集積構造の一部を示す断面図である。図３に示した半導体装置の集積構造に含まれるトランジスタやダイオードなどに、標準的なＣＭＯＳプロセスの後工程によって金属配線を接続すれば、本実施形態の半導体装置を得ることができる。なお、半導体装置の構成及び製造方法については、後述する。上述の実施形態と同一の部分については、説明を省略する。
【００６６】
本実施形態の半導体装置は、検出素子３０１と、ｐＭＯＳ１０２と、ｎＭＯＳ１０３と、を有する。本実施形態において、検出素子３０１は、第一の実施形態と同様に、Ｓｉ基板１１上に構成され、ミリ波帯からテラヘルツ帯までの電磁波を検出するための検出素子である。検出素子３０１は、陽極（ａｎｏｄｅ）３１３と陰極（ｃａｔｈｏｄｅ）３１４との２つの電極と、エピタキシャル層３１２と、を有する。エピタキシャル層３１２の最表面にショットキー金属としての陽極３１３と陰極３１４とを付加することで、ショットキー障壁が形成されている。  本実施形態において、検出素子３０１は、第一の実施形態と同様に基板１１上に構成され、ミリ波帯からテラヘルツ帯までの電磁波を検出する検出素子である。エピタキシャル層３１２は、本実施形態の場合、ｐＭＯＳ１０２とｎＭＯＳ１０３との間に形成された素子分離用の酸化膜１２の直下の基板１１の領域と組成及び高さが等しい基板１１中の領域の直上にエピタキシャル成長によって形成される。なお、エピタキシャル層３１２は、単層に限らず、複数のレイヤを積層してもよい。
【００６７】
本実施形態でも、組成及び高さが等しい領域とは、基板上の場所及び目的は異なるもののＣＭＯＳプロセスにおいて同一の工程を経て同時に形成されることを指す。その結果として、素子分離用の酸化膜１２の直下の基板１１の領域の組成は基板１１上の面内分布の範囲で等しく、面内方向における高さは、熱酸化工程（ＬＯＣＯＳ法）又はエッチング工程（溝型分離法）で制御可能なスケールの範囲で等しい。いずれにせよ、この場合、数ナノメートルの表面ラフネスは避けられない。こうした工程を経た結果、不純物が基板１１に混ざるので最表層の組成は基板１１の中の部分とはわずかに異なる。
【００６８】
本実施形態の基板１１表面は、素子分離を行うための局所熱酸化膜１２の直下の領域を、検出素子３０１の集積のためのシード層として用いたものである。したがって、局所熱酸化膜１２を取り除いて露出した基板１１表面がエピタキシャル成長のシード層になる。
【００６９】
第一の実施形態と同様に、成長の際、周囲の構造には、シリコンと、ガラスのみが存在する格好となる。これらの融点は非常に高いので、エピタキシャル成長における熱処理に耐性を持つ。それゆえ、図３に示す集積構造を用いた半導体装置も、標準的なＣＭＯＳプロセスにおける前工程を用いて形成可能で、標準的なＣＭＯＳプロセスと親和性をもつＣＭＯＳ−コンパチブルな半導体装置であると言える。
【００７０】
その結果、局所熱酸化膜１２は、検出素子３０１とｐＭＯＳ１０２及びｎＭＯＳ１０３の間に位置し、面内方向の素子分離構造となる。さらに、本実施形態でも、基板１１はｐ型半導体であるから、エピタキシャル層３１２にＳｉを選択した場合、導電型としてｐ型と反対のｎ型を選択すると、ｐＭＯＳ１０２及びｎＭＯＳ１０３、基板１１などとの素子分離が可能になる。シード層としての基板１１としてｐＭＯＳ１０２におけるｎ−ｗｅｌｌを使用する変形例も考えられ、その場合は、エピタキシャル層３１２として、ｐ型半導体を成長した後にｎ型半導体を成長した構成を用いても同様の素子分離が可能である。
【００７１】
本実施形態の構成は、エピタキシャル成長におけるシード層として、ｐＭＯＳ１０２とｎＭＯＳ１０３との間に形成された素子分離用の酸化膜１２の直下の基板１１の領域と組成及び高さが等しい基板１１中の領域を用いる。この場合、欠陥などの少ない表面状態の良いものが得られるが、第二の実施形態ほどではない。酸化膜１２を取り除いてシード層としてのＳｉ基板１１表面を露出させる露出工程が比較的容易でかつ構造も単純であるが、第一の実施形態ほどではない。
【００７２】
しかし、上述の実施形態と比較すると、基板１１上の検出素子３０１の面積を節約できる。これは、比較的面積が大きくなりやすいＬＯＣＯＳ法による局所熱酸化膜１２の一部を、検出素子３０１の形成領域として兼ねて使用することによる。ゆえに、本実施形態は、画素の精細化にとって都合が良い。
【００７３】
なお、これを用いた半導体装置については、ＣＭＯＳプロセスの後工程を経た後述する図５と同様の構成であるので、説明は省略する。
【００７４】
本実施形態においては、ｐＭＯＳ１０２とｎＭＯＳ１０３との間に設けられた素子分離用の酸化膜１２の直下の基板１１表面の形成と同時に形成されたＳｉ基板１１上の検出素子３０１を配置すべき領域の表面の直上にエピタキシャル層３１２を成長させる。したがって、エピタキシャル成長前の当該表面は前工程で用いている基板表面である。また、エピタキシャル成長した半導体層はその成長方法や条件によって、不純物濃度、欠陥密度等の膜質は前記基板表面とは同じ半導体種であっても実質的に異なる物性をもつものとなる。
【００７５】
本実施形態の半導体装置は、ＣＭＯＳ−コンパチブルで、且つ、ショットキー障壁の特性を設計可能である。
【００７６】
（第四の実施形態）
第四の実施形態に係る半導体装置について、図４を用いて説明する。図４は、本実施形態の半導体装置の集積構造の一部を示す断面図である。図４に示した半導体装置の集積構造に含まれるトランジスタやＭＥＳＦＥＴなどに、標準的なＣＭＯＳプロセスの後工程によって金属配線を接続すれば、本実施形態の半導体装置を得ることができる。本実施形態の半導体装置の構成及び製造方法については、後述する。上述の実施形態と同一の構成については、説明を省略する。
【００７７】
本実施形態の半導体装置は、検出素子４０１と、ｐＭＯＳ４０２と、ｎＭＯＳ４０３と、を有する。本実施形態において、検出素子４０１は、テラヘルツ波を検出するＭＥＳＦＥＴである。検出素子４０１は、ソース（Ｓｏｕｒｃｅ）４１３、ゲート（Ｇａｔｅ）４１６及びドレイン（Ｄｒａｉｎ）４１４の３つの電極と、エピタキシャル層４１２と、を有し、ショットキー障壁を形成している。エピタキシャル層４１２は半導体層で、単層に限らず、複数のレイヤを積層してもよい。ショットキーバリアダイオードの場合、ショットキー障壁は、ｎ型半導体を伴った陽極直下又はｐ型半導体を伴った陰極直下に設けるのが典型的であるが、ＭＥＳＦＥＴの場合、ゲート直下にショットキー障壁を設ける。
【００７８】
ＣＭＯＳは、シリコン基板４１（以下、「基板４１」と呼ぶ）上のｐＭＯＳ４０２とｎＭＯＳ４０３などを含み構成され、画像形成装置としてＳｉ基板４１上の面内方向に多数並んでいるＭＥＳＦＥＴアレイの制御及び信号処理に用いられる。
【００７９】
ここで、ｐＭＯＳ４０２及びｎＭＯＳ４０３は標準的なＣＭＯＳプロセスを用いて製造されたものである。本実施形態は、溝型分離法のｔｗｉｎ−ｗｅｌｌプロセスにおける一例となっている。すなわち、半導体装置は、素子分離のためのフィールド酸化膜（ＣＶＤ酸化膜）４２、ｎ型井戸領域（ｎ−ｗｅｌｌ）４３、及び、ｐ型井戸領域（ｐ−ｗｅｌｌ）４４を有する。基板４１の導電型は、ｐ型、ｎ型不問となる。
【００８０】
ｐＭＯＳ４０２とｎＭＯＳ４０３はそれぞれ、ソース（Ｓｏｕｒｃｅ）及びドレイン（Ｄｒａｉｎ）としての不純物拡散層４２１、４３１と、熱酸化膜（ゲート酸化膜）４２２、４３２と、ゲート（Ｇａｔｅ）としてのポリシリコン４２３、４３３と、を有する。ｐＭＯＳ４０２とｎＭＯＳ４０３と検出素子４０１との間には、ＣＶＤ法で形成した酸化膜４２が設けられており、各素子を分離している。
【００８１】
溝型分離法を用いた本実施形態でも、第一の実施形態と同様にエピタキシャル層４１２は、ｐＭＯＳ４０２のソース又はドレインにおける不純物拡散層４２１と組成及び高さが等しい不純物拡散層４１１の直上にエピタキシャル成長によって形成されている。あるいは、ｎＭＯＳ４０３のソース又はドレインにおける不純物拡散層４３１と組成及び高さが等しい不純物拡散層４１１の直上にエピタキシャル層４１２を成長してもよい。
【００８２】
第一の実施形態でも説明したように、エピタキシャル層４１２がＳｉの場合、エピタキシャル層４１２が不純物拡散層４１１の導電型とは異なる導電型のレイヤを含むと、素子分離が行える。エピタキシャル層４１２としてＳｉＧｅを用いた場合でも同様である。
【００８３】
エピタキシャル層４１２がＧａＡｓやＩｎＰの場合は、これらよりバンドギャップが大きな材料、たとえばＡｌＧａＡｓ（アルミニウムガリウムヒ素）やＩｎＧａＡｓ（インジウムガリウムヒ素）などを採用すれば素子分離が容易である。ＩＩＩ−Ｖ化合物半導体では、深い不純物の導入などによってキヤリアを補償して抵抗率を高抵抗化する技術が進んでおり、バンドギャップが大きな材料を用いなくても素子分離は可能である。
【００８４】
溝型分離法において第二の実施形態のような構成も考えられる。すなわち、エピタキシャル層４１２は、ｐＭＯＳ４０２又はｎＭＯＳ４０３のゲート熱酸化膜４２２又は４３２の直下における基板４１中のチャネル領域と組成及び高さが等しい基板４１中の領域の表面にエピタキシャル成長してもよい。第二の実施形態と同様に、エピタキシャル成長におけるシード層４１として、欠陥などの少ない良い表面状態が得られる構成である。
【００８５】
また、第三の実施形態のように、酸化膜４２の直下における基板４１中の領域と組成及び高さが等しい基板４１中の領域の表面にエピタキシャル層４１２を成長してもよい。Ｓｉ基板４１表面としては、ｐ−ｗｅｌｌ４３上を選んでもよいし、ｎ−ｗｅｌｌ４４上を選んでもよい。この場合、第三の実施形態と同様に、酸化膜４２をＭＥＳＦＥＴ４０１の形成領域として兼ねて使用できるため、画素の精細化にとって都合が良い。
【００８６】
溝型分離法を用いた標準的なＣＭＯＳプロセスにおいても、ＬＯＣＯＳ法と同じように、エピタキシャル成長の際、周囲の構造には、シリコンと、ＣＶＤ酸化膜４２、熱酸化膜４２２、４３２などのガラスが存在する格好となる。
【００８７】
さらに、本実施形態のＣＭＯＳプロセスで形成されたｐＭＯＳ４０２及びｎＭＯＳ４０３それぞれのソース及びゲート、ドレインに、後工程に用いる金属との接触における接触抵抗低減のためのシリサイド４２４、４３４を伴っている。これは、Ｓｉと金属の混晶の化合物であって、例えば、ＷＳｉ（タングステンシリサイド）、ＴｉＳｉ（チタニウムシリサイド）、ＣｏＳｉ（コバルトシリサイド）、ＮｉＳｉ（ニッケルシリサイド）などが典型的である。これらの融点は、エピタキシャル成長における熱処理と比較しても非常に高い。
【００８８】
すなわち、本実施形態の標準的なＣＭＯＳプロセスの前工程を用いて形成された各構造は、エピタキシャル成長のための熱処理対する耐性及び物理的安定性を持つ。それゆえ、本実施形態の半導体装置は、ＣＭＯＳ−コンパチブルで、且つ、ショットキー障壁の特性を設計可能である。
【００８９】
本実施形態では、エピタキシャル成長の後に、当該エピタキシャル層の上にゲート電極４１６及びソース電極４１３、ドレイン電極４１４を付加すると、ＭＥＳＦＥＴ４０１構造は完成する。好ましくはエピタキシャル層４１２の最表層の上に、ゲート電極を配置する。
【００９０】
なお、これを用いた画像形成装置については、標準的なＣＭＯＳプロセスの後工程を経た次の図５と同様の構成であるので、説明は省略する。
【００９１】
（第五の実施形態）
第五の実施形態に係る半導体装置について、図５を用いて説明する。図５は、本実施形態の半導体装置の一部を示す断面図である。具体的には、第一の実施形態に係る半導体装置の一部である集積構造に標準的なＣＭＯＳプロセスにおける後工程を実施し、検出素子と検出信号の制御、信号処理を行う回路を少なくとも含む一画素を説明するものである。上述の実施形態と同一の構成については、説明を省略する。
【００９２】
本実施形態の半導体装置は、検出回路１００１（以下、「回路１００１」と呼ぶ）と、制御・信号処理回路１００２（以下、「回路１００２」と呼ぶ）と、を有する。
【００９３】
回路１００１は、テラヘルツ波の検出を行う部分で、検出素子１０１と、金属要素１６２１、１６２２で形成されたアンテナと、を有する。検出素子１０１とアンテナ１６２１、１６２２とは、ビア１５１、１６１及び電極１１３、１１４を介して電気的に接続されている。
【００９４】
ここでアンテナ１６２１、１６２２は、自由空間を伝搬するテラヘルツ波を捕え、検出素子１０１のショットキーバリアダイオードのインピーダンスに近い電流と電圧に変換する働きを持つ。本実施形態のアンテナ１６２１、１６２２は、平面アンテナのパターンを、第二の金属配線１６２によって形成している。もちろん第一の金属配線１５２と第二の金属配線１６２を用いた金属二層を用いたアンテナでもよい。
【００９５】
ビア１５１、１６１は金属で、アンテナ１６２１、１６２２からの高周波電気信号を低損失で検出素子１０１へ伝える働きを持つ。検出素子１０１は、高周波電気信号を整流するなどしてアンテナ１６２１、１６２２が受信したテラヘルツ波の強度に比例した検出信号を生成する働きを持つ。検出信号は、第一の層間絶縁膜１５上の第一の金属配線１５２、もしくは第二の層間絶縁膜１６上の第二の金属配線１６２を通じて、回路１００２へ取り出される。
【００９６】
回路１００２は、増幅回路で、ｐＭＯＳ１０２とｎＭＯＳ１０３とを、ビア１５１、１６１及び第一の金属配線１５２、第二の金属配線１６２を介して電気的に接続して構成される。さらに、第三、第四の金属配線を用いてもよい。本実施形態では、ｐＭＯＳ１０２とｎＭＯＳ１０３とを接続した回路１００２のＣＭＯＳ部分のみの断面構造を示しているが、基板１１上の抵抗素子、容量素子などを伴って増幅回路を構成することが出来る。こうした回路構成は、回路１００１からの電気信号を増幅するために使用してもよい。
【００９７】
また、回路１００２は、外部回路からの命令で信号出力を停止することもできるため、画素スイッチとしての役割を持たせることも可能である。ゆえに、一ライン１００画素のような大規模な画素数を有する撮像素子において、任意の画素へのアクセス・アドレスのための制御に使用してもよい。こうした理由により、回路１００２は本実施形態に係る半導体装置に欠かせない。
【００９８】
図５に示したように、本実施形態の半導体装置は、同一基板１１上の隣接した場所に回路１００１と回路１００２とが集積されている。通常、回路１００１からの検出信号に外来の雑音が重複しやすく、回路１００１と回路１００２との接続配線が長い程顕著である。したがって、回路１００１と回路１００２とを最短で接続することが出来る本実施形態の構成は、検出信号のＳ／Ｎ比が優れるため好ましい。
【００９９】
例えば、サンプリング定理によれば画素の一辺の大きさは半波長が妥当であり、１ＴＨｚでは画素の大きさは空気中で１５０μｍとなる。隣接して集積された回路１００１と回路１００２とを半波長以下の長さで接続するのは容易であり、優れたＳ／Ｎのために好ましい。
【０１００】
さらに、外来の雑音を低減する様な構成も容易である。例えば、接続配線として第一の金属配線１５２の様な低階の配線を用いた場合、遮蔽板として第二の金属配線１６２の様な高階の配線を用いてもよい。遮蔽板としての第二の金属配線１６２と基板１１との間を、ビア１５１、１６１を介して接続し、遮蔽効果を高めると効果的である。いずれにせよ、外来の雑音を遮蔽し低減できる構成は、同一基板１１上に集積しなければ難しい。
【０１０１】
トランジスタや各種素子間に金属配線を接続する加工の際、周囲の構造には、熱処理が完了している検出素子１０１と、基板１１及びポリシリコン１２３、１３３などのシリコンと、が存在する。また、ＣＭＯＳプロセスの前工程で形成された局所熱酸化膜１２及び熱酸化膜１２２、１３２などのガラスが存在する。標準的なＣＭＯＳプロセスにおける後工程では、こうした構造が経験した温度よりも低い温度の熱処理を伴う材料が採用される。
【０１０２】
例えば、層間絶縁膜１５、１６としてはプラズマＣＶＤ酸化窒化膜やＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜などが選択される。これらは熱酸化膜よりも十分に低温で成膜することが出来る。ビア１５１、１６１としては、ＣＶＤ金属やメッキ金属が選択される。ＣＶＤ−Ｗ法は、４００℃前後の熱処理をもってビアをＷ（タングステン）で充填することが出来る。最近では、Ｃｕダマシン法も選択することが可能で特別な熱処理を伴わずにビアをＣｕで充填することが出来る。
【０１０３】
金属配線１５２、１６２としては、比較的安価でかつ導電率の高いＡｌや、デュアルダマシン法に対応したＣｕなどが選択される。それゆえ、本実施形態の半導体装置は、標準的なＣＭＯＳプロセスにおける後工程を適用できると言える。
【０１０４】
なお、用語の定義のため、標準的なＣＭＯＳプロセスにおける前工程の一例を、図６、図７を参照して説明する。図６は、ＬＯＣＯＳ法における工程順の一例であり、図７は、溝型分離法における工程順の一例である。
【０１０５】
ＬＯＣＯＳ法における工程は、図６における（ａ）から（ｋ）までのプロセスを経る。まず、Ｓｉ基板を用意し、基板表面上に分布する不純物の洗浄（図６（ａ））、ゲート熱酸化膜形成のための表面熱酸化（図６（ｂ））、ｎ−ｗｅｌｌ形成のためのイオン注入と活性化アニール（図６（ｃ））から始まる。その後、窒化膜（ＳｉＮ）成膜（図６（ｄ））、バーズビークのパターン形成を行うための窒化膜エッチング（図６（ｅ））、ＬＯＣＯＳ法の最大の特徴であるフィールド酸化膜（局所熱酸化膜、ＳｉＯ）の形成（図６（ｆ））を実施する。
【０１０６】
その後、必要に応じてｐＭＯＳ、ｎＭＯＳのしきい値電圧Ｖｔｈを決めるためのイオン注入と活性化アニール（図６（ｇ））を実施し、次にゲートとなる予定のポリシリコン成膜及びエッチングを行って図６（ｈ）の工程が完了する。続いて、ｐＭＯＳ、ｎＭＯＳのソース又はドレインとなる不純物拡散層を形成するためのイオン注入及び活性化アニールを行い、図６（ｉ））に示した構成を形成する。さらに、ゲート側壁絶縁膜のＣＶＤ酸化膜（ＳｉＯ）成膜（図６（ｊ））、及び、ゲート側壁絶縁膜形成を兼ねたコンタクトの露出工程（図６（ｋ））を経て、前工程は終了する。
【０１０７】
溝型分離法における前工程は、図７における（ａ）から（ｌ）までのプロセスを経る。まず、Ｓｉ基板を用意し、基板表面上に分布する不純物の洗浄（図７（ａ））、基板表面保護の酸化膜成膜と窒化膜成膜（図７（ｂ））、窒化膜をマスクとした溝パターンの形成を行うためのエッチング（図７（ｃ））から始まる。その後、ＣＶＤ酸化膜（ＳｉＯ）等を成膜し、表面の平滑化のためのＣＭＰ（化学機械研磨）によって図７（ｄ）の工程を行う。続いて、窒化膜（ＳｉＮ）と酸化膜（ＳｉＯ）エッチング（図７（ｅ））によって、溝型分離法の最大の特徴である溝型の分離構造を、このトレンチにＣＶＤ酸化膜を充填する方法ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）で形成する。その後、ｎ−ｗｅｌｌ形成のためのイオン注入と活性化アニール（図７（ｆ））を実施する。
【０１０８】
必要に応じてさらに基板表面上の洗浄を行った後、表面熱酸化を行ってゲート熱酸化膜の形成（図７（ｇ））、ゲートとなるポリシリコン成膜とエッチング（図７（ｈ））を行う。続いて、ｐＭＯＳのソース及びドレインとｎＭＯＳのソース及びドレインにおけるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を形成するためのイオン注入と活性化アニール（図７（ｉ））を行う。さらに、ゲート側壁絶縁膜の形成（図７（ｊ））、ｐＭＯＳのソース及びドレインとｎＭＯＳのソース及びドレインとしての不純物拡散層を形成するためのイオン注入と活性化アニール（図７（ｋ））を行う。続いて、コンタクトの改良のためにＴｉ、Ｃｏ、Ｎｉなどを接触させて熱処理を行うシリサイド化（図７（ｌ））を経て、前工程は終了する。
【０１０９】
なお、図７（ｌ）は、しきい値電圧Ｖｔｈを決めるためのイオン注入と活性化アニールや、ＬＤＤ構造の形成工程やシリサイド化工程はＣＭＯＳのデザインルールの微細化に伴った機能性の向上のための工程であって必ずしも必須ではない。ＬＯＣＯＳ法、溝型分離法、どちらの方法にもこうした工程を組み入れてもよい。例えば、図７（ｄ）のＣＭＰ工程も同様に必須ではなく、旧来からよく知られるエッチバック法による表面の平滑化工程に置き換えてもよい。
【０１１０】
ＣＭＯＳプロセスにおいて、この次に実施するＰＭＤ（Ｐｒｅ  Ｍｅｔａｌ  Ｄｉｅｌｅｃｔｒｉｃ）形成工程は、本明細書における前工程に含んでも含まなくてもよい。これは、ＰＭＤの材料としては、典型的には、ＳｉＯやＰＧＳ（リンガラス）などが選択されるため、結果的にエピタキシャル成長の熱処理に対する耐性及び物理的安定性を持つからである。
【０１１１】
また、ＣＭＯＳプロセスの前工程における素子分離の手段のバリエーションを図８に示す。図８（ａ）は、ｐ型のＳｉ基板８１（以下、「基板８１」と呼ぶ）上にイオン注入法、拡散法などでｎ型井戸領域８３を形成するｎ−ｗｅｌｌプロセスを示している。図８（ｂ）は、ｎ型の基板８１上にｐ型井戸領域８４を形成するｐ−ｗｅｌｌプロセスを示している。図８（ｃ）は、基板８１上に両導電型の井戸領域８３、８４を形成するｔｗｉｎ−ｗｅｌｌプロセス、図８（ｄ）は、ｐ型の基板８１上に基板と反対の導電型の井戸領域８５と両導電型の井戸領域８３、８４とを形成するｔｒｉｐｌｅ−ｗｅｌｌプロセスである。
【０１１２】
これらの組み合わせだけでも、標準的なＣＭＯＳプロセスであるＬＯＣＯＳ法及び溝型分離法の各々に８つのバリエーションがある。しかしながら、本明細書における標準的なＣＭＯＳプロセスはこれだけには限られない。
【０１１３】
例えば、
・同一の構造を形成するための工程順に任意性がある場合、こうした工程順の組み換えを伴うＣＭＯＳプロセス
・同一の構造を形成するための工程に代替手段がある場合、こうした工程の置き換えを伴うＣＭＯＳプロセス
・機能性は向上するが必ずしも必須ではない構造を形成するための工程を追加あるいは省略するＣＭＯＳプロセス
・ｐＭＯＳ、ｎＭＯＳとの同一基板上に不純物拡散層やポリシリコンを用いた抵抗素子、ＭＯＳ型容量素子を形成するための工程が追加されているＣＭＯＳプロセス
・基板洗浄、表面処理など構造を伴わない工程を追加あるいは省略するＣＭＯＳプロセス
【０１１４】
以上のＣＭＯＳプロセス及びそれらの組み合わせはすべて、本明細書おける標準的なＣＭＯＳプロセスとして考える。また、以上のＣＭＯＳプロセスを採用したバイポーラトランジスタとＣＭＯＳを集積するＢｉＣＭＯＳプロセスについても同様に考える。
【０１１５】
このように、本実施形態の半導体装置は、ＣＭＯＳ−コンパチブルで、且つ、ショットキー障壁の特性を設計可能である。
【実施例１】
【０１１６】
本実施例では、上述の実施形態の半導体装置を用いた撮像素子について、図９を用いて具体的に説明する。図９（ａ）は、本実施例に係る撮像素子の一部である半導体装置の断面図、図９（ｂ）は、こうした構造を二次元アレイ状に配列して、任意の画素にアクセス可能な撮像素子の回路図を表すものである。半導体装置は、検出回路９００１（以下、「回路９００１」と呼ぶ）と、制御・信号処理回路９００２（以下、「回路９００２」と呼ぶ）と、を有する。
【０１１７】
回路９００１は、検出素子９０１と、金属要素９６２１、９６２２で形成されたアンテナと、を有する。検出素子９０１とアンテナ９６２１、９６２２とは、ビア９５１、９６１及び２つの電極９１３、９１４を介して電気的に接続されている。回路９００２は、増幅回路で、ｐＭＯＳ９０２とｎＭＯＳ９０３とを、ビア９５１、９６１及び第一の金属配線９５２、第二の金属配線９６２を介して電気的に接続して構成される。さらに、第三、第四の金属配線を用いてもよい。これらの構成は、第５の実施形態の半導体装置を同様のため、詳細な説明を省略する。
【０１１８】
本実施例において、基板９１は、２００ｍｍ直径の８インチＳｉ基板を用いる。８インチＳｉ基板の採用によって、例えば、一画素０．６ｍｍ角、１５０×２００画素数のダイ（半導体装置）を得ることができる。基板９１は、抵抗率が２０Ωｃｍ以上のＭＣＺ法の高抵抗率品を用いており、テラヘルツ波の基板９１による吸収を低減している。
【０１１９】
検出素子９０１は、エピタキシャル層９１２と、ショットキー電極９１３と、オーミック電極９１４と、を有するショットキーバリアダイオード（以下、ダイオードと呼ぶ）である。エピタキシャル層９１２の最表面は、ｎ型ＳｉＧｅ混晶半導体を用いる。エピタキシャル層９１２は、基板９１側から順に高濃度ドープＳｉ層（第一の層）９１２１と、高濃度ドープＳｉ０．８６Ｇｅ０．１４層（第二の層）９１２２と、低濃度ドープＳｉ０．８６Ｇｅ０．１４層（第三の層）９１２３と、を含み構成される。第一の層９１２１は、ｎ型キャリア濃度が２×１０１９ｃｍ−３、厚さは５００ｎｍであり、第二の層９１２２は、ｎ型キャリア濃度が２×１０１９ｃｍ−３、厚さは１５ｎｍである。第三の層９１２３は、ｎ型キャリア濃度が５×１０１７ｃｍ−３、厚さは６０ｎｍである。
【０１２０】
第一の層９１２１は、緩衝層を兼ねているため比較的厚めのレイヤを用いる。シード層の表面が完全ではない場合、エピタキシャル層９１２最下部が完全結晶になりにくいからである。なお、本実施例では、シード層として、ｐＭＯＳ９０２又はｎＭＯＳ９０３のゲート酸化膜の直下の基板９１中のチャネル領域と組成及び高さが等しい基板９１中の領域を用いる。
【０１２１】
第二の層９１２２及び第三の層９１２３は、基板９１とは格子不整合系である。これらの層には低温エピタキシャル成長技術を用いると、転移、ミスフィットなどが低減できることが良く知られている。なお、第三の層９１２３におけるキャリア濃度に１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下を選択するとショットキーバリア構造を形成するために好都合である。第三の層９１２３は、ショットキー電極９１３と接触して、エピタキシャル層９１２に含まれる半導体９１２３側にショットキーバリアを形成する。
【０１２２】
オーミック電極９１４は、高濃度イオン注入領域９１２４を介して高濃度ドープ層９１２１、９１２２と電気的に接する。本実施例では、ショットキー電極９１３及びオーミック電極９１４の材料としてＴｉ金属（厚さは２００ｎｍ）を用いる。こうして、検出素子９０１を構成する。
【０１２３】
図１０は、ＳｉＧｅエピタキシャル層９１２の低濃度ドープ層９１２３におけるＧｅ混晶比、ショットキー電極９１３の材料を変化させたときのバリアポテンシャルの大きさについて示している。ショットキー電極９１３としてのＴｉ、Ａｌ、Ｎｉ、Ｐｄの成膜にはＳｉＧｅエピタキシャル層９１２の表面損傷を低減するために蒸着法を用いた。
【０１２４】
まず、ショットキー電極９１３の材料を変化させたときのバリアポテンシャルの大きさについて述べる。図１０（ａ）及び図１０（ｂ）は、ショットキー障壁の高さ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｈｅｉｇｈｔ）φｂと電極に用いる金属の仕事関数（Ｍｅｔａｌ  Ｗｏｒｋｆｕｎｃｔｉｏｎ）との関係を示す図である。
【０１２５】
ショットキー障壁の高さφｂは、ＳｉＧｅを含むエピタキシャル層９１２がｐ型半導体の場合、図１０（ａ）の如く金属の仕事関数の増加とともに右下がりの特性となる。ｎ型半導体の場合、図１０（ｂ）の如く金属の仕事関数の増加とともに右上がりの特性となった。これらのプロットにおいて、ショットキー障壁の高さφｂの抽出にはＩ−Ｖ（電流−電圧）法を用いた。金属仕事関数の値は、ＷＡＬＴＥＲ  Ｈ．  ＫＯＨＬ著、“Ｍａｔｅｒｉａｌｓ  ａｎｄ  Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  ＥＬＥＣＴＲＯＮ  ＴＵＢＥＳ”、ｐ．５２６の表より抽出したものである。
【０１２６】
図１０（ｃ）は、ＳｉＧｅを含むエピタキシャル層９１２におけるＧｅの混晶の程度と、ショットキー障壁の高さφｂ、間接的バンドギャップＥｇとの関係を表す図である。図１０（ｃ）は、Ｇｅの混晶の程度によって、ショットキー障壁の高さφｂを調整できることも示している。同図は、とくにｐ型半導体の例を示しているが、ＳｉＧｅはＧｅ混晶比を増加させるとともに間接的バンドギャップＥｇが狭くなるため、その傾向に沿ってショットキー障壁の高さφｂも減少する。
【０１２７】
低雑音で高感度な検出が求められるテラヘルツ波の検出には、検出素子９０１のゼロバイアス動作（動作点が０Ｖ、０Ａ）を実現することが一つの方法である。そのために、ショットキー障壁の高さφｂは０．４ｅＶ以下、望ましくは０．１ｅＶ以上０．３ｅＶ以下が好ましい。それゆえ、ｐ型半導体Ｓｉ、ＳｉＧｅにおいては、仕事関数が４．６ｅＶのＮｉから仕事関数が５．０ｅＶのＰｄまでのショットキー金属との組み合わせが好ましい。ｎ型半導体Ｓｉ、ＳｉＧｅにおいては、仕事関数が３．９ｅＶのＴｉから仕事関数が４．２ｅＶのＡｌまでのショットキー金属との組み合わせが好ましい。
【０１２８】
本実施例では回路９００１は、検出素子９０１とアンテナ９６２１、９６２２を接続して構成される。アンテナ９６２１、９６２２には、よく知られた周波数無依存の対数周期アンテナを用いる。
【０１２９】
本構成においては、検出素子９０１は島状に形成される。島の大きさは、０．５ＴＨｚ以上３ＴＨｚ以下の周波数帯の電磁波の検出のために５０μｍ２程度かそれ以下とし、エピタキシャル層９１２の一辺を約７μｍに設計した。エピタキシャル層９１２のシード層となるチャネルは一辺を約５００μｍと、ほぼ一画素と同じだけの大きさに設計した。
【０１３０】
ダイオード構造における時定数、すなわち接合容量と直列抵抗の積を低減するため、ショットキー電極９１３の直径は０．６μｍ、ショットキー電極９１３とオーミック電極９１４との間の距離を１μｍに設計した。ショットキー電極９１３及びオーミック電極９１４は、Ｔｉを用いて形成したＴｉ電極である。
【０１３１】
Ｔｉ／Ａｌ／ＴｉＮ配線９５２、９６２（厚さ８００ｎｍ）は、それぞれ、ＢＰＳＧ膜９５（最も厚い場所で厚さ２μｍ）、ＴＥＯＳ膜９６（厚さ１．６μｍ）上に配置され、アンテナ９６２１、９６２２を形成する。直径０．４μｍのＣＶＤ−Ｗで充填されるビア９５１、９６１は、それぞれ、Ｔｉ電極９１３、９１４と第一の配線９５２とを、第一の配線９５２と第二の配線９６２とを接続する。また、検出素子９０１とアンテナ９６２１、９６２２との間を直列抵抗４Ωで接続する。
【０１３２】
本実施例ではｐＭＯＳ９０２、ｎＭＯＳ９０３は、ＬＯＣＯＳ法のｎ−ｗｅｌｌプロセスによって作製する。ソース、ドレイン、ゲートそれぞれの極においては、シリサイド９２４、９３４を採用している。本構成において、ｐＭＯＳ９０２、ｎＭＯＳ９０３はゲート面積が比較的大きくなるように形成される。ＣＭＯＳにおける１／ｆ雑音の低減のためである。
【０１３３】
そこで、ｐＭＯＳ９０２のゲート長は０．６μｍ、ゲート幅は２４０μｍ、ｎＭＯＳ９０３のゲート長は４．８μｍ、ゲート幅は８μｍと設計した。このような長いゲート幅における寄生容量を低減するため、ＭＯＳを分割して、例えば、コモンセントロイド配置としてもよい。これらは周知の技術としてよく知られている。
【０１３４】
Ｔｉ／Ａｌ／ＴｉＮ配線９５２、９６２（厚さ８００ｎｍ）は、それぞれ、ＢＰＳＧ膜９５（最も厚い場所で厚さ２μｍ）、ＴＥＯＳ膜９６（１．６μｍ）上に配置される。直径０．４μｍのビア９５１、９６１は、それぞれ、ｐＭＯＳ９０２、ｎＭＯＳ９０３におけるソース及びドレイン及びゲートと第一の配線９５２とを、第一の配線９５２と第二の配線９６２とを比較的低抵抗で接続する。それにより、次に説明する回路９００２を形成する。
【０１３５】
本実施形態の回路９００２は、単純なソース接地回路を用いて設計したＬＮＡ回路である。例えば、ｐＭＯＳ９０２のソースとｎＭＯＳ９０３のゲートへ１Ｖ、ｎＭＯＳ９０３のソースへ−１Ｖのバイアスを行えば、増幅度が２０ｄＢ、帯域が１０ＭＨｚのＬＮＡとして動作する。帯域は比較的広いため、例えば、後段にフィルター回路などを設けて帯域制限すると低雑音となり好ましい。これらは周知の技術としてよく知られている。
【０１３６】
本実施例では、検出素子９０１をゼロバイアス動作させるため、回路９００１を回路９００２の入力段に直接接続しているが、容量結合等を用いて非ゼロバイアス動作させる構成としても良い。入力段に保護用の抵抗などを挿入してももちろん良い。こうした回路構成は同一基板９１上に容易に集積することが出来る。
【０１３７】
本実施例の撮像素子は、一画素に回路９００１、回路９００２を備えた構成で、これを二次元状にアレイ化している。そのため、指定する画素の読み出しの機構が必要である。画素へのアクセスのためのトランジスタ９０４は、各画素に接続された同一基板９１上のトランジスタであり、各画素における信号電圧・電荷を読みだすための選択スイッチとなる。
【０１３８】
撮像素子は、ｙアドレス回路９００４と、ｙ読み出し線スイッチ９００５と、を有する。ｙアドレス回路９００４は、アドレスしたい読み出し線９００６におけるｙ読み出し線スイッチ９００５を操作する。同じようにｘアドレス回路９００７は、アドレスしたい読み出し線９００９におけるｙ読み出し線スイッチ９００８を操作する。ｘアドレス回路９００７、ｙアドレス回路９００４には、各画素から逐次送られてくる検出信号の読み出し回路（不図示）を内蔵しておいてもよい。
【０１３９】
本実施例の撮像素子の作製は次のように行うことができる。まず、８インチＳｉ基板９１を準備し、標準的なＣＭＯＳプロセスにおけるＬＯＣＯＳ法を用いた前工程を経る。具体的には、その本実施例の前工程は、図６（ａ）から図６（ｋ）までと、図７（ｌ）とを実施する。その結果、基板９１上に半導体装置の集積構造が形成される。
【０１４０】
その後の工程の一部であるショットキー障壁形成工程を図１１に示した。まず、ＰＭＤとしてのＢＰＳＧ膜９５を２．５μｍ程度成膜し、基板９１全面を被覆する（図１１（ａ））。つづいて、ＢＰＳＧ膜９５のうち図１１（ｂ）の点線９５３の部分を取り除き、基板９１表面の一部の領域をと露出する露出工程を行う。その方法はＢＰＳＧ膜とシリサイドについてはドライエッチングを、ポリシリコン９１３及びゲート酸化膜９１２については上述したとおりウェットエッチングを用いる。
【０１４１】
その後、ＳｉＧｅを含むエピタキシャル層９１２の結晶成長を行う（図１１（ｃ））。エピタキシャル成長の手法としてはＣＶＤ法を採用し、比較的低温の５５０℃で実施する。低温ＣＶＤ法では、原料ガスの不純物として酸素が混入するが、１×１０１７ｃｍ−３以下とわずかである。このようにすると、露出した基板９１表面のみに単結晶成長することができるが、ＢＰＳＧ膜９５上に多結晶が残る。しかしながら、この多結晶は後のＣＭＰによって除去可能である。ＢＧＳＧ膜９５の側の側面もアモルファス層であるか、または空洞となっている場合があるが、こちらも後の島形成において除去可能である。
【０１４２】
つづいて、高濃度イオン注入領域９１２４を形成する。リンなどのドナーを図１１（ｄ）に示した領域９１２４に打ち込み、イオン注入後の活性化アニールには、例えば、８００℃の熱処理を実施する。８００℃では、ｐＭＯＳ９０２、ｎＭＯＳ９０３におけるホウ素、リン、ヒ素などの不純物は数ｎｍ程度しか拡散せず、この長さはゲート長と比較して１／１０以下であり、実質、拡散していないとみなせる。ＢＰＳＧ膜９５の残留ストレスがある場合、残留ストレスをキャンセルする様に、別途、酸化膜又は窒化膜などを成膜してから、高濃度イオン注入領域９１２４を形成してもよい。
【０１４３】
さらに、エピタキシャル層９１２の最表面にフッ化水素酸洗浄を実施し、表面ダングリングボンドに水素終端修飾を行う。つづいて、Ｔｉ金属を用いて電極９１３、９１４の形成を行い、図１１（ｄ）に示したようなショットキー障壁が形成される。その後、エピタキシャル層９１２の一部を取り除き、エピタキシャル層の島形成を行う。電極形成及び島形成にはドライエッチングを用いればよい。さらに、ＢＰＳＧ膜９５を３μｍ程度成膜して検出素子９０１としてのダイオードを埋め込んだ後、ＣＭＰによって、ＢＰＳＧ膜９５を平坦化する。点線９５３は、このようにして出来た回路９００１領域におけるＢＰＳＧ膜と増幅回路である回路９００２におけるＢＰＳＧ膜の境界であるが、ＣＭＰを用いればこれらは継ぎ目なく繋げることが出来る。以上が、本実施例におけるショットキー障壁形成工程である。
【０１４４】
最後に、標準的なＣＭＯＳプロセスにおける後工程を実施する。工程順は、ビア９５１加工、第一の金属配線９５２の形成の後、ＴＥＯＳ膜９６成膜、ビア９６１加工、第二の金属配線９６２の形成を順に実施する。
【０１４５】
すなわち、ＢＰＳＧ膜９５に直径０．４μｍの細長いコンタクトホールをボッシュプロセスなど用いて穴あけし、その後、コンタクトホールの内壁を保護する目的のＴｉ／ＴｉＮライナー膜をそれぞれ１０ｎｍずつ成膜する。つづいて、３９５℃のＣＶＤ−Ｗをコンタクトホールへ充填して、ビア９５１が形成される。ここで、もう一度ＣＭＰを行い、ＢＰＳＧ膜９５上のＷを除去しつつＢＰＳＧ膜の膜厚が２μｍになるまで平坦化する。つづいて、Ｔｉ／Ａｌ／ＴｉＮを成膜し、ドライエッチングを用いて配線パターンを形成すれば、第一の金属配線９５２が形成できる。
【０１４６】
つづいて、ＴＥＯＳ膜９６の成膜を最終的な膜厚１．６μｍより少し厚めに成膜する。さらに、ビア９５１加工と同様の方法でビア９６１加工を行う。さらに、ＴＥＯＳ膜９６の膜厚が１．６μｍになるまで平坦化した後、上述の第一の金属配線９５２の形成と同様の方法でＴｉ／Ａｌ／ＴｉＮ配線パターンの形成を実施して、第二の金属配線９６２を形成して、本実施例の撮像素子は完成する。
【０１４７】
このようにして形成した本実施形態の撮像素子は、ＣＭＯＳ−コンパチブルで、且つ、ショットキー障壁の特性を設計可能な半導体装置を有する。
【０１４８】
本実施例の撮像素子とミリ波又はテラヘルツ波によるアクティブ照明を行う照射手段とを含む画像形成装置を構成してもよい。ミリ波帯からテラヘルツ帯までの周波数領域では、赤外領域とは異なり、背景黒体輻射のエネルギーが小さいので、通常、アクティブ照明を使用する。電磁波の照射手段としては、共鳴トンネルダイオードやエサキダイオード、ガンダイオードなどの負性抵抗素子を含んだ電子デバイス、量子カスケードレーザ、ｐ−Ｇｅレーザ、鉛塩レーザなどの光デバイスの他、自由電子レーザなどの連続光源でもよい。あるいは、パラメトリック発振器、光伝導素子、チェレンコフ放射型ＬｉＮｂＯ３発生器、ＵＴＣ（Ｕｎｉ−ｔｒａｖｅｌｌｉｎｇ−ｃａｒｒｉｅｒ）フォトダイオードのような光−テラヘルツ波変換素子のようなパルス光源でもよい。
【０１４９】
照射手段によって被写体を照射し、被写体を透過あるいは被写体で反射したテラヘルツ波は、被写体の情報を含んでおり、このようなテラヘルツ波は撮像素子で取得される。その際、撮像素子と被検体との間に対物レンズを備えれば焦点面アレイ型となり、画像形成装置は１ショットでの撮像を実施することが出来る。別の画像形成装置の例としては、接触型も考えられる。この場合、被検体と撮像素子とが接することで、被検体の二次元情報を得る構成としてもよい。この場合、対物レンズは不要である。
【０１５０】
また、本発明に係る半導体装置は、製造管理、医療画像診断、安全管理などに用いることができるセンサとして応用が期待できる。
【符号の説明】
【０１５１】
１１  基板
１２  酸化膜
１０１  検出素子
１０２  ｐ型ＭＯＳトランジスタ
１０３  ｎ型ＭＯＳトランジスタ
１１２  半導体層
１２１、１３１  不純物拡散層
１２２、１３２  ゲート酸化膜
【図１】
2015144248.tif 000003
【図２】
2015144248.tif 000004
【図３】
2015144248.tif 000005
【図４】
2015144248.tif 000006
【図５】
2015144248.tif 000007
【図６】
2015144248.tif 000008
【図７】
2015144248.tif 000009
【図８】
2015144248.tif 000010
【図９】
2015144248.tif 000011
【図１０】
2015144248.tif 000012
【図１１】
2015144248.tif 000013