(57)【要約】      （修正有）【課題】３Ｄメモリ等の多層集積回路における層間コネクタの信頼性を改善し、製造コストを削減することができる技術を提供する。【解決手段】多層集積回路上の階段状サブスタック層間コネクタ構造は、第１の高さにある基板の面から第２の高さにある基板の面までの、基板上のＮ個の段を含む。基板上で絶縁層と交互になったアクティブ層４２０、４２１、４２２のスタックは、Ｎ個の段に関連して配置された複数のサブスタックＳＳ０、ＳＳ１、ＳＳ２を含み、それぞれのコンタクト領域を形成し、それぞれのコンタクト領域において、サブスタックが共通の高さに配置される。複数のサブスタックのそれぞれにおけるアクティブ層上のランディングエリアに接続された、それぞれのコンタクト領域における導体によって層間コネクタ５００、５０１、５０２が形成される。層間コネクタの最大深さは、サブスタックのうちの１つの厚さと等しいかそれよりも小さい。【選択図】図３１
2015230909.tif 000002
【特許請求の範囲】
【請求項１】
多層デバイス上の構造であって、
基板と、
第１の高さにある前記基板の面から第２の高さにある前記基板の面までの、前記基板上のＮ（Ｎ：１以上の整数）個の段と、
前記基板上で絶縁層と交互になったアクティブ層のスタックであって、複数のサブスタックを含み、前記複数のサブスタックが共通の高さに配置されるそれぞれのコンタクト領域を形成するために、前記複数のサブスタックが前記Ｎ個の段に関連して配置されているアクティブ層のスタックと、
前記複数のサブスタックのそれぞれの前記アクティブ層上のランディングエリアに接続された、それぞれの前記コンタクト領域における導体と、
を備える構造。
【請求項２】
前記Ｎは１に等しく、
前記段は蹴上げと踏み面とを有し、
前記段の前記踏み面は前記第２の高さにあり、
前記スタックは、それぞれ最上層を有する第１のサブスタック及び第２のサブスタックを含み、
前記第１のサブスタック及び前記第２のサブスタックが共通の高さに配置される前記第１のサブスタックの上の第１の領域及び前記第２のサブスタックの上の第２の領域を形成するために、前記第１のサブスタックは、前記段の前記蹴上げ及び前記踏み面の上に重なり、前記第２のサブスタックは、前記第１のサブスタック及び前記第１の高さにある前記面の上に重なり、
前記導体は、前記第１のサブスタック及び前記第２のサブスタックのそれぞれの前記アクティブ層上のランディングエリアへと延びる、前記第１の領域及び前記第２の領域内の層間コネクタを含む、
請求項１に記載の構造。
【請求項３】
前記第１のサブスタック及び前記第２のサブスタックはそれぞれ厚さを有し、
前記段の前記蹴上げと前記第１のサブスタックの前記厚さとの組み合わせは、前記第１のサブスタックの前記厚さと前記第２のサブスタックの前記厚さとの組み合わせと一致する、
請求項２に記載の構造。
【請求項４】
前記第１のサブスタック及び前記第２のサブスタックの厚さは一致し、
前記段の前記蹴上げは前記サブスタックの前記厚さと一致する、
請求項２に記載の構造。
【請求項５】
前記第１のサブスタック及び前記第２のサブスタックのそれぞれの最下の前記アクティブ層への前記導体の長さは一致する、
請求項２〜４のいずれか一項に記載の構造。
【請求項６】
前記第１のサブスタック及び前記第２のサブスタックのそれぞれの最下の前記アクティブ層への前記導体の最大長は、前記第１のサブスタック及び前記第２のサブスタックのうちの厚い方の前記厚さと一致する、
請求項２〜４のいずれか一項に記載の構造。
【請求項７】
前記Ｎは１よりも大きく、
前記Ｎ個の段は、ｉ＝０〜Ｎ−１である段（ｉ）を含み、
前記段のそれぞれは蹴上げと踏み面とを有し、
前記Ｎ個の段における最後の前記段（ｉ＝Ｎ−１）の前記踏み面は前記第２の高さにあり、
前記アクティブ層のスタックは、それぞれ最上層を有するＮ＋１個のサブスタックを含み、
前記Ｎ＋１個のサブスタックは、ｊ＝０〜Ｎであるサブスタック（ｊ）を含み、
前記サブスタックのそれぞれの前記最上層が前記共通の高さに配置されるそれぞれの前記コンタクト領域を前記サブスタックの上に形成するために、ｊ＝０である第１のサブスタック（ｊ）が、ｉ＝Ｎ−１である最後の前記段（ｉ）を含む前記Ｎ個の段の前記蹴上げ及び前記踏み面の上に重なり、ｊ＝１〜Ｎ−１である中間のサブスタック（ｊ）が、先行する前記サブスタックの上に重なるとともに、ｉ＝Ｎ−１−ｊである前記段（ｉ）の前記蹴上げの上に重なり、最上のサブスタックが、先行する前記サブスタックの上には重なるが、前記Ｎ個の段のうちのいずれの段の上にも重ならないようになっている、
請求項１〜６のいずれか一項に記載の構造。
【請求項８】
前記サブスタックはそれぞれ厚さを有し、
ｉ＝０〜Ｎ−１である前記段（Ｎ−１−ｉ）の前記蹴上げとｊ＝ｉである前記サブスタック（ｊ）の前記厚さとの組み合わせは、前記サブスタック（ｊ）の前記厚さと前記サブスタック（ｊ＋１）の前記厚さとの組み合わせと一致する、
請求項７に記載の構造。
【請求項９】
前記Ｎ＋１個のサブスタックのそれぞれの厚さは一致し、
前記段の前記蹴上げは前記サブスタックの前記厚さと一致する、
請求項７に記載の構造。
【請求項１０】
前記Ｎ＋１個のサブスタックのそれぞれの最下の前記アクティブ層への前記導体の、前記共通の高さから前記ランディングエリアまでの長さは互いに一致する、
請求項７〜９のいずれか１項に記載の構造。
【請求項１１】
前記Ｎ＋１個のサブスタックのそれぞれの最下の前記アクティブ層への前記導体の、前記共通の高さから前記ランディングエリアまでの長さの最大長は、前記Ｎ＋１個のサブスタックのうちで最も厚いものの前記厚さと一致する、
請求項７〜９のいずれか１項に記載の構造。
【請求項１２】
前記Ｎ個の段の前記蹴上げは前記基板内のピットの側面上にある、
請求項１〜１１のいずれか１項に記載の構造。
【請求項１３】
メモリエリアと周辺エリアとを有する基板であって、階段状の側面を有する前記基板内のピットが前記メモリエリアに含まれている基板と、
前記基板上で絶縁層と交互になった、前記メモリエリアにおけるアクティブ層のスタックであって、該スタックにおけるアクティブ層にはランディングパッドエリアが含まれ、該スタックには、それぞれ最上層を有する複数のサブスタックが含まれ、前記複数のサブスタックのそれぞれの前記最上層がそれぞれのコンタクト領域において共通の高さに配置されるように、前記ランディングパッドエリアが前記階段状の側面に関連して配置されているアクティブ層のスタックと、
前記複数のサブスタックのそれぞれの前記アクティブ層の前記ランディングパッドエリア上のランディングエリアへと延びる、前記それぞれのコンタクト領域における導体と、
を備える集積回路。
【請求項１４】
多層デバイス用の構造の製造方法であって、
第１の高さにある基板の面から第２の高さにある基板の面までの、Ｎ（Ｎ：１以上の整数）個の段を形成するステップであって、前記Ｎ個の段は、ｉ＝０〜Ｎ−１である段（ｉ）を含み、前記段のそれぞれは蹴上げと踏み面とを有し、前記Ｎ個の段における最後の段（ｉ＝Ｎ−１）の前記踏み面が前記第２の高さにあるステップと、
前記基板上で絶縁層と交互になったアクティブ層のスタックを形成するステップであって、前記スタックは、それぞれ最上層を有するＮ＋１個のサブスタックを含み、前記Ｎ＋１個のサブスタックは、前記ｊ＝０〜Ｎであるサブスタック（ｊ）を含み、前記サブスタックのそれぞれの前記最上層が共通の高さに配置されるそれぞれの領域を前記サブスタックの上に形成するために、ｊ＝０である第１のサブスタック（ｊ）が、ｉ＝Ｎ−１である最後の段（ｉ）を含む前記Ｎ個の段の前記蹴上げ及び前記踏み面の上に重なり、ｊ＝１〜Ｎ−１である中間のサブスタック（ｊ）が、先行する前記サブスタックの上に重なるとともに、ｉ＝Ｎ−１−ｊである段（ｉ）の前記蹴上げの上に重なり、最上のサブスタックが、先行する前記サブスタックの上に重なるが、前記Ｎ個の段のうちのいずれの段の上にも重ならないようになっているステップと、
前記複数のサブスタックのそれぞれの前記アクティブ層上のランディングエリアへのビアを前記それぞれの領域において形成するステップと、
前記ビア内に導体を形成するステップと、
を含む方法。
【請求項１５】
前記サブスタックはそれぞれ厚さを有し、
ｉ＝０〜Ｎ−１である前記段（Ｎ−１−i）の前記蹴上げとｊ＝ｉである前記サブスタック（ｊ）の前記厚さとの組み合わせは、前記サブスタック（ｊ）の前記厚さと前記サブスタック（ｊ＋１）の前記厚さとの組み合わせと一致する、
請求項１４に記載の方法。
【請求項１６】
前記Ｎ＋１個のサブスタックのそれぞれの厚さは一致し、
前記段の前記蹴上げは前記サブスタックの前記厚さと一致する、
請求項１４に記載の方法。
【請求項１７】
前記サブスタックのそれぞれはＭ（Ｍ：（１＋２Ｋ−１）と２Ｋとの間）個の層を有し、
パターニングされた階段エッチング工程は最大でＫ回のエッチングステップを含み、
（Ｎ＋１）×Ｍ個のアクティブ層上の前記ランディングエリアへの前記ビアが、前記最大でＫ回のエッチングステップにおいて形成される、
請求項１４に記載の方法。
【請求項１８】
少なくとも１つのサブスタックはＭ（Ｍ：（１＋２Ｋ−１）と２Ｋとの間）個の層を有し、
他のサブスタックはＭ個以下の層を有し、
パターニングされた階段エッチング工程は最大でＫ回のエッチングステップを含む、
請求項１４に記載の方法。
【請求項１９】
前記段を形成する前記ステップは、ピットを前記基板内に形成するステップを含み、
前記ピットの側面は、前記Ｎ個の段の前記蹴上げを含む、
請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高密度３次元（３Ｄ）メモリデバイスを含む多層集積回路等のための層間コネクタに関する。
【背景技術】
【０００２】
高密度メモリデバイスの製造において、集積回路上の単位面積あたりのデータ量は決定的に重要な要素となり得る。このため、メモリデバイスの限界寸法がリソグラフィー技術の限界に近づくに伴い、より大きな格納密度及びビットあたりのより低いコストを達成するために、複数の高さ（level）又は層のメモリセルをスタックする技法が提案されている。
【０００３】
例えば、非特許文献１及び非特許文献２において、電荷トラップ型メモリに薄膜トランジスタ技法が適用されている。
【０００４】
また、非特許文献３において、アンチヒューズメモリにクロスポイントアレイ技法が適用されている。「Three-Dimensional  Memory」と題する、Cleevesに対する特許文献１も参照されたい。
【０００５】
電荷トラップ型メモリ技術において垂直ＮＡＮＤセルを提供する別の構造が、非特許文献４に記載されている。
【０００６】
３次元（３−Ｄ）積層メモリデバイスにおいて、メモリセルの下側層をデコーダー回路等に結合するのに用いられる導電性相互接続部が上側層を貫通する。相互接続部を実装するコストは、必要とされるリソグラフィーのステップ数とともに増大する。リソグラフィーのステップ数を減少させる１つの手法は非特許文献５に記載されている。
【０００７】
それぞれの接触高さ（contact  level）において接触を確立するのに必要なリソグラフィーのマスクのステップ数（the  number  of  lithographic  mask  steps）を減らす技術が開発中である。例えば、特許文献２及び特許文献３は、絶縁層と交互になったアクティブ層のスタックの導電層へと延びる層間コネクタを形成する、二進合計システム（binary  sum  system）と呼ぶことのできるものを開示している。これら２つの今言及した特許は、あたかも本明細書内において全体が述べられているものとして、引用によって本明細書に取り入れられる。また、三進及び四進合計の工程も開発されている。
【０００８】
二進合計システムのエッチング工程において、２Ｍ個のアクティブ層への層間コネクタの作成にＭ個のエッチングマスクを用いることができる。また、他の例において、Ｍ個のエッチングマスクを用いてＮＭ（Ｎ：３以上の整数）個の導電層への層間コネクタを作成することができる。したがって、Ｎが３のときには、２７個の導電層におけるランディングエリアへの層間コネクタを形成するのに必要なエッチングマスクは３個のみである。これは、エッチングと、エッチングマスクのトリミングと、トリミングしたエッチングマスクを用いた再度のエッチングとによって行われる。Ｎの選択はそれぞれのエッチングマスクをトリミングする回数を反映しており、Ｎ＝３はトリミングステップ１回、Ｎ＝４はトリミングステップ２回、等になる。したがって、最初にエッチングステップが１回あり、次にトリミングステップが１回、そしてそれぞれのトリミングステップに続いてエッチングステップが１回ずつある。Ｎ＝３では、工程は三進システムと呼ぶことができる。例えば２回のトリミングステップを反映するＮ＝４の四進システムでは、３個のマスク（Ｍ＝３）を用いて４３個すなわち６４個の導電層におけるランディングエリアへの層間コネクタを作成することができ、４個のマスク（Ｍ＝４）を用いて４４個すなわち２５６個の導電層におけるランディングエリアへの層間コネクタを作成することができる。
【０００９】
必要な層間コネクタを形成する他の工程もまた用いることができる。しかし、層の数が増加するにつれて制限が生じる可能性がある。なぜなら、二進システムのエッチング方法を用いたとしてもエッチングステップの数が増加するばかりでなく、必要なビアの深さも増大するからである。深さが大きくなると、それぞれの層間コネクタ用のレイアウト面積が増大する可能性があり、工程制御の問題が生じる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第７，０８１，３７７号明細書
【特許文献２】米国特許第８，５９８，０２３号明細書
【特許文献３】米国特許第８，３８３，５１２号明細書
【非特許文献】
【００１１】
【非特許文献１】「A  Multi-Layer  Stackable  Thin-Film  Transistor  (TFT)  NAND-Type  Flash  Memory」IEEE  Int'l  Electron  Devices  Meeting,  11-13  Dec.  2006（Lai他）
【非特許文献２】「Three  Dimensionally  Stacked  NAND  Flash  Memory  Technology  Using  Stacking  Single  Crystal  Si  Layers  on  ILD  and  TANOS  Structure  for  Beyond  30nm  Node」IEEE  Int'l  Electron  Devices  Meeting,  11-13  Dec.  2006（Jung他）
【非特許文献３】「512-Mb  PROM  With  a  Three-Dimensional  Array  of  Diode/Anti-fuse  Memory  Cells」IEEE  J.  of  Solid-State  Circuits,  Vol.  38,  No.  11,  Nov.  2003（Johnson他）
【非特許文献４】「Novel  3-D  Structure  for  Ultra-High  Density  Flash  Memory  with  VRAT  and  PIPE」（2008  Symposium  on  VLSI  Technology  Digest  of  Technical  Papers;  17-19  June  2008;  pages  122-123）（Kim他）
【非特許文献５】「Bit  Cost  Scalable  Technology  with  Punch  and  Plug  Process  for  Ultra  High  Density  Flash  Memory」（2007  Symposium  on  VLSI  Technology  Digest  of  Technical  Papers;  12-14  June  2007;  pages  14-15）（Tanaka他）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
したがって、３Ｄメモリ等の多層集積回路における層間コネクタの信頼性を改善し製造コストを削減することができる技術を提供することが望ましい。
【課題を解決するための手段】
【００１３】
多層デバイス上の階段状サブスタック層間コネクタ構造は、第１の高さにある基板の面から第２の高さにある基板の面までの、基板上のＮ個の段を含む。基板上で絶縁層と交互になったアクティブ層のスタックは、複数のサブスタックを含み、複数のサブスタックが共通の高さに配置されるそれぞれのコンタクト領域を形成するために、複数のサブスタックがＮ個の段に関連して配置されている。層間コネクタは、複数のサブスタックのそれぞれのアクティブ層上のランディングエリアに接続された、それぞれのコンタクト領域における導体により、形成される。層間コネクタの最大深さは、サブスタックのうちの１つの厚さと等しいかそれよりも小さい。
【００１４】
階段状サブスタック層間コネクタ構造を含む３Ｄ集積回路及びメモリデバイスを説明する。また、階段状サブスタック層間コネクタ構造を形成する製造工程も説明する。
【００１５】
本発明の他の態様及び利点は、以下の図面、詳細な説明及び特許請求の範囲を検討することで理解される。
【図面の簡単な説明】
【００１６】
【図１】３次元の垂直ゲートＮＡＮＤフラッシュメモリデバイスの斜視図である。
【図２】代替的な３次元の垂直チャンネルＮＡＮＤフラッシュメモリデバイスの斜視図である。
【図３】３Ｄメモリの簡略断面図であり、メモリ構造が半導体基板のピット内に形成されている。
【図４】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図５】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図６】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図７】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図８】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図９】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図１０】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図１１】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図１２】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図１３】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図１４】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図１５】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図１６】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図１７】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図１８】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図１９】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図２０】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図２１】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図２２】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図２３】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図２４】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図２５】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図２６】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図２７】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図２８】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図２９】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図３０】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【図３１】階段状サブスタック層間コネクタ構造を形成するのに利用できる、製造工程の段階を示す図である。
【発明を実施するための形態】
【００１７】
本発明の実施形態の詳細な説明を、図１〜図３１を参照して行う。
【００１８】
図１は、層間コネクタが対応するアクティブ層に接触するコンタクトパッドを含む、３次元（３Ｄ）ＮＡＮＤフラッシュメモリデバイスの斜視図である。図１に示すデバイスは、絶縁ラインと交互になった、アレイのアクティブ層におけるアクティブラインのスタックを含む。さらに構造が見えるようにするために、図面からは絶縁材料を取り除いている。例えば、スタックにおける半導体ライン間から、及び半導体ラインのスタック間から、絶縁ラインを取り除いている。この構造を、半導体基板上の凹んだエリア、すなわちピットにおいて製造することができる３次元（３Ｄ）メモリアレイの一例として、ピットの外側の基板上の周辺回路と組み合わせて、本明細書においていくらか詳細に説明する。いくつかの実施形態において、図１に示す構造は基板のピット内で製造されない。
【００１９】
本明細書において説明する技術を用いて、他の多層回路構造もまた形成することができる。
【００２０】
図１に示す例において、絶縁層上に多層アレイが形成され、多層アレイは、複数のスタックに整合する複数のワード線１２５−１、．．．、１２５−Ｎを含む。複数のスタックは多数の平面内にある半導体ライン１１２、１１３、１１４、１１５を含む。同一平面内にある半導体ラインは、ビット線コンタクトパッド（例えば１０２Ｂ）によって電気的に互いに結合されている。
【００２１】
図で遠いほうの端にあるビット線コンタクトパッド１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａは、半導体ライン１１２、１１３、１１４、１１５等の半導体ラインを終端している。図示されているように、これらのビット線コンタクトパッド１１２Ａ、１１３Ａ、１１４Ａ及び１１５Ａは、層間コネクタによって、その上に重なるパターニングされた金属層、例えばＭＬ３、内の異なるビット線に電気接続されて、アレイ内の平面を選択するデコーダー回路に接続される。これらのビット線コンタクトパッド１１２Ａ、１１３Ａ、１１４Ａ及び１１５Ａは、後述する階段状基板構造の上に形成することができ、複数のスタックが画定されるのと同時にパターニングすることができる。
【００２２】
図で近いほうの端にあるビット線コンタクトパッド１０２Ｂ、１０３Ｂ、１０４Ｂ及び１０５Ｂは、半導体ライン１０２、１０３、１０４、１０５等の半導体ラインを終端している。図示されているように、これらのビット線コンタクトパッド１０２Ｂ、１０３Ｂ、１０４Ｂ及び１０５Ｂは、層間コネクタによって、その上に重なるパターニングされた金属層、例えばＭＬ３、内の異なるビット線に電気接続されて、アレイ内の平面を選択するデコーダー回路に接続される。これらのビット線コンタクトパッド１０２Ｂ、１０３Ｂ、１０４Ｂ及び１０５Ｂは、後述する階段状基板構造の上に形成することができ、複数のスタックが画定されるのと同時にパターニングすることができる。
【００２３】
本例において、半導体ラインのいかなる任意のスタックも、ビット線コンタクトパッド１１２Ａ、１１３Ａ、１１４Ａ及び１１５Ａ又はビット線コンタクトパッド１０２Ｂ、１０３Ｂ、１０４Ｂ及び１０５Ｂかのどちらかに結合されるが、両方には結合されない。半導体ビット線のスタックは、ビット線端からソースライン端への向き、又はソースライン端からビット線端への向き、という２つの互いに反対の向きのうちの一方を有する。例えば、半導体ライン１１２、１１３、１１４及び１１５のスタックは、ビット線端からソースライン端への向きを有し、半導体ライン１０２、１０３、１０４及び１０５のスタックは、ソースライン端からビット線端への向きを有する。
【００２４】
ビット線コンタクトパッド１１２Ａ、１１３Ａ、１１４Ａ及び１１５Ａが終端している半導体ライン１１２、１１３、１１４及び１１５のスタックは、ＳＳＬゲート構造１１９、接地選択線ＧＳＬ１２６、ワード線１２５−１  ＷＬ〜１２５−Ｎ  ＷＬ、接地選択線ＧＳＬ１２７を通り、他端においてソースライン１２８によって終端されている。半導体ライン１１２、１１３、１１４及び１１５のスタックは、ビット線構造１０２Ｂ、１０３Ｂ、１０４Ｂ及び１０５Ｂには達しない。
【００２５】
ビット線コンタクトパッド１０２Ｂ、１０３Ｂ、１０４Ｂ及び１０５Ｂが終端している半導体ライン１０２、１０３、１０４及び１０５のスタックは、ＳＳＬゲート構造１０９、接地選択線ＧＳＬ１２７、ワード線１２５−Ｎ  ＷＬ〜１２５−１  ＷＬ、接地選択線ＧＳＬ１２６を通り、他端においてソースライン（図の他の部分によって見えにくくなっている）によって終端されている。半導体ライン１０２、１０３、１０４及び１０５のスタックは、ビット線構造１１２Ａ、１１３Ａ、１１４Ａ及び１１５Ａには達しない。
【００２６】
メモリ材料の層が半導体ライン１１２〜１１５及び１０２〜１０５の面と複数のワード線１２５−１〜１２５−ｎの面との交点における接触領域（interface  region）に配置される。接地選択線ＧＳＬ１２６及びＧＳＬ１２７は、ワード線と同様に複数のスタックに整合する。
【００２７】
半導体ラインのどのスタックも、一端においてビット線コンタクトパッドによって終端され、他端においてソースラインによって終端される。例えば、半導体ライン１１２、１１３、１１４及び１１５のスタックは、ビット線コンタクトパッド１１２Ａ、１１３Ａ、１１４Ａ及び１１５Ａによって終端され、他端においてソースライン１２８によって終端される。
【００２８】
金属層ＭＬ１、ＭＬ２及びＭＬ３においてビット線及びストリング選択線が形成される。ビット線は回路上の周辺エリアにおける平面デコーダー（図示せず）に結合される。ストリング選択線は回路上の周辺エリアにおけるストリング選択線デコーダー（図示せず）に結合される。
【００２９】
接地選択線ＧＳＬ１２６及び１２７は、ワード線１２５−１〜１２５−ｎが画定されるのと同じステップの間にパターニングすることができる。複数のスタックの面と接地選択線ＧＳＬ１２６及び１２７の面との交点において接地選択デバイスが形成される。ＳＳＬゲート構造１１９及び１０９は、ワード線１２５−１〜１２５−ｎが画定されるのと同じステップの間にパターニングすることができる。複数のスタックの面とストリング選択（ＳＳＬ）ゲート構造１１９及び１０９の面との交点においてストリング選択デバイスが形成される。これらのデバイスは、アレイにおける特定のスタック内のストリングを選択するデコーダー回路に結合される。
【００３０】
図２は、層間コネクタが対応するアクティブ層に接触するコンタクトパッドを含む、代替的な３次元垂直チャネルＮＡＮＤフラッシュメモリデバイスの斜視図である。メモリデバイスは、メモリセルのＮＡＮＤストリングのアレイを含み、ダブルゲート垂直チャネルメモリアレイ（ＤＧＶＣ）であってもよい。メモリデバイスは、集積回路基板２０１と、絶縁材料と交互になった導電ストリップの複数のスタックとを含む。スタックは、少なくとも導電ストリップの底平面（ＧＳＬ）と、導電ストリップの複数の中間平面（ＷＬ）と、導電ストリップの頂平面（ＳＳＬ）とを含む。例えばスタック２１０は、導電ストリップの底平面（ＧＳＬ）と、ＷＬ０からＷＬＮ−１にわたる導電ストリップの複数の中間平面（ＷＬ）と、導電ストリップの頂平面（ＳＳＬ）とを含む。ただしＮは８、１６、３２、６４、等であってもよい。さらに構造が見えるようにするために、図面からは絶縁材料を取り除いている。例えば、絶縁材料は、スタックにおける導電ストリップ間から、及び、導電ストリップのスタック間から取り除いている。
【００３１】
図２に示す例において、スタック同士の間のスタック間半導体本体（inter-stack  semiconductor  body）素子２２０及び半導体本体素子２２０同士を接続するスタックの上のリンク素子２３０を含む複数のビット線構造が、その複数のスタックの上で当該複数のスタックに直交して、また当該複数のスタックに整合する面を有して配置されている。
【００３２】
メモリデバイスは、スタックにおける複数の中間平面（ＷＬ）内の導電ストリップの側面と複数のビット線構造のスタック間半導体本体素子２２０との交点２８０における接触領域（interface  region）のメモリ素子を含む。
【００３３】
導電ストリップの底平面（ＧＳＬ）と集積回路基板２０１との間には、基準導体２６０が配置されている。基準導体２６０と電気的に導通している、スタック同士の間のスタック間半導体素子２４０、及びスタック間半導体素子２４０同士をスタック２１０の上で接続するリンク素子２５０を含む、少なくとも１つの基準ライン構造が、複数のスタックの上で当該複数のスタックに直交して配置されている。半導体素子２４０は、半導体本体素子２２０よりも導電性が高くてもよい。
【００３４】
メモリデバイスは、導電ストリップの頂平面との接触領域のストリング選択スイッチ２９０と、導電ストリップの底平面（ＧＳＬ）との接触領域の基準選択スイッチ２７０とを含む。
【００３５】
図２に示す例において、メモリデバイスはさらに、複数のスタックにおける導電ストリップに結合されるデコーダー回路を含んでもよい。デコーダー回路は、ワード線デコーダー回路と、複数のスタックにおける導電ストリップ（ＳＳＬ）の頂平面に結合したストリング選択線デコーダー回路とを含んでもよい。導電ストリップの頂平面におけるストリング選択線は、独立してストリング選択線デコーダー回路に結合され、ストリング選択線デコーダー回路によって制御される。
【００３６】
中間平面（ＷＬ）における導電ストリップと底平面（ＧＳＬ）における導電ストリップとは、一緒に接続されて、デコーダーエリアを小さくし、そしてその結果メモリデバイス全体の大きさを小さくする。頂平面（ＳＳＬ）における導電ストリップは、個々にデコードされて正しいビット線デコードができるようにする。
【００３７】
メモリデバイスは、中間平面（ＷＬ）におけるワード線の組を接続する、コンタクトパッド２６１及び２６２等のリンク素子を提供するコンタクトパッドと、コンタクトパッド２６１及び２６２におけるランディングエリア及びワード線デコーダー回路（図示せず）に結合された、層間コネクタ２７１及び２７２等の層間コネクタとを含んでもよい。ランディングエリアは、層間コネクタの底面とコンタクトパッドの頂面との間の接触領域にある。
【００３８】
図２に示す例において、複数の中間平面における多数の層のワード線の組についての層間コネクタ（例えば２７１及び２７２）は、階段構造に配置されており、複数の中間平面における２つの異なる層のランディングエリアに接続される。後述のように、コンタクトパッドは階段状基板構造の上に形成してもよい。
【００３９】
階段構造は、メモリセルのアレイのためのメモリセル領域（例えば図３の３１２）及び周辺回路の部品のための周辺領域（例えば図３の３１８）の境界近くの垂直コンタクト領域（例えば図３の３１４）に形成してもよい。垂直コンタクト領域は、コンタクトパッド２６１及び２６２と、層間コネクタ２７１及び２７２とを含んでもよい。
【００４０】
メモリデバイスは、複数のスタックにおける導電ストリップの少なくとも１つの底平面（ＧＳＬ）に結合した接地選択線デコーダー回路を含んでもよい。メモリデバイスは、導電ストリップの底平面（ＧＳＬ）における接地選択線の組を接続するコンタクトパッド２６３等のコンタクトパッドと、コンタクトパッドにおけるランディングエリア及び接地選択線デコーダー回路（図示せず）に結合された、層間コネクタ２７３等の層間コネクタとを含んでもよい。
【００４１】
図２に示す例において、メモリデバイスは、センシング回路に結合される複数のグローバルビット線を含む、複数のビット線構造に接続された第１の重畳導電層（a  first  overlying  conductive  layer:図示せず）を含む。メモリデバイスはまた、基準電圧源に結合される、少なくとも１つの基準導体構造に接続された、第２の重畳導電層（a  second  overlying  conductive  layer:図示せず）も含む。
【００４２】
図１及び図２に示すもの等の３次元メモリ（３Ｄ）デバイス、並びに絶縁層と交互になったアクティブ層のスタックを含む３次元（３Ｄ）メモリデバイスの他の構造は、本明細書において説明する絶縁ラインと交互になったアクティブラインのスタックに加えて、周辺回路の部品を含む。周辺回路の部品は、集積回路デバイスの基板の平面表面上に製造してデバイスの機能を制御することができる。いくつかの例において、スタックは、平面表面より下にある、基板のピット内で製造してもよい。
【００４３】
スタックにおける絶縁層は、その他の層と同じであっても異なっていてもよい。用いることができる代表的な絶縁材料には、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ケイ酸塩、又は他の材料が含まれる。ＳｉＣＨＯｘ等の、二酸化ケイ素の誘電率よりも低い誘電率を持つ低誘電率（low-k:低ｋ）材料を用いることができる。ＨｆＯｘ、ＨｆＯＮ、ＡｌＯｘ、ＲｕＯｘ、ＴｉＯｘ等の、二酸化ケイ素の誘電率よりも高い誘電率を持つ高誘電率（high-k:高ｋ）材料もまた用いることができる。
【００４４】
スタックにおける導体又は半導体の層は、その他の層と同じであっても異なっていてもよい。用いることができる代表的な材料は、不純物をドープしていない又は（Ａｓ、Ｐ、Ｂ等のドーパントを用いて）ドープしたポリシリコン、半導体構造の組み合わせ、ＴｉＳｉ、ＣｏＳｉを含むケイ化物、ＩｎＺｎＯ、ＩｎＧａＺｎＯを含む酸化物半導体、及び半導体とケイ化物との組み合わせを含む、半導体を含んでいる。スタックにおける導電層もまた、金属、導電性化合物、又はＡｌ、Ｃｕ、Ｗ、Ｔｉ、Ｃｏ、Ｎｉ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ等を含む材料の組み合わせであってもよい。
【００４５】
図３は、メモリセル領域３１２、垂直コンタクト領域３１４及び周辺領域３１８を含む、３次元（３Ｄ）メモリデバイス３００の一例の簡略断面図である。メモリセル領域３１２は、絶縁層と交互になったアクティブ層のスタックを含み、アクティブ層は、メモリにおけるビット線又はワード線として用いられる、パターニングされた半導体又は導電材料を含んでもよく、絶縁層は誘電材料を含んでもよい。本例において、アクティブ層と絶縁層とは、基板上の凹んだエリア、すなわちピット内に配置される。垂直コンタクト領域３１４は、後述する階段状サブスタック構成において配置されたコンタクトパッドと、メモリセル領域３１２におけるアクティブ層を上に重なる金属層に接続する層間コネクタとを含む。分離領域（図示せず）が、メモリセル領域３１２と垂直コンタクト領域３１４とを周辺領域３１８から電気的に絶縁してもよい。周辺領域３１８は、上に重なる金属層を経由して、メモリセル領域３１２と垂直コンタクト領域３１４とにおける回路素子に接続されたデコーダー回路を含む、周辺回路の部品を含んでいる。
【００４６】
図３に示す例において、メモリセル領域３１２及び垂直コンタクト領域３１４は、基板３３０のピット３２０内にある。図１に示すように、メモリセル領域３１２は、半導体ライン１１２〜１１５及び１０２〜１０５、ＳＳＬゲート構造１１９及び１０９、接地選択線ＧＳＬ１２６及び１２７、ワード線１２５−１  ＷＬ〜１２５−Ｎ  ＷＬ、接地選択線ＧＳＬ１２７及び１２６、並びにソースライン１２８を含んでもよい。
【００４７】
図１に示すように、垂直コンタクト領域３１４は、金属層ＭＬ１、ＭＬ２及びＭＬ３におけるビット線に接続された、ビット線コンタクトパッド１０２Ｂ、１０３Ｂ、１０４Ｂ及び１０５Ｂ並びにビット線コンタクトパッド１１２Ａ、１１３Ａ、１１４Ａ及び１１５Ａを含んでもよい。図２に示すメモリデバイスに関して、垂直コンタクト領域３１４は、中間平面（ＷＬ）におけるワード線の組を接続するコンタクトパッド２６１及び２６２と、コンタクトパッド２６１及び２６２におけるランディングエリア並びにワード線デコーダー回路（図示せず）に結合される層間コネクタ２７１及び２７２とを含んでもよい。図２に示すメモリデバイスに関して、垂直コンタクト領域３１４はまた、導電ストリップの底平面（ＧＳＬ）における接地選択線の組を接続するコンタクトパッド２６３と、コンタクトパッド２６３におけるランディングエリア及び接地選択線デコーダー回路（図示せず）に結合される層間コネクタ２７３とを含んでもよい。
【００４８】
周辺領域３１８における周辺回路の部品は、図１及び図２に示すメモリデバイスについて説明したもの等のデコーダー回路を含んでもよい。上に重なるパターニングされた導体層（図示せず）は、コンタクト領域における層間コネクタを周辺領域における回路に接続してもよい。例えば、図２に示すメモリデバイスについて説明したデコーダー回路は、ワード線デコーダー回路、ストリング選択線デコーダー回路、及び接地選択線デコーダー回路を含んでもよい。周辺回路の部品はまた、制御器、電圧発生器、アドレス発生器、コマンドデコーダー、ゲート、パターニングされた金属層、及び、パターニングされた金属層を他の部品と接続するビアも含んでもよい。周辺回路の部品は、ＣＭＯＳ（相補型金属酸化膜半導体）技術で製造してもよい。
【００４９】
メモリセル領域３１２、垂直コンタクト領域３１４、及び周辺領域３１８の上に、平坦面を形成してもよい。平坦面の上に、パターニングされた金属層を形成してもよい。図１に示すメモリデバイスに関して、パターニングされた金属層は、金属層ＭＬ１、ＭＬ２及びＭＬ３を含んでもよい。図２に示すメモリデバイスに関して、パターニングされた金属層は、複数のビット線構造に接続される、第１の重畳導電層（図示せず）と、基準導体構造に接続される、第２の重畳導電層（図示せず）とを含んでもよい。パターニングされた金属層は、周辺領域３１８における周辺回路の部品を、メモリセル領域３１２におけるメモリセルに結合してもよい。パターニングされた金属層は、周辺領域３１８における周辺回路の部品を、垂直コンタクト領域３１４におけるビット線コンタクトパッド１０２Ｂ、１０３Ｂ、１０４Ｂ及び１０５Ｂ、１１２Ａ、１１３Ａ、１１４Ａ及び１１５Ａ（図１）に結合してもよい。パターニングされた金属層は、周辺領域３１８における周辺回路の部品を、垂直コンタクト領域３１４における層間コネクタ２７１、２７２及び２７３（図２）に結合してもよい。
【００５０】
図４〜図３１は、図１、図２及び図３の構造において用いるのに好適な、階段状サブスタックコンタクト構造を製造する工程の一連の段階を示す。また、階段状サブスタックコンタクト構造はいかなる多層回路においても適用できる。
【００５１】
図４〜図３１は、階段状サブスタックコンタクト構造を形成するのに用いることができる、製造工程の段階を示す。他の製造工程もまた同様に利用することができる。また、特定の実施においては、示す製造段階のうちのいくつかの順番を、望むように変更してもよい。
【００５２】
図４は、階段状サブスタックコンタクト構造をその上で実装することができる基板上の層の一例を示す、製造工程の第１の段階を図示している。本例において、基板は、二酸化ケイ素等の絶縁材料でできた比較的厚い層４００を含む。他の絶縁体や半導体等も含めて、他の材料もまた同様に利用することができる。層４００は、半導体ウェハーの面４９９上に形成してもよい。いくつかの例において、面４９９は、図３に示すようなピット内にある。図４に示すように、層４００は上面４０１を有する。
【００５３】
図５は、製造工程における第２の段階を示し、この段階において、例えばフォトレジストでできたマスク層４０２が層４００の面４０１上に形成されパターニングされる。図示されているように、マスク層４０２がパターニングされて、階段状サブスタックコンタクト構造の領域内の層４００の上にライン４０３が設けられる。
【００５４】
図６は第３の段階を示し、この段階において、マスク層４０２をエッチングマスクとして用い、層４００に異方性エッチングを行って、面４０１よりも下の高さにある底面４０５と、マスク層４０２上のライン４０３と位置合わせされた側面４０４とを有する準備ピット（preliminary  pit）を形成する。
【００５５】
図７は、マスク層４０２をトリミングして、修正を加えたマスク層４０２’を形成する工程の後の第４の段階を示す。マスク層４０２がフォトレジストを含む場合には、トリミングを行う工程の１つは、酸素をベースにした灰化工程であってもよい。修正を加えたマスク層４０２’は、層４００の面４０１のうちのさらなる部分を露出し、ライン４０６を画定する。
【００５６】
図８は、修正を加えたマスク層４０２’をエッチングマスクとして用い、層４００に異方性エッチングを行って、底面４１０と、図６に示す側面４０４と位置合わせされた段（step）の蹴上げ（rise）４０７．０を形成する第１の側壁と、第２の面４０８と、マスク層４０２の残りの部分４０２”のライン４０６’と位置合わせされた段の第２の蹴上げ４０７．１とを含む、外形が階段状の第２の準備ピットを形成する、第５の段階を示す。
【００５７】
図９は、マスク層４０２の残りの部分４０２”が除去される第６の段階を示す。第１〜第６の段階の結果として、基板４００に階段状構造が形成される。本例において、段は２つあり、それぞれが蹴上げと踏み面（run）とを含む。第１の段は、基板の第１の高さにある層４１０で始まる。第１の段の蹴上げ４０７．０は、エッチングを施した層４００の側面にある。第１の段の踏み面は、面４０８にある。第２の段の蹴上げ４０７．１は、エッチングを施した層４００の別の側面にある。第２の段の踏み面は、基板の第２の高さにある面４０１にある。したがって、それぞれが蹴上げと踏み面とを有する複数の段が形成される。最後の段の踏み面は、基板層４００の上面にある。第１の段の蹴上げは、階段状サブスタックコンタクト構造の底層上で始まる。
【００５８】
それぞれの段の蹴上げの高さは、後述するように形成されているサブスタックと合うように設計される。本例において、トリミング−エッチング工程を用いて、単一のパターニングされたフォトレジストの堆積を用いた階段構造を形成する。他の例において、エッチングのそれぞれの段階において、別個のフォトリソグラフィーの工程（photolithographic  steps）を用いてもよい。
【００５９】
本例において、説明される段は２つある。他の例においては、個別の設計上の要求事項に見合うように、１つの段又は３つ以上の段を用いて構造を作成してもよい。
【００６０】
図１０は、基板上に絶縁層と交互になったアクティブ層のスタックを形成した後の、製造工程における第７の段階を示す。アクティブ層は例えば、図１に示すコンタクトパッド１０２Ｂ、１０３Ｂ及び１０４Ｂ、１０５Ｂ又は図２に示すコンタクトパッド２６３、２６２及び２６１のようなランディングパッド構造を含んでもよい。したがって、例えば、構造におけるアクティブ層はポリシリコンを含んでもよく、絶縁層は二酸化ケイ素を含んでもよい。個別の設計上の要求事項にふさわしい他の材料を、アクティブ層と絶縁層とに利用してもよい。
【００６１】
各段は、個別の設計のレイアウト要件を満たすよう方向づけてもよい。例えば図１を参照すると、最下段は、ローカルビット線の役割を果たす半導体ストリップに隣接し、それぞれの段は続いてそのようなストリップからさらに遠ざかって、各段の踏み面が半導体ストリップのスタックと同じ方向になるようになっていてもよく、各段の幅がメモリセルのブロックの幅と同じであってもよい。代替的に、各段の踏み面は半導体ストリップのスタックと直交してもよく、各段の幅は、構造に必要な層間コネクタを収容するのに必要な幅を選択してもよい。
【００６２】
階段状サブスタックコンタクト構造の説明を目的として、層のスタックは、複数のサブスタックに分類してもよい。図示されている、段が２つの実施形態については、３つのサブスタックＳＳ（０）、ＳＳ（１）及びＳＳ（２）が含まれる。本実施形態におけるサブスタックはそれぞれ８つの層を含み、そのうちの４つはアクティブ層であり、４つは絶縁層である。したがって、第１のサブスタックＳＳ（０）は層４２０．０〜４２０．７を含む。同様に、第２のサブスタックＳＳ（１）は層４２１．０〜４２１．７を含む。第３のサブスタックＳＳ（２）は層４２２．０〜４２２．７を含む。本図において用いる層の番号付けの規約においては、偶数の番号の付いた層はアクティブ層であり、奇数の番号の付いた層は絶縁層である。製造工程におけるこの段階においては、サブスタックはすべて基板の下部面４１０の上に重なり、すべての段の蹴上げ（４０７．０、４０７．１）及び踏み面の上に重なる。
【００６３】
図からわかるように、スタックは段に整合していて、スタックにおけるそれぞれの層が水平の部分と垂直の部分とを含むようになっている。各層の垂直の部分は、構造の側面上に形成された各スタックの厚さの分だけ段から離れている。
【００６４】
また、構造のうちのいくつかの領域においては、最下層４２０．０、４２１．０及び４２２．０の部分のすべてが、最上段の踏み面の上に重なる層４２０．０に位置合わせされた共通の高さに配置される。また、構造のうちのいくつかの領域においては、最上層４２０．７、４２１．７及び４２２．７の部分のすべてが、最上段の踏み面の上に重なる層４２０．７に位置合わせされた共通の高さに配置される。
【００６５】
図１１は、ライン４２６を画定する、例えばフォトレジストを含むことが可能なマスク層４２５を形成した後の、製造工程における第８の段階を示す。ライン４２６は、最上段の踏み面の上の、及び、その領域のかなりの部分にわたってすべてのサブスタックのアクティブ層が水平である複数のスタックの上の、領域を画定する。
【００６６】
図１２は、エッチング工程を実行してライン４２６によって画定される露出領域から最上のサブスタックＳＳ（２）を除去した後の、製造工程における第９の段階を示す。すべてのサブスタックが等しい数の層を有し、アクティブ層が４つである工程については、エッチング工程は例えば、１つのアクティブ層及び１つの絶縁層を除去した後にそのそれぞれが止まる４サイクルで実行してもよい。図１２に示すエッチング工程の結果として、第２のサブスタックＳＳ（１）の最上層４２１．７は覆いのない領域において露出される。
【００６７】
図１３は、フォトレジスト層４２５の部分４２５’を残しライン４２８を画定するフォトレジストのトリミング工程を実行した後の、製造工程における第１０の段階を示す。本例において、ライン４２８は、第２の段の踏み面及び複数のスタックの上にあり、かつ、その一部にわたってすべてのサブスタックのアクティブ層が水平である、領域を画定する。
【００６８】
図１４は、エッチング工程を実行して、ライン４２８に隣接する領域にある最上のサブスタックＳＳ（２）を除去し、最後の段の踏み面の上に重なる領域から第２のサブスタックＳＳ（１）とを除去して、フォトレジスト層の部分４２５”を残した後の、製造工程における第１１の段階を示す。それぞれのサブスタックが４つのアクティブ層を含む手順における、すべてのサブスタックが等しい数の層を有する工程においては、これは、１つのアクティブ層を除去した後にそのそれぞれが止まる４サイクルのエッチング工程によって行ってもよい。
【００６９】
図１５は、フォトレジストストリッピング工程を実行した後の、製造工程における第１２の段階を示す。結果として得られる構造は、領域Ａ〜領域Ｅという５つの領域に分けることができる。領域Ａにおいては、第１のサブスタックＳＳ（０）の最上層４２０．７が露出し、領域のかなりの部分にわたってサブスタックＳＳ（０）のすべての層が水平である。
【００７０】
領域Ｂにおいて、第１のサブスタックＳＳ（０）のすべての層が、最上段の蹴上げ４０７．１の上から次の段の踏み面の上まで連続している。また、階段状構造の結果として第２のサブスタックＳＳ（１）における層が垂直に延び、そのうちのいくつかが形状が画定不能な（indeterminate）場合がある。したがって領域Ｂは、このレイアウトにおけるオーバーヘッド（overhead）の領域であると考えてもよい。
【００７１】
領域Ｃにおいて、第２のサブスタックＳＳ（１）の最上層４２１．７が露出し、領域のかなりの部分にわたって第２のサブスタックＳＳ（１）のすべての層が水平である。図からわかるように、堆積の持つ整合的な性質によって、領域Ｃの側面は第１の段の蹴上げ４０７．０からいくらかずれている。
【００７２】
領域Ｄはさらなるオーバーヘッド領域であり、この領域全体にわたって第１のサブスタックＳＳ（０）及び第２のサブスタックＳＳ（１）の層は連続しているが、第３のサブスタックＳＳ（２）の層は形状が画定不能な場合がある。
【００７３】
領域Ｅにおいては、第３のサブスタックＳＳ（２）の最上層４２２．７が露出し、領域のかなりの部分にわたって第３のサブスタックＳＳ（２）のすべての層が水平である。
【００７４】
図示の例においては、図１１〜図１５において各段に対し必要なフォトリソグラフィーの工程が１つだけで済むよう、フォトレジストのトリミング−エッチング工程が用いられる。例えばより厳しい設計規則を要求する実施形態において用いられる場合がある代替の方法においては、第１のマスクを用いて領域Ａを画定し、その次に、第２のサブスタックＳＳ（１）及び第３のサブスタックＳＳ（２）の各層が除去される８サイクルのエッチングが行われ、その次に、第２のマスクを用いて領域Ｃを画定し、その次に、第３のサブスタックＳＳ（２）の各層が除去される４サイクルのエッチングを行ってもよい。
【００７５】
図１６は、リソグラフィーによるパターニングのための平坦な層を形成するのに用いられる層４４０を形成した後の、製造工程における第１３の段階を示す。一例において、層４４０はスピンオン工程を用いて堆積された有機誘電体層ＯＤＬを含んでもよい。ＯＤＬ工程によっては約４００ナノメートルよりも大きい厚さを形成するのが困難なものもあるので、サブスタックの厚さ次第で、所望の厚さに達するのに多数の塗布工程が必要な場合がある。層４４０の形成後、ＳＨＢとして知られているケイ素に富んだ底部の反射防止コーティング等、ハードマスク材料でできたさらなる層４４１を層４４０の上に形成してもよい。これによって、フォトレジストの層４４２を形成するための平坦な面が提供され、層４４２をパターニングして開口部４４３、４４４及び４４５を画定することができる。開口部４４３、４４４及び４４５は、図１５においてラベル付けされている領域Ａ、Ｃ及びＥの選択した部分の上にある。
【００７６】
図１７は、エッチングを行ってパターンをフォトレジスト層４４２から平坦化層４４０内へと転写して、開口部４５５内にサブスタックＳＳ（２）の最上層４２２．７を、開口部４５４内にサブスタックＳＳ（１）の最上層４２１．７を、開口部４５３内にサブスタックＳＳ（０）の最上層４２０を露出した後の、第１４の段階を示す。
【００７７】
図１８は、それぞれの開口部内の２つのアクティブ層を除去する２サイクルのエッチング工程を実行した後の、製造工程における第１５の段階を示す。したがって本例において、領域Ｅにおいて形成された開口部内で絶縁層４２２．３が露出し、領域Ｃにおいて形成された開口部内で絶縁層４２１．３が露出し、領域Ａにおいて形成された開口部内で絶縁層４２０．３が露出する。
【００７８】
図１９は、層４４０及び４４１のストリッピング後の、第１６の段階を示す。
【００７９】
図２０は、リソグラフィーによるパターニング用に平坦な層を形成するのに用いる層４６０を形成した後の、製造工程における第１７の段階を示す。一例において、層４６０は、スピンオン工程を用いて堆積された有機誘電体層ＯＤＬを含んでもよい。層４６０の形成後、ＳＨＢとして知られているケイ素に富んだ底部の反射防止コーティング等、ハードマスク材料でできたさらなる層４６１を層４６０の上に形成してもよい。これによって、フォトレジストの層４６２を形成するための平坦な面が提供され、層４６２をパターニングして開口部４６３〜４６８を画定することができる。開口部４６３〜４６８は、図１５においてラベル付けされている領域Ａ、Ｃ及びＥの選択した部分の上にある。図からわかるように、それぞれの領域の上に２つの開口部がある。領域Ａにおいて、図１７に示すステップにおいて開口部４５３が形成され、図１８のエッチングを受けたエリアの上に、第１の開口部４６３がある。また、領域Ａにおいて、開口部４５３のエリアの外側の領域に、第２の開口部４６４も形成される。同様にして、領域Ｃにおいて、図１７に示すステップにおいて開口部４５４が形成され、図１８のエッチングを受けたエリアの上に、第１の開口部４６５がある。また、領域Ｃにおいて、開口部４５４のエリアの外側の領域に、第２の開口部４６６も形成される。領域Ｅにおいて、図１７に示すステップにおいて開口部４５５が形成され、図１８のエッチングを受けたエリアの上に、第１の開口部４６７がある。また、領域Ｅにおいて、開口部４５５のエリアの外側の領域に、第２の開口部４６８も形成される。
【００８０】
図２１は、フォトレジスト層４６２のパターンが層４６１及び４６０内へと転写されて複数のサブスタックの対応する部分を露出した後の、製造工程における第１８の段階を示す。
【００８１】
図２２は、エッチングを１サイクル実行してそれぞれの開口部内の１つのアクティブ層を除去した後の、製造工程における第１９の段階を示す。したがって本例においては、領域Ａにおいて、２つの開口部内で絶縁層４２０．１及び絶縁層４２０．５が露出する。領域Ｃにおいて、２つの開口部内で絶縁層４２１．１及び絶縁層４２１．５が露出する。領域Ｅにおいて、２つの開口部内で絶縁層４２２．１及び絶縁層４２２．５が露出する。
【００８２】
図２３は、層４６０、４６１を除去した後の、製造工程における第２０の段階を示す。この構造は、図１６〜図２２に示す、Ｎ（２）回のエッチング工程を用いて２Ｎ（Ｎ＝２）個の異なる高さにビアを形成する二進合計エッチングサイクルの結果として生じる。もちろん、三進及び四進合計工程を含む他のエッチング手順に従って同様の結果を達成してもよい。このエッチング工程の結果として、領域Ａにおいて開口部は第１のサブスタックＳＳ（０）における層４２０．１、４２０．３、４２０．５及び４２０．７を露出する。領域Ｃにおいて開口部は第２のサブスタックＳＳ（１）における層４２１．１、４２１．３、４２１．５及び４２１．７を露出する。領域Ｅにおいて開口部は第３のサブスタックＳＳ（２）における層４２２．１、４２２．３、４２２．５及び４２２．７を露出する。
【００８３】
図２４は、エッチストップ層４７０を形成した後の、これらの製造工程の例における第２１の段階を示す。本例においてエッチストップ層４７０は窒化ケイ素を含み、構造の表面で開口部に沿って輪郭を描く（conformally  lines  the  openings）。
【００８４】
図２５は、二酸化ケイ素の層４７１等の誘電体充填物（dielectric  fill）の平坦化層をエッチストップ層４７０の上に形成した後の、このような工程の例における第２２の段階を示す。
【００８５】
図２６は、オーバーヘッド領域４７５におけるエッチストップ層４７０で止まる平坦化工程を行った後の、製造工程における第２３の段階を示す。このステップの結果として、酸化物層４７１’の厚さを減少させることによって、形成される層間コネクタの深さを減少させることができる。
【００８６】
図２７は、エッチストップ層４７０の頂面（図２６における４７５）よりも下の高さ４７６まで進み、酸化物層４７１”の厚さを薄くすることによって層間コネクタの必要な長さをさらに短くする平坦化工程を行った後の、製造工程における代替的な第２３の段階を示す。
【００８７】
図２８は、パターニングされたフォトレジスト層４８８を形成した後の、製造工程における第２４の段階を示す。この層４８８では、領域Ａにおいて接触開口部４８０．１、４８０．３、４８０．５及び４８０．７が形成され、領域Ｃにおいては接触開口部４８１．１、４８１．３、４８１．５及び４８１．７が形成され、領域Ｅにおいては接触開口部４８２．１、４８２．３、４８２．５及び４８２．７が形成される。
【００８８】
図２９は、図２８に示すマスクを用いてコンタクトエッチングを実行した後の、製造工程における第２５の段階を示す。コンタクトエッチングでは、上に重なる酸化物層４７１’（又は４７１”）を貫いてエッチストップ層まで、そして次にエッチストップ層を貫いてサブスタックにおける対応するアクティブ層まで、エッチングを行うことができる。領域Ａにおいて、コンタクトビア４９０．０、４９０．２、４９０．４及び４９０．６がそれぞれアクティブ層４２０．０、４２０．２、４２０．４及び４２０．６にまで開いている。領域Ｃにおいて、コンタクトビア４９１．０、４９１．２、４９１．４及び４９１．６がそれぞれアクティブ層４２１．０、４２１．２、４２１．４及び４２１．６にまで開いている。領域Ｅにおいて、コンタクトビア４９２．０、４９２．２、４９２．４及び４９２．６がそれぞれアクティブ層４２２．０、４２２．２、４２２．４及び４２２．６にまで開いている。
【００８９】
図３０は、フォトレジスト層のストリッピング後の、製造工程における第２６の段階を示す。
【００９０】
図３１は、層間コネクタとなる導体でコンタクトビアを満たした後の、製造工程における第２７の段階を示す。導体は、例えばチタンと窒化チタンのライナー（liner）を用い次にタングステンを堆積することによって形成したタングステンを含んでもよい。代替的に、他の導電材料を利用してもよい。
【００９１】
領域Ａにおいて、層間コネクタ５００．０、５００．２、５００．４及び５００．６はそれぞれ、サブスタックＳＳ（０）におけるアクティブ層４２０．０、４２０．２、４２０．４及び４２０．６への接続を提供する。領域Ｃにおいて、層間コネクタ５０１．０、５０１．２、５０１．４及び５０１．６はそれぞれ、サブスタックＳＳ（１）におけるアクティブ層４２１．０、４２１．２、４２１．４及び４２１．６への接続を提供する。領域Ｅにおいて、層間コネクタ５０２．０、５０２．２、５０２．４及び５０２．６はそれぞれ、サブスタックＳＳ（２）におけるアクティブ層４２２．０、４２２．２、４２２．４及び４２２．６への接続を提供する。
【００９２】
図３１を参照すると、構造は、４つの層に接触するのに必要な最大深さを有する層間接触（interlayer  contact）を用いて、絶縁層によって分離された１２のアクティブ層からなるスタックへの層間接続を提供している。したがって、層間コネクタの最大接触深さは、接触している層の深さよりも浅い。
【００９３】
第１のサブスタックＳＳ（０）及び第２のサブスタックＳＳ（１）のみを参照すると、構造は、基板上で絶縁層と交互になったアクティブ層のスタックを含んでいる。第１のサブスタック及び第２のサブスタックは、それぞれ最上層４２０．７及び４２１．７を有する。第１のサブスタックＳＳ（０）は、蹴上げ４０７．１及び最後の段の踏み面の上にある。最後の段の踏み面は、基板の面４０１上にある。領域Ａは、第１のサブスタックの上の第１の領域であり、領域Ｃは第２のサブスタックの上の第２の領域であり、これらにおいては第１のサブスタック及び第２のサブスタックが共通の高さに配置される。したがって、サブスタックが同じ数及び同じ厚さの層を有する例においては、最上層４２０．７及び４２１．７は同一平面上にあるよう構成される。同様に、最下層４２０．０及び４２１．０は同一平面上にあるよう構成される。
【００９４】
別のサブスタックと共通の高さに配置されるとみなされるサブスタックについては、そのサブスタックのすべての層は、最も厚いサブスタックの最下層と最上層との間（最下層と最上層とを含む）の間の高さに配置されなければならない。
【００９５】
第１のサブスタック及び第２のサブスタックがそれぞれの厚さを有する本例において、段の蹴上げ４０７．１と第１のサブスタックＳＳ（０）の厚さとの組み合わせは、第１のサブスタックＳＳ（０）の厚さと第２のサブスタックＳＳ（１）の厚さとの組み合わせに一致する。本例において、第１のサブスタックＳＳ（０）の厚さと第２のサブスタックＳＳ（１）の厚さとが一致し、段の蹴上げ  ４７０．１はその厚さと同じである。
【００９６】
さらに、サブスタックのそれぞれはＭ（Ｍ：（１＋２Ｋ-１）と２Ｋとの間）個の層を有し、ビア形成が最大でＫ回のエッチングステップを含む二進合計エッチング工程を用いると、２×Ｍ個のアクティブ層上のランディングエリアへのビアが、最大でＫ回のエッチングステップにおいて形成される。
【００９７】
二進合計エッチング工程はまた、第１のサブスタック及び第２のサブスタックのうちの少なくとも一つのサブスタックはＭ（Ｍ：（１＋２Ｋ-１）と２Ｋとの間）個の層を有し、第１のサブスタック及び第２のサブスタックのうちの他のサブスタックはＭ個以下の層を有する場合にも用いることができる。この場合、パターニングされた階段エッチング工程は最大でＫ回のエッチングステップを含む。
【００９８】
図示の工程は、基板上に絶縁層を形成することと、絶縁層内に階段状構造を形成することとを含む。上述したように、いくつかの例において、階段状サブスタック構造は、基板のピット内に形成してもよい。
【００９９】
階段状サブスタック層間コネクタ構造を指数表記（index  notation）を用いて表現して、１つの段と２つのサブスタック以外に一般化することができる。したがって、例えば製造工程は、第１の高さにある基板の面から第２の高さにある基板の面までの、Ｎ個の段の形成することを含んでもよく、Ｎ個の段は、ｉ＝０〜Ｎ−１である段（ｉ）を含み、段のそれぞれは蹴上げと踏み面とを有し、Ｎ個の段における最後の段（ｉ＝Ｎ−１）の踏み面が第２の高さにある。次に工程は、基板上で絶縁層と交互になったアクティブ層のスタックを形成することを含んでもよく、スタックは、それぞれ最上層と最下層とを有するＮ＋１個のサブスタックを含み、Ｎ＋１個のサブスタックは、ｊ＝０〜Ｎであるサブスタック（ｊ）を含む。ｊ＝０である第１のサブスタック（ｊ）が、ｉ＝Ｎ−１である最後の段（ｉ）を含むＮ個の段の蹴上げと踏み面との上に重なる。ｊ＝１〜Ｎ−１である中間のサブスタック（ｊ）が、先行する（preceding）サブスタックの上に重なるとともに、ｉ＝Ｎ−１−ｊである段（ｉ）の蹴上げの上に重なる。最上のサブスタックが先行するサブスタックの上に重なるが、Ｎ個の段のうちのいずれの段の上にも重ならない。このように配置することによって、サブスタックのそれぞれの最上層が共通の高さに配置されるそれぞれの領域が各サブスタックの上に形成される。次に工程は、複数のサブスタックのそれぞれのアクティブ層上のランディングエリアへのビアをそれぞれの領域において形成することと、ビア内に導体を形成することとを含む。
【０１００】
指数表記を用いると、サブスタックがそれぞれの厚さを有する場合、一例においては、ｉ＝０〜Ｎ−１である段（Ｎ−１−ｉ）の蹴上げとｊ＝ｉであるサブスタック（ｊ）の厚さとの組み合わせは、サブスタック（ｊ）の厚さとサブスタック（ｊ＋１）の厚さとの組み合わせと一致する。別の例においては、Ｎ＋１個のサブスタックのそれぞれの厚さは一致し、各段の蹴上げはサブスタックの厚さに一致する。
【０１０１】
上の説明で用いた例示的な集積回路は３ＤのＮＡＮＤメモリデバイスであるが、本明細書において説明した層間コネクタ技術は、他のメモリ技術及び他のタイプのデバイスを含む他のタイプの集積回路に適用することができる。例えば、この構造は、多層コンデンサ構造の形成において利用することができる。この構造はまた、多層論理回路（multilayer  logic）の形成においても利用することができる。
【０１０２】
本発明を、上記で詳述した好ましい実施形態及び例を参照することによって開示しているが、これらの例は、限定する意味ではなく例示するものとして意図されていることが理解されるべきである。当業者には、変更及び組合せが容易に思いつくはずであり、それら変更及び組合せは、本発明の趣旨及び以下の特許請求の範囲の範囲内にあるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【外国語明細書】
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