(57)【要約】      （修正有）【課題】スイッチの投入時、コネクタの活線挿入時、ヒューズの挿入時などにチャタリングが発生した場合でも誤動作を起こすことなく突入電流を抑制し、回路内での損失発生を低く抑えることが可能な低コストの突入電流抑制回路及び電源装置を提供する。【解決手段】外部電源と、入力端に並列に接続されたコンデンサを有する電源回路３０との間に接続される突入電流抑制回路２０であって、外部電源から電源回路３０への電流経路に直列に接続された電流抑制素子２１と、電流抑制素子２１に並列に接続され、電流抑制素子２１の両端を導通せしめるスイッチ素子２２と、電流経路を流れるコンデンサからの放電電流を検出してスイッチ素子２２を非導通とする制御回路２３と、を有する。【選択図】図１
2015065760.tif 000002
【特許請求の範囲】
【請求項１】
外部電源と、入力端に並列に接続されたコンデンサを有する電源回路との間に接続される突入電流抑制回路であって、
前記外部電源から前記電源回路への電流経路に直列に接続された電流抑制素子と、
前記電流抑制素子に並列に接続され、前記電流抑制素子の両端を導通せしめるスイッチ素子と、
前記電流経路を流れる前記コンデンサからの放電電流を検出して前記スイッチ素子を非導通とする制御回路と、を有することを特徴とする突入電流抑制回路。
【請求項２】
前記スイッチ素子の導通状態を維持する維持回路を有し、
前記制御回路は、前記放電電流を検出した際に、前記スイッチ素子を導通状態から非導通状態に切り替えることを特徴とする請求項１に記載の突入電流抑制回路。
【請求項３】
前記スイッチ素子は前記電流抑制素子よりも小さなオン抵抗を有し、前記制御回路は、前記スイッチ素子の両端の電位によって前記放電電流を検出することを特徴とする請求項１に記載の突入電流抑制回路。
【請求項４】
前記電流抑制素子に並列にかつ前記スイッチ素子に直列に接続されているか、又は前記電流経路に直列に接続された抵抗を有し、前記抵抗は前記電流抑制素子よりも小さな抵抗値を有し、
前記制御回路は、前記抵抗の両端の電位によって前記放電電流を検出することを特徴とする請求項１乃至３のいずれか１つに記載の突入電流抑制回路。
【請求項５】
前記電流抑制素子は抵抗であり、前記スイッチ素子はＭＯＳＦＥＴであり、前記制御回路はコンパレータであり、
前記維持回路は、ツェナーダイオード及びバイポーラトランジスタを有することを特徴とする請求項１乃至４のいずれか１つに記載の突入電流抑制回路。
【請求項６】
電源回路と、
前記電源回路における外部電源の入力端に並列に接続されたコンデンサと、
前記外部電源から前記電源回路への電流経路に直列に接続された電流抑制素子と、
前記電流抑制素子に並列に接続され、前記電流抑制素子の両端を導通せしめるスイッチ素子と、
前記電流経路を流れる前記コンデンサからの放電電流を検出して前記スイッチ素子を非導通とする制御回路と、を有することを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置、特に電源装置内に設けられる突入電流抑制回路に関する。
【背景技術】
【０００２】
電気回路に電源を接続する場合、コンデンサを充電するために当該電気回路内には一時的に過大な電流が流れることがある。従来、このようないわゆる突入電流による機器及びその動作への悪影響を避けるための種々の手法が提案されている。
【０００３】
特許文献１には、コンデンサの充電状況によって電界効果トランジスタの動作を決定するツェナーダイオードを備えた突入電流抑制回路が記載されている。また、非特許文献１には回路内を流れる電流を検出するために設けられた抵抗Ｒｓを有する回路が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2001-352669号公報
【非特許文献】
【０００５】
【非特許文献１】LINEAR TECHNOLOGY社製LTC4251のデータシート
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の突入電流抑制回路においては、スイッチ、コネクタの活線挿入、ヒューズ挿入などで電源を接続した際、チャタリングによって突入電流抑制回路が誤動作し、突入電流が抑制されない場合があるという問題があった。具体的には、例えばスイッチにチャタリングが発生し、電源の接続及び非接続が繰り返される場合、そのチャタリング中又はその直後における電源の接続時には突入電流を抑制する機能が正常に働かない場合があった。この突入電流抑制回路の誤動作によって電源回路内に過大な突入電流が発生し、部品の電流定格を超えた電流が流れる問題や、例えばスイッチの接点が劣化するという問題があった。
【０００７】
本発明は上記した点に鑑みてなされたものであり、スイッチの投入時、コネクタの活線挿入時、ヒューズの挿入時などにチャタリングが発生した場合でも誤動作を起こすことなく突入電流を抑制し、回路内での損失発生を低く抑えることが可能な低コストの突入電流抑制回路及び電源装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明による突入電流抑制回路は、外部電源と、入力端に並列に接続されたコンデンサを有する電源回路との間に接続される突入電流抑制回路であって、外部電源から電源回路への電流経路に直列に接続された電流抑制素子と、電流抑制素子に並列に接続され、電流抑制素子の両端を導通せしめるスイッチ素子と、電流経路を流れるコンデンサからの放電電流を検出してスイッチ素子を非導通とする制御回路と、を有することを特徴としている。
【０００９】
また、本発明による電源装置は、電源回路と、電源回路における外部電源の入力端に並列に接続されたコンデンサと、外部電源から電源回路への電流経路に直列に接続された電流抑制素子と、電流抑制素子に並列に接続され、電流抑制素子の両端を導通せしめるスイッチ素子と、電流経路を流れるコンデンサからの放電電流を検出してスイッチ素子を非導通とする制御回路と、を有することを特徴としている。
【図面の簡単な説明】
【００１０】
【図１】実施例１の電源装置及び突入電流抑制回路の構成を説明するブロック図である。
【図２】実施例１の突入電流抑制回路の各構成要素の一例を説明する回路図である。
【図３】実施例１の突入電流抑制回路内に放電電流が流れた場合の動作の詳細を示す回路図である。
【図４】実施例１の変形例の突入電流抑制回路の構成を説明する回路図である。
【発明を実施するための形態】
【００１１】
以下の実施例においては、突入電流抑制回路が電源装置内に設けられている、つまり電源回路に接続されて実装される場合について説明する。
【実施例１】
【００１２】
図１は、本実施例に係る電源装置１０及び突入電流抑制回路２０を説明するブロック図である。電源装置１０及び突入電流抑制回路２０は、それぞれ図の破線で示した部分である。電源装置１０は、電源回路３０と、電源回路３０における外部電源Ｖｉｎの入力端Ｉｎに並列に接続された入力コンデンサ（以下、単にコンデンサと称する）Ｃｉｎと、突入電流抑制回路２０と、を有している。突入電流抑制回路２０は、外部電源Ｖｉｎと電源回路３０との間に接続されている。
【００１３】
なお、電源回路３０における外部電源Ｖｉｎの入力端Ｉｎは、プラス側入力端Ｉｎ１及びマイナス側入力端Ｉｎ２からなり、それぞれ第１及び第２の入力端と称する場合がある。また、ここでは単に入力端Ｉｎと表現した場合、プラス側及びマイナス側入力端の両方を指すものとする。
【００１４】
また、コンデンサＣｉｎが電源回路３０の入力端Ｉｎに外部素子として接続された場合について示したが、コンデンサＣｉｎは電源回路３０の内部に設けられ、電源回路３０がコンデンサＣｉｎを含んでいてもよい。
【００１５】
コンデンサＣｉｎは、電源装置１０内における電圧の平滑化、及び装置内の各素子からの雑音の抑制を行うために設けられている。また、外部電源Ｖｉｎのマイナス端子には外部スイッチＳ１が設けられている。外部スイッチＳ１は、電源装置１０への外部電源Ｖｉｎの接続及び非接続を切り替える。
【００１６】
突入電流抑制回路２０は、外部電源Ｖｉｎから電源回路３０に供給される電流が流れる電流経路に直列に接続された電流抑制素子２１を有している。電流抑制素子２１は、電源装置１０内に流れる電流を抑制するために設けられている。また、突入電流抑制回路２０は、電流抑制素子２１に並列に接続されたスイッチ素子２２を有している。スイッチ素子２２は、電源装置１０の定常動作時において電流抑制素子２１の両端を導通せしめ、電源装置１０の内部損失を抑制するのに用いられる。スイッチ素子２２は、導通時においては、電流抑制素子２１よりも小さな抵抗値（オン抵抗ともいう）を有している。
【００１７】
突入電流抑制回路２０は、外部電源Ｖｉｎから電源回路３０への電流経路を流れるコンデンサＣｉｎからの放電電流を検出し、スイッチ素子２２を非導通とする制御回路２３を有している。制御回路２３は、その入力端子がスイッチ素子２２の両端に接続され、出力端子がスイッチ素子２２に接続されている。制御回路２３は、コンデンサＣｉｎから放電電流が流れた場合、すなわち外部電源Ｖｉｎが非接続状態となった場合には、これを検出し、スイッチ素子２２を非導通とする。制御回路２３は、スイッチ素子２２の両端の電位によって放電電流を検出する。より詳細には、制御回路２３は、コンデンサからの放電電流、すなわち、逆方向電流によってスイッチ素子２２の両端における電圧の極性が反転すると、スイッチ素子２２を非導通状態とする。
【００１８】
また、突入電流抑制回路２０には、スイッチ素子２２の導通状態を維持する維持回路２４が設けられている。より具体的には、維持回路２４は、電源装置１０の定常動作時においてスイッチ素子２２の導通状態を維持し、定常動作時においては電源装置１０の内部損失が抑制される。
【００１９】
突入電流抑制回路２０の制御回路２３は、外部スイッチＳ１が導通状態の際において、チャタリングによって外部スイッチＳ１が開き、コンデンサＣｉｎから放電電流が流れた場合に、この放電電流を検出し、スイッチ素子２２を非導通とする。すなわち、維持回路２４によってスイッチ素子２２は導通状態を維持している際にコンデンサＣｉｎからの放電電流を検出した場合には、制御回路２３はスイッチ素子２２を導通状態から非導通状態に切り替える。
【００２０】
従って、この後チャタリングによって外部スイッチＳ１が再度閉じ、電源装置１０に充電電流が流れた際においても、充電電流はスイッチ素子２２を流れず、電流抑制素子２１を流れることとなる。従って、過大な突入電流を抑制することができる。その一方で、定常動作時においては、動作電流はオン抵抗の低いスイッチ素子２２を流れるので、内部損失が抑制された電源装置を提供することができる。
【００２１】
図２は、本実施例の突入電流抑制回路２０の構成の具体例を示す回路図である。図の破線で示した部分は図１における各構成要素に対応する。図２に示すように、突入電流抑制回路２０は、電流抑制素子２１として抵抗Ｒ３を、スイッチ素子２２としてｎチャネル型ＭＯＳＦＥＴ（以下、電界効果トランジスタと称する）Ｑ１を、制御回路２３としてコンパレータＩＣ１を、維持回路２４としてツェナーダイオードＤ１及びｎｐｎ型バイポーラトランジスタ（以下、単にバイポーラトランジスタと称する）Ｑ２、抵抗Ｒ１、Ｒ２、Ｒ４及びＲ５を、有している。
【００２２】
維持回路２４のツェナーダイオードＤ１は、そのカソードが電界効果トランジスタＱ１のゲートに接続され、また抵抗Ｒ１を通して電源回路３０のプラス側入力端Ｉｎ１に接続され、アノードが電源回路３０のマイナス側入力端Ｉｎ２及び電界効果トランジスタＱ１のソースに接続されている。維持回路２４のバイポーラトランジスタＱ２は、そのコレクタがツェナーダイオードＤ１のカソード、電界効果トランジスタＱ１のゲート及びコンパレータＩＣ１の出力端子に接続され、ベースが抵抗Ｒ５を通してコンパレータＩＣ１の非反転入力端子及び電界効果トランジスタＱ１のドレインに接続され、エミッタがツェナーダイオードＤ１のアノードに接続されている。
【００２３】
外部電源Ｖｉｎのプラス端子は、抵抗Ｒ１の一端、コンデンサＣｉｎの一端及び電源回路３０のプラス側入力端Ｉｎ１（第１の入力端）に接続されている。外部電源Ｖｉｎのマイナス端子は、外部スイッチＳ１の一端に接続されている。
【００２４】
抵抗Ｒ１の他端は、ツェナーダイオードＤ１のカソード、抵抗Ｒ２の一端、電界効果トランジスタＱ１のゲート、バイポーラトランジスタＱ２のコレクタ及びコンパレータのＩＣ１の出力端子に接続されている。
【００２５】
外部スイッチＳ１の他端は、ツェナーダイオードＤ１のアノード、抵抗Ｒ２の他端、バイポーラトランジスタＱ２のエミッタ、抵抗Ｒ４の一端、電界効果トランジスタＱ１のソース、抵抗Ｒ３の一端及びコンパレータＩＣ１の反転（−）入力端子に接続されている。
【００２６】
電界効果トランジスタＱ１のドレインは、抵抗Ｒ３の他端、抵抗Ｒ５の一端、コンパレータＩＣ１の非反転（＋）入力端子、コンデンサＣｉｎの他端及び電源回路３０のマイナス側入力端Ｉｎ２（第２の入力端）に接続されている。
【００２７】
バイポーラトランジスタＱ２のベースは、抵抗Ｒ４の他端及び抵抗Ｒ５の他端に接続されている。抵抗１、２、４及び５は、それぞれの両端において電位差を発生させること、及び電流の調整などを行うのに用いられる。
【００２８】
次に、突入電流抑制回路２０の動作について説明する。まず、外部スイッチＳ１を閉じるとコンデンサＣｉｎへの充電が開始される。このとき、電界効果トランジスタＱ１（スイッチ素子２２）は非導通状態であるため、抵抗Ｒ３（電流抑制素子２１）により電流が抑制されながら充電される。コンデンサＣｉｎの充電当初は充電電流によって抵抗Ｒ３の両端に電位差が発生しているため、バイポーラトランジスタＱ２が導通状態となる。従って、バイポーラトランジスタＱ２のコレクタに接続された電界効果トランジスタＱ１のゲート電圧はＬｏｗレベルとなり、電界効果トランジスタＱ１は非導通状態を維持する。
【００２９】
コンデンサＣｉｎに流れる充電電流が徐々に減少し、抵抗Ｒ３の両端の電位差が低下すると、バイポーラトランジスタＱ２のベースとエミッタとの間の電圧が減少し、バイポーラトランジスタＱ２が非導通状態となる。従って、電界効果トランジスタＱ１のゲートとソースとの間の電圧が上昇し、電界効果トランジスタＱ１が導通状態となる。以後、定常動作時において、電界効果トランジスタＱ１は抵抗Ｒ１、Ｒ２、ツェナーダイオードＤ１及びバイポーラトランジスタＱ２（すなわち維持回路２４）によって導通状態を維持し、電源装置１０の動作電流はオン抵抗の低い電界効果トランジスタＱ１を通して流れる。
【００３０】
ここで、電界効果トランジスタＱ１が導通状態となった後、外部スイッチＳ１のチャタリングによって外部スイッチＳ１が開いて外部電源Ｖｉｎが非接続状態となると、コンデンサＣｉｎの放電が開始される。突入電流抑制回路２０内を流れる放電電流及びこのときの回路内の動作を図３（ａ）及び図３（ｂ）を用いて具体的に説明する。
【００３１】
図３（ａ）に示すように、コンデンサＣｉｎからの放電電流ＤＣは、抵抗Ｒ１、ツェナーダイオードＤ１、電界効果トランジスタＱ１のソース及び電界効果トランジスタＱ１のドレインの順に流れる。このとき、電界効果トランジスタＱ１のソースから電界効果トランジスタＱ１のドレインに向かって流れる放電電流ＤＣによって、電界効果トランジスタＱ１のソースは電界効果トランジスタＱ１のドレインよりも高電位となる。すなわち、充電電流及び動作電流とは逆方向の電流である放電電流ＤＣによって電界効果トランジスタＱ１（スイッチ素子２２）の両端における電圧極性が反転する。
【００３２】
従って、図３（ｂ）に示すように、電界効果トランジスタＱ１のソースに接続されているコンパレータＩＣ１（制御回路２３）の反転（−）入力端子は、電界効果トランジスタＱ１のドレインに接続されているコンパレータＩＣ１の非反転（＋）入力端子よりも高電位となる。これによって、コンパレータＩＣ１の出力はＬｏｗレベルとなる。換言すれば、コンパレータＩＣ１の出力がＬｏｗレベルである場合、外部スイッチＳ１が開き、コンデンサＣｉｎから放電電流が流れていることを意味する。
【００３３】
このようにして、コンパレータＩＣ１は、外部スイッチＳ１が開くこと、すなわちコンデンサＣｉｎから放電電流ＤＣが流れたことを検出する。そして、コンパレータＩＣ１の出力がＬｏｗレベルとなった場合は、電界効果トランジスタＱ１のゲート電圧もＬｏｗレベルとなり、電界効果トランジスタＱ１が非導通状態となる。
【００３４】
従って、この後外部スイッチＳ１のチャタリングによって外部スイッチＳ１が再度閉じ、外部電源Ｖｉｎが再度接続された場合、すでに電界効果トランジスタＱ１は非導通状態となっているため、コンデンサＣｉｎへの充電電流は抵抗Ｒ３で抑制される。つまり、外部スイッチＳ１でチャタリングが発生した場合でも電流抑制素子である抵抗Ｒ３が正常に機能し、過大な突入電流の発生を防止することができる。
【００３５】
上記したように、本実施例の突入電流抑制回路によれば、コンデンサＣｉｎからの放電電流によってチャタリングの発生を検出することができる。従って、従来技術の問題点を解決することができる。
【００３６】
具体的には、特許文献１においては、ツェナーダイオードによって回路内の電圧を制御し、突入電流を抑制している。従って、ツェナーダイオードで設定した電圧以上の電圧変動時においては突入電流を抑制することが困難である。一方、本実施例においては、コンデンサＣｉｎからの放電電流を検出することによって突入電流を抑制することが可能となる。従って、コンデンサＣｉｎの充電電圧の大小に関わらず外部スイッチＳ１のチャタリングによる突入電流抑制回路の誤動作を防止し、突入電流を確実に抑制することができる。
【００３７】
また、非特許文献１に開示されている回路においては、電流検出用抵抗（以下、単に抵抗と称する）Ｒｓが用いられているが、本発明によれば、抵抗Ｒｓを不要にすることが可能となる。従って、定常動作中において抵抗Ｒｓによって無駄に電力が消費されることはなく、定常動作時の損失を低く抑えることが可能となる。
【００３８】
以下に、非特許文献１に開示されているような従来の突入電流抑制回路に対する本実施例の突入電流抑制回路の損失低減の効果について説明する。ここでは、仮に、非特許文献１に記載された抵抗Ｒｓ及び本実施例の突入電流抑制回路内の電界効果トランジスタＱ１のオン抵抗が同程度の抵抗値を有する場合を考える。
【００３９】
従来の突入電流抑制回路において、抵抗Ｒｓ及び電界効果トランジスタＱ１は電源装置の入力端に直列に接続されているため、定常動作時において抵抗Ｒｓでの損失及び電界効果トランジスタＱ１での損失は同程度となる。一方、本実施例においては抵抗Ｒｓでの損失が発生しない。従って、従来の突入電流抑制回路に比べて損失を半減することが可能である。
【００４０】
以下に具体的な数値例を示す。従来の突入電流抑制回路の場合、抵抗Ｒｓが２０ｍΩの抵抗値を有し、電界効果トランジスタＱ１が２０ｍΩのオン抵抗を有し、動作電流が１Ａであることを条件とすると、その損失は、
損失：（２０ｍΩ＋２０ｍΩ）×（１Ａ）2＝４０ｍＷ
となる。
【００４１】
一方、本実施例の突入電流抑制回路の場合、電界効果トランジスタＱ１が２０ｍΩのオン抵抗を有し、動作電流が１Ａであることを条件とすると、その損失は、
損失：２０ｍΩ×（１Ａ）2＝２０ｍＷ
となる。従って、本実施例の突入電流抑制回路においては、非特許文献１に記載の突入電流抑制回路に比べて損失を半減することが可能であることがわかる。
【００４２】
なお、本実施例においては、スイッチによるチャタリングが発生した場合について説明したが、コネクタへの活線挿入時のチャタリング、ヒューズ挿入時のチャタリングなど、物理的接点を有する部材によるチャタリングが発生した場合においても本実施例の効果を得ることが可能である。すなわち、通電中にコネクタなどを挿入した場合、回路にヒューズを挿入した場合におけるチャタリングについても同様の効果を得ることができる。
【００４３】
また、本実施例においては、突入電流抑制回路が電源回路に接続されて実装される場合について説明したが、本発明による突入電流抑制回路は、電源回路に限らず、外部電源の入力端に並列に接続されたコンデンサを有する電気回路について実装可能である。
【００４４】
また、本実施例においては、電流抑制素子を外部電源Ｖｉｎのマイナス端子側に構成した場合について説明したが、これに限るものではなく、外部電源Ｖｉｎのプラス端子側に構成した場合においても適用可能である。
【００４５】
また、本実施例においては、ｎチャネル型ＭＯＳＦＥＴをスイッチ素子として用いる場合について説明したが、これに限るものではなく、ｐチャネル型ＭＯＳＦＥＴ、ｎｐｎ型若しくはｐｎｐ型のバイポーラトランジスタを用いても良い。
【００４６】
また、スイッチ素子としては、上記した素子を用いず、オン抵抗のないＯＮ／ＯＦＦスイッチを用いることもできる。この場合、コンデンサからの放電電流を検出するために、電流抑制素子よりも小さな抵抗値を有する抵抗が設けられる。図４（ａ）及び（ｂ）を参照して、スイッチ素子としてＯＮ／ＯＦＦスイッチを用いる場合の回路例について説明する。
【００４７】
例えば、図４（ａ）に示すように、電流抑制素子２１に並列に接続されたスイッチ素子２２としてＯＮ／ＯＦＦスイッチＳＷを用い、電流抑制素子２１に並列に接続された抵抗ｒを設けることができる。また、図４（ｂ）に示すように、抵抗ｒは、外部電源Ｖｉｎから電源回路３０への電流経路に直列に接続されていても良い。換言すれば、突入電流抑制回路は、電流抑制素子に並列にかつＯＮ／ＯＦＦスイッチＳＷに直列に接続されているか、又は外部電源から電源回路への電流経路に直列に接続された抵抗ｒを有していても良い。この場合、制御回路は、その入力端子は抵抗ｒの両端に接続され、抵抗ｒの両端の電位によって放電電流を検出する。
【００４８】
また、コンパレータとしては、プッシュプル型、オープンコレクタ、オープンドレインのいずれのタイプのものを用いても良い。
【００４９】
また、維持回路の構成及びその接続態様は一例に過ぎず、定常動作時においてスイッチ素子の導通状態を維持することが可能であれば他の構成を有していてもよい。
【００５０】
上記したように、本発明による突入電流抑制回路は、外部電源から電源回路への電流経路に直列に接続された電流抑制素子と、電流抑制素子に並列に接続され、電流抑制素子の両端を導通せしめるスイッチ素子と、電流経路を流れるコンデンサからの放電電流を検出してスイッチ素子を非導通とする制御回路と、を有している。従って、チャタリングが発生した場合でも誤動作を起こすことなく突入電流を抑制し、回路内での損失発生を低く抑えることが可能な低コストの突入電流抑制回路及び電源装置を提供することができる。
【符号の説明】
【００５１】
１０  電源装置
２０  突入電流抑制回路
２１  電流抑制素子
２２  スイッチ素子
２３  制御回路
２４  維持回路
３０  電源回路
Ｖｉｎ  外部電源
Ｉｎ  入力端
Ｃｉｎ  コンデンサ
【図１】
2015065760.tif 000003
【図２】
2015065760.tif 000004
【図３】
2015065760.tif 000005
【図４】
2015065760.tif 000006