(57)【要約】【課題】半導体基板上に光電変換素子が配列されて形成されたイメージセンサを備えた半導体装置において、隣り合う光電変換素子同士の光電荷が混ざるのを防止し、かつ微細化を実現する。【解決手段】半導体基板１０１上に、ＰＮ接合フォトダイオード１１９及びトランジスタ１２１を含む画素１０３が配列されてイメージセンサが形成されている。隣り合うＰＮ接合フォトダイオード１１９同士を分離するために、ＰＮ接合フォトダイオード１１９の周囲を囲って半導体基板１０１に溝１２３が形成されている。溝１２３の底部に接して半導体基板１０１に不純物拡散層１２９が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に光電変換素子が配列されて形成されたイメージセンサを備えた半導体装置であって、
隣り合う前記光電変換素子の間の位置で前記半導体基板に形成された溝と、
前記溝の底部に設けられた不純物拡散層と、を備え、
前記不純物拡散層は前記光電変換素子におけるＰＮ接合よりも深い位置に配置されていることを特徴とする半導体装置。
【請求項２】
前記溝は前記光電変換素子の周囲を囲って前記半導体基板に形成されている請求項１に記載の半導体装置。
【請求項３】
前記光電変換素子はＰＮ接合フォトダイオードである請求項１又は２に記載の半導体装置。
【請求項４】
前記光電変換素子はＰＩＮフォトダイオードである請求項１又は２に記載の半導体装置。
【請求項５】
前記光電変換素子はアバランシェフォトダイオードである請求項１又は２に記載の半導体装置。
【請求項６】
前記不純物拡散層の注入種の濃度は、前記半導体基板の表面側に形成されて前記フォトダイオードのアノード又はカソードを構成する拡散層の注入種の濃度よりも低い請求項３から５のいずれか一項に記載の半導体装置。
【請求項７】
前記光電変換素子はフォトトランジスタである請求項１又は２に記載の半導体装置。
【請求項８】
前記不純物拡散層の注入種の濃度は、前記半導体基板の表面側に形成されて前記フォトトランジスタのエミッタを構成する拡散層の注入種の濃度よりも低い請求項７に記載の半導体装置。
【請求項９】
前記溝にシリコン酸化膜が埋め込まれている請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
前記溝にシリコン窒化膜が埋め込まれている請求項１から８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に光電変換素子が配列されて形成されたイメージセンサを備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体基板を用いた半導体装置において、光電変換素子が２次元に配置されて形成されたイメージセンサが知られている。このようなイメージセンサとして、光電変換素子とトランジスタの組が画素を構成し、隣り合う画素がシリコン酸化膜で分離された構造のものが既に知られている。
【０００３】
しかし、従来のイメージセンサでは、隣り合う画素同士で、入射した光により発生する光電荷が混ざってしまうという問題があった。
【０００４】
このような不具合を解決する方法として、深いウェル領域で隣り合う画素同士を分離する方法が公開されている（例えば特許文献１を参照。）。特許文献１には、フォトダイオードのＰＮ接合より深い領域で発生した光電荷を横方向に拡散させない目的で、フォトダイオード形成部及び画素−周辺回路間にクロストーク防止層と呼ばれる不純物拡散層を形成した構造が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された構造では、隣り合う画素同士はＰＮ接合によって分離されている。したがって、隣り合う画素同士の間隔はＰＮ接合による空乏層の幅によって制限される。したがって、特許文献１に開示された構造は微細化が難しいという問題があった。
【０００６】
本発明は、半導体基板上に光電変換素子が配列されて形成されたイメージセンサを備えた半導体装置において、隣り合う光電変換素子同士の光電荷が混ざるのを防止し、かつ微細化を実現することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、
半導体基板上に光電変換素子が配列されて形成されたイメージセンサを備えた半導体装置であって、隣り合う上記光電変換素子の間の位置で上記半導体基板に形成された溝と、上記溝の底部に設けられた不純物拡散層と、を備え、上記不純物拡散層は上記光電変換素子におけるＰＮ接合よりも深い位置に配置されていることを特徴とするものである。
【発明の効果】
【０００８】
本発明の半導体装置は、半導体基板上に光電変換素子が配列されて形成されたイメージセンサを備えた半導体装置において、隣り合う光電変換素子同士の光電荷が混ざるのを防止し、かつ微細化を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施例を説明するための概略的な断面図である。
【図２】図１の実施例を作製するための製造工程の一例を説明するための断面図である。
【図３】図２の続きの工程を説明するための概略的な断面図である。
【図４】他の実施例を説明するための概略的な断面図である。
【図５】さらに他の実施例を説明するための概略的な断面図である。
【図６】さらに他の実施例を説明するための概略的な断面図である。
【図７】さらに他の実施例を説明するための概略的な断面図である。
【図８】さらに他の実施例を説明するための概略的な断面図である。
【発明を実施するための形態】
【００１０】
本発明の半導体装置において、上記溝は上記光電変換素子の周囲を囲って上記半導体基板に形成されている例を挙げることができる。ただし、上記溝は光電変換素子の周囲を囲っていなくてもよい。上記溝は、隣り合う光電変換素子同士の光電荷が混ざるのを防止できる位置に少なくとも配置されていればよい。
【００１１】
本発明の半導体装置において、上記光電変換素子は、ＰＮ接合フォトダイオード、ＰＩＮフォトダイオード、アバランシェフォトダイオードのうちのいずれかである例を挙げることができる。光電変換素子がＰＩＮフォトダイオード又はアバランシェフォトダイオードである場合、光電変換素子がＰＮ接合フォトダイオードである場合に比べて、光に対する出力信号をより大きくすることができる。
【００１２】
さらに、上記不純物拡散層の注入種の濃度は、上記半導体基板の表面側に形成されて上記フォトダイオードのアノード又はカソードを構成する拡散層の注入種の濃度よりも低い例を挙げることができる。これにより、上記不純物拡散層とフォトダイオードのカソード又はアノードとが接した場合においても、高濃度の不純物領域同士が接することが無いため、その接合部分での接合リーク電流の発生を防ぐことができる。
【００１３】
本発明の半導体装置において、上記光電変換素子はフォトトランジスタである例を挙げることができる。光電変換素子をフォトトランジスタとすることで、出力信号をトランジスタの増幅作用により大きくすることができる。
【００１４】
さらに、上記不純物拡散層の注入種の濃度は、上記フォトトランジスタのエミッタを構成する拡散層の注入種の濃度よりも低い例を挙げることができる。これにより、上記不純物拡散層とフォトトランジスタのベースとが接した場合においても、高濃度の不純物領域同士が接することが無いため、その接合部分での接合リーク電流の発生を防ぐことができる。
【００１５】
本発明の半導体装置において、上記溝にシリコン酸化膜又はシリコン窒化膜が埋め込まれている例を挙げることができる。これにより、酸化工程によって上記溝の内壁に酸化膜を形成する場合に比べて、酸化工程を１つ減らすことができ、製造プロセスを簡略化できる。なお、上記溝に埋め込まれる材料はこれらに限定されない。
【００１６】
光電変換素子を２次元的に配列したデバイスとして、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）センサやＣＣＤ（Charge Coupled Device）センサなどの固体撮像素子がある。
【００１７】
ＣＭＯＳセンサは、光電変換素子にフォトダイオードを用いて、その信号を画素毎に設置したＭＯＳＦＥＴで選択的に出力するという構成をもつ。したがって、ＣＭＯＳセンサは、光電変換素子、画素毎の出力選択スイッチ、周辺回路といった構成要素を全て一般的なＣＭＯＳ半導体プロセスで同一基板上に作りこめるという特徴がある。そして、プロセスルールの微細化に伴って、ＣＭＯＳセンサについて１画素の寸法の縮小による高解像度化が進められている。
【００１８】
光電変換素子であるフォトダイオードはＰＮ接合によって形成される。一般に、フォトダイオードではＰＮ接合に逆バイアス電圧が加えられ、空乏層が拡げられる。その空乏層の幅によって電荷に変換できる光の波長が決まる。
【００１９】
フォトダイオードにおいて、ＰＮ接合は半導体基板に対して縦方向に形成される。空乏層は基板の深さ方向に拡がる。フォトダイオードに入射した光は半導体基板の深い部分で光電変換されることになる。
【００２０】
フォトダイオードに入射する光は画素に対して垂直方向だけでなく、ある程度の傾きを持ったものもある。したがって、光によって発生する電荷は、その発生箇所によっては入射した画素の隣の画素へ出力される可能性がある。画素の微細化が進められるに従って、このような画素出力の混同は起きやすくなる。
【００２１】
このような不具合を解消するために、本発明の半導体装置は、イメージセンサにおける光電変換素子を互いに分離する構造として溝を用いる。
【００２２】
図１は、一実施例を説明するための概略的な断面図である。この実施例は光電変換素子としてＰＮ接合フォトダイオードを備えている。
【００２３】
半導体基板１０１にＣＭＯＳイメージセンサの画素１０３が形成されている。画素１０３の平面寸法は例えば２.５×２.５μｍ（マイクロメートル）である。半導体基板１０１に複数の画素１０３が配列されている。
【００２４】
半導体基板１０１は例えばシリコンによって形成されている。半導体基板１０１は、例えばＰ＋シリコン基板１０５と、Ｐ＋シリコン基板１０５上に形成されたＰ型シリコン層１０７によって形成されている。Ｐ＋シリコン基板１０５は、Ｐ型シリコン層１０７に比べて高濃度のＰ型不純物が導入されたシリコン基板である。Ｐ型シリコン層１０７はエピタキシャル成長によって形成されたシリコン層である。Ｐ型シリコン層１０７の厚みは例えば１０〜２０μｍである。
【００２５】
Ｐ型シリコン層１０７の表面側にＰ型ウェル１０９が形成されている。Ｐ型ウェル１０９のＰ型不純物濃度はＰ型シリコン層１０７のＰ型不純物濃度よりも高い。Ｐ型ウェル１０９の実質的なＰ型不純物濃度は例えば１×１０17ｃｍ-3である。また、Ｐ型ウェル１０９の深さは例えば１〜２μｍである。
【００２６】
Ｐ型ウェル１０９の表面側に、Ｎ＋拡散層１１１、Ｎ＋拡散層１１３及びＰ＋拡散層１１５が画素１０３ごとに形成されている。
【００２７】
画素１０３において、Ｎ＋拡散層１１１とＮ＋拡散層１１３は互いに間隔をもって配置されている。Ｎ＋拡散層１１１はＮ＋拡散層１１３よりも深く形成されている。Ｎ＋拡散層１１１とＮ＋拡散層１１３の実質的なＮ型不純物濃度は例えば５×１０20ｃｍ-3である。また、Ｎ＋拡散層１１１の深さは例えば２００〜３００ｎｍ（ナノメートル）である。
【００２８】
Ｐ＋拡散層１１５はＮ＋拡散層１１１の形成領域と一部重複して形成されている。Ｐ＋拡散層１１５はＮ＋拡散層１１１よりも浅い位置に形成されている。Ｐ＋拡散層１１５の実質的なＰ型不純物濃度はＰ型ウェル１０９のＰ型不純物濃度よりも高い。
【００２９】
Ｎ＋拡散層１１１とＮ＋拡散層１１３の間のＰ型ウェル１０９の上に、ゲート絶縁膜（図示は省略）を介してゲート電極１１７が形成されている。Ｐ＋拡散層１１５はゲート電極１１７とは間隔をもって配置されている。
【００３０】
画素１０３において、Ｐ型ウェル１０９とＮ＋拡散層１１１を有するＰＮ接合フォトダイオード１１９（光電変換素子）が形成されている。Ｐ型ウェル１０９はＰＮ接合フォトダイオード１１９のアノードを構成している。Ｎ＋拡散層１１１はＰＮ接合フォトダイオード１１９のカソードを構成している。Ｐ＋拡散層１１５はＰＮ接合フォトダイオード１１９の表面の保護層として機能する。Ｐ型シリコン層１０７及びＰ＋シリコン基板１０５は複数の画素１０３の各ＰＮ接合フォトダイオード１１９で共通のアノードとして機能する。ＰＮ接合フォトダイオード１１９は、Ｐ型ウェル１０９とＮ＋拡散層１１１との間にＰＮ接合を備えている。
【００３１】
また、画素１０３において、Ｎ＋拡散層１１１、Ｎ＋拡散層１１３及びゲート電極１１７を有するＭＯＳＦＥＴ（ＭＯＳ Field-Effect Transistor）からなるトランジスタ１２１が形成されている。トランジスタ１２１は画素１０３の出力選択スイッチとして機能する。
【００３２】
画素１０３の周囲を囲って半導体基板１０１に溝１２３が形成されている。溝１２３は隣り合う画素１０３同士を分離している。また、溝１２３は隣り合うＰＮ接合フォトダイオード１１９同士を分離している。溝１２３内に絶縁膜１２５を介して半導体材料１２７が埋め込まれている。絶縁膜１２５は例えばシリコン酸化膜である。半導体材料１２７は例えばポリシリコンである。
【００３３】
例えば、溝１２３はＰ型ウェル１０９よりも深い深さで形成されている。溝１２３の底部はＰ型ウェル１０９とは間隔をもつ位置、つまりＰＮ接合フォトダイオード１１９におけるＰＮ接合よりも深い位置でＰ型シリコン層１０７に配置されている。溝１２３の深さは、例えば、Ｐ型シリコン層１０７の表面（Ｐ型ウェル１０９の表面）から３.０〜５.０μｍである。また、溝１２３の幅寸法は例えば０.３〜０.４μｍ程度である。
【００３４】
Ｐ型シリコン層１０７に、溝１２３の底部に接してＮ＋拡散層１２９（不純物拡散層）が形成されている。Ｎ＋拡散層１２９の実質的なＮ型不純物濃度は例えば１×１０18ｃｍ-3である。Ｐ型シリコン層１０７とＮ＋拡散層１２９との間にビルトインポテンシャル分の空乏層（図示は省略）が拡がっている。
【００３５】
Ｎ＋拡散層１２９はＰ型ウェル１０９よりも深い深さの位置に形成されている。Ｎ＋拡散層１２９はＰＮ接合フォトダイオード１１９におけるＰＮ接合よりも深い位置でＰ型シリコン層１０７に配置されている。
【００３６】
この実施例は、隣り合う画素１０３同士を溝１２３によって分離することで、隣り合う画素１０３同士で発生した光電荷の混同を防ぐことができる。
さらに、この実施例は、溝１２３の底部にＮ＋拡散層１２９を備えているので、Ｐ型シリコン層１０７とＮ＋拡散層１２９との間の空乏層により、より深い部分まで隣り合う画素１０３同士で発生した光電荷の混同を防ぐことができる。
【００３７】
溝１２３を形成できる深さには限界がある。この実施例では、隣り合う画素１０３同士で発生した光電荷の混合をより深い位置で防止するために、溝１２３だけでなく溝１２３の底部にさらにＮ＋拡散層１２９が形成されている。
【００３８】
また、この実施例では、溝１２３によって隣り合う画素１０３同士は電気的に完全に分離される。したがって、この実施例は、隣り合う画素同士を酸化膜とＰＮ接合で分離する一般的なＣＭＯＳ半導体プロセスによる手法と比べて、隣り合う画素１０３の距離を縮めやすく、微細化がしやすいという利点がある。
【００３９】
以上のことは、Ｎ型とＰ型を入れ替えても、同様のことが言える。
また溝１２３には、半導体材料１２７を埋め込む代わりに、絶縁材料、例えばシリコン酸化膜やシリコン窒化膜を埋め込んでもよい。溝１２３に絶縁材料を埋め込むようにすれば、溝１２３の内壁に絶縁膜を形成する工程、例えば酸化工程が行われる場合に比べて、工程を１つ減らすことができ、製造プロセスを簡略化できる。なお、溝１２３に埋め込まれる絶縁材料はシリコン酸化膜及びシリコン窒化膜に限定されない。
【００４０】
図２及び図３は、図１を参照して説明された実施例を作製するための製造工程の一例を説明するための断面図である。以下に説明する工程（ａ）から（ｆ）は図２中及び図３中の（ａ）から（ｆ）に対応している。工程（ｇ）は図１を参照して説明する。なお、図１を参照して説明された実施例の製造方法は、以下に説明される製造工程例に限定されない。
【００４１】
（ａ）Ｐ＋シリコン基板１０５上にＰ型シリコン層１０７がエピタキシャル成長させた半導体基板１０１を用いる。Ｐ型シリコン層１０７に対して、光電変換素子を形成する領域を含んで、例えば、３０ｋｅＶ、１×１０13ｃｍ-2の条件でボロン注入を行う。窒素ガス雰囲気中で、１１５０℃、１時間の条件でドライブイン拡散を行い、Ｐ型シリコン層１０７に注入されたボロンを拡散させてＰ型ウェル１０９を形成する。
【００４２】
（ｂ）隣り合う画素１０３同士を分離するための溝を形成するためのハードマスクとして、ＨＴＯ（High Temperature Oxide）膜２０１をＰ型ウェル１０９上に４００ｎｍ程度の厚みで成膜する。写真製版技術及びエッチング技術を用いて、上記溝を形成する領域のＨＴＯ膜２０１を除去し、上記溝に対応する溝をもつハードマスクを形成する。ここで、ＨＴＯ膜２０１の溝の幅寸法は例えば０.３〜０.４μｍ程度に設定する。
【００４３】
（ｃ）エッチング技術により、ＨＴＯ膜２０１からなるハードマスクを用いて、Ｐ型シリコン層１０７に溝１２３を形成する。例えば、ＳＦ6、Ｏ2、Ａｒガスを用いたマイクロ波プラズマエッチングを行い、Ｐ型シリコン層１０７表面に垂直な溝１２３に加工する。溝１２３の深さは例えば３.０〜５.０μｍ程度である。溝１２３の幅寸法は例えば０.３〜０.４μｍ程度である。ここで、ハードマスクもエッチングされるため、ＨＴＯ膜２０１は１００ｎｍ程度に薄くなっている。
【００４４】
（ｄ）Ｐ型シリコン層１０７に対して、ＨＴＯ膜２０１をマスクとしてリン注入を行う。Ｐ型シリコン層１０７表面に対して垂直にリン注入を行うために、例えば、１５ｋｅＶ，５×１０14ｃｍ-2の条件で、注入角度を０°とする。これにより、溝１２３の底部のみにＮ型不純物であるリンが注入される。Ｐ型シリコン層１０７に、溝１２３の底部に接するＮ＋拡散層１２９が形成される。
【００４５】
（ｅ）ＨＴＯ膜２０１を例えばウェットエッチングによって除去する。酸化処理を施して溝１２３の内壁を酸化する。例えば、この酸化処理は、１０５０℃のドライ酸化により、厚みが１３０ｎｍ程度のシリコン酸化膜が形成される条件で行われる。その後、形成したシリコン酸化膜を除去する。このシリコン酸化膜を除去することで、マイクロ波プラズマエッチングのダメージを除去できる。これにより、溝１２３の形成時に発生する可能性のある結晶欠陥を緩和し、フォトダイオードを構成するＰＮ接合にリーク電流が起こることを防ぐことができる。
【００４６】
（ｆ）隣り合う画素１０３同士を絶縁分離するために、酸化処理を再度施して、溝１２３の内壁にシリコン酸化膜からなる絶縁膜１２５を形成する。例えば、酸化処理は、８５０℃のウェット酸化により、厚みが２０ｎｍ程度のシリコン酸化膜が形成される条件で行われる。溝１２３を埋めるために、例えば厚みが８００ｎｍ程度の半導体材料、例えばポリシリコンを成膜する。溝１２３内に絶縁膜１２５を介して半導体材料１２７が埋め込まれる。
【００４７】
（ｇ）半導体材料１２７を全面エッチングし、溝１２３に埋め込んだ半導体材料１２７以外の余分な部分を除去する。その後は、一般的なＣＭＯＳ半導体プロセスを用いて、ＰＮ接合フォトダイオード１１９と、その信号を選択的に出力するためのトランジスタ１２１を形成する（図１を参照。）。
【００４８】
上記実施例では光電変換素子としてＰＮ接合フォトダイオード１１９が用いられているが、本発明の半導体装置において光電変換素子はＰＮ接合フォトダイオードに限定されない。本発明の半導体装置において光電変換素子は、他の素子、例えばフォトトランジスタやＰＩＮフォトダイオード、アバランシェフォトダイオードなどであってもよい。
【００４９】
図４は、他の実施例を説明するための概略的な断面図である。この実施例は光電変換素子としてフォトトランジスタを備えている。
【００５０】
半導体基板３０１にＣＭＯＳイメージセンサの画素３０３が形成されている。画素３０３の平面寸法は例えば５.０×５.０μｍである。
【００５１】
半導体基板３０１は、例えばＮ＋シリコン基板３０５と、Ｎ＋シリコン基板３０５上に形成されたＮ型シリコン層３０７によって形成されている。Ｎ＋シリコン基板３０５は、Ｎ型シリコン層３０７に比べて高濃度のＮ型不純物が導入されたシリコン基板である。Ｎ型シリコン層３０７はエピタキシャル成長によって形成されたシリコン層である。Ｎ型シリコン層３０７の厚みは例えば１０〜２０μｍである。
【００５２】
Ｎ型シリコン層３０７の表面側にＮ型ウェル３０９が形成されている。Ｎ型ウェル３０９のＮ型不純物濃度はＮ型シリコン層３０７のＮ型不純物濃度よりも高い。Ｎ型ウェル３０９の実質的なＰ型不純物濃度は例えば１×１０17ｃｍ-3である。また、Ｎ型ウェル３０９の深さは例えば１〜２μｍである。
【００５３】
画素３０３のフォトトランジスタ領域３０３ａにおいて、Ｎ型シリコン層３０７の表面側にＰ型拡散層３１１が形成されている。Ｐ型拡散層３１１はＮ型ウェル３０９よりも深く形成されている。Ｐ型拡散層３１１の実質的なＰ型不純物濃度は例えば３×１０15ｃｍ-3である。また、Ｐ型拡散層３１１の深さは例えばＮ型シリコン層３０７の表面から１〜２μｍである。フォトトランジスタ領域３０３ａにおいてＮ型ウェル３０９は形成されていない。
【００５４】
画素３０３のフォトトランジスタ領域３０３ａにおいて、Ｎ型シリコン層３０７の表面側にＮ＋拡散層３１３が形成されている。Ｎ＋拡散層３１３はＰ型拡散層３１１よりも浅く形成されている。Ｎ＋拡散層３１３の実質的なＮ型不純物濃度は例えば３×１０15ｃｍ-3である。また、Ｎ＋拡散層３１３の深さは例えばＮ型シリコン層３０７の表面から０.２〜０.３μｍである。
【００５５】
画素３０３の出力選択スイッチ領域３０３ｂにおいて、Ｎ型ウェル３０９の表面側に一対のＰ＋拡散層３１５が互いに間隔をもって形成されている。Ｐ＋拡散層３１５の実質的なＰ型不純物濃度は例えば５×１０20ｃｍ-3である。また、Ｐ＋拡散層３１５の深さは例えば２００〜３００ｎｍである。
【００５６】
画素３０３の出力選択スイッチ領域３０３ｂにおいて、一対のＰ＋拡散層３１５の間のＮ型ウェル３０９の上に、ゲート絶縁膜（図示は省略）を介してゲート電極３１７が形成されている。
【００５７】
画素３０３において、フォトトランジスタ領域３０３ａに、Ｎ型シリコン層３０７とＰ型拡散層３１１とＮ＋拡散層３１３を有するフォトトランジスタ３１９が形成されている。Ｎ型シリコン層３０７はフォトトランジスタ３１９のコレクタを構成している。Ｐ型拡散層３１１はフォトトランジスタ３１９のベースを構成している。Ｎ＋拡散層３１３はフォトトランジスタ３１９のエミッタを構成している。Ｎ型シリコン層３０７及びＮ＋シリコン基板３０５は複数の画素３０３の各フォトトランジスタ３１９で共通のコレクタとして機能する。フォトトランジスタ３１９は、Ｎ型シリコン層３０７とＰ型拡散層３１１との間、及びＰ型拡散層３１１とＮ＋拡散層３１３との間に、それぞれＰＮ接合を備えている。
【００５８】
また、画素３０３において、出力選択スイッチ領域３０３ｂに、一対のＰ＋拡散層３１５及びゲート電極３１７を有するＭＯＳＦＥＴからなるトランジスタ３２１が形成されている。トランジスタ３２１は画素３０３の出力選択スイッチとして機能する。
【００５９】
画素３０３の周囲を囲って半導体基板３０１に溝３２３が形成されている。溝３２３は隣り合う画素３０３同士を分離している。また、溝３２３は隣り合うフォトトランジスタ３１９同士を分離している。また、溝３２３は画素３０３内でフォトトランジスタ３１９とトランジスタ３２１を分離している。なお、フォトトランジスタ３１９とトランジスタ３２１は溝３２３によって分離されていなくてもよい。
【００６０】
溝３２３内に絶縁膜３２５を介して半導体材料３２７が埋め込まれている。絶縁膜３２５は例えばシリコン酸化膜である。半導体材料３２７は例えばポリシリコンである。なお、絶縁膜３２５及び半導体材料３２７に替えて、溝３２３内に絶縁材料が埋め込まれていてもよい。そのような絶縁材料として、例えばシリコン酸化膜やシリコン窒化膜を挙げることができる。
【００６１】
例えば、溝３２３はＮ型ウェル３０９よりも深い深さで形成されている。また、溝３２３は、フォトトランジスタ３１９のベースを構成するＰ型拡散層３１１よりも深い深さで形成されている。溝３２３の底部はＮ型ウェル３０９及びＰ型拡散層３１１とは間隔をもつ位置、つまりフォトトランジスタ３１９におけるＰＮ接合よりも深い位置でＮ型シリコン層３０７に配置されている。溝３２３の深さは、例えば、Ｎ型シリコン層３０７の表面から３.０〜５.０μｍである。また、溝３２３の幅寸法は例えば０.３〜０.４μｍ程度である。
【００６２】
Ｎ型シリコン層３０７に、溝３２３の底部に接してＮ＋拡散層３２９（不純物拡散層）が形成されている。Ｎ＋拡散層３２９の実質的なＮ型不純物濃度は例えば１×１０18ｃｍ-3である。
【００６３】
Ｎ＋拡散層３２９はＰ型拡散層３１１よりも深い位置に形成されている。Ｎ＋拡散層３２９はＰ型拡散層３１１とは間隔をもつ位置、つまりフォトトランジスタ３１９におけるＰＮ接合よりも深い位置に配置されている。
【００６４】
この実施例は、隣り合う画素３０３同士を溝３２３によって分離することで、隣り合う画素３０３同士で発生した光電荷の混同を防ぐことができる。
さらに、この実施例は、溝３２３の底部にＮ＋拡散層３２９を備えている。したがって、Ｐ型拡散層３１１で構成されるベースとＮ型シリコン層３０７で構成されるコレクタとの間に形成されるＰＮ接合のビルトインポテンシャルによる空乏層が隣り合う画素３０３間でつながることが防止される。
【００６５】
また、この実施例では、溝３２３によって隣り合う画素３０３同士は電気的に完全に分離される。したがって、この実施例は、隣り合う画素同士を酸化膜とＰＮ接合で分離する一般的なＣＭＯＳ半導体プロセスによる手法と比べて、隣り合う画素３０３の距離を縮めやすく、微細化がしやすいという利点がある。
【００６６】
図４に示された実施例の構成において、Ｎ型とＰ型を入れ替えても、図４に示された実施例と同様の作用及び効果が得られる。
【００６７】
また、本発明の半導体装置において、光電変換素子をＰＮ接合フォトダイオードやフォトトランジスタではなく、ＰＩＮフォトダイオードやアバランシェフォトダイオードとしてもよい。
【００６８】
図５は、さらに他の実施例を説明するための概略的な断面図である。この実施例は光電変換素子としてＰＩＮフォトダイオードを備えている。図５において図１と同じ機能を果たす部分には同じ符号が付され、それらの部分の説明は省略される。
【００６９】
この実施例の半導体装置は、光電変換素子として、図１に示された実施例のＰＮ接合フォトダイオード１１９に替えて、ＰＩＮフォトダイオード１３１を備えている。ＰＩＮフォトダイオード１３１は、Ｐ型ウェル１０９とＮ＋拡散層１１１とイントリンシック領域１３３を有している。
【００７０】
Ｐ型ウェル１０９はＰＩＮフォトダイオード１３１のアノードを構成している。Ｎ＋拡散層１１１はＰＩＮフォトダイオード１３１のカソードを構成している。
【００７１】
イントリンシック領域１３３は実質的に不純物を含まない真性半導体領域である。イントリンシック領域１３３は、Ｐ型ウェル１０９よりも浅く、かつＮ＋拡散層１１１よりも深い位置で、Ｐ型ウェル１０９及びＮ＋拡散層１１１に接して配置されている。
【００７２】
光電変換素子としてＰＩＮフォトダイオード１３１が用いられることにより、光電変換素子としてＰＮ接合フォトダイオードが用いられる場合に比べて、光に対する出力信号をより大きくすることができる。
【００７３】
図６は、さらに他の実施例を説明するための概略的な断面図である。この実施例は光電変換素子としてアバランシェフォトダイオードを備えている。図６において図１と同じ機能を果たす部分には同じ符号が付され、それらの部分の説明は省略される。
【００７４】
この実施例の半導体装置は、光電変換素子として、図１に示された実施例のＰＮ接合フォトダイオード１１９に替えて、アバランシェフォトダイオード１３５を備えている。アバランシェフォトダイオード１３５は、Ｐ＋シリコン基板１０５とＰ型シリコン層１０７とＰ型ウェル１０９とＮ＋拡散層１１１を有している。
【００７５】
Ｐ＋シリコン基板１０５、Ｐ型シリコン層１０７及びＰ型ウェル１０９はアバランシェフォトダイオード１３５のアノードを構成している。Ｎ＋拡散層１１１はアバランシェフォトダイオード１３５のカソードを構成している。
【００７６】
Ｐ型シリコン層１０７の不純物濃度が十分低いので、アバランシェフォトダイオード１３５に高い電界をかけることができる。高い電界がかかった状態ではキャリアが原子と衝突して電子なだれを起こすので、キャリアの数を増やすことができる。したがって、アバランシェフォトダイオード１３５は光に対する出力信号をより大きくすることができる。
【００７７】
光電変換素子としてアバランシェフォトダイオード１３５が用いられることにより、光電変換素子としてＰＮ接合フォトダイオードが用いられる場合に比べて、光に対する出力信号をより大きくすることができる。
【００７８】
また、上記で説明された実施例は、縦型のフォトダイオードやフォトトランジスタを用いているが、本発明の半導体装置において、光電変換素子は横型のフォトダイオードやフォトトランジスタであってもよい。
【００７９】
図７は、さらに他の実施例を説明するための概略的な断面図である。この実施例は光電変換素子として横型のＰＮ接合フォトダイオードを備えている。図７において図１と同じ機能を果たす部分には同じ符号が付され、それらの部分の説明は省略される。
【００８０】
この実施例の半導体装置は、光電変換素子として、図１に示された実施例の縦型のＰＮ接合フォトダイオード１１９に替えて、横型のＰＮ接合フォトダイオード１３９を備えている。横型のＰＮ接合フォトダイオード１３９は、Ｐ型ウェル１０９とＮ＋拡散層１１１を有している。
【００８１】
Ｐ型ウェル１０９はＰＮ接合フォトダイオード１３９のアノードを構成している。Ｎ＋拡散層１１１はＰＮ接合フォトダイオード１３９のカソードを構成している。この実施例では、Ｐ型シリコン層１０７及びＰ＋シリコン基板１０５はＰＮ接合フォトダイオード１３９のアノードを構成していない。
【００８２】
Ｐ型ウェル１０９の表面側にＰ＋拡散層１４１が配置されている。Ｐ＋拡散層１４１は、Ｎ＋拡散層１１１、Ｎ＋拡散層１１３及びＰ＋拡散層１１５とは間隔をもって配置されている。Ｐ＋拡散層１４１はＰＮ接合フォトダイオード１３９のアノードコンタクトとして用いられる。
【００８３】
このように、本発明の半導体装置において、光電変換素子は横型のＰＮ接合フォトダイオード１３９であってもよい。
なお、本発明の半導体装置において、光電変換素子は、横型のＰＩＮフォトダイオードや横型のアバランシェフォトダイオードであってもよい。
【００８４】
図８は、さらに他の実施例を説明するための概略的な断面図である。この実施例は光電変換素子として横型のフォトトランジスタを備えている。図８において図４と同じ機能を果たす部分には同じ符号が付され、それらの部分の説明は省略される。
【００８５】
この実施例の半導体装置は、光電変換素子として、図４に示された実施例の縦型のフォトトランジスタ３１９に替えて、フォトトランジスタ領域３０３ａに横型のフォトトランジスタ３３１を備えている。横型のフォトトランジスタ３３１は、Ｎ型シリコン層３０７とＰ型拡散層３１１とＮ＋拡散層３１３を有している。
【００８６】
Ｎ型シリコン層３０７はフォトトランジスタ３３１のコレクタを構成している。Ｐ型拡散層３１１はフォトトランジスタ３３１のベースを構成している。Ｎ＋拡散層３１３はフォトトランジスタ３３１のエミッタを構成している。この実施例では、Ｎ＋シリコン基板３０５はフォトトランジスタ３３１のコレクタを構成していない。
【００８７】
フォトトランジスタ領域３０３ａにおいて、Ｎ型シリコン層３０７の表面側にＮ＋拡散層３３３が配置されている。Ｎ＋拡散層３３３は、Ｐ型拡散層３１１及びＮ＋拡散層３１３とは間隔をもって配置されている。Ｎ＋拡散層３３３はフォトトランジスタ３３１のコレクタコンタクトとして用いられる。
【００８８】
このように、本発明の半導体装置において、光電変換素子は横型のフォトトランジスタ３３１であってもよい。
【００８９】
以上、本発明の実施例を説明したが、上記実施例での数値、材料、配置、個数等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００９０】
例えば、上記実施例では半導体基板としてシリコン基板が用いられているが、本発明の半導体装置において、半導体基板はシリコン基板以外の半導体基板であってもよい。
【００９１】
また、本発明の半導体装置において、光電変換素子の構成は、図１、図５、図６又は図７に示されたフォトダイオードの構成、及び、図４又は図８に示されたフォトトランジスタの構成に限定されない。
【符号の説明】
【００９２】
１０１  半導体基板
１０９  Ｐ型ウェル
１１１  Ｎ＋拡散層（カソード）
１１９  ＰＮ接合フォトダイオード
１２３  溝
１２９  Ｎ＋拡散層（不純物拡散層）
３０１  半導体基板
３０９  Ｎ型ウェル
３１１  Ｐ型拡散層（ベース）
３１９  フォトトランジスタ
３２３  溝
３２９  Ｎ＋拡散層（不純物拡散層）
【先行技術文献】
【特許文献】
【００９３】
【特許文献１】特開２０１３−０４８１３２号公報
【図１】
2015056622.tif 000003
【図２】
2015056622.tif 000004
【図３】
2015056622.tif 000005
【図４】
2015056622.tif 000006
【図５】
2015056622.tif 000007
【図６】
2015056622.tif 000008
【図７】
2015056622.tif 000009
【図８】
2015056622.tif 000010