(57)【要約】【課題】アクティブクランプ動作を限定的に制限することができる電力用半導体素子のゲート制御回路を提供する。【解決手段】ゲート基準信号を発生させるゲート信号発生手段１と、このゲート基準信号を増幅して電力用半導体素子にゲート信号を供給すると共に、電力用半導体素子のターンオフ時、コレクタ電圧がオーバーシュートして所定の閾値を超えたとき、電力用半導体素子のゲートにオン電圧を与えるアクティブクランプ回路を有するゲート駆動手段２と、ゲートの電圧をフィードバック電圧として検出し、この値が所定値を超えたときオンレベルと判定するゲートフィードバック電圧検出手段４と、ゲート基準信号がターンオフ指令の状態で、フィードバック電圧がオンレベルとなったとき不一致信号を出力するオフ時ゲート不一致検出手段５とで構成する。不一致信号が得られたとき、所定時間後にゲート信号発生手段１をゲートブロックする。【選択図】図１
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【特許請求の範囲】
【請求項１】
電力変換装置を構成する電力用半導体素子をオンオフ制御するためのゲート基準信号を発生させるゲート信号発生手段と、
前記ゲート基準信号を増幅して前記電力用半導体素子にゲート信号を供給すると共に、前記電力用半導体素子のターンオフ時、コレクタ電圧がオーバーシュートして所定の閾値を超えたとき、前記電力用半導体素子のゲートにオン電圧を与えるように構成されたアクティブクランプ回路を有するゲート駆動手段と、
前記ゲートの電圧をフィードバック電圧として検出し、この値が所定値を超えたときオンレベルと判定するように構成したゲートフィードバック電圧検出手段と、
前記ゲート基準信号がターンオフ指令の状態で、前記フィードバック電圧がオンレベルとなったとき不一致信号を出力するオフ時ゲート不一致検出手段と
を具備し、
前記不一致信号が得られたとき、所定時間後に前記ゲート信号発生手段をゲートブロックするようにしたことを特徴とする電力用半導体素子のゲート制御回路。
【請求項２】
電力変換装置を構成するスイッチングレグの正アーム及び負アーム用電力用半導体素子をオンオフ制御するための正、負のゲート基準信号を発生させるゲート信号発生手段と、
前記正、負のゲート基準信号を受け、信号処理を行ったあとの正、負のゲート基準信号を出力するゲートインタロック手段と、
前記信号処理後のゲート基準信号を増幅して前記正アーム及び負アーム用電力用半導体素子にゲート信号を供給すると共に、前記電力用半導体素子のターンオフ時、コレクタ電圧がオーバーシュートして所定の閾値を超えたとき、前記電力用半導体素子のゲートにオン電圧を与えるように構成されたアクティブクランプ回路を有する正側及び負側のゲート駆動手段と、
前記ゲートの電圧をフィードバック電圧として検出し、この値が所定値を超えたときオンレベル、所定値未満のときオフレベルと判定するように構成され、その出力を前記ゲートインタロック手段に与えるようにした正側及び負側のゲートフィードバック電圧検出手段と、
前記正、負のゲート基準信号がターンオフ指令の状態で、前記フィードバック電圧がオンレベルとなったとき不一致信号を出力する正、負のオフ時ゲート不一致検出手段と
を具備し、
前記何れかのオフ時ゲート不一致検出手段から不一致信号が得られたとき、所定時間後に前記ゲート信号発生手段をゲートブロックするようにすると共に、
前記ゲートインタロック手段は、
正側ゲート基準信号がオンで負側ゲートフィードバック信号がオフの時だけ信号処理後の正側ゲート基準信号がオンし、一旦この状態となった後は正側ゲート基準信号がオフとなるまでオン状態に自己ラッチし、負側ゲート基準信号がオンで正側ゲートフィードバック信号がオフの時だけ信号処理後の負側ゲート基準信号がオンし、一旦この状態となった後は負側ゲート基準信号がオフとなるまでオン状態に自己ラッチするように構成されていることを特徴とする電力用半導体素子のゲート制御回路。
【請求項３】
前記不一致信号の発生回数をカウントし、予め設定された所定の回数に到達したとき、前記ゲート信号発生手段をゲートブロックするようにしたことを特徴とする請求項１または請求項２に記載の電力用半導体素子のゲート制御回路。
【請求項４】
請求項１または請求項２の電力用半導体素子のゲート制御回路を複数個有し、これら複数個の前記不一致信号の発生回数の総和をカウントし、この総和が予め設定された所定の回数に到達したとき、前記ゲート信号発生手段をゲートブロックするようにしたことを特徴とする電力用半導体素子のゲート制御回路。
【請求項５】
前記ゲート駆動手段は、
前記ゲート基準信号を共通の入力とし、正側及び負側のトランジスタで構成される増幅回路で増幅し、その出力をゲート抵抗を介して前記電力用半導体素子のゲートに供給するようにすると共に、
前記フィードバック電圧は、前記増幅回路の出力から得るようにしたことを特徴とする請求項１乃至請求項４の何れか１項に記載の電力用半導体素子のゲート制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力用半導体素子のゲート制御回路に関するものである。
【背景技術】
【０００２】
電力用半導体素子、とくに電圧駆動型の電力用半導体素子のゲート制御回路において、ターンオフ動作の時に発生するコレクタ電圧のサージを所謂アクティブクランプ動作によって抑制する手法が従来から多数提案されてきている。アクティブクランプ動作とは、ターンオフ時にコレクタ−エミッタ間の電圧が過大になったとき、これを検出してゲートを制御して電力用半導体素子の過電圧破壊を防止するものであり、ゲート抵抗の制御、ゲート印加電圧の制御、ゲート入力容量の制御などによって実現する各種の方法が提案されている（例えば特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１７７８６３号公報（全体）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アクティブクランプ動作を行うことは、クランプ動作しない場合と比較して、損失が増加することがよく知られている。アクティブクランプ動作を連続して行った場合、クランプ回路に大きな電流が流れる。これは電力用半導体素子の損失の増加を招きながらサージ電圧を抑制させことになるので、損失過大となって電力用半導体素子にダメージを与える恐れがある。従って、電力用半導体素子のターンオフ動作時に発生するコレクタ電圧のサージをアクティブクランプによって常時連続して抑制する手法に対し、低インダクタンス化した主回路を使用して通常はアクティブクランプ動作を行わないように装置を設計する。しかしながら、この場合、装置の直流過電圧状態や過電流発生などによるサージ電圧が上昇するときはアクティブクランプ動作が必要となる。従ってアクティブクランプ動作を限定的に制限するような工夫が望まれる。
【０００５】
本発明は上記に鑑みて為されたもので、アクティブクランプ動作を限定的に制限することができる電力用半導体素子のゲート制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の電力用半導体素子のゲート制御回路は、電力変換装置を構成する電力用半導体素子をオンオフ制御するためのゲート基準信号を発生させるゲート信号発生手段と、前記ゲート基準信号を増幅して前記電力用半導体素子にゲート信号を供給すると共に、前記電力用半導体素子のターンオフ時、コレクタ電圧がオーバーシュートして所定の閾値を超えたとき、前記電力用半導体素子のゲートにオン電圧を与えるように構成されたアクティブクランプ回路を有するゲート駆動手段と、前記ゲートの電圧をフィードバック電圧として検出し、この値が所定値を超えたときオンレベルと判定するように構成したゲートフィードバック電圧検出手段と、前記ゲート基準信号がターンオフ指令の状態で、前記フィードバック電圧がオンレベルとなったとき不一致信号を出力するオフ時ゲート不一致検出手段とを具備し、前記不一致信号が得られたとき、所定時間後に前記ゲート信号発生手段をゲートブロックするようにしたことを特徴としている。
【発明の効果】
【０００７】
この発明によれば、アクティブクランプ動作を限定的に制限することができる電力用半導体素子のゲート制御回路を提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施例１に係る電力用半導体素子のゲート制御回路の回路構成図。
【図２】本発明の実施例２に係る電力用半導体素子のゲート制御回路の回路構成図。
【図３】本発明のゲートフィードバック検出回路の一例を示す内部構成図。
【図４】本発明のゲートフィードバック検出のタイムチャート。
【図５】本発明のオフ時信号不一致回路の一例を示す内部構成図。
【図６】本発明の実施例３に係る電力用半導体素子のゲート制御回路の回路構成図。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１０】
以下、この発明の実施例１に係る電力用半導体素子のゲート制御回路を、図１の回路構成図を参照して説明する。
【００１１】
ゲート制御信号発生回路１は図示しないＰＷＭ制御回路などによって定まったゲート基準信号をゲート駆動回路２に与える。ゲート駆動回路２は与えられたゲート基準信号を増幅して、図示しない電力変換装置における変換アーム３に用いられる電力用半導体素子ＩＥＧＴ１のゲートＧにゲート駆動用のオンオフ信号であるゲートパルスを供給する。電力用半導体素子ＩＥＧＴ１にはフライホールダイオードが逆並列接続されている。
【００１２】
ゲート駆動回路２の内部構成について以下説明する。ゲート制御信号発生回路１から与えられるゲート基準信号は光ファイバを介して伝送されるものとし、光受信器ＯＵＳＩＧによってゲート信号は電気信号に変換される。この信号ＳＩＧは、立上りエッジディレイ回路によって短時間遅延されたあと、レベル変換器ＡＭＰ１及びベース抵抗ＲＢ１を介して、トランジスタ出力増幅回路を構成する正側トランジスタＳＷＰ１、負側トランジスタＳＷＮ１の共通ベース部に供給される。正側トランジスタＳＷＰ１及び負側トランジスタＳＷＮ１は直列接続され、正側トランジスタＳＷＰ１のコレクタは正側ゲート電源＋ＶＣＣに、負側トランジスタＳＷＮ１のエミッタは負側ゲート電源―ＶＣＣに夫々接続されている。そして電力用半導体素子ＩＥＧＴ１のエミッタＥと正側ゲート電源＋ＶＣＣ間には正側コンデンサＣＰが、負側ゲート電源−ＶＣＣ間には負側コンデンサＣＮが夫々接続されている。このような回路構成によって、正側トランジスタＳＷＰ１、負側トランジスタＳＷＮ１の共通ベース部にゲート信号として、Ｈレベルのオン信号が与えられると、正側トランジスタＳＷＰ１がオンして正側トランジスタＳＷＰ１のエミッタであるＧＡ点は＋ＶＣＣに、またＬレベルのオフ信号が与えられると、負側トランジスタＳＷＮ１がオンして負側トランジスタＳＷＮ１のコレクタでもあるＧＡ点は−ＶＣＣに夫々増幅制御される。そして、オンゲート信号はダイオードＤＯＮとオンゲート抵抗ＲＯＮの直列回路を介して電力用半導体素子ＩＥＧＴ１のゲートＧに与えられる。同様にオフゲート信号はオフゲート抵抗ＲＯＦＦとダイオードＤＯＦＦの直列回路を介してゲートＧに与えられる。
【００１３】
次にアクティブクランプ回路について説明する。電力用半導体素子ＩＥＧＴ１のコレクタＣからツェナーダイオードＺＤＣ、ダイオードＤＺ２及び抵抗ＲＺを介して電力用半導体素子ＩＥＧＴ１のゲートＧに接続される直列回路、及びツェナーダイオードＺＤＣとダイオードＤＺ２の接続点からダイオードＤＺ１及び抵抗ＲＢ２を介して正側トランジスタＳＷＰ１、負側トランジスタＳＷＮ１の共通ベース部に接続される直列回路はアクティブクランプ回路を構成している。電力用半導体素子ＩＥＧＴ１のターンオフ時、コレクタ電圧（電力用半導体素子ＩＥＧＴ１のターンオフサージ電圧）がツェナーダイオードＺＤＣの降伏電圧を超えた時、ツェナーダイオードＺＤＣの動作によりこの電圧が降伏電圧にクランプされる。このとき、ツェナーダイオードＺＤＣを流れるクランプ電流は２つの回路に分流される。
【００１４】
１つ目の電流経路は、ダイオードＤＺ２及び抵抗ＲＺを介して、さらに２分流され、片方は電力用半導体素子ＩＥＧＴ１のゲート電極Ｇにオン信号として供給される。もう一方は、ダイオードＤＯＦＦ、オフゲート抵抗ＲＯＦＦを介して、負側トランジスタＳＷＮ１のコレクタ−エミッタに流入する。後者の電流はオフ信号として供給されることになるが、以下に説明するように最終的にはオン信号が優勢となる。
【００１５】
２つ目の電流経路は、ダイオードＤＺ１、抵抗ＲＢ２を介して流れ、従ってレベル変換器ＡＭＰ１の出力がＨレベルとなるように動作する。これによって、正側トランジスタＳＷＰ１がオン（負側トランジスタＳＷＮ１はオフ）となり、ダイオードＤＯＮ、オンゲート抵抗ＲＯＮを介して、電力半導体素子ＩＥＧＴ１のゲート電極にオン信号が供給される。この信号はトランジスタ増幅回路で増幅されるので、結局電力半導体素子ＩＥＧＴ１はオフ状態からオン状態へと変化することになる。
【００１６】
以上のアクティブクランプ動作を検出し、このアクティブクランプ動作を制限する回路について以下説明する。
【００１７】
トランジスタ出力増幅回路の出力であるＧＡ点と電力半導体素子ＩＥＧＴ１のエミッタＥ間の電圧（ゲートフィードバック電圧）はゲートフィードバック検出回路４に与えられる。ゲートフィードバック検出回路４においては、ゲートフィードバック電圧が所定の閾値以上であるとき、Ｈレベルの信号を出力してオフ時信号不一致検出回路５内の論理積回路５２に与える。また、光受信器ＯＵＳＩＧの出力であるゲート信号ＳＩＧはオフ時信号不一致検出回路５内のオフ指令検出回路５１に与えられる。オフ指令検出回路５１はゲート指令信号ＳＩＧがオフ指令信号であるときＨレベルを出力してＡＮＤ回路５２に与える。従ってＡＮＤ回路５２すなわち、オフ時信号不一致検出回路５の出力は、ゲート指令ＳＩＧがオフ指令であるにも拘わらずゲートフィードバック電圧が所定の閾値以上ある状態のときＨレベル信号を出力する。そして、この信号はゲートブロック回路ＧＢを介してゲート信号発生回路１が基準ゲート信号を発生しないようにゲートブロックする。
【００１８】
この実施例１によれば、図示しない電力変換装置に使用される電力用半導体素子がアクティブクランプ動作を行ったとき、これを検出してアクティブクランプ動作を１回だけに制限することが可能な電力用半導体素子のゲート制御回路を提供することが可能となる。
【００１９】
尚、電力変換装置は複数の変換アームから構成されているので、上記におけるゲートブロックは、全ての変換アームを構成する電力用半導体素子に対して行うようにするのが普通である。
【実施例２】
【００２０】
以下、本発明の実施例２に係る電力用半導体素子のゲート制御回路を、図２乃至図５を参照して説明する。
【００２１】
図２は本発明の実施例２に係る電力用半導体素子のゲート制御回路のブロック構成図である。図２における駆動対象は２レベルインバータの正側アーム３Ｐ及び負側アーム３Ｎである。正側アーム３Ｐは電力用半導体素子ＩＥＧＴ１を、負側アームには電力用半導体素子ＩＥＧＴ２を備えており、これらの電力用半導体素子はそれぞれフライホールダイオードが逆並列に接続されている。
【００２２】
電力用半導体素子ＩＥＧＴ１はゲート駆動回路２Ｐから、電力用半導体素子ＩＥＧＴ２はゲート駆動回路２Ｎから夫々ゲートパルスを得ている。ゲート駆動回路２Ｐ、２Ｎの内部構成は図１のゲート駆動回路２と同一であるのでこれらの説明は省略する。ゲート駆動回路２Ｐ、２Ｎは、ゲート信号発生回路１から与えられるゲート基準信号を、信号処理手段であるゲートインタロック回路６を介して得るように構成されている。ゲート駆動回路２Ｐ、２Ｎにおけるゲートフィードバック信号は、夫々ゲートフィードバック検出回路４Ｐ、４Ｎによって検出され、ゲートインタロック回路６にフィードバックされる。以下ゲートインタロック回路６の内部構成について説明する。
【００２３】
ゲート信号発生回路１からのゲート基準信号はそれぞれ論理積回路６３、６６の第１入力端に入力される。論理積回路６３、６６の出力が電力用半導体素子ＩＥＧＴ１、ＩＥＧＴ２を夫々オンオフ駆動するゲート基準信号となって、夫々ゲート駆動回路２Ｐ、２Ｎに入力される。ゲートフィードバック検出回路４Ｎから負側ゲートフィードバック信号が否定回路６１及び論理和回路６２を介して論理積回路６３の第２入力端に導かれ、同様に、ゲートフィードバック検出回路４Ｐから正側ゲートフィードバック信号が否定回路６４及び論理和回路６５を介して論理積回路６６の第２入力端に導かれる。論理和回路６２、６５の第２入力端にはそれぞれ論理積回路６３、６６の出力信号が論理積回路６３、６６の自己ラッチのためにフィードバックされている。
【００２４】
このゲートインタロック回路６によれば、正側ゲート基準信号がオンで負側ゲートフィードバック信号がオフの時だけ論理積回路６３の働きで正側ゲート基準信号がオンし、一旦この状態となった後は論理積回路６３はオン状態に自己ラッチし、たとえ誤検出などによって負側ゲートフィードバック信号が仮にオンとなっても、論理和回路６２の働きで正側ゲート基準信号はオンのままラッチされる。この状態は入力されるゲート基準信号がオフとなるまで維持される。同様に負側ゲート基準信号がオンで正側ゲートフィードバック信号がオフの時だけ論理和回路６６の働きで負側ゲート基準信号がオンし、この状態は与えられる負側ゲート基準信号がオフとなるまで維持される。このようにして、ゲートフィードバック信号に誤検出パルスが生じた場合でも、その影響を受けずに正常なゲート制御信号を出力することができる。
【００２５】
次にゲートフィードバック検出回路４Ｐの内部構成の一例を、図３を参照して説明する。
【００２６】
図３において、Ｅ−ＧＡ間の電圧は、フォトカプラＰＣ１、ツェナーダイオードＺＤ１及び抵抗Ｒ１の直列回路に与えられる。そして、Ｅ−ＧＡ間電圧がＰＣ１のオン電圧にＺＤ１の降伏電圧を加算した値以上となったとき、フォトカプラＰＣ１は通電してＨレベル信号を出力する。たとえば、ＰＣ１のオン電圧にＺＤ１の降伏電圧を加算した値が５Ｖ、コンデンサＣＮ電圧（−ＶＣＣ電圧）が−８Ｖであれば、ターンオフしたときに逆バイアス電圧が−５Ｖ以下になったときにフォトカプラＰＣ１がＨレベルを出力することになる。反対にＥ−ＧＡ間電圧が５Ｖ未満であれば、Ｌレベルを出力する。これは、逆バイアス電圧が−５Ｖ以上になったときにターンオンしたと判断し、ＰＣ１がＬレベルを出力することに相当する。
【００２７】
フォトカプラＰＣ１の出力は反転回路ＮＯＴ１を介してＤ型フリップフロップＤ−ＦＦのクロック入力に与えられる。従ってＤ型フリップフロップＤ−ＦＦのＱバー出力はクロック入力の変化に従ったレベルを出力する。また、ゲート信号ＳＩＧを立下がりディレイ回路を介して否定論理積回路ＮＡＮＤ１の第一入力端に与える。否定論理積回路ＮＡＮＤ１の第二入力端にはＤ型フリップフロップＤ−ＦＦのＱバー出力を与え、否定論理積回路ＮＡＮＤ１の出力をＤ型フリップフロップＤ−ＦＦのクリア端子に与える。このようにしてＤ型フリップフロップＤ−ＦＦのＱバー出力をラッチする。そしてＤ型フリップフロップＤ−ＦＦのＱバー出力とフォトカプラＰＣ１の出力を論理積回路ＡＮＤ１に与え、その出力を、光信号変換回路ＯＵＦＢＫを介してゲートインタロック回路６に与える。
【００２８】
以上の動作を図４に示すタイムチャートで説明する。図４において上段から下段にかけてゲート信号ＳＩＧ、レベル変換器ＡＭＰ１入力信号、Ｅ−ＧＡ間電圧、ＩＥＧＴ１のコレクタ電圧、フォトカップラＰＣ１の出力、否定論理積回路ＮＡＮＤ１の入力、Ｄ型フリップフロップＤ−ＦＦのＱバー出力、及び光信号変換回路ＯＵＦＢＫ出力の各信号推移が示されている。そしてタイムチャートの前半は、ＩＥＧＴ１のターンオフ時にアクティブクランプ動作が行われなかったときの各部の波形、後半はアクティブクランプ動作が行われたときの各部の波形を示す。タイムチャートの前半において、ターンオフ動作を行うとき、ＩＥＧＴ１のコレクタ電圧のピーク値はツェナーダイオードＺＤＣの降伏電圧以下であるため、アクティブクランプは行われない。これに対してタイムチャートの後半においては、ＩＥＧＴ１のターンオフ途上でＩＥＧＴ１のコレクタ電圧のピーク値はツェナーダイオードＺＤＣの降伏電圧を超えるため、前述の通りのアクティブクランプ動作が行われる。この結果、アクティブクランプ動作が行われている期間は、ＩＥＧＴ１が再度オンし、フォトカップラＰＣ１の出力はその期間Ｌレベルとなる。そして、Ｄ型フリップフロップＤ−ＦＦのＱバー出力はアクティブクランプ動作が行われたことを検出してＬレベルとなり、結果として光信号変換回路ＯＵＦＢＫ出力はアクティブクランプ動作を検出したフィードバック信号ＦＢＫ−Ｐとなる。尚、ゲートフィードバック検出回路４Ｎの内部回路構成はゲートフィードバック検出回路４Ｐと基本的に同一である。
【００２９】
次にオフ時信号不一致検出回路５Ｐの内部構成の一例を図５に基づいて説明する。図５において、正側ゲート基準信号ＧＡ−Ｐはオフ時Ｌレベル（オン時Ｈレベル）であり、排他的論理和回路ＸＯＲ１の第１入力端に入力される。排他的論理和回路ＸＯＲ１の第２入力端には、前述したフィードバック信号ＦＢＫ−Ｐを否定回路ＮＯＴ２で反転させた信号が与えられる。排他的論理和回路ＸＯＲ１の出力と、正側ゲート基準信号ＧＡ−Ｐを否定回路ＮＯＴ３で反転させた信号の論理積を論理積回路ＡＮＤ２でとり、論理積回路ＡＮＤ２の出力を、フィルタを介して論理和回路７の第一入力端に与える。オフ時信号不一致検出回路５Ｎは上記オフ時信号不一致検出回路５Ｐと同一の回路構成であり、その出力は論理和回路７の第二入力端に与えられる。そして論理和回路７の出力はゲートブロック回路ＧＢを介してゲート信号発生回路１の出力をゲートブロックする。
【００３０】
このように構成されたオフ時信号不一致検出回路５Ｐ、５Ｎによれば、排他的論理和回路ＸＯＲ１の入力信号が不一致で、且つ正側ゲート基準信号ＧＡ−ＰがＬレベルすなわちオフの場合に限り論理積回路ＡＮＤ２の出力がＨレベルとなる。またフィルタを介してゲートブロック動作を行う構成としたので、適切な遅延時間を与えることが可能となり、アクティブクランプ動作を適切に行った後にゲートブロック動作を行わせることが可能となる。
【実施例３】
【００３１】
図６は本発明の実施例２に係る電力用半導体素子のゲート制御回路の回路構成図である。この実施例２の各部について、図１の本発明の実施例１に係る電力用半導体素子のゲート制御回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例３が実施例１と異なる点は、オフ時信号不一致検出回路５の出力側にカウンタ８を設け、カウンタ８のカウント回数が所定値に達したときゲートブロック回路ＧＢにゲートブロック指令を与える構成とした点である。
【００３２】
このようにオフ時信号不一致検出回路４の出力をカウントする場合には、カウンタ８に入力される信号を適切なタイミングでリセットする必要がある。これは、ゲートフィードバック検出回路５の出力信号あるいは論理積回路４２の出力信号をラッチした場合も同様である。リセット用信号としては、例えばゲート指令信号ＳＩＧがオフからオンに変化するタイミングを用いれば良い。このようなカウント機能は図２の論理和回路７の出力側に入れることもできる。また、図１、図２は夫々電力変換装置における１つの変換アーム、１つのスイッチングレグ（上下２アーム）を構成する電力用半導体素子のゲート制御回路を夫々示している。電力変換装置は複数個の変換アームあるいはスイッチングレグを有しているので、電力用半導体素子のゲート制御回路もこれらに対応して複数個となる。そして複数個の電力用半導体素子のゲート制御回路に対して図６のカウンタ８に相当するカウンタを１つ設けるようにすれば、例えば、１つの電力用半導体素子のゲート制御回路からではなく、複数個の電力用半導体素子のゲート制御回路のオフ時信号不一致検出回路５の出力回数の総和が所定値に達したときゲートブロック回路ＧＢにゲートブロック指令を与えるようにしても良い。このようにアクティブクランプ動作が複数回生じたとき、はじめてゲートブロック動作を行うようにすれば、電力用半導体素子の許容損失耐量の範囲内であれば、なるべく装置を停止させないようにして保護動作を行うことが可能となる。
【００３３】
以上本発明のいくつかの実施例を説明したが、これらの実施例は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施例やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００３４】
例えば、実施例２で示したように実施例１の論理和回路４２の出力側に時間遅延のためのフィルタを設けることが好ましい。
【００３５】
また、ゲートフィードバック検出回路４Ｐ、オフ時信号不一致検出回路５Ｐの内部回路構成は、実施例１のゲートフィードバック検出回路４、オフ時信号不一致検出回路５に適用可能であることは明らかである。
【符号の説明】
【００３６】
１  ゲート信号発生回路
２、２Ｐ、２Ｎ  ゲート駆動回路
３、３Ｐ、３Ｎ  変換アーム
４、４Ｐ、４Ｎ  ゲートフィードバック検出回路
５、５Ｐ、５Ｎ  オフ時信号不一致検出回路
６  ゲートインタロック回路
７  論理和回路
８  カウンタ
５１  オフ指令検出回路
５２  論理積回路
６１、６４  否定回路
６２、６５  論理和回路
６３、６６  論理積回路
ＳＷＰ１  正側トランジスタ
ＳＷＮ１  負側トランジスタ
ＲＯＮ  オンゲート抵抗
ＲＯＦＦ  オフゲート抵抗
ＺＤＣ  ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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