(57)【要約】【課題】バイアス電圧を低下させることなく保持することのできる半導体装置を提供すること。【解決手段】入力端子と出力端子間でスイッチング動作するトランジスタのゲートに、バイアス電圧に応じて該ゲートの電荷の充電を行い、ゲートへの電荷の充電が完了した時点で該ゲートが電気的に浮遊状態となる構成とする。電気的に浮遊状態となったゲートでは、該ゲートに一方の電極が接続された容量素子の他方の電極の電位を上昇させることで、容量結合を利用した昇圧を行う。そしてトランジスタのゲートの電位を昇圧し、バイアス電圧を低下させずにサンプリングをおこなう構成とする。そしてスイッチング動作をするトランジスタ、及び該トランジスタのゲートに接続されるトランジスタは、オフ電流が著しく小さいトランジスタを用いる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソース及びドレインの一方に与えられる電圧を、ソース及びドレインの他方に出力する第１のトランジスタと、一方の電極が前記第１のトランジスタのゲートに電気的に接続された容量素子と、を有し、
第１のトランジスタのゲートは、第２のトランジスタと第３のトランジスタとを介して電源線に電気的に接続され、第４のトランジスタを介してグラウンド線に電気的に接続され、
前記第２のトランジスタ及び第４のトランジスタのゲートには、前記第２のトランジスタ及び第４のトランジスタの一方を導通状態とし、他方を非導通状態とする第１の制御信号が与えられ、
前記第３のトランジスタのゲートは、前記電圧が与えられ、
前記容量素子の他方の電極には、前記第１のトランジスタのゲートを電気的に浮遊状態として、該ゲートを昇圧するための第２の制御信号が与えられる、ことを特徴とする半導体装置。
【請求項２】
ソース及びドレインの一方に与えられる電圧を、ソース及びドレインの他方に出力する第１のトランジスタと、一方の電極が前記第１のトランジスタのゲートに電気的に接続された容量素子と、を有し、
第１のトランジスタのゲートは、第２のトランジスタと第３のトランジスタとを介して電源線に電気的に接続され、第４のトランジスタを介してグラウンド線に電気的に接続され、
前記第２のトランジスタ及び第４のトランジスタのゲートには、前記第２のトランジスタ及び第４のトランジスタの一方を導通状態とし、他方を非導通状態とする第１の制御信号が与えられ、
前記第３のトランジスタのゲートは、前記電圧が与えられ、
前記容量素子の他方の電極には、前記第１のトランジスタのゲートを電気的に浮遊状態として、該ゲートを昇圧するための第２の制御信号が与えられ、
前記第１のトランジスタは、酸化物半導体層をチャネル形成領域となる半導体層に用いたトランジスタである、ことを特徴とする半導体装置。
【請求項３】
ソース及びドレインの一方に与えられる電圧を、ソース及びドレインの他方に出力する第１のトランジスタと、一方の電極が前記第１のトランジスタのゲートに電気的に接続された容量素子と、を有し、
第１のトランジスタのゲートは、第２のトランジスタと第３のトランジスタとを介して電源線に電気的に接続され、第４のトランジスタを介してグラウンド線に電気的に接続され、
前記第２のトランジスタ及び第４のトランジスタのゲートには、前記第２のトランジスタ及び第４のトランジスタの一方を導通状態とし、他方を非導通状態とする第１の制御信号が与えられ、
前記第３のトランジスタのゲートは、前記電圧が与えられ、
前記容量素子の他方の電極には、前記第１のトランジスタのゲートを電気的に浮遊状態として、該ゲートを昇圧するための第２の制御信号が与えられ、
前記第１のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは、酸化物半導体層をチャネル形成領域となる半導体層に用いたトランジスタである、ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第２のトランジスタは、シリコン層をチャネル形成領域となる半導体層に用いた、ｐチャネル型のトランジスタであることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第１のトランジスタ、第３のトランジスタ及び前記第４のトランジスタは、前記第２のトランジスタ上の層に設けられるトランジスタであることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一に記載の半導体装置を有し、
前記半導体装置が前記電源線に電気的に接続されたトランジスタのゲートに電気的に接続するよう設けられていることを特徴とする信号生成装置。
【請求項７】
請求項６において、
前記グラウンド線に電気的に接続されたトランジスタのゲートには、酸化物半導体層をチャネル形成領域となる半導体層に用いたトランジスタと、容量素子とで構成される半導体装置が電気的に接続するよう設けられている、ことを特徴とする信号生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置、又は該半導体装置を有する信号生成装置に関する。
【背景技術】
【０００２】
容量結合を用いることで、電源電圧以上の電圧を生成するブートストラップ回路が知られている（特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００６／０９６７４８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ブートストラップ回路を他の回路に組み合わせて用いる場合、昇圧した電圧に対する耐圧について考慮する必要がある。例えば、サンプルホールド回路にブートストラップ回路を適用する場合も同様である。
【０００５】
サンプルホールド回路は、トランジスタのゲートに電圧を印加し、バイアス電圧のサンプリングを行う回路である。このゲートに印加する電圧をブートストラップ回路によって昇圧することで、バイアス電圧を低下させることなく、サンプリングを行うことができる。しかしながら、素子の耐圧を考慮する必要があるといった問題や、特許文献１に記載の構成のように素子数の増加を招いてしまうといった問題のため、サンプルホールド回路のような半導体装置にブートストラップ回路をそのまま適用し、ゲートに印加する電圧を昇圧させることは難しかった。そのためサンプルホールド回路のような半導体装置では、バイアス電圧を低下させることなく保持することが難しかった。また、一旦保持したバイアス電圧は、トランジスタを介したリーク電流により長期間の保持を実現することが難しかった。
【０００６】
そこで、本発明の一態様は、バイアス電圧を低下させることなく保持することのできる、新規な構成の半導体装置、及び該半導体装置を具備する信号生成装置を提供することを課題の一とする。または、本発明の一態様は、一旦保持したバイアス電圧の保持期間を長くすることのできる、新規な構成の半導体装置、及び該半導体装置を具備する信号生成装置を提供することを課題の一とする。
【０００７】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００８】
本発明の一態様は、入力端子と出力端子間でスイッチング動作するトランジスタのゲートに、バイアス電圧に応じて該ゲートの電荷の充電を行い、ゲートへの電荷の充電が完了した時点で該ゲートが電気的に浮遊状態となる構成とする。電気的に浮遊状態となったゲートは、該ゲートに一方の電極が接続された容量素子の他方の電極の電位を上昇させることで容量結合が生じ、昇圧される。そしてトランジスタのゲートの電位を昇圧し、バイアス電圧を低下させずにサンプリングをおこなう構成とする。
【０００９】
そして本発明の一態様は、スイッチング動作をするトランジスタ、及び該トランジスタのゲートに接続されるトランジスタは、オフ電流が著しく小さいトランジスタを用いる。オフ電流が著しく小さいトランジスタとしては、チャネルが酸化物半導体膜に形成されるトランジスタを用いる。スイッチとして酸化物半導体を用いたトランジスタを採用することで、電圧を昇圧した際の耐圧に優れたスイッチとすることができ、耐圧を高めるために設ける素子の数を抑制することができる。また、スイッチをオフとしても、スイッチを介してリークする電荷量が著しく小さいため、バイアス電圧の保持特性に優れた構成とすることができる。
【００１０】
本発明の一態様は、ソース及びドレインの一方に与えられる電圧を、ソース及びドレインの他方に出力する第１のトランジスタと、一方の電極が第１のトランジスタのゲートに電気的に接続された容量素子と、を有し、第１のトランジスタのゲートは、第２のトランジスタと第３のトランジスタとを介して電源線に電気的に接続され、第４のトランジスタを介してグラウンド線に電気的に接続され、第２のトランジスタ及び第４のトランジスタのゲートには、第２のトランジスタ及び第４のトランジスタの一方を導通状態とし、他方を非導通状態とする第１の制御信号が与えられ、第３のトランジスタのゲートは、電圧が与えられ、容量素子の他方の電極には、第１のトランジスタのゲートを電気的に浮遊状態として、該ゲートを昇圧するための第２の制御信号が与えられる半導体装置である。
【００１１】
本発明の一態様は、ソース及びドレインの一方に与えられる電圧を、ソース及びドレインの他方に出力する第１のトランジスタと、一方の電極が第１のトランジスタのゲートに電気的に接続された容量素子と、を有し、第１のトランジスタのゲートは、第２のトランジスタと第３のトランジスタとを介して電源線に電気的に接続され、第４のトランジスタを介してグラウンド線に電気的に接続され、第２のトランジスタ及び第４のトランジスタのゲートには、第２のトランジスタ及び第４のトランジスタの一方を導通状態とし、他方を非導通状態とする第１の制御信号が与えられ、第３のトランジスタのゲートは、電圧が与えられ、容量素子の他方の電極には、第１のトランジスタのゲートを電気的に浮遊状態として、該ゲートを昇圧するための第２の制御信号が与えられ、第１のトランジスタは、酸化物半導体層をチャネル形成領域となる半導体層に用いたトランジスタである半導体装置である。
【００１２】
本発明の一態様は、ソース及びドレインの一方に与えられる電圧を、ソース及びドレインの他方に出力する第１のトランジスタと、一方の電極が第１のトランジスタのゲートに電気的に接続された容量素子と、を有し、第１のトランジスタのゲートは、第２のトランジスタと第３のトランジスタとを介して電源線に電気的に接続され、第４のトランジスタを介してグラウンド線に電気的に接続され、第２のトランジスタ及び第４のトランジスタのゲートには、第２のトランジスタ及び第４のトランジスタの一方を導通状態とし、他方を非導通状態とする第１の制御信号が与えられ、第３のトランジスタのゲートは、電圧が与えられ、容量素子の他方の電極には、第１のトランジスタのゲートを電気的に浮遊状態として、該ゲートを昇圧するための第２の制御信号が与えられ、第１のトランジスタ、第３のトランジスタ及び第４のトランジスタは、酸化物半導体層をチャネル形成領域となる半導体層に用いたトランジスタである半導体装置である。
【００１３】
本発明の一態様において、第２のトランジスタは、シリコン層をチャネル形成領域となる半導体層に用いた、ｐチャネル型のトランジスタである半導体装置が好ましい。
【００１４】
本発明の一態様において、第１のトランジスタ、第３のトランジスタ及び第４のトランジスタは、第２のトランジスタ上の層に設けられるトランジスタである半導体装置が好ましい。
【００１５】
また、本発明の一態様は、上記半導体装置を有し、半導体装置が電源線に電気的に接続されたトランジスタのゲートに電気的に接続するよう設けられている信号生成装置である。
【００１６】
また、本発明の一態様において、グラウンド線に電気的に接続されたトランジスタのゲートには、酸化物半導体層をチャネル形成領域となる半導体層に用いたトランジスタと、容量素子とで構成される半導体装置が電気的に接続するよう設けられている信号生成装置が好ましい。
【発明の効果】
【００１７】
本発明の一態様により、バイアス電圧を低下させることなく保持することのできる、新規な構成の半導体装置、及び該半導体装置を具備する信号生成装置を提供することができる。または、本発明の一態様は、生成された電圧のサンプル期間を長くすることのできる、新規な構成の半導体装置、及び該半導体装置を具備する信号生成装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一形態に係る回路図。
【図２】本発明の一形態に係るタイミングチャート図。
【図３】本発明の一形態に係る回路図。
【図４】本発明の一形態に係る回路図。
【図５】本発明の一形態に係る回路図。
【図６】本発明の一形態に係るブロック図。
【図７】本発明の一形態に係る回路図。
【図８】本発明の一形態に係る回路図。
【図９】本発明の一形態に係るブロック図。
【図１０】本発明の一形態に係る回路図。
【図１１】本発明の一形態に係る断面図。
【図１２】信号生成装置を用いた電子機器を示す図。
【発明を実施するための形態】
【００１９】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２０】
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２１】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００２２】
ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【００２３】
また本明細書等において用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２４】
また本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２５】
また本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２６】
また本明細書等において図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
【００２７】
また本明細書等において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
【００２８】
また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００２９】
また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３０】
（実施の形態１）
本実施の形態では、半導体装置の回路構成、及びその動作について説明する。
【００３１】
なお半導体装置は、半導体特性を利用した回路である。ここで半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。特に本明細書において半導体装置は、サンプルホールド回路としての機能を有する回路である。
【００３２】
まず図１では、半導体装置の一例について示し、説明する。
【００３３】
図１に示す半導体装置１０は、トランジスタ１０２、容量素子１０４、容量素子１１０、トランジスタ１１２、トランジスタ１１４、及びトランジスタ１１６を有する。なおトランジスタ１０２及び容量素子１０４は、併せて電圧保持部１００ということもある。
【００３４】
半導体装置１０には、電源電圧、バイアス電圧、第１の制御信号（図中、φ１と略記する）、第２の制御信号（図中、φ２と略記する）が与えられる。
【００３５】
なお電源電圧は、高電源電位ＶＤＤを与える電源線と、グラウンド電位ＧＮＤを与えるグラウンド線によって与えられる。なお、グラウンド電位は、低電源電位ＶＳＳであってもよい。なお、一般に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとする。
【００３６】
なおバイアス電圧は、端子Ｖｂｉｎに与えられ、電圧保持部１００に取り込まれる（サンプリングされる）電圧である。またバイアス電圧は、端子ＶｂＯＵＴに与えられ、電圧保持部１００に保持される（ホールドされる）電圧である。なお本実施の形態で説明するバイアス電圧は電圧Ｖｂとして説明を行う場合もある。
【００３７】
なお第１の制御信号及び第２の制御信号は、矩形波の信号である。本実施の形態において、第１の制御信号及び第２の制御信号が高電源電位のときをＨレベルの信号、または単にＨレベルといい、グラウンド電位のときをＬレベルの信号、または単にＬレベルという。
【００３８】
図１に示す半導体装置１０は、トランジスタ１０２が導通状態（オン）になるタイミングで端子ＶｂＩＮの電圧Ｖｂをサンプリングし、トランジスタ１０２が非導通状態（オフ）になるタイミングで端子ＶｂＯＵＴに電圧Ｖｂをホールドする回路である。以下本実施の形態では、半導体装置１０の構成とすることで、素子数の増加を招くことなく、トランジスタ１０２のゲートを昇圧し、電圧Ｖｂを低下させることなく保持させることのできる半導体装置、電圧Ｖｂの保持期間を長くすることのできる半導体装置について説明を行う。
【００３９】
なお本明細書において、トランジスタがオンとは、該トランジスタのソースとドレインとの間が電気的に導通状態となることの他、該トランジスタのゲートとソースとの間に該トランジスタの閾値電圧を超えて電圧が印加されることによる電流が流れることを含む。逆にトランジスタがオフとは、該トランジスタのソースとドレインとの間が電気的に非導通状態となることの他、該トランジスタのゲートとソースとの間に該トランジスタの閾値電圧以下の電圧が印加されることによる電流がほとんど流れないことを含む。
【００４０】
トランジスタ１０２は、ゲートに印加される電位に従って、ソース及びドレインの一方に与えられる電圧Ｖｂを、ソース及びドレインの他方に取り込んで保持する機能、及びスイッチとしての機能を有するトランジスタである。具体的にトランジスタ１０２は、ソース及びドレインの一方が端子ＶｂＩＮに接続され、ソース及びドレインの他方が端子ＶｂＯＵＴに接続され、ゲートが容量素子１１０の一方の電極、トランジスタ１１４のソース及びドレインの他方、並びにトランジスタ１１６のソース及びドレインの一方に接続されたトランジスタである。なおトランジスタ１０２は、第１のトランジスタということもある。
【００４１】
容量素子１０４は、トランジスタ１０２がオフの際、電圧Ｖｂを保持するための機能を有する素子である。具体的に容量素子１０４は、一方の電極が端子ＶｂＯＵＴに接続され、他方の電極がグラウンド線に接続された容量素子である。なお端子ＶｂＯＵＴは、電圧Ｖｂを保持するために、リーク電流の小さい素子に接続されることが好ましい。例えば、別のトランジスタのゲートに接続される構成が好ましい。
【００４２】
なお容量素子１０４の他方の電極は、図１では、グラウンド電位を与える配線に接続される例を示しているが、定電位の配線に接続されていればよい。また容量素子１０４は、寄生容量や、別のトランジスタのゲート容量を利用することで省略することも可能である。
【００４３】
なおトランジスタ１０２及び容量素子１０４で構成される電圧保持部１００は、端子ＶｂＩＮに与えられる電圧Ｖｂを取り込み、端子ＶｂＯＵＴで保持する回路である。電圧保持部１００で取り込む電圧Ｖｂは、半導体装置１０の後段の回路に与えられる電圧である。電圧Ｖｂは、一旦取り込んだ電圧値が経時的に変化しないようにすることが好ましい。
【００４４】
本実施の形態におけるトランジスタ１０２としては、一旦端子ＶｂＯＵＴに取り込んだ電圧Ｖｂの電圧値がトランジスタ１０２をオフにした後で経時的に変化しないように、オフ電流が著しく少ないトランジスタを用いることが好ましい。オフ電流が極めて少ないトランジスタとしては、チャネルが酸化物半導体膜に形成されるトランジスタ（以下、ＯＳトランジスタという）を用いることができる。
【００４５】
なおオフ電流が少ないとは、室温においてチャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ／μｍ以下であることをいう。オフ電流は少ないほど好ましいため、この規格化されたオフ電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１０Ｖ程度である。
【００４６】
トランジスタ１０２は、ノードＧＮの電位に応じて、オン又はオフが制御される。トランジスタ１０２としてＯＳトランジスタを用いることにより、端子ＶｂＯＵＴの電位が一定に保たれた後、スイッチをオフとしても、トランジスタ１０２を介してリークする電荷量を、著しく小さく抑えることができる。そのため本実施の形態の構成では、端子ＶｂＯＵＴにおける電圧Ｖｂの経時的な変化を低減することで、電圧Ｖｂの保持期間を長くすることができる。
【００４７】
そのため、端子ＶｂＯＵＴでは、トランジスタ１０２をオフにすることにより、電圧Ｖｂを保持することができる。したがって、端子ＶｂＩＮより電圧Ｖｂを出力し続ける必要がなくなるため、電圧Ｖｂを生成する回路（バイアス生成回路）を常時動作させる必要がなくなる。これにより、半導体装置１０より後段の回路の動作を停止することなく、半導体装置１０より前段にあるバイアス生成回路への電力供給を停止することができる。そのため、バイアス生成回路で消費される電力を削減することができる。
【００４８】
なお本明細書においてＯＳトランジスタは、酸化物半導体をチャネル形成領域となる半導体層に用いたことを明示するために、図面においてＯＳの符号を付している。
【００４９】
容量素子１１０は、一方の電極にあるトランジスタ１０２のゲートを電気的に浮遊状態として、他方の電極に第２の制御信号を与えることで、容量結合を用いて昇圧するための回路である。具体的には、容量素子１１０の一方の電極は、トランジスタ１０２のゲート、トランジスタ１１４のソース及びドレインの他方、並びにトランジスタ１１６のソース及びドレインの一方に接続され、他方の電極は第２の制御信号が与えられる配線に接続される。
【００５０】
第２の制御信号は、トランジスタ１０２のゲートが電気的に浮遊状態とした際、該ゲートを容量結合によって昇圧するための信号である。具体的には、第２の制御信号は、トランジスタ１０２のゲートを電気的に浮遊状態とした際、ＬレベルからＨレベルに切り替わる信号である。また第２の制御信号は、トランジスタ１０２のゲートを昇圧して電圧Ｖｂのサンプリングを完了した後、電圧Ｖｂをホールドする期間において、Ｌレベルに切り替える信号である。
【００５１】
トランジスタ１１２は、ゲートに印加される第１の制御信号に従って、ソース及びドレインの一方に与えられる高電源電位を、ソース及びドレインの他方に与えるスイッチとしての機能を有するトランジスタである。具体的にトランジスタ１１２は、ソース及びドレインの一方が電源線Ｖｉｎに接続され、ソース及びドレインの他方がトランジスタ１１４のソース及びドレインの一方に接続され、ゲートが第１の制御信号が与えられる配線に接続されたトランジスタである。なおトランジスタ１１２は、第２のトランジスタということもある。
【００５２】
なおトランジスタ１１２は、同じく第１の制御信号がゲートに与えられるトランジスタ１１６とは異なる極性のトランジスタであることが好ましい。図１の構成でトランジスタ１１２は、トランジスタ１１６がｎチャネル型のトランジスタのため、ｐチャネル型のトランジスタとしている。なおトランジスタ１１２は、第１の制御信号によってトランジスタ１１６と交互にオンとなるトランジスタであればよい。
【００５３】
なおトランジスタ１１２は、シリコン（Ｓｉ）をチャネル形成領域となる半導体層に用いたトランジスタ（以下、Ｓｉトランジスタ）で構成すればよい。Ｓｉトランジスタは、ｐチャネル型のトランジスタの作製が容易であり、ＯＳトランジスタと積層して作成することができるため、半導体装置１０を小型化することができる。また、第１の制御信号のみで、トランジスタ１１２とトランジスタ１１６とを交互にオンにすることを実現することができる。
【００５４】
トランジスタ１１４は、ゲートに印加される電圧Ｖｂに従ってソースとドレインとの間に電流を流し、トランジスタ１０２のゲートにおける電荷の充電を行うトランジスタである。具体的にトランジスタ１１４は、ソース及びドレインの一方がトランジスタ１１２のソース及びドレインの他方に接続され、ソース及びドレインの他方がトランジスタ１０２のゲート、容量素子の一方の電極、並びにトランジスタ１１６のソース及びドレインの一方に接続され、ゲートが端子ＶｂＩＮに接続されたトランジスタである。なおトランジスタ１１４は、第３のトランジスタということもある。
【００５５】
なおトランジスタ１１４は、ＯＳトランジスタとすることが好適である。ＯＳトランジスタは、オフ電流が著しく少なくすることができるといった利点の他、耐圧が高いといった利点を有する。ＯＳトランジスタが有する酸化物半導体は、Ｓｉトランジスタが有するシリコンと比較して、１乃至２ｅＶ程度バンドギャップが大きい。そのため、アバランシェブレークダウンが起こりにくく、高電圧に対する耐圧が高い。そのため、トランジスタ１０２のゲートを昇圧することで、高電圧にさらされるトランジスタ１１４には、ＯＳトランジスタを適用することが好ましい。
【００５６】
トランジスタ１０２のゲートは、トランジスタ１１２及びトランジスタ１１４を介して電源線Ｖｉｎに接続される構成となる。トランジスタ１１２及びトランジスタ１１４に電流が流れる状態で、電源線Ｖｉｎよりトランジスタ１０２のゲートに電流が流れ、電荷の充電がなされる構成となる。
【００５７】
トランジスタ１１６は、ゲートに印加される第１の制御信号に従って、ソース及びドレインの他方に与えられる低電源電位を、ソース及びドレインの一方に与えるスイッチとしての機能を有するトランジスタである。具体的にトランジスタ１１６は、ソース及びドレインの一方がトランジスタ１０２のゲート、容量素子の一方の電極、並びにトランジスタ１１４のソース及びドレインの他方に接続され、ソース及びドレインの他方がグラウンド線に接続され、ゲートが第１の制御信号が与えられる配線に接続されたトランジスタである。なおトランジスタ１１６は、第４のトランジスタということもある。
【００５８】
なおトランジスタ１１６は、トランジスタ１１４と同様にＯＳトランジスタとすることが好適である。トランジスタ１１４と同様に高電圧にさらされるトランジスタ１１６では、上述した特徴を有するＯＳトランジスタを適用することが好ましい。
【００５９】
トランジスタ１０２のゲートは、トランジスタ１１６を介してグラウンド線に接続される構成となる。トランジスタ１１６に電流が流れる状態で、トランジスタ１０２のゲートよりグラウンド線に電流が流れ、電荷の放電がなされる構成となる。
【００６０】
第１の制御信号は、トランジスタ１１２及びトランジスタ１１６の一方をオン、他方をオフとして動作させるための信号である。第１の制御信号は、トランジスタ１１４のゲート及び端子ＶｂＩＮに電圧Ｖｂを与え、電圧保持部１００におけるサンプリングを行う期間の前にＬレベルとしてトランジスタ１１２をオンにし、トランジスタ１０２のゲートへの電荷の充電を行うよう制御する。また第１の制御信号は、端子ＶｂＯＵＴに電圧Ｖｂを保持し、電圧保持部１００におけるホールドを行う期間でＨレベルとしてトランジスタ１１６をオンにし、トランジスタ１０２のゲートにおける電荷の放電を行うよう制御する。
【００６１】
なお図１では、トランジスタ１０２のゲート、容量素子の一方の電極、トランジスタ１１４のソース及びドレインの他方、並びにトランジスタ１１６のソース及びドレインの一方、を接続する配線上のノードを、ノードＧＮとして示している。
【００６２】
第２の制御信号は、ノードＧＮを電気的に浮遊状態、すなわちトランジスタ１１４及びトランジスタ１１６が共に流れる電流が極めて小さいオフの状態で、ノードＧＮに電荷の充放電がほとんどない状態で、ノードＧＮの電位を容量結合によって昇圧するための信号である。具体的には、第２の制御信号は、ノードＧＮを電気的に浮遊状態とした際、ＬレベルからＨレベルに切り替わる信号である。また第２の制御信号は、ノードＧＮの電位を昇圧して電圧Ｖｂのサンプリングを完了した後、電圧Ｖｂのホールドを行う期間において、Ｌレベルに切り替える信号である。
【００６３】
なお、ノードＧＮにおける電気的な浮遊状態は、第１の制御信号をＬレベルとしてトランジスタ１１６をオフ、トランジスタ１１２をオンとし、その後、トランジスタ１１４を流れる電流によってノードＧＮの電位が上昇し、トランジスタ１１４のゲートとソースとの間の電圧が閾値電圧以下となり、そしてトランジスタ１１４がオフとなることで得られる状態である。
【００６４】
図１の構成においてトランジスタ１０２では、トランジスタ１０２をオンにして取り込んだ電圧Ｖｂがトランジスタ１０２の閾値電圧等の特性によって変動しないよう、トランジスタ１０２をスイッチとして動作させることが好ましい。そのためには、ゲートに印加する電圧、すなわちノードＧＮの電圧を大きくし、トランジスタ１０２が線形領域で動作させることが好ましい。
【００６５】
本実施の形態の半導体装置１０の構成では、ノードＧＮの電圧をトランジスタ１０２が線形領域で動作するよう、ノードＧＮを昇圧する。ノードＧＮを昇圧するためには、ノードＧＮが電気的に浮遊状態となる状態を作り、容量結合によってノードＧＮの電位を昇圧させる。
【００６６】
上述したように本実施の形態の構成では、ノードＧＮは、トランジスタ１０２のゲート、容量素子１１０の一方の電極、トランジスタ１１４のソース及びドレインの他方、並びにトランジスタ１１６のソース及びドレインの一方に囲まれた構成としている。トランジスタ１０２のゲートリーク電流及び容量素子１１０を流れる電流、及びトランジスタ１１４及びトランジスタ１１６においてもオフとすることで流れる電流は、著しく少なく、高電圧に対する耐圧もシリコンなどの半導体素子と比べて高い。そのため、高電圧に対する耐圧を考慮することなく、ノードＧＮを電気的に浮遊状態とし、ノードＧＮを容量結合で昇圧することができる。
【００６７】
以上説明した構成により、素子数の増加を招くことなく、バイアス電圧を低下させることなく出力することのできる半導体装置とすることができる。また、電圧の保持期間を長くすることのできる半導体装置とすることができる。
【００６８】
次いで、半導体装置１０の動作を説明するためのタイミングチャート図について図２に示す。
【００６９】
図２に示すタイミングチャート図では、図１で示した第１の制御信号、第２の制御信号、電源線Ｖｉｎ、端子ＶｂＩＮ、ノードＧＮ、及び端子ＶｂＯＵＴでの電位の変化を示している。
【００７０】
第１の制御信号及び第２の制御信号は、Ｈレベル（図中、ＶＨと略記）、及びＬレベル（図中、ＶＬと略記）で表される信号である。なお第１の制御信号及び第２の制御信号のＨレベルは高電源電位ＶＤＤであり、Ｌレベルはグラウンド電位ＧＮＤと同じであるとして説明を行う。電源線Ｖｉｎは、初期状態をグラウンド電位ＧＮＤとし、電源電圧を供給する場合に定電位である高電源電位ＶＤＤが与えられる配線である。端子ＶｂＩＮは、初期状態をグラウンド電位ＧＮＤとし、電源電圧が供給された後でバイアス電圧Ｖｂが与えられる端子である。ノードＧＮは、初期状態をグラウンド電位ＧＮＤとし、半導体装置１０が有するトランジスタのオン又はオフ、及び容量結合を利用することで電位が変化するノードである。また端子ＶｂＯＵＴは、初期状態をグラウンド電位ＧＮＤとし、半導体装置１０が有するトランジスタのオン又はオフで電位が変化し、バイアス電圧Ｖｂが与えられる端子である。
【００７１】
なお図２に示すタイミングチャート図では、端子ＶｂＯＵＴに接続される容量素子（図１における容量素子１０４）の他方の電極を、定電位である電源線Ｖｉｎとする場合として説明する。
【００７２】
時刻Ｔ１乃至時刻Ｔ２の期間は、初期化動作の期間である。時刻Ｔ１乃至時刻Ｔ２において、半導体装置１０を有する回路に電源電圧を与える。具体的には、電源線Ｖｉｎに高電源電位ＶＤＤを与える。そして、端子ＶｂＩＮに、電圧Ｖｂを与える。第１の制御信号及び第２の制御信号として、共にＬレベルを与える。トランジスタ１１２はオン、トランジスタ１１６がオフとなる。端子ＶｂＩＮの電位が上昇することでトランジスタ１１４を介して電源線ＶｉｎよりノードＧＮに向けて電流が流れ、電荷の充電が行われる。そのため、ノードＧＮの電位はトランジスタ１１４がオフとなるまで上昇し、電圧Ｖｂからトランジスタ１１４の閾値電圧Ｖｔｈ分低下した電位（Ｖｂ−Ｖｔｈ）となる。トランジスタ１１４がオフとなることで、ノードＧＮは電気的に浮遊状態となる。
【００７３】
なお端子ＶｂＯＵＴでは、電気的に浮遊状態のため、電源線Ｖｉｎが高電源電位ＶＤＤに上昇するのに引きずられて高電源電位ＶＤＤまで上昇する。
【００７４】
なお時刻Ｔ１乃至時刻Ｔ２における初期化動作中において、ノードＧＮの電位を電位（Ｖｂ−Ｖｔｈ）に昇圧する期間（以下、プレサンプリング期間という）を図中、Ｐｒｅ‐Ｓａｍｐｌｅと略記している。このプレサンプリング期間では、電圧保持部１００におけるサンプリングを行う前に、ノードＧＮの電位を電位（Ｖｂ−Ｖｔｈ）に昇圧しておく。ノードＧＮをプレサンプリング期間で昇圧しておくことで、ノードＧＮの電位を高電源電位ＶＤＤよりも高い電位とすることができる。
【００７５】
なおプレサンプリング期間では、トランジスタ１１２がオン、トランジスタ１１６がオフとなる。そしてノードＧＮの電位は、電圧Ｖｂがゲートに印加されるトランジスタ１１４に電流が流れることで、上昇する。この電位の上昇によってノードＧＮの電位は電位（Ｖｂ−Ｖｔｈ）まで上昇し、トランジスタ１１４のゲートとソースとの間の電圧が閾値電圧以下となることで、トランジスタ１１４がオフとなる。従ってプレサンプリング期間によって、ノードＧＮを電気的に浮遊状態とすることができる。模式的にプレサンプリング期間を図示すると、図３（Ａ）に示す点線矢印のように表すことができる。そして、電源線ＶｉｎからノードＧＮに向けて電流が流れることで、ノードＧＮの電位は電位（Ｖｂ−Ｖｔｈ）となる。
【００７６】
次いで時刻Ｔ２乃至時刻Ｔ３の期間は、電圧保持部１００において電圧Ｖｂをサンプリングする期間（以下、サンプリング期間という。図中、Ｓａｍｐｌｅ  ｔｉｍｅと略記する）である。時刻Ｔ２乃至時刻Ｔ３において、第１の制御信号をＬレベル、第２の制御信号をＨレベルにする。そして、容量素子１１０の他方の電極の電位が上昇することで、電気的に浮遊状態であるノードＧＮの電位を容量結合により第２の制御信号の電位の上昇分だけ上昇させる。この容量結合による上昇によりノードＧＮの電位は、（ＶＤＤ＋Ｖｂ−Ｖｔｈ）となる。この電位の上昇により、ゲートがノードＧＮに接続されたトランジスタ１０２は、線形領域で動作させることができる。そのため、トランジスタ１０２はスイッチとして動作させることができ、端子ＶｂＯＵＴの電位を端子ＶｂＩＮの電位である電圧Ｖｂとすることができる。
【００７７】
なお前述したサンプリング期間では、トランジスタ１１４及びトランジスタ１１６が共にオフとなり、電気的に浮遊状態であるノードＧＮの電位が容量素子１１０を介した容量結合により第２の制御信号の電位の上昇分だけ上昇し、（ＶＤＤ＋Ｖｂ−Ｖｔｈ）となる。その結果、トランジスタ１０２がオンとなり、端子ＶｂＯＵＴの電位が上昇する。模式的にサンプリング期間の動作を図示すると、図３（Ｂ）に示す点線矢印のように表すことができる。そして、端子ＶｂＩＮから端子ＶｂＯＵＴに向けて電流が流れることで、端子ＶｂＯＵＴの電位は電圧Ｖｂとなる。
【００７８】
次いで時刻Ｔ３乃至時刻Ｔ４の期間は、電圧保持部１００において電圧Ｖｂをホールドする期間（以下、ホールド期間という。図中、Ｈｏｌｄ  ｔｉｍｅと略記する）である。時刻Ｔ３乃至時刻Ｔ４において、第１の制御信号をＨレベル、第２の制御信号をＬレベルにする。そして、トランジスタ１１２がオフ、トランジスタ１１６がオンになる。そのためノードＧＮはグラウンド線と導通状態となり、ノードＧＮの電荷が放電される。この電荷の放電に伴い、ノードＧＮの電位はグラウンド電位となる。ゲートがノードＧＮに接続されたトランジスタ１０２は、オフとなる。そのため、端子ＶｂＯＵＴの電位は、前の期間の状態、すなわち電圧Ｖｂを保持し続けることができる。
【００７９】
なお前述したホールド期間では、トランジスタ１１２がオフ、トランジスタ１１６がオンとなる。そのため、サンプリング期間で昇圧されたノードＧＮの電荷がトランジスタ１１６を介して放電され、ノードＧＮの電位がグラウンド電位となる。その結果、トランジスタ１０２がオフとなり、端子ＶｂＯＵＴの電位が保持される。模式的にホールド期間の動作を図示すると、図４に示す点線矢印のように表すことができる。そしてノードＧＮからグラウンド線に向けて電流が流れることで、ノードＧＮの電位はグラウンド電位となる。
【００８０】
次いで時刻Ｔ４乃至時刻Ｔ５の期間は、ノードＧＮの電位がホールド期間でグラウンド電位まで低下したため、次の期間で用いるために、プレサンプリング期間である。つまり、トランジスタ１１２がオン、トランジスタ１１６がオフとなり、電圧Ｖｂに従ってトランジスタ１１４に電流が流れ、ノードＧＮでの電位が上昇する。具体的には、ノードＧＮの電位は電位（Ｖｂ−Ｖｔｈ）に上昇する。
【００８１】
時刻Ｔ５以降の動作については、以上説明した時刻Ｔ２乃至時刻Ｔ５の期間を一つのサイクル（図中、１  ｃｙｃｌｅと略記する）として繰り返して、電圧Ｖｂのサンプリング及びホールドを行うことができる。なお図２に示した時刻Ｔ５乃至Ｔ８での動作については、時刻Ｔ２乃至時刻Ｔ５の動作と同様である。
【００８２】
以上、図２のタイミングチャート図のように、半導体装置１０の動作を行うことができる。
【００８３】
なお図１では、トランジスタ１１２及びトランジスタ１１４の配置について、ｐチャネル型トランジスタであるトランジスタ１１２、ＯＳトランジスタでトランジスタ１１４の順に電源線Ｖｉｎ側より配置する構成について示したが、配置を逆にしてもよい。すなわち、図５（Ａ）に示す半導体装置１０ｐのように、ＯＳトランジスタであるトランジスタ１１５、Ｐチャネル型トランジスタであるトランジスタ１１３の順に電源線Ｖｉｎ側より配置する構成としてもよい。
【００８４】
また図１では、トランジスタ１１２とトランジスタ１１６のトランジスタの極性について互いに異なる極性とし、第１の制御信号の入力により同時にオンまたはオフとならない構成としたが、同じ極性及び／または同じ半導体材料の半導体層を有するトランジスタとしてもよい。例えば図５（Ｂ）に示す半導体装置１０ｑのように、ＯＳトランジスタであるトランジスタ１１２＿ＯＳをｐチャネル型トランジスタの代わりに設け、トランジスタ１１２＿ＯＳのゲートに第１の制御信号を反転させた第１の反転制御信号（図中、φ１＿ｂと略記する）を印加する構成としてもよい。
【００８５】
以上説明した本発明の一態様では、素子数の増加を招くことなく、バイアス電圧を低下させることなく出力することのできる半導体装置とすることができる。または、本発明の一態様では、電圧の保持期間を長くすることのできる半導体装置とすることができる。
【００８６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００８７】
（実施の形態２）
本実施の形態では、実施の形態１で説明した半導体装置１０を有する信号生成装置の具体的な構成例について説明する。また以下では、図６乃至図１０を参照して説明する。
【００８８】
図６では、図１に示す半導体装置１０を有する信号生成装置４０のブロック図の一例を示し、説明する。
【００８９】
なお信号生成装置は、入力された信号、電流又は電圧に従って、信号を生成し出力する装置である。具体的に信号生成装置としては、三角波生成回路、オペアンプ等を挙げることができる。
【００９０】
図６に示す信号生成装置４０は、半導体装置１０、バイアス電圧生成部２０、及び信号出力部３０を有する。また、図６では、信号生成装置４０の他、バイアス電圧生成部２０にバイアス電流（図中、ＢＩＡＳ  ＣＵＲＲＥＮＴと略記する）を与える基準バイアス生成回路（図中、ＢＩＡＳＧＥＮと略記する）５０、半導体装置１０及びバイアス電圧生成部２０に第１の制御信号（図中、φ１と略記する）及び第２の制御信号（図中、φ２と略記する）を与えるタイマー６０を有する。信号出力部３０は、出力信号Ｓｉｇ＿ＯＵＴを出力するためのトランジスタ３１を有する。
【００９１】
バイアス電圧生成部２０は、基準バイアス生成回路５０より与えられるバイアス電流に従って、信号出力部３０で用いるバイアス電圧となる電圧Ｖｂを生成するための機能を有する回路である。電圧Ｖｂは、半導体装置１０で一旦保持され、信号出力部３０が有するトランジスタ３１のゲートに与えられる。なおバイアス電圧生成部２０は、カレントミラ−を用いた回路で構成すればよい。
【００９２】
なおバイアス電圧生成部２０では電源電圧が供給されるが、タイマー６０から出力される第１の制御信号に従って電源電圧の供給を停止し、電圧Ｖｂの生成を停止することができる。なお、電源電圧の供給を停止するには、電源線Ｖｉｎとバイアス電圧生成部２０との間に、パワーゲーティング用のスイッチを設け、該スイッチのオンまたはオフを切り替える構成とすればよい。
【００９３】
信号出力部３０は、半導体装置１０から電圧Ｖｂが与えられる状態で、出力信号Ｓｉｇ＿ＯＵＴを出力する機能を有する回路である。なお信号出力部３０は、差動増幅回路、カレントミラ−を用いた回路で構成すればよい。
【００９４】
半導体装置１０は、実施の形態１で説明したように、電圧Ｖｂが入力され、第１の制御信号及び第２の制御信号によって電圧Ｖｂを出力する回路である。なお上記実施の形態で説明した構成の他、半導体装置１０の一部を、スイッチとして機能するトランジスタと、容量素子とで構成する場合もある。
【００９５】
基準バイアス生成回路５０は、信号生成装置４０内で用いるバイアス電流を生成する機能を有する回路である。なお基準バイアス生成回路５０では電源電圧が供給されるが、タイマー６０から出力される第１の制御信号に従ってバイアス電流の生成を停止することができる。なお、バイアス電流の生成を停止するため、基準バイアス生成回路５０内のトランジスタのゲートに該トランジスタが動作しないよう電位を印加すればよい。
【００９６】
タイマー６０は、信号生成装置４０が有する各回路に、一定期間ごとに状態を切り替えるための第１の制御信号及び第２の制御信号を出力する機能を有する回路である。第１の制御信号及び第２の制御信号は、実施の形態１で説明したように、一定期間ごとに状態を切り替えるための信号である。該信号は、一例としては、クロック信号の波数をカウンター等でカウントして一定周期ごとに切り替えられる信号、又は該信号を遅延させることで得られる信号を用いればよい。
【００９７】
以上説明した構成により、信号生成装置４０では、電圧Ｖｂのサンプリング又は保持を、タイマー６０からの第１の制御信号及び第２の制御信号により間欠的に切り替えることができる。この切り替えは、パワーゲーティングで信号生成装置４０が有する各回路への電力の供給を止めることと共に実行することができる。なお信号出力部３０では、バイアス電圧生成部２０で生成された電圧Ｖｂを保持し、バイアス電圧生成部２０への電圧の供給が停止する期間であっても、後段にある回路への出力信号Ｓｉｇ＿ＯＵＴの出力を継続して行うことができる。従って本実施の形態の構成を用いることで、低消費電力化に優れた信号生成装置４０とすることができる。または、本実施の形態の構成の信号生成装置４０を用いることで、バイアス電圧生成部２０への電力の供給を停止しても、性能を低下させることなく動作可能させることができる信号生成装置とすることができる。
【００９８】
次いで、信号生成装置４０の具体的な回路構成の一例について、図７に示す。図７に示す信号生成装置４０は、オペアンプとしての機能を有する回路である。
【００９９】
図７に示すバイアス電圧生成部２０は、トランジスタ１２１、トランジスタ１２２、トランジスタ１２３Ａ、トランジスタ１２３Ｂ及びスイッチ１２４を有する。トランジスタ１２１、トランジスタ１２２は、カレントミラ−回路を構成する。図７に示すバイアス電圧生成部２０では、端子Ｖｂ１ＩＮに与えられる電圧Ｖｂ１、端子Ｖｂ２ＩＮに与えられる電圧Ｖｂ２、及び端子Ｖｂ３ＩＮに与えられる電圧Ｖｂ３が、電流制御電流源に与えられるバイアス電流によって生成される。なおスイッチ１２４は、電源電圧の供給を停止するために設けられるパワーゲーティング用のスイッチである。
【０１００】
図７に示す半導体装置１０は、一例として、端子Ｖｂ１ＩＮと端子Ｖｂ１ＯＵＴとの間に設けられた、電圧Ｖｂ１を出力する半導体装置１０Ａと、端子Ｖｂ２ＩＮと端子Ｖｂ２ＯＵＴとの間に設けられた、電圧Ｖｂ２を出力する半導体装置１０Ｂと、端子Ｖｂ３ＩＮと端子Ｖｂ３ＯＵＴとの間に設けられた、電圧Ｖｂ３を出力する半導体装置１０Ｃと、を有する。半導体装置１０Ａ（又は半導体装置１０Ｂ、１０Ｃ）には、電源電圧が与えられ、電圧Ｖｂ１（又は電圧Ｖｂ２、Ｖｂ３）、第１の制御信号及び第２の制御信号によって動作が制御される。
【０１０１】
半導体装置１０Ａ乃至１０Ｃが有する各構成は、実施の形態１で説明した半導体装置１０が有するトランジスタ１０２、容量素子１１０、トランジスタ１１２、トランジスタ１１４及びトランジスタ１１６での説明と同様である。
【０１０２】
なお容量素子１０４Ａに与えられる定電位は、電源線Ｖｉｎに与えられる高電源電位ＶＤＤであることが好ましい。また、容量素子１０４Ｂ、１０４Ｃに与えられる定電位は、グラウンド線に与えられるグラウンド電位であることが好ましい。実施の形態１で説明した半導体装置１０が有する容量素子１０４での説明と同様である。
【０１０３】
図７に示す信号出力部３０は、一例として、入力端子Ｉｎ＋及び入力端子Ｉｎ−に与えられる電位の差を増幅して出力する、差動増幅回路として機能する回路を示している。図７に示す信号出力部３０は、トランジスタ１３１、トランジスタ１３２、トランジスタ１３３、トランジスタ１３４、トランジスタ１３５Ａ、トランジスタ１３５Ｂ、トランジスタ１３６、トランジスタ１３７Ａ、トランジスタ１３７Ｂ、トランジスタ１３８、トランジスタ１３９及び容量素子１４０を有する。トランジスタ１３１乃至トランジスタ１３９及び容量素子１４０は、トランジスタ１３１のゲートに与えられる電圧Ｖｂ１、及びトランジスタ１３５Ａ、トランジスタ１３７Ａのゲートに与えられる電圧Ｖｂ２、及びトランジスタ１３５Ｂ、トランジスタ１３７Ｂ、トランジスタ１３９のゲートに与えられる電圧Ｖｂ３を用いて、入力端子Ｉｎ＋及び入力端子Ｉｎ−に与えられる電位の差を増幅し、出力信号Ｓｉｇ＿ＯＵＴを得ることができる。
【０１０４】
そのため、半導体装置１０Ａ、半導体装置１０Ｂ、及び半導体装置１０Ｃでは、スイッチとして機能するトランジスタ１０２をオフにすることにより、バイアス電圧生成部２０で生成された電圧Ｖｂ１、Ｖｂ２、Ｖｂ３を、容量素子１０４Ａが接続されたノード、容量素子１０４Ｂが接続されたノード、及び容量素子１０４Ｃが接続されたノードに保持することができる。したがって、バイアス電圧生成部２０で生成される電圧Ｖｂ１、Ｖｂ２、Ｖｂ３を出力し続ける必要がなくなるため、バイアス電圧生成部２０を常時動作させる必要がなくなる。これにより、信号出力部３０の動作を停止することなく、スイッチ１２４をオフにし、バイアス電圧生成部２０へ電圧の供給を停止することができるため、バイアス電圧生成部２０で消費される電力を削減することが可能な信号生成装置４０とすることができる。
【０１０５】
なおバイアス電圧生成部２０及び信号出力部３０を構成するトランジスタは、シリコン（Ｓｉ）をチャネル形成領域となる半導体層に用いたトランジスタで構成することが好適である。該構成とすることで、トランジスタに流れる電流量を大きくすることができ、回路動作の高速化を図ることができる。
【０１０６】
なお図７に示す信号生成装置４０では、ハイサイドトランジスタが設けられる側とローサイドトランジスタが設けられる側の双方に、実施の形態１で示した半導体装置１０を適用する構成を示したが、他の構成でもよい。
【０１０７】
一例としては、図８に示すように、ハイサイドトランジスタが設けられる側の半導体装置１０Ａにのみ実施の形態１で示した半導体装置１０を適用する構成とし、ローサイドトランジスタが設けられる側の半導体装置１０Ｄ、１０Ｅでは、スイッチとして機能するトランジスタ及び容量素子で構成されるサンプルホールド回路を半導体装置に適用する構成としてもよい。
【０１０８】
図８に示す信号生成装置４０ｃは、図７に示す半導体装置１０Ｂ、１０Ｃを、スイッチとして機能するトランジスタ及び容量素子で構成される半導体装置１０Ｄ、１０Ｅに置き換えたものである。図８の構成としても、ローサイドトランジスタが設けられる側の半導体装置１０Ｄ、１０Ｅで保持する電圧Ｖｂ２、Ｖｂ３は、多少の電位の変動があっても動作に支障はない。
【０１０９】
図８の構成とすることで、半導体装置１０Ｄ、１０Ｅの回路を構成する素子の数を削減することができるため、信号生成装置の小型化を図ることができる。
【０１１０】
次いで図９（Ａ）では、図７で説明した信号生成装置を適用可能な回路の一例として、ＤＣＤＣコンバータのブロック図を示し、説明する。
【０１１１】
図９（Ａ）に示すＤＣＤＣコンバータ９０は、制御回路１５０（図中、Ｃｏｎｔｒｏｌｌｅｒと略記する）、電圧変換回路２００（図中、Ｖｏｌｔａｇｅ  Ｃｏｎｖｅｒｔｅｒと略記する）を有する。
【０１１２】
ＤＣＤＣコンバータ９０は、電圧Ｖ１を電圧Ｖ２に変換するための回路である。電圧Ｖ１は、直流電圧であることが好ましい。交流電圧の場合は、交流電圧を直流電圧に変換して、ＤＣＤＣコンバータ９０に与えることが好ましい。
【０１１３】
制御回路１５０は、電圧変換回路２００が有するスイッチとして機能するトランジスタのオンまたはオフを制御するためのパルス幅制御信号（図中、ＰＷＭ  Ｓｉｇｎａｌと略記する）を出力する回路である。制御回路１５０は、電圧Ｖ１及び電圧変換回路２００からのフィードバック信号（図中、Ｆｅｅｄ  Ｂａｃｋ  Ｓｉｇｎａｌ（ＦＢ）と略記する）が与えられ、パルス幅制御信号を出力する。
【０１１４】
電圧変換回路２００は、スイッチとして機能するトランジスタを有し、該トランジスタのオン又はオフを切り替えることで、電圧Ｖ１を昇圧又は降圧した電圧Ｖ２に変換する回路である。本実施の形態における電圧変換回路２００は、電圧Ｖ１を昇圧する回路構成であってもよいし、電圧Ｖ１を降圧する回路構成であってもよい。なお、スイッチとして機能するトランジスタは、単結晶シリコンやＳｉＣを用いることで、高速でのスイッチング動作を可能としたトランジスタであることが好ましいが、その他の半導体材料を用いて作製されたトランジスタであってもよい。
【０１１５】
図９（Ｂ）は、図９（Ａ）で説明したＤＣＤＣコンバータ９０の構成において、制御回路１５０の構成例を示すブロック図である。
【０１１６】
図９（Ｂ）に示す制御回路１５０は、一例として、参照電圧生成回路１５１（図中、ＶＲＥＦＧＥＮと略記する）、誤差増幅器１５２（図中、ＥＲＲＡＭＰと略記する）、三角波生成回路１５３（図中、ＴＲＩＡＮＧＬＥ  ＧＥＮと略記する）及び比較器１５４（図中、ＰＷＭＣＭＰと略記する）を有する。
【０１１７】
参照電圧生成回路１５１は、参照電圧ＶＲＥＦを生成する機能を有する回路である。なお参照電圧ＶＲＥＦは、一例として、誤差増幅器１５２に与えられる電圧である。
【０１１８】
誤差増幅器１５２は、フィードバック信号の電位と参照電圧ＶＲＥＦとの差を増幅したエラー信号（図中、ＥＲＲ＿ＯＵＴと略記する）を生成する機能を有する回路である。誤差増幅器１５２は、一例として、ＯＰアンプ（Ｏｐｅｒａｔｉｏｎａｌ  Ａｍｐｌｉｆｉｅｒ）及びＯＴアンプ（Ｏｐｅｒａｔｉｏｎａｌ  Ｔｒａｎｓ−ｃｏｎｄｕｃｔａｎｃｅ  Ａｍｐｌｉｆｉｅｒ）を有する。
【０１１９】
なお誤差増幅器１５２が有するＯＰアンプ及びＯＴアンプでは、図７で説明した、実施の形態１で説明した半導体装置１０の他、バイアス電圧生成部２０、及び信号出力部３０を有する。そのため半導体装置を構成する回路の素子数を削減することができ、バイアス電圧のサンプルホールド特性に優れた誤差増幅器とすることができる。また、バイアス電圧生成部への電力の供給を停止しても、性能を低下させることなく信号出力部によるエラー信号の出力が可能な誤差増幅器とすることができる。
【０１２０】
三角波生成回路１５３は、制御回路１５０内で用いる三角波を生成する機能を有する回路である。三角波生成回路１５３は、図７で説明した、実施の形態１で説明した半導体装置１０の他、バイアス電圧生成部２０、及び信号出力部３０を有する。そのため半導体装置を構成する回路の素子数を削減することができ、バイアス電圧のサンプルホールド特性に優れた三角波生成回路とすることができる。また、バイアス電圧生成部への電力の供給を停止しても、性能を低下させることなく信号出力部による三角波の出力が可能な三角波生成回路とすることができる。
【０１２１】
比較器１５４は、エラー信号及び三角波が与えられ、電圧変換回路２００が有するスイッチとして機能するトランジスタのオンまたはオフを制御するためのパルス幅制御信号を生成する機能を有する回路である。比較器１５４は、図７で説明した、実施の形態１で説明した半導体装置１０の他、バイアス電圧生成部２０、及び信号出力部３０を有する。そのため半導体装置を構成する回路の素子数を削減することができ、バイアス電圧のサンプルホールド特性に優れた比較器とすることができる。また、バイアス電圧生成部への電力の供給を停止しても、性能を低下させることなく信号出力部によるパルス幅制御信号の出力が可能な比較器とすることができる。
【０１２２】
次いで図１０（Ａ）は、図９（Ａ）で説明したＤＣＤＣコンバータ９０の構成において、非絶縁型昇圧チョーク方式の電圧変換回路２００Ａを用いた構成例を示すブロック図である。
【０１２３】
図１０（Ａ）に示す電圧変換回路２００Ａは、スイッチとして機能するトランジスタ２１１、コイル２１２、ダイオード２１３、容量素子２１４、及び直列に接続された抵抗素子２１５を有する。
【０１２４】
トランジスタ２１１は、コイル２１２とダイオード２１３の間のノードと、定電位（例えばグラウンド電位）との間の電気的な接続を制御している。具体的に、トランジスタ２１１は、ソース及びドレインの一方がコイル２１２とダイオード２１３間のノードに接続され、ソース及びドレインの他方が定電位に接続されている。
【０１２５】
コイル２１２は、一方の端子に電圧Ｖ１が与えられ、他方の端子がダイオード２１３の一方の電極に接続される。
【０１２６】
ダイオード２１３の他方の電極は、電圧Ｖ２を与える端子に接続される。
【０１２７】
容量素子２１４は、一方の電極が電圧Ｖ２を与える端子に接続され、他方が定電位に接続されている。
【０１２８】
抵抗素子２１５は、電圧Ｖ２を与える端子と、定電位を与える端子との間で抵抗分割するよう設けられる。抵抗分割されて得られる電圧は、フィードバック信号として制御回路１５０に与えられる。
【０１２９】
図１０（Ａ）に示す電圧変換回路２００Ａでは、トランジスタ２１１がオンである期間の比率を高くするにつれて、コイル２１２に流れる電流を大きくし、電圧Ｖ２と電圧Ｖ１の差が大きくなるように昇圧することができる。逆に、トランジスタ２１１がオフである期間の比率を高くするにつれて、コイル２１２に流れる電流を小さくし、電圧Ｖ２と電圧Ｖ１の差が小さくなるように昇圧することができる。
【０１３０】
図１０（Ｂ）は、図９（Ａ）で説明したＤＣＤＣコンバータ９０の構成において、非絶縁型降圧チョーク方式の電圧変換回路２００Ｂを用いた構成例を示すブロック図である。
【０１３１】
図１０（Ｂ）に示す電圧変換回路２００Ｂは、スイッチとして機能するトランジスタ２２１、ダイオード２２２、コイル２２３、容量素子２２４、及び直列に接続された抵抗素子２２５を有する。
【０１３２】
トランジスタ２２１は、電圧Ｖ１が与えられるノードと、ダイオード２２２とコイル２２３の間のノードとの間の電気的な接続を制御している。具体的に、トランジスタ２２１は、ソース及びドレインの一方が電圧Ｖ１を与える端子に接続され、ソース及びドレインの他方がダイオード２２２とコイル２２３間のノードに接続されている。
【０１３３】
ダイオード２２２の一方の電極がダイオード２２２とコイル２２３間のノードに接続され、他方が定電位に接続されている。
【０１３４】
コイル２２３は、一方の端子がダイオード２２２とコイル２２３間のノードに接続され、他方の端子が電圧Ｖ２を与える端子に接続される。
【０１３５】
容量素子２２４は、一方の電極が電圧Ｖ２を与える端子に接続され、他方が定電位に接続されている。
【０１３６】
抵抗素子２２５は、電圧Ｖ２を与える端子と、定電位を与える端子との間で抵抗分割するよう設けられる。抵抗分割されて得られる電圧は、フィードバック信号として制御回路１５０に与えられる。
【０１３７】
図１０（Ｂ）に示す電圧変換回路２００Ｂでは、トランジスタ２２１がオンである期間の比率を高くするにつれて、容量素子２２４に保持される電圧を電圧Ｖ１に近づくように、降圧することができる。逆に、トランジスタ２２１がオフである期間の比率を高くするにつれて、容量素子２２４に保持される電圧を小さくし、降圧することができる。
【０１３８】
なお図１０（Ａ）及び図１０（Ｂ）で説明した、電圧変換回路２００Ａ及び電圧変換回路２００Ｂでは、非絶縁型昇圧チョーク方式、非絶縁型降圧チョーク方式、の電圧変換回路について説明したが、絶縁型フォワード方式、絶縁型フライバック方式、ハーフブリッジ方式、又はフルブリッジ方式の電圧変換回路とすることもできる。
【０１３９】
以上、本実施の形態で説明した信号生成装置は、上記実施の形態１で説明した半導体装置の構成を有する。そのため、回路を構成する素子数を削減することができる。さらには本実施の形態で説明した信号生成装置は、バイアス電圧のサンプルホールド特性に優れ、一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な信号生成装置とすることができる。
【０１４０】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１４１】
（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの、チャネル形成領域となる半導体層に用いることのできる酸化物半導体層について説明する。
【０１４２】
トランジスタのチャネル形成領域となる半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１４３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０１４４】
トランジスタのチャネル形成領域となる半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１４５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１４６】
チャネル形成領域となる半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１４７】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
【０１４８】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
【０１４９】
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
【０１５０】
また、成膜される酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
【０１５１】
酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０１５２】
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【０１５３】
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、又は５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸又は／およびｂ軸はマクロに揃っていない場合がある。
【０１５４】
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【０１５５】
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。又は、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
【０１５６】
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
【０１５７】
また、高純度真性又は実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１５８】
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
【０１５９】
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
【０１６０】
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【０１６１】
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、又は長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、又は５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、又は５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、当該領域内に複数のスポットが観測される場合がある。
【０１６２】
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。但し、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０１６３】
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
【０１６４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１６５】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る信号生成装置４０が有するトランジスタの断面の構造について、図面を参照して説明する。
【０１６６】
なお信号生成装置が有するトランジスタとしては、半導体装置１０の電圧保持部１００を構成するＯＳトランジスタのほか、バイアス電圧生成部２０、及び信号出力部３０の回路を構成するＳｉトランジスタを挙げることができる。
【０１６７】
本実施の形態では、特に半導体装置１０の電圧保持部１００が有するＯＳトランジスタ及び容量素子と、Ｓｉトランジスタとを積層して設けた際の断面構造の一例について図面を参照して説明する。図１１では、Ｓｉトランジスタ、ＯＳトランジスタ、容量素子の断面構造として、それぞれトランジスタＳｉＴｒ、トランジスタＯＳＴｒ、容量素子Ｃｐとして説明を行う。
【０１６８】
また、本実施の形態では、トランジスタＳｉＴｒが、単結晶のシリコン基板に形成され、酸化物半導体を半導体層に用いたトランジスタＯＳＴｒが、トランジスタＳｉＴｒ上に形成されている場合を例示している。トランジスタＳｉＴｒは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いていても良い。
【０１６９】
薄膜のシリコンを用いてトランジスタＳｉＴｒを形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１７０】
なお、上記実施の形態２で説明した半導体装置１０が有するトランジスタのうち、ＯＳトランジスタの割合は、Ｓｉトランジスタの数に対して少ない。よって、トランジスタＳｉＴｒ上にトランジスタＯＳＴｒを積層させることで、トランジスタＯＳＴｒのデザインルールを緩和させることができる。
【０１７１】
このような、ＳｉトランジスタとＯＳトランジスタとを積層した構造では、半導体装置１０のチップ面積を縮小することができる。また一つの回路ブロックにおいて、Ｓｉトランジスタの数は、ＯＳトランジスタの数より多いため、実際のチップ面積は、Ｓｉトランジスタの数で決定される。
【０１７２】
図１１では、半導体基板８００にｎチャネル型のトランジスタＳｉＴｒが形成されている。
【０１７３】
半導体基板８００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。
【０１７４】
また、トランジスタＳｉＴｒは、素子分離用絶縁膜８０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。
【０１７５】
具体的に、トランジスタＳｉＴｒは、半導体基板８００に形成された、ソース領域又はドレイン領域として機能する不純物領域８０２及び不純物領域８０３と、ゲート電極８０４と、半導体基板８００とゲート電極８０４の間に設けられたゲート絶縁膜８０５とを有する。ゲート電極８０４は、ゲート絶縁膜８０５を間に挟んで、不純物領域８０２と不純物領域８０３の間に形成されるチャネル形成領域と重なる。
【０１７６】
トランジスタＳｉＴｒ上には、絶縁膜８０９が設けられている。絶縁膜８０９には開口部が形成されている。そして、上記開口部には、不純物領域８０２、不純物領域８０３にそれぞれ接する配線８１０、配線８１１と、ゲート電極８０４に接する配線８１２とが形成されている。
【０１７７】
そして、配線８１０は、絶縁膜８０９上に形成された配線８１５に接続されており、配線８１１は、絶縁膜８０９上に形成された配線８１６に接続されており、配線８１２は、絶縁膜８０９上に形成された配線８１７に接続されている。
【０１７８】
配線８１５乃至配線８１７上には、絶縁膜８２０が形成されている。絶縁膜８２０には開口部が形成されており、上記開口部に、配線８１７に接続された配線８２１が形成されている。
【０１７９】
そして、図１１では、絶縁膜８２０上にトランジスタＯＳＴｒ及び容量素子Ｃｐが形成されている。
【０１８０】
トランジスタＯＳＴｒは、絶縁膜８２０上に、酸化物半導体を含む半導体膜８３０と、半導体膜８３０上の、ソース電極又はドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極８３４と、を有する。なお、導電膜８３３は、配線８２１に接続されている。
【０１８１】
また、ゲート絶縁膜８３１上において導電膜８３３と重なる位置に、導電膜８３５が設けられている。ゲート絶縁膜８３１を間に挟んで導電膜８３３及び導電膜８３５が重なっている部分が、容量素子Ｃｐとして機能する。
【０１８２】
なお、図１１では、容量素子ＣｐがトランジスタＯＳＴｒと共に絶縁膜８２０の上に設けられている場合を例示しているが、容量素子Ｃｐは、トランジスタＳｉＴｒと共に、絶縁膜８２０の下に設けられていても良い。
【０１８３】
そして、トランジスタＯＳＴｒ、容量素子Ｃｐ上に、絶縁膜８４１が設けられている。絶縁膜８４１には開口部が設けられており、上記開口部においてゲート電極８３４に接する導電膜８４３が、絶縁膜８４１上に設けられている。
【０１８４】
なお、図１１において、トランジスタＯＳＴｒは、ゲート電極８３４を半導体膜８３０の片側において少なくとも有していれば良いが、半導体膜８３０を間に挟んで存在する一対のゲート電極を有していても良い。
【０１８５】
トランジスタＯＳＴｒが、半導体膜８３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタＯＳＴｒの閾値電圧を制御することができる。
【０１８６】
また、半導体膜８３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。
【０１８７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１８８】
（実施の形態５）
本実施の形態では、上記実施の形態で説明した信号生成装置を具備する電子機器の例について説明する。電子機器の一例としては、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどを挙げることができる。
【０１８９】
図１２（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す信号生成装置が設けられている。そのため、バイアス電圧のサンプルホールド特性に優れ、一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な信号生成装置を有する携帯型の情報端末が実現される。
【０１９０】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１２（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１２（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０１９１】
また、図１２（Ａ）に示す携帯型の情報端末は、図１２（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０１９２】
図１２（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０１９３】
また、図１２（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１９４】
更に、図１２（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０１９５】
図１２（Ｂ）は、電子ペーパーを実装した電子書籍であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す信号生成装置が設けられている。そのため、バイアス電圧のサンプルホールド特性に優れ、一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な信号生成装置を有する電子書籍が実現される。
【０１９６】
図１２（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す信号生成装置が搭載されている。そのため、バイアス電圧のサンプルホールド特性に優れ、一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な信号生成装置を有するテレビジョン装置が実現される。
【０１９７】
図１２（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す信号生成装置が設けられている。そのためサンプルホールド特性に優れ、一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な信号生成装置を有するスマートフォンが実現される。
【０１９８】
図１２（Ｅ）は、腕時計型表示装置であり、本体９４１、表示部９４２などによって構成されている。本体９４１内には、先の実施の形態に示す信号生成装置が設けられている。そのため、バイアス電圧のサンプルホールド特性に優れ、一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な信号生成装置を有する腕時計型表示装置が実現される。
【０１９９】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る信号生成装置が搭載されている。このため、バイアス電圧のサンプルホールド特性に優れ、一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な信号生成装置を有する電子機器が実現される。
【符号の説明】
【０２００】
Ｔ１〜Ｔ８    時刻
１０    半導体装置
１０Ａ    半導体装置
１０Ｂ    半導体装置
１０Ｃ    半導体装置
１０ｐ    半導体装置
１０ｑ    半導体装置
２０    バイアス電圧生成部
３０    信号出力部
３１    トランジスタ
４０    信号生成装置
４０ｃ    信号生成装置
５０    基準バイアス生成回路
６０    タイマー
９０    ＤＣＤＣコンバータ
１００    電圧保持部
１０２    トランジスタ
１０２Ａ    トランジスタ
１０２Ｂ    トランジスタ
１０４    容量素子
１０４Ａ    容量素子
１０４Ｂ    容量素子
１１０    容量素子
１１０Ａ    容量素子
１１０Ｂ    容量素子
１１２    トランジスタ
１１２＿ＯＳ    トランジスタ
１１２Ａ    トランジスタ
１１２Ｂ    トランジスタ
１１３    トランジスタ
１１４    トランジスタ
１１４Ａ    トランジスタ
１１４Ｂ    トランジスタ
１１５    トランジスタ
１１６    トランジスタ
１１６Ａ    トランジスタ
１１６Ｂ    トランジスタ
１２１    トランジスタ
１２２    トランジスタ
１２３    トランジスタ
１２４    スイッチ
１３１    トランジスタ
１３２    トランジスタ
１３３    トランジスタ
１３４    トランジスタ
１３５    トランジスタ
１３６    トランジスタ
１３７    トランジスタ
１３８    トランジスタ
１３９    トランジスタ
１４０    容量素子
１５０    制御回路
１５１    参照電圧生成回路
１５２    誤差増幅器
１５３    三角波生成回路
１５４    比較器
２００    電圧変換回路
２００Ａ    電圧変換回路
２００Ｂ    電圧変換回路
２１１    トランジスタ
２１２    コイル
２１３    ダイオード
２１４    容量素子
２１５    抵抗素子
２２１    トランジスタ
２２２    ダイオード
２２３    コイル
２２４    容量素子
２２５    抵抗素子
８００    半導体基板
８０１    素子分離用絶縁膜
８０２    不純物領域
８０３    不純物領域
８０４    ゲート電極
８０５    ゲート絶縁膜
８０９    絶縁膜
８１０    配線
８１１    配線
８１２    配線
８１５    配線
８１６    配線
８１７    配線
８２０    絶縁膜
８２１    配線
８３０    半導体膜
８３１    ゲート絶縁膜
８３２    導電膜
８３３    導電膜
８３４    ゲート電極
８３５    導電膜
８４１    絶縁膜
８４３    導電膜
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
【図１】
2015046872.tif 000003
【図２】
2015046872.tif 000004
【図３】
2015046872.tif 000005
【図４】
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【図５】
2015046872.tif 000007
【図６】
2015046872.tif 000008
【図７】
2015046872.tif 000009
【図８】
2015046872.tif 000010
【図９】
2015046872.tif 000011
【図１０】
2015046872.tif 000012
【図１１】
2015046872.tif 000013
【図１２】
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