(57)【要約】【課題】生産性の高い単結晶酸化物膜の形成方法を提供する。または、より低温で単結晶酸化物膜を形成する方法を提供する。または、より簡便な方法により単結晶酸化物膜を形成する方法を提供する。【解決手段】被形成面上に結晶部を有する酸化物膜を形成し、当該酸化物膜を加熱処理することにより、単結晶化させる。さらに、被形成面上に形成する酸化物膜として、その結晶部が被形成面の法線方向または酸化物膜の表面の法線方向に平行な方向にｃ軸が揃い、且つ、酸化物膜中の結晶部間に結晶粒界を有さない酸化物膜を用いる。【選択図】図１
2015065424.tif 000002
【特許請求の範囲】
【請求項１】
被形成面上に、結晶部を有する酸化物膜を形成し、
前記酸化物膜に対して、８００℃以上１４００℃以下で加熱処理を施すことにより、前記酸化物膜を単結晶化させる、酸化物膜の形成方法であって、
前記酸化物膜の前記結晶部は前記被形成面の法線方向または前記酸化物膜の表面の法線方向に平行な方向にｃ軸が揃い、且つ、前記結晶部間に結晶粒界を有さないことを特徴とする、
酸化物膜の形成方法。
【請求項２】
被形成面上に、酸化亜鉛膜を形成し、
前記酸化亜鉛膜上に、結晶部を有する酸化物膜を形成し、
前記酸化物膜に対して、８００℃以上１４００℃以下で加熱処理を施すことにより、前記酸化物膜を単結晶化させる、酸化物膜の形成方法であって、
前記酸化物膜の前記結晶部は、前記酸化亜鉛膜表面の法線方向または前記酸化物膜の表面の法線方向に平行な方向にｃ軸が揃い、且つ、前記結晶部間に結晶粒界を有さないことを特徴とする、
酸化物膜の形成方法。
【請求項３】
前記酸化亜鉛膜は、室温下にてスパッタリング法により前記被形成面上に形成することを特徴とする、
請求項２に記載の、酸化物膜の形成方法。
【請求項４】
前記被形成面は、結晶性を有することを特徴とする、
請求項１乃至請求項３のいずれか一に記載の、酸化物膜の形成方法。
【請求項５】
前記加熱処理は、酸素を含む雰囲気下にて行うことを特徴とする、
請求項１乃至請求項４のいずれか一に記載の、酸化物膜の形成方法。
【請求項６】
請求項１乃至請求項５のいずれか一に記載の酸化物膜の形成方法により、酸化物膜を形成する工程と、
前記酸化物膜と接する一対の電極を形成する工程と、
前記酸化物膜上にゲート絶縁層を形成する工程と、
前記酸化物膜上にゲート電極を形成する工程と、を有する、
半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、酸化物膜及びその形成方法に関する。特に、本発明の一態様は半導体膜及びその形成方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、又は、製造方法に関する。本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関する。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、記憶装置、それらの駆動方法、又は、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器、は半導体装置を有している場合がある。
【背景技術】
【０００４】
半導体装置に用いられる半導体として、シリコン系半導体材料が広く知られているが、近年ではシリコンに代わる新たな半導体として、半導体特性を示す酸化物（以降、酸化物半導体ともよぶ）が注目されている。
【０００５】
また、単結晶の酸化物膜を形成することが検討されている。特許文献１では、ＹＳＺ基板上にエピタキシャル成長させたＺｎＯの単結晶薄膜上に、ＰＬＤ法によりＬｕＧａＯ３（ＺｎＯ）９薄膜を形成し、その後１４５０℃で加熱処理することにより単結晶膜を形成すること、及びＰＬＤ法によりＩｎ２Ｏ３薄膜を形成し、その後１３００℃で加熱処理することにより単結晶膜を形成することが開示されている。
【０００６】
また、非特許文献１には、特許文献１と同様にＹＳＺ基板上に形成したＺｎＯの単結晶薄膜上に、ＰＬＤ法によりＩｎＧａＯ３（ＺｎＯ）５薄膜を形成し、その後１４００℃で加熱処理することにより単結晶膜が得られること、及び１２００℃以下では完全な単結晶薄膜が得られていないことなどが示されている。また、同非特許文献１では、ＺｎＯ単結晶薄膜を設けずにＹＳＺ基板上に直接ＩｎＧａＯ３（ＺｎＯ）５薄膜を形成した後に加熱処理を行うと、明確な結晶粒界を有する多結晶膜になることが示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−１３７６９２号公報
【非特許文献】
【０００８】
【非特許文献１】Ｋｅｎｊｉ  Ｎｏｍｕｒａ  ｅｔ  ａｌ．，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．９５，ｐ．５５３２−５５３９（２００４）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一態様は、生産性の高い単結晶酸化物膜の形成方法を提供することを課題の一とする。または、より低温で単結晶酸化物膜を形成する方法を提供することを課題の一とする。または、より簡便な方法により単結晶酸化物膜を形成する方法を提供することを課題の一とする。または、信頼性の高い酸化物膜を提供することを課題の一とする。または、新規な酸化物膜を提供することを課題の一とする。
【００１０】
または、信頼性の高い半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
【００１１】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１２】
本発明の一態様は、被形成面上に、結晶部を有する酸化物膜を形成し、酸化物膜に対して、８００℃以上１４００℃以下で加熱処理を施すことにより、酸化物膜を単結晶化させる、酸化物膜の形成方法であって、酸化物膜の結晶部は被形成面の法線方向または酸化物膜の表面の法線方向に平行な方向にｃ軸が揃い、且つ、結晶部間に結晶粒界を有さないことを特徴とする、酸化物膜の形成方法である。
【００１３】
また、本発明の他の一態様は、被形成面上に、酸化亜鉛膜を形成し、酸化亜鉛膜上に、結晶部を有する酸化物膜を形成し、酸化物膜に対して、８００℃以上１４００℃以下で加熱処理を施すことにより、酸化物膜を単結晶化させる、酸化物膜の形成方法であって、酸化物膜の結晶部は、酸化亜鉛膜表面の法線方向または酸化物膜の表面の法線方向に平行な方向にｃ軸が揃い、且つ、結晶部間に結晶粒界を有さないことを特徴とする、酸化物膜の形成方法。
【００１４】
また、上記酸化亜鉛膜は、室温下にてスパッタリング法により被形成面上に形成することが好ましい。
【００１５】
また、上記被形成面は、結晶性を有することが好ましい。
【００１６】
また、上記加熱処理は、酸素を含む雰囲気下にて行うことが好ましい。
【００１７】
また、本発明の他の一態様は、上記のいずれかの酸化物膜の形成方法により、酸化物膜を形成する工程と、酸化物膜と接する一対の電極を形成する工程と、酸化物膜上にゲート絶縁層を形成する工程と、酸化物膜上にゲート電極を形成する工程と、を有する、半導体装置の作製方法である。
【００１８】
なお、本明細書等において、「結晶化」とは、物質に結晶性を与えること、または物質の結晶性を向上させることを意味する。また、本明細書において「単結晶化」とは、物質を単結晶に変化させることを意味する。
【発明の効果】
【００１９】
本発明によれば、生産性の高い単結晶酸化物膜の形成方法を提供できる。または、または、より低温で単結晶酸化物膜を形成する方法を提供できる。または、より簡便な方法により単結晶酸化物膜を形成する方法を提供できる。または、信頼性の高い半導体装置を提供できる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態に係る、酸化物膜の形成方法を説明する図。
【図２】実施の形態に係る、酸化物膜の形成方法を説明する図。
【図３】実施の形態に係る、半導体装置の構成例。
【図４】実施の形態に係る、半導体装置の構成例。
【図５】実施の形態に係る、半導体装置の構成例。
【図６】実施の形態に係る、半導体装置の構成例。
【図７】実施の形態に係る、半導体装置の構成例。
【図８】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図９】実施の形態に係る、半導体装置の回路図。
【図１０】実施の形態に係る、記憶装置の構成例。
【図１１】実施の形態に係る、ＲＦＩＤタグの構成例。
【図１２】実施の形態に係る、ＣＰＵの構成例。
【図１３】実施の形態に係る、記憶素子の回路図。
【図１４】実施の形態に係る、表示装置の構成例および回路図。
【図１５】実施の形態に係る、電子機器。
【図１６】実施の形態に係る、ＲＦＩＤの使用例。
【図１７】実施例に係る、ＸＰＳ分析結果。
【図１８】実施例に係る、ＸＲＤ測定結果。
【図１９】実施例に係る、ＳＴＥＭ観察像。
【図２０】実施例に係る、ＳＴＥＭ観察像。
【図２１】実施例に係る、ＳＴＥＭ観察像。
【図２２】実施例に係る、ＳＴＥＭ観察像。
【図２３】実施例に係る、ＨＡＡＤＦ−ＳＴＥＭ観察像。
【図２４】実施例に係る、ＳＴＥＭ観察像。
【図２５】実施例に係る、ＸＲＤ測定結果。
【図２６】実施例に係る、ＳＴＥＭ観察像。
【図２７】実施例に係る、ＳＴＥＭ観察像。
【発明を実施するための形態】
【００２１】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２３】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２４】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００２５】
（実施の形態１）
本実施の形態では、本発明の一態様の酸化物膜の形成方法について説明する。
【００２６】
本発明の一態様は、被形成面上に結晶部を有する酸化物膜を形成し、当該酸化物膜を加熱処理することにより、単結晶化させるものである。さらに、被形成面上に形成する酸化物膜は、その結晶部が被形成面の法線方向または酸化物膜の表面の法線方向に平行な方向にｃ軸が揃い、且つ、酸化物膜中の結晶部間に結晶粒界を有さないことを特徴とする。このような酸化物膜を用いることにより、加熱処理を経て形成される単結晶酸化物膜は、被形成面の法線方向または酸化物膜の表面の法線方向に対して、平行な方向にｃ軸が配向した単結晶となる。
【００２７】
さらに、このような結晶部を有する酸化物膜を用いることで、比較的低い温度で加熱処理を行っても、良質な単結晶酸化物膜を形成することができる。これは、加熱処理前の酸化物膜中の結晶部の配向が元々揃っているために、例えば非晶質の酸化物膜や多結晶の酸化物膜を用いた場合に比べて、原子の再配列に要するエネルギーとして高いエネルギーを必要としないためである。
【００２８】
ここで、加熱処理を量産性高く行う装置として、例えばチューブやボートなどの内装部材に石英などの材料を用いた縦型炉が知られている。しかしながら、特許文献１や非特許文献１に記載されているような１３００℃を超えるような温度では、これらの材料の耐熱性を考慮すると処理が困難である。このような材料の内装部材を備える炉を用いる場合には、装置保守の観点から１３００℃以下、好ましくは１２００℃以下の温度で使用することが望ましい。また１３００℃を超える温度を用いる場合には、例えばセラミック製の隔壁を備えるマッフル炉などを用いる必要があるが、このような炉は大型化が困難であるため生産性を高められないことや、炉内を清浄に保つことが困難であり被処理基板への汚染が懸念されるなどの問題点がある。
【００２９】
本発明の一態様の酸化物膜の形成方法によれば、例えば８００℃以上１２００℃以下の温度で加熱処理を行うことで、十分に結晶化された単結晶酸化物膜を形成することが可能である。一方、処理温度が高温であるほど結晶化に要する時間を短くすることが可能であるが、例えば１４００℃を超える温度だと酸化物膜の一部が昇華し、酸化物膜の膜厚の減少が顕著になる場合があるため、加熱処理の温度は１４００℃以下、好ましくは１２００℃以下とすることが好ましい。
【００３０】
したがって、加熱処理の温度は、例えば８００℃以上１４００℃以下、好ましくは８００℃以上１３００℃以下、より好ましくは８００℃以上１２００℃以下の範囲に設定することができる。
【００３１】
また、本発明の一態様の酸化物膜の形成方法によれば、被形成面の結晶性によらず、ｃ軸配向性を有する結晶部を備える酸化物膜を、当該被形成面上に形成することができる。すなわち、非特許文献１や特許文献１に記載されているような、エピタキシャル成長させたＺｎＯ膜を用いなくても、被形成面上に単結晶酸化物膜を形成することが可能である。
【００３２】
ＺｎＯをエピタキシャル成長させるためには、単結晶基板を高温（例えば６００℃）に加熱した状態で成膜する必要がある。したがって、特殊な装置が必要である上に、工程が煩雑化するため、生産性を低下させる要因となってしまう。一方で、本発明の一態様の酸化物膜の形成方法によれば、このような工程が不要であるため高い生産性を実現できる。
【００３３】
［形成方法例１］
以下では、より具体的な酸化物膜の形成方法の例について、図面を参照して説明する。
【００３４】
〔基板〕
まず、基板１０１を準備する。
【００３５】
基板１０１は、少なくとも後の加熱工程にかかる熱に対して耐熱性を有する材料を用いる。例えば、イットリア安定化ジルコニア（ＹＳＺ）基板、サファイヤ基板、石英基板、シリコン、炭化シリコン、窒化ガリウム、酸化ガリウムなどの半導体基板などを用いることができる。
【００３６】
また、基板１０１として単結晶基板を用い、被形成面が特定の結晶面である基板を用いることが好ましい。基板１０１として単結晶基板を用いると、後に形成される酸化物膜１１２中の結晶部のａ−ｂ面方向の配向性を高めることができるため、後の加熱処理における原子の再配列に要するエネルギーを低減し、より低温で良好な単結晶酸化物膜を形成することが可能となる。
【００３７】
〔酸化物膜の形成〕
続いて、基板１０１上に酸化物膜１１２を形成する（図１（Ａ））。
【００３８】
まず、形成する酸化物膜１１２について説明する。
【００３９】
酸化物膜１１２を構成する酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
【００４０】
適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。
【００４１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００４２】
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００４３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００４４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００４５】
なお、酸化物膜１１２をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。
【００４６】
酸化物膜１１２をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、２：２：１、１：１：１、１：１：２、１：１：３、１：１：４、１：１：５、４：２：４．１、１：２：４などとすればよい。
【００４７】
酸化物膜１１２をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
【００４８】
以下では、酸化物膜１１２中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物膜１１２中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物膜１１２のキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする。酸化物膜１１２中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
【００４９】
また、酸化物膜１１２中に水素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物膜１１２の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物膜１１２中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物膜１１２の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００５０】
酸化物膜１１２は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とすることが好ましい。以下では、ＣＡＡＣ−ＯＳ膜について説明する。
【００５１】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００５２】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００５３】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【００５４】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００５５】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【００５６】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【００５７】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【００５８】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【００５９】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【００６０】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【００６１】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【００６２】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【００６３】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
【００６４】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【００６５】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【００６６】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【００６７】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【００６８】
ＣＡＡＣ−ＯＳ膜は、例えば以下の方法により形成することができる。
【００６９】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【００７０】
平板状のスパッタリング粒子は、例えば、ａ−ｂ面に平行な面の円相当径が３ｎｍ以上１０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。なお、平板状のスパッタリング粒子は、ａ−ｂ面に平行な面が正三角形または正六角形であってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。
【００７１】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【００７２】
成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。
【００７３】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【００７４】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【００７５】
または、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成する。
【００７６】
まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
【００７７】
次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
【００７８】
第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
【００７９】
次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
【００８０】
次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
【００８１】
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成することができる。
【００８２】
以上に述べた方法により、被形成面の法線方向または酸化物膜の表面の法線方向に平行な方向にｃ軸が揃った結晶部を含み、且つ、当該結晶部間に結晶粒界を有さない酸化物膜１１２を、基板１０１の被形成面上に形成することができる。
【００８３】
酸化物膜１１２の厚さは、例えば１ｎｍ以上５００ｎｍ以下、好ましくは１ｎｍ以上、３００ｎｍ以下とするとよい。酸化物膜１１２の厚さが厚すぎると、後の加熱処理の条件によっては完全に単結晶化しない領域が形成される恐れがある。
【００８４】
また上述のように、基板１０１の被形成面が結晶性を有していない場合であっても、このような酸化物膜１１２を形成することができる。一方、基板１０１の被形成面が結晶性を有している場合には、当該被形成面の原子配列の影響を受け、酸化物膜１１２中の結晶部のａ−ｂ面の配向性が高まるため、後の加熱処理の条件を生産性の高いものとすることができるため好ましい。
【００８５】
〔加熱処理〕
続いて、酸化物膜１１２に対して加熱処理を施すことにより単結晶化させ、単結晶酸化物膜１１０を形成する（図１（Ｂ））。
【００８６】
加熱処理を行う際、酸化物膜１１２中の一部の元素の昇華を抑制するために、図１（Ｂ）に示すように、酸化物膜１１２の上面に接して、保護基板１１３を設けた状態で加熱処理を行うことが好ましい。
【００８７】
保護基板１１３としては、基板１０１と同様の基板を用いることができる。
【００８８】
また、保護基板１１３に換えて酸化物膜１１２上に保護膜を成膜した状態で加熱処理を行ってもよい。保護膜としては例えば酸化アルミニウム膜、酸化スズ膜などの金属酸化物膜を、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などの方法により成膜すればよい。
【００８９】
加熱処理は、８００℃以上１４００℃以下、好ましくは８００℃以上１３００℃以下、より好ましくは８００℃以上１２００℃以下の温度で行う。
【００９０】
ここで、加熱処理の際、酸素を含む雰囲気下で行うことが好ましい。酸素を含む雰囲気で加熱することにより、酸化物膜１１２中の酸素の脱離することに伴い、酸化物膜１１２の組成が化学量論的組成からずれてしまうことを抑制し、良質な単結晶酸化物膜１１０を形成することができる。加熱処理の雰囲気としては例えば大気雰囲気、酸素雰囲気、酸素に加え希ガスや窒素などの不活性ガスの混合雰囲気とすることができる。
【００９１】
加熱処理により、酸化物膜１１２中の結晶部を核として原子の再配列が起こり、酸化物膜１１２が単結晶化する。上述のように酸化物膜１１２中の結晶部の各々はｃ軸配向性を有しているため、非晶質膜や多結晶膜を用いた場合に比べて原子の再配列に要するエネルギーを小さくすることができ、加熱温度を下げることができる。
【００９２】
加熱処理の後、保護基板１１３を除去する（図１（Ｃ））。
【００９３】
以上のようにして、基板１０１上に、基板１０１の被形成面の法線方向または酸化物膜１１２の表面の法線方向に対して、平行な方向にｃ軸が配向した単結晶酸化物膜１１０を形成することができる。
【００９４】
［形成方法例２］
以下では、上記形成方法例１とは一部が異なる単結晶酸化物膜の形成方法例について、図面を参照して説明する。なお、上記と重複する部分については説明を省略し、相違点についてのみ詳細に説明する。
【００９５】
〔バッファ膜の形成〕
基板１０１上に、バッファ膜１１４を形成する（図２（Ａ））。
【００９６】
バッファ膜１１４は、基板１０１と後に形成される単結晶酸化物膜１１０の格子不整合を緩和し、単結晶酸化物膜１１０中に転移などの格子欠陥が生成することを抑制することができる。バッファ膜１１４としては、バッファ膜１１４に含まれる材料が単結晶化したときの格子定数が、単結晶酸化物膜１１０の格子定数に近い材料を用いることが好ましい。
【００９７】
また、バッファ膜１１４としては、酸化物膜１１２に用いる材料よりも低温で結晶化しやすい材料を用いることが好ましい。後の加熱処理において、酸化物膜１１２よりも先にバッファ膜１１４の結晶化が進み単結晶が形成されるため、その後の酸化物膜１１２中の原子の再配列において、酸化物膜１１２中の結晶部の配向が揃いやすくなる。
【００９８】
例えば、酸化物膜１１２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合には、バッファ膜１１４として酸化亜鉛（ＺｎＯ）を用いることが好ましい。
【００９９】
ここで、バッファ膜１１４は、単結晶である必要はなく、非晶質、微結晶、多結晶であってもよい。例えばバッファ膜１１４が非晶質であっても、その上層にｃ軸配向性を有する結晶部を含む酸化物膜１１２を形成することができる。
【０１００】
バッファ膜１１４は、例えば室温下にてスパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法などにより、基板１０１上に形成することができる。そのため、バッファ膜１１４を形成する装置として、基板１０１を加熱するための特殊な機構が不要なため装置構成を簡略化できるほか、基板１０１の温度が安定するまでの時間を要しないため、工程時間を短縮できる。
【０１０１】
バッファ膜１１４は、基板１０１の表面に均一に付着する程度、好ましくは基板１０１の表面を被覆する程度に薄く形成してもよい。例えば、バッファ膜１１４は０．５ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上２０ｎｍ以下の厚さとする。
【０１０２】
なお、バッファ膜１１４を、基板１０１を加熱した状態で成膜し、結晶性を有するバッファ膜１１４を形成してもよい。後に形成する酸化物膜１１２の被形成面となるバッファ膜１１４の表面の原子配列が揃っていると、酸化物膜１１２内の結晶部のａ−ｂ面方向の配向性が高まるため、より低温で酸化物膜１１２を結晶化できる。
【０１０３】
なお、基板１０１として単結晶基板を用いると、後の加熱処理等において結晶化したバッファ膜１１４が均一な単結晶となりやすく、その上層の単結晶酸化物膜１１０に対する格子不整合をより効果的に抑制することができるため好ましい。
【０１０４】
〔酸化物膜の形成〕
続いて、バッファ膜１１４上に酸化物膜１１２を形成する（図２（Ｂ））。酸化物膜１１２は、上記形成方法例１と同様の方法により形成することができる。
【０１０５】
このとき、酸化物膜１１２の形成中にかかる熱により、バッファ膜１１４が結晶化してもよい。
【０１０６】
〔加熱処理〕
続いて、酸化物膜１１２及びバッファ膜１１４に対して加熱処理を行う（図２（Ｃ））。加熱処理は、上記形成方法例１と同様の方法を用いることができる。図２（Ｃ）では、酸化物膜１１２上に保護膜１１５を設けた状態で加熱処理を行う場合について示している。
【０１０７】
バッファ膜１１４が単結晶ではない場合であっても、加熱処理の初期において比較的融点の低いバッファ膜１１４中の原子の再配列が容易に起こるため、酸化物膜１１２よりも先に結晶化する。そのため、当該バッファ膜１１４の表面の結晶の配向に倣って酸化物膜１１２中の原子の再配列が起こり、その結果、バッファ膜１１４と単結晶酸化物膜１１０のそれぞれの結晶の配向性が揃う。また、基板１０１に単結晶基板を用いた場合では、バッファ膜１１４の結晶の配向は単結晶基板の結晶の配向に揃うため、結果として、単結晶酸化物膜１１０の結晶の配向は基板１０１の結晶の配向に揃うこととなる。
【０１０８】
また、バッファ膜１１４として酸化物膜１１２を構成する金属元素と同一の金属を含む金属酸化物を用いた場合には、図２（Ｃ）に示すように、加熱処理が進行するにしたがってバッファ膜１１４が酸化物膜１１２に取り込まれ、これらの境界が不明瞭となる。なお、加熱条件やバッファ膜１１４の厚さによっては、基板１０１と単結晶酸化物膜１１０との間にバッファ膜１１４が残存する場合もある。
【０１０９】
このようなバッファ膜１１４を設けることと、ｃ軸配向性を有する結晶部を備える酸化物膜１１２を用いることの双方を行うことにより、加熱処理の際の酸化物膜１１２中の原子の再配列に要するエネルギーがより低減されるため、より低温で良好な結晶性を有する単結晶酸化物膜１１０を形成することが可能となる。例えば、８００℃以上１２００℃以下、または８００℃以上１０００℃以下の温度であっても、均一で良好な結晶性を有する単結晶酸化物膜１１０を形成することが可能となる。
【０１１０】
加熱処理の後、保護膜１１５を除去する（図２（Ｄ））。保護膜１１５は、例えばウェットエッチングまたはドライエッチングなどにより除去すればよい。
【０１１１】
以上のようにして、基板１０１上に、基板１０１の被形成面の法線方向または酸化物膜１１２の表面の法線方向に対して、平行な方向にｃ軸が配向した単結晶酸化物膜１１０を形成することができる。
【０１１２】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１１３】
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の構成例及びその作製方法例について説明する。以下では半導体装置の一例として、トランジスタを例に挙げて説明する。なお、実施の形態１と重複する部分については説明を省略することがある。また、上記で説明した構成要素と機能や性質が同等なものついては同一の符号を付し、説明を省略する場合がある。
【０１１４】
［構成例］
図３（Ａ）に、本構成例で例示するトランジスタ１００の上面概略図を示す。また、図３（Ｂ）、図３（Ｃ）にはそれぞれ、図３（Ａ）中の切断線Ａ−Ｂ、Ｃ−Ｄにおける断面概略図である。なお、図３（Ａ）には明瞭化のため一部の構成要素は明示していない。
【０１１５】
トランジスタ１００は、基板１０１上に設けられ、島状の半導体層１２０と、半導体層１２０の上面と接し、半導体層１２０と重なる領域で離間する一対の電極１０３と、半導体層１２０上にゲート電極１０５と、半導体層１２０とゲート電極１０５との間に絶縁層１０４と、を有する。また、上記構成を覆って絶縁層１０７が設けられている。
【０１１６】
半導体層１２０は、実施の形態１で例示した単結晶酸化物膜１１０から構成されている。したがって、トランジスタ１００は、チャネルが形成される半導体層１２０に良好な結晶性を有する単結晶酸化物を備えるため、例えば結晶粒界を有する多結晶を用いた場合などに比べて特性ばらつきが低減することができるほか、トランジスタ１００の電気特性の変動が効果的に抑制することができるため、極めて信頼性が高められたトランジスタである。
【０１１７】
半導体層１２０に用いることのできる材料等は、実施の形態１を援用できる。
【０１１８】
一対の電極１０３は、一方がソース電極として機能し、他方がドレイン電極として機能する。
【０１１９】
絶縁層１０４は、トランジスタ１００のゲート絶縁層として機能する。
【０１２０】
絶縁層１０４は加熱により酸素を放出する膜を含むことが好ましい。例えば、酸素過剰領域を有する絶縁膜を含む構成とすればよい。酸素過剰領域を有する絶縁膜としては、例えば化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。このような酸化絶縁膜は、加熱により一部の酸素が脱離する。
【０１２１】
絶縁層１０４として、加熱により酸素を放出する膜を用いることで、作製工程中に係る熱により絶縁層１０４から半導体層１２０に酸素が供給され、半導体層１２０中の酸素欠損を低減することができる。
【０１２２】
絶縁層１０７は、酸素を透過しにくい材料を用いることができる。また、水素や水を透過しにくい性質を持たせることが好ましい。絶縁層１０７としてこのような材料を用いることで、絶縁層１０４から放出される酸素の外部への拡散と、外部から半導体層１２０等への水素、水等の侵入を同時に抑制することができる。
【０１２３】
［各構成要素について］
以下では、トランジスタ１００の各構成要素について説明する。
【０１２４】
〔半導体層〕
半導体層１２０に酸化物半導体を用いる場合、インジウム、亜鉛のうち少なくとも一つを含む酸化物半導体を用いることが好ましい。代表的には、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物などが挙げられる。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい酸化物半導体を用いるとオフ状態におけるリーク電流を抑制できるため好ましい。
【０１２５】
〔ゲート電極〕
ゲート電極１０５は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、ゲート電極１０５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０１２６】
また、ゲート電極１０５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０１２７】
また、ゲート電極１０５と絶縁層１０４の間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも半導体層１０２より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
【０１２８】
〔ゲート絶縁層〕
絶縁層１０４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。
【０１２９】
また、絶縁層１０４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。
【０１３０】
また、絶縁層１０４として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における基板温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【０１３１】
なお、特定の材料をゲート絶縁層に用いると、特定の条件でゲート絶縁層に電子を捕獲せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニウムの積層膜のように、ゲート絶縁層の一部に酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層からゲート電極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
【０１３２】
このように電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せしめる処理は、トランジスタの作製過程におこなえばよい。
【０１３３】
例えば、トランジスタのソース電極あるいはドレイン電極に接続する配線メタルの形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
【０１３４】
〔一対の電極〕
ソース電極またはドレイン電極として機能する電極１０３は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１３５】
〔絶縁層〕
絶縁層１０７として用いることのできる酸素を透過しにくい材料としては、例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の絶縁材料を用いることができる。特に上述の材料は、酸素、水素、水が透過しない材料である。
【０１３６】
以上が各構成要素についての説明である。
【０１３７】
［変形例１］
図４は、微細化に適した構成を有するトランジスタ１５０を示している。
【０１３８】
図４（Ｃ）に示すように、トランジスタ１５０はチャネル幅方向の断面において、半導体層１２０の側面から上面にかけて角部が丸みを帯びた形状を有している。さらに、ゲート電極１０５が半導体層１２０の上面及び側面に面して設けられている。このような構成とすることで、半導体層１２０の上面近傍だけでなく側面近傍にまでチャネルが形成され、実効的なチャネル幅が増大し、オン状態における電流（オン電流ともいう）を高めることができる。特に、半導体層１２０の幅が極めて小さい（例えば５０ｎｍ以下、好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下）場合には、半導体層１２０の内部にまでチャネルが形成される領域が広がるため、微細化するほどオン電流に対する寄与が高まる。
【０１３９】
また、トランジスタ１５０は、絶縁層１０４がゲート電極１０５と上面形状が概略一致するように、これらが同一のフォトマスクを用いて加工されている場合を示している。
【０１４０】
なお、本明細書等において、「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なりあわず、上層が下層の内側に位置することや、上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という。
【０１４１】
［変形例２］
本発明の一態様の半導体装置は、酸化物半導体層と、該酸化物半導体層と重なる絶縁層との間に、酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成要素として含む酸化物層を有することが好ましい。これにより、酸化物半導体層と該酸化物半導体層と重なる絶縁層との界面にトラップ準位が形成されることを抑制することができる。
【０１４２】
すなわち、本発明の一態様は、酸化物半導体層の少なくともチャネル形成領域における上面または底面、若しくはその両方が、酸化物半導体層の界面準位形成防止のためのバリア膜として機能する酸化物層に接する構成とすることが好ましい。このような構成とすることにより、酸化物半導体層中及び界面においてキャリアの生成要因となる酸素欠損の生成及び不純物の混入を抑制することが可能となるため、酸化物半導体層を高純度真性化することができる。高純度真性化とは、酸化物半導体層を真性または実質的に真性にすることをいう。よって、当該酸化物半導体層を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を提供することが可能となる。
【０１４３】
なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
【０１４４】
より具体的には、例えば以下の構成とすることができる。
【０１４５】
〔変形例２−１〕
図５に示すトランジスタ１６０は、図４に示したトランジスタ１５０において、半導体層１２０に換えて、酸化物層１６１及び半導体層１６２を有する。
【０１４６】
酸化物層１６１としては、上記実施の形態で例示した単結晶酸化物膜１１０を用いることができる。半導体層１６２は、上記実施の形態で例示した酸化物膜１１２を適用することができる。
【０１４７】
ここで、酸化物層１６１は、半導体層１６２を構成する金属元素のうち、少なくとも一の金属元素を構成要素として含む酸化物である。また、例えば、酸化物層１６１は、Ｉｎ若しくはＧａを含み、代表的には、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ半導体層１６２よりも伝導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、酸化物層１６１の伝導帯の下端のエネルギーと、半導体層１６２の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。
【０１４８】
例えばＩｎ−Ｍ−Ｚｎ酸化物を適用した場合、膜中のＭの原子数比に対するＩｎの原子数比の割合が大きいほど、伝導帯の下端のエネルギーを低いものとすることができる。またＺｎの割合が大きいほど、結晶構造の安定性が高まる。またＭの割合が大きいほど、酸化物からの酸素の放出を抑制できる。
【０１４９】
このような酸化物層１６１及び半導体層１６２を有することで、半導体層１６２に主としてチャネルが形成される。したがって、チャネルが形成される半導体層１６２の基板１０１側の界面にトラップ準位が形成されることを抑制できるため、トランジスタ１６０の電気特性の変動を抑制し、信頼性の高い半導体装置を提供することができる。
【０１５０】
〔変形例２−２〕
図６に示すトランジスタ１７０は、図４に示したトランジスタ１５０において、半導体層１２０に換えて半導体層１７１を有し、さらに半導体層１７１と絶縁層１０４の間に酸化物層１７２を有する。
【０１５１】
半導体層１７１に、上記実施の形態で例示した単結晶酸化物膜１１０を用いることができる。酸化物層１７２には、上記実施の形態で例示した酸化物膜１１２を適用することができる。
【０１５２】
また、酸化物層１７２は、上記構成例における酸化物層１６１と同様の材料により構成されていることが好ましい。
【０１５３】
このような半導体層１７１及び酸化物層１７２を有することで、半導体層１７１に主としてチャネルが形成される。したがって、チャネルが形成される半導体層１７１の絶縁層１０４側の界面にトラップ準位が形成されることが抑制できるため、トランジスタ１７０の電気特性の変動を抑制し、信頼性の高い半導体装置を提供することができる。
【０１５４】
〔変形例２−３〕
図７（Ａ）に示すトランジスタ１８０は、図４に示したトランジスタ１５０において、半導体層１２０に換えて酸化物層１８１、半導体層１８２及び酸化物層１８３を有している。
【０１５５】
酸化物層１８１に、上記実施の形態で例示した単結晶酸化物膜１１０を適用できる。また、半導体層１８２及び酸化物層１８３には、上記実施の形態で例示した酸化物膜１１２を適用することができる。
【０１５６】
また、酸化物層１８１及び酸化物層１８３は、上記構成例における酸化物層１６１と同様の材料により構成されていることが好ましい。なお、酸化物層１８１と酸化物層１８３は、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
【０１５７】
また、酸化物層１８１および酸化物層１８３に、半導体層１８２に比べて伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、半導体層１８２に主としてチャネルが形成され、半導体層１８２が主な電流経路となる。このように、チャネルが形成される半導体層１８２を、同じ金属元素を含む酸化物層１８１及び酸化物層１８３で挟持することにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。すなわち、チャネルが形成される半導体層１８２の絶縁層１０４側の界面、及び基板１０１側の界面にトラップ準位が形成されることが抑制できるため、トランジスタ１８０の電気特性の変動がより抑制され、信頼性の高い半導体装置を提供することができる。
【０１５８】
ここで、半導体層１８２の厚さは、少なくとも酸化物層１８１よりも厚く形成することが好ましい。半導体層１８２が厚いほど、トランジスタのオン電流を高めることができる。また、酸化物層１８１は、半導体層１８２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、半導体層１８２の厚さは、酸化物層１８１の厚さに対して１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍以上、より好ましくは６倍以上とすればよい。なお、トランジスタのオン電流を高める必要のない場合にはその限りでなく、酸化物層１８１の厚さを半導体層１８２の厚さ以上としてもよい。
【０１５９】
また、酸化物層１８３も酸化物層１８１と同様に、半導体層１８２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、酸化物層１８１と同等またはそれ以下の厚さとすればよい。酸化物層１８３が厚いと、ゲート電極１０５による電界が半導体層１８２に届きにくくなる恐れがあるため、酸化物層１８３は薄く形成することが好ましい。例えば、半導体層１８２の厚さよりも薄くすればよい。なおこれに限られず、酸化物層１８３の厚さは絶縁層１０４の耐圧などを考慮して、トランジスタを駆動せる電圧に応じて適宜設定すればよい。
【０１６０】
〔変形例２−４〕
図７（Ｂ）に示すトランジスタ１９０は、図４に示したトランジスタ１５０において、半導体層１２０に換えて酸化物層１９１及び半導体層１９２を有し、さらに半導体層１９２と絶縁層１０４の間に酸化物層１９３を有する。
【０１６１】
酸化物層１９１に、上記実施の形態で例示した単結晶酸化物膜１１０を適用できる。また、半導体層１９２及び酸化物層１９３には、上記実施の形態で例示した酸化物膜１１２を適用することができる。
【０１６２】
また、酸化物層１９１及び酸化物層１９３は、上記構成例における酸化物層１８１または酸化物層１８３と同様の材料により構成されていることが好ましい。
【０１６３】
このような構成とすることで、チャネルが形成される半導体層１９２の絶縁層１０４側の界面、及び基板１０１側の界面にトラップ準位が形成されることが抑制できるため、トランジスタ１９０の電気特性の変動がより抑制され、信頼性の高い半導体装置を提供することができる。
【０１６４】
なお、トランジスタ１９０は、酸化物層１９３及び絶縁層１０４がゲート電極１０５と上面形状が概略一致するように、これらが同一のフォトマスクを用いて加工されている場合を示している。このような構成とすることで、酸化物層１９３を加工するためフォトマスクが不要であるため、生産性を向上できる。
【０１６５】
本変形例では、チャネルが形成される半導体層、または半導体層と接する酸化物層に本発明の一態様の酸化物膜の形成方法により形成された、良好な結晶性を有する単結晶半導体膜が適用されている。したがって、例えば結晶粒界を有する多結晶を用いた場合などに比べて特性ばらつきが低減することができるほか、トランジスタの電気特性の変動が効果的に抑制することができるため、極めて信頼性が高められたトランジスタである。
【０１６６】
以上が本変形例についての説明である。
【０１６７】
［作製方法例］
以下では、トランジスタの作製方法の一例について説明する。ここでは、図４で示したトランジスタ１５０を例に挙げて説明する。
【０１６８】
〔半導体層の形成〕
まず、基板１０１上に、単結晶酸化物膜１１０を形成する（図８（Ａ））。単結晶酸化物膜１１０は、実施の形態１で例示した形成方法を用いて形成することができる。
【０１６９】
続いて、フォトリソグラフィ法等を用いて単結晶酸化物膜１１０上にレジストマスクを形成し、単結晶酸化物膜１１０の不要な部分をエッチングにより除去する。その後、レジストマスクを除去することにより、島状の半導体層１２０を形成することができる（図８（Ｂ））。
【０１７０】
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
【０１７１】
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。また当該有機樹脂膜は、例えばスピンコート法などにより、その下層の段差を被覆するように形成することができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減できる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
【０１７２】
単結晶酸化物膜１１０などの被加工膜をエッチングするマスクとして、無機膜または金属膜からなるハードマスクを用いてもよい。例えば、被加工膜上に無機膜または金属膜を成膜し、当該無機膜または金属膜を、レジストマスクを用いてエッチングして島状に加工し、ハードマスクを形成する。その後、ハードマスクをマスクとして被加工膜をエッチングし、ハードマスクを除去することにより被加工膜を所望の形状に加工すればよい。特に、被加工膜を微細に加工する場合には、ハードマスクを用いることでレジストのサイドエッチに伴うパターン幅の縮小などを抑制し、安定した形状に加工できるため、トランジスタの電気特性のばらつきを低減できる。
【０１７３】
〔一対の電極の形成〕
続いて、基板１０１及び半導体層１２０上に導電膜を成膜する。その後フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、一対の電極１０３を形成することができる（図８（Ｃ））。
【０１７４】
導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法（ＭＯＣＶＤ法を含む）などにより成膜することができる。
【０１７５】
スパッタリング法を用いた場合、装置の大型化が容易であるため、生産性を向上することができるため好ましい。また、ＣＶＤ法（ＭＯＣＶＤ法）を用いると、半導体層１２０へのダメージが軽減されるため、半導体層１２０の結晶性を低下させることがなく、信頼性の高いトランジスタを実現できる。
【０１７６】
ここで、導電膜のエッチングの際に、半導体層１２０の上部の一部がエッチングされ、一対の電極１０３と重ならない部分が薄膜化することがある。したがって、半導体層１２０となる単結晶酸化物膜１１０の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
【０１７７】
〔ゲート絶縁層、ゲート電極の形成〕
続いて、基板１０１、半導体層１２０及び一対の電極１０３上に、後に絶縁層１０４となる絶縁膜を成膜する。さらに、当該絶縁膜上に、後にゲート電極１０５となる導電膜を成膜する。
【０１７８】
絶縁層１０４となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ法またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。
【０１７９】
絶縁層１０４に酸素を過剰に含有させるためには、例えば、酸素雰囲気下にて絶縁層１０４となる絶縁膜の成膜を行えばよい。または、成膜後の絶縁膜に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０１８０】
例えば、成膜後の絶縁膜に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０１８１】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
【０１８２】
絶縁層１０４の厚さはトランジスタの所望の電気特性に応じて決定すればよいが、絶縁層１０４が極力厚いほど酸素の放出量を増大させられるため好ましい。そのため生産性に影響を及ぼさない程度に、絶縁層１０４を厚く形成することが好ましい。例えば絶縁層１０４は、５０ｎｍ以上、好ましくは１００ｎｍ以上、より好ましくは２００ｎｍ以上の厚さとすればよい。
【０１８３】
導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法（ＭＯＣＶＤ法を含む）を用いて成膜することができる。
【０１８４】
続いて、フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成する。その後、導電膜の不要な部分をエッチングにより除去してゲート電極１０５を形成する。その後、ゲート電極１０５またはレジストマスクをマスクとして、絶縁膜をエッチングし、絶縁層１０４を形成する。レジストマスクは、ゲート電極１０５の加工後に除去してもよいし、絶縁層１０４の加工後に除去してもよい。このようにして、絶縁層１０４及びゲート電極１０５を形成することができる（図８（Ｄ））。
【０１８５】
〔絶縁層の形成〕
続いて、絶縁層１０４、ゲート電極１０５、一対の電極１０３等を覆って絶縁層１０７を形成する（図８（Ｅ））。
【０１８６】
絶縁層１０７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁層１０７をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。
【０１８７】
以上の工程により、トランジスタ１５０を作製することができる。
【０１８８】
〔加熱処理〕
絶縁層１０７の形成後、加熱処理を行ってもよい。加熱処理により、絶縁層１０４等から半導体層１２０に対して酸素を供給し、半導体層１２０中の酸素欠損を低減することができる。またこのとき、絶縁層１０７よりも内側に絶縁層１０４及び半導体層１２０から放出される酸素が効果的に閉じ込められ、当該酸素の外部への放出が抑制される。そのため絶縁層１０４などから放出され、半導体層１２０に供給しうる酸素の量を増大させることができ、半導体層１２０中の酸素欠損を効果的に低減することができる。
【０１８９】
ここで、図５や図７（Ａ）、（Ｂ）に示すように半導体層１２０に換えて２層以上の積層構造を有する場合には、基板１０１上に単結晶酸化物膜１１０を形成した後に、実施の形態１で例示した酸化物膜を１以上成膜して積層膜を形成し、当該積層膜を島状に加工すればよい。酸化物膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０１９０】
また、図６や図７（Ｂ）に示すように、絶縁層１０４と半導体層の間に酸化物層を設ける場合には、絶縁層１０４となる絶縁膜を成膜する前に上記酸化物膜を成膜すればよい。また、当該酸化物膜は、ゲート電極１０５と同一のマスクで加工してもよいし、ゲート電極１０５のパターンを包含するようなパターンを有するマスクを用いて加工してもよい。また、当該酸化物膜に対して酸素を導入し、加熱により酸素を放出する酸化物膜としてもよい。
【０１９１】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１９２】
（実施の形態３）
本実施の形態では、上記実施の形態で例示したトランジスタを適用可能な回路の一例について説明する。
【０１９３】
以下では、第１の半導体材料を用いたトランジスタと、第２の半導体材料を用いたトランジスタを有する回路について説明する。
【０１９４】
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【０１９５】
第１の半導体材料を用いたトランジスタは、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。
【０１９６】
第２の半導体材料を用いたトランジスタに、上記実施の形態で例示したトランジスタを適用できる。
【０１９７】
［回路構成例］
以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
【０１９８】
〔ＣＭＯＳ回路〕
図９（Ａ）に示す回路図は、第１の半導体材料を有するｐチャネル型のトランジスタ２２００と第２の半導体材料を有するｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
【０１９９】
〔アナログスイッチ〕
また図９（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
【０２００】
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１０に示す。
【０２０１】
図１０（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上記実施の形態で説明したトランジスタを用いることができる。
【０２０２】
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２０３】
図１０（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０２０４】
図１０（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２０５】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
【０２０６】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
【０２０７】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
【０２０８】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
【０２０９】
図１０（Ｂ）に示す半導体装置は、トランジスタ３２００を設けていない点で主に図１０（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込み及び保持動作が可能である。
【０２１０】
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０２１１】
例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２１２】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０２１３】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
【０２１４】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２１５】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２１６】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２１７】
（実施の形態４）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦＩＤタグについて、図１１を参照して説明する。
【０２１８】
本実施の形態におけるＲＦＩＤタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＤタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
【０２１９】
ＲＦＩＤタグの構成について図１１を用いて説明する。図１１は、ＲＦＩＤタグの構成例を示すブロック図である。
【０２２０】
図１１に示すようにＲＦＩＤタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦＩＤタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦＩＤタグ８００は、そのいずれの方式に用いることも可能である。
【０２２１】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０２２２】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
【０２２３】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
【０２２４】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０２２５】
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
【０２２６】
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦＩＤタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
【０２２７】
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦＩＤタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
【０２２８】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２２９】
（実施の形態５）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
【０２３０】
図１２は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０２３１】
図１２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０２３２】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２３３】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２３４】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２３５】
図１２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
【０２３６】
図１２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２３７】
図１３は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
【０２３８】
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
【０２３９】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
【０２４０】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０２４１】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０２４２】
トランジスタ１２０９のゲート（ゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０２４３】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図１３では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
【０２４４】
なお、図１３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０２４５】
また、図１３において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０２４６】
図１３における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０２４７】
本発明の一態様のける半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
【０２４８】
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０２４９】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０２５０】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０２５１】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０２５２】
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０２５３】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２５４】
（実施の形態６）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
【０２５５】
［構成例］
図１４（Ａ）は、本発明の一態様の表示パネルの上面図であり、図１４（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図１４（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
【０２５６】
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
【０２５７】
アクティブマトリクス型表示装置のブロック図の一例を図１４（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【０２５８】
図１４（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【０２５９】
〔液晶パネル〕
また、画素の回路構成の一例を図１４（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
【０２６０】
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
【０２６１】
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
【０２６２】
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
【０２６３】
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
【０２６４】
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
【０２６５】
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
【０２６６】
なお、図１４（Ｂ）に示す画素回路は、これに限定されない。例えば、図１４（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
【０２６７】
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図１４（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
【０２６８】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２６９】
図１４（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
【０２７０】
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
【０２７１】
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
【０２７２】
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。
【０２７３】
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に設定される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
【０２７４】
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
【０２７５】
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０２７６】
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０２７７】
なお、画素回路の構成は、図１４（Ｃ）に示す画素構成に限定されない。例えば、図１４（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
【０２７８】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２７９】
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。
【０２８０】
図１５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２８１】
図１５（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０２８２】
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０２８３】
図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
【０２８４】
図１５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
【０２８５】
図１５（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０２８６】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２８７】
（実施の形態８）
本実施の形態では、本発明の一態様に係るＲＦＩＤの使用例について図１６を用いながら説明する。ＲＦＩＤの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１６（Ａ）参照）、包装用容器類（包装紙やボトル等、図１６（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１６（Ｂ）参照）、乗り物類（自転車等、図１６（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１６（Ｅ）、図１６（Ｆ）参照）等に設けて使用することができる。
【０２８８】
本発明の一態様に係るＲＦＩＤ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦＩＤ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦＩＤ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦＩＤを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦＩＤを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０２８９】
以上のように、本発明の一態様に係わるＲＦＩＤを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０２９０】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【実施例１】
【０２９１】
本実施例では、本発明の一態様の酸化物膜の形成方法を用いて、単結晶酸化物膜を作製した。
【０２９２】
［試料の作製］
試料は、以下に示す試料１、試料２及び比較試料１の計３種類を作製した。
【０２９３】
〔試料１〕
まず、ＹＳＺ（１１１）単結晶基板上に、バッファ膜として厚さ約２ｎｍのＺｎＯ膜を形成した。ＺｎＯ膜は、ＺｎＯをターゲットとして用いたスパッタリング法により成膜した。成膜は、成膜ガスにアルゴンを用い、圧力０．４Ｐａ、室温、ＤＣ電源電力を５ｋＷとした条件で行った。
【０２９４】
続いて、酸化物膜として厚さ約１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した。Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：５）を用いたスパッタリング法により成膜した。成膜は、成膜ガスに酸素を用い、圧力０．４Ｐａ、基板温度３００℃、ＤＣ電源電力２００Ｗとした条件で行った。
【０２９５】
続いて、酸化物膜の上面に接するように、ＹＳＺ基板を被せた状態で加熱処理を行った。加熱処理は、大気雰囲気にて１４００℃、３０分の条件で、マッフル炉を用いて行った。その後上部に設けたＹＳＺ基板を除去した。
【０２９６】
〔試料２〕
試料２はまず、上記試料１と同様の条件で、ＹＳＺ基板上にＺｎＯ膜とＩｎ−Ｇａ−Ｚｎ酸化物膜の積層体を形成した。
【０２９７】
続いて、酸化物膜上にＹＳＺ基板を被せた状態で、加熱処理を行った。加熱処理は、酸素雰囲気下にて１２００℃、１時間の条件で、縦型炉を用いて行った。
【０２９８】
〔比較試料１〕
比較試料は、上記試料１と同様の条件で、ＹＳＺ基板上にＺｎＯ膜とＩｎ−Ｇａ−Ｚｎ酸化物膜の積層体を形成した。比較試料１は、加熱処理は行わなかった。
【０２９９】
［分析］
作製した試料について、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）分析、走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）観察を行った。
【０３００】
〔ＸＰＳ分析結果〕
図１７に、上記各試料についてＸＰＳ分析を行った結果を示す。図１７では、各試料に対してＩｎ、Ｇａ、Ｚｎ及びＯの各元素の含有割合を示している。また、図１７より算出した、Ｉｎの組成を１としたときの、各元素の含有割合を表１に示す。
【０３０１】
【表１】
2015065424.tif 000003
【０３０２】
表１の比較試料１の結果より、成膜直後の酸化物膜において、スパッタリングターゲットの組成に対してＺｎの組成が減少していることが確認できる。また、比較試料１に対して試料２では、Ｚｎの組成がほとんど変化していないのに対し、試料１ではＺｎの組成が減少していることが確認できる。したがって、加熱処理の温度を少なくとも１２００℃以下とすることによって、Ｚｎの昇華が抑制できることが確認できた。
【０３０３】
〔ＸＲＤ測定結果〕
図１８（Ａ）−（Ｃ）にそれぞれ、試料１、試料２及び比較試料１について、ｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示す。図１８の各図において、横軸は回折角２θであり、縦軸はＸ線回折強度（任意単位）である。
【０３０４】
図１８（Ａ）及び図１８（Ｂ）に示すＸＲＤスペクトルで観察される各ピークは、ＩｎＧａＯ３（ＺｎＯ）３のｃ軸に垂直な面に由来するピークであることが確認できた。この結果はすなわち、試料１及び試料２において、結晶のｃ軸が被形成面の法線方向に強く配向していることを示す。図１８（Ｃ）ではＩｎＧａＯ３（ＺｎＯ）３の（００１５）面に帰属されるピークが確認され、比較試料１においてもｃ軸が被形成面の法線方向に配向する領域を有することがわかった。
【０３０５】
〔ＳＴＥＭ観察結果〕
図１９（Ａ）−（Ｃ）にそれぞれ、試料１、試料２及び比較試料１についてＳＴＥＭ法を用いて断面観察を行った結果を示す。また、図２０、図２１、図２２はそれぞれ、試料１、試料２及び比較試料１について、高倍率で観察した結果である。図２０、図２１、図２２の各図において、表面近傍を（Ａ）に、ＹＳＺ基板との界面近傍を（Ｂ）にそれぞれ示している。
【０３０６】
図１９より、比較試料１に対して試料１では、Ｉｎ−Ｇａ−Ｚｎ酸化物膜（ＩＧＺＯ膜とも表記する）の厚さが減少していることが確認できる。これは、加熱処理の温度が１４００℃と高いためにＩＧＺＯ膜の一部が昇華してしまったことが要因である。一方、試料２は比較試料１と同等の厚さであることから、加熱温度を１２００℃にすることで、ＩＧＺＯ膜の膜厚の減少を効果的に抑制できていることが確認できた。
【０３０７】
図１９（Ａ）及び図２０より、試料１では被形成面に対して平行な方向に層状の縞が確認され、ＩＧＺＯ膜の全体が単結晶化していることが確認できる。
【０３０８】
図１９（Ｂ）及び図２１より、試料２でも試料１と同様に、被形成面に対して平行な方向に層状の縞が確認され、ＩＧＺＯ膜の全体が単結晶化していることが確認できる。
【０３０９】
ここで、試料２に対して、高角散乱環状暗視野走査透過電子顕微鏡法（ＨＡＡＤＦ−ＳＴＥＭ：Ｈｉｇｈ−Ａｎｇｌｅ  Ａｎｎｕｌａｒ  Ｄａｒｋ  Ｆｉｅｌｄ  Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）観察を行った結果を図２３に示す。図２３（Ｂ）は、図２３（Ａ）の一部を拡大した図である。
【０３１０】
図２３において、輝度が高く観測される原子（具体的には電子）が周期的に配列した層と、輝度が低く観測される原子が周期的に配列した層が複数観測されている。ここで、輝度が高く観測される原子はＩｎ原子であり、輝度が低く観測される原子はＧａ原子またはＺｎ原子である。
【０３１１】
図２３（Ａ）、（Ｂ）より、Ｉｎ原子が配列した層間に、Ｇａ原子またはＺｎ原子が配列した層が４層存在することが確認できた。また、Ｉｎ原子が配列した層間の距離は約１．３７ｎｍであった。ＩｎＧａＯ３（ＺｎＯ）３の単位格子のｃ軸長に対応する、Ｉｎ原子が配列した層の４層分の距離は、約４．１１ｎｍであり、文献値４．１５６ｎｍ（Ｍ．Ｎａｋａｍｕｒａ，  ｅｔ．ａｌ．，Ｊ．Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．  ９３，  ２９８  （１９９１））とよく一致する。
【０３１２】
図１９（Ｃ）及び図２２より、比較試料１のＩＧＺＯ膜中には、被形成面または表面に対して平行な方向に原子が配列した領域（結晶部）が多く存在していること、また、各結晶部間において原子が連続的に配列し、各結晶部間に明確な結晶粒界がみられないことが確認できた。
【０３１３】
図２４に、試料１及び試料２について、ＩＧＺＯ膜表面のＳＴＥＭ観察像を示す。図２４（Ａ１）、（Ａ２）は試料１についての観察像であり、図２４（Ｂ１）、（Ｂ２）は試料２についての観察像である。
【０３１４】
図２４（Ａ１）、（Ｂ１）より、試料１及び試料２のいずれも明確な結晶粒界は確認されなかった。また、高倍率像である図２４（Ａ２）、（Ｂ２）より、試料１及び試料２のいずれも均一な格子像が確認できた。以上より、試料１及び試料２のいずれも、良好な単結晶ＩＧＺＯ膜が形成されていることが確認できた。
【０３１５】
以上の結果から、結晶部が被形成面または表面の法線方向に平行な方向にｃ軸が揃い、且つ、膜中の結晶部間に結晶粒界を有さない酸化物膜を加熱処理することにより、良質な単結晶酸化物膜が得られることが確認できた。また、酸化物膜と基板との間に設けるバッファ層を、エピタキシャル成長させることなく、室温下のスパッタリング法により形成しても、良好な単結晶酸化物膜が形成できることが確認できた。さらに、このような酸化物膜を用いることで、より低温で良質な単結晶膜を形成できることが確認できた。特に、加熱処理を低温で行うことで、酸化物膜の一部が昇華してしまうことが効果的に抑制でき、さらに化学量論的組成から組成がずれてしまうことを効果的に抑制できることが分かった。
【実施例２】
【０３１６】
本実施例では本発明の一態様の酸化物膜の形成方法により、バッファ膜を用いずに単結晶酸化物膜を形成した。
【０３１７】
［試料の作製］
試料は、以下に示す試料３、試料４の２種類を作製した。
【０３１８】
〔試料３〕
ＹＳＺ（１１１）単結晶基板上に、厚さ約１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した。Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：５）を用いたスパッタリング法により成膜した。成膜は、成膜ガスに酸素を用い、圧力０．４Ｐａ、基板温度３００℃、ＲＦ電源電力４００Ｗとした条件で行った。
【０３１９】
その後、上記試料１と同様、ＹＳＺ基板を被せた状態で、大気雰囲気にて１４００℃、３０分の条件で、マッフル炉を用いて加熱処理を行った。その後、上部に設けたＹＳＺ基板を除去した。
【０３２０】
〔試料４〕
試料３と同様の条件で、ＹＳＺ基板上にＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した。
【０３２１】
続いて、上記試料２と同様、ＹＳＺ基板を被せた状態で、酸素雰囲気下にて１２００℃、一時間の条件で、縦型炉を用いて加熱処理を行った。その後、上部に設けたＹＳＺ基板を除去した。
【０３２２】
［分析］
作製した各試料について、ＸＲＤ測定及びＳＴＥＭによる断面観察を行った。
【０３２３】
〔ＸＲＤ測定結果〕
図２５（Ａ）、（Ｂ）にそれぞれ、試料３、試料４について、ｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示す。
【０３２４】
図２５（Ａ）、（Ｂ）より、試料３、試料４のいずれもＩｎＧａＯ３（ＺｎＯ）３のｃ軸に垂直な面に由来するピークが確認された。したがって、いずれの試料も、結晶のｃ軸が被形成面の法線方向に強く配向していることが分かった。
〔ＳＴＥＭ観察結果〕
図２６及び図２７に、それぞれ試料３及び試料４についてＳＴＥＭ法を用いて断面観察を行った結果を示す。
【０３２５】
図２６（Ａ）、図２７（Ａ）より、加熱処理を１４００℃で行った試料３では、加熱処理１２００℃で行った試料４に比べてＩＧＺＯ膜の厚さの減少が顕著であることが確認できる。したがって本実施例においても、加熱温度を１２００℃にすることで、ＩＧＺＯ膜の膜厚の減少を効果的に抑制できることが確認できた。
【０３２６】
図２６（Ａ）、（Ｂ）より、試料３では被形成面に対して平行な方向に層状の縞が確認され、Ｉｎ−Ｇａ−Ｚｎ酸化物膜（ＩＧＺＯ膜）の全体が単結晶化していることが確認できる。
【０３２７】
また図２７（Ａ）、（Ｂ）より、試料４でも試料３と同様に、被形成面に対して平行な方向に層状の縞が確認され、ＩＧＺＯ膜の全体が単結晶化していることが確認できる。
【０３２８】
以上の結果から、結晶部が被形成面または表面の法線方向に平行な方向にｃ軸が揃い、且つ、膜中の結晶部間に結晶粒界を有さない酸化物膜を用いることにより、バッファ層であるＺｎＯ膜を用いずに基板上に直接酸化物膜を成膜した場合であっても多結晶となることはなく、低温で、良質な単結晶酸化物膜が形成可能であることが確認できた。特に、加熱処理を低温で行うことで、酸化物膜の一部が昇華してしまうことが効果的に抑制できることが分かった。
【符号の説明】
【０３２９】
１００    トランジスタ
１０１    基板
１０２    半導体層
１０３    電極
１０４    絶縁層
１０５    ゲート電極
１０７    絶縁層
１１０    単結晶酸化物膜
１１２    酸化物膜
１１３    保護基板
１１４    バッファ膜
１１５    保護膜
１２０    半導体層
１５０    トランジスタ
１６０    トランジスタ
１６１    酸化物層
１６２    半導体層
１７０    トランジスタ
１７１    半導体層
１７２    酸化物層
１８０    トランジスタ
１８１    酸化物層
１８２    半導体層
１８３    酸化物層
１９０    トランジスタ
１９１    酸化物層
１９２    半導体層
１９３    酸化物層
７００    基板
７０１    画素部
７０２    走査線駆動回路
７０３    走査線駆動回路
７０４    信号線駆動回路
７１０    容量配線
７１２    ゲート配線
７１３    ゲート配線
７１４    ドレイン電極層
７１６    トランジスタ
７１７    トランジスタ
７１８    液晶素子
７１９    液晶素子
７２０    画素
７２１    スイッチング用トランジスタ
７２２    駆動用トランジスタ
７２３    容量素子
７２４    発光素子
７２５    信号線
７２６    走査線
７２７    電源線
７２８    共通電極
８００    ＲＦＩＤタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
２１００    トランジスタ
２２００    トランジスタ
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦＩＤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図２５】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２６】
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【図２７】
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