(57)【要約】【課題】  一態様によれば、出力終端用の第１端及び第２端を有する損失性の電気信号伝送線路が提供される。【解決手段】  第１端及び第２端を有する損失性の電気信号伝送線路は、前記第１端における特性インピーダンスが第１の値を有し、前記第２端における特性インピーダンスが、前記第１の値より低い第２の値を有し、且つ前記第１端から前記第２端までで測定される直列抵抗が、前記第１の値と前記第２の値との間の差の所与の範囲内にある、ように構成される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１端及び第２端を有する損失性の電気信号伝送線路であって、
前記第１端における特性インピーダンスが第１の値を有し、
前記第２端における特性インピーダンスが、前記第１の値より低い第２の値を有し、且つ
前記第１端から前記第２端までで測定される直列抵抗が、前記第１の値と前記第２の値との間の差の所与の範囲内にある、
ように構成された伝送線路。
【請求項２】
前記第１端から前記第２端までで測定される直列抵抗が、前記第１の値と前記第２の値との間の差のＱパーセント以内にあり、Ｑは１０以下である、請求項１に記載の伝送線路。
【請求項３】
前記第１端から当該伝送線路の長さに沿った各点までで測定される当該伝送線路の直列抵抗が、前記第１端における特性インピーダンスからその点における特性インピーダンスまでの特性インピーダンスの低下の所定の範囲内にある、請求項１又は２に記載の伝送線路。
【請求項４】
前記第１端から当該伝送線路の長さに沿った各点までで測定される当該伝送線路の直列抵抗が、前記第１端における特性インピーダンスからその点における特性インピーダンスまでの特性インピーダンスの低下のＲパーセント以内にあり、Ｒは１０以下である、請求項３に記載の伝送線路。
【請求項５】
当該伝送線路の長さに沿った点における当該伝送線路の特性インピーダンスが、その点が当該伝送線路の長さに沿って前記第１端から前記第２端まで動くにつれて、線形あるいは階段状に低下する、請求項１乃至４の何れか一項に記載の伝送線路。
【請求項６】
前記第２の値は前記第１の値のＳ倍以下であり、Ｓは０．７以下である、請求項１乃至５の何れか一項に記載の伝送線路。
【請求項７】
前記第１端から前記第２端までで測定される直列抵抗が、前記第１端で入力される信号のエネルギーのうちの半分以上が当該伝送線路内で消散あるいは吸収されるのに十分な大きさである、請求項１乃至６の何れか一項に記載の伝送線路。
【請求項８】
当該伝送線路は、信号導電体と１つ以上の別個のグランドパスとを有し、且つ
前記直列抵抗は、前記導電体の直列抵抗である、
請求項１乃至７の何れか一項に記載の伝送線路。
【請求項９】
前記導電体は、その長さの一部又は全てに沿って実質的に一定の断面積を有する、請求項８に記載の伝送線路。
【請求項１０】
当該伝送線路の長さに沿った当該伝送線路の特性インピーダンスは、当該伝送線路の長さに沿って、
前記導電体の幅及び／又は厚さ、
前記導電体と各グランドパスとの間の間隙の幅
のうちの１つ以上を設定することによって設定される、請求項８又は９に記載の伝送線路。
【請求項１１】
前記間隙の各々の幅が、前記第１端から前記第２端まで当該伝送線路の長さに沿って減少する、あるいは、複数の前記間隙の幅の組み合わせが、前記第１端から前記第２端まで当該伝送線路の長さに沿って減少する、請求項１０に記載の伝送線路。
【請求項１２】
前記導電体は、共に直列且つ／或いは並列に接続された複数の部分区画を有し、
部分区画間の間隙、
ＩＣチップの異なる層を占有する異なる部分区画、
前記ＩＣチップの異なる層を占有する互いに並列な部分区画、及び
その長さに沿って一定の特性インピーダンスを有する少なくとも１つの部分区画、
のうちの１つ以上を有する、請求項８乃至１１の何れか一項に記載の伝送線路。
【請求項１３】
請求項１乃至１２の何れか一項に記載の伝送線路と、
抵抗器と
を有し、
前記抵抗器は、前記伝送線路の前記第２端で前記伝送線路と直列に接続されている、
抵抗回路。
【請求項１４】
前記抵抗器は、前記伝送線路の前記第２端における特性インピーダンスと実質的に等しい抵抗値、又は該特性インピーダンスの所定の範囲内の抵抗値を有する、請求項１３に記載の抵抗回路。
【請求項１５】
ＩＣチップと、
前記ＩＣチップがマウントされた基板と、
請求項１３又は１４に記載の抵抗回路と
を有し、
前記抵抗回路は、前記ＩＣチップ及び前記基板のうちの一方上に形成され、あるいは前記ＩＣチップと前記基板との間で分散されている、
ＩＣパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば集積回路内で使用されるか集積回路とともに使用されるかの、出力終端用のコンポーネント及び回路に関する。そのようなコンポーネントは、例えば終端回路の部分といった、抵抗回路の部分を形成し得る。
【背景技術】
【０００２】
本発明に係る抵抗回路は、終端抵抗として機能するようにデジタル−アナログ変換器（ＤＡＣ）回路のアナログ出力に配設され得るが、全般的に（例えば、ＩＣチップ上又はＩＣチップパッケージ内の）抵抗又は終端抵抗としても機能し得る。例えば、集積回路は、終端される必要がある出力を有することが一般的である。
【０００３】
背景として、図１は、ＤＡＣ２を有する集積回路１の模式図を示している。ＤＡＣ２は、図示のように、終端抵抗６によって終端され且つ出力端子又はピン８に接続された２つの出力４を有している。このような終端抵抗６の典型値の一例は５０Ωである。ここでは便宜上、この典型値を実行例として使用することとする。
【０００４】
典型的に、集積回路において、このような終端抵抗はアンドープのポリシリコンにてオンチップ実装されることになり、２つの関連する問題が生じる。
【０００５】
第１に、プロセスバラつきに起因して、アンドープポリシリコン抵抗値には、例えば±２０％といった３σ公差が予期される。故に、５０Ωの理想値を仮定とすると、４０−６０Ωの範囲内の値が予期され得る。これは、不正確なターミネーションひいては反射（特に、周波数とともに変動し、周波数応答における不正確性やインパルス応答における遅延誤差、換言すれば信号波形歪み、につながる信号反射）の問題をもたらす。例えば、そのような反射を満足のいく程度に防止するためには、全回路が、例えばＳ１１（入力ポート電圧反射係数）仕様といった、厳密な散乱パラメータ設計仕様を満足する必要があり得る。例えば＞２０ＧＨｚの帯域幅といった設計要求では、切換え回路それ自身がＳ１１に悪影響を及ぼす寄生キャパシタンスを呈することを考えれば、抵抗を切り換えることは困難であり、従って、寄生キャパシタンスのインピーダンスが低下するとき高周波数でのＳ１１を劣化させることなく抵抗値を調整（トリミング）することは困難である。
【０００６】
第２に、抵抗には寄生キャパシタンスが付随している。例えば、ＤＡＣ出力電流スイングが１０ｍＡから３０ｍＡであり且つ上記２つの出力が差動出力である場合、平均電流は各出力に関して２０ｍＡとなり得る。これが電流定格を定め、およそ０．２ｍＡ／μｍ幅というアンドープポリシリコン抵抗についての一設計仕様例を用いると、抵抗６はおよそ１００μｍの幅を必要とすることになる。この幅は、ＤＡＣ２によって出力され得るような高周波信号に多大な影響を有し得るので不利な、かなりの寄生キャパシタンスをもたらす。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上の問題の一部又は全てを解決することが望まれる。
【課題を解決するための手段】
【０００８】
本発明の第１の態様によれば、第１端及び第２端を有する（損失性の）電気信号伝送線路であって、第１端における特性インピーダンスが第１の値を有し、第２端における特性インピーダンスが、前記第１の値より低い第２の値を有し、且つ第１端から第２端までで測定される直列抵抗が、前記第１の値と前記第２の値との間の差の所与の範囲内にある、ように構成された伝送線路が提供される。
【０００９】
このような伝送線路は、並列に配置された信号導電体と１つ以上の（グランド）リターンパス（戻り経路）とを有することができ、線路の第１端及び第２端はそれぞれ、各々が導電体とリターンパスとの間の、線路の入力端子及び出力端子であるようにされる。２つ以上のリターンパスが設けられる場合、それらは共に接続されて、組み合わされたリターンパスを形成し得る。
【００１０】
第１の特性インピーダンス値と第２の特性インピーダンス値との間の差は実体的なものとすることができ、線路の直列抵抗も同様とし得る。線路は、入射される入力電気信号によって第１端に供給されるエネルギーのうちの半分以上（場合により、１／４若しくは１／３又はそれ以上）を当該線路が吸収あるいは消散するという点で、損失線路であるとし得る。
【００１１】
第１端から第２端までで測定される直列抵抗は、上記第１の値と上記第２の値との間の差のＱパーセント以内とすることができ、Ｑは２０、好ましくは１０、より好ましくは５、より好ましくは５未満（例えば、１、２、３又は４）である。第１端から第２端までで測定される直列抵抗は、上記第１の値と上記第２の値との間の差に実質的に（すなわち、実質上、あるいは許容誤差内で）等しいとしてもよい。
【００１２】
第１端から伝送線路の長さに沿った１つ又は複数の点の各々までで測定される伝送線路の直列抵抗は、第１端における特性インピーダンスからその点における特性インピーダンスまでの特性インピーダンスの低下の所定の範囲内とし得る。上記複数の点は、線路の長さに沿った全ての点を有していてもよい。
【００１３】
第１端から伝送線路の長さに沿った上記１つ又は複数の点の各々までで測定される伝送線路の直列抵抗は、第１端における特性インピーダンスからその点における特性インピーダンスまでの特性インピーダンスの低下のＲパーセント以内にあるとすることができ、Ｒは２０、好ましくは１０、より好ましくは５、より好ましくは５未満（例えば、１、２、３又は４）である。第１端から伝送線路の長さに沿った上記１つ又は複数の点の各々までで測定される伝送線路の直列抵抗は、第１端における特性インピーダンスからその点における特性インピーダンスまでの特性インピーダンスの低下に実質的に等しいとしてもよい。
【００１４】
伝送線路の長さに沿った点における伝送線路の特性インピーダンスは、その点が伝送線路の長さに沿って第１端から第２端まで動くにつれて、単調に低下するとし得る。伝送線路の長さに沿った点における伝送線路の特性インピーダンスは、その点が伝送線路の長さに沿って第１端から第２端まで動くにつれて、線形あるいは階段状に低下し得る。
【００１５】
第１端から伝送線路の長さに沿った点までで測定される伝送線路の直列抵抗は、その点が伝送線路の長さに沿って第１端から第２端まで動くにつれて、線形に増加するとし得る。その他の曲線をなす抵抗値上昇も当然ながら可能であり、線路の信号導電体の物理的特性（抵抗率、長さ、断面積）によって支配される。
【００１６】
特性インピーダンスの上記第２の値は上記第１の値のＳ倍又はそれ未満であるとすることができ、Ｓは０．９、好ましくは０．７、より好ましくは０．５、より好ましくは０．２５以下である。例えば、０．２５より小さいＳの値が、殆ど全ての入射エネルギーが（対応する直列抵抗を所与とした）線路の長さに沿って吸収される特定の実施形態において使用され得る。Ｓの値は、０．０８、０．０６、０．０４又は０．０２ほどに低くてもよい。
【００１７】
第１端から第２端までで測定される直列抵抗は、第１端で入力される信号のエネルギーのうちの半分以上が伝送線路内で消散あるいは吸収されるのに十分な大きさとし得る。
【００１８】
伝送線路は、（信号）導電体と１つ以上の別個のグランド若しくはリターンのパス（例えば、グランドプレーン）とを有し得る。線路の直列抵抗は、この（信号）導電体の直列抵抗と見なされ得る。この導電体は、信号を搬送するためのものとすることができ、各グランドパスは、基準電圧（例えば、グランド）サプライ（供給源）への接続用とし得る。
【００１９】
導電体の少なくとも一部は、その長さに沿って直線状とし得る。導電体の少なくとも一部は、その長さに沿って湾曲していてもよい。導電体はその長さ全体に沿って実質的に直線状であってもよい。
【００２０】
伝送線路の直列抵抗は、その長さに沿った導電体の電気抵抗率及び断面積によって設定され得る。導電体は、その長さに沿って同一材料で製造され得る。導電体は、少なくとも第１端及び第２端において、矩形断面を有し得る。導電体は、その長さの一部又は全てに沿って矩形断面を有していてもよい。導電体は、その長さの一部又は全てに沿って実質的に一定の断面積を有していてもよい。
【００２１】
導電体は、互いに垂直且つ伝送線路の長さ方向に垂直に、伝送線路に沿って定められる幅と厚さとを有し、導電体は、その長さの一部又は全てに沿って実質的に一定の幅及び／又は厚さを有していてもよい。
【００２２】
導電体は、幅と厚さとを有するストリップの形態としてもよく、少なくとも１つの第１のプレーン内に配設され得る（すなわち、導電体は、複数の異なるプレーンを占有する並列接続された部分を有していてもよい）。グランドパスは、上記少なくとも１つの第１のプレーンに平行な１つ以上の第２のプレーン内に配設され得る（すなわち、グランドパスも、複数の異なるプレーンを占有する並列接続された部分を有していてもよい）。導電体は、誘電体基板によってグランドパスから離隔され得る。
【００２３】
伝送線路の長さに沿った伝送線路の特性インピーダンスは、伝送線路の長さに沿って、導電体の幅及び／又は厚さと、誘電体基板の比誘電率と、誘電体基板の厚さ又は導電体のプレーンに平行なプレーン内での導電体とグランドパスとの間の距離と、のうちの１つ以上を変化させることによって設定され得る。
【００２４】
第２のプレーン内に配設されたグランドパスは第１のグランドパスであるとし得る。第２及び／又は第３のグランドパスが、導電体と同じプレーン内で、導電体の両側それぞれに、それぞれの間隙だけ導電体から離隔されて配設され得る。このような場合、伝送線路の長さに沿った伝送線路の特性インピーダンスは、伝送線路の長さに沿って、導電体の幅及び／又は厚さと、誘電体基板の比誘電率と、誘電体基板の厚さ又は導電体のプレーンに平行なプレーン内での導電体とグランドパスとの間の距離と、導電体と第２及び第３のグランドパスとの間の間隙の一方若しくは双方の幅と、のうちの１つ以上を変化させることによって設定され得る。
【００２５】
これらの間隙の一方若しくは双方の幅、及び／又は上記距離は、第１端から第２端まで伝送線路の長さに沿って減少し得る。これらの幅と上記距離との組み合わせが、第１端から第２端まで伝送線路の長さに沿って減少してもよい。
【００２６】
導電体は、共に直列に接続された複数の部分区画を有することができ、必要に応じて、これらの部分区画間の間隙を有し、必要に応じて、ＩＣチップの異なる層を占有する異なる部分区画を有し、必要に応じて、その長さに沿って一定の特性インピーダンスを有する各個々の部分区画を有し得る。
【００２７】
導電体は、共に並列に接続された複数の部分区画を有していてもよく、必要に応じて、これらの部分区画間の間隙を有し、必要に応じて、ＩＣチップの異なる層を占有する互いに並列な部分区画を有し得る。
【００２８】
伝送線路は、ストリップライン伝送線路又はマイクロストリップ伝送ラインとし得る。例えば、上記導電体は、誘電体基板の上面の上に配置されてもよいし、誘電体基板内に埋め込まれてもよい。
【００２９】
伝送線路の第１端及び第２端は、それぞれ、伝送線路の入力端子及び出力端子とし得る。
【００３０】
本発明の第２の態様によれば、本発明の上記第１の態様による伝送線路と、抵抗器とを有する抵抗回路であって、抵抗器が伝送線路の第２端で伝送線路と直列に接続されている抵抗回路が提供される。この回路は、終端される必要がある出力端子に、終端回路として接続され得る。例えば、この回路は、伝送線路の第１端を出力端子に接続し且つ抵抗器をグランドサプライに接続して、出力端子とグランドサプライとの間に接続され得る。
【００３１】
抵抗器は、伝送線路の第２端における特性インピーダンスと実質的に等しい（あるいは、該特性インピーダンスの所与の範囲内の）抵抗値を有し得る。抵抗器はポリシリコン抵抗とし得る。
【００３２】
本発明の第３の態様によれば、本発明の上記第１の態様による伝送線路、又は本発明の上記第２の態様による抵抗回路、の何れかを有するＩＣチップが提供される。
【００３３】
本発明の第４の態様によれば、ＩＣチップと、該ＩＣチップがマウントされた基板と、本発明の上記第２の態様による抵抗回路と、を有するＩＣパッケージであって、抵抗回路が、ＩＣチップ及び基板のうちの一方上に形成されるか、あるいはそれらの間で分散されるかであるＩＣパッケージが提供される。
【００３４】
本発明の第５の態様によれば、ＩＣチップと、該ＩＣチップがマウントされた基板と、該基板がマウントされた回路ボードと、本発明の上記第２の態様による抵抗回路と、を有するＩＣパッケージシステムであって、抵抗回路が、ＩＣチップ、基板及び回路ボードのうちの１つ上に形成されるか、あるいはこれらのうちの２つ以上の間で分散されるかであるＩＣパッケージシステムが提供される。
【００３５】
本発明の上記第３の態様によるＩＣチップ、本発明の上記第４の態様によるＩＣパッケージ、又は本発明の上記第５の態様によるＩＣパッケージシステムは、出力端子を有する機能ブロックを有することができ、該出力端子に終端回路として上記抵抗回路が接続され、また場合により、該機能ブロックはデジタル−アナログ変換器である。
【図面の簡単な説明】
【００３６】
以下では、添付図面を例として参照することとする。
【図１】ＤＡＣを有する集積回路を示す模式図である。
【図２】図１の終端抵抗を置き換え得る無損失伝送線路を有する抵抗回路の一例を示す模式図である。
【図３】図１の終端抵抗を置き換え得るような、本発明を具現化する損失性テーパードインピーダンス伝送線路を有する抵抗回路を示す模式図である。
【図４】図３の伝送線路の長さに沿った点における特性インピーダンス及び直列抵抗が、この点がこの長さ方向に動かされるときに、どのように変化するかの一例を示すグラフである。
【図５（ａ）】比較のために図１の‘伝統的’ポリシリコン抵抗の等価回路を示す図である。
【図５（ｂ）】比較のために図３の抵抗回路の等価回路を示す図である。
【図６】本発明に係る損失性テーパードインピーダンス伝送線路の断面図の一例を示す模式図である。
【図７（ａ）】図６の伝送線路の部分を示す模式図であり、“テーパード”インピーダンス特性がその導電体の幅を変化させることによって作り出される必要がないことを示す。
【図７（ｂ）】図６の伝送線路の部分を示す模式図であり、“テーパード”インピーダンス特性がその導電体の幅を変化させることによって作り出される必要がないことを示す。
【図８（ａ）】本発明に係る損失性テーパードインピーダンス伝送線路が１つの連続線路である必要がないことを示す模式図である。
【図８（ｂ）】本発明に係る損失性テーパードインピーダンス伝送線路が１つの連続線路である必要がないことを示す模式図である。
【図９】本発明に係る損失性テーパードインピーダンス伝送線路が直線状線路である必要がないことを示す模式図である。
【発明を実施するための形態】
【００３７】
図２は、図１の終端抵抗６を置き換え得る抵抗回路１０の模式図である。比較を容易にするため、図１に即して、出力４及びその出力端子若しくはピン８（並びにグランドサプライ）を図２に含めている。
【００３８】
図２は、図１においてのような５０Ω終端抵抗６が、アンドープのポリシリコンにて実装されるものである図１における５０Ω終端抵抗６と直列に５０Ω“無損失”伝送線路１２（すなわち、線路インピーダンスＺＬＩＮＥ＝５０Ωを有するが、直列抵抗は無視できる）を有する抵抗回路１０として実装され得る、と本発明の発明者が考えたことを指し示している。図１のＤＡＣ２（又は、このような出力４を有する何らかのその他の回路）によって見られる抵抗回路１０の入力インピーダンスＺＩＮは、示されているように５０Ωである。
【００３９】
終端抵抗６は、抵抗Ｒｐｏｌｙと寄生キャパシタンスＣｐｏｌｙとを有するものとして示されている。図１との比較及び以下での更なる説明を容易にするため、ＲｐｏｌｙはＸ＝５０Ωを有すると仮定し、Ｃｐｏｌｙは値Ｙを有すると仮定する。
【００４０】
抵抗回路１０において、伝送線路１２は、金属にて実装されるとともに、理想的にはゼロ抵抗、あるいは少なくとも非常に小さいか無視できるかの抵抗を有するように構成される（例えば、非常に幅広く且つ／或いは厚いことによる）。また、特性インピーダンスＺ＝ｓｑｒｔ（Ｌ／Ｃ）であるので、伝送線路１２は伝送線路そのものであってキャパシタンス及びインダクタンスが伝送線路インピーダンスを定めるものとして考慮されるとして、伝送線路１２は寄生キャパシタンスを有しないものと見なされ得る。
【００４１】
終端抵抗６などでのポリシリコンに対する、伝送線路１２などでの金属の利点は、存在するプロセス上の３σ公差が、およそ±１０％と、より低いことである。しかしながら、抵抗回路１０においては、図１の終端抵抗６と本質的に同じ（ひいては、同じ問題を有する）５０Ωポリシリコン終端抵抗６の問題が依然として存在する。
【００４２】
次に、本発明の実施形態を検討する。これらの実施形態は損失伝送線路を含み有し、特に、入力端子から出力端子まで線路に沿って特性インピーダンスが低下する“テーパードインピーダンス”損失伝送線路を含み有する。思い出すことには、単位長当たりの線路のインダクタンスをＬとし、単位長当たりの線路のキャパシタンスをＣとして、特性インピーダンスＺ＝ｓｑｒｔ（Ｌ／Ｃ）である。故に、伝送線路は、或る特定の点（実効的に非常に短い―無限に短い―線路部分である）において、或る特性インピーダンスを有すると見なされ得る。故に、線路に沿った或る点での特性インピーダンスは、“ローカル（局所）”特性インピーダンス、すなわち、あたかも線路がその点で切断されたかの場合の実効的な入力インピーダンスとして考えることができる。
【００４３】
本発明に従った伝送線路は、有意な直列抵抗（これは、‘通常’の無損失伝送線路では回避される）を有することにおいて、“損失性”である。例えば、このような線路は、（入力電気信号によって）その入力端子に供給される入射エネルギーの少なくとも半分が、線路の長さに沿って（熱として）吸収あるいは消散されるように構成され得る。
【００４４】
例えば、このような伝送線路の出力端子（第２端）における特性インピーダンスは、入力端子（第１端）における特性インピーダンスのＳ倍以下とすることができ、Ｓは０．９、好ましくは０．７、より好ましくは０．５、さらに好ましくは０．２とし得る。また、伝送線路の直列抵抗は、出力端子（第２端）における特性インピーダンスと入力端子（第１端）における特性インピーダンスとの間の差に実質的に等しい（あるいは、この差の或る範囲内）とし得る。上記範囲は、±２０％、又は±１０％、又は±５％とし得る。
【００４５】
本発明に従った損失性の電気信号伝送線路は、第１端及び第２端を有し、第１端における特性インピーダンスが第１の値を有し、第２端における特性インピーダンスが第１の値より低い第２の値を有し、第１端から第２端までで測定される直列抵抗が上記第１の値と上記第２の値との間の差の所与の範囲内である、ように当該伝送線路が構成されている、と見なされ得る。このような伝送線路のことを、ここでは、損失性テーパードインピーダンス伝送線路と称することとする。このような伝送線路のことを、“整合損失（マッチドロス）”伝送線路と記述することもある。
【００４６】
図３は、図１の５０Ω終端抵抗６を置き換え得るような、本発明を具現化する抵抗回路（抵抗性回路）２０の模式図である。比較を容易にするため、図１に即して、出力４及びその出力端子若しくはピン８（並びにグランドサプライ）を図３に含めている。
【００４７】
図３は、図１においてのような５０Ω終端抵抗６が、終端抵抗６より値が小さいポリシリコン終端抵抗２４と直列に接続された損失性テーパードインピーダンス伝送線路２２を有する抵抗回路２０として実装され得ることを指し示している。図１のＤＡＣ２（又は、このような出力４を有する何らかのその他の回路）によって見られる抵抗回路２０の入力インピーダンスＺＩＮは、図１及び２との一貫性のための例として、５０Ωであるように構成される。
【００４８】
損失性テーパードインピーダンス伝送線路２２は、それ自体も本発明を具現化するものであり、図示のように、その両端のうちの一方（第１端）に入力端子を有し、その両端のうちの他方（第２端）に出力端子を有すると見なされる。さらに、伝送線路２２は、それが有する５０Ωという所望のＺＩＮと一致する５０ΩのＺＬＩＮＥを（入力端子にて）見るが、そのインピーダンス値が線路長に沿って出力端子に向かうにつれて低下するようなインピーダンスを有するように構成される。図３の例の場合、線路の特性インピーダンスは、その出力端子で１７Ωまで低下する。これは、５０ΩのＺＬＩＮＥ（入力端子）及び１７ΩのＺＬＩＮＥ（出力端子）として図３に示されている。
【００４９】
余談として、このような低下していくインピーダンスを模式的に指し示すために、伝送線路２２をその長さ方向に入力端子から出力端子まで徐々に狭くなるように描写することができる。しかしながら、より低いインピーダンスは一般に、（信号を搬送する）線路の導電体が物理的に一層広いことを必要とする（その他のものは等しいとして）。従って、低下していくインピーダンスが、どのようにして、導電体の幅を変化させることによって物理的に達成され得るかを模式的に示すために、伝送線路２２をその長さ方向に徐々に広くなるように描写することも等しく可能である。
【００５０】
上述のように、テーパードインピーダンス伝送線路２２は、損失性であるように具体設計される。実際には（実用的な一実施形態において）、線路を可能な限り短くすることができるよう、また、線路がその入力に入射されるエネルギーの大部分を消散するよう、そして、線路が例えば最小のチップ面積のみを消費するよう、可能な限り損失が多いように線路を構成することが望ましい（これは、伝送線路の状況において普通でない）。
【００５１】
伝送線路２２の直列抵抗（損失）は（長さ方向に特性インピーダンスに影響を及ぼす線路の観点の設計とともに）、入力端子から線路に沿った任意の点までの抵抗が、その点までの特性インピーダンスの低下に略等しくなるように選定される。
【００５２】
図３においては、故に、線路全体の直列抵抗ＲＬＩＮＥ（分布）が３３Ωであるとして示されている。従って、伝送線路２２はそれ自体が抵抗器又は抵抗として作用すると見なされることができ、ポリシリコン終端抵抗２４は、直列にされた線路２２及び抵抗２４が図１の抵抗６に取って代わるので、抵抗６より小さい抵抗値を有することができる。故に、ＲＬＩＮＥ（分布）が３３Ωであるこの例において、ポリシリコン終端抵抗２４の抵抗Ｒｐｏｌｙは１７Ωであり、これはＸ／３に略等しい（図２参照）。抵抗器の幅は、この例においてはそのままである電流定格によって設定され得るが、抵抗器の長さは略１／３に短縮されることになり、抵抗器面積も同様に縮小されることになる。結果として、ポリシリコン終端抵抗２４の寄生キャパシタンスＣｐｏｌｙはＹ／３に略等しい（図２参照）。これは、図３におけるＲｐｏｌｙ及びＣｐｏｌｙを図２におけるこれらの値の約１／３まで低くすることを可能にする。関連する利点については後述する。
【００５３】
一部の実施形態において、線路の特性インピーダンスがその出力端子において１７Ωより低くまで（例えば、５Ω又は更にはたった数Ωまで）低下するようにしてもよいが、これは伝送線路がかなり長いことを必要とする。しかしながら、これの利点は、一部の用途においては潜在的に数Ω又は更には０Ω（すなわち、抵抗器を必要としない）までとし得るような一層と小さい値を抵抗２４が持つことである。
【００５４】
図４は、線路の特性インピーダンスＺＬＩＮＥ（この例においては５０Ωから１７Ωまで低下する）が、線路の長さ方向に入力端子から出力端子まで、どのように変化し得るかを示すグラフである。また、入力端子から線路に沿った点までで測定される直列抵抗（この例においては０Ωから３３Ωまで増大する）が、この点が入力端子から出力端子まで動くにつれて、どのように増大するのかも示されている。
【００５５】
なお、３３Ω（５０Ωから１７Ωまで）という線路に沿ったインピーダンスの低下は、３３Ωという線路の分布抵抗に略等しい。同じことが、線路に沿った任意の点について当てはまり、すなわち、線路に沿った任意の点において、入力端子からその点までの分布抵抗が、入力端子からその点までの実効インピーダンスの低下に略等しい。
【００５６】
なお、図４は、線路に沿った任意の点において入力端子からその点までの分布抵抗が入力端子からその点までの実効インピーダンスの低下に等しいという理想的なケースを表しているが、実際の実施形態はこの理想ケースを（他の設計要求を考慮に入れて可能な限り近くなるように）近似したものとなり得る。例えば、線路に沿った任意の点において、入力端子からその点までの分布抵抗は、入力端子からその点までの実効インピーダンスの低下に（例えば、この低下の或る範囲内で）近いものにされ得る。
【００５７】
また、図４のグラフにおけるトレースは線形であるが、これは必須のことではない。何らかの曲線（例えば、階段状、指数関数状など）も可能である。例えば、インピーダンス値は、図４においてのような連続的なプロファイルではなく、階段状のプロファイル（伝送線路の構成への長さ方向での段階的な変更によって達成される）を有していてもよい。そうはいっても、抵抗値は図示のような線形プロファイルを有し、線形の抵抗値プロファイルと階段状のインピーダンスプロファイルとが一緒になって、実際の実施形態がどのように上述の理想ケースを近似しようとし得るかの一例をなす。
【００５８】
ちなみに、線形以外の何かによって、（例えば、）所与のＺＩＮ／ＺＯＵＴインピーダンス比に対して、より小さい面積が与えられるかもしれない。しかしながら、伝送線路幅（すなわち、導電体の幅）が一定に保たれて（例えば、出力４を有する回路（例えば、ＤＡＣ）の出力電流を搬送するのにちょうど十分な広さで）、インピーダンス変化が、導電体の幅や厚さではなく、伝送線路のグランドリターンパス（戻り経路）に対する間隔を変化させることによって実現される場合（図６及び７参照）、（一様な導電体材料とすると）単位長さ当たりの抵抗は一定となり、故に、抵抗値の低下は線形となる。
【００５９】
認識されるように、上述の理想ケースは、抵抗２４との完全なる整合を所与として信号反射が不存在あるいは最小となる例であり、理想ケースからの逸脱が大きいほど、信号反射の問題が大きくなる。
【００６０】
一点言及しておくに、図３の伝送線路のテーパードインピーダンス特性は、線路自体の幅（すなわち、上述のように、導電体の幅）を変化させることによって達成され得るが、テーパードインピーダンス特性は、後述のように（図６及び７参照）伝送線路の長さ方向でＧＮＤに対する間隙を変化させることによっても達成され得る。従って、実際には、所望の分布抵抗特性を念頭に置いて、線路自体の物理的な幅を一定に保ち、その代わりに上記間隙の大きさを変化させる方が良いことがある。その場合、線路の幅は、ＤＡＣ出力電流を搬送するのにちょうど十分な広さで一定にされ、それにより、線路の長さ及びそれによって占有される面積が最小化されることになる。
【００６１】
抵抗回路２０の利点は、図５（ａ）を図５（ｂ）と比較することによって理解され得る。図５（ａ）には、出力端子４に直接的に接続された終端回路として単独で作用する‘伝統的’なポリシリコン抵抗６が示されている。上記実行例を続けて、Ｒｐｏｌｙは値Ｘ＝５０Ωを有すると仮定し、Ｃｐｏｌｙは値Ｙを有すると仮定する。
【００６２】
図５（ｂ）は、対照的に、抵抗回路２０に相当する実効的な回路を示している。金属のテーパードインピーダンス伝送線路２２が、実効抵抗（寄生キャパシタンスを有しない）として示されており、これがポリシリコン抵抗２４（その寄生キャパシタンスを有する）と直列接続されている。
【００６３】
図３及び４で与えられた数値例を用いると、すなわち、Ｘ＝５０Ωとすると、ポリシリコン終端抵抗２４の抵抗Ｒｐｏｌｙは、前述のようにＸ／３に略等しいものである１７Ωである。同様に、ポリシリコン終端抵抗２４の寄生キャパシタンスＣｐｏｌｙはＹ／３に略等しい。伝送線路２２の抵抗ＲＬＩＮＥはこの例では３３Ωである。Ｒｐｏｌｙ及びＣｐｏｌｙにおけるこれらの低減により、図５（ｂ）に示される抵抗回路２０は（図５（ａ）のような終端抵抗６の単純使用と比較して）およそ３０倍の性能構造をもたらすと考え得る。
【００６４】
説明として、ポリシリコンの寄生キャパシタンスＣｐｏｌｙは、略３倍小さく、且つやはり略３倍小さい抵抗Ｒｐｏｌｙと並列にされており、故に、ＲＣ時定数（これより下の面積がＳ１１に影響するものである）は略９倍小さい。そして、これが、Ｒｐｏｌｙより略２倍大きい抵抗ＲＬＩＮＥによって出力４から分離されており、故に、出力４に現れる出力電圧のうちの略１／３のみがポリシリコン抵抗２４を横切って現れる。従って、アンドープポリシリコン抵抗２４の寄生キャパシタンスに起因して入力で見られる反射による誤差は、図５（ａ）のような終端抵抗６の単純使用の場合より略２７倍小さく、すなわち、およそ３０倍の改善がもたらされる。当然ながら、このような改善の程度は、所与の実施形態における回路要素の値及び構成に依存する。
【００６５】
図６は、本発明に係るテーパードインピーダンス損失伝送線路３０の断面図の一例を表す模式図である。然るに、テーパードインピーダンス伝送線路３０は、テーパードインピーダンス伝送線路２２に対応する。
【００６６】
テーパードインピーダンス伝送線路３０は、ストリップの形態をした（故に、図示のような概して長方形の断面を有する）メイン導電体３２を有している。この導電体は、誘電体基板３４の一方の表面上に配設されており、グランドのパス（経路）又はプレーン３６が誘電体基板３４の反対側の表面上に配設されている。更なるグランドパス、プレーン又はストリップ３８、４０が、導電体３２があるのと同じ表面上で導電体３２のそれぞれの側に配設されている。認識されるように、この一般構成は、例えばＩＣチップ上で、集積回路内に実装され得る。
【００６７】
導電体３２は、所望の信号を搬送するためのものであり、実際には、上述の出力４に接続される線路の部分であり、また、ポリシリコン抵抗２４に接続される線路の部分である。故に、線路の一端の入力端子は導電体とグランドとの間にあり、線路の他端の出力端子も導電体とグランドとの間にある。導電体３２と同じ層のグランドプレーン又はストリップ３８、４０は、ビア（図示せず）によってグランドプレーン３６に結び付けられることができ、この構造は、グランド上コプレナー（共平面）伝送線路と呼ばれることがある。
【００６８】
故に、伝送線路２２の取り得る形状（例えば、幅）及び材料に関する上述の検討は主として、（上述のような）その導電体（すなわち、図６においては導電体３２）に関係する。例えば、伝送線路３０の直列抵抗は、導電体３２の材料と導電体３２の長さ方向の寸法との選択によって設定され得る。
【００６９】
また、伝送線路３０のインピーダンス値（実効入力インピーダンス、又は特性インピーダンス）は、導電体３２の寸法と、導電体３２と相互作用するグランドプレーン（パス）３６、３８、４０及び誘電体基板３４の相対的な配置／寸法／材料とに関係する。
【００７０】
これを念頭に置いて、以下のパラメータ値を考える。図６において、導電体３２は、厚さＴ１（導電体３２からグランドプレーン３６までの距離をも表す）を有する誘電体基板３４によって、グランドプレーン３６から離隔されている。この導電体自体は幅Ｗ１と厚さＴ２とを有しており、これらがその断面積を定めている。グランドプレーン又はストリップ３８及び４０は、それぞれ幅Ｗ２及びＷ３を有する間隙によって、導電体３２から離隔されている。
【００７１】
導電体３２及びグランドプレーン３６、３８、４０は、同じ材料（例えば、銅又はアルミニウムなどの金属）で製造されてもよいし、相異なる材料（金属）で製造されてもよい。例えば、導電体は、図示の断面においてρ１の電気抵抗率を有することができ、グランドプレーンは、図示の断面においてρ２の電気抵抗率を有することができる。誘電体基板３４は比誘電率εｒを有し得る。
【００７２】
なお、図６は長さＬを有し得る伝送線路３０の単一の断面を表しており、上述のパラメータ値は長さＬに沿って変化してもよい。例えば、グランドプレーン（パス）３６、３８、４０及び導電体３２は、長さＬに沿った様々な箇所の２つ以上の層（例えば、並列部分を有する）を占めてもよく、且つ／或いは長さＬに沿って１つの層から別の層へと移ってもよい。一緒に、所望のテーパードインピーダンス及び損失特性を伝送線路３０に与えるため、パラメータ値が長さＬに沿って設定され得る。
【００７３】
典型的な一実施形態において、実効入力インピーダンスを線路に沿って低下させるように入力端子から出力端子へと線路に沿って（各々が、あるいは組み合わせて）低減され得るものである値Ｗ２及びＷ３（並びに場合により、導電体３２からグランドプレーン３６までの距離という意味でのＴ１）を除いて、上述のパラメータ値の全てが伝送線路に沿って一定にされ得る。有利には、線路に沿って一定のＷ１、Ｔ２及びρ１を有することにより（すなわち、導電体３２として一様なストリップを有することにより）、直列抵抗が図４に一致して線路に沿って線形に増大し得る。
【００７４】
上述のパラメータに関する典型的（すなわち、例としての）値／範囲は以下である：
・Ｗ１＝３μｍ（入力から出力まで一定）
−  金属の電流搬送キャパシティ、及び出力４を備えた例えばＤＡＣといった回路の出力電流に依存する。例えば、平均電流が２４ｍＡであり、且つキャパシティが（上部レイヤ群内の厚メタルに典型的な）８ｍＡ／μｍである場合に、Ｗ１＝３μｍ。
・Ｗ２＝（入力から出力まで）線路に沿って３μｍから０．５μｍ
・Ｗ３＝（入力から出力まで）線路に沿って３μｍから０．５μｍ
・Ｔ２＝１μｍ（入力から出力まで一定）
・Ｔ１＝（入力から出力まで）線路に沿って３μｍから１μｍ
−  例えば、どの金属層がＧＮＤプレーン３６に使用されるかを変化させることによって達成される。
・Ｌ＝３０００μｍ
・ρ１＝０．０３Ω／□（スクエア）（入力から出力まで一定）
・ρ２＝０．０３Ω／□（スクエア）（入力から出力まで一定）
・導電体の材料＝銅（入力から出力まで一定）
・グランドプレーンの材料＝銅（入力から出力まで一定）
図７（ａ）及び７（ｂ）は、伝送線路３０の一部、具体的には導電体３２（信号を搬送する）並びにグランドプレーン若しくはストリップ３８及び４０の部分を示しており、伝送線路３０の“テーパード”インピーダンス特性がその導電体の幅Ｗ１を変化させることによって作り出される必要がないことを示すものである。例えば、導電体３２とグランドプレーン３８及び４０（並びに３６）の位置のグランドサプライ（ＧＮＤ）との間の物理的な間隙が代わりに変化され得る。
【００７５】
図７（ｂ）において、図７（ａ）と比較して、導電体３２の幅Ｗ１は不変であるが、グランドプレーン又はストリップ３８及び４０に対する間隙が、結果としての実効入力インピーダンスＺＬＩＮＥの低下を伴って、縮小されている。
【００７６】
上述のように、図６に示した、下に位置するＧＮＤプレーン３６に対する高さを、このＧＮＤプレーンに使用される金属層を変更することによって変化させることで、インピーダンスに影響を及ぼしてもよい。例えば、導電体３２がＩＣチップの金属層１０にて形成される場合、下に位置するＧＮＤプレーン３６は金属層９又は８又は７等々にて形成され得る。この間隔を増大させることは、より高いインピーダンスをもたらし、その逆もまた然りである。これが行われる場合、下に位置するＧＮＤプレーンが金属層を変える箇所でインピーダンスに階段状変化が存在することになり得るが、これは、同じ箇所で共平面のＧＮＤトラック３８、４０に対する間隔／間隙Ｗ２及びＷ３をも変化させることによって補償されることができる。事実上、組み合わされたグランドプレーン／パスの全てと導電体との間の間隔がインピーダンス値に影響する。
【００７７】
当然ながら、伝送線路（導電体）の寸法を変化させることと、その長さに沿った間隙を変化させることとの組み合わせが使用されてもよい。また、“インピーダンスのテーパー付け”は、既に述べたように、真に連続的である必要はなく、（幅及び／又は間隙における）階段状プロファイルが採用されてもよい。実際には、リソグラフィルールは典型的に０°と９０°（そして時折、４５°）のエッジを可能にするのみであるので、形状における如何なるテーパーも小さい増分（インクリメント）での階段状になる。
【００７８】
図８は、本発明に係る損失性テーパードインピーダンス伝送線路が１つの連続線路である必要がないことを示す模式図であり、本開示及び本発明は然るべく理解されることになる。図８（ａ）の伝送線路５０においてのように、伝送線路は、ここでは便宜上ＡからＤまでラベルを付した、複数の直列接続されたセグメント又は部分区画（通常の信号線配線又はビアによって接続される）を有していてもよい。上述の伝送線路２２と一致させて、特性インピーダンス値ＺＬＩＮＥの例を各セグメントの先頭及び末端について示している。
【００７９】
一点言及しておくに、図８（ａ）において、ＡからＤまでの順次のセグメントの各々が先行するものより低い特性インピーダンスを有するようにして、個々のセグメントの各々はその長さに沿って一定あるいは一様な特性インピーダンスを有するように構成してもよい。これは、上述の理想ケースに近付けるための１つの実用的な手法となり得る。例えば、より多数のこのようなセグメントに、より細かい相互間の特性インピーダンス差を持たせるほど、伝送線路全体が理想ケースに、より近付くことになる。より少数のこのようなセグメントに、より大きい相互間の特性インピーダンス差を持たせるほど、伝送線路全体が理想ケースから、より遠ざかることになる（そして、信号反射の問題が悪化することになる）。
【００８０】
図８（ｂ）の伝送線路６０においてのように、伝送線路は、ここでは便宜上ＥからＨまでラベルを付した、複数の直列且つ／或いは並列接続されたセグメント又は部分区画を有していてもよい。上述の伝送線路２２と一致させて、実効入力インピーダンス値ＺＬＩＮＥの例を入力端子及び出力端子について示している。
【００８１】
例えばＩＣチップ内の複数の平行な金属層を用いて、如何なる組み合わせの直列あるいは並列接続されたセグメントが使用されてもよい。本発明に係る伝送線路は、実際に、抵抗のバラつきを更に低減するために、２つ以上の金属層（例えば、２つ又は３つの層）から形成され得る。例えば、各金属層の抵抗バラつきが相関関係なく各々１０％である場合、トータルの金属抵抗は７％のバラつきを有することになる。
【００８２】
なお、これらのセグメントは各々それ自身の直列（分布）抵抗を有し、故に、線路構成を設計するとき、所望のテーパードインピーダンス特性とともにこれらの抵抗（直列／並列構成にある）を考慮に入れる必要がある。
【００８３】
図３の例における伝送線路２２（５０Ωインピーダンスが１７Ωまで低下する）はおよそ２．７５ｍｍの長さを要することが見積もられる。例えば、０．０３Ω／□にて、３３Ωは１１００□、すなわち、ｗ＝２．５μｍでｌ＝２７５０μｍを要することになる。これは、８ｍＡ／μｍ幅という金属の電流能力と２０ｍＡという各端子での平均出力電流とを仮定すると、許容可能なものである。高速ＤＡＣ回路用の半導体レイアウトの状況においては、２．７５ｍｍの伝送線路は非常に長いものであり、故に、直線状線路にて実装される必要はない。
【００８４】
図９に示すように、抵抗回路２０の伝送線路２２は、直線状線路である必要はなく、蛇行した形態で実装されてもよい。当然ながら、実際上、如何なる組み合わせの直線部分及び曲線部分が使用されてもよい。そのような蛇行形態において、複数の平行な直線部分は、図８（ａ）におけるような伝送線路の複数のセグメントとして、これらのセグメントを単純に共に直列接続したものとし得る。これは実用的な一実施形態であり、実際、そのようなセグメントは各々それ自体、上述のように一様な特性インピーダンスを有し得る（線路に沿って階段状のインピーダンスプロファイルをもたらす）。
【００８５】
本発明に係る伝送線路は、マイクロストリップ伝送線路又はストリップライン伝送線路と考えることができる。これらは、グランドを備えた共平面導波路と見なされることもある。故に、図６の構成は単に１つの構成例である。
【００８６】
ストリップライン回路は、基板内で２つの平行なグランドプレーン間に挟まれた平坦な金属ストリップを使用する。基板の絶縁材料が誘電体を形成する。ストリップの幅、基板の厚さ、及び基板の比誘電率が、伝送線路であるストリップの特性インピーダンスを決める。中央の導電体は、グランドプレーン間で等間隔にされる必要はない。一般的なケースにおいて、誘電体材料は中央の導電体の上と下とで異なっていてもよい。
【００８７】
ちなみに、集積回路はＩＣチップの形態で提供され得ることが認識されるであろう。そのようなＩＣチップは、基板上にマウントされて、ＩＣパッケージを形成し得る。そのようなＩＣパッケージは、回路ボード上にマウントされて、ＩＣパッケージシステムを形成し得る。
【００８８】
これを念頭に置いて、言及しておくに、本発明に係る抵抗回路又は抵抗性回路（図３においてのように伝送線路と終端抵抗とを直列に有する）は、柔軟に実装され得る。例えば、抵抗回路はその全体が、ＩＣチップ上、基板上、あるいは回路ボード上に実装されてもよい。他の一例として、伝送線路はＩＣチップ上に実装され、終端抵抗は、該チップがマウントされた基板上に実装されてもよい。他の一例として、伝送線路は、ＩＣチップが実装された基板上に実装され、終端抵抗は、該基板がマウントされた回路ボード上に実装されてもよい。更なる他の一例として、伝送線路はＩＣチップ上に実装され、該チップは基板上にマウントされ、終端抵抗は、該基板がマウントされた回路ボード上に実装されてもよい。これらの例の各々において、チップ、基板、及び回路ボード（適用可能なとき）は、例えば後に組み立てられるように、別々に提供されてもよい。
【００８９】
伝送線路インピーダンスの定義はＺ＝ｓｑｒｔ（Ｌ／Ｃ）であり、線路を下る伝播速度は１／ｓｑｒｔ（ＬＣ）である。従って、所与のインピーダンスに対し、どちらも単位長さ当たりのものであり且つ寸法及び誘電体材料に依存するものであるＬ／Ｃの比を制御することが望ましい。例えば、典型的な誘電体材料上の５０Ω導電体線路は、マイクロストリップでは例えばＷ／Ｈ＝２を有し、埋め込みストリップラインでは例えばＷ／Ｈ＝１を有する。線路の長さＬもＷに比例し得る（一定数の正方形）ので、面積はＷ２に比例し得る。故に、面積を最小化するには、Ｗが可能な限り小さいこと、実際には、電流を搬送するのにちょうど十分な広さであることが望ましい。
【００９０】
本発明に係る伝送線路及び抵抗回路はまた、寄生キャパシタンスが最小である正確な抵抗を有することが望ましい無線周波数回路又は高周波回路、特に、電流が比較的高くて（例えば、１０ｍＡ以上）、従来の抵抗では電流を搬送するために大きい面積（大きい寄生キャパシタンス）を有しなければならないような回路、にも適用され得る。
【００９１】
本発明に係る回路は、デジタル−アナログ変換器の一部を形成し得る（例えば、その出力に設けられるという意味において）。本発明に係る回路は、例えばＩＣチップ上で、集積回路として実装され得る。本発明は、上述のような集積回路及びＩＣチップ、そのようなＩＣチップを有する回路ボード、並びにそのような回路ボードを有する通信ネットワーク（例えば、インターネット光ファイバネットワーク及び無線ネットワーク）及びそのようなネットワークのネットワーク機器に及ぶ。
【００９２】
本発明は、添付の請求項の範囲内で、数多くの他の異なる形態でも具現化され得るものである。
【００９３】
以上の説明に関し、更に以下の付記を開示する。
（付記１）  第１端及び第２端を有する損失性の電気信号伝送線路であって、
前記第１端における特性インピーダンスが第１の値を有し、
前記第２端における特性インピーダンスが、前記第１の値より低い第２の値を有し、且つ
前記第１端から前記第２端までで測定される直列抵抗が、前記第１の値と前記第２の値との間の差の所与の範囲内にある、
ように構成された伝送線路。
（付記２）  前記第１端から前記第２端までで測定される直列抵抗が、前記第１の値と前記第２の値との間の差のＱパーセント以内にあり、Ｑは２０、好ましくは１０、より好ましくは５以下である、付記１に記載の伝送線路。
（付記３）  前記第１端から当該伝送線路の長さに沿った各点までで測定される当該伝送線路の直列抵抗が、前記第１端における特性インピーダンスからその点における特性インピーダンスまでの特性インピーダンスの低下の所定の範囲内にある、付記１又は２に記載の伝送線路。
（付記４）  前記第１端から当該伝送線路の長さに沿った各点までで測定される当該伝送線路の直列抵抗が、前記第１端における特性インピーダンスからその点における特性インピーダンスまでの特性インピーダンスの低下のＲパーセント以内にあり、Ｒは２０、好ましくは１０、より好ましくは５以下である、付記３に記載の伝送線路。
（付記５）  当該伝送線路の長さに沿った点における当該伝送線路の特性インピーダンスが、その点が当該伝送線路の長さに沿って前記第１端から前記第２端まで動くにつれて、線形あるいは階段状に低下する、付記１乃至４の何れか一に記載の伝送線路。
（付記６）  前記第２の値は前記第１の値のＳ倍以下であり、Ｓは０．９、好ましくは０．７、より好ましくは０．５、より好ましくは０．２５以下である、付記１乃至５の何れか一に記載の伝送線路。
（付記７）  前記第１端から前記第２端までで測定される直列抵抗が、前記第１端で入力される信号のエネルギーのうちの半分以上が当該伝送線路内で消散あるいは吸収されるのに十分な大きさである、付記１乃至６の何れか一に記載の伝送線路。
（付記８）  当該伝送線路は、信号導電体と１つ以上の別個のグランドパスとを有し、且つ
前記直列抵抗は、前記導電体の直列抵抗である、
付記１乃至７の何れか一に記載の伝送線路。
（付記９）  前記導電体は、その長さの一部又は全てに沿って実質的に一定の断面積を有する、付記８に記載の伝送線路。
（付記１０）  当該伝送線路の長さに沿った当該伝送線路の特性インピーダンスは、当該伝送線路の長さに沿って、
前記導電体の幅及び／又は厚さ、
前記導電体と各グランドパスとの間の間隙の幅
のうちの１つ以上を設定することによって設定される、付記８又は９に記載の伝送線路。
（付記１１）  前記間隙の各々の幅が、前記第１端から前記第２端まで当該伝送線路の長さに沿って減少する、あるいは、複数の前記間隙の幅の組み合わせが、前記第１端から前記第２端まで当該伝送線路の長さに沿って減少する、付記１０に記載の伝送線路。
（付記１２）  前記導電体は、共に直列且つ／或いは並列に接続された複数の部分区画を有し、
部分区画間の間隙、
ＩＣチップの異なる層を占有する異なる部分区画、
前記ＩＣチップの異なる層を占有する互いに並列な部分区画、及び
その長さに沿って一定の特性インピーダンスを有する少なくとも１つの部分区画、
のうちの１つ以上を有する、付記８乃至１１の何れか一に記載の伝送線路。
（付記１３）  付記１乃至１２の何れか一に記載の伝送線路と、
抵抗器と
を有し、
前記抵抗器は、前記伝送線路の前記第２端で前記伝送線路と直列に接続されている、
抵抗回路。
（付記１４）  前記抵抗器は、前記伝送線路の前記第２端における特性インピーダンスと実質的に等しい抵抗値、又は該特性インピーダンスの所定の範囲内の抵抗値を有する、付記１３に記載の抵抗回路。
（付記１５）  ＩＣチップと、
前記ＩＣチップがマウントされた基板と、
付記１３又は１４に記載の抵抗回路と
を有し、
前記抵抗回路は、前記ＩＣチップ及び前記基板のうちの一方上に形成され、あるいは前記ＩＣチップと前記基板との間で分散されている、
ＩＣパッケージ。
【符号の説明】
【００９４】
１  集積回路
２  デジタル−アナログ変換器（ＤＡＣ）
４  出力
８  出力ピン
２０  抵抗回路
２２  伝送線路
２４  ポリシリコン終端抵抗
３０  伝送線路
３２  （信号）導電体
３４  誘電体基板
３６、３８、４０  グランドのパス、プレーン又はストリップ
５０、６０  伝送線路
【図１】
2015056659.tif 000003
【図２】
2015056659.tif 000004
【図３】
2015056659.tif 000005
【図４】
2015056659.tif 000006
【図５（ａ）】
2015056659.tif 000007
【図５（ｂ）】
2015056659.tif 000008
【図６】
2015056659.tif 000009
【図７（ａ）】
2015056659.tif 000010
【図７（ｂ）】
2015056659.tif 000011
【図８（ａ）】
2015056659.tif 000012
【図８（ｂ）】
2015056659.tif 000013
【図９】
2015056659.tif 000014