(57)【要約】      （修正有）【課題】上段の半導体装置を薄型化することによりＰｏＰタイプの積層型半導体装置を薄型化する。【解決手段】第１、第２、第３及び第４の辺により区画された開口部１１４と、第１、第２の辺に沿って配置された第１接続パッド１１５と、第３、第４の辺に沿って配置された第２接続パッド１１６とを有する配線基板１１１と、第１電極パッド１２５を有し、第１電極パッド１２５が第１接続パッド１１５にそれぞれ電気的に接続されると共に、第１、第２の辺に対向するように配置された第１半導体チップ１２３と、第２電極パッド１２６を有し、第２電極パッド１２６が第２接続パッド１１６にそれぞれ電気的に接続されかつ短辺のそれぞれが第３、第４の辺を越えると共に一面が第１半導体チップ１２３を向くように積層された第２半導体チップ１２４と、第１半導体チップ１２３、第２半導体チップ１２４を覆うように形成された封止部１３０と、を有する半導体装置１０２。【選択図】図２
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【特許請求の範囲】
【請求項１】
互いに対向する第１及び第２の辺、前記第１及び第２の辺より長く構成され、互いに対向する第３及び第４の辺により区画された開口部と、前記第１及び第２の辺に沿って配置された複数の第１の接続パッドと、前記第３及び第４の辺に沿って配置された複数の第２の接続パッドと、を有する配線基板と、
略長方形の板状で、一面の短辺に沿って配置された複数の第１の電極パッドを有し、前記複数の第１の電極パッドが前記複数の第１の接続パッドにそれぞれ電気的に接続されると共に、前記短辺のそれぞれが前記第１及び第２の辺に対向するように前記配線基板の前記開口部内に配置された第１の半導体チップと、
略長方形の板状で、一面の短辺に沿って配置された複数の第２の電極パッドを有し、前記複数の第２の電極パッドが前記複数の第２の接続パッドにそれぞれ電気的に接続され、かつ、前記短辺のそれぞれが前記第３及び第４の辺を越えると共に、前記一面が前記第１の半導体チップを向くように、前記第１の半導体チップ上に積層された第２の半導体チップと、
前記第１の半導体チップ及び前記第２の半導体チップを覆うように形成された封止部と、を有することを特徴とする半導体装置。
【請求項２】
前記第１の半導体チップの前記複数の第１の電極パッドは、複数のボンディングワイヤを介して、前記配線基板の前記複数の第１の接続パッドにそれぞれ電気的に接続され、
前記第２の半導体チップの前記複数の第２の電極パッドは、複数のバンプ電極を介して、前記配線基板の前記複数の第２の接続パッドにそれぞれ電気的に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記開口部は、前記配線基板の略中央領域に前記配線基板の一面から他面に貫通するように形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記配線基板の他面の周辺領域には、４辺に沿って２列に複数のランドが形成されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１及び第２の接続パッドと対応する前記ランドとは、所定の配線パターンにより電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数のランド上には、それぞれ外部電極となるはんだボールが搭載されていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記第１及び第２の半導体チップはメモリチップであり、略同一の回路構成で略同一のチップサイズを有することを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記第２の半導体チップは、前記第１の半導体チップに対してクロスするように前記第１の半導体チップ上に積層配置されていることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記バンプ電極は、前記第２の半導体チップの前記一面から所定の高さで突出する柱状体と、この柱状体の頂部に形成されたはんだ層とから成ることを特徴とする請求項２から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記封止部は、前記配線基板の前記開口部と前記第１の半導体チップのとの間に形成された隙間を覆うように形成されていることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第２の半導体チップは、前記短辺が前記配線基板の前記開口部の外側に突出するようにフリップチップ実装により前記配線基板上に配置されていることを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１の半導体チップと前記第２の半導体チップの間には隙間が形成されていることを特徴とする請求項１から１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記封止部は、前記配線基板の他面から突出しないように形成されていることを特徴とする請求項１から１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第１の半導体チップの他面を覆うように前記開口部に樹脂層が配置されていることを特徴とする請求項１から１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記配線基板の前記開口部において、前記第１の半導体チップの下方に隙間が形成されていることを特徴とする請求項１から１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記第２の半導体チップの他面が前記封止部から露出されるように配置されていることを特徴とする請求項１から１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記第２の半導体チップは、前記配線基板の前記開口部内に配置されていることを特徴とする請求項１から１６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高密度化を図るために、複数の半導体チップを積み重ねることが行われている。このような半導体装置はＭＣＰ(Multi Chip Package)とも呼ばれる。
【０００３】
特開２０１３−１２５７６５号（特許文献１）には、配線基板上にロジックチップをフリップチップ搭載した下段の半導体装置の上に、配線基板上に２つのメモリチップを積層搭載した上段の半導体装置を積層したＰｏＰ（Ｐａｃｋａｇｅ  Ｏｎ  Ｐａｃｋａｇｅ）タイプの積層型半導体装置が開示されている。
【０００４】
また、配線基板に開口部を設けて、開口部内に半導体チップを配置する技術としては、特開２００３−１３３５２１号（特許文献２）や特開２０１０−２７２７３４号（特許文献３）がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１２５７６５号公報
【特許文献２】特開２００３−１３３５２１号公報
【特許文献３】特開２０１０−２７２７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年は、携帯機器の小型・薄型化により、それに搭載する半導体装置も小型・薄型化する要求がある。しかしながら、ＰｏＰに用いる上段の半導体装置は、配線基板上に２つのメモリチップを積層搭載するため、半導体装置の薄型には限界があった。
【０００７】
そこで、本発明は、上段の半導体装置を薄型化することによりＰｏＰタイプの積層型半導体装置を薄型化することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置は、
互いに対向する第１及び第２の辺、前記第１及び第２の辺より長く構成され、互いに対向する第３及び第４の辺により区画された開口部と、前記第１及び第２の辺に沿って配置された複数の第１の接続パッドと、前記第３及び第４の辺に沿って配置された複数の第２の接続パッドと、を有する配線基板と、
略長方形の板状で、一面の短辺に沿って配置された複数の第１の電極パッドを有し、前記複数の第１の電極パッドが前記複数の第１の接続パッドにそれぞれ電気的に接続されると共に、前記短辺のそれぞれが前記第１及び第２の辺に対向するように前記配線基板の前記開口部内に配置された第１の半導体チップと、
略長方形の板状で、一面の短辺に沿って配置された複数の第２の電極パッドを有し、前記複数の第２の電極パッドが前記複数の第２の接続パッドにそれぞれ電気的に接続され、かつ、前記短辺のそれぞれが前記第３及び第４の辺を越えると共に、前記一面が前記第１の半導体チップを向くように、前記第１の半導体チップ上に積層された第２の半導体チップと、
前記第１の半導体チップ及び前記第２の半導体チップを覆うように形成された封止部と、を有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、上段の半導体装置を薄型化することによりＰｏＰタイプの積層型半導体装置を薄型化することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体装置を組み込んだＰｏＰ型半導体装置の概略構成を示す断面図である。
【図２】本発明の第１の実施形態に係るＰｏＰの上段の半導体装置（上段パッケージ１０２）の概略構成を示す平面図である。
【図３】本発明の第１の実施形態に係るＰｏＰの上段の半導体装置（上段パッケージ１０２）の概略構成を示す断面図であり、（a）は、図２のＡ−Ａ‘間の断面構成を示す断面図であり、（b）は、図２のＢ−Ｂ’間の断面構成を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程図である。
【図５】本発明の第２の実施形態に係るＰｏＰの上段の半導体装置（上段パッケージ１０２）の概略構成を示した断面図で図３に対応させた図であり、（a）は、Ａ−Ａ‘間の断面構成を示す断面図であり、（b）は、Ｂ−Ｂ’間の断面構成を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための工程図である。
【図７】本発明の第３の実施形態に係るＰｏＰの上段の半導体装置（上段パッケージ１０２）の概略構成を示した断面図で図３に対応させた図であり、（a）は、Ａ−Ａ‘間の断面構成を示す断面図であり、（b）は、Ｂ−Ｂ’間の断面構成を示す断面図である。
【図８】本発明の第３の実施形態に係る半導体装置を組み込んだＰｏＰ型半導体装置の概略構成を示す断面図である。
【図９】本発明の第４の実施形態に係るＰｏＰの上段の半導体装置（上段パッケージ１０２）の概略構成を示した断面図で図３に対応させた図であり、（a）は、Ａ−Ａ‘間の断面構成を示す断面図であり、（b）は、Ｂ−Ｂ’間の断面構成を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明を適用した一実施形態である半導体装置の一例について、図面を参照にして説明する。
【００１２】
（第１の実施形態）
図１〜図３を参照して、本発明の第１の実施形態に係る半導体装置の概略構成を説明する。ここで、図１は、本発明の第１の実施形態に係る半導体装置を組み込んだＰｏＰ型半導体装置の概略構成を示す断面図である。
【００１３】
図１に示すように、ＰｏＰ型半導体装置１００は、下段パッケージ１０１と、下段パッケージ１０１の上方に積層搭載された上段パッケージ１０２とを有する。
【００１４】
下段パッケージ１０１は、配線基板１０３上に半導体チップ１０４（第３の半導体チップ）、例えばコントローラチップがバンプ電極１０５を介してフリップチップ実装されており、第３の半導体チップ１０４（コントローラチップ）と配線基板１０３との隙間にはアンダーフィル材１０６が充填されている。
【００１５】
また、配線基板１０３の一面の第３の半導体チップ１０４の周囲には、上段パッケージ１０２との接続用ランド１０７が配置されている。そして、配線基板１０３の裏面には複数の実装用ランド１０８が配置されており、複数の実装用ランド１０８は、第３の半導体チップ１０４の電極パッド１０９（第３の電極パッド）と接続される複数の接続パッド１１０（第３の接続パッド）、或いは上段パッケージ１０２と接続される接続用ランド１０７に電気的に接続されている。
【００１６】
そして、下段パッケージ１０１の上方には上段パッケージ１０２が積層搭載されている。上段パッケージ１０２は、下段パッケージ１０１の第３の半導体チップ１０４を避けるように配線基板１１１の他面側の外周に例えば２列で外部端子１１２（はんだボール）が配置される。また、下段パッケージ１０３の実装用ランド１０８には、外部端子１２２（はんだボール）が配置される。
【００１７】
図２は、第１の実施形態に係るＰｏＰの上段の半導体装置（上段パッケージ１０２）の概略構成を示す平面図である。図３は、第１の実施形態の半導体装置を積層した積層型半導体装置の概略構成を示す断面図であり、（a）は、図２のＡ−Ａ‘間の断面構成を示す断面図であり、（b）は、図２のＢ−Ｂ’間の断面構成を示す断面図である。
【００１８】
図２及び図３に示すように、配線基板１１１は、例えば絶縁基材１１３、例えばガラスエポキシ基材を有しており、絶縁基材１１３の両面に所定の配線パターンが形成されている。絶縁基材１１３は、略中央領域に所定の大きさで貫通孔１１４が形成されている。貫通孔１１４は略長方形の矩形状で、配線基板１１１の一面から他面に貫通するように形成されている。
【００１９】
そして、絶縁基材１１３の一面側には、貫通孔１１４の対向する短辺の内側面に沿って配置された複数の第１の接続パッド１１５と、貫通孔１１４の長辺の内側面に沿って配置された複数の第２の接続パッド１１６が形成されている。絶縁基材１１３の一面上は絶縁膜１１７、例えばソルダーレジスト膜で覆われており、絶縁膜１１７には第１の接続パッド１１５及び第２の接続パッド１１６が露出するように開口部１１８が形成されている。
【００２０】
また、絶縁基材１１３の他面側の周辺領域には、４辺に沿って例えば２列で形成された複数のランド１１９が形成されている。そして、絶縁基材１１３の他面上も絶縁膜１２０、例えばソルダーレジスト膜で覆われており、ソルダーレジスト膜には複数のランド１１９を露出するように開口部が形成されている。
【００２１】
そして、第１の接続パッド１１５及び第２の接続パッド１１６と対応するランド１１９とは、配線基板１１１の所定の配線パターン及びビア１２１により電気的に接続されている。また、配線基板１１１の複数のランド１１９上にはそれぞれ外部電極となるはんだボール１１２が搭載されている。
【００２２】
第１の実施形態の半導体装置では、図２及び図３に示すように、配線基板１１１に、複数の半導体チップ、例えば２つのメモリチップ（第１の半導体チップ１２３及び第２の半導体チップ１２４）が搭載されている。第１の半導体チップ１２３及び第２の半導体チップ１２４は、ほぼ同一の回路構成でほぼ同一のチップサイズの同じ半導体チップであり、例えば長方形の板状で一面に同じメモリ回路とそのメモリ回路に内部接続された複数の電極パッド（第１の電極パッド１２５、第２の電極パッド１２６）が形成されている。
【００２３】
そして、第１及び第２の半導体チップ１２３、１２４の複数の電極パッド（第１の電極パッド１２５、第２の電極パッド１２６）は、回路形成面のそれぞれ短辺に沿って配置されている。第１及び第２の半導体チップ１２３、１２４の一面には、複数の電極パッド（第１の電極パッド１２５、第２の電極パッド１２６）を露出するようにパッシベーション膜が形成されており、回路形成面を保護している。
【００２４】
第１の半導体チップ１２３は、回路面を配線基板１１１の一面側に向けるように、配線基板１１１の貫通孔１１４内に搭載されている。そして、第１の半導体チップ１２３の複数の第１の電極パッド１２５は、それぞれ導電性のワイヤ１２７、例えばＡｕやＣｕからなるワイヤにより、配線基板１１１の複数の第１の接続パッド１１５に電気的に接続されている。
【００２５】
また、第２の半導体チップ１２４は、回路面を配線基板１１１の一面側に向けると共に、短辺のそれぞれが配線基板１１１の貫通孔１１４の長辺の内端部を越えるように、配線基板１１１上にフリップチップ実装により搭載されている。第２の半導体チップ１２４は、第１の半導体チップ１２３に対してはクロスするように第１の半導体チップ１２３上に積層配置される。
【００２６】
また、第２の半導体チップ１２４の複数の電極パッド１２６上には、所定の高さで回路形成面から突出するＣｕ等からなる柱状体とその頂部に形成されたはんだ層１２８とからなるバンプ電極１２９が形成されている。そして、第２の半導体チップ１２４の複数の第２の電極パッド１２６は、それぞれバンプ電極１２９により配線基板１１１の複数の第２の接続パッド１１６に電気的に接続されている。
【００２７】
そして、配線基板１１１の一面には、封止樹脂層１３０が形成されており、第１の半導体チップ１２３、第２の半導体チップ１２４、ワイヤ１２７及びバンプ電極１２９は封止樹脂層１３０に覆われている。配線基板１１１の貫通孔１１４と第１及び第２の半導体チップ１２３、１２４の隙間も封止樹脂層１３０が充填される。
【００２８】
このように、第１の実施形態の半導体装置では、上段パッケージ１０２（上段の半導体装置）を、互いに対向する第１及び第２の内端部、第１及び第２の内端部より長さで長く構成され、互いに対向する第３及び第４の内端部により区画された貫通孔（開口部）１１４と、第１及び第２の内端部に沿って配置された複数の第１の接続パッド１１５と、第３及び第４の内端部に沿って配置された複数の第２の接続パッド１１６と、を有する配線基板１１１と、略長方形の板状で、一面の短辺に沿って配置された複数の第１の電極パッド１２５を有し、短辺のそれぞれが第１及び第２の内端部に向くように配線基板１１１の貫通孔１１４内に配置された第１の半導体チップ１２３と、第１の半導体チップ１２３の複数の第１の電極パッド１２５と配線基板１１１の第１の接続パッド１１５をそれぞれ電気的に接続する複数のボンディングワイヤ１２７と、略長方形の板状で、一面の短辺に沿って配置された複数の第２の電極パッド１２６を有し、短辺のそれぞれが前記第３及び第４の内端部を越えると共に、一面が第１の半導体チップ１２３を向くように、前記第１の半導体チップ１２３上に積層された第２の半導体チップ１２４と、第２の半導体チップ１２４の複数の第２の電極パッド１２６と配線基板１１１の第２の接続パッド１１６をそれぞれ電気的に接続する複数のバンプ電極１２９とから構成した。これにより、複数の第１及び第２の半導体チップ１２３、１２４を搭載した上段パッケージ１０２を薄型化することができる。
【００２９】
具体的には、第１の半導体チップ１２３を配線基板１１１の貫通孔１１４内に配置し、第２の半導体チップ１２４の端部が配線基板１１１の貫通孔１１４の外側に突出するようにフリップチップ実装により配線基板１１１上に配置したことで、第２の半導体チップ１２４の上に配置する封止樹脂層１３０を少なくできるため、半導体装置（上段パッケージ１０２）を薄型化できる。これにより、ＰｏＰの積層型半導体装置１００としても薄型化できる。
【００３０】
また、第１の半導体チップ１２３、第２の半導体チップ１２４を搭載したＰｏＰの上パッケージ１０２では、配線基板１１１の４辺のうち、対向する２辺に一つの半導体チップ１２３、１２４の電極パッド１２５、１２６に対応したランド１１９が配置されている。
【００３１】
そのため、第１の半導体チップ１２３に対して、クロスするように第２の半導体チップ１２４を配線基板１１１上に配置することで、配線基板１１１上での配線の引き回しが容易になると共に等長配線化が可能となる。
【００３２】
また、第１の半導体チップ１２３と第２の半導体チップ１２４の間には隙間が確保され、配線基板１１１に貫通孔１１４が配置されるため、ボイドを逃がし易くなり、封止樹脂１３０の充填性を向上できる。
【００３３】
さらに、配線基板１１１の他面は封止樹脂１３０が突出しないように構成されるため、上段パッケージ１０２のスタンドオフが確保できる。それにより、下段パッケージ１０１（下段の半導体装置）に上段パッケージ１０２を積層搭載する際に、上段パッケージ１０２の封止樹脂１３０が下段パッケージ１０１の第３の半導体チップ１２３（コントローラチップ）に干渉することなく、上段パッケージ１０２を下段パッケージ１０１上に良好に搭載できる。
【００３４】
次に、図４を参照して、第１の実施形態の半導体装置（上段パッケージ１０２）の製造方法について説明する。ここで、図４は、第１の実施形態の上段パッケージ１０２の組立フローを示す断面図である。
【００３５】
図４（ａ）に示すように、配線母基板は、複数の製品形成部（製品形成領域）１３１がマトリクス状に配置されており、それぞれの製品形成部１３１はダイシングライン１３２によって区画されている。それぞれの製品形成部１３１は、例えば図２及び図３のように構成されている。
【００３６】
そして、配線母基板の他面には、支持基板（支持体）１３３が配置されており、支持基板１３３により貫通孔１１４が覆われている。支持基板１３３は、例えばメタル基板やテープ基板からなり、特定のエネルギー照射、例えばＵＶ照射により接着力が低下する接着材等の仮接着材層を介して配線母基板に接着されている。
【００３７】
次に、図４（ｂ)に示すように、それぞれの製品形成部１３１の貫通孔１１４に配置するように、配線基板１１１に第１の半導体チップ１２３を搭載する。第１の半導体チップ１２３は、支持基板１２３の仮接着層に接着することで、貫通孔１１４内に保持される。
【００３８】
その後、第１の半導体チップ１２３の複数の第１の電極パッド１２５と製品形成部１３１の複数の第１の接続パッド１１５とをそれぞれ導電性のワイヤ１２７によって電気的に接続する。
【００３９】
ここで、ワイヤ１２７を用いた結線には、ワイヤボンディング装置を用いることができる。結線は、例えば、超音波熱圧着法を用いたボールボンディングにより行われる。具体的には、溶融によりボールが形成されたワイヤ１２７の先端を第１の電極パッド１２５上に超音波熱圧着し、ワイヤ１２７が所定のループ形状を描くように、ワイヤ１２７の後端を第１の接続パッド１１５上に超音波熱圧着する。
【００４０】
次に、図４（ｃ)に示すように、第２の電極パッド１２６上にバンプ電極１２９の形成された第２の半導体チップ１２４を、第１の半導体チップ１２３に対してクロスするように、それぞれの製品形成部１３１にフリップチップ実装により搭載する。これにより、第２の半導体チップ１２４の複数の第２の電極パッド１２６と製品形成部１３１の複数の第２の接続パッド１１６とは、バンプ電極１２９を介して電気的に接続される。
【００４１】
その後、図４（ｄ)に示すように、配線母基板は、支持基板１３３を搭載した状態で、トランスファーモールドにより、配線母基板の一面を封止樹脂１３０により一括封止する。配線基板１１１に貫通孔１１４が配置されることで、第１の半導体チップ１２３及び第２の半導体チップ１２４の間は十分な隙間が確保されており、ボイドの発生を低減し、良好に封止できる。
【００４２】
その後、図４（e)に示すように、支持基板１３３の仮接着材層に所定のエネルギーを照射し、接着力を低減させることで、配線母基板から支持基板１３３を除去する。これにより、第１の半導体チップ１２３の裏面は配線基板１１の他面側から露出される。
【００４３】
その後、配線母基板の他面側のランド１１９にそれぞれはんだボール１１２を搭載する。具体的には、配線基板１１１上のランド１１９の配置に合わせて複数の吸着孔が形成された図示しない吸着機構を用いて、はんだボール１１２を吸着孔に保持し、保持されたはんだボール１１２をフラックスを介して配線基板１１１のランド１１９に一括搭載する。
【００４４】
全ての製品形成部１３１へのはんだボール１１２の搭載後、配線基板１１１をリフローすることではんだボール１１２が固定される。
【００４５】
次に、図４（ｆ）に示すように、封止樹脂１３０をダイシングテープに接着し、封止樹脂１３０及び配線母基板をダイシングテープに支持させる。その後、図示しないダイシングブレードを用いて、配線母基板及び封止樹脂１３０をダイシングライン１３２に沿って縦横に切断する。これにより、配線母基板は、製品形成部１３１毎に個片化される。
【００４６】
その後、個片化された製品形成部１３１及び封止樹脂１３０をダイシングテープからピックアップすることで、図２、図３に示すような半導体装置（上段パッケージ）１０２が得られる。
【００４７】
（第２の実施形態）
図５を参照して、本発明の第２の実施形態に係る半導体装置の概略構成を説明する。ここで、図５は、第２の実施形態の半導体装置（上段パッケージ１０２）の概略構成を示す断面図である。
【００４８】
第２の実施形態の半導体装置は、第１の実施形態と同様に構成されており、図５に示すように、第１の半導体チップ１２３の裏面を覆うように貫通孔１１４に接着樹脂層５００が配置されている点で第１の実施形態と異なる。その他の構成は第１の実施形態と同じなのでその説明は省略する。
【００４９】
第２の実施形態においても、第１の実施形態と同様な効果が得られると共に第１の半導体チップ１２３の裏面を接着樹脂層５００で覆うように構成したことで、半導体装置１０２の耐湿性を向上できる。
【００５０】
次に、図６を参照して、第２の実施形態の半導体装置（上段パッケージ１０２）の製造方法について説明する。ここで、図６は、第２の実施形態の半導体装置（上段パッケージ）１０２の組立フローを示す断面図である。
【００５１】
配線母基板は、図６（ａ）に示すように、複数の製品形成部（製品形成領域）１３１がマトリクス状に配置されており、それぞれの製品形成部１３１はダイシングライン１３２によって区画されている。それぞれの製品形成部１３１は、例えば図２及び図５のように構成されている。そして配線母基板の他面には、支持基板（支持体）１３３が配置されており、支持基板１３３により貫通孔（開口部）１１４が覆われている。支持基板１３３は、例えばメタル基板やテープ基板からなり、特定のエネルギー照射、例えばＵＶ照射により接着力が低下する接着材等の仮接着材層を介して配線母基板に接着されている。
【００５２】
次に、図６（ｂ）に示すように、配線基板１１の貫通孔（開口部）１１４と支持基板１２３によって構成されるキャビティに、樹脂接着材をポッティングにより供給し、樹脂接着層５００を形成する。
【００５３】
そ次に、図６（ｃ）に示すように、樹脂接着層５００上に第１の半導体チップ１２３を搭載し、樹脂接着層５００を加熱硬化することで、配線基板１１の貫通孔１１４内に第１の半導体チップ１２３を固着する。
【００５４】
そして、第１の半導体チップ１２３が固着された後、支持基板１３３の仮接着材層に所定のエネルギーを照射し、接着力を低減させることで、配線母基板から支持基板１３３を除去する。これにより樹脂接着層５００の裏面は配線基板１１１の他面側から露出される。
【００５５】
その後、第１の半導体チップ１２３の複数の第１の電極パッド１２５と製品形成部１３１の複数の第１の接続パッド１１５とをそれぞれ導電性のワイヤ１２７によって電気的に接続する。
【００５６】
ここで、ワイヤ１２７を用いた結線には、ワイヤボンディング装置を用いることができる。結線は、例えば、超音波熱圧着法を用いたボールボンディングにより行われる。具体的には、溶融によりボールが形成されたワイヤ１２７の先端を第１の電極パッド１２５上に超音波熱圧着し、ワイヤ１２７が所定のループ形状を描くように、ワイヤ１２７の後端を第１の接続パッド１１５上に超音波熱圧着する。
【００５７】
次に、図６（ｄ)に示すように、第２の電極パッド１２６上にバンプ電極１２９の形成された第２の半導体チップ１２４を、第１の半導体チップ１２３に対してクロスするように、それぞれの製品形成部１３１にフリップチップ実装により搭載する。これにより、第２の半導体チップ１２４の複数の第２の電極パッド１２６と製品形成部１３１の複数の第２の接続パッド１１６とは、バンプ電極１２９を介して電気的に接続される。
【００５８】
その後、図６（e)に示すように、配線母基板は、トランスファーモールドにより、配線母基板の一面を封止樹脂１３０により一括封止する。配線基板１１１に貫通孔１１４が配置されることで、第１の半導体チップ１２３及び第２の半導体チップ１２４の間は十分な隙間が確保されており、ボイドの発生を低減し、良好に封止できる。
【００５９】
その後、配線母基板の他面側のランド１１９にそれぞれはんだボール１１２を搭載する。具体的には、配線基板１１１上のランド１１９の配置に合わせて複数の吸着孔が形成された図示しない吸着機構を用いて、はんだボール１１２を吸着孔に保持し、保持されたはんだボール１１２をフラックスを介して配線基板１１１のランド１１９に一括搭載する。
【００６０】
全ての製品形成部１３１へのはんだボール１１２の搭載後、配線基板１１１をリフローすることではんだボール１１２が固定される。
【００６１】
次に、図６（ｇ）に示すように、封止樹脂１３０をダイシングテープに接着し、封止樹脂１３０及び配線母基板をダイシングテープに支持させる。その後、図示しないダイシングブレードを用いて、配線母基板及び封止樹脂１３０をダイシングライン１３２に沿って縦横に切断する。これにより、配線母基板は、製品形成部１３１毎に個片化される。
【００６２】
その後、個片化された製品形成部１３１及び封止樹脂１３０をダイシングテープからピックアップすることで、図５に示すような半導体装置（上段パッケージ）１０２が得られる。
【００６３】
このように、貫通孔（開口部）１１４内に樹脂接着層５００を供給し第１の半導体チップ１２３を固定するように構成したことで、第１の実施形態よりも早い段階で、支持基板１３３を除去することができる。これにより、仮接着材層が多くの工程により加熱され、熱履歴を受けることで、支持基板１３３を剥離し難くなるリスクを低減できる。
【００６４】
尚、第２の実施形態では、配線基板１１１に第１の半導体チップ１２３を搭載した後に、配線基板１１１から支持基板１３３を除去する場合について説明したが、第１の半導体チップ１２３のワイヤボンディング後、或いは、図６（ｄ）の第２の半導体チップ１２４のフリップチップ実装後に、配線基板１１１から支持基板１３３を除去するように構成しても良い。
【００６５】
（第３の実施形態）
図７、図８を参照して、本発明の第３の実施形態に係る半導体装置の概略構成を説明する。ここで、図７は、第３の実施形態の半導体装置（上段パッケージ１０２）の概略構成を示す断面図である。図８は、本発明の第３の実施形態に係る半導体装置を組み込んだＰｏＰ型半導体装置の概略構成を示す断面図である。
【００６６】
第３の実施形態の半導体装置１０２は、第１の実施形態と同様に構成されており、配線基板１１の貫通孔１１４内において第１の半導体チップ１２３の下方に隙間（ギャップ）７００が形成されている点で第１の実施形態と異なる。その他の構成は第１の実施形態と同じなのでその説明は省略する。
【００６７】
第３の実施の形態においても、第１の実施の形態と同様の効果が得られると共に、図８に示すように、配線基板１１の他面側に隙間（ギャップ）が形成され、下段パッケージ１０１の第３の半導体チップ１０４（コントローラチップ）が隙間内に配置されることで、下段パッケージ１０１上に上段パッケージ１０２を積層した積層型半導体装置１００のさらなる薄型化が可能となる。
【００６８】
また、下段パッケージ１０１の第３の半導体チップ１０４（コントローラチップ）が上段パッケージ１０２の配線基板１１１の隙間内に配置されることで、上段パッケージ１０２と下段パッケージ１０１を電気的に接続する上段パッケージ１０２のはんだボール１１２のボール径を小径化できるため、下段パッケージ１０１の接続用ランド１０７の配置ピッチを狭くできる。
【００６９】
第３の実施形態の半導体装置（上段パッケージ１０２）の組立フローとしては、第２の実施形態の接着用樹脂５００を除去可能な仮接着材を用いて、第２の実施形態と同様に組み立て、封止樹脂層５００の形成後、支持基板１３３と共に仮接着材も除去するように構成することで、配線基板１１１の他面側に隙間が形成される。
【００７０】
（第４の実施形態）
図９を参照して、本発明の第４の実施形態に係る半導体装置の概略構成を説明する。ここで、図９は、第４の実施形態の半導体装置（上段パッケージ１０２）の概略構成を示す断面図である。
【００７１】
第４の実施形態の半導体装置１０２は第１の実施形態と同様に構成されており、第２の半導体チップ１２４の裏面側が封止樹脂層１３０から露出されるように構成されている点で第１の実施形態と異なる。その他の構成は第１の実施形態と同じなのでその説明は省略する。
【００７２】
第４の実施形態においても、第１の実施形態と同様な効果が得られると共に、さらに半導体装置１０２を薄型化できる。また、第１の半導体チップ１２３及び第２の半導体チップ１２４の裏面がそれぞれ露出されるため、半導体装置１０２の放熱性を向上できる。
【００７３】
以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７４】
例えば、本実施形態では、第１の半導体チップ１２３を配線基板１１１の貫通孔１１４内に配置する構成について説明したが、第１の半導体チップ１２３及び第２の半導体チップ１２４の両方を配線基板１１１の貫通孔１１４にクロス積層するように配置しても良い。但し、第１の半導体チップ１２３及び第２の半導体チップ１２４の両方を配置するように構成する場合には、配線基板１１が多層化し、配線基板１１のコストアップに繋がるため、第１の半導体チップ１２３を貫通孔１１４内に配置する方が好ましい。
【符号の説明】
【００７５】
１００  ＰｏＰ型半導体装置
１０１  下段パッケージ
１０２  上段パッケージ
１０３  配線基板
１０４  半導体チップ
１０５  バンプ電極
１０６  アンダーフィル材
１０７  接続用ランド
１０８  実装用ランド
１０９  第３の電極パッド
１１０  第３の接続パッド
１１１  配線基板
１１２  はんだボール
１１３  絶縁基材
１１４  貫通孔
１１５  第１の接続パッド
１１６  第２の接続パッド
１１７  絶縁膜
１１８  開口部
１１９  ランド
１２０  絶縁膜
１２１  ビア
１２２  はんだボール
１２３  第１の導体チップ
１２４  第２の半導体チップ
１２５  第１の電極パッド
１２６  第２の電極パッド
１２７  ワイヤ
１２８  はんだ層
１２９  バンプ電極
１３０  封止樹脂層
１３１  製品形成部
１３２  ダイシングライン
１３３  支持基板
５００  樹脂接着層
７００  隙間（ギャップ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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