(57)【要約】      （修正有）【課題】インクリメンタルエンコーダから確実に回転位相を検出するとともに、高精度の回転速度を演算し出力する回転位相速度検出装置を提供する。【解決手段】マイクロプロセッサ３と発信器８とタイマ９と波形整形器１０、および回転位相検出器１１を内蔵し、前記波形整形器は前記インクリメンタルエンコーダ１が出力する前記矩形波を入力して、抽出パルスを出力し、前記マイクロプロセッサは前回回転位相と現在回転位相として両者から回転位相偏差を演算し、前記マイクロプロセッサは前回キャプチャ時刻と現在キャプチャ時刻として両者からキャプチャ時刻偏差を演算し、該回転位相偏差を該キャプチャ時刻偏差で除して回転速度を検出する。前記マイクロプロセッサは前記回転位相を連続してＫ回リードしてＫ回とも同じ値のとき該回転位相を確定回転位相とする。【選択図】図１
2015230187.tif 000002
【特許請求の範囲】
【請求項１】
回転体に付属したロータリエンコーダが出力する信号を入力して回転位相と回転速度を検出する回転位相速度検出装置であって、
前記ロータリエンコーダは回転に応じて矩形波を出力するインクリメンタルエンコーダであって、
前記回転位相速度検出装置はマイクロプロセッサと発信器とタイマと波形整形器、および回転位相検出器を内蔵し、
該発信器は基準クロックを出力し、前記タイマは該基準クロックを入力しカウントして基準タイムを生成し、
前記波形整形器は前記ロータリエンコーダが出力する前記矩形波を入力して、前記基準クロックにて同期化した抽出パルスを出力し、
該抽出パルスは前記回転位相検出器とタイムラッチに入力され、前記回転位相検出器は前記抽出パルスをカウントして前記ロータリエンコーダの回転位相を検出し、前記タイムラッチは前記抽出パルスが変化したときの前記基準タイムを記憶してキャプチャ時刻を出力するものであって、
前記マイクロプロセッサは前回スキャンと現在スキャンにおいて前記回転位相をリードし、それぞれを前回回転位相と現在回転位相として両者から回転位相偏差を演算し、
前記マイクロプロセッサは前回スキャンと現在スキャンにおいて前記キャプチャ時刻をリードし、それぞれを前回キャプチャ時刻と現在キャプチャ時刻として両者からキャプチャ時刻偏差を演算し、
該回転位相偏差を該キャプチャ時刻偏差で除して回転速度を検出する回転位相速度検出装置であって、
前記マイクロプロセッサは前記回転位相を連続してＫ回リードしてＫ回とも同じ値のとき該回転位相を確定回転位相とすることを特徴とし、
該現在確定回転位相と前回確定回転位相の偏差から回転位相偏差を演算した後、前記現在確定回転位相を前記前回確定回転位相とすることを特徴とする回転位相速度検出装置。
【請求項２】
回転体に付属したロータリエンコーダが出力する信号を入力して回転位相と回転速度を検出する回転位相速度検出装置であって、
前記ロータリエンコーダは回転に応じて矩形波を出力するインクリメンタルエンコーダであって、
前記回転位相速度検出装置はマイクロプロセッサと発信器とタイマと波形整形器、および回転位相検出器を内蔵し、
該発信器は基準クロックを出力し、前記タイマは該基準クロックを入力しカウントして基準タイムを生成し、
前記波形整形器は前記ロータリエンコーダが出力する前記矩形波を入力して、前記基準クロックにて同期化した整形パルスを出力する回転位相速度検出装置であって、
前記回転位相速度検出装置はパルス調整器、回転位相確定器、およびキャプチャ時刻確定器を内蔵し、
該パルス調整器は前記整形パルスを入力してパルス幅を前記基準クロックのＭ周期（Ｍは拡張数）とする拡張抽出パルスを生成して出力し、
該拡張抽出パルスは前記回転位相検出器とタイムラッチに入力され、前記回転位相検出
器は該拡張抽出パルスの一方のエッジにてカウントして前記ロータリエンコーダの回転位相を検出することを特徴とし、
前記タイムラッチは該拡張抽出パルスの同じく一方のエッジにて前記基準タイムを記憶してキャプチャ時刻を出力し、
前記回転位相確定器は前記回転位相を前記拡張抽出パルスの他方のエッジにてラッチしてこれを確定回転位相として出力することを特徴とし、
前記キャプチャ時刻確定器は前記キャプチャ時刻を前記拡張抽出パルスの同じく他方のエッジにてラッチしてこれを確定キャプチャ時刻として出力し、
前記マイクロプロセッサは前回スキャンと現在スキャンにおいて前記確定回転位相をリードし、それぞれを前回確定回転位相と現在確定回転位相として両者から確定回転位相偏差を演算し、
前記マイクロプロセッサは前回スキャンと現在スキャンにおいて前記確定キャプチャ時刻をリードし、それぞれを前回確定キャプチャ時刻と現在確定キャプチャ時刻として両者から確定キャプチャ時刻偏差を演算し、
該確定回転位相偏差を該確定キャプチャ時刻偏差で除して回転速度を検出することを特徴とする回転位相速度検出装置。
【請求項３】
回転体に付属したロータリエンコーダが出力する信号を入力して回転位相と回転速度を検出する回転位相速度検出装置であって、
前記ロータリエンコーダは回転に応じて矩形波を出力するインクリメンタルエンコーダであって、
前記回転位相速度検出装置はマイクロプロセッサ、発信器、タイマ、および波形整形器を内蔵し、
該発信器は基準クロックを出力し、前記タイマは該基準クロックを入力しカウントして基準タイムを生成し、
前記波形整形器は前記ロータリエンコーダが出力する前記矩形波を入力して、前記基準クロックにて同期化した整形パルスを出力するものであって、
前記回転位相速度検出装置はパルス調停器とリード調停器を内蔵し、
該パルス調停器は前記基準クロックおよび整形パルスを入力して計数パルスと調停パルスを出力し、
該計数パルスと調停パルスは前記整形パルスをトリガとして生成されて該調停パルスは該計数パルスよりパルス幅は広く、
該調停パルスは該計数パルスに比して、前記基準クロックのＸ周期分（Ｘは前禁止区間）早く生成されＹ周期分（Ｙは後禁止区間）長く生成されることを特徴とし、
前記マイクロプロセッサが出力するリード信号は前記基準クロックにて同期化して同期化リード信号が生成され、
前記リード調停器は該調停パルス、該同期化リード信号、および前記基準クロックを入力して遅延リード信号を生成して、
前記同期化リード信号がアクティブレベルとなったとき前記調停パルスもアクティブレベルのとき、該リード調停器は前記調停パルスより遅延して遅延リード信号をアクティブとし、
前記同期化リード信号がアクティブレベルとなったとき前記調停パルスがノンアクティブレベルのとき、該リード調停器は速やかに遅延リード信号をアクティブとすることを特徴とし、
前記回転位相速度検出装置は回転位相検出器とタイムラッチを内蔵し、
前記計数パルスは前記回転位相検出器とタイムラッチに入力され、
前記回転位相検出器は該計数パルスをカウントして前記ロータリエンコーダの回転位相を検出し、前記タイムラッチは該計数パルスが変化したときの前記基準タイムを記憶してキャプチャ時刻を出力し、
前記回転位相速度検出装置は前記回転位相検出器とタイムラッチ用のデータラッチを内蔵し、
前記遅延リード信号は該２つのデータラッチに入力され、
該回転位相検出器のデータラッチは前記回転位相を入力して前記遅延リード信号にて前記回転位相を保持して遅延ラッチされた回転位相を出力し、
該タイムラッチのデータラッチは前記キャプチャ時刻を入力して前記遅延リード信号にて前記キャプチャ時刻を保持して遅延ラッチされたキャプチャ時刻を出力することを特徴とし、
前記マイクロプロセッサは前回スキャンと現在スキャンにおいて前記遅延ラッチされた回転位相をリードし、それぞれを前回遅延ラッチされた回転位相と現在遅延ラッチされた回転位相として両者から回転位相偏差を演算し、
前記マイクロプロセッサは前回スキャンと現在スキャンにおいて前記遅延ラッチされたキャプチャ時刻をリードし、それぞれを前回遅延ラッチされたキャプチャ時刻と現在遅延ラッチされたキャプチャ時刻として両者からキャプチャ時刻偏差を演算し、
該回転位相偏差を該キャプチャ時刻偏差で除して回転速度を検出することを特徴とする回転位相速度検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータや回転体に取り付けたロータリエンコーダから確実に回転位相を検出するとともに、高精度の回転速度を演算し出力する回転位相速度検出装置に関するものである。
【背景技術】
【０００２】
モータや回転体に付属したロータリエンコーダから回転位相や回転速度を検出しモータを制御することは従来から広く実施されている。そして、これらに関して多くの発明がなされ、たとえば図９に示す従来の実施例１（特許文献１）および図１０に示す従来の実施例２（特許文献２）の発明が開示されている。
【０００３】
ここでロータリエンコーダには回転に応じて矩形波を出力するインクリメンタル式、あるいは回転位相を絶対値で出力するアブソリュート式などの方式がある。そして、本発明はインクリメンタル式ロータリエンコーダに関するもので、これを以下においてインクリメンタルエンコーダと表記する。
【０００４】
特許文献１ではインクリメンタルエンコーダが出力するＡ信号、Ｂ信号を入力とする速度検出装置の発明が開示されこれの実施例を図９に引用する。該速度検出装置はラッチ信号作成部２１、角度計測カウンタ２２、および時刻計測カウンタ２３を内蔵している。そして、前記ラッチ信号作成部２１は一周期のＡ信号、Ｂ信号から４種類のエッジを検出し、各エッジが検出される毎に前記角度計測カウンタ２２と時刻計測カウンタ２３が生成する位相角とサンプル時刻を４種類のエッジに分けてそれぞれラッチするとしている。
【０００５】
そして、速度演算周期毎に任意の前記エッジの位相角の変位（回転位相偏差）Δθとサンプル時刻の差（キャプチャ時刻偏差）Δｔを検出し、回転速度ωを次の（１）式にて演算するとしている。
（数式１）
2015230187.tif 000003
かように、該特許文献１ではインクリメンタルエンコーダが出力するＡ信号、Ｂ信号から検出した任意のエッジにて検出と演算をするので、速度検出周期が早い、精度向上を図るなどの特徴があるとしている。
【０００６】
前記特許文献１は角度計測カウンタ２２を有していたが、特許文献２は該角度計測カウンタを用いない速度検出装置の発明を開示しておりこれの実施例を図１０に引用する。
該図１０の速度検出装置では、インクリメンタルエンコーダが出力するＡ信号、Ｂ信号の一周期から４種類のエッジを検出するとともに、これの検出時刻を記録して速度演算を実施している。さらに前記エッジと速度演算周期が同時に発生したとき、該速度演算周期を所定時間だけずらす発明が開示されている。
かように、前記特許文献１および特許文献２は速度検出について種々工夫されたものである。
ここで従来のベーシックな速度検出方法について図１１により説明する。
【０００７】
図１１において１および２はそれぞれインクリメンタルエンコーダと従来から実施されている回転位相速度検出装置である。該インクリメンタルエンコーダ１は回転に応じて矩形波（パルス）を出力し、ここでは該出力が９０度位相差のＡ相信号とＢ相信号とする例にて示している。
【０００８】
さらに、前記回転位相速度検出装置２はマイクロプロセッサ３、発信器８、タイマ９、波形整形器１０、および回転位相検出器１１を内蔵している。はじめに、前記発信器８は１０ＭＨｚや１６ＭＨｚなど一定周期の基準クロックＢＣＬＫを発生器し、前記タイマ９は該基準クロックＢＣＬＫを入力とするバイナリカウンタであって基準タイムを生成し出力する。前記タイマ９はダウンカウンタまたはアップカウンタであるが、本発明ではアップカウンタとして説明を行う。
そして、前記タイマ９はたとえば１６ビット長、３２ビット長などのアップカウンタであって、前記図１１では後述する他の機器とタイミングを調整するためＮＯＴ演算器１３を設け、前記基準クロックＢＣＬＫを反転した反転基準クロック／ＢＣＬＫを入力としている。
【０００９】
前記図１１において、前記波形整形器１０は前記Ａ相信号とＢ相信号を波形整形するとともに、この２つの信号から回転方向信号Ｄと１倍周波数、２倍周波数、または４倍周波数の信号Ｆを生成する。ここで、本発明の以降の説明では該信号Ｆを４倍周波数として説明を行う。
そして、１５はＤ−ＦＦ（フリップフロップ）であり該Ｄ−ＦＦ１５は前記４倍周波数Ｆを前記基準クロックＢＣＬＫの立ち上がりエッジにて同期化を行って抽出パルスＰａを生成し出力する。ここで、該Ｄ−ＦＦ１５は前記波形整形器１０に内蔵し得るものであるが、該抽出パルスＰａが前記基準クロックＢＣＬＫにて同期化されていることを明示するため分離して説明している。
【００１０】
次に、前記回転位相検出器１１は前記抽出パルスＰａと前記回転方向信号Ｄを入力して前記インクリメンタルエンコーダ１の回転位相Ｐを検出する。すなわち、該回転位相検出器１１はアップダウンカウンタにて構成され、前記回転方向信号Ｄが正転を示す場合（例えばＬｏｗレベル）はアップカウントを、逆転を示す場合（例えばＨｉｇｈレベル）はダウンカウントを行う。ここで、前記図１１では該回転位相検出器１１は前記基準クロックＢＣＬＫの立ち上がりエッジに同期化してカウント動作を実行するとしている。また、前記図１１では前記回転位相Ｐをｉビットの数値データとし、これを２進数にて表記すると次の（２）式となる。
（数式２）
2015230187.tif 000004
【００１１】
前記抽出パルスＰａは前記回転位相検出器１１の他タイムラッチ１２のＣＫに入力される。該デーダラッチ１２は複数のＤ−ＦＦを並列にて内蔵し、前記抽出パルスＰａの立ち上がりエッジにて前記タイマ９が出力する基準タイムをラッチしキャプチャ時刻Ｔｃを保持し出力する。
【００１２】
前記マイクロプロセッサ３はリード出力ＲＤ、チップセレクト出力ＣＳ０、ＣＳ１、およびデータ入力Ｄを内蔵し、後述するラッチされた回転位相Ｐｒとラッチされたキャプチャ時刻Ｔｃｒを入力して速度を演算する。
該マイクロプロセッサ３は速度検出を行うタイミングにて、前記リード出力ＲＤを例えばＬｏｗからＨｉｇｈレベルとして後述するパルス発生器７へ送出する。なお、本発明の説明において各部の信号はアクティブレベルおよびノンアクティブレベルはそれぞれ主にＨｉｇｈレベルおよびＬｏｗレベルとして説明を行う。
【００１３】
さらに、前記マイクロプロセッサ３は前記チップセレクト出力ＣＳ０をアクティブとして後述するラッチされた回転位相Ｐｒを、前記チップセレクト出力ＣＳ１をアクティブとして後述するラッチされたキャプチャ時刻Ｔｃｒをそれぞれデータ入力Ｄからリードする。
【００１４】
また、図１１において５および６はともにデータラッチであり７はパルス発生器である。該パルス発生器７は前記リード出力ＲＤを入力し、前記反転基準クロック／ＢＣＬＫの立ち上がりエッジにて同期化を行って同期化リード信号ＲＤｂを出力する。
前記データラッチ５および６は前記タイムラッチ１２にチップセレクト入力ＣＳを付加したものであり、該ＣＳ入力がディゼーブルレベルのとき出力Ｑはハイインピーダンス状態であり、イネーブルレベルのときＣＫ入力の立ち上がりエッジにてラッチ済みの入力Ｄを出力Ｑに出力する。そして、データラッチ６は前記データラッチ５と同じ機能を有している。
【００１５】
そして、前記データラッチ５は前記回転位相Ｐを入力して前記同期化リード信号ＲＤｂの立ち上がりエッジにてラッチと同期化を行ってラッチされた回転位相Ｐｒを出力する。同様に、前記データラッチ６は前記キャプチャ時刻Ｔｃを入力して前記同期化リード信号ＲＤｂの立ち上がりエッジにて同期化を行ってラッチされたキャプチャ時刻Ｔｃｒを出力する。
【００１６】
ここで、前記タイムラッチ１２のＤに入力される基準タイムは前記基準クロックＢＣＬＫの立下りエッジにて変化し、ＣＫに入力される前記抽出パルスＰａは前記基準クロックＢＣＬＫの立ち上がりにて変化するものとして時間差を設け、確実に前記基準タイムをラッチして前記キャプチャ時刻Ｔｃを得る。また、前記回転位相検出器１１は前記抽出パルスＰａをカウントするが、これも前記基準クロックＢＣＬＫの立ち上がりのタイミングにて前記回転位相Ｐを更新し出力する。
すなわち、前記回転位相Ｐとキャプチャ時刻Ｔｃは前記基準クロックＢＣＬＫの立ち上がりのタイミングにて変化する。
【００１７】
次に、前記同期化リード信号ＲＤｂは前記基準クロックＢＣＬＫの立下りのタイミングにて変化して前記データラッチ５および６の入力ＣＫに供給されている。これにより、前記回転位相Ｐおよびキャプチャ時刻Ｔｃは前記データラッチ５および６にて確実にラッチされ、それぞれ前記ラッチされた回転位相Ｐｒおよびラッチされたキャプチャ時刻Ｔｃｒを検出する。
【００１８】
こうして、前記マイクロプロセッサ３は速度検出を行うタイミングにて、前記ラッチされた回転位相Ｐｒと該回転位相Ｐｒが更新された時刻を示す前記ラッチされたキャプチャ時刻Ｔｃｒを得る。そして、前記マイクロプロセッサ３の前回スキャンにおける検出値をそれぞれ前回ラッチされた回転位相Ｐｒ（ｎ−１）および前回ラッチされたキャプチャ時刻Ｔｃｒ（ｎ−１）とし、現在スキャンにおける検出値をそれぞれ現在ラッチされた回転位相Ｐｒ（ｎ）、および現在ラッチされたキャプチャ時刻Ｔｃｒ（ｎ）として、前記（１）式による回転速度ωは次の（３）式により求められている。ここで下記（３）式のＫは比例定数である。
（数式３）
2015230187.tif 000005
【００１９】
以上のとおり、図１１により従来の速度検出の一例について説明を行った。ここで、図１１において前記マイクロプロセッサ３は実践で示す他、点線にて囲む４内にある前記５、６、７、８、９、１１、１２、および１５を内蔵するものも多く使用されて速度検出が行われている。
【００２０】
次に、前記図１１の従来の実施例３の動作の説明を図１２にて補足して説明を行う。該図１２（ａ）、（ｂ）、（ｃ）、および（ｄ）はそれぞれ前記基準クロックＢＣＬＫ、前記インクリメンタルエンコーダのＡ相信号、Ｂ相信号、および抽出パルスＰａの時間的推移を示し、該基準クロックＢＣＬＫの周波数は例えば１０ＭＨｚや１６ＭＨｚなどである。また、該図１２にて前記Ａ相信号の位相はＢ相信号より９０度進みであるが回転方向が変わるとＢ相信号が９０度進みとなる。また、Ａ相信号の周波数は例えば１０ＫＨｚから数十ＫＨｚなどである。そして、前記抽出パルスＰａは図示するとおり前記Ａ相信号およびＢ相信号の立ち上がりエッジと立下りエッジにて生成し、前記Ａ相信号またはＢ相信号に対し４倍の周波数としている。
【００２１】
次に、図１２（ｅ）、（ｆ）、および（ｇ）はそれぞれ前記回転位相Ｐの下位から０ビット目（ＬＳＢ、以下に回転位相の最下位ビットＰ０と表記）、１ビット目（以下に回転位相の下位から１ビット目Ｐ１と表記）、および前記回転位相Ｐの時間的推移を示している。そして、該図１２（ｅ）の回転位相の最下位ビットＰ０は前記抽出パルスＰａが発生する毎に０、１、０、１と変化し、これに対応し前記図１２（ｆ）の回転位相の下位から１ビット目Ｐ１も順次変化している。また、前記図１２（ｇ）では説明を容易とするため前記回転位相Ｐが１３２から順次増加する例にて示している。
【００２２】
また、図１２（ｈ）は前記同期化リード信号ＲＤｂの生成を表している。該同期化リード信号ＲＤｂは前記マイクロプロセッサ３が随時出力するリード信号を信号源としているため、前記抽出パルスＰａと時間的に関係なく生成される。そして、該同期化リード信号ＲＤｂは該図１２（ｈ）にて図示する区間（１）、（２）、および（３）にてＨｉｇｈになるとしている。
該図１２（ｈ）の区間（１）および（３）は前記インクリメンタルエンコーダのＡ相信号およびＢ相信号が変化しないとき前記同期化リード信号ＲＤｂがＨｉｇｈとなる場合を表している。このときは、前記マイクロプロセッサ３は正しく前記回転位相Ｐをリードすることができる。
【００２３】
一方、該図１２（ｈ）の区間（２）は前記インクリメンタルエンコーダのＡ相信号またはＢ相信号の変化と、前記同期化リード信号ＲＤｂがＨｉとなるタイミングが接近もしくは重なる場合を表している。
そして、これまで説明した前記図１２（ａ）、（ｄ）、（ｅ）、（ｇ）、および（ｈ）について、該図１２（ｈ）の区間（２）を時間的に拡大してそれぞれ図１２（ａ２）、（ｄ２）、（ｅ２）、（ｇ２）、および（ｈ２）に示す。該図１２（ａ２）において前記基準クロックＢＣＬＫは、時刻Ｔ１およびＴ２にて立ち上がり時刻Ｔ１２にて立ち下がるとしている。そして、前記図１２（ｄ２）の抽出パルスＰａは図示するとおり前記基準クロックＢＣＬＫの立ち上がりエッジにて同期化されて時刻Ｔ１にてＨｉｇｈとなり時刻Ｔ２にてＬｏｗとなるが、回路の遅延があるため遅延時間Ｔｄ１の後に変化する。
【００２４】
前記回転位相検出器１１は該抽出パルスＰａを計数して回転位相を出力するが、前記図１２（ｅ２）の回転位相の最下位ビットＰ０は該抽出パルスＰａの立ち上がりエッジ後、最小遅延時間Ｔｄ２から最大遅延時間Ｔｄ３の間にＬｏｗからＨｉｇｈに遷移し、該図１２（ｅ２）に示すＴａは回転位相が不確定な遷移時間である。同様に前記図１２（ｇ２）の回転位相Ｐも該遷移時間Ｔａを経て１３６から１３７に変化する。
【００２５】
該回転位相Ｐは前記図１１においてデータラッチ５のＤ入力となるが、前記図１２（ｈ２）の同期化リード信号ＲＤｂは前記データラッチ５のＣＫ入力となる。そして、該同期化リード信号ＲＤｂは前記基準クロックの立ち下がりのタイミングにて変化し前記データラッチ５の入力Ｄをラッチする。
【００２６】
次に、前記図１２（ｈ２）のＴｓｔとＴｈｄはそれぞれセットアップ時間およびホールド時間であり、該セットアップ時間Ｔｓｔとホールド時間Ｔｈｄの和であるＴｂは前記入力Ｄの入力処理時間である。そして、該入力処理時間Ｔｂは前記遷移時間Ｔａとオーバラップしていないため、前記データラッチ５は確実に前記回転位相Ｐをラッチし前記ラッチされた回転位相Ｐｒを出力する。ここで、図１２（ｈ２）のＴｄ４は前記基準クロックＢＣＬＫの前記時刻Ｔ１２における立ち下がりエッジが、前記ＮＯＴ演算器１３およびパルス発生器７を経て前記データラッチ５のＣＫ入力に到達するまでの遅延時間である。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開平６−１１８０９０   速度検出装置
【特許文献２】特開２０１０−８２３５   速度検出装置
【発明の概要】
【発明が解決しようとする課題】
【００２８】
従来実施されている速度検出方法について前記特許文献１、特許文献２、前記図１１および図１２に示すとともに速度が前記（３）式にて演算されていることを示した。
ここで近年、製品の品質や生産性の向上のため、あるいは従来にない製品を生産するためにより高精度に速度を検出することが必要となった。これを達成するためには前記（３）式によれば次の二つを実現する必要がある。
（ａ）前記（１）式および（３）式の分子の有効数字を大きくすること。すなわち、前記図１１のインクリメンタルエンコーダ１の一回転当たりのＡ相信号とＢ相信号のパルス発生数を大きいものとし前記回転位相偏差Δθを大きくすることである。これについては、Ａ相信号とＢ相信号の一回転当たりのパルス数が約２万パルスを発生するインクリメンタルエンコーダが実用化され、これを用いることによりモータの定格速度にて前記Ａ相信号とＢ相信号が数百ＫＨｚの周波数信号が得られ速度検出の精度向上を図ることが可能となっている。
（ｂ）前記（１）式および（３）式の分母の有効数字を大きくすること。すなわち、前記図１１の発信器８が出力する前記基準クロックＢＣＬＫの周波数を高くすることである。そして、説明を容易とするために数値例を挙げれば、前記基準クロックＢＣＬＫが従来は１０ＭＨｚや１６ＭＨｚなどであったが、これを４８ＭＨｚや１００ＭＨｚとすることで前記（３）式の分母の有効数字を大きくし、速度検出の精度向上を図ることが可能となる。
【００２９】
そして、本発明は該（ａ）項と（ｂ）項を実用化する場合の課題を解決し、前記回転位相を確実に検出し前記（１）式の回転位相偏差Δθを得ることを目的としている。
【００３０】
ここで、前記（ａ）項と（ｂ）項を実用化する場合の解決すべき課題を図１３にて説明する。前記図１１を参照しつつ、該図１３の（ａ）から（ｈ）は前記図１２の同じ符号を付すものと同じ個所の信号を表している。
そして、該図１３（ａ）の基準クロックＢＣＬＫは４８ＭＨｚから１００ＭＨｚなど、従来の前記図１２（ａ）の１０ＭＨｚから１６ＭＨｚより高い周波数としており、また、該図１３（ｂ）のＡ相信号および図１３（ｃ）のＢ相信号はモータの定格速度において数百ＫＨｚなど、従来の前記図１２（ｂ）および図１２（ｃ）数ＫＨｚから数十ＫＨｚより高い周波数としていることに留意されたい。
その他、該図１３（ｄ）から（ｈ）は前記図１２の（ｄ）から（ｈ）と同様でありその説明は割愛する。
【００３１】
次に前記図１２（ｈ）の区間（２）と同様に、該図１３（ｈ）の区間（２）は前記インクリメンタルエンコーダのＡ相信号またはＢ相信号の変化と、前記同期化リード信号ＲＤｂがＨｉｇｈとなるタイミングが接近もしくは重なる場合である。そして、該図１３（ａ３）、（ｄ３）、（ｅ３）、（ｇ３）、および（ｈ３）も該図１３（ｈ）の区間（２）を時間的に拡大して表示している。ここで、該図１３（ａ３）に示すとおり前記基準クロックＢＣＬＫは前記図１２（ａ２）に比して高い周波数としている。
【００３２】
そして、該図１３（ｄ３）、（ｅ３）、（ｇ３）、および（ｈ３）において、遅延時間Ｔｄ１、最小遅延時間Ｔｄ２、最大遅延時間Ｔｄ３、遅延時間Ｔｄ４、遷移時間Ｔａ、セットアップ時間Ｔｓｔ、およびホールド時間Ｔｈｄは前記図１２と概略同じ値である。なぜならば、本発明人は市場で入手できる論理半導体デバイスを用いて、前記図１１の回転位相速度検出装置２を製造するため、前記図１２と該図１３の動作速度特性およびスイッチング特性は概ね同じとなる。
【００３３】
ここで、前記基準クロックＢＣＬＫは高い周波数となったため、該図１３（ｈ３）におけるデータラッチ５の前記入力処理時間Ｔｂが、該図１３（ｇ３）における前記遷移時間Ｔａとオーバラップするにいたる。すなわち、前記データラッチ５は前記回転位相Ｐが遷移中にラッチ動作を実行するに至り、前記回転位相Ｐを正しくラッチすることが不可能となる。
【００３４】
以上のとおり、回転位相と速度検出の精度向上を図るために前記インクリメンタルエンコーダのＡ相信号、Ｂ相信号の１回転当たりの矩形波発生数を大きくし、前記基準クロックＢＣＬＫの周波数を高くした場合、前記Ａ相信号およびＢ相信号の変化と前記マイクロプロセッサ３がリードするタイミングが接近もしくは重なるとき、前記回転位相Ｐを正しく得ることができない課題があり、本発明はこれを解消することを目的としている。
【課題を解決するための手段】
【００３５】
上記課題を本発明においては、次のように解決する。
（１）回転体に付属したロータリエンコーダが出力する信号を入力して回転位相と回転速度を検出する回転位相速度検出装置に関する発明であり、前記ロータリエンコーダは回転に応じて矩形波を出力するインクリメンタルエンコーダである。そして、前記回転位相速度検出装置はマイクロプロセッサ、発信器、タイマ、波形整形器、および回転位相検出器を内蔵しており、該発信器は基準クロックを出力し、前記タイマは該基準クロックを入力しカウントして基準タイムを生成する。
【００３６】
また、前記波形整形器は前記ロータリエンコーダが出力する前記矩形波を入力して、前記基準クロックにて同期化した抽出パルスを出力し、該抽出パルスは前記回転位相検出器とタイムラッチに入力される。そして、前記回転位相検出器は前記抽出パルスをカウントして前記ロータリエンコーダの回転位相を検出し、前記タイムラッチは前記抽出パルスが変化したときの前記基準タイムを記憶してキャプチャ時刻を出力するものである。
【００３７】
次に、前記マイクロプロセッサは前回スキャンと現在スキャンにおいて前記回転位相をリードし、それぞれを前回回転位相と現在回転位相として両者から回転位相偏差を演算する。
同様に、前回スキャンと現在スキャンにおいて前記キャプチャ時刻をリードし、それぞれを前回キャプチャ時刻と現在キャプチャ時刻として両者からキャプチャ時刻偏差を演算する。前記マイクロプロセッサは前記で得た回転位相偏差をキャプチャ時刻偏差で除して回転速度を検出する。
【００３８】
かような装置において、前記マイクロプロセッサは前記回転位相を連続してＫ回リードしてＫ回とも同じ値のとき該回転位相を現在確定回転位相とすることを特徴とする。そして、該現在確定回転位相と前回確定回転位相の偏差から回転位相偏差を演算した後、前記現在確定回転位相を前記前回確定回転位相とすることを特徴とする回転位相速度検出装置である。
【００３９】
（２）回転体に付属したロータリエンコーダが出力する信号を入力して回転位相と回転速度を検出する回転位相速度検出装置に関する発明であり、前記ロータリエンコーダは回転に応じて矩形波を出力するインクリメンタルエンコーダである。そして、前記回転位相速度検出装置はマイクロプロセッサ、発信器、タイマ、波形整形器、および回転位相検出器を内蔵しており、該発信器は基準クロックを出力し、前記タイマは該基準クロックを入力しカウントして基準タイムを生成する。
【００４０】
また、前記波形整形器は前記ロータリエンコーダが出力する前記矩形波を入力して、前記基準クロックにて同期化した周波数信号を出力する。さらに、前記回転位相速度検出装置はパルス調整器、回転位相確定器、およびキャプチャ時刻確定器を内蔵し、該パルス調整器は前記周波数信号を入力してパルス幅を前記基準クロックのＭ周期（Ｍは拡張数）とする拡張抽出パルスを生成して出力する。
該拡張抽出パルスは前記回転位相検出器とタイムラッチに入力され、前記回転位相検出
器は該拡張抽出パルスの一方のエッジにてカウントして前記ロータリエンコーダの回転位相を検出することを特徴とする。一方、前記タイムラッチは該拡張抽出パルスの同じく一方のエッジにて前記基準タイムを記憶してキャプチャ時刻を出力することを特徴とする。
次に、前記回転位相確定器は前記回転位相を前記拡張抽出パルスの他方のエッジにてラッチしてこれを確定回転位相として出力し、前記キャプチャ時刻確定器は前記キャプチャ時刻を前記拡張抽出パルスの同じく他方のエッジにてラッチしてこれを確定キャプチャ時刻として出力することを特徴とする。
【００４１】
そして、前記マイクロプロセッサは前回スキャンと現在スキャンにおいて前記確定回転位相をリードし、それぞれを前回確定回転位相と現在確定回転位相として両者から確定回転位相偏差を演算する。同様に、前回スキャンと現在スキャンにおいて前記確定キャプチャ時刻をリードし、それぞれを前回確定キャプチャ時刻と現在確定キャプチャ時刻として両者から確定キャプチャ時刻偏差を演算する。続いて、前記マイクロプロセッサは該確定回転位相偏差を該確定キャプチャ時刻偏差で除して回転速度を検出することを特徴とする回転位相速度検出装置である。
【００４２】
（３）回転体に付属したロータリエンコーダが出力する信号を入力して回転位相と回転速度を検出する回転位相速度検出装置であり、前記ロータリエンコーダは回転に応じて矩形波を出力するインクリメンタルエンコーダである。そして、前記回転位相速度検出装置はマイクロプロセッサ、発信器、タイマ、および波形整形器を内蔵しており、該発信器は基準クロックを出力し、前記タイマは該基準クロックを入力しカウントして基準タイムを生成する。また、前記波形整形器は前記ロータリエンコーダが出力する前記矩形波を入力して、前記基準クロックにて同期化した整形パルスを出力する。
【００４３】
次に、前記回転位相速度検出装置はパルス調停器とリード調停器を内蔵することを特徴とし、該パルス調停器は前記基準クロックおよび整形パルスを入力して計数パルスと調停パルスを出力する。
そして、該計数パルスと調停パルスは前記整形パルスをトリガとして生成されて、該調停パルスは該計数パルスよりパルス幅が広いことを特徴としている。さらに、説明を行うと該調停パルスは該計数パルスに比して、前記基準クロックのＸ周期分（Ｘは前禁止区間）早く生成されＹ周期分（Ｙは後禁止区間）長く生成されることを特徴とする。
【００４４】
一方、前記マイクロプロセッサが出力するリード信号は前記基準クロックにて同期化して同期化リード信号が生成され、前記リード調停器は該調停パルス、該同期化リード信号、および前記基準クロックを入力して以下に示す遅延リード信号を生成する。
該リード調停器は、前記同期化リード信号がアクティブレベルとなったとき前記調停パルスもアクティブレベルのとき、前記調停パルスより遅延して遅延リード信号をアクティブとすることを特徴とする。
また、前記同期化リード信号がアクティブレベルとなったとき前記調停パルスがノンアクティブレベルのとき、該リード調停器は速やかに遅延リード信号をアクティブとすることを特徴とする。
【００４５】
次に、前記回転位相速度検出装置は回転位相検出器とタイムラッチを内蔵し、前記計数パルスは前記回転位相検出器とタイムラッチに入力される。前記回転位相検出器は該計数パルスをカウントして前記ロータリエンコーダの回転位相を検出し、前記タイムラッチは該計数パルスが変化したときの前記基準タイムを記憶してキャプチャ時刻を出力する。
さらに、前記回転位相速度検出装置は前記回転位相検出器とタイムラッチ用のデータラッチを内蔵し、前記遅延リード信号は該２つのデータラッチに入力され、該回転位相検出器のデータラッチは前記回転位相を入力して前記遅延リード信号にて前記回転位相を保持して遅延ラッチされた回転位相を出力する。
また、該タイムラッチのデータラッチは前記キャプチャ時刻を入力して前記遅延リード信号にて前記キャプチャ時刻を保持して遅延ラッチされたキャプチャ時刻を出力することを特徴とする。
【００４６】
そして、前記マイクロプロセッサは前回スキャンと現在スキャンにおいて前記遅延ラッチされた回転位相をリードし、それぞれを前回遅延ラッチされた回転位相と現在遅延ラッチされた回転位相として両者から回転位相偏差を演算する。
同様に、前回スキャンと現在スキャンにおいて前記遅延ラッチされたキャプチャ時刻をリードし、それぞれを前回遅延ラッチされたキャプチャ時刻と現在遅延ラッチされたキャプチャ時刻として両者からキャプチャ時刻偏差を演算する。
そして、該回転位相偏差を該キャプチャ時刻偏差で除して回転速度を検出することを特徴とする回転位相速度検出装置である。
【発明の効果】
【００４７】
本発明の回転位相速度検出装置の効果は、前記インクリメンタルエンコーダが出力するＡ相信号、Ｂ相信号の１回転当たりの矩形波発生数を大きくし、前記基準クロックＢＣＬＫの周波数を高くしても、前記Ａ相信号およびＢ相信号を前記基準クロックＢＣＬＫで同期化を行って、前記マイクロプロセッサにより毎スキャンにおいて回転位相を正しく得ることができる。これにより、前記マイクロプロセッサは前回スキャンおよび現在スキャンにそれぞれの回転位相を得て正確に回転位相偏差Δθを演算するとともに、サンプル時刻の差Δｔの有効桁を大きくし、精度の良い回転速度を検出するころを可能とした。
これにより本発明は、モータや回転体の回転位相および回転速度を高精度にて検出しより優れた製品の生産を実現するものである。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施例の構成を示すブロック図である。
【図２】本発明の第２の実施例の構成を示すブロック図である。
【図３】本発明の第２の実施例の動作を説明する図である。
【図４】本発明の第３の実施例の構成を示すブロック図である。
【図５】本発明の第３の実施例の動作を説明する図（その１）である。
【図６】本発明の第３の実施例の動作を説明する図（その２）である。
【図７】本発明の第３の実施例の動作を説明する図（その３）である。
【図８】本発明の第３の実施例の動作を説明する図（その４）である。
【図９】従来の実施例１である。（特許文献１より引用）
【図１０】従来の実施例２である。（特許文献２より引用）
【図１１】従来の実施例３である。
【図１２】従来の実施例３の動作を説明する図である。
【図１３】従来の実施例３で解決すべき問題点を説明する図である。
【発明を実施するための形態】
【００４９】
以下に本発明の実施例の図を示して説明を行う。図１は第1の実施例を説明し、図２、および図３は第２の実施例を説明し、図４、図５、図６、図７、および図８は第３の実施例を説明するものである。
【実施例１】
【００５０】
図１は本発明による回転位相速度検出装置の第１の実施例の構成を示すブロック図である。該図１において１および２はそれぞれインクリメンタルエンコーダと本発明による回転位相速度検出装置である。該インクリメンタルエンコーダ１は回転に応じて矩形波を出力し、ここでは該出力が９０度位相差のＡ相信号とＢ相信号の例にて示している。
【００５１】
そして、前記回転位相速度検出装置２はマイクロプロセッサ３、発信器８、タイマ９、波形整形器１０、および回転位相検出器１１を内蔵している。はじめに、前記発信器８は（４）式に示すとおり４８ＭＨｚから１００ＭＨｚなど一定周期の基準クロックＢＣＬＫの発生器である。
（数式４）
2015230187.tif 000006
続いて前記タイマ９は該基準クロックＢＣＬＫを入力とするバイナリカウンタであり基準タイムを生成し出力する。前記タイマ９はダウンカウンタまたはアップカウンタであるが、本発明ではアップカウンタとして説明を行う。さらに、前記タイマ９はたとえば１６ビット長、３２ビット長などのアップカウンタであって、該図１では後述する他の機器とタイミングを調整するためＮＯＴ演算器１３を設け、前記基準クロックＢＣＬＫを反転した反転基準クロック／ＢＣＬＫを入力としている。
【００５２】
該図１において、前記波形整形器１０は前記Ａ相信号とＢ相信号を波形整形するとともに、この２つの信号から回転方向信号Ｄと１倍周波数、２倍周波数、または４倍周波数の信号Ｆを生成する。ここで、本発明では該信号Ｆを４倍周波数とし、他に説明を容易とするため数値例を示せば前記インクリメンタルエンコーダ１の１回転当たりの矩形波発生数および１分間当たりの定格回転速度を、それぞれ２０，０００ｐｐｒ（Ｐｕｌｓｅ  Ｐｅｒ  Ｒｏｕｎｄ）および１８００ｍｉｎ−１とすれば、該信号Ｆの定格周波数は次の（５）式のとおり２．４ＭＨｚとなる。
（数式５）
2015230187.tif 000007
【００５３】
そして、１５はＤ−ＦＦ（フリップフロップ）であり該Ｄ−ＦＦ１５は前記信号Ｆを前記基準クロックＢＣＬＫの立ち上がりエッジにて同期化を行って抽出パルスＰａを生成し出力する。ここで、該Ｄ−ＦＦ１５は前記波形整形器１０に内蔵し得るものであるが、前記抽出パルスＰａが前記基準クロックＢＣＬＫにて同期化していることを明示するためあえて分離し記載している。
【００５４】
次に、前記回転位相検出器１１は前記抽出パルスＰａと前記回転方向信号Ｄを入力して前記インクリメンタルエンコーダ１の回転位相Ｐを検出する。すなわち、該回転位相検出器１１はアップダウンカウンタにて構成され、前記抽出パルスＰａの立ち上がりエッジにてカウントを行い、前記回転方向信号Ｄが正転を示す場合（例えばＬｏｗレベル）はアップカウントを、逆転を示す場合（例えばＨｉｇｈレベル）はダウンカウントを行う。ここで、該図１では該回転位相検出器１１は前記基準クロックＢＣＬＫの立ち上がりエッジに同期化してカウント動作を実行するとしている。また、該図１では前記回転位相Ｐを前記（２）式と同様にｉビットの数値データとしている。
【００５５】
前記抽出パルスＰａは前記回転位相検出器１１の他タイムラッチ１２のＣＫに入力される。該タイムラッチ１２は複数のＤ−ＦＦを並列にて内蔵し、前記抽出パルスＰａの立ち上がりエッジにて前記タイマ９が出力する基準タイムをラッチしキャプチャ時刻Ｔｃを保持し出力する。
【００５６】
前記マイクロプロセッサ３はリード出力ＲＤ、チップセレクト出力ＣＳ０、ＣＳ１、およびデータ入力Ｄを内蔵し、後述するラッチされた回転位相Ｐｒとラッチされたキャプチャ時刻Ｔｃｒを入力して速度を演算する。
該マイクロプロセッサ３は回転位相および速度検出を行うタイミングにて、前記リード出力ＲＤを例えばＬｏｗからＨｉｇｈレベルとして後述するパルス発生器７へ送出する。
【００５７】
さらに、前記マイクロプロセッサ３は前記チップセレクト出力ＣＳ０をアクティブとして後述するラッチされた回転位相Ｐｒを、前記チップセレクト出力ＣＳ１をアクティブとして後述するラッチされたキャプチャ時刻Ｔｃｒをそれぞれデータ入力Ｄからリードする。
【００５８】
また、図１において５および６はともにデータラッチであり７はパルス発生器である。該パルス発生器７は前記リード出力ＲＤを入力し、前記反転基準クロック／ＢＣＬＫの立ち上がりエッジにて同期化を行って同期化リード信号ＲＤｂを出力する。
前記データラッチ５および６は前記タイムラッチ１２にチップセレクト入力ＣＳを付加したものであり、該ＣＳ入力がディゼーブルレベル（本発明の説明ではＬｏｗレベルとする）のとき出力Ｑはハイインピーダンス状態であり、イネーブルレベル（本発明の説明ではＨｉｇｈレベルとする）のときＣＫ入力の立ち上がりエッジにてラッチ済みの入力Ｄを出力Ｑに出力する。そして、データラッチ６は前記データラッチ５と同じ機能を有している。
【００５９】
そして、前記データラッチ５は前記回転位相Ｐを入力して前記同期化リード信号ＲＤｂの立ち上がりエッジにてラッチと同期化を行ってラッチされた回転位相Ｐｒを出力する。同様に、前記データラッチ６は前記キャプチャ時刻Ｔｃを入力して前記同期化リード信号ＲＤｂの立ち上がりエッジにて同期化を行ってラッチされたキャプチャ時刻Ｔｃｒを出力する。
【００６０】
ここで、前記タイムラッチ１２のＤに入力される基準タイムは前記基準クロックＢＣＬＫの立下りエッジにて変化し、ＣＫに入力される前記抽出パルスＰａは前記基準クロックＢＣＬＫの立ち上がりにて変化するものとして時間差を設け、確実に前記基準タイムをラッチして前記キャプチャ時刻Ｔｃを得る。また、前記回転位相検出器１１は前記抽出パルスＰａをカウントするが、これも前記基準クロックＢＣＬＫの立ち上がりのタイミングにて前記回転位相Ｐを更新し出力する。
すなわち、前記回転位相Ｐとキャプチャ時刻Ｔｃは前記基準クロックＢＣＬＫの立ち上がりのタイミングにて変化する。
【００６１】
次に、前記同期化リード信号ＲＤｂは前記基準クロックＢＣＬＫの立下りのタイミングにて変化して前記データラッチ５および６の入力ＣＫに供給されている。これにより、前記データラッチ５および６は前記回転位相Ｐおよびキャプチャ時刻Ｔｃをラッチし、それぞれ前記ラッチされた回転位相Ｐｒおよびラッチされたキャプチャ時刻Ｔｃｒを出力する。
【００６２】
そして、前記マイクロプロセッサ３は前記ラッチされた回転位相Ｐｒをリードして格納するＫ個の回転位相メモリＰｒ（１）からＰｒ（Ｋ）を内蔵している。
【００６３】
前記マイクロプロセッサ３は前記ラッチされた回転位相Ｐｒをリードするタイミングになったとき、前記リード出力ＲＤとチップセレクト出力ＣＳ０を連続してＫ回アクティブとして該ラッチされた回転位相ＰｒをＫ回リードし前記回転位相メモリＰｒ（１）からＰｒ（Ｋ）に順次格納する。そして、Ｋ個の前記回転位相メモリＰｒ（１）からＰｒ（Ｋ）が全て等しい値のときリードに成功したと判定し現在ラッチされた回転位相Ｐｒ（ｎ）に格納し次の処理へ移行する。Ｋ個の前記回転位相メモリが全て等しくないときはＫ回リードに失敗したと判定し、再び前記リード出力ＲＤとチップセレクト出力ＣＳ０を連続してＫ回アクティブとして該ラッチされた回転位相ＰｒをＫ回リードして全て等しいか否かを前記と同様の動作を繰り返す。このＫ回リードに失敗したときは最大Ｌ回までＫ回リードを繰り返すが、Ｌ回ともＫ回リードに失敗したときは前回ラッチされた回転位相Ｐｒ（ｎ−１）を現在ラッチされた回転位相Ｐｒ（ｎ）として処理を終えて次の処理へ移行する。
【００６４】
かような本発明の第１の実施例により、前記インクリメンタルエンコーダのＡ相信号またはＢ相信号の変化と、前記同期化リード信号ＲＤｂがＨｉｇｈとなるタイミングが接近もしくは重なる場合であっても、前記ラッチされた回転位相Ｐｒが遷移中の値を除外して確定した値を抽出することを可能とした。なお、前記ＫとＬは繰り返しリードする累計時間が、前記ラッチされた回転位相Ｐｒの遷移時間の数倍となるよう設定する。これは換言すれば、前記Ａ相信号またはＢ相信号の変化と、前記同期化リード信号ＲＤｂがＨｉｇｈとなるタイミングが接近もしくは重なったとき、前記マイクロプロセッサ３がリードするタイミングを自動的に遅延せしめるものである。そして、説明が容易となるよう具体例を示せば、前記Ｋは３および前記Ｌは２などを設定する。
【００６５】
また、前記マイクロプロセッサ３は前記リード出力ＲＤとチップセレクト出力ＣＳ１をアクティブとして前記ラッチされたキャプチャ時刻Ｔｃｒをリードし、現在ラッチされたキャプチャ時刻Ｔｃｒ（ｎ）とし次の処理へ移行する。
【００６６】
こうして、前記マイクロプロセッサ３は回転位相と速度の検出を行うタイミングにて、前記ラッチされた回転位相Ｐｒと該回転位相Ｐｒが更新された時刻を示す前記ラッチされたキャプチャ時刻Ｔｃｒを得る。そして、前記マイクロプロセッサ３の前回スキャンにおける検出値をそれぞれ前回ラッチされた回転位相Ｐｒ（ｎ−１）および前回ラッチされたキャプチャ時刻Ｔｃｒ（ｎ−１）として取得し、現在スキャンにおける検出値をそれぞれ現在ラッチされた回転位相Ｐｒ（ｎ）、および現在ラッチされたキャプチャ時刻Ｔｃｒ（ｎ）として取得し、回転速度ωを前記（３）式にて演算する。
【実施例２】
【００６７】
図２は本発明による回転位相速度検出装置の第２の実施例の構成を示すブロック図であり、図３は該図２の各ブロックの信号を時間の推移とともに説明している。始めに該図２を前記第１の実施例の図１と対比して説明を行うもので、前記図１と同じ符号を付すものはこれと同じ機能を有しその説明は割愛する。
【００６８】
該図２において１６、１７、および１８はそれぞれパルス調整器、Ｄ−ＦＦ、およびＮＯＴ演算器である。該パルス調整器１６は前記波形整形器１０が出力する前記Ａ相信号またはＢ相信号の４倍周波数の信号Ｆを入力し、前記基準クロックＢＣＬＫの立ち上がりエッジにて同期化を行って拡張抽出パルスＰｂを生成し出力する。ここで、該拡張抽出パルスＰｂのＨｉｇｈレベルの期間は前記基準クロックのＭ周期（Ｍは拡張数と呼称する）としており本発明の要を構成するものである。次に、前記Ｄ−ＦＦ１７は前記パルス調整器１６に内蔵し得るものであるが、前記拡張抽出パルスＰｂが前記基準クロックＢＣＬＫにて同期化されていることを明示するためあえて分離し表示している。そして、前記ＮＯＴ演算器１８は前記拡張抽出パルスＰｂを反転して反転拡張抽出パルス／Ｐｂを出力する。
【００６９】
さて、前記回転位相検出器１１は前記拡張抽出パルスＰｂの立ち上がりエッジにて回転方向に応じてアップカウントまたはダウンカウントして前記回転位相Ｐを検出し出力する。同様に、前記タイムラッチ１２は前記拡張抽出パルスＰｂの立ち上がりエッジにて前記基準タイムをラッチし前記キャプチャ時刻Ｔｃを保持し出力する。
【００７０】
次に、該図２において１９および２０はそれぞれ回転位相確定器、キャプチャ時刻確定器である。該回転位相確定器１９は前記回転位相Ｐを入力して前記反転拡張抽出パルス／Ｐｂの立ち上がりエッジにてラッチと同期化を行って確定回転位相Ｐｆを出力する。換言すれば、該回転位相確定器１９は前記拡張抽出パルスＰｂの立ち下がりエッジにて前記回転位相Ｐをラッチして前記確定回転位相Ｐｆを出力する。
【００７１】
すなわち、該回転位相確定器１９は前記拡張抽出パルスＰｂの立ち上がりエッジにて更新した前記回転位相Ｐを入力し、これを前記拡張抽出パルスＰｂの立ち下がりエッジにてラッチと同期化を行って前記確定回転位相Ｐｆを出力する。さらに前述のとおり、前記拡張抽出パルスＰｂのＨｉｇｈレベルの期間は前記基準クロックＢＣＬＫの拡張数Ｍ周期として適度に設定して拡張が可能である。すなわち、該回転位相確定器１９は前記回転位相Ｐの遷移が完了後、前記基準クロックＢＣＬＫの拡張数Ｍ周期経過後に安定した値を確実にラッチし出力するものである。そして、前記マイクロプロセッサ３はリードするタイミングにて前記データラッチ５にてラッチされた確定回転位相Ｐｆｒを得ることとなる。
【００７２】
かような本発明の第２の実施例により、前記インクリメンタルエンコーダのＡ相信号またはＢ相信号の変化と、前記マイクロプロセッサ３の同期化リード信号ＲＤｂがＨｉｇｈとなるタイミングが接近もしくは重なる場合であっても、前記回転位相Ｐを前記ラッチされた確定回転位相Ｐｆｒとして常に正しく得ることを可能とした。なお、前記拡張数Ｍの設定例を挙げれば２から４の値が好ましい。
【００７３】
ここで留意すべきは、前記回転位相検出器１１はその内部動作が複雑なため入力から出力への遅延が大きいが、前記データラッチ５は内部動作が簡単なため入力から出力への遅延は小さいものである。
【００７４】
次に、前記キャプチャ時刻確定器２０の入力信号について、Ｄ入力となる前記キャプチャ時刻Ｔｃは前記拡張抽出パルスＰｂの立ち上がりに、ＣＫ入力は前記拡張抽出パルスＰｂの立ち下がりに同期して変化する。すなわち、前記キャプチャ時刻確定器２０はＤ入力とＣＫ入力には前記基準クロックＢＣＬＫの拡張数Ｍ周期分の時間差があること、および内部動作が簡単なため、前記キャプチャ時刻Ｔｃを正しくラッチして確定キャプチャ時刻を出力する。
なお、該キャプチャ時刻確定器２０の以上の説明は、本発明の内容を明確とするために付加したもので従来から実施され得るものであり注意されたい。
【００７５】
次に、前記図２による本発明の第２の実施例の構成を図３にて各部の信号を時間の推移とともに示し補足して説明を行う。該図３（ａ）、（ｂ）、（ｃ）、および（ｄ）はそれぞれ前記基準クロックＢＣＬＫ、前記インクリメンタルエンコーダのＡ相信号、Ｂ相信号、および拡張抽出パルスＰｂの時間的推移を示し、該図３（ａ）の基準クロックＢＣＬＫの周波数は前記（４）式で示したとおり４８ＭＨｚから１００ＭＨｚなどである。また、該図３（ｂ）および（ｃ）にて前記Ａ相信号の位相はＢ相信号より９０度進みであるが回転方向が変わるとＢ相信号が９０度進みとなり、Ａ相信号の周波数は前記（５）式で示したとおり例えば６００ＫＨｚなどである。そして、前記拡張抽出パルスＰｂは該図３（ｄ）に示すとおり前記Ａ相信号およびＢ相信号の立ち上がりエッジと立下りエッジにて生成し、前記Ａ相信号またはＢ相信号に対し４倍周波数としている。
【００７６】
かように、前記図３（ａ）の基準クロックＢＣＬＫおよび図３（ｂ）のＡ相信号はそれぞれ例えば４８ＭＨｚ、６００ＫＨｚであり、このときこれの周波数比は次の（６）式のとおり８０対１である。これゆえ、該ＢＣＬＫの周波数はＡ相信号の周波数に比して充分に高いと言える。
（数式６）
2015230187.tif 000008
【００７７】
次に、図３（ｅ）、（ｆ）、および（ｇ）はそれぞれ前記回転位相Ｐの下位から０ビット目（ＬＳＢ、以下に回転位相の最下位ビットＰ０と表記）、１ビット目（以下に回転位相の下位から１ビット目Ｐ１と表記）、および前記回転位相Ｐの時間的推移を示している。そして、該図３（ｅ）の回転位相の最下位ビットＰ０は前記拡張抽出パルスＰｂが発生する毎に０、１、０、１と変化し、これに対応し前記図３（ｆ）の回転位相の下位から１ビット目Ｐ１も順次変化している。また、前記図３（ｇ）では説明を容易とするため前記回転位相Ｐが１３２から順次増加する例にて示している。
【００７８】
また、図３（ｈ）は前記同期化リード信号ＲＤｂの生成を表している。該同期化リード信号ＲＤｂは前記マイクロプロセッサ３が随時出力するリード出力ＲＤを信号源としているため、前記拡張抽出パルスＰｂと時間的に関連性がなく生成される。そして、該同期化リード信号ＲＤｂは該図３（ｈ）にて図示する区間（１）、（２）、および（３）にてＨｉｇｈになるとしている。
【００７９】
該図３（ｈ）の区間（１）および（３）は前記インクリメンタルエンコーダ１のＡ相信号およびＢ相信号が変化しないとき前記同期化リード信号ＲＤｂがＨｉｇｈとなる場合を表している。このときは、前記マイクロプロセッサ３は正しく前記回転位相Ｐをリードすることができる。一方、該図３（ｈ）の区間（２）は前記インクリメンタルエンコーダのＡ相信号またはＢ相信号の変化と、前記同期化リード信号ＲＤｂがＨｉｇｈとなるタイミングが接近もしくは重なる場合を表している。
【００８０】
そして、これまで説明した前記図３（ａ）、（ｄ）、（ｅ）、および（ｇ）について、該図３（ｈ）の区間（２）を時間的に拡大してそれぞれ図３（ａ１）、（ｄ１）、（ｅ１）、および（ｇ１）に示す。始めに、該図３（ａ１）において前記基準クロックＢＣＬＫは、時刻Ｔ１、Ｔ２、Ｔ３、およびＴ４にて立ち上がり、時刻Ｔ１２、Ｔ２３、およびＴ３４にて立ち下がるとしている。
【００８１】
次に、前記図３（ｄ１）に示す拡張抽出パルスＰｂが本発明の特徴を成すものである。該図３（ｄ１）の拡張抽出パルスＰｂは図示するとおり前記基準クロックＢＣＬＫの時刻Ｔ１の立ち上がりエッジに同期化されてＬｏｗからＨｉｇｈとなり時刻Ｔ３の立ち上がりエッジに同期化されてＬｏｗとする例を示しているが、回路の遅延があるためそれぞれ遅延時間Ｔｄ１の後に変化するとしている。さらに説明すると、該図３（ｄ１）の拡張抽出パルスＰｂのＨｉｇｈ期間を前記基準クロックＢＣＬＫの拡張数Ｍ周期分とし該図３（ｄ１）では拡張数Ｍを２とした例を示している。また、拡張数Ｍを３とした例は点線にて示しているが以降の説明では拡張数Ｍを２として説明を行う。
【００８２】
そして、前記回転位相検出器１１は該拡張抽出パルスＰｂを計数して回転位相を出力するが、前記図３（ｅ１）の回転位相の最下位ビットＰ０は該拡張抽出パルスＰｂの立ち上がりエッジ後、最小遅延時間Ｔｄ２から最大遅延時間Ｔｄ３の間にＬｏｗからＨｉｇｈに遷移し、該図３（ｅ１）に示すＴａは回転位相が不確定な遷移時間である。同様に前記図３（ｇ１）の回転位相Ｐも該遷移時間Ｔａを経て説明を容易とするため１３６から１３７に変化するとしている。
【００８３】
次に、図３（ｉ）および（ｊ）はそれぞれ前記図２の反転拡張抽出パルス／Ｐｂおよび確定回転位相Ｐｆの時間的推移を表しており、該図３（ｉ）の反転拡張抽出パルス／Ｐｂは前記図３（ｄ１）の拡張抽出パルスＰｂを反転したものである。前記図２の回転位相確定器１９は該反転拡張抽出パルス／Ｐｂおよび前記回転位相ＰをそれぞれＣＫおよびＤに入力し、図３（ｊ）に示す確定回転位相Ｐｆを出力する。
【００８４】
そして、前記図２の回転位相確定器１９は、Ｄ入力の前記図（ｇ１）に示す回転位相Ｐが“１３７”に更新されて充分に時間が経過した時刻Ｔ３にて、ＣＫ入力の前記図（ｉ）に示す反転拡張抽出パルス／ＰｂがＬｏｗからＨｉｇｈとなり、確定回転位相Ｐｆを“１３６”から“１３７”に確実に更新しＱに出力するものである。なお、前記図３（ｉ）の反転拡張抽出パルス／ＰｂがＨｉｇｈとなって遅延時間Ｔｄ４後に前記図３（ｊ）の確定回転位相Ｐｆが“１３７”に更新されるが、前記図２の回転位相確定器１９は複数のＤ−ＦＦで構成されて構造が簡単なため、該遅延時間Ｔｄ４は小さい時間である。
【００８５】
次に、図３（ｈ１）は前記図３（ｈ）の区間（２）を拡大して示したもので、前記回転位相Ｐが遷移するタイミングと、前記マイクロプロセッサ３がランダムに生成する前記同期化リード信号ＲＤｂがＨｉｇｈとなるタイミングが接近もしくは重なる場合に、本発明の効果を詳細に説明している。
【００８６】
該図３（ｈ１）の同期化リード信号ＲＤｂは、前記図３（ａ１）の時刻Ｔ３４の基準クロックＢＣＬＫの立ち下がりから遅延時間Ｔｄ４の後にＬｏｗからＨｉｇｈとなる例を実線にて示している。他に、同じく基準クロックＢＣＬＫの立ち下がる時刻Ｔ１２およびＴ２３に該同期化リード信号ＲＤｂがＬｏｗからＨｉｇｈとなる例を点線にて示している。
【００８７】
そして、前記図２のデータラッチ５は該該図３（ｊ）の確定回転位相Ｐｆおよび同期化リード信号ＲＤｂをそれぞれＤ入力およびＣＫ入力とし、前記ラッチされた確定回転位相ＰｆｒをＱから出力する。次に、前記データラッチ５の動作を該図３（ｊ）および（ｈ１）について詳細に説明を行う。前記データラッチ５が正しく信号を処理するためには、該確定回転位相Ｐｆが時刻Ｔ３４の立ち上がりエッジ前後のセットアップ時間Ｔｓｔからホールド時間Ｔｈｄの間（処理時間Ｔｂの間）に、該確定回転位相Ｐｆが確定していることが必須であり、図示する例のとおり“１３７”と確定している。これは、本発明による前記図３（ｄ１）において例えば拡張数Ｍを２とし確実に達成するものである。こうして、前記データラッチ５は正しくＱ出力から前記ラッチされた確定回転位相Ｐｆｒを出力することとなる。
【００８８】
また、該図３（ｈ１）において前記マイクロプロセッサ３の動作により、該同期化リード信号ＲＤｂが時刻Ｔ１２またはＴ２３にて立ち上がりエッジとなった場合も、図示する例のとおり該確定回転位相Ｐｆは“１３６”と確定しており、前記データラッチ５は正しく前記ラッチされた確定回転位相Ｐｆｒを出力する。
【００８９】
かように前記拡張数Ｍの効果により前記マイクロプロセッサ３は任意の時刻において、前記リード出力ＲＤをアクティブとして前記データラッチ５にラッチされた確定回転位相Ｐｆｒを保持せしめ、前記ＣＳ０をイネーブルレベルとして前記データラッチ５のＱ出力から前記ラッチされた確定回転位相Ｐｆｒを得ることを可能とした。そして、前記（３）式においてＰｒをＰｆｒに置き換えて正確な回転速度ωを得るものである。
【実施例３】
【００９０】
図４は本発明による回転位相速度検出装置の第３の実施例の構成を示すブロック図であり、図５から図８はそれぞれ条件が異なる場合について該図４の各ブロックの信号を時間の推移とともに説明している。始めに該図４を前記第１の実施例の図１と対比して説明を行うもので、前記図１と同じ符号を付すものはこれと同じ機能を有しその説明は割愛する。
【００９１】
該図４において１０、２２、および２１はそれぞれ波形整形器、パルス調停器、およびリード調停器である。始めに該波形整形器１０は前記インクリメンタルエンコーダ１が出力するＡ相信号とＢ相信号を入力しこれを波形整形するとともに、この２つの信号から回転方向信号Ｄと４倍周波数の整形パルスＦを生成する。該波形整形器１０は前記基準クロックＢＣＬＫも入力し、前記回転方向信号Ｄと整形パルスＦは該基準クロックＢＣＬＫに同期化して生成されている。
【００９２】
次に、前記パルス調停器２２は前記整形パルスＦおよび基準クロックＢＣＬＫを入力し、計数パルスＰｃおよび調停パルスＰｄを生成し出力する。該パルス調停器２２は前記整形パルスＦをトリガとして該計数パルスＰｃおよび調停パルスＰｄを生成し、該調停パルスＰｄは計数パルスＰｃよりアクティブのパルス幅は広いものとしている。さらに説明すると該調停パルスＰｄは該計数パルスＰｃに比して、前記基準クロックＢＣＬＫのＸ周期分早く生成されＹ周期分長く生成されることを特徴としている。ここで、以降の説明において該ＸおよびＹはそれぞれ前禁止区間および後禁止区間と呼称する。
【００９３】
該計数パルスＰｃは前記回転位相検出器１１およびタイムラッチ１２に入力される。  該回転位相検出器１１は前記計数パルスＰｃと前記回転方向信号Ｄを入力して前記インクリメンタルエンコーダ１の回転位相Ｐを検出する。すなわち、該回転位相検出器１１はアップダウンカウンタにて構成され、前記計数パルスＰｃの立ち上がりエッジにてカウントを行い、前記回転方向信号Ｄが正転を示す場合（例えばＬｏｗレベル）はアップカウントを、逆転を示す場合（例えばＨｉｇｈレベル）はダウンカウントを行う。ここで、該図４では該回転位相検出器１１は前記基準クロックＢＣＬＫの立ち上がりエッジに同期化してカウント動作を実行するとしている。また、該図４では前記回転位相Ｐをｉビットの数値データとしている。
【００９４】
一方、前記タイムラッチ１２は前記計数パルスＰｃと基準タイムを入力し、前記計数パルスＰｃの立ち上がりエッジにて前記基準タイムをラッチしキャプチャ時刻Ｔｃを保持し出力する。該タイムラッチ１２は複数のＤ−ＦＦにて構成されて構造が簡単なため、キャプチャ時刻Ｔｃを正しく得ることは容易である。
【００９５】
次に図４の同期化リード信号ＲＤｂは前記図１で同じ符号を付すものと同じ機能を有しているが、前記図１と相違して該図４の同期化リード信号ＲＤｂは前記基準クロックＢＣＬＫの立ち上がりエッジに同期化されて生成するとしている。
【００９６】
そして、前記リード調停器２１は前記調停パルスＰｄ、同期化リード信号ＲＤｂ、および基準クロックＢＣＬＫを入力して遅延リード信号ＲＤｂを生成し出力する。ここで、該リード調停器２１は前記計数パルスＰｃおよび調停パルスＰｄとともに本発明の特徴を成すものである。そして、該リード調停器２１は前記同期化リード信号ＲＤｂがアクティブレベルとなったとき前記調停パルスＰｄもアクティブレベルのとき、前記調停パルスＰｄより遅延して遅延リード信号ＲＤｄをアクティブとする。また、前記同期化リード信号ＲＤｂがアクティブレベルとなったとき前記調停パルスＰｄがノンアクティブレベルのとき、該リード調停器２１は速やかに遅延リード信号ＲＤｄをアクティブとすることを特徴とする。
【００９７】
かようにして、本発明では前記計数パルスＰｃと遅延リード信号ＲＤｄについてそれぞれアクティブとなるタイミングに明確な時間差を設けるものである。すなわち、前記回転位相検出器１１および前記タイムラッチ１２は前記計数パルスＰｃにて前記回転位相Ｐおよび前記キャプチャ時刻Ｔｃを更新し出力する。そして、前記データラッチ５および６は前記遅延リード信号ＲＤｄにてそれぞれ遅延ラッチされた回転位相Ｐｄｒおよび遅延ラッチされたキャプチャ時刻Ｔｃｄｒを保持し出力する。
【００９８】
こうして、前記マイクロプロセッサ３は回転位相や回転速度を検出するタイミングにて、前記チップセレクト出力ＣＳ０およびリード出力ＲＤをアクティブとして遅延ラッチされた回転位相Ｐｄｒを入力Ｄからリードし、前記チップセレクト出力ＣＳ１およびリード出力ＲＤをアクティブとして遅延ラッチされたキャプチャ時刻Ｔｃｄｒを入力Ｄからリードする。そして、前記マイクロプロセッサ３の前回スキャンにおける検出値をそれぞれ前回遅延ラッチされた回転位相Ｐｄｒ（ｎ−１）および前回遅延ラッチされたキャプチャ時刻Ｔｃｄｒ（ｎ−１）として取得し、現在スキャンにおける検出値をそれぞれ現在遅延ラッチされた回転位相Ｐｄｒ（ｎ）、および現在遅延ラッチされたキャプチャ時刻Ｔｃｄｒ（ｎ）として取得する。そして、前記（３）式においてＰｒおよびＴｃｒをそれぞれＰｄｒおよびＴｃｄｒに置き換えて回転速度ωを演算する。
【００９９】
次に、前記図４による本発明の第３の実施例の構成を図５にて各部の信号を時間の推移とともに示し補足して説明を行う。該図５（ａ）、（ｂ）、および（ｃ）はそれぞれ前記基準クロックＢＣＬＫ、前記インクリメンタルエンコーダのＡ相信号およびＢ相信号である。該図５（ａ）の基準クロックＢＣＬＫは時刻Ｔ０からＴ４にてＬｏｗからＨｉｇｈになるとしている。また、前記Ａ相信号およびＢ相信号はそれぞれ前記図５（ｂ）および（ｃ）のごとき遷移するとしている。
【０１００】
続いて図５（ｄ）、（ｅ）、および（ｇ）はそれぞれ前記調停パルスＰｄ、計数パルスＰｃ、および回転位相Ｐである。該図５（ｄ）の調停パルスＰｄは前記パルス調停器２２が前記図５（ｂ）のＡ相信号または前記図５（ｃ）のＢ相信号の変化をトリガとして生成するが、該図５（ｄ）では前記図５（ｃ）のＢ相信号をトリガとして生成する例を図示している。ここで、該調停パルスＰｄのアクティブレベル（該図５（ｄ）ではＨｉｇｈレベル）のパルス幅は前記基準クロックＢＣＬＫの１周期を基準として次の（７）式とし、前禁止区間Ｘおよび後禁止区間Ｙはそれぞれ１周期分とした場合である。
（数式７）
2015230187.tif 000009
【０１０１】
また、前記図５（ｅ）の計数パルスＰｃは前禁止区間Ｘおよび後禁止区間Ｙに挟まれた時刻Ｔ１からＴ２にてアクティブレベル（Ｈｉｇｈ）となる。そして、前記図５（ｇ）にて示すとおり前記回転位相Ｐは前記図５（ｅ）の計数パルスＰｃの立ち上がりエッジにてカウントの更新を開始し、遷移時間Ｔａ後に“１３６”から“１３７”へ遷移する。
【０１０２】
次に、図５（ｈ）、（ｉ）、および（ｊ）はそれぞれリード信号ＲＤ、同期化リード信号ＲＤｂ、および遅延リード信号ＲＤｄの時間的推移を示す。前記マイクロプロセッサ３は前記図５（ｂ）のＡ相信号および図５（ｃ）のＢ相信号に対してランダムに前記リード信号ＲＤをアクティブ（Ｈｉｇｈ）とする。そして、該図５（ｈ）はリード信号ＲＤが前記図５（ｃ）のＢ相信号の変化と接近もしくは重なる場合を表している。
【０１０３】
該図５（ｈ）のリード信号ＲＤは前記パルス発生器７にて前記図５（ａ）の基準クロックＢＣＬＫに同期化されて図５（ｉ）の同期化リード信号ＲＤｂとなる。そして、前記リード調停器２１は該図５（ｉ）の同期化リード信号ＲＤｂと前記図５（ｄ）の調停パルスＰｄを入力して次の動作を実行する。該図５（ｉ）の同期化リード信号ＲＤｂが時刻Ｔ０にてアクティブレベル（Ｈｉｇｈ）になったとき、前記図５（ｄ）の調停パルスＰｄがＨｉｇｈの場合前記図５（ｊ）の遅延リード信号ＲＤｄはＬｏｗのままとし、前記図５（ｄ）の調停パルスＰｄが時刻Ｔ３にてＨｉｇｈからＬｏｗとなった後該図５（ｊ）の遅延リード信号ＲＤｄは一定区間（図５（ｊ）では時刻Ｔ３からＴ４までの区間の例を示す）だけＨｉｇｈとなる。
【０１０４】
次に、前記図４のデータラッチ５は前記図５（ｇ）の回転位相ＰをＤ入力とし該図５（ｊ）の遅延リード信号ＲＤｄをＣＫ入力とする。そして、該図５（ｊ）の遅延リード信号ＲＤｄの時刻Ｔ３にてセットアップ時間Ｔｓｔとホールド時間Ｔｈｄの和である処理時間Ｔｂの区間において前記図５（ｇ）の回転位相Ｐは確定している必要があるが、図示するとおり“１３７”に遷移が完了している。これにより、前記データラッチ５は確実に前記回転位相Ｐを保持して正しく前記ラッチされた回転位相Ｐｒを出力するものである。
【０１０５】
かように、本発明では前記図５（ｄ）の調停パルスＰｄを用いて、前記図５（ｃ）のＢ相信号の変化と前記図５（ｈ）のリード信号ＲＤがアクティブとなる区間が接近もしくは重なる場合に、前記図５（ｊ）に示す遅延リード信号ＲＤｄを遅れて生成して、確実に前記回転位相Ｐを得るものである。
【０１０６】
次に、前記図４による本発明の第３の実施例の構成を参照しつつ、図６にてさらに各部の信号を時間の推移とともに示し補足して説明を行うもので、該図６の（ａ）から（ｊ）は前記図５の同じ符号を付す（ａ）から（ｊ）と同じ信号の時間的推移を表している。そして、該図６（ａ）、（ｂ）、（ｃ）、および（ｉ）は前記図５（ａ）、（ｂ）、（ｃ）、および（ｉ）と同じでありこれの説明は割愛する。
【０１０７】
続いて、前記図５（ｄ）では前記調停パルスＰｄの前禁止区間Ｘおよび後禁止区間Ｙはともに前記基準クロックＢＣＬＫの１周期分としていたが、該図６（ｄ）では２周期分とした例を表している。そして、該図６（ｅ）の計数パルスＰｃは前禁止区間Ｘおよび後禁止区間Ｙに挟まれた時刻Ｔ２からＴ３にてアクティブレベル（Ｈｉｇｈ）となり、該図６（ｇ）の回転位相Ｐは前記図６（ｅ）の計数パルスＰｃの立ち上がりエッジにてカウントの更新を開始し、遷移時間Ｔａ後に“１３６”から“１３７”へ遷移して確定する。
【０１０８】
該図６（ｈ）および（ｉ）は前記図５と同様にリード信号ＲＤが前記図６（ｃ）のＢ相信号の変化と接近もしくは重なる場合を表している。そして、該図６（ｊ）の遅延リード信号ＲＤｄは前記図６（ｄ）の調停パルスＰｄが時刻Ｔ５にてＬｏｗとなった後アクティブとなる。すなわち、該図６（ｊ）の遅延リード信号ＲＤｄは前記図６（ｅ）の計数パルスＰｃから時刻Ｔ４、Ｔ５と基準クロックＢＣＬＫの２周期遅れにてアクティブ（Ｈｉｇｈ）となる。そして、時刻Ｔ５において前記図６（ｇ）の回転位相Ｐは確実に“１３７”となっている。
【０１０９】
かように、前記リード調停器２１において前禁止区間Ｘおよび後禁止区間Ｙを大きく設定することにより、前記データラッチ５はより確実に前記図６（ｇ）の回転位相Ｐを保持することが可能となるものである。
【０１１０】
続いて、前記図４による本発明の第３の実施例の構成を図７にて各部の信号を時間の推移とともに示し補足して説明を行う。本発明の効果について、前記図５および図６では前記リード信号ＲＤがアクティブとなる変化と前記Ｂ相信号の変化が接近もしくは重なる場合について説明したが、該図７では前記リード信号ＲＤがアクティブとなる変化が前記Ｂ相信号の変化より早い場合について説明するものである。
【０１１１】
図７の（ａ）から（ｊ）は前記図５および図６で同じ符号を付す（ａ）から（ｊ）と同じ信号の時間的推移を表しており、該図７（ａ）の基準クロックＢＣＬＫは時刻（Ｔ−２）、（Ｔ−１）からＴ６にてＬｏｗからＨｉｇｈになるとしている。そして、図７（ｂ）から（ｇ）は前記図６（ｂ）から（ｇ）と同じでありこれの説明は割愛する。
【０１１２】
続いて、該図７（ｈ）のリード信号ＲＤは時刻（Ｔ−２）以前にてアクティブ（Ｈｉｇｈ）となり、その後時間を置いて前記図７（ｃ）のＢ相信号が変化するとしている。該図７（ｈ）のリード信号ＲＤは前記パルス発生器７により前記図７（ａ）の基準クロックＢＣＬＫに同期化されて、時刻（Ｔ−２）にＨｉｇｈとなる図７（ｉ）の同期化リード信号ＲＤｂに変換される。
【０１１３】
そして、前記リード調停器２１は該図７（ｉ）の同期化リード信号ＲＤｂと前記図７（ｄ）の調停パルスＰｄを入力して次の動作を実行する。該図７（ｉ）の同期化リード信号ＲＤｂが時刻（Ｔ−２）にてアクティブレベル（Ｈｉｇｈ）になったとき前記図７（ｄ）の調停パルスＰｄがＬｏｗの場合、該図７（ｊ）の遅延リード信号ＲＤｄは即座に一定区間（時刻（Ｔ−１）からＴ０までの区間）だけＨｉｇｈとなる。
【０１１４】
次に、前記図４のデータラッチ５は前記図７（ｇ）の回転位相ＰをＤ入力とし該図７（ｊ）の遅延リード信号ＲＤｄをＣＫ入力とする。そして、該図７（ｊ）の遅延リード信号ＲＤｄの時刻（Ｔ−１）においてセットアップ時間Ｔｓｔとホールド時間Ｔｈｄの和である処理時間Ｔｂの区間にて前記図７（ｇ）の回転位相Ｐは確定している必要があるが、図示するとおり“１３６”に確定している。これにより、前記データラッチ５は確実に前記回転位相Ｐを保持して正しく前記ラッチされた回転位相Ｐｒを出力するものである。
【０１１５】
続いて、前記図４による本発明の第３の実施例の構成を図８にて補足して説明を行う。該図８では前記Ａ相信号およびＢ相信号が変化しないとき、前記マイクロプロセッサ３による前記回転位相Ｐのリードについて説明するものである。
【０１１６】
図８の（ａ）から（ｊ）は前記図５、図６、および図７で同じ符号を付す（ａ）から（ｊ）と同じ信号の時間的推移を表しており、該図８（ａ）の基準クロックＢＣＬＫは前記図５（ａ）と同じでありこれの説明は割愛する。
【０１１７】
続いて、該図８（ｂ）のＡ相信号と図８（ｃ）のＢ相信号はともに変化しない場合を示しており、これに伴って該図８（ｄ）の調停パルスＰｄおよび該図８（ｅ）の計数パルスＰｃも変化がないことを示している。また、該図８（ｈ）のリード信号ＲＤおよび図８（ｉ）の同期化リード信号ＲＤｂはそれぞれ前記図５（ｈ）および図５（ｉ）と同じでこれの説明は割愛する。
【０１１８】
そして、該図８（ｉ）の同期化リード信号ＲＤｂがアクティブレベル（Ｈｉｇｈ）になったとき前記図８（ｄ）の調停パルスＰｄがＬｏｗのため、該図８（ｊ）の遅延リード信号ＲＤｄは時刻Ｔ０において速やかに一定区間だけＨｉｇｈとなる。
【０１１９】
ここで、前記図４のデータラッチ５は前記図８（ｇ）の回転位相ＰをＤ入力とし該図８（ｊ）の遅延リード信号ＲＤｄをＣＫ入力とするが、前記回転位相Ｐは“１３６”と固定値となっている。これにより、前記データラッチ５は確実に前記回転位相Ｐを保持して正しく前記ラッチされた回転位相Ｐｒを前記マイクロプロセッサ３へ出力するものである。
【０１２０】
かように、本発明では回転体の位相検出と速度検出の精度を向上させるために、前記インクリメンタルエンコーダ１のＡ相信号とＢ相信号の一回転当たりのパルス発生数を大きいものとし、加えて前記基準クロックＢＣＬＫの周波数を高くした場合であっても、前記回転位相Ｐを確実に検出するとともに回転速度を精度良く演算することを可能とした。
【符号の説明】
【０１２１】
１            インクリメンタルエンコーダ
２            回転位相速度検出装置
３、４        マイクロプロセッサ
５、６        データラッチ
７            パルス発生器
８            発信器
９            タイマ
１０          波形整形器
１１          回転位相検出器
１２          タイムラッチ
１３、１８    ＮＯＴ演算器
１５、１７    Ｄ−ＦＦ
１６          パルス調整器
１９          回転位相確定器
２０          キャプチャ時刻確定器
２１          リード調停器
２２          パルス調停器
【図１】
2015230187.tif 000010
【図２】
2015230187.tif 000011
【図３】
2015230187.tif 000012
【図４】
2015230187.tif 000013
【図５】
2015230187.tif 000014
【図６】
2015230187.tif 000015
【図７】
2015230187.tif 000016
【図８】
2015230187.tif 000017
【図９】
2015230187.tif 000018
【図１０】
2015230187.tif 000019
【図１１】
2015230187.tif 000020
【図１２】
2015230187.tif 000021
【図１３】
2015230187.tif 000022