(57)【要約】【課題】半導体デバイスにおいて、相補型金属酸化膜半導体（ＣＭＯＳ）に適合したコンタクト層を製造する方法を提供する。【解決手段】一実施形態において、ニッケル（Ｎｉ）層が、ＧａＮ系構造のｐ型窒化ガリウム（ＧａＮ）層の上に堆積される。例えば、５ｎｍ〜１５ｎｍの厚さを持つＮｉ層がｐ型ＧａＮ層の上に堆積される。Ｎｉ層の堆積の後、ＧａＮ系構造は、酸素雰囲気で３５０℃〜５００℃の温度範囲で熱処理される。さらに、Ｎｉ層は、エッチャントを用いて除去される。さらに、Ｎｉ層の除去の後、ＣＭＯＳ適合コンタクト層がｐ型ＧａＮ層の上に堆積される。【選択図】図１
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【特許請求の範囲】
【請求項１】
相補型金属酸化膜半導体（ＣＭＯＳ）に適合したコンタクト層を、ＧａＮ系構造のｐ型窒化ガリウム（ＧａＮ）層の上に製造する方法であって、
ニッケル（Ｎｉ）層をｐ型ＧａＮ層の上に堆積するステップと、
Ｎｉ層を堆積した後、ＧａＮ系構造を３５０℃〜５００℃の温度範囲で熱処理するステップと、
ＧａＮ系構造を熱処理した後、Ｎｉ層を、エッチャントを用いて除去するステップと、
Ｎｉ層を除去した後、ＣＭＯＳ適合コンタクト層をｐ型ＧａＮ層の上に堆積するステップと、を含む方法。
【請求項２】
ｐ型ＧａＮ層は、マグネシウム（Ｍｇ）ドーパントを含む請求項１記載の方法。
【請求項３】
Ｎｉ層を堆積する前に、ＧａＮ系構造について、窒素雰囲気で約７５０℃の温度でアニールを施すステップをさらに含む請求項１記載の方法。
【請求項４】
ＧａＮ系構造を熱処理するステップは、ＧａＮ系構造を、酸素雰囲気で約６０秒間、熱処理することをさらに含む請求項１記載の方法。
【請求項５】
Ｎｉ層は、５ｎｍ〜１５ｎｍの厚さを有する請求項１記載の方法。
【請求項６】
エッチャントは、硫酸（Ｈ２ＳＯ４）および過酸化水素（Ｈ２Ｏ２）の溶液を含む請求項１記載の方法。
【請求項７】
ＣＭＯＳ適合コンタクト層は、チタン・アルミニウム・チタン（ＴｉＡｌＴｉ）の多層構造を含む請求項１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本主題の実施形態は、ＩＩＩ−Ｖ窒化物系半導体デバイスに関する。詳細には、本主題の実施形態は、半導体デバイスにおいてコンタクト層を製造することに関する。
【背景技術】
【０００２】
例えば、大きなエネルギーバンドギャップのため、ＩＩＩ−Ｖ窒化物系半導体が、半導体デバイスを製造する際に広く使用されている。しかしながら、大きなエネルギーバンドギャップに起因して、高いコンタクト抵抗が金属電極と半導体界面またはコンタクトとの間に現れるかもしれない。例えば、水素とともにＭｇ−Ｈ錯体(complex)を形成するマグネシウム（Ｍｇ）ドーパントを有するｐ型ＧａＮ層を含む窒化ガリウム（ＧａＮ）を考える。この場合、Ｍｇ−Ｈ錯体は、Ｍｇドーパントのパッシベーションをもたらし、金属電極とｐ型ＧａＮ層コンタクトとの間に高いコンタクト抵抗を生じさせる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
さらに、半導体デバイスのより広い市場導入が、製造コストに依存するであろう。製造コストを削減するには、半導体デバイスで使用されるコンタクトは、相補型金属酸化膜半導体（ＣＭＯＳ）製造技術と適合させる必要がある。ＣＭＯＳ適合コンタクト層を製造する既存の方法は、アルミニウム（Ａｌ）の使用を含み、これはＣＭＯＳ適合材料である。しかしながら、Ａｌは、ｐ型ＧａＮ層に対して悪い接着性を有する。ＣＭＯＳ適合コンタクト層を製造する既存の他の方法が、高い仕事関数を持つ金属の界面層をｐ型ＧａＮ層上に製造することを含む。しかしながら、界面層の存在でも、コンタクトは、貧弱な電気的特性を有することがあり、ＣＭＯＳに適合しないことがある。
【課題を解決するための手段】
【０００４】
半導体デバイスにおいて、相補型金属酸化膜半導体（ＣＭＯＳ）に適合したコンタクト層を製造する方法が開示される。本主題の一態様によれば、ニッケル（Ｎｉ）層が、ＧａＮ系構造のｐ型窒化ガリウム（ＧａＮ）層の上に堆積される。例えば、５ｎｍ〜１５ｎｍの厚さを持つＮｉ層がｐ型ＧａＮ層の上に堆積される。Ｎｉ層の堆積の後、ＧａＮ系構造は、酸素雰囲気で３５０℃〜５００℃の温度範囲で熱処理される。さらに、Ｎｉ層は、エッチャントを用いて除去される。さらに、Ｎｉ層の除去の後、ＣＭＯＳに適合したコンタクト層が、ｐ型ＧａＮ層の上に堆積される。例えば、ＣＭＯＳ適合コンタクト層は、チタン・アルミニウム・チタン（ＴｉＡｌＴｉ）である。
【図面の簡単な説明】
【０００５】
種々の実施形態について図面を参照して説明する。
【０００６】
【図１】一実施形態に従って、相補型金属酸化膜半導体（ＣＭＯＳ）に適合したコンタクト層を、ＧａＮ系構造のｐ型窒化ガリウム（ＧａＮ）層の上に製造する例示の方法のフローチャートを示す。
【図２】図１に説明した方法に従って製造したＣＭＯＳ適合コンタクト層を有するＧａＮ系構造の一例の断面図である。
【図３】Ｎｉ層なしとＮｉ層ありで製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧の比較を示す比較チャートを表す。
【図４】図１に説明した方法に従って、２ｎｍのＮｉ層、１０ｎｍのＮｉ層および５０ｎｍのＮｉ層を用いて製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧の比較を示す比較チャートを表す。
【図５】異なる雰囲気および異なる継続時間でＧａＮ系構造を熱処理することによって製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧の比較を示す比較チャートを表す。
【図６】図１に説明した方法に従って、異なるエッチャントを用いてＮｉ層を除去することによって製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧の比較を示す比較チャートを表す。
【０００７】
ここに記載した図面は、説明目的のためだけであり、本開示の範囲を限定することを何ら意図していない。
【発明を実施するための形態】
【０００８】
半導体デバイスにおいて、相補型金属酸化膜半導体（ＣＭＯＳ）に適合したコンタクト層を製造する方法が開示される。本主題の実施形態の下記詳細な説明において、その一部を形成する添付図面が参照され、本主題が実施できる特定の実施形態を例として示している。これらの実施形態は、当業者が本主題を実施できる程度に充分に詳細に説明しており、本主題の範囲から逸脱することなく、他の実施形態が利用できことおよび変更できることと理解すべきである。従って、下記詳細な説明は、限定する意味にとるべきでなく、本主題の範囲は添付の請求項によって定義される。
【０００９】
下記詳細な説明において、用語「ＧａＮ系構造」とは、基板と、該基板上に堆積した窒化ガリウム（ＧａＮ）系の材料からなるヘテロ(heterogeneous)層スタックとを含む構造を参照する。ヘテロ層スタックは、典型的には、基板上に堆積したｐ型ＧａＮ層とｎ型ＧａＮ層とを含む。さらに、ヘテロ層スタックは、ＧａＮ系構造が用いられる半導体デバイスに応じて、追加の層を含む。例えば、発光ダイオード（ＬＥＤ）で用いられるＧａＮ系構造は、基板と、核生成(nucleation)層を含むヘテロ層スタックと、グレーデッド(graded)中間層と、ｎ型ＧａＮ層と、多重量子井戸と、電子ブロック層と、ｐ型ＧａＮ層とを含む。
【００１０】
本発明は、ＧａＮ系構造のｐ型ＧａＮ層の上にＣＭＯＳ適合コンタクト層を製造することに関する。該方法は、ｐ型ＧａＮ層上でのニッケル（Ｎｉ）層の堆積を含み、続いて酸素（Ｏ２）雰囲気中で熱処理を行う。さらに、Ｎｉ層は、硫酸（Ｈ２ＳＯ４）および過酸化水素（Ｈ２Ｏ２）の溶液中で湿式剥離する。最後に、ＣＭＯＳ適合コンタクト層（即ち、アルミニウム（Ａｌ）系）をｐ型ＧａＮ層の上に堆積する。
【００１１】
図１は、一実施形態に従って、ＣＭＯＳに適合したコンタクト層を、ＧａＮ系構造のｐ型ＧａＮ層の上に製造する例示の方法のフローチャート１００を示す。ステップ１０２において、ＧａＮ系構造は、窒素（Ｎ２）雰囲気、約７５０℃の温度でアニールを施す。例示の一実施形態において、ＧａＮ系構造は、Ｎ２雰囲気、１０分間、高速熱アニール（ＲＴＡ）オーブンでアニールされる。ＧａＮ系構造をアニールすることによって、ｐ型ＧａＮ層内のドーパント（例えば、Ｍｇドーパント）が活性化され、続いてｐ型ＧａＮ層の純正孔濃度を増加させる。
【００１２】
ステップ１０４において、Ｎｉ層をＧａＮ系構造のｐ型ＧａＮ層の上に堆積する。例えば、Ｎｉ層は、５ｎｍ〜１５ｎｍの範囲内の厚さを有する。ｐ型ＧａＮ層上でのＮｉ層の堆積は、より良好な電気的特性、例えば、図３を参照して詳細に説明するように、より低い閾値電圧を提供する。さらに、電気的特性は、図４を参照して詳細に説明するように、Ｎｉ層の厚さにも依存する。
【００１３】
ステップ１０６において、ＧａＮ系構造は、３５０℃〜５００℃の範囲の温度で熱処理される。この場合、追加層、例えば、Ａｕまたはこれらの合金のＮｉ層上での堆積は必要でない。一例では、ＧａＮ系構造は、４５０℃、１００％  Ｏ２の雰囲気で熱処理される。他の例では、ＧａＮ系構造の熱処理は、６０秒の時間で実施される。さらに、図５は、ＧａＮ系構造を４５０℃、Ｏ２雰囲気、６０秒間、熱処理した場合、半導体デバイスの改善した電気的特性を示す。
【００１４】
ステップ１０８において、エッチャントを用いてＮｉ層を除去する。一実施形態において、ｐ型ＧａＮ層に堆積したＮｉ層は、ウェットエッチャントを用いて湿式剥離される。ウェットエッチャントの例が、塩酸（ＨＣｌ）、硝酸（ＨＮＯ３）および水（Ｈ２Ｏ）の溶液、Ｈ２ＳＯ４およびＨ２Ｏ２の溶液（ピラニア溶液）などである。例えば、Ｎｉ層は、Ｈ２ＳＯ４＋Ｈ２Ｏ２の溶液を用いて約２分間、エッチング可能であり、良好な電気的特性を提供する。
【００１５】
ステップ１１０において、ＣＭＯＳ適合コンタクト層は、ｐ型ＧａＮ層の上に堆積される。例えば、ＣＭＯＳ適合コンタクト層は、１／１００／１０ｎｍの厚さを有するチタン・アルミニウム・チタン（ＴｉＡｌＴｉ）の多層構造を含む。
【００１６】
ＣＭＯＳ適合コンタクト層を用いて製造した半導体デバイスの例が、発光ダイオード（ＬＥＤ）、パワーデバイスなどを含む。ＬＥＤにおいて、ＧａＮ系構造は、シリコン（Ｓｉ）基板と、窒化アルミニウム（ＡｌＮ）核生成層と、グレーデッド窒化アルミニウムガリウム（ＡｌＧａＮ）中間層と、Ｓｉドープｎ型ＧａＮ層と、窒化インジウムガリウム（ＩｎＧａＮ）／ＧａＮ多重量子井戸と、ＡｌＧａＮ電子ブロック層と、ｐ型ＧａＮ層とを含む。さらに、ＧａＮ系構造は、Ｎ２雰囲気、約７５０℃、１０分間、アニールを施す。
【００１７】
そして、Ｎｉ層は、ＧａＮ系構造のｐ型ＧａＮ層の上に堆積される。さらに、ＧａＮ系構造は、１００％Ｏ２の雰囲気、４５０℃、６０秒間、熱処理される。さらに、Ｎｉ層は、Ｈ２ＳＯ４＋Ｈ２Ｏ２（４：１の比率）の溶液を用いて約２分間、エッチングされる。その後、ＣＭＯＳ適合コンタクト層は、ｐ型ＧａＮ層の上に堆積される。ｐ型ＧａＮ層上でのＣＭＯＳ適合コンタクト層の堆積後、塩素系誘導結合プラズマ（ＩＣＰ）ドライエッチングプロセスを用いて、ダイオード・メサ(mesa)構造が、ＧａＮ系構造の上に画定される。さらに、コンタクト層が、ＧａＮ系構造のＳｉドープｎ型ＧａＮ層の上に堆積される。
【００１８】
図２を参照して、これは、図１に説明した方法に従って製造したＣＭＯＳ適合コンタクト層２１６を有するＧａＮ系構造２２０の一例の断面図を示す。図２に示すように、ＧａＮ系構造２２０は、基板２０２を含み、その上にＧａＮ系材料のヘテロ層スタックが堆積される。ある実施形態において、ヘテロ層スタックは、有機金属気相エピタキシー（ＭＯＶＰＥ）法を用いて基板２０２上に堆積される。ＭＯＶＰＥ法とは、ＧａＮ系材料の原子の薄い層を基板２０２上に堆積させるプロセスを指す。ＭＯＶＰＥ法において、前駆体化学物質（即ち、基板２０２上に堆積される原子の前駆体）が気化して、他のガスとともに反応炉の中に輸送される。一実施形態において、ＧａＮ系材料の原子（即ち、Ｇａ，Ａｌ，Ｎの原子）は、前駆体化学物質であるトリメチルガリウム、トリメチルアルミニウムおよびアンモニアを用いて、２００ｍｍのＳｉ（１１１）基板の上に堆積される。この場合、トリメチルガリウム、トリメチルアルミニウムおよびアンモニアは、気化して、キャリアガスとして水素を用いて輸送され、その結果、ヘテロ層スタックが基板２０２上に堆積される。
【００１９】
図２に示すように、ＧａＮ系材料のヘテロ層スタックは、核生成層２０４と、グレーデッド中間層２０６と、ｎ型ＧａＮ層２０８と、多重量子井戸２１０と、電子ブロック層２１２と、ｐ型ＧａＮ層２１４とを含む。ある実施形態において、核生成層２０４は、ＡｌＮで構成され、グレーデッド中間層２０６は、ＡｌＧａＮで構成される。さらに、ｎ型ＧａＮ層２０８は、Ｓｉドーパントでドープされ、ｐ型ＧａＮ層２１４は、Ｍｇでドープされる。さらに、多重量子井戸２１０は、ＩｎＧａＮ／ＧａＮ量子井戸構造を有する。さらに、電子ブロック層２１２は、ＭｇドープのＡｌＧａＮで構成される。
【００２０】
さらに、図２は、上面２２０Ａと、下面２２０Ｂとを有するＧａＮ系構造２２０を示す。上面２２０Ａは、Ｎｉ層（図２では不図示）を３５０℃〜５００℃の温度範囲で約６０秒間、熱処理し、そしてＮｉ層を除去することによって形成される。一実施形態において、Ｎｉ層は、１０ｎｍの厚さを有し、４５０℃、６０秒間、Ｏ２雰囲気で熱処理される。さらに、Ｎｉ層は、Ｈ２ＳＯ４＋Ｈ２Ｏ２の溶液を用いて除去される。
【００２１】
さらに、ＣＭＯＳ適合コンタクト層２１６が、ｐ型ＧａＮ層２１４の上に存在する。さらに、コンタクト層２１８が、ｎ型ＧａＮ層２０８の上に存在する。一実施形態において、ＣＭＯＳ適合コンタクト層２１６が、ＴｉＡｌＴｉで構成され、１／１００／１０ｎｍの厚さを有する多層構造を含む。さらに、ＧａＮ系構造２２０は、メサ構造を有し、ＬＥＤの製造に用いられる。
【００２２】
図３を参照して、これは、Ｎｉ層なしとＮｉ層ありで製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧の比較を示す比較チャート３００を表し、閾値電圧はｙ軸に示す。
【００２３】
比較チャート３００によれば、グラフ３０２が、Ｎｉ層を使用せずに製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧を表す。一方、比較チャート３００のグラフ３０４が、１０ｎｍの厚さを有するＮｉ層を使用することによって製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧を表す。
【００２４】
図３に示すように、グラフ３０２での閾値電圧は、４．２５ｖ〜５ｖの範囲であり、一方、グラフ３０４での閾値電圧は、３ｖ〜４．２５ｖの範囲である。比較チャート３００から、Ｎｉ層を使用した場合、閾値電圧の著しい減少があることが観察される。閾値電圧の減少は、半導体デバイスに使用されるＧａＮ系構造のｐ型ＧａＮ層（例えば、図２のｐ型ＧａＮ層２１４）での改善した正孔濃度に起因すると考えられる。例えば、図２を参照して、ｐ型ＧａＮ層２１４のＭｇドーパントは、水素とともにＭｇ−Ｈ錯体(complex)を形成する。Ｎｉ層の堆積は、Ｍｇドーパントからの水素脱離を増強し、その結果、改善した正孔濃度が得られる。ｐ型ＧａＮ層２１４での改善した正孔濃度は、コンタクト抵抗の減少をもたらし、続いて半導体デバイスの閾値電圧の減少をもたらす。従って、Ｎｉ層をｐ型ＧａＮ層２１４の上に堆積した場合、より良好な電気的特性が達成される。
【００２５】
図４を参照して、これは、図１に説明した方法に従って、２ｎｍのＮｉ層、１０ｎｍのＮｉ層および５０ｎｍのＮｉ層を用いて製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧の比較を示す比較チャート４００を表す。
【００２６】
比較チャート４００によれば、グラフ４０２が、２ｎｍのＮｉ層で製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧を表す。さらに、グラフ４０４が、１０ｎｍのＮｉ層で製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧を表す。さらに、グラフ４０６が、５０ｎｍのＮｉ層で製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧を表す。さらに、閾値電圧はｙ軸に示す。
【００２７】
図４に示すように、グラフ４０２での閾値電圧は、３．７５ｖ〜３．８５ｖの範囲である。一方、グラフ４０４での閾値電圧は、３．６５ｖ〜３．７２５ｖの範囲である。さらに、グラフ４０６で観察されるように、閾値電圧は、主として４．５３５ｖ〜４．５７５ｖの範囲である。従って、１０ｎｍのＮｉ層を用いてＣＭＯＳ適合コンタクト層を製造した場合に、最低の閾値電圧範囲が観察される。
【００２８】
図５を参照して、これは、異なる雰囲気および異なる継続時間でＧａＮ系構造を熱処理することによって製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧の比較を示す比較チャート５００を表す。比較チャート５００に示すように、グラフ５０２Ａとグラフ５０２Ｂは、Ｎ２雰囲気、６０秒間および６００秒間で製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧を表す。さらに、グラフ５０４Ａとグラフ５０４Ｂは、Ｏ２雰囲気、６０秒間および６００秒間で製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧を表す。
【００２９】
図５から観察されるように、グラフ５０２Ａとグラフ５０２Ｂでの閾値電圧範囲は、それぞれ主として４．２５ｖ〜４．４５ｖの範囲と４．４ｖ〜４．６ｖの範囲である。一方、グラフ５０４Ａとグラフ５０４Ｂでの閾値電圧範囲は、それぞれ主として３．６２５ｖ〜３．７ｖの範囲と３．４ｖ〜３．４５ｖの範囲である。従って、ＣＭＯＳ適合コンタクト層をＯ２雰囲気で製造した場合、閾値電圧の著しい減少があることが観察される。
【００３０】
さらに、グラフ５０４Ａとグラフ５０４Ｂから、熱処理工程をＯ２雰囲気で６００秒間行った場合、より低い閾値電圧を達成できることが観察される。しかしながら、熱処理工程をＯ２雰囲気で６０秒間行った場合、閾値電圧で僅かな増加があることも観察される。さらに、継続時間での相当な減少（即ち、６００秒から６０秒）という観点から、閾値電圧範囲での僅かな増加は、半導体デバイスの電気的特性に対して無視できる影響を有すると考えられる。
【００３１】
図６を参照して、これは、図１に説明した方法に従って、異なるエッチャントを用いてＮｉ層を除去することによって製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧の比較を示す比較チャート６００を表す。図６に示すように、グラフ６０２が、Ｎｉ層なしで製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスの閾値電圧を表す。さらに、グラフ６０４が、３：１：２の比率を有するＨＣｌ＋ＨＮＯ３＋Ｈ２Ｏを用いて１０分間、Ｎｉ層をエッチングした場合、半導体デバイスの閾値電圧を表す。さらに、グラフ６０６が、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いて２分間、Ｎｉ層をエッチングした場合、半導体デバイスの閾値電圧を表す。
【００３２】
グラフ６０２に示すように、Ｎｉ層を使用せずに、ＣＭＯＳ適合コンタクト層を製造した場合、閾値電圧範囲は、３．８ｖ〜４．４ｖである。さらに、グラフ６０４に関して、ＨＣｌ＋ＨＮＯ３＋Ｈ２Ｏを用いてＮｉ層をエッチングした場合、半導体デバイスの閾値電圧は、３．２ｖ〜４．１ｖの範囲であることが観察される。さらにグラフ６０６に示すように、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いてＮｉ層をエッチングした場合、半導体デバイスの閾値電圧は、２．９ｖ〜３ｖの範囲である。従って、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いてＮｉ層をエッチングした場合、半導体デバイスの閾値電圧で著しい低下があることが観察される。
【００３３】
上記説明から明らかなように、図１に説明した方法に従って製造したＣＭＯＳ適合コンタクト層を有する半導体デバイスは、先行技術で用いた手法と比べて、より良好な電気的特性を示す。さらに、ＣＭＯＳ適合コンタクト層を使用することによって、半導体デバイスを製造するコストの削減が図られる。換言すると、ＣＭＯＳ適合コンタクト層を使用することによって、既存のＣＭＯＳ生産ラインのスケールメリットが、半導体デバイスの製造の際に有効に用いられる。
【００３４】
上述したような実施形態および添付図面は、説明目的のために記載しており、本発明は、下記請求項によって限定されることと理解すべきである。さらに、本特許は、文言的または均等論の下で添付の請求項の範囲に等しく含まれる全ての方法を網羅している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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