(57)【要約】      （修正有）【課題】メモリセルの信頼性を向上させることができる半導体記憶装置を提供する。【解決手段】ブロック選択トランジスタ６０が、階層選択領域で積層体とワード線７３との間に設けられている。ブロック選択トランジスタ６０は、複数の半導体ボディ６１と、複数のゲート絶縁膜６２と、ゲート電極６５とを有する。複数の半導体ボディ６１は、それぞれの電極層ＷＬの端部５１から、それぞれのワード線７３に向けて延びている。複数のゲート絶縁膜６２は、それぞれの半導体ボディ６１の側壁に設けられている。ゲート電極６５は、ゲート絶縁膜６２を介して半導体ボディ６１の側壁に対向している。【選択図】図５
2015056642.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上にそれぞれ交互に積層された複数層の電極層と複数層の絶縁層とを有する積層体であって、メモリセルアレイ領域と、前記メモリセルアレイ領域の外側に設けられた階層選択領域と、を有する積層体と、
前記メモリセルアレイ領域で前記積層体内を前記積層体の積層方向に延びるチャネルボディと、
前記電極層と前記チャネルボディとの間に設けられたメモリ膜と、
前記階層選択領域で前記積層体の上に設けられた複数のワード線と、
前記階層選択領域で前記積層体と前記ワード線との間に設けられたブロック選択トランジスタと、
を備え、
それぞれの前記電極層は、前記階層選択領域で前記ブロック選択トランジスタに向けて延びる端部を有し、
前記ブロック選択トランジスタは、
それぞれの前記電極層の前記端部から、それぞれの前記ワード線に向けて延びる複数の半導体ボディと、
それぞれの前記半導体ボディの側壁に設けられた複数のゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体ボディの前記側壁に対向するゲート電極と、
を有する半導体記憶装置。
【請求項２】
前記ブロック選択トランジスタは、ノーマリオン型の電界効果トランジスタである請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイ領域の前記積層体は、前記基板に対して平行な面内で第１の方向に延びる複数のブロックに分断され、
複数の前記ゲート電極がそれぞれの前記ブロックごとに設けられている請求項１または２に記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイ領域の前記積層体は、前記基板に対して平行な面内で第１の方向に延びる複数のブロックに分断され、
それぞれの前記ブロックにおける前記電極層の前記第１の方向の端部が、前記ブロック選択トランジスタに接続されている請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記複数のブロックは、前記第１の方向の一端側で前記ブロック選択トランジスタに接続された第１のブロックと、前記第１の方向の他端側で前記ブロック選択トランジスタに接続された第２のブロックとを有し、前記第１のブロックと前記第２のブロックは、前記第１の方向に対して交差する第２の方向に交互に並んでいる請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
そのような３次元構造のメモリデバイスにおいて、データの消去動作を、複数のメモリセルを含むブロック単位で行うことが提案されている。この場合、電極層の積層数の増加に伴い１つのブロックサイズが大きくなると、消去時に電圧ストレスのかかるメモリセル（非選択セル）も増加し、リードディスターブの増大が懸念される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０３４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、メモリセルの信頼性を向上させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置は、基板と、積層体と、チャネルボディと、メモリ膜と、複数のワード線と、ブロック選択トランジスタと、を備えている。前記積層体は、前記基板上にそれぞれ交互に積層された複数層の電極層と複数層の絶縁層とを有する。前記積層体は、メモリセルアレイ領域と、前記メモリセルアレイ領域の外側に設けられた階層選択領域とを有する。前記チャネルボディは、前記メモリセルアレイ領域で前記積層体内を前記積層体の積層方向に延びている。前記メモリ膜は、前記電極層と前記チャネルボディとの間に設けられている。前記複数のワード線は、前記階層選択領域で前記積層体の上に設けられている。前記ブロック選択トランジスタは、前記階層選択領域で前記積層体と前記ワード線との間に設けられている。それぞれの前記電極層は、前記階層選択領域で前記ブロック選択トランジスタに向けて延びる端部を有する。前記ブロック選択トランジスタは、複数の半導体ボディと、複数のゲート絶縁膜と、ゲート電極と、を有する。前記複数の半導体ボディは、それぞれの前記電極層の前記端部から、それぞれの前記ワード線に向けて延びている。前記複数のゲート絶縁膜は、それぞれの前記半導体ボディの側壁に設けられている。前記ゲート電極は、前記ゲート絶縁膜を介して前記半導体ボディの前記側壁に対向している。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体記憶装置の模式平面図。
【図２】実施形態の半導体記憶装置におけるメモリセルアレイの模式斜視図。
【図３】実施形態の半導体記憶装置におけるメモリセルアレイの模式断面図。
【図４】実施形態の半導体記憶装置におけるメモリセルの拡大模式断面図。
【図５】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの模式図。
【図６】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図７】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図８】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図９】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図１０】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図１１】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図１２】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図１３】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図１４】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図１５】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図１６】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図１７】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図１８】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図１９】実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの形成方法を示す模式図。
【図２０】他の実施形態の半導体記憶装置における階層選択部及びブロック選択トランジスタの模式断面図。
【図２１】図２０の階層選択部及びブロック選択トランジスタの形成方法を示す模式断面図。
【図２２】実施形態の半導体記憶装置におけるブロック選択トランジスタの筒状の半導体ボディの模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体記憶装置の模式平面図である。
【００１０】
実施形態の半導体記憶装置は、メモリセルアレイ１と、階層選択部２とを有する。メモリセルアレイ１及び階層選択部２は、図２及び図３に示す基板１０上に設けられている。基板１０は、例えばシリコン基板である。
【００１１】
図２は、メモリセルアレイ１の模式斜視図である。なお、図２においては、図を見易くするために、絶縁部分の図示については省略している。
【００１２】
図２において、基板１０の主面に対して平行な面内で相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層体の積層方向）とする。
【００１３】
図３は、メモリセルアレイ１の模式断面図である。図３は、図２におけるＹＺ面に対して平行な断面に対応する。  
図４は、図３におけるメモリセルが設けられた部分の拡大模式断面図である。
【００１４】
メモリセルアレイ１は、複数層の電極層ＷＬと複数層の絶縁層４０とがそれぞれ１層ずつ交互に積層された積層体を有する。
【００１５】
この積層体は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。
【００１６】
バックゲートＢＧは、図３に示すように、基板１０上に絶縁層４１を介して設けられている。バックゲートＢＧ及び電極層ＷＬは、導電層であり、例えば半導体層である。バックゲートＢＧ及び電極層ＷＬは、例えば不純物が添加されたシリコン層である。絶縁層４０は、酸化シリコンを主に含む層である。
【００１７】
メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。柱状部ＣＬは、例えば円柱状に形成され、積層体を貫通している。
【００１８】
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。上部ゲート層としてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に絶縁層４０を介して設けられている。
【００１９】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、導電層であり、例えば半導体層である。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば、不純物が添加されたシリコン層である。なお、以下の説明において、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳを区別せずに、単に選択ゲートＳＧと表す場合もある。
【００２０】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜７３によって、Ｙ方向に分断されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体は、絶縁分離膜４７によってＹ方向に分断されている。すなわち、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの間の積層体は、絶縁分離膜４７によってＹ方向に分断されている。
【００２１】
選択ゲートＳＧ上には、絶縁層４８を介して、ソース線ＳＬ及びビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬは、例えば金属膜である。図２に示すように、複数本のビット線ＢＬがＸ方向に配列され、各ビット線ＢＬはＹ方向に延びている。複数本のソース線ＳＬがＹ方向に配列され、各ソース線ＳＬはＸ方向に延びている。
【００２２】
バックゲートＢＧ及びバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールが形成される。そのメモリホールの内壁にメモリ膜３０が設けられている。そのメモリ膜３０の内側にチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
【００２３】
メモリ膜３０は、メモリホールの内壁とチャネルボディ２０との間に設けられている。メモリ膜３０は、図４に示すように、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。
【００２４】
チャネルボディ２０は筒状に設けられ、そのチャネルボディ２０の外周面を囲むように筒状のメモリ膜３０が設けられている。電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。
【００２５】
ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００２６】
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２７】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２８】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
【００２９】
ブロック膜３１は、例えば、シリコン酸化膜、シリコン窒化膜、またはそれらの積層膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３０】
トンネル膜３３は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル膜３３は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはそれらを含む積層膜である。
【００３１】
図２に示すように、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。
【００３２】
メモリセル、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、Ｚ方向に電流が流れる縦型トランジスタである。
【００３３】
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜９７（図３に示す）が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディは、ドレイン側選択ゲートＳＧＤの上方で、プラグ１１３を介してビット線ＢＬと接続されている。
【００３４】
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜９８（図３に示す）が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディは、ソース側選択ゲートＳＧＳの上方で、プラグ１１４を介してソース線ＳＬと接続されている。
【００３５】
メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。バックゲートＢＧ内に設けられたメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。
【００３６】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、ソース側選択トランジスタＳＴＳとバックゲートトランジスタＢＧＴとの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。
【００３７】
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００３８】
メモリセルアレイ１は、基板１０におけるメモリセルアレイ領域に設けられている。そのメモリセルアレイ領域で、図１に示すように、複数の柱状部ＣＬがＸ方向及びＹ方向にマトリクス状に配置されている。
【００３９】
図３は、図１におけるＡ−Ａ断面に対応する。
【００４０】
絶縁分離膜４７を挟んでＹ方向で隣り合う一対の柱状部ＣＬの下端が連結されて、Ｕ字状のメモリストリングＭＳが形成されている。
【００４１】
階層選択部２は、メモリセルアレイ１が設けられた領域（メモリセルアレイ領域）の外側の領域（階層選択領域）に設けられている。
【００４２】
メモリセルアレイ１の積層体は、Ｙ方向に複数のブロック１００に分断されている。それぞれのブロック１００はＸ方向に延び、そのＸ方向の一端側で階層選択部２とつながっている。Ｙ方向で隣り合うブロック１００の間には、絶縁分離膜４７が設けられている。
【００４３】
Ｘ方向の一端側で階層選択部２に接続されたブロック１００と、Ｘ方向の他端側で階層選択部２に接続されたブロック１００と、がＹ方向に交互に並んでいる。
【００４４】
図５（ｂ）は、図１におけるＢ−Ｂ断面に対応する。  
図５（ａ）は、図５（ｂ）の上面図である。なお、図５（ａ）においては図５（ｂ）に示す絶縁層５６の図示は省略している。
【００４５】
複数層の電極層ＷＬ及び複数層の絶縁層４０を含む積層体は、階層選択領域にも設けられている。メモリセルアレイ１の電極層ＷＬと、階層選択領域の電極層ＷＬとは、一体につながっている。
【００４６】
階層選択領域において、各層の電極層ＷＬは端部５１を有する。最上層の電極層ＷＬよりも下層の電極層ＷＬの端部５１は、上方に向けて折れ曲がり、Ｚ方向に延びている。なお、最上層の電極層ＷＬの端部５１も上方に折れ曲がるように形成されていてもよい。
【００４７】
電極層ＷＬ間の絶縁層４０の端部も階層選択領域で上方に折れ曲がって延び、Ｘ方向で隣り合う電極層ＷＬの端部５１の間にも、絶縁層４０が設けられている。
【００４８】
下層の電極層ＷＬの端部５１ほど、メモリセルアレイ領域から遠い側に位置している。下層の電極層ＷＬほど、端部５１のＺ方向長さが長い。各電極層ＷＬの端部５１の上面は、ほぼ同じ高さにある。最下層の電極層ＷＬの端部５１は、後述する側壁膜４５を介して壁部４４ａに隣接している。
【００４９】
それぞれの電極層ＷＬの端部５１の上には、上層配線としてワード線７３が設けられている。ワード線７３は例えば金属膜で形成されている。ワード線７３と、電極層ＷＬの端部５１との間には、ブロック選択トランジスタ６０が設けられている。
【００５０】
ブロック選択トランジスタ６０は、例えば、ｐチャネル型電界効果トランジスタである。また、Ｚ方向に電流が流れる縦型トランジスタである。
【００５１】
ブロック選択トランジスタ６０は、半導体ボディ６１と、ゲート絶縁膜６２と、ゲート電極６５とを有する。
【００５２】
半導体ボディ６１は、それぞれの電極層ＷＬの端部５１の上面上に設けられている。半導体ボディ６１は、Ｚ方向に延びる柱状に形成されている。
【００５３】
あるいは、図２２に示すように、半導体ボディ６１は筒状に形成してもよい。その筒状の半導体ボディ６１の内側には、コア絶縁膜５７が埋め込まれている。筒状の半導体ボディ６１は柱状の半導体ボディ６１よりも、チャネル幅のばらつきを抑えて、ブロック選択トランジスタ６０の特性ばらつきを抑えることができる。また、カットオフ特性を向上させることも可能である。
【００５４】
半導体ボディ６１は、例えば、不純物が添加されたシリコン層である。半導体ボディ６１における下部及び上部は、それら下部と上部との間の領域よりも不純物濃度が高い。
【００５５】
半導体ボディ６１の下部には、電極層ＷＬと同じ導電形（例えばｐ形）のソース領域が形成され、半導体ボディ６１の下部は、電極層ＷＬの端部５１の上面とオーミック接触している。
【００５６】
また、半導体ボディ６１の上部にも、電極層ＷＬと同じ導電形（例えばｐ形）のドレイン領域が形成されている。半導体ボディ６１の上部は、例えば金属を含むプラグ７１とオーミック接触している。プラグ７１は、ワード線７３の直下に設けられ、ワード線７３と接続されている。
【００５７】
半導体ボディ６１の側壁には、ゲート絶縁膜６２が設けられている。ゲート絶縁膜６２は、半導体ボディ６１の周囲を筒状に囲んでいる。
【００５８】
ゲート絶縁膜６２の周囲には、ゲート電極６５が設けられている。ゲート電極６５は、ゲート絶縁膜６２を介して半導体ボディ６１の側壁に対向している。ゲート電極６５は、ゲート絶縁膜６２を介して半導体ボディ６１の周囲を連続して囲んでいる。すなわち、ブロック選択トランジスタ６０は、ゲートオールアラウンド型のトランジスタでり、低電圧でのスイッチングが可能である。
【００５９】
電極層ＷＬの端部５１は、半導体ボディ６１及びプラグ７１を介してワード線７３と接続されている。ブロック選択トランジスタ６０は、電極層ＷＬとワード線７３との間の電気的接続をオンオフする。
【００６０】
電極層ＷＬの層数に対応して複数本のワード線７３が形成されている。各ワード線７３は、Ｙ方向に延びている。
【００６１】
階層選択部２においても、複数層の電極層ＷＬを含む積層体はＹ方向に複数のブロックに分断されている。それらブロックの間には図５（ａ）に示すように絶縁分離膜４７が設けられている。
【００６２】
それぞれのブロックのそれぞれの階層の電極層ＷＬの端部５１に、半導体ボディ６１及びプラグ７１が設けられている。
【００６３】
積層体のブロックの数に対応して、複数本のゲート電極６５が形成されている。各ゲート電極６５は、Ｘ方向に延びている。各ゲート電極６５のＸ方向の端部の上には、例えば金属を含むプラグ７５が設けられている。ゲート電極６５は、プラグ７５を介して、図示しないゲート配線と接続されている。
【００６４】
ゲート電極６５の上面と、ワード配線７３のプラグ７１との間には絶縁層５６が設けられ、ゲート電極６５はワード配線７３に対して絶縁されている。
【００６５】
ゲート電極６５の下面と、電極層ＷＬの端部５１の上面との間には絶縁層４０が設けられ、ゲート電極６５は電極層ＷＬに対して絶縁されている。
【００６６】
複数のブロック間の同じ階層の電極層ＷＬに対して共通にワード線７３が設けられている。また、それぞれのブロックごとにゲート電極６５が設けられている。ゲート電極６５は、同じブロック内の異なる階層の複数の電極層ＷＬに対して共通に設けられている。
【００６７】
ゲート電極６５は、ワード線７３に対して交差する方向（Ｘ方向）に延びている。ワード線７３とゲート電極６５とが交差する部分に半導体ボディ６１がマトリクス状に配置されている。
【００６８】
以上説明した実施形態の半導体記憶装置において、ドレイン側選択トランジスタＳＴＤは、ビット線ＢＬとチャネルボディ２０との間の電気的導通をオン／オフする。ソース側選択トランジスタＳＴＳは、ソース線とチャネルボディ２０との間の電気的導通をオン／オフする。
【００６９】
すなわち、ドレイン側選択ゲートＳＧＤに所望の電位を与えると、チャネルボディ２０をビット線ＢＬと導通させることができる。ソース側選択ゲートＳＧＳに所望の電位を与えると、チャネルボディ２０をソース線ＳＬと導通させることができる。
【００７０】
また、バックゲートＢＧに所望の電位が与えられると、バックゲートトランジスタＢＧＴがオンとなり、連結部ＪＰのチャネルボディ２０を介して一対の柱状部ＣＬのチャネルボディ２０が導通する。
【００７１】
また、ワード線７３によって、電極層ＷＬの階層が選択される。さらに、ブロック選択トランジスタ６０によって、電極層ＷＬのブロック１００が選択される。
【００７２】
実施形態によれば、ブロック選択トランジスタ６０は、ノーマリーオン型のｐチャネル型電界効果トランジスタである。すなわち、ゲート電極６５が０Ｖの状態で、半導体ボディ６１にはｐチャネルが形成され、プラグ７１及び半導体ボディ６１を通じてワード線７３の電位が電極層ＷＬに与えられる。
【００７３】
例えばデータの消去動作について説明する。一般的な２次元構造の半導体記憶装置では、基板電位を上げることでフローティングゲートに注入された電子を引き抜いている。しかし、実施形態のような３次元構造の半導体記憶装置では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲートＳＧの端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法が提案されている。
【００７４】
すなわち、選択ゲートＳＧの上端部近傍のチャネルボディに形成した高濃度不純物拡散領域に高電圧を印加することで生成される正孔を、チャネルボディ２０に供給してチャネル電位を上昇させる。電極層ＷＬの電位を例えばグランド電位（０Ｖ）にすることで、チャネルボディ２０と電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。
【００７５】
この消去を、複数のメモリストリングＭＳを含むブロック単位で行うことが提案されている。この場合、消去対象ではない非選択のメモリセルの電極層ＷＬにも消去電位が与えられることになる。そして、電極層ＷＬの積層数の増加に伴い１つのブロックサイズが大きくなると、消去時に電圧ストレスのかかる非選択メモリセルも増加し、リードディスターブの増大が懸念される。
【００７６】
しかしながら、実施形態によれば、ブロック選択トランジスタ６０によって、個々のブロック１００を独立してオン／オフできる。非選択のブロック１００の電極層ＷＬに対しては、ブロック選択トランジスタ６０をオフにすることで、電極層ＷＬの端部５１とワード線７３との導通を遮断することができる。
【００７７】
従来は、図１に示すブロック１００を複数含むさらに大きなブロック単位で一括して消去していたのに対し、実施形態によれば、選択したブロック１００ごとの消去を行うことができ、消去単位を小さくできる。そのため、消去時に非選択のメモリセルに電圧ストレスがかかる回数を減らすことができる。この結果、リードディスターブを抑制して、半導体記憶装置の信頼性を向上させることができる。
【００７８】
ブロック選択トランジスタ６０はノーマリーオン型のｐチャネル型電界効果トランジスタだるため、非選択ブロックのゲート電極６５に閾値以上の正電位を与えることで、半導体ボディ６１のｐチャネルを消失させることができる。ワード線７３との導通が遮断された非選択ブロックの電極層ＷＬの電位はフローティング状態にされ、チャネルボディ２０とのカップリングにより電極層ＷＬの電位が持ち上がり、電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬから電子を引き抜くような電位差が生じない。
【００７９】
ブロック選択トランジスタ６０はノーマリーオン型のｐチャネル型電界効果トランジスタだるため、ブロック選択トランジスタ６０を駆動するために負電圧発生回路は不要である。そのため、周辺回路（メモリセルアレイ１を駆動・制御する回路）の規模及び面積を低減できる。
【００８０】
各ブロックごとに電極層ＷＬの層数分のゲート電極は不要であり、各ブロックに共通の１つのゲート電極６５だけで済み、周辺回路の規模及び面積を低減できる。
【００８１】
ブロック選択トランジスタ６０のカットオフ特性は、半導体ボディ６１の不純物濃度に依存する。その半導体ボディ６１の不純物濃度は、電極層ＷＬの不純物濃度とは別に設定することができるため、ブロック選択トランジスタ６０に所望のカットオフ特性を与えることができる。
【００８２】
次に、図６（ａ）〜図１７（ｂ）を参照して、階層選択部２及びブロック選択トランジスタ６０の形成方法について説明する。
【００８３】
まず、基板１０上に、図６（ａ）に示すように、絶縁層４１を介してバックゲートＢＧが形成される。バックゲートＢＧ上には、絶縁層４０が形成される。
【００８４】
絶縁層４０上には、絶縁膜４３を介して絶縁層４４が形成される。絶縁膜４３は、絶縁層４０及び絶縁層４４とは異種材料の膜である。例えば、絶縁層４０及び絶縁層４４がシリコン酸化膜であるのに対して、絶縁膜４３はシリコン窒化膜である。
【００８５】
次に、図示しないレジストマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法により、図６（ｂ）に示すように、絶縁層４４を加工する。絶縁層４４の下の絶縁膜４３は、このエッチングのときのストッパー膜として機能する。
【００８６】
メモリセルアレイ領域の絶縁層４４は除去される。メモリセルアレイ領域の外側の階層選択領域には、絶縁層４４が壁部４４ａとして残される。
【００８７】
壁部４４ａは、Ｙ方向（図６（ｂ）において紙面を貫く方向）に延びている。壁部４４ａのアスペクト比（Ｘ方向の幅に対するＺ方向の高さの比）は、１以上である。また、チップ全体の面積に対する、壁部４４ａが形成された領域の面積の割合は、１％未満である。
【００８８】
壁部４４ａを形成した後、壁部４４ａの側面及び上面に沿ってコンフォーマルに側壁膜４５が形成される。側壁膜４５は、壁部４４ａとは異種の膜であり、例えばシリコン窒化膜である。
【００８９】
側壁膜４５をコンフォーマルに形成した後、側壁膜４５をエッチバックする。これにより、壁部４４ａの上面上の側壁膜４５、および絶縁層４０上の側壁膜４５は除去され、壁部４４ａの側壁に側壁膜４５が残される。側壁膜４５と同じシリコン窒化膜である絶縁膜４３も、絶縁層４０上から除去される。壁部４４ａの下の絶縁膜４３は残される。
【００９０】
次に、図７に示すように、絶縁層４０上に、電極層ＷＬと絶縁層４０とを１層ずつ交互に積層する。複数層の電極層ＷＬが絶縁層４０を介して積層される。また、その積層体の最上層には、絶縁膜５３が形成される。絶縁膜５３は、その下の絶縁層４０とは異種の膜である。例えば、絶縁層４０はシリコン酸化膜であり、絶縁膜５３はシリコン窒化膜である。電極層ＷＬは、不純物として例えばボロンがドープされたシリコン層である。
【００９１】
電極層ＷＬ、絶縁層４０および絶縁膜５３は、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。
【００９２】
電極層ＷＬ、絶縁層４０および絶縁膜５３を含む積層膜は、壁部４４ａ（側壁膜４５）の側面に沿って形成され、さらに壁部４４ａの上面に乗り上がるように形成される。
【００９３】
電極層ＷＬ及び絶縁層４０において、壁部４４ａ（側壁膜４５）の側面に隣接する部分は、上方に折れ曲がり、壁部４４ａの高さ方向（Ｚ方向）に延びている。
【００９４】
次に、上記積層膜を、例えばＣＭＰ（Chemical Mechanical Polishing）法で平坦化する。図８に示すように、ＣＭＰは、電極層ＷＬが折れ曲がらずに基板１０に対して平行に形成されている領域の絶縁膜５３でストップされる。すなわち、絶縁膜５３は、ＣＭＰのストッパー膜として機能する。
【００９５】
図９（ｂ）は、図８において破線で囲む部分２００の拡大断面図である。  
図９（ａ）は、図９（ｂ）の上面図である。
【００９６】
以降の図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）および図１７（ｂ）は、図９（ｂ）と同じ断面を表す。  
また、図１０（ｓ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）および図１７（ａ）のそれぞれは、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）および図１７（ｂ）の上面図を表す。
【００９７】
図９（ａ）に示すように、複数層の電極層ＷＬを含む積層体は、絶縁分離膜４７によって、Ｙ方向に複数のブロックに分断される。各ブロックにおいて、電極層ＷＬの端部５１の上面は絶縁層４０によってＸ方向に分断されている。したがって、電極層ＷＬの端部５１の上面は、Ｘ方向及びＹ方向にマトリクス状に配置される。
【００９８】
次に、電極層ＷＬの端部５１の上面を、例えばＲＩＥ法により後退させる。これにより、図１０（ａ）及び（ｂ）に示すように、各電極層ＷＬの端部５１の上方に、絶縁層４０及び絶縁分離膜４７によって囲まれたスペース５４が形成される。
【００９９】
なお、最上層の電極層ＷＬの端部５１については、図１０（ｂ）に示す例では、上方に延びる部分がなくなるが、上方に延びる部分が残ってもよい。
【０１００】
前工程のＣＰＭにより、図９（ｂ）に示すように、各電極層ＷＬの端部５１の上面の高さは揃えられている。そして、すべての電極層ＷＬの端部５１を同時にエッチングすることで、すべての電極層ＷＬに対して端部５１の後退量を揃えることができる。すなわち、このエッチングにより形成されるスペース５４の高さを揃えることができる。そのスペース５４には、後述するようにブロック選択トランジスタ６０の半導体ボディ６１が形成される。したがって、半導体ボディ６１のＺ方向長さ（ブロック選択トランジスタ６０のチャネル長）を揃えることができ、ブロック選択トランジスタ６０の特性ばらつきを抑えることができる。
【０１０１】
次に、図１１（ａ）及び（ｂ）に示すように、スペース５４内にスペーサ膜５５を形成する。スペーサ膜５５は、例えばシリコン酸化膜である。
【０１０２】
スペーサ膜５５は、スペース５４内にコンフォーマルに形成され、その後ＲＩＥ号でスペース５４の底部のスペーサ膜５５が除去される。スペーサ膜５５は、スペース５４の側壁に筒状に残される。
【０１０３】
次に、図１２（ａ）及び（ｂ）に示すように、スペーサ膜５５の内側に半導体ボディ６１を埋め込み、半導体ボディ６１の上部をエッチングにより後退させる。
【０１０４】
半導体ボディ６１は、電極層ＷＬと同じ導電形のシリコン膜である。半導体ボディ６１は、例えばボロンがドープされたｐ形シリコン膜である。
【０１０５】
また、半導体ボディ６１の上部及び下部には、それら上部と下部との間の領域よりも不純物濃度の高い領域が形成される。
【０１０６】
半導体ボディ６１における電極層ＷＬの端部５１と接する下部には、例えばイオン注入法により不純物（ボロン）が注入され、ソース領域が形成される。あるいは、電極層ＷＬの端部５１から不純物（ボロン）を半導体ボディ６１の下部に拡散させてもよい。
【０１０７】
また、半導体ボディ６１におけるプラグ７１と接する上部には、例えばイオン注入法により不純物（ボロン）が注入され、ドレイン領域が形成される。
【０１０８】
半導体ボディ６１として、例えばＣＶＤ法により多結晶シリコン膜が形成される。この場合、成膜が容易である。
【０１０９】
あるいは、半導体ボディ６１は、電極層ＷＬの端部５１からエピタキシャル成長されたシリコン膜である。この場合、移動度を高くできる。
【０１１０】
あるいは、半導体ボディ６１は、シリコンゲルマニウムである。この場合、結晶化温度を下げることができる。
【０１１１】
あるいは、半導体ボディ６１は、シリコンカーバイドである。この場合、耐圧を高くできる。
【０１１２】
また、電極層ＷＬの端部５１と、半導体ボディ６１の下部（ソース領域）との間に、金属シリサイドを形成してもよい。
【０１１３】
なお、電極層ＷＬはシリコン層に限らず、金属層であってもよい。この場合、半導体ボディ６１のソース領域及びドレイン領域の導電形は、ｐ形とｎ形のどちらでもよい。
【０１１４】
次に、例えばウェットエッチングにより、スペーサ膜５５を除去する。スペーサ膜５５にＸ方向で隣接する絶縁層４０もスペーサ膜５５と同じ例えばシリコン酸化膜であるため、その絶縁層４０の一部もウェットエッチングにより除去される。このウェットエッチングにより、図１３（ａ）及び（ｂ）に示すように、半導体ボディ６１の周囲、およびＸ方向で隣り合う半導体ボディ６１の間に、Ｘ方向に延びる溝８８が形成される。複数の溝８８が絶縁分離膜４７を挟んでＹ方向に並んでいる。
【０１１５】
なお、前述した壁部４４ａの側壁に設けられたシリコン窒化膜である側壁膜４５は、壁部４４ａを上記ウェットエッチングから保護する。
【０１１６】
スペーサ膜５５およびスペーサ膜５５にＸ方向で隣接する絶縁層４０が除去されると、半導体ボディ６１の側壁が露出される。その半導体ボディ６１の側壁に、図１４（ａ）及び（ｂ）に示すように、ゲート絶縁膜６２が形成される、ゲート絶縁膜６２は、半導体ボディ６１の上面にも形成される。ゲート絶縁膜６２は、例えばシリコン酸化膜である。
【０１１７】
ゲート絶縁膜６２を形成した後、溝８８に、図１５（ａ）及び（ｂ）に示すようにゲート電極６５を埋め込む。ゲート電極６５として、例えばボロンがドープされたシリコン膜をＣＶＤ法で形成する。
【０１１８】
ゲート電極６５の上面側は、ＲＩＥ法で後退させられ、半導体ボディ６１の上部がゲート電極６５から突出する。半導体ボディ６１の上面上のゲート絶縁膜６２は除去される。
【０１１９】
その突出した半導体ボディ６１の上部を覆うように、ゲート電極６５上に、図１６（ａ）及び（ｂ）に示す絶縁層５６を形成する。絶縁層５６は、絶縁膜５３上及び絶縁分離膜４７上にも形成される。
【０１２０】
絶縁層５６には、図１７（ａ）及び（ｂ）に示すように、複数のホール５６ａ、５６ｂが形成される。ホール５６ａは絶縁層５６を貫通し、半導体ボディ６１に達する。ホール５６ｂは絶縁層５６を貫通し、ゲート電極６５に達する。
【０１２１】
ホール５６ａ、５６ｂ内には、金属が埋め込まれる。これにより、図５（ｂ）に示すように、半導体ボディ６１と接続されたプラグ７１と、ゲート電極６５と接続されたプラグ７５が形成される。
【０１２２】
各プラグ７１、７５上には、上層配線が形成される。プラグ７１上にはワード線７３が形成され、プラグ７５上には図示しないゲート線が形成される。
【０１２３】
メモリセルアレイ領域の積層体においては、Ｕ字状のメモリホールが形成された後、そのメモリホール内に前述したメモリ膜３０及びチャネルボディ２０が形成される。
【０１２４】
Ｕ字状のメモリホールを形成するにあたっては、予め、バックゲートＢＧに凹部を形成し、その凹部内を犠牲膜で埋め込んでおく。その後、バックゲートＢＧ上に、複数層の電極層ＷＬを含む積層体が積層される。
【０１２５】
積層体を形成した後、積層体の積層方向（Ｚ方向）に延びるホールが形成される。そして、上記ホールは犠牲膜に達して形成され、ホールを通じて犠牲膜をエッチングにより除去することで、一対のホールと凹部とがつながり、Ｕ字状のメモリホールが形成される。そのメモリホール内には、メモリ膜３０を介してチャネルボディ２０が形成される。
【０１２６】
なお、電極層ＷＬの層数が多い場合には、プロセス難易度を下げるため、複数回に分けて積層体を形成することができる。
【０１２７】
まず、前述した図６（ａ）〜図８と同様に、図１８に示す工程まで行われる。図１８は、図８の工程断面図に対応する。
【０１２８】
その後、前述した工程と同様な工程で、ブロック選択トランジスタ６０が形成される。その構造体上には、図１９に示す絶縁膜８１を介して絶縁層８２を形成する。そして、絶縁層８２を加工して壁部として残す。その壁部８２の側壁には側壁膜８３が形成される。例えば、壁部８２はシリコン酸化膜であり、絶縁膜８１及び側壁膜８３はシリコン窒化膜である。
【０１２９】
壁部８２は、下層の壁部４４ａおよび下層の積層体のブロック選択トランジスタ６０上に形成される。
【０１３０】
そして、下層の積層体上に、壁部８２に乗り上げるようにして、さらに積層体が形成される。したがって、上層の積層体において壁部８２に隣接する領域にも、上方に折れ曲がってＺ方向に延びる電極層ＷＬの端部５１が形成される。
【０１３１】
以降、前述した実施形態と同様に、上層の積層体における電極層ＷＬの端部５１上にもブロック選択トランジスタ６０が形成され、そのブロック選択トランジスタ６０上には絶縁層５６が積層される。
【０１３２】
その後、プラグ７１、７５が形成される。下層側のブロック選択トランジスタ６０の半導体ボディ６１に達するプラグ７１、および下層側のブロック選択トランジスタ６０のゲート電極６５に達するプラグ７５は、上層の壁部８２を貫通している。
【０１３３】
電極層ＷＬの端部５１及び端部５１間の絶縁層４０が基板１０の主面に対して垂直に延びた構造では、電極層ＷＬや絶縁層４０の膜厚が薄いと、端部５１間距離が小さすぎてプラグ７１のデザインルールと整合しない、あるいは隣り合うブロック選択トランジスタ６０間に十分な距離を確保できない場合があり得る。
【０１３４】
そこで、図２０に示すように、電極層ＷＬの端部５１及び端部５１間の絶縁層４０を、基板１０の主面及び積層方向（Ｚ方向）に対して傾斜させることで、端部５１の上面のＸ方向の幅を電極層ＷＬの膜厚よりも大きくできる。また、端部５１間の絶縁層４０の上面のＸ方向の幅、すなわち端部５１間距離を、絶縁層４０の膜厚よりも大きくできる。
【０１３５】
これにより、プラグ７１のデザインルールと整合をとることが容易となり、また、ブロック選択トランジスタ６０間の距離を離すことができ、歩留まりを向上できる。
【０１３６】
図２１に示すように、壁部４４ａの断面形状が台形状になるように壁部４４ａを形成することで、壁部４４ａの側壁（壁部４４ａの側壁に形成された側壁膜４５）の傾斜に沿って、電極層ＷＬ及び絶縁層４０が基板１０の主面に対して斜めに形成される。
【０１３７】
以上説明した実施形態では、下部ゲート層であるバックゲートＢＧ内で一対の柱状部ＣＬの下端がつながったＵ字状のメモリストリングＭＳについて説明した。しかしながら、メモリストリングは、下部ゲート層（下部選択ゲート）、その上に積層された複数層の電極層ＷＬを含む積層体、およびその積層体上に設けられた上部ゲート層（上部選択ゲート）を貫通するＩ字形状のストレート構造であってもよい。
【０１３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３９】
１…メモリセルアレイ、２…階層選択部、１０…基板、２０…チャネルボディ、３０…メモリ膜、４０…絶縁層、５１…電極層の端部、６０…ブロック選択トランジスタ、６１…半導体ボディ、６２…ゲート絶縁膜、６５…ゲート電極、７３…ワード線、ＷＬ…電極層
【図１】
2015056642.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2015056642.tif 000022
【図２１】
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【図２２】
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