(57)【要約】【課題】正常動作が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルと接続されたビット線と、ビット線上の電位のセンスの結果に応じた電位を有する第１ノード（ＳＥＮ）と、第１ノード上の電位を転送され、ラッチ回路と接続された第２ノード（ＬＢＵＳ）と、を具備する。第１ノード上の電位が第２ノードに転送される開始の時点で、第１ノードの電位がセンスの終了時点より上げられている。【選択図】図３
2015036998.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと接続されたビット線と、
前記ビット線上の電位のセンスの結果に応じた電位を有する第１ノードと、
前記第１ノード上の電位を転送され、ラッチ回路と接続された第２ノードと、
を具備し、前記第１ノード上の電位が前記第２ノードに転送される開始の時点で、前記第１ノードの電位が前記センスの終了時点より上げられている、
ことを特徴とする半導体記憶装置。
【請求項２】
前記センスの間、前記第１ノードは前記ビット線と電気的に接続され、
前記センスの前記終了時点で前記第１ノードは前記ビット線から切断される、
ことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１ノード上の電位が前記第２ノードに転送される開始の時点で、前記第１ノードの電位は前記センスの前記終了時点より第１値上げられており、
前記第１値は、前記ビット線と接続されかつ非読み出し対象の要素を介して前記ビット線から流れるリーク電流の大きさに依存する、
ことを特徴とする、請求項２に記載の半導体記憶装置。
【請求項４】
前記第１値は、前記半導体記憶装置の内部の温度にさらに依存する、
ことを特徴とする、請求項３に記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置の内部の温度に基づいて前記第１値を決定し、前記決定された第１値を前記第１ノードに印加する回路をさらに具備する、
ことを特徴とする、請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１６９００２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
正常動作が可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による半導体記憶装置は、メモリセルと接続されたビット線と、前記ビット線上の電位のセンスの結果に応じた電位を有する第１ノードと、前記第１ノード上の電位を転送され、ラッチ回路と接続された第２ノードと、を具備し、前記第１ノード上の電位が前記第２ノードに転送される開始の時点で、前記第１ノードの電位が前記センスの終了時点より上げられている、ことを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリのブロック図。
【図２】第１実施形態に係るメモリセルアレイの一部の回路図。
【図３】第１実施形態に係る半導体記憶装置の一部の回路図。
【図４】第１実施形態に係るメモリの一部のノードの電位のタイミングチャート。
【図５】第１実施形態に係るメモリの一部のノードの電位の別の例のタイミングチャート。
【図６】第１実施形態に係る半導体記憶装置の別の例の一部の回路図。
【図７】第１実施形態に係るメモリの一部のノードの電位の別の例のタイミングチャート。
【図８】第２実施形態に係る半導体記憶装置の一部の回路図。
【発明を実施するための形態】
【０００７】
以下に実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。図面は模式的なものである。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、いずれの実現の手法も実施形態の範疇に含まれる。また、各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態が限定されるものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係るメモリ（半導体記憶装置）１０のブロック図である。図１に示されているように、メモリ１０は、メモリセルアレイ１、ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４、制御回路５、入出力回路６、アドレス・コマンドレジスタ７、電圧発生回路８、コアドライバ９等の要素を含んでいる。
【００１０】
メモリ１０は、複数のメモリセルアレイ（２つのメモリセルアレイを例示）１を含んでいる。メモリセルアレイ１は、プレーンと称される場合がある。メモリセルアレイ１は、複数の物理ブロックを含んでいる。各物理ブロックは、複数のメモリセル、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ等を含んでいる。
【００１１】
ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４の組は、メモリセルアレイ１ごとに設けられている。ロウデコーダ２は、アドレス・コマンドレジスタ７からブロックアドレス信号等を受け取り、また、コアドライバ９からワード線制御信号や選択ゲート線制御信号を受け取る。ロウデコーダ２は、受け取ったブロックアドレス信号、ワード線制御信号、および選択ゲート線制御信号に基づいて、物理ブロック、ワード線等を選択する。
【００１２】
データ回路・ページバッファ３は、メモリセルアレイ１から読み出されたデータを一時的に保持し、またメモリ１０の外部から書き込みデータを受け取り、選択されたメモリセルに受け取ったデータを書き込む。データ回路・ページバッファ３は、センスアンプ３ａを含んでいる。センスアンプ３ａは、複数のビット線ＢＬとそれぞれ接続された複数のセンスアンプユニットを含み、ビット線を介してメモリセルアレイ１内のメモリセルのデータを読み出し、ビット線を介してメモリセルの状態を検出する。メモリ１０は、１つのメモリセルにおいて２ビット以上のデータを保持できる。そのために、データ回路・ページバッファ３は、例えば３つのデータキャッシュ３ｂを含んでいる。第１データキャッシュ３ｂは、下位（ロワー）ページデータおよび上位（アッパー）ページデータの一方を保持し、第２データキャッシュ３ｂは、下位ページデータおよび上位ページデータの他方を保持する。下位ページデータは、関連する複数のメモリセルの各２ビットデータのうちの下位ビットの組からなる。上位ページデータは、関連する複数のメモリセルの各２ビットデータのうちの上位ビットの組からなる。第３データキャッシュ３ｂは、例えば、ベリファイ読み出しの結果に基づいてメモリセルに再書き込みされる一時的データを保持する。
【００１３】
カラムデコーダ４は、アドレス・コマンドレジスタ７からカラムアドレス信号を受け取り、受け取ったカラムアドレス信号をデコードする。カラムデコーダ４はデコードされたアドレス信号に基づいて、データ回路・ページバッファ３のデータの入出力を制御する。
【００１４】
制御回路５は、アドレス・コマンドレジスタ７から、読み出し、書き込み、消去等を指示するコマンドを受け取る。制御回路５は、コマンドに基づく所定のシーケンスに従って電圧発生回路８およびコアドライバ９を制御する。電圧発生回路８は、制御回路５の指示に従って、種々の電圧を発生する。コアドライバ９は、制御回路５の指示に従って、ワード線ＷＬおよびビット線ＢＬを制御するためにロウデコーダ２およびデータ回路・ページバッファ３を制御する。入出力回路６は、コマンド、アドレス、データのメモリ１０の外部からの入力またはメモリ１０の外部への出力を制御する。
【００１５】
メモリセルアレイ１は、図２に示されている要素および接続を有する。図２は、第１実施形態に係るメモリセルアレイの一部（２つの物理ブロックＭＢ）の回路図である。図２に示されているように、メモリセルアレイ１は、複数のビット線ＢＬと、ソース（セルソース）線ＳＬと、複数の物理ブロックＭＢを有する。各物理ブロックＭＢにおいて、１本のビット線ＢＬには、ｉ＋１個のストリングＳＴＲが接続されている。
【００１６】
１つのストリングＳＴＲは、直列接続されたｎ＋１個（ｎは例えば１５）のメモリセルトランジスタＭＴｒ０〜ＭＴｒ１５、ソース側選択ゲートトランジスタＳＳＴｒ、およびドレイン側選択ゲートトランジスタＳＤＴｒを有する。末尾に数字を伴った参照符号（例えばセルトランジスタＭＴｒ）が相互に区別される必要がない場合、末尾の数字が省略された記載が用いられ、この記載は全ての数字付きの参照符号を指すものとする。
【００１７】
各ストリングＳＴＲにおいて、トランジスタＳＳＴｒのドレインは、セルトランジスタＭＴｒ０のソースに接続されている。トランジスタＳＤＴｒのソースは、セルトランジスタＭＴｒ１５のドレインに接続されている。トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続される。トランジスタＳＤＴｒのドレインは、対応する１つのビット線ＢＬに接続される。
【００１８】
ワード線ＷＬの延びる方向に沿って並ぶ複数のストリングはストリング群ＳＴＲＧを構成する。例えば、ワード線ＷＬの延びる方向に沿って並びかつ全てのビット線ＢＬにそれぞれ接続された全ての複数のストリングＳＴＲは、１つのストリング群ＳＴＲＧを構成する。各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのセルトランジスタＭＴｒ０のそれぞれのゲートは、ワード線ＷＬ０に共通に接続されている。同様に、各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのセルトランジスタＭＴｒＸのそれぞれのゲートは、ワード線ＷＬＸに共通に接続されている。
【００１９】
各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＤＴｒのそれぞれのゲートはドレイン側選択ゲート線ＳＧＤＬに共通接続されている。ストリング群ＳＴＲＧ０〜ストリング群ＳＴＲＧｉ用に、選択ゲート線ＳＧＤＬ０〜ＳＧＤＬｉがそれぞれ設けられている。
【００２０】
各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＳＴｒのそれぞれのゲートはソース側選択ゲート線ＳＧＳＬに共通接続されている。ストリング群ＳＴＲＧ０〜ストリング群ＳＴＲＧｉ用に、ソース側選択ゲート線ＳＧＳＬ０〜ＳＧＳＬｉがそれぞれ設けられている。
【００２１】
メモリセルアレイ１の構造については、例えば、“三次元積層不揮発性半導体メモリ”と題された２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号明細書に記載されている。また、“三次元積層不揮発性半導体メモリ”と題された２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号明細書、“不揮発性半導体記憶装置及びその製造方法”と題された２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号明細書、“半導体メモリ及びその製造方法”と題された２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号明細書に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２２】
１ストリング群ＳＴＲＧ中の複数のストリングＳＴＲの同じ１つのワード線ＷＬと接続された複数のセルトランジスタＭＴｒは物理ユニットを構成する。１つの物理ユニットの記憶空間は、１または複数のページを構成する。１ページは、物理ユニット中の一部のセルトランジスタＭＴｒの記憶空間から構成されていてもよい。データは、ページ単位で読み出される。書き込みは、ページごとであってもよいし、物理ユニットごとであってもよい。
【００２３】
各物理ブロックＭＢにおいて、相違するストリングＳＴＲ中の同じ番号のワード線ＷＬは相互に接続されている。すなわち、例えば、１物理ブロックＭＢ中の全ストリングのワード線ＷＬ０は相互に接続されており、ワード線ＷＬＸは相互に接続されている。
【００２４】
セルトランジスタＭＴｒへのアクセスのために、１つの物理ブロックＭＢが選択され、１つのストリング群ＳＴＲＧが選択される。物理ブロックＭＢの選択のために、物理ブロックアドレス信号により特定された物理ブロックＭＢにのみ、物理ブロックＭＢを選択するための信号が供給される。この物理ブロック選択信号によって、選択物理ブロックＭＢでは、ワード線ＷＬ、選択ゲート線ＳＧＳＬ、ＳＧＤＬがドライバと接続される。
【００２５】
さらに、１つのストリング群ＳＴＲＧの選択のために、選択ストリング群ＳＴＲＧ中でのみ、選択トランジスタＳＳＴｒ、ＳＤＴｒが選択用の電圧を受け取る。非選択ストリング群ＳＴＲＧ中では、選択トランジスタＳＳＴｒ、ＳＤＴｒは、非選択用の電圧を受け取る。選択用電圧は、読み出し、書き込み等の動作に依存する。同じく、非選択用電圧も、読み出し、書き込み等の動作に依存する。
【００２６】
図３は、第１実施形態に係る半導体記憶装置の一部の回路図である。より具体的には、図３は、図１のコアドライバ９、データ回路・ページバッファ３の各々の一部の回路図であり、１つのビット線ＢＬに関するセンスアンプユニット、ラッチ、および関連する要素を示している。上記のように、ビット線ＢＬには複数のストリングＳＴＲが接続されている。そして、読み出しの間、ビット線ＢＬごとに、このビット線ＢＬに接続された複数のストリングＳＴＲのうちの１つが選択ストリングＳＴＲとして振る舞い、残りが非選択ストリングＳＴＲとして振る舞う。
【００２７】
図３に示されているように、ビット線ＢＬは、直列接続されたｎ型ＭＯＳＦＥＴ  ＱＮ１、ＱＮ２を介してノードＳＣＯＭと接続されている。トランジスタＱＮ１、ＱＮ２は、ゲートにおいてコアドライバ９から信号ＢＬＳ、ＢＬＣをそれぞれ受け取る。信号ＢＬＳ、ＢＬＣは、ビット線ＢＬとセンスアンプ３ａを接続するためにハイレベルとされる。
【００２８】
ノードＳＣＯＭは、ｎ型ＭＯＳＦＥＴ  ＱＮ４を介してノードＳＲＣＧＮＤと接続されている。トランジスタＱＮ４は、ゲートにおいてコアドライバ９から信号ＩＮＶ＿Ｓを受け取る。ノードＳＲＣＧＮＤは、接地（共通）電位ＶＳＳを有する。信号ＩＮＶ＿Ｓは、後述のデータラッチ（データキャッシュ３ｂの一部）を制御し、セルトランジスタＭＴｒに書き込まれるデータを制御するためにオンまたはオフされる。
【００２９】
ノードＳＣＯＭはまた直列接続されたｎ型ＭＯＳＦＥＴ  ＱＮ５、ｐ型ＭＯＳＦＥＴＱＰ１を介して電源ノード（電源ＶＤＤのノード）と接続されている。トランジスタＱＮ５、ＱＰ１は、ゲートにおいて、コアドライバ９から信号ＢＬＸ、ＩＮＶ＿Ｓをそれぞれ受け取る。信号ＢＬＸは、読み出しの間、ハイレベルとされる。
【００３０】
ノードＳＣＯＭはまた、ｎ型ＭＯＳＦＥＴ  ＱＮ７を介してノードＳＥＮと接続されている。ビット線ＢＬ上の電位をセンスした結果はノードＳＥＮ上に現れる。トランジスタＱＮ７は、ゲートにおいて、コアドライバ９から信号ＸＸＬを受け取る。信号ＸＸＬは、ビット線ＢＬのプリチャージの開始からストローブの開始までの間、ビット線ＢＬのプリチャージのためにノードＳＣＯＭとノードＳＥＮとを接続するために、ハイレベルとされる。ストローブは、センスの結果（ノードＳＥＮ上の電位）をラッチ（キャッシュ３ｂ）に取り込む動作を指す。
【００３１】
ノードＳＥＮは、ｎ型ＭＯＳＦＥＴ  ＱＮ８を介してノードＳＳＲＣと接続されている。ノードＳＳＲＣは、トランジスタＱＮ５、ＱＰ１の間に接続されている。トランジスタＱＮ８は、ゲートにおいて、コアドライバ９から信号ＨＬＬを受け取る。信号ＨＬＬは、ビット線ＢＬのプリチャージの開始からセンスの開始までの間、ビット線ＢＬのプリチャージのためにノードＳＳＲＣとノードＳＥＮとを接続するために、ハイレベルとされる。
【００３２】
ノードＳＥＮはまた、キャパシタＣｓｅｎを介して、信号ＳＡＣＬＫを受け取る。信号ＳＡＣＬＫは、ＳＡＣＬＫドライバ１１から供給される。ＳＡＣＬＫドライバ１１は、コアドライバ９に含まれている。ノードＳＥＮはさらに、ｎ型ＭＯＳＦＥＴ  ＱＮ１１を介して、ノードＬＢＵＳと接続されている。トランジスタＱＮ１１は、ゲートにおいて、コアドライバ９から信号ＢＬＱを受け取る。信号ＢＬＱは、読み出し（センス動作）の間、ローレベルとされて、ノードＳＥＮとノードＬＢＵＳを分離する。
【００３３】
ノードＳＥＮはさらに、直列接続されたｎ型ＭＯＳＦＥＴＱＮ１３、ＱＮ１４を介して接地されている。トランジスタＱＮ１３は、ゲートにおいて、コアドライバ９から信号ＬＳＬを受け取る。信号ＬＳＬは、後述の複数のデータラッチ中のデータ相互に対する論理演算の制御に用いられる。トランジスタＱＮ１４は、ゲートにおいてノードＬＢＵＳと接続されている。
【００３４】
ノードＬＢＵＳはまた、直列接続されたｎ型ＭＯＳＦＥＴＱＮ１６、ＱＮ１７を介して接地されている。トランジスタＱＮ１６は、ゲートにおいて、コアドライバ９から信号ＳＴＢを受け取る。信号ＳＴＢは、ストローブをトリガするためにハイレベルとされる。トランジスタＱＮ１７は、ゲートにおいてノードＳＥＮと接続されている。
【００３５】
ノードＬＢＵＳはまた、ｐ型ＭＯＳＦＥＴ  ＱＰ３を介して電源ノードと接続されている。トランジスタＱＰ３は、ゲートにおいて、コアドライバ９から信号ＬＰＣｎを受け取る。トランジスタＱＰ３はノードＬＢＵＳをプリチャージするために使用され、読み出し（センス）の開始に伴ってオンされる。ノードＬＢＵＳはさらに、ｎ型ＭＯＳＦＥＴ  ＱＮ１９を介してデータバスＤＢＵＳと接続されている。データバスＤＢＵＳは、図１のデータ回路・ページバッファ３と入出力回路６との間の要素に対応する。トランジスタＱＮ１９は、ゲートにおいて、コアドライバ９から信号ＤＳＷを受け取る。信号ＤＳＷは、読み出し後にノードＬＢＵＳ上のデータをデータバスＤＢＵＳに転送する際にハイレベルとされる。
【００３６】
トランジスタＱＮ１、ＱＮ２、ＱＮ４、ＱＮ５、ＱＮ７、ＱＮ８、ＱＮ１１、ＱＮ１３、ＱＮ１４、ＱＮ１６、ＱＮ１７、ＱＮ１９、ＱＰ１、ＱＰ３、キャパシタＣｓｅｎは、図１のセンスアンプ３ａに含まれている。
【００３７】
ノードＬＢＵＳは、ラッチＳＤＬ、ＬＤＬ、ＵＤＬと接続されている。ラッチＳＤＬ、ＬＤＬ、ＵＤＬは、データキャッシュ３ｂの一部を構成する。ラッチＳＤＬは、電源ノードと接地ノード（接地電位のノード）との間に直列接続されたｐ型ＭＯＳＦＥＴ  ＱＰ２１、ＱＰ２２、ｎ型ＭＯＳＦＥＴ  ＱＮ２１を含んでいる。また、ラッチＳＤＬは、電源ノードと接地ノードとの間に直列接続されたｐ型ＭＯＳＦＥＴ  ＱＰ２３、ＱＰ２４、ｎ型ＭＯＳＦＥＴ  ＱＮ２２を含んでいる。トランジスタＱＰ２１、ＱＰ２３は、ゲートにおいて、コアドライバ９から信号ＳＬＬ、ＳＬＩをそれぞれ受け取る。トランジスタＱＰ２４、ＱＮ２２の各ゲートは、相互に接続され、ノードＬＡＴ＿Ｓを構成し、ｎ型ＭＯＳＦＥＴ  ＱＮ２３を介してノードＬＢＵＳと接続されている。トランジスタＱＮ２３は、ゲートにおいて、コアドライバ９から信号ＳＴＬを受け取る。トランジスタＱＰ２２、ＱＮ２１の各ゲートは、相互に接続され、ノードＩＮＶ＿Ｓを構成し、ｎ型ＭＯＳＦＥＴ  ＱＮ２４を介してノードＬＢＵＳと接続されている。トランジスタＱＮ２４は、ゲートにおいて、コアドライバ９から信号ＳＴＩを受け取る。信号ＳＬＬ、ＳＬＩ、ＳＴＬ、ＳＴＩは、ラッチＳＤＬにノードＬＢＵＳ上のデータを取り込んだり、ラッチＳＤＬ中のデータをノードＬＢＵＳに転送したりするようにラッチＳＤＬを動作させるためにハイまたはローレベルとされる。
【００３８】
ラッチＬＤＬは、電源ノードと接地ノードとの間に直列接続されたｐ型ＭＯＳＦＥＴ  ＱＰ３１、ＱＰ３２、ｎ型ＭＯＳＦＥＴ  ＱＮ３１を含んでいる。また、ラッチＬＤＬは、電源ノードと接地ノードとの間に直列接続されたｐ型ＭＯＳＦＥＴ  ＱＰ３３、ＱＰ３４、ｎ型ＭＯＳＦＥＴ  ＱＮ３２を含んでいる。トランジスタＱＰ３１、ＱＰ３３は、ゲートにおいて、コアドライバ９から信号ＬＬＬ、ＬＬＩをそれぞれ受け取る。トランジスタＱＰ３４、ＱＮ３２の各ゲートは、相互に接続され、ノードＬＡＴ＿Ｌを構成し、ｎ型ＭＯＳＦＥＴ  ＱＮ３３を介してノードＬＢＵＳと接続されている。トランジスタＱＮ３３は、ゲートにおいて、コアドライバ９から信号ＬＴＬを受け取る。トランジスタＱＰ３２、ＱＮ３１の各ゲートは、相互に接続され、ノードＩＮＶ＿Ｌを構成し、ｎ型ＭＯＳＦＥＴ  ＱＮ３４を介してノードＬＢＵＳと接続されている。トランジスタＱＮ３４は、ゲートにおいて、コアドライバ９から信号ＬＴＩを受け取る。信号ＬＬＬ、ＬＬＩ、ＬＴＬ、ＬＴＩは、ラッチＬＤＬにノードＬＢＵＳ上のデータを取り込んだり、ラッチＬＤＬ中のデータをノードＬＢＵＳに転送したりするようにラッチＬＤＬを動作させるためにハイまたはローレベルとされる。
【００３９】
ラッチＵＤＬは、電源ノードと接地ノードとの間に直列接続されたｐ型ＭＯＳＦＥＴ  ＱＰ４１、ＱＰ４２、ｎ型ＭＯＳＦＥＴ  ＱＮ４１を含んでいる。また、ラッチＵＤＬは、電源ノードと接地ノードとの間に直列接続されたｐ型ＭＯＳＦＥＴ  ＱＰ４３、ＱＰ４４、ｎ型ＭＯＳＦＥＴ  ＱＮ４２を含んでいる。トランジスタＱＰ４１、ＱＰ４３は、ゲートにおいて、コアドライバ９から信号ＵＬＬ、ＵＬＩをそれぞれ受け取る。トランジスタＱＰ４４、ＱＮ４２の各ゲートは、相互に接続され、ノードＬＡＴ＿Ｕを構成し、ｎ型ＭＯＳＦＥＴ  ＱＮ４３を介してノードＬＢＵＳと接続されている。トランジスタＱＮ４３は、ゲートにおいて、コアドライバ９から信号ＵＴＬを受け取る。トランジスタＱＰ４２、ＱＮ４１の各ゲートは、相互に接続され、ノードＩＮＶ＿Ｕを構成し、ｎ型ＭＯＳＦＥＴ  ＱＮ４４を介してノードＬＢＵＳと接続されている。トランジスタＱＮ４４は、ゲートにおいて、コアドライバ９から信号ＵＴＩを受け取る。信号ＵＬＬ、ＵＬＩ、ＵＴＬ、ＵＴＩは、ラッチＵＤＬにノードＬＢＵＳ上のデータを取り込んだり、ラッチＵＤＬ中のデータをノードＬＢＵＳに転送したりするようにラッチＵＤＬを動作させるためにハイまたはローレベルとされる。
【００４０】
上記のように１つのビット線ＢＬと共通ソース線ＳＬとの間には、複数のストリングＳＴＲが接続されている。メモリ１０を含めて一般にメモリの容量の増加のために、１つのストリング中のセルトランジスタの数が増加している。セルトランジスタの数の増加の結果、読み出し対象のセルトランジスタを流れるオン電流は減少する。また、ビット線から、寄生要素を介してリーク電流が流れる。この寄生リーク電流は、読み出し対象のセルトランジスタのオフ電流に加算される。オン電流の減少とオフ電流の増加は、オン電流とオフ電流の比の減少に繋がる。
【００４１】
例えば、セルトランジスタを流れるオン電流の最悪値が２１ｎＡで、オフ電流の最悪値が７ｎＡであるとする。これは例えば２ビット／セルの記憶で２ビットの各値の各組み合わせをＥｒ、Ａ、Ｂ、Ｃレベルと称する場合に、ロワーページをＢレベル判定用の閾値を用いて読む時にＡレベルのセルが流す最も少ない電流（閾値分布の上裾にあるセルが流す電流）が２１ｎＡであり、Ｂレベルにあるセルが流す最も大きな電流（閾値分布の下裾にあるセルが流す電流）が７ｎＡであることに対応する。センスアンプから見るとオンオフ電流比は２１ｎＡ：７ｎＡ＝３：１である。センスアンプからみると、非選択ストリングＳＴＲＮの寄生リーク電流は、選択ストリングＳＴＲがオン電流を流す場合であってもオフ電流を流す場合であっても流れるため、例えば寄生リーク電流が７ｎＡであると、センスアンプから見たオンオフ電流比は（２１ｎＡ＋７ｎＡ）：（７ｎＡ＋７ｎＡ）＝２：１となる。すなわち、寄生リーク電流により、オンオフ電流比は３：１から２：１に悪化し、センスのマージンが減少する。例えば通常のＮＡＮＤ型フラッシュメモリ（後述の３次元メモリではないＮＡＮＤ型フラッシュメモリ）では、回路上の性能のばらつき（タイミングのばらつき、検知回路の閾値ばらつき）から決まる現状のセンスアンプで必要なオンオフ電流比は２：１程度である。このため、低下したオンオフ電流比２：１は誤センスに繋がる可能性が高い。これまでは、オフ電流による影響は比較的小さく、対策をせずとも読み出し時間の大幅な増大や読み出し不能ほどの重大な問題は生じなかった。
【００４２】
しかし、米国特許出願１２／４０７，４０３号、１２／４０６，５２４号、１２／６７９，９９１号、１２／５３２，０３０号明細書に記載のような３次元構造を有するメモリ（３次元メモリと称する）では、セルトランジスタのオン電流は、非３次元構造のＮＡＮＤ型フラッシュメモリ（平面メモリと称する）でのものよりも小さい。また、メモリ１０を含めて、１つのビット線ＢＬとソース線ＳＬとの間に複数のストリングＳＴＲが接続されるメモリでは読み出しの際に１つのストリングが選択され、非選択ストリングはビット線から流れ出る寄生リーク電流の増大に寄与する。このため、そのようなメモリでは、平面メモリよりも、読み出し対象のセルトランジスタのオフ電流が大きい。以上より、１つのビット線に複数のストリングが接続されているメモリでは、オン／オフ電流比が平面メモリよりも小さく、読み出しがより困難である。場合によっては、読み出しが不能になる。すなわち、オン／オフ電流比の低下による影響が、顕著になった、あるいは顕在化した。
【００４３】
図３は、選択ストリングＳＴＲを示すとともに、１つの非選択ストリングＳＴＲＮを代表的に示している。選択ストリングＳＴＲには、ビット線ＢＬからオン電流またはオフ電流が流れる。また、非選択ストリングＳＴＲＮには、ビット線ＢＬから上記のようにリーク電流（寄生オフ電流）が流れる。図３は、これらの電流も示している。
【００４４】
上記のような選択ストリングＳＴＲでのオンオフ電流比の低下に対して、メモリ１０は、以下のように構成されている。図３、図４を参照して説明する。図４は、第１実施形態に係るメモリの読み出しの際の一部のノードの電位のタイミングチャートであり、図３の回路についてのタイミングチャートである。以下の説明中の各電位の具体的な値は、例に過ぎず、これらの値に限定される必要はない。
【００４５】
図４に示されているように、時刻ｔ１において、ビット線ＢＬおよびノードＳＥＮのプリチャージが開始される。そのために、信号（ノード）ＢＬＳ、ＢＬＣ、ＢＬＸ、ＸＸＬ、ＨＬＬが以下の電位とされる。信号ＢＬＳは、例えば７Ｖとされる。信号ＢＬＣは、例えば０．５ＶとトランジスタＱＮ２の閾値電圧（Ｖｔ）と和とされる。信号ＢＬＸは、例えば０．７５ＶとトランジスタＱＮ５の閾値電圧（Ｖｔ）との和とされる。信号ＸＸＬは、例えば１．０ＶとトランジスタＱＮ７の閾値電圧（Ｖｔ）との和とされる。信号ＨＬＬは、例えば４Ｖとされる。信号ＳＲＣＧＮＤ、ＢＬＱは、読み出しの間、ローレベル（接地電位ＶＳＳ）に維持される。以上の電位により、時刻ｔ１において、ビット線ＢＬ、ノードＳＥＮは、所定の電位（それぞれ例えば０．５Ｖ、２．５Ｖ）にプリチャージされる。また、信号ＳＴＢは、後述の時刻ｔ５までローレベルに維持される。このため、ノードＬＢＵＳの電位は、信号ＳＴＢのハイレベルへの遷移まで、ノードＳＥＮと同じ電位へとプリチャージされている。信号ＳＡＣＬＫは、時刻ｔ１の時点でも電位ＶＳＳに維持されている。
【００４６】
時刻ｔ２において、信号ＨＬＬがローレベルにされてトランジスタＱＮ８がオフされることによって、ノードＳＥＮのプリチャージは終了する。この結果、ノードＳＥＮの電位は、ビット線ＢＬに繋がるセルトランジスタを流れる電流の大きさに応じた傾きで減少する。すなわち、ビット線ＢＬに繋がるセルトランジスタが“０”データを保持しているとセルトランジスタを流れる電流は少ないのでノードＳＥＮの電位は緩やかに減少し、ビット線ＢＬに繋がるセルが“１”データを保持しているとセルトランジスタを流れる電流は大きいのでノードＳＥＮの電位は素早く減少する。図４では、ノードＳＥＮの電位は、実線によって“０”読み出しデータの場合が描かれ、破線によって“１”読み出しデータの場合が描かれている。
【００４７】
また、時刻ｔ２において信号ＳＡＣＬＫの電位がΔＶ１上げられ、時刻Ｔ３まで上昇した状態が維持される。信号ＳＡＣＬＫの上昇に伴って、時刻ｔ２において、ノードＳＥＮの電位も上昇する。このノードＳＥＮの上昇は、ノードＳＥＮの電位の下降が特定の値までに制限されるために行われる。すなわち、特に“１”データ保持の場合のノードＳＥＮの電位が十分に減少できずに特定の値にクランプされ、このことは“０”データ保持の場合と“１”データ保持の場合のセンスのマージンを減少させる。これを回避するために、ノードＳＥＮの電位が持ち上げられる。
【００４８】
ノードＳＥＮの電位の減少、すなわちセンスは時刻ｔ３まで続く。また、時刻ｔ３において信号ＳＡＣＬＫが電位ＶＳＳとされることにより、ノードＳＥＮの電位は、信号ＳＡＣＬＫによって持ち上げられていた分が失われて減少する。さらに、時刻ｔ３において、信号ＸＸＬがローレベルとされてトランジスタＱＮ７がオフされることにより、ノードＳＥＮとビット線ＢＬが切断される。
【００４９】
時刻ｔ４において、信号ＳＡＣＬＫの電位がΔＳＡＣＬＫ上げられる。信号ＳＡＣＬＫの電位の上昇は、少なくとも後述の信号ＳＴＢが上昇する前に行われる。この信号ＳＡＣＬＫの電位上昇は、寄生リーク電流が、読み出し対象のセルトランジスタＭＴｒがオンしている場合にこれを流れるオン電流にも、オフしている場合にこれを流れるオフ電流にも加わることに基づいている。すなわち、寄生リーク電流により、センス中のノードＳＥＮの電位が下がるので、この低下が信号ＳＡＣＬＫの上昇により補償される。この補正により、オン／オフ電流比は、寄生リーク電流が無い場合の値、すなわち、上記の例では３：１を達成できる。上昇量ΔＳＡＣＬＫは、センスの終了時点（ｔ３）での信号ＳＡＣＬＫの電位を基準として定められている。
【００５０】
上昇量ΔＳＡＣＬＫは、寄生リーク電流によるノードＳＥＮの電位の低下の量と例えば等しくされる。以下に具体例を示す。寄生リーク電流Ｉ＿ｏｆｆｌｅａｋは、ノードＳＥＮの電位を低下させる。低下の量は、ΔＶＳＥＮ＝Ｉ＿ｏｆｆｌｅａｋ×ｔ＿ｓｅｎ／Ｃｓｅｎである。ｔ＿ｓｅｎは、センスの時間であり、時刻ｔ３−時刻ｔ２に等しい。ＣｓｅｎはキャパシタＣｓｅｎの容量である。そこで、低下量ΔＶＳＥＮの分、時刻ｔ４からノードＳＥＮが上げられる。すなわち寄生オフ電流の量が電圧値に変換され、変換された電圧値によってノードＳＥＮの電位が補正される。例えば、Ｉ＿ｏｆｆｌｅａｋ＝７ｎＡ、ｔ＿ｓｅｎ＝２μｓ、Ｃｓｅｎ＝２０ｆＦとすると、ΔＶＳＥＮ＝ΔＳＡＣＬＫ＝０．７Ｖである。このΔＳＡＣＬＫの上昇により、ノードＳＥＮもΔＳＡＣＬＫ（＝寄生オフ電流の電圧変換値）、上昇する。すなわち、ノードＳＥＮも、センスの終了時点（ｔ３）での電位より、ΔＳＡＣＬＫ上昇する。
【００５１】
続いて、時刻ｔ５において、信号ＳＴＢが一定期間ハイレベルとされる。この時点でノードＳＡＣＬＫの電位は、上昇された状態に維持されている。信号ＳＴＢのハイレベルへの遷移により、ノードＬＢＵＳの電位は、ノードＳＥＮの電位に応じて、プリチャージされている状態の電位から低下する。例えば、読み出し対象のセルトランジスタＭＴｒが“１”データを保持している場合、ノードＬＢＵＳは、破線で示されているように、ほぼハイレベルを維持する。一方、読み出し対象のセルトランジスタＭＴｒが“０”データを保持している場合、ノードＬＢＵＳは、実線で示されているように、電位ＶＳＳまで低下する。こうして、ノードＬＢＵＳに、読み出し対象のセルトランジスタＭＴｒによって保持されていたデータに応じた電位が転送され、最終的にラッチ（ラッチＳＤＬ、ＬＤＬ、ＵＤＬ等）にデータとして取り込まれる。
【００５２】
続いて、時刻ｔ６において、信号ＸＸＬ、ＨＬＬがハイレベルに戻される。このハイレベルへの遷移により、ノードＳＥＮは、プリチャージ状態に戻される。
【００５３】
信号ＳＡＣＬＫは、上記のように、少なくとも（信号ＳＴＢのハイレベルへの遷移によりトリガされる）ストローブの前に上げられる。その後、上昇状態が維持されても、されなくてもよい。図４では、例として、時刻ｔ６に続くｔ７まで、上昇された状態が維持されている。
【００５４】
ΔＳＡＣＬＫの上昇は、時刻ｔ２で行われてもよい。図５は、そのような例を示しており、第１実施形態に係るメモリの読み出しの際の一部のノードの電位の別の例のタイミングチャートである。図５に示されているように、時刻ｔ２において、信号ＳＡＣＬＫの電位がΔＶ２上げられ、時刻Ｔ３まで上昇した状態が維持される。ΔＶ２は、少なくとも、ΔＶ１にΔＳＡＣＬＫを加えた大きさを有する。信号ＳＡＣＬＫの上昇に伴って、時刻ｔ２においてノードＳＥＮの電位も上昇し、その後、セルに保持されていたデータに応じてビット線ＢＬに蓄えられている電位に基づいた大きさまで下降する。時刻ｔ３において、信号ＳＡＣＬＫの電位は、ＶＳＳまで下げられ、この状態が少なくとも信号ＳＴＢのハイレベルへの遷移までは維持される。図５では、信号ＳＡＣＬＫの電位は、時刻ｔ７まで維持されている。このノードＳＥＮの下降後の各ケースの電位は、信号ＳＡＣＬＫのΔＳＡＣＬＫの上昇が無い場合の各ケースの電位より、ΔＳＡＣＬＫ大きい。そして、この状態は、信号ＳＡＣＬＫに対するΔＳＡＣＬＫの付加に起因して、少なくともストローブの開始まで持続する。よって、図４の例と同様に、ストローブの開始の時点で、ノードＳＥＮの電位は、信号ＳＡＣＬＫに対するΔＳＡＣＬＫの付加が無い場合の電位よりも、ΔＳＡＣＬＫ大きい。
【００５５】
ここまでの説明は、いわゆるＡＢＬ（all bit line）センシング方式に関する。ＡＢＬ方式では、ビット線当たり図３のようなセンスアンプ（センスアンプユニット）が設けられる。本実施形態は、ＡＢＬ方式に限られず、例えば２つのビット線当たり１つのセンスアンプユニットが設けられる方式にも適用可能である。このような方式では、ビット線が、偶数番目のものと奇数番目のものとにグループ分けされ、隣接する１対のビット線が１つのセンスアンプユニットを共有する。偶数番目のビット線群のデータを読み出すためには、偶数番目のビット線群がセンスアンプユニットに接続され、奇数番目のビット線群は接地電位に接続される。一方、奇数番目のビット線群のデータを読み出すためには、奇数番目のビット線群がセンスアンプユニットに接続され、偶数番目のビット線群は接地電位に接続される。図６は、このような２ビット線当たり１センスアンプの方式の例を示しており、第１実施形態に係る半導体記憶装置の別の例の一部の回路図を示しており、１対のビット線と、これらのビット線によって共有されるセンスアンプユニット、ラッチ、および関連する要素を示している。
【００５６】
図６に示されているように、奇数番目のビット線ＢＬｅは、ｎ型ＭＯＳＦＥＴ  ＨＮ１ｅを介してノードＢＬＣＲＬに接続され、またｎ型ＭＯＳＦＥＴ  ＨＮ２ｅを介してノードＳＡＢＬに接続されている。また、偶数番目のビット線ＢＬｏは、ｎ型ＭＯＳＦＥＴ  ＨＮ１ｏを介してノードＢＬＣＲＬに接続され、またｎ型ＭＯＳＦＥＴ  ＨＮ２ｏを介してノードＳＡＢＬに接続されている。トランジスタＨＮ１ｅ、ＨＮ２ｅ、ＨＮ１ｏ、ＨＮ２ｏは、それぞれ、ゲートにおいて、コアドライバ９から信号ＢＩＡＳｅ、ＢＬＳｅ、ＢＩＡＳｏ、ＢＬＳｏを受け取る。ビット線ＢＬｅのデータを読み出す場合は、トランジスタＨＮ２ｅ、ＨＮ１ｏがオンされ、トランジスタＨＮ１ｅ、ＨＮ２ｏがオフに維持される。ノードＢＬＣＲＬは、電位ＶＳＳとされている。この結果、ビット線ＢＬｅがノードＳＡＢＬに接続され、ビット線ＢＬｏが電位ＶＳＳに固定される。一方、ビット線ＢＬｏのデータを読み出す場合は、ビット線ＢＬｏがノードＳＡＢＬに接続され、ビット線ＢＬｅが電位ＶＳＳに固定される。
【００５７】
ノードＳＡＢＬは、ｎ型ＭＯＳＦＥＴ  ＮＭＯＳ１０を介してテンポラリ・データキャッシュ（ＴＤＣ）４３４（ノードＴＤＣ）と接続されている。トランジスタＮＭＯＳ１０はゲートにおいてコアドライバ９から信号ＢＬＣＬＡＭＰを受け取る。ノードＴＤＣはまた、ｎ型ＭＯＳＦＥＴ  ＮＭＯＳ１１を介してノードＶＰＲＥと接続されている。トランジスタＮＭＯＳ１１は、ゲートにおいて、コアドライバ９から信号ＢＬＰＲＥを受け取る。ノードＴＤＣはまた、ｎ型ＭＯＳＦＥＴ１２（１２−１〜１２−３）をそれぞれ介してダイナミック・データ・キャッシュ（ＤＤＣ）４３３（４３３−１〜４３３−３）と接続されている。ノードＴＤＣはさらに、ｎ型ＭＯＳＦＥＴ  ＮＭＯＳ１３、ＮＭＯＳ１９をそれぞれ介してプライマリ・データキャッシュ（ＰＤＣ）４３０、セカンダリ・データキャッシュ（ＳＤＣ）４３１と接続されている。セカンダリ・データキャッシュ４３１は、ｎ型ＭＯＳＦＥＴ  ＮＭＯＳ２０、ＮＭＯＳ２１をそれぞれ介して信号線ＩＯｎ、ＩＯと接続されている。トランジスタＮＭＯＳ１２、ＮＭＯＳ１３、ＮＭＯＳ１９は、対応するキャッシュへのデータの入力およびキャッシュからのデータの出力を制御するために、コアドライバ９からの信号に基づいてオンまたはオフされる。
【００５８】
図７は、第１実施形態に係るメモリの読み出しの際の一部のノードの電位の別の例のタイミングチャートであり、図６の回路についてのタイミングチャートである。図７は、ビット線ＢＬｅからの読み出しの例を示している。また、図７では省略されているが、図７の電位変動と並行して、ビット線ＢＬｅからの読み出しのために必要な制御が行われている。その制御には、例えば、トランジスタＨＮ２ｅ、ＨＮ１ｏ、ＨＮ１ｅ、ＨＮ２ｏの制御、ノードＢＬＣＲＬの電位ＶＳＳへの固定、ビット線ＢＬｅへの読み出し対象のセルによって保持されているデータに応じた電位の転送等が含まれる。
【００５９】
図７に示されているように、時刻ｔ１０〜ｔ１１において、センスアンプ（ユニット）３ａは、ビット線ＢＬｅをプリチャージする。具体的には、ノードＶＰＲＥが電位ＶＤＤとされるとともに、トランジスタＮＭＯＳ１１がオンされてノードＴＤＣが電圧ＶＤＤにプリチャージされる。
【００６０】
時刻ｔ１２において、ノードＢＬＣＬＡＭＰに、ビット線プリチャージ用電圧Ｖｃｌａｍｐが印加される。電圧Ｖｃｌａｍｐは、例えば０．５Ｖ＋Ｖｔ１である。電圧Ｖｔ１は、トランジスタＮＭＯＳ１０の閾値電圧である。または、電圧Ｖｃｌａｍｐの第１項の値（電圧Ｖｔ１に加えられる値）は、０．３〜０．４Ｖである。この段階で上記のように、ビット線ＢＬｅはトランジスタＮＭＯＳ１０に電気的に接続されており、電圧Ｖｃｌａｍｐの印加により、時刻ｔ１３からビット線ＢＬｅがプリチャージされる。
【００６１】
時刻ｔ１４において、信号ＢＬＣＬＡＭＰの電圧が０Ｖとされて、ビット線ＢＬｅが電気的にフローティングの状態とされる。その後、選択ゲート線ＳＧＳＬの制御等を通じて、読み出し対象のセルの保持データに応じて、時刻ｔ１６からビット線ＢＬｅの電位が低下するか維持される。
【００６２】
時刻ｔ１７〜ｔ１８において、信号ＶＰＲＥがＶｓｓになっている状態で、信号ＢＬＰＲＥがＶｓｇとされることで、ノードＴＤＣがＶＤＤにプリチャージされる。
【００６３】
時刻ｔ１９〜ｔ２０において、ノードＢＬＣＬＡＭＰにセンス用電圧Ｖｓｅｎが印加される。電圧Ｖｓｅｎは、電圧Ｖｃｌａｍｐより低い。さらに、電圧ＶｓｅｎとＶｃｌａｍｐとの差は、実施形態によれば、さらに大きい。すなわち、実施形態に基づかないとしても、２ビット線当たり１センスアンプの方式では、電圧Ｖｓｅｎは、電圧Ｖｃｌａｍｐより低く、例えば、電圧Ｖｃｌａｍｐのうちの第１項の値（例えば上記の例では０．５Ｖ）より低い値（例えば０．３Ｖ）と閾値電圧Ｖｔ１の和である。実施形態に係るセンスアンプ３ａでは、電圧Ｖｓｅｎの第１項の値は、実施形態によらない例での値（例えば０．３Ｖ）よりも低く、例えば０．２Ｖである。すなわち、実施形態に係るセンスアンプ３ａでのＶｓｅｎは、例えば０．２Ｖ＋Ｖｔ１である。Ｖｓｅｎの第１項の値は、例えばＶｃｌａｍｐの第１項の値の半分未満であり、例えば、０．１５〜０．２Ｖである。電圧Ｖｃｌａｍｐの第１項の値と電圧Ｖｓｅｎの第１項の値の差ΔＶは、寄生リーク電流Ｉ＿ｏｆｆｌｅａｋによるノードＴＤＣの影響を減少または打ち消すように決定される。
【００６４】
電圧Ｖｓｅｎの印加の結果、選択ビット線ＢＬｅの電圧がＶｓｅｎ−Ｖｔ１より高ければ、トランジスタＮＭＯＳ１０はカットオフのままであり、ノードＴＤＣにはＶＤＤが保持される。一方、選択ビット線ＢＬｅの電位がＶｓｅｎ−Ｖｔ１より低ければ、トランジスタＮＭＯＳ１０はオンし、ノードＴＤＣは放電されてほぼビット線ＢＬｅの電位と等しくなる。
【００６５】
その後、センスされたデータすなわちノードＴＤＣ上の電位が、セカンダリ・データキャッシュＳＤＣに取り込まれる。
【００６６】
信号ＳＡＣＬＫの上昇は、メモリコントローラによって行われてもよい。すなわち、メモリ１０は、例えば外部のメモリコントローラにより制御される。そして、例えばメモリコントローラが、ＳＡＣＬＫドライバ１１に上昇量ΔＳＡＣＬＫを示す信号を供給する。ＳＡＣＬＫドライバ１１は、信号ＳＡＣＬＫの大きさの初期値に、指示された上昇量ΔＳＡＣＬＫを加えた大きさの信号ＳＡＣＬＫを出力する。
【００６７】
以上説明したように、第１実施形態の半導体記憶装置によれば、ストローブの時点でノードＳＥＮの電圧は、寄生リーク電流によるノードＳＥＮの電位の低下を補償するように、信号ＳＡＣＬＫの電位上昇を通じて上げられている。このため、ストローブ時のノードＳＥＮの電圧の望ましくない低下を回避し、オンオフ電流比の低下を抑制できる。このことは、センスマージンの向上をもたらし、より正確なセンスを実行可能な半導体記憶装置を実現できる。特に、実施形態は、寄生リーク電流の影響が大きい３次元メモリに適用されると、読み出し制度の向上に大きく寄与できる。
【００６８】
（第２実施形態）
寄生オフ電流は一般に温度依存性を有する。そこで、第２実施形態は、信号ＳＡＣＬＫの上昇分ΔＳＡＣＬＫが温度情報に基づいて調整される。
【００６９】
図８は、第２実施形態に係る半導体記憶装置の一部の回路図である。具体的には、図８は、図１のコアドライバ９、データ回路・ページバッファ３、制御回路５の各々の一部の回路図であり、より具体的には、図２のノードＳＥＮおよびその周辺と信号ＳＡＣＬＫの生成に関する要素の回路図である。ノードＳＥＮ、およびノードＳＥＮと接続された要素については図３（第１実施形態）と同じであり、またその他の要素については図３と同じである。
【００７０】
図８に示されているように、制御回路５は、温度センサ５１、およびＳＡＣＬＫ高さ決定部５２を含んでいる。温度センサ５１は、その周囲の温度を検出し、検出された温度の値に関する温度情報ＴをＳＡＣＬＫ高さ決定部５２に供給する。ＳＡＣＬＫ高さ決定部５２は、温度情報Ｔを電圧情報ＶＳＡＣＬＫにマッピングする。電圧情報ＶＳＡＣＬＫは、温度センサ５１で検出された温度に応じて定まる、信号ＳＡＣＬＫの上昇分ΔＳＡＣＬＫを示す。すなわち、まず、温度センサ５１により検出された温度に応じた、寄生オフ電流に基づいたノードＳＥＮの低下分ΔＶＳＥＮの種々の値が予め取得される。次いで、各値ΔＶＳＥＮに応じた、減少を緩和または打ち消す大きさの上昇分ΔＳＡＣＬＫが、例えば実験またはシミュレーションにより割り出される。ΔＳＡＣＬＫの大きさを特定する電圧情報ＶＳＡＣＬＫが定められる。そして、温度情報Ｔと、対応する電圧情報ＶＳＡＣＬＫの組の集合に基づいて、受け取られた温度情報Ｔに基づく電圧情報ＶＳＡＣＬＫがＳＡＣＬＫ高さ決定部５２によって割り出される。このＳＡＣＬＫ高さ決定部５２による変換は、例えば、予め用意された変換テーブル５３に基づいて行われる。そのための例の１つとして、変換テーブルが、ＲＯＭヒューズ領域５４に格納される。ＲＯＭヒューズ領域５４は、メモリ１０の一部として用意されている。ＳＡＣＬＫ高さ決定部５２は、例えばメモリ１０の起動時に、ＲＯＭヒューズ領域５４から変換テーブル５３を読み出し、温度情報Ｔを受け取ると、変換テーブルを参照して温度情報Ｔを電圧情報ＶＳＡＣＬＫに変換する。
【００７１】
ＳＡＣＬＫ高さ決定部５２は、電圧情報ＶＳＡＣＬＫをＳＡＣＬＫドライバ１１に供給する。ＳＡＣＬＫドライバ１１は、電圧情報により指定される大きさのΔＳＡＣＬＫを含んだ信号ＳＡＣＬＫを出力する。
【００７２】
第２実施形態は、第１実施形態の図５、図６、図７の例にも適用可能である。
【００７３】
以上説明したように、第２実施形態によれば、第１実施形態と同じく、ストローブの時点でノードＳＥＮの電圧は、寄生リーク電流によるノードＳＥＮの電位の低下を補償するように、信号ＳＡＣＬＫの電位上昇を通じて上げられている。このため、第１実施形態と同じ利点を得られる。また、第２実施形態によれば、上昇量ΔＳＡＣＬＫは、温度依存性を有する。ノードＳＥＮの電位は温度依存性を有するので、寄生オフ電流によるノードＳＥＮの電位低下にも温度依存性を持たせて、より高精度でノードＳＥＮの電位低下を補償できる。よって、より高精度でセンスを実行可能な半導体記憶装置を実現できる。
【００７４】
その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。
【符号の説明】
【００７５】
１…メモリセルアレイ、２…ロウデコーダ、３…データ回路・ページバッファ、４…カラムデコーダ、５…制御回路、６…入出力回路、７…アドレス・コマンドレジスタ、８…電圧発生回路、９…コアドライバ、１０…メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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