(57)【要約】      （修正有）【課題】キャリブレーションコマンドの競合による誤動作を防止する。【解決手段】調整コードＣＯＤＥに応じて出力インピーダンスが調整されるデータ出力回路４１Ａを含むチャネルＣＨＡと、調整コードＣＯＤＥに応じて出力インピーダンスが調整されるデータ出力回路を含むチャネルＣＨＢと、キャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢを調停する調停回路２００と、調停回路２００の制御により調整コードＣＯＤＥを生成するキャリブレーション実行回路１００とを備える。いずれのチャネルに対してキャリブレーションコマンドが発行された場合であっても、各チャネルに共通の調整コードを生成していることから、キャリブレーションコマンドが競合した場合であっても調整コードを正しく生成することが可能となる。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１コマンドアドレス制御回路と、前記第１コマンドアドレス制御回路によってアクセスされる第１メモリセルアレイと、調整コードに応じて出力インピーダンスが調整され、前記第１メモリセルアレイから読み出されたデータを出力する第１データ出力回路とを含む第１チャネルと、
第２コマンドアドレス制御回路と、前記第２コマンドアドレス制御回路によってアクセスされる第２メモリセルアレイと、前記調整コードに応じて出力インピーダンスが調整され、前記第２メモリセルアレイから読み出されたデータを出力する第２データ出力回路とを含む第２チャネルと、
前記第１コマンド制御回路からの第１キャリブレーション実行信号及び前記第２コマンド制御回路からの第２キャリブレーション実行信号のそれぞれに応じて前記調整コードを生成するキャリブレーション回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記第１チャネルは、前記第１データ出力回路に接続された第１データ端子をさらに含み、
前記第２チャネルは、前記第１データ端子とは別個に設けられ、前記第２データ出力回路に接続された第２データ端子をさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１チャネルは、前記第１コマンドアドレス制御回路に接続された第１コマンドアドレス端子をさらに含み、
前記第２チャネルは、前記第１コマンドアドレス端子とは別個に設けられ、前記第２コマンドアドレス制御回路に接続された第２コマンドアドレス端子をさらに含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１コマンドアドレス制御回路は、前記第１コマンドアドレス端子を介してキャリブレーションコマンドを受信したことに応答して、前記第１キャリブレーション実行信号を前記キャリブレーション回路に供給し、
前記第２コマンドアドレス制御回路は、前記第２コマンドアドレス端子を介して前記キャリブレーションコマンドを受信したことに応答して、前記第２キャリブレーション実行信号を前記キャリブレーション回路に供給することを特徴とする請求項３に記載の半導体装置。
【請求項５】
キャリブレーション回路に接続されたキャリブレーション端子をさらに備え、前記キャリブレーション端子は前記第１及び第２チャネルに共有されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記キャリブレーション回路は、キャリブレーション動作を実行するキャリブレーション実行回路と、前記第１及び第２キャリブレーション実行信号に基づいて前記キャリブレーション実行回路を活性化させる調停回路とを含み、
前記調停回路は、前記第１キャリブレーション実行信号に応答して前記キャリブレーション実行回路が活性化されている場合、前記第２キャリブレーション実行信号を無効化することを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記調停回路は、前記第２キャリブレーション実行信号に応答して前記キャリブレーション実行回路が活性化されている場合、前記第１キャリブレーション実行信号を無効化することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記調停回路は、前記第１キャリブレーション実行信号と前記第２キャリブレーション実行信号が同時に入力された場合、前記第１キャリブレーション実行信号に基づいて前記キャリブレーション実行回路を活性化させることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記キャリブレーション回路は、前記第１チャネルに割り当てられ前記調整コードを保持する第１中継回路と、前記第２チャネルに割り当てられ前記調整コードを保持する第２中継回路とをさらに含むことを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１中継回路に保持された前記調整コードは、前記第１コマンド制御回路からの第１コード更新信号に応じて前記第１データ出力回路に出力され、
前記第２中継回路に保持された前記調整コードは、前記第２コマンド制御回路からの第２コード更新信号に応じて前記第２データ出力回路に出力されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１コマンドアドレス制御回路は、前記第１コマンドアドレス端子を介してコード更新コマンドを受信したことに応答して、前記第１コード更新信号を前記キャリブレーション回路に供給し、
前記第２コマンドアドレス制御回路は、前記第２コマンドアドレス端子を介して前記コード更新コマンドを受信したことに応答して、前記第２コード更新信号を前記キャリブレーション回路に供給することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１コマンドアドレス制御回路、前記第１データ出力回路及び前記第１中継回路は、第１周辺回路領域に配置され、
前記第２コマンドアドレス制御回路、前記第２データ出力回路及び前記第２中継回路は、第２周辺回路領域に配置され、
前記第１及び第２メモリセルアレイは、前記第１周辺回路領域と前記第２周辺回路領域に挟まれたメモリセルアレイ領域に配置されていることを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記調停回路及び前記キャリブレーション実行回路は、前記第１周辺回路領域に配置されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
請求項４乃至１３のいずれか一項に記載の半導体装置と、前記半導体装置を制御するコントローラとを備え、
前記コントローラは、第１クロック信号に同期して前記第１コマンドアドレス端子に前記キャリブレーションコマンドを供給し、第２クロック信号に同期して前記第２コマンドアドレス端子に前記キャリブレーションコマンドを供給することを特徴とする半導体システム。
【請求項１５】
第１キャリブレーションコマンド及び第１コード更新コマンドが入力される第１コマンドアドレス端子と、第１データ端子と、前記第１データ端子を駆動する第１データ出力回路とを含む第１チャネルと、
第２キャリブレーションコマンド及び第２コード更新コマンドが入力される第２コマンドアドレス端子と、第２データ端子と、前記第２データ端子を駆動する第２データ出力回路とを含む第２チャネルと、
前記第１及び第２キャリブレーションコマンドのそれぞれに応答してキャリブレーション動作を実行することにより調整コードを生成するキャリブレーション実行回路と、
前記第１コード更新コマンドに応答して前記調整コードを保持する第１レジスタを含む第１中継回路と、
前記第２コード更新コマンドに応答して前記調整コードを保持する第２レジスタを含む第２中継回路と、を備え、
前記第１データ出力回路は、前記第１レジスタに保持された前記調整コードによって出力インピーダンスが指定され、
前記第２データ出力回路は、前記第２レジスタに保持された前記調整コードによって出力インピーダンスが指定されることを特徴とする半導体装置。
【請求項１６】
前記第１中継回路は第３レジスタをさらに含み、
前記第２中継回路は第４レジスタをさらに含み、
前記キャリブレーション動作の完了に応答して、前記キャリブレーション実行回路によって生成された前記調整コードが前記第３及び第４レジスタに保持され、
前記第１コード更新コマンドに応答して前記調整コードが前記第３レジスタから前記第１レジスタに転送され、
前記第２コード更新コマンドに応答して前記調整コードが前記第４レジスタから前記第２レジスタに転送されることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１中継回路は第５レジスタをさらに含み、
前記第２中継回路は第６レジスタをさらに含み、
第１動作モードが指定されている場合には、前記キャリブレーション動作の完了に応答して、前記キャリブレーション実行回路によって生成された前記調整コードが前記第３及び第４レジスタに保持され、
第２動作モードが指定されている場合には、前記キャリブレーション動作の完了に応答して、前記キャリブレーション実行回路によって生成された前記調整コードが前記第５及び第６レジスタに保持され、
前記第１コード更新コマンドに応答して前記調整コードが前記第３又は第５レジスタから前記第１レジスタに転送され、
前記第２コード更新コマンドに応答して前記調整コードが前記第４又は第６レジスタから前記第２レジスタに転送されることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１動作モードが指定されている場合、前記第１及び第２データ出力回路は第１の振幅で動作し、
前記第２動作モードが指定されている場合、前記第１及び第２データ出力回路は前記第１の振幅とは異なる第２の振幅で動作することを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１中継回路は、前記調整コードの初期値を保持する第７レジスタをさらに含み、
前記第２中継回路は、前記調整コードの前記初期値を保持する第８レジスタをさらに含むことを特徴とする請求項１７又は１８に記載の半導体装置。
【請求項２０】
前記第１キャリブレーションコマンドに応答して前記キャリブレーション動作が実行されている期間は前記第２キャリブレーションコマンドを無効化し、前記第２キャリブレーションコマンドに応答して前記キャリブレーション動作が実行されている期間は前記第１キャリブレーションコマンドを無効化する調停回路をさらに備えることを特徴とする請求項１５乃至１９のいずれか一項に記載の半導体装置。
【請求項２１】
前記第１キャリブレーションコマンドに応答して前記キャリブレーション動作が実行されている期間であっても前記第２コード更新コマンドは無効化されず、前記第２キャリブレーションコマンドに応答して前記キャリブレーション動作が実行されている期間であっても前記第１コード更新コマンドは無効化されないことを特徴とする請求項２０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える半導体システムに関し、特に、データ出力回路のインピーダンスを制御するキャリブレーション回路を備えた半導体装置及びこれを備える半導体システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、データを外部に出力するためのデータ出力回路を備えている。データ出力回路は、活性化時に所望のインピーダンスが得られるよう設計されているが、プロセスばらつきや温度変化などの影響により、必ずしも設計通りのインピーダンスが得られるとは限らない。このため、データ出力回路のインピーダンスを高精度に制御する必要のある半導体装置においては、キャリブレーション回路と呼ばれるインピーダンス調整回路が内蔵されている（特許文献１，２参照）。
【０００３】
ところで、近年、複数のチャネルに分割されたタイプの半導体装置が提案されている。チャネルとは、独立してアクセス可能な回路ブロックであり、チャネルごとにメモリセルアレイ、アクセス制御回路、外部端子などを備えている。チャネル間においては、基本的に全ての回路が分離されており、互いに異なるクロック信号に同期して動作するとともに、コマンドアドレス信号の受信やデータの入出力についても、互いに異なる外部端子が用いられる。つまり、各チャネルはそれぞれ独立した１個の半導体装置と見なすことができ、この点においてバンクと呼ばれるアクセス単位とは区別される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１１９６３２号公報
【特許文献２】特開２００６−２０３４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、複数のチャネルを備える半導体装置であっても、キャリブレーション回路など一部の回路については共有されることがある。この場合、それぞれのチャネルに対して発行されたキャリブレーションコマンドが競合することが考えられる。このため、この種の半導体装置においては、共有されたキャリブレーション回路をどのように動作させるかが問題となる。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、第１コマンドアドレス制御回路と、前記第１コマンドアドレス制御回路によってアクセスされる第１メモリセルアレイと、調整コードに応じて出力インピーダンスが調整され、前記第１メモリセルアレイから読み出されたデータを出力する第１データ出力回路とを含む第１チャネルと、第２コマンドアドレス制御回路と、前記第２コマンドアドレス制御回路によってアクセスされる第２メモリセルアレイと、前記調整コードに応じて出力インピーダンスが調整され、前記第２メモリセルアレイから読み出されたデータを出力する第２データ出力回路とを含む第２チャネルと、前記第１コマンド制御回路からの第１キャリブレーション実行信号及び前記第２コマンド制御回路からの第２キャリブレーション実行信号のそれぞれに応じて前記調整コードを生成するキャリブレーション回路と、を備えることを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、第１キャリブレーションコマンド及び第１コード更新コマンドが入力される第１コマンドアドレス端子と、第１データ端子と、前記第１データ端子を駆動する第１データ出力回路とを含む第１チャネルと、第２キャリブレーションコマンド及び第２コード更新コマンドが入力される第２コマンドアドレス端子と、第２データ端子と、前記第２データ端子を駆動する第２データ出力回路とを含む第２チャネルと、前記第１及び第２キャリブレーションコマンドのそれぞれに応答してキャリブレーション動作を実行することにより調整コードを生成するキャリブレーション実行回路と、前記第１コード更新コマンドに応答して前記調整コードを保持する第１レジスタを含む第１中継回路と、前記第２コード更新コマンドに応答して前記調整コードを保持する第２レジスタを含む第２中継回路と、を備え、前記第１データ出力回路は、前記第１レジスタに保持された前記調整コードによって出力インピーダンスが指定され、前記第２データ出力回路は、前記第２レジスタに保持された前記調整コードによって出力インピーダンスが指定されることを特徴とする。
【０００８】
本発明による半導体システムは、前記半導体装置と、前記半導体装置を制御するコントローラとを備える。
【発明の効果】
【０００９】
本発明によれば、いずれのチャネルに対してキャリブレーションコマンドが発行された場合であっても、各チャネルに共通の調整コードを生成していることから、キャリブレーションコマンドが競合した場合であっても調整コードを正しく生成することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１０を備えた半導体システム１の構成を示すブロック図である。
【図２】半導体装置１０のレイアウトを説明するための模式的な平面図である。
【図３】キャリブレーション回路のレイアウトを説明するための模式的な平面図である。
【図４】チャネルＣＨＡの構成を示すブロック図である。
【図５】チャネルＣＨＢの構成を示すブロック図である。
【図６】動作モードによるリードデータＤＱＡの波形の違いを説明するための図であり、符号Ｖ３０は第１動作モードが指定されている場合におけるリードデータＤＱＡの波形を示し、符号Ｖ２５は第２動作モードが指定されている場合におけるリードデータＤＱＡの波形を示す。
【図７】（ａ）はリードデータをハイレベルとする方法を説明するための模式図であり、（ｂ）はライトデータをハイレベルとする方法を説明するための模式図である。
【図８】チャネルＣＨＡに含まれるデータ出力回路４１Ａの構成を示すブロック図である。
【図９】プルアップユニットＰＵの回路図である。
【図１０】プルダウンユニットＰＤの回路図である。
【図１１】キャリブレーション動作に関連する回路ブロックを抜き出して示すブロック図である。
【図１２】リセット要求の種類とキャリブレーション回路内のリセット対象となる回路ブロックとの関係を説明するための表である。
【図１３】調停回路２００の回路図である。
【図１４】調停回路２００の動作を説明するための第１の動作波形図である。
【図１５】調停回路２００の動作を説明するための第２の動作波形図である。
【図１６】調停回路２００の動作を説明するための第３の動作波形図である。
【図１７】調停回路２００の動作を説明するための第４の動作波形図である。
【図１８】変形例による優先回路２５０の回路図である。
【図１９】一般的なＳＲラッチ回路２６０の回路図である。
【図２０】ＳＲラッチ回路２６０の動作を説明するための波形図である。
【図２１】優先回路２５０の動作を説明するための波形図である。
【図２２】状態制御回路４００の回路図である。
【図２３】状態制御回路４００の動作を説明するための波形図である。
【図２４】キャリブレーション主回路１１０のブロック図である。
【図２５】マルチプレクサ１３０の回路図である。
【図２６】ラッチ回路１３２の回路図である。
【図２７】中継回路３００Ａの構成を示すブロック図である。
【図２８】中継回路３００Ｂの構成を示すブロック図である。
【図２９】マルチプレクサ１３０及び中継回路３００Ａの動作を説明するためのタイミング図である。
【図３０】各レジスタに保持される調整コードの変化の一例を示す図である。
【図３１】各レジスタに保持される調整コードの変化の他の例を示す図である。
【図３２】変形例によるキャリブレーション主回路１１０の一部を示す回路図である。
【図３３】変形例による中継回路３００Ａの構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１０を備えた半導体システム１の構成を示すブロック図である。
【００１３】
図１に示す半導体システム１は、複数の半導体装置１０及びこれを制御するコントローラ２を備えている。特に限定されるものではないが、各半導体装置１０は単一の半導体チップに集積されたＤＤＲ４（Double Data Rate 4）型のＤＲＡＭである。各半導体装置１０は、互いに別個の外部端子が割り当てられた２つのチャネルＣＨＡ，ＣＨＢを備えている。そして、チャネルＣＨＡは、コントローラ２から供給されるコマンドアドレス信号ＣＡＡ及び外部クロック信号ＣＫＡ，／ＣＫＡに基づいてリード動作及びライト動作を行い、チャネルＣＨＢは、コントローラ２から供給されるコマンドアドレス信号ＣＡＢ及び外部クロック信号ＣＫＢ，／ＣＫＢに基づいてリード動作及びライト動作を行う。
【００１４】
コマンドアドレス信号ＣＡＡ及び外部クロック信号ＣＫＡ，／ＣＫＡは、それぞれコマンドアドレスバス３Ａ及びクロックバス４Ａを介して、複数の半導体装置１０のコマンドアドレス端子２１Ａ及びクロック端子２２Ａに共通に供給される。コマンドアドレス信号ＣＡＡ及び外部クロック信号ＣＫＡ，／ＣＫＡはチャネルＣＨＡに供給され、これによりチャネルＣＨＡに含まれるメモリセルアレイに対してアクセス動作が行われる。
【００１５】
コマンドアドレス信号ＣＡＢ及び外部クロック信号ＣＫＢ，／ＣＫＢは、それぞれコマンドアドレスバス３Ｂ及びクロックバス４Ｂを介して、複数の半導体装置１０のコマンドアドレス端子２１Ｂ及びクロック端子２２Ｂに共通に供給される。コマンドアドレス信号ＣＡＢ及び外部クロック信号ＣＫＢ，／ＣＫＢはチャネルＣＨＢに供給され、これによりチャネルＣＨＢに含まれるメモリセルアレイに対してアクセス動作が行われる。
【００１６】
但し、コマンドアドレス信号ＣＡＡ，ＣＡＢのうち、チップセレクト信号など一部の信号については、１又は２以上の半導体装置１０に対して個別に供給される。
【００１７】
各半導体装置１０のチャネルＣＨＡから読み出されたリードデータＤＱＡは、データ端子２３Ａを介して出力される。データ端子２３Ａはデータバス５Ａに接続されており、これにより、チャネルＣＨＡから読み出されたリードデータＤＱＡがコントローラ２に転送される。逆に、チャネルＣＨＡに書き込むべきライトデータＤＱＡは、コントローラ２からデータバス５Ａを介してデータ端子２３Ａに入力される。
【００１８】
各半導体装置１０のチャネルＣＨＢから読み出されたリードデータＤＱＢは、データ端子２３Ｂを介して出力される。データ端子２３Ｂはデータバス５Ｂに接続されており、これにより、チャネルＣＨＢから読み出されたリードデータＤＱＢがコントローラ２に転送される。逆に、チャネルＣＨＢに書き込むべきライトデータＤＱＢは、コントローラ２からデータバス５Ｂを介してデータ端子２３Ｂに入力される。
【００１９】
尚、本発明における半導体装置がデータの入力（ライト動作）の可能な半導体装置である必要はなく、ＲＯＭ系の半導体メモリデバイスのように、データの出力（リード動作）のみが可能であっても構わない。
【００２０】
半導体装置１０には、キャリブレーション端子ＺＱが設けられている。キャリブレーション端子ＺＱは、各半導体装置１０に１つだけ設けられており、したがってチャネルＣＨＡ，ＣＨＢで共有される。キャリブレーション端子ＺＱは、メモリモジュール基板あるいはマザーボードに設けられたリファレンス抵抗素子ＲＺＱを介して電源電位ＶＤＤに接続されている。リファレンス抵抗素子ＲＺＱは、後述するキャリブレーション動作において参照される抵抗である。尚、本明細書においては、リファレンス抵抗素子ＲＺＱの抵抗値についても「ＲＺＱ」と表記することがある。他の素子又は回路の抵抗値についても、リファレンス抵抗素子ＲＺＱの抵抗値と同じ抵抗値であれば、「ＲＺＱ」と表記する。
【００２１】
図２は、半導体装置１０のレイアウトを説明するための模式的な平面図である。
【００２２】
図２に示すように、半導体装置１０は平面形状が矩形である半導体基板６に集積されており、半導体基板６をＹ方向に区画する境界線Ｌを境界としてチャネルＣＨＡ，ＣＨＢが配置されている。また、半導体基板６は、Ｙ方向における一方のエッジＥＧ１に沿って設けられた第１周辺回路領域ＰＥＡと、Ｙ方向における他方のエッジＥＧ２に沿って設けられた第２周辺回路領域ＰＥＢと、これらに挟まれるように設けられたメモリセルアレイ領域ＡＲＹを有している。
【００２３】
そして、チャネルＣＨＡに属する外部端子及び周辺回路は、第１周辺回路領域ＰＥＡに配置され、チャネルＣＨＢに属する外部端子及び周辺回路は、第２周辺回路領域ＰＥＢに配置される。また、チャネルＣＨＡ，ＣＨＢに含まれるメモリセルアレイは、メモリセルアレイ領域ＡＲＹに配置される。
【００２４】
チャネルＣＨＡに属する外部端子には、上述したコマンドアドレス端子２１Ａ、クロック端子２２Ａ、データ端子２３Ａが含まれ、これらはＸ方向に延在するパッド列ＰＡに配列される。同様に、チャネルＣＨＢに属する外部端子には、上述したコマンドアドレス端子２１Ｂ、クロック端子２２Ｂ、データ端子２３Ｂが含まれ、これらはＸ方向に延在するパッド列ＰＢに配列される。
【００２５】
さらに、第１周辺回路領域ＰＥＡに設けられたパッド列ＰＡには、キャリブレーション端子ＺＱが含まれる。キャリブレーション端子ＺＱは、チャネルＣＨＡ，ＣＨＢに共有される。一方、第２周辺回路領域ＰＥＢに設けられたパッド列ＰＢには、リセット端子２６Ｂが含まれる。リセット端子２６Ｂは、コントローラ２からリセット信号ＲＥＳＥＴが入力される端子であり、チャネルＣＨＡ，ＣＨＢに共有される。
【００２６】
図３は、キャリブレーション回路のレイアウトを説明するための模式的な平面図である。
【００２７】
図３に示すように、キャリブレーション回路は、キャリブレーション実行回路１００、調停回路２００及び２つの中継回路３００Ａ，３００Ｂを含む。このうち、キャリブレーション実行回路１００、調停回路２００及び中継回路３００Ａは第１周辺回路領域ＰＥＡに配置され、中継回路３００Ｂは第２周辺回路領域ＰＥＢに配置される。
【００２８】
キャリブレーション実行回路１００は、キャリブレーション端子ＺＱの電位を参照することによって調整コードＯＵＴＣＯＤＥを生成する回路であり、その動作は調停回路２００によって制御される。調停回路２００は、コマンドデコード回路３３Ａから供給されるキャリブレーション実行信号ＺＱＥＸＥＡ及びコード更新信号ＺＱＬＡＴＡと、コマンドデコード回路３３Ｂから供給されるキャリブレーション実行信号ＺＱＥＸＥＢ及びコード更新信号ＺＱＬＡＴＢを受け、これらに基づいてキャリブレーション実行回路１００の動作を制御する。キャリブレーション実行回路１００及び調停回路２００の詳細については後述する。
【００２９】
キャリブレーション実行回路１００によって生成された調整コードＯＵＴＣＯＤＥは、中継回路３００Ａ，３００Ｂに転送され、保持される。そして、中継回路３００Ａ，３００Ｂに保持された調整コードＣＯＤＥは、それぞれデータ出力回路４１Ａ，４１Ｂに供給され、これによりデータ出力回路４１Ａ，４１Ｂの出力インピーダンスが調整される。
【００３０】
ここで、キャリブレーション実行回路１００から出力される調整コードＯＵＴＣＯＤＥを直接データ出力回路４１Ａ，４１Ｂに供給するのではなく、中継回路３００Ａ，３００Ｂを経由させているのは、キャリブレーション実行回路１００とデータ出力回路４１Ｂとの距離が離れているからである。つまり、キャリブレーション実行回路１００は、半導体基板６のエッジＥＧ１に近い第１周辺回路領域ＰＥＡに配置されているのに対し、データ出力回路４１Ｂは、半導体基板６のエッジＥＧ２に近い第２周辺回路領域ＰＥＢに配置されているため、両者を接続する配線の配線長は、半導体基板６のＹ方向における長さに近い長距離配線となる。このため、キャリブレーション実行回路１００とデータ出力回路４１Ｂを直接接続すると、キャリブレーション動作中に調整コードＯＵＴＣＯＤＥ（後述するＣＡＬＣＯＤＥ）の値が変化する度に、長距離配線が充放電されるため消費電流が増大してしまう。これを防止すべく、本実施形態ではキャリブレーション動作が完了した後、値の確定した調整コードＯＵＴＣＯＤＥ（ＣＡＬＣＯＤＥ）をキャリブレーション実行回路１００から中継回路３００Ａ，３００Ｂに転送し、中継回路３００Ａ，３００Ｂに保持された調整コードＣＯＤＥに基づいてデータ出力回路４１Ａ，４１Ｂの出力インピーダンスを調整する構成としている。
【００３１】
図４は、チャネルＣＨＡの構成を示すブロック図である。
【００３２】
図４に示すように、チャネルＣＨＡはメモリセルアレイ１１Ａを有している。メモリセルアレイ１１Ａは、複数のワード線ＷＬと複数のビット線ＢＬ，／ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２Ａによって行われ、ビット線ＢＬ，／ＢＬの選択はカラムデコーダ１３Ａによって行われる。
【００３３】
対を成すビット線ＢＬ，／ＢＬは、メモリセルアレイ１１Ａ内に設けられたセンスアンプＳＡＭＰに接続されている。センスアンプＳＡＭＰは、ビット線ＢＬ，／ＢＬ間に生じている電位差を増幅し、これにより得られたリードデータを相補のローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給する。ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給されたリードデータは、スイッチ回路ＴＧを介して、相補のメインＩＯ線ＭＩＯＴ／ＭＩＯＢに転送される。そして、メインＩＯ線ＭＩＯＴ／ＭＩＯＢ上のリードデータは、データ制御回路３９Ａによってシングルエンド形式の信号に変換され、リードライトバスＲＷＢＳを介してデータ入出力回路４０Ａに供給される。データ入出力回路４０Ａは、データ出力回路４１Ａとデータ入力回路４２Ａを含む。
【００３４】
また、チャネルＣＨＡには外部端子としてコマンドアドレス端子２１Ａ、クロック端子２２Ａ、データ端子２３Ａ、電源端子２４Ａ，２５Ａ及びキャリブレーション端子ＺＱが設けられている。
【００３５】
コマンドアドレス端子２１Ａには、外部からコマンドアドレス信号ＣＡＡが入力される。コマンドアドレス端子２１Ａに入力されたコマンドアドレス信号ＣＡＡは、コマンドアドレス入力回路３１Ａに供給される。コマンドアドレス信号ＣＡＡは、アドレス信号ＡＤＤとコマンド信号ＣＯＭを含む。このうち、アドレス信号ＡＤＤはアドレス制御回路３２Ａに供給され、コマンド信号ＣＯＭはコマンドデコード回路３３Ａに供給される。コマンドアドレス入力回路３１Ａ、アドレス制御回路３２Ａ、コマンドデコード回路３３Ａ、ロウデコーダ１２Ａ、カラムデコーダ１３Ａなど、メモリセルアレイ１１Ａにアクセする回路ブロックは、第１コマンドアドレス制御回路ＣＡ１を構成する。
【００３６】
アドレス制御回路３２Ａは、アドレス信号ＡＤＤのうち、ロウアドレスＸＡＤＤについてはロウデコーダ１２Ａに供給し、カラムアドレスＹＡＤＤについてはカラムデコーダ１３Ａに供給する。また、モードレジスタセットにエントリしている場合、モード信号ＭＡＤＤをモードレジスタ１４Ａに供給する。
【００３７】
モードレジスタ１４Ａは、チャネルＣＨＡの動作モードを示すパラメータが設定される回路である。モードレジスタ１４Ａから出力されるモード信号としては、出力レベル選択信号ＭＲＳＶＡが含まれる。出力レベル選択信号ＭＲＳＶＡは、データ入出力回路４０Ａに供給される。出力レベル選択信号ＭＲＳＶＡは、リードデータＤＱＡの出力レベルを選択するための信号である。
【００３８】
コマンドデコード回路３３Ａは、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＡＣＴ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥ、モードレジスタセット信号ＭＲＳ、キャリブレーション実行信号ＺＱＥＸＥＡ、コード更新信号ＺＱＬＡＴＡ、リセット信号ＲＳＴＡなどがある。
【００３９】
アクティブ信号ＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＡＣＴが活性化すると、アドレス制御回路３２ＡにラッチされたロウアドレスＸＡＤＤがロウデコーダ１２Ａに供給される。これにより、当該ロウアドレスＸＡＤＤにより指定されるワード線ＷＬが選択される。
【００４０】
リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥは、コマンド信号ＣＯＭがリードコマンド及びライトコマンドを示している場合にそれぞれ活性化される信号である。リード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥが活性化すると、アドレス制御回路３２ＡにラッチされたカラムアドレスＹＡＤＤがカラムデコーダ１３Ａに供給される。これにより、当該カラムアドレスＹＡＤＤにより指定されるビット線ＢＬ又は／ＢＬが選択される。
【００４１】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力すれば、これらロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣからリードデータＤＱＡが読み出される。リードデータＤＱＡは、データ制御回路３９Ａ及びデータ入出力回路４０Ａに含まれるデータ出力回路４１Ａを介して、データ端子２３Ａから外部に出力される。
【００４２】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力し、その後、データ端子２３ＡにライトデータＤＱＡを入力すれば、ライトデータＤＱＡはデータ入出力回路４０Ａに含まれるデータ入力回路４２Ａ及びデータ制御回路３９Ａを介してメモリセルアレイ１１Ａに供給され、ロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣに書き込まれる。
【００４３】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してコマンドアドレス端子２１Ａからモード信号ＭＡＤＤを入力すれば、モードレジスタ１４Ａの設定値を書き換えることができる。
【００４４】
キャリブレーション実行信号ＺＱＥＸＥＡは、コマンド信号ＣＯＭがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション実行信号ＺＱＥＸＥＡが活性化すると、キャリブレーション実行回路１００はキャリブレーション動作を実行し、これによって調整コードＯＵＴＣＯＤＥを生成する。キャリブレーション実行回路１００によって生成された調整コードＯＵＴＣＯＤＥは、キャリブレーション動作の終了後、中継回路３００Ａ，３００Ｂに転送される。
【００４５】
コード更新信号ＺＱＬＡＴＡは、コマンド信号ＣＯＭがコード更新コマンドを示している場合に活性化される信号である。コード更新信号ＺＱＬＡＴＡが活性化すると、中継回路３００Ａに保持された調整コードＣＯＤＥがデータ入出力回路４０Ａに供給される。これにより、データ入出力回路４０Ａに含まれるデータ出力回路４１Ａの出力インピーダンスが調整コードＣＯＤＥに応じて変化する。
【００４６】
リセット信号ＲＳＴＡは、コマンド信号ＣＯＭがリセットコマンドを示している場合に活性化される信号である。リセット信号ＲＳＴＡは、リセット制御回路３８Ａに入力される。リセット制御回路３８Ａは、半導体装置１０内の各種リセット要求に基づいて、対応する回路ブロックの状態を制御する。リセット要求としては、上述したリセット信号ＲＳＴＡの他、チャネルＣＨＢから供給されるリセット信号ＲＳＴＢ，ＲＥＳＥＴ、パワーオンリセット信号ＰＯＮなどが含まれる。出力レベル選択信号ＭＲＳＶＡもリセット制御回路３８Ａに入力される。
【００４７】
クロック端子２２Ａには、外部クロック信号ＣＫＡ，／ＣＫＡが入力される。外部クロック信号ＣＫＡと外部クロック信号／ＣＫＡは互いに相補の信号であり、いずれもクロック入力回路３４Ａに供給される。クロック入力回路３４Ａは、外部クロック信号ＣＫＡ，／ＣＫＡを受けて内部クロック信号ＩＣＬＫＡを生成する。内部クロック信号ＩＣＬＫＡは、アドレス制御回路３２Ａやコマンドデコード回路３３Ａなど、チャネルＣＨＡに含まれる各回路ブロックの動作タイミングを規定するタイミング信号として用いられる。
【００４８】
内部クロック信号ＩＣＬＫＡは、内部クロック発生回路３５Ａにも供給され、これによって位相制御された内部クロック信号ＬＣＬＫＡが生成される。特に限定されるものではないが、内部クロック発生回路３５ＡとしてはＤＬＬ回路を用いることができる。内部クロック信号ＬＣＬＫＡはデータ入出力回路４０Ａに供給され、リードデータＤＱＡの出力タイミングを決めるタイミング信号として用いられる。
【００４９】
電源端子２４Ａ，２５Ａは、それぞれ電源電位ＶＤＤＡ，ＶＳＳＡが供給される端子である。電源端子２４Ａ，２５Ａに供給される電源電位ＶＤＤＡ，ＶＳＳＡは、内部電源発生回路３６Ａに供給される。内部電源発生回路３６Ａは、電源電位ＶＤＤＡ，ＶＳＳＡに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、リファレンス電位ＺＱＶＲＥＦ，ＶＯＨを発生させる。内部電位ＶＰＰは主にロウデコーダ１２Ａにおいて使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１Ａ内のセンスアンプＳＡＭＰにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、リファレンス電位ＺＱＶＲＥＦ，ＶＯＨは、キャリブレーション実行回路１００にて使用される基準電位である。
【００５０】
また、電源端子２４Ａ，２５Ａはパワーオン検出回路３７Ａにも接続されている。パワーオン検出回路３７Ａは、電源端子２４Ａ，２５Ａに電源が投入されたことを検出する回路であり、電源の投入が検出されると、パワーオンリセット信号ＰＯＮを活性化させる。パワーオンリセット信号ＰＯＮは、チャネルＣＨＡ，ＣＨＢの各回路ブロックに供給され、これらの回路をリセットする。
【００５１】
キャリブレーション端子ＺＱは、キャリブレーション実行回路１００に接続されている。キャリブレーション実行回路１００は、キャリブレーション状態信号ＺＱＡＣＴによって活性化されると、リファレンス抵抗素子ＲＺＱのインピーダンス及びリファレンス電位ＺＱＶＲＥＦ，ＶＯＨを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られた調整コードＯＵＴＣＯＤＥはデータ入出力回路４０Ａに供給され、これによって、データ入出力回路４０Ａに含まれるデータ出力回路４１Ａの出力インピーダンスが指定される。キャリブレーション動作が終了すると、キャリブレーション実行回路１００からキャリブレーション終了信号ＣＡＬＥＮＤが出力される。
【００５２】
キャリブレーション状態信号ＺＱＡＣＴは、状態制御回路４００によって生成される。詳細については後述するが、状態制御回路４００は、調停回路２００から供給されるキャリブレーション開始信号ＣＭＤＳＢに応答してキャリブレーション状態信号ＺＱＡＣＴを活性化させ、キャリブレーション実行回路１００から供給されるキャリブレーション終了信号ＣＡＬＥＮＤに応答してキャリブレーション状態信号ＺＱＡＣＴを非活性化させる。
【００５３】
調停回路２００は、キャリブレーション実行信号ＺＱＥＸＥＡ及びコード更新信号ＺＱＬＡＴＡと、チャネルＣＨＢから供給されるキャリブレーション実行信号ＺＱＥＸＥＢ及びコード更新信号ＺＱＬＡＴＢを受け、これらに基づいてキャリブレーション開始信号ＣＭＤＳＢを生成する。調停回路２００の詳細については後述する。
【００５４】
図５は、チャネルＣＨＢの構成を示すブロック図である。
【００５５】
図５に示すように、チャネルＣＨＢは、一部の回路ブロックが追加又は削除されている点を除き、図４に示したチャネルＣＨＡと同様の回路構成を有している。図５に示す各回路ブロックの符号には末尾に「Ｂ」が付されている。これらの回路ブロックは、図４に示した回路ブロックのうち、末尾に「Ａ」が付された対応する回路ブロックに相当する。コマンドアドレス入力回路３１Ｂ、アドレス制御回路３２Ｂ、コマンドデコード回路３３Ｂ、ロウデコーダ１２Ｂ、カラムデコーダ１３Ｂなど、メモリセルアレイ１１Ｂにアクセする回路ブロックは、第２コマンドアドレス制御回路ＣＡ２を構成する。
【００５６】
尚、チャネルＣＨＢを構成する各回路ブロックの基本的な機能及び接続関係は、図４に示したチャネルＣＨＡと同じであることから、重複する説明は省略し、チャネルＣＨＡと相違する部分に着目して説明する。
【００５７】
チャネルＣＨＢは、図４に示したパワーオン検出回路３７Ａ、リセット制御回路３８Ａ、キャリブレーション実行回路１００及び調停回路２００に相当する回路ブロックを備えていない。その代わりに、チャネルＣＨＢは、リセット信号ＲＥＳＥＴが入力されるリセット端子２６Ｂを備えている。リセット信号ＲＥＳＥＴは、チャネルＣＨＡに含まれるリセット制御回路３８Ａに供給される。また、中継回路３００Ｂには、キャリブレーション実行回路１００から調整コードＯＵＴＣＯＤＥが転送される。
【００５８】
チャネルＣＨＢに属する電源端子２４Ｂ，２５Ｂには、それぞれ電源電位ＶＤＤＢ，ＶＳＳＢが供給される。電源電位ＶＤＤＡと電源電位ＶＤＤＢは同電位であり、特に区別する必要のない場合には単にＶＤＤと表記する。同様に、電源電位ＶＳＳＡと電源電位ＶＳＳＢは同電位であり、特に区別する必要のない場合には単にＶＳＳと表記する。
【００５９】
図６は、動作モードによるリードデータＤＱＡの波形の違いを説明するための図であり、符号Ｖ３０は第１動作モードが指定されている場合におけるリードデータＤＱＡの波形を示し、符号Ｖ２５は第２動作モードが指定されている場合におけるリードデータＤＱＡの波形を示す。
【００６０】
図６に示すように、コマンドアドレス端子２１Ａを介してリードコマンドＲＥＡＤを入力すると、所定のレイテンシが経過した後、データ端子２３ＡからリードデータＤＱＡがバースト出力される。尚、図６には複数のデータ端子２３Ａのうちいずれか一つのデータ端子２３Ａから出力されるリードデータＤＱＡを示している。
【００６１】
リードデータＤＱＡは２値信号であり、図６に示す例ではローレベル（Ｌ）とハイレベル（Ｈ）のリードデータが交互に出力されている。ここで、ローレベル（Ｌ）の具体的な電位はＶＳＳであり、ハイレベル（Ｈ）の具体的な電位はＶＯＨである。ＶＯＨのレベルは、第１動作モードが指定されている場合には符号Ｖ３０で示すようにＶＤＤ／３のレベルとなり、第２動作モードが指定されている場合には符号Ｖ２５で示すようにＶＤＤ／２．５のレベルとなる。また、ローレベル（Ｌ）であるＶＳＳとハイレベル（Ｈ）であるＶＯＨの中間電位がリファレンス電位ＶＲＥＦＤＱとなる。したがって、リファレンス電位ＶＲＥＦＤＱのレベルは、第１動作モードが指定されている場合には符号Ｖ３０で示すようにＶＤＤ／６のレベルとなり、第２動作モードが指定されている場合には符号Ｖ２５で示すようにＶＤＤ／５のレベルとなる。つまり、第１動作モードが指定されている場合と、第２動作モードが指定されている場合とで、リードデータＤＱＡの振幅が異なる。
【００６２】
そして、実際にローレベル（Ｌ）のリードデータを出力するためには、データ端子２３ＡをＶＳＳレベルに駆動すればよい。一方、実際にハイレベル（Ｈ）のリードデータを出力するためには、図７（ａ）に示すように、終端動作を行うコントローラ２のデータ端子７はＶＳＳレベルで駆動されているので、リード動作を行う半導体装置１０ａのデータ端子２３ＡをＶＤＤレベルで駆動すればよい。
【００６３】
ここで、第１動作モードが選択されている場合は、リード動作を行う半導体装置１０ａにおけるデータ出力回路４１Ａのインピーダンスを２ＲＺＱとし、終端動作を行うコントローラ２におけるデータ出力回路８のインピーダンスをＲＺＱとすれば、リードデータのレベルはＶＤＤ／３となる。一方、第２動作モードが選択されている場合は、リード動作を行う半導体装置１０ａにおけるデータ出力回路４１Ａのインピーダンスを１．５ＲＺＱとし、終端動作を行うコントローラ２におけるデータ出力回路８のインピーダンスをＲＺＱとすれば、リードデータのレベルはＶＤＤ／２．５となる。
【００６４】
同様に、半導体装置１０ａに対するライト動作の際には、図７（ｂ）に示すように、終端動作を行う半導体装置１０ｂにおけるデータ出力回路４１ＡのインピーダンスをＲＺＱとしてＶＳＳレベルで駆動し、コントローラ２のデータ出力回路８のインピーダンスを２ＲＺＱ又は１．５ＲＺＱとしてＶＤＤレベルで駆動すればよい。ここで、半導体装置１０ｂでなくライト動作を受ける１０ａそのものが終端動作を行っても構わない。
【００６５】
第１動作モードは、動作周波数が高い場合（例えば１．６ＧＨｚ）に選択することが好ましい。一方、第２動作モードは、動作周波数が低い場合（例えば０．８ＧＨｚ）に選択することが好ましい。動作モードは、出力レベル選択信号ＭＲＳＶＡによって指定され、変更する場合にはモードレジスタ１４Ａの設定値を書き換えればよい。
【００６６】
図８は、チャネルＣＨＡに含まれるデータ出力回路４１Ａの構成を示すブロック図であり、１個のデータ端子２３Ａに割り当てられた部分を示している。
【００６７】
図８に示すように、データ出力回路４１Ａは、１個のデータ端子２３Ａ当たり、７つのプルアップユニットＰＵ０〜ＰＵ６と、７つのプルダウンユニットＰＤ０〜ＰＤ６を備えている。プルアップユニットＰＵ０〜ＰＵ６及びプルダウンユニットＰＤ０〜ＰＤ６の出力ノードは、データ端子２３Ａに共通に接続されている。プルアップユニットＰＵ０〜ＰＵ６は互いに同じ回路構成を有しており、特に区別する必要がない場合は単に「プルアップユニットＰＵ」と総称する。同様に、プルダウンユニットＰＤ０〜ＰＤ６は互いに同じ回路構成を有しており、特に区別する必要がない場合は単に「プルダウンユニットＰＤ」と総称する。
【００６８】
プルアップユニットＰＵｉ（ｉ＝０〜６）とプルダウンユニットＰＤｉ（ｉ＝０〜６）は対を成す。そして、何対のユニットを使用するかは、モードレジスタ１４Ａから出力されるインピーダンス選択信号ＭＯＤＥによって指定される。また、プルアップユニットＰＵ０〜ＰＵ６及びプルダウンユニットＰＤ０〜ＰＤ６にはデータ制御回路３９Ａから内部データＤＡＴＡが供給されており、内部データＤＡＴＡがハイレベルを示している場合には、プルアップユニットＰＵ０〜ＰＵ６のうち、インピーダンス選択信号ＭＯＤＥによって指定される１又は２以上のプルアップユニットが活性化され、これによりデータ端子２３Ａがハイレベルに駆動される。一方、内部データＤＡＴＡがローレベルを示している場合には、プルダウンユニットＰＤ０〜ＰＤ６のうち、インピーダンス選択信号ＭＯＤＥによって指定される１又は２以上のプルダウンユニットが活性化され、これによりデータ端子２３Ａがローレベルに駆動される。
【００６９】
活性化されたプルアップユニットＰＵ０〜ＰＵ６のそれぞれのインピーダンスは、調整コードＣＯＤＥの一部であるプルアップコードＣＯＤＥＰＵによって指定される。同様に、活性化されたプルダウンユニットＰＤ０〜ＰＤ６のそれぞれのインピーダンスは、調整コードＣＯＤＥの一部であるプルダウンコードＣＯＤＥＰＤによって指定される。
【００７０】
本実施形態においては、プルアップユニットＰＵ０〜ＰＵ６のインピーダンス目標値は例えば２ＲＺＱであり、プルダウンユニットＰＤ０〜ＰＤ６のインピーダンス目標値は例えばＲＺＱである。この場合、インピーダンス選択信号ＭＯＤＥによってｊ対のユニットが使用される場合、ハイレベル出力時のインピーダンスは２ＲＺＱ／ｊとなり、ローレベル出力時のインピーダンスはＲＺＱ／ｊとなる。
【００７１】
チャネルＣＨＢに含まれるデータ出力回路４１Ｂについても、図８に示したデータ出力回路４１Ａと同様の回路構成を有しているため、重複する説明は省略する。
【００７２】
図９は、プルアップユニットＰＵの回路図である。
【００７３】
図９に示すように、プルアップユニットＰＵは、並列接続された５つのＮチャンネル型ＭＯＳトランジスタＴＮＵ０〜ＴＮＵ４からなるトランジスタ部ＴＲＵと、高抵抗配線部ＲＷによって構成されている。トランジスタＴＮＵ０〜ＴＮＵ４のドレインは、電源電位ＶＤＤを供給する電源配線ＶＬに共通に接続され、トランジスタＴＮＵ０〜ＴＮＵ４のソースは、高抵抗配線部ＲＷを介してデータ端子２３Ａに接続されている。高抵抗配線部ＲＷはタングステン配線などからなる例えば４０Ω程度の抵抗である。
【００７４】
トランジスタＴＮＵ０〜ＴＮＵ４のゲート電極には、コード信号ＤＣＯＤＥＰＵを構成する各ビットＤＣＯＤＥＰＵ０〜ＤＣＯＤＥＰＵ４がそれぞれ供給される。これにより、５つのトランジスタＴＮＵ０〜ＴＮＵ４は、コード信号ＤＣＯＤＥＰＵの値に基づいて個別にオン／オフ制御されることになる。図９に示すように、コード信号ＤＣＯＤＥＰＵは、コード信号ＣＯＤＥＰＵの各ビットと内部データＤＡＴＡをＡＮＤゲート回路によって論理合成した信号である。これにより、内部データＤＡＴＡがローレベルを示している場合は、コード信号ＣＯＤＥＰＵの値にかかわらず、コード信号ＤＣＯＤＥＰＵを構成するビットＤＣＯＤＥＰＵ０〜ＤＣＯＤＥＰＵ４が全てローレベルとなるため、トランジスタＴＮＵ０〜ＴＮＵ４は全てオフとなる。一方、内部データＤＡＴＡがハイレベルを示している場合は、コード信号ＣＯＤＥＰＵの値がそのままコード制御信号ＤＣＯＤＥＰＵの値となり、いくつかのトランジスタＴＮＵ０〜ＴＮＵ４がオンとなる。
【００７５】
ここで、トランジスタＴＮＵ０〜ＴＮＵ４のチャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ比）、つまり電流供給能力には、２のべき乗の重み付けがされている。具体的には、トランジスタＴＮＵ０のＷ／Ｌ比を１ＷＬｎｕとした場合、トランジスタＴＮＵｋ（ｋ＝０〜４）のＷ／Ｌ比は、２ｋ×ＷＬｎｕに設計されている。これにより、プルアップユニットＰＵのインピーダンスを最大で３２段階に調整することが可能となる。
【００７６】
図１０は、プルダウンユニットＰＤの回路図である。
【００７７】
図１０に示すように、プルダウンユニットＰＤは、並列接続された５つのＮチャンネル型ＭＯＳトランジスタＴＮＤ０〜ＴＮＤ４からなるトランジスタ部ＴＲＤと、高抵抗配線部ＲＷによって構成されている。トランジスタＴＮＤ０〜ＴＮＤ４のソースは、接地電位ＶＳＳＱを供給する電源配線ＳＬに共通に接続され、トランジスタＴＮＤ０〜ＴＮＤ４のドレインは、高抵抗配線部ＲＷを介してデータ端子２３Ａに接続されている。
【００７８】
トランジスタＴＮＤ０〜ＴＮＤ４のゲート電極には、コード信号ＤＣＯＤＥＰＤを構成する各ビットＤＣＯＤＥＰＤ０〜ＤＣＯＤＥＰＤ４がそれぞれ供給される。これにより、５つのトランジスタＴＮＤ０〜ＴＮＤ４は、コード信号ＤＣＯＤＥＰＤの値に基づいて個別にオン／オフ制御されることになる。図１０に示すように、コード信号ＤＣＯＤＥＰＤは、コード信号ＣＯＤＥＰＤの各ビットと内部データＤＡＴＡの反転信号をＡＮＤゲート回路によって論理合成した信号である。これにより、内部データＤＡＴＡがハイレベルを示している場合は、コード信号ＣＯＤＥＰＤの値にかかわらず、コード信号ＤＣＯＤＥＰＤを構成するビットＤＣＯＤＥＰＤ０〜ＤＣＯＤＥＰＤ４が全てローレベルとなるため、トランジスタＴＮＤ０〜ＴＮＤ４は全てオフとなる。一方、内部データＤＡＴＡがローレベルを示している場合は、コード信号ＣＯＤＥＰＤの値がそのままコード信号ＤＣＯＤＥＰＤの値となり、いくつかのトランジスタＴＮＤ０〜ＴＮＤ４がオンとなる。
【００７９】
ここで、トランジスタＴＮＤ０〜ＴＮＤ４のチャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ比）、つまり電流供給能力には、２のべき乗の重み付けがされている。具体的には、トランジスタＴＮＤ０のＷ／Ｌ比を１ＷＬｎｄとした場合、トランジスタＴＮＤｋ（ｋ＝０〜４）のＷ／Ｌ比は、２ｋ×ＷＬｎｄに設計されている。これにより、プルダウンユニットＰＤのインピーダンスについても３２段階に調整することが可能となる。
【００８０】
このように、プルアップユニットＰＵ及びプルダウンユニットＰＤのインピーダンスは、コード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤによってそれぞれ調整することができる。コード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤは、図３及び図４に示したキャリブレーション実行回路１００によるキャリブレーション動作によって生成される。
【００８１】
図１１は、キャリブレーション動作に関連する回路ブロックを抜き出して示すブロック図である。
【００８２】
図１１に示すように、キャリブレーション実行回路１００は、キャリブレーション主回路１１０、コードレジスタ１２１，１２２及びマルチプレクサ１３０を備えている。キャリブレーション主回路１１０は、実際にキャリブレーション動作を行うことによって調整コードＣＡＬＣＯＤＥを生成する回路である。コードレジスタ１２１は、第１動作モードが選択されている場合における調整コードＣＡＬＣＯＤＥの初期値であるデフォルトコードＤＥＦＣＯＤＥ１が設定されるレジスタである。また、コードレジスタ１２２は、第２動作モードが選択されている場合における調整コードＣＡＬＣＯＤＥの初期値であるデフォルトコードＤＥＦＣＯＤＥ２が設定されるレジスタである。
【００８３】
キャリブレーション主回路１１０及びコードレジスタ１２１，１２２から出力される調整コードＣＡＬＣＯＤＥ，ＤＥＦＣＯＤ１，ＤＥＦＣＯＤＥ２は、マルチプレクサ１３０に入力される。マルチプレクサ１３０は、キャリブレーション開始信号ＣＭＤＳＢ及び出力レベル選択信号ＭＲＳＶＡに基づき、いずれかの調整コードＣＡＬＣＯＤＥ，ＤＥＦＣＯＤ１，ＤＥＦＣＯＤＥ２を中継回路３００Ａ，３００Ｂに出力する。
【００８４】
図１１に示すように、キャリブレーション実行回路１００及び中継回路３００Ａ，３００Ｂには、リセット制御回路３８Ａからリセット信号群ＺＱＲＳＴが供給される。リセット信号群ＺＱＲＳＴは、リセット要求に応じたリセット状態を示す信号群である。リセット要求としては、リセット信号ＲＳＴＡ，ＲＳＴＢ，ＲＥＳＥＴによるリセット要求、パワーオンリセット信号ＰＯＮによるリセット要求、出力レベル選択信号ＭＲＳＶＡの切り替えによるリセット要求が含まれる。そして、リセット制御回路３８Ａは、これらリセット要求に応じてリセット信号群ＺＱＲＳＴを構成する所定のリセット信号を活性化させる。リセット信号群ＺＱＲＳＴは、調停回路２００及び状態制御回路４００にも入力される。
【００８５】
図１２は、リセット要求の種類とキャリブレーション回路内のリセット対象となる回路ブロックとの関係を説明するための表である。
【００８６】
まず、パワーオンリセット信号ＰＯＮ又はリセット信号ＲＥＳＥＴによるリセット要求がなされた場合、キャリブレーション回路を構成する全ての回路ブロックがリセットされる。この場合、中継回路３００Ａにおいては、デフォルトレジスタ３０３Ａの内容が入力レジスタ３０１Ａ，３０２Ａ及び出力レジスタ３０４Ａに上書きされる。同様に、中継回路３００Ｂにおいては、デフォルトレジスタ３０３Ｂの内容が入力レジスタ３０１Ｂ，３０２Ｂ及び出力レジスタ３０４Ｂに上書きされる。
【００８７】
これに対し、出力レベル選択信号ＭＲＳＶＡの切り替えによるリセット要求がなされた場合は、調停回路２００、キャリブレーション主回路１１０及び中継回路３００Ａ，３００Ｂの一部がリセットされる。この場合、コードレジスタ１２１，１２２など残りの回路ブロックはリセットされない。
【００８８】
また、リセット信号ＲＳＴＡによるリセット要求がなされた場合は、キャリブレーション実行回路１００及び調停回路２００はリセットされず、中継回路３００Ａに含まれる一部の回路ブロックだけがリセットされる。同様に、リセット信号ＲＳＴＢによるリセット要求がなされた場合は、キャリブレーション実行回路１００及び調停回路２００はリセットされず、中継回路３００Ｂに含まれる一部の回路ブロックだけがリセットされる。中継回路３００Ａ，３００Ｂの詳細については後述する。
【００８９】
図１３は、調停回路２００の回路図である。
【００９０】
図１３に示すように、調停回路２００は、チャネルＣＨＡに割り当てられたＳＲ（セット・リセット）ラッチ回路２０１と、チャネルＣＨＢに割り当てられたＳＲラッチ回路２０２を備えている。ＳＲラッチ回路２０１は、キャリブレーション実行信号ＺＱＥＸＥＡによってセットされ、コード更新信号ＺＱＬＡＴＡによってリセットされる。同様に、ＳＲラッチ回路２０２は、キャリブレーション実行信号ＺＱＥＸＥＢによってセットされ、コード更新信号ＺＱＬＡＴＢによってリセットされる。
【００９１】
ＳＲラッチ回路２０１から出力される信号Ａ１は、保護回路２０３に入力される。保護回路２０３は、ＳＲラッチ回路２０１がセットされた後、キャリブレーション終了信号ＣＡＬＥＮＤがハイレベルに活性化するまでの期間、信号Ａ２をローレベルに維持する役割を果たす。このため、上記の期間内にＳＲラッチ回路２０１がリセットされた場合であっても、キャリブレーション終了信号ＣＡＬＥＮＤがハイレベルに活性化するまでは信号Ａ２がローレベルに維持される。
【００９２】
ＳＲラッチ回路２０２から出力される信号Ｂ１は、保護回路２０４に入力される。保護回路２０４は、ＳＲラッチ回路２０２がセットされた後、キャリブレーション終了信号ＣＡＬＥＮＤがハイレベルに活性化するまでの期間、信号Ｂ２をローレベルに維持する役割を果たす。このため、上記の期間内にＳＲラッチ回路２０２がリセットされた場合であっても、キャリブレーション終了信号ＣＡＬＥＮＤがハイレベルに活性化するまでは信号Ｂ２がローレベルに維持される。
【００９３】
信号Ａ２，Ｂ２は、優先回路２１０に供給される。優先回路２１０は、信号Ａ２を受けるインバータ回路２１１と、インバータ回路２１１の出力を受けて信号ＧＥＴＡを生成するインバータ回路２１２と、信号Ｂ２及びインバータ回路２１１の出力信号を受けるＮＯＲゲート回路２１３と、ＮＯＲゲート回路２１３の出力を受けて信号ＧＥＴＢを生成するインバータ回路２１４とを備える。
【００９４】
かかる構成により、信号Ａ２がローレベルに活性すると信号ＧＥＴＡがローレベルに活性化し、信号Ｂ２がローレベルに活性すると信号ＧＥＴＢがローレベルに活性化する。但し、信号Ａ２がすでにローレベルである場合には、信号Ｂ２がローレベルに変化しても、信号ＧＥＴＢは活性化しない。一方、その逆は成立せず、信号Ｂ２がすでにローレベルであっても、信号Ａ２がローレベルに変化すれば、信号ＧＥＴＢがハイレベルに非活性化するとともに、信号ＧＥＴＡは活性化する。このように、優先回路２１０では、信号Ｂ２よりも信号Ａ２の優先度が高められている。これにより、キャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢが競合した場合であっても、キャリブレーション実行信号ＺＱＥＸＥＡが優先される構成となっている。ここで、これら信号ＧＥＴＡ，ＧＥＴＢを外部のコントローラに出力する構成としても良い。その様な構成とすることで、コントローラは半導体装置１０の状態を認識することが出来るためである。
【００９５】
信号ＧＥＴＡ，ＧＥＴＢは、ＮＡＮＤゲート回路２２１に入力される。ＮＡＮＤゲート回路２２１から出力される信号Ｃ４は、ディレイ回路２２２を経由して信号Ｃ３となった後、ワンショットパルス生成回路２２３に入力される。ワンショットパルス生成回路２２３は、信号Ｃ３の立ち上がりエッジに応答して、ワンショットのキャリブレーション開始信号ＣＭＤＳＢを生成する。これにより、ＳＲラッチ回路２０１，２０２のいずれか一方がセットされると、キャリブレーション開始信号ＣＭＤＳＢが活性化される。
【００９６】
また、優先回路２１０から出力される信号ＧＥＴＡ，ＧＥＴＢは、ＳＲラッチ回路２０１，２０２にフィードバックされる。より具体的に説明すると、信号ＧＥＴＡは、インバータ回路２３１及びＮＡＮＤゲート回路２３２を介してＳＲラッチ回路２０１のリセット側にフィードバックされ、ＮＡＮＤゲート回路２３３を介してＳＲラッチ回路２０１のセット側にフィードバックされ、ＮＡＮＤゲート回路２３４を介してＳＲラッチ回路２０２のセット側にフィードバックされ、さらに、インバータ回路２３５及びＮＯＲゲート回路２３６を介してＳＲラッチ回路２０２のリセット側にフィードバックされる。また、信号ＧＥＴＢは、インバータ回路２３７及びＮＡＮＤゲート回路２３８を介してＳＲラッチ回路２０２のリセット側にフィードバックされ、ＮＡＮＤゲート回路２３３を介してＳＲラッチ回路２０１のセット側にフィードバックされ、さらに、ＮＡＮＤゲート回路２３４を介してＳＲラッチ回路２０２のセット側にフィードバックされる。
【００９７】
ＮＡＮＤゲート回路２３３は、キャリブレーション実行信号ＺＱＥＸＥＡ及び信号ＧＥＴＡ，ＧＥＴＢを受け、その出力信号によってＳＲラッチ回路２０１をセットする。これにより、信号ＧＥＴＡ，ＧＥＴＢがいずれもハイレベルに非活性化していることを条件として、キャリブレーション実行信号ＺＱＥＸＥＡの活性化に応答してＳＲラッチ回路２０１がセットされ、信号Ａ１がハイレベルとなる。
【００９８】
ＮＡＮＤゲート回路２３２は、信号ＧＥＴＡの反転信号及びコード更新信号ＺＱＬＡＴＡを受け、その出力信号によってＳＲラッチ回路２０１をリセットする。これにより、信号ＧＥＴＡがローレベルに活性化していることを条件として、コード更新信号ＺＱＬＡＴＡの活性化に応答してＳＲラッチ回路２０１がリセットされ、信号Ａ１がローレベルとなる。但し、ＳＲラッチ回路２０１のリセット側には、インバータ回路２３９を介してリセット信号群ＺＱＲＳＴの一部（ＺＱＲＳＴ１）が入力されているため、リセット信号ＺＱＲＳＴ１が活性化すると、ＳＲラッチ回路２０１は強制的にリセットされる。
【００９９】
ＮＡＮＤゲート回路２３４は、キャリブレーション実行信号ＺＱＥＸＥＢ及び信号ＧＥＴＡ，ＧＥＴＢを受け、その出力信号によってＳＲラッチ回路２０２をセットする。これにより、信号ＧＥＴＡ，ＧＥＴＢがいずれもハイレベルに非活性化していることを条件として、キャリブレーション実行信号ＺＱＥＸＥＢの活性化に応答してＳＲラッチ回路２０２がセットされ、信号Ｂ１がハイレベルとなる。
【０１００】
ＮＡＮＤゲート回路２３６は、信号ＧＥＴＢの反転信号及びコード更新信号ＺＱＬＡＴＢを受け、その出力信号によってＳＲラッチ回路２０２をリセットする。これにより、信号ＧＥＴＢがローレベルに活性化していることを条件として、コード更新信号ＺＱＬＡＴＢの活性化に応答してＳＲラッチ回路２０２がリセットされ、信号Ｂ１がローレベルとなる。但し、ＳＲラッチ回路２０２のリセット側には、ＮＯＲゲート回路２３６の出力信号が入力されるため、ＮＯＲゲート回路２３６の出力信号がローレベルになるとＳＲラッチ回路２０２は強制的にリセットされる。ＮＯＲゲート回路２３６には、リセット信号群ＺＱＲＳＴの一部（ＺＱＲＳＴ１）と信号ＧＥＴＡの反転信号が入力されるため、リセット信号ＺＱＲＳＴ１又は信号ＧＥＴＡが活性化すると、ＳＲラッチ回路２０２は強制的にリセットされる。
【０１０１】
これに対し、ＳＲラッチ回路２０１は、信号ＧＥＴＢが活性化しても、これに応答してリセットされることはない。これは、ＳＲラッチ回路２０１のリセット側には、ＮＯＲゲート回路２３６に対応する回路が設けられていないからである。
【０１０２】
かかる構成により、信号ＧＥＴＡが活性化するとＳＲラッチ回路２０２が強制的にリセットされる一方、信号ＧＥＴＢが活性化してもＳＲラッチ回路２０１はリセットされない。これにより、キャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢが競合した場合であっても、キャリブレーション実行信号ＺＱＥＸＥＡが優先される構成となっている。
【０１０３】
図１４は、調停回路２００の動作を説明するための第１の動作波形図である。
【０１０４】
図１４に示す例では、時刻ｔ１１にキャリブレーション実行信号ＺＱＥＸＥＡが活性化している。キャリブレーション実行信号ＺＱＥＸＥＡが活性化すると、調停回路２００に含まれるＳＲラッチ回路２０１がセットされるため、信号Ａ１がハイレベルとなる。これにより、信号Ａ２がローレベルに変化し、信号ＧＥＴＡがローレベルに活性化する。
【０１０５】
信号ＧＥＴＡがローレベルに活性化すると、信号Ｃ４が活性化し、ディレイ回路２２２による遅延を経た後、信号Ｃ３が活性化する。これにより、キャリブレーション開始信号ＣＭＤＳＢのワンショットパルスが生成され、キャリブレーション実行回路１００によるキャリブレーション動作が開始される。キャリブレーション動作が開始されると、キャリブレーション終了信号ＣＡＬＥＮＤが一旦ローレベルに変化する。キャリブレーション動作には所定の時間Ｔｃａｌが必要であり、キャリブレーション動作が完了すると、キャリブレーション終了信号ＣＡＬＥＮＤはハイレベルに戻る。キャリブレーション終了信号ＣＡＬＥＮＤがハイレベルになると、調整コードＣＡＬＣＯＤＥの値が確定する。
【０１０６】
その後、時刻ｔ１２にコード更新信号ＺＱＬＡＴＡが活性化すると、ＳＲラッチ回路２０１がリセットされ、時刻ｔ１１以前の状態に戻る。後述するように、コード更新信号ＺＱＬＡＴＡが活性化すると、調整コードＣＯＤＥがチャネルＣＨＡのデータ出力回路４１Ａに供給され、これにより出力インピーダンスが更新される。
【０１０７】
このように、キャリブレーション実行信号ＺＱＥＸＥＡ及びコード更新信号ＺＱＬＡＴＡがこの順に活性化すると、データ出力回路４１Ａの出力インピーダンスが更新される。
【０１０８】
図１５は、調停回路２００の動作を説明するための第２の動作波形図である。
【０１０９】
図１５に示す例では、時刻ｔ２１にキャリブレーション実行信号ＺＱＥＸＥＢが活性化している。キャリブレーション実行信号ＺＱＥＸＥＢが活性化すると、調停回路２００に含まれるＳＲラッチ回路２０２がセットされるため、信号Ｂ１がハイレベルとなる。これにより、信号Ｂ２がローレベルに変化し、信号ＧＥＴＢがローレベルに活性化する。
【０１１０】
信号ＧＥＴＢがローレベルに活性化すると、信号Ｃ４が活性化するため、キャリブレーション開始信号ＣＭＤＳＢのワンショットパルスが生成され、キャリブレーション実行回路１００によるキャリブレーション動作が開始される。
【０１１１】
その後、時刻ｔ２２にコード更新信号ＺＱＬＡＴＢが活性化すると、ＳＲラッチ回路２０２がリセットされ、時刻ｔ２１以前の状態に戻る。後述するように、コード更新信号ＺＱＬＡＴＢが活性化すると、調整コードＣＯＤＥがチャネルＣＨＢのデータ出力回路４１Ｂに供給され、これにより出力インピーダンスが更新される。
【０１１２】
このように、キャリブレーション実行信号ＺＱＥＸＥＢ及びコード更新信号ＺＱＬＡＴＢがこの順に活性化すると、データ出力回路４１Ｂの出力インピーダンスが更新される。
【０１１３】
図１６は、調停回路２００の動作を説明するための第３の動作波形図である。
【０１１４】
図１６に示す例では、時刻ｔ３１にキャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢが同時に活性化している。キャリブレーション実行信号ＺＱＥＸＥＡはチャネルＣＨＡのコマンドデコード回路３３Ａによって生成され、キャリブレーション実行信号ＺＱＥＸＥＢはチャネルＣＨＢのコマンドデコード回路３３Ｂによって生成されるため、これらの信号は互いに非同期となる。このため、例えばチャネルＣＨＡに入力される外部クロック信号ＣＫＡ，／ＣＫＡとチャネルＣＨＢに入力される外部クロック信号ＣＫＢ，／ＣＫＢの位相がほぼ一致している場合、図１４に示すようにキャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢが同時に活性化するケースが考えられる。
【０１１５】
キャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢが活性化すると、調停回路２００に含まれるＳＲラッチ回路２０１，２０２がいずれもセットされるため、信号Ａ１，Ｂ１がいずれもハイレベルとなる。これに応答して信号Ａ２，Ｂ２はローレベルに変化するが、上述した優先回路２１０の機能により信号Ａ２が優先されるため、信号ＧＥＴＡはローレベルに活性化する一方、信号ＧＥＴＢはハイレベルに保持される。
【０１１６】
さらに、信号ＧＥＴＡがローレベルに活性化すると、ＮＯＲゲート回路２３６を介してＳＲラッチ回路２０２がリセットされる。これにより、信号Ｂ１はローレベルに戻る。以上により、同時に入力されたキャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢは、キャリブレーション実行信号ＺＱＥＸＥＡ側が有効となり、キャリブレーション実行信号ＺＱＥＸＥＢは無効化される。
【０１１７】
信号ＧＥＴＡがローレベルに活性化すると、信号Ｃ４が活性化するため、キャリブレーション開始信号ＣＭＤＳＢのワンショットパルスが生成され、キャリブレーション実行回路１００によるキャリブレーション動作が開始される。
【０１１８】
その間、図１６に示す例では、キャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢやコード更新信号ＺＱＬＡＴＢが入力されている。図１４に示したように、データ出力回路４１Ａの出力インピーダンスを更新する場合、キャリブレーション実行信号ＺＱＥＸＥＡ及びコード更新信号ＺＱＬＡＴＡをこの順に入力する必要があるが、図１６に示す例では、キャリブレーション実行信号ＺＱＥＸＥＡが入力された後、コード更新信号ＺＱＬＡＴＡが入力される前に、時刻ｔ３２，ｔ３４において、イリーガルなキャリブレーション実行信号ＺＱＥＸＥＡが入力されている。時刻ｔ３２，ｔ３４においては、キャリブレーション実行信号ＺＱＥＸＥＢも入力され、時刻ｔ３３においては、コード更新信号ＺＱＬＡＴＢも入力されている。
【０１１９】
しかしながら、これらの信号は、符号２４０で示すように無効化される。まず、時刻ｔ３２，ｔ３４に入力されたキャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢについては、信号ＧＥＴＡがローレベルであることから、ＮＡＮＤゲート回路２３３，２３４によって無効化される。また、時刻ｔ３３に入力されたコード更新信号ＺＱＬＡＴＢについては、信号ＧＥＴＢがハイレベルであることから、ＮＡＮＤゲート回路２３８によって無効化される。
【０１２０】
その後、時刻ｔ３５にコード更新信号ＺＱＬＡＴＡが活性化すると、ＳＲラッチ回路２０１がリセットされ、時刻ｔ３１以前の状態に戻る。尚、図１６に示す例では、時刻ｔ３５にコード更新信号ＺＱＬＡＴＢも同時に活性化している。しかしながら、時刻ｔ３５に入力されたコード更新信号ＺＱＬＡＴＢについても、信号ＧＥＴＢがハイレベルであることから、ＮＡＮＤゲート回路２３８によって無効化される。
【０１２１】
このように、キャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢが競合し、或いは、イリーガルなキャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢ又はコード更新信号ＺＱＬＡＴＡ，ＺＱＬＡＴＢが入力された場合であっても、調停回路２００によってこれらの信号の調停が行われる。図１６に示す例では、時刻ｔ３１に入力されたキャリブレーション実行信号ＺＱＥＸＥＡと、時刻ｔ３５に入力されたコード更新信号ＺＱＬＡＴＡだけが有効となり、これにより、データ出力回路４１Ａの出力インピーダンスが更新される。
【０１２２】
尚、調停回路２００においてコード更新信号ＺＱＬＡＴＡ，ＺＱＬＡＴＢが無効化された場合であっても、コード更新信号ＺＱＬＡＴＡ，ＺＱＬＡＴＢの元となるコード更新コマンド自体が無効になるわけではない。したがって、調停回路２００においてコード更新信号ＺＱＬＡＴＡが無効化された場合であっても、中継回路３００Ａにおいてはコード更新信号ＺＱＬＡＴＡが有効であり、後述するラッチ動作が行われる。同様に、調停回路２００においてコード更新信号ＺＱＬＡＴＢが無効化された場合であっても、中継回路３００Ｂにおいてはコード更新信号ＺＱＬＡＴＢが有効であり、後述するラッチ動作が行われる。
【０１２３】
図１７は、調停回路２００の動作を説明するための第４の動作波形図である。
【０１２４】
図１７に示す例では、時刻ｔ４１にキャリブレーション実行信号ＺＱＥＸＥＢが活性化した直後、時刻ｔ４２にキャリブレーション実行信号ＺＱＥＸＥＡが活性化している。キャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢは、チャネルＣＨＡ，ＣＨＢによって非同期に生成されるため、このような入力パターンも考えられる。
【０１２５】
この場合、キャリブレーション実行信号ＺＱＥＸＥＢに応答してＳＲラッチ回路２０２がセットされ、信号Ｂ１がハイレベルとなった後、キャリブレーション実行信号ＺＱＥＸＥＡに応答してＳＲラッチ回路２０１がセットされ、信号Ａ１がハイレベルとなる。これにより、信号ＧＥＴＢ，ＧＥＴＡがこの順に活性化する。そして、最初に活性化した信号ＧＥＴＢに応答して信号Ｃ４が活性化するため、キャリブレーション開始信号ＣＭＤＳＢのワンショットパルスが生成され、キャリブレーション実行回路１００によるキャリブレーション動作が開始される。
【０１２６】
一方、信号ＧＥＴＡがローレベルに活性化すると、ＮＯＲゲート回路２３６の出力信号がローレベルになるため、ＳＲラッチ回路２０２は強制的にリセットされる。これにより、キャリブレーション実行信号ＺＱＥＸＥＢは実質的に取り消され、キャリブレーション実行信号ＺＱＥＸＥＡだけが有効となる。
【０１２７】
このように、キャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢが同時に入力された場合のみならず、短い時間差をもってこれらの信号が入力された場合であっても、チャネルＣＨＡに対応するキャリブレーション実行信号ＺＱＥＸＥＡが優先されることになる。但し、キャリブレーション実行信号ＺＱＥＸＥＢが入力された後、一定以上の時間差をもってキャリブレーション実行信号ＺＱＥＸＥＡが入力された場合は、信号ＧＥＴＢによってＮＡＮＤゲート回路２３３の出力信号が固定されるため、キャリブレーション実行信号ＺＱＥＸＥＡは無効化される。
【０１２８】
図１８は、変形例による優先回路２５０の回路図である。
【０１２９】
図１８に示す優先回路２５０は、信号Ａ２によってセットされ、信号Ｂ２によってリセットされる一種のＳＲラッチ回路である。出力される信号ｙ，ｚは、上述した信号ＧＥＴＡ，ＧＥＴＢに対応する。
【０１３０】
優先回路２５０は、信号Ａ２を反転させるインバータ回路２５１と、信号Ｂ２を反転させるインバータ回路２５２と、反転された信号Ａ２及び信号ｚを受けるＮＡＮＤゲート回路２５３と、反転された信号Ｂ２及び信号ｙを受けるＮＡＮＤゲート回路２５４を備えている。ＮＡＮＤゲート回路２５３の出力信号は、インバータ回路２５５，２５６を介し、信号ｙとして出力される。一方、ＮＡＮＤゲート回路２５４の出力信号とインバータ回路２５５の出力信号は、ＮＯＲゲート回路２５７に入力される。ＮＯＲゲート回路２５７の出力信号は、インバータ回路２５８を介し、信号ｚとして出力される。
【０１３１】
かかる構成により、信号Ａ２がローレベルに変化すると信号ｙがローレベルに変化するとともに、ＮＡＮＤゲート回路２５４の出力信号が固定されるため、その後、信号Ｂ２がローレベルに変化しても信号ｚはハイレベルを維持する。同様に、信号Ｂ２がローレベルに変化すると信号ｚがローレベルに変化するとともに、ＮＡＮＤゲート回路２５３の出力信号が固定されるため、その後、信号Ａ２がローレベルに変化しても信号ｙはハイレベルを維持する。
【０１３２】
但し、信号Ａ２，Ｂ２がローレベルに変化する時間差が非常に短い場合、具体的には、信号ｙ，ｚのフィードバック時間未満の時間差で両者がハイレベルに変化する場合は、信号Ａ２が優先される。例えば、信号Ｂ２が先にローレベルとなり、その後、信号ｚがＮＡＮＤゲート回路２５３にフィードバックされる前に信号Ａ２がローレベルに変化すると、ＮＯＲゲート回路２５７によって信号ｚが取り消され、信号Ａ２が有効に受信される。これにより、信号ｚの代わりに信号ｙがローレベルとなる。
【０１３３】
このような動作は、信号Ａ２，Ｂ２の入力順序が逆である場合は発生しない。つまり、信号Ａ２が先にローレベルとなり、その後、信号ｙがＮＡＮＤゲート回路２５４にフィードバックされる前に信号Ｂ２がローレベルに変化しても、ローレベルに変化した信号ｙが取り消されることはない。つまり、優先回路２１０と同様、信号Ｂ２よりも信号Ａ２の優先度が高められている。
【０１３４】
尚、図１８に示す優先回路２５０は、図１３に示した優先回路２１０の代わりに用いられるだけではなく、調停回路２００全体の代わりに用いることも可能である。例えば、キャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢがいわゆるレベル信号である場合、図１８に示す優先回路２５０によって両者を調停することが可能である。
【０１３５】
図１９は、一般的なＳＲラッチ回路２６０の回路図である。
【０１３６】
図１９に示すＳＲラッチ回路２６０は、入力信号ＩＮ１，ＩＮ２を反転させるインバータ回路２６１，２６２と、インバータ回路２６１，２６２の出力信号を受けるとともに循環接続されたＮＡＮＤゲート回路２６３，２６４によって構成されている。このようなＳＲラッチ回路２６０は、入力信号ＩＮ１，ＩＮ２に優先順位が付けられていないため、入力信号ＩＮ１，ＩＮ２が短い時間差を持って変化した場合、一時的にメタステーブル状態となる。
【０１３７】
図２０は、ＳＲラッチ回路２６０の動作を説明するための波形図である。
【０１３８】
図２０においては、入力信号ＩＮ１を所定のタイミングでハイレベルからローレベルに変化させるとともに、入力信号ＩＮ２がハイレベルからローレベルに変化するタイミングを入力信号ＩＮ１に対して変化させている。図２０には、図１９に示したノードｎ１〜ｎ４のレベルも示されている。出力信号ＯＵＴは、ノードｎ４のレベルをバッファ２６５によってバッファリングした信号である。
【０１３９】
図２０に示すように、入力信号ＩＮ２の変化タイミングによっては、ノードｎ３，ｎ４のレベルが正常に変化せず、いわゆるメタステーブル状態となっていることが分かる。このため、入力信号ＩＮ２の変化タイミングによっては、出力信号ＯＵＴが変化するタイミングが大幅に遅れてしまう。
【０１４０】
図２１は、優先回路２５０の動作を説明するための波形図である。
【０１４１】
図２１においても、信号Ａ２を所定のタイミングでハイレベルからローレベルに変化させるとともに、信号Ｂ２がハイレベルからローレベルに変化するタイミングを信号Ａ２に対して変化させている。図２１には、図１８に示したノードｎ１１〜ｎ１６のレベルも示されている。出力信号ＯＵＴは、出力信号ｚをバッファ２５９によってバッファリングした信号である。
【０１４２】
図２１に示すように、信号Ｂ２の変化タイミングによっては、各ノードのレベルが正常に変化せず、いわゆるメタステーブル状態になりかけているが、メタステーブル状態は短時間で解消されていることが分かる。このため、出力信号ＯＵＴが変化するタイミングが遅れることはない。
【０１４３】
図２２は、状態制御回路４００の回路図である。
【０１４４】
図２２に示すように、状態制御回路４００はＳＲラッチ回路４０１を備えている。ＳＲラッチ回路４０１のセット側にはキャリブレーション開始信号ＣＭＤＳＢが入力され、リセット側にはワンショットパルス発生回路４０２を介してキャリブレーション終了信号ＣＡＬＥＮＤが入力される。かかる構成により、図２３に示すように、ワンショットのキャリブレーション開始信号ＣＭＤＳＢが活性化した後、キャリブレーション終了信号ＣＡＬＥＮＤがハイレベルに変化するまでの期間、キャリブレーション状態信号ＺＱＡＣＴはハイレベルとなる。キャリブレーション状態信号ＺＱＡＣＴは、キャリブレーション主回路１１０がキャリブレーション動作中であることを示すステート信号として用いられる。
【０１４５】
また、ＳＲラッチ回路４０１のリセット側には、インバータ回路４０３を介してリセット信号群ＺＱＲＳＴの一部（ＺＱＲＳＴ１）も入力される。このため、リセット信号群ＺＱＲＳＴ１が活性化するとＳＲラッチ回路４０１は強制的にリセットされ、キャリブレーション状態信号ＺＱＡＣＴはローレベルとなる。
【０１４６】
図２４は、キャリブレーション主回路１１０のブロック図である。
【０１４７】
図２４に示すように、キャリブレーション主回路１１０は、プルアップユニットＰＵのレプリカであるプルアップユニットＰＵＲと、プルダウンユニットＰＤのレプリカであるプルダウンユニットＰＤＲ０〜ＰＤＲ５を備えている。プルアップユニットＰＵＲはプルアップユニットＰＵと同じ回路構成を有しており、そのインピーダンスは、コード信号ＣＯＤＥＰＵによって制御される。同様に、プルダウンユニットＰＤＲ０〜ＰＤＲ５はいずれもプルダウンユニットＰＤと同じ回路構成を有しており、そのインピーダンスは、コード信号ＣＯＤＥＰＤによって制御される。
【０１４８】
図２４に示すように、プルダウンユニットＰＤＲ１〜ＰＵＲ５の出力ノードは、キャリブレーション端子ＺＱに共通接続されるとともに、比較回路ＣＯＭＰＤに接続される。比較回路ＣＯＭＰＤは、キャリブレーション状態信号ＺＱＡＣＴの活性化に応答して、キャリブレーション端子ＺＱの電位とリファレンス電位ＶＲＥＦＤＱとを比較し、その結果に基づいてアップダウン信号ＵＤＤを生成する。アップダウン信号ＵＤＤはカウンタ回路ＣＮＴＤに供給され、これに基づいてカウンタ回路ＣＮＴＤのカウント値であるコード信号ＣＯＤＥＰＤがカウントアップ又はカウントダウンされる。カウンタ回路ＣＮＴＤのカウントアップ又はカウントダウンは、更新信号ＵＰＤＡＴＥＤに同期して行われる。更新信号ＵＰＤＡＴＥＤは、キャリブレーション状態信号ＺＱＡＣＴが活性化していることを条件として、オシレータ信号ＯＳＣＣＬＫに同期してタイミング発生回路ＴＭＤにより生成される。オシレータ信号ＯＳＣＣＬＫは、キャリブレーション状態信号ＺＱＡＣＴによって活性化されるオシレータ回路ＯＳＣによって生成される。オシレータ回路ＯＳＣは、キャリブレーション終了信号ＣＡＬＥＮＤによって非活性化される。
【０１４９】
さらに、プルアップユニットＰＵＲ及びプルダウンユニットＰＤＲ０の出力ノードは、接続点Ａに接続される。接続点Ａは、比較回路ＣＯＭＰＵに接続されている。比較回路ＣＯＭＰＵは、キャリブレーション状態信号ＺＱＡＣＴの活性化に応答して、接続点Ａの電位とリファレンス電位ＶＯＨとを比較し、その結果に基づいてアップダウン信号ＵＤＵを生成する。アップダウン信号ＵＤＵはカウンタ回路ＣＮＴＵに供給され、これに基づいてカウンタ回路ＣＮＴＵのカウント値であるコード信号ＣＯＤＥＰＵがカウントアップ又はカウントダウンされる。カウンタ回路ＣＮＴＵのカウントアップ又はカウントダウンは、更新信号ＵＰＤＡＴＥＵに同期して行われる。更新信号ＵＰＤＡＴＥＵは、キャリブレーション状態信号ＺＱＡＣＴ及びプルダウン終了信号ＥＮＤＰＤが活性化していることを条件として、オシレータ信号ＯＳＣＣＬＫに同期してタイミング発生回路ＴＭＵにより生成される。
【０１５０】
キャリブレーション主回路１１０を用いたキャリブレーション動作は、次の手順により行われる。
【０１５１】
まず、キャリブレーション状態信号ＺＱＡＣＴが活性化すると、比較回路ＣＯＭＰＤが活性化され、キャリブレーション端子ＺＱの電位とリファレンス電位ＶＲＥＦＤＱの比較が行われる。その結果、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱよりも低い場合には、アップダウン信号ＵＤＤを用いてカウンタ回路ＣＮＴＤをカウントダウンし、コード信号ＣＯＤＥＰＤの値を小さくする。これにより、プルダウンユニットＰＤＲ１〜ＰＤＲ５のインピーダンスが高くなることから、キャリブレーション端子ＺＱの電位が上昇する。逆に、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱよりも高い場合には、アップダウン信号ＵＤＤを用いてカウンタ回路ＣＮＴＤをカウントアップし、コード信号ＣＯＤＥＰＤの値を大きくする。これにより、プルダウンユニットＰＤＲ１〜ＰＤＲ５のインピーダンスが低くなることから、キャリブレーション端子ＺＱの電位が低下する。
【０１５２】
このような動作を更新信号ＵＰＤＡＴＥＤが活性化するたびに実行すれば、キャリブレーション端子ＺＱの電位はリファレンス電位ＶＲＥＦＤＱとほぼ一致した状態となる。ここで、リファレンス電位ＶＲＥＦＤＱのレベルは例えばＶＤＤＱ／６であり、且つ、キャリブレーション端子ＺＱには５つのプルダウンユニットＰＤＲ１〜ＰＤＲ５が並列に接続されていることから、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱとほぼ一致した状態になると、プルダウンユニットＰＤＲ１〜ＰＤＲ５はいずれもリファレンス抵抗素子ＲＺＱと同じ抵抗値（ＲＺＱ）に調整されたことになる。尚、プルダウンユニットＰＤＲ０のインピーダンスについてもＲＺＱに調整される。
【０１５３】
プルダウンユニットＰＤＲ１〜ＰＤＲ５のキャリブレーション動作が完了すると、カウンタ回路ＣＮＴＤからプルダウン終了信号ＥＮＤＰＤが出力され、続いてプルアップユニットＰＵＲのキャリブレーション動作が開始される。
【０１５４】
プルダウン終了信号ＥＮＤＰＤが活性化すると、比較回路ＣＯＭＰＵが活性化され、接続点Ａの電位とリファレンス電位ＶＯＨの比較が行われる。その結果、接続点Ａの電位がリファレンス電位ＶＯＨよりも高い場合には、アップダウン信号ＵＤＵを用いてカウンタ回路ＣＮＴＵをカウントダウンし、コード信号ＣＯＤＥＰＤの値を小さくする。これにより、プルアップユニットＰＵＲのインピーダンスが高くなることから、接続点Ａの電位が低下する。逆に、接続点Ａの電位がリファレンス電位ＶＯＨよりも低い場合には、アップダウン信号ＵＤＵを用いてカウンタ回路ＣＮＴＵをカウントアップし、コード信号ＣＯＤＥＰＵの値を大きくする。これにより、プルアップユニットＰＵＲのインピーダンスが低くなることから、接続点Ａの電位が上昇する。
【０１５５】
このような動作を更新信号ＵＰＤＡＴＥＵが活性化するたびに実行すれば、接続点Ａの電位はリファレンス電位ＶＯＨとほぼ一致した状態となる。ここで、リファレンス電位ＶＯＨのレベルは例えばＶＤＤＱ／３であり、且つ、プルダウンユニットＰＤＲ０のインピーダンスは既にＲＺＱに調整されていることから、接続点Ａの電位がリファレンス電位ＶＯＨとほぼ一致した状態になると、プルアップユニットＰＵＲはリファレンス抵抗素子ＲＺＱの２倍の抵抗値（２ＲＺＱ）に調整されたことになる。
【０１５６】
プルアップユニットＰＵＲのキャリブレーション動作が完了すると、カウンタ回路ＣＮＴＵからキャリブレーション終了信号ＣＡＬＥＮＤが出力され、オシレータ回路ＯＳＣの動作が停止する。これにより、一連のキャリブレーション動作が完了する。そして、キャリブレーション動作によって生成されたコード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤ（調整コードＣＡＬＣＯＤＥ）は、図１１に示したマルチプレクサ１３０に供給される。
【０１５７】
図２５は、マルチプレクサ１３０の回路図である。
【０１５８】
図２５に示すように、マルチプレクサ１３０はセレクト回路１３１とラッチ回路１３２を備えている。セレクト回路１３１は、３つの入力ノード０，１，２と３つの選択ノード０，１，２を備えており、活性化された選択ノードに対応する入力ノードの信号が出力される。入力ノード０にはキャリブレーション主回路１１０から供給される調整コードＣＡＬＣＯＤＥが入力される。また、入力ノード１，２には、図１１に示したコードレジスタ１２１，１２２から供給されるデフォルトコードＤＥＦＣＯＤＥ１，ＤＥＦＣＯＤＥ２がそれぞれ入力される。デフォルトコードＤＥＦＣＯＤＥ１は、第１動作モードが選択されている場合における調整コードＣＡＬＣＯＤＥの初期値であり、デフォルトコードＤＥＦＣＯＤＥ２は、第２動作モードが選択されている場合における調整コードＣＡＬＣＯＤＥの初期値である。
【０１５９】
セレクト回路１３１から出力された調整コードＺＱＶＡＬＵＥＰは、ラッチ回路１３２を介して出力され、中継回路３００Ａ，３００Ｂに転送される。図２３では、ラッチ回路１３２の出力信号を調整コードＯＵＴＣＯＤＥと表記している。
【０１６０】
図２６は、ラッチ回路１３２の回路図である。図２６に示す回路構成から明らかなように、ラッチ回路１３２は、選択ノードＧがハイレベルである場合には入力ノードＤに入力される信号をそのまま出力ノードＱに出力する。一方、選択ノードＧがローレベルである場合には、入力ノードＤと出力ノードＱが遮断され、直前まで入力されていた信号を出力ノードＱから出力する。
【０１６１】
そして、選択ノードＧには、図２５に示すようにキャリブレーション状態信号ＺＱＡＣＴの反転信号が入力される。このため、キャリブレーション状態信号ＺＱＡＣＴがハイレベルに活性化している期間は、選択ノードＧがローレベルとなるため、入力ノードＤと出力ノードＱが遮断される。これにより、キャリブレーション動作中は調整コードＣＡＬＣＯＤＥ（つまり調整コードＺＱＶＡＬＵＥＰ）の値がオシレータ信号ＯＳＣＣＬＫに同期して刻々と変化するものの、これがそのまま中継回路３００Ａ，３００Ｂに転送されることがない。上述の通り、キャリブレーション実行回路１００と中継回路３００Ｂを接続する配線は長距離配線であるため充放電電流が大きいが、キャリブレーション動作中は、長距離配線のレベルが変化しないため、消費電流の増大を防止することができる。
【０１６２】
その後、キャリブレーション動作の終了によってキャリブレーション状態信号ＺＱＡＣＴがローレベルに変化すると、調整コードＺＱＶＡＬＵＥＰの値が調整コードＯＵＴＣＯＤＥに反映され、中継回路３００Ａ，３００Ｂに転送される。
【０１６３】
また、セレクト回路１３１の選択ノード０，１，２に入力される信号は、論理回路１３３によって生成される。まず、デフォルト選択信号ＤＥＦＣＯＤＥＳＥＬがローレベルに非活性化している場合は、キャリブレーション状態信号ＺＱＡＣＴに応答して選択信号ＣＡＬＣＯＤＥＧが活性化する。これにより、キャリブレーション主回路１１０によって生成された調整コードＣＡＬＣＯＤＥが選択される。
【０１６４】
これに対し、デフォルト選択信号ＤＥＦＣＯＤＥＳＥＬがローレベルに非活性化している場合は、出力レベル選択信号ＭＲＳＶＡに応じて選択信号ＤＥＦＣＯＤＥ１Ｇ又はＤＥＦＣＯＤＥ２Ｇが活性化する。具体的には、出力レベル選択信号ＭＲＳＶＡがハイレベルであり、第１動作モードが選択されている場合は、選択信号ＤＥＦＣＯＤＥ１Ｇが活性化し、これによりコードレジスタ１２１から供給されるデフォルトコードＤＥＦＣＯＤＥ１が選択される。一方、出力レベル選択信号ＭＲＳＶＡがローレベルであり、第２動作モードが選択されている場合は、選択信号ＤＥＦＣＯＤＥ２Ｇが活性化し、これによりコードレジスタ１２２から供給されるデフォルトコードＤＥＦＣＯＤＥ２が選択される。
【０１６５】
デフォルト選択信号ＤＥＦＣＯＤＥＳＥＬは、キャリブレーション実行回路１００がリセットされると活性化し、その後、キャリブレーション動作が開始されると非活性化する。これにより、キャリブレーション実行回路１００がリセットされた後、キャリブレーション動作が開始されるまでの期間は、デフォルトコードＤＥＦＣＯＤＥ１又はＤＥＦＣＯＤＥ２が中継回路３００Ａ，３００Ｂに供給されることになる。
【０１６６】
図２７は、中継回路３００Ａの構成を示すブロック図である。
【０１６７】
図２７に示すように、中継回路３００Ａは、入力レジスタ３０１Ａ，３０２Ａ、デフォルトレジスタ３０３Ａ及び出力レジスタ３０４Ａを備えている。入力レジスタ３０１Ａ，３０２Ａ及びデフォルトレジスタ３０３Ａは、キャリブレーション実行回路１００から転送される調整コードＯＵＴＣＯＤＥ（ＣＡＬＣＯＤＥ、ＤＥＦＣＯＤＥ１又はＤＥＦＣＯＤＥ２）をラッチする。具体的には、出力レベル選択信号ＭＲＳＶＡがハイレベルであり、第１動作モードが選択されている場合は、キャリブレーション状態信号ＺＱＡＣＴに応答して入力レジスタ３０１Ａに調整コードＯＵＴＣＯＤＥがラッチされる。一方、出力レベル選択信号ＭＲＳＶＡがローレベルであり、第２動作モードが選択されている場合は、キャリブレーション状態信号ＺＱＡＣＴに応答して入力レジスタ３０２Ａに調整コードＯＵＴＣＯＤＥがラッチされる。また、出力レベル選択信号ＭＲＳＶＡが変化した場合は、この変化が検出回路３０６Ａによって検出される。この場合は、キャリブレーション状態信号ＺＱＡＣＴに応答してデフォルトレジスタ３０３Ａに調整コードＯＵＴＣＯＤＥがラッチされる。
【０１６８】
但し、レジスタの選択には、動作タイミングを調整すべく、出力レベル選択信号ＭＲＳＶＡを遅延した出力レベル選択信号ＭＲＳＶＡＤが用いられるとともに、キャリブレーション状態信号ＺＱＡＣＴを遅延したキャリブレーション状態信号ＺＱＡＣＴＤが用いられる。
【０１６９】
入力レジスタ３０１Ａ，３０２Ａにラッチされた調整コードＯＵＴＣＯＤＥは、マルチプレクサ３０５Ａを介して出力レジスタ３０４Ａに供給される。マルチプレクサ３０５Ａは、出力レベル選択信号ＭＲＳＶＡＤが第１動作モードを示している場合には入力レジスタ３０１Ａから出力される調整コードＯＵＴＣＯＤＥを選択し、出力レベル選択信号ＭＲＳＶＡＤが第２動作モードを示している場合には入力レジスタ３０２Ａから出力される調整コードＯＵＴＣＯＤＥを選択する。
【０１７０】
出力レジスタ３０４Ａは、コード更新信号ＺＱＬＡＴＡの活性化に応答して、入力された調整コードＯＵＴＣＯＤＥ（ＣＡＬＣＯＤＥ、ＤＥＦＣＯＤＥ１又はＤＥＦＣＯＤＥ２）をラッチする。出力レジスタ３０４Ａにラッチされた調整コードＣＯＤＥは、データ出力回路４１Ａに供給され、これによりデータ出力回路４１Ａの出力インピーダンスが調整される。したがって、キャリブレーション動作が完了した後、コード更新信号ＺＱＬＡＴＡが活性化したことに応答して、更新された調整コードＣＯＤＥがデータ出力回路４１Ａに供給されることになる。
【０１７１】
図２８は、中継回路３００Ｂの構成を示すブロック図である。
【０１７２】
図２８に示すように、中継回路３００Ｂは、入力レジスタ３０１Ｂ，３０２Ｂ、デフォルトレジスタ３０３Ｂ、出力レジスタ３０４Ｂ、マルチプレクサ３０５Ｂ及び検出回路３０６Ｂを備える。中継回路３００Ｂの動作は、コード更新信号ＺＱＬＡＴＡの代わりにコード更新信号ＺＱＬＡＴＢが用いられる他は、上述した中継回路３００Ａの動作と同じであることから、重複する説明は省略する。
【０１７３】
したがって、キャリブレーション動作が完了した後、コード更新信号ＺＱＬＡＴＢが活性化すると、更新された調整コードＣＯＤＥがデータ出力回路４１Ｂに供給されることになる。
【０１７４】
図２９は、マルチプレクサ１３０及び中継回路３００Ａの動作を説明するためのタイミング図である。
【０１７５】
図２９に示す例では、時刻ｔ５３に出力レベル選択信号ＭＲＳＶＡがハイレベルからローレベルに変化している。このため、時刻ｔ５３以前は第１動作モードが指定され、時刻ｔ５３以降は第２動作モードが指定される。第１動作モードが指定されている期間においては、時刻ｔ５１にキャリブレーション状態信号ＺＱＡＣＴがハイレベルに変化し、その後、時刻ｔ５２にキャリブレーション状態信号ＺＱＡＣＴがローレベルに変化している。また、第２動作モードが指定されている期間においては、時刻ｔ５４にキャリブレーション状態信号ＺＱＡＣＴがハイレベルに変化し、その後、時刻ｔ５５にキャリブレーション状態信号ＺＱＡＣＴがローレベルに変化している。
【０１７６】
時刻ｔ５１においてキャリブレーション状態信号ＺＱＡＣＴがハイレベルに変化すると、所定の遅延時間を経た後、選択信号ＣＡＬＣＯＤＥＧがハイレベルとなる。これにより、セレクト回路１３１は入力ノード０を選択するため、セレクト回路１３１から出力される調整コードＺＱＶＡＬＵＥＰは、キャリブレーション主回路１１０によって生成される調整コードＣＡＬＣＯＤＥとなる。但し、この時点ではキャリブレーション状態信号ＺＱＡＣＴがハイレベルであるため、ラッチ回路１３２から出力される調整コードＯＵＴＣＯＤＥはデフォルトコードＤＥＦＣＯＤＥ１を示している。
【０１７７】
キャリブレーション状態信号ＺＱＡＣＴがハイレベルである期間は、キャリブレーション主回路１１０によってキャリブレーション動作が実行される。本例では、このとき第１動作モードが選択されていることから、リファレンス電位ＶＲＥＦＤＱのレベルをＶＤＤ／６とし、リファレンス電位ＶＯＨのレベルをＶＤＤ／３としてキャリブレーション動作が行われる。
【０１７８】
また、遅延されたキャリブレーション状態信号ＺＱＡＣＴＤがハイレベルに変化すると、デフォルトレジスタ３０３Ａ，３０３Ｂがラッチ動作を行う。これにより、デフォルトレジスタ３０３Ａには、デフォルトコードＤＥＦＣＯＤＥ１がラッチされる。
【０１７９】
その後、時刻ｔ５２においてキャリブレーション状態信号ＺＱＡＣＴがローレベルに変化すると、ラッチ回路１３２から出力される調整コードＯＵＴＣＯＤＥは、デフォルトコードＤＥＦＣＯＤＥ１から調整コードＣＡＬＣＯＤＥに切り替わる。これにより、調整コードＣＡＬＣＯＤＥが中継回路３００Ａ，３００Ｂに転送される。そして、遅延されたキャリブレーション状態信号ＺＱＡＣＴＤがローレベルに変化すると、入力レジスタ３０１Ａ，３０１Ｂがラッチ動作を行う。これにより、入力レジスタ３０１Ａ，３０１Ｂには、調整コードＣＡＬＣＯＤＥがラッチされる。
【０１８０】
その後、選択信号ＤＥＦＣＯＤＥ１Ｇがハイレベルとなり、時刻ｔ５１以前の状態に戻る。
【０１８１】
そして、時刻ｔ５３に出力レベル選択信号ＭＲＳＶＡが変化すると、選択信号ＤＥＦＣＯＤＥ１Ｇの代わりに選択信号ＤＥＦＣＯＤＥ２Ｇがハイレベルとなる。これにより、セレクト回路１３１から出力される調整コードＺＱＶＡＬＵＥＰは、デフォルトコードＤＥＦＣＯＤＥ２に変化し、これがラッチ回路１３２を介し、調整コードＯＵＴＣＯＤＥとしてそのまま出力される。
【０１８２】
また、遅延された出力レベル選択信号ＭＲＳＶＡがハイレベルに変化すると、中継回路３００Ａに含まれるデフォルトレジスタ３０３Ａがラッチ動作を行う。これにより、デフォルトレジスタ３０３Ａ，３０３Ｂには、デフォルトコードＤＥＦＣＯＤＥ２がラッチされる。
【０１８３】
次に、時刻ｔ５４においてキャリブレーション状態信号ＺＱＡＣＴがハイレベルに変化すると、所定の遅延時間を経た後、選択信号ＣＡＬＣＯＤＥＧがハイレベルとなる。これにより、セレクト回路１３１は入力ノード０を選択するため、セレクト回路１３１から出力される調整コードＺＱＶＡＬＵＥＰは、キャリブレーション主回路１１０によって生成される調整コードＣＡＬＣＯＤＥとなる。但し、この時点ではキャリブレーション状態信号ＺＱＡＣＴがハイレベルであるため、ラッチ回路１３２から出力される調整コードＯＵＴＣＯＤＥはデフォルトコードＤＥＦＣＯＤＥ２を示している。
【０１８４】
キャリブレーション状態信号ＺＱＡＣＴがハイレベルである期間は、キャリブレーション主回路１１０によってキャリブレーション動作が実行される。本例では、このとき第２動作モードが選択されていることから、リファレンス電位ＶＲＥＦＤＱのレベルをＶＤＤ／５とし、リファレンス電位ＶＯＨのレベルをＶＤＤ／２．５としてキャリブレーション動作が行われる。
【０１８５】
また、遅延されたキャリブレーション状態信号ＺＱＡＣＴＤがハイレベルに変化すると、中継回路３００Ａに含まれるデフォルトレジスタ３０３Ａがラッチ動作を行う。これにより、デフォルトレジスタ３０３Ａ，３０３Ｂには、デフォルトコードＤＥＦＣＯＤＥ２がラッチされる。
【０１８６】
その後、時刻ｔ５５においてキャリブレーション状態信号ＺＱＡＣＴがローレベルに変化すると、ラッチ回路１３２から出力される調整コードＯＵＴＣＯＤＥは、デフォルトコードＤＥＦＣＯＤＥ２から調整コードＣＡＬＣＯＤＥに切り替わる。これにより、調整コードＣＡＬＣＯＤＥが中継回路３００Ａ，３００Ｂに転送される。そして、遅延されたキャリブレーション状態信号ＺＱＡＣＴＤがローレベルに変化すると、入力レジスタ３０２Ａ，３０２Ｂがラッチ動作を行う。これにより、入力レジスタ３０２Ａ，３０２Ｂには、調整コードＣＡＬＣＯＤＥがラッチされる。
【０１８７】
その後、選択信号ＤＥＦＣＯＤＥ２Ｇがハイレベルとなり、時刻ｔ５４以前の状態に戻る。
【０１８８】
このように、本実施形態では、中継回路３００Ａ，３００Ｂにデフォルトレジスタ３０３Ａ，３０３Ｂが設けられていることから、キャリブレーション実行回路１００がリセットされた直後においても、デフォルトコードＤＥＦＣＯＤＥ１又はＤＥＦＣＯＤＥ２を直ちにデータ出力回路４１Ａ，４１Ｂに供給することができる。また、中継回路３００Ａ，３００Ｂには、第１動作モード用の入力レジスタ３０１Ａ，３０１Ｂと、第２動作モード用の入力レジスタ３０２Ａ，３０２Ｂが設けられていることから、動作モードが切り替えられた場合であっても、従前の動作モードでキャリブレーションすることによって得られた調整コードＣＡＬＣＯＤＥが保存される。
【０１８９】
図３０は、各レジスタに保持される調整コードの変化の一例を示す図である。
【０１９０】
まず、電源投入後のイニシャル状態である時刻ｔ６１においては、第１動作モードが選択される。そして、初期化動作により、コードレジスタ１２１にはデフォルトコードＤＥＦＣＯＤＥ１が格納され、コードレジスタ１２２にはデフォルトコードＤＥＦＣＯＤＥ２が格納される。また、キャリブレーション実行回路１００及び中継回路３００Ａ，３００Ｂに含まれる他のレジスタには全てデフォルトコードＤＥＦＣＯＤＥ１が転送される。これにより、データ出力回路４１Ａ，４１Ｂは、デフォルトコードＤＥＦＣＯＤＥ１によって指定される出力インピーダンスに設定される。
【０１９１】
次に、時刻ｔ６２において、モードレジスタセットコマンドの発行により、第１動作モードから第２動作モードに切り替えられると、コードレジスタ１２２に保持されているデフォルトコードＤＥＦＣＯＤＥ２がデフォルトレジスタ３０３Ａ，３０３Ｂに転送され、さらに、出力レジスタ３０４Ａ，３０４Ｂに転送される。これにより、データ出力回路４１Ａ，４１Ｂは、デフォルトコードＤＥＦＣＯＤＥ２によって指定される出力インピーダンスに設定される。
【０１９２】
その後、時刻ｔ６３においてキャリブレーションコマンドが発行されると、キャリブレーション主回路１１０はキャリブレーション動作を実行し、調整コードＣＡＬＣＯＤＥを生成する。そして、キャリブレーション動作が完了すると、調整コードＣＡＬＣＯＤＥが中継回路３００Ａ，３００Ｂに転送され、入力レジスタ３０２Ａ，３０２Ｂに保持される。この時点では、データ出力回路４１Ａ，４１Ｂの出力インピーダンスは、デフォルトコードＤＥＦＣＯＤＥ２によって指定される出力インピーダンスである。
【０１９３】
さらに、時刻ｔ６４においてコード更新コマンドが発行されると、入力レジスタ３０２Ａ，３０２Ｂに保持されている調整コードＣＡＬＣＯＤＥが出力レジスタ３０４Ａ，３０４Ｂに転送される。これにより、データ出力回路４１Ａ，４１Ｂは、キャリブレーション動作で得られた調整コードＣＡＬＣＯＤＥによって指定される出力インピーダンスに設定される。
【０１９４】
次に、時刻ｔ６５においてリセットコマンドが発行されると、キャリブレーション実行回路１００は全てリセットされ、時刻ｔ６１と同じ状態となる。これに対し、中継回路３００Ａ，３００Ｂに含まれる入力レジスタ３０１Ａ，３０２Ａ，３０１Ｂ，３０２Ｂ及びデフォルトレジスタ３０３Ａ，３０３Ｂはリセットされず、デフォルトレジスタ３０３Ａ，３０３Ｂに保持されているデフォルトコードＤＥＦＣＯＤＥ２が出力レジスタ３０４Ａ，３０４Ｂに転送される。これにより、リセット後においても、データ出力回路４１Ａ，４１Ｂは、デフォルトコードＤＥＦＣＯＤＥ２によって指定される出力インピーダンスに直ちに設定される。
【０１９５】
そして、時刻ｔ６６において、モードレジスタセットコマンドの発行により、第２動作モードから第１動作モードに切り替えられると、コードレジスタ１２１に保持されているデフォルトコードＤＥＦＣＯＤＥ１がデフォルトレジスタ３０３Ａ，３０３Ｂに転送され、さらに、出力レジスタ３０４Ａ，３０４Ｂに転送される。これにより、データ出力回路４１Ａ，４１Ｂは、デフォルトコードＤＥＦＣＯＤＥ１によって指定される出力インピーダンスに設定される。
【０１９６】
以上説明したように、本実施形態による半導体装置１０は、互いに非同期に発生するキャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢを調停する調停回路２００を備えていることから、どのようなタイミングでキャリブレーション実行信号ＺＱＥＸＥＡ，ＺＱＥＸＥＢが発生しても、正しくキャリブレーション動作を実行することが可能となる。
【０１９７】
しかも、キャリブレーション動作によって調整コードＣＡＬＣＯＤＥの値が確定した後、値の確定した調整コードＣＡＬＣＯＤＥが中継回路３００Ａ，３００Ｂに転送されることから、キャリブレーション動作中における調整コードＣＡＬＣＯＤＥの値の変動による消費電流の増大を抑制することが可能となる。
【０１９８】
さらに、キャリブレーション実行回路１００にはデフォルトコードＤＥＦＣＯＤＥ１，ＤＥＦＣＯＤＥ２を格納するコードレジスタ１２１，１２２が設けられていることから、リセット直後や動作モードの切り替え直後においても、デフォルトコードＤＥＦＣＯＤＥ１又はＤＥＦＣＯＤＥ２をデータ出力回路４１Ａ，４１Ｂに直ちに供給することが可能となる。
【０１９９】
尚、コードレジスタ１２１，１２２については、中継回路３００Ａ，３００Ｂ側に配置しても構わない。この場合、中継回路３００Ａ，３００Ｂからデフォルトレジスタ３０３Ａ，３０３Ｂを削除し、その代わりにコードレジスタ１２１，１２２を設ければよい。この場合において、各レジスタに保持される調整コードの変化の一例を図３１に示す。
【０２００】
図３１に示すように、本例においては、第１動作モードから第２動作モードに切り替えられると（時刻ｔ６１）、中継回路３００Ａ，３００Ｂ内のコードレジスタ１２２から出力レジスタ３０４Ａ，３０４ＢにデフォルトコードＤＥＦＣＯＤＥ２が転送される。同様に、リセットコマンドが発行されると（時刻ｔ６５）、中継回路３００Ａ，３００Ｂ内のコードレジスタ１２２から出力レジスタ３０４Ａ，３０４ＢにデフォルトコードＤＥＦＣＯＤＥ２が転送される。その後、第２動作モードから第１動作モードに切り替えられると（時刻ｔ６６）、中継回路３００Ａ，３００Ｂ内の入力レジスタ３０１Ａ，３０１Ｂから出力レジスタ３０４Ａ，３０４ＢにデフォルトコードＤＥＦＣＯＤＥ１が転送される。その他の動作については、図３０に示した動作と基本的に同じである。
【０２０１】
図３２は、変形例によるキャリブレーション主回路１１０の一部を示す回路図である。
【０２０２】
図３２には、変形例によるキャリブレーション主回路１１０のうち、キャリブレーション端子ＺＱとプルダウンユニットＰＤＲ１〜ＰＤＲ５との間に設けられた回路だけを示している。他の回路部分は、図２４に示したとおりであるから、図示を省略する。
【０２０３】
図３２に示すように、変形例によるキャリブレーション主回路１１０は、キャリブレーション端子ＺＱとプルダウンユニットＰＤＲ１〜ＰＤＲ５との間にトランスファゲート１１８が設けられているとともに、プルダウンユニットＰＤＲ１〜ＰＤＲ５の出力ノードを電源電位ＶＤＤに固定するトランジスタ１１９を有している。そして、キャリブレーション状態信号ＺＱＡＣＴがハイレベルに活性化すると、トランスファゲート１１８がオンするため、キャリブレーション動作が可能となる。これに対し、キャリブレーション状態信号ＺＱＡＣＴがローレベルである期間は、トランスファゲート１１８がオフするため、キャリブレーション端子ＺＱとプルダウンユニットＰＤＲ１〜ＰＤＲ５が切断されるとともに、プルダウンユニットＰＤＲ１〜ＰＤＲ５の出力ノードが電源電位ＶＤＤに固定される。これにより、リファレンス抵抗素子ＲＺＱを複数チップで共有する場合であっても、キャリブレーション動作を行うチップのトランスファゲート１１８のみがオンするため、キャリブレーション動作を行わないチップの内部回路はキャリブレーション端子ＺＱの負荷容量とはならず、キャリブレーション動作時の負荷容量、具体的には比較回路ＣＯＭＰＤの比較動作の時の負荷容量が一定となり、安定したキャリブレーション動作を保証できる。
【０２０４】
図３３は、変形例による中継回路３００Ａの構成を示すブロック図である。
【０２０５】
変形例による中継回路３００Ａは、図３３に示すように、優先回路２５０、ＯＲゲート回路３０７Ａ、補助レジスタ３０８Ａ及び、マルチプレクサ３０９Ａが追加されている点において、図２７に示した中継回路３００Ａと相違する。その他の構成は、基本的に図２７に示した中継回路３００Ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。また、本変形例を用いる場合、中継回路３００Ｂについても図３２に準じた回路構成を採用することができる。
【０２０６】
変形例による中継回路３００Ａは、図２７に示した中継回路３００Ａの機能に加え、キャリブレーション動作の終了タイミングと、コード更新信号ＺＱＬＡＴＡの活性化タイミングが僅差である場合であっても、調整コードＣＯＤＥが正しく出力される機能を有している。具体的には、キャリブレーション動作の終了直前にコード更新信号ＺＱＬＡＴＡが活性化した場合、現在のキャリブレーション動作によって生成される調整コードＣＯＤＥではなく、前回の調整コードＣＯＤＥを出力する機能を有している。一方、キャリブレーション動作の終了後にコード更新信号ＺＱＬＡＴＡが活性化した場合は、現在のキャリブレーション動作によって生成された調整コードＣＯＤＥを出力する。
【０２０７】
図３３に示すように、ＯＲゲート回路３０７Ａは遅延されたキャリブレーション状態信号ＺＱＡＣＴＤとコード更新信号ＺＱＬＡＴＡを受け、コード更新信号ＺＱＬＡＴＬＡを生成する。このため、遅延されたキャリブレーション状態信号ＺＱＡＣＴＤとコード更新信号ＺＱＬＡＴＡの少なくとも一方がハイレベルであれば、コード更新信号ＺＱＬＡＴＬＡはハイレベルを維持する。このことは、キャリブレーション動作の終了直前にコード更新信号ＺＱＬＡＴＡが活性化した場合、コード更新信号ＺＱＬＡＴＬＡがハイレベルを維持することを意味する。一方、キャリブレーション動作の終了後にコード更新信号ＺＱＬＡＴＡが活性化するケースでは、コード更新信号ＺＱＬＡＴＬＡが一旦ローレベルに変化する。コード更新信号ＺＱＬＡＴＬＡは、補助レジスタ３０８Ａに入力される。
【０２０８】
優先回路２５０は、図１８に示した回路である。優先回路２５０は、遅延されたキャリブレーション状態信号ＺＱＡＣＴＤと反転されたコード更新信号ＺＱＬＡＴＡが入力されており、遅延されたキャリブレーション状態信号ＺＱＡＣＴＤを優先する回路構成を有している。これにより、遅延されたキャリブレーション状態信号ＺＱＡＣＴＤの立下がりがコード更新信号ＺＱＬＡＴＡの立ち上がりよりも早い場合は、選択信号ＬＡＴＣＭＤＦＡＳＴＡをローレベルに維持し、遅延されたキャリブレーション状態信号ＺＱＡＣＴＤの立下がりよりもコード更新信号ＺＱＬＡＴＡの立ち上がりの方が早い場合は、選択信号ＬＡＴＣＭＤＦＡＳＴＡがハイレベルとなる。
【０２０９】
そして、優先回路２５０は、遅延されたキャリブレーション状態信号ＺＱＡＣＴＤを優先する回路構成を有しているため、両者のタイミングが重なった場合、選択信号ＬＡＴＣＭＤＦＡＳＴＡはローレベルとなる。
【０２１０】
選択信号ＬＡＴＣＭＤＦＡＳＴＡは、マルチプレクサ３０９Ａに入力される。マルチプレクサ３０９Ａは、選択信号ＬＡＴＣＭＤＦＡＳＴＡがローレベルであればマルチプレクサ３０５Ａの出力を選択し、選択信号ＬＡＴＣＭＤＦＡＳＴＡがハイレベルであれば補助レジスタ３０８Ａの出力を選択する。補助レジスタ３０８Ａは、コード更新信号ＺＱＬＡＴＬＡがローレベルである場合には入力信号をそのままスルーして出力し、コード更新信号ＺＱＬＡＴＬＡがハイレベルに変化すると入力信号をラッチする回路である。
【０２１１】
以上の構成により、選択信号ＬＡＴＣＭＤＦＡＳＴＡがハイレベルに変化すると、マルチプレクサ３０５Ａの出力ではなく、補助レジスタ３０８Ａの出力が選択されるため、前回の値をそのまま調整コードＣＯＤＥとして出力することができる。つまり、値が変化するタイミングでマルチプレクサ３０５Ａの出力を選択することが無くなる。また、優先回路２５０自体のメタステーブル時間も短いことから、回路動作の安全性が高められる。
【０２１２】
また、図１３の信号ＧＥＴＡ，ＧＥＴＢの情報を半導体装置１０の外部に出力すれば、この情報を用いて半導体装置１０のユーザがその状態を判断することができ、より確実な調停動作が可能になる。すなわち、この情報により、現在の演算結果が自身の指示によるものなのか、他者によるものなのかをユーザが判別できる。加えて、本実施形態による半導体装置１０は、あるユーザが占有権を得ている間はそのユーザは確実に演算装置を占有できるため、本発明の構成の半導体装置に対して、「自身が占有権を得るまで要求を続け、自身が占有権を得たら、然る時間の後に演算結果を取り出し、値を得る」というシーケンスを繰り返せば、演算装置を用いたユーザが確実に所望の計算結果を得ることができる。このように、半導体装置内の演算要素を共有しているユーザが、平等にその演算要素を使用することが可能になる。
【０２１３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０２１４】
１        半導体システム
２        コントローラ
３Ａ，３Ｂ    コマンドアドレスバス
４Ａ，４Ｂ    クロックバス
５Ａ，５Ｂ    データバス
６        半導体基板
７        データ端子
８        データ出力回路
１０，１０ａ，１０ｂ    半導体装置
１１Ａ，１１Ｂ    メモリセルアレイ
１２Ａ，１２Ｂ    ロウデコーダ
１３Ａ，１３Ｂ    カラムデコーダ
１４Ａ，１４Ｂ    モードレジスタ
２１Ａ，２１Ｂ    コマンドアドレス端子
２２Ａ，２２Ｂ    クロック端子
２３Ａ，２３Ｂ    データ端子
２４Ａ，２５Ａ，２４Ｂ，２５Ｂ    電源端子
２６Ｂ    リセット端子
３１Ａ，３１Ｂ    コマンドアドレス入力回路
３２Ａ，３２Ｂ    アドレス制御回路
３３Ａ，３３Ｂ    コマンドデコード回路
３４Ａ，３４Ｂ    クロック入力回路
３５Ａ，３５Ｂ    内部クロック発生回路
３６Ａ，３６Ｂ    内部電源発生回路
３７Ａ    パワーオン検出回路
３８Ａ    リセット制御回路
３９Ａ，３９Ｂ    データ制御回路
４０Ａ，４０Ｂ    データ入出力回路
４１Ａ，４１Ｂ    データ出力回路
４２Ａ，４２Ｂ    データ入力回路
１００    キャリブレーション実行回路
１１０    キャリブレーション主回路
１１８    トランスファゲート
１１９    トランジスタ
１２１，１２２    コードレジスタ
１３０    マルチプレクサ
１３１    セレクト回路
１３２    ラッチ回路
１３３    論理回路
２００    調停回路
２０１，２０２    ＳＲラッチ回路
２０３，２０４    保護回路
２１０    優先回路
２１１，２１２，２１４，２３１，２３５，２３７，２３９    インバータ回路
２１３，２３６    ＮＯＲゲート回路
２２１，２３２，２３４，２３８    ＮＡＮＤゲート回路
２２２    ディレイ回路
２２３    ワンショットパルス生成回路
２４０    無効化された信号
２５０    優先回路
２５１，２５２，２５５，２５６，２５８    インバータ回路
２５３，２５４    ＮＡＮＤゲート回路
２５７    ＮＯＲゲート回路
２５９    バッファ
２６０    ＳＲラッチ回路
２６１，２６２    インバータ回路
２６３，２６４    ＮＡＮＤゲート回路
２６５    バッファ
３００Ａ，３００Ｂ    中継回路
３０１Ａ，３０２Ａ，３０１Ｂ，３０２Ｂ    入力レジスタ
３０３Ａ，３０３Ｂ    デフォルトレジスタ
３０４Ａ，３０４Ｂ    出力レジスタ
３０５Ａ，３０５Ｂ    マルチプレクサ
３０６Ａ，３０６Ｂ    検出回路
３０７Ａ  ＯＲゲート回路
３０８Ａ  補助レジスタ
３０９Ａ  マルチプレクサ
４００    状態制御回路
４０１    ＳＲラッチ回路
４０２    ワンショットパルス発生回路
４０３    インバータ回路
Ａ        接続点
ＡＲＹ    メモリセルアレイ領域
ＢＬ，／ＢＬ    ビット線
ＣＡ１，ＣＡ２    コマンドアドレス制御回路
ＣＨＡ，ＣＨＢ    チャネル
ＣＮＴＤ，ＣＮＴＵ    カウンタ回路
ＣＯＭＰＤ，ＣＯＭＰＵ    比較回路
ＥＧ１，ＥＧ２    エッジ
ＭＣ      メモリセル
ＯＳＣ    オシレータ回路
ＰＡ，ＰＢ    パッド列
ＰＤ０〜ＰＤ６，ＰＤＲ０〜ＰＤＲ５    プルダウンユニット
ＰＥＡ，ＰＥＢ    周辺回路領域
ＰＵ０〜ＰＵ６，ＰＵＲ    プルアップユニット
ＲＷ      高抵抗配線部
ＲＷＢＳ  リードライトバス
ＲＺＱ    リファレンス抵抗素子
ＳＡＭＰ  センスアンプ
ＳＬ，ＶＬ    電源配線
ＴＧ      スイッチ回路
ＴＭＤ，ＴＭＵ    タイミング発生回路
ＴＮＤ０〜ＴＮＤ４，ＴＮＵ０〜ＴＮＵ４    トランジスタ
ＴＲＤ，ＴＲＵ    トランジスタ部
ＷＬ      ワード線
ＺＱ      キャリブレーション端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図２０】
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【図２１】
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