(57)【要約】【課題】複数の半導体チップが積層されてなるチップ積層体のテストを効率よく行う。【解決手段】ウェハＷ１に各々が複数のテストパッドＴＰ１を含む複数の第１メモリチップＭ１を形成する工程と、ウェハＷ２に複数の第２メモリチップＭ２を形成する工程と、ウェハＷ２の複数の第２メモリチップＭ２上に、それぞれ第１メモリチップＭ１を積層する工程と、第１メモリチップＭ１のテストパッドＴＰ１にプロービングして、第１及び第２メモリチップＭ１，Ｍ２をテストする工程とを含む。本発明によれば、ウェハテスターを用いてチップ積層体ＳＣのテストを行うことができるため、チップ積層体ＳＣをテストするための専用のテスターを用いる必要が無くなる。【選択図】図２０
2015046569.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体ウェハに、各々が複数のテストパッドを含む複数の第１の半導体チップを形成する工程と、
第２の半導体ウェハに、複数の第２の半導体チップを形成する工程と、
前記第２の半導体ウェハの前記複数の第２の半導体チップ上に、それぞれ前記複数の第１の半導体チップを積層する工程と、
前記複数の第１の半導体チップの前記複数のテストパッドにプロービングして、前記複数の第１の半導体チップ及び前記複数の第２の半導体チップに対し第１テストを実施する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記積層する工程は、前記第１の半導体ウェハと前記第２の半導体ウェハを重ねることにより行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記積層する工程を行う前に、前記複数の第１の半導体チップ及び前記複数の第２の半導体チップのそれぞれに対し第２テストを実施する工程をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記積層する工程においては、前記第２テストにおいて不良が検出された第２の半導体チップ上に、前記第２テストにおいて不良が検出された第１の半導体チップを積層することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記積層する工程においては、前記第２テストにおいて不良が検出された第２の半導体チップ上には、前記第１の半導体チップを積層しないことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記テストする工程を行う前に、前記第２テストにおいて不良が検出された第１及び第２の半導体チップを低消費電力モードに移行させる工程をさらに備えることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１テストを実施する工程は、前記複数の第１の半導体チップを選択的にテストする第１の工程と、前記複数の第２の半導体チップを選択的にテストする第２の工程を含むことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１テストを実施する工程においては、前記第１の工程の一部と前記第２の工程の一部を並列に実行することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記複数の第１の半導体チップは、第１の回路層が形成される第１の表面及び前記第１の表面の反対側に位置する第２の表面をそれぞれ有し、
前記複数の第２の半導体チップは、第２の回路層が形成される第３の表面及び前記第３の表面の反対側に位置する第４の表面をそれぞれ有し、
前記複数のテストパッドは、前記複数の第１の半導体チップの前記第１の表面に設けられており、
前記積層する工程は、前記複数の第１の半導体チップの前記第２の表面と前記複数の第２の半導体チップの前記第３の表面が互いに向かい合うように積層することを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記複数の第１の半導体チップは、それぞれ該チップを貫通して設けられた複数の貫通電極と、前記第２の表面に設けられた複数の第２のバンプ電極とを有し、
前記複数の貫通電極の一端は、それぞれ対応する前記複数のテストパッドのいずれかに接続され、
前記複数の貫通電極の他端は、それぞれ対応する前記複数の第２のバンプ電極のいずれかに接続され、
前記複数の第２の半導体チップは、前記第３の表面に設けられた複数の第３のバンプ電極を有し、
前記積層する工程は、前記複数の第２のバンプ電極と前記複数の第３のバンプ電極が接合されるように積層することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記複数の第１の半導体チップは、前記第１の表面に設けられた複数の第１のバンプ電極をさらに有し、
前記複数のテストパッドは、それぞれ対応する前記複数の第１のバンプ電極のいずれかに接続されていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記積層する工程を行う前に、前記複数の第１の半導体チップを前記第２の表面側から研削又はエッチングすることにより、チップの厚みを減少させる工程をさらに備えることを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記テストする工程を行った後、前記複数の第２の半導体チップを個片化する工程をさらに備えることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記個片化する工程を行う前に、前記複数の第２の半導体チップを前記第４の表面側から研削又はエッチングすることにより、チップの厚みを減少させる工程をさらに備えることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
複数の第３の半導体チップを形成する工程と、
前記第２の半導体ウェハの前記複数の第２の半導体チップ上のそれぞれの上に、前記複数の第３の半導体チップのうちの対応する１又は複数個の第３の半導体チップを積層する工程と、をさらに備え、
前記複数の第１の半導体チップのそれぞれは、自身と前記複数の第２の半導体チップのうちの対応する１つとの間に前記複数の第３の半導体チップのうちの対応する１又は複数個を挟み込むように積層され、
前記複数の第３の半導体チップに対し、前記第１の半導体チップ及び第２の半導体チップと共に前記第１のテストが実施されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１６】
前記複数の貫通電極の全部または一部は、テスト専用に設けられる貫通電極であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１７】
前記第１の半導体チップの前記第１の表面はロジックチップと接続される面であって、前記第１の半導体チップの前記第１の表面には第１のバンプ電極が形成され、前記第１の半導体チップの前記第１の表面に形成される前記テストパッドの全部または一部は前記第１のバンプ電極とは接続されないことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記複数の貫通電極の全部または一部は、複数の半導体チップの積層体を構造的に支えるために設けられる貫通電極であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１９】
前記第１の半導体チップにおいて、前記テストパッドは、第１のバッファを介して前記貫通電極と接続されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項２０】
前記第１の半導体チップの前記第１の表面には前記複数のテストパッドに加えて第１の制御パッドも形成され、
前記第１の制御パッドは、前記第１のバッファの第１の電源線と接続されることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記第１の電源線は、通常時はオフ電位に設定され、前記第１の制御パッドからオン電位を供給されることを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記複数の第２の半導体チップも、それぞれ該チップを貫通して設けられた複数の貫通電極を有し、かつ、前記第３の表面に複数のテストパッドを含み、
前記第２の半導体チップの前記複数の貫通電極の一端は、前記第３の表面に形成される前記複数のテストパッドのいずれかに、第２のバッファを介して接続されることを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２３】
前記第２の半導体チップの前記第３の表面には前記複数のテストパッドに加えて第２の制御パッドも形成され、
前記第２の制御パッドは、前記第２のバッファの第２の電源線と接続されることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記第２の電源線は、通常時はオフ電位に設定され、前記第２の制御パッドからオン電位を供給されることを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２５】
第１の半導体ウェハに、各々が複数のテストパッドを含む複数の第１の半導体チップを形成する工程と、
前記複数の第１の半導体チップを個片化する工程と、
第２の半導体ウェハに複数の第２の半導体チップを形成する工程と、
個片化された前記複数の第１の半導体チップのそれぞれを、前記第２の半導体ウェハの複数の第２の半導体チップの対応する１つの上に積層して、チップオンウェハ積層体を形成する工程と、
前記チップオンウェハ積層体の前記複数の第１の半導体チップの前記複数のテストパッドにプロービングして、前記複数の第１の半導体チップ及び前記複数の第２の半導体チップに第１テストを実施する工程と、を含むこと特徴とする半導体装置の製造方法。
【請求項２６】
前記第１テストを実施する工程は、前記複数の第１の半導体チップを選択的にテストする第１の工程と、前記複数の第２の半導体チップを選択的にテストする第２の工程を含むことを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記第１テストを実施する工程においては、前記第１の工程の一部と前記第２の工程の一部を並列に実行することを特徴とする請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記複数の第１の半導体チップと前記複数の第２の半導体チップは、互いに同じ回路構成を有していることを特徴とする請求項２５乃至２７のいずれか一項に記載の半導体装置の製造方法。
【請求項２９】
第１の半導体ウェハに、各々が複数の第１のテストパッドを含む複数の第１の半導体チップを形成する工程と、
第２の半導体ウェハに、各々が複数の第２のテストパッドを含む複数の第２の半導体チップを形成する工程と、
ウェハテスターに設けられた複数のプローブを前記複数の第１のテストパッドに接触させることによって、前記複数の第１の半導体チップをテストする工程と、
前記複数のプローブを前記複数の第２のテストパッドに接触させることによって、前記複数の第２の半導体チップをテストする工程と、
前記第２の半導体ウェハの前記複数の第２の半導体チップ上に、それぞれ前記複数の第１の半導体チップを積層することにより複数のチップ積層体を形成する工程と、
前記複数のプローブを前記複数の第１のテストパッドに接触させることによって、前記複数のチップ積層体をテストする工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、複数の半導体チップが積層されてなる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、電子機器に搭載される各種半導体装置の小型化、高性能化が強く望まれている。このような要求を背景に、ＳｉＰ（System in Package）と呼ばれる、１つのパッケージに複数の半導体チップを搭載する技術が注目を集めている。ＳｉＰには、通常、システムを構成するために様々な機能を持った複数の半導体チップが搭載される。一例として、ＭＰＵ（Micro-Processing Unit）やＳｏＣ（System on Chip）といった演算を実行するロジックチップと、ワークメモリとしてのメモリチップを１つのパッケージに搭載するものがある。
【０００３】
このような場合、メモリチップを製造するメーカーは、メモリチップをパッケージングする前の状態（未パッケージジング）で出荷する。このため、メモリチップを製造するメーカーは、メモリチップを未パッケージングの状態でテストする必要がある。メモリチップを未パッケージングの状態でテストする方法としては、ウェハ状態でウェハテスター（プローブカード）を使用してテストする方法が知られている。
【０００４】
ところで、近年、半導体メモリの大容量化及びデータ転送レートの高速化のため、複数のメモリチップを積層した積層型の半導体メモリが開発されている。このような積層型の半導体メモリでは、通常の製造プロセスに加え、積層プロセスにおいても半導体メモリに欠陥が生じる恐れがある。
【０００５】
このため、積層型の半導体メモリの製造においては、積層後の半導体メモリ（チップ積層体）の欠陥を検出するための新たなテスト工程が必要となる。特に、上述のようにＳｉＰに搭載する積層型の半導体メモリにおいては、チップ積層体を未パッケージングの状態でテストする工程が必要となる。未パッケージング状態であるチップ積層体のテスト方法としては、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２０１３／００７６３８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ウェハ状態における各半導体チップのテストに加え、チップ積層体のテストを追加するためには、ウェハテスターとは別にチップ積層体をテストするための専用のテスターを用いる必要がある。このため、製造コストが増大するという問題があった。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置の製造方法は、第１の半導体ウェハに、各々が複数のテストパッドを含む複数の第１の半導体チップを形成する工程と、第２の半導体ウェハに、複数の第２の半導体チップを形成する工程と、前記第２の半導体ウェハの前記複数の第２の半導体チップ上に、それぞれ前記複数の第１の半導体チップを積層する工程と、前記複数の第１の半導体チップの前記複数のテストパッドにプロービングして、前記複数の第１の半導体チップ及び前記複数の第２の半導体チップに第１テストを実施する工程と、を含むことを特徴とする。
【０００９】
本発明の他の側面による半導体装置の製造方法は、第１の半導体ウェハに、各々が複数のテストパッドを含む複数の第１の半導体チップを形成する工程と、前記複数の第１の半導体チップを個片化する工程と、第２の半導体ウェハに複数の第２の半導体チップを形成する工程と、個片化された前記複数の第１の半導体チップのそれぞれを、前記第２の半導体ウェハの複数の第２の半導体チップの対応する１つの上に積層して、チップオンウェハ積層体を形成する工程と、前記チップオンウェハ積層体の前記複数の第１の半導体チップの前記複数のテストパッドにプロービングして、前記複数の第１の半導体チップ及び前記複数の第２の半導体チップに第１テストを実施する工程と、を含むこと特徴とする。
【００１０】
本発明のさらに他の側面による半導体装置の製造方法は、第１の半導体ウェハに、各々が複数の第１のテストパッドを含む複数の第１の半導体チップを形成する工程と、第２の半導体ウェハに、各々が複数の第２のテストパッドを含む複数の第２の半導体チップを形成する工程と、ウェハテスターに設けられた複数のプローブを前記複数の第１のテストパッドに接触させることによって、前記複数の第１の半導体チップをテストする工程と、前記複数のプローブを前記複数の第２のテストパッドに接触させることによって、前記複数の第２の半導体チップをテストする工程と、前記第２の半導体ウェハの前記複数の第２の半導体チップ上に、それぞれ前記複数の第１の半導体チップを積層することにより複数のチップ積層体を形成する工程と、前記複数のプローブを前記複数の第１のテストパッドに接触させることによって、前記複数のチップ積層体をテストする工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、第１の半導体チップをウェハ状態である第２の半導体チップに積層した状態で、これら第１及び第２の半導体チップをテストしていることから、ウェハテスターを用いてチップ積層体のテストを行うことができる。これにより、チップ積層体をテストするための専用のテスターを用いる必要が無くなることから、製造コストを削減することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態により製造される半導体装置（ＳｉＰ）の構成を示す略断面図であり、（ａ）は第１の例による半導体装置１００Ａを示し、（ｂ）は第２の例による半導体装置１００Ｂを示している。
【図２】チップ積層体ＳＣの構成を示す略断面図である。
【図３】チップ積層体ＳＣを個片化する前のチップオンウェハＫＧＤの断面図である。
【図４】第１メモリチップＭ１に設けられた貫通電極１７４のうち、スタッガード型の貫通電極１７４Ａの構造を示す略断面図である。
【図５】スタッガード型貫通電極１７４Ａの電気的接続関係を説明するための模式図である。
【図６】第１メモリチップＭ１に設けられた貫通電極１７４のうち、スルー型の貫通電極１７４Ｂの構造を示す略断面図である。
【図７】スルー型貫通電極１７４Ｂの電気的接続関係を説明するための模式図である。
【図８】ウェハＷ１の平面図である。
【図９】第１メモリチップＭ１の平面図であり、（ａ）は表面側から見た図、（ｂ）は裏面側から見た図である。
【図１０】テストパッドＴＰ１の形状を示す平面図である。
【図１１】第１メモリチップＭ１の回路構成を示すブロック図である。
【図１２】ウェハテストシステム４００の構成を示す模式図である。
【図１３】プローブカード４２０の構成を示す模式図である。
【図１４】第１メモリチップＭ１の製造工程を説明するためのフローチャートである。
【図１５】第１メモリチップＭ１の製造工程を説明するための工程図である。
【図１６】第１メモリチップＭ１の製造工程を説明するための工程図である。
【図１７】第２メモリチップＭ２の製造工程を説明するためのフローチャートである。
【図１８】第２メモリチップＭ２の製造工程を説明するための工程図である。
【図１９】第１の実施形態におけるチップ積層体ＳＣの製造工程を説明するためのフローチャートである。
【図２０】第１の実施形態におけるチップ積層体ＳＣの製造工程を説明するための工程図である。
【図２１】第１の実施形態におけるチップ積層体ＳＣの製造工程を説明するための工程図である。
【図２２】第１の実施形態の変形例によるチップ積層体ＳＣの製造工程を説明するための工程図である。
【図２３】テスト工程を示すフローチャートであり、（ａ）はウェハテストのフローチャート、（ｂ）は積層テストのフローチャートである。
【図２４】第１メモリチップＭ１のテスト動作と第２メモリチップＭ２のテスト動作の一部をオーバーラップさせる例を説明するためのシーケンス図である。
【図２５】第２の実施形態におけるチップ積層体ＳＣの製造工程を説明するための工程図である。
【図２６】第１の実施形態の他の変形例によるチップ積層体ＳＣの製造工程を説明するための工程図である。
【図２７】（ａ）はベースウェハＷ４に３個のメモリチップＭ１〜Ｍ３を積層した状態を示す図であり、（ｂ）はメモリチップＭ１〜Ｍ４が積層されてなる積層体ＳＣの断面図である。
【図２８】第１追加実施例における第１メモリチップＭ１の平面図である。
【図２９】比較例における第１メモリチップＭ１および第２メモリチップＭ２の断面図である。
【図３０】第１追加実施例における第１メモリチップＭ１および第２メモリチップＭ２の断面図である。
【図３１】第１追加実施例における第１メモリチップＭ１〜第４メモリチップＭ４の断面図である。
【図３２】第２追加実施例における第１メモリチップＭ１の平面図である。
【図３３】第３追加実施例における第１メモリチップＭ１および第２メモリチップＭ２の断面図である。
【図３４】第４追加実施例における第１メモリチップＭ１および第２メモリチップＭ２の第１の断面図である。
【図３５】第４追加実施例における第１メモリチップＭ１および第２メモリチップＭ２の第２の断面図である。
【図３６】第４追加実施例における第１メモリチップＭ１および第２メモリチップＭ２の第３の断面図である。
【発明を実施するための形態】
【００１３】
本発明は、積層型半導体装置の製造方法において、少なくとも下層の半導体チップがウェハのままの状態で、積層工程及び積層後のテストを行う。このため、ウェハ状態である下層の半導体チップのテストパッドの平面位置と、上層の半導体チップのテストパッドの平面位置を一致させることができる。これにより、積層前におけるウェハテスター（プローブカード）を積層後のテストにおいても使用することができる。
【００１４】
以下、添付図面を参照しながら、本発明の好ましいいくつかの実施形態について詳細に説明する。第１の実施形態では、個片化したメモリチップを下層のベースウェハに積層して積層体を形成する方法、即ち、ＣｏＷ（Chip on Wafer）方式を用いた積層型半導体装置の製造方法について説明する。一方、第２の実施形態では、ベースウェハに他のウェハを積層して積層体を形成する方法、即ち、ＷｏＷ（Wafer on Wafer）方式を用いた積層型半導体装置の製造方法ついて説明する。
【００１５】
図１は、本発明の実施形態によって製造される半導体装置（ＳｉＰ）の構成を示す略断面図であり、（ａ）は第１の例による半導体装置１００Ａを示し、（ｂ）は第２の例による半導体装置１００Ｂを示している。
【００１６】
図１（ａ）に示す半導体装置１００Ａは、いわゆる３Ｄ（3 Dimension）構造を有するＳｉＰであり、ロジックチップＬ０と、第１メモリチップＭ１及び第２メモリチップＭ２を含むチップ積層体ＳＣとが、配線基板１１０上に３次元的に積層された構成を有している。
【００１７】
具体的には、配線基板１１０上にロジックチップＬ０がフェイスダウン方式でフリップチップ実装され、さらにロジックチップＬ０上にチップ積層体ＳＣがフェイスダウン方式でフリップチップ実装されている。配線基板１１０とロジックチップＬ０との隙間には充填剤１２１が充填され、ロジックチップＬ０とチップ積層体ＳＣとの隙間には充填剤１２２が充填されている。また、配線基板１１０上には、ロジックチップＬ０及びチップ積層体ＳＣを覆う封止樹脂１３１が設けられている。
【００１８】
ロジックチップＬ０は、例えば、ＳｏＣ（System on Chip）やＭＰＵ（Micro-Processing Unit）等のコントロール系の半導体チップである。図１（ａ）に示す第１の例による半導体装置１００Ａでは、ロジックチップＬ０の主面には表面バンプ１４１が設けられ、裏面には裏面バンプ１４２が設けられている。裏面バンプ１４２は、ロジックチップＬ０を貫通して設けられた貫通電極１４３を介して、ロジックチップＬ０の回路層Ｃに形成された回路素子に接続される。また、裏面バンプ１４２は、チップ積層体ＳＣの第１メモリチップＭ１に設けられた表面バンプ１７１にはんだ層１７２を介して接合されている。チップ積層体の詳細は、図２（ａ）を用いて後述する。
【００１９】
配線基板１１０は、例えば、ガラスクロス（ガラス繊維製の布）にエポキシ樹脂を含浸して形成した絶縁基材（ガラスエポキシ基材）１１１と、絶縁基材１１１の一方の面に形成された接続パッド１１２と、絶縁基材１１１の他方の面に形成されたランド１１３とを含む。また、絶縁基材の一方の面と他方の面のそれぞれには、さらにソルダーレジスト等の絶縁膜１１４，１１５が形成されている。
【００２０】
接続パッド１１２はロジックチップＬ０の表面バンプ１４１にはんだ層１４４を介して接続される。一方、ランド１１３には、外部端子としてのはんだボール１１６が形成されている。接続パッド１１２は、絶縁基材１１１の内部に形成された不図示の導電経路（スルーホール等）を介して、対応するランド１１３に電気的に接続される。これにより、ロジックチップＬ０と外部端子であるはんだボール１１６が電気的に接続される。
【００２１】
充填剤１２１，１２２は、ＮＣＰ（Non-conductive Paste）と呼ばれる非導電性の接着剤である。ＮＣＰとしては、エポキシ樹脂を主成分とする接着剤等、半導体チップ接着用の周知の非導電性の接着剤を使用することができる。また、封止樹脂１３１は、エポキシ樹脂を主成分とする封止樹脂等の、周知の封止樹脂を使用することができる。
【００２２】
一方、図１（ｂ）に示す半導体装置１００Ｂは、いわゆる２．５Ｄ（2.5 Dimension）構造を有するＳｉＰであり、ロジックチップＬ０と、第１及び第２のメモリチップＭ１，Ｍ２を含むチップ積層体ＳＣとが、インターポーザーＩＰの表面に２次元的に配置された構成を有している。インターポーザーＩＰは配線基板１１０に搭載されており、両者の隙間にはＮＣＰなどからなる充填剤１２３が充填されている。
【００２３】
インターポーザーＩＰとしては、例えば、ガラスエポキシ基材を用いたものや、シリコン基板を基材に用いたいわゆるシリコンインターポーザ等、周知のインターポーザーを使用することができる。インターポーザーＩＰの一方の面には、接続パッド１５１が形成され、他方の面には、はんだバンプ１５２が形成される。接続パッド１５１は、ロジックチップＬ０の表面バンプ１４１及びチップ積層体ＳＣの第１メモリチップＭ１の表面バンプ１７１にそれぞれ接続される。また、接続パッド１５１は、インターポーザーＩＰの内部に形成された不図示の導電経路（スルーホール等）を介して、対応するはんだバンプ１５２に電気的に接続される。
【００２４】
その他の構成は、図１（ａ）に示した半導体装置１００Ａと基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００２５】
半導体装置１００Ａ，１００Ｂでは、ロジックチップＬ０の回路層Ｃが配線基板１１０又はインターポーザーＩＰに対向するよう実装するフェイスダウン実装（フリップチップ実装）の例を示しているが、本発明がこれに限定されるものではない。例えば、ロジックチップＬ０をフェイスアップ方式で実装しても構わない。この場合、ロジックチップＬ０と配線基板１１０又はインターポーザーＩＰとの接続は、ロジックチップＬ０に形成された貫通電極を介してロジックチップＬ０の裏面バンプにて行うことができる。また、ロジックチップＬ０に貫通電極を形成する代わりに、ロジックチップＬ０と配線基板１１０又はインターポーザーＩＰとを、ボンディングワイヤを用いて接続することもできる。
【００２６】
図２は、チップ積層体ＳＣの構成を示す略断面図である。
【００２７】
図２に示すように、チップ積層体ＳＣは第１メモリチップＭ１と第２メモリチップＭ２が積層された構成を有している。第１メモリチップＭ１は回路層Ｃが形成された主面１６１と裏面１６２を有し、第２メモリチップＭ２は回路層Ｃが形成された主面１６３と裏面１６４を有している。そして、第１メモリチップＭ１の裏面１６２と第２メモリチップＭ２の主面１６３が向かい合うように、これらメモリチップＭ１，Ｍ２が積層されている。第１メモリチップＭ１と第２メモリチップＭ２との隙間には充填剤１２４が充填されている。また、第１メモリチップＭ１の側面は、封止樹脂１３２によって覆われている。
【００２８】
特に限定されるものではないが、第１メモリチップＭ１及び第２メモリチップＭ２のそれぞれは、例えばＤＲＡＭ（Dynamic Random Access Memory）の一種であるWide-IO DRAM（Wide-IO Dynamic Random Access Memory）である。Wide-IO DRAMの詳細については後述する。
【００２９】
第１メモリチップＭ１は、主面１６１に形成された複数の表面バンプ１７１、裏面１６２に形成された複数の裏面バンプ１７３、及び、該チップを貫通して表面バンプ１７１と裏面バンプ１７３とを接続する複数の貫通電極１７４を含む。表面バンプ１７１及び裏面バンプ１７３の表面には、それぞれはんだ層１７２，１７６が設けられている。さらに、第１メモリチップＭ１は、主面１６１に形成されたテストパッドＴＰ１を含む。尚、図２においては、１つのテストパッドＴＰ１のみを示しているが、実際には、紙面と直交する方向に複数のテストパッドＴＰ１が配置されている。
【００３０】
充填剤１２４は、ＮＣＦ（Non-conductive Film）と呼ばれる非導電性の接着剤である。ＮＣＦとしては、エポキシ樹脂を主成分とする接着剤等、半導体チップ接着用の周知の非導電性の接着剤を使用することができる。
【００３１】
第２メモリチップＭ２は、裏面バンプ及び貫通電極が形成されていない点を除いて、第１メモリチップＭ１とほぼ同一の構成を有している。第２メモリチップＭ２は表面バンプ１７５を備えており、第２メモリチップＭ２の表面バンプ１７５と第１メモリチップＭ１の裏面バンプ１７３は、はんだ層１７６を介して接合されている。ここで、第２メモリチップＭ２のチップ厚は、第１メモリチップＭ１よりも厚くすることが好ましい。第２メモリチップＭ２のチップ厚を第１メモリチップＭ１のチップ厚よりも厚くすれば、チップ積層体ＳＣをＳｉＰに搭載したときの反りを緩和することができる。
【００３２】
また、第１メモリチップＭ１の表面バンプ１７１に設けられたはんだ層１７２は、図１（ａ）に示す半導体装置１００ＡであればロジックチップＬ０の裏面バンプ１４２に接合され、図１（ｂ）に示す半導体装置１００ＢであればインターポーザーＩＰの接続パッド１５１に接合される。
【００３３】
図３は、チップ積層体ＳＣを個片化する前のチップオンウェハＫＧＤの断面図である。
【００３４】
図３に示すチップオンウェハＫＧＤは、複数の第２メモリチップＭ２が形成されたベースウェハＷ２と、ベースウェハＷ２の主面に搭載された複数の第１メモリチップＭ１からなる。第１メモリチップＭ１は既に個片化されており、それぞれ第２メモリチップＭ２上に搭載されている。このような構成を有するチップオンウェハＫＧＤをダイシングラインＤに沿って切断すれば、図２に示したチップ積層体ＳＣを多数個取りすることができる。
【００３５】
図４は、第１メモリチップＭ１に設けられた貫通電極１７４のうち、スタッガード型（staggered routing）の貫通電極１７４Ａの構造を示す略断面図である。
【００３６】
図４に示すよう、第１メモリチップＭ１は半導体基板２００の主面に第１層間絶縁膜２０１〜第４層間絶縁膜２０４が積層され、さらに第４層間絶縁膜２０４の表面がパッシベーション膜２０５及び保護膜２０６で覆われた構造を有している。半導体基板２００は、例えば、シリコン等の周知の半導体材料からなる基板である。また、第１〜第４層間絶縁膜２０１〜２０４は、例えば、酸化シリコンや窒化シリコンなどの周知の絶縁材料からなる絶縁膜である。パッシベーション膜２０５及び保護膜２０６は、配線層２１１〜２１４や内部回路２２０を外部の水分や金属イオンから保護するための膜である。一例として、パッシベーション膜２０５としてはシリコン窒化膜を、保護膜２０６としてはポリイミド膜を用いることが出来る。パッシベーション膜２０５及び保護膜２０６のそれぞれは、テストパッドＴＰ１に対応する位置及び表面バンプ１７１に対応する位置に開口を有する。
【００３７】
第１層間絶縁膜２０１〜第４層間絶縁膜２０４の上面には、それぞれ第１配線層２１１〜第４配線層２１４が設けられている。第１配線層２１１〜第４配線層２１４には、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の周知の金属配線材料からなる配線が設けられている。異なる配線層間は、対応する層間絶縁膜２０２〜２０４を貫通して設けられたスルーホール導体２１５を介して接続されている。
【００３８】
表面バンプ１７１は、保護膜２０６及びパッシベーション膜２０５の開口に形成される。特に限定されるものではないが、表面バンプ１７１は、円柱状の銅ポストとその上面に積層されたニッケル（Ｎｉ）層及び金（Ａｕ）層によって構成される。さらに、表面バンプ１７１の上面にははんだ層１７２が形成される。はんだ層１７２の材料としては、例えばＳｎ−Ａｇを含む合金等、周知のはんだ材料を使用することができる。また、表面バンプ１７１の下端は、銅（Ｃｕ）からなるメッキシード層１７７を介して、第４配線層２１４に電気的に接続される。
【００３９】
テストパッドＴＰ１は、第４配線層２１４として形成される。パッシベーション膜２０５及び保護膜２０６のそれぞれは、テストパッドＴＰ１に対応する位置に開口を有する。つまり、この開口からテストパッドＴＰ１が露出している。また、テストパッドＴＰ１は、第４配線層２１４を介して該テストパッドＴＰ１に対応する表面バンプ１７１に接続されている。詳しくは、追って図１１を用いて説明するが、第１メモリチップＭ１には、テスト用の端子としてテストバンプとテストパッドの２種類の端子がある。そして、それぞれ対応するテストバンプとテストパッドは互いに電気的に接続されている。
【００４０】
半導体基板２００には、貫通ビア２３１が形成されている。この貫通ビア２３１は、半導体基板２００を裏面から表面に貫通し、さらに、第１層間絶縁膜２０１を貫通して第１配線層２１１に到達している。貫通ビア２３１の内側壁には、ビア絶縁膜２３２が形成され、その内側は、基板貫通導体２３３で満たされている。ここで、基板貫通導体２３３と第１配線層２１１との間には、ビア絶縁膜２３２は形成されていない。ビア絶縁膜２３２としては、例えば、シリコン酸化膜が使用可能である。また、基板貫通導体２３３としては、例えば、銅（Ｃｕ）を使用することができる。また、基板貫通導体２３３とビア絶縁膜２３２との間、並びに、基板貫通導体２３３と第１配線層２１１との間には、銅のメッキシード層２３４が形成される。
【００４１】
裏面バンプ１７３は、平面視で貫通ビア２３１と重なる半導体基板２００の裏面に形成される。この裏面バンプ１７３は、基板貫通導体２３３と一体的に形成されるため、基板貫通導体２３３が半導体基板２００の裏面から突出している部分と表現することもできる。裏面バンプ１７３の下面には、Ｓｎ−Ａｇ合金などからなるはんだ層１７６が形成される。
【００４２】
内部回路２２０は、トランジスタ等の回路要素からなり、第１メモリチップＭ１がメモリデバイスとして動作するために必要な様々な機能を有する回路要素が含まれる。
【００４３】
スタッガード型貫通電極の構造上の特徴は、縦方向に並んで形成された表面バンプ１７１と裏面バンプ１７３とが電気的に接続されず、表面バンプ１７１は、縦方向にオフセットを持って形成された裏面バンプ１７３、言い換えれば、平面的に見て重ならない位置に形成された裏面バンプ１７３に電気的に接続される点にある。このような接続は、多層配線構造を有する配線層２１１〜２１４によって達成される。
【００４４】
図５は、スタッガード型貫通電極１７４Ａの電気的接続関係を説明するための模式図である。
【００４５】
図５には、第１メモリチップＭ１に設けられた２つの表面バンプ１７１ａ，１７１ｂ及び２つのテストパッドＴＰ１ａ，ＴＰ１ｂが図示されている。表面バンプ１７１ａとテストパッドＴＰ１ａは短絡され、表面バンプ１７１ｂとテストパッドＴＰ１ｂは短絡されている。テストパッドＴＰ１ａ又は表面バンプ１７１ａに供給された信号は、第２メモリチップＭ２の内部回路２２０（アクセス制御回路２２１）に供給され、テストパッドＴＰ１ｂ又は表面バンプ１７１ｂに供給された信号は、第１メモリチップＭ１の内部回路２２０（アクセス制御回路２２１）に供給される。したがって、入力される信号がチップセレクト信号のようにチップをアクティブにする信号である場合、第１メモリチップＭ１及び第２メモリチップＭ２を選択的に活性化することができる。
【００４６】
図６は、第１メモリチップＭ１に設けられた貫通電極１７４のうち、スルー型（through routing）の貫通電極１７４Ｂの構造を示す略断面図である。また、図７は、スルー型貫通電極１７４Ｂの電気的接続関係を説明するための模式図である。
【００４７】
図６及び図７に示すように、スルー型貫通電極１７４Ｂは、縦方向に並んで形成された表面バンプ１７１と裏面バンプ１７３とが電気的に接続される。その他の点は、上述のスタッガード型と同一であるため、同一の要素には同一の符号を付し、重複する説明は省略する。かかる構成により、図７に示すように、テストパッドＴＰ１ｃ又は表面バンプ１７１ｃから入力された信号は、第１メモリチップＭ１及び第２メモリチップＭ２の各々の内部回路２２０に共通に供給される。
【００４８】
以上、第１メモリチップＭ１の構造について説明したが、第２メモリチップＭ２についても、貫通ビア２３１、ビア絶縁膜２３２、メッキシード層２３４、基板貫通導体２３３、裏面バンプ１７３、及び、はんだ層１７６が存在しない点を除いて、第１メモリチップＭ１と同じ構造を有している。
【００４９】
図８は、ウェハＷ１の平面図である。
【００５０】
図８に示すように、ウェハＷ１には多数の第１メモリチップＭ１がｘ方向及びｙ方向にマトリクス状に形成されている。尚、ベースウェハＷ２についても図８に示すウェハＷ１と同一の構成を有している。したがって、ウェハＷ１とベースウェハＷ２は同一の工程で製造することが可能である。
【００５１】
図９は第１メモリチップＭ１の平面図であり、（ａ）は表面側から見た図、（ｂ）は裏面側から見た図である。
【００５２】
図９（ａ）に示すように、第１メモリチップＭ１の表面側には、多数の表面バンプ１７１とテストパッドＴＰ１が形成される。表面バンプ１７１が配置される領域は、４つの領域に分割される。即ち、ｘ方向の略中央部で２分割され、さらにそれぞれの領域がｙ方向の略中央でさらに２つに分割されている。これら４つの領域のそれぞれは、図１１に示すチャネルＣｈＡ〜ＣｈＤにそれぞれ対応する。
【００５３】
テストパッドＴＰ１は、ｘ方向に沿って一列に配置される。テストパッドＴＰ１は、表面バンプ１７１のｙ方向における分割領域に配置される。
【００５４】
図９（ａ）に示すように、対角に位置する一対の角部には、表面アライメントマークＦＭＣが配置されている。図９（ａ）に示す表面アライメントマークＦＭＣはＬ字形状であるが、表面アライメントマークＦＭＣの形状がこれに限定されるものではない。表面アライメントマークＦＭＣは、図４及び図６に示した第４配線層２１４として形成される。尚、第２メモリチップＭ２の表面についても、図９（ａ）に示す第１メモリチップＭ１の表面と同じ構造を有している。
【００５５】
一方、図９（ｂ）に示すように、第１メモリチップＭ１の裏面側には、表面バンプ１７１と平面的に見て重なる位置に裏面バンプ１７３が形成される。また、対角に位置する一対の角部には、裏面アライメントマークＢＭＣが配置されている。裏面アライメントマークＢＭＣが形成される位置は、表面アライメントマークと同じ角部でも構わないし、異なる角部でも構わない。裏面アライメントマークＢＭＣは、図４及び図６に示した基板貫通導体２３３及び裏面バンプ１７３として形成される。尚、第２メモリチップＭ２には、裏面バンプ１７３も裏面アライメントマークＢＭＣも存在しない。
【００５６】
表面アライメントマークＦＭＣ及び裏面アライメントマークＢＭＣは、ベースウェハＷ２に形成された第２メモリチップＭ２上に第１メモリチップＭ１を積層するときに使用される。これらアライメントマークＦＭＣ，ＢＭＣがあることで、第２メモリチップＭ２に第１メモリチップＭ１を精度よく積層することが可能となる。
【００５７】
図１０は、テストパッドＴＰ１の形状を示す平面図である。
【００５８】
図１０に示すように、テストパッドＴＰ１は、ウェハテストプローブエリアＴＰ１−１と積層テストプローブエリアＴＰ１−２の２つのプローブエリアを含む。それぞれのプローブエリアは、後述するプローブカードのプローブを接触させるのに充分なサイズを有する。後述の通り、本発明では、積層前のテスト（ウェハテスト、第２テスト）を実行した後に表面バンプ１７１を形成するプロセスフローを採用することも可能である。しかしながら、この場合、ウェハテストでテストパッドＴＰ１に形成されたプローブ痕が表面バンプ形成時のウェットエッチプロセスで拡張され穴が形成される恐れがある。この穴は、テストパッドＴＰ１はもとより、第３配線層２１３、第２配線層２１２等の下層の配線層にまで到達する場合もある。このため、積層後のテスト（積層テスト、第１テスト）を行う際に、正常にテストができないおそれがある。
【００５９】
本実施形態では、上述の通り、テストパッドＴＰ１にウェハテストプローブエリアＴＰ１−１と積層テストプローブエリアＴＰ１−２の２つのプローブエリアを形成することで、この問題を解決している。つまり、ウェハテストを行う際にはウェハテストプローブエリアＴＰ１−１にプロービングし、積層テストを行う際には積層テストプローブエリアＴＰ１−２にプロービングすれば、同じテストパッドＴＰ１に２回プロービングすることが可能となる。尚、図１０に示す符号ＰＶ１，ＰＶ２は、それぞれウェハテスト及び積層テストにおけるプロービングによって生じたプローブ痕である。
【００６０】
第２メモリチップＭ２に設けられたテストパッドＴＰ２についても同様の構成を有している。但し、後述するように、第２メモリチップＭ２に対する積層テストは、積層された第１メモリチップＭ１を介して行われるため、プローブ痕ＰＶ２は生じない。
【００６１】
図１１は、第１メモリチップＭ１の回路構成を示すブロック図である。
【００６２】
上述の通り、第１メモリチップＭ１はWide-IO DRAMであり、図１１に示すようにそれぞれ単独のＤＲＡＭとして動作する４つのチャネルＣｈＡ〜ＣｈＤを備えている。第１メモリチップＭ１には、チャネルＣｈＡ〜ＣｈＤに対応して、通常アクセス用の表面バンプ１７１Ａ〜１７１Ｄが設けられる。
【００６３】
尚、図１１には通常アクセス用の表面バンプ１７１Ａ〜１７１Ｄをそれぞれ１つずつしか示していないが、実際には、チャネルＣｈＡ〜ＣｈＤの夫々に対して、複数の通常アクセス用の表面バンプ１７１Ａ〜１７１Ｄが設けられている。具体的には、通常アクセス用の表面バンプ１７１Ａ〜１７１Ｄのそれぞれは、コマンドアドレス信号が供給される複数のコマンドアドレスバンプ、クロック信号が供給されるクロックバンプ、チップセレクト信号が供給されるチップセレクトバンプ、クロックイネーブル信号が供給されるクロックイネーブルバンプ、及びデータの入出力を行うＤＱバンプを含む。このうち、チップセレクトバンプとクロックイネーブルバンプは、図４及び図５に示したスタッガード型の貫通電極に接続される。その他のバンプは、図６及び図７に示したスルー型の貫通電極に接続される。
【００６４】
図１１に示すように、テスト用の表面バンプ１７１Ｔ及びテストパッドＴＰ１は、チャネルＣｈＡ〜ＣｈＤに対して共通に設けられる。図１１には、テスト用の表面バンプ１７１Ｔを１つしか示していないが、実際には、複数のテスト用の表面バンプ１７１Ｔが設けられている。具体的には、テスト用の表面バンプ１７１Ｔは、テストコマンドアドレス信号が供給される複数のテストコマンドアドレスバンプ、テストクロック信号が供給されるテストクロックバンプ、テストチップセレクト信号が供給されるテストチップセレクトバンプ、テストクロックイネーブル信号が供給されるテストクロックイネーブルバンプ、及びテストデータの入出力を行うテストＤＱバンプを含む。このうち、テストチップセレクトバンプとテストクロックイネーブルバンプは、図４及び図５に示したスタッガード型の貫通電極に接続される。その他のテスト用の表面バンプ１７１Ｔは、図６及び図７に示したスルー型の貫通電極に接続される。
【００６５】
また、図１１にはテストパッドＴＰ１を１つしか示していないが、実際には、複数のテストパッドＴＰ１が設けられている。具体的には、テストパッドＴＰ１は、テストコマンドアドレス信号が供給される複数のテストコマンドアドレスパッド、テストクロック信号が供給されるテストクロックパッド、テストチップセレクト信号が供給されるテストチップセレクトパッド、テストクロックイネーブル信号が供給されるテストクロックイネーブルパッド、及びテストデータの入出力を行うテストＤＱパッドを含む。
【００６６】
そして、同一の信号を入出力するテスト用の表面バンプ１７１ＴとテストパッドＴＰ１は、互いに電気的に接続されている。
【００６７】
次に、チャネルＣｈＡ〜ＣｈＤの構成について説明する。ここで、チャネルＣｈＡ〜ＣｈＤは互いに同じ構成を有していることから、以下、チャネルＣｈＡを例に説明する。
【００６８】
図１１に示すように、チャネルＣｈＡは、メモリセルアレイ３０１とこれにアクセスするアクセス制御部３０２を備えている。アクセス制御部３０２は、コマンドアドレス信号に応じてメモリセルアレイ３０１にアクセスし、データの読み書きを行う。また、チャネルＣｈＡにはテスト回路３０３が含まれており、アクセス制御部３０２はテスト回路３０３から出力されるテスト制御信号ＴＥＳＴに応答して、テスト時に種々の動作を実行する。
【００６９】
さらに、チャネルＣｈＡには不良アドレス保持部３０４が設けられている。アクセス制御部３０２は、指定されたアドレスが不良の場合、不良アドレス保持部３０４から供給される不良アドレス情報ＲＤに応じて、冗長メモリセルへのアクセスを行う。また、アクセス制御部３０２は、強制パワーダウン制御部３０５から強制パワーダウンエントリ信号ＰＤＮが供給された場合には、周知のパワーダウンモード（低消費電力モード）で動作する。
【００７０】
テスト回路３０３は、各種テスト信号に応じて、種々のテスト動作の実行を示すテスト制御信号ＴＥＳＴをアクセス制御部３０２に供給する。尚、図１１に示す例では、テスト回路３０３を各チャネル内に配置しているが、テスト回路３０３の一部をチャネルＣｈＡ〜ＣｈＤで共有する構成としても構わない。
【００７１】
不良アドレス保持部３０４は、不良メモリセルのアドレスを保持する回路である。具体的には、複数のアンチヒューズ素子を備え、アンチヒューズ素子をプログラミングすることで、不良アドレスを記憶する。
【００７２】
強制パワーダウン制御部３０５は、該メモリチップが不良品である場合に、強制パワーダウンエントリ信号ＰＤＮをアクセス制御部３０２に供給する。具体的には、アンチヒューズ素子を含み、アンチヒューズ素子がプログラミングされると、強制パワーダウンエントリ信号ＰＤＮが活性化される。尚、強制パワーダウン制御部３０５をチャネル毎に設ける代わりに、強制パワーダウン制御部３０５を各チャネルに共通で設ける構成としても構わない。
【００７３】
図１２は、ウェハテストシステム４００の構成を示す模式図である。
【００７４】
図１２に示すように、ウェハテストシステム４００はテスター４１０及びプローブカード４２０によって構成される。
【００７５】
テスター４１０は、入力部４１１を介して外部から入力される制御情報、及び、記憶部４１２に予め保存されたソフトウェアプログラムに応じて、制御部４１４で発生した各種テスト信号を、入出力ポート４１５を介してプローブカード４２０に供給する。また、テスター４１０は、プローブカード４２０から供給されるテスト結果を入出力ポート４１５から受け取り、制御部４１４及び出力部４１３を介して、外部に出力する。
【００７６】
プローブカード４２０は、複数のプローブ４２１が接続された回路基板であり、テスター４１０からの各種テスト信号をプローブ４２１を介して、ウェハＷ１，Ｗ２上のテスト対象のメモリチップＭ１，Ｍ２に供給し、また、テスト対象のメモリチップＭ１，Ｍ２からのテスト結果をテスター４１０に供給する。実際にテストを行う際には、図１３に示すように、プローブカード４２０に設けられたプローブ４２１を、メモリチップＭ１，Ｍ２のテストパッドＴＰ１，ＴＰ２に接触させることにより、テスト信号の入出力を行う。
【００７７】
プローブカード４２０に設けられたプローブ４２１の本数は、特に限定されないが、例えば、ウェハＷ１上の全てのメモリチップＭ１を一度にテストできる本数配置する。代わりに、プローブカード４２０に設けられたプローブ４２１の本数を、ウェハＷ１上の半分のメモリチップＭ１を一度にテストできる本数とし、２回のタッチダウン（テストパッドＴＰ１への針当て）を行うことにより、１枚のウェハＷ１を全てテストする構成としてもよい。
【００７８】
プローブカード４２０に設けられたプローブ４２１の位置は、それぞれウェハＷ１上の複数の第１メモリチップＭ１の複数のテストパッドＴＰ１の位置に合うように、精度よく設計されている。詳細については後述するが、第１の実施形態では、積層後に行う積層テストを、ウェハ状態（ベースウェハ）である第２メモリチップＭ２に第１メモリチップＭ１を積層した状態（チップオンウェハ積層体）で行う。また、第２の実施形態では、積層後に行う積層テストを、ウェハ状態（積層ウェハ）である第１メモリチップＭ１を同じくウェハ状態（ベースウェハ）である第２メモリチップＭ２に積層した状態（ウェハオンウェハ積層体）で行う。チップオンウェハ積層及びウェハオンウェハ積層は、互いに対応する第１メモリチップＭ１と第２メモリチップＭ２の位置を精度よく積層することが可能である。このため、チップオンウェハ積層体及びウェハオンウェハ積層体における第１メモリチップＭ１のテストパッドＴＰ１の位置は、第１メモリチップＭ１及び第２メモリチップＭ２単独のウェハ状態におけるテストパッドＴＰ１，ＴＰ２の位置と精度よく一致する。これは、即ち、チップオンウェハ積層体及びウェハオンウェハ積層体における第１メモリチップＭ１のテストパッドＴＰ１の位置は、プローブカード４２０のプローブ４２１の位置と正確に致していることを意味する。
【００７９】
プローブカード４２０としては、カンチレバータイプ、ブレードタイプ、ＭＥＭＳタイプ、及び薄膜タイプ等、様々なプローブカードを使用することができる。
【００８０】
図１４は第１メモリチップＭ１の製造工程を説明するためのフローチャートであり、図１５及び図１６は第１メモリチップＭ１の製造工程を説明するための工程図である。
【００８１】
第１メモリチップＭ１の製造工程においては、図１５（ａ）に示すように、いわゆる前工程によって、ウェハＷ１の主面上に内部回路及び多層配線構造を含む回路層Ｃを形成する（ステップＳ１０）。ウェハＷ１は、シリコン等からなる円盤状の基板（図８参照）であり、例えば８００μｍ程度の厚さを有している。ウェハＷ１には、ダイシングラインＤによって区画された複数のチップ領域が定義されており、それぞれのチップ領域に第１メモリチップＭ１が形成される。第１メモリチップＭ１の構成については上述の通りであり、図１１に示したWide-IO DRAMとして動作する内部回路を含む。本工程においてはテストパッドＴＰ１も形成される。
【００８２】
次に、図１５（ｂ）に示すように、露出している第４配線層２１４上に表面バンプ１７１及びはんだ層１７２を形成する（ステップＳ１１）。表面バンプ１７１の形成においては、まず、スパッタにてメッキシード層を形成する。メッキシード層としては、例えば、チタン（Ｔｉ）からなる下層のバリアメタルと、銅（Ｃｕ）からなる上層のメッキシードの２層構造を用いることができる。次に、電解メッキによりＣｕ膜を形成することで、銅ポストを形成する。さらに、銅ポストの上面に電解メッキによりＮｉ層を形成し、さらにこのＮｉ層の上面に電解メッキによりＡｕ層を形成することで表面バンプ１７１が形成される。さらに、表面バンプ１７１のＡｕ層の上面に電解メッキによりＳｎ−Ａｇ合金からなるはんだ層１７２を形成する。
【００８３】
次に、図１５（ｃ）に示すように、プローブカード４２０を用いてウェハテストを行う（ステップＳ１２）。ウェハテストは、図１２に示したウェハテストシステム４００を用いて実行する。ウェハテストの詳細は図２３で説明するが、本実施形態では、ウェハテストのテスト項目は、後述する積層テストのテスト項目に比べて大幅に少ない。従って、ウェハテストで不良品と判定されるチップは、大電流不良、全セル不良、及び、大きなブロック不良等、救済不能のチップである。
【００８４】
尚、ステップＳ１１とステップＳ１２の順序は入れ替えることが可能である。ただし、図１４に示すように表面バンプ１７１及びはんだ層１７２の形成（ステップＳ１１）をウェハテスト（ステップＳ１２）の前に行えば、表面バンプ１７１の形成時にはまだプローブ痕が存在しないため、表面バンプ１７１の形成に用いるメッキシード層をウェットエッチングにより除去する際、テストパッドＴＰ１に大きなダメージが加わることがない。これに対し、ステップＳ１１とステップＳ１２の順序を入れ替えると、表面バンプ１７１の形成時にプローブ痕が存在するため、上記のウェットエッチング時にプローブ痕が拡張され、テストパッドＴＰ１に穴が形成されることがある。しかしながら、本実施形態では、テストパッドＴＰ１に穴が形成された場合であっても、上述の通り、テストパッドＴＰ１に第１及び第２プローブエリアＴＰ１−１，ＴＰ１−２が設けられていることから、第１プローブエリアＴＰ１−１に穴が形成された場合には第２プローブエリアＴＰ１−２を用いて後述する積層テストを実行することができる。
【００８５】
ウェハテストが終了すると、ウェハＷ１を裏面側から研削し、その厚みを減少させる（ステップＳ１３）。この工程においては、まず、図１５（ｄ）に示すように、表面保護及びハンドリング性向上のためウェハサポートシステムＷＳＳをウェハＷ１の表面に取り付ける。ウェハサポートシステムＷＳＳは、例えばガラス基板からなり、接着層を用いて、ウェハＷ１に接着される。接着層としては、例えば、ＵＶ照射により接着性が低下するＵＶテープを用いることが出来る。そして、図１５（ｅ）に示すように、ウェハサポートシステムＷＳＳを貼り付けた状態で、裏面研削装置を用いてウェハＷ１の裏面を研削することでウェハＷ１の厚みを例えば５０μｍ程度まで薄くする。
【００８６】
次に、図１６（ａ）に示すように、ウェハＷ１に貫通電極１７４、裏面バンプ１７３及びはんだ層１７６を形成する（ステップＳ１４）。本工程においては、まずウェハＷ１を裏面側から選択的にエッチングすることで、貫通ビア２３１を形成する。次に、貫通ビア２３１内側壁及び裏面の一部（裏面バンプが形成される位置）に、シリコン酸化膜などからなるビア絶縁膜２３２を形成する。ビア絶縁膜２３２の成膜は、例えばＣＶＤ法によって行うことができる。その後、貫通ビア２３１の底部及び裏面の不要な箇所のビア絶縁膜２３２をエッチングで取り除く。次に、スパッタにてメッキシード層２３４を形成する。メッキシード層２３４としては、例えば、チタン（Ｔｉ）からなる下層のバリアメタルと、銅（Ｃｕ）からなる上層のメッキシードの２層構造を用いることができる。そして、電解メッキを行うことにより、基板貫通導体２３３及び裏面バンプ１７３を形成し、さらに、裏面バンプ１７３の上面に電解メッキによりＳｎ−Ａｇ合金などからなるはんだ層１７６を形成する。
【００８７】
次に、図１６（ｂ）に示すように、ＮＣＦなどからなる充填剤１２４をマウンティングする（ステップＳ１５）。本工程は、リング状の治具１８１を用いてダイシングテープ１８２及びＮＣＦなどからなる充填剤１２４を円盤状に張った状態で、ウェハＷ１の裏面に充填剤１２４を貼り合わせることにより行う。
【００８８】
そして、図１６（ｃ）に示すように、ＵＶ照射などによってウェハサポートシステムＷＳＳ及び接着層を取り除いた後、図１６（ｄ）に示すように、ダイシング装置を用いてウェハＷ１をダイシングすれば、個々の第１メモリチップＭ１を取り出すことができる（ステップＳ１６）。
【００８９】
以上の工程により、個片化された複数の第１メモリチップＭ１を作製することができる。
【００９０】
図１７は、第２メモリチップＭ２の製造工程を説明するためのフローチャートである。
【００９１】
図１７に示すように、第２メモリチップＭ２の製造工程は、図１４に示したステップＳ１３〜Ｓ１６が省略されている他は、第１メモリチップＭ１の製造工程とほぼ同じである。つまり、ウェハＷ２の主面上に回路層Ｃを形成し（ステップＳ２０）、第４配線層２１４上に表面バンプ１７１を形成した後（ステップＳ２１）、ウェハテストを行う（ステップＳ２２）。これにより、ウェハ状態である複数の第２メモリチップＭ２が完成する。ここでも、ステップＳ２１とステップＳ２２の順序は入れ替えることが可能である。
【００９２】
尚、第２メモリチップＭ２の製造工程においては、図１８に示すように表面バンプ１７１上にはんだ層１７２を形成する必要はない。
【００９３】
図１９は、第１の実施形態におけるチップ積層体ＳＣの製造工程を説明するためのフローチャートであり、図２０及び図２１はチップ積層体ＳＣの製造工程を説明するための工程図である。
【００９４】
チップ積層体ＳＣの製造工程においては、まず、図２０（ａ）に示すように、複数の第２メモリチップＭ２が形成されたベースウェハＷ２に個片化された第１メモリチップＭ１をそれぞれ積層する（ステップＳ３０）。ベースウェハＷ２は図示しないフリップチップボンディング装置のステージ上に裏面側を吸着保持されている。
【００９５】
第２メモリチップＭ２と第１メモリチップＭ１の位置合わせは、図９に示したアライメントマークＦＭＣ，ＢＭＣを用いて行われる。具体的には、ベースウェハＷ２上の第２メモリチップＭ２の表面アライメントマークＦＭＣを不図示のカメラで認識して第２メモリチップＭ２の位置（座標）を決定する。一方、マウンティングツール１９１に吸着された第１メモリチップＭ１の裏面アライメントマークＢＭＣを不図示のカメラで認識して第１メモリチップＭ１の位置（座標）を決定する。そして、第２メモリチップＭ２と第１メモリチップＭ１との座標が一致するようにマウンティングツール１９１で第１メモリチップＭ１を移動することで、第２メモリチップＭ２と第１メモリチップＭ１を精度よく積層することができる。積層を行う際、第１メモリチップＭ１の裏面バンプ１７３の先端にフラックスを付着させておくことが好ましい。
【００９６】
ここで、ウェハテストによってベースウェハＷ２に不良のある第２メモリチップＭ２ｘが発見されている場合には、図２０（ａ）に示すように、不良のある第２メモリチップＭ２ｘ上には、ウェハテストによって発見された不良のある第１メモリチップＭ１ｘを積層することが好ましい。このように、ベースウェハＷ２に含まれる不良のある第２メモリチップＭ２ｘには、不良のある第１メモリチップＭ１ｘを積層することで、良品である第１メモリチップＭ１を無駄に積層することがなくなるとともに、チップ積層体ＳＣの高さをそろえることが出来る。
【００９７】
或いは、変形例である図２２（ａ）に示すように、不良のある第２メモリチップＭ２ｘには、いずれの第１メモリチップＭ１又はＭ１ｘも搭載しないようにすることも可能である。
【００９８】
不良のある第１メモリチップＭ１ｘ及び不良のある第２メモリチップＭ２ｘは、ウェハテストにより、図１１に示した強制パワーダウン制御部３０５のアンチヒューズがプログラミングされた結果、強制的にパワーダウンモードとなっている。これは後述する積層テストにおいて、第１メモリチップＭ１ｘ及び第２メモリチップＭ２ｘを含む不良チップ積層体ＳＣｘ、又は、不良のある第２メモリチップＭ２ｘにもプローブが接触するが（図２０（ｃ）及び図２２（ｂ）参照）、この場合に、例えば、不良第１メモリチップＭ１ｘ及び／又は不良第２メモリチップＭ２ｘを介して大電流が流れることを防止し、他の良品のチップ積層体ＳＣのテストに影響を与えないようにするためである。以下、複数の第１メモリチップＭ１が搭載されたベースウェハＷ２を、チップオンウェハ積層体ＣｏＷと呼ぶこともある。
【００９９】
次に、図２０（ｂ）に示すように、チップオンウェハ積層体ＣｏＷを加熱加圧条件化で熱圧着することで、互いに対応する第１メモリチップＭ１の裏面バンプ１７３と第２メモリチップＭ２の表面バンプ１７１とを接合する（ステップＳ３１）。その後、加熱条件下でＮＣＦなどからなる充填剤１２４を硬化（キュア）する（ステップＳ３２）。
【０１００】
次に、図２０（ｃ）に示すように、図１２に示したウェハテストシステム４００を用いて、第１メモリチップＭ１及び第２メモリチップＭ２の両方に対して積層テストを行う（ステップＳ３３）。具体的なテスト内容は、後述の図２３を用いて説明する。
【０１０１】
積層テストにおいては、プローブカード４２０のプローブ４２１を第１メモリチップＭ１のテストパッドＴＰ１にプロービングする。つまり、チップオンウェハ積層体ＣｏＷを構成する各々のチップ積層体ＳＣの上側に位置し、テストパッドＴＰ１が露出している第１メモリチップＭ１に対してプロービングする。一方、チップ積層体ＳＣの下側に位置し、テストパッドＴＰ２が覆われている第２メモリチップＭ２に対してはプロービングを行わない。この状態、即ち、チップオンウェハ積層体ＣｏＷの状態で、第１メモリチップＭ１のテストパッドＴＰ１に針当てすることによって、第１メモリチップＭ１及び第２メモリチップＭ２の両方をテストすることが、本実施形態の特徴の一つである。
【０１０２】
第１メモリチップＭ１のテストパッドＴＰ１は、前述の通り対応するテスト用の表面バンプ１７１Ｔ及びこの表面バンプ１７１Ｔに接続される貫通電極１７４に接続されている。従って、第１メモリチップＭ１のテストパッドＴＰ１と第２メモリチップＭ２の表面バンプ１７１Ｔとは、第１メモリチップＭ１に形成された貫通電極１７４を介して電気的に接続されている。上述の通り、テストチップセレクト信号をスタッガード型の貫通電極１７４Ａを介して供給するため、互いに積層された第１メモリチップＭ１及び第２メモリチップＭ２には独立にアクセスすることができる。このため、第１メモリチップＭ１と第２メモリチップＭ２のテストは、それぞれ個別に実施することもできる。ただし、好ましくは、第１メモリチップＭ１と第２メモリチップＭ２のテストは、少なくとも、その一部の期間がオーバーラップするように実行される。このように、第１メモリチップＭ１と第２メモリチップＭ２のテスト期間の少なくとも一部をオーバーラップさせることで、第１メモリチップＭ１と第２メモリチップＭ２のテストを夫々個別に実行した場合に比べ、テスト時間を短縮することが可能である。
【０１０３】
次に、図２０（ｄ）に示すように、モールド装置１９２を用いてチップオンウェハ積層体ＣｏＷを封止樹脂１３１によってモールドする（ステップＳ３４）。モールド装置１９２は、上型１９２ａと下型１９２ｂからなる成型金型を有する。本工程においては、まず、積層テストが終了したチップオンウェハ積層体を下型１９２ｂにセットする。そして、上型１９２ａと下型１９２ｂを重ねると、ベースウェハＷ２の上方には所定の大きさのキャビティ及びゲート部が形成される。キャビティは複数の第１メモリチップＭ１を一括で覆うように構成されている。また、上型１９２ａには所定厚の厚さのシート材１９３が配置されており、完全に型閉めした状態になると、第１メモリチップＭ１の表面にシート材１９３が密着配置される。そして、下型１９２ｂの図示しないポットにレジンタブレットを供給し、加熱溶融する。そして溶融された封止樹脂１３１を図示しないプランジャーによりゲート部からキャビティ内に注入する。キャビティ内に封止樹脂１３１が充填された後、例えば１８０℃で封止樹脂１３１をキュアすることで、封止樹脂１３１が硬化されベースウェハＷ２の表面に硬化した封止樹脂１３１が形成される。
【０１０４】
その後、図２０（ｅ）に示すように、成型金型からチップオンウェハ積層体ＣｏＷを取り出し、所定の温度、例えば、１８０℃で所定時間ベークすることで封止樹脂１３１が完全に硬化する。これにより、第１メモリチップＭ１同士の間が封止樹脂１３１により封止され、第１メモリチップＭ１の表面が封止樹脂１３１から露出されたチップオンウェハ積層体ＣｏＷが得られる。尚、不良のある第２メモリチップＭ２ｘ上に不良のある第１メモリチップＭ１ｘを積層しない場合には、図２２（ｃ）に示すように、不良のある第２メモリチップＭ２ｘ上には第１メモリチップＭ１ｘが存在しない状態で樹脂封止される。
【０１０５】
尚、ステップＳ３３とステップＳ３４の順序を逆にしても構わない。
【０１０６】
得られたチップオンウェハ積層体ＣｏＷは、そのままチップオンウェハＫＧＤとして製品出荷することもできるし（ステップＳ３５）、後続の工程（ステップＳ３６〜Ｓ３９）を経て、チップ積層体ＳＣとして製品出荷することもできる。
【０１０７】
チップ積層体ＳＣとして製品出荷する場合は、図２１（ａ）に示すように、チップオンウェハ積層体ＣｏＷの一面（第１メモリチップＭ１の表面が露出している側）に、バックグラインドテープ１９４を貼り付ける。バックグラインドテープ１９４は、チップオンウェハ積層体ＣｏＷの一面（第１メモリチップＭ１の表面が露出している側）を保護するために用いられる。
【０１０８】
この状態で、図示しない裏面研削装置を用い、図２１（ｂ）に示すようにベースウェハＷ２の裏面（半導体基板の裏面）を研削することベースウェハＷ２を薄くする（ステップＳ３６）。好ましくは、ベースウェハＷ２の裏面研削後における厚さ、即ち、第２メモリチップＭ２の半導体基板の厚さは、第１メモリチップＭ１の半導体基板の厚さよりも厚くなるように裏面研削する。例えば、ベースウェハＷ２の半導体基板の厚さを、１００μｍ程度まで薄くすることが好ましい。
【０１０９】
次に、図２１（ｃ）に示すように、リング状の治具１９５を用いてダイシングテープ１９６及び接着剤１９７を円盤状に張った状態で、ベースウェハＷ２の裏面を接着剤１９７に貼り合わせる。そして、バックグラインドテープ１９４を除去し、図２１（ｄ）に示すように、図示しないダイシング装置を用いてチップオンウェハ積層体ＣｏＷを個々のチップ積層体ＳＣに切断・分離する（ステップＳ３７）。その後、個々に分割されたチップ積層体ＳＣをパッケージングすれば（ステップＳ３８）、図２に示した構造を有するチップ積層体ＳＣが得られ、製品出荷することができる（ステップＳ３９）。
【０１１０】
以上がチップ積層体ＳＣの製造工程である。次に、テスト工程について詳細に説明する。
【０１１１】
上述の通り、テスト工程にはウェハテスト及び積層テストが含まれる。テスト項目としては、大きく分けて、簡易機能試験（Easy Function Test）、保持時間試験、動作試験及びウェハレベルバーインテストの４つが存在する。
【０１１２】
簡易機能試験とは、ライト動作及びリード動作を正常に行えるか否かを確認するテストである。例えば、全セルに０又は１のデータを書き込み、それが読み出せるかどうかを確認するだけの簡単なテストである。簡易機能試験においては、メモリセルのデータの保持特性や、動作速度が規格を満たしているか等の確認はしない。
【０１１３】
保持時間試験とは、メモリセルのデータの保持特性を確認するテストである。単純なものでは、メモリセルアレイにテストデータパターンを書き込み、所定のホールド期間経過後に、データを読み出す。また、ホールド期間中にワード線の活性／非活性を行うなど、テスト方法には様々なバリエーションがある。同様に、テストデータパターンにも様々なバリエーションがある。従って、これらホールド期間中の動作のバリエーションとテストデータパターンのバリエーションの組み合わせから、多数のテスト項目が存在する。
【０１１４】
動作試験とは、ライトリカバリ時間（Write Recovery time: tWR）や、RAS to CAS delay time（tRCD）のような各種ＡＣパラメータを評価する試験である。当然ながらこれらのＡＣパラメータは規格を満たしている必要がある。動作試験には、測定するパラメータの種類に応じて多数のテスト項目が存在する。
【０１１５】
ウェハレベルバーインテストとは、ウェハを高温下におき、ウェハ上の各チップに高電圧を与えることで、初期不良を顕在化させる試験である。
【０１１６】
上述した４つのテスト項目のうち、簡易機能試験、保持時間試験、及び、動作試験については、図１２に示したウェハテストシステム４００を用いて行う。一方、ウェハレベルバーインテストは、図１２に示したウェハテストシステム４００ではなく、図示しない専用のウェハレベルバーインテストシステムを用いて行う。
【０１１７】
さらに、上述した４つのテスト項目のいくつかには、ヒューズプログラミング工程が含まれる。ヒューズプログラミング工程は、テスト結果に基づいてアンチヒューズをプログラミングする工程である。ヒューズプログラミングには、第１ヒューズプログラミング及び第２ヒューズプログラミングが含まれる。
【０１１８】
第１ヒューズプログラミングとは、図１１に示す強制パワーダウン制御部３０５内のアンチヒューズをプログラミングする工程である。具体的には、プログラミング対象のアンチヒューズに高電圧を印加することにより、プログラミング対象のアンチヒューズを非導通状態から導通状態に遷移させる。第１ヒューズプログラミングは、ウェハテストにおける第１簡易機能試験、第１保持時間試験、及び、第１動作試験で不良と判定されたチップ、即ち、救済の余地がないチップ、を強制的にパワーダウンモードに設定するために行う。
【０１１９】
第２ヒューズプログラミングとは、図１１に示す不良アドレス保持部３０４のアンチヒューズをプログラミングする工程である。具体的には、積層テストにおける第２簡易機能試験、第２保持時間試験、及び、第２動作試験で不良と判定されたメモリセルのアドレスを不良アドレス保持部３０４に書き込む工程である。また、アドレス以外では、基準電源電圧の調整用のアンチヒューズ（図１１には不図示）の調整も第２ヒューズプログラミングで行う。
【０１２０】
さらに、テスト工程には、パス／フェイルマップ作成工程が含まれる。パス／フェイルマップ作成工程は、ウェハ上のどのチップが不良品であるかをウェハ上の位置情報として示すパス／フェイルマップを作成する工程である。例えば、ウェハテストのパス／フェイルマップでは、上述の不良第１メモリチップＭ１ｘや不良第２メモリチップＭ２ｘの位置が特定されることで、不良チップと良品チップとを積層することを避けることができ、その結果良品チップを無駄にしなくてすむ。また、積層テストのパス／フェイルマップは、チップ積層体ＳＣの不良品の位置を特定することができる。  
【０１２１】
図２３はテスト工程を示すフローチャートであり、（ａ）はウェハテストのフローチャート、（ｂ）は積層テストのフローチャートである。
【０１２２】
図２３（ａ）に示すように、ウェハテストにおいては、第１簡易機能試験（ステップＳ４０）、第１保持時間試験（ステップＳ４１）、及び、第１動作試験（ステップＳ４２）を、高温又は低温のいずれか一方の温度条件でのみ行う。これにより、ウェハテストの時間が削減できる。好ましくは、高温条件では、５０℃〜１５０℃の温度でテストを行い、低温条件では、−５０℃〜−５℃の温度でテストを行う。
【０１２３】
第１保持時間試験（ステップＳ４１）では、多数のテスト項目の中から選択されたＸ個のテスト項目のテストが行われる。ここで、Ｘは、後述の積層テストの第２保持時間試験（ステップＳ５２）及び第３保持時間試験（ステップＳ５６）におけるテスト項目の個数Ｋ及びＭよりも小さい１以上の整数である。好ましくは、Ｘは、Ｋの１／５〜１／１０程度である。
【０１２４】
第１動作試験（ステップＳ４２）では、多数のテスト項目の中から選択されたＹ個のテスト項目のテストが行われる。ここで、Ｙは、後述の積層テストの第２動作試験（ステップＳ５３）及び第３動作試験（ステップＳ５７）のテスト項目の個数Ｌ及びＮよりも小さい１以上の整数である。好ましくは、Ｙは、Ｌの１／５〜１／１０程度である。
【０１２５】
既に説明したとおり、ウェハテストは、救済の余地がないチップを特定することを目的としている。そのため、完璧な試験を行う必要はない。完璧な試験は、積層後の積層テストで行うからである。ウェハテストの温度を高温又は低温のいずれかのみとすること、及び、第１保持時間試験（ステップＳ４１）及び第１動作試験（ステップＳ４２）のテスト項目数を減らすことで、ウェハテストの時間を積層前の単体ウェハの従来のテストよりも、試験時間を大幅に削減することができる。
【０１２６】
一方、積層テストは、チップオンウェハ積層体ＣｏＷ、即ち、第１メモリチップＭ１と第２メモリチップＭ２とを積層した状態で行われる。従って、図２３（ｂ）に示すステップＳ５０〜Ｓ５７は、第１メモリチップＭ１及び第２メモリチップＭ２の両方について行われる。また、パス／フェイルマップ作成（ステップＳ５８）は、チップオンウェハ積層体ごとに行われる。
【０１２７】
積層テストにおいては、第２簡易機能試験（ステップＳ５１）、第２保持時間試験（ステップＳ５２）、第２動作試験（ステップＳ５３）、第３簡易機能試験（ステップＳ５５）、第３保持時間試験（ステップＳ５６）、及び、第３動作試験（ステップＳ５７）を、高温及び低温の両方の温度条件で行う。
【０１２８】
ここで、第２簡易機能試験（ステップＳ５１）、第２保持時間試験（ステップＳ５２）、及び、第２動作試験（ステップＳ５３）は、不良メモリセルを特定するために実行される。
【０１２９】
これに対し、第３簡易機能試験（ステップＳ５５）、第３保持時間試験（ステップＳ５６）、及び、第３動作試験（ステップＳ５７）は、第２ヒューズプログラミング工程（ステップＳ５４）にて不良救済を行った後に、各々のチップが正常に動作、即ち、良品として動作するかどうかを確認するテストである。良品としての動作を確認できればよいので、第３保持時間試験（ステップＳ５６）のテスト項目数（Ｍ個）は、第２保持時間試験（ステップＳ５２）のテスト項目数（Ｋ個）よりも少なくても良い。同様に、第３動作試験（ステップＳ５７）のテスト項目数（Ｎ個）は、第２動作試験（ステップＳ５３）のテスト項目数（Ｌ個）よりも少なくても良い。
【０１３０】
前述の通り、積層テストは、チップオンウェハ積層体ＣｏＷ、即ち、第１メモリチップＭ１と第２メモリチップＭ２とを積層した状態で行われる。もちろん、この状態で、第１メモリチップＭ１及び第２メモリチップＭ２のそれぞれを別々にテストすることも可能であるが、好ましくは、第１メモリチップＭ１及び第２メモリチップＭ２の両方のテスト動作の少なくとも一部をオーバーラップさせる。第１メモリチップＭ１及び第２メモリチップＭ２の両方のテスト動作の少なくとも一部をオーバーラップさせれば、それぞれを別々にテストする場合に比べ、テスト時間を削減することが可能となるからである。
【０１３１】
図２４は、第１メモリチップＭ１のテスト動作と第２メモリチップＭ２のテスト動作の一部をオーバーラップさせる例を説明するためのシーケンス図である。
【０１３２】
図２４には、最も単純な保持時間試験を例として、第１メモリチップＭ１及び第２メモリチップＭ２の両方のテスト動作の一部をオーバーラップさせた例が示されている。このテスト方法は、第２及び第３の保持時間試験（ステップＳ５２，Ｓ５６）、並びに、第２及び第３の動作試験（ステップＳ５３，Ｓ５７）にも適用することができる。
【０１３３】
以上説明したように、第１の実施形態では、個片化した第１メモリチップＭ１をベースウェハＷ２に積層することによって積層体を形成するＣｏＷ（Chip on Wafer）方式によってチップオンウェハ積層体ＣｏＷ又はチップ積層体ＳＣを作製するとともに、上層に位置する第１メモリチップＭ１のテストパッドＴＰ１を介して第１メモリチップＭ１及び第２メモリチップＭ２のテスト（積層テスト）を行っている。このため、ウェハ状態で行うウェハテストで使用するウェハテストシステム４００を、積層テストにおいてもそのまま使用することができる。これにより、チップ積層体ＳＣをテストするための専用のテスターを用いる必要が無くなることから、製造コストを削減することが可能となる。
【０１３４】
尚、上記第１の実施形態では、裏面研削する前のベースウェハＷ２に個片化された第１メモリチップＭ１を積層し、その後、チップオンウェハ積層体ＣｏＷの状態でベースウェハＷ２の裏面を研削する方法を示した。但し、本発明がこれに限定されるものではなく、ベースウェハＷ２に第１メモリチップＭ１を積層する前に、ベースウェハＷ２の裏面を研削しても構わない。図２６に、その例を示す。図２６（ａ）に示すように、まず、第１メモリチップを積層する前のベースウェハＷ２の一面（表面）にバックグラインドテープ１９４を貼り付け、ベースウェハＷ２の裏面（半導体基板の裏面）を研削しベースウェハＷ２を薄くする。次に、図２６（ｂ）に示すように、リング状の治具１９５を用いてダイシングテープ１９６及び接着剤１９７を円盤状に張ったウェハキャリアに、ベースウェハＷ２の裏面を貼り付け、この状態で、図２０（ａ）と同様に、複数の第２メモリチップＭ２が形成されたベースウェハＷ２に個片化された第１メモリチップＭ１をそれぞれ積層する。このように形成したチップオンウェハ積層体ＣｏＷを、図２０（ｃ）と同様に、図１２に示したウェハテストシステム４００を用いて、第１メモリチップＭ１及び第２メモリチップＭ２の両方に対して積層テストを行う。尚、図２６に示す例では、チップオンウェハ積層体ＣｏＷの状態でベースウェハＷ２の裏面研削をする必要がないため、図２０（ｄ）に示すモールド工程を省略することも可能となる。
【０１３５】
一方、次に説明する第２の実施形態では、ベースウェハＷ２に他のウェハＷ１を積層することによって積層体を形成するＷｏＷ（Wafer on Wafer）方式によってチップ積層体ＳＣを作製する。
【０１３６】
図２５は、第２の実施形態におけるチップ積層体ＳＣの製造工程を説明するための工程図である。
【０１３７】
第２の実施形態においては、まず図２５（ａ）に示すように、図１８に示したベースウェハＷ２（第２メモリチップＭ２）上に、ＮＣＦなどの非導電性フィルムからなる充填剤１２４を貼り付ける。充填剤１２４としては、ＮＣＦなどの非導電性フィルムの代わりに、ＮＣＰなどの流動性の高い非導電性ペーストを用いても構わない。ここで、ベースウェハＷ２上の第２メモリチップＭ２はウェハテストが終了したものとする。
【０１３８】
次に、図１６（ａ）に示した工程によって貫通電極１７４及び裏面バンプ１７３が形成された第１ウェハＷ１（積層ウェハ）を、図２５（ｂ）に示すようにベースウェハＷ２上に積層する。この際、積層ウェハＷ１の裏面がベースウェハＷ２と向かい合うように積層ウェハＷ１を積層する。これにより、ウェハオンウェハ積層体ＷｏＷが得られる。
【０１３９】
次に、バンプの熱圧着、及び、充填剤１２４の硬化を行った後、図１２に示したウェハテストシステム４００を用いて、ウェハオンウェハ積層体に対して積層テストを行う（図２５（ｃ））。積層テストの方法は、第１の実施形態における積層テストと基本的に同一である。そして、図２５（ｄ）に示すように、ダイシング装置を用いて積層テストが終了したウェハオンウェハ積層体を切断・分離すれば、個々のチップ積層体ＳＣを取り出すことができる。
【０１４０】
第２の実施形態においては、第１及び第２メモリチップＭ１，Ｍ２の両方が良品であるチップ積層体ＳＣ（２チップ良品チップ積層体）、第１及び第２メモリチップＭ１，Ｍ２のいずれか一方が良品であり、他方が不良品であるチップ積層体ＳＣ（１チップ良品チップ積層体）、及び、第１及び第２のメモリチップＭ１，Ｍ２の両方が不良品であるチップ積層体ＳＣ（不良チップ積層体）の３種類のチップ積層体が得られる可能性がある。１チップ良品チップ積層体については、不良と判定された他方のチップを強制的にパワーダウンモードに設定しておくことで、１チップ品として使用することが出来る。
【０１４１】
次に、第１〜第４追加実施例として、半導体装置１００についてさまざまなバリエーションについて説明する。
【０１４２】
図２８は、第１追加実施例における第１メモリチップＭ１の平面図である。テストのためにバンプやパッドの数を増加させるのはレイアウト上困難な場合がある。一方、Wide-IO DRAMにおいては、ベンダのテスト用のピンとしてＤＡピン３１０がＪＥＤＥＣ（Joint Electron Device Engineering Council）により規定されている。ここでは、チャネルＣＨごとに１１個のＤＡピン３１０が用意されているとして説明する。したがって、チャネルＣＨ１〜ＣＨ４に対応して合計４４個のＤＡピン３１０（バンプおよび貫通電極）を利用可能である。ＤＡピン３１０は、もともとはベンダが自由に用途を決めることができる。第１追加実施例では、このＤＡピン３１０をテスト信号またはテスト用電圧を入力するために利用する。
【０１４３】
図２９は、比較例における第１メモリチップＭ１および第２メモリチップＭ２の断面図である。第２メモリチップＭ２の上には第１メモリチップＭ１が積層され、第１メモリチップＭ１の主面１６１の上にはロジックチップＬ０が積層される。図１（ｂ）に示す構造の場合、第１メモリチップＭ１はロジックチップＬ０ではなくインターポーザＩＰと接続されてもよい。以下、第１メモリチップＭ１はロジックチップＬ０と接続されるものとして説明するが、インターポーザＩＰであっても基本原理は同じである。
【０１４４】
Wide-IO DRAMの場合、ＤＡピン３１０の全部または一部は、ロジックチップＬ０の表面バンプ１４１を介してはんだボール１１６（外部端子）と接続される。外部端子と接続される貫通電極には、第１メモリチップＭ１や第２メモリチップＭ２の内部回路（以下、まとめて「メモリチップ回路」とよぶ）を外部電位から守るためにＥＳＤ素子を設ける必要がある。また、メモリチップ回路の中には、ロジックチップＬ０の内部回路（以下、「ロジック回路」とよぶ）と貫通電極を介して接続されるものもある。この場合、ロジック回路から供給される電位対策として、貫通電極をハイインピーダンスにしてメモリチップ回路を保護する。しかし、第１メモリチップＭ１や第２メモリチップＭ２のレイアウトによってはＥＳＤ素子の設置や、貫通電極のハイインピーダンス化といった対策を取りづらい場合もある。
【０１４５】
図３０は、第１追加実施例における第１メモリチップＭ１および第２メモリチップＭ２の断面図である。そこで、第１追加実施例においては、テスト用の貫通電極１７４については、表面バンプ１７１を形成しない。あるいは、形成後に除去してもよい。まず、第１メモリチップＭ１や第２メモリチップＭ２の内部回路については、積層前にテストパッドＴＰ１，ＴＰ２を介して各種の動作テストを行う。テスト完了後に、第１メモリチップＭ１、第２メモリチップＭ２、ロジックチップＬ０を積層しても、テスト用の貫通電極１７４とロジック回路や外部端子と接続されることはない。すなわち、テスト用の貫通電極１７４を電気的に孤立させている。このためテスト用の貫通電極１７４を介して外部端子やロジック回路からメモリチップ回路に過電圧が供給されるのを防ぐことができる。
【０１４６】
図３１は、第１追加実施例における第１メモリチップＭ１〜第４メモリチップＭ４の断面図である。積層されるメモリチップの数は３以上となる可能性もある。この場合にも、ロジックチップＬ０やインターポーザＩＰと接続される第１メモリチップＭ１のみ表面バンプ１７１を形成しなければよい。たとえば、第１メモリチップＭ１は、他のメモリチップとは異なるレチクルを用いて製造すればよい。
【０１４７】
図３２は、第２追加実施例における第１メモリチップＭ１の平面図である。Wide-IO DRAMでは、複数のメモリチップの積層体を構造的に支えるため、Out-Trigger-Pin３１２やサポートピン３１４を設けることがある。これらは通常の貫通電極と同様の構造を有するが、電気信号線として使用されることはない。第２追加実施例においては、ＤＡピン３１０の代わりにあるいはＤＡピン３１０に加えてOut-Trigger-Pin３１２やサポートピン３１４をテスト用の信号線や電源線として利用する。
【０１４８】
図３３は、第３追加実施例における第１メモリチップＭ１および第２メモリチップＭ２の断面図である。図４に関連して説明したように、特に、スタッガード型の貫通電極１７４Ａの場合、テストパッドＴＰから貫通電極１７４Ａまでの距離が大きくなり、信号伝送時の抵抗が大きくなってしまう可能性がある。そこで、第３追加実施例においては、貫通電極とテストパッドＴＰの間にバッファ３１６を設けて信号を増幅する。図３４では、テストパッドＴＰ１ａ，ＴＰ１ｂ，ＴＰ２ａ，ＴＰ２ｂに対応してバッファ３１６ａ〜３１６ｄを設けている。
【０１４９】
図３４、図３５は、第４追加実施例における第１メモリチップＭ１および第２メモリチップＭ２の第１、第２の断面図である。図３４において、第１メモリチップＭ１のバッファ３１６ａ，３１６ｂは、第１電源線３１８から電位を供給される。第１電源線３１８は、抵抗Ｒ１を介して通常はオフ電位に設定されている。第１電源線３１８には、電源制御用のテストパッドＴＰ１ｃからオン電位を供給される。テストパッドＴＰ１ｃは、貫通電極１７４ｃを介して第２メモリチップＭ２もと接続されるが、図３５のように貫通電極１７４ｃは必須ではない。第１メモリチップＭ１のテスト時には、テストパッドＴＰ１ｃからオン電位が供給され、テストパッドＴＰ１ａ，ＴＰ１ｂからテスト信号が供給される。
【０１５０】
第２メモリチップＭ２のバッファ３１６ｃ，３１６ｄは、第２電源線３２０から電位を供給される。第２電源線３２０は、抵抗Ｒ２を介して通常はオフ電位に設定されている。第２電源線３２０には、電源制御用のテストパッドＴＰ２ｃからオン電位を供給される。
【０１５１】
図３６は、第４追加実施例における第１メモリチップＭ１および第２メモリチップＭ２の第３の断面図である。図３６では、チップセレクト信号ＣＳやクロックイネーブル信号ＣＫＥなどを伝送するために形成される貫通電極とそのためのパッドＰＡＤ１ａ，ＰＡＤ１ｂ，ＰＡＤ２ａ，ＰＡＤ２ｂとを第１電源線３１８、第２電源線３２０に接続している。パッドＰＡＤ１ａはＰＡＤ２ｂと接続され、たとえば、チップセレクト信号ＣＳを供給されるパッドであり、パッドＰＡＤ１ｂはＰＡＤ２ａと接続され、たとえば、クロックイネーブル信号ＣＫＥを供給されるパッドである。これらのパッド（信号）は、チップのテスト時には不要であるため、テスト時にはバッファ３１６への電位供給のために利用している。
【０１５２】
第１電源線３０８には制御回路３１２ａとバッファ３１６ｅが挿入され、第２電源線３２０には制御回路３２２ｂとバッファ３１６ｆが挿入される。第２メモリチップＭ２のテスト時には、制御回路３２２ｂは導通状態にある。パッドＰＡＤ２ａからオン電位を供給されると、バッファ３１６ｆを介してバッファ３１６ｃ，３１６ｄが活性化される。テスト終了後、制御回路３２２ｂはオフ電位に固定される。
【０１５３】
第２メモリチップＭ２への積層後、第１メモリチップＭ１をテストする時には、制御回路３２２ａは導通状態にある。パッドＰＡＤ１ａからオン電位を供給されると、バッファ３１６ｅを介してバッファ３１６ａ，３１６ｂが活性化される。一方、制御回路３２２ｂはオフ電位に固定されるため、第１メモリチップＭ１のテスト時にパッドＰＡＤ１ｂにノイズが乗っても、第２メモリチップＭ２のバッファ３１６ｃ，３１６ｄが活性化されることはない。
【０１５４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１５５】
例えば、本発明によるチップ積層体は、２個のメモリチップを積層した構造に限定されるものではなく、３個以上の任意の枚数のメモリチップを積層した構造であっても構わない。例として、図２７（ａ）には、ベースウェハＷ４に３個のメモリチップＭ１〜Ｍ３を積層した状態で行う積層テストの様子が示されている。また、図２７（ｂ）には、図２７（ａ）に示すチップオンウェハ積層体ＣｏＷから得られるチップ積層体ＳＣの断面図が示されている。図２７（ａ）に示す状態では、第１メモリチップＭ１、第２メモリチップＭ２、第３メモリチップＭ３、及び、第４メモリチップＭ４（ベースウェハＷ４に形成された複数のメモリチップ）のテストを、一括して実施することができる。
【０１５６】
また、第２の実施形態に記載したウェハオンウェハ積層ＷｏＷにおいても、３枚以上の任意の枚数のウェハを積層した構造とし、これら３枚以上の任意の複枚数のウェハを一括でテストすることができる。
【０１５７】
また、上記実施形態では、チップ積層体ＳＣを構成する半導体チップとして、４チャネル構成のWide-IO DRAMを用いているが、チップ積層体ＳＣを構成する半導体チップの種類がこれに限定されるものではなく、他の種類のメモリチップや、メモリチップ以外の他の半導体チップにも適用することができる。また、Wide-IO DRAMを用いる場合であっても、チャネルの数は４個に限定されない。Wide-IO DRAMのチャネル数は、４ｎ（ｎは１以上の整数）個とすることが好ましい。
【０１５８】
また、上記実施形態では、回路層Ｃを形成した後、半導体基板２００の裏面側から半導体基板２００に貫通ビア２３１を形成することによって基板貫通導体２３３を形成する方法、所謂、ビアラスト裏面プロセスの例を示したが、本発明がこれに限定されるものではない。例えば、ビアファストＦＥＯＬ（フロントエンドオブライン）プロセス、ビアファストＢＥＯＦ（バックエンドオブライン）プロセス、及び、ビアラスト表面プロセス等の各種プロセスで形成された貫通電極を有するウェハ及びチップに本発明を適用することができる。
【符号の説明】
【０１５９】
１００Ａ，１００Ｂ    半導体装置
１１０    配線基板
１１１    絶縁基材
１１２    接続パッド
１１３    ランド
１１４，１１５    絶縁膜
１１６    はんだボール
１２１〜１２４    充填剤
１３１，１３２    封止樹脂
１４１    表面バンプ
１４２    裏面バンプ
１４３    貫通電極
１４４    はんだ層
１５１    接続パッド
１５２    はんだバンプ
１６１，１６３    主面
１６２，１６４    裏面
１７１，１７１Ａ〜１７１Ｄ，１７１Ｔ，１７１ａ〜１７１ｃ    表面バンプ
１７２，１７６    はんだ層
１７３    裏面バンプ
１７４，１７４Ａ，１７４Ｂ    貫通電極
１７５    表面バンプ
１７６    はんだ層
１７７    メッキシード層
１８１    治具
１８２    ダイシングテープ
１９１    マウンティングツール
１９２    モールド装置
１９２ａ  上型
１９２ｂ  下型
１９３    シート材
１９４    バックグラインドテープ
１９５    治具
１９６    ダイシングテープ
１９７    接着剤
２００    半導体基板
２０１〜２０４    層間絶縁膜
２０５    パッシベーション膜
２０６    保護膜
２１１〜２１４    配線層
２１５    スルーホール導体
２２０    内部回路
２２１    アクセス制御回路
２３１    貫通ビア
２３２    ビア絶縁膜
２３３    基板貫通導体
２３４    メッキシード層
３０１    メモリセルアレイ
３０２    アクセス制御部
３０３    テスト回路
３０４    不良アドレス保持部
３０５    強制パワーダウン制御部
３１０  ＤＡピン
３１２  Out-Trigger-Pin
３１４  サポートピン
３１６  バッファ
３１８  第１電源線
３２０  第２電源線
３２２  制御回路
４００    ウェハテストシステム
４１０    テスター
４１１    入力部
４１２    記憶部
４１３    出力部
４１４    制御部
４１５    入出力ポート
４２０    プローブカード
４２１    プローブ
ＢＭＣ    裏面アライメントマーク
Ｃ        回路層
ＣｈＡ〜ＣｈＤ    チャネル
ＣｏＷ    チップオンウェハ積層体
Ｄ        ダイシングライン
ＦＭＣ    表面アライメントマーク
ＩＰ      インターポーザー
ＫＧＤ    チップオンウェハ
Ｌ０      ロジックチップ
Ｍ１，Ｍ２，Ｍ３，Ｍ４    メモリチップ
Ｍ１ｘ，Ｍ２ｘ    不良メモリチップ
ＰＶ１，ＰＶ２    プローブ痕
ＳＣ      チップ積層体
ＳＣｘ    不良チップ積層体
ＴＰ１，ＴＰ２，ＴＰ１ａ〜ＴＰ１ｃ    テストパッド
ＴＰ１−１，ＴＰ１−２    テストプローブエリア
Ｗ１      ウェハ（積層ウェハ）
Ｗ２      ウェハ（ベースウェハ）
Ｗ４      ウェハ（ベースウェハ）
ＷＳＳ    ウェハサポートシステム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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