(57)【要約】【課題】ＳＣＰＡの持つ高い線形性と広い出力電力可変範囲を確保しながら、ＳＣＰＡを用いた直交変調器における同相成分と直交成分を簡単かつ正しく合成し、２５％以下のデューティーを持つローカル信号生成にローカル信号の倍数の周波数を持つ信号を不要とする送信装置及び送信方法を提供する。【解決手段】Ｉ用及びＱ用アンプの出力に直列にスイッチを挿入することなく、ローカル信号を２５％デューティー以下とし、加えて、Ｄ級単位アンプにより、出力電力制御信号がオンまたはオフにかかわらず、常にＩ用及びＱ用のいずれか１つのアンプのみが出力側へ接続される。また、２５％デューティーの生成において、Ｉ用及びＱ用のデューティー変換器にて、５０％デューティーのローカル信号を２５％デューティーに変換する。【選択図】図８
2015144424.tif 000002
【特許請求の範囲】
【請求項１】
搬送波信号の１周期に対するオン期間の時間比であるデューティーを、遅延時間を調整することによって、２５％以下に変換するデューティー変換器と、
Ｐチャンネル素子とＮチャンネル素子とに接続された容量からなる増幅器が複数個並列に接続された複数の増幅器であって、入力される制御信号に応じた数の前記増幅器が動作し、前記デューティーが変換された前記搬送波信号を増幅する複数の増幅器と、
を具備し、
前記増幅器は、前記制御信号によって非動作となった場合、前記Ｐチャンネル素子または前記Ｎチャンネル素子のいずれか一方がオフとなり、他方が、前記搬送波信号の１周期において、オンオフを２度繰り返し、
前記複数の増幅器は、前記デューティーが変換された前記搬送波信号の同相成分が入力される複数の第１増幅器と、
前記デューティーが変換された前記搬送波信号の直交成分が入力される複数の第２増幅器とからなる、
送信装置。
【請求項２】
前記デューティー変換器における前記遅延時間を発生させる素子と同一形状の別素子を用いた発振器により一定の周波数を出力するＰＬＬ（Phase Locked Loop）を備え、前記発振器への調整信号を、前記遅延時間を発生させる素子に与える、
請求項１に記載の送信装置。
【請求項３】
前記複数の第１増幅器及び前記複数の第２増幅器は、前記制御信号によってそれぞれ制御される出力電力及び前記搬送波信号の周波数に応じて、前記遅延時間を調整する、
請求項１に記載の送信装置。
【請求項４】
前記デューティー変換器は、前記遅延時間を調整する際、ノンオーバーラップ期間を２つ以上の値に離散的に切り替える、
請求項３に記載の送信装置。
【請求項５】
前記デューティー変換器は、前記遅延時間を前記搬送波信号の周波数に合わせて調整し、前記搬送波信号の周波数によらず、前記デューティーを一定にする、
請求項３に記載の送信装置。
【請求項６】
前記デューティー変換器は、前記複数の第１増幅器及び前記複数の第２増幅器に、前記制御信号として、角速度ω［ｒａｄ／ｓｅｃ］のＳｉｎ波及びＣｏｓ波を入力し、
前記複数の第１増幅器及び前記複数の第２増幅器の合成後出力における時間波形の包絡線変動が最も小さくなるように、または、前記複数の第１増幅器及び前記複数の第２増幅器の合成後出力において、所望周波数を除く、前記搬送波信号の周波数より２×π×ω離れた周波数成分が最も小さくなるように、前記搬送波信号の同相成分と直交成分との間の位相差を調整する、
請求項３に記載の送信装置。
【請求項７】
前記搬送波信号の同相成分と直交成分との間の位相差を調整する素子をさらに有し、
前記複数の第１増幅器及び前記複数の第２増幅器に、前記制御信号として、角速度ω［ｒａｄ／ｓｅｃ］のＳｉｎ波及びＣｏｓ波を入力し、
前記複数の第１増幅器及び前記複数の第２の増幅器の合成後出力における時間波形の包絡線変動が最も小さくなるように、または、前記複数の第１増幅器及び前記複数の第２増幅器の合成後出力において、所望周波数を除く、前記搬送波信号の周波数より２×π×ω離れた周波数成分が最も小さくなるように、前記搬送波信号の同相成分と直交成分との間の位相差を調整する、
請求項３に記載の送信装置。
【請求項８】
搬送波信号の１周期に対するオン期間の時間比であるデューティーを、遅延時間を調整することによって、２５％以下に変換し、
Ｐチャンネル素子とＮチャンネル素子とに接続された容量からなる増幅器が複数個並列に接続された複数の増幅器のうち、入力される制御信号に応じた数の前記増幅器が動作し、前記デューティーが変換された前記搬送波信号を増幅し、
前記増幅器は、前記制御信号によって非動作となった場合、前記Ｐチャンネル素子または前記Ｎチャンネル素子のいずれか一方がオフとなり、他方が、前記デューティーが変換された前記搬送波信号の１周期において、オンオフを２度繰り返す、
送信方法であって、
前記複数の増幅器は、前記デューティーが変換された前記搬送波信号の同相成分が入力される複数の第１増幅器と、前記デューティーが変換された前記搬送波信号の直交成分が入力される複数の第２増幅器とからなる、
送信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、消費電力の低減を図る送信装置及び送信方法に関する。
【背景技術】
【０００２】
一般に、無線通信の送信機の低消費電力化には、消費電力が大きい電力増幅器を低消費電力化することが有効である。消費電力が小さい電力増幅器の一つにＤ級アンプがある。Ｄ級アンプは等価的には、電源と出力との間のスイッチと、グランドと出力との間のスイッチとを交互にオンさせて出力する構成であり、電源からグランドに流れる不要な貫通電流がないため、理想的な動作状態では電力効率が高い。
【０００３】
しかしながら、現実の回路では、信号の訛りまたはスイッチのタイミングずれ等によって、２つのスイッチが同時にオンし、貫通電流が電源とグランドとの間に流れて電力効率を下げてしまう。この貫通電流の対策として、ノンオーバーラップクロックスを用いた提案がある。
【０００４】
ノンオーバーラップクロックスとは、電源と出力との間のスイッチと、グランド及び出力との間のスイッチとを交互にオンさせる際、意図して両方のスイッチがオフになる時間領域（ノンオーバーラップ期間）を設けることにより、電力効率を下げてしまう貫通電流の発生を防ぐ技術である。これは、Ｄ級アンプの高効率化には非常に有効であり、広く利用されている。
【０００５】
次に、Ｄ級アンプにおける出力電力制御の方法について簡単に説明する。前述の通り、Ｄ級アンプの出力は、理想的には、スイッチを経由して電源またはグランドに接続されるため、その出力電圧振幅は電源とグランドとの間で振れる。このため、電源電圧を変化させることにより出力電圧の制御が可能であるが、電源電圧を変化させるには、低ノイズ、かつ、高速に応答する電圧レギュレータが必要となる。ところが、電圧レギュレータでは、電力ロスが発生し、消費電力の増加を招いてしまう。
【０００６】
また、実際のＤ級アンプは、ＣＭＯＳ（相補型金属酸化膜半導体）構成にて実現されるが、スイッチは、理想的ではなく、有限のオン抵抗を持つ。このため、ＣＭＯＳ構成のトランジスタのサイズを変更して、スイッチのオン抵抗を変化させることにより、出力電圧の制御が可能である。ところが、十分な出力電力可変範囲を確保するには、オン抵抗を非常に小さい値から、大きい値まで変化させる必要がある。
【０００７】
また、上記以外の提案として、パルス幅変調方式があり、これは出力電力に応じてオン時のデューティー（Duty）を可変とするものである。なお、デューティーの定義は、周波数が同一で、１周期に対するオン期間の比である。ところが、この方式では、デューティーを小さくできる限界があるので、出力電力を十分に下げることが困難であり、十分な出力電力可変範囲の確保が困難であるという課題を抱えていた（非特許文献２参照）。
【０００８】
これらの出力電力制御方法の課題を解決する１つの手段として、スイッチトキャパシタパワーアンプ（以下、「ＳＣＰＡ（Switched Capacitor Power Amplifier）」という）がある（非特許文献１参照）。ＳＣＰＡは、Ｄ級アンプの高効率性を活かしつつ、前述の出力電力制御の課題を解決している。
【０００９】
ＳＣＰＡの等価回路は、図１のアンプ８０３のように、ＡＮＤ出力に直列容量を備えたＤ級単位アンプが複数並列接続された構成である。並列接続されたＤ級単位アンプのうち、出力電力制御信号に比例した数がオンし、それ以外のＤ級単位アンプのＡＮＤ出力はグランドとなる。この構成によれば、オンしているＤ級単位アンプからの出力信号は、直列容量を経由して出力側へ伝えられるが、オフしているＤ級単位アンプ（Ｄ級単位アンプのＡＮＤ出力はグランド）の直列容量を経由して、グランドへも伝えられる。つまり、オンしているＤ級単位アンプからの出力信号振幅は、容量のアッテネータを経由して出力側へ伝えられることとなり、出力電力は容量比で決まることを意味している。
【００１０】
ＳＣＰＡの半導体への実装を考えた場合、高い相対精度が期待できるので、この手法を用いることにより、線形性が非常に高く、広い出力電力可変範囲を確保できる。また、前述以外のＳＣＰＡの特徴は、図１のアンプ８０３の出力点であるＣｏｕｔ３１３からアンプ８０３側をみたインピーダンスは、出力電力制御信号によらず一定ということである。この理由は、Ｄ級単位アンプのオンまたはオフにかかわらず、ＡＮＤ出力の直列容量が、電源かグランドといった接地点に常に接続されているためである。この結果、インダクタ３１０とのＬＣ共振周波数は、出力電力制御信号によらず一定であり、安定してアンプ８０３から出力される信号の周波数成分の基本波を取り出すことができる。このため、Ａ級アンプでみられるインピーダンス変動による隣接チャンネルへの漏洩電力特性の変動も小さい。
【００１１】
さらに、従来のＤ級アンプのようなスイッチングを行う複数の回路を合成する送信装置としては、搬送波であるローカル信号以外に、ローカル信号の倍数の周波数を利用したものがある（特許文献１参照）。
【００１２】
図２は、特許文献１に記載された送信装置の構成を示す図である。図２において、９０、９２、９６、９８は、ゲートに入力されるローカル信号でオン/オフ制御されるトランジスタである。また、９４、１００は、ゲートに入力されるローカル信号の倍数の周波数でオン/オフが制御されるトランジスタである。ＬＯｉ，ＬＯｉＢの電圧遷移時はＶｏｓｃがオフであり、ＬＯｑ、ＬＯｑＢの電圧遷移時はＶｏｓｃＢがオフである。このように制御することで、実質的なローカル信号のデューティーは２５％と同等になり、出力信号の位相は、Ｖｏｓｃ，ＶｏｓｃＢにて決定され低位相ノイズ化が図られる。
【００１３】
また、通常は、ＩとＱの合成にはバランを用いるが、バランを集積回路上に形成すると、集積回路の面積が大きくなり、コストも増加してしまう。さらに、電力ロスが大きいというデメリットがある。非特許文献３では、特許文献１と同様にローカル信号の倍数の周波数を利用してデューティー＝２５％のＬＯ信号を生成している（図３参照）。デューティー＝２５％のおかげで、常に、Ｍ１〜Ｍ４のいずれか１つが出力側へ接続される。この結果、ＩとＱのミキサー間のアイソレーションが確保され、バランを用いずにＩとＱのミキサーの出力を直接接続しても、お互いに干渉せず、直交性を保ち、合成することができる。
【００１４】
なお、非特許文献３のバランを用いずＩＱ合成する直交変調器については、非特許文献５にて数式的解析がなされている。それによれば、そのスペクトラムは、搬送波であるローカル信号の全ての奇数次高調波に現れることが数式にて表されている。また、前述したＳＣＰＡでは、この奇数次高調波成分をＡＮＤ出力の直列容量とインダクタ３１０のＬＣフィルタにて除去するが、前述の通り、ＬＣ共振周波数は、出力電力制御信号によらず一定であるので、上記基本波以外の不要な奇数次高調波成分を安定的に除去することが可能である。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許第７７５０７４９号明細書
【特許文献２】米国特許第８０１３７７１号明細書
【非特許文献】
【００１６】
【非特許文献１】2011 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 46, NO. 12, DECEMBER A Switched-Capacitor RF Power Amplifier
【非特許文献２】1999 IEEE High-Efficiency Switched-Mode RF Power Amplifier
【非特許文献３】2009ISSCC A 45nm Low-Power SAW-less WCDMA Transmit Modulator Using Direct Quadrature Voltage Modulation
【非特許文献４】2002 IEICE technical report ポリフェーズフィルタを用いたL帯SiGe-MMICベクトル合成形アナログ移相器
【非特許文献５】2011 IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS  Analysis of Direct Conversion IQ Transmitters With 25% Duty Cycle Passive Mixers
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ＳＣＰＡ（非特許文献１）においては、図１のアンプ８０３を同相（Ｉ）成分用及び直交（Ｑ）成分用に２個用意して直交変調器を構成し、図３に示した非特許文献３の直交変調器と同様に、必ずＩとＱのいずれか一方が出力側へ接続されるように、アンプ８０３の出力の後に直列にスイッチを追加する。その場合、パワーアンプであるＳＣＰＡの出力電力を通過させるスイッチとしては、高いトランジスタ耐圧と非常に小さなＯＮ抵抗が要求される。このため、非常に大きなトランジスタサイズが必要となるが、大きなトランジスタには、大きな寄生容量が付いてしまう。前述の通り、Ｄ級アンプは、Ｐｃｈ及びＮｃｈから構成されるＣＭＯＳ構造であり、その出力電圧が電源とグランドにスイッチングしている。よって、大きな寄生容量が付いてしまうと、その容量への充放電電流が発生し、ＳＣＰＡの電力効率を下げてしまう。さらに、寄生容量は、出力信号を訛らせ、歪ませてしまう。
【００１８】
なお、ＳＣＰＡは、図４に示したＤ級単位アンプが複数並列接続された構成であり、出力電力制御信号に比例した数がオン（ＢＢ  Ｄａｔａ３２６＝Ｈ）し、その出力電圧が電源とグランドにスイッチングしており、それ以外のＤ級単位アンプは、オフ（ＢＢ  Ｄａｔａ３２６＝Ｌ）であるので、そのＡＮＤ出力は、出力電力制御信号が変化しなければ常にグランドとなる。
【００１９】
しかしながら、図１のアンプ８０３を同相成分用及び直交成分用に２個用意して直交変調器を構成した場合、図３に示した非特許文献３のように、ローカル信号のデューティーを２５％にしたとしても、出力電力制御信号によりオフ（ＢＢ  Ｄａｔａ３２６＝Ｌ）したＡＮＤ出力は、常にグランドとなってしまう。この結果、同相成分用及び直交成分用のアンプ８０３の出力を直結すると、同相成分と直交成分がお互いに干渉してしまい、本来の直交性を失ってしまう。
【００２０】
本開示の目的は、ＳＣＰＡの持つ高い線形性と広い出力電力可変範囲を確保しながら、ＳＣＰＡを用いた直交変調器における同相成分と直交成分を簡単かつ正しく合成し、２５％以下のデューティーを持つローカル信号生成にローカル信号の倍数の周波数を持つ信号を不要とする送信装置及び送信方法を提供する。
【課題を解決するための手段】
【００２１】
本開示の一態様に係る送信装置は、搬送波信号の１周期に対するオン期間の時間比であるデューティーを、遅延時間を調整することによって、２５％以下に変換するデューティー変換器と、Ｐチャンネル素子とＮチャンネル素子とに接続された容量からなる増幅器が複数個並列に接続された複数の増幅器であって、入力される制御信号に応じた数の増幅器が動作し、デューティーが変換された搬送波信号を増幅する複数の増幅器と、を具備し、増幅器は、制御信号によって非動作となった場合、Ｐチャンネル素子またはＮチャンネル素子のいずれか一方がオフとなり、他方が、搬送波信号の１周期において、オンオフを２度繰り返し、複数の増幅器は、デューティーが変換された搬送波信号の同相成分が入力される複数の第１増幅器と、デューティーが変換された搬送波信号の直交成分が入力される複数の第２増幅器とからなる。
【００２２】
本開示の一態様に係る送信方法は、搬送波信号の１周期に対するオン期間の時間比であるデューティーを、遅延時間を調整することによって、２５％以下に変換し、Ｐチャンネル素子とＮチャンネル素子とに接続された容量からなる増幅器が複数個並列に接続された複数の増幅器のうち、入力される制御信号に応じた数の増幅器が動作し、デューティーが変換された搬送波信号を増幅し、増幅器は、制御信号によって非動作となった場合、Ｐチャンネル素子またはＮチャンネル素子のいずれか一方がオフとなり、他方が、デューティーが変換された搬送波信号の１周期において、オンオフを２度繰り返す、送信方法であって、複数の増幅器は、デューティーが変換された搬送波信号の同相成分が入力される複数の第１増幅器と、デューティーが変換された搬送波信号の直交成分が入力される複数の第２増幅器とからなる。
【発明の効果】
【００２３】
本発明によれば、ＳＣＰＡの持つ高い線形性と広い出力電力可変範囲を確保しながら、ＳＣＰＡを用いた直交変調器における同相成分と直交成分を簡単かつ正しく合成し、２５％以下のデューティーを持つローカル信号生成にローカル信号の倍数の周波数を持つ信号を不要とすることができる。
【図面の簡単な説明】
【００２４】
【図１】本開示の実施の形態１に係るポーラ変調送信装置の構成を示す図
【図２】特許文献１に記載された送信装置の構成を示す図
【図３】非特許文献３に記載された直交変調器の構成を示す図
【図４】図１に示したＤ級単位アンプの構成を示す図
【図５】図１に示したポーラ変調送信装置及び従来のアンプの入出力特性を示す図
【図６】図１に示したデューティー変換器の内部構成を示す図
【図７】図１に示したデューティー変換器の動作タイミングを示す図
【図８】本開示の実施の形態２に係る直交変調器の全体構成を示す図
【図９】図８に示したＤ級単位アンプの内部構成を示す図
【図１０】図９に示したＢＢ  ｄａｔａがＨの時の動作タイミングを示した図
【図１１】図９に示したＢＢ  ｄａｔａがＬの時の動作タイミングを示した図
【図１２】本開示の実施の形態２における遅延補正に用いるＰＬＬの構成を示す図
【図１３】ＩＱ直交誤差補正手段を備えた直交変調器の全体構成を示す図
【図１４】図１３に示した直交変調器の動作タイミングを示す図
【図１５】他の実施の形態に係るデューティー変換器の構成を示す図
【図１６】図１５に示したデューティー変換器の動作タイミングを示す図
【発明を実施するための形態】
【００２５】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
【００２６】
（実施の形態１）
非特許文献１に示されたアンプでは、図５に示す特性のように、飽和出力電力あたりでの入出力特性が非線形となってしまう。この主な理由は、Ｄ級アンプの電源電圧の低下である。Ａ級アンプは、しばしば定電流源としてモデル化される。このため、Ａ級アンプの出力電力は電源電圧の影響を受けにくい。
【００２７】
これに対して、Ｄ級アンプは電圧源としてモデル化される。この電圧源の出力電圧値は、Ｄ級アンプの電源電圧と一致するが、半導体への実装を考えた場合、ＬＳＩ内部の配線抵抗などによる電圧降下は、消費電流が増大する飽和出力電力あたりでは非常に大きくなるため、Ｄ級アンプの電源電圧を降下させてしまう。この結果、飽和出力電力あたりでの入出力特性が非線形となってしまう。
【００２８】
また、全ての出力電力領域にて出力電力を下げる要因として、貫通電流の対策として用いている、ノンオーバーラップクロックスがある。前述の通り、ノンオーバーラップクロックスは、貫通電流対策として非常に効果的である。
【００２９】
しかしながら、その効果は、非特許文献２に示されたように、オン時のデューティーを小さくすることと等価であり、アンプの出力電力を下げてしまう。また、ＣＭＯＳ型出力を備えたＤ級アンプは、電源電圧でその出力電圧振幅が制限されているため、下がってしまった出力電力を補うには、負荷抵抗を下げ、負荷に流れる電流値を増やす方法がある。なお、流れる電流を多くするには、トランジスタのサイズを大きくする必要があるが、半導体への実装上、大きなトランジスタは、寄生容量が付きやすく、寄生素子での電力ロスが増える。この結果、アンプの電力効率が下がってしまう。
【００３０】
また、図３に示した非特許文献３の直交変調器の構成では、ローカル信号以外に、ローカル信号の倍数の周波数を持つ信号が必要なので、ローカル信号生成部については、従来の５０％デューティーを生成するよりも消費電流がやや増えてしまう。また、ＰＡ  ｄｒｉｖｅｒ入力は、Ｈｉｇｈ−ｉｍｐｅｄａｎｃｅを想定しているが、実際には、ＰＡ  ｄｒｉｖｅｒ入力を完全なＨｉｇｈ−ｉｍｐｅｄａｎｃｅにすることは困難であるため、ＳＷ（Ｍ１〜Ｍ４）を経由して充放電の電流が流れ、直交変調器への入力信号であるアナログＩＱ信号は、ＳＷ（Ｍ１〜Ｍ４）のオン抵抗の非線形性の影響を受けてしまう。なお、後段には、Ｃｌａｓｓ−ＡまたはＡＢ級といった電力効率の悪いアナログ電力増幅器を接続する必要があるので、送信装置全体の電力効率を上げにくいというデメリットがある。
【００３１】
本開示の実施の形態１では、上述した課題を克服する場合について説明する。
【００３２】
図１は、本開示の実施の形態１に係るポーラ変調送信装置の構成を示す図である。ＩＱ信号から極座標変換された振幅成分と位相成分が、アンプ８０３の入力信号である出力電力制御信号ＥＮＶ８０２と位相変調器８００の出力信号として用いられる。
【００３３】
まず、図６及び図７を用いてデューティー変換器８０１について説明する。デューティー変換器８０１は、しばしばノンオーバーラップクロックス生成器と呼ばれる。デューティー変換器８０１に入力された５０％デューティーのローカル信号（搬送波信号）は、図６のＩｎｐｕｔ  Ｃｌｏｃｋ４０４に伝達される。
【００３４】
Ｉｎｐｕｔ  ＣｌｏｃｋＢ４０５は、Ｉｎｐｕｔ  Ｃｌｏｃｋ４０４の反転信号である。Ｉｎｐｕｔ  Ｃｌｏｃｋ４０４とＩｎｐｕｔ  ＣｌｏｃｋＢ４０５は、それぞれ同様にＮＡＮＤ、インバータを経由してＯｕｔｐｕｔ１  ４０２、Ｏｕｔｐｕｔ２  ４０３へと伝達されるが、互いに逆側出力の信号を遅延器４００、遅延器４０１を通じて受け取るため、Ｏｕｔｐｕｔ１  ４０２、Ｏｕｔｐｕｔ２  ４０３の波形は、図７に示した時間波形となる。
【００３５】
図７では、簡素化のため、遅延器４００、遅延器４０１の遅延時間ｄｔ１，ｄｔ２に対して、それ以外の素子遅延が非常に小さいく無視できるものとして図示している。また、ｄｔ１とｄｔ２は、等しい遅延時間を備えていると仮定する。
【００３６】
時間ｔ１にて、Ｉｎｐｕｔ  Ｃｌｏｃｋ４０４がＬＯＷ（以下、「Ｌ」と省略する）になると、ＮＡＮＤ４０６の出力がＨＩＧＨ（以下、「Ｈ」と省略する）となり、この結果、インバータを経由したＯｕｔｐｕｔ１  ４０２はＬになる。前述のＮＡＮＤ４０６の出力がＨ、かつ、Ｉｎｐｕｔ  ＣｌｏｃｋＢ４０５がＨであるので、Ｏｕｔｐｕｔ２  ４０３はＨになるが、ＮＡＮＤ４０６の出力がＮＡＮＤ４０７に伝達されるまでは、遅延器４００の遅延時間ｄｔ１を要するため、Ｏｕｔｐｕｔ２  ４０３は、遅延時間ｄｔ１遅れてからＨに変化する。
【００３７】
続いて、時間ｔ２にて、Ｉｎｐｕｔ  ＣｌｏｃｋＢ４０５がＬになると、ＮＡＮＤ４０７の出力は、Ｈとなり、Ｏｕｔｐｕｔ２  ４０３はＬになる。また、ＮＡＮＤ４０６の一方の入力であるＩｎｐｕｔ  Ｃｌｏｃｋ４０４はＨであるが、他方の入力である遅延器４０１の出力は、ｄｔ２遅れて伝わるため、Ｏｕｔｐｕｔ１  ４０２は、ｄｔ２遅れてＨに変わる。
【００３８】
このようにして、５０％デューティーのＩｎｐｕｔ  Ｃｌｏｃｋ４０４から、Ｈの期間が遅延時間ｄｔ１，ｄｔ２短くなったＯｕｔｐｕｔ１  ４０２、Ｏｕｔｐｕｔ２  ４０３を作り出すことができる。つまり、周波数が変わらず、１周期に対するオン期間の比が変わっており、デューティーが変換されたことを意味する。なお、図４のＬＯ＿Ｎｃｈ  Ｇａｔｅ３２８には、図６のＯｕｔｐｕｔ２  ４０３が入力され、ＬＯ＿Ｐｃｈ  Ｇａｔｅ３２７には、図６のＯｕｔｐｕｔ１  ４０２の反転信号が入力される。
【００３９】
次に、図１のアンプ８０３について説明する。アンプ８０３には、位相変調信号のデューティーがデューティー変換器８０１にて変換された信号及びデジタル値である出力電力制御信号ＥＮＶ８０２が入力される。アンプ８０３は、複数のＤ級単位アンプ（増幅器）が並列接続されており、出力電力制御信号ＥＮＶ８０２の値に比例した数のＤ級単位アンプが動作する。
【００４０】
図４は、図１のＤ級単位アンプの構成を示す図である。ＬＯ＿Ｐｃｈ  Ｇａｔｅ３２７及びＬＯ＿Ｎｃｈ  Ｇａｔｅ３２８には、デューティー変換器８０１にてデューティーが変換された位相変調信号が入力される。また、図４に示したＤ級単位アンプのＢＢ  Ｄａｔａ３２６には、出力電力制御信号ＥＮＶ８０２の値に応じてＨ（Ｄ級単位アンプは「オン」又は「動作中」）またはＬ（Ｄ級単位アンプは「オフ」又は「非動作」）が入力される。出力段は、Ｐチャンネル素子（Ｐｃｈ）とＮチャンネル素子（Ｎｃｈ）のＣＭＯＳ構造にて構成されており、直列容量Ｃを経由して、Ｃｏｕｔ３１３へ信号が伝達される。
【００４１】
次に、図１に示したポーラ変調送信装置の特性について図５を用いて説明する。横軸は、出力電力制御信号ＥＮＶ８０２の値を示し、左の縦軸は、ポーラ変調送信装置の出力電力を示し、右の縦軸は、図６に示した遅延器４００及び遅延器４０１の遅延時間ｄｔ１，ｄｔ２を示している。
【００４２】
前述したように、遅延時間ｄｔ１，ｄｔ２が小さくなると、図７に示したようにノンオーバーラップ期間が短くなる。この結果、オン時のデューティーが大きくなり、ポーラ変調送信装置の出力電力が増加する。また、アンプ８０３は、ノンオーバーラップ期間を出力電力制御信号ＥＮＶ８０２の値に応じて調整する。具体的には、高出力電力時は、ノンオーバーラップ期間をなくし、平均電力出力時は、ノンオーバーラップ期間を適切に設定し、さらに、低出力電力時は、ノンオーバーラップ期間を大きくする。
【００４３】
このように制御することにより、飽和出力電力あたりでは、ノンオーバーラップ期間が従来よりも小さくなるので、従来よりもオン時のデューティーが大きくなり、十分な飽和出力電力が得られる。これにより、出力電力によらず電力効率を下げてしまう大きなトランジスタを用いることなく非線形性を改善することが可能になる。
【００４４】
次に、平均電力出力時は、ノンオーバーラップ期間を適切に設定することにより、貫通電流による不要な消費電流の増大を防ぐことができるので、電力効率の低下を防ぐことができる。この結果、十分な飽和出力電力の確保と平均電力出力時の電力効率の向上の両立を図ることができる。なお、アンプ８０３の出力信号の包絡線が変動する変調信号（例：ＯＦＤＭ（Orthogonal Frequency Division Multiplex）信号）では、平均電力出力の発生頻度が高出力電力及び低出力電力よりも十分に高い。このため、飽和出力電力時にノンオーバーラップ期間がないことによって、貫通電流が発生しても平均電力出力時の電力効率低下の影響は小さい。
【００４５】
最後に、低出力電力時は、ノンオーバーラップ期間を大きくする。非特許文献１に示されたアンプにおいては、出力電力制御は、容量比で決まる手法を用いているが、実際には、図５の従来の特性に示したように、出力電力制御信号ＥＮＶ８０２を小さくしても、線形に出力電力が下がらない領域がある。この原因は、図４に示したＤ級単位アンプの入出力アイソレーションが悪いために、ＢＢ  Ｄａｔａ３２６がＨにも関わらず、ＬＯ＿Ｐｃｈ  Ｇａｔｅ３２７及びＬＯ＿Ｎｃｈ  Ｇａｔｅ３２８への信号が直接Ｃｏｕｔ３１３へ漏れてくるためである。この対策として、ノンオーバーラップ期間を大きくすると、非特許文献２に示されたように、信号のオン時のデューティーを小さくした場合と同様になり、更に出力電力を小さく絞ることができる。この結果、出力電力可変範囲が拡大される。
【００４６】
なお、図５には、ローカル周波数がｆ１［Ｈｚ］の場合の遅延時間以外に、ローカル周波数がｆ１の半分である場合も示している。ローカル周波数が変わってもデューティーを一定にするには、遅延時間をローカル周波数の周期に比例させる必要がある。
【００４７】
このように、実施の形態１によれば、高出力電力時は、ノンオーバーラップ期間をなくし、平均電力出力時は、ノンオーバーラップ期間を適切に設定し、低出力電力時は、ノンオーバーラップ期間を大きくする。貫通電流の対策としてノンオーバーラップクロックスを用いながら、大きなトランジスタを用いることなく、電力効率の低下を防ぐと共に、出力電力可変範囲を拡大し、十分な出力電力を取り出すことができる。
【００４８】
なお、本実施の形態では、ノンオーバーラップ期間を出力電力に応じて離散的に変えているが、この場合、アンプのＡＭ−ＡＭ特性及びＡＭ−ＰＭ特性が離散的に変化してしまう。これは、アンプの歪特性を劣化させる要因となる。このため、ノンオーバーラップ期間の離散的な切替点を増やし、ノンオーバーラップ期間を少しずつ切り替えることもできる。
【００４９】
（実施の形態２）
図８は、本開示の実施の形態２に係る直交変調器の全体構成を示す図である。発振器３０１からの差動信号を受け、π／２移相器３０２は、９０度位相差を持ったローカル信号（搬送波信号）ＬＯ＿ＩとＬＯ＿Ｑを生成する。
【００５０】
前述のローカル信号ＬＯ＿ＩとＬＯ＿Ｑは、５０％デューティーの信号であるが、デューティー変換器３０３にて、２５％以下のデューティーに変換される。
【００５１】
また、π／２移送器３０２内には、出力信号であるローカル信号ＬＯ＿ＩとＬＯ＿Ｑのそれぞれの反転信号が存在し、デジタルベースバンド信号（制御信号）Ｉ３０５及びＱ３０８の値が負の時は、反転信号を出力する。この理由は、ＩＱ平面上の４象限全てを表すためである。Ｉ３０５、Ｑ３０８が負の値であり、直交変調器出力Ｃｏｕｔ３１３を式（１）で表す場合、ローカル信号の位相θにπを加算することと等しくなる。これは、ローカル信号の反転信号を用いることで実現できるためである。
直交変調器出力Ｃｏｕｔ３１３＝（−Ｉ）×ＣＯＳθ＋（−Ｑ）×ＳＩＮθ
＝Ｉ×ＣＯＳ（θ＋π）＋Ｑ×ＳＩＮ（θ＋π）…（１）
【００５２】
なお、デューティー変換器３０３の内部には、先に説明したデューティー変換器８０１がＩ用及びＱ用として用いられており、デューティー変換器３０３の機能、動作タイミングは、図６と図７と同様であるため、この詳細な説明を省略する。
【００５３】
実施の形態１にて図５を用いて説明したように、実施の形態２においても、出力電力及び周波数に応じて、デューティー変換器３０３の遅延器４００、遅延器４０１の遅延時間ｄｔ１，ｄｔ２を調整することにより、十分な飽和出力電力の確保と平均電力出力時の電力効率の向上の両立を図ることができる。実施の形態２においては、図５の横軸をＩとＱのデジタルベースバンド信号Ｉ３０５及びＱ３０８と考えることができる。
【００５４】
Ｉ側アンプ３０６とＱ側アンプ３０９のそれぞれの出力電力に応じて、Ｉ用及びＱ用のデューティー変換器３０３の遅延器４００、遅延器４０１の遅延時間ｄｔ１，ｄｔ２が調整される。しかし、ＩとＱのデジタルベースバンド信号Ｉ３０５及びＱ３０８の値の大きい方にてＩ用及びＱ用のデューティー変換器３０３の遅延器４００、遅延器４０１の遅延時間ｄｔ１，ｄｔ２が調整されるようにすることも可能である。これは、ＩとＱのデジタルベースバンド信号Ｉ３０５及びＱ３０８の値の大きい方が、出力電力への影響が大きく支配的であるからである。
【００５５】
次に、周波数変換器について図８を用いて説明する。Ｉ側及びＱ側にそれぞれ周波数変換器としてのＩ側アンプ３０６とＱ側アンプ３０９があり、Ｉ側アンプ３０６には、デジタルベースバンド信号Ｉ３０５とローカル信号ＬＯ＿Ｉのデューティーが変換された信号３０４が入力される。また、Ｑ側アンプ３０９には、デジタルベースバンド信号Ｑ３０８とローカル信号ＬＯ＿Ｑのデューティーが変換された信号３０７が入力される。また、Ｉ側アンプ３０６及びＱ側アンプ３０９は、それぞれ複数のＤ級単位アンプが並列接続されており、デジタルベースバンド信号Ｉ３０５及びＱ３０８の値に比例した数のＤ級単位アンプが動作する。なお、Ｉ側アンプ３０６、Ｑ側アンプ３０９は、前述した図１のアンプ８０３と同様であるため、これらの詳細な説明を省略する。
【００５６】
図９は、図８に示したＤ級単位アンプを示している。ＬＯ＿Ｐｃｈ  Ｇａｔｅ３２７（信号３０４または３０７に相当）及びＬＯ＿Ｎｃｈ  Ｇａｔｅ３２８（信号３０４または３０７に相当）には、前述した２５％以下のデューティーにされたＬＯ信号が入力されている。また、ＢＢ  Ｄａｔａ３２６には、デジタルベースバンド信号Ｉ３０５及びＱ３０８の値に応じてＨ（Ｄ級単位アンプは「オン」又は「動作中」）またはＬ（Ｄ級単位アンプは「オフ」又は「非動作」）が入力される。出力段は、Ｐチャンネル素子（Ｐｃｈ）とＮチャンネル素子（Ｎｃｈ）のＣＭＯＳ構造にて構成されており、直列容量Ｃを経由して、Ｃｏｕｔ３１３へと信号が伝達される。
【００５７】
なお、π／２移相器３０２の実現方法は様々あるが、非特許文献４に示されるポリフェーズフィルタのように、低消費電流化のために、電流を消費しない受動部品を用いることができる。
【００５８】
図１０は、ＢＢ  ｄａｔａ３２６がＨの時（Ｄ級単位アンプが「オン」又は「動作中」の時）の動作タイミングを示した図である。ＬＯ＿ＩとＬＯ＿Ｑは、デューティー変換器３０３への入力を示している。
【００５９】
ＬＯ＿ＩとＬＯ＿Ｑは、同一周波数ではあるが、９０度位相がずれており、それに伴い、ＬＯ＿Ｐｃｈ  Ｇａｔｅ及びＬＯ＿Ｎｃｈ  Ｇａｔｅ及びＯｕｔの波形もＬＯ信号の１／４周期分、時間方向にシフトしている。
【００６０】
ＬＯ＿Ｐｃｈ  Ｇａｔｅ＿Ｉ及びＬＯ＿Ｎｃｈ  Ｇａｔｅ＿Ｉは、５０％デューティーのＬＯ＿Ｉから前述の図７に示した通りの手順で２５％デューティーに変換されている。図７のＯｕｔｐｕｔ１  ４０２の反転がＬＯ＿Ｐｃｈ  Ｇａｔｅ＿Ｉに対応し、図７のＯｕｔｐｕｔ２  ４０３がＬＯ＿Ｎｃｈ  Ｇａｔｅ＿Ｉに対応している。
【００６１】
Ｏｕｔ＿Ｉは、Ｉ側アンプ３０６とＱ側アンプ３０９の出力を結合せずに見た場合の波形を表しており、破線部分は、ハイインピーダンス（以下、「Ｈｉ−ｚ」と記す）状態を表している。ＬＯ＿Ｐｃｈ  Ｇａｔｅ＿ＩがＬまたはＬＯ＿Ｎｃｈ  Ｇａｔｅ＿ＩがＨの期間以外は、Ｏｕｔ＿Ｉのインピーダンスは、Ｈｉ−ｚとなっており、Ｏｕｔ＿Ｉは、Ｈ、Ｈｉ−ｚ、Ｌ、Ｈｉ−ｚを繰り返していることが分かる。また、Ｑ側Ｄ級単位アンプの出力であるＯｕｔ＿Ｑも同様にＨ、Ｈｉ−ｚ、Ｌ、Ｈｉ−ｚを繰り返しているが、Ｏｕｔ＿ＩとＯｕｔ＿Ｑの位相関係は、ＬＯ信号の１／４周期分、時間方向にシフトしているため、一方がＨまたはＬを出力している期間は、他方は、必ずＨｉ−ｚとなっている。
【００６２】
図１０のモード（Ｍｏｄｅ）は、この様子を表しており、必ずＩ側かＱ側のいずれかの信号が図８のＣｏｕｔ３１３へ伝達されることを意味している。これにより、Ｉ側アンプ３０６とＱ側アンプ３０９は、互いに干渉することなく、それぞれの出力信号を結合することが可能となる。
【００６３】
図１１は、ＢＢ  ｄａｔａ３２６がＬの時（Ｄ級単位アンプが「オフ」又は「非動作」の時）の動作タイミングを示した図である。ここでは、ＢＢ  ｄａｔａ３２６がＨの時と異なる点について説明する。
【００６４】
Ｐｃｈ  Ｇａｔｅ＿Ｉ（Ｐチャンネル素子への入力）は、常にＨとなり、図９のＣＭＯＳ出力段のＰｃｈＭＯＳトランジスタ（Ｐチャンネル素子の出力）が常にオフになる。Ｎｃｈ  Ｇａｔｅ＿Ｉ（Ｎチャンネル素子への入力）は、Ｌとオフを繰り返し、ＮｃｈＭＯＳトランジスタ（Ｎチャンネル素子の出力）は、ローカル信号（搬送波信号）ＬＯ＿Ｉの１周期において、オンとオフを２度繰り返している。この結果、Ｏｕｔ＿Ｉは、Ｌ、Ｈｉ−ｚを繰り返していることが分かる。
【００６５】
しかしながら、ＢＢ  ｄａｔａ３２６がＨの時と同様に、Ｏｕｔ＿ＩとＯｕｔ＿Ｑの位相関係は、ＬＯ信号の１／４周期分、時間方向にシフトしているため、一方がＬを出力している期間は、他方は必ずＨｉ−ｚとなっている。図１１のＭｏｄｅは、この様子を表しており、必ずＩ側かＱ側のいずれかの信号が図８のＣｏｕｔ３１３へ伝達されている。
【００６６】
次に、デューティー変換器３０３内の遅延器４００、遅延器４０１の遅延時間ｄｔ１，ｄｔ２のばらつきを低減する方法について図１２を用いて説明する。図１２は、基準信号５００の出力する信号の一定周波数に、分周器５０７の分周比Ｍを掛け合わせた周波数が発振器５０５の出力５０６として得られるＰＬＬ（Phase Locked Loop）の構成を示している。ただし、発振器５０５は、遅延器４００、遅延器４０１と同一形状の別素子を用いたリング発振器である。また、本実施の形態では、可変電圧源として用いられるＬＤＯ（Low Drop Out）５０３から発振器５０５に調整信号として電源電圧（発振周波数）５０４を印加し、この調整信号を変可させることにより、発振器５０５内部の遅延時間を変可させ、発振器５０５の周波数を制御している。
【００６７】
この構成によれば、個体ばらつき、温度変動があっても、ＰＬＬの周波数は一定であるので、発振器５０５内部の遅延時間が一定になるように制御されている。このため、ＬＤＯ５０３から発振器５０５に印可される電源電圧（発振周波数）を図６に示した遅延器４００、遅延器４０１にも与えることにより、それらの遅延時間もほぼ一定になるように制御することができる。図１２では、発振器５０５が３段のインバータにて構成されているため、１段あたりの遅延時間は、発振周波数の周期の１／３となる。
【００６８】
なお、分周器５０７の分周比Ｍは、整数値以外にも、小数点を含んだ値でもよい。分周比Ｍが小数点を含む場合は、発振周波数の制御も高精度になり、より精度良く遅延時間を調整することが可能となる。
【００６９】
次に、直交誤差の補正手段について図１３及び図１４を用いて説明する。まず、直交誤差とは、ＩとＱとの間の振幅の差である振幅誤差と、ＩとＱとの間の位相差が理想値の９０度からどの程度ずれているかを表す位相誤差といった２つ誤差を意味している。
【００７０】
直交変調器は、半導体集積回路上に構成されるが、直交誤差を防ぐために、ＩとＱとは可能な限り対称なレイアウト設計が実施される。ところが、様々な制限、及び、製造ばらつきにより、ＩとＱとの間に誤差が発生する。
【００７１】
直交誤差は様々な信号処理手段（機能ブロック）で発生する。図１４に示した例では、デューティー変換器３０３への入力信号であるローカル信号ＬＯ＿ＩとＬＯ＿Ｑとの位相差は、理想的な９０度である。ところが、デューティー変換器３０３の出力信号であるＬＯ＿Ｐｃｈ  Ｇａｔｅ＿ＩとＬＯ＿Ｎｃｈ  Ｇａｔｅ＿Ｉに対して、もう１つの出力信号であるＬＯ＿Ｐｃｈ  Ｇａｔｅ＿ＱとＬＯ＿Ｎｃｈ  Ｇａｔｅ＿ＱがｄＴ分、時間的に早く出力されている。つまり、デューティー変換器３０３に存在するＩ用及びＱ用のデューティー変換器３０３の入出力信号の伝達遅延が、Ｉ用及びＱ用で異なっていることを想定している。
【００７２】
このような位相誤差を補正するため、遅延器６００の内部には、ＬＯ＿ＩとＬＯ＿Ｑにそれぞれ個別に可変遅延器を備えている。遅延器６００の内部の可変遅延器のうち、Ｑ側の遅延時間をｄＴ分、大きくすることにより、図１４のＬＯ＿Ｐｃｈ  Ｇａｔｅ＿Ｑ’とＬＯ＿Ｎｃｈ  Ｇａｔｅ＿Ｑ’といった正しい位置まで補正することが可能である。
【００７３】
位相誤差を調整する方法は、アンプ３０６とアンプ３０９へのデジタルベースバンド信号Ｉ３０５及びＱ３０８を、角速度ω［ｒａｄ／ｓｅｃ］のＳｉｎ波及びＣｏｓ波で入力し、負荷３１１に対する出力電圧３１２における包絡線の時間変動が最も小さくなるように、ＩとＱとの間の位相差を調整する方法がある。また、負荷３１１に対する出力電圧３１２において、所望周波数を除く搬送波周波数より２×π×ω離れた周波数成分が最も小さくなるように、ＩとＱとの間の位相差を調整する方法がある。さらには、図１２に示すような遅延時間のばらつきを低減する手段を設ける方法もある。これによれば、ばらつきに対しても強くなる。ちなみに、遅延器６００内の可変遅延器を用いて、π／２移相器３０２の機能を兼ねることも可能である。
【００７４】
なお、ＩとＱとの間に振幅誤差があった場合は、上記の位相誤差調整の方法と同様に、デューティー変換器３０３内部のＩ用及びＱ用といった２つのデューティー変換器の出力信号３０４と３０７のデューティーをそれぞれ調整することにより、ＩとＱとの間の振幅誤差をなくすことが可能である。
【００７５】
このように、実施の形態２によれば、アンプ（ＳＣＰＡ）をＩ用及びＱ用に２個用意し、直交変調器を構成して、負荷３１１を直接駆動することにより、Ｃｌａｓｓ−ＡまたはＡＢ級といった電力効率の悪いアナログ電力増幅器を不要とすることができる。
【００７６】
また、Ｉ用及びＱ用アンプの出力に直列にスイッチを挿入することなく、ローカル信号を２５％デューティー以下とし、加えて、Ｄ級単位アンプにより、出力電力制御信号がオン（ＢＢ  Ｄａｔａ３２６＝Ｈ）またはオフ（ＢＢ  Ｄａｔａ３２６＝Ｌ）にかかわらず、常にＩ用及びＱ用のいずれか１つのアンプが出力側へ接続される。この結果、高い線形性、広い出力電力可変範囲、及び、出力インピーダンスの不変性といったＳＣＰＡのメリットを保持した状態で、Ｉ用及びＱ用のアンプ出力を直結しても、互いに干渉することなく、直交性を維持して合成することができる。
【００７７】
さらに、２５％デューティーの生成において、Ｉ用及びＱ用のデューティー変換器にて、５０％デューティーのローカル信号を２５％デューティーに変換するため、ローカル信号の倍数の周波数を持つ信号を不要とすることができる。
【００７８】
なお、デューティー変換器は、時間遅延を利用したノンオーバーラップクロックスを用いる。また、デューティー変換器は、Ｉ用及びＱ用のそれぞれ任意のデューティーに変更可能であるため、出力レベルの調整や、ＩとＱとの間の振幅、位相に関する直交誤差の補正を容易に行うことができる。
【００７９】
（他の実施の形態）
図１５は、他の実施の形態に係るデューティー変換器の構成を示す図である。以下、図１５を用いて、直交誤差の補正方法について説明する。
【００８０】
図１５に示すデューティー変換器は、図６のデューティー変換器８０１と比べ、ＮＡＮＤ４０６、ＮＡＮＤ４０７の後段にそれぞれ遅延器４０８、遅延器４０９が追加されている点が異なる。
【００８１】
遅延器４０８、遅延器４０９は、それぞれ遅延時間ｄｔ３、ｄｔ４を生成する。
【００８２】
図１６は、図１５の動作を説明するための図である。Ｏｕｔｐｕｔ１  ４０２、Ｏｕｔｐｕｔ２  ４０３がＨになる時間ＴＨ１、ＴＨ２は、それぞれ次の式にて表される。
【００８３】
ＴＨ１＝（Ｔ／２）−ｄｔ４−ｄｔ２
ＴＨ２＝（Ｔ／２）−ｄｔ３−ｄｔ１
なお、Ｔは、Ｉｎｐｕｔ  Ｃｌｏｃｋ４０４への入力信号の１周期の時間である。
【００８４】
ここで、ＩとＱとの間の位相誤差を調整する場合を考える。ｄＴ３＝ｄＴ４、ｄＴ１＝ｄＴ２と考えると、ＴＨ１＝（Ｔ／２）−ｄｔ３−ｄｔ１、ＴＨ２＝（Ｔ／２）−ｄｔ３−ｄｔ１と変形できる。
【００８５】
図１６に示すように、ｄｔ３（＝ｄ４）は、Ｏｕｔｐｕｔ１  ４０２とＯｕｔｐｕｔ２  ４０３の両方の信号をＩｎｐｕｔ  Ｃｌｏｃｋ４０４に対して遅らせることができる。このとき、−ｄｔ３−ｄｔ１を一定にするようにｄｔ１を変化させると、Ｏｕｔｐｕｔ１  ４０２とＯｕｔｐｕｔ２  ４０３のデューティーは、Ｈの間、変わることがない。このようにして、ＩとＱとの間で上記ｄｔ３（＝ｄ４）を個別に調整することにより、ＩとＱとの間の位相差を調整することが可能となる。
【００８６】
なお、ＩとＱとの間の振幅誤差を調整する場合は、ＩとＱとの間で−ｄｔ３−ｄｔ１を調整すればよい。また、調整の方法は、前述と同様であるため、説明を省略する。
【００８７】
また、Ｏｕｔｐｕｔ１  ４０２とＯｕｔｐｕｔ２  ４０３との間の位相を調整したい場合は、ｄ３とｄ４とを異なる値にすればよい。このとき、−ｄｔ４−ｄｔ２と−ｄｔ３−ｄｔ１とを一定になるようにすれば、Ｏｕｔｐｕｔ１  ４０２とＯｕｔｐｕｔ２  ４０３のデューティーは、Ｈの間、変わることがない。
【産業上の利用可能性】
【００８８】
本開示にかかる送信装置及び送信方法は、例えば、無線通信システムにおける無線通信端末及び基地局等に適用できる。
【符号の説明】
【００８９】
９０、９２、９６，９８  ＬＯ信号入力端子
９４、１００  発振器出力信号入力端子
２０１  差動ＩＱベースバンド入力端子
２０２  スイッチ素子
２０３  ＰＡドライバー
２０４  ２５％デューティー生成器
２０５  ２５％デューティー生成器２０４の出力信号タイミング
３０１  発振器
３０２  π／２移相器
３０３、８０１  デューティー変換器
３０４  デューティー変換器のＩ側出力信号
３０５  デジタルベースバンド信号Ｉ
３０６  Ｉ側アンプ
３０７  デューティー変換器のＱ側出力信号
３０８  デジタルベースバンド信号Ｑ
３０９  Ｑ側アンプ
３１０  インダクタ
３１１  負荷
３１２  出力電圧
３１３  Ｃｏｕｔ
３２６  ＢＢ  Ｄａｔａ
３２７  ＬＯ  Ｐｃｈ  Ｇａｔｅ
３２８  ＬＯ  Ｎｃｈ  Ｇａｔｅ
３２９  Ｏｕｔ
３３０  ＩＱデューティー制御信号
４００、４０１  遅延器
４０２  Ｏｕｔｐｕｔ１
４０３  Ｏｕｔｐｕｔ２
４０４  Ｉｎｐｕｔ  Ｃｌｏｃｋ
４０５  Ｉｎｐｕｔ  ＣｌｏｃｋＢ
４０６、４０７  ＮＡＮＤ
４０８、４０９  遅延器
５００  基準信号
５０１  ＰＦＤ  位相周波数検出器
５０２  ローパスフィルタ
５０３  ＬＤＯ
５０４  ＬＤＯ出力電圧
５０５  発振器
５０６  発振器出力
５０７  分周器
６００  遅延器
８００  位相変調器
８０２  出力電力制御信号ＥＮＶ
８０３  アンプ
８０４  デューティー制御信号
【図１】
2015144424.tif 000003
【図２】
2015144424.tif 000004
【図３】
2015144424.tif 000005
【図４】
2015144424.tif 000006
【図５】
2015144424.tif 000007
【図６】
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【図７】
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【図８】
2015144424.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2015144424.tif 000015
【図１４】
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【図１５】
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【図１６】
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