(57)【要約】【課題】リーク電流の発生を抑止して発光効率を高めた半導体発光素子を実現する。【解決手段】  本発明の半導体発光素子の製造方法は、基板上にｎ型半導体層を形成する工程（ａ）と、ｎ型半導体層上に発光層及び障壁層を交互に積層して活性層を形成する工程（ｂ）と、ｐ型のドーパントを供給して活性層上にｐ型半導体層を形成する工程（ｃ）とを有し、工程（ｂ）において、障壁層のうちｐ型半導体層に最も近く位置する最終障壁層を、当該最終障壁層内に形成される凹部の直径よりも厚膜で形成する。【選択図】        図１０
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【特許請求の範囲】
【請求項１】
半導体発光素子の製造方法であって、
基板上にｎ型半導体層を形成する工程（ａ）と、
前記ｎ型半導体層上に発光層及び障壁層を交互に積層して活性層を形成する工程（ｂ）と、
ｐ型のドーパントを供給して前記活性層上にｐ型半導体層を形成する工程（ｃ）とを有し、
前記工程（ｂ）において、前記障壁層のうち前記ｐ型半導体層に最も近く位置する最終障壁層を、当該最終障壁層内に形成される凹部の直径よりも厚膜で形成することを特徴とする半導体発光素子の製造方法。
【請求項２】
前記発光層は、ＩｎＧａＮ系化合物で構成されることを特徴とする請求項１に記載の半導体発光素子の製造方法。
【請求項３】
前記工程（ｂ）において、前記最終障壁層を１００ｎｍ以下の厚みで形成することを特徴とする請求項１又は２に記載の半導体発光素子の製造方法。
【請求項４】
前記工程（ｃ）において、前記ｐ型のドーパントがＭｇを含む材料であることを特徴とする請求項１〜３のいずれか１項に記載の半導体発光素子の製造方法。
【請求項５】
前記工程（ｂ）が、７５０℃以上７８０℃以下の温度下で前記活性層を形成する工程であることを特徴とする請求項２に記載の半導体発光素子の製造方法。
【請求項６】
ｎ型半導体層とｐ型半導体層の間に、発光層及び障壁層が交互に積層されてなる活性層を有する半導体発光素子であって、
前記ｐ型半導体層は、前記障壁層のうち前記ｐ型半導体層に最も近く位置する最終障壁層の厚みよりも小さい径で前記最終障壁層の内部に侵入し、前記最終障壁層よりも前記ｎ型半導体層側に形成された前記発光層内には達していない突出部を有することを特徴とする半導体発光素子。
【請求項７】
前記発光層は、ＩｎＧａＮ系化合物で構成されることを特徴とする請求項６に記載の半導体発光素子。
【請求項８】
前記最終障壁層の厚みが１００ｎｍ以下であることを特徴とする請求項６又は７に記載の半導体発光素子。
【請求項９】
前記ｐ型半導体層が、ｐ型不純物としてＭｇを含むことを特徴とする請求項６〜８のいずれか１項に記載の半導体発光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｎ型半導体層とｐ型半導体層の間に、発光層及び障壁層が交互に積層されてなる活性層を有する半導体発光素子、及びその製造方法に関する。
【背景技術】
【０００２】
紫外光を発する半導体発光素子には、露光、キュア、殺菌、医療、センサ用途といった幅広い応用製品があり、今後大きな市場が期待される。
【０００３】
紫外光を発する半導体発光素子としてＩｎＧａＮ系のものが知られている。従来のＩｎＧａＮ系の半導体発光素子は、サファイア等からなる成長基板上に、ｎ型半導体層と、障壁層および発光層が交互に積層されてなる活性層と、ｐ型半導体層とを積層してなる半導体層を順次成長させ、基板上に塗布したハンダを利用して成長基板上の半導体層と支持基板とを貼り合わせた後、レーザリフトオフにより成長基板を剥離して作成されるものが主流である。
【０００４】
現在普及しているＩｎＧａＮ系の半導体発光素子の大部分は、サファイア基板上に、ＧａＮ層及びＩｎＧａＮ層をエピタキシャル成長させることにより形成される。このとき、サファイアと、ＧａＮ及びＩｎＧａＮでは格子定数が異なるため、成長層内に高密度の転位と呼ばれる結晶欠陥が存在することが知られている（例えば特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２７０５１４号公報
【特許文献２】特表２００８−５３９５８５号公報
【非特許文献】
【０００６】
【非特許文献１】N. Kuroda, C. Sasaoka, A. Kimura, A. Usui and Y. Mochizuki,“Precise control of pn-junction profile for GaN-based LD structures using GaN substrates with low dislocation densities”, J. Cryst. Growth 189/190（1998）551
【発明の概要】
【発明が解決しようとする課題】
【０００７】
成長基板として、サファイア基板に代えて低転位ＧａＮ基板を用いた場合、その上のエピタキシャル層も基板と同様に低転位密度とすることは可能である。しかし、レーザリフトオフに使用されるレーザ光の波長は３００ｎｍ以下のものが主流であるところ、このレーザ光はＧａＮ基板を透過しないため、ＧａＮ基板を剥離することが困難である。このように、ＧａＮ基板を成長基板として使用する方法では、高出力の紫外光発光素子を作成することが困難であるため、成長基板としてサファイア基板を用いることが主流となっている。
【０００８】
しかし、上述したように、ＩｎＧａＮ系の半導体発光素子は、格子定数の異なるサファイア基板上に、ＧａＮ層及びＩｎＧａＮ層をエピタキシャル成長しているため、転位と呼ばれる結晶欠陥が存在する。本発明者は、鋭意研究により、この転位に起因してリークが発生し、半導体発光素子の素子特性（例えばＩｒ特性）を低下させていることを突き止めた。
【０００９】
図１は、従来方法で製造したＩｎＧａＮ系の半導体発光素子６０に対し、ｐ側パッド電極６１とｎ側パッド電極６２の間に微小電流を流したときの発光の様子を示す写真である。初期時においては発光箇所が見受けられないが、供給電流量を徐々に増加させていくと、青白く発光する箇所６３が散見されるようになる。特に、ｐ側パッド電極６１の周辺において発光箇所６３が多く現れている。
【００１０】
図２は、一の発光箇所６３における半導体発光素子６０の断面をＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）にて撮影した写真である。（ｂ）は（ａ）を拡大したものである。
【００１１】
図２によれば、発光箇所６３の位置において、半導体発光素子６０に転位６５が生じていることが確認される。図２（ｂ）は、活性層６７とｐ型半導体層６８が形成されている箇所を拡大したものであり、この箇所に転位６５が生じていることが分かる。本発明者は、従来方法によって製造した半導体発光素子６０のＩｒ特性が低下している原因は、この転位６５を原因としたリークの発生によるものではないかと推察した。より詳細には、転位６５に起因して何らかのピット（凹部）が形成され、このピットを介してｐ型半導体層６８に含まれるｐ型不純物であるＭｇが活性層６７やｎ型半導体層へと拡散することで、ｐｎ接合が破壊されてリークが生じ、図１の写真のような発光箇所６３が形成されたものと推察した。
【００１２】
図３は、転位密度の異なる２つのＩｎＧａＮ系の半導体発光素子に対して、ＳＩＭＳ（Secondary Ion Mass Spectrometry：二次イオン質量分析法）によって深さ方向にＭｇ濃度を測定したグラフである（上記非特許文献１参照）。（ａ）は転位密度が１×１０９／ｃｍ２オーダーの素子の結果であり、（ｂ）は転位密度が６×１０７／ｃｍ２の素子の結果である。
【００１３】
図３によれば、（ａ）の結果においてｐ型半導体層６８に起因するＭｇの信号が、深さ１μｍ〜２．５μｍ付近で現れており、これは活性層６７内にＭｇが侵入していることを示唆している。これに対し、（ｂ）の結果では活性層６７の位置においてＭｇは検出限界値（バックグラウンドレベル）に留まっており、活性層６７内にはＭｇが侵入していないことが分かる。つまり、転位密度が高い素子においては、ｐ型半導体層６８側から活性層６７内にＭｇが拡散していることが分かる。
【００１４】
図４は、従来と同様の構成を有するＩｎＧａＮ系半導体発光素子６０において、活性層６７を形成した直後における表面状態を撮影したＳＥＭ写真である。また、図５は、図４の状態の素子の断面構造を示す模式的な図面である。成長基板１１としてサファイア基板を用い、成長基板１１上にアンドープ層１３及びｎ型半導体層２１を成長させた後、膜厚２０ｎｍのＡｌＧａＮ層からなる障壁層２５（２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ）と、膜厚１０ｎｍのＩｎＧａＮ層からなる発光層２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）を交互に積層した。障壁層２５ｆが最終障壁層に対応する。
【００１５】
より詳細には、炉内温度を８２０℃とし、所定のキャリアガス及びアンモニアを供給した状態で、トリメチルアルミニウム（ＴＭＡ）の流量を１．６μｍｏｌ／ｍｉｎ、トリメチルガリウム（ＴＭＧ）の流量を１０μｍｏｌ／ｍｉｎとして障壁層２５を形成し、同様に所定のキャリアガス及びアンモニアを供給した状態で、トリメチルインジウム（ＴＭＩ）の流量を２μｍｏｌ／ｍｉｎ、ＴＭＧの流量を１０μｍｏｌ／ｍｉｎとして発光層２３を形成するステップを交互に行った。そして、最終障壁層２５ｆを形成した後、ｐ型半導体層を形成することなく、温度を室温まで低下させた状態で表面状態を撮影した写真が図４である。
【００１６】
図４によれば、最終障壁層２５ｆの表面には複数のピット（凹部）７１が形成されていることが確認される。特に（ｂ）の写真からピット７１の径（直径）は概ね７０〜９０ｎｍと推察され、ＧａＮ系において安定的に結晶の出やすい方位面の傾斜角度が約６０°であることから鑑みれば、ピット７１の径と深さはほぼ等しいと推察される。各発光層２３の膜厚を１０ｎｍとし、各障壁層２５の膜厚の膜厚を２０ｎｍとしたことに鑑みれば、ピット７１は最終障壁層２５ｆの下層に位置する発光層２３ｅ、障壁層２５ｅ、発光層２３ｄ、及び障壁層２５ｄ程度まで達していると推察される。図５では、このようなピット７１の状態を模式的に表示している。
【００１７】
図６は、従来と同様のＩｎＧａＮ系の半導体発光素子に関し、８２０℃の温度下で活性層６７を形成した後、２分間でｐ型半導体層６８を成長させる温度である１０２５℃まで昇温させた後、ｐ型半導体層６８を成長させることなく室温まで温度を低下させたときの表面状態を撮影したＳＥＭ写真である。図６は、図４と同様に、（ａ）が倍率１万倍の写真を示し、（ｂ）が倍率１０万倍の写真を示している。また、図７は、図６の状態の素子の断面構造を示す模式的な図面である。
【００１８】
図６（ｂ）によれば、ピット７１の径（直径）は概ね２０〜４０ｎｍと推察され、図４の状態よりもピット７１の径が小さくなっていることが分かる。これは、温度が高くなることで、垂直方向に成長するモードから水平方向に成長するモード、すなわちピット７１を埋め込むモードに変化した結果、ピット７１の一部が埋められ、径及び深さが小さくなったものと推察される。より詳細には、温度を上げている間、熱平衡を保っている層表面の原料がエッチングされて動き、当該エッチングされた材料や炉内のガスがピット７１内に入って水平方向に成長したことで、ピット７１の一部（図７における領域７１ａ）が埋められたものと考えられる。
【００１９】
上述の推察に従い、ピット７１の深さが径とほぼ等しいとすると、図６におけるピット７１の深さは約２０〜４０ｎｍと推察されるため、ピット７１は、最終障壁層２５ｆの下層に位置する発光層２３ｅには達しており、一部のピット７１は障壁層２５ｅにも達していると考えられる。
【００２０】
つまり、この状態でｐ型半導体層６８を形成すると、ｐ型半導体層６８に含まれるｐ型不純物が、ピット７１を介して発光層２３ｅに達し、一部のｐ型不純物は更に発光層２３ｅの下層の障壁層２５ｅにも達すると考えられる。本発明者は、以上の検討の下、かかるピット７１の存在によってｐ型不純物が活性層６７内に侵入し、ｐｎ接合が破壊されたことで、図１の写真に示すようなリーク電流が発生していることを突き止めた。
【００２１】
本発明は、上記の検討に鑑み、リーク電流の発生を抑止して発光効率を高めた半導体発光素子を実現することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の半導体発光素子の製造方法は、
基板上にｎ型半導体層を形成する工程（ａ）と、
前記ｎ型半導体層上に発光層及び障壁層を交互に積層して活性層を形成する工程（ｂ）と、
ｐ型のドーパントを供給して前記活性層上にｐ型半導体層を形成する工程（ｃ）とを有し、
前記工程（ｂ）において、前記障壁層のうち前記ｐ型半導体層に最も近く位置する最終障壁層を、当該最終障壁層内に形成される凹部の直径よりも厚膜で形成することを特徴とする。
【００２３】
上述した本発明者の鋭意研究により、従来の製造方法によれば、ｐ型半導体層を形成する直前において活性層を構成する発光層内にピット（凹部）が達しており、このピットを通じてｐ型不純物が発光層内に侵入する結果、リーク電流が発生したものと考えられる。上記の方法によれば、最終障壁層をピットの直径よりも厚膜で形成したことで、ｐ型半導体層を形成する直前の温度状態において、ピットの先端が最終障壁層内に留まり、その下層に位置する発光層には達しない状態が実現される。この状態でｐ型半導体層を形成することで、ｐ型不純物はピットを通じて最終障壁層までは拡散するものの、その下層の発光層までは拡散しない。これによりｐｎ接合が破壊されず、リーク電流の発生が抑制される。この結果は、実施例を参照して後述される。
【００２４】
ここで、工程（ｂ）において形成される発光層はＩｎＧａＮ系化合物とすることができる。
【００２５】
特にＩｎを含む窒化物半導体層を形成する場合において、転位の近傍箇所と転位から離れた箇所の間でＩｎの組成が変化して成長のモードが変わり、Ｖ字のピットが開きやすくなると考えられる。つまり、ＩｎＧａＮ系化合物で構成される発光層を含む半導体発光素子を製造する場合において、リーク電流の発生の課題が顕著に現れるため、上記方法によって半導体発光素子を製造することで、その効果が大きく発揮される。
【００２６】
また、工程（ｂ）において、前記最終障壁層を１００ｎｍ以下の厚みで形成するものとしても構わない。
【００２７】
最終障壁層の厚みをあまりに厚くすると、形成された半導体発光素子に対して電流を供給したとき、ｐ型半導体層と発光層の間の距離が遠くなる結果、ｐ型半導体層から供給される正孔が発光層に届きにくくなる。このため、最終障壁層とｐ型半導体層の界面で電子が閉じ込められてしまい、不純物準位を形成して所望とは異なる波長の光を発光する場合がある。このような事態は、発光スペクトルを取得したときに、所望の波長とは別の箇所において少し大きな出力が見受けられる（いわゆるショルダー部分を有する。）ことから確認できる。
【００２８】
このような事態が生じると、所望の波長の光に関する取り出し効率が低下してしまう。本発明者の鋭意研究により、特に最終障壁層の膜厚が１００ｎｍを超えると、発光スペクトルにショルダー部分が現れる確率が上がることが分かった。よって、工程（ｂ）において形成する最終障壁層の厚みは、ピットの直径よりは厚く、且つ１００ｎｍ以下とするのが好ましい。更には、最終障壁層の膜厚を５０ｎｍ以下とするのがより好ましい。
【００２９】
また、工程（ｃ）において、前記ｐ型のドーパントがＭｇを含む材料で構成されるものとしても構わない。
【００３０】
図８は、従来方法で製造したＩｎＧａＮ系半導体発光素子に対し、最終障壁層２５ｆの上層に形成されるｐ型半導体層６８の形成条件を変えたときの逆バイアス印加時におけるＩｒ特性を示すグラフである。より詳細には、ｐ型不純物をドープするための原料ガスであるビスシクロペンタジエニルマグネシウム（ＣＰ２Ｍｇ）の流量を０．０５μｍｏｌ／ｍｉｎとして形成したサンプル（ａ）と、０．１μｍｏｌ／ｍｉｎとして形成したサンプル（ｂ）に対し、−５Ｖの逆バイアスを印加して２０ｍＡ通電試験を行ったときの、通電時間とＩｒの関係を測定した。
【００３１】
これによれば、サンプル（ａ）と比較して、Ｍｇ供給量が多いサンプル（ｂ）の方が、通電時間の経過と共にＩｒの値が高くなっていることが分かる。これにより、（ａ）と比較して（ｂ）の方がリーク電流を発生しやすいサンプルであることが分かる。従って、ｐ型半導体に含まれるｐ型不純物がＭｇの場合に、ピットを介して活性層内にｐ型不純物が侵入してリーク電流を引き起こすという上記の課題が顕著に現れるといえるため、このような場合に上記方法によって半導体発光素子を製造することで、その効果が大きく発揮される。
【００３２】
また、ＩｎＧａＮ系化合物によって発光層を構成する場合において、工程（ｂ）を７００℃以上８２０℃以下の温度下で前記活性層を形成する工程とすることができる。なお、前記温度範囲を７５０℃以上７８０℃以下とするのがより好ましい。
【００３３】
本発明者の鋭意研究によれば、ＩｎＧａＮ系化合物からなる発光層を形成する場合、８２０℃よりも低い温度である７５０℃以上７８０℃以下で成長させた方が、ピットの直径を小さくできることが分かった。ＩｎＮはＧａＮよりも成長温度が低いため、Ｉｎを含む材料ガスの流量を一定にした状態で、高い成長温度にすると、Ｉｎ系の材料がどんどん蒸発していってしまうことから、Ｉｎの組成が低下して所望の波長が得られなくなる。このため、高い成長温度にて所望のＩｎ組成を有するＩｎＧａＮ系化合物を形成するためには、Ｉｎを含む材料ガスの流量を高く設定する必要がある。しかし、このときピットに蓄積されるＩｎの確率が高まることで、ピットの径が開きやすくなってしまう。
【００３４】
そこで、ＩｎＧａＮ系化合物からなる発光層を形成する場合において、通常よりも少し低温である７００℃以上８２０℃以下、より好ましくは７５０℃以上７８０℃以下で成長させることで、ピットの直径を小さくすることができ、このことはピットの深さを小さくできることを意味するものである。この結果は、実施例を参照して後述される。
【００３５】
なお、前記工程（ｃ）は前記工程（ｂ）よりも高温下で行われるものとすることができる。
【００３６】
本発明の半導体発光素子は、
ｎ型半導体層とｐ型半導体層の間に、発光層及び障壁層が交互に積層されてなる活性層を有してなり、
前記ｐ型半導体層は、前記障壁層のうち前記ｐ型半導体層に最も近く位置する最終障壁層の厚みよりも小さい径で前記最終障壁層の内部に侵入し、前記最終障壁層よりも前記ｎ型半導体層側に形成された前記発光層内には達していない突出部を有することを特徴とする。
【００３７】
この突出部は、ｐ型半導体層を形成する直前において最終障壁層内に形成されたピット（凹部）に、ｐ型半導体層に含まれるｐ型不純物が拡散したことで形成されたものとして構わない。突出部が最終障壁層内に留まり、それよりもｎ型半導体層側に位置する発光層内に達していないことで、ｐ型不純物が活性層内に拡散してｐｎ接合が破壊される事態が回避される。
【発明の効果】
【００３８】
本発明によれば、リーク電流の発生を抑止して発光効率を高めた半導体発光素子が実現される。
【図面の簡単な説明】
【００３９】
【図１】従来方法で製造したＩｎＧａＮ系の半導体発光素子に対し、ｐ側電極とｎ側電極の間に微小電流を流したときの発光の様子を示す写真である。
【図２】従来方法で製造したＩｎＧａＮ系の半導体発光素子の一の発光箇所における断面のＴＥＭ写真である。
【図３】転位密度の異なる２つのＩｎＧａＮ系の半導体発光素子に対して、ＳＩＭＳによって深さ方向にＭｇ濃度を測定したグラフである。
【図４】従来と同様のＩｎＧａＮ系の半導体発光素子に関し、活性層形成後に室温まで低下させたときの表面状態を撮影したＳＥＭ写真である。
【図５】図４の状態の素子の断面構造を示す模式的な図面である。
【図６】従来と同様のＩｎＧａＮ系の半導体発光素子に関し、活性層形成後、ｐ型半導体層を形成する温度まで昇温した後、室温まで低下させたときの表面状態を撮影したＳＥＭ写真である。
【図７】図６の状態の素子の断面構造を示す模式的な図面である。
【図８】従来方法で製造したＩｎＧａＮ系の半導体発光素子において、最終障壁層の上層に形成されるｐ型半導体層の形成条件を変えたときの逆バイアス印加時におけるＩｒ特性を示すグラフである。
【図９】本発明の半導体発光素子の断面構造を示す模式的な図面である。
【図１０】本発明の方法において、ステップＳ３の終了後、ｐ型半導体層を形成する直前の温度状態まで上昇したときの断面構造を示す模式的な図面である。
【図１１】従来方法で製造したサンプルと本発明の方法で製造したサンプルに対してそれぞれ逆バイアスを印加したときのＩｒ特性を評価した表である。
【図１２】異なる温度で活性層を成長させた後、ｐ型半導体層を形成する温度まで昇温した後、室温まで低下させたときの表面状態を撮影したＳＥＭ写真である。
【図１３】活性層の成長温度を異ならせて製造したサンプルに対してそれぞれ逆バイアスを印加したときのＩｒ特性を評価した表である。
【発明を実施するための形態】
【００４０】
以下において、本発明の半導体発光素子及びその製造方法の実施形態について説明する。まず、半導体発光素子の構造及び製造方法の一例について説明をした後、実施例を参照して特性を評価する。
【００４１】
［構造］
図９は、本発明の半導体発光素子の断面構造を示す模式的な図面であり、図５及び図７と同一の構成要素については、同一の符号を付している。なお、各図において図面の寸法比と実際の寸法比は必ずしも一致しない。
【００４２】
半導体発光素子１は、成長基板１１の上層に、アンドープ層１３と、ｎ型半導体層２１を有する。ｎ型半導体層２１の上層には、障壁層２５と発光層２３が交互に積層されてなる活性層２７を備え、活性層２７の上層にはｐ型半導体層２９を備える。
【００４３】
本実施形態では、活性層２７として、膜厚２０ｎｍのＡｌＧａＮ層からなる障壁層２５（２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ）と、膜厚１０ｎｍのＩｎＧａＮ層からなる発光層２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）を交互に積層すると共に、最終の発光層２３である発光層２３ｅの上層に位置する最終障壁層２５ｆの膜厚を５０ｎｍとして形成した。なお、障壁層２５及び発光層２３の繰り返し回数（周期数）は、適宜設定することができる。
【００４４】
なお、「ＡｌＧａＮ」という記述は、ＡｌｍＧａ１−ｍＮ（０＜ｍ＜１）という記述と同義であり、ＡｌとＧａの組成比の記述を単に省略して記載したものであって、ＡｌとＧａの組成比が１：１である場合に限定する趣旨ではない。「ＩｎＧａＮ」という記述についても同様である。以下においても上記にならって記載される。
【００４５】
成長基板１１は、サファイア基板で構成される。なお、サファイアの他、Ｓｉ、ＳｉＣ、ＧａＮ、ＹＡＧなどで構成しても構わない。
【００４６】
アンドープ層１３は、ＧａＮにて形成される。より具体的には、ＧａＮよりなる低温バッファ層と、その上層にＧａＮよりなる下地層によって形成される。
【００４７】
ｎ型半導体層２１は、例えばＡｌＧａＮで構成される層（電子供給層）とＧａＮで構成される層（保護層）を含む多層構造で構成される。少なくとも保護層には、Ｓｉ、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ、又はＴｅ等のｎ型不純物がドープされている。
【００４８】
ｐ型半導体層２９は、例えばＧａＮ、ＡｌＧａＮ等で構成され、Ｍｇ、Ｂｅ、Ｚｎ、又はＣ等のｐ型不純物がドープされているが、特にＭｇからなるｐ型不純物がドープされているものとして構わない。
【００４９】
図９に示すように、ｐ型半導体層２９は、先端が最終障壁層２５ｆ内に達する突出部２９ａを有する。この突出部２９ａは、直径が最終障壁層２５ｆの膜厚よりも短く、その先端は最終障壁層２５ｆ内に留まり、その下層に位置する発光層２３ｅには達していない。突出部２９ａは、ｐ型半導体層２９を形成する直前において最終障壁層２５ｆに形成されていたピット内にｐ型不純物が拡散することで形成された領域である。
【００５０】
［製造方法］
次に、半導体発光素子１の製造方法の一例につき、説明する。なお、下記製造方法で説明する製造条件や膜厚などの寸法は、あくまで一例であって、これらの数値に限定されるものではない。
【００５１】
＜ステップＳ１＞
まず、成長基板１１上に、アンドープ層１３を形成する。例えば、以下の工程により行われる。
【００５２】
（成長基板１１の準備）
成長基板１１としてサファイア基板を用いる場合、ｃ面サファイア基板のクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内にｃ面サファイア基板を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。
【００５３】
（アンドープ層１３の形成）
次に、成長基板１１（ｃ面サファイア基板）の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これら低温バッファ層及び下地層がアンドープ層１３に対応する。
【００５４】
アンドープ層１３のより具体的な形成方法は例えば以下の通りである。まず、МОＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を４８０℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に６８秒間供給する。これにより、支持基板１１の表面に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層を形成する。
【００５５】
次に、ＭＯＣＶＤ装置の炉内温度を１１５０℃に昇温する。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３０分間供給する。これにより、低温バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層を形成する。
【００５６】
＜ステップＳ２＞
次に、アンドープ層１３の上層に、ｎ型ＡｌＧａＮで構成されるｎ型半導体層２１を形成する。
【００５７】
まず、引き続き炉内温度を１１５０℃とした状態で、ＭＯＣＶＤ装置の炉内圧力を３０ｋＰａとする。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が９４μｍｏｌ／ｍｉｎのＴＭＧ、流量が６μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．０２５μｍｏｌ／ｍｉｎのテトラエチルシランを処理炉内に６０分間供給する。これにより、例えばＡｌ０．０６Ｇａ０．９４Ｎの組成を有し、Ｓｉ濃度が３×１０１９／ｃｍ３で、厚みが２μｍのｎ型半導体層２１がアンドープ層３６の上層に形成される。
【００５８】
なお、この後、ＴＭＡの供給を停止すると共に、それ以外の原料ガスを６秒間供給することにより、ｎ型ＡｌＧａＮ層の上層に、厚みが５ｎｍ程度のｎ型ＧａＮよりなる保護層を有するｎ型半導体層３５を実現してもよい。
【００５９】
上記の説明では、ｎ型半導体層３５に含まれるｎ型不純物をＳｉとする場合について説明したが、ｎ型不純物としては、Ｓｉ以外にＧｅ、Ｓ、Ｓｅ、Ｓｎ又はＴｅ等を用いることができる。
【００６０】
このステップＳ２が工程（ａ）に対応する。
【００６１】
＜ステップＳ３＞
次に、ｎ型半導体層２１の上層にＩｎＧａＮで構成される発光層及びＡｌＧａＮで構成される障壁層が周期的に繰り返される活性層２７を形成する。
【００６２】
具体的には、まずＭＯＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を８２０℃とする。そして、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１．６μｍｏｌ／ｍｉｎのＴＭＡ、０．０９μｍｏｌ／ｍｉｎのテトラエチルシラン及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に４８０秒間供給するステップＳ３Ａを行って、膜厚２０ｎｍのＡｌＧａＮ層からなる障壁層２５ａを形成する。
【００６３】
次に、前記キャリアガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が２μｍｏｌ／ｍｉｎのＴＭＩ及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に２４０秒間供給するステップＳ３Ｂを行って、膜厚１０ｎｍのＩｎＧａＮ層からなる発光層２３ａを形成する。
【００６４】
以下、前記ステップＳ３Ａ及びＳ３Ｂを４回交互に繰り返すことで、障壁層２５ａ、発光層２３ａ、障壁層２５ｂ、発光層２３ｂ、障壁層２５ｃ、発光層２３ｃ、障壁層２５ｄ、発光層２３ｄ、障壁層２５ｅ、及び発光層２３ｅの積層体を形成する。
【００６５】
次に、原料ガスを供給する時間を１２００秒間に変更して上記ステップＳ３Ａを行うことで、膜厚が５０ｎｍのＡｌＧａＮ層からなる最終障壁層２５ｆを形成する。これにより、活性層２７が形成される。
【００６６】
このステップＳ３が工程（ｂ）に対応する。
【００６７】
＜ステップＳ４＞
次に、活性層２７の上層に、例えばＡｌＧａＮで構成されるｐ型半導体層２９を形成する。
【００６８】
具体的な方法の一例としては、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａに維持し、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度を１０２５℃に昇温する。すなわち、本ステップＳ４では活性層２７を形成するステップＳ３よりも温度を上昇させる。
【００６９】
この時点における素子の断面構造の模式図を図７にならって図１０に示す。最終障壁層２５ｆを厚膜で形成しているため、ピット７１の先端は最終障壁層２５ｆ内に留まり、その下層の発光層２３ｅには達していない。
【００７０】
その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのＴＭＧ、流量が２０μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及びｐ型不純物をドープするための流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を処理炉内に６０秒間供給する。これにより、活性層２７の上層に、厚みが２０ｎｍのＡｌ０．３Ｇａ０．７Ｎの組成を有する正孔供給層を形成する。その後、ＴＭＡの流量を４μｍｏｌ／ｍｉｎに変更して原料ガスを３６０秒間供給することにより、厚みが１２０ｎｍのＡｌ０．１３Ｇａ０．８７Ｎの組成を有する正孔供給層を形成する。これらの正孔供給層によりｐ型半導体層２９が形成される。このｐ型半導体層２９のｐ型不純物濃度は、例えば３×１０１９／ｃｍ３程度である。
【００７１】
なお、その後、ＴＭＡの供給を停止すると共に、Ｃｐ２Ｍｇの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給することにより、厚みが５ｎｍ程度で、ｐ型不純物濃度が１×１０２０／ｃｍ３程度のｐ型コンタクト層を形成してもよい。この場合、ｐ型半導体層２９にはこのｐ型コンタクト層も含まれる。
【００７２】
このステップＳ４が工程（ｃ）に対応する。上述したように、本ステップＳ４は、活性層２７を形成するステップＳ３よりも高い温度下でｐ型半導体層２９を形成するステップである。なお、原料ガスの一部であるＴＭＧやＴＭＡについては、昇温中から供給を開始しても構わないし、目標となる温度（上記の例では１０２５℃）に達してから供給を開始しても構わない。
【００７３】
図１０に示すように、ｐ型不純物を導入する直前の状態において、ピット７１が最終障壁層２５ｆ内に留まっており、その下層の発光層２３ｅ内に達していないため、その後にｐ型不純物を導入しても、当該ｐ型不純物の拡散は最終障壁層２５ｆ内に留まり、その下層の発光層２３ｅには達しない。この結果、ピット７１内にｐ型不純物が拡散することで形成される突出部２９ａの先端は、最終障壁層２５ｆ内に留まり、その下層の発光層２３ｅには達しない（図９参照）。
【００７４】
＜ステップＳ５＞
次に、ステップＳ１〜Ｓ４を経て得られたウェハに対して活性化処理を行う。より具体的には、ＲＴＡ（Rapid Thermal Anneal：急速加熱）装置を用いて、窒素雰囲気下中６５０℃で１５分間の活性化処理を行う。
【００７５】
その後は、縦型のＬＥＤ素子を実現する場合には、成長基板１１を剥離した後、当該成長基板１１が存在していた箇所に電極を形成してｎ側電極を形成する。また、横型のＬＥＤ素子を実現する場合には、ｐ側からｎ型半導体層が露出するまでエッチングを行なって、ｎ側電極を形成する。なお、この場合、必要に応じて透明電極などの電極を形成するものとしても構わない。その後、各電極に給電端子などを形成し、必要に応じて、露出されている素子側面や上面を透光性の高い絶縁層で覆い、ワイヤボンディングなどにより基板との接続を行う。
【００７６】
［実施例１］
図１１は、２０ｎｍの膜厚を有する最終障壁層２５ｆを備えたサンプル（ｃ）と、５０ｎｍの膜厚を有する最終障壁層２５ｆを備えたサンプル（ｄ）において、逆バイアス印加時におけるＩｒ特性を評価した結果である。具体的には、各サンプルの初期状態と、−５Ｖの逆バイアスで５００ｍＡの通電を１５分間行った後の状態におけるＩｒ特性を評価した。サンプル（ｃ）が比較例に対応し、サンプル（ｄ）が実施例に対応する。なお、バイアスを印加するための電極材料としてはいずれもＮｉ／Ａｕを利用し、最終障壁層２５ｆの膜厚以外の条件を共通とした。
【００７７】
図１１によれば、初期状態においては両サンプル共にＩｒの値に大きな違いはなかったものの、１５分間の通電の後においては、サンプル（ｃ）のＩｒの値はサンプル（ｄ）に比べて１桁以上大きくなっている。これにより、サンプル（ｃ）の方が、サンプル（ｄ）に比べてリーク電流を多く発生していることが示唆される。これは、膜厚が薄い最終障壁層２５ｆを備えたサンプル（ｃ）において、ピット７１が最終障壁層２５ｆを超えてその下層の発光層２３ｅ以下にまで達していたことにより、ｐ型不純物が発光層２３ｅ内に拡散したことによってリーク電流が顕在化したのに対し、膜厚を厚くした最終障壁層２５ｆを備えたサンプル（ｄ）では、ピット７１の先端が最終障壁層２５ｆ内に留められた結果、ｐ型不純物が発光層２３ｅ内に拡散せず、リーク電流の発生が抑制されたことを示唆している（図７及び図１０参照）。
【００７８】
なお、複数のサンプルを作製して同様の検証を行ったが、いずれも最終障壁層２５ｆの膜厚を５０ｎｍとしたサンプルの方が、２０ｎｍとした場合よりもリーク電流の発生が抑制されていたことが確認された。
【００７９】
［実施例２］
上述した方法は、最終障壁層２５ｆの膜厚を厚くすることで、ステップＳ４の工程直前において形成されているピット７１の先端を最終障壁層２５ｆ内に留めることにより、ステップＳ４においてｐ型不純物を拡散させる工程において、当該ｐ型不純物が最終障壁層２５ｆより下層の発光層２３ｅへと拡散しないようにすることでリーク電流の発生を抑制することを意図したものである。
【００８０】
これに加えて、本発明者は、ピット７１そのものの径を小さくすることで、同様に、ステップＳ４においてｐ型不純物を導入する工程の直前において形成されているピット７１の先端を最終障壁層２５ｆ内に留めることを検討した。
【００８１】
図１２は、ステップＳ３における温度を異ならせて活性層２７を形成した後、２分間でｐ型半導体層２９を成長させる温度である１０２５℃まで昇温させた後、ｐ型半導体層２９を成長させることなく室温まで温度を低下させたときの表面状態を撮影したＳＥＭ写真である。ステップＳ３における成長温度は、サンプル（ｅ）が８２０℃、サンプル（ｆ）が７８０℃、サンプル（ｇ）が７５０℃である。なお、いずれも倍率が１万倍の写真である。
【００８２】
図１２によれば、サンプル（ｆ）及びサンプル（ｇ）は、サンプル（ｅ）に比べてピットが確認しづらいことが分かる。特に、サンプル（ｆ）及びサンプル（ｇ）の場合、倍率を１０万倍とした写真においても、ピット７１がほとんど確認できず、コントラストを上げて観察すると何とか確認できる状態であった。これにより、活性層２５の成長温度を従来よりも少し低下させることで、ピット７１の径及び深さを小さくすることができると考えられる。
【００８３】
図１３は、活性層２７の形成温度を８２０℃とし、２０ｎｍの膜厚を有する最終障壁層２５ｆを備えたサンプル（ｈ１）及び（ｈ２）と、活性層２７の形成温度を７８０℃とし、２０ｎｍの膜厚を有する最終障壁層２５ｆを備えたサンプル（ｉ１）及び（ｉ２）において、逆バイアス印加時におけるＩｒ特性を評価した結果である。
【００８４】
具体的には、素子面積３５０μｍ２で構成されたサンプル（ｈ１）及び（ｉ１）に対しては、各サンプルの初期状態と、−５Ｖの逆バイアスで１００ｍＡの通電を１５分間行った後の状態におけるＩｒ特性を評価した。また、縦型素子で構成されたサンプル（ｈ２）及び（ｉ２）に対しては、各サンプルの初期状態と、−５Ｖの逆バイアスで５００ｍＡの通電を１５分間行った後の状態におけるＩｒ特性を評価した。
【００８５】
図１３によれば、サンプル（ｈ１）及びサンプル（ｉ１）を比較すると、初期状態においては両サンプル共にＩｒの値に大きな違いはなかったものの、１５分間の通電の後においては、サンプル（ｈ１）のＩｒの値は、サンプル（ｉ１）に比べて３桁大きくなっている。同様に、サンプル（ｈ２）及びサンプル（ｉ２）を比較すると、初期状態においては両サンプル共にＩｒの値に大きな違いはなかったものの、１５分間の通電の後においては、サンプル（ｈ２）のＩｒの値は、サンプル（ｉ２）に比べて２桁以上大きくなっている。
【００８６】
以上の結果から、活性層２７の形成温度を７８０℃として生成されたサンプル（ｉ１）の方が、活性層２７の形成温度を８２０℃として生成されたサンプル（ｈ１）に比べてリーク電流が抑制されており、活性層２７の形成温度を７８０℃として生成されたサンプル（ｉ２）の方が、活性層２７の形成温度を８２０℃として生成されたサンプル（ｈ２）に比べてリーク電流が抑制されていることが分かる。
【００８７】
なお、複数のサンプルを作製して同様の検証を行ったが、いずれも、活性層２７の形成温度を７８０℃としたサンプルの方が、８２０℃とした場合よりもリーク電流の発生が抑制されていたことが確認された。
【００８８】
これにより、活性層２７の形成温度を７８０℃とした場合、同温度を８２０℃とした場合に比べて、リーク電流の発生が抑制できることが示唆される。このことを逆にいえば、必ずしも最終障壁層２５ｆを厚く形成しなくても、活性層２７の形成温度を従来よりも少し低くすることで、ピット７１の径及び深さを小さくすることができ、この結果、最終障壁層２５ｆ内にピット７１を留めることができ、ｐ型不純物を発光層２３ｅ内に拡散させずに、リーク電流の発生が抑制できることが示唆される。
【００８９】
なお、上記検証と図１２の写真を踏まえると、活性層２７の形成温度を少なくとも７５０℃以上７８０℃とすることで、同温度を８２０℃とした場合に比べて、ｐ型不純物導入直前の時点において、ピット７１の径及び深さを小さくすることができる。
【００９０】
以上を踏まえると、最終障壁層２５ｆの膜厚、又は活性層２７の形成温度の少なくとも一方を調整することで、ｐ型不純物導入直前の時点におけるピット７１の先端を最終障壁層２５ｆ内に留めることができることが分かる。この状態の下でｐ型不純物を導入してｐ型半導体層２９を形成することで、ピット７１を介してｐ型不純物が発光層２３（２３ｅ等）内へ侵入することが防止できるため、リーク電流の発生が抑制された半導体発光素子が実現できる。
【符号の説明】
【００９１】
１      ：    半導体発光素子
１１      ：    成長基板
１３      ：    アンドープ層
２１      ：    ｎ型半導体層
２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）      ：    発光層
２５（２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ）      ：    障壁層
２７      ：    活性層
２９      ：    ｐ型半導体層
２９ａ    ：    突出部
６０      ：    従来方法で製造したＩｎＧａＮ系の半導体発光素子
６１      ：    ｐ側パッド電極
６２      ：    ｎ側パッド電極
６３      ：    発光箇所
６５      ：    転位
６７      ：    活性層
６８      ：    ｐ型半導体層
７１      ：    ピット
７１ａ    ：    充填されたピット領域
【図５】
2015126134.tif 000003
【図７】
2015126134.tif 000004
【図８】
2015126134.tif 000005
【図９】
2015126134.tif 000006
【図１０】
2015126134.tif 000007
【図１１】
2015126134.tif 000008
【図１３】
2015126134.tif 000009
【図１】
2015126134.tif 000010
【図２】
2015126134.tif 000011
【図３】
2015126134.tif 000012
【図４】
2015126134.tif 000013
【図６】
2015126134.tif 000014
【図１２】
2015126134.tif 000015