(57)【要約】【課題】レイアウト面積や設計工数を増大させることなく、グランド電極と双方向ダイオードとを接続する配線の抵抗値を小さくし、ＥＳＤ耐性を向上させることができるＥＳＤ保護回路を提供する。【解決手段】ＥＳＤ保護回路は、ハードマクロを搭載する半導体チップがパッケージ基板上に実装された半導体集積回路に適用されるものであって、半導体チップのコア領域に配置された第１グランド電極に隣り合うようにコア領域に配置された第３グランド電極と、第１グランド電極および第３グランド電極に隣り合うようにコア領域に配置され、第１グランド電極と第３グランド電極との間に接続された双方向ダイオードとを備える。そして、第３グランド電極は、パッケージ基板のグランド配線層に形成されたグランド配線を介して、ハードマクロの内部領域に配置された第２グランド電極に接続されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
ハードマクロを搭載する半導体チップがパッケージ基板上に実装された半導体集積回路に適用されるＥＳＤ保護回路であって、
前記半導体チップのコア領域に配置された第１グランド電極に隣り合うように前記コア領域に配置された第３グランド電極と、
前記第１グランド電極および前記第３グランド電極に隣り合うように前記コア領域に配置され、前記第１グランド電極と前記第３グランド電極との間に接続された双方向ダイオードとを備え、
前記第３グランド電極は、前記パッケージ基板のグランド配線層に形成されたグランド配線を介して、前記ハードマクロの内部領域に配置された第２グランド電極に接続されていることを特徴とするＥＳＤ保護回路。
【請求項２】
前記半導体チップは、複数の前記ハードマクロを搭載するものであり、
複数の前記第３グランド電極および複数の前記双方向ダイオードを備え、
複数の前記第１グランド電極の各々と複数の前記第３グランド電極の各々とが隣り合うように交互に配置され、
複数の前記双方向ダイオードの各々が、前記隣り合うように配置された各々の前記第１グランド電極と前記第３グランド電極との間に接続され、
複数の前記第３グランド電極が、前記グランド配線を介して、複数の前記ハードマクロの各々の内部領域に配置された複数の前記第２グランド電極に接続されている請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記半導体チップは、フリップチップボンディング方式により、前記第１、第２および第３グランド電極上に形成されたバンプを介して前記パッケージ基板に接続されたものである請求項１または２に記載のＥＳＤ保護回路。
【請求項４】
ハードマクロを搭載する半導体チップがパッケージ基板上に実装された半導体集積回路に適用されるＥＳＤ保護回路であって、
前記半導体チップのコア領域に配置された第１電源電極に隣り合うように前記コア領域に配置された第３電源電極と、
前記第１電源電極および前記第３電源電極に隣り合うように前記コア領域に配置され、前記第１電源電極と前記第３電源電極との間に接続されたクランプ回路とを備え、
前記第３電源電極は、前記パッケージ基板の電源配線層に形成された電源配線を介して、前記ハードマクロの内部領域に配置された第２電源電極に接続されていることを特徴とするＥＳＤ保護回路。
【請求項５】
前記半導体チップは、複数の前記ハードマクロを搭載するものであり、
複数の前記第３電源電極および複数の前記クランプ回路を備え、
複数の前記第１電源電極の各々と複数の前記第３電源電極の各々とが隣り合うように交互に配置され、
複数の前記クランプ回路の各々が、前記隣り合うように配置された各々の前記第１電源電極と前記第３電源電極との間に接続され、
複数の前記第３電源電極が、前記電源配線を介して、複数の前記ハードマクロの各々の内部領域に配置された複数の前記第２電源電極に接続されている請求項４に記載のＥＳＤ保護回路。
【請求項６】
前記半導体チップは、フリップチップボンディング方式により、前記第１、第２および第３電源電極上に形成されたバンプを介して前記パッケージ基板に接続されたものである請求項４または５に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハードマクロを搭載する半導体チップがパッケージ基板上に実装された半導体集積回路に適用されるＥＳＤ（Electro-Static Discharge：静電気放電）保護回路に関するものである。
【背景技術】
【０００２】
ＥＳＤは、人体などに帯電した静電気による過電流が半導体集積回路の外部接続端子に流れる現象である。半導体集積回路の外部接続端子には、ＥＳＤの過電流によって、半導体集積回路の通常動作範囲であるグランド電圧から電源電圧の範囲を超える過電圧が外部接続端子に印加される場合がある。そのため、半導体集積回路の外部接続端子には、ＥＳＤによる過電流や過電圧によって内部回路が破壊されるのを防止するためのＥＳＤ保護回路が設けられている。
【０００３】
以下、従来のＥＳＤ保護回路について一例を挙げて説明する。
【０００４】
図４は、従来のＥＳＤ保護回路を備える半導体集積回路３０の構成を表す一例の概念図である。同図に示す半導体集積回路３０は、フリップチップボンディング方式により、パッケージ基板上に実装される半導体チップを表したものである。半導体チップのコア領域には、所定の機能を有するハードマクロ４０と、ハードマクロ４０以外の内部回路（図示省略）とが配置されている。また、コア領域には、ハードマクロ４０以外の内部回路でのみ使用される複数の第１グランド電極ＶＳＳ１が隣り合うように配置されている。
【０００５】
一方、ハードマクロ４０の内部領域には、ハードマクロ４０の内部回路（図示省略）が配置されている。また、ハードマクロ４０の内部領域には、ハードマクロ４０の内部回路でのみ使用される複数の第２グランド電極ＶＳＳ２が隣り合うように配置されている。
半導体チップは、回路の実装面を下向きにして、フリップチップボンディング方式により、それぞれの第１グランドＶＳＳ１および第２グランドＶＳＳ２の上に形成されたバンプを介してパッケージ基板に接続される。
【０００６】
第１グランド電極ＶＳＳ１と第２グランド電極ＶＳＳ２とは、半導体チップ上で互いに分離されており、両者の間には、ＥＳＤによる過電流を流すための経路が存在しない。そのため、両者の間には、ＥＳＤ保護素子（ＥＳＤ保護回路）として、双方向ダイオード４２が設けられている。同図中、双方向ダイオード４２は第２グランド電極ＶＳＳ２に隣り合うようにハードマクロ４０の内部領域に配置され、第１グランド電極ＶＳＳ１と第２グランド電極ＶＳＳ２との間に接続されている。
【０００７】
第１グランド電極ＶＳＳ１と第２グランド電極ＶＳＳ２との間に双方向ダイオード４２を接続することにより、一方のグランド電極に印加されたＥＳＤによる過電流は、双方向ダイオード４２を介して他方のグランド電極に抜ける。このように、第１グランド電極ＶＳＳ１と第２グランド電極ＶＳＳ２との間に、ＥＳＤによる過電流が流れる経路を双方向に設けることにより、ＥＳＤによる過電流や過電圧によって半導体チップが破壊されるのを防止することができる。
【０００８】
しかし、第１グランド電極ＶＳＳ１とハードマクロ４０との間の距離が長くなるに従って、第１グランド電極ＶＳＳ１と双方向ダイオード４２との間を接続する配線が長くなり、その抵抗値Ｒ２が大きくなる。抵抗値Ｒ２が大きくなると、ＥＳＤによる過電流が印加された時に、第１グランド電極ＶＳＳ１および第２グランド電極ＶＳＳ２に印加される電圧が高くなり、半導体チップがＥＳＤにより破壊される原因となる。このため、ハードマクロ４０によっては、抵抗値Ｒ２のクライテリアが決められている場合がある。
【０００９】
これに対し、抵抗値Ｒ２を小さくするために、第１グランド電極ＶＳＳ１と双方向ダイオード４２との間の配線の幅を太くすることが行われている。しかし、配線幅を太くすると、レイアウト面積が増大してコストアップするという問題がある。
【００１０】
また、現在では、半導体チップのデザインは分業化されており、例えば、ハードマクロ４０の設計者と、半導体チップ全体のレイアウトの設計者が異なる場合が多々ある。このような状況では、例えば、半導体チップ全体のレイアウトの設計が完了した後、抵抗値Ｒ２が大きすぎてクライテリアを満たせていないことが発覚する場合がある。この場合、半導体チップのレイアウトを設計し直すとなると、設計工数が著しく増大するという問題がある。
【００１１】
さらに、現在の製造プロセスのデザインルールでは、あらかじめ決められた所定幅以上の配線幅にすることはできない。そのため、配線の抵抗値を下げるために、例えば、所定幅の配線を何本も並列に配置して接続する必要があり、手間がかかる。
【００１２】
また、双方向ダイオード４２は、ハードマクロ４０内で、ハードマクロ４０とコア領域との間の境界付近に配置されることが多い。一方で、第２グランド電極ＶＳＳ２は、これを使用しているハードマクロ４０内の回路に近い位置に配置する方が好ましい特性を得ることができる。従って、必ずしも第２グランド電極ＶＳＳ２と双方向ダイオード４２が近い位置に配置されるわけではなく、両者の間の配線の抵抗値Ｒ１が大きくなることもある。抵抗値Ｒ１が大きくなると、抵抗値Ｒ２の場合と同様に、ＥＳＤ破壊の原因になる。
【００１３】
上記例では、グランド電極について説明したが、電源電極についても同様である。電源電極の場合には、例えば、２つの電源電極に印加される電源電圧が異なる場合、双方向ダイオードの代わりにクランプ回路が用いられる。
【００１４】
ここで、本発明に関連性のある先行技術文献として、例えば、特許文献１，２がある。
【００１５】
特許文献１には、内部回路とＥＳＤ素子とを距離的に離間して配置し、両者の間を、幅５〜１０μｍ程度の配線層で形成された巨大配線で接続することが記載されている。
特許文献２には、チップの内部における所望の位置にＩ／Ｏセルを配置することができる半導体集積回路装置において、Ｉ／Ｏセルをチップの中央部に配置し、ＥＳＤ保護回路をチップの周縁部に配置し、両者の間を配線で接続することが記載されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００２−１７０９２９号公報
【特許文献２】特開２００１−２３７３１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明の第１の目的は、前記従来技術の問題点を解消し、レイアウト面積や設計工数を増大させることなく、グランド電極と双方向ダイオードとを接続する配線の抵抗値を小さくし、ＥＳＤ耐性を向上させることができるＥＳＤ保護回路を提供することにある。
また、本発明の第２の目的は、前記従来技術の問題点を解消し、レイアウト面積や設計工数を増大させることなく、電源電極とクランプ回路とを接続する配線の抵抗値を小さくし、ＥＳＤ耐性を向上させることができるＥＳＤ保護回路を提供することにある。
【課題を解決するための手段】
【００１８】
上記第１の目的を達成するために、本発明は、ハードマクロを搭載する半導体チップがパッケージ基板上に実装された半導体集積回路に適用されるＥＳＤ保護回路であって、
前記半導体チップのコア領域に配置された第１グランド電極に隣り合うように前記コア領域に配置された第３グランド電極と、
前記第１グランド電極および前記第３グランド電極に隣り合うように前記コア領域に配置され、前記第１グランド電極と前記第３グランド電極との間に接続された双方向ダイオードとを備え、
前記第３グランド電極は、前記パッケージ基板のグランド配線層に形成されたグランド配線を介して、前記ハードマクロの内部領域に配置された第２グランド電極に接続されていることを特徴とするＥＳＤ保護回路を提供するものである。
【００１９】
ここで、前記半導体チップは、複数の前記ハードマクロを搭載するものであり、
複数の前記第３グランド電極および複数の前記双方向ダイオードを備え、
複数の前記第１グランド電極の各々と複数の前記第３グランド電極の各々とが隣り合うように交互に配置され、
複数の前記双方向ダイオードの各々が、前記隣り合うように配置された各々の前記第１グランド電極と前記第３グランド電極との間に接続され、
複数の前記第３グランド電極が、前記グランド配線を介して、複数の前記ハードマクロの各々の内部領域に配置された複数の前記第２グランド電極に接続されていることが好ましい。
【００２０】
また、前記半導体チップは、フリップチップボンディング方式により、前記第１、第２および第３グランド電極上に形成されたバンプを介して前記パッケージ基板に接続されたものであることが好ましい。
【００２１】
上記第２の目的を達成するために、本発明は、ハードマクロを搭載する半導体チップがパッケージ基板上に実装された半導体集積回路に適用されるＥＳＤ保護回路であって、
前記半導体チップのコア領域に配置された第１電源電極に隣り合うように前記コア領域に配置された第３電源電極と、
前記第１電源電極および前記第３電源電極に隣り合うように前記コア領域に配置され、前記第１電源電極と前記第３電源電極との間に接続されたクランプ回路とを備え、
前記第３電源電極は、前記パッケージ基板の電源配線層に形成された電源配線を介して、前記ハードマクロの内部領域に配置された第２電源電極に接続されていることを特徴とするＥＳＤ保護回路を提供する。
【００２２】
ここで、前記半導体チップは、複数の前記ハードマクロを搭載するものであり、
複数の前記第３電源電極および複数の前記クランプ回路を備え、
複数の前記第１電源電極の各々と複数の前記第３電源電極の各々とが隣り合うように交互に配置され、
複数の前記クランプ回路の各々が、前記隣り合うように配置された各々の前記第１電源電極と前記第３電源電極との間に接続され、
複数の前記第３電源電極が、前記電源配線を介して、複数の前記ハードマクロの各々の内部領域に配置された複数の前記第２電源電極に接続されていることが好ましい。
【００２３】
また、前記半導体チップは、フリップチップボンディング方式により、前記第１、第２および第３電源電極上に形成されたバンプを介して前記パッケージ基板に接続されたものであることが好ましい。
【発明の効果】
【００２４】
本発明では、第１グランド電極に隣り合うように第３グランド電極を配置し、第１および第３グランド電極の両方に隣り合うように双方向ダイオードを配置し、両者の間に双方向ダイオードを接続する。さらに、第３グランド電極を、半導体チップ上の配線よりも配線幅を太くすることができるパッケージ基板のグランド配線層に形成されたグランド配線を介して第２グランド電極に接続する。電源電極の場合も同様である。
【００２５】
これにより、本発明によれば、第１グランド電極と双方向ダイオードとを接続する配線の抵抗値、第３グランド電極と双方向ダイオードとを接続する配線の抵抗値、および、第２グランド電極と第３グランド電極とを接続する配線の抵抗値を、抵抗値のクライテリアを満たす所定値以下に小さくすることができる。
また、半導体チップ上の配線幅を太くする必要がないため、半導体チップのレイアウト面積が増大してコストアップすることがない。
さらに、半導体チップのレイアウトの設計が完了した後、抵抗値が大きすぎてクライテリアを満たせないことが発覚することがなくなるため、設計工数が著しく増大するということもない。
【図面の簡単な説明】
【００２６】
【図１】本発明のＥＳＤ保護回路を適用する半導体集積回路１０の断面構造を表す一実施形態の概念図である。
【図２】図１に示す半導体集積回路１０の構成を表す第１の実施形態の概念図である。
【図３】図１に示す半導体集積回路１０の構成を表す第２の実施形態の概念図である。
【図４】従来のＥＳＤ保護回路を備える半導体集積回路３０の構成を表す一例の概念図である。
【発明を実施するための形態】
【００２７】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＥＳＤ保護回路を詳細に説明する。
【００２８】
図１は、本発明のＥＳＤ保護回路を適用する半導体集積回路１０の断面構造を表す一実施形態の概念図である。同図に示す半導体集積回路１０は、ＢＧＡ（Ball Grid Array）型のものであり、半導体チップ１２と、パッケージ基板１４とによって構成されている。
半導体チップ１２は、回路の実装面を下向きにして、フリップチップボンディング方式により、バンプ１６を介してパッケージ基板１４上に接続されている。パッケージ基板１４は、はんだボール１８を介して、例えば、プリント基板等に接続される。
【００２９】
続いて、図２は、図１に示す半導体集積回路１０の構成を表す第１の実施形態の概念図である。同図に示す半導体集積回路１０では、ハードマクロ２０と、ハードマクロ２０以外の内部回路（図示省略）とが、半導体チップ１２のコア領域に配置されている。
また、コア領域には、ハードマクロ２０以外の内部回路でのみ使用される複数の第１グランド電極ＶＳＳ１が隣り合うように配置され、第３グランド電極ＶＳＳ３が、第１グランド電極ＶＳＳ１の１つに隣り合うように配置されている。さらに、コア領域には、双方向ダイオード２２が、第１グランド電極ＶＳＳ１の１つおよび第３グランド電極ＶＳＳ３に隣り合うように配置され、両者の間に接続されている。
【００３０】
一方、ハードマクロ２０の内部領域には、ハードマクロ２０の内部回路（図示省略）が配置されている。ハードマクロ２０の内部領域には、ハードマクロ２０の内部回路でのみ使用される複数の第２グランド電極ＶＳＳ２が隣り合うように配置されている。
【００３１】
そして、第３グランド電極ＶＳＳ３が、図１および図２に示すように、パッケージ基板１４のグランド配線層に形成されたグランド配線２４を介して、第２グランド電極ＶＳＳ２に接続されている。
【００３２】
ここで、第１グランド電極ＶＳＳ１は、ハードマクロ２０以外のコア領域のグランド電極として、ハードマクロ２０以外のコア領域の内部回路に接続される電源電極である。
一方、第３グランド電極ＶＳＳ３は、第２グランド電極ＶＳＳ２からのパッケージ基板配線と、双方向ダイオード２２との接続にのみ用いられるバンプであり、コア領域の内部回路のグランド電位には、直接は接続されない。
【００３３】
本実施形態の半導体集積回路１０では、第１グランド電極ＶＳＳ１に隣り合うように第３グランド電極ＶＳＳ３を配置する。グランド電極および電源電極は、デザインルールによって、そのサイズ、配置可能なピッチ等が決められている。隣り合うとは、２つの電極が、抵抗値のクライテリアを満たすことができる所定値以下の間隔で配置された状態、望ましくは、デザインルールによって配置することが可能なピッチで各電極を配置した場合に、上下方向、左右方向、右斜め方向、左斜め方向に２つの電極が隣り合う状態をいう。
【００３４】
また、本実施形態の半導体集積回路１０では、第１グランド電極ＶＳＳ１および第３グランド電極ＶＳＳ３に隣り合うように双方向ダイオード２２を配置し、両者の間に双方向ダイオード２２を接続する。隣り合うとは、第１グランド電極ＶＳＳ１および第３グランド電極と双方向ダイオード２２とが、抵抗値のクライテリアを満たすことができる所定値以下の間隔で配置された状態をいう。
【００３５】
このように、第１グランド電極ＶＳＳ１に隣り合うように第３グランド電極ＶＳＳ３を配置し、第１グランド電極ＶＳＳ１および第３グランド電極ＶＳＳ３に隣り合うように双方向ダイオード２２を配置し、両者の間に双方向ダイオード２２を接続することにより、第３グランド電極ＶＳＳ３と双方向ダイオード２２とを接続する配線の抵抗値Ｒ１、および、第１グランド電極ＶＳＳ１と双方向ダイオード２２とを接続する配線の抵抗値Ｒ２を、抵抗値のクライテリアを満たす所定値以下に小さくすることができる。
【００３６】
また、本実施形態の半導体集積回路１０では、第３グランド電極ＶＳＳ３を、パッケージ基板１４のグランド配線層に形成されたグランド配線２４を介して第２グランド電極ＶＳＳ２に接続する。パッケージ基板のグランド配線層に形成されたグランド配線２４は、半導体チップ１２上の配線と比べて配線幅を太くすることができるため、その抵抗値Ｒｐｋｇを小さくすることができる。そのため、第２グランド電極ＶＳＳ２と第３グランド電極ＶＳＳ３と双方向ダイオード２２とを接続する配線の抵抗値Ｒｐｋｇ＋Ｒ１を、抵抗値のクライテリアを満たす所定値以下に小さくすることができる。
【００３７】
さらに、本実施形態の半導体集積回路１０では、半導体チップ上の配線幅を太くする必要がなく、元々第１グランド電極ＶＳＳ１を配置可能な位置に第３グランド電極ＶＳＳ３を配置するだけであるから、半導体チップ１２のレイアウト面積が増大してコストアップすることがない。また、半導体チップ１２のレイアウトの設計が完了した後、抵抗値Ｒｐｋｇ＋Ｒ１，Ｒ２が大きすぎてクライテリアを満たせないことが発覚することがなくなるため、設計工数が著しく増大するということもない。
【００３８】
ここで、半導体チップ１２上に配置可能なグランド電極および電源電極の数はあらかじめ決められている。本実施形態の半導体集積回路１０では、第２グランド電極ＶＳＳ２に接続するための第３グランド電極ＶＳＳ３をコア領域に新規に追加するため、その分だけ、ハードマクロ２０以外の内部回路で使用することができる第１グランド電極ＶＳＳ１の数が減ることになる。しかし、通常、コア領域に配置される第１グランド電極ＶＳＳ１は十分な数が確保されているため、第１グランド電極ＶＳＳ１の電圧ドロップなどのリスクはほとんど発生しない。
【００３９】
続いて、図３は、図１に示す半導体集積回路１０の構成を表す第２の実施形態の概念図である。同図に示す半導体集積回路１０では、複数のハードマクロ（ハードマクロ１，１，２）２０ａ、２０ｂ、２０ｃと、ハードマクロ２０ａ、２０ｂ、２０ｃ以外の内部回路（図示省略）とが、半導体チップ１２のコア領域に配置されている。
また、コア領域には、複数の第１グランド電極ＶＳＳ１の各々と複数の第３グランド電極ＶＳＳ３の各々とが隣り合うように交互に配置されている。さらに、コア領域には、複数の双方向ダイオード２２ａ、２２ｂ、…、２２ｇの各々が、対応する第１グランド電極ＶＳＳ１および第３グランド電極ＶＳＳ３に隣り合うように配置され、両者の間に接続されている。
【００４０】
一方、複数のハードマクロ２０ａ、２０ｂ、２０ｃの内部領域には、それぞれ、ハードマクロ２０ａ、２０ｂ、２０ｃの内部回路（図示省略）が配置されている。複数のハードマクロ２０ａ、２０ｂ、２０ｃの内部領域には、それぞれ、ハードマクロ２０ａ、２０ｂ、２０ｃの内部回路でのみ使用される複数の第２グランド電極ＶＳＳ２が隣り合うように配置されている。
【００４１】
そして、複数の第３グランド電極ＶＳＳ３が、図１および図３に示すように、パッケージ基板１４のグランド配線層に形成されたグランド配線２４を介して、複数のハードマクロ２０ａ、２０ｂ、２０ｃの内部領域に配置された複数の第２グランド電極ＶＳＳ２に接続されている。
【００４２】
本実施形態の半導体集積回路１０において、例えば、各々の電極の縦横のサイズは、図３に示すように、各々約１００μｍ、第１グランド電極ＶＳＳ１と第３グランド電極ＶＳＳ３とを交互に配置する時のピッチは、約２４０μｍ、第３グランド電極ＶＳＳ３の左端とハードマクロ１の右端との間の距離は、約２５０μｍ、第１グランド電極ＶＳＳ１の左端と電源電極ＶＤＤの左端との間の距離は、約１６１μｍである。
電極の縦横のサイズが各々約１００μｍの場合、第１グランド電極ＶＳＳ１と第３グランド電極ＶＳＳ３とを交互に配置する時のピッチは、望ましくは、約１５０μｍ〜約２５０μｍである。
【００４３】
本実施形態の半導体集積回路１０では、第１グランド電極ＶＳＳ１と第３グランド電極ＶＳＳ３とを交互に配置し、対応する第１グランド電極ＶＳＳ１と第３グランド電極ＶＳＳ３との間に双方向ダイオード２２ａ、２２ｂ、…、２２ｇを接続し、複数の第２グランド電極ＶＳＳ２と複数の第３グランド電極ＶＳＳ３とを並列に接続している。このように、第３グランド電極ＶＳＳ３の数だけ配線が並列接続されるため、並列接続された配線の数だけ抵抗値Ｒ３を小さくすることができる。
【００４４】
また、本実施形態の半導体集積回路１０は、同じ構成の回路を繰り返し並べて配置し、配線するだけであり、容易に実現することができる。
また、双方向ダイオード２２ａ、２２ｂ、…、２２ｇは、例えば、下地（トランジスタの形成領域）からメタル３層までの配線層により実現できるため、４層よりも上層は、配置配線工程の配線領域として使用することができる。
【００４５】
通常、パッケージ基板１４は多層基板であり、グランド配線層を備えている。第２グランド電極ＶＳＳ２とパッケージ基板１４のグランド配線層のグランド配線２４との間、および、第３グランド電極ＶＳＳ３とパッケージ基板１４のグランド配線層のグランド配線２４との間は、それぞれ、ビアによって接続される。パッケージ基板１４の抵抗値Ｒｐｋｇは、パッケージ基板１４のグランド配線層のシート抵抗値、ビアの抵抗値等によるが、８０ｍΩ程度にすることが可能である。
【００４６】
第３グランド電極ＶＳＳ３と双方向ダイオード２２ａ、２２ｂ、…、２２ｇとの間を接続する配線、および、第１グランド電極ＶＳＳ１と双方向ダイオード２２ａ、２２ｂ、…、２２ｇとを接続する配線は、配線層が８層の場合、最上層の８層目から３層目までをビアで接続する配線である。その抵抗値Ｒ３は、ビアの数にもよるが、６０ｍΩ程度（１層当たり１０ｍΩ）にすることが可能である。第２の実施形態のように、４つの第３グランド電極ＶＳＳ３を並列接続すれば、約１５ｍΩになる。
【００４７】
従って、抵抗値Ｒｐｋｇおよび第３グランド電極ＶＳＳ３と双方向ダイオード２２ａ、２２ｂ、…、２２ｇとの間の配線の抵抗値Ｒ３の合計値は、下記式により算出することができ、１００ｍΩ以下にできる。
Ｒｐｋｇ＋Ｒ３（並列接続）＝８０＋１５ｍΩ＝９５ｍΩ＜１００ｍΩ
ハードマクロによっては、双方向ダイオードまでの配線の抵抗値のクライテリアが０．２５Ω以下のものがあるが、第２の実施形態は、このクライテリアを満たしている。
【００４８】
従来技術で第１グランド電極ＶＳＳ１と第２グランド電極ＶＳＳ２とを接続すると、例えば、最短でも２５０μｍ程度の距離がある。そのため、配線のシート抵抗値を０．０３Ω、配線幅を１１μｍとすると、両者の間の抵抗値は、０．６８Ω（＝０．０３Ω／□＊２５０／１１）になる。従って、クライテリアを満たすためには、最低でも３本以上の配線を並列に接続する必要がある。
【００４９】
なお、本発明は、電源電極ＶＤＤに対しても同様に適用可能である。本発明を電源電極ＶＤＤに適用する場合の構成は、グランド電極ＶＳＳに適用する場合と同じであるが、例えば、２つの電源電極ＶＤＤに印加される電源電圧が異なる場合、両者の間に双方向ダイオード２２を接続すると、両者の間で通常動作時にも電流が流れる。そのため、双方向ダイオード２２の代わりに、Ｎチャネルトランジスタ等により構成され、ＥＳＤによる過電圧が電源電極ＶＤＤに印加された場合に電流経路として動作するクランプ回路が使用される。このようなクランプ回路は、従来公知の構成のものを含む各種構成のものがいずれも利用可能である。
【００５０】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００５１】
１０、３０  半導体集積回路
１２  半導体チップ
１４  パッケージ基板
１６  バンプ
１８  はんだボール
２０、２０ａ、２０ｂ、２０ｃ、４０  ハードマクロ
２２、２２ａ、２２ｂ、…、２２ｇ、４２  双方向ダイオード
２４  グランド配線
Ｒ１，Ｒ２，Ｒ３  抵抗値
ＶＳＳ１  第１グランド電極
ＶＳＳ２  第２グランド電極
ＶＳＳ３  第３グランド電極
ＶＤＤ  電源電極
【図１】
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【図２】
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【図３】
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【図４】
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