(57)【要約】      （修正有）【課題】センスアンプを活性化させるタイミングを調整する。【解決手段】アクト信号ＡＣＴに応答してワード線ＷＬを活性化させるロウデコーダ１１と、センスイネーブル信号ＳＥに応答してビット線ＢＬ上のデータを増幅するセンスアンプＳＡと、アクティブコマンドに応答してアクト信号ＡＣＴを活性化させるコマンドアドレス制御回路２１と、アクト信号ＡＣＴが活性化してから所定の時間が経過した後、センスイネーブル信号ＳＥを活性化させる遅延回路２３と、を備える。遅延回路２３は、ヒューズ回路２４に保持された遅延情報Ｄ１に基づいて遅延時間を制御する可変遅延回路と、モードレジスタ２５に保持された遅延情報Ｄ２に基づいて遅延時間を制御する可変遅延回路とを含む。ウェハの面内ばらつきが大きい場合であっても、センスアンプを活性化させるタイミングを最適化できる。【選択図】図１
2015109124.tif 000002
【特許請求の範囲】
【請求項１】
ワード線と、
ビット線と、
前記ワード線の活性化に応答して前記ビット線に接続されるメモリセルと、
第１の制御信号に応答して前記ワード線を活性化させるロウデコーダと、
第２の制御信号に応答して前記ビット線上のデータを増幅するセンスアンプと、
第１のコマンドに応答して前記第１の制御信号を活性化させるコマンドアドレス制御回路と、
前記第１の制御信号が活性化してから所定の時間が経過した後、前記第２の制御信号を活性化させる遅延回路と、を備え、
前記遅延回路は、不揮発性記憶回路に保持された第１の情報に基づいて遅延時間を制御する第１の可変遅延回路と、揮発性記憶回路に保持された第２の情報に基づいて遅延時間を制御する第２の可変遅延回路とを含むことを特徴とする半導体装置。
【請求項２】
前記第１の制御信号が活性化してから前記ビット線上に有効な前記データが現れるまでの時間を再現するレプリカ回路をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コマンドアドレス制御回路は、第２のコマンドに応答して第３の制御信号を活性化させ、
前記レプリカ回路は、前記第３の制御信号を遅延させることによって第４の制御信号を生成することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の制御信号と前記第４の制御信号を比較する比較回路をさらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記揮発性記憶回路には、前記比較回路による比較結果が保持されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記レプリカ回路は、前記ワード線による遅延時間を再現するワード線レプリカ回路と、前記メモリセルによる遅延時間を再現するメモリセルレプリカ回路と、前記ビット線による遅延時間を再現するビット線レプリカ回路とを含むことを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２の可変遅延回路による前記遅延時間の調整ピッチは、前記第１の可変遅延回路による前記遅延時間の調整ピッチよりも小さいことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記不揮発性記憶回路は、前記情報を不可逆的に記憶するヒューズ素子を含むことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記ヒューズ素子は、レーザビームの照射によって切断可能な光学ヒューズであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ヒューズ素子は、高電圧の印加によって絶縁破壊可能なアンチヒューズであることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
請求項１乃至１０のいずれか一項に記載の半導体装置と、
前記第１のコマンドを発行するとともに、前記揮発性記憶回路に前記第２の情報を書き込むコントローラと、を備えることを特徴とする情報処理システム。
【請求項１２】
請求項５に記載の半導体装置と、
前記半導体装置に前記第１のコマンド、前記第２のコマンド及び第３のコマンドを発行するコントローラと、を備え、
前記半導体装置は、前記第３のコマンドに応答して前記揮発性記憶回路に保持された前記比較結果を前記コントローラに出力することを特徴とする情報処理システム。
【請求項１３】
前記コントローラは、前記比較結果に基づいて前記揮発性記憶回路に前記第２の情報を書き込むことを特徴とする請求項１２に記載の情報処理システム。
【請求項１４】
前記コントローラは、前記半導体装置に第４のコマンドをさらに発行し、
前記半導体装置は、前記第４のコマンドに応答して、前記センスアンプによって増幅されたデータを前記コントローラに出力し、
前記コントローラは、前記比較結果に基づいて前記第４のコマンドを発行するタイミングを制御することを特徴とする請求項１２に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える情報処理システムに関し、特に、ビット線上のデータを増幅するセンスアンプを有する半導体装置及びこれを備える情報処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置には、ビット線上のデータを増幅するセンスアンプが備えられている。センスアンプを活性化させるタイミングは、ワード線を選択した後、ビット線上に有効なデータが現れるタイミング以降でなければならない。このため、ＤＲＡＭ等の半導体装置には、ワード線を選択するタイミングからセンスアンプを活性化するタイミングまでの遅延時間を定義する遅延回路が用いられる（特許文献１〜４参照）。かかる遅延時間は、製造段階におけるプロセスばらつきによって変動することから、遅延時間の設定は、特許文献２〜４に記載されているようにヒューズ素子を用いたプログラミングによって行われる。
【０００３】
しかしながら、製造段階におけるプロセスばらつきは、ウェハ単位だけでなく、同じウェハの面内においても生じる。例えば、ウェハの面内においてセルトランジスタのドレイン電流にばらつきが生じている場合、ドレイン電流の大きいチップにおいてはワード線を選択してからビット線上に有効なデータが現れる時間が短いのに対し、ドレイン電流の小さいチップにおいてはワード線を選択してからビット線上に有効なデータが現れる時間が長くなる。
【０００４】
ウェハの面内においてこのようなばらつきが生じている場合、従来は、ワード線を選択してからビット線上に有効なデータが現れる時間が最も遅いチップを基準としてヒューズ素子へのプログラミングを行っていた。このため、チップによっては遅延時間が若干過剰となることがあるが、従来はドレイン電流のばらつきがさほど大きくなかったことから、最も遅いチップを基準としてヒューズ素子へのプログラミングを行っても大きな問題は生じなかった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１５２６５８号公報
【特許文献２】特開平９−１４７５７１号公報
【特許文献３】特開２０００−９９５５７号公報
【特許文献４】特開２００２−７６８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、近年においてはウェハサイズが大型化しており、ウェハの面内ばらつきが従来よりも生じやすくなっている。これに加え、セルトランジスタのサイズが著しく小型されているため、従来に比べてドレイン電流のばらつきが非常に大きくなっている。このため、ワード線を選択してからビット線上に有効なデータが現れるまでの遅延時間は、ウェハの面内において今後大きくばらつくものと考えられ、各チップに対して同じ遅延時間を設定することは必ずしも適切ではないと考えられる。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、ワード線と、ビット線と、前記ワード線の活性化に応答して前記ビット線に接続されるメモリセルと、第１の制御信号に応答して前記ワード線を活性化させるロウデコーダと、第２の制御信号に応答して前記ビット線上のデータを増幅するセンスアンプと、第１のコマンドに応答して前記第１の制御信号を活性化させるコマンドアドレス制御回路と、前記第１の制御信号が活性化してから所定の時間が経過した後、前記第２の制御信号を活性化させる遅延回路と、を備え、前記遅延回路は、不揮発性記憶回路に保持された第１の情報に基づいて遅延時間を制御する第１の可変遅延回路と、揮発性記憶回路に保持された第２の情報に基づいて遅延時間を制御する第２の可変遅延回路とを含むことを特徴とする。
【０００８】
本発明による情報処理システムは、上記の半導体装置と、前記第１のコマンドを発行するとともに、前記揮発性記憶回路に前記第２の情報を書き込むコントローラと、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明による半導体装置は、第１及び第２の可変遅延回路を備えていることから、ベンダー側におけるウェハ状態でのプログラミングに加え、ユーザ側における遅延時間の最適化を行うことが可能となる。これにより、ウェハの面内ばらつきが大きい場合であっても、各チップにおいてワード線を選択させるタイミングからセンスアンプを活性化させるタイミングまでの遅延時間を最適に設定することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１００の構成を示すブロック図である。
【図２】半導体装置１００を含む情報処理システムの構成を示すブロック図である。
【図３】遅延回路２３の構成を示すブロック図である。
【図４】可変遅延回路３０の回路図である。
【図５】可変遅延回路４０の回路図である。
【図６】レプリカ回路２６の回路図である。
【図７】テスト動作時における遅延回路２３及びレプリカ回路２６の動作を説明するための波形図である。
【図８】ヒューズ回路２４のプログラミング工程を説明するためのフローチャートである。
【図９】遅延情報Ｄ２の設定動作を説明するためのフローチャートである。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１００の構成を示すブロック図である。
【００１３】
本実施形態による半導体装置１００はＤＲＡＭであり、メモリセルアレイ１０を備えている。メモリセルアレイ１０は複数のワード線ＷＬと複数のビット線ＢＬを備えており、その交点にメモリセルＭＣが配置されている。メモリセルＭＣはセルトランジスタＣＴとセルキャパシタＣＣが直列接続された構成を有している。セルトランジスタＣＴのゲート電極は対応するワード線ＷＬに接続されており、これによりワード線ＷＬが活性化されると当該メモリセルＭＣに含まれるセルキャパシタＣＣが対応するビット線ＢＬに接続される。
【００１４】
ワード線ＷＬはロウデコーダ１１に接続されている。ロウデコーダ１１は、ロウアドレスＸＡＤＤに基づいて所定のワード線ＷＬを活性化させる回路であり、その動作はアクト信号ＡＣＴに応答して行われる。一方、ビット線ＢＬはセンス回路１２に含まれる所定のセンスアンプＳＡに接続されている。センスアンプＳＡは、ビット線ＢＬ上のデータを増幅する回路であり、その動作はセンスイネーブル信号ＳＥに応答して行われる。したがって、ロウデコーダ１１にロウアドレスＸＡＤＤを入力した後、アクト信号ＡＣＴ及びセンスイネーブル信号ＳＥをこの順に活性化させれば、各ビット線ＢＬ上のデータが対応するセンスアンプＳＡによって増幅されることになる。
【００１５】
センスアンプＳＡによって増幅されたデータは、リードコマンドが発行されると、カラムスイッチ１３を介してデータ入出力回路１４に供給される。カラムスイッチ１３は、カラムアドレスＹＡＤＤによって選択されたセンスアンプＳＡをデータ入出力回路１４に接続する回路である。データ入出力回路１４に供給されたデータＤＱは、データ入出力端子１５を介して半導体装置１００の外部に出力される。一方、ライト動作時においては、外部からデータ入出力端子１５に入力されたデータＤＱがデータ入出力回路１４及びカラムスイッチ１３を介してメモリセルアレイ１０に供給される。
【００１６】
図１に示すように、半導体装置１００はコマンドアドレス制御回路２１をさらに備えている。コマンドアドレス制御回路２１は、コマンドアドレス端子２０を介して外部から供給されるコマンドアドレス信号ＣＡを受け、これに基づいてロウアドレスＸＡＤＤ、カラムアドレスＹＡＤＤ及び各種制御信号を生成する回路である。コマンドアドレス制御回路２１によって生成される制御信号には、アクト信号ＡＣＴ、テスト入力信号ＴＩＮ、テストプリチャージ信号ＴＰＲＥ、モードレジスタライト信号ＭＲＷ及びモードレジスタリード信号ＭＲＲが含まれる。
【００１７】
アクト信号ＡＣＴは、コマンドアドレス端子２０を介して外部からアクティブコマンドが発行された場合に活性化される制御信号である。アクト信号ＡＣＴは、上述の通りロウデコーダ１１に供給されるとともに、ＯＲゲート回路２２を介して遅延回路２３に供給される。遅延回路２３は、ＯＲゲート回路２２を介して供給されるアクト信号ＡＣＴを遅延させることによって、センスイネーブル信号ＳＥを生成する回路である。その遅延時間は、ヒューズ回路２４から供給される遅延情報Ｄ１とモードレジスタ２５から供給される遅延情報Ｄ２によって制御される。遅延回路２３の詳細については後述する。
【００１８】
テスト入力信号ＴＩＮ及びテストプリチャージ信号ＴＰＲＥは、コマンドアドレス端子２０を介して外部からリセットコマンドが発行された場合に活性化される制御信号である。テスト入力信号ＴＩＮ及びテストプリチャージ信号ＴＰＲＥは、レプリカ回路２６に供給される。レプリカ回路２６の詳細については後述するが、アクト信号ＡＣＴが活性化してからビット線ＢＬ上に有効なデータが現れるまでの時間に等しい遅延時間を有する回路である。レプリカ回路２６から出力されるレプリカ信号ＲＥＰは、比較回路２７に供給される。また、テスト入力信号ＴＩＮは、ＯＲゲート回路２２を介して遅延回路２３にも供給される。
【００１９】
比較回路２７は、センスイネーブル信号ＳＥとレプリカ信号ＲＥＰを比較する回路である。比較回路２７による比較結果を示す判定信号ＤＥＴは、モードレジスタ２５に書き込まれる。
【００２０】
モードレジスタライト信号ＭＲＷは、コマンドアドレス端子２０を介して外部からモードレジスタライトコマンドが発行された場合に活性化される制御信号である。モードレジスタライト信号ＭＲＷが活性化すると、モードレジスタ２５の設定内容がモード信号ＭＯＤＥに基づいて書き替えられる。モード信号ＭＯＤＥは、モードレジスタライトコマンドに同期してコマンドアドレス端子２０から入力される。
【００２１】
モードレジスタリード信号ＭＲＲは、コマンドアドレス端子２０を介して外部からモードレジスタリードコマンドが発行された場合に活性化される制御信号である。モードレジスタリード信号ＭＲＲが活性化すると、モードレジスタ２５の設定内容がデータ入出力回路１４及びデータ入出力端子１５を介して外部に出力される。
【００２２】
図２は、半導体装置１００を含む情報処理システムの構成を示すブロック図である。
【００２３】
図２に示す情報処理システムは、半導体装置１００及びこれに接続されたコントローラ２００によって構成される。コントローラ２００には、コマンドアドレス端子２２０及びデータ入出力端子２１５が設けられており、それぞれ半導体装置１００のコマンドアドレス端子２０及びデータ入出力端子１５に接続されている。かかる構成により、コントローラ２００から出力されるコマンドアドレス信号ＣＡは、コマンドアドレス端子２０を介して半導体装置１００に入力される。また、コントローラ２００から出力されるデータＤＱ（ライトデータ）は、データ入出力端子１５を介して半導体装置１００に入力される。さらに、半導体装置１００から出力されるデータＤＱ（リードデータ）は、データ入出力端子２１５を介してコントローラ２００に入力される。
【００２４】
図２には、１つのコントローラ２００に１つの半導体装置１００が接続されてなる情報処理システムを図示しているが、本発明による情報処理システムがこれに限定されるものではない。例えば、１つのコントローラ２００に２以上の半導体装置１００が接続されていても構わない。この場合、２以上の半導体装置１００はメモリモジュール上に搭載されていても構わないし、互いに積層されていても構わない。
【００２５】
図３は、遅延回路２３の構成を示すブロック図である。
【００２６】
図３に示すように、遅延回路２３は、可変遅延回路３０，４０がこの順に直列接続された構成を有している。かかる構成により、遅延回路２３に入力されたアクト信号ＡＣＴ又はテスト入力信号ＴＩＮは、可変遅延回路３０によって遅延され中間信号ＡＣＴＤとして出力され、さらに可変遅延回路４０によって遅延されセンスイネーブル信号ＳＥとして出力される。
【００２７】
可変遅延回路３０はヒューズ回路２４から供給される遅延情報Ｄ１によって制御され、可変遅延回路４０はモードレジスタ２５から供給される遅延情報Ｄ２によって制御される。尚、可変遅延回路３０，４０の接続順序は図３に示す接続順序に限られず、その逆であっても構わない。特に限定されるものではないが、可変遅延回路３０による遅延量の調整ピッチよりも、可変遅延回路４０による遅延量の調整ピッチの方が細かいことが好ましい。
【００２８】
図４は、可変遅延回路３０の回路図である。
【００２９】
図４に示すように、可変遅延回路３０は、複数の単位遅延回路３１〜３ｎが直列に接続された構成を有している。単位遅延回路３１〜３ｎには遅延情報Ｄ１のそれぞれ対応するビットＤ１１〜Ｄ１ｎが入力されており、その論理レベルによって遅延量が変化する。
【００３０】
より具体的に説明すると、単位遅延回路３１は、可変遅延インバータ回路ＩＮＶ０１と通常のインバータ回路ＩＮＶ０２が直接接続された構成を有している。可変遅延インバータ回路ＩＮＶ０１は、電源電位ＶＰＥＲＩが供給される電源配線ＶＬと出力ノードＯＵＴ０との間に接続されたＰチャンネル型ＭＯＳトランジスタＰ１と、接地電位ＶＳＳが供給される電源配線ＳＬと出力ノードＯＵＴ０との間に直列接続されたＮチャンネル型ＭＯＳトランジスタＮ１，Ｎ２と、電源配線ＳＬと出力ノードＯＵＴ０との間に直列接続されたＮチャンネル型ＭＯＳトランジスタＮ３，Ｎ４とを備えている。そして、トランジスタＰ１，Ｎ１〜Ｎ３のゲート電極は入力ノードＩＮ０に接続され、トランジスタＮ４のゲート電極には遅延情報Ｄ１の対応するビットＤ１１が供給される。
【００３１】
かかる構成により、遅延情報Ｄ１の対応するビットＤ１１がハイレベルである場合には、トランジスタＮ３，Ｎ４からなる放電パスが有効となる一方、対応するビットＤ１１がローレベルである場合には、トランジスタＮ３，Ｎ４からなる放電パスが無効となる。これにより、対応するビットＤ１１がハイレベルである場合には、入力ノードＩＮ０がローレベルからハイレベルに変化した場合における出力ノードＯＵＴ０の放電が速くなるため、単位遅延回路３１の遅延量は小さくなる。これに対し、対応するビットＤ１１がローレベルである場合には、入力ノードＩＮ０がローレベルからハイレベルに変化した場合における出力ノードＯＵＴ０の放電が遅くなるため、単位遅延回路３１の遅延量は大きくなる。他の単位遅延回路３２〜３ｎについても、上述した単位遅延回路３１と同じ回路構成を有している。
【００３２】
可変遅延回路３０は、このような構成を有する複数の単位遅延回路３１〜３ｎが直列に接続されていることから、遅延情報Ｄ１を構成するビットＤ１１〜Ｄ１ｎによって遅延量を変化させることができる。
【００３３】
上述の通り、遅延情報Ｄ１は、ヒューズ回路２４から出力される。ヒューズ回路２４は、遅延情報Ｄ１を不可逆的に記憶するヒューズ素子を含んでおり、したがって、遅延情報Ｄ１が一旦プログラミングされると、その値は固定的となり、事後的に変化させることはできない。ヒューズ素子としては、レーザビームの照射によって切断可能な光学ヒューズを用いることもできるし、高電圧の印加によって絶縁破壊可能なアンチヒューズを用いることもできる。後述するように、ヒューズ回路２４のプログラミングは、製造段階においてウェハ状態で行われる。
【００３４】
図５は、可変遅延回路４０の回路図である。
【００３５】
図５に示すように、可変遅延回路４０は、インバータ回路ＩＮＶ１〜ＩＮＶ５が直列に接続された構成を有している。このうち、インバータ回路ＩＮＶ２に含まれるＰチャンネル型ＭＯＳトランジスタＰ２のドレインと出力ノードＯＵＴ２との間には、複数の抵抗Ｒと複数の容量Ｃからなる時定数回路が接続されており、これによって充放電速度が増大されている。容量Ｃの一端には電源電位ＶＰＥＲＩが供給されている。同様に、インバータ回路ＩＮＶ３に含まれるＰチャンネル型ＭＯＳトランジスタＰ３のドレインと出力ノードＯＵＴ３との間にも、複数の抵抗Ｒと複数の容量Ｃからなる時定数回路が接続されており、これによって充放電速度が増大されている。容量Ｃの一端には接地位ＶＳＳが供給されている。また、インバータ回路ＩＮＶ２，ＩＮＶ３は、抵抗Ｒに対して並列に接続されたスイッチＳＷを備えている。スイッチＳＷは、例えば２節点間を短絡するアルミ配線で構成される。この場合、ＭＯＳトランジスタＰ２と出力ノードＯＵＴ２との間で所望の抵抗値が得られるように、適宜、その間に設けられた複数の抵抗Ｒの各節点にアルミ配線が設けられる。したがって、図５では、抵抗Ｒの各節点の全てにスイッチＳＷが設けられているが、ある部分の節点間にアルミ配線が設けられないことにより、スイッチＳＷが存在しないところがあっても良い。また、このスイッチＳＷは、２節点間に接続されたトランジスタで形成されても良い。この場合、スイッチＳＷは、抵抗Ｒのそれぞれに対応して設けられ、所望の抵抗値が得られるように、適宜、オン又はオフに設定される。
【００３６】
さらに、出力ノードＯＵＴ２，ＯＵＴ３には、遅延調整用の調整回路４１〜４３が接続されている。調整回路４１，４３は、Ｐチャンネル型ＭＯＳトランジスタからなる４個のＭＯＳ容量と、Ｎチャンネル型ＭＯＳトランジスタからなる４個のＭＯＳ容量からなり、これらトランジスタのソース及びドレインに与えられる電位は、遅延情報Ｄ２に含まれる対応するビットＤ２１，Ｄ２３によって制御される。また、調整回路４２は、Ｐチャンネル型ＭＯＳトランジスタからなる２個のＭＯＳ容量と、Ｎチャンネル型ＭＯＳトランジスタからなる２個のＭＯＳ容量からなり、これらトランジスタのソース及びドレインに与えられる電位は、遅延情報Ｄ２に含まれる対応するビットＤ２２によって制御される。
【００３７】
これらＭＯＳ容量のうち半分は出力ノードＯＵＴ２に接続され、残りの半分は出力ノードＯＵＴ３に接続されている。かかる構成により、遅延情報Ｄ２を構成するビットＤ２１〜Ｄ２３によって出力ノードＯＵＴ２，ＯＵＴ３の容量値が変化するため、可変遅延回路４０の遅延量を変化させることができる。
【００３８】
上述の通り、遅延情報Ｄ２は、モードレジスタ２５から出力される。モードレジスタ２５は揮発性記憶回路であり、その設定内容は、モードレジスタライト信号ＭＲＷを活性化させることによって書き替えることができる。後述するように、遅延情報Ｄ２の設定は、コントローラ２００によって行われる。
【００３９】
以上説明した構成を有する遅延回路２３には、アクト信号ＡＣＴ又はテスト入力信号ＴＩＮが入力され、センスイネーブル信号ＳＥとして出力される。センスイネーブル信号ＳＥはセンス回路１２に供給される他、比較回路２７にも供給される。上述の通り、比較回路２７は、センスイネーブル信号ＳＥとレプリカ信号ＲＥＰを比較する回路である。レプリカ信号ＲＥＰはレプリカ信号ＲＥＰによって生成される。
【００４０】
図６は、レプリカ回路２６の回路図である。
【００４１】
図６に示すように、レプリカ回路２６は、ワード線ＷＬによる遅延時間を再現するワード線レプリカ回路ＷＬＲと、メモリセルＭＣによる遅延時間を再現するメモリセルレプリカ回路ＭＣＲと、ビット線ＢＬによる遅延時間を再現するビット線レプリカ回路ＢＬＲによって構成されている。
【００４２】
ワード線レプリカ回路ＷＬＲは、２段のインバータ回路を介してテスト入力信号ＴＩＮが供給される時定数回路であり、直列接続された複数の抵抗Ｒと並列接続された複数の容量Ｃによって構成される。ワード線レプリカ回路ＷＬＲの時定数は、実際のワード線ＷＬの時定数と実質的に等しくなるよう設計されており、その出力信号はメモリセルレプリカ回路ＭＣＲを構成するトランジスタのゲート電極に供給される。かかる構成により、テスト入力信号ＴＩＮがハイレベルに変化した後、メモリセルレプリカ回路ＭＣＲがオンするまでの時間は、アクト信号ＡＣＴが活性化した後、メモリセルＭＣを構成するセルトランジスタＣＴがオンするまでの時間と実質的等しくなる。
【００４３】
メモリセルレプリカ回路ＭＣＲは、セルトランジスタＣＴと同じサイズのＮチャンネル型ＭＯＳトランジスタからなる。メモリセルレプリカ回路ＭＣＲを構成するトランジスタのソースは電源配線ＳＬに接続され、ドレインは出力ノードＯＵＴＲ１に接続されている。ゲート電極は、上述の通りワード線レプリカ回路ＷＬＲに接続されている。
【００４４】
出力ノードＯＵＴＲ１と電源配線ＶＬとの間には、Ｐチャンネル型ＭＯＳトランジスタからなるプリチャージトランジスタＰＴが接続されている。プリチャージトランジスタＰＴのゲート電極には、コマンドアドレス制御回路２１からテストプリチャージ信号ＴＰＲＥが供給される。
【００４５】
さらに、出力ノードＯＵＴＲ１にはビット線レプリカ回路ＢＬＲが接続されている。ビット線レプリカ回路ＢＬＲは、直列接続された複数の抵抗Ｒと並列接続された複数の容量Ｃによって構成される。ビット線レプリカ回路ＢＬＲの時定数は、実際のビット線ＢＬの時定数と実質的に等しくなるよう設計されており、その出力信号は２段のインバータ回路を介し、レプリカ信号ＲＥＰとして出力される。かかる構成により、プリチャージトランジスタＰＴによる出力ノードＯＵＴＲ１のプリチャージを解除してから、メモリセルレプリカ回路ＭＣＲをオンさせた後、レプリカ信号ＲＥＰが反転するまでの時間は、実際のセルトランジスタＣＴがオンした後、ビット線ＢＬ上に有効なデータが現れるまでの時間と実質的等しくなる。ここで、ビット線ＢＬ上における有効なデータとは、センスアンプＳＡによる増幅が可能なレベルの信号量を持ったデータを意味する。
【００４６】
以上の構成により、レプリカ回路２６は、アクト信号ＡＣＴが活性化した後、ビット線ＢＬ上に有効なデータが現れるまでの時間を再現することができる。つまり、テスト入力信号ＴＩＮがハイレベルに変化した後、レプリカ信号ＲＥＰが反転するまでの時間が、上記の時間と実質的に一致する。
【００４７】
図７は、テスト動作時における遅延回路２３及びレプリカ回路２６の動作を説明するための波形図である。
【００４８】
図７に示す例では、時刻ｔ１にテストプリチャージ信号ＴＰＲＥがハイレベルに変化し、これにより出力ノードＯＵＴＲ１のプリチャージが解除されている。かかる動作は、コントローラ２００から半導体装置１００に対してリセットコマンドを発行することにより実行される。その後、時刻ｔ２においてテスト入力信号ＴＩＮがハイレベルに変化すると、かかる信号の変化が遅延回路２３及びレプリカ回路２６に伝達される。
【００４９】
テスト入力信号ＴＩＮがハイレベルに変化すると、遅延回路２３においては出力ノードＯＵＴ３が緩やかにローレベルに変化し、レプリカ回路２６においては出力ノードＯＵＴＲ２が緩やかにローレベルに変化する。そして、出力ノードＯＵＴ３のレベルがしきい値を超えると、センスイネーブル信号ＳＥが活性化する。同様に、出力ノードＯＵＴＲ２のレベルがしきい値を超えると、レプリカ信号ＲＥＰが活性化する。図７に示す例では、センスイネーブル信号ＳＥが時刻ｔ３に活性化し、レプリカ信号ＲＥＰが時刻ｔ４に活性化している。
【００５０】
このようにして生成されるセンスイネーブル信号ＳＥ及びレプリカ信号ＲＥＰは、比較回路２７に供給される。比較回路２７は、センスイネーブル信号ＳＥ及びレプリカ信号ＲＥＰのいずれが先に活性化したかを判定し、その結果に基づいて判定信号ＤＥＴを生成する。判定信号ＤＥＴは、モードレジスタ２５に書き込まれる。
【００５１】
図７に示す例では、レプリカ信号ＲＥＰよりも先にセンスイネーブル信号ＳＥが活性化しているが、センスイネーブル信号ＳＥが活性化するタイミングは、遅延情報Ｄ２によって調整することができる。したがって、遅延情報Ｄ２の値を変化させながら上述した比較動作を繰り返し実行すれば、センスイネーブル信号ＳＥを活性化させるべき最適なタイミングを把握することができる。ここで、センスイネーブル信号ＳＥを活性化させるべき最適なタイミングとは、レプリカ信号ＲＥＰが活性化した後であって、より早いタイミングである。なぜならば、レプリカ信号ＲＥＰが活性化する前にセンスイネーブル信号ＳＥが活性化すると、ビット線ＢＬ上に有効なデータが現れる前にセンスアンプＳＡが活性化するため、データが破壊される可能性があるからである。また、レプリカ信号ＲＥＰが活性化した後は、いつでもセンスイネーブル信号ＳＥを活性化させることが可能であることから、より早いタイミングで活性化させることによりアクセス速度を向上させることができるからである。
【００５２】
図８は、ヒューズ回路２４のプログラミング工程を説明するためのフローチャートである。
【００５３】
既に説明したように、ヒューズ回路２４のプログラミングは、製造段階においてウェハ状態で行われる。図８に示すように、まずウェハ状態で多数の半導体装置１００対して動作テストを行い、これによってアクト信号ＡＣＴが活性化してからビット線ＢＬ上に有効なデータが現れるまでの時間を測定する（ステップＳ１１）。かかる動作テストは、ウェハ上の全ての半導体装置１００に対して実行しても構わないし、一部の半導体装置１００に対してのみ実行しても構わない。また、測定方法についても限定されず、レプリカ回路２６及び比較回路２７を用いて測定することも可能である。
【００５４】
次に、動作テストの結果に基づいて、ヒューズ回路２４のプログラミングを行う（ステップＳ１２）。ヒューズ回路２４のプログラミングは、ヒューズ回路２４に含まれるヒューズ素子が光学ヒューズである場合にはレーザビームの照射によって行い、アンチヒューズである場合には高電圧の印加によって行う。これにより、半導体装置１００のヒューズ回路２４には、遅延情報Ｄ１が不可逆的にプログラミングされる。ここで、遅延情報Ｄ１の値としては、センスイネーブル信号ＳＥを活性化させるべき最適なタイミングからやや外れていても構わない。これは、その後実行する遅延情報Ｄ２の設定動作によって微調整されるからである。
【００５５】
また、遅延情報Ｄ１の値は、ウェハ上の全ての半導体装置１００に対して共通に与えられる。したがって、この時点ではウェハの面内ばらつきなどを考慮する必要がなく、テスト動作（ステップＳ１１）及びプログラミング動作（ステップＳ１２）を短時間で完了することができる。
【００５６】
ヒューズ回路２４のプログラミングが完了すると、ウェハのダイシングを行うことによって多数の半導体装置１００を個片化する（ステップＳ１３）。そして、個片化された半導体装置１００をパッケージングし（ステップＳ１４）、製品として出荷する（ステップＳ１５）。
【００５７】
これにより、センスイネーブル信号ＳＥが活性化するタイミングが大まかに設定された半導体装置１００が完成する。
【００５８】
図９は、遅延情報Ｄ２の設定動作を説明するためのフローチャートである。
【００５９】
遅延情報Ｄ２の設定動作は、コントローラ２００によって行われる。まず、コントローラ２００から半導体装置１００に対してリセットコマンドを発行することにより、図７を用いて説明した比較動作を行う（ステップＳ２１）。比較の結果得られた判定信号ＤＥＴは、モードレジスタ２５に書き込まれる（ステップＳ２２）。このような動作を遅延情報Ｄ２の値を変化させながら繰り返し実行すれば、モードレジスタ２５には複数の判定信号ＤＥＴが保存される。これら複数の判定信号ＤＥＴは、センスイネーブル信号ＳＥを活性化させるべき最適なタイミングを示していることになる。
【００６０】
次に、コントローラ２００から半導体装置１００に対してモードレジスタリードコマンドを発行することにより、モードレジスタ２５に保存された複数の判定信号ＤＥＴを読み出す（ステップＳ２３）。そして、読み出された複数の判定信号ＤＥＴをコントローラ２００にて解析した後（ステップＳ２４）、モードレジスタライトコマンドを発行することにより、モードレジスタ２５に遅延情報Ｄ２を書き込む（ステップＳ２５）。書き込まれる遅延情報Ｄ２の値は、最適なタイミングでセンスイネーブル信号ＳＥを活性化させるための値である。
【００６１】
これにより、遅延回路２３の微調整が完了し、最適なタイミングでセンスイネーブル信号ＳＥを活性化させることが可能となる。
【００６２】
以上説明したように、本実施形態による半導体装置１００は、製造段階で遅延量が設定される可変遅延回路３０と、実使用時に遅延量が設定される可変遅延回路４０を備えている。このため、ウェハ上において面内ばらつきのある複数の半導体装置１００に対して可変遅延回路３０を同じ遅延量に設定した場合であっても、実際の遅延時間に応じた最適なタイミングでセンスイネーブル信号ＳＥを活性化させることができる。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６４】
例えば、上記実施形態では、図９を用いて説明したように、コントローラ２００が遅延情報Ｄ２の値をモードレジスタ２５に設定しているが、かかる動作に代えて、コントローラ２００がアクティブコマンドを発行してからリードコマンドを発行するまでの最短時間（ｔＲＣＤ）を調整することも可能である。例えば、ステップＳ２４による解析の結果、アクト信号ＡＣＴが活性化してからビット線ＢＬ上に有効なデータが現れるまでの時間が期待値よりも長いと判定された場合には、その分、ｔＲＣＤを長く設定すればよい。これにより、アクト信号ＡＣＴが活性化してからビット線ＢＬ上に有効なデータが現れるまでの時間が期待値よりも長い場合であっても、正しくリード動作を行うことが可能となる。
【００６５】
また、上記実施形態では、レプリカ回路２６を用いて測定を行っているが、レプリカ回路を用いることなく、メモリセルアレイ１０に含まれる実際のワード線ＷＬ、メモリセルＭＣ及びビット線ＢＬを用いて測定を行っても構わない。但し、メモリセルアレイ１０に測定用のワード線ＷＬなどを設けると特性に影響が生じる可能性があるため、上述した実施形態のように、専用のレプリカ回路を用いることが好ましい。また、メモリセルアレイ１０に測定用のワード線ＷＬなどを設ける場合には、メモリセルアレイ１０の端部に配置することによって特性の影響を最小限に抑えることが好ましい。
【００６６】
さらに、上記実施形態では、遅延情報Ｄ１をヒューズ回路２４に保持しているが、遅延情報Ｄ１をヒューズ回路に保持することは必須でなく、不揮発性記憶回路であればどのような回路に保持しても構わない。
【符号の説明】
【００６７】
１０      メモリセルアレイ
１１      ロウデコーダ
１２      センス回路
１３      カラムスイッチ
１４      データ入出力回路
１５      データ入出力端子
２０      コマンドアドレス端子
２１      コマンドアドレス制御回路
２２      ＯＲゲート回路
２３      遅延回路
２４      ヒューズ回路
２５      モードレジスタ
２６      レプリカ回路
２７      比較回路
３０，４０    可変遅延回路
３１〜３ｎ    単位遅延回路
４１〜４３    調整回路
１００    半導体装置
２００    コントローラ
２１５    データ入出力端子
２２０    コマンドアドレス端子
ＢＬ      ビット線
ＢＬＲ    ビット線レプリカ回路
Ｃ        容量
ＣＣ      セルキャパシタ
ＣＴ      セルトランジスタ
Ｄ１，Ｄ２    遅延情報
ＩＮＶ０１    可変遅延インバータ回路
ＩＮＶ０２    インバータ回路
ＩＮＶ１〜ＩＮＶ５    インバータ回路
ＭＣ      メモリセル
ＭＣＲ    メモリセルレプリカ回路
ＰＴ      プリチャージトランジスタ
Ｒ        抵抗
ＳＡ      センスアンプ
ＳＬ      電源配線
ＳＷ      スイッチ
ＶＬ      電源配線
ＷＬ      ワード線
ＷＬＲ    ワード線レプリカ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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