(57)【要約】【課題】微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供する。【解決手段】絶縁表面上の第１の酸化物半導体膜と、第１の酸化物半導体膜の上の第２の酸化物半導体膜と、第２の酸化物半導体膜に接するソース電極およびドレイン電極と、第２の酸化物半導体膜、ソース電極およびドレイン電極上の第３の酸化物半導体膜と、第３の酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、を有し、ゲート電極とゲート絶縁膜の第１の界面は、第１の酸化物半導体膜と第２の酸化物半導体膜の第２の界面より絶縁表面に近い領域を有する構成とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁表面上の第１の酸化物半導体膜と、
前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
前記絶縁表面の上面、前記第１の酸化物半導体膜の側面、前記第２の酸化物半導体膜の側面および前記第２の酸化物半導体膜の上面と接する第３の酸化物半導体膜と、
第３の酸化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜上で接し、前記第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、
前記第１の酸化物半導体膜の厚さが、前記第３の酸化物半導体膜の厚さおよび前記ゲート絶縁膜の厚さの合計よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の酸化物半導体膜の厚さと前記第３の酸化物半導体膜の厚さおよび前記ゲート絶縁膜の厚さの合計の差は、０ｎｍより大きくチャネル幅の３００％未満であることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第１の酸化物半導体膜の厚さと前記第３の酸化物半導体膜の厚さおよび前記ゲート絶縁膜の厚さの合計の差は、０ｎｍより大きくチャネル幅未満であることを特徴とする半導体装置。
【請求項４】
凹部および凸部を有する絶縁表面の前記凸部上に設けられた第１の酸化物半導体膜と、
前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
前記絶縁表面の前記凹部の底面、前記絶縁表面の前記凹部および前記凸部の間の側面、前記第１の酸化物半導体膜の側面、前記第２の酸化物半導体膜の側面および前記第２の酸化物半導体膜の上面と接する第３の酸化物半導体膜と、
前記第３の酸化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜上で接し、前記第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、
前記絶縁表面の前記凸部の高さおよび前記第１の酸化物半導体膜の厚さの合計が、前記第３の酸化物半導体膜の厚さおよび前記ゲート絶縁膜の厚さの合計よりも大きいことを特徴とする半導体装置。
【請求項５】
請求項４において、
前記絶縁表面の前記凸部の高さおよび前記第１の酸化物半導体膜の厚さの合計と前記第３の酸化物半導体膜の厚さおよび前記ゲート絶縁膜の厚さの合計の差は、０ｎｍより大きくチャネル幅の３００％未満であることを特徴とする半導体装置。
【請求項６】
請求項４において、
前記絶縁表面の前記凸部の高さおよび前記第１の酸化物半導体膜の厚さの合計と前記第３の酸化物半導体膜の厚さおよび前記ゲート絶縁膜の厚さの合計の差は、０ｎｍより大きくチャネル幅未満であることを特徴とする半導体装置。
【請求項７】
請求項４において、
前記絶縁表面の前記凸部の高さおよび前記第１の酸化物半導体膜の厚さの合計と前記第３の酸化物半導体膜の厚さおよび前記ゲート絶縁膜の厚さの合計の差は、０ｎｍより大きく第１の酸化物半導体膜の厚さ未満であることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記酸化物半導体膜の上面の端部は、曲面を有することを特徴とする半導体装置。
【請求項９】
請求項８において、
前記酸化物半導体膜の上面は平坦部を有することを特徴とする半導体装置。
【請求項１０】
請求項８または請求項９において、
前記酸化物半導体膜の端部の曲率半径のそれぞれが、０より大きくチャネル幅以下であることを特徴とする半導体装置。
【請求項１１】
請求項８乃至請求項１０のいずれか一において、
前記第３の酸化物半導体膜は、結晶領域を含む第１の層、および前記第１の層上の結晶領域を含む第２の層を有し、
前記第１の層に含まれる結晶は、特定の結晶方位に対して配向性を有さず、
前記第２の層に含まれる結晶は、前記第２の層の上面の法線ベクトルに対してｃ軸が平行方向に配向することを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項１１のいずれか一において、
前記第１の酸化物半導体膜および前記第３の酸化物半導体膜は、前記第２の酸化物半導体膜よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電気機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体膜を用いたトランジスタが特許文献１に開示されている。
【０００５】
また、酸化物半導体膜を、積層構造とすることで、キャリアの移動度を向上させる技術が特許文献２、特許文献３に開示されている。
【０００６】
ところで、酸化物半導体膜を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体膜を用いたトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開２０１１−１２４３６０号公報
【特許文献３】特開２０１１−１３８９３４号公報
【特許文献４】特開２０１２−２５７１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化すると、オン電流、オフ電流、しきい値電圧、Ｓ値（サブスレッショルドスイング値）などのトランジスタの電気特性が悪化する場合がある。一般に、チャネル長を縮小すると、オフ電流の増大、しきい値電圧の変動の増大、Ｓ値の増大が起こる。また、チャネル幅を縮小すると、オン電流が小さくなる。
【０００９】
したがって、本発明の一態様は、微細化に伴い顕著となる電気特性の悪化を抑制できる構成の半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、オン電流の低下を低減した半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
酸化物半導体膜を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、ｐｎ接合を有する反転型トランジスタと比較して短チャネル効果の一つであるＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）の影響が小さい。酸化物半導体膜を用いたトランジスタは、短チャネル効果に対する耐性を有すると言い換えることもできる。
【００１２】
また、トランジスタのチャネル幅を縮小すると、オン電流が小さくなる。オン電流の向上を目的として、半導体膜の上面のほかに側面にもチャネルが形成されるよう半導体膜を厚膜化する方法も知られているが、チャネルが形成される表面積が増大することで、チャネル形成領域とゲート絶縁層との界面にキャリアの散乱が増加するため、十分なオン電流の増加を見込むのは容易ではない。
【００１３】
本発明の一態様では、上記のような課題を解決するため、下記のような構成の半導体装置を提供する。
【００１４】
本発明の一態様は、絶縁表面上の第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、絶縁表面の上面、第１の酸化物半導体膜の側面、第２の酸化物半導体膜の側面および第２の酸化物半導体膜の上面と接する第３の酸化物半導体膜と、第３の酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上面に接し、第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、第１の酸化物半導体膜の厚さが、第３の酸化物半導体膜の厚さおよびゲート絶縁膜の厚さの合計よりも大きいことを特徴とする半導体装置である。
【００１５】
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００１６】
また、上記構成において、第１の酸化物半導体膜の厚さと第３の酸化物半導体膜の厚さおよびゲート絶縁膜の厚さの合計の差は、０ｎｍより大きくチャネル幅の３００％未満であると好ましく、０ｎｍより大きくチャネル幅未満であるとさらに好ましい。
【００１７】
また、本発明の他の一態様は、凹部および凸部を有する絶縁表面の凸部上に設けられた第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、絶縁表面の凹部の底面、絶縁表面の凸部の側面、第１の酸化物半導体膜の側面、第２の酸化物半導体膜の側面および第２の酸化物半導体膜の上面と接する第３の酸化物半導体膜と、第３の酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上面に接し、第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、絶縁層の凹部の底面からの絶縁表面の凸部の高さおよび第１の酸化物半導体膜の厚さの合計が、第３の酸化物半導体膜の厚さおよびゲート絶縁膜の厚さの合計よりも大きいことを特徴とする半導体装置である。
【００１８】
また、上記構成において、絶縁層の凹部の底面からの絶縁表面の凸部の高さおよび第１の酸化物半導体膜の厚さの合計と第３の酸化物半導体膜の厚さおよびゲート絶縁膜の厚さの合計の差は、０ｎｍより大きくチャネル幅の３００％未満であると好ましく、０ｎｍより大きくチャネル幅未満であるとより好ましく、０ｎｍより大きく第１の酸化物半導体膜の厚さ未満であるとさらに好ましい。
【００１９】
また、上記各構成において、第２の酸化物半導体膜の上面の端部は、曲面を有していてもよい。
【００２０】
また、上記各構成において、第２の酸化物半導体膜の上面は平坦部を有していてもよい。
【００２１】
また、上記各構成において、第２の酸化物半導体膜のチャネル幅方向の端部の曲率半径ｒ（端部が２つの場合は、各曲率半径のｒ１、ｒ２）が、０より大きく、チャネル幅Ｗ以下（０＜ｒ（または、ｒ１、ｒ２）≦Ｗ）、より好ましくは、チャネル幅Ｗの半分以下（０＜ｒ（または、ｒ１、ｒ２）≦Ｗ／２）である。
【００２２】
また、上記各構成において、第３の酸化物半導体膜は、結晶領域を含む第１の層、および第１の層上の結晶領域を含む第２の層を有し、第１の層に含まれる結晶は、特定の結晶方位に対して配向性を有さず、第２の層に含まれる結晶は、第２の層の上面の法線ベクトルに対してｃ軸が平行方向に配向する。
【００２３】
また、上記各構成において、第１の酸化物半導体膜および第３の酸化物半導体膜は、第２の酸化物半導体膜よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことが好ましい。
【発明の効果】
【００２４】
本発明の一態様を用いることにより、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、オン電流の悪化を低減した半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】トランジスタを説明する上面図および断面図。
【図２】多層膜のバンド構造を説明する図。
【図３】トランジスタのチャネル長方向の断面図。
【図４】トランジスタを説明する上面図および断面図。
【図５】トランジスタを説明する上面図および断面図。
【図６】トランジスタを説明する上面図および断面図。
【図７】トランジスタの作製方法を説明する図。
【図８】トランジスタの作製方法を説明する図。
【図９】トランジスタを説明する上面図および断面図。
【図１０】トランジスタを説明する上面図および断面図。
【図１１】トランジスタを説明する上面図および断面図。
【図１２】トランジスタの作製方法を説明する図。
【図１３】トランジスタの作製方法を説明する図。
【図１４】本発明の一態様の半導体装置を用いたインバータを説明する図。
【図１５】実施の形態に係る、半導体装置の回路図。
【図１６】実施の形態に係る、半導体装置のブロック図。
【図１７】実施の形態に係る、記憶装置を説明する回路図。
【図１８】実施の形態に係る、電子機器。
【図１９】半導体装置の一例を説明する等価回路図。
【図２０】トランジスタを説明する上面図および断面図。
【図２１】トランジスタの作製方法を説明する図。
【図２２】トランジスタの作製方法を説明する図。
【図２３】トランジスタを説明する上面図および断面図。
【図２４】トランジスタの作製方法を説明する図。
【図２５】ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図、ペレットおよびＣＡＡＣ−ＯＳの断面図。
【図２６】ｎｃ−ＯＳの成膜モデルを説明する模式図、およびペレットを示す図。
【図２７】ペレットを説明する図。
【図２８】被形成面においてペレットに加わる力を説明する図。
【図２９】被形成面におけるペレットの動きを説明する図。
【図３０】ＩｎＧａＺｎＯ４の結晶を説明する図。
【図３１】原子が衝突する前のＩｎＧａＺｎＯ４の構造などを説明する図。
【図３２】原子が衝突した後のＩｎＧａＺｎＯ４の構造などを説明する図。
【図３３】原子が衝突した後の原子の軌跡を説明する図。
【図３４】ＣＡＡＣ−ＯＳおよびターゲットの断面ＨＡＡＤＦ−ＳＴＥＭ像。
【発明を実施するための形態】
【００２６】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
【００２７】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２８】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
【００２９】
図１（Ａ）乃至図１（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１（Ｃ）に相当する。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
【００３０】
図１（Ａ）乃至図１（Ｃ）に示すトランジスタ４５０は、基板４００上の凹部および凸部を有する下地絶縁膜４０２と、下地絶縁膜４０２の凸部上の第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂと、第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁膜４０２の凹部の底面、下地絶縁膜４０２の凸部の側面、第１の酸化物半導体膜４０４ａの側面、第２の酸化物半導体膜４０４ｂの側面および第２の酸化物半導体膜４０４ｂの上面、ソース電極４０６ａおよびドレイン電極４０６ｂと接する第３の酸化物半導体膜４０４ｃと、第３の酸化物半導体膜４０４ｃ上のゲート絶縁膜４０８と、ゲート絶縁膜４０８上面に接し、第２の酸化物半導体膜４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁膜４１２と、を有する。また、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、および第３の酸化物半導体膜４０４ｃを総称して多層膜４０４と呼称する。
【００３１】
なお、チャネル長とは、上面図において、半導体膜とゲート電極とが互いに重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図１（Ａ）では、チャネル長（Ｌ）は、第２の酸化物半導体膜４０４ｂとゲート電極４１０とが互いに重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体膜とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さをいう。すなわち、図１（Ａ）では、チャネル幅（Ｗ）は、第２の酸化物半導体膜４０４ｂとゲート電極４１０とが互いに重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとが向かい合っている部分の長さをいう。
【００３２】
また、トランジスタ４５０において、下地絶縁膜４０２の凹部の底面からの下地絶縁膜４０２の凸部の高さｈ１および第１の酸化物半導体膜４０４ａの厚さｔ１の合計ｈ１＋ｔ１と第３の酸化物半導体膜４０４ｃの厚さｔ３およびゲート絶縁膜４０８の厚さｔＧＩの合計ｔ３＋ｔＧＩの差である垂直距離Ｈは、０ｎｍより大きい、好ましくはチャネル幅Ｗの５％以上３００％未満、より好ましくはチャネル幅Ｗの１０％以上３００％未満であるとする。また、この垂直距離Ｈが大きすぎると第１の酸化物半導体膜４０４ａの厚さと第２の酸化物半導体膜４０４ｂの厚さの合計が一定である場合、第２の酸化物半導体膜４０４ｂの膜厚が小さくなり、生産性や膜の被覆性が悪化するため、垂直距離Ｈが０ｎｍより大きくチャネル幅Ｗ未満であると好ましく、０ｎｍより大きく第１の酸化物半導体膜４０４ａの厚さｔ１未満であるとさらに好ましい。
【００３３】
このような構成にすることで、ゲート電極４１０は、チャネル幅方向において第２の酸化物半導体膜４０４ｂを電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。なお、ｓ−ｃｈａｎｎｅｌ構造では、電流は第２の酸化物半導体膜４０４ｂの全体（バルク）を流れる。多層膜４０４の内部（第２の酸化物半導体膜４０４ｂの全体）を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、第２の酸化物半導体膜４０４ｂを厚くすると、オン電流を向上させることができる。このため、ゲート電極４１０が第１の酸化物半導体膜４０４ａと第２の酸化物半導体膜４０４ｂの界面より下地絶縁膜４０２側まで延伸していてもチャネル幅Ｗには関与せず、チャネル幅Ｗを小さくすることができるため、高密度化（高集積化）を実現することができる。
【００３４】
また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを後退させながら電極や半導体膜等を加工すると電極や半導体膜等の端部が丸みを帯びる（曲面を有する）場合がある。このような構成になることで、第２の酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂの上に形成されるゲート絶縁膜４０８、ゲート電極４１０および酸化物絶縁膜４１２の被覆性を向上させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。
【００３５】
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。本発明の一態様に係るトランジスタは、チャネル幅が上記のように縮小していても、ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。
【００３６】
また、第２の酸化物半導体膜４０４ｂは、曲率半径がｒである接触円からなる曲率を有する。なお、曲率半径とは、曲線の接触円の半径と等しい。また、第２の酸化物半導体膜４０４ｂは、異なる接触円からなる曲率を二カ所以上有しても構わない。
【００３７】
なお、具体的には、図１に示す第２の酸化物半導体膜４０４ｂは、上面に平坦部を有する。第２の酸化物半導体膜４０４ｂの上面のチャネル幅方向の端部の一方の曲率半径ｒ１、上面のチャネル幅方向の端部の他方の曲率半径ｒ２が、０より大きく、チャネル幅Ｗ以下（０＜ｒ１、ｒ２≦Ｗ）、好ましくは０より大きくチャネル幅Ｗの半分以下（０＜ｒ１、ｒ２≦Ｗ／２）である。
【００３８】
また、第３の酸化物半導体膜４０４ｃは、結晶領域を含む第１の層、および第１の層上の結晶領域を含む第２の層を有する。当該第１の層に含まれる結晶は、特定の結晶方位に対して配向性を有さず、第２の層に含まれる結晶は、第２の層の上面の法線ベクトルに対してｃ軸が平行方向に配向するように形成されている。
【００３９】
そのため、第２の酸化物半導体膜４０４ｂが曲面を有するように形成することでｃ軸配向した結晶で第２の酸化物半導体膜４０４ｂのチャネル領域を密に覆うことができる。第２の層において、結晶のｃ軸方向は、酸素や不純物が通過しにくい。すなわち、第２の層は、外部に出ていく酸素や外部から混入する不純物を遮蔽する機能を有する。したがって、第２の層を有することで、第２の酸化物半導体膜４０４ｂに酸素欠損が生じにくくなり、かつ不純物が混入しにくくなる。そのため、第２の酸化物半導体膜４０４ｂの欠陥準位密度やキャリア密度を小さくすることができる。
【００４０】
基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極４０６ａ、およびドレイン電極４０６ｂの少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。
【００４１】
下地絶縁膜４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、多層膜４０４に酸素を供給する役割を担うことができる。したがって、下地絶縁膜４０２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。また、上述のように基板４００が他のデバイスが形成された基板である場合、下地絶縁膜４０２は、層間絶縁膜としての機能も有する。その場合、下地絶縁膜４０２の表面には凹凸が形成されるため、トランジスタ４５０を形成する前に表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【００４２】
また、下地絶縁膜４０２には、酸素を供給することができる酸化アルミニウム膜を用いることが好ましい。該酸化アルミニウム膜は、酸素を供給することができるだけでなく、水素、水、および酸素のブロッキング効果を有する。なお、酸化アルミニウムと酸化シリコンを混ぜたターゲットで成膜した酸化シリコンが含まれている酸化アルミニウム膜を用いることもできる。この際、酸化シリコンの含有量は、０．１ｗｅｉｇｈｔ％以上３０ｗｅｉｇｈｔ％以下であると好ましい。
【００４３】
また、トランジスタ４５０のチャネルが形成される領域において多層膜４０４は、基板４００側から第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃが積層された構造を有している。また、第２の酸化物半導体膜４０４ｂは、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃで取り囲まれている構造となっている。また、図１（Ｃ）に示すようにゲート電極４１０は、チャネル幅方向において第２の酸化物半導体膜４０４ｂを電気的に取り囲む構造になっている。
【００４４】
ここで、一例としては、第２の酸化物半導体膜４０４ｂには、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
【００４５】
第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃは、第２の酸化物半導体膜４０４ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが第２の酸化物半導体膜４０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
【００４６】
このような構造において、ゲート電極４１０に電界を印加すると、多層膜４０４のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体膜４０４ｂにチャネルが形成される。すなわち、第２の酸化物半導体膜４０４ｂとゲート絶縁膜４０８との間に第３の酸化物半導体膜４０４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁膜４０８と接しない領域に形成される構造となる。
【００４７】
また、第１の酸化物半導体膜４０４ａは、第２の酸化物半導体膜４０４ｂを構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体膜４０４ｂと下地絶縁膜４０２が接した場合の界面と比較して、第２の酸化物半導体膜４０４ｂと第１の酸化物半導体膜４０４ａの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、第１の酸化物半導体膜４０４ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
【００４８】
また、第３の酸化物半導体膜４０４ｃは、第２の酸化物半導体膜４０４ｂを構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体膜４０４ｂとゲート絶縁膜４０８が接した場合の界面と比較して、第２の酸化物半導体膜４０４ｂと第３の酸化物半導体膜４０４ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体膜４０４ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
【００４９】
第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体膜４０４ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体膜に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃは、第２の酸化物半導体膜４０４ｂよりも酸素欠損が生じにくいということができる。
【００５０】
なお、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体膜４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物半導体膜４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半導体膜４０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第２の酸化物半導体膜４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
【００５１】
第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃのＺｎおよびＯを除いてのＩｎとＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体膜４０４ｂのＺｎおよびＯを除いてのＩｎとＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
【００５２】
第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体膜４０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体膜４０４ｂは、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃより厚い方が好ましい。
【００５３】
第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃには、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、第２の酸化物半導体膜４０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好ましい。
【００５４】
なお、酸化物半導体膜を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体膜中の不純物濃度を低減し、酸化物半導体膜を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体膜のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
【００５５】
また、酸化物半導体膜において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体膜中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃの膜中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【００５６】
酸化物半導体膜を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。
【００５７】
また、酸化物半導体膜が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体膜の結晶性を低下させることがある。酸化物半導体膜の結晶性を低下させないためには、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
【００５８】
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
【００５９】
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により多層膜のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と多層膜との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、多層膜のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
【００６０】
したがって、多層膜４０４を第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃの積層構造とすることで、第２の酸化物半導体膜４０４ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
【００６１】
次に、多層膜４０４のバンド構造を説明する。図２（Ａ）に示すバンド構造の解析は、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃに相当する層としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体膜４０４ｂに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、多層膜４０４に相当する積層を作製して行っている。
【００６２】
第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃの膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
【００６３】
図２（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的に示されるバンド構造の一部である。図２（Ａ）は、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃと接して、酸化シリコン膜を設けた場合のバンド図である。ここで、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は第１の酸化物半導体膜４０４ａの伝導帯下端のエネルギー、ＥｃＳ２は第２の酸化物半導体膜４０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は第３の酸化物半導体膜４０４ｃの伝導帯下端のエネルギーである。
【００６４】
図２（Ａ）に示すように、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
【００６５】
主成分を共通として積層された多層膜４０４は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
【００６６】
なお、図２（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図２（Ｂ）のように示される。
【００６７】
例えば、ＥｃＳ１＝ＥｃＳ３である場合は、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：６：４または１：９：６（原子数比）第２の酸化物半導体膜４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＳ１＞ＥｃＳ３である場合は、第１の酸化物半導体膜４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、第２の酸化物半導体膜４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、第３の酸化物半導体膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
【００６８】
図２（Ａ）、図２（Ｂ）より、多層膜４０４における第２の酸化物半導体膜４０４ｂがウェル（井戸）となり、多層膜４０４を用いたトランジスタにおいて、チャネルが第２の酸化物半導体膜４０４ｂに形成されることがわかる。なお、多層膜４０４は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
【００６９】
なお、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃがあることにより、第２の酸化物半導体膜４０４ｂと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、第２の酸化物半導体膜４０４ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【００７０】
したがって、トランジスタのしきい値電圧の変動を低減するには、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
【００７１】
なお、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。
【００７２】
なお、多層膜４０４にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁膜への拡散を防ぐために、第３の酸化物半導体膜４０４ｃは第２の酸化物半導体膜４０４ｂよりもＩｎが少ない組成とすることが好ましい。
【００７３】
ソース電極４０６ａおよびドレイン電極４０６ｂには、酸素と結合し得る導電材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合し得る導電材料には、酸素が拡散し得る材料も含まれる。
【００７４】
酸素と結合し得る導電材料と多層膜を接触させると、多層膜中の酸素が、酸素と結合し得る導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、多層膜のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース領域またはドレイン領域として作用させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂとなる導電膜の直下に酸化物半導体膜を設けて、該酸化物半導体膜をｎ型化して低抵抗領域を設け、コンタクト抵抗を低減してもよい。
【００７５】
上記ｎ型化した領域は、図３のトランジスタの拡大断面図（チャネル長方向の断面）に示される。第２の酸化物半導体膜４０４ｂ中に点線で示される境界４３５は、真性半導体領域とｎ型半導体領域の境界であり、第２の酸化物半導体膜４０４ｂにおけるソース電極４０６ａまたはドレイン電極４０６ｂと接触した近傍の領域がｎ型化した領域となる。なお、境界４３５は模式的に示したものであり、実際には明瞭ではない場合がある。また、図３では、境界４３５が第２の酸化物半導体膜４０４ｂ中で横方向に延びているように位置している状態を示したが、第２の酸化物半導体膜４０４ｂのソース電極４０６ａまたはドレイン電極４０６ｂと第１の酸化物半導体膜４０４ａとの間に挟まれた領域の膜厚方向全体がｎ型化することもある。また、図示はしていないが、第１の酸化物半導体膜４０４ａまたは第３の酸化物半導体膜４０４ｃにもｎ型化領域が形成される場合もある。
【００７６】
なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトにより、実用的なゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合しやすい導電材料を用いることが必ずしも好ましいとはいえない場合がある。
【００７７】
このような場合にはソース電極４０６ａおよびドレイン電極４０６ｂには、上述した材料よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることができる。なお、当該導電材料を第２の酸化物半導体膜４０４ｂと接触させる構成として、当該導電材料と前述した酸素と結合しやすい導電材料を積層してもよい。
【００７８】
ゲート絶縁膜４０８には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜４０８は上記材料の積層であってもよい。
【００７９】
ゲート電極４１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、当該ゲート電極は、上記材料の積層であってもよい。また、ゲート電極４１０には、窒素を含んだ導電膜を用いてもよい。
【００８０】
ゲート絶縁膜４０８、およびゲート電極４１０上には酸化物絶縁膜４１２が形成されていてもよい。当該酸化物絶縁膜には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該酸化物絶縁膜は上記材料の積層であってもよい。
【００８１】
ここで、酸化物絶縁膜４１２は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁膜とは、加熱処理などによって酸素を放出することができる酸化物絶縁膜をいう。好ましくは、表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われる昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。当該酸化物絶縁膜から放出される酸素はゲート絶縁膜４０８を経由して多層膜４０４のチャネル形成領域に拡散させることができることから、チャネル形成領域に酸素欠損が形成された場合においても酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
【００８２】
また、酸化物絶縁膜４１２に酸化アルミニウム膜を用いることが好ましい。該酸化アルミニウム膜は、酸素を供給することができるだけでなく、水素、水、および酸素のブロッキング効果を有する。なお、酸化アルミニウムと酸化シリコンを混ぜたターゲットで成膜した酸化シリコンが含まれている酸化アルミニウム膜を用いることもできる。この際、酸化シリコンの含有量は、０．１ｗｅｉｇｈｔ％以上３０ｗｅｉｇｈｔ％以下であると好ましい。
【００８３】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅の縮小に直接起因してオン電流は著しく低下する。
【００８４】
しかしながら、本発明の一態様のトランジスタでは、前述したように、第２の酸化物半導体膜４０４ｂのチャネルが形成される領域を覆うように第３の酸化物半導体膜４０４ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタの電界効果移動度を高くすることができる。
【００８５】
また、酸化物半導体膜を真性または実質的に真性とすると、酸化物半導体膜に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の一態様のトランジスタにおいては、酸化物半導体膜に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体膜の全体的にゲート電界が印加させることとなり、電流は酸化物半導体膜のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。
【００８６】
また、本発明の一態様のトランジスタは、第２の酸化物半導体膜４０４ｂを第１の酸化物半導体膜４０４ａ上に形成することで界面準位を形成しにくくする効果や、第２の酸化物半導体膜４０４ｂを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、第２の酸化物半導体膜４０４ｂは第１の酸化物半導体膜４０４ａと第３の酸化物半導体膜４０４ｃで取り囲まれた構造（また、ゲート電極４１０で電気的に取り囲まれた構造）となり、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値を小さくすることができる。したがって、Ｉｃｕｔ（ゲート電圧が０Ｖ時のドレイン電流）を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。
【００８７】
また、図４に示すようなトランジスタ４６０を用いることもできる。図４（Ａ）乃至図４（Ｃ）は、トランジスタ４６０の上面図および断面図である。図４（Ａ）は上面図であり、図４（Ａ）に示す一点鎖線Ａ−Ｂの断面が図４（Ｂ）、一点鎖線Ｃ−Ｄの断面が図４（Ｃ）に相当する。なお、図４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【００８８】
図４に示すトランジスタ４６０は、下地絶縁膜４０２と基板４００との間に導電膜４０１を備えている。当該導電膜４０１を第２のゲート電極として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、図４に示すようにゲート電極４１０と導電膜４０１を電気的に接続して同電位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極４１０と導電膜４０１が電気的に接続しないようにし、ゲート電極４１０とは異なる定電位を導電膜４０１に供給すればよい。
【００８９】
また、図５に示すようなトランジスタ４７０を用いることもできる。図５（Ａ）乃至図５（Ｃ）は、トランジスタ４７０の上面図および断面図である。図５（Ａ）は上面図であり、図５（Ａ）に示す一点鎖線Ａ−Ｂの断面が図５（Ｂ）、一点鎖線Ｃ−Ｄの断面が図５（Ｃ）に相当する。なお、図５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【００９０】
トランジスタ４７０は、図５（Ｃ）に示すようにチャネル幅方向において、第２の酸化物半導体膜４０４ｂの上面に平坦部がない構成になっている。この場合、上面の端部の曲率半径ｒ３が、０より大きく、チャネル幅Ｗ以下（０＜ｒ３≦Ｗ）、好ましくは０より大きくチャネル幅Ｗの半分以下（０＜ｒ３≦Ｗ／２）である。
【００９１】
また、図６に示すトランジスタ４８０を用いることもできる。図６（Ａ）乃至図６（Ｃ）は、トランジスタ４８０の上面図および断面図である。図６（Ａ）は上面図であり、図６（Ａ）に示す一点鎖線Ａ−Ｂの断面が図６（Ｂ）、一点鎖線Ｃ−Ｄの断面が図６（Ｃ）に相当する。なお、図６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【００９２】
トランジスタ４８０は、ソース電極４０６ａおよびドレイン電極４０６ｂを形成するとき、下地絶縁膜４０２のオーバーエッチングがなく、下地絶縁膜４０２がエッチングされていない形状となっている。
【００９３】
オーバーエッチングにより、下地絶縁膜４０２をエッチングさせないようにするには、下地絶縁膜４０２に対する導電膜のエッチングでの選択比を大きくすればよい。
【００９４】
なお、トランジスタ４８０において、第１の酸化物半導体膜４０４ａの厚さｔ１と第３の酸化物半導体膜４０４ｃの厚さｔ３およびゲート絶縁膜４０８の厚さｔＧＩの合計ｔ３＋ｔＧＩの差である垂直距離Ｈは、０ｎｍより大きい、好ましくはチャネル幅Ｗの５％以上３００％未満、より好ましくはチャネル幅Ｗの１０％以上３００％未満であるとする。また、この垂直距離Ｈが大きすぎると第１の酸化物半導体膜４０４ａの厚さと第２の酸化物半導体膜４０４ｂの厚さの合計が一定である場合、第２の酸化物半導体膜４０４ｂの膜厚が小さくなり、生産性や膜の被覆性が悪化するため、垂直距離Ｈが０ｎｍより大きくチャネル幅Ｗ未満であると好ましい。
【００９５】
また、本実施の形態では、第２の酸化物半導体膜を第１の酸化物半導体膜および第３の酸化物半導体膜で挟んでいる構成であったがこれに限られず、第１の酸化物半導体膜および第３の酸化物半導体膜を有さず第２の酸化物半導体膜のみがゲート電極に電気的に取り囲まれている構成としてもよい。
【００９６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【００９７】
（実施の形態２）
本実施の形態では、実施の形態１で説明した図１に示すトランジスタ４５０の作製方法について、図７および図８を用いて説明する。
【００９８】
まず、基板４００上に下地絶縁膜４０２を形成する（図７（Ａ）参照）。
【００９９】
基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
【０１００】
下地絶縁膜４０２は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも多層膜４０４と接する上層は多層膜４０４への酸素の供給源となりえる過剰な酸素を含む材料で形成することが好ましい。
【０１０１】
また、下地絶縁膜４０２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、下地絶縁膜４０２から多層膜４０４への酸素の供給をさらに容易にすることができる。
【０１０２】
なお、基板４００の表面が絶縁体であり、後に設ける多層膜４０４への不純物拡散の影響が無い場合は、下地絶縁膜４０２を設けない構成とすることができる。
【０１０３】
次に、下地絶縁膜４０２上に第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂをスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成する（図７（Ｂ）参照）。このとき、図示するように下地絶縁膜４０２を若干過度にエッチングしてもよい。下地絶縁膜４０２を過度にエッチングすることで、後に形成するゲート電極４１０で第３の酸化物半導体膜４０４ｃを覆いやすくすることができる。
【０１０４】
なお、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂを島状に形成する際に、まず、第２の酸化物半導体膜４０４ｂ上にハードマスクとなる膜（たとえばタングステン膜）およびレジストマスクを設け、ハードマスクとなる膜をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂをエッチングする。その後、ハードマスクを除去する。この時、エッチングするにつれて徐々にハードマスクの端部が縮小していくため、自然にハードマスクの端部が丸みを帯び、曲面を有するようになる。これに伴い、第２の酸化物半導体膜４０４ｂの形状も端部が丸みを帯び、曲面を有するようになる。このような構成になることで、第２の酸化物半導体膜４０４ｂ上に形成される、第３の酸化物半導体膜４０４ｃ、ゲート絶縁膜４０８、ゲート電極４１０、酸化物絶縁膜４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。
【０１０５】
また、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂの積層、および後の工程で形成する第３の酸化物半導体膜４０４ｃを含めた積層において連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。
【０１０６】
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
【０１０７】
第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、および後の工程で形成される第３の酸化物半導体膜４０４ｃには、実施の形態１で説明した材料を用いることができる。例えば、第１の酸化物半導体膜４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体膜４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第３の酸化物半導体膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
【０１０８】
また、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃとして用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
【０１０９】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
【０１１０】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０１１１】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
【０１１２】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１１３】
ただし、実施の形態１に詳細を記したように、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃは、第２の酸化物半導体膜４０４ｂよりも電子親和力が小さくなるように材料を選択する。
【０１１４】
なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタ法を用いることが好ましい。
【０１１５】
第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃの電子親和力が第２の酸化物半導体膜４０４ｂよりも小さくなるようにすればよい。
【０１１６】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１１７】
また、第２の酸化物半導体膜４０４ｂは、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の酸化物半導体膜４０４ｂにインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。
【０１１８】
以下では、酸化物半導体膜の構造について説明する。
【０１１９】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【０１２０】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１２１】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０１２２】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１２３】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
【０１２４】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１２５】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１２６】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１２７】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１２８】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１２９】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１３０】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１３１】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１３２】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１３３】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１３４】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１３５】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１３６】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１３７】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１３８】
次に、微結晶酸化物半導体膜について説明する。
【０１３９】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１４０】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１４１】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１４２】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１４３】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタ粒子は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１４４】
第２の酸化物半導体膜４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、第２の酸化物半導体膜４０４ｂの結晶性を高め、さらに下地絶縁膜４０２、第１の酸化物半導体膜４０４ａから水素や水などの不純物を除去することができる。なお、第２の酸化物半導体膜４０４ｂを形成するエッチングの前に第１の加熱工程を行ってもよい。
【０１４５】
次に、第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる第１の導電膜を形成する。第１の導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより１００ｎｍのチタン膜を形成する。またＣＶＤ法によりタングステン膜を形成してもよい。
【０１４６】
次に、第１の導電膜を第２の酸化物半導体膜４０４ｂ上で分断するようにエッチングし、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図７（Ｃ）参照）。
【０１４７】
次に、第２の酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、第３の酸化物半導体膜４０３ｃを成膜する。
【０１４８】
なお、第３の酸化物半導体膜４０３ｃを成膜後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、第３の酸化物半導体膜４０３ｃから水素や水などの不純物を除去することができる。また、第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂから、さらに水素や水などの不純物を除去することができる。
【０１４９】
次に、第３の酸化物半導体膜４０３ｃ上にゲート絶縁膜４０８となる絶縁膜４０７を形成する（図８（Ａ）参照）。絶縁膜４０７には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。なお、絶縁膜４０７は、上記材料の積層であってもよい。絶縁膜４０７は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０１５０】
次に、絶縁膜４０７上にゲート電極４１０となる第２の導電膜４０９を形成する（図８（Ｂ）参照）。第２の導電膜４０９としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料で構成される導電膜を用いることができる。第２の導電膜４０９は、スパッタ法やＣＶＤ法などにより形成することができる。また、第２の導電膜４０９としては、窒素を含んだ導電膜を用いてもよく、上記導電膜と窒素を含んだ導電膜の積層を用いてもよい。
【０１５１】
次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電膜４０９を選択的にエッチングし、ゲート電極４１０を形成する（図８（Ｃ）参照）。なお、図１（Ｃ）に示すように、下地絶縁膜４０２の凸部の高さｈ１および第１の酸化物半導体膜４０４ａの厚さｔ１の合計ｈ１＋ｔ１が、第３の酸化物半導体膜４０４ｃの厚さｔ３およびゲート絶縁膜４０８の厚さｔＧＩの合計ｔ３＋ｔＧＩよりも大きくなるように形成されているため、ゲート電極４１０は、第２の酸化物半導体膜４０４ｂをチャネル幅方向において電気的に取り囲むように形成される。
【０１５２】
トランジスタ４５０において、下地絶縁膜４０２の凸部の高さｈ１および第１の酸化物半導体膜４０４ａの厚さｔ１の合計ｈ１＋ｔ１と第３の酸化物半導体膜４０４ｃの厚さｔ３およびゲート絶縁膜４０８の厚さｔＧＩの合計ｔ３＋ｔＧＩの差である垂直距離Ｈは、０ｎｍより大きい、好ましくはチャネル幅Ｗの５％以上３００％未満、より好ましくはチャネル幅Ｗの１０％以上３００％未満であるとする。また、この垂直距離Ｈが大きすぎると第１の酸化物半導体膜４０４ａの厚さと第２の酸化物半導体膜４０４ｂの厚さの合計が一定である場合、第２の酸化物半導体膜４０４ｂの膜厚が小さくなり、生産性や膜の被覆性が悪化するため、垂直距離Ｈが０ｎｍより大きくチャネル幅Ｗ未満であると好ましく、０ｎｍより大きく第１の酸化物半導体膜４０４ａの厚さｔ１未満であるとさらに好ましい。なお、ゲート電極４１０が第１の酸化物半導体膜４０４ａと第２の酸化物半導体膜４０４ｂの界面より下地絶縁膜４０２側まで延伸していてもチャネル幅Ｗには関与せず、チャネル幅Ｗを小さくすることができるため、高密度化（高集積化）を実現することができる。
【０１５３】
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして絶縁膜４０７を選択的にエッチングし、ゲート絶縁膜４０８を形成する。
【０１５４】
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして第３の酸化物半導体膜４０３ｃをエッチングし、第３の酸化物半導体膜４０４ｃを形成する。
【０１５５】
つまり、第３の酸化物半導体膜４０４ｃの上端部はゲート絶縁膜４０８の下端部と一致し、ゲート絶縁膜４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４１０をマスクとしてゲート絶縁膜４０８および第３の酸化物半導体膜４０４ｃを形成しているがこれに限られず、第２の導電膜４０９の成膜前にゲート絶縁膜４０８および第３の酸化物半導体膜４０４ｃを形成してもよい。
【０１５６】
次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁膜４１２を形成する（図１（Ｂ）、（Ｃ）参照）。酸化物絶縁膜４１２は、下地絶縁膜４０２と同様の材料、方法を用いて形成することができる。酸化物絶縁膜４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もしくは窒素を含む酸化物絶縁膜を用いるとよい。酸化物絶縁膜４１２は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いてで形成することができ、多層膜４０４に対し酸素を供給できるよう過剰に酸素を含む膜とすることが好ましい。
【０１５７】
また、酸化物絶縁膜４１２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、酸化物絶縁膜４１２から多層膜４０４への酸素の供給をさらに容易にすることができる。
【０１５８】
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、下地絶縁膜４０２、ゲート絶縁膜４０８、酸化物絶縁膜４１２から過剰酸素が放出されやすくなり、多層膜４０４の酸素欠損を低減することができる。
【０１５９】
以上の工程で、図１に示すトランジスタ４５０を作製することができる。
【０１６０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１６１】
（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジスタについて説明する。
【０１６２】
図９（Ａ）乃至図９（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図９（Ａ）は上面図であり、図９（Ａ）に示す一点鎖線Ａ−Ｂの断面が図９（Ｂ）、一点鎖線Ｃ−Ｄの断面が図９（Ｃ）に相当する。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
【０１６３】
図９（Ａ）乃至図９（Ｃ）に示すトランジスタ５５０は、基板４００上の凹部および凸部を有する下地絶縁膜４０２と、下地絶縁膜４０２の凸部上の第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂと、第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁膜４０２の凹部の底面、下地絶縁膜４０２の凸部の側面、第１の酸化物半導体膜４０４ａの側面、第２の酸化物半導体膜４０４ｂの側面および第２の酸化物半導体膜４０４ｂの上面、ソース電極４０６ａおよびドレイン電極４０６ｂと接する第３の酸化物半導体膜４０４ｃと、第３の酸化物半導体膜４０４ｃ上のゲート絶縁膜４０８と、ゲート絶縁膜４０８上面に接し、第２の酸化物半導体膜４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁膜４１２と、を有する。また、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、および第３の酸化物半導体膜４０４ｃを総称して多層膜４０４と呼称する。
【０１６４】
なお、チャネル長とは、上面図において、半導体膜とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図９（Ａ）では、チャネル長（Ｌ）は、第２の酸化物半導体膜４０４ｂとゲート電極４１０とが互いに重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体膜とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さをいう。すなわち、図９（Ａ）では、チャネル幅（Ｗ）は、第２の酸化物半導体膜４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとが向かい合っている部分の長さをいう。
【０１６５】
また、トランジスタ５５０において、下地絶縁膜４０２の凹部の底面からの下地絶縁膜４０２の凸部の高さｈ１および第１の酸化物半導体膜４０４ａの厚さｔ１の合計ｈ１＋ｔ１と第３の酸化物半導体膜４０４ｃの厚さｔ３およびゲート絶縁膜４０８の厚さｔＧＩの合計ｔ３＋ｔＧＩの差である垂直距離Ｈは、０ｎｍより大きい、好ましくはチャネル幅Ｗの５％以上３００％未満、より好ましくはチャネル幅Ｗの１０％以上３００％未満であるとする。また、この垂直距離Ｈが大きすぎると第１の酸化物半導体膜４０４ａの厚さと第２の酸化物半導体膜４０４ｂの厚さの合計が一定である場合、第２の酸化物半導体膜４０４ｂの膜厚が小さくなり、生産性や膜の被覆性が悪化するため、垂直距離Ｈが０ｎｍより大きくチャネル幅Ｗ未満であると好ましく、０ｎｍより大きく第１の酸化物半導体膜４０４ａの厚さｔ１未満であるとさらに好ましい。
【０１６６】
このような構成にすることで、ゲート電極４１０は、チャネル幅方向において第２の酸化物半導体膜４０４ｂを電気的に取り囲み、オン電流が高められる。
【０１６７】
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。本発明の一態様に係るトランジスタは、チャネル幅が上記のように縮小していても、ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。
【０１６８】
また、本実施の形態では、酸化物半導体膜の端部の形状が角ばっている。このような構成にするためには、レジストマスクやハードマスクを用いて膜を加工する際に、レジストマスクやハードマスクと加工する膜とのエッチングでの選択比を大きくすればよい。
【０１６９】
また、図１０に示すようなトランジスタ５６０を用いることもできる。図１０（Ａ）乃至図１０（Ｃ）は、トランジスタ５６０の上面図および断面図である。図１０（Ａ）は上面図であり、図１０（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１０（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１０（Ｃ）に相当する。なお、図１０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１７０】
図１０に示すトランジスタ５６０は、下地絶縁膜４０２と基板４００との間に導電膜４０１を備えている。当該導電膜４０１を第２のゲート電極として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、図１０に示すように、ゲート電極４１０と導電膜４０１を電気的に接続して同電位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極４１０と導電膜４０１が電気的に接続しないようにし、ゲート電極４１０とは異なる定電位を導電膜４０１に供給すればよい。
【０１７１】
また、図１１に示すトランジスタ５７０を用いることもできる。図１１（Ａ）乃至図１１（Ｃ）は、トランジスタ５７０の上面図および断面図である。図１１（Ａ）は上面図であり、図１１（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１１（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１１（Ｃ）に相当する。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１７２】
トランジスタ５７０は、ソース電極４０６ａおよびドレイン電極４０６ｂを形成するとき、下地絶縁膜４０２のオーバーエッチングがなく、下地絶縁膜４０２がエッチングされていない形状となっている。
【０１７３】
オーバーエッチングにより、下地絶縁膜４０２をエッチングさせないようにするには、下地絶縁膜４０２に対する導電膜のエッチングでの選択比を大きくすればよい。
【０１７４】
なお、トランジスタ５６０において、第１の酸化物半導体膜４０４ａの厚さｔ１と第３の酸化物半導体膜４０４ｃの厚さｔ３およびゲート絶縁膜４０８の厚さｔＧＩの合計ｔ３＋ｔＧＩの差である垂直距離Ｈは、０ｎｍより大きい、好ましくはチャネル幅Ｗの５％以上３００％未満、より好ましくはチャネル幅Ｗの１０％以上３００％未満であるとする。また、この垂直距離Ｈが大きすぎると第１の酸化物半導体膜４０４ａの厚さと第２の酸化物半導体膜４０４ｂの厚さの合計が一定である場合、第２の酸化物半導体膜４０４ｂの膜厚が小さくなり、生産性や膜の被覆性が悪化するため、垂直距離Ｈが０ｎｍより大きくチャネル幅Ｗ未満であると好ましい。
【０１７５】
また、本実施の形態では、第２の酸化物半導体膜を第１の酸化物半導体膜および第３の酸化物半導体膜で挟んでいる構成であったがこれに限られず、第１の酸化物半導体膜および第３の酸化物半導体膜を有さず第２の酸化物半導体膜のみがゲート電極に電気的に取り囲まれている構成としてもよい。
【０１７６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１７７】
（実施の形態４）
本実施の形態では、実施の形態３で説明した図９に示すトランジスタ５５０の作製方法について、図１２および図１３を用いて説明する。
【０１７８】
まず、基板４００上に下地絶縁膜４０２を形成する（図１２（Ａ）参照）。基板４００、下地絶縁膜４０２の材料および作製方法は、先の実施の形態を参酌することができる。
【０１７９】
次に、下地絶縁膜４０２上に第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂをスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成する（図１２（Ｂ）参照）。このとき、図示するように下地絶縁膜４０２を若干過度にエッチングしてもよい。下地絶縁膜４０２を過度にエッチングすることで、後に形成するゲート電極４１０で第３の酸化物半導体膜４０４ｃを覆いやすくすることができる。第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂの材料および作製方法は、先の実施の形態を参酌することができる。
【０１８０】
なお、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂを島状に形成する際に、まず、第２の酸化物半導体膜４０４ｂ上にハードマスクとなる膜およびレジストマスクを設け、ハードマスクとなる膜をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂをエッチングする。その後、ハードマスクを除去する。この時、エッチングでの選択比を大きくしておくことでハードマスクの端部が縮小しないようにすることができる。これに伴い、第２の酸化物半導体膜４０４ｂの端部は角ばっている形状になる。
【０１８１】
次に、第１の導電膜を第２の酸化物半導体膜４０４ｂ上で分断するようにエッチングし、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図１２（Ｃ）参照）。ソース電極４０６ａおよびドレイン電極４０６ｂの材料および作製方法は、先の実施の形態を参酌することができる。
【０１８２】
次に、第２の酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、第３の酸化物半導体膜４０３ｃを成膜し、第３の酸化物半導体膜４０３ｃ上にゲート絶縁膜４０８となる絶縁膜４０７を形成する（図１３（Ａ）参照）。第３の酸化物半導体膜４０３ｃ、絶縁膜４０７の材料および作製方法は、先の実施の形態を参酌することができる。
【０１８３】
次に、絶縁膜４０７上にゲート電極４１０となる第２の導電膜４０９を形成する（図１３（Ｂ）参照）。第２の導電膜４０９の材料および作製方法は、先の実施の形態を参酌することができる。
【０１８４】
次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電膜４０９を選択的にエッチングし、ゲート電極４１０を形成する（図１３（Ｃ）参照）。なお、図９（Ｃ）に示すように、下地絶縁膜４０２の凹部の底面からの下地絶縁膜４０２の凸部の高さｈ１および第１の酸化物半導体膜４０４ａの厚さｔ１の合計ｈ１＋ｔ１が、第３の酸化物半導体膜４０４ｃの厚さｔ３およびゲート絶縁膜４０８の厚さｔＧＩの合計ｔ３＋ｔＧＩよりも大きくなるように形成されているため、ゲート電極４１０は、第２の酸化物半導体膜４０４ｂを電気的に取り囲むように形成される。
【０１８５】
トランジスタ５５０において、下地絶縁膜４０２の凹部の底面からの下地絶縁膜４０２の凸部の高さｈ１および第１の酸化物半導体膜４０４ａの厚さｔ１の合計ｈ１＋ｔ１と第３の酸化物半導体膜４０４ｃの厚さｔ３およびゲート絶縁膜４０８の厚さｔＧＩの合計ｔ３＋ｔＧＩの差である垂直距離Ｈは、０ｎｍより大きい、好ましくはチャネル幅Ｗの５％以上３００％未満、より好ましくはチャネル幅Ｗの１０％以上３００％未満であるとする。また、この垂直距離Ｈが大きすぎると第１の酸化物半導体膜４０４ａの厚さと第２の酸化物半導体膜４０４ｂの厚さの合計が一定である場合、第２の酸化物半導体膜４０４ｂの膜厚が小さくなり、生産性や膜の被覆性が悪化するため、垂直距離Ｈが０ｎｍより大きくチャネル幅Ｗ未満であると好ましく、０ｎｍより大きく第１の酸化物半導体膜４０４ａの厚さｔ１未満であるとさらに好ましい。なお、ゲート電極４１０が第１の酸化物半導体膜４０４ａと第２の酸化物半導体膜４０４ｂの界面より下地絶縁膜４０２側まで延伸していてもチャネル幅Ｗには関与せず、チャネル幅Ｗを小さくすることができるため、高密度化（高集積化）を実現することができる。
【０１８６】
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして絶縁膜４０７を選択的にエッチングし、ゲート絶縁膜４０８を形成する。
【０１８７】
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして第３の酸化物半導体膜４０３ｃをエッチングし、第３の酸化物半導体膜４０４ｃを形成する。
【０１８８】
つまり、第３の酸化物半導体膜４０４ｃの上端部はゲート絶縁膜４０８の下端部と一致し、ゲート絶縁膜４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４１０をマスクとしてゲート絶縁膜４０８および第３の酸化物半導体膜４０４ｃを形成しているがこれに限られず、第２の導電膜４０９の成膜前にゲート絶縁膜４０８および第３の酸化物半導体膜４０４ｃを形成してもよい。
【０１８９】
次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁膜４１２を形成する（図９（Ｂ）、（Ｃ）参照）。酸化物絶縁膜４１２の材料および作製方法は、先の実施の形態を参酌することができる。
【０１９０】
以上の工程で、図９に示すトランジスタ５５０を作製することができる。
【０１９１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１９２】
（実施の形態５）
本実施の形態では、実施の形態１、実施の形態３で説明したトランジスタとは異なる構造のトランジスタについて説明する。
【０１９３】
図２０（Ａ）乃至図２０（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図２０（Ａ）は上面図であり、図２０（Ａ）に示す一点鎖線Ａ−Ｂの断面が図２０（Ｂ）、一点鎖線Ｃ−Ｄの断面が図２０（Ｃ）に相当する。なお、図２０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
【０１９４】
図２０（Ａ）乃至図２０（Ｃ）に示すトランジスタ４９０は、実施の形態１のトランジスタ４５０のソース電極４０６ａおよびドレイン電極４０６ｂの直下にｎ型化した第４の酸化物半導体膜４０４ｄが設けられており、多層膜４０４とのコンタクト抵抗を低減する機能を有する。また、ソース電極４０６ａおよびドレイン電極４０６ｂのエッチングで第２の酸化物半導体膜４０４ｂの一部がエッチングされている。また、第３の酸化物半導体膜４０４ｃがソース電極４０６ａおよびドレイン電極４０６ｂを覆っている。また、酸化物絶縁膜４１２に加熱処理などによって酸素を放出することができる膜を用い、酸化物絶縁膜４１２上に外部に酸素を放出するのを抑制する機能を有するバリア膜４１４を設けてもよい。バリア膜４１４は、酸化アルミニウム膜を用いることが好ましい。該酸化アルミニウム膜は、水素、水、および酸素のブロッキング効果を有する。なお、酸化アルミニウムと酸化シリコンを混ぜたターゲットで成膜した酸化シリコンが含まれている酸化アルミニウム膜を用いることもできる。この際、酸化シリコンの含有量は、０．１ｗｅｉｇｈｔ％以上３０ｗｅｉｇｈｔ％以下であると好ましい。
【０１９５】
また、第４の酸化物半導体膜４０４ｄとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いることができ、たとえばＩｎ、Ｇａ、Ｚｎの原子数比としてはＩｎ：Ｇａ：Ｚｎ＝３：１：２の材料を用いることができる。また、第４の酸化物半導体膜４０４ｄの厚さは１０ｎｍ以下が好ましく、５ｎｍ以下がより好ましい。
【０１９６】
次に、トランジスタ４９０の作製方法について、図７および図２１を用いて説明する。
【０１９７】
まず、基板４００上に下地絶縁膜４０２、第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂを形成する（図７（Ａ）、（Ｂ）参照）。基板４００、下地絶縁膜４０２、第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂの材料および作製方法は実施の形態１を参酌することができる。
【０１９８】
次に、下地絶縁膜４０２、第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂ上に第４の酸化物半導体膜４０３ｄを形成し、第４の酸化物半導体膜４０３ｄ上にソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図２１（Ａ）参照）。
【０１９９】
次に、ソース電極４０６ａおよびドレイン電極４０６ｂをマスクとして、第４の酸化物半導体膜４０３ｄをエッチングして第４の酸化物半導体膜４０４ｄを形成する（図２１（Ｂ）参照）。このとき、第２の酸化物半導体膜４０４ｂの一部がエッチングされることがある。
【０２００】
第４の酸化物半導体膜４０４ｄは、ソース電極４０６ａおよびドレイン電極４０６ｂにより酸素が引き抜かれ、ソース電極４０６ａおよびドレイン電極４０６ｂと接触した近傍の領域に酸素欠損が発生し、膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。ｎ型化した当該領域はトランジスタのソース領域またはドレイン領域として作用させることができ、酸化物半導体膜とのコンタクト抵抗を低減することができる。
【０２０１】
次に、第２の酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、第３の酸化物半導体膜４０３ｃを成膜する（図２１（Ｃ）参照）。
【０２０２】
次に、第３の酸化物半導体膜４０３ｃ上にゲート絶縁膜４０８となる絶縁膜４０７を形成する（図２２（Ａ）参照）。
【０２０３】
次に、絶縁膜４０７上にゲート電極４１０となる導電膜４０９を形成する（図２２（Ｂ）参照）。
【０２０４】
次に、導電膜４０９を選択的にエッチングし、ゲート電極４１０を形成する（図２２（Ｃ）参照）。
【０２０５】
次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁膜４１２を形成する（図２０（Ｂ）、（Ｃ）参照）。
【０２０６】
以上の工程で、図２０に示すトランジスタ４９０を作製することができる。
【０２０７】
なお、実施の形態３のように酸化物半導体膜の端部が角ばっている形状にしてもよい。
【０２０８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２０９】
（実施の形態６）
本実施の形態では、実施の形態１、実施の形態３、実施の形態５で説明したトランジスタとは異なる構造のトランジスタについて説明する。
【０２１０】
図２３（Ａ）乃至図２３（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図２３（Ａ）は上面図であり、図２３（Ａ）に示す一点鎖線Ａ−Ｂの断面が図２３（Ｂ）、一点鎖線Ｃ−Ｄの断面が図２３（Ｃ）に相当する。なお、図２３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
【０２１１】
図２３（Ａ）乃至図２３（Ｃ）に示すトランジスタ８５０は、基板４００上の第１のゲート電極８０１と、溝部を有する下地絶縁膜４０２と、下地絶縁膜４０２の上面の少なくとも一部及び溝部を覆うように、第１のゲート電極８０１に接して設けられた絶縁膜４１６と、絶縁膜４１６を介して第１のゲート電極８０１と重なり、下地絶縁膜４０２の溝部を埋め込む絶縁膜４１８と、絶縁膜４１６および絶縁膜４１８上の第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂと、第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、絶縁膜４１８の上面、第１の酸化物半導体膜４０４ａの側面、第２の酸化物半導体膜４０４ｂの側面および第２の酸化物半導体膜４０４ｂの上面、ソース電極４０６ａおよびドレイン電極４０６ｂと接する第３の酸化物半導体膜４０４ｃと、第３の酸化物半導体膜４０４ｃ上のゲート絶縁膜４０８と、ゲート絶縁膜４０８上面に接し、第２の酸化物半導体膜４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁膜４１２と、を有する。また、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、および第３の酸化物半導体膜４０４ｃを総称して多層膜４０４と呼称する。
【０２１２】
トランジスタ８５０において、第１のゲート電極８０１と、絶縁膜４１８との間に設けられた絶縁膜４１６は、ゲート絶縁膜として機能する。また、絶縁膜４１６は、バリア膜として機能し、酸素を供給することができる酸化アルミニウム膜を用いることが好ましい。また、絶縁膜４１８は、酸素を供給することができる酸化物絶縁膜を用いることが好ましい。絶縁膜４１８は、先の実施の形態の酸化物絶縁膜４１２の材料を用いることができる。
【０２１３】
酸化アルミニウム膜に含まれる過剰酸素は、トランジスタ８５０の作製工程中の加熱処理によって放出され、第２の酸化物半導体膜４０４ｂへと供給される。また、該加熱処理と、第２の酸化物半導体膜４０４ｂ上に絶縁膜等を成膜する際の加熱処理とを兼ねることも可能である。さらに、酸化アルミニウム膜は、酸素及び水素に対するバリア性を有する膜である。よって、第２の酸化物半導体膜４０４ｂは、酸素の脱離が抑制され、且つ酸素が十分に供給されることで酸素欠損が低減されるとともに、水素等の不純物の混入が低減された、酸化物半導体膜である。換言すると、第２の酸化物半導体膜４０４ｂは、高純度真性化された酸化物半導体膜である。高純度化し、ｉ型（真性）化した第２の酸化物半導体膜４０４ｂを有するトランジスタ８５０は、電気特性変動が抑制されており、電気的に安定である。
【０２１４】
絶縁膜４１６および絶縁膜４１８より上の構成は、先の実施の形態を参酌することができる。
【０２１５】
次に、トランジスタ８５０の作製方法について、図２４を用いて説明する。
【０２１６】
まず、基板４００上に第１のゲート電極８０１を形成し、第１のゲート電極８０１上に下地絶縁膜４０２ａを形成する（図２４（Ａ）参照）。
【０２１７】
次に、下地絶縁膜４０２ａにエッチバック処理またはＣＭＰ（化学的機械研磨）処理を施して、第１のゲート電極８０１の一部を露出させる。なお、ＣＭＰ処理とエッチバック処理を組み合わせて用いてもよい。ここでのエッチバック処理またはＣＭＰ処理により、第１のゲート電極８０１上に設けられた下地絶縁膜４０２ａが一部除去され、下地絶縁膜４０２ｂが形成される（図２４（Ｂ）参照）。
【０２１８】
次に、下地絶縁膜４０２ｂおよび第１のゲート電極８０１上に島状に加工した下地絶縁膜４０２ｃを形成し、第１のゲート電極８０１および下地絶縁膜４０２ｃ上に絶縁膜４１６および絶縁膜４１７を形成する（図２４（Ｃ）参照）。なお、下地絶縁膜４０２ｂおよび下地絶縁膜４０２ｃは、まとめて下地絶縁膜４０２と呼称する。
【０２１９】
次に、絶縁膜４１７にエッチバック処理またはＣＭＰ処理を施して、絶縁膜４１６の一部を露出させる。なお、ＣＭＰ処理とエッチバック処理を組み合わせて用いてもよい。ここでのエッチバック処理またはＣＭＰ処理により、絶縁膜４１６上に設けられた絶縁膜４１７が一部除去され、絶縁膜４１８が形成される（図２４（Ｄ）参照）。
【０２２０】
次に、絶縁膜４１６および絶縁膜４１８上に第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂを形成する。第２の酸化物半導体膜４０４ｂ形成後の、ソース電極４０６ａ、ドレイン電極４０６ｂ、第３の酸化物半導体膜４０４ｃ、ゲート絶縁膜４０８、ゲート電極４１０および酸化物絶縁膜４１２の作製方法は実施の形態１の図７、図８を参酌することができる。
【０２２１】
以上の工程で、図２３に示すトランジスタ８５０を作製することができる。
【０２２２】
なお、実施の形態３のように酸化物半導体膜の端部が角ばっている形状にしてもよい。
【０２２３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２２４】
（実施の形態７）
本実施の形態では、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳの成膜モデルについて説明する。
【０２２５】
図２５（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳが成膜される様子を示した成膜室内の模式図である。
【０２２６】
ターゲット２３０は、バッキングプレート上に接着されている。ターゲット２３０およびバッキングプレート下には、複数のマグネットが配置される。該複数のマグネットによって、ターゲット２３０上には磁場が生じている。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
【０２２７】
ターゲット２３０は、多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。なお、劈開面の詳細については後述する。
【０２２８】
基板２２０は、ターゲット２３０と向かい合うように配置しており、その距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５０体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット２３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確認される。なお、ターゲット２３０上の磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン２０１が生じる。イオン２０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
【０２２９】
イオン２０１は、電界によってターゲット２３０側に加速され、やがてターゲット２３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット２００ａおよびペレット２００ｂが剥離し、叩き出される。なお、ペレット２００ａおよびペレット２００ｂは、イオン２０１の衝突の衝撃によって、構造に歪みが生じる場合がある。
【０２３０】
ペレット２００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。また、ペレット２００ｂは、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット２００ａおよびペレット２００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット２００と呼ぶ。ペレット２００の平面の形状は、三角形、六角形に限定されない、例えば、三角形が２個以上６個以下合わさった形状となる場合がある。例えば、三角形（正三角形）が２個合わさった四角形（ひし形）となる場合もある。
【０２３１】
ペレット２００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、ペレット２００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。
【０２３２】
ペレット２００は、プラズマを通過する際に電荷を受け取ることで、側面が負または正に帯電する場合がある。ペレット２００は、側面に酸素原子を有し、当該酸素原子が負に帯電する可能性がある。例えば、ペレット２００ａが、側面に負に帯電した酸素原子を有する例を図２７に示す。このように、側面が同じ極性の電荷を帯びることにより、電荷同士の反発が起こり、平板状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳが、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する可能性がある。
【０２３３】
図２５（Ａ）に示すように、例えば、ペレット２００は、プラズマ中を凧のように飛翔し、ひらひらと基板２２０上まで舞い上がっていく。ペレット２００は電荷を帯びているため、ほかのペレット２００が既に堆積している領域が近づくと、斥力が生じる。ここで、基板２２０の上面では、基板２２０の上面に平行な向きの磁場が生じている。また、基板２２０およびターゲット２３０間には、電位差が与えられているため、基板２２０からターゲット２３０に向けて電流が流れている。したがって、ペレット２００は、基板２２０の上面において、磁場および電流の作用によって、力（ローレンツ力）を受ける（図２８参照。）。このことは、フレミングの左手の法則によって理解できる。なお、ペレット２００に与える力を大きくするためには、基板２２０の上面において、基板２２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板２２０の上面において、基板２２０の上面に平行な向きの磁場が、基板２２０の上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上、より好ましくは５倍以上となる領域を設けるとよい。
【０２３４】
また、基板２２０は加熱されており、ペレット２００と基板２２０との間で摩擦などの抵抗が小さい状態となっている。その結果、図２９（Ａ）に示すように、ペレット２００は、基板２２０の上面を滑空するように移動する。ペレット２００の移動は、平板面を基板２２０に向けた状態で起こる。その後、図２９（Ｂ）に示すように、既に堆積しているほかのペレット２００の側面まで到達すると、側面同士が結合する。このとき、ペレット２００の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ中の酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳとなる。
【０２３５】
また、ペレット２００が基板２２０上で加熱されることにより、原子が再配列し、イオン２０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット２００は、ほぼ単結晶となる。ペレット２００がほぼ単結晶となることにより、ペレット２００同士が結合した後に加熱されたとしても、ペレット２００自体の伸縮はほとんど起こり得ない。したがって、ペレット２００間の隙間が広がることで結晶粒界などの欠陥を形成し、クレバス化することがない。また、隙間には、伸縮性のある金属原子などが敷き詰められ、向きのずれたペレット２００同士の側面を高速道路のように繋いでいると考えられる。
【０２３６】
以上のようなモデルにより、ペレット２００が基板２２０上に堆積していくと考えられる。したがって、エピタキシャル成長とは異なり、被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることがわかる。例えば、基板２２０の上面（被形成面）の構造が非晶質構造であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
【０２３７】
また、ＣＡＡＣ−ＯＳは、平坦面に対してだけでなく、被形成面である基板２２０の上面に凹凸がある場合でも、その形状に沿ってペレット２００が配列することがわかる。例えば、基板２２０の上面が原子レベルで平坦な場合、ペレット２００はａｂ面と平行な平面である平板面を下に向けて並置するため、厚さが均一で平坦、かつ高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なることで、ＣＡＡＣ−ＯＳを得ることができる（図２５（Ｂ）参照。）。
【０２３８】
一方、基板２２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳは、ペレット２００が凸面に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板２２０が凹凸を有するため、ＣＡＡＣ−ＯＳは、ペレット２００間に隙間が生じやすい場合がある。ただし、ペレット２００間で分子間力が働き、凹凸があってもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を有するＣＡＡＣ−ＯＳとすることができる（図２５（Ｃ）参照。）。
【０２３９】
したがって、ＣＡＡＣ−ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜が可能である。
【０２４０】
このようなモデルによってＣＡＡＣ−ＯＳが成膜されるため、スパッタ粒子が厚みのないペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合、基板２２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合がある。
【０２４１】
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性を有するＣＡＡＣ−ＯＳを得ることができる。
【０２４２】
また、ＣＡＡＣ−ＯＳは、ペレット２００のほかに酸化亜鉛粒子を有する成膜モデルによっても説明することができる。
【０２４３】
酸化亜鉛粒子は、ペレット２００よりも質量が小さいため、先に基板２２０に到達する。基板２２０の上面において、酸化亜鉛粒子は、水平方向に優先的に結晶成長することで薄い酸化亜鉛層を形成する。該酸化亜鉛層は、ｃ軸配向性を有する。なお、該酸化亜鉛層の結晶のｃ軸は、基板２２０の法線ベクトルに平行な方向を向く。該酸化亜鉛層は、ＣＡＡＣ−ＯＳを成長させるためのシード層の役割を果たすため、ＣＡＡＣ−ＯＳの結晶性を高める機能を有する。なお、該酸化亜鉛層は、厚さが０．１ｎｍ以上５ｎｍ以下、ほとんどが１ｎｍ以上３ｎｍ以下となる。該酸化亜鉛層は十分薄いため、結晶粒界をほとんど確認することができない。
【０２４４】
したがって、結晶性の高いＣＡＡＣ−ＯＳを成膜するためには、化学量論的組成よりも高い割合で亜鉛を含むターゲットを用いることが好ましい。
【０２４５】
同様に、ｎｃ−ＯＳは、図２６に示す成膜モデルによって理解することができる。なお、図２６と図２５（Ａ）との違いは、基板２２０の加熱の有無のみである。
【０２４６】
したがって、基板２２０は加熱されておらず、ペレット２００と基板２２０との間で摩擦などの抵抗が大きい状態となっている。その結果、ペレット２００は、基板２２０の上面を滑空するように移動することができないため、不規則に降り積もっていくことでｎｃ−ＯＳを得ることができる。
【０２４７】
以下では、ＣＡＡＣ−ＯＳの成膜モデルにおいて記載のターゲットの劈開面について説明する。
【０２４８】
まずは、ターゲットの劈開面について図３０を用いて説明する。図３０に、ＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図３０（Ａ）は、ｃ軸を上向きとし、ｂ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造を示す。また、図３０（Ｂ）は、ｃ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造を示す。
【０２４９】
ＩｎＧａＺｎＯ４の結晶の各結晶面における劈開に必要なエネルギーを、第一原理計算により算出する。なお、計算には、擬ポテンシャルと、平面波基底を用いた密度汎関数プログラム（ＣＡＳＴＥＰ）を用いる。なお、擬ポテンシャルには、ウルトラソフト型の擬ポテンシャルを用いる。また、汎関数には、ＧＧＡ  ＰＢＥを用いる。また、カットオフエネルギーは４００ｅＶとする。
【０２５０】
初期状態における構造のエネルギーは、セルサイズを含めた構造最適化を行った後に導出する。また、各面で劈開後の構造のエネルギーは、セルサイズを固定した状態で、原子配置の構造最適化を行った後に導出する。
【０２５１】
図３０に示したＩｎＧａＺｎＯ４の結晶の構造をもとに、第１の面、第２の面、第３の面、第４の面のいずれかで劈開した構造を作製し、セルサイズを固定した構造最適化計算を行う。ここで、第１の面は、Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面である（図３０（Ａ）参照。）。第２の面は、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面である（図３０（Ａ）参照。）。第３の面は、（１１０）面に平行な結晶面である（図３０（Ｂ）参照。）。第４の面は、（１００）面（またはｂｃ面）に平行な結晶面である（図３０（Ｂ）参照。）。
【０２５２】
以上のような条件で、各面で劈開後の構造のエネルギーを算出する。次に、劈開後の構造のエネルギーと初期状態における構造のエネルギーとの差を、劈開面の面積で除すことで、各面における劈開しやすさの尺度である劈開エネルギーを算出する。なお、構造のエネルギーは、構造に含まれる原子と電子に対して、電子の運動エネルギーと、原子間、原子−電子間、および電子間の相互作用と、を考慮したエネルギーである。
【０２５３】
計算の結果、第１の面の劈開エネルギーは２．６０Ｊ／ｍ２、第２の面の劈開エネルギーは０．６８Ｊ／ｍ２、第３の面の劈開エネルギーは２．１８Ｊ／ｍ２、第４の面の劈開エネルギーは２．１２Ｊ／ｍ２であることがわかった（下表参照。）。
【０２５４】
【表１】
2015015457.tif 000003
【０２５５】
この計算により、図３０に示したＩｎＧａＺｎＯ４の結晶の構造において、第２の面における劈開エネルギーが最も低くなる。即ち、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間が最も劈開しやすい面（劈開面）であることがわかる。したがって、本明細書において、劈開面と記載する場合、最も劈開しやすい面である第２の面のことを示す。
【０２５６】
Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間である第２の面に劈開面を有するため、図３０（Ａ）に示すＩｎＧａＺｎＯ４の結晶は、二つの第２の面と等価な面で分離することができる。したがって、ターゲットにイオンなどを衝突させる場合、もっとも劈開エネルギーの低い面で劈開したウェハース状のユニット（我々はこれをペレットと呼ぶ。）が最小単位となって飛び出してくると考えられる。その場合、ＩｎＧａＺｎＯ４のペレットは、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層となる。
【０２５７】
また、第１の面（Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面）よりも、第３の面（１１０）面に平行な結晶面）、第４の面（（１００）面（またはｂｃ面）に平行な結晶面）の劈開エネルギーが低いことから、ペレットの平面形状は三角形状または六角形状が多いことが示唆される。
【０２５８】
次に、古典分子動力学計算により、ターゲットとしてホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を仮定し、当該ターゲットをアルゴン（Ａｒ）または酸素（Ｏ）によりスパッタした場合の劈開面について評価する。計算に用いたＩｎＧａＺｎＯ４の結晶（２６８８原子）の断面構造を図３１（Ａ）に、上面構造を図３１（Ｂ）に示す。なお、図３１（Ａ）に示す固定層は、位置が変動しないよう原子の配置を固定した層である。また、図３１（Ａ）に示す温度制御層は、常に一定の温度（３００Ｋ）とした層である。
【０２５９】
古典分子動力学計算には、富士通株式会社製Ｍａｔｅｒｉａｌｓ  Ｅｘｐｌｏｒｅｒ５．０を用いる。なお、初期温度を３００Ｋ、セルサイズを一定、時間刻み幅を０．０１フェムト秒、ステップ数を１０００万回とする。計算では、当該条件のもと、原子に３００ｅＶのエネルギーを与え、ＩｎＧａＺｎＯ４の結晶のａｂ面に垂直な方向からセルに原子を入射させる。
【０２６０】
図３２（Ａ）は、図３１に示したＩｎＧａＺｎＯ４の結晶を有するセルにアルゴンが入射してから９９．９ピコ秒（ｐｓｅｃ）後の原子配列を示す。また、図３２（Ｂ）は、セルに酸素が入射してから９９．９ピコ秒後の原子配列を示す。なお、図３２では、図３１（Ａ）に示した固定層の一部を省略して示す。
【０２６１】
図３２（Ａ）より、アルゴンがセルに入射してから９９．９ピコ秒までに、図３０（Ａ）に示した第２の面に対応する劈開面から亀裂が生じる。したがって、ＩｎＧａＺｎＯ４の結晶に、アルゴンが衝突した場合、最上面を第２の面（０番目）とすると、第２の面（２番目）に大きな亀裂が生じることがわかる。
【０２６２】
一方、図３２（Ｂ）より、酸素がセルに入射してから９９．９ピコ秒までに、図３０（Ａ）に示した第２の面に対応する劈開面から亀裂が生じることがわかる。ただし、酸素が衝突した場合は、ＩｎＧａＺｎＯ４の結晶の第２の面（１番目）において大きな亀裂が生じることがわかる。
【０２６３】
したがって、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲットの上面から原子（イオン）が衝突すると、ＩｎＧａＺｎＯ４の結晶は第２の面に沿って劈開し、平板状の粒子（ペレット）が剥離することがわかる。また、このとき、ペレットの大きさは、アルゴンを衝突させた場合よりも、酸素を衝突させた場合の方が小さくなることがわかる。
【０２６４】
なお、上述の計算から、剥離したペレットは損傷領域を含むことが示唆される。ペレットに含まれる損傷領域は、損傷によって生じた欠陥に酸素を反応させることで修復できる場合がある。
【０２６５】
そこで、衝突させる原子の違いによって、ペレットの大きさが異なることについて調査する。
【０２６６】
図３３（Ａ）に、図３１に示したＩｎＧａＺｎＯ４の結晶を有するセルにアルゴンが入射した後、０ピコ秒から０．３ピコ秒までにおける各原子の軌跡を示す。したがって、図３３（Ａ）は、図３１から図３２（Ａ）の間の期間に対応する。
【０２６７】
一方、図３３（Ｂ）より、酸素が第１層（Ｇａ−Ｚｎ−Ｏ層）のガリウム（Ｇａ）と衝突すると、当該ガリウムが第３層（Ｇａ−Ｚｎ−Ｏ層）の亜鉛（Ｚｎ）と衝突した後、当該亜鉛が第５層（Ｉｎ−Ｏ層）まで到達しないことがわかる。なお、ガリウムと衝突した酸素は、外に弾き飛ばされる。したがって、ＩｎＧａＺｎＯ４の結晶を含むターゲットに酸素を衝突させた場合、図３１（Ａ）における第２の面（１番目）に亀裂が入ると考えられる。
【０２６８】
本計算からも、ＩｎＧａＺｎＯ４の結晶は、原子（イオン）が衝突した場合、劈開面から剥離することが示唆される。
【０２６９】
また、亀裂の深さの違いを保存則の観点から検討する。エネルギー保存則および運動量保存則は、式（１）および式（２）のように示すことができる。ここで、Ｅは衝突前のアルゴンまたは酸素の持つエネルギー（３００ｅＶ）、ｍＡはアルゴンまたは酸素の質量、ｖＡは衝突前のアルゴンまたは酸素の速度、ｖ’Ａは衝突後のアルゴンまたは酸素の速度、ｍＧａはガリウムの質量、ｖＧａは衝突前のガリウムの速度、ｖ’Ｇａは衝突後のガリウムの速度である。
【０２７０】
【数１】
2015015457.tif 000004
【０２７１】
【数２】
2015015457.tif 000005
【０２７２】
アルゴンまたは酸素の衝突が弾性衝突であると仮定すると、ｖＡ、ｖ’Ａ、ｖＧａおよびｖ’Ｇａの関係は式（３）のように表すことができる。
【０２７３】
【数３】
2015015457.tif 000006
【０２７４】
式（１）、式（２）および式（３）より、ｖＧａを０とするとアルゴンまたは酸素が衝突した後のガリウムの速度ｖ’Ｇａは、式（４）のように表すことができる。
【０２７５】
【数４】
2015015457.tif 000007
【０２７６】
式（４）において、ｍＡにアルゴンの質量または酸素の質量を代入し、それぞれの原子が衝突した後のガリウムの速度を比較する。アルゴンおよび酸素の衝突前に持つエネルギーが同じである場合、アルゴンが衝突した場合の方が、酸素が衝突した場合よりも１．２４倍ガリウムの速度が高いことがわかる。したがって、ガリウムの持つエネルギーもアルゴンが衝突した場合の方が、酸素が衝突した場合よりも速度の二乗分だけ高くなる。
【０２７７】
アルゴンを衝突させた場合の方が、酸素を衝突させた場合よりも、衝突後のガリウムの速度（エネルギー）が高くなることがわかる。したがって、アルゴンを衝突させた場合の方が、酸素を衝突させた場合よりも深い位置に亀裂が生じたと考えられる。
【０２７８】
以上の計算により、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲットをスパッタすると、劈開面から剥離し、ペレットが形成されることがわかる。一方、劈開面を有さないターゲットの他の構造の領域をスパッタしてもペレットは形成されず、ペレットよりも微細な原子レベルの大きさのスパッタ粒子が形成される。該スパッタ粒子は、ペレットと比べて小さいため、スパッタリング装置に接続されている真空ポンプを介して排気されると考えられる。したがって、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲットをスパッタした場合、様々な大きさ、形状の粒子が基板まで飛翔し、堆積することで成膜されるモデルは考えにくい。スパッタされたペレットが堆積してＣＡＡＣ−ＯＳを成膜する図２５（Ａ）などに記載のモデルが道理に適っている。
【０２７９】
このようにして成膜されたＣＡＡＣ−ＯＳの密度は、単結晶ＯＳと同程度の密度を有する。例えば、ＩｎＧａＺｎＯ４のホモロガス構造を有する単結晶ＯＳの密度は６．３６ｇ／ｃｍ３であるのに対し、同程度の原子数比であるＣＡＡＣ−ＯＳの密度は６．３ｇ／ｃｍ３程度となる。
【０２８０】
図３４に、スパッタリング法で成膜したＣＡＡＣ−ＯＳであるＩｎ−Ｇａ−Ｚｎ酸化物（図３４（Ａ）参照。）、およびそのターゲット（図３４（Ｂ）参照。）の断面における原子配列を示す。原子配列の観察には、高角散乱環状暗視野走査透過電子顕微鏡法（ＨＡＡＤＦ−ＳＴＥＭ：Ｈｉｇｈ−Ａｎｇｌｅ  Ａｎｎｕｌａｒ  Ｄａｒｋ  Ｆｉｅｌｄ  Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）を用いる。なお、ＨＡＡＤＦ−ＳＴＥＭでは、各原子の像強度は原子番号の二乗に比例する。したがって、原子番号の近いＺｎ（原子番号３０）とＧａ（原子番号３１）とは、ほとんど区別できない。ＨＡＡＤＦ−ＳＴＥＭには、日立走査透過電子顕微鏡ＨＤ−２７００を用いる。
【０２８１】
図３４（Ａ）および図３４（Ｂ）を比較すると、ＣＡＡＣ−ＯＳと、ターゲットは、ともにホモロガス構造を有しており、それぞれの原子の配置が対応していることがわかる。したがって、図２５（Ａ）などの成膜モデルに示したように、ターゲットの結晶構造が転写されることでＣＡＡＣ−ＯＳが成膜されることがわかる。
【０２８２】
（実施の形態８）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図面を参照して説明する。
【０２８３】
図１４（Ａ）、図１４（Ｂ）に半導体装置の回路図を、図１４（Ｃ）、図１４（Ｄ）に半導体装置の断面図をそれぞれ示す。図１４（Ｃ）、図１４（Ｄ）はそれぞれ、左側にトランジスタ４５０のチャネル長方向の断面図を示し、右側にチャネル幅方向の断面図を示している。また回路図には、酸化物半導体が適用されたトランジスタであることを明示するために、「ＯＳ」の記載を付している。
【０２８４】
図１４（Ｃ）、図１４（Ｄ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタを有する。ここでは、第２の半導体材料を用いたトランジスタとして、実施の形態１で例示したトランジスタ４５０を適用した例について説明する。
【０２８５】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【０２８６】
ここでは、トランジスタ２２００がｐチャネル型のトランジスタであるものとして説明するが、ｎチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでもない。また、酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２８７】
図１４（Ａ）、図１４（Ｃ）、図１４（Ｄ）に示す構成は、ｐチャネル型のトランジスタとｎチャネル型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成例について示している。
【０２８８】
本発明の一態様の酸化物半導体が適用されたトランジスタは、オン電流が高められているため、回路の高速動作が可能となる。
【０２８９】
図１４（Ｃ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１を介してトランジスタ４５０が設けられている。また、トランジスタ２２００とトランジスタ４５０の間には複数の配線２２０２が設けられている。また各種絶縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ４５０を覆う絶縁膜２２０４と、絶縁膜２２０４上に配線２２０５と、トランジスタの一対の電極と同一の導電膜を加工して形成された配線２２０６と、が設けられている。
【０２９０】
このように、２つのトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
【０２９１】
図１４（Ｃ）では、トランジスタ４５０のソースまたはドレインの一方と、トランジスタ２２００のソースまたはドレインの一方が配線２２０２やプラグ２２０３によって電気的に接続されている。また、トランジスタ４５０のゲートは、配線２２０５、配線２２０６、プラグ２２０３および配線２２０２などを経由して、トランジスタ２２００のゲートと電気的に接続されている。
【０２９２】
図１４（Ｄ）に示す構成では、トランジスタ４５０のゲート絶縁層にプラグ２２０３を埋め込むための開口部が設けられ、トランジスタ４５０のゲートとプラグ２２０３とが接する構成となっている。このような構成とすることで回路の集積化が容易であるのに加え、図１４（Ｃ）に示す構成と比較して経由する配線やプラグの数や長さを低減できるため、回路をより高速に動作させることができる。
【０２９３】
ここで、図１４（Ｃ）、図１４（Ｄ）に示す構成において、トランジスタ４５０やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。例えば図１４（Ｂ）に示すように、それぞれのトランジスタのソースとドレインを接続した回路構成とすることにより、いわゆるアナログスイッチとして機能させることができる。
【０２９４】
また、先の実施の形態のトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。
【０２９５】
図１９に、イメージセンサ機能を有する半導体装置の等価回路の一例を示す。
【０２９６】
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０は、ソースまたはドレインの一方がフォトセンサ基準信号線６７２に、ソースまたはドレインの他方がトランジスタ６５６のソースまたはドレインの一方に電気的に接続されている。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソースまたはドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。
【０２９７】
フォトダイオード６０２には、例えば、ｐ型の導電型を有する半導体層と、高抵抗な（ｉ型の導電型を有する）半導体層と、ｎ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを適用することができる。
【０２９８】
フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用いることができる。
【０２９９】
なお、トランジスタ６４０およびトランジスタ６５６には、先の実施の形態のいずれかで一例を示した、酸化物半導体にチャネルが形成されるトランジスタを用いることができる。図１９では、トランジスタ６４０およびトランジスタ６５６が、酸化物半導体を含むことを明確に判明できるよう、トランジスタの記号に「ＯＳ」と付記している。
【０３００】
トランジスタ６４０およびトランジスタ６５６は、上記実施の形態で一例を示したトランジスタであり、チャネル幅方向において酸化物半導体膜をゲート電極によって電気的に囲い込む構成を有することが好ましい。また、端部が丸みを帯び、曲面を有する酸化物半導体膜を用いたトランジスタであると、酸化物半導体膜上に形成される膜の被覆性を向上させることができる。また、ソース電極およびドレイン電極の端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。よって、トランジスタ６４０およびトランジスタ６５６は、電気的特性変動が抑制された電気的に安定なトランジスタである。該トランジスタを含むことで、図１９で示すイメージセンサ機能を有する半導体装置として信頼性の高い半導体装置を提供することができる。
【０３０１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３０２】
（実施の形態９）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
【０３０３】
図１５に半導体装置の回路図をそれぞれ示す。
【０３０４】
図１５に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態１で説明したトランジスタを用いることができる。
【０３０５】
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０３０６】
図１５において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０３０７】
図１５に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０３０８】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
【０３０９】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
【０３１０】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
【０３１１】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
【０３１２】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０３１３】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０３１４】
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。
【０３１５】
（実施の形態１０）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
【０３１６】
図１６は、実施の形態１で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０３１７】
図１６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０３１８】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３１９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３２０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３２１】
図１６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
【０３２２】
図１６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０３２３】
図１７は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
【０３２４】
ここで、回路７０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。
【０３２５】
スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。
【０３２６】
トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０３２７】
なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０３２８】
トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０３２９】
トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図１７では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。
【０３３０】
なお、図１７では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０３３１】
図１７におけるトランジスタ７０９は、実施の形態１で説明したトランジスタを用いることができる。また、第２ゲート（第２のゲート電極）を有する構成とすることが好ましい。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソース電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のしきい値電圧を制御するための電位信号であり、トランジスタ７０９のＩｃｕｔをより低減することができる。なお、トランジスタ７０９としては、第２ゲートを有さないトランジスタを用いることもできる。
【０３３２】
また、図１７において、記憶素子７００に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７００に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるトランジスタとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０３３３】
図１７における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０３３４】
本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によって保持することができる。
【０３３５】
また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０３３６】
また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０３３７】
また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０３３８】
このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０３３９】
本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０３４０】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３４１】
（実施の形態１１）
本実施の形態では、実施の形態１で説明したトランジスタ、実施の形態７、実施の形態８で説明した記憶装置、または実施の形態９で説明したＣＰＵ等（ＤＳＰ、カスタムＬＳＩ、ＰＬＤ、ＲＦ−ＩＤを含む）を用いることのできる電子機器の例について説明する。
【０３４２】
実施の形態１で説明したトランジスタ、実施の形態７、実施の形態８で説明した記憶装置、または実施の形態９で説明したＣＰＵ等は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレーヤ、ラジオ、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話、トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線診断装置等の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図１８に示す。
【０３４３】
図１８（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。先の実施の形態で例示したトランジスタを筐体８００１に組み込まれた表示部８００２を動作するための駆動回路または画素に用いることが可能である。
【０３４４】
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）等の半導体表示装置を用いることができる。
【０３４５】
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０３４６】
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを備えていてもよい。ＣＰＵ８００４やメモリに、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを用いることによって省電力化を図ることができる。
【０３４７】
図１８（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出部８１０２と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを含む電気機器の一例である。
【０３４８】
また、図１８（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１８（Ａ）においては、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化を図ることができる。
【０３４９】
また、図１８（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１８（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
【０３５０】
図１８（Ｂ）、図１８（Ｃ）には、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９７０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
【０３５１】
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０３５２】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０３５３】
２００    ペレット
２００ａ    ペレット
２００ｂ    ペレット
２０１    イオン
２２０    基板
２３０    ターゲット
４００    基板
４０１    導電膜
４０２    下地絶縁膜
４０２ａ    下地絶縁膜
４０２ｂ    下地絶縁膜
４０２ｃ    下地絶縁膜
４０３ｃ    第３の酸化物半導体膜
４０３ｄ    第４の酸化物半導体膜
４０４    多層膜
４０４ａ    第１の酸化物半導体膜
４０４ｂ    第２の酸化物半導体膜
４０４ｃ    第３の酸化物半導体膜
４０４ｄ    第４の酸化物半導体膜
４０６ａ    ソース電極
４０６ｂ    ドレイン電極
４０７    絶縁膜
４０８    ゲート絶縁膜
４０９    導電膜
４１０    ゲート電極
４１２    酸化物絶縁膜
４１４    バリア膜
４１６    絶縁膜
４１７    絶縁膜
４１８    絶縁膜
４３５    境界
４５０    トランジスタ
４６０    トランジスタ
４７０    トランジスタ
４８０    トランジスタ
４９０    トランジスタ
５５０    トランジスタ
５６０    トランジスタ
５７０    トランジスタ
６０２    フォトダイオード
６４０    トランジスタ
６５６    トランジスタ
６５８    フォトダイオードリセット信号線
６５９    ゲート信号線
６７２    フォトセンサ基準信号線
７００    記憶素子
７０１    回路
７０２    回路
７０３    スイッチ
７０４    スイッチ
７０６    論理素子
７０７    容量素子
７０８    容量素子
７０９    トランジスタ
７１０    トランジスタ
７１３    トランジスタ
７１４    トランジスタ
７２０    回路
８０１    ゲート電極
８５０    トランジスタ
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２２００    トランジスタ
２２０１    絶縁膜
２２０２    配線
２２０３    プラグ
２２０４    絶縁膜
２２０５    配線
２２０６    配線
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
８０００    テレビジョン装置
８００１    筐体
８００２    表示部
８００３    スピーカ部
８００４    ＣＰＵ
８１００    警報装置
８１０１    マイクロコンピュータ
８１０２    検出部
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＣＰＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＣＰＵ
９７００    電気自動車
９７０１    二次電池
９７０２    回路
９７０３    駆動装置
９７０４    処理装置
【図１】
2015015457.tif 000008
【図２】
2015015457.tif 000009
【図３】
2015015457.tif 000010
【図４】
2015015457.tif 000011
【図５】
2015015457.tif 000012
【図６】
2015015457.tif 000013
【図７】
2015015457.tif 000014
【図８】
2015015457.tif 000015
【図９】
2015015457.tif 000016
【図１０】
2015015457.tif 000017
【図１１】
2015015457.tif 000018
【図１２】
2015015457.tif 000019
【図１３】
2015015457.tif 000020
【図１４】
2015015457.tif 000021
【図１５】
2015015457.tif 000022
【図１６】
2015015457.tif 000023
【図１７】
2015015457.tif 000024
【図１８】
2015015457.tif 000025
【図１９】
2015015457.tif 000026
【図２０】
2015015457.tif 000027
【図２１】
2015015457.tif 000028
【図２２】
2015015457.tif 000029
【図２３】
2015015457.tif 000030
【図２４】
2015015457.tif 000031
【図２５】
2015015457.tif 000032
【図２６】
2015015457.tif 000033
【図２７】
2015015457.tif 000034
【図２８】
2015015457.tif 000035
【図２９】
2015015457.tif 000036
【図３０】
2015015457.tif 000037
【図３１】
2015015457.tif 000038
【図３２】
2015015457.tif 000039
【図３３】
2015015457.tif 000040
【図３４】
2015015457.tif 000041