(57)【要約】      （修正有）【課題】ＤＣＤＣコンバータ等の半導体装置の集積度を高める。【解決手段】制御回路101とスイッチングトランジスタ102を有する半導体装置（例えば、ＤＣＤＣコンバータ）において、制御回路が設けられた基板100に重ねて、酸化物半導体層を用いて形成されたスイッチングトランジスタを設ける。また、スイッチングトランジスタにバックゲートを設け、酸化物半導体層で発生した熱を、バックゲートと他の配線を伝導させて基板に逃がす構造とすることで、集積化に伴う温度上昇を防止する。また、制御回路上に形成される酸化物半導体層の一部を用いてトランジスタと容量素子で構成される電位保持部を、制御回路内のバイアス電位を発生する回路に設けることで省電力化を図る。【選択図】図１
2015046592.tif 000002
【特許請求の範囲】
【請求項１】
基板に設けられたパルス幅変調信号を出力する制御回路と、
前記パルス幅変調信号がゲートに入力されるスイッチングトランジスタと、を有し、
前記スイッチングトランジスタは前記制御回路に重ねて形成されていることを特徴とする半導体装置。
【請求項２】
前記スイッチングトランジスタがバックゲートを有し、前記バックゲートは、１つもしくは複数の導電性材料を経由して、基板に接続することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記制御回路は、三角波発生回路と、誤差増幅器と、比較器と、タイマーと、を有し、
前記三角波発生回路、前記誤差増幅回路および前記比較器は、それぞれバイアス回路、および前記バイアス回路で生成される定電位を保持するための電位保持部を有し、
前記電位保持部は、容量素子とトランジスタとを有し、前記トランジスタは、前記タイマーによってオンまたはオフが間欠的に制御されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記タイマーは、前記トランジスタをオフにする期間において、前記バイアス回路への電圧の供給を停止するよう制御する回路であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記制御回路は、バンドギャップリファレンス回路、基準バイアス生成回路および基準電圧源を有し、
前記タイマーは、前記トランジスタをオフにする期間において、前記バンドギャップリファレンス回路、前記基準バイアス生成回路および前記参照電圧生成回路への電圧の供給を停止するよう制御する回路であることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記トランジスタは、酸化物半導体層をチャネル形成領域となる半導体層に用いたトランジスタであることを特徴とする請求項３乃至５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置を含む電気機器に関する。
【背景技術】
【０００２】
ＤＣＤＣコンバータとは、ある電圧をそれより高いあるいは低い電圧に変換する回路である。シリコン（Ｓｉ）をチャネル形成領域となる半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）をチャネル形成領域となる半導体層に用いたトランジスタ（以下、ＯＳトランジスタともいう）と、を組み合わせたＤＣＤＣコンバータが提案されている（特許文献１および２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１９６８２号公報
【特許文献２】特開２０１２−１００５２２号公報
【特許文献３】特開２０１２−０８９８３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般にＤＣＤＣコンバータは図２（Ａ）に示すようにスイッチングトランジスタ２０２とそれを制御する制御回路２０１、インダクタ２０３、ダイオード２０４、容量素子２０５、抵抗素子２０６、抵抗素子２０７によって構成される。端子Ｖｉｎはある電位に保持され、端子Ｖｏｕｔからは、端子Ｖｉｎの電位とは異なる電位が出力される。
【０００５】
発生させる電力が小さい場合には、図２（Ａ）に示すようにスイッチングトランジスタ２０２と制御回路２０１を１つの半導体チップ２００に形成している。この場合、スイッチングトランジスタ２０２は比較的大きな面積を占有し、図２（Ｂ）に示すように、半導体チップ２００の１０％乃至５０％になることもあり、回路の集積化の妨げとなっている。
【０００６】
本発明の一態様は、集積度の高い半導体装置、新規な構成の半導体装置を提供することを課題の一とする。
【０００７】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００８】
スイッチングトランジスタと、スイッチングトランジスタを制御する制御回路と、を有する半導体装置（ＤＣＤＣコンバータ等）において、制御回路（が設けられている層）に重ねて、スイッチングトランジスタを設ける。
【０００９】
また、スイッチングトランジスタはバックゲートを有し、バックゲートが、１つもしくは複数の導電性材料を経由して、基板に接続する構造であってもよい。
【００１０】
なお、スイッチングトランジスタとしては、高電圧にも耐えられるトランジスタを用いる。そのようなトランジスタとしては、ワイドギャップ半導体である酸化物半導体をチャネルに用いて形成されるトランジスタ（酸化物半導体トランジスタ）を用いることができる（特許文献３参照）。
【００１１】
また、制御回路は、タイマー、誤差増幅器、基準電圧源を有してもよい。また、ＤＣＤＣコンバータは抵抗素子、容量素子、インダクタ、ダイオードのいずれかを有してもよい。また、ＤＣＤＣコンバータは制御回路上に、さらに、ダイオード、抵抗素子、容量素子が重ねて設けられてもよい。
【００１２】
また、制御回路は、バイアス回路、および前記バイアス回路で生成される定電位を保持するための電位保持部を有し、電位保持部は、容量素子とトランジスタと、を有し、トランジスタは、タイマーによってオンまたはオフが間欠的に制御される構成でもよい。トランジスタは、酸化物半導体トランジスタでもよい。
【発明の効果】
【００１３】
本発明の一態様により、集積化された半導体装置（例えば、ＤＣＤＣコンバータ）を提供することができる。１つのチップあたりの面積を小さくすることにより、１枚のウェハーから取り出せるチップ数が増加し、１つのチップあたりのコストを下げることができる。
【００１４】
また、集積化すると発熱の問題が生じるが、スイッチングトランジスタにバックゲートを設け、バックゲートにより、酸化物半導体層の発する熱を吸収し、これを基板にすみやかに排出することで、この問題を解決できる。
【００１５】
なお、特許文献１および２にあるように、酸化物半導体トランジスタは単位チャネル幅あたりのオフ電流が非常に小さいという特徴も呈することがある。スイッチングトランジスタとしては一般的にシリコントランジスタが用いられるが、スイッチングトランジスタは非常に大きなチャネル幅を有するため、オフ電流も大きくなる傾向がある。チャネルが酸化物半導体膜に形成されるトランジスタは単位チャネル幅あたりのオフ電流が小さいため、チャネル幅が大きくなってもオフ電流を低減でき、消費電力を抑えることができる。
【００１６】
また、バイアス回路は、電流を流すことで所定の電位を発生させるものであるので、常時稼働していると消費電力を増大させるが、酸化物半導体トランジスタは上記のようにオフ電流が小さいため、これと容量素子を用いて構成される電位保持部は長期にわたり電位を保持することができ、バイアス回路の電流を停止させることができる。このため、バイアス回路での消費電力を低減できる。
【図面の簡単な説明】
【００１７】
【図１】半導体装置の断面構造の例を示す模式図。
【図２】従来のＤＣＤＣコンバータの回路図と構造を示す図。
【図３】半導体装置の構造例を示す図。
【図４】半導体装置の構造例を示す図。
【図５】半導体装置の構造例を示す図。
【図６】半導体装置の構造例を示す図。
【図７】半導体装置の構造例を示す図。
【図８】半導体装置の断面構造の例を示す模式図。
【図９】半導体装置の断面構造の例を示す模式図。
【図１０】半導体装置の回路図の例。
【図１１】半導体装置の回路図の例。
【図１２】制御回路のブロック図の例。
【図１３】制御回路の動作例を説明する図。
【図１４】誤差増幅回路の例を示すブロック図。
【図１５】ＯＴ増幅回路の回路図の例（Ａ）とＯＰ増幅回路の回路図の例（Ｂ）。
【図１６】比較器の回路図の例（Ａ）と三角波発生回路の回路図の例（Ｂ）。
【図１７】半導体装置の動作例を説明する図。
【図１８】ＤＣＤＣコンバータを用いた電子機器の例。
【発明を実施するための形態】
【００１８】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００１９】
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２０】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００２１】
ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、およびドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。なお、電位の関係からソースとドレインが特定できる場合もある。
【００２２】
また本明細書等において用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２３】
また本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２４】
また本明細書等において図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックでおこなう処理を複数の回路ブロックでおこなうよう設けられている場合もある。
【００２５】
（実施の形態１）
図１にＤＣＤＣコンバータの断面の模式図を示す。ＤＣＤＣコンバータは、単結晶シリコン等の半導体の基板１００に設けられた制御回路１０１と、その上に設けられたスイッチングトランジスタ１０２を有する。スイッチングトランジスタ１０２は、１つ又は複数のトランジスタを有する。スイッチングトランジスタ１０２は、上部絶縁物１２４により覆われている。なお、上部絶縁物１２４は、複数の層よりなっていてもよい。また、基板１００はＳＯＩ基板でもよい。
【００２６】
図１の領域１０３の詳細を図９（Ａ）に示す。領域１０３には、Ｎチャネル型のシリコントランジスタとＰチャネル型のシリコントランジスタが示されている。Ｎチャネル型トランジスタは、Ｐ型ウェル１０６ｐとＮ型不純物領域１０７ｎを用いて形成され、Ｐチャネル型トランジスタは、Ｎ型ウェル１０６ｎとＰ型不純物領域１０７ｐを用いて形成される。Ｐ型ウェル１０６ｐとＮ型ウェル１０６ｎは素子分離絶縁物１０５で分離される。
【００２７】
なお、この例では、いわゆるツインウェル構造を示しているが、これに限定されない。また、シリコントランジスタは薄膜状の単結晶シリコンを用いて形成されてもよい。また、Ｐ型ウェル１０６ｐ、Ｎ型ウェル１０６ｎ、Ｐ型不純物領域１０７ｐ、Ｎ型不純物領域１０７ｎ中それぞれの不純物濃度は均一でなくてもよい。また、Ｐ型不純物領域１０７ｐ、Ｎ型不純物領域１０７ｎに接して、シリサイド層が設けられていてもよい。
【００２８】
Ｐ型ウェル１０６ｐ、Ｎ型ウェル１０６ｎ、Ｐ型不純物領域１０７ｐ、Ｎ型不純物領域１０７ｎ上にゲート絶縁物１０８が設けられる。ゲート絶縁物１０８は、複数の層よりなっていてもよい。また、Ｐ型ウェル１０６ｐ上、Ｎ型ウェル１０６ｎ上、Ｐ型不純物領域１０７ｐ上、Ｎ型不純物領域１０７ｎ上で、組成の異なるものでもよい。ゲート絶縁物１０８の材料としては、酸化シリコン、酸化ハフニウム、酸化ランタン等を用いることができる。
【００２９】
例えば、Ｎ型ウェル１０６ｎ上では、酸化シリコンのみでゲート絶縁物１０８を構成する一方、Ｐ型ウェル１０６ｐ上では、酸化シリコンと酸化ハフニウムの積層体からなる材料でゲート絶縁物１０８を形成してもよい。
【００３０】
ゲート絶縁物１０８上にゲート配線１０９を設ける。ゲート配線１０９は、複数の層よりなっていてもよい。また、場所によってその組成や形状、層構造が異なってもよい。ゲート配線１０９の材料としては、不純物を添加して導電性を高めたシリコン、さらには、タンタル、チタン、タングステン、モリブデン等の金属、これらの金属の窒化物、炭化物あるいはシリサイド等を用いることができる。
【００３１】
Ｐ型不純物領域１０７ｐ、Ｎ型不純物領域１０７ｎに第１コンタクトプラグ１１０を接続させる。また、第１コンタクトプラグ１１０に接して、第１層配線１１１を設ける。さらに、第１層配線１１１に第２コンタクトプラグ１１２を接続させる。これらのコンタクトプラグ、配線は多層配線技術を用いて形成され、それらの間には、下部層間絶縁物１１３が設けられる。
【００３２】
なお、図では明示されていないが、下部層間絶縁物１１３は、複数の絶縁物の層よりなっている。下部層間絶縁物１１３に用いることのできる絶縁物としては、酸化シリコン、窒化シリコン、酸化炭化シリコン、酸化窒化シリコン等がある。
【００３３】
コンタクトプラグ、配線の材料としては、タンタル、チタン、タングステン、モリブデン、銅、アルミニウム等の金属、これらの金属の窒化物、炭化物あるいはシリサイドのうち導電性の高いものを用いることができる。
【００３４】
特に、電気伝導性および後述する熱伝導性を考慮すると、これらのコンタクトプラグ、配線全体に占める銅の比率が高いことが好ましい。一方、銅による汚染を防止する意味では、銅以外のバリヤ性のある材料を適度に用いる必要がある。したがって、コンタクトプラグ、配線全体に占める銅の比率は、８０％以上９０％以下であることが好ましい。
【００３５】
図１の領域１０４ａの詳細を図９（Ｂ）に示す。領域１０４ａには、酸化物半導体トランジスタの一部が示されている。酸化物半導体トランジスタ（ＯＳトランジスタともいう）の詳細は後述される。
【００３６】
多層配線技術を用いて形成された第２コンタクトプラグ１１２と第２層配線１１４の上にバリヤ層１１６が設けられる。バリヤ層１１６は、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム等を用いて形成され、水素や酸素の移動を阻止する機能を有する。
【００３７】
バリヤ層１１６を貫通して、第２層配線１１４に達する第３コンタクトプラグ１１５が設けられる。そして、第３コンタクトプラグ１１５に接して、第３層配線１１８が、中間絶縁層１１７に埋め込むように形成される。中間絶縁層１１７としては、下部層間絶縁物１１３に用いられる材料を用いることができる。
【００３８】
なお、第３層配線１１８は、ＯＳトランジスタのバックゲートとして機能する。すなわち、制御回路１０１の低電位（ＧＮＤ等）と同じ電位に保持される。ＯＳトランジスタがＮチャネル型である場合、バックゲートの電位をＧＮＤとすることで、オフ電流を低減できる。なお、ＯＳトランジスタがＰチャネル型である場合、バックゲートの電位を制御回路１０１の高電位（ＶＤＤ等）とすることで、同様な効果が得られる。なお、ＯＳトランジスタのバックゲートは設けなくてもよい。
【００３９】
第３層配線１１８上には、バックゲート絶縁物１１９が設けられる。さらに、バックゲート絶縁物１１９上には、酸化物半導体層１２０が設けられる。さらに、酸化物半導体層１２０上には、第４層配線１２１が設けられる。第４層配線１２１はＯＳトランジスタのソースあるいはドレインとして機能する。図９（Ｂ）に示される３つの第４層配線１２１のうち、中央のものがソースであれば、他はドレインであり、中央のものがドレインであれば、他はソースである。
【００４０】
第４層配線１２１を覆って、フロントゲート絶縁物１２２が設けられ、フロントゲート絶縁物１２２の上に、第５層配線１２３が設けられる。第５層配線１２３は、フロントゲートとして機能する。また、第５層配線１２３を覆って、上部絶縁物１２４が設けられる。上部絶縁物１２４としては、下部層間絶縁物１１３に用いられる材料を用いることができる。
【００４１】
なお、例えば、酸化シリコンと酸化ハフニウムの積層のように、フロントゲート絶縁物１２２の一部に酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、第５層配線１２３の電位を第４層配線１２１の電位より高い状態を、１秒以上、代表的には１分以上維持してもよい。
【００４２】
そうすることで、酸化物半導体層１２０から第５層配線１２３に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。このように電子捕獲準位に必要な量の電子を捕獲させたＯＳトランジスタは、しきい値電圧がプラス側にシフトする。第５層配線１２３の電位の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せしめる処理は、ＯＳトランジスタの作製過程におこなえばよい。
【００４３】
例えば、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
【００４４】
以上の例では、制御回路の配線を第１層配線１１１と第２層配線１１４の２層としたが、より多くの配線層を有してもよい。また、以上の例では、スイッチングトランジスタ１０２が単層であるが、スイッチングトランジスタ１０２を複数の層にわたって形成してもよい。
【００４５】
例えば、図３（Ａ）に示すように、スイッチングトランジスタ１０２の層を３つ形成してもよい。チップ面積は、スイッチングトランジスタ１０２を制御回路１０１に重ねて形成することで、従来のものより小さくできるが、さらに、スイッチングトランジスタ１０２の実効的な面積を大きくすることで、スイッチングトランジスタ１０２のチャネル幅を増加させることができ、スイッチングトランジスタのオン抵抗を低減することができ、変換効率を高めることができる。
【００４６】
図４には、第４層配線１２１のレイアウトの例を示す。ここで、第４層配線１２１は、酸化物半導体層１２０の上に、２つの部分、すなわち、ドレイン電極１２１ｄとソース電極１２１ｓに分離して形成され、くしの歯が噛み合うように配置されている。
【００４７】
図５には、第５層配線１２３のレイアウトの例を示す。図５中の一点鎖線Ａ−Ｂは、図４中の一点鎖線Ａ−Ｂと同じ場所を示す。なお。図１は、一点鎖線Ａ−Ｂに沿った断面に相当する。第５層配線１２３は、ドレイン電極１２１ｄとソース電極１２１ｓの間の隙間に沿うように設けられる。なお、第３層配線１１８も第５層配線１２３と同様な形状で形成される。
【００４８】
図６には、第４層配線１２１のレイアウトの他の例を示す。ここで、第４層配線１２１は、複数の部分に分断されているように見えるが、図示されていない部分で接続されているため、ドレイン電極１２１ｄとソース電極１２１ｓの２つに分離されている。そして、ドレイン電極１２１ｄとソース電極１２１ｓは、くしの歯が噛み合うように配置されている。
【００４９】
ドレイン電極１２１ｄとソース電極１２１ｓに線幅の広い部分を設けることで、配線抵抗を低減できる。なお、同様な考えで、ドレイン電極１２１ｄとソース電極１２１ｓに厚い部分を設けて抵抗の低減を図ってもよい。例えば、もっとも厚く設定された部分の厚さを、もっとも薄く設定された部分の厚さの１０倍以上１００倍以下としてもよい。
【００５０】
図７には、第５層配線１２３のレイアウトの他の例を示す。図７中の一点鎖線Ｃ−Ｄは、図６中の一点鎖線Ｃ−Ｄと同じ場所を示す。第５層配線１２３は、ドレイン電極１２１ｄとソース電極１２１ｓの間の隙間に沿うように設けられる。また、第３層配線１１８も第５層配線１２３と同様な形状で形成される。
【００５１】
第５層配線１２３に幅の広い部分を設けることで、配線抵抗を低減できる。なお、同様な考えで、第５層配線１２３に厚い部分を設けて抵抗の低減を図ってもよい。例えば、もっとも厚く設定された部分の厚さを、もっとも薄く設定された部分の厚さの１０倍以上１００倍以下としてもよい。
【００５２】
図８には、別の半導体装置の断面の模式図を示す。図１と大きく異なる点は、第３層配線１１８の形状である。図９（Ｃ）を用いて、詳細を説明する。図８中の領域１０４ｂは、図９（Ｃ）に示されるように、下部層間絶縁物１１３中に設けられた第２層配線１１４、第３コンタクトプラグ１１５、バリヤ層１１６、中間絶縁層１１７、第３層配線１１８、バックゲート絶縁物１１９、酸化物半導体層１２０、第４層配線１２１（ドレイン電極１２１ｄ、ソース電極１２１ｓ）、フロントゲート絶縁物１２２、第５層配線１２３、上部絶縁物１２４を有する。
【００５３】
ここで、図１（および図９（Ｂ））に示されるＯＳトランジスタとは異なり、第３層配線１１８が、ソース電極１２１ｓの一部あるいは全部と重なっている。なお、ドレイン電極１２１ｄとは、重ならないことが好ましい。また、このように、酸化物半導体層１２０と第３層配線１１８が重なる部分を大きくすることにより、酸化物半導体層１２０から発生する熱を、第３層配線１１８を介して排出できる。
【００５４】
特に、第３層配線１１８は金属（第１コンタクトプラグ１１０、第１層配線１１１、第２コンタクトプラグ１１２、第２層配線１１４、第３コンタクトプラグ１１５）を通して、基板１００に接続しているため、熱を迅速に基板１００に逃がすことができる。
【００５５】
また、放熱性をよくする目的からは、第３層配線１１８を厚く（例えば、５００ｎｍ以上）してもよい。あるいは、第１コンタクトプラグ１１０、第１層配線１１１、第２コンタクトプラグ１１２、第２層配線１１４、第３コンタクトプラグ１１５、第３層配線１１８等の排熱経路の一部あるいは全部には、熱伝導性のよい銅を用いることも好適である。
【００５６】
上記のように、スイッチングトランジスタ１０２をＯＳトランジスタで形成し、ＯＳトランジスタにバックゲートを形成し、そのバックゲートを、通常のバックゲートとしての機能のみならず放熱板として用いることによって、スイッチングトランジスタ１０２から生じた熱を排出し、半導体装置の温度上昇を抑えるという効果がある。このようにして、チップのコスト上昇を抑え、チップ温度の上昇を抑えたＤＣＤＣコンバータを構成することができる。
【００５７】
図１０（Ａ）には、非絶縁型昇圧チョーク方式のＤＣＤＣコンバータの例を示す。ＤＣＤＣコンバータは、上記のように、基板１００に設けられた制御回路１０１と、制御回路に重ねて設けられたスイッチングトランジスタ１０２を有する。スイッチングトランジスタ１０２は、ＯＳトランジスタで構成される。一方、制御回路１０１の少なくとも１つのトランジスタはＯＳトランジスタ以外で構成される。
【００５８】
また、ＤＣＤＣコンバータは、基板１００とは別に、インダクタ１２５、ダイオード１２６、容量素子１２７、抵抗素子１２８、抵抗素子１２９が設けられる。なお、図１０（Ａ）では、制御回路１０１の低電位と、スイッチングトランジスタ１０２のソース、容量素子１２７、抵抗素子１２９が接地されているが、これらが同じ電位である必要はない。
【００５９】
ここで、制御回路１０１は、例えば、図１１（Ａ）に示すように、基準電圧源１３０、三角波発生回路１３１、誤差増幅器１３２、比較器１３３、増幅回路１３４によって構成され、これらはすべてシリコントランジスタによって構成されてもよいし、そのうちの一部にＯＳトランジスタが用いられてもよい。また、制御回路１０１の電源電位は、例えば、高電位を電池１３５の正極電位と同じとし、低電位を電池１３５の負極電位（ＧＮＤ）とするとよい。
【００６０】
なお、基準電圧源１３０の出力電位、抵抗素子１２８、抵抗素子１２９の値は設定する出力電位Ｖｏｕｔに応じて決定できる。また、三角波発生回路１３１から出力される電位は、基準電圧源１３０から出力される電位を中心に上下に変動する三角波であるとする。
【００６１】
誤差増幅器１３２には、基準電圧源１３０の電位と、出力電位ＶｏｕｔとＧＮＤの差が抵抗素子１２８と抵抗素子１２９で分割された電位Ｖ１が入力される。例えば、電位Ｖ１が基準電圧源１３０の電位より低い場合、その差分が増幅され、基準電圧源１３０の電位より低い電位が誤差増幅器１３２より出力される。比較器１３３には誤差増幅器１３２の出力と三角波発生回路１３１の出力が入力される。
【００６２】
比較器１３３は、２つの入力電位を比較し、一方が他方より高ければハイレベルの電位を、低ければローレベルの電位を出力するとする。したがって、比較器１３３から出力される電位は、デューティー比が固定されていない矩形波（パルス幅変調信号、ＰＷＭ信号）となる。例えば、誤差増幅器１３２の出力電位が三角波発生回路１３１の出力電位より低い場合、比較器１３３の出力電位はハイレベル、高い場合はローレベルになるとする。
【００６３】
このとき、誤差増幅器１３２の出力電位が基準電圧源１３０の出力電位より低い場合、誤差増幅器１３２の出力電位が、三角波発生回路１３１からの出力電位より低い時間のほうが、高い時間よりも長くなる。すなわち、比較器１３３から出力される矩形波パルスは、ハイレベルである時間がローレベルである時間より長くなる。
【００６４】
この矩形波パルスを増幅回路１３４で増幅し、スイッチングトランジスタ１０２のゲートに入力する。ハイレベルの期間が長い場合はスイッチングトランジスタ１０２がオンである時間が長くなる。スイッチングトランジスタ１０２がオンであるとインダクタ１２５を介して電池１３５からスイッチングトランジスタ１０２に電流が流れ、スイッチングトランジスタ１０２のドレインの電位Ｖ２は、ＧＮＤに近づく。また、この電流によるエネルギーが磁気エネルギーとしてインダクタ１２５に蓄積される。
【００６５】
スイッチングトランジスタ１０２がオフとなると、スイッチングトランジスタ１０２のソースドレイン間を流れる電流は止まる。一方、インダクタ１２５からは、慣性で、スイッチングトランジスタ１０２のドレインに電流が流れ続けるために逆起電力が発生し、電位Ｖ２は電池１３５の正極電位より高くなる。そのため、ダイオード１２６を通って電流が流れ、容量素子１２７が充電される。
【００６６】
このように、電位Ｖ２は、スイッチングトランジスタ１０２のオンオフに伴って大きく変動するのであるが、容量素子１２７の容量を十分に大きくすれば、出力電位Ｖｏｕｔの変動はきわめて小さくなり、ほぼ直流とみなせる。すなわち、電池１３５の正極電位よりも高い電位が出力電位Ｖｏｕｔとして取り出せる。
【００６７】
ここで、スイッチングトランジスタがオンである期間がオフである期間より長い場合のほうが、そうでない場合よりも、出力電位Ｖｏｕｔが高くなる。
【００６８】
出力電位Ｖｏｕｔを抵抗素子１２８、抵抗素子１２９で分圧した電位Ｖ１を、帰還信号（図中に、ＦＢとして示す）として誤差増幅器１３２に戻すことによって、出力電位Ｖｏｕｔを調整できる。
【００６９】
すなわち、出力電位Ｖｏｕｔが高くなった場合には、電位Ｖ１が高くなり、スイッチングトランジスタ１０２がオンである期間が短くなるため、出力電位Ｖｏｕｔが低くなるように動作し、一方、出力電位Ｖｏｕｔが低くなった場合にはスイッチングトランジスタ１０２のオンである期間が長くなるように帰還がかかり、出力電位Ｖｏｕｔが高くなるように動作する。このようにしてＤＣＤＣコンバータの出力電位Ｖｏｕｔが安定する。詳細は実施の形態２を参照すればよい。
【００７０】
なお、抵抗素子１２８、抵抗素子１２９を介して流れる電流を減らすためには、抵抗素子１２８、抵抗素子１２９の抵抗値を大きくする必要があるが、そうすると、帰還信号の遅延が大きくなり、また、熱雑音によるエラーも生じる。場合によっては、抵抗素子１２８、抵抗素子１２９を設けず、出力電位Ｖｏｕｔを直接、誤差増幅器１３２に入力してもよい。
【００７１】
図１０（Ｂ）には、別の構成のＤＣＤＣコンバータを示す。図１０（Ｂ）に示されるＤＣＤＣコンバータは、制御回路１０１、スイッチングトランジスタ１０２に加えて、ダイオード１２６、容量素子１２７、抵抗素子１２８、抵抗素子１２９をも、１つの基板１００上に積層したものであり、例えば、図３（Ｂ）に示すような構成となる。
【００７２】
なお、ＤＣＤＣコンバータは、以上に限られず、例えば、図１１（Ｂ）に示すような回路構成を有するものでもよい。図１１（Ｂ）に示すＤＣＤＣコンバータは、非絶縁型降圧チョーク方式と呼ばれるものであり、回路を構成する素子は図１１（Ａ）に示すものと同じであるが、スイッチングトランジスタ１０２とインダクタ１２５とダイオード１２６の配置が異なる。
【００７３】
ただし、スイッチングトランジスタ１０２を制御回路１０１が形成された基板１００の上に積層して形成する点では共通する。
【００７４】
以上の例は、電圧変換素子として、インダクタ１２５だけを用いたＤＣＤＣコンバータであるが、トランスを用いても同様な回路を構成できる。例えば、絶縁型フォワードコンバータや絶縁型フライバックコンバータ、ハーフブリッジ型コンバータ、フルブリッジ型コンバータ等である。
【００７５】
いずれも、制御回路によってスイッチングトランジスタをオンオフさせ、それにともなって、１次側コイルに交流を生じさせ、２次側に生じる誘導起電力により必要とする電圧を取り出すものである。上記の例と同様に、基板上に制御回路を構成し、その上に重ねてスイッチングトランジスタをＯＳトランジスタで形成するとよい。
【００７６】
（実施の形態２）
本実施の形態では、ＤＣＤＣコンバータの制御回路の詳細について説明する。実施の形態１で説明したように、制御回路はスイッチングトランジスタのオンまたはオフを制御するためのパルス幅変調信号（ＰＷＭ  Ｓｉｇｎａｌ）を出力する回路である。制御回路は、入力電位Ｖｉｎと、出力電位Ｖｏｕｔからの帰還信号が与えられ、パルス幅変調信号を出力する。
【００７７】
図１２は本実施の形態の制御回路１０１のブロック図である。図１２に示す制御回路１０１は、バンドギャップリファレンス回路１３６、基準電圧源１３０、基準バイアス生成回路１３７、三角波発生回路１３１、誤差増幅器１３２、比較器１３３、およびタイマー１３８、を有する。
【００７８】
バンドギャップリファレンス回路１３６は、入力電位Ｖｉｎをもとに、基準電圧源１３０および基準バイアス生成回路１３７を動作させるための電位ＶＢＧＲを生成する機能を有する回路である。なおバンドギャップリファレンス回路１３６では、タイマー１３８から出力されるモード切替信号（図中、φ１と略記する）にしたがって、入力電位Ｖｉｎの供給を停止し、電位ＶＢＧＲの生成を停止することができる。なお、入力電位Ｖｉｎの供給を停止するには、入力電位Ｖｉｎを与える配線とバンドギャップリファレンス回路１３６との間に、パワーゲーティング用のスイッチを設け、該スイッチのオンまたはオフを切り替える構成とすればよい。
【００７９】
基準電圧源１３０は、電位ＶＢＧＲをもとに、制御回路１０１内で用いる参照電位ＶＲＥＦを生成する機能を有する回路である。なお参照電位ＶＲＥＦは、一例として、誤差増幅器１３２に与えられる電位である。なお基準電圧源１３０には入力電位Ｖｉｎが供給されるが、タイマー１３８から出力されるモード切替信号にしたがって入力電位Ｖｉｎの供給を停止し、電位ＶＲＥＦの生成を停止することができる。なお、入力電位Ｖｉｎの供給を停止するには、入力電位Ｖｉｎを与える配線と基準電圧源１３０との間に、パワーゲーティング用のスイッチを設け、該スイッチのオンまたはオフを切り替える構成とすればよい。
【００８０】
基準バイアス生成回路１３７は、電位ＶＢＧＲをもとに、制御回路１０１内で用いるバイアス電流（図中、ＢＩＡＳ  ＣＵＲＲＥＮＴＳと略記する）を生成する機能を有する回路である。なおバイアス電流は、一例として、三角波発生回路１３１、誤差増幅器１３２および比較器１３３に与えられる電流である。なお基準バイアス生成回路１３７では入力電位Ｖｉｎが供給されるが、タイマー１３８から出力されるモード切替信号にしたがって入力電位Ｖｉｎの供給を停止し、バイアス電流の生成を停止することができる。なお、入力電位Ｖｉｎの供給を停止するには、入力電位Ｖｉｎを与える配線と基準バイアス生成回路１３７との間に、パワーゲーティング用のスイッチを設け、該スイッチのオンまたはオフを切り替える構成とすればよい。
【００８１】
三角波発生回路１３１には、バイアス電流および入力電位Ｖｉｎが与えられ、制御回路１０１内で用いるクロック信号および三角波を生成する機能を有する回路である。三角波発生回路１３１は、一例として、バイアス回路、基準クロック生成回路および電位保持部を有する。バイアス回路は、バイアス電流をもとに定電位であるバイアス電位を生成する。また基準クロック生成回路は、該バイアス電位にしたがってクロック信号および三角波を生成する。電位保持部は、容量素子とスイッチを有し、該スイッチのオンまたはオフの制御をタイマー１３８によって間欠的に制御することで、タイマー１３８から出力されるモード切替信号にしたがってバイアス電位を保持することができる。そのため、バイアス回路の機能を停止しても、基準クロック生成回路へのバイアス電位の供給を継続しておこなうことができる。
【００８２】
なお、三角波発生回路１３１には入力電位Ｖｉｎが供給されるが、タイマー１３８から出力されるモード切替信号にしたがって三角波発生回路１３１が有するバイアス回路への入力電位Ｖｉｎの供給を停止し、バイアス電位の生成を停止することができる。なお、バイアス回路への入力電位Ｖｉｎの供給を停止するには、入力電位Ｖｉｎを与える配線とバイアス回路との間に、パワーゲーティング用のスイッチを設け、該スイッチのオンまたはオフを切り替える構成とすればよい。
【００８３】
誤差増幅器１３２には、バイアス電流および入力電位Ｖｉｎが与えられ、フィードバック信号の電位と参照電位ＶＲＥＦとの差を増幅したエラー信号（図中、ＥＲＲ＿ＯＵＴと略記する）を生成する機能を有する回路である。誤差増幅器１３２は、一例として、ＯＰアンプ（Ｏｐｅｒａｔｉｏｎａｌ  Ａｍｐｌｉｆｉｅｒ）および／またはＯＴアンプ（Ｏｐｅｒａｔｉｏｎａｌ  Ｔｒａｎｓ−ｃｏｎｄｕｃｔａｎｃｅ  Ａｍｐｌｉｆｉｅｒ）、電位保持部を有する。
【００８４】
ＯＰアンプは、一例として、バイアス回路、電圧増幅回路および電位保持部を有する。バイアス回路は、バイアス電流をもとに定電位であるバイアス電位を生成する。また電圧増幅回路は、入力されるフィードバック信号ＦＢの電位と参照電位ＶＲＥＦの差分を、該バイアス電位をもとに、増幅した信号として生成する。電位保持部は、容量素子とスイッチを有し、該スイッチのオンまたはオフの制御をタイマー１３８によって間欠的に制御することで、タイマー１３８から出力されるモード切替信号にしたがってバイアス電位を保持することができる。そのため、バイアス回路の機能を停止しても、電圧増幅回路へのバイアス電位の供給を継続しておこなうことができる。
【００８５】
ＯＴアンプは、一例として、バイアス回路、電圧増幅回路および電位保持部を有する。バイアス回路は、バイアス電流をもとに定電位であるバイアス電位を生成する。また電圧増幅回路は、入力されるフィードバック信号ＦＢの電位と参照電位ＶＲＥＦの差分を、該バイアス電位をもとに、増幅した信号として生成する。電位保持部は、容量素子とスイッチを有し、該スイッチのオンまたはオフの制御をタイマー１３８によって間欠的に制御することで、タイマー１３８から出力されるモード切替信号にしたがってバイアス電位を保持することができる。そのため、バイアス回路の機能を停止しても、電圧増幅回路へのバイアス電位の供給を継続しておこなうことができる。
【００８６】
なお、誤差増幅器１３２が有するＯＰアンプおよび／またはＯＴアンプには入力電位Ｖｉｎが供給されるが、タイマー１３８から出力されるモード切替信号にしたがってＯＰアンプおよび／またはＯＴアンプが有するバイアス回路への入力電位Ｖｉｎの供給を停止し、バイアス電位の生成を停止することができる。なお、バイアス回路への入力電位Ｖｉｎの供給を停止するには、入力電位Ｖｉｎを与える配線とバイアス回路との間に、パワーゲーティング用のスイッチを設け、該スイッチのオンまたはオフを切り替える構成とすればよい。
【００８７】
また、誤差増幅器１３２は、電位保持部において、基準電圧源１３０より供給される参照電位ＶＲＥＦを保持することができる。そのため、基準電圧源１３０への電源の供給を停止しても、動作させることができる。
【００８８】
比較器１３３には、エラー信号および三角波が与えられ、パルス幅変調信号を生成する機能を有する回路である。比較器１３３は、一例として、バイアス回路、比較回路および電位保持部を有する。バイアス回路は、バイアス電流をもとに定電位であるバイアス電位を生成する。また比較回路は、該バイアス電位にしたがってエラー信号の電位と三角波の電位を比較し、該バイアス電位をもとに、比較した大小関係によって得られる信号を生成する。電位保持部は、容量素子とスイッチを有し、該スイッチのオンまたはオフの制御をタイマーによって間欠的に制御することで、タイマー１３８から出力されるモード切替信号にしたがってバイアス電位を保持することができる。そのため、バイアス回路の機能を停止しても、比較回路へのバイアス電位の供給を継続しておこなうことができる。
【００８９】
なお、比較器１３３には入力電位Ｖｉｎが供給されるが、タイマー１３８から出力されるモード切替信号にしたがって比較器１３３が有するバイアス回路への入力電位Ｖｉｎの供給を停止し、バイアス電位の生成を停止することができる。なお、バイアス回路への入力電位Ｖｉｎの供給を停止するには、入力電位Ｖｉｎを与える配線とバイアス回路との間に、パワーゲーティング用のスイッチを設け、該スイッチのオンまたはオフを切り替える構成とすればよい。
【００９０】
タイマー１３８は、バンドギャップリファレンス回路１３６、基準電圧源１３０、基準バイアス生成回路１３７、三角波発生回路１３１、誤差増幅器１３２および比較器１３３に、一定期間ごとに状態を切り替えるためのモード切替信号を出力する機能を有する回路である。モード切替信号は、第１のモードと、第２のモードとを切り替えるための信号である。また、モード切替信号は、一例としては、一定期間ごとに三角波発生回路１３１で生成されるクロック信号の波数を、カウンター等を用いてカウントし、モードが切り替わるようにして生成される。
【００９１】
なお、第１のモードは、モード切替信号をＨレベルとして切り替えるよう設定すればよい。第１のモードでは、三角波発生回路１３１、誤差増幅器１３２および比較器１３３が有する電位保持部のスイッチをオンにし、バイアス電位を電位保持部に与えるよう制御する。また、第１のモードでは、三角波発生回路１３１、誤差増幅器１３２および比較器１３３が有するバイアス回路への入力電位Ｖｉｎの供給をおこなうためのパワーゲーティング用のスイッチをオンにすればよい。また、第１のモードでは、バンドギャップリファレンス回路１３６、基準電圧源１３０、基準バイアス生成回路１３７への入力電位Ｖｉｎの供給をおこなうためのパワーゲーティング用のスイッチをオンにすればよい。ここで、第１のモードは、サンプリングモード（Ｓａｍｐｌｉｎｇ  ｍｏｄｅ）という。
【００９２】
図１３（Ａ）は、図１２の制御回路１０１における第１のモードでの入力電位Ｖｉｎの供給する状態を可視化して示したブロック図である。図中、太線の矢印で、各回路への入力電位Ｖｉｎの供給を示している。
【００９３】
また、第２のモードは、モード切替信号をＬレベルとして切り替えるよう設定すればよい。第２のモードでは、三角波発生回路１３１、誤差増幅器１３２および比較器１３３が有する電位保持部のスイッチをオフにし、第１のモードで与えられたバイアス電位を電位保持部で保持するよう制御する。また第２のモードでは、三角波発生回路１３１、誤差増幅器１３２および比較器１３３が有するバイアス回路への入力電位Ｖｉｎの供給をおこなうためのパワーゲーティング用のスイッチをオフにすればよい。また第２のモードでは、バンドギャップリファレンス回路１３６、基準電圧源１３０、基準バイアス生成回路１３７への入力電位Ｖｉｎの供給をおこなうためのパワーゲーティング用のスイッチをオフにすればよい。ここで、第２のモードは、ホールドモード（Ｈｏｌｄ  ｍｏｄｅ）という。
【００９４】
図１３（Ｂ）は、図１２の制御回路１０１における第２のモードでの入力電位Ｖｉｎの供給する状態を可視化して示したブロック図である。図中、太線で、各回路への入力電位Ｖｉｎの供給を示している。また、図中、太線の点線で、各回路への入力電位Ｖｉｎの部分的な供給（例えば、バイアス回路以外の回路への供給）を示している。また、図中、細線の点線で、各回路への入力電位Ｖｉｎの供給停止を示している。図中、×印で、各回路からの信号の供給が停止していることを示している。
【００９５】
以上説明した構成により、三角波発生回路１３１、誤差増幅器１３２および比較器１３３が有する電位保持部では、電位のサンプリングまたは保持を、タイマー１３８からのモード切替信号により間欠的に制御することができる。この切り替えは、電位保持部が有するスイッチのオンまたはオフの制御をおこなうことで実現される。なお電位保持部では、バイアス回路で生成された定電位のバイアス電位を保持し、バイアス回路への電位の供給が停止する期間であっても、後段にある回路では信号の出力を継続しておこなうことができる。したがって、本実施の形態の構成の制御回路を用いることで、低消費電力化を実現できる。または、本実施の形態の構成の制御回路を用いることで、制御回路が有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能させることができる。
【００９６】
次いで、三角波発生回路１３１、誤差増幅器１３２および比較器１３３が有する電位保持部の構成について説明するため、各回路の具体的な回路構成の一例について説明する。
【００９７】
まず誤差増幅器１３２の回路構成の一例について図１４に示す。図１４に示す誤差増幅器１３２はＯＰアンプ１３９、ＯＰアンプ１４０、ＯＴアンプ１４１、抵抗素子１４２Ａ、抵抗素子１４２Ｂおよび電位保持部１４３を有する。
【００９８】
ＯＰアンプ１３９の入力端子には、フィードバック信号および、ＯＰアンプ１３９の出力信号が与えられる。ＯＰアンプ１４０の入力端子には、電位保持部１４３を経由して、参照電位ＶＲＥＦ、および抵抗素子１４２Ａを介したＯＰアンプ１３９の出力信号、および、ＯＰアンプ１４０の出力信号が与えられる。出力信号は、抵抗素子１４２Ｂを介して、ＯＰアンプ１３９の出力信号が与えられる入力端子に負帰還される。ＯＴアンプ１４１の入力端子には、電位保持部１４３を経由して、参照電位ＶＲＥＦ、およびＯＰアンプ１４０の出力信号が与えられ、出力端子からエラー信号を出力する。
【００９９】
電位保持部１４３は、スイッチとして機能するトランジスタと、容量素子とで構成される。スイッチとして機能するトランジスタのゲートには、モード切替信号が与えられ、該トランジスタのオンまたはオフを制御することができる。
【０１００】
スイッチとして機能するトランジスタとしては、オフ電流が著しく小さいトランジスタを用いる。オフ電流が極めて少ないトランジスタとしては、チャネルが酸化物半導体膜に形成されるＯＳトランジスタを用いることができる。
【０１０１】
なおオフ電流が低いとは、室温においてチャネル幅１μｍあたりの規格化されたリーク電流が１０ｚＡ／μｍ以下であることをいう。オフ電流は少ないほど好ましいため、この規格化されたオフ電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１乃至１０Ｖである。
【０１０２】
なお、ＯＳトランジスタは、酸化物半導体をチャネル形成領域となる半導体層に用いたことを明示するために、ＯＳの符号を合わせて付している。
【０１０３】
ＯＳトランジスタはオフ電流が極めて少ないため、容量素子に蓄積された電荷を十分な長期間にわたって保持することができる。したがって、ＯＳトランジスタがオンである場合、ＯＰアンプの入力の一方には参照電位ＶＲＥＦが入力されるが、ＯＳトランジスタをオフとしても、その入力の電位は、参照電位ＶＲＥＦと同じあるいは実質的に同じである。すなわち、基準電圧源１３０からの参照電位ＶＲＥＦの供給がなくても、誤差増幅器１３２を正常に動作させることができる。したがって、基準電圧源１３０から参照電位ＶＲＥＦを出力し続ける必要がなくなるため、基準電圧源１３０を常時動作させる必要がなくなる。これにより誤差増幅器１３２の動作を停止することなく、基準電圧源１３０へ電位の供給を停止することができるため、基準電圧源１３０で消費される電力を削減することが可能となる。
【０１０４】
スイッチとして機能するトランジスタは、モード切替信号により、第１のモードではオンとなり、第２のモードではオフとなる。スイッチとして、チャネルが酸化物半導体膜に形成されるトランジスタを用いることにより、スイッチと、容量素子とが接続されたノードの電位が一定に保たれた後、スイッチをオフとしても、スイッチを介してリークする電荷量を、著しく小さく抑えることができる。
【０１０５】
電位保持部１４３に用いられるＯＳトランジスタは、実施の形態１で示したスイッチングトランジスタ１０２と同様に、シリコントランジスタの上に積層された酸化物半導体層を用いて形成されてもよい。また、スイッチングトランジスタ１０２と同様にバックゲートを有してもよい。
【０１０６】
次いで、ＯＴアンプ１４１の具体的な回路構成に一例について、図１５（Ａ）に示す。ＯＴアンプ１４１は、バイアス回路１４４、電圧増幅回路１４５、電位保持部１４６Ａ乃至電位保持部１４６Ｃ、およびパワースイッチＰ＿ＳＷＡを有する。
【０１０７】
バイアス回路１４４は、基準バイアス生成回路１３７より与えられるバイアス電流にしたがって電圧増幅回路１４５で用いる定電位のバイアス電位を生成するための機能を有する回路である。なおバイアス電位は、入力電位Ｖｉｎが与えられる複数のトランジスタに電流を流すことで得られる。そして得られた複数の電位が、バイアス電位として電位保持部１４６Ａ乃至電位保持部１４６Ｃを介して、電圧増幅回路１４５が有するトランジスタのゲートに与えられる。なおバイアス回路１４４は、カレントミラ−を用いた電流制御電流源等による回路で構成すればよい。
【０１０８】
電圧増幅回路１４５は、電位保持部１４６Ａ乃至電位保持部１４６Ｃを介してトランジスタのゲートにバイアス電位が与えられた状態で、入力端子ＩＮ＋、入力端子ＩＮ−に信号が入力されることで、フィードバック信号を増幅した信号であるエラー信号を出力する機能を有する回路である。なお電圧増幅回路１４５は、差動増幅回路、カレントミラ−を用いた電流制御電流源等による回路で構成すればよい。
【０１０９】
電位保持部１４６Ａ乃至電位保持部１４６Ｃは、それぞれ、電位保持部１４３と同様に、スイッチとして機能するトランジスタと、容量素子とで構成される。
【０１１０】
パワースイッチＰ＿ＳＷＡは、パワースイッチとして機能するトランジスタで構成される。パワースイッチとして機能するトランジスタのゲートには、モード切替信号が与えられ、該トランジスタのオンまたはオフを制御することができる。なお、図１６（Ａ）では、パワースイッチＰ＿ＳＷＡをＯＳトランジスタで構成した例を示すが、その他の半導体（例えば、シリコン）を用いて構成してもよい。また、Ｎチャネル型に限らず、Ｐチャネル型でもよい。また、パワースイッチＰ＿ＳＷＡを制御する信号は、モード切替信号以外の信号でもよい。
【０１１１】
電位保持部１４６Ａ乃至電位保持部１４６Ｃでは、スイッチをオフにすることにより、バイアス回路１４４で生成される定電位を、スイッチと容量素子とが接続されたノードに保持することができる。したがって、バイアス回路１４４から定電位を出力し続ける必要がなくなるため、パワースイッチＰ＿ＳＷＡをオフにして、バイアス回路１４４を常時動作させる必要がなくなる。これにより、ＯＴアンプ１４１の動作を停止することなく、バイアス回路１４４へ電位の供給を停止することができるため、バイアス回路１４４で消費される電力を削減することが可能なＯＴアンプ１４１とすることができる。
【０１１２】
なお、電位保持部１４６Ａ乃至電位保持部１４６Ｃが有する容量素子は、入力電位Ｖｉｎが与えられる配線、またはグラウンド線に接続されている。なお容量素子の一方の電極は、定電位の配線に接続されていればよい。また容量素子は、寄生容量や、トランジスタのゲート容量を利用することで省略することも可能である。
【０１１３】
なお、バイアス回路１４４および電圧増幅回路１４５を構成するトランジスタは、シリコンをチャネル形成領域となる半導体層に用いたトランジスタで構成することが好適である。該構成とすることで、トランジスタに流れる電流量を大きくすることができ、回路動作の高速化を図ることができる。
【０１１４】
次いで、ＯＰアンプ１３９およびＯＰアンプ１４０の具体的な回路構成に一例について、図１５（Ｂ）に示す。ＯＰアンプ１３９（あるいはＯＰアンプ１４０）は、バイアス回路１４７、電圧増幅回路１４８、電位保持部１４９Ａ乃至電位保持部１４９ＤおよびパワースイッチＰ＿ＳＷＢを有する。
【０１１５】
バイアス回路１４７は、基準バイアス生成回路１３７より与えられるバイアス電流にしたがって電圧増幅回路１４８で用いる定電位のバイアス電位を生成するための機能を有する回路である。なおバイアス電位は、入力電位Ｖｉｎが与えられる複数のトランジスタに電流を流すことで得られる。そして得られた複数の電位が、バイアス電位として電位保持部１４９Ａ乃至電位保持部１４９Ｄを介して、電圧増幅回路１４８が有するトランジスタのゲートに与えられる。なおバイアス回路１４７は、カレントミラ−を用いた回路で構成すればよい。
【０１１６】
電圧増幅回路１４８は、電位保持部１４９Ａ乃至電位保持部１４９Ｄを介してトランジスタのゲートにバイアス電位が与えられた状態で、入力端子ＩＮ＋、入力端子ＩＮ−に信号が入力されることで、出力信号ＯＵＴを出力する機能を有する回路である。なお電圧増幅回路１４８は、差動増幅回路、カレントミラ−を用いた電流制御電流源等による回路で構成すればよい。
【０１１７】
電位保持部１４９Ａ乃至電位保持部１４９Ｄはそれぞれ、電位保持部１４３と同様に、スイッチとして機能するトランジスタと、容量素子とで構成される。また、パワースイッチＰ＿ＳＷＢは、パワースイッチＰ＿ＳＷＡと同様に、スイッチとして機能するトランジスタで構成される。
【０１１８】
そのため、電位保持部１４９Ａ乃至電位保持部１４９Ｄでは、スイッチをオフにすることにより、バイアス回路１４７で生成される定電位を、スイッチと容量素子とが接続されたノードに保持することができる。したがって、バイアス回路１４７から定電位を出力し続ける必要がなくなるため、パワースイッチＰ＿ＳＷＢをオフにして、バイアス回路１４７を停止させることができる。これにより、ＯＰアンプ１３９およびＯＰアンプ１４０の動作を停止することなく、バイアス回路１４７へ電位の供給を停止することができるため、バイアス回路１４７で消費される電力を削減することが可能なＯＰアンプ１３９およびＯＰアンプ１４０とすることができる。
【０１１９】
なおバイアス回路１４７および電圧増幅回路１４８を構成するトランジスタは、シリコンをチャネル形成領域となる半導体層に用いたトランジスタで構成することが好適である。該構成とすることで、トランジスタに流れる電流量を大きくすることができ、回路動作の高速化を図ることができる。
【０１２０】
次いで、比較器１３３の具体的な回路構成に一例について、図１６（Ａ）に示す。比較器１３３は、バイアス回路１５０、比較回路１５１、電位保持部１５２Ａ乃至電位保持部１５２ＤおよびパワースイッチＰ＿ＳＷＣを有する。
【０１２１】
バイアス回路１５０は、基準バイアス生成回路１３７より与えられるバイアス電流にしたがって比較回路１５１で用いる定電位のバイアス電位を生成するための機能を有する回路である。なおバイアス電位は、入力電位Ｖｉｎが与えられる複数のトランジスタに電流を流すことで得られる。そして得られた複数の電位が、バイアス電位として電位保持部１５２Ａ乃至電位保持部１５２Ｄを介して、比較回路１５１が有するトランジスタのゲートに与えられる。なおバイアス回路１５０は、カレントミラ−を用いた回路で構成すればよい。
【０１２２】
比較回路１５１は、電位保持部１５２Ａ乃至電位保持部１５２Ｄを介してトランジスタのゲートにバイアス電位が与えられた状態で、入力端子ＩＮ＋、入力端子ＩＮ−に信号が入力されることで、出力信号ＯＵＴを出力する機能を有する回路である。なお、比較回路１５１は、差動増幅回路、カレントミラ−を用いた回路で構成すればよい。
【０１２３】
電位保持部１５２Ａ乃至電位保持部１５２Ｄはそれぞれ、電位保持部１４３と同様に、スイッチとして機能するトランジスタと、容量素子とで構成される。また、パワースイッチＰ＿ＳＷＣは、パワースイッチＰ＿ＳＷＡと同様に、スイッチとして機能するトランジスタで構成される。
【０１２４】
そのため、電位保持部１５２Ａ乃至電位保持部１５２Ｄでは、スイッチをオフにすることにより、バイアス回路１５０で生成される定電位を、スイッチと容量素子とが接続されたノードに保持することができる。したがって、バイアス回路１５０から定電位を出力し続ける必要がなくなるため、パワースイッチＰ＿ＳＷＣをオフにして、バイアス回路１５０を停止させることができる。これにより、比較器１３３の動作を停止することなく、バイアス回路へ電位の供給を停止することができるため、性能を低下させることなく動作させ、バイアス回路１５０で消費される電力を削減することが可能な比較器１３３とすることができる。
【０１２５】
なおバイアス回路１５０および比較回路１５１を構成するトランジスタは、シリコンをチャネル形成領域となる半導体層に用いたトランジスタで構成することが好適である。該構成とすることで、トランジスタに流れる電流量を大きくすることができ、回路動作の高速化を図ることができる。
【０１２６】
次いで、三角波発生回路１３１の具体的な回路構成に一例について、図１６（Ｂ）に示す。三角波発生回路１３１は、バイアス回路１５３、クロック生成部１５４、電位保持部１５５Ａ乃至電位保持部１５５ＤおよびパワースイッチＰ＿ＳＷＤを有する。
【０１２７】
バイアス回路１５３は、基準バイアス生成回路１３７より与えられるバイアス電流にしたがってクロック生成部１５４で用いる定電位のバイアス電位を生成するための機能を有する回路である。なおバイアス電位は、入力電位Ｖｉｎが与えられる複数のトランジスタに電流を流すことで得られる。そして得られた複数の電位が、バイアス電位として電位保持部１５５Ａ乃至電位保持部１５５Ｄを介して、クロック生成部１５４が有するトランジスタのゲートに与えられる。なおバイアス回路１５３は、カレントミラ−を用いた電流制御電流源等による回路で構成すればよい。
【０１２８】
クロック生成部１５４は、比較回路１５６、制御用論理回路１５７（図中、Ｃｏｎｔｒｏｌ  Ｌｏｇｉｃと略記する）、スイッチとして機能するトランジスタ１５８およびトランジスタ１５９を有する。クロック生成部１５４では、電位保持部１５５Ａ乃至電位保持部１５５Ｄを介してトランジスタのゲートにバイアス電位が与えられた状態で、制御用論理回路１５７によってトランジスタ１５８およびトランジスタ１５９のオンまたはオフが交互に選択されること、電位の昇降を一定速度で行うよう制御する。そしてクロック生成部１５４では、比較回路１５６を用いて、一定の速度で昇降する電位と参照電位ＶＲＥＦＨ及び参照電位ＶＲＥＦＬと比較し、制御用論理回路１５７が比較回路１５６の比較結果を用いてトランジスタ１５８及びトランジスタ１５９のオンまたはオフを制御し、一定の速度で昇降する電位を三角波に整形する。また、制御用論理回路１５７は、成形された三角波に同期してクロック信号を生成することができる。
【０１２９】
電位保持部１５５Ａ乃至電位保持部１５５Ｄはそれぞれ、電位保持部１４３と同様に、スイッチとして機能するトランジスタと、容量素子とで構成される。また、パワースイッチＰ＿ＳＷＤは、パワースイッチＰ＿ＳＷＡと同様に、スイッチとして機能するトランジスタで構成される。
【０１３０】
そのため、電位保持部１５５Ａ乃至電位保持部１５５Ｄでは、スイッチをオフにすることにより、バイアス回路１５３で生成される定電位を、スイッチと容量素子とが接続されたノードに保持することができる。したがってバイアス回路１５３から定電位を出力し続ける必要がなくなるため、パワースイッチＰ＿ＳＷＤをオフにして、バイアス回路１５３を停止させることができる。これにより、クロック生成部１５４の動作を停止することなく、バイアス回路へ電位の供給を停止することができるため、性能を低下させることなく動作させ、バイアス回路１５３で消費される電力を削減することが可能な三角波発生回路１３１とすることができる。
【０１３１】
なおバイアス回路１５３およびクロック生成部１５４を構成するトランジスタは、シリコンをチャネル形成領域となる半導体層に用いたトランジスタで構成することが好適である。該構成とすることで、トランジスタに流れる電流量を大きくすることができ、回路動作の高速化を図ることができる。
【０１３２】
比較器１３３の動作について図１７（Ａ）を参照して説明する。図１７（Ａ）には、三角波の波形（Ｔ＿Ｗａｖｅ）、比較器１３３に入力される三角波と誤差増幅器１３２の出力信号（ＥＲＲ＿ＯＵＴ）の波形を重ねて示したもの、および比較器１３３より出力されるパルス幅変調信号の波形を示す。
【０１３３】
三角波発生回路１３１より出力される三角波は、図１７（Ａ）に示すように、図１６（Ｂ）で説明した参照電位ＶＲＥＦＨと参照電位ＶＲＥＦＬとの間で振幅を繰り返す。一方、比較器１３３に入力される誤差増幅器１３２の出力信号の波形は、出力電位Ｖｏｕｔと同じように変化するフィードバック信号にしたがって連続的に変化する。
【０１３４】
比較器１３３では、この２つの信号の大小関係をもとに矩形波（パルス幅変調信号、ＰＷＭ  Ｓｉｇｎａｌ）を生成することができる。パルス幅変調信号は、例えば、実施の形態１に示すようなＤＣＤＣコンバータにおいて、スイッチングトランジスタのオンまたはオフを制御することに用いられ、出力電位Ｖｏｕｔが一定の電位となるよう制御することができる。
【０１３５】
次いでタイマー１３８によるスイッチの制御について図１７（Ｂ）を参照して説明する。図１７（Ｂ）には、入力電位Ｖｉｎの変化、およびモード切替信号φ１の信号波形を示す。
【０１３６】
本実施の形態における制御回路１０１では、上述したようにモード切替信号φ１を用いて、第１のモードと第２のモードとの切り替えをおこなう。第１のモードと第２のモードとの切り替えによって、クロック生成回路、誤差増幅器１３２および比較回路のそれぞれに設けられたバイアス回路で生成される定電位を、電位保持部に間欠的に保持させることができる。
【０１３７】
具体的には、図１７（Ｂ）に示すように入力電位Ｖｉｎの立ち上がりと共に、第１のモード（サンプリングモード）となるようモード切替信号φ１を切り替える。その後、第２のモード（ホールドモード）となるようモード切替信号φ１を切り替える。タイマー１３８による一定期間経過の後、モード切替信号φ１は、再び第１のモードに切り替えられ、第２のモードとの切り替えを繰り返す。
【０１３８】
タイマー１３８によって、第１のモードと第２のモードとを交互に繰り返すよう制御することで、制御回路１０１が有する各回路での低消費電力化を図ることができる。具体的には、第２のモード時において、三角波発生回路１３１、誤差増幅器１３２および比較器１３３のそれぞれに設けられたバイアス回路１４４、バイアス回路１４７、バイアス回路１５０およびバイアス回路１５３への電位の供給を停止する構成とする。該構成とすることで、第２のモード時におけるバイアス回路に流れる電流をなくし、その分の消費電力を低減することができる。
【０１３９】
なお、本実施の形態では、三角波発生回路１３１、誤差増幅器１３２および比較器１３３のそれぞれに設けられたバイアス回路１４４、バイアス回路１４７、バイアス回路１５０およびバイアス回路１５３への電位の供給を間欠的に停止しても、各回路の性能が低下することはない。
【０１４０】
具体的には、第２のモード時において、電位保持部１４６Ａ乃至電位保持部１４６Ｃ、電位保持部１４９Ａ乃至電位保持部１４９Ｄ、電位保持部１５２Ａ乃至電位保持部１５２Ｄ、および電位保持部１５５Ａ乃至電位保持部１５５Ｄでは、スイッチと容量素子とが接続されたノードに、バイアス回路１４４、バイアス回路１４７、バイアス回路１５０およびバイアス回路１５３で得られる定電位を保持することができる。
【０１４１】
そのため、これらのバイアス回路が出力する定電位によって動作する、電圧増幅回路１４５、電圧増幅回路１４８、比較回路１５１およびクロック生成部１５４では、バイアス回路への電位の供給を停止しても、出力する信号に変化はない。
【０１４２】
また、誤差増幅器１３２は、参照電位ＶＲＥＦを保持することができるので、参照電位を出力する基準電圧源１３０を停止しても、誤差増幅器の出力する信号に変化はない。したがって、第２のモードにおいても制御回路１０１は、性能を低下させることなく動作させることができる。
【０１４３】
さらに第２のモード時においては、バンドギャップリファレンス回路１３６、基準電圧源１３０および基準バイアス生成回路１３７への電位の供給を停止するよう制御する構成とすることが有効である。該構成とすることで、第２のモード時におけるこれらの回路に流れる電流を間欠的になくし、その分の消費電力を低減することができる。
【０１４４】
以上説明した本発明の一態様では、低消費電力化に優れ、制御回路１０１が有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能なＤＣＤＣコンバータとすることができる。
【０１４５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１４６】
（実施の形態３）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに用いることのできる酸化物半導体層について説明する。
【０１４７】
トランジスタのチャネル形成領域となる半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎおよびＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１４８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
【０１４９】
トランジスタのチャネル形成領域となる半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１５０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１５１】
チャネル形成領域となる半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１５２】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体に加える、または酸素を供給し酸化物半導体膜の酸素欠損を補填することが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
【０１５３】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
【０１５４】
また、このように、ｉ型または実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
【０１５５】
また、成膜される酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
【０１５６】
酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０１５７】
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【０１５８】
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析をおこなうと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。
【０１５９】
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【０１６０】
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。したがって、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。または、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
【０１６１】
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。したがって、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。したがって、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
【０１６２】
また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１６３】
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
【０１６４】
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
【０１６５】
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【０１６６】
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、または長距離秩序が見られない場合がある。したがって、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析をおこなうと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、または５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、当該領域内に複数のスポットが観測される場合がある。
【０１６７】
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。但し、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０１６８】
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
【０１６９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１７０】
（実施の形態４）
本実施の形態では、上記実施の形態で説明したＤＣＤＣコンバータを具備する電子機器の例について説明する。電子機器の一例としては、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、デジタルビデオカメラなどを挙げることができる。
【０１７１】
図１８（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示すＤＣＤＣコンバータが設けられている。そのため、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な低消費電力の携帯型の情報端末が実現される。
【０１７２】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１８（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」をおこなうか、「キーボード入力」をおこなうかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１８（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０１７３】
また、図１８（Ａ）に示す携帯型の情報端末は、図１８（Ａ）の右図のように、第１の表示部９０３ａおよび第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０１７４】
図１８（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報を操作または編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０１７５】
また、図１８（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１７６】
更に、図１８（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０１７７】
図１８（Ｂ）は、電子ペーパーを実装した電子書籍であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１および筐体９１２には、それぞれ表示部９１３および表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作をおこなうことができる。また、筐体９１１は、電源スイッチ９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示すＤＣＤＣコンバータが設けられている。そのため、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な低消費電力の電子書籍が実現される。
【０１７８】
図１８（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４によりおこなうことができる。筐体９２１およびリモコン操作機９２４には、先の実施の形態に示すＤＣＤＣコンバータが搭載されている。そのため、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な低消費電力のテレビジョン装置が実現される。
【０１７９】
図１８（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示すＤＣＤＣコンバータが設けられている。そのため、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な低消費電力のスマートフォンが実現される。
【０１８０】
図１８（Ｅ）は、腕時計型表示装置であり、本体９４１、表示部９４２などによって構成されている。本体９４１内には、先の実施の形態に示すＤＣＤＣコンバータが設けられている。そのため、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な低消費電力の腕時計型表示装置が実現される。
【０１８１】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係るＤＣＤＣコンバータが搭載されている。このため、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な低消費電力の電子機器が実現される。
【符号の説明】
【０１８２】
１００  基板
１０１  制御回路
１０２  スイッチングトランジスタ
１０３  領域
１０４ａ  領域
１０４ｂ  領域
１０５  素子分離絶縁物
１０６ｎ  Ｎ型ウェル
１０６ｐ  Ｐ型ウェル
１０７ｎ  Ｎ型不純物領域
１０７ｐ  Ｐ型不純物領域
１０８  ゲート絶縁物
１０９  ゲート配線
１１０  第１コンタクトプラグ
１１１  第１層配線
１１２  第２コンタクトプラグ
１１３  下部層間絶縁物
１１４  第２層配線
１１５  第３コンタクトプラグ
１１６  バリヤ層
１１７  中間絶縁層
１１８  第３層配線
１１９  バックゲート絶縁物
１２０  酸化物半導体層
１２１  第４層配線
１２１ｄ  ドレイン電極
１２１ｓ  ソース電極
１２２  フロントゲート絶縁物
１２３  第５層配線
１２４  上部絶縁物
１２５  インダクタ
１２６  ダイオード
１２７  容量素子
１２８  抵抗素子
１２９  抵抗素子
１３０  基準電圧源
１３１  三角波発生回路
１３２  誤差増幅器
１３３  比較器
１３４  増幅回路
１３５  電池
１３６  バンドギャップリファレンス回路
１３７  基準バイアス生成回路
１３８  タイマー
１３９  ＯＰアンプ
１４０  ＯＰアンプ
１４１  ＯＴアンプ
１４２Ａ  抵抗素子
１４２Ｂ  抵抗素子
１４３  電位保持部
１４４  バイアス回路
１４５  電圧増幅回路
１４６Ａ  電位保持部
１４６Ｂ  電位保持部
１４６Ｃ  電位保持部
１４７  バイアス回路
１４８  電圧増幅回路
１４９Ａ  電位保持部
１４９Ｂ  電位保持部
１４９Ｃ  電位保持部
１４９Ｄ  電位保持部
１５０  バイアス回路
１５１  比較回路
１５２Ａ  電位保持部
１５２Ｂ  電位保持部
１５２Ｃ  電位保持部
１５２Ｄ  電位保持部
１５３  バイアス回路
１５４  クロック生成部
１５５Ａ  電位保持部
１５５Ｂ  電位保持部
１５５Ｃ  電位保持部
１５５Ｄ  電位保持部
１５６  比較回路
１５７  制御用論理回路
１５８  トランジスタ
１５９  トランジスタ
２００  半導体チップ
２０１  制御回路
２０２  スイッチングトランジスタ
２０３  インダクタ
２０４  ダイオード
２０５  容量素子
２０６  抵抗素子
２０７  抵抗素子
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源スイッチ
９１７    操作キー
９１８    スピーカー
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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