(57)【要約】      （修正有）【課題】保持電圧やスナップバック電圧を所望の値に調整することができる静電破壊保護回路を提供する。【解決手段】バイポーラトランジスタからなる静電破壊保護素子であって、コレクタ領域を構成する埋め込み領域を少なくとも２以上に分離し、分離した埋め込み領域の間の寸法A1を適宜設定することで、スナップバック電圧を所定の値に調整する。分離するコレクタ領域の数を適宜設定することで、保持電圧を所定の値に調整する。【選択図】図３
2015015288.tif 000002
【特許請求の範囲】
【請求項１】
静電破壊保護用バイポーラトランジスタからなる静電破壊保護素子であって、
半導体基板上に形成された前記静電破壊保護用バイポーラトランジスタのコレクタの一部を構成する一導電型の第１の半導体領域と、
該第１の半導体領域及び前記半導体基板上に形成され、前記第１半導体領域より不純物濃度の低い一導電型の第２の半導体領域と、
前記第１の半導体領域に接続し、前記第２の半導体領域表面に引き出される前記コレクタの一部を構成する一導電型の第３の半導体領域と、
前記第２の半導体領域上に形成され、前記静電破壊保護素子用バイポーラトランジスタのベース領域を構成する逆導電型の第４の半導体領域と、
前記第４の半導体領域上に形成され、前記静電破壊保護用バイポーラトランジスタのエミッタを構成する一導電型の第５の半導体領域と、
前記第４の半導体領域上に形成され、かつ前記第４の半導体領域より不純物濃度の高い逆導電型の第６の半導体領域と、
前記第５の半導体領域に接続するエミッタ電極と、前記第６の半導体領域に接続するベース電極と、前記第３の半導体領域に接続するコレクタ電極とを備えた静電破壊保護回路において、
前記第３の半導体領域の前記第４の半導体領域側に、前記第３の半導体領域より不純物濃度の低い一導電型の第８の半導体領域を備え、
前記第１の半導体領域は、少なくとも前記コレクタ電極側に配置された第１の領域と前記第２の半導体領域に接触する第２の領域に分離していると共に、
前記第１の領域、前記第２の領域、前記半導体基板及び前記第８の半導体領域によって囲まれ、前記第１の領域及び前記第８の半導体領域より不純物濃度の低い一導電型の第９の半導体領域を備えていることを特徴とする静電破壊保護回路。
【請求項２】
請求項１記載の静電破壊保護回路において、
前記第１の半導体領域の前記第２の領域は、少なくともさらに第３の領域に分離していると共に、前記第２の領域、前記半導体基板及び前記第８の半導体領域によって囲まれ、前記第２の領域及び前記第８の半導体領域より不純物濃度の低い一導電型の第１０の半導体領域を備えていることを特徴とする静電破壊保護回路。
【請求項３】
請求項１または２いずれか記載の静電破壊保護回路において、
前記第５の半導体領域より前記コレクタ領域側の前記第４の半導体領域内に、前記第４の半導体領域より不純物濃度の高い逆導電型の第１１の半導体領域を備えたことを特徴とする静電破壊保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に静電破壊保護素子を備えた静電破壊保護回路に関する。
【背景技術】
【０００２】
半導体装置を破壊する原因として静電気放電がある。この静電気放電は、静電気を帯びた導電体や人間が、半導体装置の内部回路に接続された外部端子に接触して、一時的に内部回路に大電流が流れ、内部回路が破損するものである。
【０００３】
このような静電気放電による半導体装置の破壊を防止するため、入出力端子と内部回路間に静電破壊保護素子を形成する。一般的にこの静電破壊保護素子は、バイポーラトランジスタやダイオードなどが用いられている。
【０００４】
ところで、静電破壊保護素子としてＮＰＮトランジスタを用いた場合、耐圧は高いものの保持電圧が低くなることが知られている。そこで本願出願人は、図６に示す構造の静電破壊保護素子を提案している（特許文献１）。
【０００５】
図６に示す静電破壊保護素子は、半導体基板１上に形成された素子分離領域２で囲まれたｎ型のエピタキシャル領域３内に、コレクタ領域を構成する埋め込み領域４とこの埋め込み領域４に接続するｎ型拡散領域５が形成されている。またエピタキシャル領域３表面には、ｐ型のベース領域６とベース電極部拡散領域７が形成され、ベース領域６表面にエミッタ領域８が形成されている。
【０００６】
また、エミッタ領域８とコレクタ領域との間のベース領域６上であって、エミッタ領域８近傍にｐ型拡散領域９が形成され、このｐ型拡散領域９の長さにより、キャリアの再結合電流が増減し、その結果コレクタ・ベース間電圧が変化して、静電破壊保護素子の保持電圧が所定の値に設定できる構成となっている。なお、１０はコレクタ電極、１１はエミッタ電極、１２はベース電極となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２５８３３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本願出願人が、先に提案した構造の静電破壊保護素子では、ｐ型拡散領域９の長さを調整することで保持電圧を調整することが可能であるが、その調整範囲は限られていた。また、スナップバック電圧を調整することができなかった。本発明は上記問題点を解消し、保持電圧やスナップバック電圧を所望の値に調整することができる静電破壊保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本願請求項１に係る発明は、静電破壊保護用バイポーラトランジスタからなる静電破壊保護素子であって、半導体基板上に形成された前記静電破壊保護用バイポーラトランジスタのコレクタの一部を構成する一導電型の第１の半導体領域と、該第１の半導体領域及び前記半導体基板上に形成され、前記第１半導体領域より不純物濃度の低い一導電型の第２の半導体領域と、前記第１の半導体領域に接続し、前記第２の半導体領域表面に引き出される前記コレクタの一部を構成する一導電型の第３の半導体領域と、前記第２の半導体領域上に形成され、前記静電破壊保護素子用バイポーラトランジスタのベース領域を構成する逆導電型の第４の半導体領域と、前記第４の半導体領域上に形成され、前記静電破壊保護用バイポーラトランジスタのエミッタを構成する一導電型の第５の半導体領域と、前記第４の半導体領域上に形成され、かつ前記第４の半導体領域より不純物濃度の高い逆導電型の第６の半導体領域と、前記第５の半導体領域に接続するエミッタ電極と、前記第６の半導体領域に接続するベース電極と、前記第３の半導体領域に接続するコレクタ電極とを備えた静電破壊保護回路において、前記第３の半導体領域の前記第４の半導体領域側に、前記第３の半導体領域より不純物濃度の低い一導電型の第８の半導体領域を備え、前記第１の半導体領域は、少なくとも前記コレクタ電極側に配置された第１の領域と前記第２の半導体領域に接触する第２の領域に分離していると共に、前記第１の領域、前記第２の領域、前記半導体基板及び前記第８の半導体領域によって囲まれ、前記第１の領域及び前記第８の半導体領域より不純物濃度の低い一導電型の第９の半導体領域を備えていることを特徴とする。
【００１０】
また本願請求項２に係る発明は、請求項１記載の静電破壊保護回路において、前記第１の半導体領域の前記第２の領域は、少なくともさらに第３の領域に分離していると共に、前記第２の領域、前記半導体基板及び前記第８の半導体領域によって囲まれ、前記第２の領域及び前記第８の半導体領域より不純物濃度の低い一導電型の第１０の半導体領域を備えていることを特徴とする。
【００１１】
さらに本願請求項３に係る発明は、請求項１または２いずれか記載の静電破壊保護回路において、前記第５の半導体領域より前記コレクタ領域側の前記第４の半導体領域内に、前記第４の半導体領域より不純物濃度の高い逆導電型の第１１の半導体領域を備えたことを特徴とする。
【発明の効果】
【００１２】
本発明の静電破壊保護回路は、分離された埋め込み領域の間隔を所定の長さとすることで、スナップバック電圧を容易に調整することができ、さらに分離された埋め込み領域の数を調整することで保持電圧を容易に調整することが可能となる。さらに本発明は、ベース領域にｐ型領域を形成することにより保持電圧を調整する方法と組み合わせて使用することができ、スナップバック電圧と保持電圧を所望の値に適宜設定することが可能となる。従って、静電破壊から保護する回路の特性に応じて静電破壊保護素子の設計に自由度が増すという利点がある。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施例に係る静電破壊保護回路の説明図である。
【図２】本発明の第１の実施例に係る静電破壊保護回路の電流−電圧特性を説明する図である。
【図３】本発明の第２の実施例に係る静電保護回路の説明図である。
【図４】本発明の第２の実施例に係る静電破壊保護回路の電流−電圧特性を説明する図である。
【図５】本発明の第２の実施例に係る静電破壊保護回路の保持電圧の調整を説明する図である。
【図６】従来の静電破壊保護回路の説明図である。
【発明を実施するための形態】
【００１４】
本発明に係る静電破壊保護回路は、バイポーラトランジスタにより静電破壊保護素子を構成しており、具体的にはコレクタ領域を構成する埋め込み領域を少なくとも２以上に分離し、この分離した埋め込み領域の間に、コレクタ領域と同一の導電型で、埋め込み領域より不純物濃度の低い半導体領域が残るように埋め込み領域上に別の半導体領域を形成する構造としている。またこの別の半導体領域は、コレクタ領域と同一の導電型で、分離された埋め込み領域間に残った半導体領域より不純物濃度の高い半導体領域で構成している。このような構造とすることで、分離された埋め込み領域の間の寸法を調整することで、スナップバック電圧の調整を可能としている。さらにコレクタ領域を構成する埋め込み領域の数を変えることで、保持電圧の調整を可能としている。
【００１５】
さらに本発明の静電破壊保護素子は、ベース領域を水平方向に延伸させる構造としてベース領域の表面にベース領域と同一の導電型で、ベース領域より不純物濃度が高く、ベース領域より浅い半導体領域を、エミッタ領域近傍からコレクタ電極側へ任意の長さで設けることにより、静電破壊保護素子の保持電圧を所望の値に設定することができる。以下、本発明の実施例について説明する。
【実施例１】
【００１６】
図１は、本発明の第１の実施例の断面図である。図６に示す従来例同様、半導体基板１上に形成された素子分離領域２に囲まれたｎ型のエピタキシャル領域３内に、コレクタ領域を構成する第１の埋め込み領域４ａ（第１の領域に相当）とこの第１の埋め込み領域４ａに接続するｎ型拡散領域５が形成されている。また、エピタキシャル領域３表面には、ｐ型のベース領域６とベース電極部拡散領域７が形成され、ベース領域６表面にエミッタ領域８が形成されている。
【００１７】
さらにエミッタ領域８とコレクタ領域との間のベース領域６上であって、エミッタ領域８近傍にｐ型拡散領域９（第１１の半導体領域に相当）が形成されている。このｐ型拡散領域９の長さにより、キャリアの再結合電流が増減し、その結果コレクタ・ベース間電圧が変化し、静電破壊保護素子の保持電圧が所定の値に設定される。
【００１８】
本発明では、コレクタ領域を構成するｎ型拡散領域５に連続してｎ型領域１３（第８の半導体領域に相当）が形成されている。このｎ型領域１３は、不純物濃度がｎ型拡散領域５より低く、エピタキシャル領域３より高く設定されている。また第１の埋め込み領域４ａのエミッタ領域８側に、第２の埋め込み領域４ｂ（第２の領域に相当）が、ｎ型の導電型でｎ型領域１３より不純物濃度の低い半導体領域からなるｎ-型領域１４（第９の半導体領域に相当）を挟んで配置されている。このように構成することで、共通接続されたエミッタ電極１１およびベース電極１２とコレクタ電極１０との間で、第２の埋め込み領域４ｂ、ｎ-型領域１４、第１の埋め込み領域４ａが電流経路となる。
【００１９】
ここで本実施例では、電流経路となるｎ-型領域１４の寸法Ａ１を適宜設定することで、スナップバック電圧を調節することができる。具体的には、図２に寸法Ａ１を変化させたときの静電破壊保護回路の電圧−電流特性を示すグラフで、図２ｂは、図２ａの一部拡大図である。図２に示すように、寸法Ａ１を変更することで、スナップバック電圧を適宜設定することができることがわかる。なお図２ｂにおいて、(1)は寸法Ａ１＝５μｍ、(2)は６μｍ、(3)は７μｍ、(4)は１０μｍと変化させ、寸法Ａ２＝３．５μｍに固定した場合の特性を示している。また、寸法Ａ１を長くすることに伴い、ｎ型領域１３の寸法も長くしている。
【００２０】
その結果、スナップバック電圧（Ｖｓｂ）が、寸法Ａ１の長さに比例して増加していることが確認できた。つまり、寸法Ａ１を所望の長さに設定することで、スナップバック電圧を所望の値に設定できることになる。さらに、従来例同様、ｐ型拡散領域９の長さを変えることで保持電圧を変更することができるので、ｐ型拡散領域９の寸法と寸法Ａ１を変更することで、所望の保持電圧およびスナップバック電圧の静電破壊保護素子を形成することができることになる。
【実施例２】
【００２１】
次に本発明の第２の実施例について説明する。第２の実施例は、第１の実施例で説明した埋め込み領域をさらに分離している。図３に示すように、第２の埋め込み領域４ｂのエミッタ領域８側に、第３の埋め込み領域４ｃが、ｎ型の導電型でｎ型領域１３より不純物濃度の低い半導体領域からなるｎ-型領域１５（第１０の半導体領域に相当）を挟んで配置されている。このように構成することで、共通接続されたエミッタ電極１１およびベース電極とコレクタ電極１０との間で、第３の埋め込み領域４ｃ（第３の領域に相当）、ｎ-型領域１５、第２の埋め込み領域４ｂ、ｎ-型領域１４、第１の埋め込み領域４ａが電流経路となる。
【００２２】
ここで本実施例では、埋め込み領域の数を適宜設定することで、保持電圧を調整することができる。具体的には、図４に埋め込み領域の数（４ｂ、４ｃに相当する埋め込み領域の数）を１個から５個に分離したときの静電破壊保護素子回路の電圧−電流特性を示す。図４に示すように、埋め込み領域の数を変化させることで、保持電圧が変化することがわかる。ここで、寸法Ａ１を５μｍ、寸法Ａ２を３．５μｍとし、埋め込み領域の数が増えるに従い、ｎ型領域１３の寸法を長くしている。
【００２３】
図５に埋め込み領域の数と保持電圧（Ｖｈ）の関係を示す。埋め込み領域の数を変えることで保持電圧が変化することがわかる。
【００２４】
図５に示す第２の実施例の静電破壊保護素子では、寸法Ａ１、Ａ２を固定した結果を示しているが、本発明はこれに限定されることなく、寸法Ａ１、Ａ２を変更すると共に埋め込み領域の数、さらにはｐ型拡散領域９の長さを適宜設定することで、所望の保持電圧、スナックバック電圧を有する静電破壊保護素子を形成することができる。
【符号の説明】
【００２５】
１：半導体基板、２：素子分離領域、３：エピタキシャル領域、４：埋め込み領域、５：ｎ型拡散領域、６：ベース領域、７：ベース電極部拡散領域、８：エミッタ領域、９：ｐ型拡散領域、１０：コレクタ電極、１１：エミッタ電極、１２ベース領域、１３：ｎ型領域、１４：ｎ-型領域
【図１】
2015015288.tif 000003
【図２】
2015015288.tif 000004
【図３】
2015015288.tif 000005
【図４】
2015015288.tif 000006
【図５】
2015015288.tif 000007
【図６】
2015015288.tif 000008