(57)【要約】【課題】製造効率の低下を抑制し、かつ、炭化珪素層の表面がより確実に保護された状態で活性化アニールを実施することが可能な炭化珪素半導体装置の製造方法を提供する。【解決手段】ＳｉＣ半導体装置の製造方法は、ＳｉＣ層１０に不純物領域（ボディ領域１３、ソース領域１４、コンタクト領域１５）を形成する工程と、不純物領域が形成されたＳｉＣ層１０の表面（主面１０Ａ，側壁面ＳＷ，底面ＢＷ）から珪素を選択的に除去することにより、上記表面に第１炭素層２０を形成する工程と、第１炭素層２０の上に第２炭素層２１を形成する工程と、第１炭素層２０および第２炭素層２１が形成されたＳｉＣ層１０を加熱する工程とを備えている。【選択図】図８
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【特許請求の範囲】
【請求項１】
炭化珪素層に不純物領域を形成する工程と、
前記不純物領域が形成された前記炭化珪素層の表面から珪素を選択的に除去することにより、前記表面に第１炭素層を形成する工程と、
前記第１炭素層の上に第２炭素層を形成する工程と、
前記第１炭素層および前記第２炭素層が形成された前記炭化珪素層を加熱する工程とを備える、炭化珪素半導体装置の製造方法。
【請求項２】
前記第１炭素層を形成する工程では、前記第２炭素層よりも高密度になるように前記第１炭素層が形成される、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記第２炭素層を形成する工程では、単一層から構成される前記第２炭素層が形成される、請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第２炭素層を形成する工程では、複数層から構成される前記第２炭素層が形成される、請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記複数層を構成する複数の積層炭素層は、前記炭化珪素層の前記表面に近い前記積層炭素層が相対的に高密度になるように形成される、請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記第２炭素層は、レジスト膜を炭化させる方法、ＣＶＤ法およびスパッタリング法からなる群より選択される少なくともいずれか一の方法により形成される、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記第２炭素層を形成する工程では、８００℃以上１０００℃以下の温度で前記レジスト膜を加熱して炭化させることにより前記第２炭素層が形成される、請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記炭化珪素層を加熱する工程では、前記第２炭素層を形成する工程において前記レジスト膜の炭化が完了した後に連続して前記炭化珪素層が加熱される、請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記炭化珪素層を加熱する工程では、１６００℃以上１９００℃以下の温度で前記炭化珪素層が加熱される、請求項１〜請求項８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記第１炭素層を形成する工程では、１０ｎｍ以上５０ｎｍ以下の厚みを有する前記第１炭素層が形成される、請求項１〜請求項９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記第２炭素層を形成する工程では、５０ｎｍ以上の厚みを有する前記第２炭素層が形成される、請求項１〜請求項１０のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記第１炭素層を形成する工程および前記第２炭素層を形成する工程では、前記第１炭素層および前記第２炭素層の合計の厚みが１μｍ以下になるように前記第１炭素層および前記第２炭素層が形成される、請求項１〜請求項１１のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記第１炭素層を形成する工程では、ハロゲン元素と珪素とを反応させることにより、前記炭化珪素層の前記表面から珪素が選択的に除去される、請求項１〜請求項１２のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項１４】
前記第１炭素層を形成する工程では、ハロゲン元素を含有するガスを含む雰囲気中において前記炭化珪素層が加熱されることにより、前記炭化珪素層の前記表面から珪素が選択的に除去される、請求項１３に記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記第１炭素層を形成する工程では、ハロゲン元素を含むプラズマ中において前記炭化珪素層が保持されることにより、前記炭化珪素層の前記表面から珪素が選択的に除去される、請求項１３に記載の炭化珪素半導体装置の製造方法。
【請求項１６】
前記炭化珪素層を加熱する工程の後、前記第１炭素層および前記第２炭素層を除去する工程をさらに備える、請求項１〜請求項１５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項１７】
前記炭化珪素層の前記表面は、（０００−１）面に対するオフ角が８°以下である主面を含む、請求項１〜請求項１６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関し、より特定的には、製造効率の低下を抑制し、かつ、炭化珪素層の表面がより確実に保護された状態で活性化アニールを実施することが可能な炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
炭化珪素を材料として用いた半導体装置の製造プロセスでは、イオン注入などにより炭化珪素層内に不純物が導入され、その後活性化アニールが実施される。これにより、炭化珪素層内の不純物領域において所望のキャリアが生成する。この活性化アニールはたとえば１５００℃を超える高温で実施されるため、加熱による炭化珪素層の表面荒れを抑制することが必要になる。これに対して、炭化珪素層の表面に炭素層が堆積された状態で活性化アニールを実施するプロセスが提案されている（たとえば特許文献１および２参照）。
【０００４】
特許文献１では、ダイヤモンドライクカーボン（ＤＬＣ：Ｄｉａｍｏｎｄ  Ｌｉｋｅ  Ｃａｒｂｏｎ）膜やフォトレジスト膜を炭化させた膜をエピタキシャル成長層（炭化珪素層）の表面に堆積させた状態で活性化アニールするプロセスが開示されている。また、特許文献２では、炭化珪素層の表層部から珪素を選択的に除去することにより炭素層を形成し、その後活性化アニールするプロセスが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−６８４２８号公報
【特許文献２】特開２０１３−２６３７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に開示されているプロセスでは、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタリング法などの方法により炭化珪素層の表面に炭素層が形成される。しかし、ＣＶＤ法では炭化珪素層の表面における段差や凹凸が大きい場合に膜のカバレッジが悪くなり、スパッタリング法では膜の密着性が低く割れが発生し易いという問題がある。また、フォトレジスト膜を炭化させた膜を形成する場合には、面内における膜厚のばらつきが大きくなる（膜厚分布が悪くなる）という問題がある。そのため、これらの方法では炭化珪素層の表面を十分に保護した状態で活性化アニールを実施することが困難である。
【０００７】
また、上記特許文献２に開示されているプロセスでは、炭化珪素層の表層部を変質させることにより炭素層が形成される。そのため、このプロセスでは炭化珪素層の表層部に形成された不純物領域の一部が当該炭素層の形成により消費される。よって、このプロセスでは炭素層の形成による消費を見込んで不純物領域をより深く形成しておく必要があり、その結果製造効率が低下するという問題がある。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的は、製造効率の低下を抑制し、かつ、炭化珪素層の表面がより確実に保護された状態で活性化アニールを実施することが可能な炭化珪素半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明に従った炭化珪素半導体装置の製造方法は、炭化珪素層に不純物領域を形成する工程と、不純物領域が形成された炭化珪素層の表面から珪素を選択的に除去することにより、上記表面に第１炭素層を形成する工程と、第１炭素層の上に第２炭素層を形成する工程と、第１炭素層および第２炭素層が形成された炭化珪素層を加熱する工程とを備えている。
【発明の効果】
【００１０】
本発明に従った炭化珪素半導体装置の製造方法によれば、製造効率の低下を抑制し、かつ、炭化珪素層の表面がより確実に保護された状態で活性化アニールを実施することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態１に係る炭化珪素半導体装置の製造方法を概略的に示すフローチャートである。
【図２】実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ１０）および（Ｓ２０）を説明するための概略図である。
【図３】実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ３０）を説明するための概略図である。
【図４】実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ４０）を説明するための概略図である。
【図５】実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ５０）を説明するための概略図である。
【図６】実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ６０）を説明するための概略図である。
【図７】炭化珪素層と第１炭素層との界面における炭素原子の結合状態を概略的に示す模式図である。
【図８】実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ７０）を説明するための概略図である。
【図９】実施形態１に係る炭化珪素半導体装置の製造方法の工程（Ｓ７０）および（Ｓ８０）における加熱パターンを示すグラフである。
【図１０】実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ１００）を説明するための概略図である。
【図１１】実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ１１０）を説明するための概略図である。
【図１２】実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ１２０）および（Ｓ１３０）を説明するための概略図である。
【図１３】実施形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ１４０）を説明するための概略図である。
【図１４】実施形態１に係る炭化珪素層の終端領域の構造を示す概略図である。
【図１５】比較例に係る炭化珪素層の終端領域の構造を示す概略図である。
【図１６】実施形態２に係る炭化珪素半導体装置の製造方法を説明するための概略図である。
【発明を実施するための形態】
【００１２】
[本願発明の実施形態の説明]
まず、本発明の実施形態の内容を列記して説明する。
【００１３】
（１）本実施形態に係る炭化珪素半導体装置の製造方法は、炭化珪素層（１０）に不純物領域（１３，１４，１５）を形成する工程と、不純物領域が形成された炭化珪素層の表面（１０Ａ，ＳＷ，ＢＷ）から珪素を選択的に除去することにより、上記表面に第１炭素層（２０）を形成する工程と、第１炭素層の上に第２炭素層（２１）を形成する工程と、第１炭素層および第２炭素層が形成された炭化珪素層を加熱する工程とを備えている。
【００１４】
本実施形態に係る炭化珪素半導体装置の製造方法では、まず、炭化珪素層の表面から珪素を選択的に除去することにより、上記表面に第１炭素層が形成される。これにより、炭化珪素層の表面を第１炭素層により確実に保護することができる。次に、第１炭素層の上に第２炭素層が形成され、その後炭化珪素層が加熱される（活性化アニール）。これにより、第１炭素層の厚みを小さくして炭素層による不純物領域の消費を抑えた場合でも、第１炭素層および第２炭素層の合計として必要な炭素層の厚みを確保することができる。そのため、第１炭素層を厚く形成して不純物領域が多く消費されることによる製造効率の低下を抑制することができる。したがって、本実施形態に係る炭化珪素半導体装置の製造方法によれば、製造効率の低下を抑制し、かつ、炭化珪素層の表面がより確実に保護された状態で活性化アニールを実施することができる。
【００１５】
ここで、「炭化珪素層の表面から珪素が選択的に除去される状態」とは、炭化珪素を構成する炭素原子に比べて珪素原子が多く離脱する状態を意味し、たとえば炭素原子の１０倍以上の割合で珪素原子が炭化珪素層の表面から離脱する状態が含まれる。
【００１６】
（２）上記炭化珪素半導体装置の製造方法において、第１炭素層を形成する工程では、第２炭素層よりも高密度になるように第１炭素層が形成されてもよい。
【００１７】
これにより、炭化珪素層の表面がさらに確実に保護された状態で活性化アニールを実施することができる。その結果、活性化アニールによる炭化珪素層の表面荒れを抑制することができる。
【００１８】
（３）上記炭化珪素半導体装置の製造方法において、第２炭素層を形成する工程では、単一層から構成される第２炭素層が形成されてもよい。
【００１９】
これにより、複数層から構成される第２炭素層を形成する場合に比べてプロセスをより簡略化することができる。その結果、製造効率をより向上させることができる。
【００２０】
（４）上記炭化珪素半導体装置の製造方法において、第２炭素層を形成する工程では、複数層から構成される第２炭素層が形成されてもよい。
【００２１】
これにより、単一層から構成される第２炭素層を形成する場合に比べてより緻密な第２炭素層を形成することができる。その結果、炭化珪素層の表面が一層確実に保護された状態で活性化アニールを実施することができる。
【００２２】
（５）上記炭化珪素半導体装置の製造方法において、複数層を構成する複数の積層炭素層（２２，２３，２４）は、炭化珪素層の上記表面に近い積層炭素層が相対的に高密度になるように形成されてもよい。
【００２３】
これにより、炭化珪素層の表面が一層確実に保護された状態で活性化アニールを実施することができる。その結果、活性化アニールによる炭化珪素層の表面荒れをより効果的に抑制することができる。
【００２４】
（６）上記炭化珪素半導体装置の製造方法において、第２炭素層は、レジスト膜を炭化させる方法、ＣＶＤ法およびスパッタリング法からなる群より選択される少なくともいずれか一の方法により形成されてもよい。
【００２５】
このように、第２炭素層は第１炭素層を形成する方法とは異なる種々の方法を用いて形成することができる。
【００２６】
（７）上記炭化珪素半導体装置の製造方法において、第２炭素層を形成する工程では、８００℃以上１０００℃以下の温度でレジスト膜を加熱して炭化させることにより第２炭素層が形成されてもよい。
【００２７】
上記加熱温度が８００℃未満である場合には、レジスト膜を十分に炭化させることが困難である。一方で、上記加熱温度が８００℃以上であれば１０００℃以下であってもレジスト膜を十分に炭化させることができる。そのため、レジスト膜の加熱温度は８００℃以上１０００℃以下であることが好ましい。
【００２８】
（８）上記炭化珪素半導体装置の製造方法において、炭化珪素層を加熱する工程では、第２炭素層を形成する工程においてレジスト膜の炭化が完了した後に連続して炭化珪素層が加熱されてもよい。
【００２９】
これにより、レジスト膜の炭化が完了した後に一旦冷却される場合に比べて製造効率をより向上させることができる。
【００３０】
（９）上記炭化珪素半導体装置の製造方法において、炭化珪素層を加熱する工程では、１６００℃以上１９００℃以下の温度で炭化珪素層が加熱されてもよい。
【００３１】
上記加熱温度が１６００℃未満である場合には、炭化珪素層内の不純物領域において十分にキャリアを発生させることが困難である。一方で、上記加熱温度が１９００℃を超える場合には、加熱により炭化珪素層が損傷を受ける懸念がある。そのため、炭化珪素層の加熱温度は１６００℃以上１９００℃以下であることが好ましい。
【００３２】
（１０）上記炭化珪素半導体装置の製造方法において、第１炭素層を形成する工程では、１０ｎｍ以上５０ｎｍ以下の厚みを有する第１炭素層が形成されてもよい。
【００３３】
上記厚みが１０ｎｍ未満である場合には、炭化珪素層の表面が確実に保護された状態で活性化アニールを実施することが困難になる。一方で、上記厚みが５０ｎｍを超える場合には、第１炭素層の形成による不純物領域の消費が多くなり、製造効率が低下する。そのため、第１炭素層は１０ｎｍ以上５０ｎｍ以下の厚みで形成されることが好ましい。
【００３４】
（１１）上記炭化珪素半導体装置の製造方法において、第２炭素層を形成する工程では、５０ｎｍ以上の厚みを有する第２炭素層が形成されてもよい。
【００３５】
上記厚みが５０ｎｍ未満である場合には、第１炭素層の上を十分に覆うことが困難になり、当該第１炭素層の耐久性を十分に確保することが困難になる。そのため、第２炭素層は５０ｎｍ以上の厚みで形成されることが好ましい。
【００３６】
（１２）上記炭化珪素半導体装置の製造方法において、第１炭素層を形成する工程および第２炭素層を形成する工程では、第１炭素層および第２炭素層の合計の厚みが１μｍ以下になるように第１炭素層および第２炭素層が形成されてもよい。
【００３７】
上記合計の厚みが１μｍを超える場合には炭素層の形成に長時間を要し、また上記合計の厚みが１μｍ以下でも炭化珪素層の表面を十分に保護することが可能である。そのため、第１炭素層および第２炭素層は合計の厚みが１μｍ以下で形成されることが好ましい。
【００３８】
（１３）上記炭化珪素半導体装置の製造方法において、第１炭素層を形成する工程では、ハロゲン元素と珪素とを反応させることにより、炭化珪素層の上記表面から珪素が選択的に除去されてもよい。
【００３９】
これにより、炭化珪素層の上記表面から珪素を効率良く離脱させることができる。
（１４）上記炭化珪素半導体装置の製造方法において、第１炭素層を形成する工程では、ハロゲン元素を含有するガスを含む雰囲気中において炭化珪素層が加熱されることにより、炭化珪素層の上記表面から珪素が選択的に除去されてもよい。
【００４０】
これにより、ハロゲン元素を用いて珪素を除去して第１炭素層を形成することが容易になる。また、「ハロゲン元素を含有するガス」としては、たとえば塩素（Ｃｌ２）ガス、フッ素（Ｆ２）ガス、臭素（Ｂｒ２）ガス、ヨウ素（Ｉ２）ガス、塩化水素（ＨＣｌ)ガス、三塩化硼素（ＢＣｌ３）ガス、六フッ化硫黄（ＳＦ６）ガス、四フッ化炭素（ＣＦ４）ガスなどを採用することができる。
【００４１】
（１５）上記炭化珪素半導体装置の製造方法において、第１炭素層を形成する工程では、ハロゲン元素を含むプラズマ中において炭化珪素層が保持されることにより、炭化珪素層の上記表面から珪素が選択的に除去されてもよい。
【００４２】
これにより、ハロゲン元素を用いて珪素を除去して第１炭素層を形成することがより容易になる。また、「ハロゲン元素を含むプラズマ」としては、たとえば塩素（Ｃｌ）、フッ素（Ｆ）、臭素（Ｂｒ）、ヨウ素（Ｉ）からなる群より選択される一以上の元素を含むプラズマを採用することができる。
【００４３】
（１６）上記炭化珪素半導体装置の製造方法は、炭化珪素層を加熱する工程の後、第１炭素層および第２炭素層を除去する工程をさらに備えていてもよい。
【００４４】
これにより、第１炭素層および第２炭素層が除去された後の炭化珪素層の表面上にゲート酸化膜を形成することができる。
【００４５】
（１７）上記炭化珪素半導体装置の製造方法において、炭化珪素層の上記表面は、（０００−１）面に対するオフ角が８°以下である主面（１０Ａ）を含んでいてもよい。
【００４６】
これにより、炭化珪素層の上記表面から珪素を除去することにより第１炭素層を形成する速度がより向上する。その結果、製造効率をより向上させることができる。
【００４７】
[本願発明の実施形態の詳細]
次に、本発明の実施形態の具体例を図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
【００４８】
（実施形態１）
まず、本発明の一実施形態である実施形態１に係る炭化珪素（ＳｉＣ）半導体装置の製造方法について説明する。図１を参照して、本実施形態に係るＳｉＣ半導体装置の製造方法では、まず、工程（Ｓ１０）として炭化珪素（ＳｉＣ）基板準備工程が実施される。この工程（Ｓ１０）では、図２を参照して、たとえば４Ｈ−ＳｉＣからなるインゴット（図示しない）を切断し、研磨処理などを行うことにより、ＳｉＣ基板１１が準備される。
【００４９】
ＳｉＣ基板１１の主面１１Ａは、（０００−１）面に対して８°以下のオフ角、好ましくは４°以下のオフ角を有している。また、ＳｉＣ基板１１の幅の最大値は、たとえば１００ｍｍ以上である。
【００５０】
次に、工程（Ｓ２０）として炭化珪素（ＳｉＣ）層形成工程が実施される。この工程（Ｓ２０）では、図２を参照して、ＳｉＣ基板１１の一方の主面１１Ａ上においてエピタキシャル成長によりＳｉＣ層１０が形成される。ＳｉＣ層１０の主面１０Ａは、（０００−１）面に対して８°以下のオフ角、好ましくは４°以下のオフ角を有している。また、ＳｉＣ層１０の主面１０Ａには０．５μｍ以上の凹凸（たとえばメサ構造など）が形成されている。なお、「凹凸が０．５μｍ以上」とは、主面１０Ａ全体において高低差の最大値が０．５μｍ以上であることを意味する。
【００５１】
次に、工程（Ｓ３０）としてソース／ボディ領域形成工程が実施される。この工程（Ｓ３０）では、図３を参照して、まず、たとえばアルミニウム（Ａｌ）イオンが主面１０Ａ側からＳｉＣ層１０内に注入されることにより、当該ＳｉＣ層１０内に導電型がｐ型であるボディ領域１３が形成される。次に、たとえばリン（Ｐ）イオンが上記Ａｌイオンよりも浅い深さでＳｉＣ層１０内に注入されることにより、当該ＳｉＣ層１０内において導電型がｎ型であるソース領域１４が形成される。そして、ＳｉＣ層１０においてボディ領域１３およびソース領域１４のいずれも形成されない領域がドリフト領域１２になる。
【００５２】
次に、工程（Ｓ４０）としてトレンチ形成工程が実施される。この工程（Ｓ４０）では、まず、ＳｉＣ層１０の主面１０Ａ上において開口部を有する二酸化珪素（ＳｉＯ２）からなるマスク（図示しない）が形成される。そして、当該マスクを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などのドライエッチング、または塩素（Ｃｌ２）などのハロゲン系ガスを用いた熱エッチング、あるいはそれらの組み合わせなどの方法によりトレンチＴＲが形成される。トレンチＴＲは側壁面ＳＷおよび底面ＢＷを有し、ソース領域１４およびボディ領域１３を貫通してドリフト領域１２に到達するように形成される。すなわち、トレンチＴＲは、側壁面ＳＷがドリフト領域１２、ボディ領域１３およびソース領域１４を露出させ、底面ＢＷがドリフト領域１２内に位置するように形成される。トレンチＴＲは、ＳｉＣ層１０の主面１０Ａに沿った方向（図４中の紙面奥行き方向）に延在するように形成される。また、トレンチＴＲは、たとえば（０３−３８）面からなる側壁面ＳＷを有するように形成される。
【００５３】
次に、工程（Ｓ５０）としてコンタクト領域形成工程が実施される。この工程（Ｓ５０）では、図５を参照して、たとえばＡｌイオンがソース領域１４内に注入されることにより、当該ソース領域１４内にコンタクト領域１５が形成される。このイオン注入は、たとえばＳｉＣ層１０の主面１０Ａ上においてイオン注入すべき所望の領域に開口部を有するマスク（図示しない）を形成した後に実施することができる。このようにしてＳｉＣ層１０において不純物領域（ボディ領域１３、ソース領域１４およびコンタクト領域１５）が形成される。
【００５４】
次に、工程（Ｓ６０）として第１炭素層形成工程が実施される。この工程（Ｓ６０）では、図６を参照して、不純物領域（ボディ領域１３、ソース領域１４およびコンタクト領域１５）が形成されたＳｉＣ層１０の表面（主面１０Ａ、側壁面ＳＷおよび底面ＢＷ）から珪素が選択的に除去されることにより、上記表面に第１炭素層２０が形成される。
【００５５】
この工程（Ｓ６０）では、ハロゲン元素とＳｉＣ層１０を構成する珪素とを反応させることにより珪素が選択的に除去される。より具体的には、ハロゲン元素を含有するガスを含む雰囲気中においてＳｉＣ層１０が加熱されることによりＳｉＣ層１０の上記表面から珪素が選択的に除去されてもよいし、ハロゲン元素を含むプラズマ中においてＳｉＣ層１０が保持されることによりＳｉＣ層１０の上記表面から珪素が選択的に除去されてもよい。これにより、ＳｉＣ層１０の主面１０ＡならびにトレンチＴＲの側壁面ＳＷおよび底面ＢＷから珪素が選択的に除去され、上記表面が第１炭素層２０に変質する。
【００５６】
この工程（Ｓ６０）では、厚みが１０ｎｍ以上５０ｎｍ以下になるように第１炭素層２０が形成される。第１炭素層２０の厚みは、好ましくは１０ｎｍ以上１００ｎｍ以下であり、より好ましくは２０ｎｍ以上５０ｎｍ以下である。
【００５７】
図７は、第１炭素層２０とＳｉＣ層１０との界面における炭素原子の結合状態を模式的に示したものである。図７中において、炭素原子が「Ｃ」により示され、炭素原子間の結合が「Ｃ」同士を結ぶ直線により示されている。第１炭素層２０は、上述のようにＳｉＣ層１０の上記表面を変質させることにより形成される。そのため、第１炭素層２０を構成する炭素原子とＳｉＣ層１０を構成する炭素原子とは界面全体に亘り原子的に結合された状態となっている。これにより、ＳｉＣ層１０の上記表面は第１炭素層２０により確実に保護された状態となっている。第１炭素層２０は、たとえばグラフェン構造、ダイヤモンド構造またはＤＬＣ構造などを有している。
【００５８】
次に、工程（Ｓ７０）として第２炭素層形成工程が実施される。この工程（Ｓ７０）では、図８を参照して、たとえばスピンコート法などにより第１炭素層２０の上にレジスト材料が塗布され、当該第１炭素層２０の上にレジスト膜（図示しない）が形成される。次に、レジスト膜を８００℃以上１０００℃以下の温度（たとえば９００℃）で加熱することにより当該レジスト膜が炭化する。これにより、第１炭素層２０の上に単一層からなる第２炭素層２１が形成される。
【００５９】
この工程（Ｓ７０）では、厚みが５０ｎｍ以上２０００ｎｍ以下になるように第２炭素層２１が形成される。第２炭素層２１の厚みは、好ましくは１００ｎｍ以上１５００ｎｍ以下であり、より好ましくは２００ｎｍ以上１０００ｎｍ以下である。
【００６０】
工程（Ｓ６０）および（Ｓ７０）では、第１炭素層２０および第２炭素層２１の合計の厚みが６０ｎｍ以上２μｍ以下になるように当該第１および第２炭素層２１が形成される。第１炭素層２０および第２炭素層２１の合計の厚みは、好ましくは１００ｎｍ以上１５００ｎｍ以下であり、好ましくは２００ｎｍ以上１０００ｎｍ以下である。また、第１炭素層２０は、第２炭素層２１よりも高密度になるように形成される。
【００６１】
この工程（Ｓ７０）では、上述のようにレジスト膜を炭化させる方法により第２炭素層２１が形成されてもよいが、これに限定されるものではない。第２炭素層２１は、たとえばエチレン（Ｃ２Ｈ６）やプロパン（Ｃ３Ｈ８）などの炭化水素のガスを用いたＣＶＤ法やスパッタリング法などの方法により形成されてもよい。
【００６２】
次に、工程（Ｓ８０）として活性化アニール工程が実施される。この工程（Ｓ８０）では、図８を参照して、第１炭素層２０および第２炭素層２１が形成されたＳｉＣ層１０が所定温度で加熱される。これにより、上記工程（Ｓ３０）および（Ｓ５０）において導入された不純物が活性化し、不純物領域において所望のキャリアが発生する。
【００６３】
この工程（Ｓ８０）では、１６００℃以上１９００℃以下の温度で２分間以上５分間以下の時間保持されることによりＳｉＣ層１０が加熱されてもよい。ＳｉＣ層１０の加熱温度は、好ましくは１８００℃以上１９００℃以下である。
【００６４】
図９は、工程（Ｓ７０）および（Ｓ８０）におけるＳｉＣ層の加熱パターンを示すグラフであり、横軸が時間を示し、縦軸が温度を示している。図９を参照して、この工程（Ｓ８０）では、工程（Ｓ７０）においてレジスト膜を炭化させて第２炭素層を形成した後、連続してＳｉＣ層が加熱されてもよい。より具体的には、工程（Ｓ７０）においてレジスト膜の加熱温度（温度Ｔ１）にまで昇温させ、温度Ｔ１においてＳｉＣ層を保持してレジスト膜の炭化が完了した後、室温にまで降温させずに温度Ｔ２にまで昇温させて活性化アニール処理が実施されてもよい。なお、ＳｉＣ層の加熱パターンは上記の場合に限定されず、工程（Ｓ７０）が完了した後に一旦室温にまで冷却され、その後工程（Ｓ８０）が実施される加熱パターンが用いられてもよい。
【００６５】
次に、工程（Ｓ９０）として炭素層除去工程が実施される。この工程（Ｓ９０）では、上記工程（Ｓ６０）および（Ｓ７０）において形成された第１および第２炭素層２０，２１が酸化されることにより除去される。より具体的には、たとえば酸素（Ｏ２）を含む雰囲気中において第１および第２炭素層２０，２１を加熱することにより、当該第１および第２炭素層２０，２１が除去される。この酸化による炭素層の除去は、ＳｉＣ層１０の犠牲酸化処理や後述するゲート酸化膜形成工程（Ｓ１００）と同時または連続的に実施することができる。
【００６６】
次に、工程（Ｓ１００）としてゲート酸化膜形成工程が実施される。この工程（Ｓ１００）では、図１０を参照して、たとえば酸素（Ｏ２）を含む雰囲気中においてＳｉＣ層１０が加熱される。これにより、ＳｉＣ層１０の主面１０ＡならびにトレンチＴＲの側壁面ＳＷおよび底面ＢＷ上に沿うようにゲート酸化膜３０が形成される。
【００６７】
次に、工程（Ｓ１１０）としてゲート電極形成工程が実施される。この工程（Ｓ１１０）では、図１１を参照して、たとえばＬＰ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ）−ＣＶＤ法により、トレンチＴＲを充填するようにポリシリコンからなるゲート電極４０が形成される。
【００６８】
次に、工程（Ｓ１２０）として層間絶縁膜形成工程が実施される。この工程（Ｓ１２０）では、図１２を参照して、たとえばＰ（Ｐｌａｓｍａ）−ＣＶＤ法により、ＳｉＯ２からなる層間絶縁膜５０がゲート酸化膜３０とともにゲート電極４０を取り囲むように形成される。
【００６９】
次に、工程（Ｓ１３０）としてオーミック電極形成工程が実施される。この工程（Ｓ１３０）では、図１２を参照して、まずソース電極６０を形成すべき領域において、層間絶縁膜５０およびゲート酸化膜３０が除去される。そして、当該領域において、たとえばニッケル（Ｎｉ）からなる膜が形成される。一方、ＳｉＣ基板１１の主面１１Ａとは反対側の主面１１Ｂ上においてＮｉからなる膜が形成される。その後、合金化熱処理が実施され、上記Ｎｉからなる膜の少なくとも一部がシリサイド化することによりソース電極６０およびドレイン電極７０が形成される。
【００７０】
次に、工程（Ｓ１４０）として配線形成工程が実施される。この工程（Ｓ１４０）では、図１３を参照して、たとえば蒸着法によりＡｌや金（Ａｕ）などの導電体からなるソース配線６１が、層間絶縁膜５０およびソース電極６０を覆うように形成される。また、ＡｌやＡｕなどの導電体からなる裏面保護電極７１がドレイン電極７０上に形成される。以上の工程（Ｓ１０）〜（Ｓ１４０）が実施されることによりＭＯＳＦＥＴ１（ＳｉＣ半導体装置）が製造され、本実施形態に係るＳｉＣ半導体装置の製造方法が完了する。
【００７１】
以上のように、本実施形態に係るＳｉＣ半導体装置の製造方法では、まず、ＳｉＣ層１０の表面（主面１０Ａ、側壁面ＳＷ、底面ＢＷ）から珪素を選択的に除去することにより、上記表面に第１炭素層２０が形成される。これにより、ＳｉＣ層１０の表面を第１炭素層２０により確実に保護することができる。次に、第１炭素層２０の上に第２炭素層２１が形成され、その後ＳｉＣ層１０が加熱される（活性化アニール）。これにより、第１炭素層２０の厚みを小さくして炭素層による不純物領域の消費を抑えた場合でも、第１炭素層２０および第２炭素層２１の合計として必要な炭素層の厚みを確保することができる。そのため、第１炭素層２０を厚く形成して不純物領域が多く消費されることによる製造効率の低下を抑制することができる。したがって、本実施形態に係るＳｉＣ半導体装置の製造方法によれば、製造効率の低下を抑制し、かつ、ＳｉＣ層１０の表面がより確実に保護された状態で活性化アニールを実施することができる。
【００７２】
図１４は、本実施形態におけるＳｉＣ半導体装置の終端領域となるべき領域の構造を示す図であり、図１５は比較例におけるＳｉＣ半導体装置の終端領域となるべき領域の構造を示す図である。図１４および図１５を参照して、ＳｉＣ層１０，１００にはドリフト領域１２，１２０、ボディ領域１３，１３０およびソース領域１４，１４０、ならびに電界緩和領域としてのＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）領域１６，１６０およびガードリング領域１７，１７０が形成されている。また、本実施形態ではＳｉＣ層１０の表面から珪素を選択的に除去することにより上記表面に第１炭素層２０が形成されており（図１４）、一方で比較例ではＳｉＣ層１００の表面上にスピンコート法によりレジスト膜を形成し、当該レジスト膜を炭化させることにより第１炭素層２００が形成されている（図１５）。図１４および図１５に示すように、比較例では段差部においてレジスト膜の厚みが相対的に薄くなるため、当該段差部におけるＳｉＣ層１００の表面を第１炭素層２００により十分に覆うことが困難である。一方で、本実施形態では段差部においてもＳｉＣ層１０の表面を第１炭素層２０により十分に覆うことができる。このように本実施形態では、ＳｉＣ層１０の表面に段差や凹凸が存在する場合でも上記表面を炭素層により確実に覆うことができる。
【００７３】
上記炭化珪素半導体装置の製造方法において、ＳｉＣ基板準備工程（Ｓ１０）では、幅の最大値が１００ｍｍ以上であるＳｉＣ基板１１が準備されてもよい。また、ＳｉＣ基板１１上に形成されるＳｉＣ層１０の表面（主面１０Ａ、側壁面ＳＷ、底面ＢＷ）には０．５μｍ以上の凹凸が形成されていてもよい。
【００７４】
このように基板サイズが大きい場合には、スピンコート法によりレジスト膜を塗布し、当該レジスト膜を炭化させて第１炭素層を形成すると膜厚のばらつきが大きくなる（中央部の膜厚が小さく外周部の膜厚が大きくなる）。また、ＳｉＣ層１０の表面の凹凸が大きい場合には、スピンコート法により形成されるレジスト膜により表面全体を十分に覆うことは困難である。これに対して、本実施形態ではＳｉＣ層１０の表面から珪素を選択的に除去することにより第１炭素層２０が形成され、当該第１炭素層２０の上にレジスト膜を炭化させた第２炭素層２１が形成される。そのため、基板サイズが大きく表面の凹凸が大きい場合でもＳｉＣ層１０の表面を確実に保護することができる。
【００７５】
（実施形態２）
次に、本発明の他の実施形態である実施形態２について説明する。本実施形態に係るＳｉＣ半導体装置の製造方法は、基本的には上記実施形態１の場合と同様に実施され、かつ同様の効果を奏する。しかし、本実施形態に係るＳｉＣ半導体装置の製造方法は、第２炭素層形成工程において上記実施形態１の場合とは異なっている。
【００７６】
図１６を参照して、本実施形態では複数の積層炭素層２２，２３，２４から構成される第２炭素層２１が第１炭素層２０上に形成される。より具体的には、第１積層炭素層２２はエチレンガスまたはプロパンガスなどの炭化水素ガスを用いたＣＶＤ法により形成され、第２積層炭素層２３はスパッタリング法により形成され、第３積層炭素層２４はレジスト膜を炭化させる方法により形成される。そのため、積層炭素層２２〜２４は、ＳｉＣ層１０の表面（主面１０Ａ、側壁面ＳＷ、底面ＢＷ）に垂直な方向において上記表面に近い積層炭素層が相対的に高密度になるように形成される。このように第２炭素層２１を複数層から構成することにより、上記実施形態１のように第２炭素層２１を単一層から構成する場合に比べて膜が緻密化され、その結果ＳｉＣ層１０の表面を一層確実に保護することが可能になる。
【００７７】
また、本実施形態では第２炭素層２１が３層から構成される場合について説明したが、これに限定されるものではない。第２炭素層２１は、複数層（２層以上）で構成されていれば層数は特に限定されず、また各々の積層炭素層を形成する方法も上記方法（レジスト膜を炭化させる方法、ＣＶＤ法およびスパッタリング法）から任意に選択することが可能である。
【００７８】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７９】
本発明の炭化珪素半導体装置の製造方法は、製造効率の低下を抑制し、かつ、炭化珪素層の表面がより確実に保護された状態で活性化アニールを実施することが要求される炭化珪素半導体装置の製造方法において、特に有利に適用され得る。
【符号の説明】
【００８０】
１  ＭＯＳＦＥＴ
１０，１００  炭化珪素（ＳｉＣ）層
１０Ａ，１１Ａ，１１Ｂ  主面
１１  炭化珪素（ＳｉＣ）基板
１２，１２０  ドリフト領域
１３，１３０  ボディ領域
１４，１４０  ソース領域
１５  コンタクト領域
１６，１６０  ＪＴＥ領域
１７，１７０  ガードリング領域
２０  第１炭素層
２１  第２炭素層
２２  第１積層炭素層
２３  第２積層炭素層
２４  第３積層炭素層
３０  ゲート酸化膜
４０  ゲート電極
５０  層間絶縁膜
６０  ソース電極
６１  ソース配線
７０  ドレイン電極
７１  裏面保護電極
ＢＷ  底面
ＳＷ  側壁面
ＴＲ  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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