(57)【要約】【課題】フォトレジスト層の厚みを精度良く形成し、微小片の発生を抑制することができる半導体装置の製造方法を提供する。【解決手段】半導体膜２７と半導体膜２７上に設置されたレジスト膜４７を備えた素子基板２にハーフトーンマスク４８を介して単一波長の露光光５１を照射してレジスト膜４７を露光し、露光されたレジスト膜４７を現像してレジスト膜４７の厚みを薄くする工程において、ハーフトーンマスク４８は露光光５１を減衰させた光強度で露光光５１を透過させる半透過領域４８ｂを有し、レジスト膜４７と半導体膜２７との界面における反射率をＲとし、レジスト膜４７の吸収係数をＡとし、下記式（１）及び（２）を満たす。式（１）  Ｓ＝（３６×Ｒ0.32）／Ａ。式（２）  １≦  Ｓ  ≦３７。【選択図】図４
2015015277.tif 000002
【特許請求の範囲】
【請求項１】
反射層と前記反射層上に設置されたフォトレジスト層を備えた基板にフォトマスクを介して単一波長の露光光を照射して前記フォトレジスト層を露光し、
露光された前記フォトレジスト層を現像して前記フォトレジスト層の厚みを薄くする工程において、
前記フォトマスクは前記露光光を減衰させた光強度で前記露光光を透過させる半透過領域を有し、
フォトレジスト層と反射層との界面における反射率をＲとし、フォトレジスト層の吸収係数をＡとし、下記式（１）及び（２）を満たすことを特徴とする半導体装置の製造方法。
式（１）  Ｓ＝（３６×Ｒ0.32）／Ａ
式（２）  １≦  Ｓ  ≦３７
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
下記式（３）を満たすことを特徴とする半導体装置の製造方法。
式（３）  １≦  Ｓ  ≦２０
【請求項３】
請求項１または２に記載の半導体装置の製造方法であって、
前記反射層と前記フォトレジスト層との間には誘電体層が設置されていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記誘電体層の厚みは前記露光光の波長より薄いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造工程では基板上に半導体膜を形成し、半導体膜をパターニングする方法が広く用いられている。パターニングする工程では半導体膜上にフォトレジスト層を形成し、フォトレジスト層を露光して現像する。このとき、段差状のフォトレジスト層をマスクとして、例えば、アモルファスシリコンからなる半導体膜及び金属膜をエッチングすることができる。他にも、フォトレジスト層の段差部分を利用して金属膜のソース領域とドレイン領域とを分離してドープしたりすることができる。
【０００３】
レジストをパターニングする工程でフォトレジスト層を所定の厚みに形成する方法が特許文献１に開示されている。これによると、基板上に反射層が設置され、反射層上にフォトレジスト層の前駆体が設置される。そして、多階調マスクを介して単一波長の露光光を照射している。フォトレジスト層の前駆体では反射層に向かって進行する露光光と反射層で反射した露光光とが干渉する。
【０００４】
これにより、フォトレジスト層の前駆体での露光光の分布は表面から反射層に向けて強弱を繰り返しながら減衰する分布となる。露光光の強弱の分布は反射層からの距離と露光光の波長により決定される。そして、現像する工程では露光光が強く照射された場所でフォトレジスト層を形成することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１２３７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フォトレジスト層の前駆体に照射される露光光が強く干渉するとき、フォトレジスト層の前駆体は基板と平行に層状に光強度の強弱がついて露光される。そして、現像するときにフォトレジスト層の側面では層状に凹凸が形成される。凹凸が大きいときには凸部が欠けて微小片が発生する。フォトレジスト層の前駆体に照射される露光光が弱く干渉するとき、フォトレジスト層の前駆体は表面から反射層に向けて緩やかな分布で露光されるため現像されたフォトレジスト層の厚みは精度が低くなる。そこで、フォトレジスト層の厚みを精度良く形成し、微小片の発生を抑制することができる半導体装置の製造方法が望まれていた。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００８】
［適用例１］
本適用例にかかる半導体装置の製造方法であって、反射層と前記反射層上に設置されたフォトレジスト層を備えた基板にフォトマスクを介して単一波長の露光光を照射して前記フォトレジスト層を露光し、露光された前記フォトレジスト層を現像して前記フォトレジスト層の厚みを薄くする工程において、前記フォトマスクは前記露光光を減衰させた光強度で前記露光光を透過させる半透過領域を有し、フォトレジスト層と反射層との界面における反射率をＲとし、フォトレジスト層の吸収係数をＡとし、下記式（１）及び（２）を満たすことを特徴とする。式（１）Ｓ＝（３６×Ｒ0.32）／Ａ、式（２）１≦Ｓ≦３７
【０００９】
本適用例によれば、基板には反射層が設置され、反射層上にはフォトレジスト層が設置されている。フォトレジスト層は露光されて現像される。フォトレジスト層が露光されるとき、フォトレジスト層には単一波長の露光光が照射される。反射層に到達した露光光は進行方向が反転する。そして、反射層に向かって進行する露光光と反射層から離れる露光光とが干渉する。
【００１０】
これにより、フォトレジスト層では厚み方向において露光光の光強度が表面から反射層に向かって減衰する分布と、一定の周期で強弱を反復する分布と、が合成された分布となる。式（１）に示すＳの値を定在波率と称す。式（１）に示すように定在波率は反射層の反射率に対して正の相関を有する。そして、定在波率はフォトレジスト層の吸収係数に対して負の相関を有する。従って、反射層の反射率とフォトレジスト層の吸収係数とを調整することにより定在波率を調整することができる。
【００１１】
反射層の反射率が大きいときには小さいときに比べて、干渉による露光光の光強度の振幅が大きくなる。フォトレジスト層の吸収係数が大きいときには小さいときに比べて、反射層側の露光光の光強度が小さくなる。従って、定在波率が大きいときにはフォトレジスト層の反射層側で露光光の光強度が強く振幅も大きい状態となる。フォトレジスト層の感光特性と光強度が強くなる場所とを合わせることにより、現像後のフォトレジスト層の厚みを精度よく形成することができる。一方、干渉した露光光の振幅が大きいときの現像後ではフォトレジスト層の側面の凹凸が深くなり、凸部が分離した微小片が発生し易くなる。そして、定在波率を３７以下にすることにより微小片の発生を抑制することができる。
【００１２】
定在波率が小さいときにはフォトレジスト層の反射層側で露光光の光強度が弱く振幅も小さい状態となっている。このときには露光光の干渉による効果が小さいので、現像後のフォトレジスト層の厚みの分散がおおきくなる。そして、定在波率を１以上にすることによりフォトレジスト層の厚みの分散を小さくすることができる。従って、定在波率を式（１）の範囲にすることにより、フォトレジスト層の厚みを精度良く形成し、微小片の発生を抑制することができる。
【００１３】
［適用例２］
上記適用例にかかる半導体装置の製造方法において、下記式（３）を満たすことを特徴とする。式（３）  １≦  Ｓ  ≦２０
【００１４】
本適用例によれば、定在波率が２０以下となっている。定在波率が２０より大きいとき現像後のフォトレジスト層の凹凸が大きくなるので、基板の平面視でフォトレジスト層の形状の分散が大きくなる。従って、定在波率を式（３）の範囲にすることにより、フォトレジスト層の平面形状を精度良く形成することができる。
【００１５】
［適用例３］
上記適用例にかかる半導体装置の製造方法において、前記反射層と前記フォトレジスト層との間には誘電体層が設置されていることを特徴とする。
【００１６】
本適用例によれば、反射層とフォトレジスト層との間には誘電体層が設置されている。誘電体層の厚みを変えることにより反射した露光光のフォトレジスト層内が進行するときの位相を変えることができる。従って、干渉による露光光の光強度の分布の位置を調整することができる。その結果、現像後のフォトレジスト層の膜厚を目標とする膜厚に近づけることができる。
【００１７】
［適用例４］
上記適用例にかかる半導体装置の製造方法において、前記誘電体層の厚みは前記露光光の波長より薄いことを特徴とする。
【００１８】
本適用例によれば、誘電体層の厚みは露光光の波長より薄くなっている。従って、効果的に反射光の位相を移動させることができる。
【図面の簡単な説明】
【００１９】
【図１】第１の実施形態にかかわり、（ａ）は液晶装置の構造を示す模式平面図、（ｂ）は液晶装置の構造を示す模式側断面図。
【図２】液晶装置の等価回路図。
【図３】液晶装置の構造を示す要部模式断面図。
【図４】半導体装置の製造方法を説明するための模式図。
【図５】半導体装置の製造方法を説明するための模式図。
【図６】半導体装置の製造方法を説明するための模式図。
【図７】半導体装置の製造方法を説明するための模式図。
【図８】半導体装置の製造方法を説明するための模式図。
【図９】半導体装置の製造方法を説明するための模式図。
【図１０】第２の実施形態にかかわり、（ａ）は、ＴＦＴの製造方法を説明するための模式図、（ｂ）はレジスト膜における露光光の分布を示す図。
【発明を実施するための形態】
【００２０】
本実施形態では、半導体装置としての液晶装置と、この液晶装置の製造におけるレジスト膜を製造する特徴的な例について説明する。尚、各図面における各部材は、各図面上で認識可能な程度の大きさとするため、各部材毎に縮尺を異ならせて図示している。
（第１の実施形態）
まず、液晶装置について、図１〜図９を参照して説明する。図１（ａ）は液晶装置の構造を示す模式平面図である。図１（ｂ）は液晶装置の構造を示す模式側断面図であり、図１（ａ）のＡ−Ａ’線に沿う断面図である。本実施形態では薄膜トランジスター（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下ＴＦＴと呼ぶ）を画素のスイッチング素子として備えたアクティブマトリックス型の液晶装置を例に挙げて説明する。
【００２１】
例示した半導体装置としての液晶装置１は、例えば投射型表示装置（液晶プロジェクター）の光変調手段（液晶ライトバルブ等）や、直視型ディスプレイとして好適に用いることができる。また、電気光学装置として、液晶装置１以外の、例えば有機ＥＬ装置、電子ペーパーにも後述する本実施形態の半導体装置の製造方法を適用することができる。
【００２２】
＜液晶装置の構成＞
図１（ａ）及び図１（ｂ）に示すように、本実施形態の液晶装置１は、基板としての素子基板２と、対向基板３と、これら一対の基板によって挟持された液晶層４とを有する。素子基板２及び対向基板３は、透明な例えば石英等のガラス基板が用いられている。
【００２３】
素子基板２は対向基板３よりも一回り大きく、両基板は、額縁状に配置されたシール材５を介して接合されている。両基板の隙間に正または負の誘電異方性を有する液晶が封入されている。シール材５には例えば熱硬化性または紫外線硬化性のエポキシ樹脂等の接着剤が採用されている。シール材５には一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。
【００２４】
額縁状に配置されたシール材５の内側には額縁状の見切り部６が設けられている。見切り部６は遮光性を有する金属材料あるいは樹脂材料等を用いて区画され、見切り部６の内側は複数の画素７を有する表示領域８となっている。
【００２５】
素子基板２の図中下側の１辺部に沿ってデータ線駆動回路９が設けられ、データ線駆動回路９では電気的に接続された複数の端子部１０が配列している。該１辺部と直交し互いに対向する図中左右側の２辺部には、該２辺部に沿って走査線駆動回路１１が設けられている。対向基板３を挟んで該１辺部と対向する図中上側の他の１辺部には、２つの走査線駆動回路１１を繋ぐ複数の配線１２が設けられている。
【００２６】
素子基板２の液晶層４側の表面には、画素７ごとに設けられた光透過性を有する画素電極１３及びＴＦＴ１４と、信号配線と、これらを覆うように形成された第１配向膜１５とが設けられている。
【００２７】
対向基板３の液晶層４側の表面には見切り部６と表示領域８に亘って形成された共通電極１７とが設けられている。また、画素７を区画するようにブラックマトリックス１６が設けられている。ブラックマトリックス１６は遮光性を有する例えばＡｌ、Ｔｉ等の金属材料、あるいはこれらを積層した膜を含んでいる。さらに、共通電極１７を覆うように形成された第２配向膜１８とが設けられている。これらの第１配向膜１５及び第２配向膜１８には、所定の方向に配向処理が施されている。
【００２８】
図２は、液晶装置の等価回路図である。図２に示すように、液晶装置１の表示領域８を構成する各画素７は、画素電極１３と画素電極１３をスイッチング制御するためのＮＭＯＳ（Ｎｅｇａｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＴＦＴ１４とを有している。画素電極１３と共通電極１７との間には前述したように液晶層４が介在している。共通電極１７は走査線駆動回路１１から延びる共通線２１と電気的に接続されており、各画素７において共通の電位に保持されるようになっている。走査線駆動回路１１は、ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＴＦＴであるＴＦＴ１４ｐ及びＮＭＯＳのＴＦＴ１４ｎを含む回路であり、走査線２２を駆動すると共に、タイミングデータやその他の信号処理を行っている。
【００２９】
データ線駆動回路９から延びるデータ線２３がＴＦＴ１４のソースと電気的に接続されている。データ線駆動回路９は、画像信号２４ａ，２４ｂ，…，２４ｎを、データ線２３を介して各画素７に供給する。画像信号２４ａ，２４ｂ，…，２４ｎはこの順に線順次に供給しても構わないし、相隣接する複数のデータ線２３同士に対してグループごとに供給するようにしてもよい。データ線駆動回路９は、ＰＭＯＳのＴＦＴ１４ｐ及びＮＭＯＳのＴＦＴ１４ｎを含む回路を形成することで製造されており、データ線２３を駆動すると共に、タイミングデータやその他の信号処理を行っている。
【００３０】
また、ＴＦＴ１４のゲートには、走査線駆動回路１１から延びる走査線２２が電気的に接続されている。走査線駆動回路１１から所定のタイミングで走査線２２にパルス的に供給される走査信号２５ａ，２５ｂ，…，２５ｍが、この順に順次ＴＦＴ１４のゲートに印加されるようになっている。画素電極１３は、ＴＦＴ１４のドレインに電気的に接続されている。
【００３１】
スイッチング素子であるＴＦＴ１４が走査信号２５ａ，２５ｂ，…，２５ｍの入力により一定期間だけオン状態とされることで、データ線２３から供給される画像信号２４ａ，２４ｂ，…，２４ｎが所定のタイミングで画素電極１３に書き込まれるようになっている。画素電極１３を介して液晶層４に書き込まれた所定レベルの画像信号２４ａ，２４ｂ，…，２４ｎは、画素電極１３と液晶層４を介して対向する共通電極１７との間で一定期間保持される。
【００３２】
このように、液晶層４に電圧信号が印加されると、印加された電圧レベルにより、液晶分子の配向状態が変化する。これにより、液晶層４に入射した光が変調されて、画像光が生成されるようになっている。
【００３３】
図３は、液晶装置の構造を示す要部模式断面図である。図３に示すように、素子基板２に、シリコン酸化膜等からなる下地保護膜２６（緩衝膜）が形成されており、下地保護膜２６上には、多結晶シリコンからなる反射層としての半導体膜２７が所定のパターンで形成されている。尚、半導体膜２７へのイオン打ち込みにはレジスト膜を用いて形成される。半導体膜２７上には、シリコン酸化膜等からなるゲート絶縁膜２８が形成されており、このゲート絶縁膜２８上には、走査線２２を兼ねるゲート電極２９が形成されている。
【００３４】
ゲート電極２９の側面は、例えば、ゲート絶縁膜２８の表面に対してテーパー状となっている。また、半導体膜２７のうち、ゲート絶縁膜２８を介してゲート電極２９と対向する領域が、ゲート電極２９からの電界によりチャネルが形成されるチャネル領域３０となっている。
【００３５】
半導体膜２７において、チャネル領域３０の一方側（図示左側）には、ソース領域３１が形成され、他方側（図示右側）にはドレイン領域３２が形成されている。そして、ゲート電極２９、ゲート絶縁膜２８、データ線２３、ドレイン配線３３、半導体膜２７のソース領域３１、チャネル領域３０、ドレイン領域３２等により、画素スイッチング用のＴＦＴ１４が構成されている。
【００３６】
画素スイッチング用のＴＦＴ１４は、ＬＤＤ構造（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を有するものとなっている。詳述すると、ソース領域３１には、不純物濃度が相対的に高いソース側高濃度領域３１ａと、相対的に低いソース側低濃度領域３１ｂ（ＬＤＤ領域）とが形成されている。ドレイン領域３２には、不純物濃度が相対的に高いドレイン側高濃度領域３２ａと、相対的に低いドレイン側低濃度領域３２ｂ（ＬＤＤ領域）が形成されている。
【００３７】
走査線２２（ゲート電極２９）等が形成された素子基板２上には、シリコン酸化膜等からなる第１層間絶縁膜３４が形成されており、この第１層間絶縁膜３４上に、データ線２３及びドレイン配線３３が形成されている。データ線２３は、第１層間絶縁膜３４に形成されたコンタクトホール３５を介して、半導体膜２７のソース側高濃度領域３１ａに電気的に接続されている。ドレイン配線３３は、第１層間絶縁膜３４に形成されたコンタクトホール３６を介して、半導体膜２７のドレイン側高濃度領域３２ａに電気的に接続されている。
【００３８】
データ線２３、ドレイン配線３３が形成された第１層間絶縁膜３４上には、シリコン窒化膜等からなる第２層間絶縁膜３７が形成されており、第２層間絶縁膜３７上に、画素電極１３が形成されている。画素電極１３は、インジウム錫酸化物（ＩＴＯ）等の透明導電性材料からなり、第２層間絶縁膜３７に形成されたコンタクトホール３８を介して、ドレイン配線３３に電気的に接続されている。画素電極１３上には、液晶層４内の液晶分子の配列を制御するための第１配向膜１５が形成されている。
【００３９】
半導体膜２７のドレイン側高濃度領域３２ａからの延設部分４２（下電極）を覆ってゲート絶縁膜２８が配置されている。ゲート絶縁膜２８を挟んで走査線２２と同層に形成された容量線４３が上電極として延設部分４２と対向配置されている。そして、延設部分４２と容量線４３とにより蓄積容量４４が形成されている。
【００４０】
一方、対向基板３の液晶層４側の表面にはブラックマトリックス１６が設置されている。ブラックマトリックス１６は、液晶装置１に入射した光が半導体膜２７のチャネル領域３０、ソース側低濃度領域３１ｂ及びドレイン側低濃度領域３２ｂに入射することを防止する。他にも、対向基板３の液晶層４側の表面には各画素を色表示するためのカラーフィルター（図示せず）が形成されている。また、ブラックマトリックス１６が形成された対向基板３上には、その略全面に渡って、ＩＴＯ等からなる共通電極１７が形成されている。共通電極１７上（液晶層４側）には、液晶層４内の液晶分子の配列を制御するための第２配向膜１８が形成されている。
【００４１】
＜ＴＦＴ及び液晶装置の製造方法＞
次に、液晶装置１におけるＴＦＴ１４の製造方法を説明する。その製造過程で半導体膜２７への不純物の注入の際に用いられる段差状のレジスト膜の製造方法について図４〜図９に従って詳細に説明する。図４〜図９は半導体装置の製造方法を説明するための模式図である。
【００４２】
図４（ａ）に示すように、素子基板２上に、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｏｎ）法等により、シリコン酸化膜等からなる下地保護膜２６を成膜する。次に、下地保護膜２６の全面に、多結晶シリコンからなる半導体膜２７を形成する。次に、半導体膜２７上に感光性のフォトレジスト層としてのレジスト膜４７を成膜する。
【００４３】
図４（ｂ）に示すように、レジスト膜４７をフォトリソグラフィ法を用いて所定の形状にパターニングする。ここで行うフォトリソグラフィ法は、レジスト膜４７に転写露光するマスクとしてフォトマスクとしてのハーフトーンマスク４８を使用している。また、レジスト膜４７は、使用する単一波長の領域（吸収波長領域）を吸収することが可能となっている。尚、延設部分４２も同時にパターンニングする。
【００４４】
レジスト膜４７を露光する露光装置４９は光源５０を備えている。光源５０は単一波長の露光光５１を射出する。光源５０には、例えば、水銀ランプに波長３６５ｎｍのｉ線のみを通過するフィルターを設置された構成のランプを用いることができる。他にも、クリプトン光源やアルゴン光源を用いても良い。本実施形態では例えば水銀ランプに波長３６５ｎｍのｉ線のみを通過するフィルターを設置された構成のランプを用いている。光源５０が射出する露光光５１はコリメータレンズ５２を照射する。コリメータレンズ５２を通過して平行光となった露光光５１はハーフトーンマスク４８を照射する。
【００４５】
ハーフトーンマスク４８は露光光５１の進行を遮断する遮断領域４８ａ及び露光光５１を透過する透過領域４８ｃを備えている。さらに、ハーフトーンマスク４８は遮断と透過との間の所定の光強度に露光光５１を制御して通過させる半透過領域４８ｂを備えている。半透過領域４８ｂでは所定の透過率の膜を用いての露光光５１の光強度を制御する。
【００４６】
ハーフトーンマスク４８を通過した露光光５１はレジスト膜４７を照射する。レジスト膜４７において遮断領域４８ａにより露光光５１が遮断されることにより露光光５１が照射されない場所を第１領域４７ａとし、半透過領域４８ｂにより減衰した露光光５１が照射される場所を半透過領域としての第２領域４７ｂとする。レジスト膜４７において透過領域４８ｃを通過した露光光５１が照射される場所を第３領域４７ｃとする。
【００４７】
第１領域４７ａではレジスト膜４７に露光光５１が照射されないので、レジスト膜４７は露光しない。第３領域４７ｃではレジスト膜４７に強い光強度の露光光５１が照射されるので、レジスト膜４７は半導体膜２７に至る深さまで露光される。第２領域４７ｂではレジスト膜４７の浅い場所では露光される。深い場所では露光光５１の光強度が減衰するので露光されない。
【００４８】
半導体膜２７は多結晶シリコンであり露光光５１を反射する。従って、ハーフトーンマスク４８から半導体膜２７に向かって進行する露光光５１と半導体膜２７からハーフトーンマスク４８に向かって進行する露光光５１とが干渉する。
【００４９】
図５（ａ）はレジスト膜における露光光の分布を示す図である。図５（ａ）において、横軸はレジスト膜の深さを示し図中右側が左側より深い場所を示している。縦軸は光強度を示し、図中上側は下側より光強度が強くなっている。第１曲線５３はハーフトーンマスク４８から強い光強度の露光光５１が照射されたときの光強度の分布である。第２曲線５４はハーフトーンマスク４８から中程度の光強度の露光光５１が照射されたときの光強度の分布である。第３曲線５５はハーフトーンマスク４８から弱い光強度の露光光５１が照射されたときの光強度の分布である。
【００５０】
露光光５１の光強度が強いとき露光光５１は強い干渉が生じる。これにより第１曲線５３に示すように光強度は大きな振幅で変動する。露光光５１の光強度が中程度の強さとなるとき露光光５１には中程度の干渉が生じる。これにより第２曲線５４に示すように光強度は第１曲線５３より小さな振幅で変動する。露光光５１の光強度が小さいとき露光光５１には干渉が生じ難くなる。これにより第３曲線５５に示すように光強度はほとんど変動せず徐々に減衰する。
【００５１】
図５（ｂ）に示すように、露光されたレジスト膜４７はエッチング液に浸漬されてエッチングされる。第１領域４７ａではレジスト膜４７は露光されていないので、レジスト膜４７はエッチングされない。第３領域４７ｃではレジスト膜４７は強い光強度で露光されているので半導体膜２７に至るまでエッチングされる。
【００５２】
第２領域４７ｂでは例えば第２曲線５４の分布の光強度と類似した光強度で露光されている。そして、エッチングされ易い場所が一定間隔で配置されている。これにより、エッチングされ易い場所の深さを選択してエッチングすることができる。エッチング後の第２領域４７ｂにおけるレジスト膜４７の厚みをレジスト膜厚４７ｄとする。露光光５１の光強度、半導体膜２７の反射率、レジスト膜４７の光吸収率、エッチング液の濃度や温度等のエッチング条件等を調整することにより精度良いレジスト膜厚４７ｄにてレジスト膜４７を形成することができる。
【００５３】
半導体膜２７のソース側高濃度領域３１ａ及びドレイン側高濃度領域３２ａに対応するレジスト膜４７の膜厚が、チャネル領域３０、ソース側低濃度領域３１ｂ、ドレイン側低濃度領域３２ｂに対応するレジスト膜４７の膜厚よりも薄くなるように形成する。つまり、半導体膜２７に高濃度の不純物イオン注入を行った場合に、照射された高濃度の不純物イオンがレジスト膜４７を高濃度の状態で通過して注入できるような膜厚にレジスト膜厚４７ｄを形成する。このようなレジスト膜４７の膜厚は、例えば、５０ｎｍ〜２００ｎｍ程度であることが好ましい。
【００５４】
一方、チャネル領域３０、ソース側低濃度領域３１ｂ、ドレイン側低濃度領域３２ｂに対応するレジスト膜４７の膜厚としては、半導体膜２７に高濃度の不純物イオン注入を行った場合に、照射された高濃度の不純物イオンをレジスト膜４７領域内で遮断し、半導体膜２７に所定濃度の不純物イオンが到達しない程度の膜厚である。このようなレジスト膜４７の膜厚としては、例えば、２００ｎｍ以上であることが好ましい。
【００５５】
レジスト膜４７において第２領域４７ｂとなっている場所の幅をレジスト膜幅４７ｅとする。第２領域４７ｂではレジスト膜４７の側面の状態が加工条件でかわるのでレジスト膜幅４７ｅの分散が変わる。続いて、第２領域４７ｂと第３領域４７ｃとの間におけるレジスト膜４７の側面の状態について説明する。
【００５６】
図６はレジスト膜の側面を説明するための模式図である。図６（ａ）は露光光の干渉の程度が小さいときの状態を示し、図６（ｂ）は露光光の干渉の程度が大きいときの状態を示している。図６（ａ）に示すようにハーフトーンマスク４８側から進行する露光光５１と半導体膜２７から反射する露光光５１との干渉が小さいときには光強度の分散が小さくなる。これにより、レジスト膜４７の側面の凹凸の幅である凹凸幅４７ｆが小さくなる。これにより、凹凸幅４７ｆの分散も小さくなり、レジスト膜幅４７ｅの分散を小さくすることができる。
【００５７】
図６（ｂ）に示すようにハーフトーンマスク４８側から進行する露光光５１と半導体膜２７から反射する露光光５１との干渉が大きいときには光強度の分散が大きくなる。これにより、凹凸幅４７ｆの分散が大きくなり、レジスト膜幅４７ｅの分散が大きくなる。凹凸幅４７ｆが大きくなるとき、レジスト膜４７の凹凸がちぎれ易くなる。ちぎれたレジスト膜４７は微小片５６となって移動し素子基板２上に付着する。そして、素子基板２に形成される素子や配線の形成に悪影響を及ぼすことがある。
【００５８】
露光光５１の干渉の大小はレジスト膜厚４７ｄ、レジスト膜幅４７ｅ及び微小片５６の発生状況に影響を及ぼす。そこで、露光光５１の干渉具合を示す指数として定在波率を設定した。レジスト膜４７と半導体膜２７との界面における反射率をＲとし、レジスト膜４７が露光光５１を吸収する吸収係数をＡとする。定在波率をＳとして定在波率は下記式（１）に示される。
式（１）  Ｓ＝（３６×Ｒ0.32）／Ａ
定在波率は反射率と正の相関を有し吸収係数と負の相関を有している。
【００５９】
図７（ａ）及び図７（ｂ）は定在波率とレジスト膜の膜厚の分散との関連を示すグラフである。図７（ａ）は定在波率が１０以下の状態を示し、図７（ｂ）は定在波率が４０以下の状態を示している。図７（ａ）及び図７（ｂ）において、横軸は定在波率を示し、図中右側が左側より大きくなっている。縦軸はレジスト膜厚４７ｄの分散を示し、図中上側は下側より大きな分散となっている。図７（ａ）に示すように定在波率が１となる線を第１閾線５７とする。定在波率が第１閾線５７より大きいときレジスト膜厚４７ｄの分散は小さい状態となっている。定在波率が第１閾線５７より小さいときレジスト膜厚４７ｄが小さくなるにつれてレジスト膜厚４７ｄの分散は大きくなる。これは露光光５１の干渉による効果がなくなっていることを示している。従って、定在波率は１以上とすることが好ましい。これによりレジスト膜厚４７ｄを精度良く形成することができる。
【００６０】
図７（ｂ）に示すように定在波率が２０となる線を第２閾線５８とする。定在波率が第２閾線５８より小さいときレジスト膜厚４７ｄの分散は小さい状態となっている。定在波率が第２閾線５８より大きいときレジスト膜厚４７ｄが大きくなるにつれてレジスト膜厚４７ｄの分散は大きくなる。露光光５１の干渉により光強度のピークがレジスト膜４７の深さ方向に配列する。定在波率が第２閾線５８より大きいときには隣り合う光強度のピークの光強度差が小さくなる。これにより、エッチングして除去したい場所の隣の光強度のピークの場所にてエッチングされる場合がある。このため、定在波率が第２閾線５８より大きいときレジスト膜厚４７ｄの分散は大きくなる。従って、定在波率は２０以下とすることが好ましい。これによりレジスト膜厚４７ｄを精度良く形成することができる。
【００６１】
図８（ａ）は定在波率とレジスト膜の幅の分散との関連を示すグラフである。図８（ａ）において、横軸は定在波率を示し、図中右側が左側より大きくなっている。縦軸はレジスト膜幅４７ｅの分散を示し、図中上側は下側より大きな分散となっている。図８（ａ）に示すように定在波率が３７となる線を第３閾線６１とする。定在波率が０から２０の間では露光光５１の干渉がレジスト膜幅４７ｅに与える影響は小さい。定在波率が２０を超えるとき露光光５１の干渉により凹凸幅４７ｆが大きくなる。そして、定在波率が第３閾線６１を超えるときレジスト膜幅４７ｅの分散の増加が顕著となる。従って、定在波率は３７以下とすることが好ましい。これによりレジスト膜幅４７ｅを精度良く形成することができる。
【００６２】
図８（ｂ）は定在波率と微小片の発生との関連を示すグラフである。図８（ｂ）において、横軸は定在波率を示し、図中右側が左側より大きくなっている。縦軸は発生する微小片５６の個数を示し、素子基板２上に付着する微小片５６の個数を示している。図中上側は下側より大きな個数となっている。定在波率が３７となる線を第３閾線６１とする。定在波率が第３閾線６１より小さいとき露光光５１の干渉がレジスト膜幅４７ｅに与える影響は小さい。従って、発生する微小片５６の個数が少なくなっている。定在波率が第３閾線６１を超えるとき露光光５１の干渉により凹凸幅４７ｆが大きくなる。そして、定在波率が第３閾線６１を超えるとき発生する微小片５６の個数の増加が顕著となる。従って、定在波率は３７以下とすることが好ましい。
【００６３】
以上の内容より定在波率は１以上３７以下が好ましい。このとき、レジスト膜幅４７ｅの精度が良いレジスト膜４７を形成することができる。さらに、定在波率は１以上２０以下が好ましい。このとき、レジスト膜厚４７ｄの精度が良いレジスト膜４７を形成することができる。
【００６４】
次に、図９（ａ）に示すように、ソース側高濃度領域３１ａ及びドレイン側高濃度領域３２ａに不純物イオン（リンイオン）が注入される。不純物イオンは、例えば、０．１×１０15〜１０×１０15／ｃｍ2のドープ量で注入する（不純物注入処理）。これによって、レジスト膜４７の膜厚が薄い領域では高濃度の不純物イオンが高濃度の状態でレジスト膜４７を通過して半導体膜２７に注入される。
【００６５】
次に、段差状にパターニングされたレジスト膜４７をマスクとして、レジスト膜４７の下層に形成されている半導体膜２７を所定の形状にエッチング処理する。エッチング方法としては、ドライエッチングまたはウエットエッチング等の各種方法が適用可能である。尚、半導体膜２７の不純物イオン注入はエッチングの後に実施しても良い。
【００６６】
以上により、レジスト膜４７をマスクとして、自己整合的（セルフアライメント）に半導体膜２７にソース側高濃度領域３１ａ及びドレイン側高濃度領域３２ａを形成することができる。一方、レジスト膜４７の膜厚が厚い領域については、高濃度の不純物イオンがレジスト膜４７の領域内において遮断されるため、不純物イオンは半導体膜２７の領域には到達しない。このように所定濃度の不純物イオンが注入されなかった領域は、不純物が添加されない半導体膜２７から構成されるチャネル領域３０、ソース側低濃度領域３１ｂ、ドレイン側低濃度領域３２ｂの領域となる。
【００６７】
このように、レジスト膜４７は単一波長を用いて薄いレジスト膜４７の部分が均一な膜厚で形成されている。半導体膜２７に不純物イオンを注入する工程ではソース側高濃度領域３１ａ及びドレイン側高濃度領域３２ａに、正規の量の不純物イオンを注入することが可能となり、ＴＦＴ１４の特性を向上させることができる。
【００６８】
次に、図９（ｂ）に示すように、半導体膜２７上に成膜されたレジスト膜４７を剥離し、半導体膜２７上を含む素子基板２の全面に、プラズマＣＶＤ法、スパッタ法等によりゲート絶縁膜２８を形成する。その後、ゲート絶縁膜２８上にゲート電極２９となる導電膜６２を全面に形成する。
【００６９】
次に、導電膜６２上の全面にレジスト膜６３を成膜し、フォトリソグラフィ法によりレジスト膜６３を露光及び現像処理して所定の形状にパターニングする。ここで、レジスト膜６３は、半導体膜２７に形成されるチャネル領域３０、ソース側低濃度領域３１ｂ、ドレイン側低濃度領域３２ｂに対応する領域幅よりも小さく形成される。レジスト膜６３はチャネル領域３０を形成する場所と対向する場所に設置される。そして、チャネル領域３０の両側にソース側低濃度領域３１ｂ及びドレイン側低濃度領域３２ｂが形成されるように位置合わせしてレジスト膜６３が形成されている。次に、レジスト膜６３をマスクとして導電膜６２をエッチングする。
【００７０】
その結果、図９（ｃ）に示すように、ゲート電極２９が形成される。続けて、ゲート電極２９をマスクとして、例えば、０．１×１０13〜１０×１０13／ｃｍ2のドープ量で低濃度の不純物イオン（リンイオン）を注入する。このようにして、半導体膜２７のチャネル領域３０の両端部に、ソース側低濃度領域３１ｂ及びドレイン側低濃度領域３２ｂを形成する。このようにして、いわゆるＬＤＤ構造を有する半導体装置を形成する。尚、ゲート電極２９をパターンニングすると同時に、走査線２２、容量線４３もパターンニングして形成する。以上の工程によりＴＦＴ１４が完成する。
【００７１】
続く工程は既知の工程であり図３を参照して概要を説明する。次に、ゲート絶縁膜２８及びゲート電極２９上に第１層間絶縁膜３４を設置する。第１層間絶縁膜３４にコンタクトホールを形成してデータ線２３及びドレイン配線３３を設置する。次に、それらを覆うように第２層間絶縁膜３７を形成する。続いて、第２層間絶縁膜３７にコンタクトホールを形成して画素電極１３を設置する。次に、第２層間絶縁膜３７上及び画素電極１３上に第１配向膜１５を形成する。続いて、第１配向膜１５にラビング処理を施して第１配向膜１５を配向させる。次に、素子基板２の周囲にギャップ材を有するシール材（図示せず）を形成する。以上により、素子基板２側の工程が終了する。
【００７２】
次に、対向基板３にブラックマトリックス１６を設置する。続いて、対向基板３及びブラックマトリックス１６上に共通電極１７を形成する。次に、ブラックマトリックス１６上及び共通電極１７上に第２配向膜１８を設置する。続いて、第２配向膜１８にラビング処理を施して第２配向膜１８を配向させる。以上により、対向基板３側の工程が終了する。続いて、素子基板２と対向基板３とを貼り合わせる。例えば、素子基板２にシール材を配置してこのシール材を介して素子基板２と対向基板３とを貼り合わせる。この状態では、液晶が封入されていない空の構造体が形成される。次に、液晶注入口（図示せず）から構造体の内部に液晶を注入する。その後、注入口を封止する。封止には、例えば、樹脂等が用いられる。以上により、液晶装置１が完成する。
【００７３】
上述したように、本実施形態によれば、以下の効果を有する。
（１）本実施形態によれば、定在波率が１以上に設定されている。これにより、レジスト膜厚４７ｄの分散が小さくなり、精度の良いレジスト膜厚４７ｄのレジスト膜４７を形成することができる。
【００７４】
（２）本実施形態によれば、定在波率が３７以下に設定されている。これにより、レジスト膜幅４７ｅの分散が小さくなり、精度の良いレジスト膜幅４７ｅのレジスト膜４７を形成することができる。また、微小片５６の発生を抑制することができる。
【００７５】
（３）本実施形態によれば、定在波率が２０以下に設定されている。これにより、レジスト膜厚４７ｄの分散が小さくなり、精度の良いレジスト膜厚４７ｄのレジスト膜４７を形成することができる。
【００７６】
（４）本実施形態によれば、半導体膜２７を反射層として用いている。従って、半導体膜２７以外に反射層を設置して除去する工程を削減することができる。
【００７７】
（第２の実施形態）
次に、液晶装置に設置されるＴＦＴを製造する一実施形態について図１０（ａ）及び図１０（ｂ）を用いて説明する。図１０（ａ）は、ＴＦＴの製造方法を説明するための模式図であり、図１０（ｂ）はレジスト膜における露光光の分布を示す図である。本実施形態が第１の実施形態と異なるところは、半導体膜２７とレジスト膜４７との間に誘電体膜が設置される点にある。尚、第１の実施形態と同じ点については説明を省略する。
【００７８】
すなわち、本実施形態では、図１０（ａ）に示すように半導体膜２７とレジスト膜４７との間に誘電体層としての誘電体膜６７が設置されている。誘電体膜６７の材質は露光光５１に対して透過性があれば良く特に限定されない。さらに、誘電体膜６７の材質は絶縁性があるのが好ましい。露光した後にゲート絶縁膜２８として配置しても良い。誘電体膜６７の材質は例えば二酸化シリコン、窒化シリコン等を用いることができる。
【００７９】
ハーフトーンマスク４８側からレジスト膜４７に進入する露光光５１は誘電体膜６７に到達する。さらに、露光光５１は誘電体膜６７を進行して半導体膜２７に到達する。露光光５１は半導体膜２７にて反射する。反射した後に露光光５１は誘電体膜６７及びレジスト膜４７を進行する。従って、誘電体膜６７を配置することにより第１の実施形態と比べて露光光５１は誘電体膜６７の厚みの２倍の距離を進行した後で干渉する。従って、レジスト膜４７において半導体膜２７に反射して進行する露光光５１は位相が異なっている。
【００８０】
本実施形態では例えば露光光５１の波長５１ａは３６５ｎｍであり、誘電体膜６７の厚みは１００ｎｍとなっている。誘電体膜６７の厚みは露光光５１の波長５１ａより薄くなっている。これにより、効果的に反射光の位相を移動させることができる。
【００８１】
図１０（ｂ）において、横軸はレジスト膜の深さを示し図中右側が左側より深い場所を示している。縦軸は光強度を示し、図中上側は下側より光強度が強くなっている。第２曲線５４は第１の実施形態における分布を示しており、誘電体膜６７が設置されていないときの光強度の分布である。第４曲線６８は誘電体膜６７が設置されたときの光強度の分布を示している。第２曲線５４に対して第４曲線６８はピークの位置がレジスト膜の深さ方向に移動している。誘電体膜６７の膜厚を調整することにより第４曲線６８のピークの位置を変更することができる。従って、エッチングされ易い場所の深さがかわるので、現像後のレジスト膜厚４７ｄを調整することができる。誘電体膜６７は絶縁性のある膜であり、露光した後ではゲート絶縁膜２８として配置している。
【００８２】
上述したように、本実施形態によれば、以下の効果を有する。
（１）本実施形態によれば、干渉による露光光５１の光強度の分布の位置を調整することができる。その結果、現像後のレジスト膜厚４７ｄを目標とする膜厚に近づけることができる。
【００８３】
（２）本実施形態によれば、誘電体膜６７の厚みは露光光５１の波長５１ａより薄くなっている。従って、効果的に反射光の位相を移動させることができる。
【００８４】
（３）本実施形態によれば、誘電体膜６７を露光した後にゲート絶縁膜２８として配置している。従って、誘電体膜６７を除去する工程が不要となる為生産性良くＴＦＴ１４を製造することができる。
【００８５】
尚、本実施形態は上述した実施形態に限定されるものではなく、本発明の技術的思想内で当分野において通常の知識を有する者により種々の変更や改良を加えることも可能である。変形例を以下に述べる。
（変形例１）
前記第１の実施形態では、露光光５１の単一波長は３６５ｎｍのｉ線に限定されず、例えば、ｈ線（４０５ｎｍ）、ｇ線（４３６ｎｍ）等の超高圧水銀ランプを用いるようにしてもよい。また、ＸｅＣｌ（３０８ｎｍ）、ＫｒＦ（２４８ｎｍ）、ＡｒＦ（１９３ｎｍ）、Ｆ２（１５７ｎｍ）等のエキシマレーザーを用いるようにしてもよい。この場合にも定在波率を設定することにより精度良くレジスト膜４７を形成することができる。
【００８６】
（変形例２）
前記第１の実施形態ではハーフトーンマスク４８を用いた。マスクはハーフトーンマスクに限定されず、多階調マスクであればよく、例えば、スリット部を有するスリットマスク（グレイトーンマスク）でもよい。この場合にも定在波率を設定することにより精度良くレジスト膜４７を形成することができる。
【００８７】
（変形例３）
前記第１の実施形態では液晶装置１を製造する例を示した。露光光５１を干渉させて露光する方法は各種の半導体装置にもちいることができる。そして、ＴＦＴ以外の他の素子にも活用することができる。
【符号の説明】
【００８８】
２…基板としての素子基板、２７…反射層としての半導体膜、４７…フォトレジスト層としてのレジスト膜、４７ｂ…半透過領域としての第２領域、４８…フォトマスクとしてのハーフトーンマスク、５１…露光光、５１ａ…波長、６７…誘電体層としての誘電体膜。
【図１】
2015015277.tif 000003
【図２】
2015015277.tif 000004
【図３】
2015015277.tif 000005
【図４】
2015015277.tif 000006
【図５】
2015015277.tif 000007
【図６】
2015015277.tif 000008
【図７】
2015015277.tif 000009
【図８】
2015015277.tif 000010
【図９】
2015015277.tif 000011
【図１０】
2015015277.tif 000012