(57)【要約】【課題】多値記録やオン／オフ比の向上を可能とする記憶装置を提供する。【解決手段】実施形態によれば、記憶装置は、超格子構造を形成して積層され、それぞれ組成が異なる第１の層、第２の層及び第３の層を有する積層膜を備えている。前記第１の層は、前記第２の層と前記第３の層との間に設けられている。前記第２の層は、エネルギーの印加により可逆的に移動する第１の原子を含む。前記第３の層は、エネルギーの印加により可逆的に移動し、前記第１の原子とは異なる第２の原子を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
超格子構造を形成して積層され、それぞれ組成が異なる第１の層、第２の層及び第３の層を有する積層膜を備え、
前記第１の層は、前記第２の層と前記第３の層との間に設けられ、
前記第２の層は、エネルギーの印加により可逆的に移動する第１の原子を含み、
前記第３の層は、エネルギーの印加により可逆的に移動し、前記第１の原子とは異なる第２の原子を含み、
前記第２の層の平面サイズ及び前記第３の層の平面サイズは、前記第１の層の平面サイズよりも小さく、前記第３の層の平面サイズは、前記第２の層の平面サイズよりも小さく、
前記第１の層、前記第２の層及び前記第３の層は、テルルを含むカルコゲン化合物で形成され、
前記積層膜は、低抵抗状態と、前記低抵抗状態よりも抵抗値が高い中抵抗状態と、前記中抵抗状態よりも抵抗値が高い高抵抗状態と、に変化可能であり、
前記低抵抗状態で前記積層膜に印加される第１のエネルギーにより、前記第２の層の前記第１の原子が移動して前記第２の層の抵抗率が上昇し、前記積層膜は前記低抵抗状態から前記中抵抗状態に変化し、
前記中抵抗状態で前記積層膜に印加される第２のエネルギーにより、前記第３の層の前記第２の原子が移動して前記第３の層の抵抗率が上昇し、前記積層膜は前記中抵抗状態から前記高抵抗状態に変化する記憶装置。
【請求項２】
超格子構造を形成して積層され、それぞれ組成が異なる第１の層、第２の層及び第３の層を有する積層膜を備え、
前記第１の層は、前記第２の層と前記第３の層との間に設けられ、
前記第２の層は、エネルギーの印加により可逆的に移動する第１の原子を含み、
前記第３の層は、エネルギーの印加により可逆的に移動し、前記第１の原子とは異なる第２の原子を含む記憶装置。
【請求項３】
前記第２の層の平面サイズ及び前記第３の層の平面サイズは、前記第１の層の平面サイズよりも小さい請求項２記載の記憶装置。
【請求項４】
前記第３の層の平面サイズは、前記第２の層の平面サイズよりも小さい請求項３記載の記憶装置。
【請求項５】
前記第１の層、前記第２の層及び前記第３の層は、テルルを含むカルコゲン化合物で形成される請求項２〜４のいずれか１つに記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
新しい方式の不揮発性メモリとして、結晶状態の変化を利用した相変化メモリが提案されている。また、相変化に要するエネルギー効率の向上を図って、超格子構造の相変化膜が提案されている。そのような新しい方式の不揮発性メモリにおいて、多値化やオン／オフ比向上に関してはまだ研究が乏しく、実用に足る性能を得るには至っていない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−５９９０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、多値記録やオン／オフ比の向上を可能とする記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、記憶装置は、超格子構造を形成して積層され、それぞれ組成が異なる第１の層、第２の層及び第３の層を有する積層膜を備えている。前記第１の層は、前記第２の層と前記第３の層との間に設けられている。前記第２の層は、エネルギーの印加により可逆的に移動する第１の原子を含む。前記第３の層は、エネルギーの印加により可逆的に移動し、前記第１の原子とは異なる第２の原子を含む。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体記憶装置の模式平面図。
【図２】（ａ）は第１実施形態のメモリセルの模式断面図であり、（ｂ）は第１実施形態のメモリセルの相変化と読み出し電流値との関係を示すグラフ。
【図３】（ａ）は第２実施形態のメモリセルの模式断面図であり、（ｂ）は第２実施形態のメモリセルの相変化と読み出し電流値との関係を示すグラフ。
【図４】（ａ）は第３実施形態のメモリセルの模式断面図であり、（ｂ）は第３実施形態のメモリセルの相変化と読み出し電流値との関係を示すグラフ。
【図５】（ａ）は第４実施形態のメモリセルの模式断面図であり、（ｂ）は第４実施形態のメモリセルの相変化と読み出し電流値との関係を示すグラフ。
【図６】（ａ）は第５実施形態のメモリセルの模式断面図であり、（ｂ）は第５実施形態のメモリセルの相変化と読み出し電流値との関係を示すグラフ。
【図７】（ａ）は第６実施形態のメモリセルの模式断面図であり、（ｂ）は第６実施形態のメモリセルの相変化と読み出し電流値との関係を示すグラフ。
【図８】実施形態のメモリセルの製造方法を示す模式断面図。
【図９】実施形態のメモリセルの製造方法を示す模式断面図。
【図１０】実施形態のメモリセルの製造方法を示す模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図１は、実施形態の半導体記憶装置の模式平面図である。
【０００９】
実施形態の半導体記憶装置は、複数の第１の配線１１と複数の第２の配線１２を有する。さらに、半導体記憶装置は、第１の配線１１と第２の配線１２との間に設けられたメモリセルＭＣを有する。
【００１０】
第１の配線１１と第２の配線１２は、非平行に３次元的に交差している。第１の配線１１と第２の配線１２は例えば直交している。第１の配線１１と第２の配線１２とが交差するクロスポイントにメモリセルＭＣが柱状に設けられている。
【００１１】
（第１実施形態）
図２（ａ）は、第１実施形態のメモリセルＭＣの模式断面図である。
【００１２】
メモリセルＭＣは、下部電極１５と、上部電極１７と、下部電極１５と上部電極１７との間に設けられた積層膜１０とを有する。
【００１３】
第１の配線１１上に下部電極１５が設けられている。上部電極１７上に、図１に示す第２の配線１２が設けられている。第１の配線１１、下部電極１５、上部電極１７および第２の配線１２を通じて、積層膜１０に電流が供給される。
【００１４】
メモリセルＭＣは、例えば円柱状に形成されている。あるいは、メモリセルＭＣは角柱状であってもよい。
【００１５】
下部電極１５は、積層膜１０及び上部電極１７よりも平面サイズ（直径）が小さい柱状に形成されている。下部電極１５の周囲における第１の配線１１と積層膜１０との間には、絶縁膜１３が設けられている。
【００１６】
下部電極１５の平面サイズを積層膜１０の平面サイズより小さくすることで、積層膜１０を縦方向（積層方向）に流れる電流の経路が狭窄される。これにより、積層膜１０を縦方向に流れる電流の電流密度を高めることができる。
【００１７】
下部電極１５及び上部電極１７は、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化チタンシリサイド（ＴｉＳｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化タンタルシリサイド（ＴａＳｉＮ）の少なくとも１つを含む材料からなる。
【００１８】
積層膜１０は、複数層の第１の層２１と、複数層の第２の層２２と、複数層の第３の層２３とを有する。
【００１９】
第１の層２１は、下部電極１５の直上に、下部電極１５に接して設けられている。また、第１の層２１は、上部電極１７の直下に、上部電極１７に接して設けられている。また、第１の層２１は、第２の層２２と第３の層２３との間に設けられている。
【００２０】
第１の層２１、第２の層２２及び第３の層２３は、それぞれ組成が異なるが、いずれも例えばテルル（Ｔｅ）を含むカルコゲン化合物である。
【００２１】
第１の層２１は、テルルに加えて、アンチモン（Ｓｂ）及びビスマス（Ｂｉ）の少なくとも一方を含む。第１実施形態において、第１の層２１は、例えばＳｂ２Ｔｅ３層である。
【００２２】
第２の層２２は、テルルに加えて、エネルギー（電気エネルギー）の印加により可逆的に移動する第１の原子を含む。第１の原子は、例えば、ゲルマニウム（Ｇｅ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、銀（Ａｇ）、金（Ａｕ）及び銅（Ｃｕ）のいずれかである。第１実施形態において、第２の層２２は、例えばＧｅＴｅ層である。
【００２３】
第３の層２３は、テルルに加えて、エネルギーの印加により可逆的に移動する第２の原子を含む。第２の原子は、例えば、ゲルマニウム、アルミニウム、ガリウム、インジウム、スズ、亜鉛、銀、金及び銅のいずれかである。ただし、第２の原子は、第２の層２２に含まれる第１の原子とは異なる。第１実施形態において、第３の層２３は、例えばＡｌＴｅ層である。
【００２４】
第１の層２１、第２の層２２及び第３の層２３は、超格子構造を形成して積層されている。超格子とは、複数の種類の結晶格子の重ね合わせにより、その周期構造が基本単位格子よりも長くなった結晶格子である。
【００２５】
第１の層（Ｓｂ２Ｔｅ３層）２１は、六方晶のＣ軸が積層方向に配向している。第２の層（ＧｅＴｅ層）２２及び第３の層（ＡｌＴｅ層）２３は、ＮａＣｌ構造と同等の立方晶であり、第２の層（ＧｅＴｅ層）２２及び第３の層（ＡｌＴｅ層）２３における第１の層（Ｓｂ２Ｔｅ３層）２１に対する積層面は（１１１）配向している。
【００２６】
第２の層２２と第３の層２３は、間に第１の層２１を介在させて、交互に積層されている。第１の層２１は、第２の層２２の第１の原子（Ｇｅ）と第３の層２３の第２の原子（Ａｌ）との相互拡散を防ぐバリア層として機能する。
【００２７】
積層膜１０は、低抵抗状態と、低抵抗状態よりも抵抗値が高い中抵抗状態と、中抵抗状態よりも抵抗値が高い高抵抗状態と、に電気的にスイッチング可能で、データを不揮発に記憶する。すなわち、積層膜１０は、多値記録が可能である。
【００２８】
図２（ｂ）は、第１実施形態のメモリセルＭＣにおける、相変化（抵抗変化）と、読み出し電流値（Ａ）との関係を示すグラフである。横軸における抵抗状態は、積層膜１０全体の抵抗状態である。
【００２９】
第１の層２１、第２の層２２及び第３の層２３の平面サイズ及び膜厚は同じである。平面サイズは、積層方向に対して垂直な方向のサイズである。第１実施形態において、第１の層２１、第２の層２２及び第３の層２３を含む積層膜１０は円柱状であるため、積層膜１０の平面サイズは直径に対応する。その積層膜１０の直径は、１００ｎｍである。
【００３０】
第２の層２２の抵抗率は、低抵抗状態で印加される第１のエネルギーにより、低抵抗状態よりも中抵抗状態で高くなる。
【００３１】
第３の層２３の抵抗率は、上記第１のエネルギーの印加では、実質変化しない。そして、中抵抗状態で印加される第２のエネルギーにより、第３の層２３の抵抗率は中抵抗状態よりも高抵抗状態で高くなる。
【００３２】
第１の層２１はエネルギー印加により移動する原子を含まないため、第１の層２１の抵抗率は、低抵抗状態、中抵抗状態及び高抵抗状態で実質変化しない。低抵抗状態において、第２の層２２の抵抗率は、第３の層２３の抵抗率よりも高い。
【００３３】
第１の層２１、第２の層２２及び第３の層２３の各抵抗状態における抵抗率を下記の値として、図２（ｂ）に示す読み出し電流値を計算した。
【００３４】
低抵抗状態において、第１の層２１の抵抗率は１．０×１０−４（Ω・ｍ）、第２の層２２の抵抗率は１．０×１０−４（Ω・ｍ）、第３の層２３の抵抗率は９．０×１０−５（Ω・ｍ）。
【００３５】
中抵抗状態において、第１の層２１の抵抗率は１．０×１０−４（Ω・ｍ）、第２の層２２の抵抗率は１．０×１０−１（Ω・ｍ）、第３の層２３の抵抗率は９．０×１０−５（Ω・ｍ）。
【００３６】
高抵抗状態において、第１の層２１の抵抗率は１．０×１０−４（Ω・ｍ）、第２の層２２の抵抗率は１．０×１０−１（Ω・ｍ）、第３の層２３の抵抗率は１．０×１０−１（Ω・ｍ）。
【００３７】
低抵抗状態において、第１の層２１、第２の層２２及び第３の層２３はいずれも結晶状態にある。この低抵抗状態の積層膜１０に、第１のエネルギーとして例えば０．１Ｖのパルス電圧を０．１μ秒加える。
【００３８】
この第１のエネルギーの印加により、第２の層２２の第１の原子（Ｇｅ）が移動する。すなわち、第１のエネルギーの印加により、結晶中での第１の原子（Ｇｅ）の格子位置が変化する。
【００３９】
Ｇｅ及びＴｅを主成分とするカルコゲン化合物の場合、エネルギーを印加すると、Ｔｅの位置は実質的に変化しないものの、Ｇｅの位置が変化する。そのＧｅの位置の変化（移動）の前後における結晶のエネルギー安定度に著しい差がないことから、Ｇｅを可逆的に移動させることが容易である。
【００４０】
この第１のエネルギーの印加による第２の層２２の第１の原子（Ｇｅ）の移動により、第２の層２２の抵抗率が上昇し、積層膜１０全体の抵抗値が上昇する。すなわち、低抵抗状態における第１のエネルギーの印加による第２の層２２の抵抗率の上昇により、積層膜１０は低抵抗状態から中抵抗状態に変化する。
【００４１】
このときの第１のエネルギーの印加では、第１の層２１及び第３の層２３の抵抗率は実質変化しない。すなわち、積層膜１０の低抵抗状態から中抵抗状態への変化は、第２の層２２の抵抗率の変化（上昇）に依存する。
【００４２】
中抵抗状態の積層膜１０に、さらに第２のエネルギーとして例えば０．２Ｖのパルス電圧を０．１μ秒加えると、積層膜１０は高抵抗状態に変化する。
【００４３】
この第２のエネルギーの印加により、第３の層２３の第２の原子（Ａｌ）が移動する。すなわち、第２のエネルギーの印加により、結晶中での第２の原子（Ａｌ）の格子位置が変化する。
【００４４】
この第２のエネルギーの印加による第３の層２３の第２の原子（Ａｌ）の移動により、第３の層２３の抵抗率が上昇し、積層膜１０全体の抵抗値が上昇する。すなわち、中抵抗状態における第２のエネルギーの印加による第３の層２３の抵抗率の上昇により、積層膜１０は中抵抗状態から高抵抗状態に変化する。
【００４５】
Ａｌ及びＴｅを主成分とするカルコゲン化合物は、ＧｅＴｅ層と同様に立方晶構造をとり、エネルギー印加によってＡｌの位置が変化する。
【００４６】
なお、第一原理バンド計算の結果によれば、低抵抗状態においてＧｅＴｅの抵抗率よりもＡｌＴｅの抵抗率が低いため、Ａｌを移動させるよりも小さなエネルギーでＧｅを移動させることができる。したがって、低抵抗状態におけるエネルギー印加により、第２の層２２が第３の層２３よりも先に相変化する。
【００４７】
第２のエネルギーを印加する前、第２の層２２の第１の原子（Ｇｅ）は、低抵抗状態の位置から中抵抗状態の位置に移動している。そのＧｅは、第２のエネルギーの印加によって、中抵抗状態の位置からはほとんど移動しない。したがって、第２のエネルギー印加により、第２の層２２の抵抗率は実質変化しない。
【００４８】
第１の層２１のＳｂ及びＴｅはエネルギー印加によって移動せず、第１の層２１の抵抗率も第２のエネルギー印加により実質変化しない。したがって、積層膜１０の中抵抗状態から高抵抗状態への変化は、第３の層２３の抵抗率の変化（上昇）に依存する。
【００４９】
実施形態によれば、相変化（抵抗率の変化）が生じる積層膜１０が超格子構造であるため、２つの状態間で可逆的に移動する原子の移動方向を揃えることができる。このため、原子の移動すなわち相変化のためのエネルギー効率を向上でき、低電流動作が可能な不揮発性半導体記憶装置を提供できる。
【００５０】
さらに、実施形態によれば、他の層とタイミングがずれて抵抗率の変化（上昇）が可能な複数のスイッチング層（第２の層２２、第３の層２３）により、多値（実施形態では例えば３値）記録を可能な不揮発性半導体記憶装置を提供することができる。
【００５１】
スイッチング層（第２の層２２、第３の層２３）の相変化（抵抗率の変化）は可逆的であるので、エネルギー印加によって高抵抗状態から中抵抗状態または低抵抗状態に戻すことができる。
【００５２】
なお、他の層とタイミングがずれて抵抗率が変化するスイッチング層を３層以上含む積層膜を用いることで、４値以上の多値記録も可能である。
【００５３】
（第２実施形態）
図３（ａ）は、第２実施形態のメモリセルＭＣの模式断面図である。
【００５４】
第２実施形態においては、第２の層２２の平面サイズ（直径）及び第３の層２３の平面サイズ（直径）が、第１の層２１の平面サイズ（直径）よりも小さい。その他の構成は第１実施形態と同じである。
【００５５】
また、第３の層２３の平面サイズは、第２の層２２の平面サイズよりも小さい。第１の層２１、第２の層２２及び第３の層２３のそれぞれの面方向（直径方向）の中心は、下部電極１５の上に位置する。
【００５６】
第２の層２２の周囲における第１の層２１と第１の層２１との間には、絶縁膜１８が設けられている。第３の層２３の周囲における第１の層２１と第１の層２１との間にも、絶縁膜１８が設けられている。
【００５７】
この第２実施形態における積層膜１０も、低抵抗状態と、低抵抗状態よりも抵抗値が高い中抵抗状態と、中抵抗状態よりも抵抗値が高い高抵抗状態と、に電気的にスイッチング可能で、データを不揮発に記憶する。すなわち、第２実施形態のメモリセルＭＣも、多値記録が可能である。
【００５８】
図３（ｂ）は、第２実施形態のメモリセルＭＣにおける、相変化（抵抗変化）と、読み出し電流値（Ａ）との関係を示すグラフである。横軸における抵抗状態は、積層膜１０全体の抵抗状態である。
【００５９】
図３（ｂ）には、図３（ａ）に示す第２実施形態の構造の抵抗変化特性と、図２（ａ）に示す第１実施形態の構造の抵抗変化特性と、を比較して表している。
【００６０】
第２実施形態において、第１の層（Ｓｂ２Ｔｅ３層）２１の直径は１００ｎｍである。第２の層（ＧｅＴｅ層）２２の直径は３５ｎｍである。第３の層（ＡｌＴｅ層）２３の直径は２５ｎｍである。第１の層２１、第２の層２２及び第３の層２３の膜厚は同じである。
【００６１】
第２実施形態においても、第１の層２１、第２の層２２及び第３の層２３の各抵抗状態における抵抗率を上記第１実施形態と同じ値として、図３（ｂ）に示す読み出し電流値を計算した。
【００６２】
第２の層２２及び第３の層２３の平面サイズの縮小は、積層膜１０の縦方向（積層方向）に沿った電流経路を狭窄する。
【００６３】
しかしながら、低抵抗状態において、第１の層２１、第２の層２２及び第３の層２３はいずれも結晶状態にあり、第１の層２１、第２の層２２及び第３の層２３の各層の抵抗率は十分に低い。
【００６４】
このため、上記で具体的に数値で挙げた程度の第２の層２２及び第３の層２３の平面サイズの縮小は、低抵抗状態の積層膜１０全体の抵抗値に実質影響しない。すなわち、低抵抗状態においては、第２実施形態の積層膜１０の抵抗値は、第２の層２２及び第３の層２３の平面サイズを第１の層２１の平面サイズと同じとした第１実施形態（図２（ｂ））とほとんど変わらない。
【００６５】
この低抵抗状態の積層膜１０に、第１のエネルギーとして例えば０．１Ｖのパルス電圧を０．１μ秒加えると、第１実施形態と同様、第２の層２２の第１の原子（Ｇｅ）が移動する。すなわち、第１のエネルギーの印加により、結晶中での第１の原子（Ｇｅ）の格子位置が変化する。
【００６６】
この第１のエネルギーの印加による第２の層２２のＧｅの移動により、第２の層２２の抵抗率が上昇し、積層膜１０全体の抵抗値が上昇する。すなわち、低抵抗状態における第１のエネルギーの印加による第２の層２２の抵抗率の上昇により、積層膜１０は低抵抗状態から中抵抗状態に変化する。
【００６７】
このときの第１のエネルギーの印加では、第１の層２１及び第３の層２３の抵抗率は実質変化しない。すなわち、積層膜１０の低抵抗状態から中抵抗状態への変化は、第２の層２２の抵抗率の変化（上昇）に依存する。
【００６８】
低抵抗状態から中抵抗状態への変化では、第２の層２２の抵抗率のみが上昇する。第２の層２２の抵抗率が中抵抗状態の抵抗率にまで上昇すると、第２の層２２の平面サイズの縮小が積層膜１０全体の抵抗値に影響してくる。
【００６９】
すなわち、図３（ｂ）に示すように、第２実施形態では、中抵抗状態において第１実施形態よりも積層膜１０の抵抗値が高くなり、読み出し電流値が低くなる。
【００７０】
したがって、第２実施形態のメモリセルＭＣでは、低抵抗状態と中抵抗状態との間での読み出し電流値の差が第１実施形態よりも大きく、データの誤読み出しをしにくい。
【００７１】
中抵抗状態の積層膜１０に、さらに第２のエネルギーとして例えば０．２Ｖのパルス電圧を０．１μ秒加えると、第３の層２３の第２の原子（Ａｌ）が移動する。すなわち、第２のエネルギーの印加により、結晶中での第２の原子（Ａｌ）の格子位置が変化する。
【００７２】
この第２のエネルギーの印加による第３の層２３のＡｌの移動により、第３の層２３の抵抗率が上昇し、積層膜１０全体の抵抗値が上昇する。すなわち、中抵抗状態における第２のエネルギーの印加による第３の層２３の抵抗率の上昇により、積層膜１０は中抵抗状態から高抵抗状態に変化する。
【００７３】
したがって、第２実施形態においても、他の層とタイミングがずれて抵抗率の変化（上昇）が可能な複数のスイッチング層（第２の層２２、第３の層２３）により、多値記録を可能な不揮発性半導体記憶装置を提供することができる。
【００７４】
第１実施形態と同様、中抵抗状態から高抵抗状態への変化では、第３の層２３の抵抗率のみが上昇する。すなわち、積層膜１０の中抵抗状態から高抵抗状態への変化は、第３の層２３の抵抗率の変化（上昇）に依存する。第３の層２３の抵抗率が高抵抗状態の抵抗率にまで上昇すると、第３の層２３の平面サイズの縮小が積層膜１０全体の抵抗値に影響してくる。
【００７５】
すなわち、図３（ｂ）に示すように、第２実施形態では、高抵抗状態において第１実施形態よりも積層膜１０の抵抗値が高くなり、読み出し電流値が低くなる。したがって、第２実施形態のメモリセルＭＣでは、中抵抗状態と高抵抗状態との間での読み出し電流値の差、および低抵抗状態と高抵抗状態との間での読み出し電流値の差が、第１実施形態よりも大きく、データの誤読み出しをしにくい。
【００７６】
ここで、積層膜１０の低抵抗状態をオン状態（またはセット状態）、高抵抗状態をオフ状態（またはリセット状態）とすると、第２実施形態によれば、オン／オフ比を第１実施形態の約６．１倍高くすることができる。
【００７７】
積層膜１０の中抵抗状態から高抵抗状態への変化は、第３の層２３の抵抗率の上昇に依存する。中抵抗状態から高抵抗状態への変化に際して、第２の層２２の抵抗率は実質変化しない。
【００７８】
したがって、第３の層２３の平面サイズにより、高抵抗状態の読み出し電流値を制御することができる。第３の層２３の平面サイズの縮小は、第３の層２３の抵抗値を上げる。したがって、第３の層２３の平面サイズを縮小するほど、高抵抗状態の読み出し電流値を小さくでき、オン／オフ比を広げることができる。
【００７９】
また、積層膜１０の低抵抗状態から中抵抗状態への変化は、第２の層２２の抵抗率の上昇に依存する。低抵抗状態から中抵抗状態への変化に際して、第３の層２３の抵抗率は実質変化しない。
【００８０】
したがって、第２の層２２の平面サイズにより、中抵抗状態の読み出し電流値を制御することができる。第２の層２２の平面サイズの縮小は、第２の層２２の抵抗値を上げる。したがって、第２の層２２の平面サイズの縮小は、中抵抗状態の読み出し電流値を高抵抗状態側にシフトさせる。第２の層２２の平面サイズの拡大は、中抵抗状態の読み出し電流値を低抵抗状態側にシフトさせる。
【００８１】
複数のスイッチング層（第２の層２２、第３の層２３）の組み合わせ（膜種の組み合わせ）によっては十分な多値マージンが得られない場合があり得る。その場合でも、第２実施形態によれば、スイッチング層の膜種（抵抗率）は変えずに、平面サイズを制御することで、適切な多値マージンに制御することが可能となる。
【００８２】
（第３実施形態）
図４（ａ）は、第３実施形態のメモリセルＭＣの模式断面図である。
【００８３】
第３実施形態においても、第２の層２２の平面サイズ（直径）及び第３の層２３の平面サイズ（直径）が、第１の層２１の平面サイズ（直径）よりも小さい。その他の構成は第１実施形態と同じである。
【００８４】
また、第３実施形態では、第２の層２２の平面サイズと第３の層２３の平面サイズは同じである。第１の層２１、第２の層２２及び第３の層２３のそれぞれの面方向（直径方向）の中心は、下部電極１５の上に位置する。
【００８５】
第２の層２２の周囲における第１の層２１と第１の層２１との間には、絶縁膜１８が設けられている。第３の層２３の周囲における第１の層２１と第１の層２１との間にも、絶縁膜１８が設けられている。
【００８６】
この第３実施形態における積層膜１０も、低抵抗状態と、低抵抗状態よりも抵抗値が高い中抵抗状態と、中抵抗状態よりも抵抗値が高い高抵抗状態と、に電気的にスイッチング可能で、データを不揮発に記憶する。すなわち、第３実施形態のメモリセルＭＣも、多値記録が可能である。
【００８７】
図４（ｂ）は、第３実施形態のメモリセルＭＣにおける、相変化（抵抗変化）と、読み出し電流値（Ａ）との関係を示すグラフである。横軸における抵抗状態は、積層膜１０全体の抵抗状態である。
【００８８】
図４（ｂ）には、図４（ａ）に示す第３実施形態の構造の抵抗変化特性と、図２（ａ）に示す第１実施形態の構造の抵抗変化特性と、を比較して表している。
【００８９】
第３実施形態において、第１の層（Ｓｂ２Ｔｅ３層）２１の直径は１００ｎｍである。第２の層（ＧｅＴｅ層）２２の直径および第３の層（ＡｌＴｅ層）２３の直径は４０ｎｍである。第１の層２１、第２の層２２及び第３の層２３の膜厚は同じである。
【００９０】
第３実施形態においても、第１の層２１、第２の層２２及び第３の層２３の各抵抗状態における抵抗率を上記第１実施形態と同じ値として、図４（ｂ）に示す読み出し電流値を計算した。
【００９１】
第３実施形態においても、第２実施形態と同様、上記で具体的に数値で挙げた程度の第２の層２２及び第３の層２３の平面サイズの縮小は、低抵抗状態における積層膜１０全体の抵抗値に実質影響しない。
【００９２】
すなわち、低抵抗状態においては、第３実施形態の積層膜１０の抵抗値は、第２の層２２及び第３の層２３の平面サイズを第１の層２１の平面サイズと同じとした第１実施形態（図２（ｂ））とほとんど変わらない。
【００９３】
この低抵抗状態の積層膜１０に、第１のエネルギーとして例えば０．１Ｖのパルス電圧を０．１μ秒加えると、上記実施形態と同様、第２の層２２の第１の原子（Ｇｅ）が移動する。すなわち、第１のエネルギーの印加により、結晶中での第１の原子（Ｇｅ）の格子位置が変化する。
【００９４】
この第１のエネルギーの印加による第２の層２２のＧｅの移動により、第２の層２２の抵抗率が上昇し、積層膜１０全体の抵抗値が上昇する。すなわち、低抵抗状態における第１のエネルギーの印加による第２の層２２の抵抗率の上昇により、積層膜１０は低抵抗状態から中抵抗状態に変化する。
【００９５】
このときの第１のエネルギーの印加では、第１の層２１及び第３の層２３の抵抗率は実質変化しない。すなわち、積層膜１０の低抵抗状態から中抵抗状態への変化は、第２の層２２の抵抗率の変化（上昇）に依存する。
【００９６】
低抵抗状態から中抵抗状態への変化では、第２の層２２の抵抗率のみが上昇する。第２の層２２の抵抗率が中抵抗状態の抵抗率にまで上昇すると、第２の層２２の平面サイズの縮小が積層膜１０全体の抵抗値に影響してくる。
【００９７】
すなわち、図４（ｂ）に示すように、第３実施形態では、中抵抗状態において第１実施形態よりも積層膜１０の抵抗値が高くなり、読み出し電流値が低くなる。
【００９８】
したがって、第３実施形態のメモリセルＭＣでは、低抵抗状態と中抵抗状態との間での読み出し電流値の差が第１実施形態よりも大きく、データの誤読み出しをしにくい。
【００９９】
中抵抗状態の積層膜１０に、さらに第２のエネルギーとして例えば０．２Ｖのパルス電圧を０．１μ秒加えると、第３の層２３の第２の原子（Ａｌ）が移動する。すなわち、第２のエネルギーの印加により、結晶中での第２の原子（Ａｌ）の格子位置が変化する。
【０１００】
この第２のエネルギーの印加による第３の層２３のＡｌの移動により、第３の層２３の抵抗率が上昇し、積層膜１０全体の抵抗値が上昇する。すなわち、中抵抗状態における第２のエネルギーの印加による第３の層２３の抵抗率の上昇により、積層膜１０は中抵抗状態から高抵抗状態に変化する。
【０１０１】
したがって、第３実施形態においても、他の層とタイミングがずれて抵抗率の変化（上昇）が可能な複数のスイッチング層（第２の層２２、第３の層２３）により、多値記録を可能な不揮発性半導体記憶装置を提供することができる。
【０１０２】
上記実施形態と同様、中抵抗状態から高抵抗状態への変化では、第３の層２３の抵抗率のみが上昇する。すなわち、積層膜１０の中抵抗状態から高抵抗状態への変化は、第３の層２３の抵抗率の変化（上昇）に依存する。第３の層２３の抵抗率が高抵抗状態の抵抗率にまで上昇すると、第３の層２３の平面サイズの縮小が積層膜１０全体の抵抗値に影響してくる。
【０１０３】
すなわち、図４（ｂ）に示すように、第３実施形態では、高抵抗状態において第１実施形態よりも積層膜１０の抵抗値が高くなり、読み出し電流値が低くなる。したがって、第３実施形態のメモリセルＭＣでは、中抵抗状態と高抵抗状態との間での読み出し電流値の差、および低抵抗状態と高抵抗状態との間での読み出し電流値の差が、第１実施形態よりも大きく、データの誤読み出しをしにくい。したがって、第３実施形態によれば、オン／オフ比を第１実施形態よりも高くすることができる。
【０１０４】
第３実施形態によれば、スイッチング層の膜種（抵抗率）は変えずに、平面サイズを制御することで、適切な多値マージンに制御することが可能となる。
【０１０５】
（第４実施形態）
図５（ａ）は、第４実施形態のメモリセルＭＣの模式断面図である。
【０１０６】
第４実施形態では、第１の層２１の平面サイズ（直径）と第２の層２２の平面サイズ（直径）とは同じである。そして、第３の層２３の平面サイズ（直径）が、第１の層２１の平面サイズ及び第２の層２２の平面サイズよりも小さい。その他の構成は第１実施形態と同じである。
【０１０７】
第１の層２１、第２の層２２及び第３の層２３のそれぞれの面方向（直径方向）の中心は、下部電極１５の上に位置する。第３の層２３の周囲における第１の層２１と第１の層２１との間には、絶縁膜１８が設けられている。
【０１０８】
この第４実施形態における積層膜１０も、低抵抗状態と、低抵抗状態よりも抵抗値が高い中抵抗状態と、中抵抗状態よりも抵抗値が高い高抵抗状態と、に電気的にスイッチング可能で、データを不揮発に記憶する。すなわち、第４実施形態のメモリセルＭＣも、多値記録が可能である。
【０１０９】
図５（ｂ）は、第４実施形態のメモリセルＭＣにおける、相変化（抵抗変化）と、読み出し電流値（Ａ）との関係を示すグラフである。横軸における抵抗状態は、積層膜１０全体の抵抗状態である。
【０１１０】
図５（ｂ）には、図５（ａ）に示す第４実施形態の構造の抵抗変化特性と、図２（ａ）に示す第１実施形態の構造の抵抗変化特性と、を比較して表している。
【０１１１】
第４実施形態において、第１の層（Ｓｂ２Ｔｅ３層）２１および第２の層（ＧｅＴｅ層）２２の直径は１００ｎｍである。第３の層（ＡｌＴｅ層）２３の直径は４０ｎｍである。第１の層２１、第２の層２２及び第３の層２３の膜厚は同じである。
【０１１２】
第４実施形態においても、第１の層２１、第２の層２２及び第３の層２３の各抵抗状態における抵抗率を上記第１実施形態と同じ値として、図５（ｂ）に示す読み出し電流値を計算した。
【０１１３】
第４実施形態においても、上記実施形態と同様、上記で具体的に数値で挙げた程度の第３の層２３の平面サイズの縮小は、低抵抗状態における積層膜１０全体の抵抗値に実質影響しない。
【０１１４】
すなわち、低抵抗状態においては、第４実施形態の積層膜１０の抵抗値は、第３の層２３の平面サイズを第１の層２１の平面サイズと同じとした第１実施形態（図２（ｂ））とほとんど変わらない。
【０１１５】
この低抵抗状態の積層膜１０に、第１のエネルギーとして例えば０．１Ｖのパルス電圧を０．１μ秒加えると、上記実施形態と同様、第２の層２２の第１の原子（Ｇｅ）が移動する。すなわち、第１のエネルギーの印加により、結晶中での第１の原子（Ｇｅ）の格子位置が変化する。
【０１１６】
この第１のエネルギーの印加による第２の層２２のＧｅの移動により、第２の層２２の抵抗率が上昇し、積層膜１０全体の抵抗値が上昇する。すなわち、低抵抗状態における第１のエネルギーの印加による第２の層２２の抵抗率の上昇により、積層膜１０は低抵抗状態から中抵抗状態に変化する。
【０１１７】
このときの第１のエネルギーの印加では、第１の層２１及び第３の層２３の抵抗率は実質変化しない。すなわち、積層膜１０の低抵抗状態から中抵抗状態への変化は、第２の層２２の抵抗率の変化（上昇）に依存する。
【０１１８】
中抵抗状態の積層膜１０に、さらに第２のエネルギーとして例えば０．２Ｖのパルス電圧を０．１μ秒加えると、第３の層２３の第２の原子（Ａｌ）が移動する。すなわち、第２のエネルギーの印加により、結晶中での第２の原子（Ａｌ）の格子位置が変化する。
【０１１９】
この第２のエネルギーの印加による第３の層２３のＡｌの移動により、第３の層２３の抵抗率が上昇し、積層膜１０全体の抵抗値が上昇する。すなわち、中抵抗状態における第２のエネルギーの印加による第３の層２３の抵抗率の上昇により、積層膜１０は中抵抗状態から高抵抗状態に変化する。
【０１２０】
したがって、第４実施形態においても、他の層とタイミングがずれて抵抗率の変化（上昇）が可能な複数のスイッチング層（第２の層２２、第３の層２３）により、多値記録を可能な不揮発性半導体記憶装置を提供することができる。
【０１２１】
中抵抗状態から高抵抗状態への変化では、第３の層２３の抵抗率のみが上昇する。すなわち、積層膜１０の中抵抗状態から高抵抗状態への変化は、第３の層２３の抵抗率の変化（上昇）に依存する。第３の層２３の抵抗率が高抵抗状態の抵抗率にまで上昇すると、第３の層２３の平面サイズの縮小が積層膜１０全体の抵抗値に影響してくる。
【０１２２】
すなわち、図５（ｂ）に示すように、第４実施形態では、高抵抗状態において第１実施形態よりも積層膜１０の抵抗値が高くなり、読み出し電流値が低くなる。したがって、第４実施形態のメモリセルＭＣでは、中抵抗状態と高抵抗状態との間での読み出し電流値の差、および低抵抗状態と高抵抗状態との間での読み出し電流値の差が、第１実施形態よりも大きく、データの誤読み出しをしにくい。したがって、第４実施形態によれば、オン／オフ比を第１実施形態よりも高くすることができる。
【０１２３】
第４実施形態によれば、スイッチング層の膜種（抵抗率）は変えずに、平面サイズを制御することで、オン／オフ比を高めることができる。
【０１２４】
（第５実施形態）
図６（ａ）は、第５実施形態のメモリセルＭＣの模式断面図である。
【０１２５】
第５実施形態では、第１の層２１の平面サイズ（直径）と第３の層２３の平面サイズ（直径）とは同じである。そして、第２の層２２の平面サイズ（直径）が、第１の層２１の平面サイズ及び第３の層２３の平面サイズよりも小さい。その他の構成は第１実施形態と同じである。
【０１２６】
第１の層２１、第２の層２２及び第３の層２３のそれぞれの面方向（直径方向）の中心は、下部電極１５の上に位置する。第２の層２２の周囲における第１の層２１と第１の層２１との間には、絶縁膜１８が設けられている。
【０１２７】
この第５実施形態における積層膜１０も、低抵抗状態と、低抵抗状態よりも抵抗値が高い中抵抗状態と、中抵抗状態よりも抵抗値が高い高抵抗状態と、に電気的にスイッチング可能で、データを不揮発に記憶する。すなわち、第５実施形態のメモリセルＭＣも、多値記録が可能である。
【０１２８】
図６（ｂ）は、第５実施形態のメモリセルＭＣにおける、相変化（抵抗変化）と、読み出し電流値（Ａ）との関係を示すグラフである。横軸における抵抗状態は、積層膜１０全体の抵抗状態である。
【０１２９】
図６（ｂ）には、図６（ａ）に示す第５実施形態の構造の抵抗変化特性と、図２（ａ）に示す第１実施形態の構造の抵抗変化特性と、を比較して表している。
【０１３０】
第５実施形態において、第１の層（Ｓｂ２Ｔｅ３層）２１の直径および第３の層（ＡｌＴｅ層）２３の直径は１００ｎｍである。第２の層（ＧｅＴｅ層）２２の直径は７５ｎｍである。第１の層２１、第２の層２２及び第３の層２３の膜厚は同じである。
【０１３１】
第５実施形態においても、第１の層２１、第２の層２２及び第３の層２３の各抵抗状態における抵抗率を上記第１実施形態と同じ値として、図６（ｂ）に示す読み出し電流値を計算した。
【０１３２】
第５実施形態においても、上記で具体的に数値で挙げた程度の第２の層２２の平面サイズの縮小は、低抵抗状態における積層膜１０全体の抵抗値に実質影響しない。
【０１３３】
すなわち、低抵抗状態においては、第５実施形態の積層膜１０の抵抗値は、第２の層２２の平面サイズを第１の層２１の平面サイズと同じとした第１実施形態（図２（ｂ））とほとんど変わらない。
【０１３４】
この低抵抗状態の積層膜１０に、第１のエネルギーとして例えば０．１Ｖのパルス電圧を０．１μ秒加えると、上記実施形態と同様、第２の層２２の第１の原子（Ｇｅ）が移動する。すなわち、第１のエネルギーの印加により、結晶中での第１の原子（Ｇｅ）の格子位置が変化する。
【０１３５】
この第１のエネルギーの印加による第２の層２２のＧｅの移動により、第２の層２２の抵抗率が上昇し、積層膜１０全体の抵抗値が上昇する。すなわち、低抵抗状態における第１のエネルギーの印加による第２の層２２の抵抗率の上昇により、積層膜１０は低抵抗状態から中抵抗状態に変化する。
【０１３６】
このときの第１のエネルギーの印加では、第１の層２１及び第３の層２３の抵抗率は実質変化しない。すなわち、積層膜１０の低抵抗状態から中抵抗状態への変化は、第２の層２２の抵抗率の変化（上昇）に依存する。
【０１３７】
低抵抗状態から中抵抗状態への変化では、第２の層２２の抵抗率のみが上昇する。第２の層２２の抵抗率が中抵抗状態の抵抗率にまで上昇すると、第２の層２２の平面サイズの縮小が積層膜１０全体の抵抗値に影響してくる。
【０１３８】
すなわち、図６（ｂ）に示すように、第５実施形態では、中抵抗状態において第１実施形態よりも積層膜１０の抵抗値が高くなり、読み出し電流値が低くなる。
【０１３９】
したがって、第５実施形態のメモリセルＭＣでは、低抵抗状態と中抵抗状態との間での読み出し電流値の差が第１実施形態よりも大きく、データの誤読み出しをしにくい。
【０１４０】
中抵抗状態の積層膜１０に、さらに第２のエネルギーとして例えば０．２Ｖのパルス電圧を０．１μ秒加えると、第３の層２３の第２の原子（Ａｌ）が移動する。すなわち、第２のエネルギーの印加により、結晶中での第２の原子（Ａｌ）の格子位置が変化する。
【０１４１】
この第２のエネルギーの印加による第３の層２３のＡｌの移動により、第３の層２３の抵抗率が上昇し、積層膜１０全体の抵抗値が上昇する。すなわち、中抵抗状態における第２のエネルギーの印加による第３の層２３の抵抗率の上昇により、積層膜１０は中抵抗状態から高抵抗状態に変化する。
【０１４２】
したがって、第５実施形態においても、他の層とタイミングがずれて抵抗率の変化（上昇）が可能な複数のスイッチング層（第２の層２２、第３の層２３）により、多値記録を可能な不揮発性半導体記憶装置を提供することができる。
【０１４３】
上記実施形態と同様、中抵抗状態から高抵抗状態への変化では、第３の層２３の抵抗率のみが上昇する。すなわち、積層膜１０の中抵抗状態から高抵抗状態への変化は、第３の層２３の抵抗率の変化（上昇）に依存する。一方、低抵抗状態から中抵抗状態への変化においてすでに第２の層２２の抵抗率が上昇しているため、第２の層２２の平面サイズの縮小が高抵抗状態における積層膜１０全体の抵抗値に影響する。
【０１４４】
すなわち、図６（ｂ）に示すように、第５実施形態では、高抵抗状態において第１実施形態よりも積層膜１０の抵抗値が高くなり、読み出し電流値が低くなる。したがって、第５実施形態のメモリセルＭＣでは、低抵抗状態と高抵抗状態との間での読み出し電流値の差が、第１実施形態よりも大きく、データの誤読み出しをしにくい。したがって、第５実施形態によれば、オン／オフ比を第１実施形態よりも高くすることができる。
【０１４５】
第５実施形態によれば、スイッチング層の膜種（抵抗率）は変えずに、平面サイズを制御することで、適切な多値マージンに制御することが可能となる。
【０１４６】
スイッチング層の平面サイズを適切に制御することで、読み出し判別可能な、または誤読み出しを防ぐための適切な多値マージン（各状態間の読み出し電流値の差）に制御することができる。以下、非スイッチング層である第１の層２１の平面サイズを基準（１００％）として、スイッチング層（第２の層２２、第３の層２３）の平面サイズの適切な範囲について説明する。
【０１４７】
第３の層２３の平面サイズの変動は、中抵抗状態の抵抗値（読み出し電流値）への寄与は小さいが、オン／オフ比に大きく影響する。第３の層２３の平面サイズが縮小するほどオン／オフ比が上がる。
【０１４８】
第３の層２３の平面サイズの縮小は、後述する図１０（ｂ）に示すようにサイドエッチングにより行われる。そのとき、第３の層２３の平面サイズがあまりに小さくなると、積層膜１０が倒れる、あるいは第３の層２３の上下の第１の層２１どうしがくっついてしまうなどの不良が懸念される。
【０１４９】
そこで、プロセス上の理由から、第３の層２３の平面サイズの下限は、第１の層２１の平面サイズの１０％が望ましい。
【０１５０】
また、第３の層２３の平面サイズを第１の層２１の平面サイズよりも小さくすると、オン／オフ比を上げることができる。第１の層２１に対して第３の層２３を選択的にサイドエッチングする際のエッチング停止タイミングの制御性を考慮すると、第３の層２３の平面サイズの上限は第１の層２１の平面サイズの９０％が望ましい。
【０１５１】
したがって、第１の層２１を基準にした第３の層２３の平面サイズの適切な範囲は、１０％〜９０％が望ましい。
【０１５２】
次に、第２の層２２の平面サイズの範囲について説明する。
【０１５３】
第２の層２２の平面サイズは、第３の層２３の平面サイズによりオン／オフ比が決まった後に、オン状態（低抵抗状態）とオフ状態（高抵抗状態）との間の中間抵抗値を狙う方向で決定される。
【０１５４】
３値を例にすると、低抵抗状態における読み出し電流値を１００％、高抵抗状態における読み出し電流値を０％とすると、中抵抗状態における読み出し判別可能な読み出し電流値の範囲は２５％〜７５％と言える。
【０１５５】
図３（ａ）に示す第２実施形態においては、第２の層２２は第１の層２１よりも平面サイズが小さく、第３の層２３は第２の層２２よりも平面サイズが小さい。この第２実施形態においては、第２の層２２及び第３の層２３の両者の平面サイズの組み合わせが、オン／オフ比と、中抵抗状態における読み出し判別可能な読み出し電流値の範囲に影響する。
【０１５６】
具体的には、第１の層２１の平面サイズ（１００％）に対して、第２の層２２の平面サイズが２５％〜５５％、第３の層２３の平面サイズが１０％〜４０％の範囲内ならば、第２の層２２及び第３の層２３はどの平面サイズの組み合わせとしても、読み出し判別可能である。
【０１５７】
さらに具体的には、第２の層２２の平面サイズを２５％、第３の層２３の平面サイズを１０％とすると、好ましい電気特性が得られる。さらに、加工性も考慮すると、第２の層２２の平面サイズは３５％、第３の層２３の平面サイズは２５％が好ましい。
【０１５８】
図４（ａ）に示す第３実施形態においては、第２の層２２及び第３の層２３は、第１の層２１よりも平面サイズが小さく、第２の層２２と第３の層２３は平面サイズが同じである。
【０１５９】
この第３実施形態においては、第１の層２１の平面サイズ（１００％）に対して、第２の層２２及び第３の層２３の平面サイズが２２％〜９０％の範囲内ならば、読み出し判別可能である。
【０１６０】
さらに具体的には、第２の層２２及び第３の層２３の平面サイズを４０％とすると、好ましい電気特性が得られ、また加工性にも優れる。
【０１６１】
図５（ａ）に示す第４実施形態においては、第２の層２１及び第２の層２２は平面サイズが同じであり、第３の層２３は、第１の層２１及び第２の層２２よりも平面サイズが小さい。
【０１６２】
この第４実施形態において、高いオン／オフ比を得るために適切な第３の層２３の平面サイズの範囲は、第１の層２１の平面サイズ（１００％）に対して、１０％〜９０％の範囲内である。
【０１６３】
さらに具体的には、第３の層２３の平面サイズを１０％とすると、好ましい電気特性が得られ、また加工性も考慮すると、第３の層２３の平面サイズは４０％が好ましい。
【０１６４】
図６（ａ）に示す第５実施形態においては、第１の層２１及び第３の層２３は平面サイズが同じであり、第２の層２２は、第１の層２１及び第３の層２３よりも平面サイズが小さい。
【０１６５】
この第５実施形態において、第１の層２１の平面サイズ（１００％）に対して、第２の層２２の平面サイズが６６％〜９０％の範囲内ならば、読み出し判別可能である。
【０１６６】
さらに具体的には、第２の層２２の平面サイズを７５％とすると、好ましい電気特性が得られ、さらに加工性にも優れる。
【０１６７】
また、図３（ａ）及び（ｂ）に示す第２実施形態と、図４（ａ）及び（ｂ）に示す第３実施形態と、図５（ａ）及び（ｂ）に示す第４実施形態との比較から、第２実施形態では、第３実施形態及び第４実施形態よりも、各状態間での読み出し電流値の差を大きくできることがわかる。
【０１６８】
したがって、第２の層２２の平面サイズは第１の層２１の平面サイズよりも小さく、且つ第３の層２３の平面サイズは第２の層２２の平面サイズよりも小さい方が多値マージンを大きくできる。
【０１６９】
（第６実施形態）
図７（ａ）は、第６実施形態のメモリセルＭＣの模式断面図である。
【０１７０】
第６実施形態では、下部電極１５と上部電極１７との間に、積層膜２０が柱状（例えば円柱状）に設けられている。積層膜２０は、上記実施形態の積層膜１０と異なり、第３の層２３を含まない。その他構成は、上記実施形態と同じである。
【０１７１】
積層膜２０は、複数層の第１の層２１と、複数層の第２の層２２とを有する。下部電極１５と上部電極１７との間に、第１の層２１と第２の層２２とが交互に積層されている。
【０１７２】
第２の層２２の平面サイズ（直径）は、第１の層２１の平面サイズ（直径）よりも小さい。第１の層２１及び第２の層２２のそれぞれの面方向（直径方向）の中心は、下部電極１５の上に位置する。
【０１７３】
第２の層２２の周囲における第１の層２１と第１の層２１との間には、絶縁膜１８が設けられている。
【０１７４】
この第６実施形態における積層膜２０は、低抵抗状態と、低抵抗状態よりも抵抗値が高い高抵抗状態と、に電気的にスイッチング可能で、データを不揮発に記憶する。
【０１７５】
図７（ｂ）は、第６実施形態のメモリセルＭＣにおける、相変化（抵抗変化）と、読み出し電流値（Ａ）との関係を示すグラフである。横軸における抵抗状態は、積層膜２０全体の抵抗状態である。
【０１７６】
第６実施形態において、第１の層（Ｓｂ２Ｔｅ３層）２１の直径は１００ｎｍである。第２の層（ＧｅＴｅ層）２２の直径は２０ｎｍである。第１の層２１及び第２の層２２の膜厚は同じである。
【０１７７】
図７（ｂ）には、第６実施形態の構造（第１の層２１の直径が１００ｎｍ、第２の層２２の直径が２０ｎｍ）の抵抗変化特性と、比較例の構造（第１の層２１の直径と第２の層２２の直径が同じ１００ｎｍ）の抵抗変化特性と、を比較して表している。
【０１７８】
第６実施形態において、第１の層２１及び第２の層２２の各抵抗状態における抵抗率を下記に示す値として、図７（ｂ）に示す読み出し電流値を計算した。
【０１７９】
低抵抗状態において、第１の層２１の抵抗率は１．０×１０−４（Ω・ｍ）、第２の層２２の抵抗率は１．０×１０−４（Ω・ｍ）。
【０１８０】
高抵抗状態において、第１の層２１の抵抗率は１．０×１０−４（Ω・ｍ）、第２の層２２の抵抗率は１．０×１０−１（Ω・ｍ）。
【０１８１】
低抵抗状態において、第１の層２１及び第２の層２２の各層の抵抗率は十分に低い。このため、上記で具体的に数値で挙げた程度の第２の層２２の第１の層２１に対する平面サイズの縮小は、低抵抗状態の積層膜２０全体の抵抗値に実質影響しない。
【０１８２】
すなわち、低抵抗状態においては、第６実施形態の積層膜２０の抵抗値は、第２の層２２の平面サイズを第１の層２１の平面サイズと同じとした比較例とほとんど変わらない。
【０１８３】
この低抵抗状態の積層膜２０に、第１のエネルギーとして例えば０．１Ｖのパルス電圧を０．１μ秒加えると、第２の層２２の第１の原子（Ｇｅ）が移動する。すなわち、第１のエネルギーの印加により、結晶中での第１の原子（Ｇｅ）の格子位置が変化する。
【０１８４】
この第１のエネルギーの印加による第２の層２２のＧｅの移動により、第２の層２２の抵抗率が上昇し、積層膜２０全体の抵抗値が上昇する。すなわち、低抵抗状態における第１のエネルギーの印加による第２の層２２の抵抗率の上昇により、積層膜２０は低抵抗状態から高抵抗状態に変化する。
【０１８５】
このときの第１のエネルギーの印加では、第１の層２１の抵抗率は実質変化しない。すなわち、積層膜２０の低抵抗状態から高抵抗状態への変化は、第２の層２２の抵抗率の変化（上昇）に依存する。
【０１８６】
低抵抗状態から高抵抗状態への変化では、第２の層２２の抵抗率のみが上昇する。第２の層２２の抵抗率が高抵抗状態の抵抗率にまで上昇すると、第２の層２２の平面サイズの縮小が積層膜２０全体の抵抗値に影響してくる。
【０１８７】
すなわち、図７（ｂ）に示すように、第６実施形態では、高抵抗状態において比較例よりも積層膜２０の抵抗値が高くなり、読み出し電流値が低くなる。
【０１８８】
したがって、第６実施形態のメモリセルＭＣでは、低抵抗状態と高抵抗状態との間での読み出し電流値の差（オン／オフ比）が比較例よりも大きい。第６実施形態では、比較例よりもオン／オフ比を約１．３倍高くすることができる。
【０１８９】
第２の層２２の平面サイズにより、高抵抗状態の読み出し電流値を制御することができる。第２の層２２の平面サイズの縮小は、第２の層２２の抵抗値を上げる。したがって、第２の層２２の平面サイズを縮小するほど、高抵抗状態の読み出し電流値を小さくできる。すなわち、第６実施形態によれば、スイッチング層（第２の層２２）の膜種（抵抗率）は変えずに、平面サイズを制御することで、オン／オフ比を向上できる。オン／オフ比の向上により、読み出し判定が容易になる。
【０１９０】
第６実施形態において、第１の層２１の平面サイズ（１００％）に対する第２の層２２の平面サイズの適切な範囲は１０％〜９０％である。さらに具体的には、第２の層２２の平面サイズを１０％とすると、好ましい電気特性が得られる。さらに、加工性も考慮すると、第２の層２２の平面サイズは２０％が好ましい。
【０１９１】
次に、図８（ａ）〜図１０（ｂ）を参照して、実施形態によるメモリセルＭＣの形成方法について説明する。
【０１９２】
図示しない基板上に、第１の配線１１が形成される。第１の配線１１は、基板上で第１の方向に延びるラインパターンとして形成され、その第１の方向に対して直交する第２の方向に複数の第１の配線１１が配列されている。第２の方向で隣り合う第１の配線１１間には、絶縁膜が埋め込まれる。
【０１９３】
第１の配線１１上及び第１の配線１１間の絶縁膜上には、図８（ａ）に示すように、絶縁膜１３が形成される。絶縁膜１３は、例えばシリコン酸化膜である。
【０１９４】
その絶縁膜１３には第１の配線１１に達するビアホールが形成され、そのビアホール内に図８（ｂ）に示すように下部電極１５として例えば窒化チタン（ＴｉＮ）が埋め込まれる。下部電極１５の上面及び絶縁膜１３の上面は平坦化される。下部電極１５の上面は、絶縁膜１３から露出される。
【０１９５】
次に、下部電極１５の上面及び絶縁膜１３の上面上に、図９（ａ）に示すように、積層膜１０が積層される。さらに積層膜１０上に、上部電極１７が積層される。
【０１９６】
次に、図示しないレジストマスクを用いて、上部電極１７及び積層膜１０を含む積層体を例えばＲＩＥ（Reactive Ion Etching）法により円柱状に加工する。
【０１９７】
これにより、図２（ａ）に示す第１実施形態のメモリセルＭＣが形成される。
【０１９８】
この後、スイッチング層（第２の層２２、第３の層２３）に対してサイドエッチングを行うことで、スイッチング層の平面サイズが第１の層２１よりも縮小された構造を形成することができる。
【０１９９】
例えば、第３の層（ＡｌＴｅ層）２３の平面サイズよりも第２の層（ＧｅＴｅ層）の平面サイズが大きく、その第２の層（ＧｅＴｅ層）２２の平面サイズよりも第１の層（Ｓｂ２Ｔｅ３層）２１の平面サイズが大きい第２実施形態の積層膜１０の形成方法について、以下に説明する。
【０２００】
メモリセルＭＣを柱状（例えば円柱状）に加工した後、第２の層２２の外周側部分及び第３の層２３の外周側部分を酸化させる。
【０２０１】
第２の層２２の外周面及び第３の層２３の外周面から酸化が進み、図９（ｂ）に示すように、第２の層２２の外周側部分にＧｅＴｅの酸化膜３２が形成され、第３の層２３の外周側部分にＡｌＴｅの酸化膜３３が形成される。
【０２０２】
ここで、ＧｅＴｅの酸化レートはＡｌＴｅの酸化レートよりも速く、Ｓｂ２Ｔｅ３の酸化レートは、ＧｅＴｅの酸化レート及びＡｌＴｅの酸化レートに比べて十分に遅い。このため、第１の層２１をほとんど酸化させずに、第２の層２２及び第３の層２３を選択的に酸化させることができる。また、第２の層２２の方が第３の層２３よりも面方向（直径方向）の中心側に深く酸化が進行する。
【０２０３】
そして、酸化膜に対して選択的にエッチングが進む条件で、積層膜１０に対してサイドエッチングをかける。このとき、ウェットエッチングまたはドライエッチングのどちらも使用可能である。
【０２０４】
第２の層２２の酸化膜３２及び第３の層２３の酸化膜３３が等方的にエッチングされる。第２の層２２の方が第３の層２３よりも酸化量が多いため、図１０（ａ）に示すように、第３の層２３の酸化膜３３が除去され第３の層２３の側面が露出された状態で、第２の層２２の外周側にはまだ酸化膜３２が残っている。
【０２０５】
そして、エッチング条件を変え、酸化膜３２よりも第３の層（ＡｌＴｅ層）２３の方を速いレートでサイドエッチングする。この結果、第２の層２２の酸化膜３２が除去された時点で、第３の層２３は第２の層２２よりも中心側へと深くサイドエッチングが進行している。したがって、図１０（ｂ）に示すように、第１の層２１の平面サイズよりも第２の層２２の平面サイズが小さく、且つ第２の層２２の平面サイズよりも第３の層２３の平面サイズが小さい構造が得られる。
【０２０６】
この後、第２の層２２及び第３の層２３のサイドエッチングにより生じた隙間に、図３（ａ）に示すように、絶縁膜１８として例えばシリコン酸化膜を埋め込む。
【０２０７】
なお、絶縁膜１８を形成する前に、積層膜１０の露出している側面を、例えばシリコン窒化膜などの保護膜で覆って保護することもできる。
【０２０８】
エッチング対象のスイッチング層をあらかじめ酸化させた上でその酸化膜に対してサイドエッチングをかけることで、エッチング量の制御性を高くできる。
【０２０９】
なお、エッチング対象のスイッチング層を酸化させずに、直接ウェットまたはドライ法でサイドエッチングを行うこともできる。スイッチング層の膜種に応じて適切なエッチング条件を設定することで、第１の層２１をほとんどエッチングさせずに、複数のスイッチング層のエッチングレートに差をもたせることが可能である。
【０２１０】
超格子構造の積層膜で、エネルギー印加により可逆的に移動する原子としては、ゲルマニウム（Ｇｅ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、銀（Ａｇ）、金（Ａｕ）および銅（Ｃｕ）を一例として挙げることができる。
【０２１１】
例えば、ＧｅＴｅ層とＧａ２Ｔｅ３層をスイッチング層として用いた場合には、低抵抗状態におけるエネルギー印加により、ＧｅＴｅ層の方が先に抵抗率が上昇する（スイッチングする）。すなわち、ＧｅＴｅ層が第２の層２２に、Ｇａ２Ｔｅ３層が第３の層２３に対応する。
【０２１２】
また、Ｉｎ２Ｔｅ３層とＧｅＴｅ層をスイッチング層として用いた場合には、低抵抗状態におけるエネルギー印加により、Ｉｎ２Ｔｅ３層の方が先に抵抗率が上昇する（スイッチングする）。すなわち、Ｉｎ２Ｔｅ３層が第２の層２２に、ＧｅＴｅ層が第３の層２３に対応する。
【０２１３】
また、ＧｅＴｅ層とＳｎＴｅ層をスイッチング層として用いた場合には、低抵抗状態におけるエネルギー印加により、ＧｅＴｅ層の方が先に抵抗率が上昇する（スイッチングする）。すなわち、ＧｅＴｅ層が第２の層２２に、ＳｎＴｅ層が第３の層２３に対応する。
【０２１４】
また、Ｉｎ２Ｔｅ３層とＳｎＴｅ層をスイッチング層として用いた場合には、低抵抗状態におけるエネルギー印加により、Ｉｎ２Ｔｅ３層の方が先に抵抗率が上昇する（スイッチングする）。すなわち、Ｉｎ２Ｔｅ３層が第２の層２２に、ＳｎＴｅ層が第３の層２３に対応する。
【０２１５】
このようなスイッチング層と超格子を形成可能な第１の層２１としては、六方晶で結晶化温度の低い材料を用いることができる。例えば、第１の層２１として、Ｓｂ２Ｔｅ３層、Ｂｉ２Ｔｅ４層、ＳｂＢｉＴｅ層を用いることができる。
【０２１６】
なお、複数のスイッチング層間のスイッチングタイミングは、膜の組成だけに限らず、膜厚、平面サイズなどにも左右される。
【０２１７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１８】
１０，２０…積層膜、１１…第１の配線、１２…第２の配線、１５…下部電極、１７…上部電極、２１…第１の層、２２…第２の層、２３…第３の層、ＭＣ…メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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