(57)【要約】【課題】低容量ＰＮダイオードの面積を縮小させて素子容量を低減した場合であっても、表面電極による寄生容量の増大を抑制し、半導体素子の容量を低減することを目的とする。【解決手段】低容量ＰＮダイオード２２１の面積を縮小させて素子容量を低減した場合であっても、表面電極２１４直下の酸化膜２１０の膜厚を厚くすることにより、表面電極２１４による寄生容量の増大を抑制し、半導体素子の容量を低減することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一導電型基板と、
前記第一導電型基板上に形成される低濃度第二導電型エピタキシャル層と、
前記低濃度第二導電型エピタキシャル層の表面の一部に形成される第一導電型層と、
前記低濃度第二導電型エピタキシャル層の表面に前記第一導電型層と離間して形成される第二導電型層と、
前記第一導電型基板の前記低濃度第二導電型エピタキシャル層と接する表面の前記第一導電型層と向かい合う領域を含んで形成される高濃度第二導電型埋め込み層と、
前記第一導電型層を囲んで形成される第１のトレンチ絶縁膜と、
前記第二導電型層を囲んで前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成される第２のトレンチ絶縁膜と、
前記第１のトレンチ絶縁膜に囲まれる領域に前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、
前記第１のトレンチ絶縁膜に囲まれる領域に前記第一導電型層と前記低濃度第二導電型エピタキシャル層との境界をＰＮ接合面として形成される第１の低容量ＰＮダイオードと、
前記第２のトレンチ絶縁膜に囲まれる領域に前記第一導電型基板と前記低濃度第二導電型エピタキシャル層との境界をＰＮ接合面として形成される第２の低容量ＰＮダイオードと、
前記低濃度第二導電型エピタキシャル層表面の前記第一導電型層および前記第二導電型層の非形成領域に形成される第１の酸化膜と、
前記第一導電型層，前記第二導電型層および前記第１の酸化膜の上に形成される第２の酸化膜と
を有することを特徴とする低容量半導体装置。
【請求項２】
前記第１の酸化膜が、前記低濃度第二導電型エピタキシャル層の前記第一導電型層が形成される表面の前記第一導電型層および前記第二導電型層の非形成領域に酸化膜形成用トレンチを形成した後に、熱処理により、前記酸化膜形成用トレンチと前記酸化膜形成用トレンチとの間の前記第二導電型エピタキシャル層の周辺領域を酸化することで形成されることを特徴とする請求項１記載の低容量半導体装置。
【請求項３】
前記酸化膜形成用トレンチと、前記酸化膜形成用トレンチと前記酸化膜形成用トレンチとの間の前記第二導電型エピタキシャル層の幅が、前記第２の酸化膜の膜厚以下であることを特徴とする請求項２記載の低容量半導体装置。
【請求項４】
前記低濃度第二導電型エピタキシャル層の前記第一導電型層が形成される表面の前記第一導電型層および前記第二導電型層の非形成領域の全部に第１の酸化膜が形成されることを特徴とする請求項１〜請求項３のいずれか１項に記載の低容量半導体装置。
【請求項５】
前記第１のトレンチ絶縁膜が、前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成されることを特徴とする請求項１〜請求項４のいずれか１項に記載の低容量半導体装置。
【請求項６】
前記高濃度第二導電型埋め込み層および、前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界に形成される空乏層を囲んで前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成される第３のトレンチ絶縁膜をさらに有し、
前記第１のトレンチ絶縁膜が、前記低濃度第二導電型エピタキシャル層から前記高濃度第二導電型埋め込み層の前記空乏層の非形成領域にわたって形成されることを特徴とする請求項１〜請求項５のいずれか１項に記載の低容量半導体装置。
【請求項７】
第一導電型基板と、
前記第一導電型基板上に形成される低濃度第一導電型エピタキシャル層と、
前記低濃度第一導電型エピタキシャル層の表面の一部に形成される第一導電型層と、
前記低濃度第一導電型エピタキシャル層の表面に前記第一導電型層と離間して形成される第二導電型層と、
前記第一導電型基板の前記低濃度第一導電型エピタキシャル層と接する表面の前記第一導電型層と向かい合う領域を含んで形成される高濃度第二導電型埋め込み層と、
前記第一導電型層を囲んで形成される第１のトレンチ絶縁膜と、
前記第二導電型層を囲んで前記低濃度第一導電型エピタキシャル層から前記第一導電型基板にわたって形成される第２のトレンチ絶縁膜と、
前記第１のトレンチ絶縁膜に囲まれる領域に前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、
前記第１のトレンチ絶縁膜に囲まれる領域に前記高濃度第二導電型層と前記低濃度第一導電型エピタキシャル層との境界をＰＮ接合面として形成される第１の低容量ＰＮダイオードと、
前記第２のトレンチ絶縁膜に囲まれる領域に前記低濃度第一導電型エピタキシャル層と前記第二導電型層との境界をＰＮ接合面として形成される第２の低容量ＰＮダイオードと、
前記低濃度第一導電型エピタキシャル層表面の前記第一導電型層および前記第二導電型層の非形成領域に形成される第１の酸化膜と、
前記第一導電型層，前記第二導電型層および前記第１の酸化膜の上に形成される第２の酸化膜と
を有することを特徴とする低容量半導体装置。
【請求項８】
前記第１の酸化膜が、前記低濃度第一導電型エピタキシャル層の前記第一導電型層が形成される表面の前記第一導電型層および前記第二導電型層の非形成領域に酸化膜形成用トレンチを形成した後に、熱処理により、前記酸化膜形成用トレンチと前記酸化膜形成用トレンチとの間の前記第一導電型エピタキシャル層の周辺領域を酸化することで形成されることを特徴とする請求項７記載の低容量半導体装置。
【請求項９】
前記酸化膜形成用トレンチと、前記酸化膜形成用トレンチと前記酸化膜形成用トレンチとの間の前記第二導電型エピタキシャル層の幅が、前記第２の酸化膜の膜厚以下であることを特徴とする請求項８記載の低容量半導体装置。
【請求項１０】
前記低濃度第一導電型エピタキシャル層の前記第一導電型層が形成される表面の前記第一導電型層および前記第二導電型層の非形成領域の全部に第１の酸化膜が形成されることを特徴とする請求項７〜請求項９のいずれか１項に記載の低容量半導体装置。
【請求項１１】
前記第１の分離トレンチが、前記低濃度第一導電型エピタキシャル層から前記第一導電型基板にわたって形成されることを特徴とする請求項７〜請求項１０のいずれか１項に記載の低容量半導体装置。
【請求項１２】
前記高濃度第二導電型埋め込み層および空乏層を囲んで前記低濃度第一導電型エピタキシャル層から前記第一導電型基板にわたって形成される第３のトレンチ絶縁膜をさらに有し、
前記第１のトレンチ絶縁膜が、前記低濃度第一導電型エピタキシャル層から前記高濃度第二導電型埋め込み層の前記空乏層の非形成領域のみに形成されることを特徴とする請求項７〜請求項１１のいずれか１項に記載の低容量半導体装置。
【請求項１３】
第一導電型基板に高濃度第二導電型埋込み層を形成する工程と、
前記第一導電型基板の前記高濃度第二導電型埋込み層を形成した表面上に低濃度第一導電型エピタキシャル層を形成する工程と、
前記低濃度第一導電型エピタキシャル層の前記第一導電型基板と接する面に対する反対面の表面に第一導電型層を前記高濃度第二導電型埋め込み層の形成領域と向かい合う領域内に形成する工程と、
前記低濃度第一導電型エピタキシャル層の表面の前記第一導電型層と離間して第二導電型層を形成する工程と、
前記低濃度第一導電型エピタキシャル層内に、前記第一導電型層を囲うように前記低濃度第一導電型エピタキシャル層を貫通し、前記第一導電型基板に達する第１のトレンチ絶縁膜を形成する工程と、
前記低濃度第一導電型エピタキシャル層内に、前記第二導電型層を囲うように前記低濃度第一導電型エピタキシャル層を貫通し、前記第一導電型基板に達する第２のトレンチ絶縁膜を形成する工程と、
前記低濃度第一導電型エピタキシャル層の前記第一導電型層が形成される表面の前記第一導電型層および前記第二導電型層の非形成領域に酸化膜形成用トレンチを形成する工程と、
熱処理をして、前記酸化膜形成用トレンチの形成領域に第１の酸化膜を形成し、前記第一導電型層，前記第二導電型層および前記第１の酸化膜の上に第２の酸化膜を形成する工程と
を有することを特徴とする低容量半導体装置の製造方法。
【請求項１４】
第一導電型基板に高濃度第二導電型埋込み層を形成する工程と、
前記第一導電型基板の前記高濃度第二導電型埋込み層を形成した表面上に低濃度第二導電型エピタキシャル層を形成する工程と、
前記低濃度第二導電型エピタキシャル層の前記第一導電型基板と接する面に対する反対面の表面に第一導電型層を前記高濃度第二導電型埋め込み層の形成領域と向かい合う領域内に形成する工程と、
前記低濃度第二導電型エピタキシャル層の表面に前記第一導電型層と離間して第二導電型層を形成する工程と、
前記低濃度第二導電型エピタキシャル層内に、前記第一導電型層を囲うように前記低濃度第二導電型エピタキシャル層を貫通し、前記第一導電型基板に達する第１のトレンチ絶縁膜を形成する工程と、
前記低濃度第二導電型エピタキシャル層内に、前記第二導電型層を囲うように前記低濃度第二導電型エピタキシャル層を貫通し、前記第一導電型基板に達する第２のトレンチ絶縁膜を形成する工程と、
前記低濃度第二導電型エピタキシャル層の前記第一導電型層が形成される表面の前記第一導電型層および前記第二導電型層の非形成領域に酸化膜形成用トレンチを形成する工程と、
熱処理をして、前記酸化膜形成用トレンチの形成領域に第１の酸化膜を形成し、前記第一導電型層，前記第二導電型層および前記第１の酸化膜の上に第２の酸化膜を形成する工程と
を有することを特徴とする低容量半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過渡電圧保護素子等の低容量半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の微細化、高集積化に伴い、ＥＳＤ（静電気放電）や雷サージ等、極めて短時間の電圧ストレス現象である過渡電圧に対する耐性の低下が問題になっている。一方、ディジタル機器の高性能化に伴い、ディジタル機器間の信号伝送レートの高速化が進展し、信号伝送レートに影響を及ぼさない低容量の過渡電圧保護素子への要望が高まっている。
【０００３】
以前より低容量のツェナーダイオードを過渡電圧保護素子として用いる方法が採用されてきたが、過渡電圧に対する耐性は向上するものの、ツェナーダイオードの容量成分が大きいために信号波形が劣化し、伝送レートが低下するという問題があった。そこで、ツェナーダイオードと低容量のＰＮ接合ダイオードを直列に接続することにより、過渡電圧耐量を低下することなく、過渡電圧保護素子全体の容量を低減する方法が提案されている。
【０００４】
以下、図６を参照しながら、従来の低容量過渡電圧保護素子である低容量半導体装置の構成について説明する。
図６は従来の低容量半導体装置の構成を説明する図であり、図６（ａ）は従来の低容量半導体装置の断面構造図、図６（ｂ）は従来の低容量半導体装置の等価回路図である。
【０００５】
図６（ａ）において、１０１は半導体基板、１０２は埋め込み層、１０３はエピタキシャル層である。１０４は埋込み層１０２の外縁部を突き抜けて形成された半導体基板１０１まで達する分離用トレンチである。１０５はエピタキシャル層１０３の埋込み層１０２が形成された面の反対面に形成された第１の拡散層である。１０６は分離用トレンチ１０４を挟んで第１の拡散層１０５と並び、第１の拡散層１０５が形成されたエピタキシャル層１０３表面に形成された第２の拡散層である。１０７は第２の拡散層１０６を取り囲んで形成された分離用トレンチである。エピタキシャル層１０３表面上には、第１の拡散層１０５，第２の拡散層１０６と接続される表面電極１１０が形成される。また、図６（ｂ）において、１２０は分離用トレンチ１０４に囲まれた半導体基板１０１と埋込み層１０２のＰＮ接合で形成されたツェナーダイオード、１２１はエピタキシャル層１０３と第１の拡散層１０５のＰＮ接合で形成された低容量ＰＮダイオードである。１２２は分離用トレンチ１０７に囲まれた半導体基板１０１とエピタキシャル層１０３のＰＮ接合で形成された低容量ＰＮダイオードである。表面電極１１０は端子１４０と接続され、半導体基板１０１の裏面に形成される電極（図示せず）は端子１４１と接続される。図６（ａ）の構造により、図６（ｂ）の回路を構成する。
【０００６】
端子１４０を保護すべき信号線に接続し、端子１４１を接地に接続した状態において、端子１４０に正の過渡電圧が印加された場合には、過渡電流は低容量ＰＮダイオード１２１を順方向に、ツェナーダイオード１２０を逆方向に流れ、端子１４１から接地に流れる。このときの端子１４０のクランプ電圧ＶＣＬ１は、低容量ＰＮダイオード１２１の順方向電圧ＶＦ１と、ツェナーダイオード１２０の逆方向ブレークダウン電圧ＶＢＲ１の和（ＶＦ１＋ＶＢＲ１）で表される。
【０００７】
また、端子１４０に負の過渡電圧が印加された場合には、過渡電流は端子１４１から低容量ＰＮダイオード１２２を順方向に流れる。
このときの端子１４０のクランプ電圧ＶＣＬ２は、低容量ＰＮダイオード１２２の順方向電圧ＶＦ２で表される。いずれの場合においても、保護すべき回路の耐電圧に対して十分に低い値にクランプ電圧を設定することにより、信号線に接続される回路素子を保護することができる。
【０００８】
図６（ａ）の構成の過渡電圧保護素子である低容量半導体装置の端子１４０、１４１間の容量は次のように表される。ツェナーダイオード１２０の０バイアス時の容量値をＣｚ１、低容量ＰＮダイオード１２１，１２２の０バイアス時の容量値をそれぞれＣｐｎ１、Ｃｐｎ２とすると、ツェナーダイオード１２０と低容量ＰＮダイオード１２１の直列構成の容量値Ｃｔ１は、（Ｃｚ１×Ｃｐｎ１）／（Ｃｚ１＋Ｃｐｎ１）で表される。低容量ＰＮダイオード１２１と１２２のドリフト層濃度を低くすることにより、０バイアス時にドリフト層の一部もしくは全体を空乏化させることが可能であり、低容量ＰＮダイオードの容量Ｃｐｎ１、及びＣｐｎ２はＣｚ１に比べて一桁以上小さくすることができる。その結果、Ｃｔ１はほぼＣｐｎ１に等しい値となる。図６（ｂ）の回路全体の容量はＣｔ１＋Ｃｐｎ２で表され、Ｃｐｎ１＋Ｃｐｎ２にほぼ等しい。このように、容量値が大きいツェナーダイオードを用いながら、素子全体として低容量化することが可能であった（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許７５３８３９５号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
近年では、さらなる低容量化の為に、低容量ＰＮダイオード１２１、１２２の接合容量を小さくすることが求められている。そのため、コンタクト窓１０８，１０９も小さくしていた。しかしながら、表面電極１１０はリードとの接続領域であり、表面電極１１０にワイヤーボンディングするため、表面電極１１０は一定以上の面積が必要である。そのため、表面電極１１０直下で低容量ＰＮダイオード１２１、１２２が形成されない部分の面積増大により、表面電極１１０とエピタキシャル層１０３とで挟まれた酸化膜等の絶縁膜に生じる寄生容量１２３が増大し、素子全体の容量を下げることができないという課題を有していた。
【００１１】
本発明は、前記従来の課題を解決するもので、低容量ＰＮダイオードの面積を縮小させて素子容量を低減した場合であっても、表面電極による寄生容量の増大を抑制し、半導体素子の容量を低減することを目的とする。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明の低容量半導体装置は、第一導電型基板と、前記第一導電型基板上に形成される低濃度第二導電型エピタキシャル層と、前記低濃度第二導電型エピタキシャル層の表面の一部に形成される第一導電型層と、前記低濃度第二導電型エピタキシャル層の表面に前記第一導電型層と離間して形成される第二導電型層と、前記第一導電型基板の前記低濃度第二導電型エピタキシャル層と接する表面の前記第一導電型層と向かい合う領域を含んで形成される高濃度第二導電型埋め込み層と、前記第一導電型層を囲んで形成される第１のトレンチ絶縁膜と、前記第二導電型層を囲んで前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成される第２のトレンチ絶縁膜と、前記第１のトレンチ絶縁膜に囲まれる領域に前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、前記第１のトレンチ絶縁膜に囲まれる領域に前記第一導電型層と前記低濃度第二導電型エピタキシャル層との境界をＰＮ接合面として形成される第１の低容量ＰＮダイオードと、前記第２のトレンチ絶縁膜に囲まれる領域に前記第一導電型基板と前記低濃度第二導電型エピタキシャル層との境界をＰＮ接合面として形成される第２の低容量ＰＮダイオードと、前記低濃度第二導電型エピタキシャル層表面の前記第一導電型層および前記第二導電型層の非形成領域に形成される第１の酸化膜と、前記第一導電型層，前記第二導電型層および前記第１の酸化膜の上に形成される第２の酸化膜とを有することを特徴とする。
【００１３】
さらに、本発明の低容量半導体装置の製造方法は、第一導電型基板に高濃度第二導電型埋込み層を形成する工程と、前記第一導電型基板の前記高濃度第二導電型埋込み層を形成した表面上に低濃度第一導電型エピタキシャル層を形成する工程と、前記低濃度第一導電型エピタキシャル層の前記第一導電型基板と接する面に対する反対面の表面に第一導電型層を前記高濃度第二導電型埋め込み層の形成領域と向かい合う領域内に形成する工程と、前記低濃度第一導電型エピタキシャル層の表面の前記第一導電型層と離間して第二導電型層を形成する工程と、前記低濃度第一導電型エピタキシャル層内に、前記第一導電型層を囲うように前記低濃度第一導電型エピタキシャル層を貫通し、前記第一導電型基板に達する第１のトレンチ絶縁膜を形成する工程と、前記低濃度第一導電型エピタキシャル層内に、前記第二導電型層を囲うように前記低濃度第一導電型エピタキシャル層を貫通し、前記第一導電型基板に達する第２のトレンチ絶縁膜を形成する工程と、前記低濃度第一導電型エピタキシャル層の前記第一導電型層が形成される表面の前記第一導電型層および前記第二導電型層の非形成領域に酸化膜形成用トレンチを形成する工程と、熱処理をして、前記酸化膜形成用トレンチの形成領域に第１の酸化膜を形成し、前記第一導電型層，前記第二導電型層および前記第１の酸化膜の上に第２の酸化膜を形成する工程とを有することを特徴とする。
【００１４】
本構成によれば、表面電極の下全面に、膜厚の厚い酸化膜が形成されるため、表面電極による寄生容量を低減することができる。
【発明の効果】
【００１５】
以上のように、本発明の構成によれば、低容量ＰＮダイオードの面積を縮小させて素子容量を低減した場合であっても、表面電極直下の酸化膜の膜厚を厚くすることにより、表面電極による寄生容量の増大を抑制し、半導体素子の容量を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１における低容量半導体装置の構成を説明する図
【図２】本発明の低容量半導体装置の製造方法における形成工程毎の断面図
【図３】本発明の低容量半導体装置の製造方法における形成工程毎の断面図
【図４】実施の形態２における低容量半導体装置の構成を説明する図
【図５】実施の形態３における低容量半導体装置の構成を説明する図
【図６】従来の低容量半導体装置の構成を説明する図
【発明を実施するための形態】
【００１７】
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は実施の形態１における低容量半導体装置の構成を説明する図であり、図１（ａ）は実施の形態１の低容量半導体装置の断面構造図、図１（ｂ）は実施の形態１の低容量半導体装置の等価回路図である。図２，図３は本発明の低容量半導体装置の製造方法における形成工程毎の断面図である。
【００１８】
図１〜図３において、実施の形態１における低容量半導体装置では、まず、第一導電型基板２０１（図２（ａ））に高濃度第二導電型埋込み層２０２が形成される（図２（ｂ））。次に、第一導電型基板２０１の高濃度第二導電型埋込み層２０２を形成した表面上に低濃度第二導電型エピタキシャル層２０３が形成される（図２（ｃ））。さらに、低濃度第二導電型エピタキシャル層２０３の第一導電型基板２０１と接する面に対する反対面の表面に第一導電型層２０５が形成される。なお、第一導電型層２０５の形成領域は高濃度第二導電型埋め込み層２０２の形成領域と向かい合う領域内となる。さらに、低濃度第二導電型エピタキシャル層２０３の表面の第一導電型層２０５が形成されない領域に第二導電型層２０６が形成される（図２（ｄ））。次に、低濃度第二導電型エピタキシャル層２０３内に、第一導電型層２０５を囲うように分離用トレンチ２０４が形成される。また、低濃度第二導電型エピタキシャル層２０３内に、第二導電型層２０６を囲うように分離用トレンチ２０７が形成される（図２（ｅ））。ここで、分離用トレンチ２０４，２０７は低濃度第二導電型エピタキシャル層２０３を貫通し、第一導電型基板２０１に達する。また、高濃度第二導電型埋め込み層２０２の形成領域に分離用トレンチ２０４，２０７を形成する場合は、分離用トレンチ２０４，２０７は高濃度第二導電型埋め込み層２０２貫通し、第一導電型基板２０１に達する。次に、熱処理により、分離用トレンチ２０４，２０７から露出する低濃度第二導電型エピタキシャル層２０３および第一導電型基板２０１を酸化させて、分離用トレンチ２０４，２０７内に、それぞれトレンチ絶縁膜２２４，２２７を形成する（図３（ａ））。ここで、図３においては、囲み部分の拡大図も示し、拡大図の右側に従来の低容量半導体装置の構成、拡大図の左側に本発明の低容量半導体装置の構成を示す。次に、低濃度第二導電型エピタキシャル層２０３の第一導電型層２０５が形成される表面の第一導電型層２０５および第二導電型層２０６の非形成領域に、所定のトレンチ幅とトレンチ間隔の酸化膜形成用トレンチ２０８を形成する。酸化膜形成用トレンチ２０８のトレンチ幅とトレンチ間隔は、酸化膜形成用トレンチ２０８の内部全体に酸化膜２１１を成長させるため、次の熱処理で成膜される酸化膜２１１の厚み以下とする（図３（ｂ））。その後、熱処理により、酸化膜形成用トレンチ２０８と酸化膜形成用トレンチ２０８間の第二導電型エピタキシャル層２０９を酸化して、酸化膜形成用トレンチ２０８内と第二導電型エピタキシャル層２０９の周辺領域に酸化膜２１０を形成する。この時、第一導電型層２０５および第二導電型層２０６表面も酸化され、第一導電型層２０５上，第二導電型層２０６および酸化膜２１０上に酸化膜２１１が形成される。また、酸化膜２１０は、低濃度第二導電型エピタキシャル層２０３表面部分に形成され、第一導電型層２０５および前記第二導電型層２０６上の酸化膜２１１より、膜厚が厚く形成される（図３（ｃ））。次に、酸化膜２１１に、第一導電型層２０５を露出するコンタクト窓２１２および第二導電型層２０６を露出するコンタクト窓２１３が形成される（図３（ｄ））。最後に、酸化膜２１０および２１１上に、コンタクト窓２１２、２１３を覆うように、表面電極２１４が形成される（図３（ｅ））。なお、ここでは図示しないが、第一導電型基板２０１と高濃度第二導電型埋め込み層２０２との界面領域には空乏層が生成され、トレンチ絶縁膜２２４は空乏層を突き抜ける。また、酸化膜２１０は、低濃度第二導電型エピタキシャル層２０３の第一導電型層２０５および第二導電型層２０６の非形成領域の全面でなく一部に形成しても良い。少なくとも、表面電極２１４が形成された領域直下に形成することが好ましい。
【００１９】
このような構成の低容量半導体装置において、第一導電型基板２０１と高濃度第二導電型埋込み層２０２の界面をＰＮ接合面としてツェナーダイオード２２０が構成される。また、低濃度第二導電型エピタキシャル層２０３と第一導電型層２０５の界面をＰＮ接合面とし、第一導電型基板２０１と低濃度第二導電型エピタキシャル層２０３の界面をＰＮ接合面として、それぞれ低容量ＰＮダイオード２２１，低容量ＰＮダイオード２２２が構成される。ここで、低容量ＰＮダイオード２２２はトレンチ絶縁膜２２７に囲まれた領域に形成される。表面電極２１４は端子２４０と接続され、第一導電型基板２０１の裏面に形成される電極（図示せず）は端子２４１と接続される。図１（ａ）の構造により、図１（ｂ）の回路を構成する。
【００２０】
端子２４０を保護すべき信号線に接続し、端子２４１を接地に接続した状態において、端子２４０に正の過渡電圧が印加された場合には、過渡電流は低容量ＰＮダイオード２２１を順方向に、ツェナーダイオード２２０を逆方向に流れ、端子２４１から接地に流れる。このときの端子２４０のクランプ電圧ＶＣＬ１は、低容量ＰＮダイオード２２１の順方向電圧ＶＦ１と、ツェナーダイオード２２０の逆方向ブレークダウン電圧ＶＢＲ１の和（ＶＦ１＋ＶＢＲ１）で表される。
【００２１】
また、端子２４０に負の過渡電圧が印加された場合には、過渡電流は端子２４１から低容量ＰＮダイオード２２２を順方向に流れる。
このときの端子２４０のクランプ電圧ＶＣＬ２は、低容量ＰＮダイオード２２２の順方向電圧ＶＦ２で表される。いずれの場合においても、保護すべき回路の耐電圧に対して十分に低い値にクランプ電圧を設定することにより、信号線に接続される回路素子を保護することができる。
【００２２】
実施の形態１の低容量半導体装置の特徴は以下の構成である。表面電極２１４の少なくとも直下において、低濃度第二導電型エピタキシャル層２０３の第一導電型層２０５および第二導電型層２０６の非形成領域の酸化膜２１０を、膜厚を厚く形成することにより、表面電極２１４直下の第一導電型層２０５および第二導電型層２０６の非形成領域において、表面電極２１４による寄生容量を低減し、半導体素子の容量を低減することができる。さらに、酸化膜２１１を含めて厚くした場合には、素子に生ずる応力で半導体装置の機械強度が低下したり、コンタクト窓２１２および２１３形成時のドライエッチによるダメージにより半導体装置のサージ耐性が低下したりするが、酸化膜２１０の形成領域表面にのみ酸化膜形成用トレンチ２０８を形成して酸化膜２１０および２１１を形成することにより、酸化膜２１０のみを厚くすることができ、半導体装置の機械強度が低下や、半導体装置のサージ耐性の低下を防止することができる。
【００２３】
なお、高濃度第二導電型埋め込み層２０２は、分離用トレンチ２０４からはみ出して形成しても良い。
本実施の形態の低容量半導体装置では、例えば、第一導電型基板２０１は、Ｐ型で濃度１×１０２０ｃｍ−３、高濃度第二導電型埋込み層２０２は、Ｎ型で濃度１×１０２０ｃｍ−３、拡散長３μｍ、低濃度第二導電型エピタキシャル層２０３は、Ｎ型で濃度１×１０１３ｃｍ−３、エピタキシャル層の厚さ３〜１０μｍ、トレンチ絶縁膜２２４，２２７は、幅１μｍ、深さ５〜１２μｍ、第一導電型層２０５は、Ｐ型で濃度１×１０１９ｃｍ−３、拡散長１μｍ、第二導電型層２０６は、Ｎ型で濃度１×１９ｃｍ−３、拡散長１μｍ、酸化膜形成用トレンチ２０８は、トレンチ幅３００ｎｍ、トレンチ間隔３００ｎｍ、トレンチ深さ２０００ｎｍ、酸化膜２１１は、膜厚３００ｎｍ、ツェナーダイオード２２０のＰＮ接合面積は３５００μｍ２、低容量ＰＮダイオード２２１，２２２のＰＮ接合面積は３５００μｍ２とすることができる。
【００２４】
かかる構成によれば、酸化膜２１０は、酸化膜形成用トレンチ２０８の深さ分厚くなり、２３００ｎｍで形成される。これにより、表面電極容量を、低減できるため、素子容量を０．２ｐＦ、過渡電圧耐性を１８ｋＶと、従来品と同等の過渡電圧耐性で、容量を３分の２以下にできる。
【００２５】
また、酸化膜形成用トレンチ２０８を、第一導電型層２０５と接触させても良く、その場合、低濃度第二導電型エピタキシャル層２０３と第一導電型層２０５のＰＮ接合で生ずる空乏層の横広がりを酸化膜２１０が防ぐことで、接合容量を低減できる。
（実施の形態２）
図４は実施の形態２における低容量半導体装置の構成を説明する図であり、図４（ａ）は実施の形態２の低容量半導体装置の断面構造図、図４（ｂ）は実施の形態２の低容量半導体装置の等価回路図である。
【００２６】
図４において、実施の形態２における低容量半導体装置では、第一導電型基板３０１に高濃度第二導電型埋込み層３０２が形成される。また、第一導電型基板３０１の高濃度第二導電型埋込み層３０２を形成した表面上に低濃度第一導電型エピタキシャル層３０３が形成される。さらに、低濃度第一導電型エピタキシャル層３０３の第一導電型基板３０１と接する面に対する反対面の表面に第一導電型層３０５が形成される。なお、第一導電型層３０５の形成領域は高濃度第二導電型埋め込み層３０２の形成領域と向かい合う領域内となる。さらに、低濃度第一導電型エピタキシャル層３０３の表面の第一導電型層３０５が形成されない領域に第二導電型層３０６が形成される。また、低濃度第一導電型エピタキシャル層３０３内に、第一導電型層３０５を囲うようにトレンチ絶縁膜３０４が形成される。また、低濃度第一導電型エピタキシャル層３０３内に、第二導電型層３０６を囲うようにトレンチ絶縁膜３０７が形成される。ここで、トレンチ絶縁膜３０４，３０７は低濃度第一導電型エピタキシャル層３０３を貫通し、第一導電型基板３０１に達する。また、高濃度第二導電型埋め込み層３０２の形成領域にトレンチ絶縁膜３０４，３０７を形成する場合は、トレンチ絶縁膜３０４，３０７は高濃度第二導電型埋め込み層３０２貫通し、第一導電型基板３０１に達する。また、低濃度第一導電型エピタキシャル層３０３の第一導電型層３０５が形成される表面の第一導電型層３０５および第二導電型層３０６の非形成領域に酸化膜３１０を形成する。酸化膜３１０は、所定のトレンチ幅とトレンチ間隔の酸化膜形成用トレンチ３０８を形成した後に、酸化膜形成用トレンチ３０８と酸化膜形成用トレンチ３０８と間の第一導電型エピタキシャル層３０９を熱処理することにより形成する。さらに、第一導電型層３０５，第二導電型層３０６および酸化膜３１０上に酸化膜３１１を形成する。この時、酸化膜３１０は、第一導電型層３０５および前記第二導電型層３０６上の酸化膜３１１より、膜厚が厚く形成される。なお、酸化膜形成用トレンチ３０８のトレンチ幅とトレンチ間隔は、酸化膜３１１の厚み以下とする。また、酸化膜３１１が開口されて、第一導電型層３０５を露出するコンタクト窓３１２および第二導電型層３０６を露出するコンタクト窓３１３が形成される。さらに、酸化膜３１０および３１１上にはコンタクト窓３１２、３１３を覆うように、表面電極３１４が形成される。酸化膜３１０は、低濃度第一導電型エピタキシャル層３０３の第一導電型層３０５および第二導電型層３０６の非形成領域の全面に形成しても良いが、その一部に形成しても良い。少なくとも、表面電極３１４が形成された領域直下に形成することが好ましい。なお、ここでは図示しないが、第一導電型基板３０１と高濃度第二導電型埋め込み層３０２との界面領域には空乏層が生成され、トレンチ絶縁膜３０４は空乏層を突き抜ける。
【００２７】
このような構成の低容量半導体装置において、第一導電型基板３０１と高濃度第二導電型埋込み層３０２の界面をＰＮ接合面としてツェナーダイオード３２０が構成される。また、高濃度第二導電型埋込み層３０２と低濃度第一導電型エピタキシャル層３０３の界面をＰＮ接合面とし、低濃度第一導電型エピタキシャル層３０３と第二導電型層３０６の界面をＰＮ接合面として、それぞれ低容量ＰＮダイオード３２１，低容量ＰＮダイオード３２２が構成される。ここで、低容量ＰＮダイオード３２１はトレンチ絶縁膜３０４に囲まれた領域に形成される。表面電極３１４は端子３４０と接続され、第一導電型基板３０１の裏面に形成される電極（図示せず）は端子３４１と接続される。図４（ａ）の構造により、図４（ｂ）の回路を構成する。
【００２８】
端子３４０を保護すべき信号線に接続し、端子３４１を接地に接続した状態において、端子３４０に正の過渡電圧が印加された場合には、過渡電流は低容量ＰＮダイオード３２１を順方向に、ツェナーダイオード３２０を逆方向に流れ、端子３４１から接地に流れる。このときの端子３４０のクランプ電圧ＶＣＬ１は、低容量ＰＮダイオード３２１の順方向電圧ＶＦ１と、ツェナーダイオード３２０の逆方向ブレークダウン電圧ＶＢＲ１の和（ＶＦ１＋ＶＢＲ１）で表される。
【００２９】
また、端子３４０に負の過渡電圧が印加された場合には、過渡電流は端子３４１から低容量ＰＮダイオード３２２を順方向に流れる。
このときの端子３４０のクランプ電圧ＶＣＬ２は、低容量ＰＮダイオード３２２の順方向電圧ＶＦ２で表される。いずれの場合においても、保護すべき回路の耐電圧に対して十分に低い値にクランプ電圧を設定することにより、信号線に接続される回路素子を保護することができる。
【００３０】
実施の形態２の低容量半導体装置の特徴は以下の構成である。表面電極３１４の少なくとも直下において、低濃度第一導電型エピタキシャル層３０３の第一導電型層３０５および第二導電型層３０６の非形成領域の酸化膜３１０を、膜厚を厚く形成することにより、表面電極３１４直下の第一導電型層３０５および第二導電型層３０６の非形成領域において、表面電極３１４による寄生容量を低減し、半導体素子の容量を低減することができる。さらに、酸化膜３１１を厚くした場合には、素子に生ずる応力で半導体装置の機械強度が低下したり、コンタクト窓３１２および３１３形成時のドライエッチによるダメージにより半導体装置のサージ耐性が低下したりするが、酸化膜３１０の形成領域表面にのみ酸化膜形成用トレンチ３０８を形成して酸化膜３１０および３１１を形成することにより、酸化膜３１０のみを厚くすることができ、半導体装置の機械強度が低下や、半導体装置のサージ耐性の低下を防止することができる。
【００３１】
なお、高濃度第二導電型埋め込み層３０２は、トレンチ絶縁膜３０４からはみ出して形成すれば良く、さらにトレンチ絶縁膜３０７で囲まれた領域まで突出しても良い。
本実施の形態の低容量半導体装置では、例えば、第一導電型基板３０１は、Ｐ型で濃度１×１０２０ｃｍ−３、高濃度第二導電型埋込み層３０２は、Ｎ型で濃度１×１０２０ｃｍ−３、拡散長３μｍ、低濃度第一導電型エピタキシャル層３０３は、Ｐ型で濃度１×１０１３ｃｍ−３、エピタキシャル層の厚さ３〜１０μｍ、トレンチ絶縁膜３０４，３０７は、幅１μｍ、深さ５〜１２μｍ、第一導電型層３０５は、Ｐ型で濃度１×１０１９ｃｍ−３、拡散長１μｍ、第二導電型層３０６は、Ｎ型で濃度１×１９ｃｍ−３、拡散長１μｍ、酸化膜形成用トレンチ３０８は、トレンチ幅３００ｎｍ、トレンチ間隔３００ｎｍ、トレンチ深さ２０００ｎｍ、酸化膜３１１は、膜厚３００ｎｍ、ツェナーダイオード３２０のＰＮ接合面積は３５００μｍ２、低容量ＰＮダイオード３２１，３２２のＰＮ接合面積は３５００μｍ２とすることができる。
【００３２】
かかる構成によれば、酸化膜３１０は、酸化膜形成用トレンチ３０８の深さ分厚くなり、２３００ｎｍで形成される。これにより、表面電極容量を、低減できるため、素子容量を０．２ｐＦ、過渡電圧耐性を１８ｋＶと、従来品と同等の過渡電圧耐性で、容量を３分の２以下にできる。
【００３３】
また、熱酸化膜形成用トレンチ３０８を、第二導電型層３０６と接触させても良く、その場合、低濃度第一導電型エピタキシャル層３０３と第二導電型層３０６のＰＮ接合で生ずる空乏層の横広がりを酸化膜３１０が防ぐことで、接合容量を低減できる。
（実施の形態３）
図５は実施の形態３における低容量半導体装置の構成を説明する図であり、図５（ａ）は実施の形態３の低容量半導体装置の断面構造図、図５（ｂ）は実施の形態３の低容量半導体装置の等価回路図である。
【００３４】
図５に示すように、実施の形態３における低容量半導体装置の特徴は、実施の形態１または実施の形態２における低容量半導体装置において、トレンチ絶縁膜としてトレンチ絶縁膜４０４，４０４Ａ，４０７を設けることである。トレンチ絶縁膜４０４は、第一導電型層４０５を囲んで低濃度第一導電型エピタキシャル層４０３等の低濃度エピタキシャル層内に形成され、高濃度第二導電型埋め込み層４０２に達し、かつ、第一導電型基板４０１と高濃度第二導電型埋め込み層４０２との界面近傍に形成される空乏層４１５に達しない構成である。トレンチ絶縁膜４０４Ａは、高濃度第二導電型埋め込み層４０２および空乏層４１５を囲んで低濃度第一導電型エピタキシャル層４０３等の低濃度エピタキシャル層内に形成され、第一導電型基板４０１に達する構成である。トレンチ絶縁膜４０７は、第二導電型層４０６を囲んで低濃度第一導電型エピタキシャル層４０３等の低濃度エピタキシャル層内に形成され、第一導電型基板４０１に達する構成である。
【００３５】
このような構成のトレンチ絶縁膜４０４，４０４Ａを設けることにより、ツェナーダイオード４２０のＰＮ接合面積がトレンチ絶縁膜４０４で規定されずトレンチ絶縁膜４０４Ａで規定される。そのため、低容量ＰＮダイオード４２１の容量を低減するために、第一導電型層４０５の面積を高濃度第二導電型埋め込み層４０２の面積より小さくした場合であっても、図５に示すようにトレンチ絶縁膜４０４は空乏層４１５を突き抜けないので、ツェナーダイオード４２０の接合面積が変わらず、ツェナーダイオード４２０の過渡電圧耐性が低下することを抑制することができる。
【００３６】
なお、実施の形態１または実施の形態２と同様に、エピタキシャル層の第一導電型層４０５が形成される表面の第一導電型層４０５および第二導電型層４０６の非形成領域に、酸化膜形成用トレンチ４０８を用いて酸化膜４１０を形成し、第一導電型層４０５，第二導電型層４０６および酸化膜４１０上に酸化膜４１１を形成する。これにより、酸化膜４１０は、低濃度エピタキシャル層の第一導電型層４０５が形成される表面の第一導電型層４０５および前記第二導電型層４０６上の酸化膜４１１より、膜厚が厚く形成される。そのため、表面電極４１４直下の低濃度エピタキシャル層の第一導電型層４０５および第二導電型層４０６の非形成領域の酸化膜４１０の膜厚を厚く形成することができ、半導体装置の機械強度が低下や、半導体装置のサージ耐性の低下を防止することができる。
【００３７】
本実施の形態の低容量半導体装置では、例えば、第一導電型基板４０１は、Ｐ型で濃度１×１０２０ｃｍ−３、高濃度第二導電型埋込み層４０２は、Ｎ型で濃度１×１０２０ｃｍ−３、拡散長３μｍ、低濃度第一導電型エピタキシャル層４０３は、Ｐ型で濃度１×１０１３ｃｍ−３、エピタキシャル層の厚さ３〜１０μｍ、トレンチ絶縁膜４０４Ａ、４０７は、幅１μｍ、深さ５〜１２μｍ、トレンチ絶縁膜４０４は、幅１μｍ、深さ４〜１２μｍで高濃度第二導電型埋込み層４０２に達し、かつ、空乏層４１５に到達しない範囲、第一導電型層４０５は、Ｐ型で濃度１×１０１９ｃｍ−３、拡散長１μｍ、第二導電型層４０６は、Ｎ型で濃度１×１９ｃｍ−３、拡散長１μｍ、酸化膜形成用トレンチ４０８は、トレンチ幅３００ｎｍ、トレンチ間隔３００ｎｍ、トレンチ深さ２０００ｎｍ、酸化膜４１１は、膜厚３００ｎｍ、空乏層４１５は、空乏幅０．５μｍ以下、ツェナーダイオード４２０の面積は５０００μｍ２、低容量ＰＮダイオード４２１，４２２の面積は３５００μｍ２とする。
【００３８】
なお、図５では、実施の形態２に係る図４の構成を例として、トレンチ絶縁膜４０４，４０４Ａ，４０７を形成する構成を示すが、実施の形態１に係る図１の構成を例として、トレンチ絶縁膜４０４，４０４Ａ，４０７を形成しても良い。
【００３９】
かかる構成によれば、酸化膜４１０は、酸化膜形成用トレンチ４０８の深さ分厚くなり、２３００ｎｍで形成される。これにより、表面電極容量を低減できるため、素子容量を０．２ｐＦ、過渡電圧耐性を１８ｋＶと、従来品と同等の過渡電圧耐性で、容量を３分の２以下にできる。
【００４０】
また、熱酸化膜形成用トレンチ４０８を、第二導電型層４０６と接触させることで、低濃度第一導電型エピタキシャル層４０３と第二導電型層４０６のＰＮ接合で生ずる空乏層の横広がりを酸化膜４１０が防ぐことで、接合容量を低減できる。
【００４１】
また、トレンチ絶縁膜４０４を二本以上形成することもでき、この場合、ツェナーダイオード４２０と低容量ＰＮダイオード４２２間に生ずる寄生容量をなくし、寄生容量による素子全体の容量増加を防ぐことができる。
【００４２】
なお、トレンチ絶縁膜４０４Ａと、トレンチ絶縁膜４０７とは、第一導電型層４０５と第二導電型層４０６との間において、同一のもので共有化することもできる。
また、上記説明では、第一導電型層および第二導電型層の周囲に形成される酸化膜を、酸化膜形成用トレンチを形成後に熱処理を行うことで形成したが、形成方法はこれに限らず、第一導電型層および第二導電型層の周囲の少なくとも表面電極の下部に形成すれば任意である。
【産業上の利用可能性】
【００４３】
本発明は、低容量ＰＮダイオードの面積を縮小させて素子容量を低減した場合であっても、表面電極による寄生容量の増大を抑制し、半導体素子の容量を低減することができ、過渡電圧保護素子等の低容量半導体装置およびその製造方法等に有用である。
【符号の説明】
【００４４】
１０１    半導体基板
１０２    埋込み層
１０３    エピタキシャル層
１０４    分離用トレンチ
１０５    第１の拡散層
１０６    第２の拡散層
１０７    分離用トレンチ
１０８    コンタクト溝
１０９    コンタクト溝
１１０    表面電極
１２０    ツェナーダイオード
１２１    低容量ＰＮダイオード
１２２    低容量ＰＮダイオード
１２３    寄生容量
１４０    端子
１４１    端子
２０１    第一導電型基板
２０２    高濃度第二導電型埋め込み層
２０３    低濃度第二導電型エピタキシャル層
２０４    分離用トレンチ
２０５    第一導電型層
２０６    第二導電型層
２０７    分離用トレンチ
２０８    酸化膜形成用トレンチ
２０９    低濃度第二導電型エピタキシャル層
２１０    酸化膜
２１１    酸化膜
２１２    コンタクト窓
２１３    コンタクト窓
２１４    表面電極
２２０    ツェナーダイオード
２２１    低容量ＰＮダイオード
２２２    低容量ＰＮダイオード
２２４    トレンチ絶縁膜
２２７    トレンチ絶縁膜
２４０    端子
２４１    端子
３０１    第一導電型基板
３０２    高濃度第二導電型埋め込み層
３０３    低濃度第一導電型エピタキシャル層
３０４    トレンチ絶縁膜
３０５    第一導電型層
３０６    第二導電型層
３０７    トレンチ絶縁膜
３０８    酸化膜形成用トレンチ
３０９    低濃度第一導電型エピタキシャル層
３１０    酸化膜
３１１    酸化膜
３１２    コンタクト窓
３１３    コンタクト窓
３１４    表面電極
３２０    ツェナーダイオード
３２１    低容量ＰＮダイオード
３２２    低容量ＰＮダイオード
３４０    端子
３４１    端子
４０１    第一導電型基板
４０２    高濃度第二導電型埋め込み層
４０３    低濃度第一導電型エピタキシャル層
４０４    トレンチ絶縁膜
４０４Ａ    トレンチ絶縁膜
４０５    第一導電型層
４０６    第二導電型層
４０７    トレンチ絶縁膜
４０８    酸化膜形成用トレンチ
４０９    低濃度第一導電型エピタキシャル層
４１０    酸化膜
４１１    酸化膜
４１２    コンタクト窓
４１３    コンタクト窓
４１４    表面電極
４１５    空乏層
４２０    ツェナーダイオード
４２１    低容量ＰＮダイオード
４２２    低容量ＰＮダイオード
【図１】
2015126149.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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