(57)【要約】【課題】データの保持特性が良好な記憶装置を提供する。【解決手段】実施形態に係る記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた抵抗変化層と、前記第１電極と前記抵抗変化層との間に設けられ、前記抵抗変化層内を移動可能な金属を含み、島状に形成されたイオンメタル粒と、を備える。前記第１電極及び前記第２電極は、前記金属よりもイオン化しにくい材料によって形成されており、前記第１電極は前記イオンメタル粒の周囲で前記抵抗変化層に接している。【選択図】図１
2015056653.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた抵抗変化層と、
前記第１電極と前記抵抗変化層との間に設けられ、前記抵抗変化層内を移動可能な金属を含み、島状に形成されたイオンメタル粒と、
を備え、
前記第１電極及び前記第２電極は、前記金属よりもイオン化しにくい材料によって形成されており、
前記第１電極は前記イオンメタル粒の周囲で前記抵抗変化層に接している記憶装置。
【請求項２】
前記金属は銀である請求項１記載の記憶装置。
【請求項３】
前記抵抗変化層はシリコン酸化物により形成されている請求項１または２に記載の記憶装置。
【請求項４】
前記第１電極は、チタン、チタン窒化物、タンタル窒化物又はタングステン窒化物を含む請求項１〜３のいずれか１つに記載の記憶装置。
【請求項５】
前記金属の堆積量は５ｎｍ以下である請求項１〜４のいずれか１つに記載の記憶装置。
【請求項６】
前記第１電極は、
第１方向に延びる第１配線と、
前記第１配線と前記抵抗変化層との間に設けられ、前記イオンメタル粒及び前記抵抗変化層に接した導電層と、
を有し、
前記第２電極は、前記第１方向に対して交差した第２方向に延びる第２配線を有する請求項１〜５のいずれか１つに記載の記憶装置。
【請求項７】
前記第２電極と前記抵抗変化層との間に設けられ、前記金属よりも電気抵抗率が高い材料によって形成された電流制限層をさらに備えた請求項１〜６のいずれか１つに記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
近年、金属膜と対向電極との間に高抵抗膜を設け、この高抵抗膜内に金属膜に含まれる金属のイオンを拡散させてフィラメントを形成又は消失させることにより、高抵抗膜の電気抵抗値を変化させる記憶装置が提案されている。しかしながら、このような記憶装置においては、データの保持特性が不十分であるという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−６９８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、データの保持特性が良好な記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた抵抗変化層と、前記第１電極と前記抵抗変化層との間に設けられ、前記抵抗変化層内を移動可能な金属を含み、島状に形成されたイオンメタル粒と、を備える。前記第１電極及び前記第２電極は、前記金属よりもイオン化しにくい材料によって形成されており、前記第１電極は前記イオンメタル粒の周囲で前記抵抗変化層に接している。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る記憶装置を例示する斜視図である。
【図２】実施形態に係る記憶装置のピラー周辺を例示する断面図である。
【図３】実施形態に係る記憶装置の製造方法を例示する斜視断面図である。
【図４】実施形態に係る記憶装置の製造方法を例示する斜視断面図である。
【図５】実施形態に係る記憶装置の製造方法を例示する斜視断面図である。
【図６】実施形態に係る記憶装置の製造方法を例示する斜視断面図である。
【図７】実施形態に係る記憶装置の製造方法を例示する斜視断面図である。
【図８】実施形態に係る記憶装置の製造方法を例示する斜視断面図である。
【図９】実施形態に係る記憶装置の製造方法を例示する斜視断面図である。
【図１０】実施形態に係る記憶装置の製造方法を例示する斜視断面図である。
【図１１】実施形態に係る記憶装置の製造方法を例示する斜視断面図である。
【図１２】（ａ）は実施形態に係る記憶装置の動作を例示する模式的断面図であり、（ｂ）は比較例に係る記憶装置の動作を例示する模式的断面図である。
【図１３】銀を島状に形成したサンプルの表面ＳＥＭ（scanning electron microscope：走査型電子顕微鏡）写真である。
【図１４】横軸に時間をとり、縦軸にセット電圧をとって、セット電圧の経時変化を例示するグラフ図である。
【図１５】横軸にサンプルをとり、縦軸に密着力をとって、銀の形態が密着性に及ぼす影響を例示するグラフ図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る記憶装置を例示する斜視図であり、
図２は、本実施形態に係る記憶装置のピラー周辺を例示する断面図である。
本実施形態に係る記憶装置は、抵抗変化型記憶装置（ＲｅＲＡＭ）の一種であるＣＢＲＡＭ：Conduction Bridge Random Access Memory）である。
【０００８】
図１に示すように、本実施形態に係る記憶装置１においては、ワード線配線層１０及びビット線配線層２０が上下方向（Ｚ方向）に沿って交互に積層されている。ワード線配線層１０とビット線配線層２０との間には、メモリセル層３０が設けられている。なお、図１においては、ワード線配線層１０が２層、ビット線配線層２０が１層しか示されていないが、これには限定されず、より多数のワード線配線層１０及びビット線配線層２０が交互に積層されていてもよい。
【０００９】
各ワード線配線層１０においては、一方向（Ｙ方向）に延びる複数本のワード線ＷＬが設けられている。各ビット線配線層２０においては、他の一方向（Ｘ方向）に延びる複数本のビット線ＢＬが設けられている。Ｘ方向、Ｙ方向及びＺ方向は、相互に交差、例えば直交する。各メモリセル層３０においては、各ワード線ＷＬと各ビット線ＢＬとの間に、Ｚ方向に延びるピラー１１が設けられている。すなわち、各メモリセル層３０においては、複数本のピラー１１がＸ方向及びＹ方向に沿ってマトリクス状に配列されている。また、ワード線ＷＬ、ビット線ＢＬ及びピラー１１の相互間には、層間絶縁膜１９（図２参照）が配置されている。但し、図１においては、図示の便宜上、層間絶縁膜１９は省略している。
【００１０】
図２に示すように、各ピラー１１においては、ワード線ＷＬからビット線ＢＬに向かって、バリアメタル層１２、下層電極層（電流制限層）１３、抵抗変化層１４、バリアメタル層１６がこの順に積層されている。ビット線ＢＬ及びバリアメタル層１６により、電極が形成されている。そして、抵抗変化層１４とバリアメタル層１６との間には、１個又は複数個のイオンメタル粒１５が設けられている。イオンメタル粒１５は、直径が例えば数ｎｍ程度の島状の部材であり、抵抗変化層１４及びバリアメタル層１６の双方に接している。バリアメタル層１６は、イオンメタル粒１５の周囲、すなわち、イオンメタル粒１５が存在していない領域において、抵抗変化層１４に接している。また、ピラー１１の側面上にはライナー膜１８が設けられており、ライナー膜１８の周囲には層間絶縁膜１９が設けられている。
【００１１】
なお、図２に示すピラー１１は、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラー１１であるため、イオンメタル粒１５が抵抗変化層１４よりも上方に配置されているが、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１１の場合は、イオンメタル粒１５が抵抗変化層１４よりも下方に配置される。すなわち、各ピラー１１内において、イオンメタル粒１５は相対的にビット線ＢＬ側に配置され、抵抗変化層１４は相対的にワード線ＷＬ側に配置される。ワード線ＷＬは対向電極として機能する。
【００１２】
以下、各部の材料の一例を示す。ワード線ＷＬ及びビット線ＢＬは、例えば、タングステン（Ｗ）により形成されている。バリアメタル層１２及び１６は、例えば、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）又はタングステン窒化物（ＷＮ）により形成されている。ライナー膜１８は例えばシリコン窒化物（Ｓｉ３Ｎ４）により形成されており、層間絶縁膜１９は例えばシリコン酸化物（ＳｉＯ２）により形成されている。
【００１３】
イオンメタル粒１５は、抵抗変化層１４に金属を供給してフィラメントを形成するための層であり、抵抗変化層１４内を繰り返し動くことが可能な金属により形成されている。イオンメタル粒１５は、例えば銀（Ａｇ）により形成されている。なお、イオンメタル粒１５は、アルミニウム（Ａｌ）、銅（Ｃｕ）若しくはニッケル（Ｎｉ）、又はこれらの金属の化合物によって形成されていてもよい。
【００１４】
抵抗変化層１４は、イオンメタル粒１５から移動してきた金属によりフィラメントが形成される層である。抵抗変化層１４は、イオンメタル粒１５を形成する金属が移動可能であり、この金属よりも抵抗率が高い材料又は絶縁性の材料により形成されており、例えば、アモルファスシリコン（Ｓｉ）、ポリシリコン、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、ハフニウム酸化物（ＨｆＯ２）又はジルコニウム酸化物（ＺｒＯ２）などにより形成されている。なお、抵抗変化層１４は単層膜でもよく、２層以上の層が積層された積層膜であってもよい。
【００１５】
下層電極層１３は、上述のイオンメタル粒１５を形成する金属が移動可能である材料により形成されている。下層電極層１３は、メモリセルがセット動作するときの過電流によるショート不良を防ぐための電流制限層であり、記憶装置１の動作電圧帯である程度の抵抗値を持つ層である。下層電極層１３に要求される抵抗値は記憶装置１の設計によって決まるが、概ね、１ＭΩ〜１ＧΩ程度である。下層電極層１３は、例えば、イオンメタル粒１５を形成する金属よりも電気抵抗率が高い材料によって形成されている。下層電極層１３は、例えば、アモルファスシリコン又はポリシリコンにより形成され、所望の抵抗値を持つように厚さが調整された層でもよく、タンタルアルミニウム窒化物（ＴａＡｌＮ）又はタンタルシリコン窒化物（ＴａＳｉＮ）により形成され、所望の抵抗値を持つように厚さ又は組成が調整された層でもよい。なお、記憶装置１の設計によっては、下層電極層１３は省略してもよい。本実施形態においては、下層電極層１３は例えばポリシリコンにより形成されている。
【００１６】
次に、本実施形態に係る記憶装置の製造方法について説明する。
図３〜図１１は、本実施形態に係る記憶装置の製造方法を例示する斜視断面図である。
先ず、図３に示すように、シリコン基板（図示せず）上に層間絶縁膜（図示せず）を形成し、その上に例えばタングステンを堆積させて、全面に導電膜２１を形成する。次に、導電膜２１上の全面に、バリアメタル層１２、下層電極層１３、抵抗変化層１４をこの順に積層させる。
【００１７】
次に、イオンメタル粒１５を形成する金属、例えば、銀を堆積させる。これにより、抵抗変化層１４上に島状のイオンメタル粒１５を形成する。イオンメタル粒１５の大きさは、ピラー１１の幅に合わせて調整し、１本のピラー１１に１個〜数個程度のイオンメタル粒１５が含まれるようにする。このとき、銀の堆積量は、例えば５ｎｍ以下、例えば３ｎｍ以下、例えば１ｎｍ以下とする。なお、「堆積量」とは、堆積材料が平坦な連続膜を形成すると仮定した場合に、その連続膜がある膜厚となる量である。例えば、５ｎｍの堆積量とは、厚さが５ｎｍの平坦な連続膜を形成するために必要な堆積材料の量をいう。
【００１８】
銀を堆積させる方法は特に限定されず、例えばスパッタ法等の気相成長法でもよく、塗布法でもよい。気相成長法の場合は、例えば、温度を制御するか、雰囲気を制御するか、下地を改質して疎水性又は親水性にする等の手段により、堆積させた銀を凝集させて、島状のイオンメタル粒１５を形成する。また、塗布法の場合は、例えば、銀をコロイド状にした溶液を塗布し、乾燥させることにより、島状のイオンメタル粒１５を形成する。但し、イオンメタル粒１５の形成方法は、これらの方法には限定されない。
【００１９】
次に、抵抗変化層１４上に、イオンメタル粒１５を覆うように導電性材料を堆積させて、バリアメタル層１６を形成する。バリアメタル層１６は、イオンメタル粒１５に接すると共に、イオンメタル粒１５の周囲において抵抗変化層１４にも接する。このようにして、積層膜１１ａを形成する。そして、積層膜１１ａ上にハードマスク２２を形成する。ハードマスク２２は、例えば、シリコン酸化物又はシリコン窒化物により形成する。
【００２０】
次に、図４に示すように、リソグラフィ技術により、ハードマスク２２をＹ方向に延びるラインアンドスペース状にパターニングする。次に、ハードマスク２２をマスクとしてＲＩＥ（reactive ion etching）等の異方性エッチングを施すことにより、積層膜１１ａ及び導電膜２１をパターニングする。これにより、積層膜１１ａがＹ方向に延びるライン状に加工される。また、導電膜２１がＹ方向に延びるライン状に加工されて、複数本のワード線ＷＬとなる。
【００２１】
次に、図５に示すように、全面にライナー膜１８（図２参照）を形成した後、シリコン酸化物を堆積させる。次に、バリアメタル層１６をストッパとしてＣＭＰ（chemical mechanical polishing）を施す。これにより、ハードマスク２２が除去されると共に、ライン状に加工された積層膜１１ａの相互間に、層間絶縁膜１９が埋め込まれる。この結果、ワード線ＷＬと層間絶縁膜１９が交互に配列されたワード線配線層１０と、ライン状の積層膜１１ａと層間絶縁膜１９が交互に配列された構造体が形成される。
【００２２】
次に、図６に示すように、全面に例えばタングステンを堆積させて、導電膜２３を形成する。次に、バリアメタル層１６を形成する。次に、バリアメタル層１６上にイオンメタル粒１５を形成する。イオンメタル粒１５の形成方法は、上述の方法と同様である。次に、バリアメタル層１６上に、イオンメタル粒１５を覆うように、抵抗変化層１４を形成する。抵抗変化層１４は、イオンメタル粒１５に接すると共に、イオンメタル粒１５の周囲においてバリアメタル層１６にも接する。次に、下層電極層１３及びバリアメタル層１２をこの順に積層する。これにより、積層膜１１ｂを形成する。次に、ハードマスク２４を形成する。
【００２３】
次に、図７に示すように、リソグラフィ技術により、ハードマスク２４をＸ方向に延びるラインアンドスペース状にパターニングする。次に、ハードマスク２４をマスクとしてＲＩＥ等の異方性エッチングを施して、積層膜１１ｂ、導電膜２３、積層膜１１ａをパターニングする。
【００２４】
これにより、積層膜１１ｂはＸ方向に延びるライン状に加工される。また、導電膜２３もＸ方向に延びるライン状に加工されて、複数本のビット線ＢＬとなる。更に、既にＹ方向に延びるライン状に加工されている積層膜１１ａが、Ｙ方向において分断される。これにより、積層膜１１ａはＸ方向及びＹ方向の双方に沿って分断されて、マトリクス状に配列された複数本のピラー１１に加工される。
【００２５】
次に、図８に示すように、全面にライナー膜１８（図２参照）を形成した後、シリコン酸化物を堆積させる。次に、積層膜１１ｂのバリアメタル層１２をストッパとしてＣＭＰを施す。これにより、ハードマスク２４が除去されると共に、ピラー１１及びライン状に加工された積層膜１１ｂの相互間に、層間絶縁膜１９が埋め込まれる。この結果、層間絶縁膜１９内にピラー１１がマトリクス状に配列されたメモリセル層３０、ビット線ＢＬ及び層間絶縁膜１９が交互に配列されたビット線配線層２０、ライン状に加工された積層膜１１ｂ及び層間絶縁膜１９が交互に配列された構造体が形成される。
【００２６】
次に、図９に示すように、全面に例えばタングステンを堆積させて、導電膜２５を形成する。次に、バリアメタル層１２、下層電極層１３及び抵抗変化層１４をこの順に積層させる。次に、上述の方法と同様な方法により、抵抗変化層１４上にイオンメタル粒１５を形成し、その上にバリアメタル層１６を形成する。これにより、積層膜１１ｃを形成する。次に、ハードマスク２６を形成する。
【００２７】
次に、図１０に示すように、リソグラフィ技術により、ハードマスク２６をＹ方向に延びるラインアンドスペース状にパターニングする。次に、ハードマスク２６をマスクとしてＲＩＥ等の異方性エッチングを施し、積層膜１１ｃ、導電膜２５及び積層膜１１ｂをパターニングする。
【００２８】
これにより、積層膜１１ｃはＹ方向に延びるライン状に加工される。また、導電膜２５もＹ方向に延びるライン状に加工されて、複数本のワード線ＷＬとなる。更に、既にＸ方向に延びるライン状に加工されている積層膜１１ｂが、Ｘ方向において分断される。これにより、積層膜１１ｂはＸ方向及びＹ方向の双方に沿って分断され、マトリクス状に配列された複数本のピラー１１に加工される。
【００２９】
次に、図１１に示すように、全面にライナー膜１８（図２参照）を形成した後、シリコン酸化物を堆積させる。次に、最上層のバリアメタル層１６をストッパとしてＣＭＰを施す。これにより、ハードマスク２６が除去されると共に、ピラー１１及びライン状に加工された積層膜１１ｃの相互間に、層間絶縁膜１９が埋め込まれる。
【００３０】
以後同様に、抵抗変化層１４、イオンメタル粒１５及びバリアメタル層１６を含み一方向に延びるライン状に加工された積層膜上の全面に導電膜及び積層膜を形成し、上層の積層膜、導電膜、下層の積層膜を他方向に延びるライン状に加工する工程を繰り返す。これにより、Ｙ方向に延びるワード線ＷＬ、ピラー１１、Ｘ方向に延びるビット線ＢＬ、ピラー１１を繰り返し形成することができ、記憶装置１を製造することができる。
【００３１】
次に、本実施形態に係る記憶装置の動作及び効果について説明する。
先ず、基本的なメモリ動作について説明する。
図２に示すように、ピラー１１に対して、ワード線ＷＬを負極としビット線ＢＬを正極とするような電圧（以下、「正電圧」という）を印加すると、イオンメタル粒１５に含まれる銀原子の一部がイオン化して陽イオンになる。この陽イオンが負極であるワード線ＷＬに向かって移動し、抵抗変化層１４内に進入する。そして、陽イオンは、抵抗変化層１４内において、ワード線ＷＬから供給された電子と結合し、銀原子として析出する。これにより、抵抗変化層１４内に、抵抗変化層１４を貫通するように、主として銀からなるフィラメントＦ（図１２（ａ）参照）が形成される。この結果、このフィラメントＦが電流経路となり、ピラー１１が「低抵抗状態」となる。この動作を「セット」という。
【００３２】
一方、ピラー１１に対して、ワード線ＷＬを正極としビット線ＢＬを負極とするような電圧（以下、「逆電圧」という）を印加すると、フィラメントＦを形成する銀がイオン化して陽イオンとなり、ビット線ＢＬに向かって移動する。そして、イオンメタル粒１５内において、ビット線ＢＬから供給された電子と結合し、銀原子に戻る。これにより、抵抗変化層１４内に形成されたフィラメントＦの少なくとも一部が消失し、ピラー１１が「高抵抗状態」となる。この動作を「リセット」という。そして、記憶装置１は、ピラー１１の「低抵抗状態」及び「高抵抗状態」に対応させて、データを記憶する。
【００３３】
また、セット動作の直後、ピラー１１に印加している正電圧を遮断すると、抵抗変化層１４内に形成されたフィラメントＦの一部が分解する。そのため、この状態にあるピラー１１に逆電圧が印加されても、電流経路は形成されず、電流は流れない。一方、ピラー１１に、読出電圧として、セット動作に必要なセット電圧よりも低い正電圧を印加すると、分解していた一部のフィラメントＦが再形成されて電流が流れる。これにより、ピラー１１が低抵抗状態にあることを検出することができる。このように、イオンメタル粒１５と抵抗変化層１４からなる素子は整流機能を備える。
【００３４】
次に、イオンメタル粒１５を島状に形成することの効果について説明する。
図１２（ａ）は本実施形態に係る記憶装置の動作を例示する模式的断面図であり、（ｂ）は比較例に係る記憶装置の動作を例示する模式的断面図である。
図１２（ａ）に示すように、イオンメタル粒１５を島状に形成することにより、イオンメタルが平面に形成された場合に比べて、電圧が印加された際にイオン化してフィラメント成長の核となることが可能な領域が制限される。すなわち、平面の場合と比較してフィラメント成長の起点となる核の生成確率が低下する。ゆえに、イオンメタルを島状に形成した場合は、複数のフィラメントが同時に成長する確率が下がり、少数のフィラメントに電圧が集中することにより、それらをより太く強靭にすることが可能となる。太く強靭に形成されたフィラメントは、電圧がオフとなっても抵抗変化層１４内でフィラメント形状を保持しやすく、低抵抗状態を維持しやすい。このため、本実施形態に係る記憶装置１は、データの保持特性が良好である。
【００３５】
また、本実施形態に係る記憶装置１においては、バリアメタル層１６が抵抗変化層１４に直接接しているため、抵抗変化層１４とバリアメタル層１６との間の密着性が良好である。このため、記憶装置１の製造工程において、例えば平面状に膜を積んでいく工程で抵抗変化層１４とイオンメタル粒１５の界面が膜剥がれの起点になりにくくなる。また、加工した場合においてもピラー状またはライン状のパターンが倒壊しにくくなるなどの効果がある。
【００３６】
一方、図１２（ｂ）に示すように、比較例に係る記憶装置１０１においては、抵抗変化層１４とバリアメタル層１５との間に、層状のイオンメタル層１１５が設けられている。イオンメタル層１１５は銀により形成されている。イオンメタル層１１５は連続膜であるため、バリアメタル層１６は抵抗変化層１４に接していない。
【００３７】
記憶装置１０１においては、フィラメントＦがイオンメタル層１１５のどの部分からでも形成し得るため、フィラメント形成の核となる部分の生成確率が高く、結果として形成されるフィラメントＦの本数が多くなる。イオンメタルが島状に形成される場合に比べて同時に成長するフィラメントの本数が増えることで、各フィラメントに印加される電圧が分散し、各フィラメントＦが細く、脆弱に形成される。この結果、セット電圧の停止後、時間が経過すると、フィラメントＦが分解されて消失しやすく、低抵抗状態を保持しにくい。このため、比較例に係る記憶装置１０１は、データの保持特性が低い。
【００３８】
また、比較例に係る記憶装置１０１においては、バリアメタル層１６が抵抗変化層１４に直接接していない。一般に、イオンメタル層１１５を形成する金属は抵抗変化層１４を形成する材料との間の密着性が低いため、抵抗変化層１４とイオンメタル層１１５との界面で剥離が生じやすい。従って、装置１０１においては、抵抗変化層１４とバリアメタル層１６との間の密着性が低い。このため、記憶装置１０１の製造工程において、例えば平面状に膜を積んでいく工程で抵抗変化層１４とイオンメタル層１１５の界面が膜剥がれの起点になりやすくなる。また、加工した場合においてもピラー状またはライン状のパターンが倒壊しやすくなる。
【００３９】
次に、本実施形態の効果を示す試験例について説明する。
先ず、第１の試験例について説明する。
図１３は、銀を島状に形成したサンプルの表面ＳＥＭ写真である。
【００４０】
図１３に示すように、本試験例によれば、銀を所定の条件でスパッタリングすることにより、基板上で銀を凝集させて、直径が数ｎｍ〜数十ｎｍ程度の島状に形成することができた。この技術を用いれば、図２に示すように、ピラー１１内に所定の大きさのイオンメタル粒１５を形成することができる。
【００４１】
次に、第２の試験例について説明する。
本試験例においては、図１２（ａ）及び（ｂ）に示す構造のサンプルを４種類作製した。このとき、抵抗変化層上の銀の堆積量を相互に異ならせて、銀を島状に堆積させた実施例に係るサンプルと、銀を層状に堆積させた比較例に係るサンプルを作製した。そして、所定の電圧を印加してセット動作を行い、低抵抗状態にした後、所定の時間毎に所定の電流値に至るまでの印加電圧を測定し、その電圧値をセット電圧として、セット電圧の経時変化を調べた。時間の経過に伴うセット電圧の増加が大きいサンプルほど、時間経過にしたがって抵抗変化層内に形成されたフィラメントが分解していることを示し、すなわちデータの保持特性が劣っていると解釈される。
【００４２】
図１４は、横軸に時間をとり、縦軸にセット電圧をとって、セット電圧の経時変化を例示するグラフ図である。
図１４に示すように、実施例に係るサンプルは、比較例に係るサンプルよりもセット電圧の増加量が小さく、データ保持特性が優れていた。
【００４３】
次に、第３の試験例について説明する。
本試験例においては、ある段差を持ったパターン付きの下地上に銀を堆積させ、その上にチタン窒化物（ＴｉＮ）からなるバリアメタル層を成膜してサンプルを作製した。このとき、実施例に係るサンプルは、銀の堆積量を３ｎｍとし、島状に堆積させた。一方、比較例に係るサンプルは、銀の堆積量を３０ｎｍとし、層状に堆積させた。そして、ｍ−ＥＬＴ（modified-Edge Liftoff Test）法により、下地に対するイオンメタル層の密着力を評価した。
【００４４】
図１５は、横軸にサンプルをとり、縦軸に密着力をとって、銀の形態が密着性に及ぼす影響を例示するグラフ図である。
なお、図１５において、黒い小さいプロットは各測定結果を示し、白い大きなプロットは測定結果の平均値を示す。
図１５に示すように、実施例に係るサンプルは、比較例に係るサンプルよりも密着力が高く、従って密着性が良好であった。
【００４５】
以上説明した実施形態によれば、データの保持特性が良好な記憶装置を実現することができる。
【００４６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４７】
１：記憶装置、１０：ワード線配線層、１１：ピラー、１１ａ、１１ｂ、１１ｃ：積層膜、１２：バリアメタル層、１３：下層電極層（電流制限層）、１４：抵抗変化層、１５：イオンメタル粒、１６：バリアメタル層、１８：ライナー膜、１９：層間絶縁膜、２０：ビット線配線層、２１：導電膜、２２：ハードマスク、２３：導電膜、２４：ハードマスク、２５：導電膜、２６：ハードマスク、３０：メモリセル層、１０１：記憶装置、１１５：イオンメタル層、ＢＬ：ビット線、Ｆ：フィラメント、ＷＬ：ワード線
【図１】
2015056653.tif 000003
【図２】
2015056653.tif 000004
【図３】
2015056653.tif 000005
【図４】
2015056653.tif 000006
【図５】
2015056653.tif 000007
【図６】
2015056653.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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【図１５】
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【図１３】
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