(57)【要約】【課題】メモリセルを高密度に配置する。【解決手段】本発明の半導体装置は、第１の方向に延在する、並設された複数の第１の絶縁体と、複数の第１の絶縁体のそれぞれの側面に隣接して設けられた２つの第１の配線と、第１の方向と交差する第２の方向に延在する、並設された複数の第２の絶縁体と、複数の第２の絶縁体のそれぞれの側面に隣接して設けられた２つの第２の配線と、第１の配線、および、第２の配線により囲まれる四角形の領域を、対向する頂点をそれぞれ含む第１の領域と第２の領域とに分割する素子分離領域と、を有し、第１の領域と、第２の領域とに、縦型トランジスタが形成されている。【選択図】図１Ａ
2015144195.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する、並設された複数の第１の絶縁体と、
前記複数の第１の絶縁体のそれぞれの側面に隣接して設けられた２つの第１の配線と、
前記第１の方向と交差する第２の方向に延在する、並設された複数の第２の絶縁体と、
前記複数の第２の絶縁体のそれぞれの側面に隣接して設けられた２つの第２の配線と、
前記第１の配線、および、前記第２の配線により囲まれる四角形の領域を、対向する頂点をそれぞれ含む第１の領域と第２の領域とに分割する素子分離領域と、を有し、
前記第１の領域には、前記第１の配線がソースまたはドレインのいずれか一方と接続され、前記第２の配線がゲートと接続される第１の縦型トランジスタが形成され、前記第２の領域には、前記第１の配線がソースまたはドレインのいずれか一方と接続され、前記第２の配線がゲートと接続される第２の縦型トランジスタが形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の配線は、前記第１の方向に延在し、前記第２の方向に並設された材料が異なる複数の導電膜により構成され、
第２の配線は、前記第２の方向に延在し、前記第１の方向に並設された材料が異なる複数の導電膜により構成されることを特徴とする半導体装置。
【請求項３】
半導体基板に、所定の方向に延在する、並設された複数の素子分離領域を形成し、
前記素子分離領域上に、
第１の方向に延在する、複数の第１の絶縁体を並設し、
前記複数の第１の絶縁体のそれぞれの側面に隣接させて２つの第１の配線を設け、
前記第１の方向と交差する第２の方向に延在する、複数の第２の絶縁体を並設し、
前記複数の第２の絶縁体のそれぞれの側面に隣接させて２つの第２の配線を設け、
前記第１の絶縁体、前記第２の絶縁体、前記第１の配線、および前記第２の配線のそれぞれは、
前記第１の配線、および、前記第２の配線により囲まれる四角形の領域が、前記素子分離領域により、対向する頂点をそれぞれ含む第１の領域と第２の領域とに分割されるように形成され、
前記第１の領域においては、前記第１の配線をソースまたはドレインのいずれか一方と接続し、前記第２の配線をゲートと接続することにより第１の縦型トランジスタを形成し、前記第２の領域においては、前記第１の配線をソースまたはドレインのいずれか一方と接続し、前記第２の配線をゲートと接続することにより第２の縦型トランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記複数の第１の絶縁体のそれぞれの側面に隣接させて、前記第１の方向に延在し、前記第２の方向に並設された材料が異なる複数の導電膜により構成される第１の配線を設け、
前記複数の第２の絶縁体のそれぞれの側面に隣接させて、前記第２の方向に延在し、前記第１の方向に並設された材料が異なる複数の導電膜により構成される第２の配線を設けることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板に、所定の方向に延在する、並設された複数の素子分離領域を形成する素子分離領域形成工程と、
前記半導体基板に、前記素子分離領域と交差する第１の方向に延在する、並設された複数の第１のトレンチを形成する第１のトレンチ形成工程と、
前記複数の第１のトレンチのそれぞれを介して前記半導体基板に不純物を注入し、前記第１のトレンチの底部周辺に、第１の不純物領域を形成する第１の不純物領域形成工程と、
前記複数の第１のトレンチのそれぞれの内面を覆うように第１の導電膜を形成する第１の導電膜形成工程と、
前記第１の導電膜のそれぞれを、前記第１の方向に延在する２つの第１の配線に分割する第１の絶縁体を形成する第１の絶縁体形成工程と、
前記素子分離領域および前記第１の方向と交差する第２の方向に延在し、前記第１のトレンチよりも浅く、底部が前記第１の不純物領域内に位置する複数の第２のトレンチを、前記第１の配線と、隣り合う前記第２のトレンチとにより囲まれる四角形の領域が前記素子分離領域により、対向する頂点をそれぞれ含む第１の領域と、第２の領域とに分割されるように、並設する第２のトレンチ形成工程と、
前記複数の第２のトレンチのそれぞれの内面を覆うように絶縁膜を形成し、該絶縁膜の内面を覆うように第２の導電膜を形成する第２の導電膜形成工程と、
前記絶縁膜のそれぞれを、前記第２の方向に延在する２つのゲート絶縁膜に分割するととともに、前記第２の導電膜のそれぞれを、前記第２の方向に延在する２つの第２の配線に分割する第２の絶縁体を形成する第２の絶縁体形成工程と、
前記半導体基板の表面を介して前記半導体基板に不純物を注入し、前記半導体基板の表面周辺に、前記ゲート絶縁膜と接続する第２の不純物領域を形成する第２の不純物領域形成工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第１の絶縁体形成工程は、前記第１のトレンチの内面を覆うように形成された前記第１の導電膜の底部に、前記第１の方向に延在し、前記第１の導電膜を貫通する第１の開口部を形成するステップと、
前記第１の開口部を有する前記第１の導電膜により内面が覆われた前記第１のトレンチ内に、前記第１の絶縁膜を形成するステップと、を有し、
前記第２の絶縁体形成工程は、前記第２のトレンチの内面を覆うように形成された前記絶縁膜および前記第２の導電膜の底部に、前記第２の方向に延在し、前記絶縁膜および前記第２の導電膜を貫通する第２の開口部を形成するステップと、
前記第２の開口部を有する前記絶縁膜および前記第２の導電膜により内面が覆われた前記第２のトレンチ内に、前記第２の絶縁膜を形成するステップと、を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
前記第１の導電膜形成工程は、前記複数の第１のトレンチそれぞれの内面を、材料が異なる複数の導電体により、順次被覆するステップを有し、
前記第２の導電膜形成工程は、前記複数の第２のトレンチそれぞれの内面を、材料が異なる複数の導電体により、順次被覆するステップを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、互いに交差する複数のビット配線と複数のワード配線との交点に、メモリセルが形成されている。一般に、各メモリセルは、記憶素子であるキャパシタと、ゲートにはワード線が接続され、ソースまたはドレインの一方にはビット線が接続され、他方にはキャパシタが接続されたＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとで構成されている。
【０００３】
半導体装置の微細化の進展に伴い、メモリセルを高密度に配置する必要性が増している。そこで、特許文献１（特開２００８−３１１６４１号公報）には、基板面に対して垂直方向（縦方向）に延びるシリコンピラーをチャネルとして用いる縦型のＭＯＳトランジスタを形成する技術が開示されている。
【０００４】
特許文献１に開示されている技術によれば、基板面に対して垂直方向に延びるシリコンピラーをチャネルとして用いることで、トランジスタの基板面における専有面積を減らすことができる。このように、トランジスタの基板面における専有面積を減らすことで、複数のビット配線と複数のワード配線との各交点に、トランジスタを形成することができる。また、特許文献１においては、形成したトランジスタの上部にキャパシタを接続してメモリセルを構成することで、メモリセルの基板面における専有面積を減らし、メモリセルを高密度に配置することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３１１６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示されている技術においては、ビット配線とワード配線との各交点に対応して１つのメモリセルが配置されている。このようなメモリセルの配置は、一般に、最小加工寸法であるＦ値を用いて４Ｆ２型と称される。
【０００７】
近年の半導体装置の集積度の向上に伴い、４Ｆ２型よりも高密度なメモリセルの配置が必要とされている。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、
第１の方向に延在する、並設された複数の第１の絶縁体と、
前記複数の第１の絶縁体のそれぞれの側面に隣接して設けられた２つの第１の配線と、
前記第１の方向と交差する第２の方向に延在する、並設された複数の第２の絶縁体と、
前記複数の第２の絶縁体のそれぞれの側面に隣接して設けられた２つの第２の配線と、
前記第１の配線、および、前記第２の配線により囲まれる四角形の領域を、対向する頂点をそれぞれ含む第１の領域と、第２の領域とに分割する素子分離領域と、を有し、
前記第１の領域には、前記第１の配線がソースまたはドレインのいずれか一方と接続され、前記第２の配線がゲートと接続される第１の縦型トランジスタが形成され、前記第２の領域には、前記第１の配線がソースまたはドレインのいずれか一方と接続され、前記第２の配線がゲートと接続される第２の縦型トランジスタが形成されている。
【０００９】
ここで、「第１の配線および第２の配線により囲まれる領域」とは、半導体装置を基板面に対して垂直な方向から見た場合に、第１の配線、および、第２の配線により囲まれる領域を意味する。
【００１０】
本発明の半導体装置の製造方法は、
半導体基板に、所定の方向に延在する、並設された複数の素子分離領域を形成し、
前記素子分離領域上に、
第１の方向に延在する、複数の第１の絶縁体を並設し、
前記複数の第１の絶縁体のそれぞれの側面に隣接させて２つの第１の配線を設け、
前記第１の方向と交差する第２の方向に延在する、複数の第２の絶縁体を並設し、
前記複数の第２の絶縁体のそれぞれの側面に隣接させて２つの第２の配線を設け、
前記第１の絶縁体、前記第２の絶縁体、前記第１の配線、および前記第２の配線のそれぞれは、
前記第１の配線、および、前記第２の配線により囲まれる四角形の領域が、前記素子分離領域により、対向する頂点をそれぞれ含む第１の領域と第２の領域とに分割されるように形成され、
前記第１の領域においては、前記第１の配線をソースまたはドレインのいずれか一方と接続し、前記第２の配線をゲートと接続することにより第１の縦型トランジスタを形成し、前記第２の領域においては、前記第１の配線をソースまたはドレインのいずれか一方と接続し、前記第２の配線をゲートと接続することにより第２の縦型トランジスタを形成する。
【発明の効果】
【００１１】
本発明の半導体装置においては、第１の方向に延在する、並設された第１の絶縁体のそれぞれの側面に隣接して、第１の配線が形成されている。また、第１の方向と交差する第２の方向に延在する、並設された第２の絶縁体のそれぞれの側面に隣接して、第２の配線が形成されている。
【００１２】
また、第１の配線、および、第２の配線により囲まれる四角形の領域は、素子分離領域により、対向する頂点をそれぞれ含む第１の領域と第２の領域とに分割されている。
【００１３】
第１の領域には、第１の配線がソースまたはドレインのいずれか一方に接続され、第２の配線がゲートに接続された第１の縦型トランジスタが形成される。また、第２の領域には、第１の配線がソースまたはドレインのいずれか一方に接続され、第２の配線がゲートに接続された第２の縦型トランジスタが形成される。
【００１４】
上述した、第１の絶縁体の両側面に第１の配線が隣接する構成は、第１の方向に延在する導電膜（第１の導電膜）を第１の絶縁体により分割することで形成することができる。また、第２の絶縁体の両側面に第２の配線が隣接する構成は、第２の方向に延在する導電膜（第２の導電膜）を第２の絶縁体により各配線に分割することで形成することができる。
【００１５】
ここで、第１の導電膜および第２の導電膜は、一般的な半導体装置におけるワード配線およびビット配線と同等の加工寸法にて形成することができる。そのため、第１の導電膜および第２の導電膜はそれぞれ、一般的な半導体装置におけるワード配線およびビット配線に相当する。
【００１６】
したがって、ワード配線に相当する第１の導電膜とビット配線に相当する第２の導電膜との各交点に対応して、第１の領域には第１の縦型トランジスタが形成され、第２の領域には第２の縦型トランジスタが形成されている。すなわち、ワード配線に相当する第１の導電膜とビット配線に相当する第２の導電膜との各交点に対応して、２個のトランジスタが形成されている。そのため、ビット配線とワード配線との各交点に対応して１つのメモリセルが形成される４Ｆ２型の配置と比べて、より高密度にトランジスタを形成することができる。また、形成したトランジスタそれぞれに容量素子を接続し、メモリセルを構成することで、高密度にメモリセルを配置することができる。
【図面の簡単な説明】
【００１７】
【図１Ａ】本発明の一実施形態の半導体装置の上面図である。
【図１Ｂ】図１Ａに示す領域Ａの拡大図である。
【図１Ｃ】図１Ａに示すＢ−Ｂ’線に沿った断面図である。
【図１Ｄ】図１Ａに示すＣ−Ｃ’線に沿った断面図である。
【図１Ｅ】図１Ａに示すＤ−Ｄ’線に沿った断面図である。
【図２Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図２Ｂ】図２Ａに示すＢ−Ｂ’線に沿った断面図である。
【図２Ｃ】図２Ａに示すＣ−Ｃ’線に沿った断面図である。
【図３Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図３Ｂ】図３Ａに示すＢ−Ｂ’線に沿った断面図である。
【図３Ｃ】図３Ａに示すＣ−Ｃ’線に沿った断面図である。
【図４Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図４Ｂ】図４Ａに示すＢ−Ｂ’線に沿った断面図である。
【図４Ｃ】図４Ａに示すＣ−Ｃ’線に沿った断面図である。
【図５Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図５Ｂ】図５Ａに示すＢ−Ｂ’線に沿った断面図である。
【図５Ｃ】図５Ａに示すＣ−Ｃ’線に沿った断面図である。
【図６Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図６Ｂ】図６Ａに示すＢ−Ｂ’線に沿った断面図である。
【図６Ｃ】図６Ａに示すＣ−Ｃ’線に沿った断面図である。
【図７Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図７Ｂ】図７Ａに示すＢ−Ｂ’線に沿った断面図である。
【図７Ｃ】図７Ａに示すＣ−Ｃ’線に沿った断面図である。
【図８Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図８Ｂ】図８Ａに示すＢ−Ｂ’線に沿った断面図である。
【図８Ｃ】図８Ａに示すＣ−Ｃ’線に沿った断面図である。
【図９Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図９Ｂ】図９Ａに示すＢ−Ｂ’線に沿った断面図である。
【図９Ｃ】図９Ａに示すＣ−Ｃ’線に沿った断面図である。
【図１０Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図１０Ｂ】図１０Ａに示すＢ−Ｂ’線に沿った断面図である。
【図１０Ｃ】図１０Ａに示すＣ−Ｃ’線に沿った断面図である。
【図１１Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図１１Ｂ】図１１Ａに示すＢ−Ｂ’線に沿った断面図である。
【図１１Ｃ】図１１Ａに示すＣ−Ｃ’線に沿った断面図である。
【図１２Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図１２Ｂ】図１２Ａに示すＢ−Ｂ’線に沿った断面図である。
【図１２Ｃ】図１２Ａに示すＣ−Ｃ’線に沿った断面図である。
【図１３Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図１３Ｂ】図１３Ａに示すＢ−Ｂ’線に沿った断面図である。
【図１３Ｃ】図１３Ａに示すＣ−Ｃ’線に沿った断面図である。
【図１４Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図１４Ｂ】図１４Ａに示すＢ−Ｂ’線に沿った断面図である。
【図１４Ｃ】図１４Ａに示すＣ−Ｃ’線に沿った断面図である。
【図１５Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図１５Ｂ】図１５Ａに示すＢ−Ｂ’線に沿った断面図である。
【図１５Ｃ】図１５Ａに示すＣ−Ｃ’線に沿った断面図である。
【図１６Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図１６Ｂ】図１６Ａに示すＢ−Ｂ’線に沿った断面図である。
【図１６Ｃ】図１６Ａに示すＣ−Ｃ’線に沿った断面図である。
【図１７Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図１７Ｂ】図１７Ａに示すＢ−Ｂ’線に沿った断面図である。
【図１７Ｃ】図１７Ａに示すＣ−Ｃ’線に沿った断面図である。
【図１８Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図１８Ｂ】図１８Ａに示すＢ−Ｂ’線に沿った断面図である。
【図１８Ｃ】図１８Ａに示すＣ−Ｃ’線に沿った断面図である。
【図１９Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図１９Ｂ】図１９Ａに示すＢ−Ｂ’線に沿った断面図である。
【図１９Ｃ】図１９Ａに示すＣ−Ｃ’線に沿った断面図である。
【図２０Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図２０Ｂ】図２０Ａに示すＢ−Ｂ’線に沿った断面図である。
【図２０Ｃ】図２０Ａに示すＣ−Ｃ’線に沿った断面図である。
【図２１Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図２１Ｂ】図２１Ａに示すＢ−Ｂ’線に沿った断面図である。
【図２１Ｃ】図２１Ａに示すＣ−Ｃ’線に沿った断面図である。
【図２２Ａ】図１Ａに示す半導体装置の製造工程を示す上面図である。
【図２２Ｂ】図２２Ａに示すＢ−Ｂ’線に沿った断面図である。
【図２２Ｃ】図２２Ａに示すＣ−Ｃ’線に沿った断面図である。
【発明を実施するための形態】
【００１８】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００１９】
本発明の一実施形態の半導体装置１００の構成について、図１Ａ〜図１Ｅを用いて説明する。
【００２０】
まず、図１Ａ、図１Ｂを用いて、半導体装置１００の概略構成について説明する。
【００２１】
図１Ａは、半導体装置１００の上面図である。なお、図１Ａにおいては、説明の便宜上、半導体装置１００の主要な構成のみを示している。また、図１Ａにおいて、上下方向を第１の方向であるビットライン（ＢＬ：Ｂｉｔ  Ｌｉｎｅ）方向と称し、ＢＬ方向と交差する左右方向を第２の方向であるワードライン（ＷＬ：Ｗｏｒｄ  Ｌｉｎｅ）方向と称する。
【００２２】
半導体装置１００のシリコン基板（半導体基板）１０１には、不活性領域であるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１０２が形成されている。
【００２３】
ＳＴＩ１０２は、矩形の領域を取り囲むように設けられた不活性領域と、その矩形の領域において、ＢＬ方向およびＷＬ方向と交差する所定の方向、本実施形態においては、図１Ａにおける左下から右上に向かう方向に延在し、複数並設された直線状の不活性領域とにより構成される。このようにＳＴＩ１０２を形成することにより、シリコン基板１０１が複数の活性領域に区画される。
【００２４】
シリコン基板１０１には、ＢＬ方向に延在する第１の絶縁体１０３が複数並設されている。第１の絶縁体１０３のそれぞれに隣接するように、第１の配線である第１のビット配線１０４−１と第２のビット配線１０４−２とが形成されている。
【００２５】
また、シリコン基板１０１には、ＷＬ方向に延在する第２の絶縁体１０５が複数並設されている。第２の絶縁体１０５のそれぞれに隣接するように、第２の配線である第１のワード配線１０６−１と第２のワード配線１０６−２とが形成されている。
【００２６】
第１のビット配線１０４−１と第１のワード配線１０６−１との交点、および、第２のビット配線１０４−２と第２のワード配線１０６−２との交点に、容量コンタクト１０７が形成されている。容量コンタクト１０７に不図示のキャパシタが接続されることにより、メモリセルが構成される。
【００２７】
なお、ＷＬ方向に配列された複数のビット配線のうち、両端のビット配線は、配線上に容量コンタクト１０７が形成されず、ダミー配線となる。また、ＢＬ方向に配列された複数のワード配線のうち、両端のワード配線は、配線上に容量コンタクト１０７が形成されず、ダミー配線となる。
【００２８】
第２のビット配線１０４−２は、一端（図１Ａにおける下端）の近傍に、コンタクト１０８−１が接続されている。また、図１Ａにおいては記載を省略しているが、第１のビット配線１０４−１は、他端の近傍に、コンタクト１０８−１が接続されている。
【００２９】
第２のワード配線１０６−２は、一端（図１Ａにおける左端）の近傍に、コンタクト１０８−２が接続されている。また、図１Ａにおいては記載を省略しているが、第１のワード配線１０６−１は、他端の近傍に、コンタクト１０８−２が接続されている。
【００３０】
コンタクト１０８−１は、金属配線１０９−１と接続されている。また、コンタクト１０８−２は、金属配線１０９−２と接続されている。
【００３１】
図１Ｂは、図１Ａに示す領域Ａの拡大図である。
【００３２】
ＳＴＩ１０２は、第１のビット配線１０４−１および第２のビット配線１０４−２、および、第１のワード配線１０６−１および第２のワード配線１０６−２により囲まれる領域を、対向する第１のビット配線１０４−１と第１のワード配線１０６−１との交点を含む第１の領域１０１Ａと、第２のビット配線１０４−２と第２のワード配線１０６−２との交点とを含む第２の領域１０１Ｂとに分割するように形成されている。
【００３３】
次に、図１Ｃ〜図１Ｅを用いて、半導体装置１００の詳細な構成について説明する。
【００３４】
図１Ｃは、図１Ａに示すＢ−Ｂ’線に沿った断面図である。
【００３５】
シリコン基板１０１の内部には、第２の不純物領域である上部不純物領域１１０と、第１の不純物領域である下部不純物領域１１１とが形成されている。上部不純物領域１１０は、シリコン基板１０１の表面から所定の深さまで形成されている。また、下部不純物領域１１１は、上部不純物領域１１０よりも深い位置に形成されている。なお、上部不純物領域１１０は、トランジスタにおけるソースまたはドレインのいずれか一方となり、また、下部不純物領域１１１は、ソースまたはドレインのいずれか他方となる。
【００３６】
ＳＴＩ１０２は、上部不純物領域１１０および下部不純物領域１１１を貫通するように形成されている。
【００３７】
上部不純物領域１１０を貫通し、下部不純物領域１１１内まで延在するように、第１の上部絶縁体１１２が形成されている。
【００３８】
第１の上部絶縁体１１２の底面から延在し、下部不純物領域１１１を貫通するように、第１の上部絶縁体１１２よりも幅が狭い、第１の絶縁体１０３が形成されている。
【００３９】
第１の上部絶縁体１１２の側面を覆うように、ＳｉＮ膜１１３が形成されている。
【００４０】
下部不純物領域１１１内において、第１の上部絶縁体１１２の底面および第１の絶縁体１０３の側面の一部を覆うように、窒化チタン（ＴｉＮ）膜１１４（１１４−１，１１４−２）が形成されている。さらに、ＴｉＮ膜１１４の側面および底面を覆うように、タングステン（Ｗ）膜１１５（１１５−１，１１５−２）が形成されている。
【００４１】
第１の絶縁体１０３の一方の側面を覆うＴｉＮ膜１１４−１と、ＴｉＮ膜１１４−１を覆うＷ膜１１５−１とにより、第１の絶縁体１０３の一方の側面に隣接する第１のビット配線１０４−１が構成される。また、第１の絶縁体１０３の他方の側面を覆うＴｉＮ膜１１４−２と、ＴｉＮ膜１１４−２を覆うＷ膜１１５−２とにより、第１の絶縁体１０３の他方の側面に隣接する第２のビット配線１０４−２が構成される。
【００４２】
シリコン基板１０１上には、開口部を有する保護膜１１６が形成されている。その開口部により、第２のビット配線１０４−２の上部に位置する第１の上部絶縁体１１２の一部と、上部不純物領域１１０の一部と、ＳｉＮ膜１１３とが露出されている。
【００４３】
保護膜１１６の開口部には、容量コンタクト１０７が形成されている。
【００４４】
図１Ｄは、図１Ａに示すＣ−Ｃ’線に沿った断面図であり、第１のビット配線１０４−１および第２のビット配線１０４−２が形成されていない部分の断面図である。
【００４５】
基板表面から上部不純物領域１１０内まで延在するように、第２の上部絶縁体１１７が形成されている。
【００４６】
第２の上部絶縁体１１７の底面から下部不純物領域１１１内まで延在するように、第２の上部絶縁体１１７よりも幅が狭い、第２の絶縁体１０５が形成されている。
【００４７】
第２の上部絶縁体１１７の底面および第２の絶縁体１０５の側面の一部を覆うように、ＴｉＮ膜１１８（１１８−１，１１８−２）が形成されている。また、ＴｉＮ膜１１８の側面および底面を覆うように、Ｗ膜１１９（１１９−１,１１９−２）が形成されている。さらに、Ｗ膜１１９の側面および底面を覆うように、酸化シリコン（ＳｉＯ2）からなるゲート絶縁膜１２０（１２０−１，１２０−２）が形成されている。
【００４８】
このように、第２の絶縁体１０５の一方の側面を覆うＴｉＮ膜１１８−１と、ＴｉＮ膜１１８−１を覆うＷ膜１１９−１とにより、第２の絶縁体１０５の一方の側面に隣接する第１のワード配線１０６−１が構成される。また、第２の絶縁体１０５の他方の側面を覆うＴｉＮ膜１１８−２と、ＴｉＮ膜１１８−２を覆うＷ膜１１９−２とにより、第２の絶縁体１０５の他方の側面に隣接する第２のワード配線１０６−２が構成される。また、第１のワード配線１０６−１は、側面の一部および底面がゲート絶縁膜１２０−１により覆われ、第２のワード配線１０６−２は、側面の一部および底面がゲート絶縁膜１２０−２により覆われている。
【００４９】
また、保護膜１１６が有する開口部により、第２のワード配線１０６−２の上部に形成された第２の上部絶縁体１１７の一部と、上部不純物領域１１０の一部と、ＳｉＮ膜１１３とが露出されている。
【００５０】
図１Ｅは、図１に示すＤ−Ｄ’線に沿った断面図であり、第２のビット配線１０４−２上の断面図である。
【００５１】
ＳＴＩ１０２は、下部不純物領域１１１を貫通するように形成されている。
【００５２】
ＳＴＩ１０２および下部不純物領域１１１の上方には、Ｗ膜１１５−２とＴｉＮ膜１１４−２とからなる第２のビット配線１０４−２が形成されている。
【００５３】
第２のビット配線１０４−２の上方には、第１の上部絶縁体１１２と、第２の絶縁体１０５とが形成されている。また、第２の絶縁体１０５の上方には、第２の上部絶縁体１１７が形成されている。第２の絶縁体１０５、第１の上部絶縁体１１３、および、第２の上部絶縁体１１７に囲まれるように、側面の一部および底面がゲート絶縁膜１２０−１に覆われた第１のワード配線１０６−１と、側面の一部および底面がゲート絶縁膜１２０−２に覆われた第２のワード配線１０６−２とが形成されている。
【００５４】
上述した構成においては、第１のビット配線１０４−１および第２のビット配線１０４−２は、下部不純物領域１１１と接続されている。第１のワード配線１０６−１はゲート絶縁膜１２０−１と接続され、第２のワード配線１０６−２はゲート絶縁膜１２０−２と接続されている。また、ゲート絶縁膜１２０（１２０−１，１２０−２）は、下部不純物領域１１１および上部不純物領域１１０と接続されている。
【００５５】
そのため、第１の領域には、第１のワード配線１０６−１がゲート絶縁膜１２０−１に接続され、第１のビット配線１０４−１がソースまたはドレインのいずれか一方である下部不純物領域１１１に接続される第１の縦型トランジスタが形成される。また、第２の領域には、第２のワード配線１０６−２がゲート絶縁膜１２０−２に接続され、第２のビット配線１０４−２がソースまたはドレインのいずれか一方である下部不純物領域１１１に接続される第２の縦型トランジスタが形成される。
【００５６】
次に、半導体装置１００の製造工程について図２〜図２２を参照して説明する。
【００５７】
図２Ａ〜図２２Ａはそれぞれ、半導体装置１００の上面図であり、図２Ｂ〜図２２Ｂはそれぞれ、図２Ａ〜図２２Ａに示すＢ−Ｂ’線に沿った断面図であり、図２Ｃ〜図２２Ｃはそれぞれ、図２Ａ〜図２２Ａに示すＣ−Ｃ’線に沿った断面図である。
【００５８】
まず、シリコン基板１０１にＳＴＩ１０２を形成する素子分離領域形成工程が行われる。図２Ａ〜図２Ｃは、素子分離領域形成工程を示す図である。
【００５９】
シリコン基板１０１の基板面において、矩形の領域を囲む不活性領域を形成するとともに、その矩形の領域内において、所定の方向（図２Ａにおける左下から右上に向かう方向）に延在する直線状の不活性領域を複数並設する。なお、不活性領域は、シリコン基板１０１内において、表面から所定の深さまで延在するように形成される。
【００６０】
このようにして、シリコンＳＴＩ１０２が、シリコン基板１０１内に形成される。
【００６１】
次に、図３Ａ〜図３Ｃに示すように、シリコン基板１０１上に、開口部を有するＳｉＮハードマスク３０１を形成する。
【００６２】
ＳｉＮハードマスク３０１は、基板面における矩形の領域を取り囲むように形成される。また、ＳｉＮハードマスク３０１は、その矩形の領域において、ＢＬ方向に延在し、ＷＬ方向に所定の間隔で複数形成される。
【００６３】
次に、ＳｉＮハードマスク３０１をマスクとして用いてシリコン基板１０１の一部を除去し、図３Ｂに示すように、開口部３０２を形成する。なお、図３Ｂに示される場所以外において、ＳｉＮハードマスク３０１によりＳＴＩ１０２がマスクされていない場合には、ＳＴＩ１０２を除去する。
【００６４】
次に、図４Ａ〜図４Ｃに示すように、開口部３０２の内面を覆うようにＳｉＮ膜を形成する。
【００６５】
次に、形成したＳｉＮ膜のうち開口部３０２の底面を覆うように形成されたＳｉＮ膜を除去する。このようにして、開口部３０２の側面を覆うＳｉＮ膜１１３が形成される。
【００６６】
次に、開口部３０２の底部に位置するシリコン基板１０１を削り、図４Ｂに示すように、第１のトレンチ４０１を形成する。
【００６７】
図３〜図４に示す、シリコン基板１０１に第１のトレンチ４０１を形成する第１のトレンチ形成工程の後、シリコン基板１０１内に第１の不純物領域である下部不純物領域を形成する第１の不純物領域形成工程が行われる。図５Ａ〜図５Ｃは、第１の不純物領域形成工程を示す図である。
【００６８】
まず、第１のトレンチ４０１に、不純物がドープされたポリシリコン（ＤＯＰＯＳ：ＤＯｐｅｄ  ＰＯｌｙ  Ｓｉｌｉｃｏｎ））膜５０１を形成する。
【００６９】
次に、シリコン基板１０１全体を加熱して、ＤＯＰＯＳ膜５０１内に含まれる不純物をシリコン基板１０１内に注入することにより、第１のトレンチ４０１の底部周辺に、下部不純物領域１１１を形成する。
【００７０】
次に、図６Ａ〜図６Ｃに示すように、ＤＯＰＯＳ膜５０１を取り除く。
【００７１】
次に、第１のトレンチ４０１の内面を覆うように第１の導電膜を形成する第１の導電膜形成工程が行われる。図７Ａ〜図７Ｃは、第１の導電膜形成工程を示す図である。
【００７２】
まず、第１のトレンチ４０１の内面を覆うようにＷ膜７０１を成膜する。
【００７３】
次に、Ｗ膜７０１の内面を覆うようにＴｉＮ膜７０２を成膜し、図７Ｂに示すように、開口部７０３を形成する。
【００７４】
なお、Ｗ膜７０１およびＴｉＮ膜７０２は、ともに導電膜であり、第１の導電膜７０４を構成する。
【００７５】
次に、図８Ａ〜図８Ｃに示すように、ＳｉＮハードマスク３０１の開口部のＷＬ方向に延在する部分において、ＳｉＮ膜１１３を除去するとともに、Ｗ膜７０１、および、ＴｉＮ膜７０２を、それぞれの表面が開口部７０３の底面と同じ高さになるように削り、開口部７０３を広げる。
【００７６】
次に、広げられた開口部７０３の底部に位置する、Ｗ膜７０１、ＴｉＮ膜７０２、および、下部不純物領域１１１を貫通し、図８Ｂに示すように、第１の開口部である開口部８０１を形成する。
【００７７】
次に、図９Ａ〜図９Ｃに示すように、開口部８０１にＳｉＯ2からなる絶縁体９０１を形成する。
【００７８】
次に、図１０Ａ〜図１０Ｃに示すように、Ｗ膜７０１、ＴｉＮ膜７０２、および、絶縁体９０１を、それぞれの表面がＳｉＮ膜１１３の下端と同じ高さとなるように削り、開口部１００１を形成する。
【００７９】
このようにして、第１の絶縁体１０３が形成される。また、第１の絶縁体１０３の側面の一部を覆うように、ＴｉＮ膜１１４−１，１１４−２が形成される。さらに、ＴｉＮ膜１１４−１，１１４−２の側面および底面を覆うように、Ｗ膜１１５−１，１１５−２が形成される。
【００８０】
ＴｉＮ膜１１４−１とＷ膜１１５−１とにより、第１の絶縁体１０３の一方の側面に隣接する第１のビット配線１０４−１が構成される。また、ＴｉＮ膜１１４−２とＷ膜１１５−２とにより、第１の絶縁体１０３の他方の側面に隣接する第２のビット配線１０４−２が構成される。
【００８１】
図８〜図１０に示す、第１の導電膜７０４を第１のビット配線１０４−１と第２のビット配線１０４−２とに分割する第１の絶縁体１０３を形成する第１の絶縁体形成工程の後、図１１Ａ〜図１１Ｃに示すように、開口部１００１にＳｉＯ2からなる第１の上部絶縁体１１２を形成する。
【００８２】
次に、シリコン基板１０１に第２のトレンチを形成する第２のトレンチ形成工程が行われる。図１２Ａ〜図１２Ｃは、第２のトレンチ形成工程を示す図である。なお、説明の便宜上、マスクにより覆われるＳＴＩ１０２の一部を点線で示している。
【００８３】
まず、ＳｉＮハードマスク３０１を除去した後、シリコン基板１０１上に、開口部を有するＳｉＮハードマスク１２０１を形成する。
【００８４】
ＳｉＮハードマスク１２０１は、基板面における矩形の領域を取り囲むように形成される。また、ＳｉＮハードマスク１２０１は、その矩形の領域において、ＷＬ方向に延在し、ＢＬ方向に所定の間隔で複数形成される。
【００８５】
なお、ＳｉＮハードマスク１２０１のＷＬ方向に延在する開口部は、隣接する第１の絶縁体１０３と、隣接するその開口部とにより囲まれる領域をＳＴＩ１０２が横断するように配置される。
【００８６】
次に、ＳｉＮハードマスク１２０１をマスクとして用いてシリコン基板１０１の一部を除去し、図１２Ｃに示すように、第１のトレンチ４０１よりも浅く、底部が前記第１の不純物領域１１１内に位置する第２のトレンチ１２０２を形成する。なお、図１２Ｃに示される場所以外において、ＳｉＮハードマスク１２０１によりＳＴＩ１０２がマスクされていない場合には、ＳＴＩ１０２を除去する。
【００８７】
図１３Ａ〜図１３Ｃは、第２のトレンチ１２０２の内面を覆うように第２の導電膜を形成する第２の導電膜形成工程を示す図である。
【００８８】
まず、第２のトレンチ１２０２の内面を覆うようにＳｉＯ2からなる絶縁膜１３０１を成膜する。
【００８９】
次に、絶縁膜１３０１の内面を覆うようにＷ膜１３０２を成膜する。
【００９０】
次に、Ｗ膜１３０２の内面を覆うようにＴｉＮ膜１３０３を成膜し、図１３Ｃに示すように、開口部１３０４を形成する。
【００９１】
また、Ｗ膜１３０２およびＴｉＮ膜１３０３は、ともに導電膜であり、第２の導電膜１３０５を構成する。
【００９２】
次に、図１４Ａ〜図１４Ｃに示すように、ＳｉＮハードマスク１２０１の開口部のＢＬ方向に延在する部分において、絶縁膜１３０１、Ｗ膜１３０２、および、ＴｉＮ膜１３０３を、それぞれの表面が開口部１３０４の底面と同じ高さとなるように削り、開口部１３０４を広げる。
【００９３】
次に、広げられた開口部１３０４の底部に位置する、絶縁膜１３０１、Ｗ膜１３０２、および、ＴｉＮ膜１３０３を貫通し、図１４Ｃに示すように、第２の開口部である開口部１４０１を形成する。
【００９４】
次に、図１５Ａ〜図１５Ｃに示すように、開口部１４０１にＳｉＯ2からなる絶縁体１５０１を形成する。
【００９５】
次に、図１６Ａ〜図１６Ｃに示すように、絶縁膜１３０１、Ｗ膜１３０２、ＴｉＮ膜１３０３、絶縁体１５０１を所定の深さまで削り、開口部１６０１を形成する。
【００９６】
このようにして、第２の絶縁体１０５が形成される。また、第２の絶縁体１０５の側面の一部を覆うように、ＴｉＮ膜１１８−１，１１８−２が形成される。また、ＴｉＮ膜１１８−１，１１８−２の側面および底面を覆うように、Ｗ膜１１９−１，１１９−２が形成される。さらに、Ｗ膜１１９−１の側面および底面を覆うように、ゲート絶縁膜１２０−１が形成され、Ｗ膜１１９−２の側面および底面を覆うように、ゲート絶縁膜１２０−２が形成される。
【００９７】
ＴｉＮ膜１１８−１とＷ膜１１９−１とにより、第２の絶縁体１０５の一方の側面に隣接する第１のワード配線１０６−１が構成され、ＴｉＮ膜１１８−２とＷ膜１１９−２とにより、第２の絶縁体１０３Ｂの他方の側面に隣接する第２のワード配線１０６−２が構成される。また、ワード配線１０６−１は、ゲート絶縁膜１２０−１と接続し、ワード配線１０６−２は、ゲート絶縁膜１２０−２と接続する。
【００９８】
図１４〜図１６に示す、絶縁膜１３０１をゲート絶縁膜１２０−１とゲート絶縁膜１２０−２とに分割するとともに、第２の導電膜１３０５を第１のワード配線１０６−１と第２のワード配線１０６−２とに分割する第２の絶縁体１０５を形成する第２の絶縁体形成工程の後、図１７Ａ〜図１７Ｃに示すように、開口部１６０１にＳｉＯ2からなる第２の上部絶縁体１１７を形成する。
【００９９】
次に、図１８Ａ〜図１８Ｃに示すように、基板面において、ＳｉＮハードマスク１２０１の一部を除去し、矩形の領域を露出させる。矩形の領域においては、シリコン基板１０１、ＳＴＩ１０２、第１の上部絶縁体１１２、ＳｉＮ膜１１３、および、第２の上部絶縁体１１７が露出されている。
【０１００】
次に、シリコン基板１０１内に第２の不純物領域である上部不純物領域を形成する、第２の不純物領域形成工程が行われる。図１９Ａ〜図１９Ｃは、第２の不純物領域形成工程を示す図である。
【０１０１】
シリコン基板１０１の表面を介してシリコン基板１０１に不純物を選択的に注入し、シリコン基板１０１の表面周辺に、第１のワード配線１０６−１および第２のワード配線１０６−２と接続する上部不純物領域１１０を形成する。
【０１０２】
次に、図２０Ａ〜図２０Ｃに示すように、矩形の領域を囲むＳｉＮハードマスク１２０１を除去する。また、第２の上部絶縁体１１７を、表面がシリコン基板１０１の表面と同じ高さになるように削る。
【０１０３】
次に、シリコン基板１０１、ＳＴＩ１０２、第１の上部絶縁体１１２、ＳｉＮ膜１１３、および、第２の上部絶縁体１１７の表面全体を覆うように、保護膜１１６を形成する。
【０１０４】
次に、保護膜１１６、および、第１の上部絶縁体１１２を貫通し、第１のビット配線１０４−１、もしくは、第２のビット配線１０４−２と接続するコンタクト１０８−１を形成する。
【０１０５】
また、保護膜１１６、および、第２の上部絶縁体１１７を貫通し、第１のワード配線１０６−１、もしくは、第２のワード配線１０６−２と接続するコンタクト１０８−２を形成する。
【０１０６】
次に、図２１Ａ〜図２１Ｃに示すように、保護膜１１６上に、コンタクト１０８−１と接続する金属配線１０９−１、および、コンタクト１０８−２と接続する金属配線１０９−２を形成する。
【０１０７】
次に、図２２Ａ〜図２２Ｃに示すように、保護膜１１６を貫通し、ＳｉＮ膜１１３、上部不純物領域１１０、および、第１の上部絶縁体１１２もしくは第２の上部絶縁体１１７と接続する容量コンタクト１０７を形成する。なお、容量コンタクト１０７は、第１のビット配線１０４−１と第１のワード配線１０６−１との交点上、および、第２のビット配線１０４−２と第２のワード配線１０６−２との交点上に形成される。
【０１０８】
ＷＬ方向に配列された複数のビット配線のうち、両端のビット配線は、上部に容量コンタクト１０７が形成されず、ダミー配線となる。また、ＢＬ方向に配列された複数のワード配線のうち、両端のワード配線は、上部に容量コンタクト１０７が形成されず、ダミー配線となる。
【０１０９】
なお、本実施形態においては、ビット配線１０４−１（１０４−２）は、ＢＬ方向に延在し、ＷＬ方向に並設された材料が異なるＴｉＮ膜１１４−１（１１４−２）とＷ膜１１５−１（１１５−２）とにより構成されているが、これに限られない。ビット配線は、ＢＬ方向に延在し、ＷＬ方向に並設された材料が異なる３つ以上の導電膜により構成されていてもよい。
【０１１０】
また、ワード配線１０５−１（１０５−２）は、ＷＬ方向に延在し、ＢＬ方向に並設された材料が異なるＴｉＮ膜１１８−１（１１８−２）とＷ膜１１９−１（１１９−２）とにより構成されているが、これに限られない。ワード配線は、ＷＬ方向に延在し、ＢＬ方向に並設された３つ以上の材料が異なる３つ以上の導電膜により構成されてもよい。
【０１１１】
このように、本発明の半導体装置１００においては、ＢＬ方向に延在する、並設された第１の絶縁体１０３のそれぞれの側面に隣接して、第１のビット配線１０４−１と、第２のビット配線１０４−２とが形成されている。また、ＷＬ方向に延在する、並設された第２の絶縁体１０５の側面に隣接して、第１のワード配線１０６−１と、第２のワード配線１０６−２とが形成されている。
【０１１２】
また、第１のビット配線１０４−１および第２のビット配線１０４−２と、第１のワード配線１０６−１および第２のワード配線１０６−２とにより囲まれる四角形の領域は、ＳＴＩ１０２により、対向する頂点（第１のビット配線１０４−１と第１のワード配線１０６−１との交点と、第２のビット配線１０４−２と第２のワード配線１０６−２との交点）をそれぞれ含む、第１の領域１０１Ａと第２の領域１０１Ｂとに分割されている。
【０１１３】
第１の領域１０１Ａには、第１のビット配線１０４−１がソースまたはドレインのいずれか一方となる、第１の不純物領域１１１に接続され、第１のワード配線１０６−１がゲート絶縁膜１２０−１に接続された第１の縦型トランジスタが形成される。また、第２の領域１０１Ｂには、第２のビット配線１０４−２がソースまたはドレインのいずれか一方となる、第１の不純物領域１１１に接続され、第２のワード配線１０６−２がゲート絶縁膜１２０−２に接続された第２の縦型トランジスタが形成される。
【０１１４】
上述した、第１の絶縁体１０３の両側面に配線（第１のビット配線１０４−１および第２のビット配線１０４−２）が隣接する構成は、ＢＬ方向に延在する第１の導電膜７０４を第１の絶縁体１０３により各配線に分割することで形成されている。また、第２の絶縁体１０５の両側面に配線（第１のワード配線１０６−１および第２のワード配線１０６−２）が隣接する構成は、ＷＬ方向に延在する第２の導電膜１３０５を第２の絶縁体１０５により各配線に分割することで形成されている。
【０１１５】
ここで、本発明の半導体装置１００における、第１の導電膜７０４および第２の導電膜１３０５は、一般的な半導体装置におけるワード配線およびビット配線と同等の加工寸法にて形成することができる。そのため、第１の導電膜７０４および第２の導電膜１３０５はそれぞれ、一般的な半導体装置におけるワード配線およびビット配線に相当する。
【０１１６】
したがって、ワード配線に相当する第１の導電膜７０４とビット配線に相当する第２の導電膜１３０５との各交点に対応して、第１のビット配線１０４−１がソースまたはドレインのいずれか一方に接続され、第１のワード配線１０６−１がゲート絶縁膜１２０−１に接続された第１の縦型トランジスタと、第２のビット配線１０４−１がソースまたはドレインのいずれか一方に接続され、第２のワード配線１０６−２がゲート絶縁膜１２０−２に接続された第２の縦型トランジスタとが形成されている。すなわち、ワード配線に相当する第１の導電膜７０４とビット配線に相当する第２の導電膜１３０５との各交点に対応して、２個のトランジスタが形成されている。そのため、ビット配線とワード配線との各交点に対応して１つのメモリセルが形成される４Ｆ２型の配置と比べて、より高密度にトランジスタを形成することができる。また、形成したトランジスタそれぞれに容量素子を接続し、メモリセルを構成することで、高密度にメモリセルを配置することができる。
【符号の説明】
【０１１７】
１００    半導体装置
１０１    シリコン基板
１０１Ａ    第１の領域
１０１Ｂ    第２の領域
１０２    素子分離領域（ＳＴＩ）
１０３    第１の絶縁体
１０４−１    第１のビット配線
１０４−２    第２のビット配線
１０５    第２の絶縁体
１０６−１    第１のワード配線
１０６−２    第２のワード配線
１０７    容量コンタクト
１０８    コンタクト
１０９−１，１０９−２    金属配線
１１０    上部不純物領域
１１１    下部不純物領域
１１２    第１の上部絶縁体
１１３    窒化シリコン（ＳｉＮ）膜
１１４（１１４−１，１１４−２），１１８（１１８−１，１１８−２）    窒化チタン（ＴｉＮ）膜
１１５（１１５−１，１１４−２），１１９（１１９−１，１１９−２）    タングステン（Ｗ）膜
１１６    保護膜
１１７    第２の上部絶縁体
１２０（１２０−１，１２０−２）    ゲート絶縁膜
３０１，１２０１    窒化シリコン（ＳｉＮ）ハードマスク
３０２，７０３，８０１，１００１，１３０４，１４０１，１６０１    開口部
４０１    第１のトレンチ
５０１    不純物がドープされたポリシリコン（ＤＯＰＯＳ）膜
７０１，１３０２    Ｗ膜
７０２，１３０３    ＴｉＮ膜
７０４    第１の導電膜
９０１，１５０１    絶縁体
１２０２    第２のトレンチ
１３０１    絶縁膜
１３０５    第２の導電膜
【図１Ａ】
2015144195.tif 000003
【図１Ｂ】
2015144195.tif 000004
【図１Ｃ】
2015144195.tif 000005
【図１Ｄ】
2015144195.tif 000006
【図１Ｅ】
2015144195.tif 000007
【図２Ａ】
2015144195.tif 000008
【図２Ｂ】
2015144195.tif 000009
【図２Ｃ】
2015144195.tif 000010
【図３Ａ】
2015144195.tif 000011
【図３Ｂ】
2015144195.tif 000012
【図３Ｃ】
2015144195.tif 000013
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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