(57)【要約】【課題】消費電流を低減することが可能なＥＳＤ保護回路を提供する。【解決手段】ＥＳＤ保護回路は、電源線と接地線との間に接続され、電源線に流れる電流を検出し、この検出結果に応じた制御信号を出力する検知制御回路を備える。ＥＳＤ保護回路は、ドレインが電源線に接続され、ゲートに制御信号が供給される保護用ｎＭＯＳトランジスタを備える。ＥＳＤ保護回路は、アノードが保護用ｎＭＯＳトランジスタのソースに接続され、カソードが接地線に接続された１個のＰＮ接合ダイオードを備える。【選択図】図１
2015046507.tif 000002
【特許請求の範囲】
【請求項１】
電源に接続された電源線と接地に接続された接地線との間に接続された内部回路を、前記電源線に流れるサージ電流から保護するＥＳＤ保護回路であって、
前記電源線と前記接地線との間に接続され、前記電源線に流れる電流を検出し、この検出結果に応じた制御信号ＳＣを出力する検知制御回路と、
ドレインが前記電源線に接続され、ゲートに前記制御信号が供給される保護用ｎＭＯＳトランジスタと、
アノードが前記保護用ｎＭＯＳトランジスタのソースに接続され、カソードが前記接地線に接続された１段のＰＮ接合ダイオードと、を備え、
前記検知制御回路は、
前記電源線に流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが予め設定された規定値以上の場合には、第１の制御電位の前記制御信号を前記保護用ｎＭＯＳトランジスタのゲートに出力して、前記保護用ｎＭＯＳトランジスタをオンさせ、
前記傾きが前記規定値未満の場合には、前記第１の制御電位よりも低い第２の制御電位の前記制御信号を前記保護用ｎＭＯＳトランジスタのゲートに出力して、前記保護用ｎＭＯＳトランジスタをオフさせる
ことを特徴とするＥＳＤ保護回路。
【請求項２】
前記保護用ｎＭＯＳトランジスタに流れる電流の大きさは、前記ＰＮ接合ダイオードに流れる電流の大きさと等しい
ことを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記ＰＮ接合ダイオードのアノードは、前記保護用ｎＭＯＳトランジスタのソースのみに電気的に接続されている
ことを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記第２の制御電位は、前記接地線の接地電位であることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項５】
前記第１の制御電位と前記接地電位との電位差は、前記ＰＮ接合ダイオードの順電圧の絶対値よりも大きい
ことを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項６】
前記ＰＮ接合ダイオードは、
ドレインが前記保護用ｎＭＯＳトランジスタのソースに接続され、ソース、基板電極、および、ゲートが前記接地線に接続され、ダイオード接続されたｎＭＯＳトランジスタ、または、
エミッタが前記保護用ｎＭＯＳトランジスタのソースに接続され、コレクタが前記接地線に接続され、前記ダイオード接続されたＰＮＰ型バイポーラトランジスタである
ことを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項７】
電源に接続された電源線と接地に接続された接地線との間に接続された内部回路を、前記電源線に流れるサージ電流から保護するＥＳＤ保護回路であって、
前記電源線と前記接地線との間に接続され、前記電源線に流れる電流を検出し、この検出結果に応じた制御信号を出力する検知制御回路と、
ドレインが前記接地線に接続され、ゲートに前記制御信号が供給される保護用ｐＭＯＳトランジスタと、
アノードが前記電源線に接続され、カソードが前記保護用ｐＭＯＳトランジスタのソースに接続された１段のＰＮ接合ダイオードと、を備え、
前記検知制御回路は、
前記電源線に流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが予め設定された規定値以上の場合には、第１の制御電位の前記制御信号を前記保護用ｐＭＯＳトランジスタのゲートに出力して、前記保護用ｐＭＯＳトランジスタをオンさせ、
前記傾きが前記規定値未満の場合には、前記第１の制御電位よりも高い第２の制御電位の前記制御信号を前記保護用ｐＭＯＳトランジスタのゲートに出力して、前記保護用ｐＭＯＳトランジスタをオフさせる
ことを特徴とするＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路に関する。
【背景技術】
【０００２】
従来、電源線と接地線との間に接続された内部回路を、ＥＳＤサージ電流から保護するＥＳＤ保護回路がある。このＥＳＤ保護回路は、電源線に流れるＥＳＤサージ電流を検知して、電源線と接地線との間に接続された放電用ＭＯＳＦＥＴをオンする。オンした放電用ＭＯＳＦＥＴは、ＥＳＤサージ電流を接地線に放電する。
【０００３】
この放電用ＭＯＳＦＥＴは、大電流を短時間で放電する性能が必要とされる。このため、大面積のＭＯＳＦＥＴが使用される。このような放電用ＭＯＳＦＥＴは、通常動作時にはオフしているが、ソースードレイン間に常にオフリーク電流が流れる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許７８３９６１２号
【特許文献２】特開２０１２−２５３２６６
【特許文献３】特開２０１２−２５３２４１
【発明の概要】
【発明が解決しようとする課題】
【０００５】
消費電流を低減することが可能なＥＳＤ保護回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るＥＳＤ保護回路は、電源に接続された電源線と接地に接続された接地線との間に接続された内部回路を、前記電源線に流れるサージ電流から保護するＥＳＤ保護回路である。ＥＳＤ保護回路は、前記電源線と前記接地線との間に接続され、前記電源線に流れる電流を検出し、この検出結果に応じた制御信号を出力する検知制御回路を備える。ＥＳＤ保護回路は、ドレインが前記電源線に接続され、ゲートに前記制御信号が供給される保護用ｎＭＯＳトランジスタを備える。ＥＳＤ保護回路は、アノードが前記保護用ｎＭＯＳトランジスタのソースに接続され、カソードが前記接地線に接続された１個のＰＮ接合ダイオードを備える。
【０００７】
前記検知制御回路は、前記電源線に流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが予め設定された規定値以上の場合には、第１の制御電位の前記制御信号を前記保護用ｎＭＯＳトランジスタのゲートに出力して、前記保護用ｎＭＯＳトランジスタをオンさせる。
【０００８】
前記検知制御回路は、前記傾きが前記規定値未満の場合には、前記第１の制御電位よりも低い第２の制御電位の前記制御信号を前記保護用ｎＭＯＳトランジスタのゲートに出力して、前記保護用ｎＭＯＳトランジスタをオフさせる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施例１に係るＥＳＤ保護回路１００を含む半導体集積回路１０００の構成の一例を示す回路図である。
【図２】図２は、図１に示す検知制御回路ＤＣの回路構成の一例を示す回路図である。
【図３】図３は、図１に示すＥＳＤ保護回路１００のダイオードＤをＰＮＰ型バイポーラトランジスタで構成した場合における、半導体集積回路１０００の回路図である。
【図４】図４は、実施例１に係るＥＳＤ保護回路１００の保護用ｎＭＯＳトランジスタＭｎのゲート長を変えた場合における、通常動作時のリーク電流、ＥＳＤ動作時のクランプ電圧、および回路面積の関係の一例を示す図である。
【図５】図５は、基板・ソース間電圧を変更した場合における、保護用ｎＭＯＳトランジスタＭｎの電流電圧特性の一例を示す特性図である。
【図６】図６は、ゲート長を変更した場合における、保護用ｎＭＯＳトランジスタＭｎの電流電圧特性の一例を示す特性図である。
【図７】図７は、実施例２に係るＥＳＤ保護回路２００を含む半導体集積回路２０００の構成の一例を示す回路図である。
【図８】図８は、図７に示すＥＳＤ保護回路２００のダイオードＤをＮＰＮ型バイポーラトランジスタで構成した場合における、半導体集積回路２０００の回路図である。
【発明を実施するための形態】
【００１０】
以下、実施例について図面に基づいて説明する。
【実施例１】
【００１１】
図１は、実施例１に係るＥＳＤ保護回路１００を含む半導体集積回路１０００の構成の一例を示す回路図である。
【００１２】
図１に示すように、半導体集積回路１０００は、ＥＳＤ保護回路１００と、内部回路１０１と、を含む。
【００１３】
電源端子ＴＶＤＤは、電源電圧ＶＤＤを出力する電源に接続されている。
【００１４】
接地端子ＴＶＳＳは、接地電圧ＶＳＳ（０Ｖ）を出力する接地に接続されている。
【００１５】
内部回路１０１は、電源に電源端子ＴＶＤＤを介して接続された電源線ＬＶＤＤと接地ＶＳＳに接地端子ＴＶＳＳを介して接続された接地線ＬＶＳＳとの間に接続されている。この内部回路１０１は、例えば、論理回路等で構成される。
【００１６】
ＥＳＤ保護回路１００は、内部回路１０１を、電源線ＬＶＤＤに流れるサージ電流から保護する。
【００１７】
このＥＳＤ保護回路１００は、例えば、図１に示すように、検知制御回路ＤＣと、保護用ｎＭＯＳトランジスタＭｎと、１個のＰＮ接合ダイオードＤと、を備える。
【００１８】
保護用ｎＭＯＳトランジスタＭｎは、ドレインが電源線ＬＶＤＤに接続され、バッグゲート（基板電極）が接地線ＬＶＳＳに接続され、ゲートに制御信号ＳＣが供給される。
【００１９】
ＰＮ接合ダイオードＤは、アノードが保護用ｎＭＯＳトランジスタＭｎのソースに接続され、カソードが接地線ＬＶＳＳに接続されている。このＰＮ接合ダイオードＤは、１つのＰＮ接合を有する。
【００２０】
特に、ＰＮ接合ダイオードＤのアノードは、図１に示すように、保護用ｎＭＯＳトランジスタＭｎのソースのみに電気的に接続されている。これにより、保護用ｎＭＯＳトランジスタＭｎのソースに流れる電流の大きさは、ＰＮ接合ダイオードＤに流れる電流の大きさと等しくなる。
【００２１】
検知制御回路ＤＣは、電源線ＬＶＤＤと接地線ＬＶＳＳとの間に接続され、電源線ＬＶＤＤに流れる電流変化に伴い生じる電圧変化を検出し、この検出結果に応じた制御信号ＳＣを出力する。
【００２２】
例えば、検知制御回路ＤＣは、電源線ＬＶＤＤに流れる電流の増加に伴い発生する電圧変化の時間に対する傾きが予め設定された規定値以上の場合には、第１の制御電位（“Ｈｉｇｈ”レベル）の制御信号ＳＣを保護用ｎＭＯＳトランジスタＭｎのゲートに出力して、保護用ｎＭＯＳトランジスタＭｎをオンさせる。
【００２３】
一方、検知制御回路ＤＣは、電源線ＬＶＤＤに流れる電流の増加に伴い発生する電圧変化の時間に対する傾きが既述の規定値未満の場合には、第１の制御電位よりも低い第２の制御電位（“Ｌｏｗ”レベル）の制御信号ＳＣを保護用ｎＭＯＳトランジスタＭｎのゲートに出力して、保護用ｎＭＯＳトランジスタＭｎをオフさせる。
【００２４】
なお、第２の制御電位は、例えば、接地線ＬＶＳＳの接地電位（０Ｖ）である。これにより、第２の制御電位（“Ｌｏｗ”レベル）の制御信号ＳＣが保護用ｎＭＯＳトランジスタＭｎのゲートに印加されるとき、保護用ｎＭＯＳトランジスタＭｎのゲートーソース間電圧は、ＰＮ接合ダイオードＤの順電圧だけマイナスになる。すなわち、保護用ｎＭＯＳトランジスタＭｎが確実にオフして、オフリーク電流が抑制される。
【００２５】
ここで、図２は、図１に示す検知制御回路ＤＣの回路構成の一例を示す回路図である。
【００２６】
検知制御回路ＤＣは、例えば、図２に示すように、抵抗素子Ｒと、容量素子Ｃと、インバータ回路ＩＮＸと、を備える。
【００２７】
抵抗素子Ｒは、一端が電源線ＬＶＤＤに接続されている。
【００２８】
容量素子Ｃは、一端が抵抗素子Ｒの他端に接続され、他端が接地線ＬＶＳＳに接続されている。
【００２９】
インバータ回路ＩＮＸは、入力側が抵抗素子Ｒの他端と容量素子Ｃの一端との接点Ｘに接続され、出力側から制御信号ＳＣを出力する。このインバータ回路ＩＮＸは、接点Ｘの信号を波形整形し、その論理を反転した信号を、制御信号ＳＣとして出力する。
【００３０】
このインバータ回路ＩＮＸは、奇数段（図２の例では、３段）のインバータＩＮ１、ＩＮ２、ＩＮ３を含む。
【００３１】
インバータＩＮ１は、制御用ｐＭＯＳトランジスタＴｐ１と、制御用ｎＭＯＳトランジスタＴｎ１と、を有する。
【００３２】
制御用ｐＭＯＳトランジスタＴｐ１は、ソースが電源線ＬＶＤＤに接続され、ドレインがインバータＩＮ１の出力（インバータＩＮ２の入力）に接続され、ゲートがインバータＩＮ１の入力（接点Ｘ）に接続されている。
【００３３】
制御用ｎＭＯＳトランジスタＴｎ１は、ソースが接地線ＬＶＳＳに接続され、ドレインがインバータＩＮ１の出力（インバータＩＮ２の入力）に接続され、ゲートがインバータＩＮ１の入力（接点Ｘ）に接続されている。
【００３４】
また、インバータＩＮ２は、制御用ｐＭＯＳトランジスタＴｐ２と、制御用ｎＭＯＳトランジスタＴｎ２と、を有する。
【００３５】
制御用ｐＭＯＳトランジスタＴｐ２は、ソースが電源線ＬＶＤＤに接続され、ドレインがインバータＩＮ２の出力（インバータＩＮ３の入力）に接続され、ゲートがインバータＩＮ２の入力（インバータＩＮ１の出力）に接続されている。
【００３６】
制御用ｎＭＯＳトランジスタＴｎ２は、ソースが接地線ＬＶＳＳに接続され、ドレインがインバータＩＮ２の出力（インバータＩＮ３の入力）に接続され、ゲートがインバータＩＮ２の入力（インバータＩＮ１の出力）に接続されている。
【００３７】
また、インバータＩＮ３は、制御用ｐＭＯＳトランジスタＴｐ３と、制御用ｎＭＯＳトランジスタＴｎ３と、を有する。
【００３８】
制御用ｐＭＯＳトランジスタＴｐ３は、ソースが電源線ＬＶＤＤに接続され、ドレインがインバータＩＮ３の出力（保護用ｎＭＯＳトランジスタＭｎのゲート）に接続され、ゲートがインバータＩＮ３の入力（インバータＩＮ２の出力）に接続されている。
【００３９】
制御用ｎＭＯＳトランジスタＴｎ３は、ソースが接地線ＬＶＳＳに接続され、ドレインがインバータＩＮ３の出力（保護用ｎＭＯＳトランジスタＭｎのゲート）に接続され、ゲートがインバータＩＮ３の入力（インバータＩＮ２の出力）に接続されている。
【００４０】
ここで、各制御用ｎＭＯＳトランジスタＴｎ１〜Ｔｎ３、および制御用ｐＭＯＳトランジスタＴｐ１〜Ｔｐ３は、制御信号ＳＣを出力する駆動能力があればよい。
【００４１】
したがって、既述の保護用ｎＭＯＳトランジスタＭｎの電流を流す駆動能力は、これらの各制御用ｎＭＯＳトランジスタＴｎ１〜Ｔｎ３、および制御用ｐＭＯＳトランジスタＴｐ１〜Ｔｐ３の電流を流す駆動能力よりも、大きくなるように設定されている。
【００４２】
そこで、例えば、保護用ｎＭＯＳトランジスタＭｎのサイズ（ゲート幅）は、制御用ｎＭＯＳトランジスタのサイズ（ゲート幅）よりも、大きくなるように設定されている。
【００４３】
このような構成を有する検知制御回路ＤＣは、通常動作時は、第２の制御電位の制御信号ＳＣを保護用ｎＭＯＳトランジスタＭｎのゲートに出力する。これにより、保護用ｎＭＯＳトランジスタＭｎがオフする。
【００４４】
そして、検知制御回路ＤＣは、電源線ＬＶＤＤに規定値以上の傾きの時間に対する電圧変化をもたらす電流の増加が発生する（サージ電流が流れる）と、接点Ｘの電位が変化し、第１の制御電位の制御信号ＳＣを保護用ｎＭＯＳトランジスタＭｎのゲートに出力する。これにより、保護用ｎＭＯＳトランジスタＭｎがオンする。
【００４５】
ここで、図３は、図１に示すＥＳＤ保護回路１００のダイオードＤをＰＮＰ型バイポーラトランジスタで構成した場合における、半導体集積回路１０００の回路図である。
【００４６】
図３に示すように、ＰＮ接合ダイオードＤは、例えば、エミッタが保護用ｎＭＯＳトランジスタＭｎのソースに接続され、コレクタ、および、ベースが接地線ＬＶＳＳに接続され、ダイオード接続されたＰＮＰ型バイポーラトランジスタＢｎである。
【００４７】
なお、ＰＮ接合ダイオードＤは、例えば、ドレインが保護用ｎＭＯＳトランジスタＭｎのソースに接続され、ソース、基板電極、および、ゲートが接地線ＬＶＳＳに接続され、ダイオード接続されたｎＭＯＳトランジスタであってもよい。
【００４８】
次に、以上のような構成を有するＥＳＤ保護回路１００の動作特性について説明する。
【００４９】
既述のように、検知制御回路ＤＣは、例えば、電源線ＬＶＤＤに流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが既述の規定値未満の場合（通常動作時）には、第１の制御電位よりも低い第２の制御電位（“Ｌｏｗ”レベル）の制御信号ＳＣを保護用ｎＭＯＳトランジスタＭｎのゲートに出力して、保護用ｎＭＯＳトランジスタＭｎをオフさせる。
【００５０】
この通常動作時は、保護用ｎＭＯＳトランジスタＭｎのゲート電圧は第２の制御電位（接地電圧ＶＳＳ（0V））である。したがって、保護用ｎＭＯＳトランジスタＭｎのゲートを基準とした場合、ゲート−ソース間の電位差は、−電圧ＶＳ１となる。ここで、電圧ＶＳ１は、オフしているｎMOSトランジスタに流れるリーク電流と、ダイオードＤに流れる電流を一致させるように決まるダイオードDのPN接合間の電位差である。通常電圧ＶＳ１はダイオードDの閾値電圧以下となる。
【００５１】
これにより、保護用ｎＭＯＳトランジスタＭｎのゲートとソース間の電位差が負となる。このため、保護用ｎＭＯＳトランジスタＭｎを流れるリーク電流が大幅に減少し、ＥＳＤ保護回路１００の消費電力を大幅に低減することができる。
【００５２】
一方、検知制御回路ＤＣは、電源線ＬＶＤＤに流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが予め設定された規定値以上の場合（ＥＳＤ動作時）には、第１の制御電位（“Ｈｉｇｈ”レベル）の制御信号ＳＣを保護用ｎＭＯＳトランジスタＭｎのゲートに出力して、保護用ｎＭＯＳトランジスタＭｎをオンさせる。
【００５３】
このＥＳＤ動作時、その目的からＥＳＤ動作時には、保護用ｎＭＯＳトランジスタＭｎのドレイン端子に接続されている電源線ＬＶＤＤの電位を所定値以下に保持する動作が求められる。
【００５４】
ここで、ＰＮ接合ダイオードＤを挿入したために、保護用ｎＭＯＳトランジスタＭｎのソース電位が電圧ＶＳ２だけ上昇してしまう。
【００５５】
このとき、ＥＳＤ動作時に電源線ＬＶＤＤから接地線ＬＶＳＳに流れる電流は、通常動作時のリーク電流と比較して、非常に大きいため、電圧ＶＳ２>電圧ＶＳ１（電圧ＶＳ２は正）である。そして、保護用ｎＭＯＳトランジスタＭｎのドレインの電位はこの電位上昇ＶＳ２だけ上昇する。
【００５６】
また、ＥＳＤ動作時は、保護用ｎＭＯＳトランジスタＭｎはオンしており、ゲートの電位はほぼドレインの電位と同電位である。
【００５７】
したがって、保護用ｎＭＯＳトランジスタＭｎのゲートーソース間の電位差は、ドレイン電圧−電圧ＶＳ２となり、保護用ｎＭＯＳトランジスタＭｎの電流駆動力が小さくなる。この結果、ＥＳＤ動作時の電源線ＬＶＤＤの電位は、ＶＳ２＋α（αは、電流駆動力が小さくなることによるクランプ電圧上昇分）上昇する。
【００５８】
そこで、保護用ｎＭＯＳトランジスタＭｎの駆動力を大きくする変更が有効である。一般的に、ｎＭＯＳトランジスタの駆動力を大きくすると、通常動作時のリークを増加させる。
【００５９】
しかし、ＰＮ接合ダイオードＤを備えるＥＳＤ保護回路１００では、通常動作時のリーク増加を殆ど伴わないで、保護用ｎＭＯＳトランジスタＭｎの駆動力を大きくすることができる。
【００６０】
ここで、図４は、実施例１に係るＥＳＤ保護回路１００の保護用ｎＭＯＳトランジスタＭｎのゲート長を変えた場合における、通常動作時のリーク電流、ＥＳＤ動作時のクランプ電圧、および回路面積の関係の一例を示す図である。また、図５は、基板・ソース間電圧を変更した場合における、保護用ｎＭＯＳトランジスタＭｎの電流電圧特性の一例を示す特性図である。また、図６は、ゲート長を変更した場合における、保護用ｎＭＯＳトランジスタＭｎの電流電圧特性の一例を示す特性図である。
【００６１】
図６の破線丸で示すように、比較例（ＰＮ接合ダイオードが無い構成）のＥＳＤ保護回路では、保護用ｎＭＯＳトランジスタＭｎのゲート長を短くすることは困難である。これは、ゲート長を短くすると、通常動作時のリーク電流が大幅に増加してしまうためである（図６）。
【００６２】
しかし、本実施例に係るＥＳＤ保護回路は、保護用ｎＭＯＳトランジスタＭｎのソースと接地線ＬＶＳＳとの間にＰＮ接合ダイオードＤが順方向接続される効果によって、前述したとおり通常動作時のリーク電流が大幅に低減されている（図５、図６）。
【００６３】
そして、図４に示すように、保護用ｎＭＯＳトランジスタＭｎのゲート長を短くすることにより、保護用ｎＭＯＳトランジスタＭｎの電流駆動力が増加し、ＥＳＤ動作時における電源線ＬＶＤＤの電位をより低くして、比較例と同等まで、ESD動作時クランプ電圧を、変化させることができる。
【００６４】
また、本実施例に係るＥＳＤ保護回路１００では、ゲート長を短くした時のリーク電流の増加も極めて小さいことが確認できている（図６）。
【００６５】
すなわち、保護用ｎＭＯＳトランジスタＭｎのソースと接地線ＬＶＳＳとの間に順方向のＰＮ接合ダイオードＤを接続して、尚且つ、保護用ｎＭＯＳトランジスタＭｎのゲート長を短くすることにより、ＥＳＤ動作時の電源線ＬＶＤＤの電位（クランプ電圧）を変えずに、通常動作時のリーク電流を大幅に低減することができる。
【００６６】
このとき、ＰＮ接合ダイオードＤの追加接続による面積増加分は、大面積保護用ｎＭＯＳトランジスタＭｎのゲート長を短くすることによる面積減少分と相殺できる（図４）。
【００６７】
特に、図５に示すように、ゲート・ソース間電圧が接地電圧（０V）から−電圧ＶＳ１に設定されることより、リーク電流が減少するが、さらに、基板・ソース間電圧が接地電圧（０V）から−電圧ＶＳ１に設定されることにより、リーク電流が減少することとなる。
【００６８】
以上のように、本実施例１に係るＥＳＤ保護回路によれば、消費電流を低減することができる。
【実施例２】
【００６９】
図７は、実施例２に係るＥＳＤ保護回路２００を含む半導体集積回路２０００の構成の一例を示す回路図である。なお、この図７において、図１と同じ符号は、実施例１と同様の構成を示し、説明を省略する。
【００７０】
図７に示すように、半導体集積回路２０００は、ＥＳＤ保護回路２００と、内部回路１０１と、を含む。
【００７１】
ＥＳＤ保護回路２００は、内部回路１０１を、電源線ＬＶＤＤに流れるサージ電流から保護する。
【００７２】
このＥＳＤ保護回路２００は、例えば、図７に示すように、検知制御回路ＤＣと、保護用ｐＭＯＳトランジスタＭｐと、１段のＰＮ接合ダイオードＤと、を備える。
【００７３】
保護用ｐＭＯＳトランジスタＭｐは、ドレインが接地線ＬＶＳＳに接続され、バッグゲート（基板電極）が電源線ＬＶＤＤに接続され、ゲートに制御信号ＳＣが供給される。
【００７４】
ＰＮ接合ダイオードＤは、アノードが電源線ＬＶＤＤに接続され、カソードが保護用ｐＭＯＳトランジスタＭｐのソースに接続されている。このＰＮ接合ダイオードＤは、実施例１と同様に、１つのＰＮ接合を有する。
【００７５】
特に、ＰＮ接合ダイオードＤのカソードは、図７に示すように、保護用ｐＭＯＳトランジスタＭｐのソースのみに電気的に接続されている。これにより、保護用ｐＭＯＳトランジスタＭｐのソースに流れる電流の大きさは、ＰＮ接合ダイオードＤに流れる電流の大きさと等しくなる。
【００７６】
検知制御回路ＤＣは、電源線ＬＶＤＤと接地線ＬＶＳＳとの間に接続され、電源線ＬＶＤＤに流れる電流を検出し、この検出結果に応じた制御信号ＳＣを出力する。
【００７７】
例えば、検知制御回路ＤＣは、電源線ＬＶＤＤに流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが予め設定された規定値以上の場合には、第１の制御電位（“Ｌｏｗ”レベル）の制御信号ＳＣを保護用ｐＭＯＳトランジスタＭｐのゲートに出力して、保護用ｐＭＯＳトランジスタＭｐをオンさせる。
【００７８】
一方、検知制御回路ＤＣは、電源線ＬＶＤＤに流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが既述の規定値未満の場合には、第１の制御電位よりも高い第２の制御電位（“Ｈｉｇｈ”レベル）の制御信号ＳＣを保護用ｐＭＯＳトランジスタＭｐのゲートに出力して、保護用ｐＭＯＳトランジスタＭｐをオフさせる。
【００７９】
なお、第２の制御電位は、例えば、電源線ＬＶＤＤの電源電位である。これにより、第２の制御電位（“Ｈｉｇｈ”レベル）の制御信号ＳＣが保護用ｐＭＯＳトランジスタＭｐのゲートに印加されるとき、保護用ｐＭＯＳトランジスタＭｐのゲートーソース間電圧は、ＰＮ接合ダイオードＤの順電圧だけプラスになる。すなわち、保護用ｐＭＯＳトランジスタＭｐが確実にオフして、オフリーク電流が抑制される。
【００８０】
ここで、図８は、図７に示すＥＳＤ保護回路２００のダイオードＤをＮＰＮ型バイポーラトランジスタで構成した場合における、半導体集積回路２０００の回路図である。
【００８１】
図８に示すように、ＰＮ接合ダイオードＤは、例えば、エミッタが保護用ｐＭＯＳトランジスタＭｐのソースに接続され、コレクタが電源線ＬＶＤＤに接続され、ダイオード接続されたＮＰＮ型バイポーラトランジスタＢｐである。
【００８２】
なお、ＰＮ接合ダイオードＤは、例えば、ドレインが保護用ｐＭＯＳトランジスタＭｐのソースに接続され、ソース、基板電極、および、ゲートが電源線ＬＶＤＤに接続され、ダイオード接続されたｐＭＯＳトランジスタであってもよい。
【００８３】
なお、ＥＳＤ保護回路２００のその他の構成は、実施例１のＥＳＤ保護回路１００と同様である。そして、ＥＳＤ保護回路２００の動作は、実施例１のＥＳＤ保護回路１００と同様である。
【００８４】
すなわち、本実施例２に係るＥＳＤ保護回路によれば、消費電流を低減することができる。
【００８５】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【００８６】
１０００、２０００  半導体集積回路
１００、２００  ＥＳＤ保護回路  
１０１  内部回路    
ＤＣ  検知制御回路
Ｍｎ  保護用ｎＭＯＳトランジスタ
Ｍｐ  保護用ｐＭＯＳトランジスタ
Ｄ  ＰＮ接合ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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