(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】ボンディング治具３０により半導体チップ３を配線基板２０のチップ搭載領域２ｐ１上に搬送し、そのまま半導体チップ３と配線基板２０とを電気的に接続する。半導体チップ３を配線基板２０に搭載するボンディング治具３０は、ロジックチップＬＣを吸着保持する保持部３０ＨＤ、半導体チップ３の裏面３ｂに押し付ける押圧部３０ＰＲ、および半導体チップ３の裏面３ｂの周縁部に密着するシール部３０ＳＬ、を備える。また、シール部３０ＳＬのうち、半導体チップ３の裏面３ｂとの密着面である面３０ｂは樹脂で形成されている。【選択図】図２５
2015126035.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）チップ搭載面、前記チップ搭載面に形成された複数の端子、および前記チップ搭載面とは反対側の実装面を有する配線基板を準備する工程、
（ｂ）前記配線基板の前記チップ搭載面に第１接着材を配置する工程、
（ｃ）前記（ｂ）工程の後、第１表面、前記第１表面において露出する複数の第１表面電極、前記複数の第１表面電極のそれぞれに接合された複数の第１バンプ電極、および前記第１表面とは反対側の第１裏面、を有する第１半導体チップを、前記第１半導体チップの前記第１表面が前記配線基板の前記チップ搭載面と対向するように、前記第１接着材を介して前記配線基板の前記チップ搭載面に搭載し、前記複数の端子と前記複数の第１表面電極を電気的に接続する工程、
を含み、
前記（ｃ）工程は、
（ｃ１）ボンディング治具で前記第１半導体チップの前記第１裏面を吸着保持して、前記第１半導体チップを前記第１接着材上に搬送する工程、
（ｃ２）前記ボンディング治具を介して前記第１半導体チップの前記第１裏面側を加熱し、かつ、前記ボンディング治具を前記第１半導体チップの前記第１裏面側から押し付けて、前記複数の端子と前記複数の第１表面電極を電気的に接続する工程、
を含み、
前記ボンディング治具は、前記第１半導体チップを吸着保持する保持部、前記（ｃ２）工程で前記第１半導体チップの前記第１裏面に押し付ける押圧部、および前記（ｃ２）工程で前記第１半導体チップの前記第１裏面の周縁部に密着するシール部、を備え、
前記シール部のうち、前記第１半導体チップの前記第１裏面と対向する第１面は樹脂で形成されている、半導体装置の製造方法。
【請求項２】
請求項１において、
前記シール部は、平面視において枠形状に形成され、
平面視において前記シール部の内側では、前記押圧部の第２面が露出し、
前記（ｃ２）工程では、前記第１半導体チップの前記第１裏面の周縁部の全周に亘って、前記シール部の前記第１面と前記第１半導体チップの前記第１裏面とが密着し、かつ、前記押圧部の前記第２面と前記第１半導体チップの一部が接触する、半導体装置の製造方法。
【請求項３】
請求項２において、
前記シール部は、前記押圧部から着脱可能に形成され、
前記（ｃ２）工程では、前記シール部は、前記押圧部に形成されたシール部用保持部に保持されている、半導体装置の製造方法。
【請求項４】
請求項３において、
前記押圧部には、前記シール部を吸着保持する吸気孔が形成されている、半導体装置の製造方法。
【請求項５】
請求項２において、
前記シール部は、前記第１面を持つ樹脂膜と、前記樹脂膜が形成された支持部と、を備える、半導体装置の製造方法。
【請求項６】
請求項１において、
前記押圧部のうち、前記（ｃ２）工程で前記第１半導体チップと対向する第２面の面積は、前記第１半導体チップの前記第１裏面の面積よりも大きく、
前記押圧部の前記第２面には、前記シール部の前記第１面を有する樹脂膜が形成されている、半導体装置の製造方法。
【請求項７】
請求項２において、
前記押圧部には、平面視において枠形状に形成された溝部が形成され、
全体が樹脂から成る前記シール部が、前記枠形状の前記溝部に挿入される、半導体装置の製造方法。
【請求項８】
請求項７において、
前記溝部の両側面が、前記押圧部の前記第２面に対して９０度未満の角度で傾斜する傾斜面になっている、半導体装置の製造方法。
【請求項９】
請求項２において、
全体が樹脂から成る前記シール部を保持する位置に段差部が設けられ、
前記段差部の側面は、前記押圧部の前記第２面に対して９０度未満の角度で傾斜する傾斜面になっている、半導体装置の製造方法。
【請求項１０】
請求項１において、
前記第１半導体チップは、前記複数の第１表面電極のうちの一部と電気的に接続される第１裏面電極、および前記複数の第１表面電極のうちの一部と前記第１裏面電極とを電気的に接続する貫通電極、を有している、半導体装置の製造方法。
【請求項１１】
請求項１０において、
前記シール部は、平面視において枠形状に形成され、
平面視において前記シール部の内側では、前記押圧部の第２面が露出し、
前記押圧部の前記第２面の一部には、前記第１裏面電極の厚さよりも深い窪み部が形成され、
前記（ｃ２）工程では、前記第１裏面電極は、前記窪み部内に収容され、前記第２面と前記第１裏面とが接触する、半導体装置の製造方法。
【請求項１２】
請求項１０において、
（ｄ）前記第１半導体チップの前記第１裏面に第２接着材を配置する工程、
（ｅ）前記（ｄ）工程の後、第２表面、前記第２表面において露出する複数の第２表面電極、前記複数の第２表面電極のそれぞれに接合された複数の第２バンプ電極、および前記第２表面とは反対側の第２裏面、を有する第２半導体チップを、前記第２半導体チップの前記第２表面が前記第１半導体チップの前記第１裏面と対向するように、前記第２接着材を介して前記第１半導体チップの前記第１裏面に搭載し、前記第１半導体チップの前記第１裏面に形成された複数の前記第１裏面電極と第２半導体チップの前記複数の第２表面電極とを電気的に接続する工程、
をさらに含む半導体装置の製造方法。
【請求項１３】
請求項１において、
前記（ｂ）工程には、
（ｂ１）フィルム搬送治具を介してフィルム状に形成された前記第１接着材を保持し、前記配線基板の前記チップ搭載面上に搬送する工程、
（ｂ２）前記フィルム搬送治具に設けられた複数の突出部を前記第１接着材に押し付け、前記第１接着材を局所的に押圧する工程、
（ｂ３）減圧雰囲気下で、前記第１接着材を前記配線基板の前記チップ搭載面に向かって押し付けることで、前記第１接着材と前記配線基板の前記チップ搭載面とを密着させる工程、
が含まれる、半導体装置の製造方法。
【請求項１４】
請求項１において、
前記配線基板の前記チップ搭載面は、前記配線基板の前記チップ搭載面側に形成された複数の配線を覆い、かつ、複数の端子が露出する開口部が形成された絶縁膜に覆われ、
前記絶縁膜には、平面視において、前記（ｃ）工程で前記第１半導体チップと厚さ方向に重なる第１チップ搭載領域から外側に向かって延びる複数の溝が形成されている、半導体装置の製造方法。
【請求項１５】
（ａ）チップ搭載面、前記チップ搭載面に形成された複数の端子、前記チップ搭載面に形成され、前記複数の端子と電気的に接続される複数の配線、前記複数の配線を覆うように形成された絶縁膜、および前記チップ搭載面とは反対側の実装面を有する配線基板を準備する工程、
（ｂ）前記配線基板の前記チップ搭載面の第１チップ搭載領域に第１接着材を配置する工程、
（ｃ）前記（ｂ）工程の後、第１表面、前記第１表面において露出する複数の第１表面電極、前記複数の第１表面電極のそれぞれに接合された複数の第１バンプ電極、および前記第１表面とは反対側の第１裏面、を有する第１半導体チップを、前記第１半導体チップの前記第１表面が前記配線基板の前記チップ搭載面の前記第１チップ搭載領域と対向するように、前記第１接着材を介して前記配線基板の前記チップ搭載面に搭載し、前記複数の端子と前記複数の第１表面電極を電気的に接続する工程、
を含み、
前記配線基板の前記絶縁膜には、平面視において、前記第１チップ搭載領域から外側に向かって延びる複数の溝が形成されている、半導体装置の製造方法。
【請求項１６】
請求項１５において、
前記絶縁膜の前記第１チップ搭載領域と重なる部分には、第１方向に沿って延び、かつ、前記複数の端子を一括して露出させる第１開口部が形成され、
前記複数の溝のうち、前記第１開口部の延長線上に、前記第１方向に沿って延びるように配置される複数の第１溝の配置密度は、前記第１方向に直交する第２方向に沿って延びるように配置される複数の第２溝の配置密度よりも大きい、半導体装置の製造方法。
【請求項１７】
請求項１５において、
前記複数の溝のそれぞれの一部は、前記第１チップ搭載領域の内部に形成されている、半導体装置の製造方法。
【請求項１８】
請求項１５において、
前記絶縁膜は、前記複数の配線を覆う第１絶縁膜と、前記第１絶縁膜の一部を覆うように積層された第２絶縁膜と、を有し、
前記複数の溝は、前記第２絶縁膜に形成されている、半導体装置の製造方法。
【請求項１９】
請求項１８において、
前記第２絶縁膜は、平面視において、前記第１チップ搭載領域と重ならない位置に形成され、
前記第１絶縁膜には、前記複数の溝のうちの複数の第１の溝が形成され、
前記第２絶縁膜には、前記複数の溝のうちの複数の第２の溝が形成される、半導体装置の製造方法。
【請求項２０】
請求項１８において、
前記第１絶縁膜には、前記複数の溝が形成されていない、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術および半導体装置に関し、例えば、半導体チップの電極形成面と配線基板のチップ搭載面が対向するように、配線基板に半導体チップが搭載された半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００７−６７１７５号公報（特許文献１）や特開２００５−１９１０５３号公報（特許文献２）には、半導体チップの電極形成面と配線基板のチップ搭載面が対向するように、フリップチップ接続方式で、配線基板に半導体チップが搭載される半導体装置の製造方法が記載されている。特許文献１および特許文献２には、配線基板上に、ＮＣＰ（Non-Conductive Paste)を介して半導体チップを配置した後、チップ裏面を押圧して半導体チップをパッケージ基板に接続することが記載されている。
【０００３】
また、登録実用新案第３０６７４２１号公報（特許文献３）には、異方性導電フィルムや接着剤などが配置された基板上にチップ（ＩＣ）をボンディングするボンディングツールが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−６７１７５号公報
【特許文献２】特開２００５−１９１０５３号公報
【特許文献３】登録実用新案第３０６７４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、半導体チップの電極形成面と配線基板のチップ搭載面を対向させる、所謂フリップチップ接続方式で、配線基板に半導体チップを搭載する半導体装置について検討を行った。
【０００６】
フリップチップ接続方式では、半導体チップの搭載時に、半導体チップの電極形成面に形成された複数のバンプ電極を配線基板のチップ搭載面に形成された複数の端子とそれぞれ電気的に接続する。
【０００７】
また、フリップチップ接続方式では、バンプ電極と配線基板の端子が電気的に接続された部分を封止するように、半導体チップと配線基板の間に樹脂（アンダフィル樹脂）が配置される。
【０００８】
フリップチップ接続方式は、半導体チップと配線基板を電気的に接続する経路にワイヤが介在しないので、電流が流れる経路を短くできる点で好ましい。また、フリップチップ接続方式は、導体チップと配線基板を電気的に接続する経路にワイヤが介在しないので、半導体パッケージの厚さを薄くできる点で好ましい。
【０００９】
ところが、本願発明者の検討によれば、フリップチップ接続方式を利用した半導体装置は、半導体装置の信頼性の観点で課題があることが判った。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態による半導体装置の製造方法は、配線基板の第１面上に第１接着材を介して第１半導体チップを搭載する工程を含む。上記第１半導体チップを搭載する工程は、ボンディング治具で上記第１半導体チップの第１裏面を吸着保持して、上記第１半導体チップを前記第１接着材上に搬送する工程を含む。また、上記第１半導体チップを搭載する工程は、上記ボンディング治具を上記第１半導体チップの前記第１裏面側から押し付けて、上記配線基板の複数の端子と上記第１半導体チップの複数の第１表面電極を電気的に接続する工程を含む。また、上記ボンディング治具は、上記第１半導体チップを吸着保持する保持部、上記第１半導体チップの前記第１裏面に押し付ける押圧部、および上記第１半導体チップの上記第１裏面の周縁部に密着するシール部、を備える。また、上記シール部のうち、上記第１半導体チップの上記第１裏面との密着面は樹脂で形成されている。
【発明の効果】
【００１２】
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】一実施の形態である半導体装置の斜視図である。
【図２】図１に示す半導体装置の下面図である。
【図３】図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。
【図４】図１のＡ−Ａ線に沿った断面図である。
【図５】図１〜図４に示す半導体装置の回路構成例を模式的に示す説明図である。
【図６】図４に示すＡ部の拡大断面図である。
【図７】図４に示すメモリチップの表面側を示す平面図である。
【図８】図７に示すメモリチップの裏面側の一例を示す平面図である。
【図９】図４に示すロジックチップの表面側を示す平面図である。
【図１０】図９に示すロジックチップの裏面側の一例を示す平面図である。
【図１１】図１〜図１０を用いて説明した半導体装置の製造工程の概要を示す説明図である。
【図１２】図１１に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。
【図１３】図１２に示すデバイス領域１個分の拡大平面図である。
【図１４】図１３のＡ−Ａ線に沿った拡大断面図である。
【図１５】図１３の反対側の面を示す拡大平面図である。
【図１６】図１３に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図である。
【図１７】図１６のＡ−Ａ線に沿った拡大断面図である。
【図１８】図１７に示す配線基板上に接着材を配置した状態を模式的に示す側面図である。
【図１９】図１８に示す接着材をローラで配線基板に向かって押し付ける状態を模式的に示す側面図である。
【図２０】図１９に示す工程の前に、接着材の一部を配線基板に向かって押し付けた状態を示す拡大平面図である。
【図２１】図６に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。
【図２２】図２１に続く半導体チップの製造工程の概要を模式的に示す説明図である。
【図２３】図１６に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。
【図２４】図２３のＡ−Ａ線に沿った拡大断面図である。
【図２５】図１１に示す第１チップ搭載工程で、配線基板の接着材の上方にロジックチップを配置した状態を模式的に示す説明図である。
【図２６】図１１に示す第１チップ搭載工程で、ロジックチップと配線基板とを電気的に接続した状態を模式的に示す説明図である。
【図２７】図２６とは別の検討例であって、ボンディング治具とロジックチップの間に樹脂フィルムを介在させて押し付ける実施態様を模式的に示す説明図である。
【図２８】図２５および図２６に示すボンディング治具のうち、半導体チップと対向配置される面の平面図である。
【図２９】図１７に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図である。
【図３０】図２９のＡ−Ａ線に沿った拡大断面図である。
【図３１】図４に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。
【図３２】図３１に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。
【図３３】図２９に示すロジックチップの裏面上に積層体を搭載した状態を示す拡大平面図である。
【図３４】図３３のＡ−Ａ線に沿った拡大断面図である。
【図３５】図１１に示す第２チップ搭載工程で、ロジックチップの上方に積層体を配置した状態を模式的に示す説明図である。
【図３６】図１１に示す第２チップ搭載工程で、ロジックチップと積層体とを電気的に接続した状態を模式的に示す説明図である。
【図３７】図３４に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。
【図３８】図３７に示す封止体の全体構造を示す平面図である。
【図３９】図３７に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
【図４０】図３９に示す多数個取りの配線基板を個片化した状態を示す断面図である。
【図４１】図２５に示すボンディング治具に対する変形例を示す断面図である。
【図４２】図２５に示すボンディング治具に対する他の変形例を示す断面図である。
【図４３】図２５に示すボンディング治具に対する他の変形例を示す断面図である。
【図４４】図４３に示すボンディング治具のうち、半導体チップと対向配置される面の平面図である。
【図４５】図４３に示すボンディング治具に対する変形例を示す断面図である。
【図４６】図４５に示すボンディング治具に対する変形例を示す断面図である。
【図４７】図２５に示すボンディング治具に対する他の変形例を示す断面図である。
【図４８】図４７に示すボンディング治具のうち、半導体チップと対向配置される面の平面図である。
【図４９】図１８に対する変形例を示す側面図である。
【図５０】図４９に示すフィルム搬送治具のうち、接着材との対向面側を示す平面図である。
【図５１】図５０のＡ−Ａ線に沿った断面において、フィルム搬送治具の突出部で接着材ＮＣＬ１を押し付けた状態を模式的に示す断面図である。
【図５２】図３に示す半導体装置に対する変形例である半導体装置が備えるチップ搭載面側の平面図である。
【図５３】図１６に対する変形例である配線基板のチップ搭載領域に、ペースト状の接着材を配置した状態を示す拡大平面図である。
【図５４】図５３に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。
【図５５】第１チップ搭載工程で、図５３に示す配線基板に配置された接着材の上方にロジックチップを配置した状態を模式的に示す説明図である。
【図５６】図５５に示すロジックチップと配線基板とを電気的に接続した状態を模式的に示す説明図である。
【図５７】第１チップ搭載工程において、図５３に示す接着材が広がる方向を矢印で模式的に示す説明図である。
【図５８】図５２に示す半導体装置に対する変形例である半導体装置が備えるチップ搭載面側の平面図である。
【図５９】図５８に示す半導体装置のロジックチップを搭載する領域の境界部分を拡大して示す拡大平面図である。
【図６０】図５９のＡ−Ａ線に沿った拡大断面図である。
【図６１】図５９に対する変形例である半導体装置のロジックチップを搭載する領域の境界部分を拡大して示す拡大平面図である。
【図６２】図５２に示す半導体装置に対する変形例である半導体装置のロジックチップを搭載する領域の境界部分を拡大して示す拡大平面図である。
【図６３】図４に対する変形例である半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１５】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【００１６】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００１７】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００１８】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【００１９】
また、本願では、上面、あるいは下面という用語を用いる場合があるが、半導体装置の実装態様には、種々の態様が存在するので、半導体装置を実装した後、例えば上面が下面よりも下方に配置される場合もある。本願では、半導体チップの素子形成面側の平面を上面または主面、上面の反対側の面を下面または裏面として記載する。
【００２０】
（実施の形態１）
本実施の形態では、フリップチップ実装方式を適用した半導体装置の例として、複数の半導体チップが積層された半導体装置を取り上げて説明する。詳しくは、本実施の形態で例示的に取り上げて説明する半導体装置は、演算処理回路が形成された半導体チップ上にメモリ回路が形成された複数の半導体チップを積層し、一つのパッケージ内にシステムが形成された、所謂ＳＩＰ（System In Package）と呼ばれる半導体装置である。
【００２１】
図１は本実施の形態の半導体装置の斜視図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図４は図１のＡ−Ａ線に沿った断面図である。なお、図１〜図４では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール５）の数は、図１〜図４に示す態様には限定されない。また、図３では、ロジックチップＬＣとメモリチップＭＣ４の平面視における位置関係や平面サイズの違いを見易くするため、ロジックチップＬＣの輪郭を、点線により示している。
【００２２】
＜半導体装置＞
図４に示すように、配線基板２は、複数の半導体チップ３が搭載された上面（面、チップ搭載面）２ａ、上面２ａとは反対側の下面（面、実装面）２ｂ、および上面２ａと下面２ｂの間に配置された側面２ｃを有し、図２および図３に示すように平面視において四角形の外形形状を成す。図２および図３に示す例では、配線基板２の平面サイズ（平面視における寸法、上面２ａおよび下面２ｂの寸法、外形サイズ）は、例えば一辺の長さが１４ｍｍ程度の正方形を成す。また、配線基板２の厚さ（高さ）、すなわち、図４に示す上面２ａから下面２ｂまでの距離は、例えば０．２ｍｍ〜０．５ｍｍ程度である。
【００２３】
配線基板２は、上面２ａ側に搭載された半導体チップ３と図示しない実装基板を電気的に接続するためのインタポーザであって、上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層２ｅが形成されている。ここで、本実施の形態の配線基板２は、３つの絶縁層２ｅを有しており、真ん中の絶縁層２ｅがコア層（コア材）であるが、コアとなる絶縁層２ｅを有していない、所謂、コアレス基板を用いても良い。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
【００２４】
また、配線基板２の上面２ａには、半導体チップ３と電気的に接続される端子である、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。一方、配線基板２の下面２ｂには、図示しない実装基板と電気的に接続するための端子、すなわち、半導体装置１の外部接続端子である複数の半田ボール５が接合された、複数のランド２ｇが形成されている。複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。なお、ボンディングリード２ｆやランド２ｇに接続される配線２ｄは、ボンディングリード２ｆやランド２ｇと一体に形成されるので、図４では、ボンディングリード２ｆおよびランド２ｇを、配線２ｄの一部として示している。
【００２５】
また、配線基板２の上面２ａおよび下面２ｂは、絶縁膜（ソルダレジスト膜）２ｈ、２ｋにより覆われている。配線基板２の上面２ａに形成された配線２ｄは絶縁膜２ｈに覆われている。絶縁膜２ｈには開口部が形成され、この開口部において、複数のボンディングリード２ｆの少なくとも一部（半導体チップ３との接合部、ボンディング領域）が絶縁膜２ｈから露出している。また、配線基板２の下面２ｂに形成された配線２ｄは絶縁膜２ｋに覆われている。絶縁膜２ｋには開口部が形成され、この開口部において、複数のランド２ｇの少なくとも一部（半田ボール５との接合部）が絶縁膜２ｋから露出している。
【００２６】
また、図４に示すように、配線基板２の下面２ｂの複数のランド２ｇに接合される複数の半田ボール（外部端子、電極、外部電極）５は、図２に示すように行列状（アレイ状、マトリクス状）に配置されている。また、図２では図示を省略するが、複数の半田ボール５が接合される複数のランド２ｇ（図４参照）も行列状（マトリクス状）に配置されている。このように、配線基板２の実装面側に、複数の外部端子（半田ボール５、ランド２ｇ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。
【００２７】
エリアアレイ型の半導体装置１は、配線基板２の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置１の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置１を省スペースで実装することができる。
【００２８】
また、半導体装置１は、配線基板２上に搭載される半導体チップ３を備えている。図４に示す例では、配線基板２の上面２ａ上に複数の半導体チップ３が積層されている。また、複数の半導体チップ３のそれぞれは、表面（主面、上面）３ａ、表面３ａとは反対側の裏面（主面、下面）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｃを有し、図３に示すように平面視において四角形の外形形状を成す。このように、複数の半導体チップ３を積層することにより、半導体装置１を高機能化させた場合であっても、実装面積を低減することができる。
【００２９】
また、図３および図４に示す例では、最下段（配線基板２に最も近い位置）に搭載される半導体チップ３は、演算処理回路ＰＵ（図５参照）が形成されたロジックチップ（半導体チップ）ＬＣである。一方、ロジックチップＬＣの上段に搭載される半導体チップ３は、ロジックチップＬＣとの間で通信するデータを記憶する主記憶回路（記憶回路）ＭＭ（図５参照）が形成された、メモリチップ（半導体チップ）ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４である。なお、ロジックチップＬＣには、上記した演算処理回路の他、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の主記憶回路の動作を制御する制御回路が形成されている。半導体装置１の回路構成例については、後述する。
【００３０】
また、図４に示すように、配線基板２上に搭載されるロジックチップＬＣと配線基板２の間、およびロジックチップＬＣとメモリチップＭＣ１の間には、それぞれ、接着材ＮＣＬ（絶縁性接着材）が配置される。接着材ＮＣＬは、上段側の半導体チップ３の表面３ａと下段側の半導体チップ３の裏面３ｂ（または、配線基板２の上面２ａ）の間の空間を塞ぐように配置される。
【００３１】
詳しくは、この接着材ＮＣＬは、配線基板２上にロジックチップＬＣを接着固定する接着材（絶縁性接着材）ＮＣＬ１、およびロジックチップ上にメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを接着固定する接着材（絶縁性接着材）ＮＣＬ２を含む。また、接着材ＮＣＬ１、ＮＣＬ２は、それぞれ絶縁性（非導電性）の材料（例えば樹脂材料）から成る。ロジックチップＬＣと配線基板２の接合部、およびロジックチップＬＣと積層体ＭＣＳの接合部に接着材ＮＣＬを配置することで、各接合部に設けられている複数の電極間を電気的に絶縁し、かつ各接合部を保護することができる。
【００３２】
また、図４に示す例では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間には、封止体４とは異なる封止体（チップ積層体用封止体、チップ積層体用樹脂体）６が配置され、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳは封止体６により封止されている。封止体６は、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａおよび裏面３ｂに密着するように埋め込まれ、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳは、各半導体チップ３間の接合部および封止体６により一体化される。また、封止体６は、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の各接合部に封止体６を配置することで、各接合部に設けられている複数の電極間を電気的に絶縁することができる。
【００３３】
ただし、図４に示すようにメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳのうち、最下段（最もロジックチップＬＣに近い位置）に搭載されるメモリチップＭＣ１の表面３ａは、封止体６から露出している。また、図３および図４に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳのうち、最上段に配置されるメモリチップＭＣ４の裏面３ｂは封止体６から露出している。
【００３４】
また、半導体装置１は、複数の半導体チップ３を封止する封止体４を備える。封止体４は、上面（面、表面）４ａ、上面４ａとは反対側に位置する下面（面、裏面、実装面）４ｂ（図４参照）、および上面４ａと下面４ｂの間に位置する側面４ｃを有し、平面視において四角形の外形形状を成す。図１に示す例では、封止体４の平面サイズ（上面４ａ側から平面視した時の寸法、上面４ａの外形サイズ）は配線基板２の平面サイズと同じであって、封止体４の側面４ｃは配線基板２の側面２ｃと連なっている。また、図１に示す例では、封止体４の平面寸法（平面視における寸法）は、例えば一辺の長さが１４ｍｍ程度の正方形を成す。
【００３５】
封止体４は、複数の半導体チップ３を保護する樹脂体であって、複数の半導体チップ３間、および半導体チップ３と配線基板２に密着させて封止体４を形成することで、薄い半導体チップ３の損傷を抑制することができる。また、封止体４は、保護部材としての機能を向上させる観点から例えば以下のような材料で構成される。封止体４には、複数の半導体チップ３間および半導体チップ３および配線基板２に密着させ易く、かつ、封止後には、有る程度の硬さが要求されるので、例えばエポキシ系樹脂などの熱硬化性樹脂が含まれることが好ましい。また、硬化後の封止体４の機能を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子が樹脂材料中に混合されていることが好ましい。例えば、封止体４を形成した後の熱変形による半導体チップ３の損傷を抑制する観点からは、フィラー粒子の混合割合を調整して、半導体チップ３と封止体４の線膨張係数を近づけることが好ましい。
【００３６】
＜半導体装置の回路構成＞
次に、半導体装置１の回路構成例について説明する。図５に示すように、ロジックチップＬＣには、上記した演算処理回路ＰＵの他、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の主記憶回路ＭＭの動作を制御する制御回路ＣＵが形成されている。また、ロジックチップＬＣには、例えば一次的にデータを記憶するキャッシュメモリなど、上記した主記憶回路ＭＭよりも記憶容量が小さい補助記憶回路（記憶回路）ＳＭが形成されている。図５では、一例として演算処理回路ＰＵ、制御回路ＣＵ、補助記憶回路ＳＭを総称して、コア回路（主回路）ＣＲ１として示している。ただし、コア回路ＣＲ１に含まれる回路は、上記以外の回路が含まれていても良い。
【００３７】
また、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路（外部入出力回路）ＧＩＦが形成されている。外部インタフェース回路ＧＩＦには、ロジックチップＬＣと図示しない外部機器との間で信号を伝送する信号線ＳＧが接続される。また、外部インタフェース回路ＧＩＦは、コア回路ＣＲ１とも電気的に接続され、コア回路ＣＲ１は、外部インタフェース回路ＧＩＦを介して外部機器と信号を伝送することができる。
【００３８】
また、ロジックチップＬＣには、内部機器（例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）との間で信号の入出力を行う内部インタフェース回路（内部入出力回路）ＮＩＦが形成されている。内部インタフェース回路ＮＩＦには、データ信号を伝送するデータ線（信号線）ＤＳ、アドレス信号を伝送するアドレス線（信号線）ＡＳ、およびその他の信号を伝送する信号線ＯＳが接続されている。これらの、データ線ＤＳ、アドレス線ＡＳ、および信号線ＯＳは、それぞれメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の内部インタフェース回路ＮＩＦに接続されている。図５では、外部インタフェース回路ＧＩＦや内部インタフェース回路ＮＩＦなど、ロジックチップＬＣ以外の電子部品との間で信号の入出力を行う回路を、入出力回路ＮＳ１として示している。
【００３９】
また、ロジックチップＬＣには、コア回路ＣＲ１や入出力回路ＮＳ１を駆動するための電位を供給する電源回路ＤＲを備えている。電源回路ＤＲには、ロジックチップＬＣの入出力回路ＮＳ１を駆動する電圧を供給する、電源回路（入出力用電源回路）ＤＲ１と、ロジックチップＬＣのコア回路ＣＲ１を駆動する電圧を供給する、電源回路（コア用電源回路）ＤＲ２が含まれる。電源回路ＤＲには、例えば異なる複数の電位（第１電源電位と第２電源電位）が供給され、その電位差によりコア回路ＣＲ１や入出力回路ＮＳ１に印加される電圧が規定される。
【００４０】
ロジックチップＬＣのように、ある装置やシステムの動作に必要な回路が一つの半導体チップ３に集約して形成されたものを、ＳｏＣ（System on a Chip）と呼ぶ。ところで、ロジックチップＬＣに図５に示す主記憶回路ＭＭを形成すれば、ロジックチップＬＣ、１枚でシステムを構成することができる。しかし、動作させる装置やシステムに応じて、必要な主記憶回路ＭＭ（図５参照）の容量は異なる。そこで、ロジックチップＬＣとは別の半導体チップ３に主記憶回路ＭＭを形成することで、ロジックチップＬＣの汎用性を向上させることができる。
【００４１】
また、要求される主記憶回路ＭＭの記憶容量に応じて、複数枚のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を接続することで、システムが備える記憶回路の容量の設計上の自由度が向上する。図５に示す例では、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、それぞれ主記憶回路ＭＭが形成されている。図５では主記憶回路ＭＭをメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のコア回路（主回路）ＣＲ２として示している。ただし、コア回路ＣＲ２に含まれる回路は、主記憶回路ＭＭ以外の回路が含まれていても良い。
【００４２】
また、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、それぞれ内部機器（例えば、ロジックチップＬＣ）との間で信号の入出力を行う内部インタフェース回路（内部入出力回路）ＮＩＦが形成されている。図５では、各メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４以外の電子部品との間で信号の入出力を行う内部インタフェース回路ＮＩＦを、入出力回路ＮＳ２として示している。
【００４３】
また、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、コア回路ＣＲ２や入出力回路ＮＳ２を駆動するための電位を供給する電源回路（駆動回路）ＤＲを備えている。電源回路ＤＲには、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の入出力回路ＮＳ２を駆動する電圧を供給する、電源回路（入出力用電源回路）ＤＲ３と、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のコア回路ＣＲ２を駆動する電圧を供給する、電源回路（コア用電源回路）ＤＲ４が含まれる。電源回路ＤＲには、例えば異なる複数の電位（例えば第１電源電位と第２電源電位）が供給され、その電位差によりコア回路ＣＲ２や入出力回路ＮＳ２に印加される電圧が規定される。
【００４４】
なお、図５に示す例では、ロジックチップＬＣの電源回路ＤＲ１と、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の電源回路ＤＲ３を兼用化している。言い換えれば、ロジックチップＬＣの入出力回路ＮＳ１とメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の入出力回路ＮＳ２は、電源線Ｖ２から供給される同じ電圧が印加されて駆動するようになっている。このように、電源回路ＤＲの一部または全部を兼用化することで、電源回路に電位（駆動電圧）を供給する電源線Ｖ１、Ｖ２、Ｖ３の数を低減することができる。また、電源線Ｖ１、Ｖ２、Ｖ３の数を低減すれば、ロジックチップＬＣに形成される電極数を低減することができる。
【００４５】
半導体装置１のように、ある装置やシステムの動作に必要な回路が一つの半導体装置１に集約して形成されたものを、ＳｉＰ（System in Package）と呼ぶ。なお、図４では、一つのロジックチップＬＣ上に、四つのメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層した例を示しているが、上記の通り、半導体チップ３の積層数には種々の変形例がある。図示は省略するが、例えば、最小限の構成としては、一つのロジックチップＬＣ上に一つのメモリチップＭＣ１を搭載する変形例に適用することができる。
【００４６】
また、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の汎用性を向上させる観点からは、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の平面サイズ（平面視における寸法、表面３ａおよび裏面３ｂの寸法、外形サイズ）は、各半導体チップ３の機能を達成可能な範囲内で最小化することが好ましい。ロジックチップＬＣは、回路素子の集積度を向上させることにより平面サイズを低減することができる。一方、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、平面サイズに応じて、主記憶回路ＭＭの容量や伝送速度（例えばデータバスの幅によるデータ転送量）が変化するので、平面サイズの小型化には限界がある。
【００４７】
このため、図４に示す例では、メモリチップＭＣ４の平面サイズは、ロジックチップＬＣの平面サイズよりも大きい。例えば、メモリチップＭＣ４の平面サイズは、一辺の長さが８ｍｍ〜１０ｍｍ程度の四角形であるのに対し、ロジックチップＬＣの平面サイズは、一辺の長さが５ｍｍ〜６ｍｍ程度の四角形である。また、図示は省略するが、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３の平面サイズは、メモリチップＭＣ４の平面サイズと同じである。
【００４８】
また、上記したように、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路ＧＩＦが形成されるので、外部機器との伝送距離を短縮する観点から、複数の半導体チップ３の積層順は、ロジックチップＬＣを最下段、すなわち、配線基板２に最も近い位置に搭載することが好ましい。つまり、半導体装置１のように平面サイズの小さい半導体チップ３（ロジックチップＬＣ）上に、平面サイズが大きい半導体チップ３（メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）を積層する構成が好ましい。
【００４９】
＜半導体チップの構造例＞
次に、図４に示すロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の詳細および各半導体チップ３の電気的な接続方法について説明する。図６は図４に示すＡ部の拡大断面図である。また、図７は、図４に示すメモリチップの表面側を示す平面図、図８は、図７に示すメモリチップの裏面側の一例を示す平面図である。また、図９は、図４に示すロジックチップの表面側を示す平面図、図１０は、図９に示すロジックチップの裏面側の一例を示す平面図である。なお、図６〜図１０では、見易さのため、電極数を少なくして示しているが、電極（表面電極３ａｐ、裏面電極３ｂｐ、貫通電極３ｔｓｖ）の数は、図６〜図１０に示す態様には限定されない。また、図８では、メモリチップＭＣ１、ＭＣ２、ＭＣ３の裏面図を示すが、裏面電極３ｂｐが形成されないメモリチップＭＣ４（図４参照）の裏面の構造は、図３に示されているので、図示は省略する。
【００５０】
本願発明者は、ＳｉＰ型の半導体装置の性能を向上させる技術を検討しているが、この一環として、ＳｉＰに搭載される複数の半導体チップ間の信号伝送速度を、例えば１２Ｇｂｐｓ（毎秒１２ギガビット）以上に向上させる技術について検討した。ＳｉＰに搭載される複数の半導体チップ間の伝送速度を向上させる方法として、内部インタフェースのデータバスの幅を大きくして１回に伝送するデータ量を増加させる方法がある（以下、バス幅拡大化と記載する）。また、別の方法として、単位時間当たりの伝送回数を増やす方法がある（以下、高クロック化と記載する）。また、上記したバス幅拡大法とクロック数増加法を組み合わせて適用する方法がある。図１〜図５を用いて説明した半導体装置１は、バス幅拡大化と高クロック化を組み合わせて適用することにより、内部インタフェースの伝送速度を１２Ｇｂｐｓ以上に向上させた半導体装置である。
【００５１】
例えば図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ５１２ｂｉｔのデータバスの幅を持つ、所謂、ワイドＩ／Ｏメモリである。詳しくは、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、データバスの幅が１２８ｂｉｔのチャンネルを、それぞれ４つ備えており、この４チャンネルのバス幅を合計すると、５１２ｂｉｔとなる。また、各チャンネルの単位時間当たりの伝送回数は高クロック化され、例えばそれぞれ３Ｇｂｐｓ以上になっている。
【００５２】
このように、高クロック化とバス幅拡大化を組み合わせて適用する場合には、多数のデータ線を高速で動作させる必要があるため、ノイズの影響を低減する観点から、データの伝送距離を短縮する必要がある。そこで、図４に示すように、ロジックチップＬＣとメモリチップＭＣ１は、ロジックチップＬＣとメモリチップＭＣ１の間に配置される導電性部材を介して電気的に接続されている。また、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間に配置される導電性部材を介して電気的に接続される。言い換えれば、半導体装置１では、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。また、半導体装置１では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。
【００５３】
本実施の形態では複数の半導体チップ３同士を直接的に接続する方法として、半導体チップ３を厚さ方向に貫通する貫通電極３ｔｓｖを形成し、この貫通電極３ｔｓｖを介して積層された半導体チップ３同士を接続する技術を適用している。詳しくは、図６に示すようにロジックチップＬＣは、表面３ａに形成された複数の表面電極（電極、パッド、表面側パッド）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッド、裏面側パッド）３ｂｐを有している。また、ロジックチップＬＣは、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
【００５４】
半導体チップ３が備える各種回路（半導体素子およびこれに接続される配線）は、半導体チップ３の表面３ａ側に形成される。詳しくは、半導体チップ３は、例えばシリコン（Ｓｉ）からなる半導体基板（図示は省略）を備え、半導体基板の主面（素子形成面）に、例えばトランジスタなどの複数の半導体素子（図示は省略）が形成される。半導体基板の主面上（表面３ａ側）には、複数の配線と複数の配線間を絶縁する絶縁膜を備える配線層（図示は省略）が積層される。配線層の複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。半導体チップ３の表面３ａ（図４参照）に形成される複数の表面電極３ａｐは、半導体基板と表面３ａの間に設けられている配線層を介して半導体素子と電気的に接続され、回路の一部を構成する。
【００５５】
したがって、図６に示すように、半導体チップ３を厚さ方向に貫通する貫通電極３ｔｓｖを形成し、貫通電極３ｔｓｖを介して表面電極３ａｐと裏面電極３ｂｐを電気的に接続することで、裏面電極３ｂｐと表面３ａ側に形成された半導体チップ３の回路を電気的に接続することができる。つまり、図６に示すように、メモリチップＭＣ１の表面電極３ａｐとロジックチップＬＣの裏面電極３ｂｐを、外部端子（突起電極、導電性部材、バンプ電極）７を介して電気的に接続すれば、メモリチップＭＣ１の回路とロジックチップＬＣの回路は貫通電極３ｔｓｖを介して電気的に接続される。
【００５６】
また、本実施の形態では、メモリチップＭＣ１と配線基板２の間に搭載されるロジックチップＬＣが、複数の貫通電極３ｔｓｖを有している。このため、メモリチップＭＣ１とロジックチップＬＣを、貫通電極３ｔｓｖを介して電気的に接続することで、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路から、配線基板２や図示しないワイヤ（ボンディングワイヤ）を排除することができる。この結果、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、ロジックチップＬＣとメモリチップＭＣ１の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
【００５７】
また、図６に示す例では、ロジックチップＬＣ上には、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層されるので、この複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４間でも、信号伝送速度を向上させることが好ましい。そこで、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、上下にそれぞれ半導体チップ３が配置されるメモリチップＭＣ１、ＭＣ２、ＭＣ３は、ロジックチップＬＣと同様に複数の貫通電極３ｔｓｖを有している。詳しくは、メモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、表面３ａに形成された複数の表面電極（電極、パッド）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッド）３ｂｐを有している。また、メモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
【００５８】
したがって、上記したロジックチップＬＣの場合と同様に、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の裏面電極３ｂｐを、外部端子７などの導電性部材を介して電気的に接続すれば、積層された複数の半導体チップ３の回路は、貫通電極３ｔｓｖを介して電気的に接続される。
【００５９】
このため、各半導体チップ３間を、外部端子７（図６に示す例では、半田材７ａと突起電極７ｂ）を介して接続することで、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の伝送経路から、配線基板２や図示しないワイヤ（ボンディングワイヤ）を排除することができる。この結果、積層された複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
【００６０】
なお、図６に示す例では、最上段に搭載されるメモリチップＭＣ４は、メモリチップＭＣ３と接続されれば良いので、複数の表面電極３ａｐは形成されるが、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖは形成されていない。このように、最上段に搭載されるメモリチップＭＣ４は、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えない構造を採用することで、メモリチップＭＣ４の製造工程を簡略化することができる。ただし、図示は省略するが、変形例としては、メモリチップＭＣ４についても、メモリチップＭＣ１、ＭＣ２、ＭＣ３と同様に、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えた構造にすることもできる。この場合、積層される複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を同一の構造にすることで、製造効率を向上させることができる。
【００６１】
また、積層された半導体チップ３の間に配置され、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の裏面電極３ｂｐを電気的に接続する外部端子７は、図６に示す例では、以下の材料を用いている。すなわち、ロジックチップＬＣと配線基板２を電気的に接続する外部端子７は、柱状（例えば円柱形）に形成した銅（Ｃｕ）を主成分とする部材（突起電極７ｂ）の先端に、ニッケル（Ｎｉ）膜、半田（例えばＳｎＡｇ）膜（半田材７ａ）を積層した金属部材である。ロジックチップＬＣと配線基板２の電気的な接続部分では、外部端子７の先端の半田膜が裏面電極３ｂｐにボンディングリード２ｆに接合される。
【００６２】
また、図６に示す例では、複数の半導体チップ３同士を電気的に接続する接合部に設けられた外部端子７も、柱状に形成した銅を主成分とする部材（突起電極７ｂ）の先端に、ニッケル（Ｎｉ）膜、半田（例えばＳｎＡｇ）膜（半田材７ａ）を積層した金属部材である。積層される半導体チップ３同士は、外部端子７の先端の半田膜が裏面電極３ｂｐに接合されることで、電気的に接続される。
【００６３】
ただし、外部端子７を構成する材料は、電気的特性上の要求、あるいは接合強度上の要求を満たす範囲内で種々の変形例を適用することができる。例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれを電気的に接続する部分では、図６に示す突起電極７ｂを形成せず、半田材７ａを表面電極３ａｐと裏面電極３ｂｐに接合する方式でも良い。また、突起電極７ｂの形状にも種々の変形例がある。例えば、ワイヤの先端を溶融させてボール部を形成した後、該ボール部を表面電極３ａｐに圧着する、所謂、ボールボンディング技術により形成したスタッドバンプを、突起電極７ｂとして用いることもできる。この場合、突起電極７ｂは、例えば、金（Ａｕ）を主成分とする金属材料で形成することができる。
【００６４】
また、図６に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３のように、貫通電極３ｔｓｖを備える半導体チップ３は、厚さ、すなわち、表面３ａと裏面３ｂの離間距離は薄く（小さく）することが好ましい。半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖの伝送距離が短縮されるので、インピーダンス成分を低減できる点で好ましい。また、半導体基板の厚さ方向に開口部（貫通孔および貫通しない穴を含む）を形成する場合、孔の深さが深くなるほど加工精度が低下する。言い換えれば、半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖを形成するための開口部の加工精度を向上させることができる。このため、複数の貫通電極３ｔｓｖの径（半導体チップ３の厚さ方向に対して直交方向の長さ、幅）を揃えることができるので、複数の伝送経路のインピーダンス成分を制御し易くなる。
【００６５】
図６に示す例では、ロジックチップＬＣの厚さは、ロジックチップＬＣ上に配置される複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳ（図４参照）の厚さよりも薄い。例えば、ロジックチップＬＣの厚さおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれの厚さは５０μｍ程度である。これに対し、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳ（図４参照）の厚さは２６０μｍ程度である。
【００６６】
上記のように、半導体チップ３を薄型化する場合、半導体チップ３を露出させた状態では、半導体チップ３が損傷する懸念がある。本実施の形態によれば、図４に示すように、複数の半導体チップ３に封止体４を密着させて封止する。このため、封止体４は半導体チップ３の保護部材として機能し、半導体チップ３の損傷を抑制することができる。つまり、本実施の形態によれば、複数の半導体チップ３を樹脂で封止することにより、半導体装置１の信頼性（耐久性）を向上させることができる。
【００６７】
また、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１の場合、伝送距離短縮の観点から、半導体チップ３と配線基板２の間隔も狭くする事が好ましい。例えば、図６に示す例では、ロジックチップＬＣの表面３ａと配線基板２の上面２ａの間隔は例えば１０μｍ〜２０μｍ程度である。また、メモリチップＭＣ１の表面３ａと配線基板２の上面２ａの間隔は例えば７０μｍ〜１００μｍ程度である。このように、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１では、半導体チップ３の厚さおよび離間距離を小さくすることで、伝送距離の短縮を図ることが好ましい。
【００６８】
また、本実施の形態では、表面電極３ａｐおよび裏面電極３ｂｐの平面視におけるレイアウトにおいて、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４とロジックチップＬＣの間の伝送距離を短縮することが可能な構成を適用している。
【００６９】
図７に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が備える複数の表面電極３ａｐは、表面３ａにおいて中央部に集約して配置されている。また、図８に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３が備える複数の裏面電極３ｂｐは、裏面３ｂにおいて中央部に集約して配置されている。また、図６に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の複数の表面電極３ａｐとメモリチップＭＣ１、ＭＣ２、ＭＣ３の複数の裏面電極３ｂｐは、それぞれが厚さ方向に重なる位置に配置されている。
【００７０】
また、図９に示すように、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（複数の表面電極３ａｐ１）は、表面３ａにおいて中央部に集約して配置されている。また、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（複数の表面電極３ａｐ２）は、表面３ａの周縁部に表面３ａの辺（側面３ｃ）に沿って配置されている。図９に示す複数の表面電極３ａｐのうち、表面３ａの中央部に配置される複数の表面電極３ａｐ１は、図６に示す貫通電極３ｔｓｖを介して裏面電極３ｂｐと電気的に接続されている。つまり複数の表面電極３ａｐ１は、内部インタフェース用の電極である。一方、図９に示す複数の表面電極３ａｐのうち、表面３ａの周縁部に配置される複数の表面電極３ａｐ２は、図４に示す配線基板２を介して図示しない外部機器と電気的に接続されている。詳しくは、表面電極３ａｐ２は、外部端子７を介してボンディングリード２ｆ（図４参照）と電気的に接合されている。つまり複数の表面電極３ａｐ２は、外部インタフェース用の電極である。
【００７１】
複数の半導体チップ３の間の伝送距離を短くする観点からは、図６に示すように内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐを厚さ方向に重なる位置に配置して外部端子７を介して接続する方式が特に好ましい。
【００７２】
また、上記したように、ロジックチップＬＣの平面サイズは、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の平面サイズよりも小さい。また、図３に示すように半導体装置１では、平面視において、ロジックチップＬＣの裏面３ｂの中央部（中央領域）がメモリチップＭＣ４の中央部（中央領域）と重なるように配置されている。つまり、平面視において、メモリチップＭＣ４の四つの側面３ｃは、ロジックチップＬＣの四つの側面３ｃよりも外側に配置される。言い換えれば、複数の半導体チップ３は、メモリチップＭＣ４の四つの側面３ｃが、ロジックチップＬＣの四つの側面３ｃと配線基板２の四つの側面２ｃの間に位置するように、配線基板２上に積層して搭載される。また、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３は平面視において、メモリチップＭＣ４と重なる位置（同じ位置）に配置される。
【００７３】
このため、平面視において、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の周縁部（表面３ａおよび裏面３ｂの周縁部）は、ロジックチップＬＣの外側の周辺領域と重なる位置に配置される。言い換えれば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の周縁部と配線基板２の間には、ロジックチップＬＣが存在しない（例えば図４を参照）。
【００７４】
そこで、図６に示す各半導体チップ３の、内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐを厚さ方向に重なる位置に配置するためには、少なくとも内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐは、ロジックチップＬＣと厚さ方向に重なる位置に配置することが好ましい。また、ロジックチップＬＣの周縁部には、図９に示すように、外部インタフェース用の複数の表面電極３ａｐ２が配置される。したがって、ロジックチップＬＣの表面３ａにおいて、内部インタフェース用の複数の表面電極３ａｐ１は、表面３ａの中央部に集約して配置することが好ましい。
【００７５】
また、図７に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａ側（詳しくは、半導体基板の主面上）には、複数のメモリ領域（記憶回路素子配列領域）ＭＲが形成されている。図７に示す例では、上記した４チャンネルに対応した四つのメモリ領域ＭＲが形成されている。各メモリ領域ＭＲには複数のメモリセル（記憶回路素子）がアレイ状に配置されている。ここで、図７に示すように、複数の表面電極３ａｐを表面３ａの中央部に集約して配置すれば、表面電極群が配置された領域を囲むように、４チャンネル分のメモリ領域ＭＲを配置するこができる。この結果、各メモリ領域ＭＲから表面電極３ａｐまでの距離を均等化することができる。つまり、複数のチャンネルそれぞれの伝送距離を等長化することができるので、チャネル毎の伝送速度の誤差を低減することができる点で好ましい。
【００７６】
ところで、図９に示すロジックチップＬＣの表面３ａの中央部に集約される表面電極３ａｐ１を内部インタフェース専用の電極として利用する場合には、表面電極３ａｐ１を図６に示す配線基板２と電気的に接続しなくても機能させることができる。しかし、図６に示すように、表面電極３ａｐ１の一部を配線基板２のボンディングリード２ｆと電気的に接続した場合には、表面電極３ａｐ１の一部を外部インタフェース用の電極として利用できる点で好ましい。
【００７７】
例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には図５に示す主記憶回路ＭＭを駆動させるための電源回路ＤＲが形成されるが、この電源回路ＤＲに電源電位（第１基準電位）や基準電位（第１基準電位と異なる第２基準電位、例えば接地電位）を供給する端子として、図９に示す表面電極３ａｐ１の一部を利用することが考えられる。言い換えれば、図９に示す例では、ロジックチップＬＣの表面３ａの中央部に配置される複数の表面電極３ａｐ１には、第１基準電位（例えば電源電位）が供給される第１基準電位電極と、第１基準電位とは異なる第２基準電位（例えば接地電位）が供給される第２基準電位電極が含まれる。さらに言い換えれば、図９に示す例では、ロジックチップＬＣの表面３ａの中央部に配置される複数の表面電極３ａｐ１には、メモリチップＭＣ１に形成された回路を駆動する電圧を供給する電源線Ｖ２、Ｖ３（図５参照）が含まれる。
【００７８】
信号伝送速度を向上させる場合、瞬間的な電圧降下などによる動作の不安定化を抑制する観点から、電源の供給源と電源を消費する回路間の伝送距離を短くすることが好ましい。そこで、ロジックチップＬＣの表面電極３ａｐ１の一部を配線基板２と電気的に接続し、第１基準電位（例えば電源電位）や第２基準電位（例えば接地電位）を供給すれば、電源を消費する回路が形成されたメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の駆動回路までの距離を短縮できる点で好ましい。また、第１基準電位（例えば電源電位）が供給される第１基準電位電極と、第１基準電位とは異なる第２基準電位（例えば接地電位）が供給される第２基準電位電極は、図６に示すように表面電極３ａｐと裏面電極３ｂｐが厚さ方向に重なるように配置され、かつ貫通電極３ｔｓｖを介して電気的に接続されていることが好ましい。
【００７９】
＜半導体装置の製造方法＞
次に、図１〜図１０を用いて説明した半導体装置１の製造工程について説明する。半導体装置１は、図１１に示すフローに沿って製造される。図１１は、図１〜図１０を用いて説明した半導体装置の製造工程の概要を示す説明図である。各工程の詳細については、図１２〜図４０を用いて、以下に説明する。
【００８０】
＜基板準備工程＞
まず、図１１に示す基板準備工程では、図１２〜図１７に示す配線基板２０を準備する。図１２は、図１１に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。また、図１３は図１２に示すデバイス領域１個分の拡大平面図である。また、図１４は図１３のＡ−Ａ線に沿った拡大断面図である。また、図１５は、図１３の反対側の面を示す拡大平面図である。なお、図１２〜図１５では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ）の数は、図１２〜図１５に示す態様には限定されない。
【００８１】
図１２に示すように、本工程で準備する配線基板２０は、枠部（外枠）２０ｂの内側に複数のデバイス領域２０ａを備えている。詳しくは、複数（図１２では２７個）のデバイス領域２０ａが行列状に配置されている。複数のデバイス領域２０ａは、それぞれが、図１〜図４に示す配線基板２に相当する。配線基板２０は、複数のデバイス領域２０ａと、各デバイス領域２０ａの間にダイシングライン（ダイシング領域）２０ｃを有する、所謂、多数個取り基板である。このように、複数のデバイス領域２０ａを備える多数個取り基板を用いることで、製造効率を向上させることができる。
【００８２】
また、図１３および図１４に示すように各デバイス領域２０ａには、図４を用いて説明した配線基板２の構成部材がそれぞれ形成されている。配線基板２０は、上面２ａ、上面２ａの反対側の下面２ｂ、および上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層（コア層）２ｅが形成されている。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
【００８３】
また、図１３に示すように、配線基板２０の上面２ａは、図１１に示す第１チップ搭載工程において、図９に示すロジックチップＬＣを搭載する予定領域であるチップ搭載領域（チップ搭載部）２ｐ１を含む。チップ搭載領域２ｐ１は上面２ａにおいて、デバイス領域２０ａの中央部に存在する。なお、図１３ではチップ搭載領域２ｐ１、デバイス領域２０ａ、およびダイシングライン２０ｃの位置を示すため、チップ搭載領域２ｐ１、デバイス領域２０ａ、およびダイシングライン２０ｃの輪郭を２点鎖線で示す。しかし、チップ搭載領域２ｐ１は、上記の通りロジックチップＬＣを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。また、デバイス領域２０ａおよびダイシングライン２０ｃについても、実際に視認可能な境界線が存在する必要はない。
【００８４】
また、配線基板２０の上面２ａは、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。ボンディングリード２ｆは、図１１に示す第１チップ搭載工程において、図９に示すロジックチップＬＣの表面３ａに形成された複数の表面電極３ａｐと電気的に接続される端子である。本実施の形態では、ロジックチップＬＣの表面３ａ側を配線基板２０の上面２ａと対向させる、所謂、フェイスダウン実装方式でロジックチップＬＣを搭載するので、複数のボンディングリード２ｆの接合部は、チップ搭載領域２ｐ１の内側に形成される。
【００８５】
また、配線基板２０の上面２ａは、絶縁膜（ソルダレジスト膜）２ｈにより覆われている。絶縁膜２ｈには開口部２ｈｗが形成され、この開口部２ｈｗにおいて、複数のボンディングリード２ｆの少なくとも一部（半導体チップとの接合部、ボンディング領域）が絶縁膜２ｈから露出している。図１３に示す例では、ボンディングリード群ごとに、複数のボンディングリード２ｆを一括して露出させる開口部２ｈｗが形成されている。
【００８６】
ただし、開口部２ｈｗの形状は、図１３に示す態様の他、種々の変形例がある。例えば、複数のボンディングリード２ｆのそれぞれの接続部を選択的に露出させるような、開口面積が小さい開口部２ｈｗを形成することができる。また例えば、図１３に示す複数の開口部２ｈｗを連結して、複数のボンディングリード群を一括して露出させる開口部２ｈｗを形成することもできる。
【００８７】
また、図１５に示すように、配線基板２０の下面２ｂには複数のランド２ｇが形成されている。配線基板２０の下面２ｂは、絶縁膜（ソルダレジスト膜）２ｋにより覆われている。絶縁膜２ｋには開口部２ｋｗが形成され、この開口部２ｋｗにおいて、複数のランド２ｇの少なくとも一部（半田ボール５との接合部）が絶縁膜２ｋから露出している。
【００８８】
また、図１４に示すように、複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。これら複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇなどの導体パターンは、例えば、銅（Ｃｕ）を主成分とする金属材料で形成される。また、複数のボンディングリード２ｆのうち、開口部２ｈｗ内に配置され、絶縁膜２ｈから露出する部分には、有機絶縁層（ＯＳＰ；Organic Solderability Preservative）や半田膜、あるいは金（Ａｕ）めっき層を形成しても良い。ボンディングリード２ｆの一部（図９に示す外部端子７を接続する部分）に有機絶縁層（ＯＳＰ）や半田膜、あるいは金（Ａｕ）めっき層を形成しておくことにより、図１１に示す第１チップ搭載工程において、外部端子７とボンディングリード２ｆを容易に接続することができる。
【００８９】
図１４に示す複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇは例えば、電解めっき法により形成することができる。また、複数のボンディングリード２ｆの一部に形成される半田膜あるいは金（Ａｕ）めっき層も、例えば、電解めっき法により形成することができる。また、図１４に示すように、４層以上（図１４では４層）の配線層を有する配線基板２０は、例えば、コア材となる絶縁層の両面に配線層を順次積層する、所謂、ビルドアップ工法により形成することができる。
【００９０】
＜第１接着材配置工程＞
次に、図１１に示す第１接着材配置工程では、図１６および図１７に示すように、配線基板２０の上面２ａのチップ搭載領域２ｐ１上に接着材ＮＣＬ１を配置する。図１６は、図１３に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図、図１７は図１６のＡ−Ａ線に沿った拡大断面図である。また、図１８は、図１７に示す配線基板上に接着材を配置した状態を模式的に示す側面図である。また、図１９は、図１８に示す接着材をローラで配線基板に向かって押し付ける状態を模式的に示す側面図である。また、図２０は、図１９に示す工程の前に、接着材の一部を配線基板に向かって押し付けた状態を示す拡大平面図である。
【００９１】
なお、図１６ではチップ搭載領域２ｐ１、２ｐ２、デバイス領域２０ａ、およびダイシングライン２０ｃの位置を示すため、チップ搭載領域２ｐ１、２ｐ２、デバイス領域２０ａ、およびダイシングライン２０ｃの輪郭をそれぞれ２点鎖線で示す。また、図２０では、部分ＨＰＺ、チップ搭載領域２ｐ１、デバイス領域２０ａ、およびダイシングライン２０ｃの輪郭をそれぞれ２点鎖線で示す。ただし、チップ搭載領域２ｐ１、２ｐ２は、それぞれ、ロジックチップＬＣおよび積層体ＭＣＳを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。また、デバイス領域２０ａおよびダイシングライン２０ｃについても、実際に視認可能な境界線が存在する必要はない。なお、以下、チップ搭載領域２ｐ１、２ｐ２、デバイス領域２０ａおよびダイシングライン２０ｃを平面図において図示する場合には、同様に実際に視認可能な境界線が存在する必要はない。また、図２０は平面図であるが、部分ＨＰＺの位置を明示するため、部分ＨＰＺにハッチングを付して示している。
【００９２】
一般に、半導体チップをフェイスダウン実装方式（フリップチップ接続方式）で配線基板上に搭載する場合、半導体チップと配線基板を電気的に接続した後で接続部分を樹脂で封止する方式（後注入方式）が行われる。この場合、半導体チップと配線基板の隙間の近傍に配置したノズルから樹脂を供給し、毛細管現象を利用して樹脂を隙間に埋め込む。
【００９３】
一方、本実施の形態で説明する例では、後述する第１チップ搭載工程でロジックチップＬＣ（図９参照）を配線基板２０上に搭載する前に、接着材ＮＣＬ１をチップ搭載領域２ｐ１に配置し、接着材ＮＣＬ１上からロジックチップＬＣを押し付けて配線基板２０と電気的に接続する方式（先塗布方式）で、ロジックチップＬＣを搭載する。
【００９４】
上記した後注入方式の場合、毛細管現象を利用して樹脂を隙間に埋め込むので、一つのデバイス領域２０ａに対する処理時間（樹脂を注入する時間）が長くなる。一方、上記した先塗布方式の場合、ロジックチップＬＣの先端（例えば、図６に示す突起電極７ｂの先端に形成された半田材７ａ）とボンディングリード２ｆの接合部が接触した時点で、既に配線基板２０とロジックチップＬＣの間には、接着材ＮＣＬ１が埋め込まれている。したがって、上記した後注入方式と比較して、一つのデバイス領域２０ａに対する処理時間を短縮し、製造効率を向上させることができる点で好ましい。
【００９５】
また、先塗布方式で使用する接着材ＮＣＬ１は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。また、接着材ＮＣＬ１はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ１は図６に示す外部端子７よりも柔らかく、ロジックチップＬＣを押し付けることにより変形させられる。
【００９６】
また、硬化前の接着材ＮＣＬ１は、ハンドリング方法の違いから、以下の２通りに大別される。一つは、ＮＣＰ（Non-Conductive Paste）と呼ばれるペースト状の樹脂（絶縁材ペースト）から成り、図示しないノズルからチップ搭載領域２ｐ１に塗布する方式がある。もう一つは、ＮＣＦ（Non-Conductive Film）と呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）から成り、フィルム状態のままチップ搭載領域２ｐ１に搬送し、貼り付ける方法がある。絶縁材ペースト（ＮＣＰ）を使用する場合、絶縁材フィルム（ＮＣＦ）のように貼り付ける工程が不要なので、絶縁材フィルムを使用する場合よりも半導体チップ等に与えるストレスを小さくすることができる。一方、絶縁材フィルム（ＮＣＦ）を使用する場合、絶縁材ペースト（ＮＣＰ）よりも保形性が高いので、接着材ＮＣＬ１を配置する範囲や厚さを制御し易い。
【００９７】
図１６および図１７に示す例では、絶縁材フィルム（ＮＣＦ）である接着材ＮＣＬ１をチップ搭載領域２ｐ１上に配置して、配線基板２０の上面２ａと密着するように貼り付けた例を示している。ただし、図示は省略するが、変形例としては、絶縁材ペースト（ＮＣＰ）を用いることもできる。
【００９８】
本実施の形態では、図１８に模式的に示すように、個片に分割された接着材ＮＣＬ１をフィルム搬送治具ＴＰ１で吸着保持した状態で搬送し、チップ搭載領域２ｐ１上に配置する。そして、接着材ＮＣＬ１の一方の面を配線基板２０の上面２ａに密着させて貼りつける。この時、配線基板２０のチップ搭載領域２ｐ１には、例えば図１３に示すように、多数のボンディングリード２ｆが形成されている。このため、接着材ＮＣＬ１と配線基板２０との間に気泡（エアトラップともいう）が残留しないように密着させることが好ましい。
【００９９】
そこで、本実施の形態では、第１接着材配置工程のうち、少なくとも接着材ＮＣＬ１と配線基板２０を密着させる工程は、チャンバ外部の気圧よりも減圧された、減圧チャンバ（減圧室、真空チャンバ）ＶＣ内で行われる。例えば、本工程では、減圧チャンバＶＣ内に配置された配線基板２０上に接着材ＮＣＬ１を配置した後、減圧条件下で接着材ＮＣＬ１を配線基板２０に向かって押し付けることで、密着させる。接着材ＮＣＬ１を押し付ける方法には種々の変形例があるが、図１９に示す例では、押圧治具である弾性材ＲＬを用いて、接着材ＮＣＬ１を配線基板２０に向かって押し付ける。図１９では、押圧治具の例としてフィルム状の弾性材ＲＬを圧縮空気などの気圧を利用して基板２０の全体に押し付ける、ダイヤフラム方式の実施態様を示している。ただし、押圧方法には種々の変形例がある。例えば、図示しないローラで接着材ＮＣＬを押し付ける方式を用いても良い。
【０１００】
また、図１７に示すように、配線基板２０のチップ搭載領域２ｐ１には、ボンディングリード２ｆを含む複数の配線２ｄが形成されている。また、チップ搭載領域２ｐ１には、絶縁膜２ｈｗの開口部が形成されている。このため、配線基板２０の上面２ａは、配線２ｄや絶縁膜２ｈｗのパターンに倣った凹凸面になっている。このように凹凸面である上面２ａと接着材ＮＣＬ１とを密着させる場合、図１９に示すように減圧条件下で密着させても、接着材ＮＣＬ１と配線基板２０の間の凹凸部分に空気がトラップされ、気泡として残留する場合がある。
【０１０１】
このため、気泡の残留を抑制するためには、図１９に示す弾性材ＲＬを押し付ける前に減圧チャンバＶＣ内を減圧し、この減圧条件下で空気を排出することが好ましい。例えば、本実施の形態では、図２０に示すように、図１９に示す弾性材ＲＬで押圧する前に、個片化された接着材ＮＣＬ１の複数箇所を局所的に押圧する。例えば、図２０に示す例では、平面視において、複数の接着材ＮＣＬ１のそれぞれ二箇所（ハッチングを付して示す部分ＨＰＺ）を図示しない押圧治具で押圧している。これにより、予め押圧された部分（図２０の部分ＨＰＺ）では、予め押圧されていない部分よりも配線基板２０と接着材ＮＣＬ１との密着力が相対的に大きくなる。
【０１０２】
図２０に例示するように、接着材ＮＣＬ１の一部（部分ＨＰＺ）を配線基板２０に予め押し付けておけば、図１９に示す弾性材ＲＬで押し付けるまでの工程で、接着材ＮＣＬ１の位置ずれを防止できる。一方、部分ＨＰＺ以外の部分は、部分ＨＰＺと比較して配線基板２０と接着材ＮＣＬ１との密着力が小さい。図１９に示す弾性材ＲＬを押し付ける前に減圧チャンバＶＣ内を減圧すれば、この密着力が小さい領域に形成される排出経路を通じて接着材ＮＣＬ１と配線基板２０の間の空気を排出することができる。また、空気の排出に続いて弾性材ＲＬにより接着材ＮＣＬ１を押圧することで、接着材ＮＣＬ１と配線基板２０を密着させた後に気泡が残留することを抑制できる。
【０１０３】
＜第１チップ準備工程＞
また、図１１に示す第１チップ準備工程では、図９および図１０に示すロジックチップＬＣを準備する。図２１は、図６に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。また、図２２は図２１に続く半導体チップの製造工程の概要を模式的に示す説明図である。なお、図２１および図２２では、貫通電極３ｔｓｖおよび貫通電極３ｔｓｖと電気的に接続される裏面電極３ｂｐの製造方法を中心に説明し、貫通電極３ｔｓｖ以外の各種回路の形成工程については図示および説明を省略する。また、図２１および図２２に示す半導体チップの製造方法は、図４に示すロジックチップＬＣの他、メモリチップＭＣ１、ＭＣ２、ＭＣ３の製造方法にも適用することができる。
【０１０４】
まず、ウエハ準備工程として、図２１に示すウエハ（半導体基板）ＷＨを準備する。ウエハＷＨは、例えばシリコン（Ｓｉ）から成る半導体基板であって、平面視において円形を成す。ウエハＷＨは、半導体素子形成面である表面（主面、上面）ＷＨｓおよび表面ＷＨｓの反対側の裏面（主面、下面）ＷＨｂを有する。また、ウエハＷＨの厚さは、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の厚さよりも厚く、例えば数百μｍ程度である。
【０１０５】
次に、孔形成工程として、図６に示す貫通電極３ｔｓｖを形成するための孔（穴、開口部）３ｔｓｈを形成する。図２１に示す例では、マスク２５をウエハＷＨの表面ＷＨｓ上に配置して、エッチング処理を施すことにより孔３ｔｓｈを形成する。なお、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子は、例えば本工程の後で、かつ、次の配線層形成工程の前に形成することができる。
【０１０６】
次に、孔３ｔｓｈ内に例えば銅（Ｃｕ）などの金属材料を埋め込んで貫通電極３ｔｓｖを形成する。次に、配線層形成工程として、ウエハＷＨの表面ＷＨｓ上に配線層（チップ配線層）３ｄを形成する。本工程では、図７や図９に示す複数の表面電極３ａｐを形成し、複数の貫通電極３ｔｓｖと複数の表面電極３ａｐをそれぞれ電気的に接続する。なお表面電極３ａｐや表面電極３ａｐと一体に形成される最上層の配線層３ｄは、例えばアルミニウム（Ａｌ）から成る金属膜で形成する。
【０１０７】
また、本工程では、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子と図７および図９に示す複数の表面電極３ａｐを、配線層３ｄを介して電気的に接続する。これにより、ロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子は配線層３ｄを介して電気的に接続される。
【０１０８】
次に、外部端子形成工程として、表面電極３ａｐ（図７、図９参照）上に外部端子７を形成する。本工程では、図６に示すように、ロジックチップＬＣの表面電極３ａｐ上に突起電極７ｂを形成する。突起電極７ｂの先端に半田材７ａを形成する。あるいは、メモリチップＭＣ１の表面電極３ａｐ上に半田材７ａを形成する。この半田材７ａが、図６に示す半導体チップ３を配線基板２、または下層の半導体チップ３上に搭載する際の接合材として機能する。
【０１０９】
次に、図２２に示す裏面研磨工程として、ウエハＷＨの裏面ＷＨｂ（図２１参照）側を研磨し、ウエハＷＨの厚さを薄くする。これにより、図５に示す半導体チップ３の裏面３ｂが露出する。言い換えると、貫通電極３ｔｓｖはウエハＷＨを厚さ方向に貫通する。また、複数の貫通電極３ｔｓｖは、ウエハＷＨの裏面３ｂにおいてウエハＷＨから露出する。図２２に示す例において、裏面研磨工程では、ガラス板などの支持基材２６および表面ＷＨｓ側を保護する外部端子７を保護する保護層２７によりウエハＷＨを支持した状態で、研磨治具２８を用いて研磨する。
【０１１０】
次に、裏面電極形成工程において、裏面３ｂに複数の裏面電極３ｂｐを形成し、複数の貫通電極３ｔｓｖと電気的に接続する。
【０１１１】
次に個片化工程として、ウエハＷＨをダイシングラインに沿って分割し、複数の半導体チップ３を取得する。その後、必要に応じて検査を行い、図４に示す半導体チップ３（ロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３）が得られる。
【０１１２】
なお、図６に示すメモリチップＭＣ４のように、貫通電極３ｔｓｖおよび裏面電極３ｂｐを形成しない半導体チップ３を製造する場合には、図２１に示す孔形成工程、および図２２に示す裏面電極形成工程は省略できる。
【０１１３】
＜第１チップ搭載工程＞
次に、図１１に示す第１チップ搭載工程では、図２３や図２４に示すように、ロジックチップＬＣを配線基板２０上に搭載する。図２３は図１６に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。また、図２４は、図２３のＡ−Ａ線に沿った拡大断面図である。また、図２５は、図１１に示す第１チップ搭載工程で、配線基板に配置された接着材の上方にロジックチップを配置した状態を模式的に示す説明図である。図２６は、図１１に示す第１チップ搭載工程で、ロジックチップと配線基板とを電気的に接続した状態を模式的に示す説明図である。また、図２７は、図２６とは別の検討例であって、ボンディング治具とロジックチップの間に樹脂フィルムを介在させて押し付ける実施態様を模式的に示す説明図である。また、図２８は図２５および図２６に示すボンディング治具のうち、半導体チップと対向配置される面の平面図である。なお、図２８では、図２６に示すロジックチップおよび接着材とボンディング治具の構成部材との平面的な位置関係を示すため、ロジックチップＬＣの裏面３ｂの輪郭、および接着材ＮＣＬ１の輪郭について、二点鎖線を付して示している。
【０１１４】
本工程では、図２４に示すように、ロジックチップＬＣの表面３ａが配線基板２０の上面２ａと対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）によりロジックチップＬＣを搭載する。また、本工程によりロジックチップＬＣと配線基板２０は電気的に接続される。詳しくは、ロジックチップＬＣの表面３ａに形成された複数の表面電極３ａｐと配線基板２０の上面２ａに形成された複数のボンディングリード２ｆは、外部端子７（図６に示す突起電極７ｂおよび半田材７ａ）を介して電気的に接続される。以下、本工程の詳細なフローについて図２５〜図２８を用いて説明する。
【０１１５】
図１１に示す第１チップ搭載工程には、図２５に示すように、配線基板２０のチップ搭載領域２ｐ１の接着材ＮＣＬ１上にロジックチップＬＣ（半導体チップ３）を搬送する、第１チップ搬送工程が含まれる。
【０１１６】
ロジックチップＬＣは、裏面３ｂ側がボンディング治具３０に保持された状態でチップ搭載領域２ｐ１の接着材ＮＣＬ１の上方に搬送され、素子形成面側に位置する表面３ａが配線基板２０の上面２ａと対向するように接着材ＮＣＬ１の上方に配置される。
【０１１７】
ロジックチップＬＣの表面３ａ側には突起電極７ｂが形成されており、突起電極７ｂの先端には半田材７ａが形成されている。一方、配線基板２０の上面２ａに形成されたボンディングリード２ｆの接合部には、突起電極７ｂと電気的に接続するための接合材である半田材７ｃが、予め形成されている。本工程では、複数の突起電極７ｂと複数のボンディングリード２ｆがそれぞれ対向するように、ロジックチップＬＣと配線基板２０の平面位置の位置合わせを行う。
【０１１８】
ボンディング治具３０は、ロジックチップＬＣの裏面３ｂ側を保持する保持部３０ＨＤを有している。図２６に示す例では、保持部３０ＨＤは、ロジックチップＬＣとの対向面である面３０ａまで貫通する吸気孔である。ボンディング治具３０は、この吸気孔である保持部３０ＨＤを介してロジックチップＬＣ側の空気を吸引することで、ロジックチップＬＣを吸着保持する。なお、図２６に示すように、ロジックチップＬＣの裏面３ｂに裏面電極３ｂｐなどの金属パターンが形成されている場合、ボンディング治具３０の面３０ａとロジックチップＬＣの裏面３ｂの間には、隙間が生じる。この隙間の間隔は、裏面電極３ｂｐの厚さと同程度なので、隙間が生じる場合でも、ボンディング治具３０によりロジックチップＬＣを吸着保持することは可能である。
【０１１９】
また、第１チップ搭載工程には、図２６に示すように、ボンディング治具３０を介してロジックチップＬＣの裏面３ｂを加熱し、かつ、ボンディング治具３０をロジックチップＬＣの裏面３ｂ側から押し付けて、複数のボンディングリード２ｆと複数の表面電極３ａｐのそれぞれを電気的に接続する、接合工程が含まれる。
【０１２０】
接合工程では、ボンディング治具３０の押圧部３０ＰＲを、ロジックチップＬＣの裏面３ｂ側に押し当て、配線基板２０に向かってロジックチップＬＣを押し付ける。図２６に示す例では、押圧部３０ＰＲの一部が、ロジックチップＬＣの裏面電極３ｂｐと接触する。また、押圧部３０ＰＲの周縁部に設けられたシール部３０ＳＬが、ロジックチップＬＣの裏面３ｂの周縁部と密着する。接着材ＮＣＬ１は硬化前の柔らかい状態なので、ボンディング治具３０によりロジックチップＬＣを押し込むと、ロジックチップＬＣは配線基板２０に近づく。ロジックチップＬＣが配線基板２０に近づくと、ロジックチップＬＣの表面３ａに形成された複数の外部端子７の先端（詳しくは、図２５に示す半田材７ａ）は、ボンディングリード２ｆのボンディング領域（詳しくは図２５に示す半田材７ｃ）と接触する。
【０１２１】
また、接着材ＮＣＬ１の厚さは、少なくとも外部端子７の高さ（突出高さ）、およびボンディングリード２ｆの厚さの合計よりも厚い。このため、ボンディング治具３０に押し込まれると、ロジックチップＬＣの表面３ａ側の一部は、接着材ＮＣＬ１に埋め込まれる。言い換えれば、ロジックチップＬＣの側面のうち、少なくとも表面３ａ側の一部は、接着材ＮＣＬ１に埋め込まれる。
【０１２２】
また、接合工程では、ボンディング治具３０にロジックチップＬＣが押し付けられた状態で、ボンディング治具３０を介してロジックチップＬＣおよび接着材ＮＣＬ１を加熱する。図２６に示す例では、ボンディング治具３０は、例えばヒータなどの熱源３０ＨＴと接続されており、熱源３０ＨＴから伝達された熱により、ボンディング治具３０の押圧部３０ＰＲの全体が加熱される。押圧部３０ＰＲは、例えば金属材料、あるいはセラミック材料から成る。なお、図２６では、熱源３０ＨＴをボンディング治具３０の外部に設け、物理的に接続した例を模式的にしめしているが、熱源３０ＨＴの位置は、特に限定されない。例えば、ボンディング治具３０の内部にヒータなどを埋め込むことができる。あるいは、ボンディング治具３０にヒータを内蔵する図示しない加熱治具を密着させて、ボンディング治具３０を加熱することができる。
【０１２３】
ボンディング治具３０を加熱すると、ロジックチップＬＣと配線基板２０の接合部では、ボンディングリード２ｆ側の半田材７ｃ（図２５参照）と突起電極７ｂ側の半田材７ａがそれぞれ溶融し、一体化することで、外部端子７とボンディングリード２ｆを電気的に接続される接合材（半田材７ａ）になる。つまり、ボンディング治具３０を介してロジックチップＬＣを加熱することで、突起電極７ｂとボンディングリード２ｆは、半田材７ａを介して電気的に接続される。
【０１２４】
また、ボンディング治具３０から伝達される熱により、接着材ＮＣＬ１を加熱することで、接着材ＮＣＬ１は硬化する。これにより、ロジックチップＬＣと配線基板２０の間を封止した状態で、接着材ＮＣＬ１が硬化する。なお、ボンディング治具３０からの熱によって接着材ＮＣＬ１を完全に硬化させる必要はなく、ロジックチップＬＣを固定できる程度に接着材ＮＣＬ１に含まれる熱硬化性樹脂の一部を硬化（仮硬化）させた後、配線基板２０を図示しない加熱炉に移し、残りの熱硬化性樹脂を硬化（本硬化）させる実施態様にすることができる。接着材ＮＣＬ１に含まれる熱硬化性樹脂成分全体が硬化する本硬化処理が完了するまでには、時間を要するが、本硬化処理を加熱炉で行うことで、製造効率を向上させることができる。
【０１２５】
ここで、本第１チップ搭載工程では、柔らかい状態の接着材ＮＣＬ１にロジックチップＬＣを押し込むので、接着材ＮＣＬ１はロジックチップＬＣが押し込まれることによって変形する。すなわち、接着材ＮＣＬ１の一部がチップ搭載領域２ｐ１の周囲に押し出され、ロジックチップＬＣの周囲にフィレット形状を形成する。ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ１の高さが、ロジックチップＬＣの裏面３ｂの高さ以下であれば良いが、ロジックチップＬＣの周囲に押し出される量によっては、ロジックチップＬＣの高さよりも高くなる懸念がある。
【０１２６】
ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ１の高さが、ロジックチップＬＣの裏面３ｂの高さよりも高くなった場合、図１１に示す第２チップ搭載工程で図４に示すチップ積層体ＭＣＳを搭載する際に、接着材ＮＣＬ１の盛り上がった部分によって、搭載作業が阻害される場合がある。また、接着材ＮＣＬ１がボンディング治具３０に付着して硬化すると、次の半導体チップ３を吸着保持する際に吸着し難くなる。また、ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ１がロジックチップＬＣの裏面３ｂ側に回り込むと、ロジックチップＬＣの裏面電極３ｂｐが接着材ＮＣＬに覆われてしまう懸念がある。
【０１２７】
そこで、本願発明者は、図２７に示すように、ボンディング治具３１とロジックチップＬＣの間にロジックチップＬＣよりも柔らかい部材（低弾性部材）、例えば樹脂フィルム（フィルム）３２を介在させて、樹脂フィルム３２でロジックチップＬＣの裏面３ｂを覆う方法について検討した。樹脂フィルム３２を介してロジックチップＬＣを押し付ければ、樹脂フィルム３２がロジックチップＬＣの裏面３ｂに密着するので、接着材ＮＣＬ１がロジックチップＬＣの周囲に押し出されても、接着材ＮＣＬ１がロジックチップＬＣの裏面３ｂに回り込むことを抑制できる。
【０１２８】
また、ロジックチップＬＣの裏面３ｂよりも広い面積の樹脂フィルム３２を介在させ、裏面３ｂよりも面積が大きい押圧面３１ａにより押圧することで、ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ１の高さが、ロジックチップＬＣの裏面３ｂの高さよりも高くなることを抑制できる。
【０１２９】
また、図２７に示すように、ボンディング治具３１とロジックチップＬＣの間に樹脂フィルム３２を介在させれば、ボンディング治具３１に接着材ＮＣＬ１が付着することを防止または抑制できる。
【０１３０】
しかし、図２７に示すように、ロジックチップＬＣの裏面３ｂの全体が樹脂フィルム３２に覆われる場合、樹脂フィルム３２とロジックチップＬＣを一括して吸着保持することが難しい。このため、ロジックチップＬＣを接着材ＮＣＬ１上に搬送し、接着材ＮＣＬ１上に放置する工程（チップ仮搭載工程）と、ロジックチップＬＣの裏面３ｂ上に樹脂フィルム３２を配置する工程と、を順番に実施する必要がある。このため、製造効率を向上させる観点からは、ロジックチップＬＣを接着材ＮＣＬ１に放置せず、そのまま接着材ＮＣＬ１に向かって押し付ける方法が好ましい。また、ロジックチップＬＣを柔らかい接着材ＮＣＬ１上に放置すると、ロジックチップＬＣが傾斜する懸念がある。したがって、ロジックチップＬＣの位置がずれることを抑制する観点からは、ロジックチップＬＣを接着材ＮＣＬ１に放置せず、そのまま接着材ＮＣＬ１に向かって押し付ける方法が好ましい。以下、ロジックチップＬＣを接着材ＮＣＬ１に放置せず、そのまま接着材ＮＣＬ１に向かって押し付ける実装方式は、１パス実装方式と呼ぶ。また、ロジックチップＬＣを接着材ＮＣＬ１上に放置した後、樹脂フィルム３２を介して接着材ＮＣＬ１に向かって押し付ける実装方式は、２パス実装方式と呼ぶ。
【０１３１】
上記課題に鑑み、本願発明者は、１パス実装方式についてさらに検討を行い。図２５および図２６に示す本実施の形態の実装方式を見出した。すなわち、図２５、図２６、および図２８に示すように、本実施の形態のボンディング治具３０は、ロジックチップＬＣを吸着保持する保持部３０ＨＤを有している。また、図２６に示すようにボンディング治具３０は、ロジックチップＬＣの裏面３ｂに押し付ける押圧部３０ＰＲを有している。またボンディング治具３０は、上記した接合工程で図２６に示すようにロジックチップＬＣの裏面３ｂの周縁部に密着するシール部３０ＳＬを有している。
【０１３２】
シール部３０ＳＬのうち、少なくともロジックチップＬＣの裏面３ｂと密着する面（密着面）３０ｂは、ロジックチップＬＣよりも柔らかい樹脂（低弾性部材）で形成されている。図２５、図２６、および図２８に示す例では、シール部３０ＳＬ全体が樹脂性の部材で形成され、吸着孔３０ＳＨに吸引されることで押圧部３０ＰＲに吸着保持されている。つまり、シール部３０ＳＬは、押圧部３０ＰＲから着脱可能に形成される。また、シール部３０ＳＬは、押圧部３０ＰＲに形成されたシール部用保持部である吸着孔３０ＳＨに保持されている。
【０１３３】
また、図２８に示すシール部３０ＳＬは、平面視において枠形状に形成され、ロジックチップＬＣの裏面３ｂの周縁部の全周に亘って、シール部３０ＳＬの面３０ｂとロジックチップＬＣの裏面３ｂとが密着する。詳しくは、図２５および図２８に示すように押圧部３０ＰＲの周縁部には平面形状が枠形状である段差部３０ＳＴが設けられ、シール部３０ＳＬは、段差部３０ＳＴにはめ込むように保持される。したがって、柔らかい接着材ＮＣＬ１がロジックチップＬＣの裏面３ｂ側に回りこむことを抑制できる。
【０１３４】
また、図２６に示すように、シール部３０ＳＬの面３０ｂは、接着材ＮＣＬ１が配置された領域の周縁部分を覆っている。また、シール部３０ＳＬの面３０ｂの反対側には、押圧部３０ＰＲの外周部分が配置されている。つまり、押圧部３０ＰＲはシール部３０ＳＬを介して、ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ１を押圧する構造になっている。このため、ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ１の高さが、ロジックチップＬＣの裏面３ｂの高さ以下になるように、接着材ＮＣＬ１の盛り上がりを抑制することができる。
【０１３５】
また、接着材ＮＣＬ１と接触する面である面３０ｂは、樹脂で形成されている。シール部３０ＳＬの面３０ｂを樹脂で形成することにより、接着材ＮＣＬ１がシール部３０ＳＬに付着し難くなる。特に、本実施の形態では、シール部３０ＳＬを構成する樹脂材料は、例えばフッ素樹脂（フッ素を含むオレフィンを重合して得られる合成樹脂）である。フッ素樹脂は、接着材ＮＣＬ１が付着し難くなる点、および上記した接合工程における耐熱性を備えている点で、特に好ましい材料である。
【０１３６】
また、図２６に示すように、シール部３０ＳＬは、ボンディング治具３０の押圧部３０ＰＲに形成された吸気孔（シール部用保持部）３０ＳＨから吸気することで、押圧部３０ＰＲに保持される。したがって、仮に、シール部３０ＳＬに接着材ＮＣＬ１が付着して硬化した場合、あるいは、シール部３０ＳＬが劣化した場合には、容易に着脱することができる。
【０１３７】
また、図２６に示すように、シール部３０ＳＬを保持する吸気孔３０ＳＨは、ロジックチップＬＣを吸着保持する保持部３０ＨＤとは異なる位置に形成されている。また、保持部３０ＨＤは押圧部３０ＰＲの中央部分に形成されており、押圧部３０ＰＲの中央部分はシール部３０ＳＬの内側においてシール部３０ＳＬから露出する。つまり、ボンディング治具３０は、ロジックチップＬＣと樹脂製のシール部３０ＳＬとを一括して吸着保持することが可能である。したがって、ボンディングツール３０を用いれば、ロジックチップＬＣを接着材ＮＣＬ１に放置せず、そのまま接着材ＮＣＬ１に向かって押し付ける、１パス実装方式でロジックチップＬＣを配線基板２０に搭載することができる。
【０１３８】
また、図２８に示すように、押圧部３０ＰＲの中央部分がシール部３０ＳＬの内側においてシール部３０ＳＬから露出する場合、図２６に示すように、押圧部３０ＰＲをロジックチップＬＣに接触させることができる。この場合、図２７に示すように、熱源３０ＨＴに接続される押圧部３０ＰＲと、ロジックチップＬＣとの間に樹脂フィルム３２が介在する場合と比較して、効率的に熱伝達することができる。
【０１３９】
＜第２接着材配置工程＞
次に、図１１に示す第２接着材配置工程では、図２９に示すように、ロジックチップＬＣ（半導体チップ３）の裏面３ｂ上に、接着材ＮＣＬ２を配置する。図２９は図１７に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図、図３０は図２９のＡ−Ａ線に沿った拡大断面図である。
【０１４０】
図６に示すように、本実施の形態の半導体装置１は、積層される複数の半導体チップ３の内、最下段（例えば第１段目）に搭載されるロジックチップＬＣ、および下段から数えて第２段目に搭載されるメモリチップＭＣ１は、いずれもフェイスダウン実装方式（フリップチップ接続方式）で搭載される。このため、上記した第１接着材配置工程で説明したように、一つのデバイス領域２０ａ（図２９、図３０参照）に対する処理時間を短縮し、製造効率を向上させることができる点で、上記した先塗布方式を適用することが好ましい。
【０１４１】
また、先塗布方式で使用する接着材ＮＣＬ２は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。また、接着材ＮＣＬ２はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ２は図６に示す突起電極７ｂよりも柔らかく、ロジックチップＬＣを押し付けることにより変形させられる。
【０１４２】
また、硬化前の接着材ＮＣＬ２は、ハンドリング方法の違いから、ＮＣＰと呼ばれるペースト状の樹脂（絶縁材ペースト）と、ＮＣＦと呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）に大別される。本工程で使用する接着材ＮＣＬ２としては、ＮＣＰおよびＮＣＦのいずれか一方を用いることができる。図２９および図３０に示す例では、ＮＣＰである接着材ＮＣＬ２をノズルＮＺ１（図３０参照）から吐出して、ロジックチップＬＣの裏面３ｂ上に、接着材ＮＣＬ２を配置する。
【０１４３】
なお、ノズルＮＺ１からペースト状の接着材ＮＣＬ２を吐出する点に関しては、上記第１接着材配置工程で説明した、後注入方式と共通する。しかし、本実施の形態では、図４に示すメモリチップＭＣ１を搭載する前に、予め接着材ＮＣＬ２を搭載する。したがって、毛細管現象を利用して樹脂を注入する後注入方式と比較すると、接着材ＮＣＬ２の塗布速度は大幅に向上させることができる。
【０１４４】
接着材ＮＣＬ２は、図１１に示す第２チップ搭載工程でメモリチップＭＣ１（図４参照）とロジックチップＬＣ（図４参照）を接着固定する固定材機能を有する。また、接着材ＮＣＬ２は、メモリチップＭＣ１とロジックチップＬＣの接合部を封止することにより保護する封止材機能を有する。なお、上記封止機能には、メモリチップＭＣ１とロジックチップＬＣの接合部に伝達される応力を分散させて緩和することにより接合部を保護する、応力緩和機能が含まれる。
【０１４５】
上記封止材機能を満たす観点では、メモリチップＭＣ１とロジックチップＬＣの接合部の周囲を包むように接着材ＮＣＬ２を配置すれば良いので、少なくともメモリチップＭＣ１を搭載した時に、図６に示す複数の外部端子７が接着材ＮＣＬ２に封止されていれば良い。
【０１４６】
＜第２チップ準備工程＞
また、図１１に示す第２チップ準備工程では、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを準備する。本実施の形態に対する変形例としては、ロジックチップＬＣ上にメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を順次積層することができる。しかし、本実施の形態では、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を予め積層して、図３２に示す積層体（メモリチップ積層体、半導体チップ積層体）ＭＣＳを形成する実施態様について説明する。以下で説明するように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを形成する場合、例えば、図１１に示す第２チップ準備工程以外の工程とは別の場所で、他の工程とは独立して行うことができる。例えば、積層体ＭＣＳは、購入部品として準備することも可能である。このため、図１１に示す製造工程を簡略化し、全体として製造効率を向上させることができる点で有利である。
【０１４７】
図３１は、図４に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。また、図３２は図３１に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。なお、図３１および図３２に示す複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれの製造方法は、図２１および図２２を用いて説明した半導体チップの製造方法を適用して製造することができるので、説明を省略する。
【０１４８】
まず、組立基材準備工程として、図３２に示す積層体ＭＣＳを組み立てるための基材（組立基材）ＳＴを準備する。基材ＳＴは、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層する組立面ＳＴａを有し、組立面ＳＴａには、接着層３５が設けられている。
【０１４９】
次にチップ積層工程として、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を基材ＳＴの組立面ＳＴａ上に積層する。図３１に示す例では、積層される各半導体チップ３の裏面３ｂが基材ＳＴの組立面ＳＴａと対向するように、メモリチップＭＣ４、ＭＣ３、ＭＣ２、ＭＣ１の順で、順次積層される。上段側の半導体チップ３の裏面電極３ｂｐと下段側の半導体チップ３の表面電極３ａｐは、例えば外部端子７（図６に示す突起電極７ｂと半田材７ａ）により接合される。
【０１５０】
次に、図３２に示す積層体封止工程では、積層された複数の半導体チップ３の間に、樹脂（アンダフィル樹脂）を供給し、封止体（チップ積層体用封止体、チップ積層体用樹脂体）６を形成する。この封止体６は、上記第１接着材配置工程で説明した、後注入方式により形成される。すなわち、予め複数の半導体チップ３を積層した後、ノズルＮＺ２からアンダフィル樹脂６ａを供給し、積層された複数の半導体チップ３の間に埋め込む。アンダフィル樹脂６ａは図１１に示す封止工程で使用する封止用の樹脂よりも粘度が低く、毛細管現象を利用して複数の半導体チップ３の間に埋め込むことができる。その後、半導体チップ３の間に埋め込まれたアンダフィル樹脂６ａを硬化させて封止体６を得る。
【０１５１】
この後注入方式で封止体６を形成する方法は、所謂、トランスファモールド方式と比較して隙間の埋め込み特性に優れているため、積層された半導体チップ３の間の隙間が狭い場合に適用して有効である。また、図３２に示すようにアンダフィル樹脂６ａを埋め込む隙間が複数段に形成されている場合、複数の隙間に対して一括してアンダフィル樹脂６ａを埋め込むことができる。このため、全体としては処理時間を短縮できる。
【０１５２】
次に、組立基材除去工程では、基材ＳＴおよび接着層ＢＤＬを、メモリチップＭＣ４の裏面３ｂから剥離させて取り除く。基材ＳＴと接着層ＢＤＬを取り除く方法としては、例えば接着層ＢＤＬに含まれる樹脂成分（例えば紫外線硬化樹脂）を硬化させる方法を適用することができる。以上の工程により、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層され、各メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の接続部が封止体６により封止された積層体ＭＣＳが得られる。この積層体ＭＣＳは、複数の表面電極３ａｐが形成された表面３ａ（メモリチップＭＣ１の表面３ａ）および表面３ａの反対側に位置する裏面３ｂ（メモリチップＭＣ４の裏面３ｂ）を有する一つのメモリチップと見做すことができる。
【０１５３】
＜第２チップ搭載工程＞
次に、図１１に示す第２チップ搭載工程では、図３３および図３４に示すように、積層体ＭＣＳをロジックチップＬＣの裏面３ｂ上に搭載する。図３３は図２９に示すロジックチップの裏面上に積層体を搭載した状態を示す拡大平面図である。また、図３４は、図３３のＡ−Ａ線に沿った拡大断面図である。また、図３５は、図１１に示す第２チップ搭載工程で、ロジックチップの上方に積層体を配置した状態を模式的に示す説明図である。図３６は、図１１に示す第２チップ搭載工程で、ロジックチップと積層体とを電気的に接続した状態を模式的に示す説明図である。
【０１５４】
本工程では、図３４に示すように、積層体ＭＣＳの表面３ａ（メモリチップＭＣ１の表面３ａ）がロジックチップＬＣの裏面３ｂと対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）により積層体ＭＣＳを搭載する。また、本工程により複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４とロジックチップＬＣは電気的に接続される。詳しくは、図６に示すように、積層体ＭＣＳ（メモリチップＭＣ１）の表面３ａに形成された複数の表面電極３ａｐとロジックチップＬＣの裏面３ｂに形成された複数の裏面電極３ｂｐは、外部端子７（図６に示す突起電極７ｂおよび半田材７ａ）を介して電気的に接続される。以下、本工程の詳細なフローについて図３５および図３６を用いて説明する。
【０１５５】
図１１に示す第２チップ搭載工程には、図３５に示すように、配線基板２０のチップ搭載領域２ｐ２上に積層体ＭＣＳ（半導体チップ３）を搬送する、第２チップ搬送工程が含まれる。
【０１５６】
積層体ＭＣＳは、裏面３ｂ側がボンディング治具３３に保持された状態でチップ搭載領域２ｐ２に塗布された接着材ＮＣＬ２の上方に搬送され、素子形成面側に位置する表面３ａがロジックチップＬＣの裏面３ｂと対向するように接着材ＮＣＬ２の上方に配置される。本工程では、積層体ＭＣＳの複数の突起電極７ｂと、ロジックチップＬＣの複数の裏面電極３ｂｐがそれぞれ対向するように、ロジックチップＬＣと配線基板２０の平面位置の位置合わせを行う。
【０１５７】
また、第２チップ搭載工程には、図３６に示すように、ボンディング治具３３を介して積層体ＭＣＳの裏面３ｂを加熱し、かつ、ボンディング治具３３を積層体ＭＣＳの裏面３ｂ側から押し付けて、複数の裏面電極３ｂｐと複数の表面電極３ａｐのそれぞれを電気的に接続する、接合工程が含まれる。
【０１５８】
接合工程では、ボンディング治具３３の押圧部３０ＰＲを、積層体ＭＣＳの裏面３ｂ側に押し当て、ロジックチップＬＣに向かって積層体ＭＣＳを押し付ける。図３６に示す例では、押圧部３０ＰＲの全体が、積層体ＭＣＳの裏面３ｂと接触する。接着材ＮＣＬ２は硬化前の柔らかい状態なので、ボンディング治具３３により積層体ＭＣＳを押し込むと、積層体ＭＣＳはロジックチップＬＣに近づく。また、積層体ＭＣＳの表面３ａに形成された複数の外部端子７の先端（詳しくは、図３５に示す半田材７ａ）は、ロジックチップＬＣの裏面電極３ｂｐと接触する。
【０１５９】
また、接合工程では、ボンディング治具３３に積層体ＭＣＳが押し付けられた状態で、ボンディング治具３３を介して積層体ＭＣＳおよび接着材ＮＣＬ２を加熱する。図３６に示す例では、ボンディング治具３３は、例えばヒータなどの熱源３０ＨＴと接続されており、熱源３０ＨＴから伝達された熱により、ボンディング治具３３の押圧部３０ＰＲの全体が加熱される。なお、図３６では、熱源３０ＨＴをボンディング治具３３の外部に設け、物理的に接続した例を模式的にしめしているが、熱源３０ＨＴの位置は、特に限定されない。例えば、ボンディング治具３３の内部にヒータなどを埋め込むことができる。あるいは、ボンディング治具３３にヒータを内蔵する図示しない加熱治具を密着させて、ボンディング治具３３を加熱することができる。
【０１６０】
ボンディング治具３３を加熱すると、積層体ＭＣＳとロジックチップＬＣの接合部では、突起電極７ｂ側の半田材７ａが溶融し、ロジックチップＬＣの裏面電極３ｂｐに接合される。
【０１６１】
また、ボンディング治具３３から伝達される熱により、接着材ＮＣＬ２を加熱することで、接着材ＮＣＬ２は硬化する。これにより、積層体ＭＣＳと配線基板２０の間を封止した状態で、接着材ＮＣＬ２が硬化する。なお、図２６に示す例では、積層体ＭＣＳと配線基板２０の間には、接着材ＮＣＬ２が埋め込まれている。しかし、積層体ＭＣＳとロジックチップＬＣの接合部を保護する観点からは、少なくとも積層体ＭＣＳとロジックチップＬＣとの間に接着材ＮＣＬ２が満たされていれば良い。
【０１６２】
第２チップ搭載工程では、上記した第１チップ搭載工程と同様に、図２５に示すボンディング治具３０を用いて積層体ＭＣＳをロジックチップＬＣ上に搭載することもできる。しかし、図３５および図３６に示す例では、ボンディング治具３０（図２５参照）とは構造が異なるボンディング治具３３を用いて積層体ＭＣＳをロジックチップＬＣ上に搭載する。
【０１６３】
図３５に示すボンディング治具３３は、図２５に示すシール部３０ＳＬが設けられていない点で、図２５に示すボンディング治具３０と相違する。積層体ＭＣＳは、図３５に示すように、ロジックチップＬＣを介して配線基板２０上に搭載するので、配線基板２０の上面から積層体ＭＣＳの表面３ａまでの距離が相対的に大きくなる。また、積層体ＭＣＳの厚さは、ロジックチップＬＣの厚さよりも大きい。
【０１６４】
このため、第２チップ搭載工程では、上記した第１チップ搭載工程と比較すると、ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ２の高さが、積層体ＭＣＳの裏面３ｂの高さよりも高くなる懸念が小さい。したがって、図３５に示す例では、図２５に示すボンディング治具３０よりもシンプルな構造のボンディング治具３３を用いて積層体ＭＣＳを搭載する。ただし、接着材ＮＣＬ２が積層体ＭＣＳの裏面３ｂ側に到達する懸念がある場合には、上記したボンディング治具３０と同様に、シール部３０ＳＬを備えたボンディング治具３０を用いることが好ましい。
【０１６５】
＜封止工程＞
次に、図１１に示す封止工程では、図３７に示すように、配線基板２０の上面２ａ、ロジックチップＬＣ、および複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを樹脂で封止して、封止体４を形成する。図３７は、図３４に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。また、図３８は、図３７に示す封止体の全体構造を示す平面図である。
【０１６６】
本実施の形態では、図３８に示すように、複数のデバイス領域２０ａを一括して封止する封止体４を形成する。このような封止体４の形成方法は、一括封止（Block Molding）方式と呼ばれ、この一括封止方式により製造された半導体パッケージをＭＡＰ（Multi Array Package）型の半導体装置と呼ぶ。一括封止方式では、各デバイス領域２０ａの間隔を小さくすることができるので、１枚の配線基板２０における有効面積が大きくなる。つまり、１枚の配線基板２０から取得できる製品個数が増加する。このように、１枚の配線基板２０における有効面積を大きくすることで、製造工程を効率化することができる。
【０１６７】
また、本実施の形態では、図示しない成形金型内に加熱軟化させた樹脂を圧入して成形した後、樹脂を熱硬化させる、所謂、トランスファモールド方式により形成する。トランスファモールド方式により形成された封止体４は、例えば、図３７に示す積層体ＭＣＳを封止する封止体６のように、液状の樹脂を硬化させたものと比較して、耐久性が高いので、保護部材として好適である。また、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子を熱硬化性樹脂に混合することで、封止体４の機能（例えば、反り変形に対する耐性）を向上させることができる。
【０１６８】
なお、本実施の形態では、積層される複数の半導体チップ３の接合部（電気的接続部）は、接着材ＮＣＬ１、ＮＣＬ２、および封止体６により封止されている。したがって、変形例としては、封止体４を形成しない実施態様に適用することができる。この場合、図１１に示す封止体工程は省略することができる。
【０１６９】
＜ボールマウント工程＞
次に、図１１に示すボールマウント工程では、図３９に示すように、配線基板２０の下面２ｂに形成された複数のランド２ｇに、外部端子になる複数の半田ボール５を接合する。図３９は、図３７に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
【０１７０】
本工程では、図３９に示すように配線基板２０の上下を反転させた後、配線基板２０の下面２ｂにおいて露出する複数のランド２ｇのそれぞれの上に半田ボール５を配置した後、加熱することで複数の半田ボール５とランド２ｇを接合する。本工程により、複数の半田ボール５は、配線基板２０を介して複数の半導体チップ３（ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール５を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール５を形成せず、ランド２ｇを露出させた状態、あるいはランド２ｇに半田ボール５よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。
【０１７１】
＜個片化工程＞
次に、図１１に示す個片化工程では、図４０に示すように、配線基板２０をデバイス領域２０ａ毎に分割する。図４０は図３９に示す多数個取りの配線基板を個片化した状態を示す断面図である。
【０１７２】
本工程では、図４０に示すように、ダイシングライン（ダイシング領域）２０ｃに沿って配線基板２０および封止体４を切断し、個片化された複数の半導体装置１（図４参照）を取得する。切断方法は特に限定されないが、図４０に示す例では、ダイシングブレード（回転刃）４０を用いてテープ材（ダイシングテープ）４１に接着固定された配線基板２０および封止体４を、配線基板２０の下面２ｂ側から切削加工して切断する実施態様を示している。ただし、本実施の形態で説明する技術は、複数のデバイス領域２０ａを備えた、多数個取り基板である配線基板２０を用いる場合に限って適用させるものではない。例えば、半導体装置１個分に相当する配線基板２（図４参照）の上に複数の半導体チップ３を積層した半導体装置に適用することができる。この場合、個片化工程は省略することができる。
【０１７３】
以上の各工程により、図１〜図１１を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
【０１７４】
（変形例）
本実施の形態では、第１チップ搭載工程において、ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ１の高さが、ロジックチップＬＣの裏面３ｂの高さ以下になるようにする方法として、図２５、図２６、および図２８に示すボンディング治具３０を用いてロジックチップＬＣを搭載する実施態様について説明した。以下では、ボンディング治具３０に対する変形例について説明する。
【０１７５】
ボンディング治具３０のように、シール部３０ＳＬの全体を、フッ素樹脂製の部材で形成した場合、シール部３０ＳＬが劣化した時に、シール部３０ＳＬを容易に交換することができる。また、樹脂製のシール部３０ＳＬは、弾力性を有するので、シール部３０ＳＬの面３０ｂと押圧部３０ＰＲの面３０ａが同じ高さ、あるいは、面３０ｂの方が面３０ａよりも下方（ロジックチップＬＣ側）に位置していれば、ロジックチップＬＣの裏面３ｂの周縁部に密着させ易い。
【０１７６】
しかし、上記したように第１チップ搭載工程では、ボンディング治具３０が加熱される。このため、シール部３０ＳＬが変形する場合がある。図２８に示すように、シール部３０ＳＬは、平面視に置いて枠形状を成し、枠の内側には押圧部３０ＰＲが設けられている。このため、平面視において、シール部３０ＳＬは、押圧部３０ＰＲの面３０ａから離れる方向に変形し易い。この場合、シール部３０ＳＬと押圧部３０ＰＲの間に隙間が生じる懸念がある。また、面３０ｂの高さが面３０ａの高さよりも上方に位置するように変形する懸念がある。
【０１７７】
そこで、本願発明者は、シール部３０ＳＬの変形を抑制する、あるいは、シール部３０ＳＬの変形方向を制御する技術について検討を行った。
【０１７８】
図４１は、図２５に示すボンディング治具に対する変形例を示す断面図である。図４１に示すボンディング治具３０ｈ１が備えるシール部３０ＳＬは、ロジックチップＬＣの裏面３ｂの周縁部と対向する面３０ｂを持つ樹脂膜３０ＦＬと、樹脂膜３０ＦＬがコートされた支持部３０ＢＤとを有している。支持部３０ＢＤは、例えば押圧部３０ＰＲと同じ金属材料またはセラミック材料から成り、ロジックチップＬＣとの密着面である面３０ｂにフッ素樹脂である樹脂膜３０ＦＬが形成されている。樹脂膜３０ＦＬの厚さ（膜厚）は、例えば２μｍ〜５０μｍ程度である。
【０１７９】
ボンディング治具３０ｈ１の場合、樹脂膜３０ＦＬが劣化した場合には、容易に交換可能である点は、ボンディング治具３０（図２５参照）と同様である。また、樹脂膜３０ＦＬは、ボンディング治具３０ｈ１の押圧部３０ＰＲと同じ材質による支持部３０ＢＤに密着するように薄くコーティングされているので、シール部３０ＳＬが加熱されても変形し難い。ただし、図２５に示すボンディング治具３０と比較して、樹脂部材の厚さが薄くなるので、ボンディング治具３０のシール部３０ＳＬと比較すると、シール部３０ＳＬが弾性変形する程度は小さい。したがって、ロジックチップＬＣと裏面３ｂと面３０ｂを接触させるために形成されるシール部３０ＳＬの加工精度のマージンは、図２５に示すボンディング治具３０の場合の方が大きい。
【０１８０】
ボンディング治具の押圧部３０ＰＲおよび支持部３０ＢＤを構成する材料は、樹脂膜３０ＦＬよりも硬い材料が好ましい。このような材料の例として、例えばステンレス鋼などの金属材料、あるいは窒化アルミニウムなどのセラミック材料を用いることができる。加工の容易性を考慮すれば、金属材料が好ましい。一方、線膨張係数を小さくする観点からは、金属材料よりもセラミック材料の方が好ましい。
【０１８１】
また、ロジックチップＬＣの裏面３ｂの周縁部と対向する面３０ｂに、フッ素樹脂などの樹脂膜を薄くコーティングする実施態様としては、図４２に示すボンディング治具３０ｈ２のような変形例がある。図４２は、図２５に示すボンディング治具に対する他の変形例を示す断面図である。ボンディング治具３０ｈ２は、押圧部３０ＰＲの面３０ａの面積が、ロジックチップＬＣの裏面３ｂの面積よりも大きくなっている。また、ボンディング治具３０ｈ２には、図２５に示すようなシール部３０ＳＬは形成されず、面３０ａに、樹脂膜３０ＦＬが押圧部３０ＰＲと密着するように薄くコーティングされている。言い換えれば、ボンディング治具３０ｈ２は、押圧部３０ＰＲの面３０ａにコートされた樹脂膜３０ＦＬが、図２５に示すシール部３０ＳＬとして機能する。樹脂膜３０ＦＬは、例えばフッ素樹脂であって、樹脂膜３０ＦＬの厚さ（膜厚）は、例えば２μｍ〜５０μｍ程度である。
【０１８２】
ボンディング治具３０ｈ２を上記した第１チップ搭載工程で使用する場合、ロジックチップＬＣの裏面３ｂの周縁部は、樹脂膜３０ＦＬの面３０ａにより覆われる。また、樹脂膜３０ＦＬが裏面電極３ｂｐのレイアウトに倣って弾性変形するので、樹脂膜３０ＦＬの厚さがロジックチップＬＣの裏面電極３ｂｐの厚さよりも厚ければ、裏面３ｂの周縁部と面３０ａとが密着する。つまり、ボンディング治具３０ｈ２の場合、押圧部３０ＰＲの面３０ａが、図２５に示すシール部３０ＳＬの面３０ｂの機能を兼ねる。
【０１８３】
ボンディング治具３０ｈ２を用いてロジックチップＬＣを搭載する場合、ロジックチップＬＣの裏面３ｂの大部分（保持部３０ＨＤと対向する部分を除く全部）が樹脂膜３０ＦＬと密着する。このため、ボンディング治具３０ｈ２は、裏面３ｂに対してバランス良く押圧力を付与することができる。また、ボンディング治具３０ｈ２は、ロジックチップＬＣを加熱する際に、裏面３ｂにおける温度ムラを低減できる。
【０１８４】
ただし、樹脂膜３０ＦＬが劣化した場合、あるいは樹脂膜３０ＦＬに接着材ＮＣＬ１（図２５参照）が付着して硬化した場合には、樹脂膜３０ＦＬを押圧部３０ＰＲから剥離させて、新たな樹脂膜３０ＦＬをコーティングする必要がある。したがって、メンテナンスの容易性の観点からは、図２５に示すボンディング治具３０や図４１に示すボンディング治具３０ｈ１の方が好ましい。
【０１８５】
また、ボンディング治具３０ｈ２の場合、セラミック製または金属製の押圧部３０ＰＲとロジックチップＬＣの間に、樹脂膜３０ＦＬを介在させることになる。したがって、熱伝達の効率を考慮すると、図２５に示すボンディング治具３０や図４１に示すボンディング治具３０ｈ１のように、ロジックチップＬＣとの対向する位置において、セラミック製または金属製の押圧部３０ＰＲを樹脂から露出させることが好ましい。
【０１８６】
また、図４３および図４４に示すボンディング治具３０ｈ３の場合、押圧部３０ＰＲの周縁部に、枠形状の溝部３０ＤＧを形成し、溝部３０ＤＧにシール部３０ＳＬを挿入することで、保持する構造になっている。図４３は、図２５に示すボンディング治具に対する他の変形例を示す断面図である。また、図４４は、図４３に示すボンディング治具のうち、半導体チップと対向配置される面の平面図である。
【０１８７】
ボンディング治具３０ｈ３のセラミック製または金属製の押圧部３０ＰＲには、溝部３０ＤＧが形成されている。溝部３０ＤＧは、図４４に示すように、ロジックチップＬＣの裏面３ｂの周縁部に沿って枠形状を成すように形成されている。ボンディング治具３０ｈ３を用いて上記した第１チップ搭載工程を行う場合、溝部３０ＤＧが、樹脂製のシール部３０ＳＬの変形方向を制御するガイドとして機能する。すなわち、ボンディング治具３０ｈ３が加熱されても、樹脂製のシール部３０ＳＬは、平面方向には変形し難い。このため、シール部３０ＳＬは、図４３に示す厚さ方向に選択的に変形させることができる。また、溝部３０ＤＧとシール部３０ＳＬの密着面には隙間が生じ難くなる。
【０１８８】
また、図２５に示すボンディング治具３０、図４１に示すボンディング治具３０ｈ１、図４３に示すボンディング治具３０ｈ３では、シール部３０ＳＬが吸着孔３０ＳＨに吸引されることで押圧部３０ＰＲに吸着保持されている。しかし、シール部３０ＳＬを保持する方法には種々の変形例がある。図４５は、図４３に示すボンディング治具に対する変形例を示す断面図である。また、図４６は、図４５に示すボンディング治具に対する変形例を示す断面図である。
【０１８９】
図４５に示すボンディング治具３０ｈ４は、溝部３０ＤＧの側面が面３０ａに対して９０度未満の角度で傾斜する傾斜面になっている。図４５に示す例では、溝部３０ＤＧの両側面が、面３０ａに対して９０度未満の角度で傾斜する傾斜面になっている。この場合、樹脂から成るシール部３０ＳＬは、溝部３０ＤＧの傾斜面により保持されるので、図４３に示すような吸着孔３０ＳＨを設けなくても、シール部３０ＳＬを保持させることができる。
【０１９０】
また、図４６に示すボンディング治具３０ｈ５は、樹脂から成るシール部３０ＳＬを保持する位置に、段差部３０ＳＴが設けられ、段差部３０ＳＴの側面が面３０ａに対して９０度未満の角度で傾斜する傾斜面になっている。シール部３０ＳＬを保持する安定性の観点では、図４５に示すボンディング治具３０ｈ４の方が好ましいが、図４６に示すボンディング治具３０ｈ５の場合であっても、図４３に示すような吸着孔３０ＳＨを設けなくても、シール部３０ＳＬを保持させることができる。
【０１９１】
また、ロジックチップＬＣのように裏面３ｂに裏面電極３ｂｐなどの突起物が形成されている場合には、図４７および図４８に示すボンディング治具３０ｈ６のような変形例も好適である。図４７は、図２５に示すボンディング治具に対する他の変形例を示す断面図である。また、図４８は、図４７に示すボンディング治具のうち、半導体チップと対向配置される面の平面図である。
【０１９２】
ボンディング治具３０ｈ６は、押圧部３０ＰＲの面３０ａの一部に、窪み部３０ＣＶが形成されている。図４８に示す例では、窪み部３０ＣＶは、押圧部３０ＰＲのうち、シール部３０ＳＬから露出する面３０ａの中央に形成されている。また、窪み部３０ＣＶの深さは、ロジックチップＬＣの裏面３ｂに形成された突起物、すなわち裏面電極３ｂｐの厚さ以上になっている。図４７に示す例では、窪み部３０ＣＶの深さは、ロジックチップＬＣの裏面電極３ｂｐの厚さよりも大きい。
【０１９３】
窪み部３０ＣＶは、搭載対象物であるロジックチップＬＣの裏面３ｂに形成された突起物の位置に対応して形成されている。このため、上記した第１チップ搭載工程において、図４７および図４８に示すボンディング治具３０ｈ６を用いてロジックチップＬＣを搭載する場合、ロジックチップＬＣの裏面３ｂに形成された複数の裏面電極３ｂｐは、窪み部３０ＣＶの内部に収容される。
【０１９４】
このように第１チップ搭載工程において、複数の裏面電極３ｂｐは、窪み部３０ＣＶの内部に収容された状態で、ロジックチップＬＣの裏面３ｂを押圧部３０ＰＲで押し付けると、押圧部３０ＰＲの面３０ａは、複数の裏面電極３ｂｐと接触せず、裏面３ｂに密着する。
【０１９５】
押圧部３０ＰＲの面３０ａがロジックチップＬＣの裏面３ｂに密着すると、セラミック製または金属製の押圧部３０ＰＲとロジックチップＬＣの密着面積を増大させることができるので、上記接合工程における、熱伝達の効率を向上させることができる。
【０１９６】
また、第１チップ搭載工程で、押圧部３０ＰＲが複数の裏面電極３ｂｐに接触しない状態で、ロジックチップＬＣを保持することは、以下の点で好ましい。上記した第１チップ搭載工程の接合工程では、ボンディング治具３０ｈ６の押圧部３０ＰＲを、ロジックチップＬＣの裏面３ｂ側に押し当て、配線基板２０（図２６参照）に向かってロジックチップＬＣを押し付ける。この時、図２６に示すように、押圧部３０ＰＲとロジックチップＬＣとの接触部分が裏面電極３ｂｐになる場合、搭載時の押圧力が複数の裏面電極３ｂｐに集中して印加される。一方、図４７および図４８に示すボンディング治具３０ｈ６を使用した場合、裏面電極３ｂｐと押圧部３０ＰＲが接触しないので、搭載時の押圧力による裏面電極３ｂｐの損傷を抑制できる。また、裏面電極３ｂｐの周辺に応力が集中してロジックチップＬＣが損傷することを抑制できる。特に、本実施の形態のように、搭載対象物であるロジックチップＬＣの厚さが、５０μｍ程度である場合、例えば１００μｍ以上の厚さの半導体チップと比較して損傷しやすい。したがって、ロジックチップＬＣの損傷を抑制する観点からは、図４７および図４８に示すボンディング治具３０ｈ６を使用することが特に好ましい。
【０１９７】
また、第１チップ搭載工程において、押圧部３０ＰＲの面３０ａが裏面３ｂに密着すると、保持部３０ＨＤによる保持強度を向上させることができる。このため、第１チップ搭載工程において、保持部３０ＨＤによる吸着保持力の低下に伴うロジックチップＬＣとボンディング治具３０ｈ６の位置ずれが発生し難くなる。
【０１９８】
なお、図４７および図４８に示すボンディング治具３０ｈ６は、図２５および図２８に示すボンディング治具３０に対する変形例として説明した。しかし、上記したボンディング治具３０ｈ６の特徴部分は、図４１に示すボンディング治具３０ｈ１、図４２に示すボンディング治具３０ｈ２、図４３に示すボンディング治具３０ｈ３、図４５に示すボンディング治具３０ｈ４、図４６に示すボンディング治具３０ｈ５と組み合わせて適用することができる。
【０１９９】
（実施の形態２）
上記実施の形態１では、第１接着材配置工程において、絶縁材フィルム（ＮＣＦ）である接着材ＮＣＬ１を配線基板２０のチップ搭載領域２ｐ１に貼り付ける際に、図２０に示すように接着材ＮＣＬ１の一部（部分ＨＰＺ）を配線基板２０に押し付けた後で、図１９に示す弾性材ＲＬで押し付けて密着させる実施態様を説明した。上記実施の形態１で説明した方法の場合、減圧条件下で接着材ＮＣＬ１と配線基板２０の間の空気が排出されるので、接着材ＮＣＬ１を押し付けた後の気泡の残留を抑制できる。しかし、接着材ＮＣＬ１を配線基板２０のチップ搭載領域２ｐ１に配置した後、別の治具で接着材ＮＣＬ１の一部（部分ＨＰＺ）を配線基板２０に押し付ける場合、作業工程の数が増加し、製造効率が低下する。
【０２００】
そこで、本実施の形態では、上記実施の形態１よりもさらに製造効率を向上させることができる技術について説明する。なお、本実施の形態２は、上記実施の形態１で説明した技術のうち、＜第１接着材配置工程＞のセクションで説明した部分の変形例である。したがって、上記した第１接着材配置工程、以外の部分は共通するので、重複する説明は省略する。
【０２０１】
また、本実施の形態では、第１接着材配置工程のうち、個片に分割された接着材ＮＣＬ１をフィルム搬送治具で吸着保持した状態で搬送し、チップ搭載領域２ｐ１上に配置する工程、および接着材ＮＣＬ１の一部を押し付ける工程が異なる。しかし、上記以外の部分は、上記実施の形態１で説明した第１接着材配置工程と同様である。したがって、第１接着材配置工程についても上記した相違点以外の部分は、説明を省略する。
【０２０２】
図４９は、図１８に対する変形例を示す側面図である。また、図５０は図４９に示すフィルム搬送治具のうち、接着材との対向面側を示す平面図である。また、図５１は図５０のＡ−Ａ線に沿った断面において、フィルム搬送治具の突出部で接着材ＮＣＬ１を押し付けた状態を模式的に示す断面図である。
【０２０３】
図４９に示すように、本実施の形態のフィルム搬送治具ＴＰ２は、接着材ＮＣＬ１との対向面である面ＴＰａ側に、複数の突出部ＴＰｂが形成されている点で図１８に示すフィルム搬送治具ＴＰ２と相違する。突出部ＴＰｂの数には種々の変形例があるが、図４９〜図５１に示す例では、フィルム搬送治具ＴＰ２には２個の突出部ＴＰｂが形成されている。突出部ＴＰｂは、本実施の形態の第１接着材配置工程において、接着材ＮＣＬ１を搬送する治具としての機能と、接着材ＮＣＬ１の一部を配線基板２０に向かって押し付ける機能を備えている。
【０２０４】
図５０および図５１に示すように、複数の突出部ＴＰｂのそれぞれには、吸気孔ＴＰｈが形成されている。吸気孔ＴＰｈは、接着材ＮＣＬ１（図５１参照）を吸着保持する保持部であって、突出部ＴＰｂの先端を接着材ＮＣＬ１に接触させた状態で、吸気することにより、フィルム搬送治具ＴＰ２が接着材ＮＣＬ１を保持することができる。
【０２０５】
突出部ＴＰｂの露出面（ただし、吸気孔ＴＰｈの内部を除く）には例えばフッ素樹脂などの樹脂膜ＴＰｆが形成されている。また、突出部ＴＰｂの面ＴＰａからの突出高さは、接着材ＮＣＬ１の厚さよりも大きい。このため、突出部ＴＰｂで接着材ＮＣＬ１を押圧した時に、突出部ＴＰｂやフィルム搬送治具ＴＰ２の本体に、接着材ＮＣＬ１が付着し難くなっている。
【０２０６】
本実施の形態の第１接着材配置工程では、まず突出部ＴＰｂの先端を接着材ＮＣＬ１に接触させた状態で吸気することにより、フィルム搬送治具ＴＰ２が接着材ＮＣＬ１をピックアップする。次に、接着材ＮＣＬ１を配線基板２０のチップ搭載領域２ｐ１に配置する。この時、接着材ＮＣＬ１を保持した状態で、チップ搭載領域２ｐ１と接着材ＮＣＬ１の位置合わせを行う。次に、フィルム搬送治具ＴＰ２を配線基板２０に近づける。この時、個片化された接着材ＮＣＬ１の複数箇所が突出部ＴＰｂにより局所的に押圧される。この結果、例えば、図２０に例示的に示すように、平面視において、複数の接着材ＮＣＬ１のそれぞれ二箇所（ハッチングを付して示す部分ＨＰＺ）が、他の部分よりも相対的に大きい密着力で配線基板２０に密着する。
【０２０７】
上記実施の形態で説明したように、接着材ＮＣＬ１の一部（図２０に示す部分ＨＰＺ）を配線基板２０に予め押し付けておけば、図１９に示す弾性材ＲＬで押し付ける際に、接着材ＮＣＬ１の位置ずれを防止できる。一方、部分ＨＰＺ以外の部分は、部分ＨＰＺと比較して配線基板２０と接着材ＮＣＬ１との密着力が小さい。このため、減圧条件下で、接着材ＮＣＬ１と配線基板２０の間の空気は、密着力が小さい部分に形成される排出経路を通じて排出されるので、気泡の残留を抑制できる。
【０２０８】
また、本実施の形態によれば、フィルム搬送治具ＴＰ２により、接着材ＮＣＬ１を搬送する工程、および接着材ＮＣＬ１の一部を押圧する工程、を連続的に行うことができる。このため、上記実施の形態で説明した第１接着材配置工程と比較して、製造効率を向上させることができる。
【０２０９】
（実施の形態３）
上記実施の形態１では、第１チップ搭載工程において、ロジックチップＬＣを配線基板２０に搭載する際に用いるボンディング治具の一部で接着材ＮＣＬ１を押さえることにより、ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ１の高さが、ロジックチップＬＣの裏面３ｂの高さ以下になるようにする実施態様を中心に説明した。本実施の形態では、ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ１の高さが、ロジックチップＬＣの裏面３ｂの高さ以下になるようにする、別の実施態様について説明する。
【０２１０】
上記実施の形態１で説明した第１チップ搭載工程において、図２６に示すようにロジックチップＬＣを配線基板２０に向かって押し付けた時の接着材ＮＣＬ１の挙動を検討すると以下のように考えられる。すなわち、ロジックチップＬＣと配線基板２０の間に挟まれた領域では、接着材ＮＣＬ１は、配線基板２０の上面２ａに沿った方向に広がる。一方、ロジックチップＬＣの周縁部よりも外側の領域では、接着材ＮＣＬ１は、ロジックチップＬＣと配線基板２０に挟まれていないので、配線基板２０の上面２ａに沿った方向に加え、ロジックチップＬＣの厚さ方向にも広がる。
【０２１１】
上記実施の形態１で説明した技術では、厚さ方向に広がった接着材ＮＣＬ１をボンディング治具３０のシール部３０ＳＬで抑えることにより、接着材ＮＣＬ１の高さを制御する。上記した接着材ＮＣＬ１の挙動は、接着材ＮＣＬ１として絶縁材フィルム（ＮＣＦ）を使用する場合も、絶縁材ペースト（ＮＣＰ）を使用する場合も同様である。
【０２１２】
ここで、本願発明者は、ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ１が、配線基板２０の上面２ａに沿った方向に広がり易くなれば、例えば、接着材ＮＣＬ１をボンディング治具３０のシール部３０ＳＬで抑えなくても、接着材ＮＣＬ１の高さを制御できるのではないかと考えた。本実施の形態では、ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ１が配線基板２０の上面２ａに沿って平面的に広がる方向を制御することにより、接着材ＮＣＬ１の高さが、ロジックチップＬＣの裏面３ｂの高さ以下になるようにする実施態様について説明する。
【０２１３】
図５２は、図３に示す半導体装置に対する変形例である半導体装置が備えるチップ搭載面側の平面図である。図５２に示すように、本実施の形態の半導体装置１１が備える配線基板１２は、上面２ａの絶縁膜２ｈに複数の溝１２ｔが形成されている点で上記実施の形態１の半導体装置１とは異なる。その他の点は、上記実施の形態で説明した半導体装置１と同様である。
【０２１４】
図５２に示す複数の溝１２ｔのそれぞれは、平面視において、チップ搭載領域２ｐ１から上面２ａの周縁部に向かって延びる。また、複数の溝１２ｔは、平面視において、チップ搭載領域２ｐ１から上面２ａの周縁部に向かって放射状に配置されている。
【０２１５】
本実施の形態では、配線基板１２のチップ搭載領域２ｐ１の外側に形成した溝１２ｔを利用して、ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ１が配線基板２０の上面２ａに沿って平面的に広がる方向を制御する。以下、本実施の形態の半導体装置の製造方法のうち、第１チップ搭載工程における接着材ＮＣＬ１の挙動について説明する。
【０２１６】
なお、本実施の形態で説明する技術は、上記実施の形態１と同様に、絶縁材フィルム（ＮＣＦ）を使用する場合でも適用可能である。しかし、絶縁材ペースト（ＮＣＰ）を使用する場合の方が、平面視における接着材ＮＣＬ１の広がり方向が判りやすい。したがって、本実施の形態では、接着材ＮＣＬ１として、絶縁材ペースト（ＮＣＰ）を使用する実施態様を例示的に取り上げて説明する。
【０２１７】
また、上記実施の形態１で説明した半導体装置の製造方法のうち、第１接着材配置工程および第１チップ搭載工程以外は、本実施の形態でも同様に行う。したがって、本実施の形態では、重複する説明は省略し、第１接着材配置工程および第１チップ搭載工程を中心に説明する。
【０２１８】
＜第１接着材配置工程＞
図５３は、本実施の形態の第１接着材配置工程では、図５３に示すように、配線基板２１のチップ搭載領域２ｐ１に、接着材ＮＣＬ１を配置する。図５３は、図１６に対する変形例である配線基板のチップ搭載領域に、ペースト状の接着材を配置した状態を示す拡大平面図である。
【０２１９】
図５３に示す配線基板２１は、上面２ａの絶縁膜２ｈに複数の溝１２ｔが形成されている点、および接着材ＮＣＬ１がペースト樹脂になっている点を除き、図１６に示す配線基板２０と同様である。したがって、重複する説明は省略する。
【０２２０】
本工程では、図５３に示す例では、ＮＣＰである接着材ＮＣＬ１をノズルＮＺ１（図３０参照）から吐出して、チップ搭載領域２ｐ１上に、接着材ＮＣＬ１を配置する。本実施の形態では、第１接着材配置工程に続いて行う第１チップ搭載工程で、接着材ＮＣＬ１が周囲に広がるので、本工程では、チップ搭載領域２ｐ１の一部に接着材ＮＣＬ１が配置されていれば良い。また、接着材ＮＣＬ１として、絶縁材ペースト（ＮＣＰ）を使用する場合には、接着材ＮＣＬ１が広がる際に、配線基板２１の凹凸に倣って接着材ＮＣＬ１が埋め込まれやすい。したがって本実施の形態では、上記実施の形態１で説明した図１９に示すような、減圧雰囲気下で接着材ＮＣＬ１を配線基板２０に密着させる工程は、省略できる。
【０２２１】
また、図５３に示す例では、平面視において、チップ搭載領域２ｐ１の中央部を中心として、クロス形状を描くように接着材ＮＣＬ１を配置する例を示している。ただし、配置後の接着材ＮＣＬ１の平面形状には種々の変形例がある。例えば、チップ搭載領域２ｐ１の中央部に円形の接着材ＮＣＬ１を配置する方法、あるいは、チップ搭載領域２ｐ１の複数箇所に接着材ＮＣＬ１を配置する方法などが変形例として挙げられる。
【０２２２】
＜第１チップ搭載工程＞
次に、本実施の形態の第１チップ搭載工程では、図５４に示すように、ロジックチップＬＣを配線基板２１上に搭載する。図５４は図５３に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。また、図５５は、第１チップ搭載工程で、図５３に示す配線基板に配置された接着材の上方にロジックチップを配置した状態を模式的に示す説明図である。図５６は、図５５に示すロジックチップと配線基板とを電気的に接続した状態を模式的に示す説明図である。また、図５７は、第１チップ搭載工程において、図５３に示す接着材が広がる方向を矢印で模式的に示す説明図である。
【０２２３】
本工程では、ロジックチップＬＣを配線基板２１上に、フェイスダウン実装方式（フリップチップ接続方式）により搭載する点は、上記実施の形態１で説明した第１チップ搭載工程と同様である。以下、本実施の形態の第１チップ搭載工程の詳細なフローについて上記実施の形態１との相違点を中心に説明する。
【０２２４】
本実施の形態の第１チップ搭載工程には、図５５に示すように、配線基板２１のチップ搭載領域２ｐ１の接着材ＮＣＬ１上にロジックチップＬＣ（半導体チップ３）を搬送する、第１チップ搬送工程が含まれる。ロジックチップＬＣは、裏面３ｂ側がボンディング治具３４に保持された状態でチップ搭載領域２ｐ１の接着材ＮＣＬ１の上方に搬送され、素子形成面側に位置する表面３ａが配線基板２０の上面２ａと対向するように接着材ＮＣＬ１の上方に配置される。
【０２２５】
また、本実施の形態の第１チップ搭載工程には、図５６に示すように、ボンディング治具３４を介してロジックチップＬＣの裏面３ｂを加熱し、かつ、ボンディング治具３４をロジックチップＬＣの裏面３ｂ側から押し付けて、複数のボンディングリード２ｆと複数の表面電極３ａｐのそれぞれを電気的に接続する、接合工程が含まれる。
【０２２６】
接合工程では、ボンディング治具３４の押圧部３４ＰＲを、ロジックチップＬＣの裏面３ｂ側に押し当て、配線基板２１に向かってロジックチップＬＣを押し付ける。図５６に示す例では、押圧部３４ＰＲの面３４ａが、ロジックチップＬＣの裏面３ｂと接触する。本実施の形態では、ロジックチップＬＣを配線基板２１の上面２ａに向かって近づけた後、ロジックチップＬＣを加熱することにより、複数の外部端子７と複数のボンディングリード２ｆのそれぞれを電気的に接続する。
【０２２７】
ここで、本実施の形態の第１チップ搭載工程では、上記実施の形態１で説明した図２５に示すボンディング治具３０や各変形例を使用することもできる。しかし、図５５に示す例では、ボンディング治具３４を用いている。ボンディング治具３４は、以下の点で上記実施の形態１で説明したボンディング治具３０と共通する。すなわち、ボンディング治具３４は、ロジックチップＬＣの裏面３ｂ側を保持する保持部３０ＨＤを有している。また、ボンディング治具３４は、ロジックチップＬＣの裏面３ｂ側を押圧する押圧部３４ＰＲを有している。
【０２２８】
また、ボンディング治具３４は、以下の点で上記実施の形態１で説明したボンディング治具３０と相違する。図５５に示す例では、押圧部３４ＰＲの面３４ａの面積は、ロジックチップＬＣの裏面３ｂよりも小さい。また、ボンディング治具３４は、図２５に示すボンディング治具３０のようなシール部３０ＳＬを備えていない。このため、ロジックチップＬＣの裏面３ｂの周縁部は、ボンディング治具３４の押圧部３４ＰＲから露出している。
【０２２９】
本実施の形態では、図５７に示すように、配線基板１２のチップ搭載領域２ｐ１の外側に複数の溝１２ｔが形成されている。この複数の溝１２ｔを設けることで、本工程では、接着材ＮＣＬ１が溝１２ｔの延在方向に沿って広がり易くなる。このため、図５６に示すようにボンディング治具３４でロジックチップＬＣを配線基板２１に向かって押し付けると、図５７に矢印を付して模式的に示すように、接着材ＮＣＬ１は、上記第１接着材配置工程で塗布された位置から、チップ搭載領域２ｐ１の輪郭を超えて、デバイス領域２０ａの周縁部に向かって広がる。この結果、図５６に示すように、ロジックチップＬＣの周囲に押し出された接着材ＮＣＬ１は、ロジックチップＬＣの厚さ方向には広がり難くなる。つまり、本実施の形態によれば、接着材ＮＣＬ１は、配線基板２１の上面２ａに沿って平面的に広がり易くすることで、ロジックチップＬＣの厚さ方向に広がることを抑制する。
【０２３０】
したがって、本実施の形態の場合、ボンディング治具３４のように、ロジックチップＬＣの裏面３ｂ全体を覆わない治具を用いた場合でも、ロジックチップＬＣの裏面３ｂ側に接着材ＮＣＬ１が回り込むことを抑制できる。
【０２３１】
また、本実施の形態では、ロジックチップＬＣの厚さ方向に接着材ＮＣＬ１が広がることを抑制するので、図２５に示すシール部３０ＳＬを設けなくても、ボンディング治具３４に接着材ＮＣＬ１が付着し難い。この結果、加熱により劣化し易い樹脂製の部材を取り付けなくても良いので、ボンディング治具３４はメンテナンスが容易である。
【０２３２】
また、図２７に示す樹脂フィルム３２を介さずにロジックチップＬＣと配線基板２１を電気的に接続できるので、上記実施の形態１で説明した１パス実装方式でロジックチップＬＣを搭載できる。
【０２３３】
ただし、本実施の形態に対する変形例としては、上記実施の形態で説明したボンディング治具３０や、各変形例であるボンディング治具を使用することができる。また、本実施の形態に対する変形例としては、上記実施の形態１で説明した２パス実装方式を適用することもできる。
【０２３４】
次に、本実施の形態の配線基板２１に形成された複数の溝１２ｔについて、好ましい態様を説明する。まず、図５２に示すように、本実施の形態では、チップ搭載領域２ｐ１の中央部に、複数のボンディングリード２ｆを一括して露出させる、開口部２ｈｋが形成されている。図５２に示す例では、絶縁膜２ｈの中央の設けられた開口部２ｈｋは、Ｙ方向に沿って延在するように形成されている。
【０２３５】
第１チップ搭載工程における接着材ＮＣＬ１（図５６参照）の挙動を考慮すると、図５２のように、チップ搭載領域２ｐ１内に大きな開口部２ｈｋが形成されている場合、開口部２ｈｗの延在方向に沿って、接着材ＮＣＬ１が広がり易くなる。つまり、図５２に示す例の場合、Ｙ方向に広がる接着材ＮＣＬ１の量は、Ｘ方向に広がる接着材ＮＣＬ１の量よりも、相対的に多くなりやすい。
【０２３６】
したがって、図５２に示すように、開口部２ｈｋの延長線上に、Ｙ方向に沿って延びるように配置される複数の溝１２ｔの配置密度は、Ｙ方向に直交するＸ方向に沿って延びるように配置される複数の溝１２ｔの配置密度よりも大きくすることが好ましい。これにより、中央部の開口部２ｈｋの延長線上において、接着材ＮＣＬ１（図５６参照）がロジックチップＬＣ（図５６参照）の厚さ方向に広がることを抑制できる。
【０２３７】
また、複数の溝１２ｔは、配線基板２１に形成された複数の配線２ｄ（図５６参照）を覆う保護膜である絶縁膜２ｈに形成されている。したがって、溝１２ｔを形成することにより、配線２ｄの一部または全部が露出してしまうと、配線２ｄの損傷、あるいは隣り合う配線２ｄ同士の接続などの懸念が生じる。そこで、配線２ｄを保護する観点からは、以下の構成が好ましい。
【０２３８】
まず、図５２に示す複数の複数の溝１２ｔのそれぞれは、絶縁膜２ｈに覆われている配線２ｄの延在方向に沿って延びるように形成することが好ましい。言い換えれば、複数の溝１２ｔのそれぞれは、絶縁膜２ｈに覆われる配線２ｄのうち、隣り合う配線２ｄの間に形成することが好ましい。配線２ｄに沿って溝１２ｔを形成すれば、配線２ｄのうち、溝１２ｔにおいて絶縁膜２ｈから露出する部分を低減できる。
【０２３９】
また、配線２ｄの一部が絶縁膜２ｈから露出している場合であっても、溝１２ｔが接着材ＮＣＬ１や接着材ＮＣＬ２によって覆われていれば、配線２ｄを保護することができる。したがって、複数の溝１２ｔは、上記実施の形態１で説明した第２チップ搭載工程で、接着材ＮＣＬ２が広がる領域の範囲内に形成されていることが好ましい。また、図５２に示すように、複数の溝１２ｔがチップ搭載領域２ｐ２の範囲内に形成されていることが特に好ましい。チップ搭載領域２ｐ２の内部に収まるように複数の溝１２ｔを形成すれば、複数の溝１２ｔを接着材ＮＣＬ１または接着材ＮＣＬ２により確実に覆うことができる。
【０２４０】
また、接着材ＮＣＬ１が広がる方向を、安定的に制御する観点からは、溝１２ｔの一部がチップ搭載領域２ｐ１の内部に形成されていることが好ましい。例えば、図５２に示す例では、絶縁膜２ｈには、チップ搭載領域２ｐ１の外縁を構成する各辺にそって、それぞれ複数のボンディングリード２ｆを一括して露出させる複数の開口部２ｈｗが形成されている。そして複数の溝１２ｔのそれぞれは、複数の開口部２ｈｗのうちのいずれか一つに連結されている。このため、複数の溝１２ｔのそれぞれの先端部分はチップ搭載領域２ｐ１の内部に形成されている。溝１２ｔのうちの一部をチップ搭載領域２ｐ１の内部に形成すれば、接着材ＮＣＬ１の広がり方向の制御を開始するタイミングが早くなるので、安定的に制御することが可能になる。
【０２４１】
本実施の形態は、上記した相違点を除き、上記実施の形態１と同様である。したがって、重複する説明は省略する。
【０２４２】
（変形例）
次に、図５２〜図５７を用いて説明した実施態様に対する変形例を説明する。図５８は図５２に示す半導体装置に対する変形例である半導体装置が備えるチップ搭載面側の平面図である。また、図５９は、図５８に示す半導体装置のロジックチップを搭載する領域の境界部分を拡大して示す拡大平面図である。また、図６０は図５９のＡ−Ａ線に沿った拡大断面図である。また、図６１は、図５９に対する変形例である半導体装置のロジックチップを搭載する領域の境界部分を拡大して示す拡大平面図である。
【０２４３】
図５８〜図６０に示す半導体装置１１ｈ１は、配線基板１２ｈ１の上面２ａ側を覆う、絶縁膜２ｈが絶縁膜２ｈ１上に絶縁膜２ｈ２が積層された、積層構造になっている点で図５２に示す半導体装置１１と相違する。
【０２４４】
図５８に示す例では、絶縁膜２ｈ１は、チップ搭載領域２ｐ１を含む、配線基板１２ｈ１の上面２ａ側全体を覆うように形成されている。ただし、開口部２ｈｗが形成されている部分は除く。一方、絶縁膜２ｈ２は、チップ搭載領域２ｐ１には形成されず、チップ搭載領域２ｐ１の周囲を囲むように形成されている。
【０２４５】
また、半導体装置１１ｈ１の場合、絶縁膜２ｈに形成された複数の溝１２ｔのそれぞれは、上層に配置される絶縁膜２ｈ２に形成され、絶縁膜２ｈ１には溝１２ｔが形成されていない。つまり、複数のボンディングリード２ｆに接続される複数の配線２ｄのそれぞれは、下層の絶縁膜２ｈ１に覆われている。このため、本変形例によれば、溝１２ｔによって配線２ｄが露出してしまうことがないので、図５８に示す半導体装置１１ｈ１と比較して、溝１２ｔの形状に対する制約が少ない。言い換えれば、本変形例によれば、接着材ＮＣＬ１の広がりを制御する観点から最適な形状に溝１２ｔを形成することができる。
【０２４６】
このため、例えば、図５９に示す例では、溝１２ｔは、複数の配線２ｄに跨って形成されている。この場合、溝１２ｔの溝幅は太くなるので、容易に加工することができる。
【０２４７】
また、本変形例によれば、複数の配線２ｄのそれぞれは、下層の絶縁膜２ｈ１に覆われているので、溝１２ｔの一部に接着材ＮＣＬ１または接着材ＮＣＬ２が埋め込まれない部分があっても良い。このため、図５８に示す例では、溝１２ｔがチップ搭載領域２ｐ２の外側まで延びるように形成している。このように溝１２ｔをチップ搭載領域２ｐ２の外側まで延びるように形成すれば、上記実施の形態１で説明した、第２チップ搭載工程において、接着材ＮＣＬ２が広がる方向を溝１２ｔにより制御することができる。上記実施の形態１で説明した例では、第２チップ搭載工程で搭載される積層体ＭＣＳの厚さが十分に厚いので、積層体ＭＣＳの周囲に押し出された接着材ＮＣＬ２が積層体ＭＣＳの厚さ方向に広がった場合でも、ボンディング治具に接触する懸念は小さかった。しかし、例えば、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を順次搭載する場合など、第２層目以降に積層される半導体チップ３の厚さが薄く、裏面３ｂ側に接着材ＮＣＬ２が到達する懸念がある場合もある。この場合には、上記したように、溝１２ｔがチップ搭載領域２ｐ２の外側まで延びるように形成し、接着材ＮＣＬ２の広がる方向を制御することが好ましい。
【０２４８】
また、図５８に対する更なる変形例としては、図６１に示す半導体装置１１ｈ２のように、配線基板１２ｈ２の上面２ａ側を覆う、絶縁膜２ｈ１および絶縁膜２ｈ２に、それぞれ複数の溝１２ｔを形成することもできる。図６１に示す変形例では、絶縁膜２ｈ１には、チップ搭載領域２ｐ１の内側から配線基板１２ｈ２の周縁部に向かって延びる複数の溝１２ｔ１が形成されている。また、絶縁膜２ｈ１を覆う絶縁膜２ｈ２には、複数の溝１２ｔ２が形成されている。また、平面視において、複数の溝１２ｔ２のそれぞれは、複数の溝１２ｔ１のそれぞれよりも配線基板１２ｈ２の外周側に形成されている。
【０２４９】
上記実施の形態１で説明したように、ロジックチップＬＣと配線基板との間隔が小さい場合、ロジックチップＬＣの直下に複数層の絶縁膜２ｈを形成することは難しい。このため、絶縁膜２ｈ１に溝１２ｔを形成しない場合には、図５９に示すように、溝１２ｔは、チップ搭載領域２ｐ１の内側まで延ばすことが難しい。
【０２５０】
しかし、図６１に示す変形例によれば、絶縁膜２ｈ１に複数の溝１２ｔ１を形成することで、溝１２ｔ１をチップ搭載領域２ｐ１まで延ばすことができる。また、図６１に示す変形例の場合、溝１２ｔ１の延在距離は短くしても、絶縁膜２ｈ２に形成された複数の溝１２ｔ２により、接着材ＮＣＬ１の広がる方向を制御できる。
【０２５１】
また、図６２に示す半導体装置１１ｈ３は、配線基板１２ｈ３の上面２ａ側を覆う、絶縁膜２ｈに形成された開口部２ｈｗが、複数のボンディングリード２ｆのボンディング位置に、それぞれ設けられている点で、図５２に示す半導体装置１１と相違する。図６２は、図５２に示す半導体装置に対する変形例である半導体装置のロジックチップを搭載する領域の境界部分を拡大して示す拡大平面図である。
【０２５２】
配線基板１２ｈ３の場合、ボンディングリード２ｆのボンディング位置に、選択的に開口部２ｈｗを形成しているので、チップ搭載領域２ｐ１の内部にも、溝１２ｔを形成している。これにより、接着材ＮＣＬ１（図５２参照）が広がる方向を、チップ搭載領域２ｐ１内から制御できる。
【０２５３】
なお、図６２に示す変形例は、代表的に図５２に示す半導体装置１１に対する変形例として示したが、図５８〜図６１を用いて説明した各変形例と組み合わせることも可能である。
【０２５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２５５】
例えば上記実施の形態１〜上記実施の形態３では、複数の半導体チップ３を積層した半導体装置を取り上げて説明したが、配線基板２上に積層される半導体チップ３の数は限定されない。例えば、図６３に示す半導体装置１３のように、配線基板２上に一枚の半導体チップ３が搭載されたパッケージにおいて、上記した技術を適用することができる。半導体装置１３の場合、半導体チップ３の周囲に押し出された接着材ＮＣＬの高さが、半導体チップ３の裏面３ｂの高さよりも高くなることを抑制することで、パッケージの厚さが大きくなってしまうことを抑制できる。
【０２５６】
また、上記実施の形態では、上段側に搭載される積層体ＭＣＳの平面サイズの方が下段側に搭載されるロジックチップＬＣの平面サイズよりも大きい場合について説明した。しかし、積層体ＭＣＳの平面サイズの方が下段側に搭載されるロジックチップＬＣの平面サイズよりも小さい場合に適用することができる。
【０２５７】
また、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、上記した各実施の形態同士、あるいは、各実施の形態で説明した各変形例同士を組み合わせて適用することができる。
【０２５８】
また、上記各実施の形態で説明した半導体装置の製造方法について技術的思想を抽出すれば、下記のように表現することができる。
【０２５９】
〔付記１〕
（ａ）チップ搭載面、前記チップ搭載面に形成された複数の端子、および前記チップ搭載面とは反対側の実装面を有する配線基板を準備する工程、
（ｂ）前記配線基板の前記チップ搭載面に第１接着材を配置する工程、
（ｃ）前記（ｂ）工程の後、第１表面、前記第１表面において露出する複数の第１表面電極、前記複数の第１表面電極のそれぞれに接合された複数の第１バンプ電極、前記第１表面とは反対側の第１裏面、前記第１裏面に形成された第１裏面電極、および前記複数の第１表面電極のうちの一部と前記第１裏面電極とを電気的に接続する貫通電極、を有する第１半導体チップを、前記第１半導体チップの前記第１表面が前記配線基板の前記チップ搭載面と対向するように、前記第１接着材を介して前記配線基板の前記チップ搭載面に搭載し、前記複数の端子と前記複数の第１表面電極を電気的に接続する工程、
を含み、
前記（ｃ）工程は、
ボンディング治具を介して前記第１半導体チップの前記第１裏面側を加熱し、かつ、前記ボンディング治具を前記第１半導体チップの前記第１裏面側から押し付けて、前記複数の端子と前記複数の第１表面電極を電気的に接続する工程、
を含み、
前記ボンディング治具は、前記第１半導体チップを吸着保持する保持部、前記（ｃ）工程で前記第１半導体チップの前記第１裏面に押し付ける押圧部、および前記（ｃ）工程で前記第１半導体チップの前記第１裏面の周縁部に密着するシール部、を備え、
前記シール部は、平面視において枠形状に形成され、
平面視において前記シール部の内側では、前記押圧部の第２面が露出し、
前記押圧部の前記第２面の一部には、前記第１裏面電極の厚さよりも深い窪み部が形成され、
前記（ｃ）工程では、前記第１裏面電極は、前記窪み部内に収容され、前記第２面と前記第１裏面とが接触する、半導体装置の製造方法。
【０２６０】
〔付記２〕
（ａ）チップ搭載面、前記チップ搭載面に形成された複数の端子、および前記チップ搭載面とは反対側の実装面を有する配線基板を準備する工程、
（ｂ）前記配線基板の前記チップ搭載面に第１接着材を配置する工程、
（ｃ）前記（ｂ）工程の後、第１表面、前記第１表面において露出する複数の第１表面電極、前記複数の第１表面電極のそれぞれに接合された複数の第１バンプ電極、および前記第１表面とは反対側の第１裏面、を有する第１半導体チップを、前記第１半導体チップの前記第１表面が前記配線基板の前記チップ搭載面と対向するように、前記第１接着材を介して前記配線基板の前記チップ搭載面に搭載し、前記複数の端子と前記複数の第１表面電極を電気的に接続する工程、
を含み、
前記（ｂ）工程には、
（ｂ１）フィルム搬送治具を介してフィルム状に形成された前記第１接着材を保持し、前記配線基板の前記チップ搭載面上に搬送する工程、
（ｂ２）フィルム搬送治具に設けられた複数の突出部を前記第１接着材に押し付け、前記第１接着材を局所的に押圧する工程、
（ｂ３）減圧雰囲気下で、前記第１接着材を前記配線基板の前記チップ搭載面に向かって押し付けることで、前記第１接着材と前記配線基板の前記チップ搭載面とを密着させる工程、
が含まれる、半導体装置の製造方法。
【０２６１】
〔付記３〕
チップ搭載面、前記チップ搭載面に形成された複数の端子、前記チップ搭載面に形成され、前記複数の端子と電気的に接続される複数の配線、前記複数の配線を覆うように形成された絶縁膜、および前記チップ搭載面とは反対側の実装面を有する配線基板と、
第１表面、前記第１表面において露出する複数の第１表面電極、前記複数の第１表面電極のそれぞれに接合された複数の第１バンプ電極、および前記第１表面とは反対側の第１裏面、を有し、前記第１表面が前記配線基板の前記チップ搭載面の前記第１チップ搭載領域と対向するように、第１接着材を介して前記配線基板の前記チップ搭載面に搭載される第１半導体チップと、
を含み、
前記配線基板の前記絶縁膜には、平面視において、前記第１チップ搭載領域から前記配線基板の周縁部に向かって延びる複数の溝が形成されている、半導体装置。
【０２６２】
〔付記４〕
付記３において、
前記絶縁膜の前記第１チップ搭載領域と重なる部分には、第１方向に沿って延び、かつ、前記複数の端子を一括して露出させる第１開口部が形成され、
前記複数の溝のうち、前記第１開口部の延長線上に、前記第１方向に沿って延びるように配置される複数の第１溝の配置密度は、前記第１方向に直交する第２方向に沿って延びるように配置される複数の第２溝の配置密度よりも大きい、半導体装置。
【０２６３】
〔付記５〕
付記３において、
前記複数の溝のそれぞれの一部は、前記第１チップ搭載領域の内部に形成されている、半導体装置。
【０２６４】
〔付記６〕
付記３において、
前記絶縁膜は、前記複数の配線を覆う第１絶縁膜と、前記第１絶縁膜の一部を覆うように積層された第２絶縁膜と、を有し、
前記複数の溝は、前記第２絶縁膜に形成されている、半導体装置。
【０２６５】
〔付記７〕
付記６において、
前記第２絶縁膜は、平面視において、前記第１チップ搭載領域と重ならない位置に形成され、
前記第１絶縁膜には、前記複数の溝のうちの複数の第１溝が形成され、
前記第２絶縁膜には、前記複数の溝のうちの複数の第２溝が形成される、半導体装置。
【０２６６】
〔付記８〕
付記６において、
前記第１絶縁膜には、前記複数の溝が形成されていない、半導体装置。
【符号の説明】
【０２６７】
１、１１、１１ｈ１、１１ｈ２、１１ｈ３、１３  半導体装置
２、１２、１２ｈ１、１２ｈ２、１２ｈ３、２０、２１  配線基板
２ａ  上面（面、チップ搭載面）
２ｂ  下面（面、実装面）
２ｃ  側面
２ｄ  配線
２ｄ１  配線
２ｄ２  ビア配線
２ｅ  絶縁層（コア層）
２ｆ  複数のボンディングリード（端子、チップ搭載面側端子、電極）
２ｇ  ランド
２ｈ、２ｈ１、２ｈ２  絶縁膜（ソルダレジスト膜）
２ｋ  絶縁膜（ソルダレジスト膜）
２ｈｋ、２ｈｗ  開口部
２ｋｗ  開口部
２ｐ１、２ｐ２  チップ搭載領域（チップ搭載部）
３  半導体チップ
３ａ  表面（主面、上面）
３ａｐ、３ａｐ１、３ａｐ２  表面電極（電極、パッド、表面側パッド）
３ｂ  裏面（主面、下面）
３ｂｐ  裏面電極（電極、パッド、裏面側パッド）
３ｃ  側面
３ｄ  配線層（チップ配線層）
３ｔｓｈ  孔（穴、開口部）
３ｔｓｖ  貫通電極
４  封止体（樹脂体）
４ａ  上面（面、表面）
４ｂ  下面（面、裏面、実装面）
４ｃ  側面
５  半田ボール（外部端子、電極、外部電極）
６  封止体（チップ積層体用封止体、チップ積層体用樹脂体）
６ａ  アンダフィル樹脂
７  外部端子（突起電極、導電性部材、バンプ電極）
７ａ  半田材
７ｂ  突起電極
７ｃ  半田材
１２ｔ、１２ｔ１、１２ｔ２  溝
２０ａ  デバイス領域
２０ｂ  枠部（外枠）
２０ｃ  ダイシングライン（ダイシング領域）
２５  マスク
２６  支持基材
２７  保護層
２８  研磨治具
３０、３０ｈ１、３０ｈ２、３０ｈ３、３０ｈ４、３０ｈ５、３０ｈ６、３１、３３、３４  ボンディング治具
３０ａ  面（押圧面）
３０ｂ  面（密着面）
３０ＢＤ  支持部
３０ＣＶ  窪み部
３０ＤＧ  溝部
３０ＦＬ  樹脂膜
３０ＨＤ  保持部
３０ＨＴ  熱源
３０ＰＲ  押圧部
３０ＳＨ  吸気孔（シール部用保持部）
３０ＳＬ  シール部
３０ＳＴ  段差部
３１ａ  押圧面
３２  樹脂フィルム（フィルム）
３４ａ  面
３４ＰＲ  押圧部
３５  接着層
４０  ダイシングブレード（回転刃）
４１  テープ材（ダイシングテープ）
ＡＳ  アドレス線（信号線）
ＢＤＬ  接着層
ＣＲ１  コア回路（主回路）
ＣＲ２  コア回路（主回路）
ＣＵ  制御回路
ＤＲ  電源回路（駆動回路）
ＤＲ１  電源回路（入出力用電源回路）
ＤＲ２  電源回路（コア用電源回路）
ＤＲ３  電源回路（入出力用電源回路）
ＤＲ４  電源回路（コア用電源回路）
ＤＳ  データ線（信号線）
ＧＩＦ  外部インタフェース回路（外部入出力回路）
ＨＰＺ  部分
ＬＣ  ロジックチップ（半導体チップ）
ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４  メモリチップ（半導体チップ）
ＭＣＳ  積層体（メモリチップ積層体、半導体チップ積層体、半導体チップ）
ＭＭ  主記憶回路（記憶回路）
ＭＲ  メモリ領域（記憶回路素子配列領域）
ＮＣＦ  絶縁材フィルム
ＮＣＬ、ＮＣＬ１、ＮＣＬ２  接着材（絶縁性接着材）
ＮＩＦ  内部インタフェース回路（内部入出力回路）
ＮＳ１、ＮＳ２  入出力回路
ＮＺ１、ＮＺ２  ノズル
ＯＳ  信号線
ＰＵ  演算処理回路
ＲＬ  弾性材
ＳＧ  信号線
ＳＭ  補助記憶回路（記憶回路）
ＳＴ  基材（組立基材）
ＳＴａ  組立面
ＴＰ１、ＴＰ２  フィルム搬送治具
ＴＰａ  面
ＴＰｂ  突出部
ＴＰｆ  樹脂膜
ＴＰｈ  吸気孔
Ｖ１、Ｖ２、Ｖ３  電源線
ＶＣ  減圧チャンバ（減圧室、真空チャンバ）
ＷＨ  ウエハ（半導体基板）
ＷＨｂ  反対側の裏面（主面、下面）
ＷＨｓ  表面（主面、上面）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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