(57)【要約】【課題】設計上の自由度に優れ、高集積化に適した構造の半導体装置を提供する。【解決手段】この半導体装置は、対向する第１の面および第２の面を含み、かつ、第１の面にトランジスタが設けられた活性領域とその活性領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、その半導体基板の分離領域において第１の面から第２の面に至るまで延伸されたコンタクトプラグとを備える。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
対向する第１の面および第２の面を含み、かつ、前記第１の面にトランジスタが設けられた素子領域と前記素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、
前記半導体基板の前記分離領域において前記第１の面から前記第２の面に至るまで延伸されたコンタクトプラグと
を備えた半導体装置。
【請求項２】
前記半導体基板の第２の面に、絶縁層を介して設けられた記憶素子をさらに備え、
前記コンタクトプラグの一端が前記記憶素子と接続されている
請求項１記載の半導体装置。
【請求項３】
前記記憶素子はスピン注入磁化反転型記憶素子（ＳＴＴ-ＭＴＪ素子）である
請求項２記載の半導体装置。
【請求項４】
前記トランジスタは、
前記半導体基板の一部を構成する一対の拡散層と、
前記一対の拡散層とそれぞれ接続されたソース電極およびドレイン電極と、
ゲート電極と
を有し、
前記ゲート電極、ソース電極または前記ドレイン電極が前記コンタクトプラグの他端と接続されている
請求項２記載の半導体装置。
【請求項５】
前記コンタクトプラグの周囲は前記絶縁層の一部により覆われており、前記コンタクトプラグと前記半導体基板とが分離されている
請求項２記載の半導体装置。
【請求項６】
前記半導体基板は、前記分離領域の一部に開口を有し、
前記絶縁層は、前記半導体基板の開口を通じて前記素子分離層と連結しており、
前記コンタクトプラグは、前記絶縁層と前記素子分離層との連結部分を貫いている
請求項５記載の半導体装置。
【請求項７】
前記コンタクトプラグの占有面積は、前記第１の面から前記第２の面に向かうほど増大する
請求項１記載の半導体装置。
【請求項８】
前記半導体基板は、
前記素子領域に設けられた第１の半導体層と、
前記第１の半導体層を覆う埋め込み酸化膜と、
前記埋め込み酸化膜および前記素子分離層の双方を覆う第２の半導体層と
の積層構造を含み、
前記コンタクトプラグの周囲は前記絶縁層の一部により覆われており、前記コンタクトプラグと前記第２の半導体層とが分離されている
請求項２記載の半導体装置。
【請求項９】
前記半導体基板は、前記素子領域において前記トランジスタを覆う埋め込み酸化膜を含み、
前記絶縁層は、前記埋め込み酸化膜および前記素子分離層の双方を覆っている
請求項２記載の半導体装置。
【請求項１０】
前記トランジスタは、第１の方向に延伸されたフィンと、前記フィンの裏面以外の面を覆うと共に第２の方向に延伸されたゲート配線、ソース配線およびドレイン配線とを有し、
前記ソース配線または前記ドレイン配線が前記コンタクトプラグの他端と接続されている
請求項６記載の半導体装置。
【請求項１１】
前記トランジスタは、第１の方向に延伸されたフィンと、前記フィンの裏面以外の面を覆うと共に第２の方向に延伸されたゲート配線、ソース配線およびドレイン配線とを有し、
前記半導体基板は、
前記フィン、ゲート配線、ソース配線およびドレイン配線の各々の裏面を覆う埋め込み酸化膜と、
前記埋め込み酸化膜および前記素子分離層の双方を覆う半導体層との積層構造を含み、
前記コンタクトプラグの周囲は前記絶縁層の一部により覆われ、前記コンタクトプラグと前記半導体層とが分離されている
請求項２記載の半導体装置。
【請求項１２】
第１の方向に延伸されたフィンと、前記フィンの裏面以外の面を覆うと共に第２の方向に延伸されたゲート配線、ソース配線およびドレイン配線とを有するトランジスタが形成された素子形成層と、
前記トランジスタを覆う埋め込み酸化膜と、
前記埋め込み酸化膜を覆う絶縁層と、
前記素子形成層のうち、前記トランジスタが形成された領域以外の領域を貫通するコンタクトプラグと
を備えた半導体装置。
【請求項１３】
前記コンタクトプラグの周囲を覆う前記絶縁層の一部は、ＳｉＯ2 よりも低い比誘電率を有する材料からなる
請求項５記載の半導体装置。
【請求項１４】
前記コンタクトプラグの占有面積は、前記第１の面から前記第２の面に向かうほど減少する
請求項１記載の半導体装置。
【請求項１５】
前記コンタクトプラグは、
占有面積が前記第１の面から前記第２の面に向かうほど減少する部分と、
占有面積が前記第２の面から前記第１の面に向かうほど減少する部分と
が連結されたものである
請求項１記載の半導体装置。
【請求項１６】
前記半導体基板における前記第１の面と接するように前記素子領域から前記分離領域に亘って広がる配線を備え、
前記配線を介して、前記ソース電極または前記ドレイン電極と前記コンタクトプラグの他端とが接続されている
請求項４記載の半導体装置。
【請求項１７】
前記半導体基板の第２の面に、複数の配線層が多層化された配線構造をさらに備え、
前記コンタクトプラグの一端が前記配線構造における一部の前記配線層と接続されている
請求項１記載の半導体装置。
【請求項１８】
対向する第１の面および第２の面を含み、かつ、前記第１の面にトランジスタが設けられた素子領域と前記素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板を用意することと、
前記分離領域において前記第２の面から前記第１の面に至るスルーホールを形成したのち、前記スルーホールに金属材料を充填することによりコンタクトプラグを形成することと
を含む
半導体装置の製造方法。
【請求項１９】
前記半導体基板に開口を形成したのち、前記半導体層を覆い、かつ、前記開口を通じて前記素子分離層と一部が接する絶縁層を形成し、
前記素子分離層と前記絶縁層とが連結した部分に前記スルーホールを形成する
請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記スルーホールを、前記第１の面から掘り下げて前記素子分離層を貫通させることで得る
請求項１８記載の半導体装置の製造方法。
【請求項２１】
前記スルーホールを、前記第１の面から掘削して前記素子分離層の一部を残存させたのち、残存させた前記素子分離層の一部を前記第２の面から掘削して除去することで得る
請求項１８記載の半導体装置の製造方法。
【請求項２２】
対向する第１の面および第２の面を含み、前記第１の面にトランジスタが設けられた第１の領域、前記第１の面において前記第１の領域を取り囲む素子分離層が設けられた第２の領域、および前記第２の領域により前記第１の領域と分離された第３の領域を有する半導体基板を備え、
前記第１の領域には第１導電型半導体部分が設けられ、
前記第３の領域には第２導電型半導体部分が設けられ、
前記第２の領域には、前記第２の面において前記第１導電型半導体部分と前記第２導電型半導体部分とに挟まれた絶縁層が設けられている
半導体装置。
【請求項２３】
前記第２の領域において前記素子分離層と前記絶縁層とが接している
請求項２２記載の半導体装置。
【請求項２４】
前記素子分離層と前記絶縁層とを貫くように前記第２の領域において前記第１の面から前記第２の面に至るまで延伸されたコンタクトプラグをさらに備えた
請求項２３記載の半導体装置。
【請求項２５】
前記第２の領域において前記素子分離層と前記絶縁層とが離間している
請求項２２記載の半導体装置。
【請求項２６】
前記第２の領域において、前記素子分離層と前記絶縁層とが接している部分と前記素子分離層と前記絶縁層とが離間している部分とが存在する
請求項２２記載の半導体装置。
【請求項２７】
前記第２の領域において、前記絶縁層はトレンチを有している
請求項２２記載の半導体装置。
【請求項２８】
前記第１導電型半導体部分を覆う第１の絶縁膜と、前記第２導電型半導体部分を覆う第２の絶縁膜とを有し、
前記第１の絶縁膜は、前記第１導電型半導体部分のエネルギーバンドを上方にシフトさせ、価電子帯付近での自由電子のトラップを制限するように機能する第１のバンド構造変調膜であり、
前記第２の絶縁膜は、前記第２導電型半導体部分のエネルギーバンドを下方にシフトさせ、伝導帯付近での自由電子のトラップを制限するように機能する第２のバンド構造変調膜である
請求項２２記載の半導体装置。
【請求項２９】
前記第１の絶縁膜は、プラス側のフラットバンドを有する高誘電率材料からなり、
前記第２の絶縁膜は、マイナス側のフラットバンドを有する高誘電率材料からなる
請求項２８記載の半導体装置。
【請求項３０】
前記プラス側のフラットバンドを有する高誘電率材料は、Ａｌ2 Ｏ3 ，ＨｆＯ2 ，ＴｉＯ2 ，ＺｒＯ2，ＭｇＯ、またはＡｌ，Ｈｆ，Ｔｉ，ＺｒもしくはＭｇを含有する酸化物または酸窒化膜である
請求項２９記載の半導体装置。
【請求項３１】
前記マイナス側のフラットバンドを有する高誘電率材料は、Ｙ2 Ｏ3 ，Ｌａ2 Ｏ3 ，ＧｅＯ2 ，Ｌｕ2 Ｏ3またはＳｒＯである
請求項２９記載の半導体装置。
【請求項３２】
対向する第１の面および第２の面を含み、前記第１の面にトランジスタが設けられた素子領域と前記第１の面において前記第１の領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、
前記半導体基板の前記分離領域において前記第１の面から前記第２の面に至るまで延伸されたコンタクトプラグと、
前記第１の面における前記素子領域と前記分離領域との境界を跨ぐように設けられたブロック層と、
前記第１の面において前記ブロック層を覆うと共に前記コンタクトプラグと前記トランジスタとを繋ぐ配線と
を備えた半導体装置。
【請求項３３】
前記ブロック層は、前記トランジスタの拡散領域と前記素子分離層との境界を跨ぐように設けられている
請求項３２記載の半導体装置。
【請求項３４】
対向する第１の面および第２の面を含み、前記第１の面にトランジスタが設けられた素子領域と前記第１の面において前記第１の領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、
前記半導体基板の前記分離領域において前記第１の面から前記第２の面に至るまで延伸されたコンタクトプラグと、
前記第１の面における前記素子領域と前記分離領域との境界を跨ぐように設けられ、前記コンタクトプラグと前記トランジスタとを繋ぐ金属層と
を備えた半導体装置。
【請求項３５】
半導体装置と
前記半導体装置に積層された撮像装置と
を備え、
前記半導体装置は、
対向する第１の面および第２の面を含み、かつ、前記第１の面にトランジスタが設けられた素子領域と前記素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、
前記半導体基板の前記分離領域において前記第１の面から前記第２の面に至るまで延伸されたコンタクトプラグと
を有する
半導体ユニット。
【請求項３６】
前記半導体装置は、その最上層として第１の配線を有し、
前記撮像装置は、その最下層として第２の配線を有し、
前記第１の配線と前記第２の配線とが直接接するように前記半導体装置と前記撮像装置とが積層されている
請求項３５記載の半導体ユニット。
【請求項３７】
前記半導体装置は、その最上層として第１の配線を有し、
前記撮像装置は、その最上層または中間層として第２の配線を有し、
前記第１の配線と前記第２の配線とは、前記撮像装置を厚さ方向に貫く接続部を介して接続されている
請求項３５記載の半導体ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体基板上に絶縁体層と半導体層とが積層された構造を有する半導体装置およびその製造方法、ならびにその半導体装置を備えた半導体ユニットに関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含む半導体集積回路において、その高集積化や動作速度の高速化が検討されている。近年では、低消費電力の観点から揮発性メモリから不揮発性メモリへの転換が検討されており、例えばＭＲＡＭ（Magnetoresistive Random Access Memory）の開発が進められている（例えば特許文献１参照）。
【０００３】
ところで、トランジスタのソース・ドレイン領域に接続されるコンタクト電極は、トランジスタが形成された基板の主面側に設けられるのが通常であったが、最近では、コンタクト電極を基板の裏面側に配置することが試みられている。例えば特許文献１には、シリコン（Ｓｉ）基板の表面側に主素子の拡散層およびシリサイド層を形成する一方、基板の裏面側からコンタクト電極を穿設することが記載されている。裏面からのコンタクト電極は、基板および拡散層を貫通してシリサイド層に接続されている。このような構成とすることで、配線の経路等の自由度が増し、設計上有利となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１７１１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、基板の裏面側からコンタクト電極を形成するため、高集積化を図るにあたり、加工上のばらつきや位置合わせ精度に起因して基板に形成されたトランジスタのゲート電極との短絡という問題が懸念される。また、特許文献１の技術はＳＯＩ（Silicon on Insulator）構造を有する半導体トランジスタには好適であるものの、従来のバルク構造を有する半導体トランジスタには適用できないものであった。
【０００６】
本開示はかかる問題点に鑑みてなされたもので、その目的は、設計上の自由度に優れ、かつ、高集積化に適した構造を有する半導体装置およびその半導体装置の製造方法を提供することにある。さらに、そのような半導体装置を備えた半導体ユニットを提供することにある。
【課題を解決するための手段】
【０００７】
本開示の一実施形態としての半導体装置は、対向する第１の面および第２の面を含み、かつ、第１の面にトランジスタが設けられた素子領域とこの素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、この半導体基板の分離領域において第１の面から第２の面に至るまで延伸されたコンタクトプラグとを備えたものである。
【０００８】
本開示の一実施形態としての半導体装置の製造方法は、対向する第１の面および第２の面を含み、かつ、第１の面にトランジスタが設けられた素子領域とこの素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板を用意することと、分離領域において第２の面から第１の面に至るスルーホールを形成したのち、スルーホールに金属材料を充填することによりコンタクトプラグを形成することとを含むものである。
【０００９】
本開示の一実施形態としての半導体装置およびその製造方法では、コンタクトプラグを、トランジスタが設けられた素子領域ではなく分離領域に設けるようにした。このため、例えば半導体基板の、トランジスタが設けられた面と反対側に記憶素子を設けた場合であっても、コンタクトプラグとトランジスタの意図しない箇所（例えばゲート電極等）との短絡が回避される。
【発明の効果】
【００１０】
本開示の一実施形態としての半導体装置およびその製造方法によれば、設計上の自由度を確保しつつ、高集積化を図ることができる。なお、本開示の効果はこれに限定されるものではなく、以下の記載のいずれの効果であってもよい。
【図面の簡単な説明】
【００１１】
【図１Ａ】本開示の第１の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１Ｂ】図１に示した半導体装置の構成例を表す平面図である。
【図２】図１に示した記憶素子の記憶部の構成の一例を表す断面図である。
【図３】図２に示した記憶部の各層の構成の一例を表す断面図である。
【図４Ａ】図１に示した半導体装置の製造方法における一工程を表す断面図である。
【図４Ｂ】図４Ａに続く一工程を表す断面図である。
【図４Ｃ】図４Ｂに続く一工程を表す断面図である。
【図４Ｄ】図４Ｃに続く一工程を表す断面図である。
【図４Ｅ】図４Ｄに続く一工程を表す断面図である。
【図４Ｆ】図４Ｅに続く一工程を表す断面図である。
【図４Ｇ】図４Ｆに続く一工程を表す断面図である。
【図５】本開示の第１の実施の形態に係る半導体装置の第１の変形例を表す平面図である。
【図６】本開示の第１の実施の形態に係る半導体装置の第２の変形例を表す断面図である。
【図７】本開示の第２の実施の形態に係る半導体装置の構成例を表す断面図である。
【図８Ａ】図７に示した半導体装置の製造方法における一工程を表す断面図である。
【図８Ｂ】図８Ａに続く一工程を表す断面図である。
【図９】本開示の第２の実施の形態に係る半導体装置の変形例を表す断面図である。
【図１０Ａ】図９に示した半導体装置の製造方法における一工程を表す断面図である。
【図１０Ｂ】図１０Ａに続く一工程を表す断面図である。
【図１０Ｃ】図１０Ｂに続く一工程を表す断面図である。
【図１０Ｄ】図１０Ｃに続く一工程を表す断面図である。
【図１０Ｅ】図１０Ｄに続く一工程を表す断面図である。
【図１０Ｆ】図１０Ｅに続く一工程を表す断面図である。
【図１０Ｇ】図１０Ｆに続く一工程を表す断面図である。
【図１１Ａ】本開示の第３の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１１Ｂ】図１１Ａに示した半導体装置の構成例を表す平面図である。
【図１２Ａ】本開示の第３の実施の形態に係る半導体装置の変形例を表す断面図である。
【図１２Ｂ】本開示の第３の実施の形態に係る半導体装置の他の変形例を表す断面図である。
【図１３】本開示の第４の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１４】本開示の第５の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１５Ａ】図１４に示した半導体装置の製造方法における一工程を表す断面図である。
【図１５Ｂ】図１５Ａに続く一工程を表す断面図である。
【図１５Ｃ】図１５Ｂに続く一工程を表す断面図である。
【図１５Ｄ】図１５Ｃに続く一工程を表す断面図である。
【図１５Ｅ】図１５Ｄに続く一工程を表す断面図である。
【図１５Ｆ】図１５Ｅに続く一工程を表す断面図である。
【図１５Ｇ】図１５Ｆに続く一工程を表す断面図である。
【図１５Ｈ】図１５Ｇに続く一工程を表す断面図である。
【図１６】本開示の第６の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１７Ａ】図１６に示した半導体装置の製造方法における一工程を表す断面図である。
【図１７Ｂ】図１７Ａに続く一工程を表す断面図である。
【図１７Ｃ】図１７Ｂに続く一工程を表す断面図である。
【図１７Ｄ】図１７Ｃに続く一工程を表す断面図である。
【図１７Ｅ】図１７Ｄに続く一工程を表す断面図である。
【図１７Ｆ】図１７Ｅに続く一工程を表す断面図である。
【図１７Ｇ】図１７Ｆに続く一工程を表す断面図である。
【図１７Ｈ】図１７Ｇに続く一工程を表す断面図である。
【図１８】本開示の第７の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１９】図１８に示した半導体装置の製造方法における一工程を表す断面図である。
【図２０】本開示の第７の実施の形態に係る半導体装置の変形例を表す断面図である。
【図２１】本開示の第７の実施の形態に係る半導体装置の他の変形例を表す断面図である。
【図２２】本開示の第８の実施の形態に係る半導体装置の構成例を表す断面図である。
【図２３Ａ】図２２に示した半導体装置の製造方法における一工程を表す断面図である。
【図２３Ｂ】図２３Ａに続く一工程を表す断面図である。
【図２３Ｃ】図２３Ｂに続く一工程を表す断面図である。
【図２３Ｄ】図２３Ｃに続く一工程を表す断面図である。
【図２３Ｅ】図２３Ｄに続く一工程を表す断面図である。
【図２３Ｆ】図２３Ｅに続く一工程を表す断面図である。
【図２４Ａ】本開示の第８の実施の形態に係る半導体装置の第１の変形例を表す平面図である。
【図２４Ｂ】図２４Ａに示した半導体装置の変形例を表す断面図である。
【図２４Ｃ】図２４Ａに示した半導体装置の変形例を表す他の断面図である。
【図２５】本開示の第８の実施の形態に係る半導体装置の第２の変形例を表す断面図である。
【図２６】本開示の第８の実施の形態に係る半導体装置の第３の変形例を表す断面図である。
【図２７】本開示の第８の実施の形態に係る半導体装置の第４の変形例を表す断面図である。
【図２８】本開示の第８の実施の形態に係る半導体装置の第５の変形例を表す断面図である。
【図２９】本開示の第９の実施の形態に係る半導体装置の構成例を表す断面図である。
【図３０Ａ】図２９に示した半導体装置の製造方法における一工程を表す断面図である。
【図３０Ｂ】図３０Ａに続く一工程を表す断面図である。
【図３１】本開示の第９の実施の形態に係る半導体装置の変形例を表す断面図である。
【図３２Ａ】本開示の半導体装置の第１の適用例を表す断面図である。
【図３２Ｂ】本開示の半導体装置の第２の適用例を表す断面図である。
【図３３】本開示の半導体装置の第１４の変形例を表す断面図である。
【図３４】本開示の半導体装置の第１５の変形例を表す断面図である。
【図３５】本開示の半導体装置の第１６の変形例を表す断面図である。
【発明を実施するための形態】
【００１２】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（バルク構造のトランジスタを有する半導体装置）
２．変形例１（平面配置の変形例）
３．変形例２（コンタクトプラグと記憶素子との間に低抵抗部を配置した例）
４．第２の実施の形態（ＳＯＩ構造を有する半導体装置）
５．変形例３（ＳＯＩ構造を有し、裏面の半導体層を除去した半導体装置）
６．第３の実施の形態（フィン形状の半導体層を含み、かつＳＯＩ構造を有する半導体装置）
７．変形例４（フィン形状の半導体層を含み、かつＳＯＩ構造を有すると共に、裏面の半導体層を除去した半導体装置）
８．第４の実施の形態（ナノワイヤトランジスタを有する半導体装置）
９．第５の実施の形態（半導体基板の表面からコンタクトプラグを形成するようにした半導体装置）
１０．第６の実施の形態（半導体基板の表面および裏面の双方からコンタクトプラグを形成するようにした半導体装置）
１１．第７の実施の形態（活性領域から分離領域に亘って広がるローカル配線を備えた半導体装置）
１２．変形例６（コンタクトプラグと連結される接続部を、ゲート電極が埋設された層間絶縁層に予め設けるようにした半導体装置）
１３．変形例７（層間絶縁層に埋設された接続部と、コンタクトプラグとの間に別の導電層を配置した半導体装置）
１４．第８の実施の形態（半導体層がＰウェルおよびＮウェルによって構成されている半導体装置）
１５．変形例８（素子分離層と絶縁膜の凸部とが離間している部分を含むようにした半導体装置）
１６．変形例９（素子分離層と絶縁膜の凸部との接触部分にコンタクトプラグが設けられていない箇所を含む半導体装置）
１７．変形例１０（絶縁膜の凸部の高さが場所によって異なるようにした半導体装置）
１８．変形例１１（絶縁膜の凸部の内部にトレンチが形成された半導体装置）
１９．変形例１２（Ｎウェルを覆う絶縁膜とＰウェルを覆う絶縁膜とが異なる材料からなるようにした半導体装置）
２０．第９の実施の形態（トランジスタのシリサイド領域と素子分離層との境界を覆うようにブロック層を設けるようにした半導体装置）
２１．変形例１３（トランジスタのシリサイド領域と素子分離層との境界を覆うように金属層を設けるようにした半導体装置）
２２．適用例１，２（半導体装置と撮像装置とを貼り合わせた半導体ユニット）
【００１３】
＜第１の実施の形態＞
［半導体装置１の構成］
図１Ａは、本開示の第１の実施の形態としての半導体装置１の断面構成を表したものである。また、図１Ｂは、半導体装置１の平面構成を表す。図１Ａは、図１Ｂに示したＩＡ−ＩＡ切断線に沿った矢視方向の断面図に相当する。
【００１４】
半導体装置１は、例えば、支持基板５０の上に、多層配線形成部４０と層間絶縁層２６，２７と半導体基板１０とが順に積層されたものである。半導体基板１０の主面（表面）１０Ａの近傍にはトランジスタ２０が設けられ、半導体基板１０の裏面１０Ｂには絶縁層６０を介して記憶素子３０が設けられている。なお、図１Ｂでは、６つのトランジスタ２０を設けた場合を例示するが、半導体基板１０に設けるトランジスタ２０の数は特に限定されない。１つでもよいし、２以上であってもよい。
【００１５】
半導体基板１０は、トランジスタ２０が設けられた素子領域Ｒ１と、この素子領域Ｒ１を取り囲む分離領域Ｒ２とを有する。さらに、半導体基板１０は、その電位を設定するために給電を行うタップ領域Ｒ３を有する。半導体基板１０の分離領域Ｒ２には、例えばＳＴＩ（Shallow Trench Isolation）により形成された素子分離層１１が設けられている。素子分離層１１は、例えば酸化シリコン膜（ＳｉＯ2）よりなる絶縁膜であり、その一面が半導体基板１０の主面１０Ａに露出している。
【００１６】
半導体基板１０は、第１の半導体層１０Ｓ１（以下、半導体層１０Ｓ１という。）と、第２の半導体層１０Ｓ２（以下、半導体層１０Ｓ２という。）との積層構造を有する。半導体層１０Ｓ１は、素子領域Ｒ１のみを占めており、例えば単結晶シリコンにトランジスタ２０の一部を構成するチャネル領域および一対の拡散層２２（後述）が形成されたものである。一方、半導体層１０Ｓ２は、素子領域Ｒ１において半導体層１０Ｓ１と極性が異なるものであり、半導体層１０Ｓ１と素子分離層１１との双方を覆うように、素子領域Ｒ１および分離領域Ｒ２に亘って形成されている。半導体層１０Ｓ２は、例えば単結晶シリコンよりなる。なお、タップ領域Ｒ３においても、半導体基板１０は、半導体層１０Ｓ１と半導体層１０Ｓ２との積層構造を有する。但し、タップ領域Ｒ３では、半導体層１０Ｓ２は半導体層１０Ｓ１を構成する拡散層２２と同じ極性を有する。
【００１７】
半導体層１０Ｓ２の表面、すなわち半導体基板１０の裏面１０Ｂは、絶縁層６０により覆われている。絶縁層６０は、裏面１０Ｂに絶縁膜６１〜６３が順に積層されたものである。半導体層１０Ｓ２は分離領域Ｒ２の一部に開口１０Ｋを有しており、絶縁膜６３の一部にはその開口１０Ｋを埋めるように凸部６３Ｔが設けられている。凸部６３Ｔは素子分離層１１と接している。
【００１８】
さらに、分離領域Ｒ２には、絶縁膜６３と素子分離層１１とが互いに連結する部分を貫通するように延伸されたコンタクトプラグＰ１，Ｐ２が設けられている。コンタクトプラグＰ１，Ｐ２は、例えばＣｕ（銅），Ｗ（タングステン）またはアルミニウム（Ａｌ）などの低抵抗金属を主体とする材料からなる。また、それらの低抵抗金属の周囲に、Ｔｉ（チタン）もしくはＴａ（タンタル）の単体、またはそれらの合金などからなるバリアメタル層を設けたものとしてもよい。コンタクトプラグＰ１，Ｐ２は、その周囲は絶縁膜６３の一部により覆われており、半導体基板１０（半導体層１０Ｓ）と電気的に分離されている。但し、素子領域Ｒ１、分離領域Ｒ２およびタップ領域Ｒ３における半導体層１０Ｓは、互いに連結されている。なお、コンタクトプラグＰ１，Ｐ２は、その占有面積が例えば主面１０Ａから裏面１０Ｂに向かうほど徐々に増大する形状を有している。
【００１９】
トランジスタ２０は、記憶素子３０の選択用トランジスタであり、例えば、ゲート電極２１と、ソース領域およびドレイン領域となる一対の拡散層２２（２２Ｓ，２２Ｄ）とを有するプレーナー型トランジスタである。ゲート電極２１は、記憶素子３０のワード線ＷＬを兼ねている。
【００２０】
ゲート電極２１は、半導体基板１０の主面１０Ａに設けられている。但し、ゲート電極２１と半導体基板１０との間には、酸化シリコン膜などよりなるゲート絶縁膜２３が設けられている。ゲート電極２１の側面には、例えば酸化シリコン膜２４Ａと窒化シリコン膜２４Ｂとの積層膜よりなるサイドウォール２４が設けられている。ゲート電極２１には、ワード線ＷＬが接続されている。
【００２１】
一対の拡散層２２は、例えばシリコンに不純物が拡散してなるものであり、半導体層１０Ｓ１を構成している。具体的には、一対の拡散層２２はソース領域に対応する拡散層２２Ｓと、ドレイン領域に対応する拡散層２２Ｄとからなり、それらは半導体層１０Ｓ１におけるゲート電極２１と対向するチャネル領域を挟んで設けられている。拡散層２２（２２Ｓ，２２Ｄ）の一部には、それぞれ、ＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などの金属シリサイドよりなるシリサイド領域２５（２５Ｓ，２５Ｄ）が設けられている。シリサイド領域２５は、後述する接続層２８Ａ〜２８Ｄと拡散層２２との間の接触抵抗を低減するものである。シリサイド領域２５は、その一面が半導体基板１０の主面１０Ａに露出しているが、その反対側の面は半導体層１０Ｓ２によって覆われている。また、拡散層２２およびシリサイド領域２５の各々の厚さは、いずれも素子分離層１１の厚さよりも薄い。
【００２２】
層間絶縁膜２７には、ワード線ＷＬ、選択線ＳＬ（Select Line）および金属層Ｍ１が埋設されている。また、層間絶縁膜２６，２７を貫通するように、接続層２８Ａ〜２８Ｄが設けられている。ここで、ゲート電極２１は、接続層２８Ａを経由してワード線ＷＬと接続されている。ドレイン領域となる拡散層２２Ｄのシリサイド領域２５Ｄは、ドレイン電極としての接続層２８Ｂを経由して選択線ＳＬと接続されている。ソース領域となる拡散層２２Ｓのシリサイド領域２５Ｓには、ソース電極としての接続層２８Ｃを経由して後述の配線４０Ａの金属層Ｍ１が接続されている。さらに、タップ領域Ｒ３では、半導体基板１０の主面１０Ａに露出したシリサイド領域２５が接続層２８Ｄを経由して他の金属層Ｍ１と接続されている。また、コンタクトプラグＰ１は、層間絶縁膜２６，２７を貫通し、その下端において選択線ＳＬと接している。コンタクトプラグＰ２についても層間絶縁膜２６，２７を貫通し、その下端において後述の配線４０Ｂの金属層Ｍ１と接している。したがって、コンタクトプラグＰ１，Ｐ２は、絶縁層６０、素子分離層１１、層間絶縁膜２６、層間絶縁膜２７をすべて貫くように延伸している。コンタクトプラグＰ１，Ｐ２は、例えば角錐台形状または円錐台形状を有しており、ここではそれらの占有面積が、主面１０Ａから裏面１０Ｂへ向かうほど（すなわち下端から上端へ向かうほど）増大するようになっている。
【００２３】
多層配線形成部４０は、例えばトランジスタ２０に近いほうから順に積層された層間絶縁膜４１、層間絶縁膜４２、層間絶縁膜４３、層間絶縁膜４４に配線４０Ａ，４０Ｂが設けられたものである。配線４０Ａ，４０Ｂは、いずれも金属膜Ｍ１と金属膜Ｍ２と金属膜Ｍ３と金属膜Ｍ４と金属膜Ｍ５とが積層された構造を有する。ここで、金属膜Ｍ１、金属膜Ｍ２、金属膜Ｍ３、金属膜Ｍ４、金属膜Ｍ５は、それぞれ、層間絶縁膜２７、層間絶縁膜４１、層間絶縁膜４２、層間絶縁膜４３、層間絶縁膜４４に埋設されている。また、金属層Ｍ１と金属層Ｍ２とは、層間絶縁膜４１を貫通するビアＶ１により接続されている。同様に、金属層Ｍ２と金属層Ｍ３とは層間絶縁膜４２を貫通するビアＶ２により接続されている。金属層Ｍ３と金属層Ｍ４とは層間絶縁膜４３を貫通するビアＶ３により接続されている。金属層Ｍ４と金属層Ｍ５とは層間絶縁膜４４を貫通するビアＶ４により接続されている。上述したように、配線４０Ａは、その金属層Ｍ１と接する接続層２８Ｃを介してソース領域である拡散層２２に接続されている。また、配線層４０Ｂにおける金属層Ｍ１は、コンタクトプラグＰ２の下端と接している。なお、図１Ａに示した多層配線形成部４０の構成は一例であり、これに限定されるものではない。
【００２４】
多層配線形成部４０は支持基板５０と接合されている。支持基板５０は、例えば単結晶シリコンよりなる基板である。なお、支持基板５０の材料は特に限定されず、単結晶シリコンのほかＳｉＯ2やガラスなど他の材料により構成されてもよい。
【００２５】
絶縁層６０は、上述したように、半導体基板１０を覆うように絶縁膜６１、絶縁膜６２および絶縁膜６３が順に積層された積層構造を有する。絶縁膜６１は、例えば、低温形成が可能なＨｉｇｈ−Ｋ（高誘電率）膜、すなわち、Ｈｆ酸化物、Ａｌ2Ｏ3、Ｒｕ（ルテニウム）酸化物、Ｔａ酸化物、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む酸化物、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む窒化物、または、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む酸化窒化物などにより構成される。絶縁膜６２，６３は、例えばＳｉＯ2からなる。あるいは、絶縁膜６３は、ＳｉＯ2 よりも低い比誘電率を有する材料（Ｌｏｗ−Ｋ）からなることが望ましい。絶縁膜６３の表面６３Ｓ（すなわち、半導体基板１０と反対側の面）には、導電層３１，３４が設けられている。導電層３１，３４は、ぞれぞれ、コンタクトプラグＰ１，Ｐ２の上端と接している。
【００２６】
記憶素子３０は、例えば下部電極としての導電層３１と記憶部３２と上部電極としての導電層３３（ビット線ＢＬを兼ねる）とが順に積層されたものである。導電層３１は、コンタクトプラグＰ１、選択線ＳＬおよび接続層２８Ｂを経由してシリサイド領域２５に接続されている。
【００２７】
記憶部３２および導電層３１，３３，３４の周囲には、裏面層間膜７１が設けられている。裏面層間膜７１の材料は、ＳｉＯ2 ，Ｌｏｗ−Ｋ（低誘電率）膜などがあげられる。また、導電層３４の上には柱状の導電層３５が設けられ、やはり裏面層間膜７１に埋設されている。また、導電層３３および導電層３５は、それらを共通に覆う導電層３６によって電気的に接続されている。導電層３６の周囲は絶縁層７２によって埋められている。
【００２８】
記憶素子３０における記憶部３２は、例えば、スピン注入により後述する記憶層の磁化の向きを反転させて情報の記憶を行う、スピン注入磁化反転型記憶素子（ＳＴＴ−ＭＴＪ；Spin Transfer Torque-Magnetic Tunnel Junctions）であることが好ましい。ＳＴＴ−ＭＴＪは高速書き込み読み出しが可能であることから、揮発性メモリに置き換わる不揮発性メモリとして有望視されている。
【００２９】
導電層３１および導電層３３は、例えば、Ｃｕ，Ｔｉ，Ｗ，Ｒｕなどの金属層により構成されている。導電層３１および導電層３３は、後述する下地層３２Ａまたはキャップ層３２Ｅの構成材料以外の金属、主としてＣｕ，Ａｌ，Ｗにより構成されていることが好ましい。また、導電層３１および導電層３３は、Ｔｉ，ＴｉＮ（窒化チタン），Ｔａ，ＴａＮ（窒化タンタル），Ｗ，Ｃｕ，Ａｌおよびそれらの積層構造により構成することも可能である。
【００３０】
図２は、記憶部３２の構成の一例を表したものである。記憶部３２は、例えば、導電層３１に近い方から順に、下地層３２Ａ，磁化固定層３２Ｂ，絶縁層３２Ｃ，記憶層３２Ｄ，キャップ層３２Ｅを積層した構成を有している。すなわち、記憶素子３０は、積層方向の下から上に向かって磁化固定層３２Ｂ，絶縁層３２Ｃおよび記憶層３２Ｄをこの順に有するボトムピン構造を有している。一軸異方性を有する記憶層３２Ｄの磁化Ｍ３２Ｄの向きを変化させることにより情報の記憶が行われる。記憶層３２Ｄの磁化Ｍ３２Ｄと磁化固定層３２Ｂの磁化Ｍ３２Ｂとの相対的な角度（平行または反平行）によって情報の「０」または「１」が規定される。
【００３１】
下地層３２Ａおよびキャップ層３２Ｅは、Ｔａ，Ｒｕなどの金属膜またはその積層膜により構成されている。
【００３２】
磁化固定層３２Ｂは、記憶層３２Ｄの記憶情報（磁化方向）の基準とされるリファレンス層であり、磁化Ｍ３２Ｂの方向が膜面垂直方向に固定された磁気モーメントを有する強磁性体により構成されている。磁化固定層３２Ｂは、例えばＣｏ−Ｆｅ−Ｂにより構成されている。
【００３３】
磁化固定層３２Ｂの磁化Ｍ３２Ｂの方向は、書込みや読出しによって変化することは望ましくないが、必ずしも特定の方向に固定されている必要はない。記憶層３２Ｄの磁化Ｍ３２Ｄの方向よりも磁化固定層３２Ｂの磁化Ｍ３２Ｂの方向が動きにくくなるようにすればよいからである。例えば、磁化固定層３２Ｂが記憶層３２Ｄと比較して、より大きな保磁力を有し、より大きな磁気膜厚を有し、または、より大きな磁気ダンピング定数を有するようにすればよい。磁化Ｍ３２Ｂの方向を固定するには、例えばＰｔＭｎやＩｒＭｎなどの反強磁性体を、磁化固定層３２Ｂに接触させて設ければよい。あるいは、そのような反強磁性体に接触した磁性体を、Ｒｕ等の非磁性体を介して磁気的に磁化固定層３２Ｂと結合させることで、磁化Ｍ３２Ｂの方向を間接的に固定してもよい。
【００３４】
絶縁層３２Ｃは、トンネルバリア層（トンネル絶縁層）となる中間層であり、例えば、酸化アルミニウムまたは酸化マグネシウム（ＭｇＯ）により構成されている。中でも、絶縁層３２Ｃは酸化マグネシウムにより構成されていることが好ましい。磁気抵抗変化率（ＭＲ比）を高くすることが可能となり、スピン注入の効率を向上させて、記憶層３２Ｄの磁化Ｍ３２Ｄの向きを反転させるための電流密度を低減することが可能となる。
【００３５】
記憶層３２Ｄは、磁化Ｍ３２Ｄの方向が膜面垂直方向に自由に変化する磁気モーメントを有する強磁性体により構成されている。記憶層３２Ｄは、例えばＣｏ−Ｆｅ−Ｂにより構成されている。
【００３６】
図３は、記憶部３２の各層の構成の一例をさらに詳細に表したものである。下地層３２Ａは、例えば、第１電極３１に近い方から順に、厚み３ｎｍのＴａ層と、厚み２５ｎｍのＲｕ膜とを積層した構成を有している。磁化固定層３２Ｂは、例えば、第１電極３１に近い方から順に、厚み５ｎｍのＰｔ層と、厚み１．１ｎｍのＣｏ層と、厚み０．８ｎｍのＲｕ層と、厚み１ｎｍの（Ｃｏ20Ｆｅ80）80Ｂ20層とを積層した構成を有している。絶縁層３２Ｃは、例えば、第１電極３１に近い方から順に、厚み０．１５ｎｍのＭｇ層と、厚み１ｎｍのＭｇＯ層と、厚み０．１５ｎｍのＭｇ層とを積層した構成を有している。記憶層３２Ｄは、例えば厚みｔが１．２〜１．７ｎｍであり、（Ｃｏ20Ｆｅ80）80Ｂ20層により構成されている。キャップ層３２Ｅは、例えば、第１電極３１に近い方から順に、厚み１ｎｍのＴａ層と、厚み５ｎｍのＲｕ層と、厚み３ｎｍのＴａ層とを積層した構成を有している。
【００３７】
［半導体装置１の製造方法］
この半導体装置１は、例えば次のようにして製造することができる。
【００３８】
図４Ａ〜図４Ｇは、半導体装置１の製造方法の一部を工程順に表したものである。まず、上述した材料よりなる半導体基板１０を用意し、この半導体基板１０の主面１０Ａ側に、通常の製造工程により、ＬＳＩ（Large Scale Integrated circuit）を形成する。なお、ロジックＬＳＩの場合は、９層以上の多層配線層が形成されるのが一般的である。また、図４Ａ〜図４Ｇでは、ロジックＬＳＩ構造をモチーフにして記載しているが、既存のＤＲＡＭ（Dynamic Random Access Memory）等周知の素子が組み込まれていてもよい。
【００３９】
具体的には、図４Ａに示したように、半導体基板１０の主面１０Ａ側に、例えばＳＴＩにより素子分離層１１を形成する。半導体基板１０における素子分離層１１で囲まれた領域、すなわち素子領域Ｒ１に、ゲート電極２１および一対の拡散層２２を有するトランジスタ２０を作製する。各拡散層２２の一部には、シリサイド領域２５を形成する。続いて、トランジスタ２０を覆う層間絶縁層２６，２７を成膜し、層間絶縁層２６，２７を貫く接続層２８Ａ〜２８Ｄを形成したのち、ワード線ＷＬ、選択線ＳＬおよび金属層Ｍ１を形成する。さらに、層間絶縁層２７上に多層配線形成部４０を形成する。
【００４０】
次に、図４Ｂに示したように、これまでに作製した積層構造の上下を反転させ、多層配線形成部４０の、半導体基板１０と反対側の面に、プラズマ等の技術を用いて支持基板５０を低温で張り合わせる。
【００４１】
続いて、図４Ｃに示したように、例えばＣＭＰ（Chemical Mechanical Polishing）により、半導体基板１０における半導体層１０Ｓ２を研磨し、素子分離層１１に到達する手前で研磨を停止する。ここで、半導体層１０Ｓ２のうち素子分離層１１の上に残存する部分の厚さは、例えば０．１μｍ以上１μｍ以下程度である。これにより、裏面１０Ｂが形成される。
【００４２】
そののち、図４Ｄに示したように、例えばＣＶＤ（Chemical Vapor Deposition）により、半導体基板１０の裏面１０Ｂを覆うように、絶縁膜６１と絶縁膜６２とを順に、それぞれ上述した所定の材料により形成する。
【００４３】
続いて、図４Ｅに示したように、絶縁膜６１および絶縁膜６２ならびに半導体基板１０のうち、分離領域Ｒ２を占める部分の一部を選択的にエッチングすることで、開口１０Ｋを形成する。そののち、図４Ｆに示したように、絶縁膜６１および絶縁膜６２に覆われた半導体基板１０を覆い、かつ、開口１０Ｋをも埋めるように絶縁膜６３を形成し、その上面をＣＭＰ法などにより平坦化する。これにより、開口１０Ｋを通じて素子分離層１１と絶縁膜６３の一部とが連結する部分が形成される。さらに、図４Ｇに示したように、分離領域Ｒ２における素子分離層１１と絶縁膜６３とが連結した部分に、選択線ＳＬまたは配線４０Ｂの金属膜Ｍ１に達するスルーホールＫ１，Ｋ２を形成する。スルーホールＫ１，Ｋ２の開口面積は任意に設定可能である。こののち、スルーホールＫ１，Ｋ２を埋め込むように、上述した材料からなるコンタクトプラグＰ１，Ｐ２を形成する。次いで図１Ａに示したように、コンタクトプラグＰ１，Ｐ２の上端をそれぞれ覆うように導電層３１，３４を形成する。導電層３１の上に記憶部３２と導電層３３とを形成し、導電層３４の上に導電層３５を形成し、最後に導電層３３および導電層３５の双方の上面と接するように共通の導電層３６を形成することで記憶素子３０が形成される。
【００４４】
以上により、半導体装置１が完成する。
【００４５】
［半導体装置１の動作］
この半導体装置１では、選択線ＳＬとビット線としての導電層３３との電位のｈｉｇｈ−ｌｏｗに応じて、記憶部３２の膜面垂直方向に電流が印加され、スピントルク磁化反転が生じる。これにより、記憶層３２Ｄの磁化Ｍ３２Ｄの向きを、磁化固定層３２Ｂの磁化Ｍ３２Ｂに対して平行あるいは反平行にすることにより、記憶部３２の抵抗値の大小に変化させて情報の書込みを実行する。
【００４６】
一方、記憶部３２に記憶された情報を読み出すには、記憶層３２Ｄに薄い絶縁膜を介して情報の基準となる磁性層（図示せず）を設け、絶縁層３２Ｃを介して流れる強磁性トンネル電流によって読み出すことが可能である。また、磁気抵抗効果により読み出してもよい。
【００４７】
［半導体装置１の作用および効果］
半導体装置１およびその製造方法では、コンタクトプラグＰ１，Ｐ２を、トランジスタ２０が設けられた素子領域Ｒ１ではなく分離領域Ｒ２に設けるようにした。コンタクトプラグＰ１，Ｐ２は、素子分離層１１および絶縁膜６３によって周囲が覆われており、半導体基板１０（半導体層１０Ｓ２）と確実に絶縁されている。このため、例えば半導体基板１０の、トランジスタ２０が設けられた面と反対側に記憶素子３０を設けた場合であっても、コンタクトプラグＰ１，Ｐ２とトランジスタ２０の意図しない箇所（例えばゲート電極２１等）との短絡が回避される。したがって、設計上の自由度を確保しつつ、より狭い領域中により多くのトランジスタ２０を配置することができ、高集積化を図ることができる。
【００４８】
また、素子領域Ｒ１、分離領域Ｒ２およびタップ領域Ｒ３に亘って半導体層１０Ｓ２が共通に設けられている。このため、接続層２８Ｄを介してタップ領域Ｒ３の半導体層１０Ｓ２に給電することで、半導体基板１０の、素子領域Ｒ１における電位を任意に設定することができる。この結果、半導体基板１０の電位を任意の値に固定することができ、バルクトランジスタとして有効に利用することができる。また、例えば、いわゆる基板バイアス効果を利用した高速動作化や低消費電力化を図ることもできる。すなわち、動作時に半導体基板１０をフォワードにバイアスすることで閾値電圧Ｖthを下げ、トランジスタ２０の動作を高速化したり、待機時に半導体基板１０をバックにバイアスすることで電流リークを低減したりすることができる。
【００４９】
＜変形例１＞
図５は、上記した半導体装置１の第１の変形例である半導体装置１Ａの平面構成を表したものである。上記半導体装置１では、コンタクトプラグＰ１を、接続層２８Ａ，接続層２８Ｂおよび接続層２８Ｃの並び方向の延長上に配置するようにしたが、本技術はこれに限定されるものではない。図５に示した半導体装置１Ａのように、記憶素子３０を分離領域Ｒ２に設け、ゲート電極２１の延伸方向において接続層２８Ｂと隣り合うようにコンタクトプラグＰ１を配置してもよい。この場合であっても、コンタクトプラグＰ１とゲート電極２１等との短絡を確実に回避することができる。
【００５０】
＜変形例２＞
図６は、上記した半導体装置１の第２の変形例である半導体装置１Ｂの断面構成を表したものである。この半導体装置１Ｂは、コンタクトプラグＰ１，Ｐ２の上端を覆うように低抵抗配線層３７を備えることを除き、他は半導体装置１と同様の構成を有する。低抵抗配線層３７は、例えばＴａよりも低抵抗の材料であるＣｕにより構成され、その周囲が絶縁層６４によって囲まれている。この半導体装置１Ｂによれば、配線抵抗を低減することができる。なお、低抵抗配線層３７は、例えばデュアルダマシン法で形成される。デュアルダマシン法とは、配線溝および配線孔（ビア）を一括形成したのち、メッキ法などによってＣｕなどの低抵抗材料を、それら配線溝および配線孔に同時に埋め込む方法である。
【００５１】
＜第２の実施の形態＞
［半導体装置２の構成］
図７は、本開示の第２の実施の形態としての半導体装置２の断面構成を表したものである。この半導体装置２は、ＳＯＩ（Silicon on Insulator）構造を有する半導体基板１２を備えており、低消費電力でありながら動作速度に優れる。具体的には、半導体基板１２は、半導体層１０Ｓ１と半導体層１０Ｓ２との間に、埋め込み酸化膜ＢＯＸが挿入された積層構造を有する。埋め込み酸化膜ＢＯＸは、例えばシリコン酸化膜などからなり、その厚さは例えば２０ｎｍ程度である。以下の説明において、上記第１の実施の形態の半導体装置１に対応する構成要素には同一の符号を付して説明する。なお、図７では、タップ領域Ｒ３の図示を省略している。
【００５２】
［半導体装置２の製造方法］
図８Ａ，８Ｂは半導体装置２の製造方法の一部を工程順に表したものである。まず、図８Ａに示したように、例えば単結晶シリコンなどからなる半導体層１０Ｓ１および半導体層１０Ｓ２の間に埋め込み酸化膜ＢＯＸが挿入されてなる半導体基板１２Ｚを用意する。次に図８Ｂに示したように、分離領域Ｒ２における半導体基板１２Ｚの主面１０Ａ近傍に、例えばＳＴＩにより素子分離層１１を形成する。ここでは、分離領域Ｒ２における半導体層１０Ｓ２および埋め込み酸化膜ＢＯＸを除去し、半導体層１０Ｓ１に達するまで（例えば２０ｎｍ〜３００ｎｍの深さまで）掘り下げて溝を形成したのち、所定の材料でその溝を埋め戻すようにする。そののち、必要に応じて、半導体層１０Ｓに対しイオン注入を行い、半導体層１０Ｓ２のうち埋め込み酸化膜ＢＯＸと隣接する界面近傍に、不純物濃度の高いグランド・プレーン（Ｇｌａｎｄ  Ｐｌａｎｅ）層を設けるようにしてもよい。
【００５３】
素子分離層１１を形成したのち、上記第１の実施の形態における半導体装置１の製造方法と同様の工程を経ることで、半導体装置２が完成する。
【００５４】
［半導体装置２の作用効果］
このような半導体装置２においても、上記第１の実施の形態の半導体装置１と同様の機能を発揮することができる。また、半導体装置２においても半導体基板１２の電位を任意に設定できるので、上記第１の実施の形態の半導体装置１と同様に、半導体基板１２の電位を任意に固定することができ、あるいは基板バイアス効果が利用できる。
【００５５】
＜変形例３＞
［半導体装置２Ａの構成］
図９は、上記半導体装置２の変形例としての半導体装置２Ａの断面の構成を表したものである。この半導体装置２Ａは、半導体基板１２の代わりに半導体基板１２Ａを備える点が半導体装置２と異なる。半導体基板１２Ａは、ＳＯＩ構造を有するものの半導体層１０Ｓ２を有さない。すなわち、半導体基板１２Ａは、素子領域Ｒ１においてトランジスタ２０を覆う半導体層１０Ｓ１と、その半導体層１０Ｓ１および素子分離層１１を全面的に覆う埋め込み酸化膜ＢＯＸとの２層構造を有する。埋め込み酸化膜ＢＯＸは、全面的に絶縁層６３によって覆われている。
【００５６】
［半導体装置２Ａの製造方法］
図１０Ａ〜１０Ｇは半導体装置２Ａの製造方法の一部を工程順に表したものである。まず、図１０Ａに示したように、半導体基板１２Ｚを用意したのち、分離領域Ｒ２における主面１０Ａ近傍に、例えばＳＴＩにより素子分離層１１を形成する。ここでは、分離領域Ｒ２における半導体層１０Ｓ１を除去し、埋め込み酸化膜ＢＯＸに達するまで掘り下げて溝を形成したのち、所定の材料でその溝を埋め戻すようにする。この際、分離領域Ｒ２においても埋め込み酸化膜ＢＯＸが残存するようにする。
【００５７】
次に、図１０Ｂに示したように、半導体層１０Ｓ１に、ゲート電極２１および一対の拡散層２２Ｓ，２２Ｄを有するトランジスタ２０を作製する。拡散層２２Ｓ，２２Ｄの一部には、それぞれシリサイド領域２５Ｓ，２５Ｄを形成する。続いて、トランジスタ２０を覆う層間絶縁膜２６，２７を成膜し、層間絶縁膜２６，２７を貫く接続層２８Ａ〜２８Ｃを形成したのち、選択線ＳＬおよび金属層Ｍ１を形成する。さらに、層間絶縁膜２７上に多層配線形成部４０を形成する。
【００５８】
次に、図１０Ｃに示したように、これまでに作製した積層構造の上下を反転させ、多層配線形成部４０の、半導体基板１２と反対側の面に、プラズマ等の技術を用いて支持基板５０を低温で張り合わせる。
【００５９】
次に、図１０Ｄに示したように、例えばＣＭＰにより、半導体基板１０における半導体層１０Ｓ２を研磨し、埋め込み酸化膜ＢＯＸが露出した時点で研磨を停止する。ここで、半導体層１０Ｓ２は全て除去され、半導体層１０Ｓ１および埋め込み酸化膜ＢＯＸからなる半導体基板１２Ａが形成される。
【００６０】
続いて、図１０Ｅに示したように半導体基板１２Ａを全面的に覆う絶縁膜６３を形成したのち、図１０Ｆに示したように、分離領域Ｒ２における絶縁膜６３、埋め込み酸化膜ＢＯＸ、素子分離層１１、層間絶縁膜２６および層間絶縁膜２７を貫き、選択線ＳＬまたは配線４０Ｂの金属膜Ｍ１に達するスルーホールＫ１，Ｋ２を形成する。スルーホールＫ１，Ｋ２の開口面積は任意に設定可能である。こののち、スルーホールＫ１，Ｋ２を埋め込むように、上述した材料からなるコンタクトプラグＰ１，Ｐ２を形成する（図１０Ｇ）。こののち、第１の実施の形態の半導体装置１と同様にして記憶素子３０する。
【００６１】
以上により、半導体装置２が完成する。このような半導体装置２であっても、設計上の自由度を確保しつつ、より狭い領域中により多くのトランジスタ２０を配置することができ、高集積化を図ることができる。
【００６２】
＜第３の実施の形態＞
［半導体装置３の構成］
図１１Ａは、本開示の第３の実施の形態としての半導体装置３の断面構成を表したものである。図１１Ｂは、半導体装置２の平面構成を表す。図１１Ａは、図１１Ｂに示したＸＩＡ−ＸＩＡ切断線に沿った矢視方向の断面図に相当する。半導体装置３は、トランジスタ２０の代わりにトランジスタ８０Ａを備えることを除き、他は半導体装置１と同様の構成を有する。トランジスタ８０Ａは、例えばシリコンからなる半導体基板１３と多層配線形成部４０との間に挿入された素子形成層８０に埋設されている（図１１Ａ）。なお、図１１Ａでは、タップ領域Ｒ３の図示を省略すると共に、多層配線形成部４０の詳細な構成についても簡略化して図示している。また、以下の説明において、上記第１の実施の形態の半導体装置１に対応する構成要素には同一の符号を付して説明する。
【００６３】
素子形成層８０は、接続層８３Ｓ，８３Ｄが絶縁層８４に埋設された第１の層と、トランジスタ８０が絶縁層８５に埋設された第２の層とを有する（図１１Ａ）。トランジスタ８０Ａは、記憶素子３０の選択用トランジスタであり、例えば、Ｓｉ（シリコン）よりなるフィン８１と、ゲート配線８２Ｇ，ソース配線８２Ｓおよびドレイン配線８２Ｄとを有するフィン電界効果トランジスタ（Ｆｉｎ−ＦＥＴ）である。Ｆｉｎ−ＦＥＴを用いることにより、バルク基板上のプレーナー型トランジスタに比べて、ショートチャネル特性を抑制することが可能となる。ゲート配線８２Ｇは、記憶素子３０のワード線ＷＬを兼ねている。
【００６４】
フィン８１は、平板状をなし、例えばシリコンよりなる半導体基板１３上に複数立設している。複数のフィン８１は、例えばＸ方向にそれぞれ延在すると共にＹ軸方向に並んでいる。ゲート配線８２Ｇ、ソース配線８２Ｓおよびドレイン配線８２Ｄは、いずれも、フィン８１の延伸方向と交差するＹ方向にフィン８１を跨ぐように延伸されている。ゲート配線８２Ｇ、ソース配線８２Ｓおよびドレイン配線８２Ｄは、いずれも、フィン８１の裏面以外の面、すなわちフィン８１が半導体基板１３と接する面以外の面を覆っている。ここで、例えばソース配線８２Ｓが、接続層８３Ｓおよび金属層Ｍ１を介してコンタクトプラグＰ１の下端と接続されている。
【００６５】
［半導体装置３の作用効果］
このような半導体装置３においても、上記第１の実施の形態の半導体装置１と同様の効果が期待できる。また、半導体装置３においても半導体基板１３の電位を任意に設定できるので、上記第１の実施の形態の半導体装置１と同様に、半導体基板１３の電位を任意に固定することができ、あるいは基板バイアス効果が利用できる。
【００６６】
さらに、本実施の形態では、電流ドライブ能力の高いＦｉｎ−ＦＥＴであるトランジスタ８０Ａを搭載し、記憶素子３０の選択用トランジスタとして用いるようにしたので、高速の読出し・書込みが可能となる。
【００６７】
＜変形例４＞
図１２Ａは、上記半導体装置３の変形例としての半導体装置３Ａの断面の構成を表したものである。この半導体装置３Ａは、半導体基板１３の表面に埋め込み酸化膜ＢＯＸを設けるようにした点が半導体装置３と異なる。すなわち、フィン８１、ゲート配線８２Ｇ、ソース配線８２Ｓおよびドレイン配線８２Ｄの各々の裏面は、いずれも埋め込み酸化膜ＢＯＸと接している。
【００６８】
このように、半導体装置３ＡはＳＯＩ構造を有する半導体基板１３を備えており、低消費電力でありながら優れた動作速度を発揮するものと期待できる。
【００６９】
＜変形例５＞
図１２Ｂは、上記半導体装置３の他の変形例としての半導体装置３Ｂの断面の構成を表したものである。この半導体装置３Ｂは、半導体基板１３を有さず、トランジスタ８０Ａが形成された素子形成層８０の上に埋め込み酸化膜ＢＯＸと絶縁膜６３とを順に積層するようにした点が半導体装置３と異なる。ここでコンタクトプラグＰ１は、素子形成層８０のうち、トランジスタ８０Ａが形成された領域以外の領域を貫通している。このような半導体装置３Ｂであっても、設計上の自由度を確保しつつ、より狭い領域中により多くのトランジスタ８０Ａを配置することができ、高集積化を図ることができる。
【００７０】
＜第４の実施の形態＞
図１３は、本開示の第４の実施の形態としての半導体装置４の断面構成を表したものである。半導体装置４は、ナノワイヤ（Nano-wire）ＦＥＴであるトランジスタ８０Ｂを備える点において、上記第３の実施の形態の変形例５の半導体装置３Ｂと異なる。具体的には、半導体装置３Ｂにおける埋め込み酸化膜ＢＯＸの代わりに、半導体装置４では、絶縁膜６１と絶縁膜６２とがフィン８１の裏面８１Ｂを覆うように積層されている。さらに、絶縁膜６１を介してフィン８１の裏面８１Ｂに対向して第４ゲート電極７６が設けられている。第４ゲート電極７６は、絶縁膜６２に覆われている。その他の点については、半導体装置３Ｂと同様の構成である。
【００７１】
このような半導体装置４においても、設計上の自由度を確保しつつ、より狭い領域中により多くのトランジスタ８０Ｂを配置することができ、高集積化を図ることができる。
【００７２】
＜第５の実施の形態＞
［半導体装置５の構成］
図１４は、本開示の第５の実施の形態としての半導体装置５の断面構成を表したものである。この半導体装置５では、コンタクトプラグＰ１，Ｐ２の占有面積が、主面１０Ａから裏面１０Ｂへ向かうほど（すなわち下端から上端へ向かうほど）減少するようになっている。この点を除き、他は上記第１の実施の形態の変形例としての半導体装置１Ｂと同様の構成である。よって、半導体装置１Ｂに対応する構成要素には同一の符号を付して以下説明する。なお、図１４では、タップ領域Ｒ３の図示を省略している。
【００７３】
［半導体装置５の製造方法］
半導体装置５を製造する際には、コンタクトプラグＰ１，Ｐ２が埋設されるスルーホールＫ１，Ｋ２を、半導体基板１０の主面１０Ａ側から形成する。図１５Ａ〜図１５Ｈは、半導体装置５の製造方法の一部を工程順に表したものである。
【００７４】
まず、半導体基板１０を用意し、この半導体基板１０の主面１０Ａ側に、通常の製造工程により、ＬＳＩを形成する。具体的には、図１５Ａに示したように、半導体基板１０の主面１０Ａ側に素子分離層１１を形成したのち、素子領域Ｒ１に、ゲート電極２１および一対の拡散層２２を有するトランジスタ２０を作製する。各拡散層２２の一部には、シリサイド領域２５を形成する。
【００７５】
続いて、トランジスタ２０を覆う層間絶縁膜２６，２７を成膜したのち、層間絶縁膜２６，２７を貫く接続層２８Ａ〜２８Ｃを形成する。さらに、分離領域Ｒ２を占める層間絶縁膜２６，２７および素子分離層１１を選択的に掘り下げることで、半導体層１０Ｓ２に達するスルーホールＫ１，Ｋ２を形成する（図１５Ｂ）。すなわち、主面１０Ａから素子分離層１１を掘り下げて貫通させることで、スルーホールＫ１，Ｋ２を得る。
【００７６】
所定の材料でスルーホールＫ１，Ｋ２を埋設することでコンタクトプラグＰ１，Ｐ２を形成したのち、コンタクトプラグＰ１，Ｐ２および接続層２８Ａ，２８Ｂ，２８Ｃを覆うようにワード線ＷＬ、選択線ＳＬおよび金属層Ｍ１を形成する（図１５Ｃ）。さらに、層間絶縁膜２７上に多層配線形成部４０を形成し、さらに支持基板５０を張り合わせる（図１５Ｄ）。
【００７７】
続いて、図１５Ｅに示したように、ＣＭＰ法などにより半導体層１０Ｓ２を研磨し、素子分離層１１に到達する手前で研磨を停止する。これにより、裏面１０Ｂが形成される。
【００７８】
そののち、例えばＣＶＤにより半導体基板１０の裏面１０Ｂを覆うように、絶縁膜６１と絶縁膜６２とを順に形成する（図１５Ｆ）。
【００７９】
続いて、図１５Ｇに示したように、絶縁膜６１および絶縁膜６２のうち、分離領域Ｒ２を占める部分の一部を選択的にエッチングすることで、開口１０Ｋを形成する。そののち、図１５Ｈに示したように、絶縁膜６１および絶縁膜６２に覆われた半導体基板１０を覆い、かつ、開口１０Ｋをも埋めるように絶縁膜６３を形成し、その上面をＣＭＰ法などにより平坦化する。さらに、開口１０Ｋを埋める絶縁膜６３のうち、コンタクトプラグＰ１，Ｐ２を覆う部分を除去してコンタクトプラグＰ１，Ｐ２の上端を露出させたのち、それを覆うように低抵抗配線層３７を形成する。
【００８０】
最後に記憶素子３０を形成するなどして半導体装置５が完成する。
【００８１】
このような半導体装置５であっても、設計上の自由度を確保しつつ、より狭い領域中により多くのトランジスタ２０を配置することができ、高集積化を図ることができる。また、半導体基板１０の主面１０Ａ側からスルーホールＫ１，Ｋ２を形成するようにしたので、半導体基板１０の裏面側に対する製造工程上の負荷を軽減することができる。
【００８２】
＜第６の実施の形態＞
［半導体装置６の構成］
図１６は、本開示の第６の実施の形態としての半導体装置６の断面構成を表したものである。この半導体装置６では、コンタクトプラグＰ１が、下部Ｐ１１および上部Ｐ１２の２つの部分により構成されている。同様に、コンタクトプラグＰ２が、下部Ｐ２１および上部Ｐ２２により構成されている。ここで、下部Ｐ１１，Ｐ２１は、その占有面積が、主面１０Ａから裏面１０Ｂへ向かう方向に（すなわち下端から上端へ向かうほど）減少するようになっている。一方、上部Ｐ１２，Ｐ２２は、その占有面積が、下端から上端へ向かうほど増大するようになっている。これらの点を除き、他は上記第１の実施の形態の半導体装置１と同様の構成である。よって、半導体装置１に対応する構成要素には同一の符号を付して以下説明する。なお、図１６では、タップ領域Ｒ３の図示を省略している。
【００８３】
［半導体装置６の製造方法］
半導体装置６を製造する際には、コンタクトプラグＰ１，Ｐ２のうち、下部Ｐ１１，２１が埋設されるスルーホールＫ１１，Ｋ２１を、半導体基板１０の主面１０Ａ側から形成する。図１７Ａ〜図１７Ｈは、半導体装置６の製造方法の一部を工程順に表したものである。
【００８４】
まず、半導体基板１０を用意し、この半導体基板１０の主面１０Ａ側に、通常の製造工程により、ＬＳＩを形成する。具体的には、図１７Ａに示したように、半導体基板１０の主面１０Ａ側に素子分離層１１を形成したのち、素子領域Ｒ１に、ゲート電極２１および一対の拡散層２２を有するトランジスタ２０を作製する。各拡散層２２の一部には、シリサイド領域２５を形成する。続いて、トランジスタ２０を覆う層間絶縁膜２６，２７を成膜したのち、層間絶縁膜２６，２７を貫く接続層２８Ａ〜２８Ｃを形成する。さらに、分離領域Ｒ２を占める層間絶縁膜２６，２７および素子分離層１１を選択的に掘り下げることで、スルーホールＫ１１，Ｋ２１を形成する。なお、スルーホールＫ１１，Ｋ２１は、素子分離層１１の内部にその底面を有する。すなわち、ここでは、素子分離層１１を主面１０Ａから掘削して素子分離層１１の一部を残存させる。
【００８５】
所定の材料でスルーホールＫ１１，Ｋ２１を埋設することで下部Ｐ１１，Ｐ２１を形成したのち、図１７Ｂに示したように、下部Ｐ１１，Ｐ２１および接続層２８Ａ，２８Ｂ，２８Ｃを覆うようにワード線ＷＬ、選択線ＳＬおよび金属層Ｍ１を形成する。さらに、層間絶縁膜２７上に多層配線形成部４０を形成し、さらに支持基板５０を張り合わせる。
【００８６】
続いて、図１７Ｃに示したように、ＣＭＰ法などにより半導体層１０Ｓ２を研磨し、素子分離層１１に到達する手前で研磨を停止する。これにより、裏面１０Ｂが形成される。
【００８７】
そののち、例えばＣＶＤにより半導体基板１０の裏面１０Ｂを覆うように、絶縁膜６１と絶縁膜６２とを順に形成する（図１７Ｄ）。
【００８８】
続いて、図１７Ｅに示したように、絶縁膜６１および絶縁膜６２のうち、分離領域Ｒ２を占める部分の一部を選択的にエッチングすることで、開口１０Ｋを形成する。そののち、図１７Ｆに示したように、絶縁膜６１および絶縁膜６２に覆われた半導体基板１０を覆い、かつ、開口１０Ｋをも埋めるように絶縁膜６３を形成し、その上面をＣＭＰ法などにより平坦化する。
【００８９】
さらに、図１７Ｇに示したように、分離領域Ｒ２における絶縁膜６３および素子分離層１１の一部を選択的に除去することで、先に形成した下部Ｐ１１，Ｐ２１に至るスルーホールＫ１２，Ｋ２２を形成する。ここでは、スルーホールＫ１１，Ｋ２１を形成する際に残存させた素子分離層１１の一部を裏面１０Ｂから掘削して除去することで、スルーホールＫ１２，Ｋ２２を得る。次いで、図１７Ｈに示したように、そのスルーホールＫ１２，Ｋ２２を所定の材料により埋設することで、上部Ｐ１２，Ｐ２２を形成する。これにより、コンタクトプラグＰ１，Ｐ２が得られる。
【００９０】
最後に記憶素子３０を形成するなどして半導体装置５が完成する。
【００９１】
このような半導体装置６であっても、設計上の自由度を確保しつつ、より狭い領域中により多くのトランジスタ２０を配置することができ、高集積化を図ることができる。
【００９２】
＜第７の実施の形態＞
［半導体装置７の構成］
図１８は、本開示の第７の実施の形態としての半導体装置７の断面構成を表したものである。この半導体装置７は、接続層２８Ｂ，２８Ｃを有さず、半導体基板１０における主面１０Ａと接するように素子領域Ｒ１から分離領域Ｒ２に亘って広がる配線２９Ａ，２９Ｂを備える。コンタクトプラグＰ１は、絶縁層６３の表面６３Ｓから絶縁層６３および素子分離層１１を貫いて主面１０Ａに至るまで延在し、その下端が配線２９Ａの上面の一部と接している。配線２９Ａの上面の他の一部は、素子領域Ｒ１においてシリサイド領域２５Ｄと接している。配線２９Ｂの上面の一部は、素子領域Ｒ１においてシリサイド領域２５Ｓと接している。これらの点を除き、他は上記第１の実施の形態の半導体装置１と同様の構成である。なお、図１８では、タップ領域Ｒ３の図示を省略している。
【００９３】
［半導体装置７の製造方法］
半導体装置７を製造する際には、図１９に示したように、まず半導体基板１０を用意し、この半導体基板１０の主面１０Ａ側に、通常の製造工程により、ＬＳＩを形成する。具体的には、半導体基板１０の主面１０Ａ側に素子分離層１１を形成したのち、素子領域Ｒ１に、ゲート電極２１および一対の拡散層２２を有するトランジスタ２０を作製する。各拡散層２２の一部には、シリサイド領域２５を形成する。続いて、トランジスタ２０を覆う層間絶縁膜２６，２７を成膜したのち、層間絶縁膜２６，２７を貫く接続層２８Ａを形成する。さらに、主面１０Ａ上の、ゲート電極２１の両脇に、配線２９Ａ，２９Ｂを形成する。そののち、半導体装置１の製造方法と同様にして半導体装置７が完成する。
【００９４】
このような半導体装置７であっても、設計上の自由度を確保しつつ、より狭い領域中により多くのトランジスタ２０を配置することができ、高集積化を図ることができる。半導体装置１と比較してコンタクトプラグＰ１の深さ方向の寸法を縮小できるので、スルーホールＫ１を形成する際の所要時間を低減することができるうえ、絶縁膜６３などに対する製造負荷を低減できる。
【００９５】
＜変形例６＞
図２０は、上記した半導体装置７の第１の変形例である半導体装置７Ａの断面構成を表したものである。この半導体装置７Ａは、接続層２８Ｂなどと同一階層において、コンタクトプラグＰ１と対応する位置に接続層２８Ｅを備える。コンタクトプラグＰ１の下端と、接続層２８Ｅの上端とが主面１０Ａにおいて当接している。この場合であっても、コンタクトプラグＰ１の深さ方向の寸法を縮小できるので、半導体装置７と同様の効果が得られる。
【００９６】
＜変形例７＞
図２１は、上記した半導体装置７の第２の変形例である半導体装置７Ｂの断面構成を表したものである。この半導体装置７Ｂは、コンタクトプラグＰ１と接続層２８Ｅとの間に、さらに板状の接続層２８Ｆを追加した点において半導体装置７Ａと異なる。接続層２８Ｆは、例えば接続層２８Ｅの上端の占有面積よりも大きな占有面積を有する。本変形例によれば、半導体装置７Ａと同様の効果が得られるうえ、コンタクトプラグＰ１と接続層２８Ｅとの接続を行う際の位置合わせが容易となるので製造性が向上する。
【００９７】
＜第８の実施の形態＞
［半導体装置８の構成］
図２２は、本開示の第８の実施の形態としての半導体装置８の断面構成を表したものである。半導体装置８では、半導体基板１０が、トランジスタ２０が設けられた素子領域Ｒ１と、主面１０Ａにおいて素子領域Ｒ１を取り囲む素子分離層１１が設けられた分離領域Ｒ２と、分離領域Ｒ２により素子領域Ｒ１と分離されたタップ領域Ｒ３とを有する。半導体基板１０の素子領域Ｒ１には、第１導電型半導体部分として例えばＰウェル１０Ｓ２Ｐが設けられ、半導体基板１０のタップ領域Ｒ３には第２導電型半導体部分として例えばＮウェル１０Ｓ２Ｎが設けられている。すなわち、半導体装置８では、半導体層１０Ｓ２がＰウェル１０Ｓ２ＰおよびＮウェル１０Ｓ２Ｎによって構成されている。Ｐウェル１０Ｓ２Ｐは、例えばシリコンにＢ（ボロン）などのＰ型不純物がイオン注入されてなるものである。一方、Ｎウェル１０Ｓ２Ｎは、例えばシリコンにＰ（リン）などのＮ型不純物がイオン注入されてなるものである。素子領域Ｒ１における一対の拡散層２２Ｓ，２２Ｄは例えばシリコンにＮ型不純物が拡散したものであり、Ｐウェル１０Ｓ２Ｐと異なる極性を有する。タップ領域Ｒ３における拡散層２２は例えばシリコンにＰ型不純物が拡散したものであり、Ｎウェル１０Ｓ２Ｎと異なる極性を有する。
【００９８】
分離領域Ｒ２には、裏面１０ＢにおいてＰウェル１０Ｓ２ＰとＮウェル１０Ｓ２Ｎとに挟まれた絶縁膜６３の凸部６３Ｔが設けられている。分離領域Ｒ２において、絶縁膜６３の凸部６３Ｔの下面が素子分離層１１の上面と接している部分が存在しており、その部分においてコンタクトプラグＰ１，Ｐ２が層間絶縁膜２７と素子分離層１１と絶縁層６０とを貫くように延伸されている。
【００９９】
［半導体装置８の製造方法］
半導体装置８の製造方法は、半導体基板１０にＰウェル１０Ｓ２ＰおよびＮウェル１０Ｓ２Ｎを形成しておくことを除き、他は上記第１の実施の形態における半導体装置１の製造方法と同様である。
【０１００】
具体的には、例えば図２３Ａに示したように、半導体基板１０の主面１０Ａ側に、素子分離層１１、トランジスタ２０、層間絶縁膜２６，２７、接続層２８Ａ〜２８Ｄ、ワード線ＷＬ、選択線ＳＬ、および金属層Ｍ１をそれぞれ形成する。さらに、層間絶縁膜２７上に多層配線形成部４０を形成する。次に、図２３Ｂに示したように、多層配線形成部４０の、半導体基板１０と反対側の面に支持基板５０を張り合わせたのち、ＣＭＰにより、半導体基板１０における半導体層１０Ｓ２を研磨し、素子分離層１１に到達する手前で研磨を停止する。これにより裏面１０Ｂが形成される。このとき半導体層１０Ｓ２は、例えば空乏層が裏面１０Ｂに到達する程度の厚さとなる。この研磨の際、裏面１０Ｂに欠陥や傷が生じると、裏面１０Ｂの近傍において表面リーク電流が発生する場合がある。
【０１０１】
そこで、この表面リーク電流を防止するため、以下のようにして裏面１０ＢにおいてＰウェル１０Ｓ２ＰとＮウェル１０Ｓ２Ｎとを隔てる絶縁膜６３の凸部６３Ｔを設ける。まず、図２３Ｃに示したように、半導体基板１０の裏面１０Ｂを覆うように絶縁膜６１と絶縁膜６２とを順に形成する。そののち、図２３Ｄに示したように、絶縁膜６１および絶縁膜６２ならびに半導体基板１０のうち分離領域Ｒ２を占める部分の一部を選択的にエッチングすることで、開口１０Ｋを形成する。さらに、図２３Ｅに示したように、絶縁膜６１および絶縁膜６２に覆われた半導体基板１０を覆い、かつ、開口１０Ｋをも埋めるように絶縁膜６３を形成し、その上面６３ＳをＣＭＰ法などにより平坦化する。これにより、開口１０Ｋを通じて素子分離層１１と絶縁膜６３の凸部６３Ｔとが連結する部分が形成される。さらに、図２３Ｆに示したように、分離領域Ｒ２における素子分離層１１と絶縁膜６３とが連結した部分に、選択線ＳＬまたは配線４０Ｂの金属膜Ｍ１に達するスルーホールＫ１，Ｋ２を形成する。スルーホールＫ１，Ｋ２の開口面積は任意に設定可能である。こののち、スルーホールＫ１，Ｋ２を埋め込むように、上述した材料からなるコンタクトプラグＰ１，Ｐ２を形成する。次いで図２２に示したように、コンタクトプラグＰ１，Ｐ２の上端をそれぞれ覆うように導電層３１，３４を形成する。導電層３１の上に記憶部３２と導電層３３とを形成し、導電層３４の上に導電層３５を形成し、最後に導電層３３および導電層３５の双方の上面と接するように共通の導電層３６を形成することで記憶素子３０が形成される。
【０１０２】
このような半導体装置８であっても、設計上の自由度を確保しつつ、より狭い領域中により多くのトランジスタ２０を配置することができ、高集積化を図ることができる。また、裏面１０Ｂにおいて凸部６３ＴがＰウェル１０Ｓ２ＰとＮウェル１０Ｓ２Ｎとを分離しているので、半導体装置８の裏面１０Ｂ形成時における研磨処理に起因する裏面１０Ｂ近傍でのリーク電流の発生が防止される。
【０１０３】
＜変形例８＞
ここで、分離領域Ｒ２において、素子分離層１１と絶縁膜６３の凸部６３Ｔとが接している部分と、素子分離層１１と絶縁膜６３の凸部６３Ｔとが離間している部分とが混在していてもよい。図２４Ａは、上記した半導体装置８の第１の変形例としての半導体装置８Ａの平面構成を表し、図２４Ｂおよび図２４Ｃは、それぞれ半導体装置８Ａの、XXIVＢ−XXIVＢ切断線およびXXIVＣ−XXIVＣ切断線に沿った矢視方向の断面図である。半導体装置８Ａでは、XXIVＢ−XXIVＢ切断線に沿った断面においては凸部６３Ｔと素子分離層１１との接触部分が分離領域Ｒ２に存在する（図２４Ｂ）。その一方で、XXIVＣ−XXIVＣ切断線に沿った断面においては凸部６３Ｔと素子分離層１１との離間部分が分離領域Ｒ２に存在する（図２４Ｃ）。コンタクトプラグＰ１，Ｐ２は、凸部６３Ｔと素子分離層１１との接触部分を貫くように設けられているものの、凸部６３Ｔと素子分離層１１との離間部分には設けられていない。
【０１０４】
なお、分離領域Ｒ２の全てにおいて素子分離層１１と凸部６３Ｔとが離間していてもよい。その場合であっても、裏面１０Ｂにおいて凸部６３ＴがＰウェル１０Ｓ２ＰとＮウェル１０Ｓ２Ｎとを分離しているので、裏面１０Ｂ近傍でのリーク電流の発生が防止される。
【０１０５】
＜変形例９＞
また、図２５に示した半導体装置８の第２の変形例としての半導体装置８Ｂのように、凸部６３Ｔと素子分離層１１との接触部分であってもコンタクトプラグＰ１，Ｐ２を有しない箇所があってもよい。図２５は、半導体装置８Ｂの断面構成を表す。
【０１０６】
＜変形例１０＞
また、図２６に示した半導体装置８の第３の変形例としての半導体装置８Ｃのように、絶縁膜６３の凸部６３Ｔの高さが場所によって異なるようにしてもよい。例えば、凸部６３Ｔと素子分離層１１との離間部分と、凸部６３Ｔと素子分離層１１との接触部分とが混在するようにしてもよい。
【０１０７】
＜変形例１１＞
また、図２７に示した半導体装置８の第４の変形例としての半導体装置８Ｄのように、凸部６３Ｔの内部にトレンチ６３ＴＲを有するようにしてもよい。すなわち、Ｐウェル１０Ｓ２ＰとＮウェル１０Ｓ２Ｎとが電気的に分離されていればよく、開口１０Ｋの内面に沿って覆うように絶縁膜６３を形成してもよい。なお、図２７は半導体装置８Ｄの要部断面構成を表す。この場合、絶縁膜６３を構成する材料を削減できる。
【０１０８】
＜変形例１２＞
また、図２８に示した半導体装置８の第５の変形例としての半導体装置８Ｅのように、Ｎウェル１０Ｓ２Ｎを絶縁膜６１Ｎにより覆うと共に、Ｐウェル１０Ｓ２Ｐを絶縁膜６１Ｎと異なる絶縁膜６１Ｐにより覆うようにしてもよい。こうすることで、裏面１０Ｂにおける半導体層１０Ｓ２の欠陥準位に起因する表面リーク電流の発生が抑制されるからである。なお、図２８は半導体装置８Ｅの要部断面構成を表す。
【０１０９】
絶縁膜６１Ｎは、例えばマイナス側のフラットバンドを有するＨｉｇｈ−Ｋ（高誘電率）材料からなり、具体的にはＹ2 Ｏ3 ，Ｌａ2 Ｏ3 ，ＧｅＯ2 ，Ｌｕ2 Ｏ3またはＳｒＯなどの酸化物もしくは酸窒化物が挙げられる。絶縁膜６１Ｎは、例えば半導体層１０Ｓ２であるＮウェル１０Ｓ２Ｎを構成するシリコンのエネルギーバンドを下方にシフトさせ、伝導帯付近での自由電子のトラップを制限するように機能するバンド構造変調膜である。一方、絶縁膜６１Ｐは、例えばプラス側のフラットバンドを有するＨｉｇｈ−Ｋ（高誘電率）材料からなり、具体的には、Ａｌ2 Ｏ3 ，ＨｆＯ2 ，ＴｉＯ2 ，ＺｒＯ2 もしくはＭｇＯなどのＡｌ，Ｈｆ，Ｔｉ，ＺｒもしくはＭｇなどを含有する酸化物または酸窒化膜が挙げられる。絶縁膜６１Ｐは、例えば半導体層１０Ｓ２であるＰウェル１０Ｓ２Ｐを構成するシリコンのエネルギーバンドを上方にシフトさせ、価電子帯付近での自由電子のトラップを制限するように機能するバンド構造変調膜である。
【０１１０】
なお応用例として、絶縁膜６１Ｎおよび絶縁膜６１Ｐのいずれか一方のみを成膜するようにしてもよい。その場合であっても、リーク電流をある程度低減することができるからである。また、絶縁膜６１Ｎおよび絶縁膜６１Ｐの双方を設ける場合よりも製造工程が簡素化され、製造コストを低減できる。また、上記図２７に示した半導体装置８Ｄにおける、トレンチ６３ＴＲを有する絶縁膜６３のようにＰウェル１０Ｓ２ＰおよびＮウェル１０Ｓ２Ｎの端面をも覆うように形成するとよい。Ｐウェル１０Ｓ２ＰおよびＮウェル１０Ｓ２Ｎの端面でのバンド変調を行うことできるので、全体としてのリーク電流低減という効果が向上する。また、製造工程数を削減できるので、製造コストを低減できる。
【０１１１】
＜第９の実施の形態＞
［半導体装置９の構成］
図２９は、本開示の第９の実施の形態としての半導体装置９の断面構成を表したものである。半導体装置９は、ブロック層５１を、トランジスタ２０のシリサイド領域２５Ｄと、そのシリサイド領域２５Ｄに隣接する素子分離層１１との境界を覆うように設けるようにした。この点を除き、他は上記第７の実施の形態の半導体装置７と基本的に同様の構成である。よって、半導体装置７に対応する構成要素には同一の符号を付して以下説明する。なお、図２９では、タップ領域Ｒ３の図示を省略している。
【０１１２】
［半導体装置９の製造方法］
半導体装置９を製造する際には、図３０Ａに示したように、まず半導体基板１０を用意し、この半導体基板１０の主面１０Ａ側に、通常の製造工程により、ＬＳＩを形成する。具体的には、半導体基板１０の主面１０Ａ側に素子分離層１１を形成したのち、素子領域Ｒ１に、ゲート電極２１および一対の拡散層２２を有するトランジスタ２０を作製する。各拡散層２２の一部には、シリサイド領域２５Ｄ，２５Ｓを形成する。続いて、シリサイド領域２５Ｄと素子分離層１１との境界を跨ぐように主面１０Ａ上にブロック層５１を形成する。ブロック層５１は、のちの工程で層間絶縁膜２７をエッチングにより掘り下げる際、素子分離層１１よりもエッチングレートの低い材料、例えばＳｉＮなどにより形成する。次に、全体を覆うように層間絶縁膜２６，２７を成膜したのち、層間絶縁膜２６，２７を貫く接続層２８Ａを形成する。さらに、図３０Ｂに示したように、層間絶縁膜２７を選択的にエッチングにより掘り下げて開口２７Ｋ１，２７Ｋ２を形成する。さらに、それらの開口２７Ｋ１，２７Ｋ２をそれぞれ所定の高導電性材料により充填することにより、配線２９Ａおよび接続層２８Ｃを形成する。そののち、半導体装置１の製造方法と同様にして半導体装置９が完成する。
【０１１３】
［半導体装置９の作用効果］
コンタクトプラグＰ１の下部と接続層２８Ｂとが一体化された配線２９Ａを設けるようにしたことにより、記憶素子３０とトランジスタ２０のシリサイド領域２５Ｄとの接続抵抗をより低減することができる。さらに、ブロック層５１を設けるようにした。このため、層間絶縁膜２７を選択的にエッチングにより掘り下げて開口２７Ｋ１，２７Ｋ２を形成する際に、層間絶縁膜２７と共に素子分離層１１がエッチングされてしまう場合であっても、意図しない経路でのリーク電流の発生が防止される。すなわち、その後に開口２７Ｋ１に充填される配線２９Ａと、シリサイド領域２５Ｄの端面とのジャンクションでのリーク電流の発生が回避される。
【０１１４】
＜変形例１３＞
図３１は、上記半導体装置９の第１の変形例としての半導体装置９Ａの断面構成を表したものである。半導体装置９Ａは、ブロック層５１の代わりに、トランジスタ２０のシリサイド領域２５Ｄと、そのシリサイド領域２５Ｄに隣接する素子分離層１１との境界を覆うように金属層５２を設けるようにした。さらに、配線２９Ａを設けずに、金属層５２により、コンタクトプラグＰ１とシリサイド領域２５Ｄとを接続するようにした。これらの点を除き、他は上記第９の実施の形態の半導体装置９と基本的に同様の構成である。金属層５２の構成材料としては、例えばＡｌ，Ｔｉ，ＴｉＮ，ＴａまたはＴａＮなどが挙げられる。
【０１１５】
＜適用例１＞
図３２Ａは、図１Ａ，１Ｂに示した半導体装置１に、裏面照射型のイメージセンサ（撮像装置）９０Ａを積層してなる半導体ユニットを示す。この半導体ユニットでは、半導体装置１が、その最上層として銅からなる導電層３６Ａ，３６Ｂを有し、撮像装置９０Ａが、その最下層として銅からなる導電層９１Ａ，９１Ｂを有している。ここで、半導体装置１と撮像装置９０Ａとは、導電層３６Ａ，３６Ｂと導電層９１Ａ，９１Ｂとがそれぞれ直接接するように積層されている。撮像装置９０Ａは、例えばフォトダイオード９４Ａやトランジスタ９４Ｂなどが埋設された半導体基板９４の上に、平坦化膜９５とカラーフィルタ層９６とマイクロレンズ９７とが順に設けられたものである。
【０１１６】
＜適用例２＞
図３２Ｂは、図１Ａ，１Ｂに示した半導体装置１に、裏面照射型のイメージセンサ（撮像装置）９０Ｂを積層してなる半導体ユニットを示す。この半導体ユニットでは、半導体装置１が、その最上層として銅からなる導電層３６を有し、撮像装置９０Ｂは、その最下層以外の中間層もしくは最上層として導電層９１Ｃを有している。ここで、半導体装置１の導電層３６と撮像装置９０Ｂの導電層９１Ｃとは、撮像装置９０Ｂの全部または一部を厚さ方向に貫く接続部９２Ａ，９２Ｂと、撮像装置９０Ｂの最上部に位置する導電層９２Ｃと、撮像装置９０Ｂの最下層に位置する導電層９３とにより接続されている。
【０１１７】
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
【０１１８】
例えば、上記実施の形態においてトランジスタ２０，８０，８０Ａおよび記憶素子３０の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
【０１１９】
加えて、例えば、上記実施の形態において説明した各構成要素の材料、厚みおよび形成方法などは限定されるものではなく、他の材料、厚みおよび形成方法としてもよい。例えば、コンタクトプラグＰ１の周囲を覆う絶縁膜６３を、ＳｉＯ2 よりも低い比誘電率を有する材料によって構成する場合、例えば図３３に示した第１４の変形例としての半導体装置１４のように、素子分離層１１の内部をも絶縁膜６３が占めるとよい。その場合、例えば図４Ｅに示した開口１０Ｋを形成する工程において、素子分離層１１を貫通するように開口１０Ｋを形成すればよい。
【０１２０】
また、上記実施の形態等では、コンタクトプラグＰ１が選択線ＳＬを介してドレイン電極としての接続層２８Ｂと接続する場合について例示したが、本技術はこれに限定されない。例えばコンタクトプラグＰ１をソース電極としての接続層２８Ｃと接続してもよい。または図３４に示した第１５の変形例としての半導体装置１５のように、コンタクトプラグＰ１をワード線ＷＬおよび接続層２８Ａを経由してゲート電極２１と接続するようにしてもよい。なお、その場合、コンタクトプラグＰ１の上端は、例えば絶縁膜６３の表面６３Ｓ上に設けられた配線層３８と接続されている。配線層３８は、例えば外部機器等（図示せず）との接続がなされている。
【０１２１】
また、上記実施の形態等では、半導体基板１０の裏面１０Ｂに絶縁層６０を介して記憶素子３０が設けられており、コンタクトプラグＰ１の一端が記憶素子３０と接続された例について説明している。しかしながら、本技術では、例えば図３５に示した第１６の変形例としての半導体装置１ＡＡのように、半導体基板１０の裏面１０Ｂに、記憶素子３０ではなく複数の配線層３９（３９Ａ〜３９Ｃ）が多層化され、導電層３５によって接続された配線構造Ｓ３９をさらに備えるようにしてもよい。その場合、コンタクトプラグＰ１の一端が配線構造Ｓ３９における一部の配線層３９と接続されているとよい。このような構成により、半導体基板１０の主面１０Ａに設けられたトランジスタ２０と外部機器との接続を容易に行うことができる。
【０１２２】
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
（１）
対向する第１の面および第２の面を含み、かつ、前記第１の面にトランジスタが設けられた素子領域と前記素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、
前記半導体基板の前記分離領域において前記第１の面から前記第２の面に至るまで延伸されたコンタクトプラグと
を備えた半導体装置。
（２）
前記半導体基板の第２の面に、絶縁層を介して設けられた記憶素子をさらに備え、
前記コンタクトプラグの一端が前記記憶素子と接続されている
上記（１）記載の半導体装置。
（３）
前記記憶素子はスピン注入磁化反転型記憶素子（ＳＴＴ-ＭＴＪ素子）である
上記（２）記載の半導体装置。
（４）
前記トランジスタは、
前記半導体基板の一部を構成する一対の拡散層と、
前記一対の拡散層とそれぞれ接続されたソース電極およびドレイン電極と、
ゲート電極と
を有し、
前記ゲート電極、ソース電極または前記ドレイン電極が前記コンタクトプラグの他端と接続されている
上記（２）記載の半導体装置。
（５）
前記コンタクトプラグの周囲は前記絶縁層の一部により覆われており、前記コンタクトプラグと前記半導体基板とが分離されている
上記（２）から（４）のいずれか１つに記載の半導体装置。
（６）
前記半導体基板は、前記分離領域の一部に開口を有し、
前記絶縁層は、前記半導体基板の開口を通じて前記素子分離層と連結しており、
前記コンタクトプラグは、前記絶縁層と前記素子分離層との連結部分を貫いている
上記（５）記載の半導体装置。
（７）
前記コンタクトプラグの占有面積は、前記第１の面から前記第２の面に向かうほど増大する
上記（１）から（６）のいずれか１つに記載の半導体装置。
（８）
前記半導体基板は、
前記素子領域に設けられた第１の半導体層と、
前記第１の半導体層を覆う埋め込み酸化膜と、
前記埋め込み酸化膜および前記素子分離層の双方を覆う第２の半導体層と
の積層構造を含み、
前記コンタクトプラグの周囲は前記絶縁層の一部により覆われており、前記コンタクトプラグと前記第２の半導体層とが分離されている
上記（２）記載の半導体装置。
（９）
前記半導体基板は、前記素子領域において前記トランジスタを覆う埋め込み酸化膜を含み、
前記絶縁層は、前記埋め込み酸化膜および前記素子分離層の双方を覆っている
上記（２）記載の半導体装置。
（１０）
前記トランジスタは、第１の方向に延伸されたフィンと、前記フィンの裏面以外の面を覆うと共に第２の方向に延伸されたゲート配線、ソース配線およびドレイン配線とを有し、
前記ソース配線または前記ドレイン配線が前記コンタクトプラグの他端と接続されている
上記（６）記載の半導体装置。
（１１）
前記トランジスタは、第１の方向に延伸されたフィンと、前記フィンの裏面以外の面を覆うと共に第２の方向に延伸されたゲート配線、ソース配線およびドレイン配線とを有し、
前記半導体基板は、
前記フィン、ゲート配線、ソース配線およびドレイン配線の各々の裏面を覆う埋め込み酸化膜と、
前記埋め込み酸化膜および前記素子分離層の双方を覆う半導体層との積層構造を含み、
前記コンタクトプラグの周囲は前記絶縁層の一部により覆われ、前記コンタクトプラグと前記半導体層とが分離されている
上記（２）記載の半導体装置。
（１２）
第１の方向に延伸されたフィンと、前記フィンの裏面以外の面を覆うと共に第２の方向に延伸されたゲート配線、ソース配線およびドレイン配線とを有するトランジスタが形成された素子形成層と、
前記トランジスタを覆う埋め込み酸化膜と、
前記埋め込み酸化膜を覆う絶縁層と、
前記素子形成層のうち、前記トランジスタが形成された領域以外の領域を貫通するコンタクトプラグと
を備えた半導体装置。
（１３）
前記コンタクトプラグの周囲を覆う前記絶縁層の一部は、ＳｉＯ2 よりも低い比誘電率を有する材料からなる
上記（５）から（７）のいずれか１つに記載の半導体装置。
（１４）
前記コンタクトプラグの占有面積は、前記第１の面から前記第２の面に向かうほど減少する
上記（１）〜（１２）のいずれか１つに記載の半導体装置。
（１５）
前記コンタクトプラグは、
占有面積が前記第１の面から前記第２の面に向かうほど減少する部分と、
占有面積が前記第２の面から前記第１の面に向かうほど減少する部分と
が連結されたものである
上記（１）記載の半導体装置。
（１６）
前記半導体基板における前記第１の面と接するように前記素子領域から前記分離領域に亘って広がる配線を備え、
前記配線を介して、前記ソース電極または前記ドレイン電極と前記コンタクトプラグの他端とが接続されている
上記（４）記載の半導体装置。
（１７）
前記半導体基板の第２の面に、複数の配線層が多層化された配線構造をさらに備え、
前記コンタクトプラグの一端が前記配線構造における一部の前記配線層と接続されている
上記（１）記載の半導体装置。
（１８）
対向する第１の面および第２の面を含み、かつ、前記第１の面にトランジスタが設けられた素子領域と前記素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板を用意することと、
前記分離領域において前記第２の面から前記第１の面に至るスルーホールを形成したのち、前記スルーホールに金属材料を充填することによりコンタクトプラグを形成することと
を含む
半導体装置の製造方法。
（１９）
前記半導体基板に開口を形成したのち、前記半導体層を覆い、かつ、前記開口を通じて前記素子分離層と一部が接する絶縁層を形成し、
前記素子分離層と前記絶縁層とが連結した部分に前記スルーホールを形成する
上記（１８）記載の半導体装置の製造方法。
（２０）
前記スルーホールを、前記第１の面から掘り下げて前記素子分離層を貫通させることで得る
上記（１８）または（１９）に記載の半導体装置の製造方法。
（２１）
前記スルーホールを、前記第１の面から掘削して前記素子分離層の一部を残存させたのち、残存させた前記素子分離層の一部を前記第２の面から掘削して除去することで得る
上記（１８）または（１９）に記載の半導体装置の製造方法。
（２２）
対向する第１の面および第２の面を含み、前記第１の面にトランジスタが設けられた第１の領域、前記第１の面において前記第１の領域を取り囲む素子分離層が設けられた第２の領域、および前記第２の領域により前記第１の領域と分離された第３の領域を有する半導体基板を備え、
前記第１の領域には第１導電型半導体部分が設けられ、
前記第３の領域には第２導電型半導体部分が設けられ、
前記第２の領域には、前記第２の面において前記第１導電型半導体部分と前記第２導電型半導体部分とに挟まれた絶縁層が設けられている
半導体装置。
（２３）
前記第２の領域において前記素子分離層と前記絶縁層とが接している
上記（２２）記載の半導体装置。
（２４）
前記素子分離層と前記絶縁層とを貫くように前記第２の領域において前記第１の面から前記第２の面に至るまで延伸されたコンタクトプラグをさらに備えた
上記（２３）記載の半導体装置。
（２５）
前記第２の領域において前記素子分離層と前記絶縁層とが離間している
上記（２２）記載の半導体装置。
（２６）
前記第２の領域において、前記素子分離層と前記絶縁層とが接している部分と前記素子分離層と前記絶縁層とが離間している部分とが存在する
上記（２２）記載の半導体装置。
（２７）
前記第２の領域において、前記絶縁層はトレンチを有している
上記（２２）から（２６）のいずれか１つに記載の半導体装置。
（２８）
前記第１導電型半導体部分を覆う第１の絶縁膜と、前記第２導電型半導体部分を覆う第２の絶縁膜とを有し、
前記第１の絶縁膜は、前記第１導電型半導体部分のエネルギーバンドを上方にシフトさせ、価電子帯付近での自由電子のトラップを制限するように機能する第１のバンド構造変調膜であり、
前記第２の絶縁膜は、前記第２導電型半導体部分のエネルギーバンドを下方にシフトさせ、伝導帯付近での自由電子のトラップを制限するように機能する第２のバンド構造変調膜である
上記（２２）記載の半導体装置。
（２９）
前記第１の絶縁膜は、プラス側のフラットバンドを有する高誘電率材料からなり、
前記第２の絶縁膜は、マイナス側のフラットバンドを有する高誘電率材料からなる
上記（２８）記載の半導体装置。
（３０）
前記プラス側のフラットバンドを有する高誘電率材料は、Ａｌ2 Ｏ3 ，ＨｆＯ2 ，ＴｉＯ2 ，ＺｒＯ2，ＭｇＯ、またはＡｌ，Ｈｆ，Ｔｉ，ＺｒもしくはＭｇを含有する酸化物または酸窒化膜である
上記（２９）記載の半導体装置。
（３１）
前記マイナス側のフラットバンドを有する高誘電率材料は、Ｙ2 Ｏ3 ，Ｌａ2 Ｏ3 ，ＧｅＯ2 ，Ｌｕ2 Ｏ3またはＳｒＯである
上記（２９）または（３０）に記載の半導体装置。
（３２）
対向する第１の面および第２の面を含み、前記第１の面にトランジスタが設けられた素子領域と前記第１の面において前記第１の領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、
前記半導体基板の前記分離領域において前記第１の面から前記第２の面に至るまで延伸されたコンタクトプラグと、
前記第１の面における前記素子領域と前記分離領域との境界を跨ぐように設けられたブロック層と、
前記第１の面において前記ブロック層を覆うと共に前記コンタクトプラグと前記トランジスタとを繋ぐ配線と
を備えた半導体装置。
（３３）
前記ブロック層は、前記トランジスタの拡散領域と前記素子分離層との境界を跨ぐように設けられている
上記（３２）記載の半導体装置。
（３４）
対向する第１の面および第２の面を含み、前記第１の面にトランジスタが設けられた素子領域と前記第１の面において前記第１の領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、
前記半導体基板の前記分離領域において前記第１の面から前記第２の面に至るまで延伸されたコンタクトプラグと、
前記第１の面における前記素子領域と前記分離領域との境界を跨ぐように設けられ、前記コンタクトプラグと前記トランジスタとを繋ぐ金属層と
を備えた半導体装置。
（３５）
半導体装置と
前記半導体装置に積層された撮像装置と
を備え、
前記半導体装置は、
対向する第１の面および第２の面を含み、かつ、前記第１の面にトランジスタが設けられた素子領域と前記素子領域を取り囲む素子分離層が設けられた分離領域とを有する半導体基板と、
前記半導体基板の前記分離領域において前記第１の面から前記第２の面に至るまで延伸されたコンタクトプラグと
を有する
半導体ユニット。
（３６）
前記半導体装置は、その最上層として第１の配線を有し、
前記撮像装置は、その最下層として第２の配線を有し、
前記第１の配線と前記第２の配線とが直接接するように前記半導体装置と前記撮像装置とが積層されている
上記（３５）記載の半導体ユニット。
（３７）
前記半導体装置は、その最上層として第１の配線を有し、
前記撮像装置は、その最上層または中間層として第２の配線を有し、
前記第１の配線と前記第２の配線とは、前記撮像装置を厚さ方向に貫く接続部を介して接続されている
上記（３５）記載の半導体ユニット。
【符号の説明】
【０１２３】
１…半導体装置、１０，１２…半導体基板、１０Ａ…主面（表面）、１０Ｂ…裏面、１０Ｓ１…第１の半導体層、１０Ｓ２…第２の半導体層、１１…素子分離層、２０，８０Ａ，８０Ｂ…トランジスタ、２１…ゲート電極、２２…拡散層、２３…ゲート絶縁膜、２４…サイドウォール、２５…シリサイド領域、２６，２７…層間絶縁膜、２８Ａ〜２８Ｃ…接続層、２９…配線、３０…記憶素子、４０…多層配線形成部、４０Ａ，４０Ｂ…配線、６０…絶縁層、６１〜６３…絶縁膜、Ｒ１…素子領域、Ｒ２…分離領域、Ｒ３…タップ領域。
【図１Ａ】
2015065407.tif 000003
【図１Ｂ】
2015065407.tif 000004
【図２】
2015065407.tif 000005
【図３】
2015065407.tif 000006
【図４Ａ】
2015065407.tif 000007
【図４Ｂ】
2015065407.tif 000008
【図４Ｃ】
2015065407.tif 000009
【図４Ｄ】
2015065407.tif 000010
【図４Ｅ】
2015065407.tif 000011
【図４Ｆ】
2015065407.tif 000012
【図４Ｇ】
2015065407.tif 000013
【図５】
2015065407.tif 000014
【図６】
2015065407.tif 000015
【図７】
2015065407.tif 000016
【図８Ａ】
2015065407.tif 000017
【図８Ｂ】
2015065407.tif 000018
【図９】
2015065407.tif 000019
【図１０Ａ】
2015065407.tif 000020
【図１０Ｂ】
2015065407.tif 000021
【図１０Ｃ】
2015065407.tif 000022
【図１０Ｄ】
2015065407.tif 000023
【図１０Ｅ】
2015065407.tif 000024
【図１０Ｆ】
2015065407.tif 000025
【図１０Ｇ】
2015065407.tif 000026
【図１１Ａ】
2015065407.tif 000027
【図１１Ｂ】
2015065407.tif 000028
【図１２Ａ】
2015065407.tif 000029
【図１２Ｂ】
2015065407.tif 000030
【図１３】
2015065407.tif 000031
【図１４】
2015065407.tif 000032
【図１５Ａ】
2015065407.tif 000033
【図１５Ｂ】
2015065407.tif 000034
【図１５Ｃ】
2015065407.tif 000035
【図１５Ｄ】
2015065407.tif 000036
【図１５Ｅ】
2015065407.tif 000037
【図１５Ｆ】
2015065407.tif 000038
【図１５Ｇ】
2015065407.tif 000039
【図１５Ｈ】
2015065407.tif 000040
【図１６】
2015065407.tif 000041
【図１７Ａ】
2015065407.tif 000042
【図１７Ｂ】
2015065407.tif 000043
【図１７Ｃ】
2015065407.tif 000044
【図１７Ｄ】
2015065407.tif 000045
【図１７Ｅ】
2015065407.tif 000046
【図１７Ｆ】
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【図１７Ｇ】
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【図１７Ｈ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２３Ｅ】
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【図２３Ｆ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１】
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【図３２Ａ】
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【図３２Ｂ】
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【図３３】
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【図３４】
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【図３５】
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