(57)【要約】【課題】アドレス設定が容易で高密度実装が可能な論理ユニット装置を提供すること。【解決手段】一例の論理ユニット装置は、カスケード接続された複数の論理ユニットを備え、この論理ユニットの各々は、内部にアドレス値を記憶するメモリを有する論理デバイスを有しており、外部から前記複数の論理ユニットの先頭の論理ユニットに試験冶具が接続され、アドレス設定コマンドとアドレス初期値を送信した時、前記論理ユニットは順次、前記アドレス初期値と加算アドレス値を加算した値を当該論理ユニットのアドレス値として前記メモリに記憶し、この論理ユニットのア加算ドレス値に所定値を加算した値を、次段の論理ユニットに、加算アドレス値として送信する。【選択図】図１
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【特許請求の範囲】
【請求項１】
カスケード接続された複数の論理ユニットを備え、
この論理ユニットの各々は、内部にアドレス値を記憶するメモリを有する論理デバイスを有しており、
外部から前記複数の論理ユニットの先頭の論理ユニットに試験冶具が接続され、アドレス設定コマンドとアドレス初期値を送信した時、前記論理ユニットは順次、前記アドレス初期値と加算アドレス値を加算した値を当該論理ユニットのアドレス値として前記メモリに記憶し、この論理ユニットの加算アドレス値に所定値を加算した値を、次段の論理ユニットに、加算アドレス値として送信することを特徴とする論理ユニット装置。
【請求項２】
カスケード接続された複数の論理ユニットを備え、
この論理ユニットの各々は、内部にアドレス値を記憶するメモリを有する論理デバイスを有しており、
外部から前記複数の論理ユニットの先頭の論理ユニットに試験冶具が接続され、アドレス設定コマンドとアドレスオフセット値を送信した時、前記論理ユニットは順次、前記アドレスオフセット値と加算アドレス値を加えた値を当該論理ユニットのアドレス値として前記メモリに記憶し、次の論理ユニットに前記加算アドレス値に１加算した値を加算アドレス値として送信することを特徴とする論理ユニット装置。
【請求項３】
前記メモリは、アドレス値を一時記憶する揮発性メモリと、この揮発性メモリに記憶されたアドレス値をその後、記憶する不揮発性メモリとを有することを特徴とする請求項１又は２記載の論理ユニット装置。
【請求項４】
前記不揮発性メモリへの記憶は、前記複数の論理ユニットに並列に同時に行うことを特徴とする請求項４記載の論理ユニット装置。
【請求項５】
前記試験冶具が接続されたとき、前記各論理ユニットの不揮発性メモリへのアドレスの記憶がなされているか否かを確認できる戻り線を各論理ユニットに接続可能なことを特徴とする請求項４記載の論理ユニット装置。
【請求項６】
前記論理デバイスは、プログラム可能な論理デバイスであることを特徴とする請求項１乃至５のいずれか１に記載の論理ユニット装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、複数の論理ユニットから成る論理ユニット装置に関する。
【背景技術】
【０００２】
複数の論理デバイス、例えばプログラム可能な論理デバイスＣＰＬＤ（Complex Programmable Logic Device）から成る論理デバイス装置の各デバイスのアドレスの設定は、従来、デバイス毎に複数の入出力ピンを用いて基板上で並列にプルアップ（「１」に接続）又はプルダウン（「０」に接続）することにより行っていた。
【０００３】
しかし、このようなアドレス設定方法では、ユニット（論理デバイス）の数が多くなると、それに伴って入出力ピンの数が多くなり、サイズの大きなユニットが必要となり、実装面積を消費する。また、ユニット数の増加に対応するために予備の入出力ピンが必要となる。更に、プリアップ、プロダウン用に抵抗器の取り付けも必要となる。したがって、面積が限られている基板上で高密度実装を実現できなくなってしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−７７０９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、アドレス設定が容易で高密度実装が可能な論理ユニット装置を提供することである。
【課題を解決するための手段】
【０００６】
一実施形態によれば、カスケード接続された複数の論理ユニットを備え、この論理ユニットの各々は、内部にアドレス値を記憶するメモリを有する論理デバイスを有しており、外部から前記複数の論理ユニットの先頭の論理ユニットに試験冶具が接続され、アドレス設定コマンドとアドレス初期値を送信した時、前記論理ユニットは順次、前記アドレス初期値と加算アドレス値を加算した値を当該論理ユニットのアドレス値として前記メモリに記憶し、この論理ユニットの加算アドレス値に所定値を加算した値を、次段の論理ユニットに、加算アドレス値として送信することを特徴とする論理ユニット装置を提供する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の論理ユニット装置に試験冶具が接続された状態を示す図である。
【図２】第１の実施形態の動作を説明するためのフローチャートを示す図である。
【図３】第１の実施形態の動作を説明するためのタイミングチャートを示す図である。
【図４】第２の実施形態の論理ユニット装置に試験冶具が接続された状態を示す図である。
【発明を実施するための形態】
【０００８】
以下、実施形態について、図面を用いて説明する。
【０００９】
＜第１の実施形態＞
第１の実施形態の論理デバイス装置の構成例を図１に示す。図１において、コマンドを発生する試験冶具である試験冶具１１には、複数の論理ユニットがカスケード接続されている。論理ユニット装置１２を構成する各論理ユニット１２ａ，１２ｂ，・・・，１２ｎの出力端子には通常、各々下位ユニット１３ａ，１３ｂ，・・・・，１３ｎの入力端子が接続される。各論理ユニット１２ａ，１２ｂ，・・・，１２ｎは同じ構成をしている。ここでは論理ユニット１２ａについて述べるが、他の論理ユニットも同様である。コマンド線Ｃ１により試験冶具１１に接続される論理ユニット１２ａの入力端子は、プルダウンされている。
【００１０】
論理ユニット１２ａは、その中に論理デバイス１６ａ例えばＣＰＬＤ（Complex Programmable Logic Device）を有する。論理デバイス１６ａは、プログラム可能なデバイスであり、その中に、レジスタ１７ａ、例えば揮発性メモリであるＤＲＡＭと、不揮発性メモリ１８ａ、例えばＦＬＡＳＨメモリを有する。
【００１１】
後で説明するように、論理ユニット１２ａの加算アドレス値はパラレルに変換されてアドレスオフセット値と加算され一旦、レジスタ１７ａに記憶され、その後、試験冶具１１からのアドレス保存コマンドにより、不揮発性メモリ１８ａに移される。レジスタ１７ａに記憶されるアドレス値は、アドレスオフセット値に加算アドレス値を加算したアドレス値である。論理ユニット１２ａの場合には、加算アドレス値はゼロ（すべてプルダウン（「００００」））である。したがってアドレスオフセット値を例えば５とすれば、この論理ユニット１２ａのアドレス値は５となる。
【００１２】
各論理ユニットのアドレスを設定するときには、上記論理ユニット１２ａの入力端子に、試験冶具１１の出力端子が接続され、論理ユニット１２ａの出力端子に、論理ユニット１２ｂの入力端子が接続される。以下同様にして前の論理ユニットの出力端子が次の論理ユニットの入力端子に接続される。最後の論理ユニット１２ｎの入力端子にその前の論理ユニット１２ｎ−１の出力端子が接続される。
【００１３】
そして、前の論理ユニットの出力はその論理ユニットの加算アドレスの値に１加算されて、次の論理ユニットの加算アドレス値として次段の論理ユニットの入力端子に入力される。
【００１４】
次に図２に示すフローチャート及び図３に示すタイミングチャートを用いてこの実施形態におけるアドレス設定の方法を説明する。
【００１５】
図３において、（ａ）は、試験冶具１１から論理ユニット１２ａに接続されるコマンド線Ｃ２上に流れる信号であり、（ｂ）は論理ユニット１２ａへのカスケード入力信号であり、（ｃ）は論理ユニット１２ａにおけるシリアルパラレル変換後の信号である。図３の（ｄ）は、論理ユニット１２ａから出力されるカスケード出力信号、すなわち論理ユニット１２ｂへの入力信号であり、（ｅ）は論理ユニット１２ｂにおけるシリアルパラレル変換後の出力信号である。（ｆ）は論理ユニット１２ｂでパラレルシリアル変換されたカスケード出力信号、即ち論理ユニット１２ｃへのカスケード入力信号である。（ｇ）は論理ユニット１２ｃにおいてシリアルパラレル変換された信号を表す。更に、図３（ｈ）は、論理ユニット１２ｎにおいてシリアルパラレル変換された信号を表す。
【００１６】
図２において、アドレス設定を開始すると、まず、ステップＳ２００で、試験冶具１１から全ての論理ユニットにアドレス設定コマンドとアドレスオフセット値をコマンド線Ｃ２によりシリアルで送信する（図３（ａ）参照）。アドレスオフセット値は例えば５である。
【００１７】
その後、ステップＳ２０１でｉ＝１と設定する。
【００１８】
ステップＳ２０２では、試験冶具１１からコマンド線Ｃ１を介して１番目の論理ユニット１２ａに加算アドレス値（この場合ゼロであり、何も送らない）を直列に送信する。
【００１９】
ステップＳ２０３では、１番目の論理ユニット１２ａにおいて、アドレスオフセット値＋加算アドレス値がそのユニットの実際のアドレス値としてレジスタ１７ａに記憶される。直列のアドレス値は図３（ｂ）のようになり、４ビットすべてプルダウン（ゼロ）なので、そのシリアルパラレル変換された値はゼロとなる。したがって、論理ユニット１２ａの加算アドレス値はゼロであり、レジスタ１７ａに記憶されるアドレス値は、５となる（ステップＳ２０４）。
【００２０】
次のステップＳ２０５では、加算アドレス値に１を加算する。論理ユニット１２ａでは、加算アドレス（二進数で「００００」）に１加算されその後パラレルシリアル変換され二進数で「０００１」となり、論理ユニット１２ａから出力され（図３（ｄ））、論理ユニット１２ｂに入力される。ステップＳ２０６では、ｉ＋１をｉとして、次のステップＳ２０７でｉがｎ＋１になっていないか検知する。
【００２１】
ｉがｎ=１になっていなければステップＳ２０２に戻って、２番目の論理ユニット１２ｂに入ってくる加算アドレス値をシリアルパラレル変換して、アドレスオフセット値に加算する。
【００２２】
論理ユニット１２ｂでは、この加算アドレス値（「０００１」）がシリアルパラレル変換され、アドレスオフセット値と加算されて、６として、レジスタ１７ｂに一時記憶される。一方、論理ユニット１２ｂ内では、受信した加算アドレス値に１を加算して二進数で「００１０」を求める。その加算アドレス値をパラレルシリアル変換する（図３（ｆ））。
【００２３】
このように、論理ユニットの各々に加算アドレス値を順次送り、受信した論理ユニットの論理デバイスでは、加算アドレス値に先の送信されたアドレスオフセット値を加算してレジスタに記憶する。
【００２４】
ステップＳ２０７でｉがｎ＋１になったとき即ち、カスケード接続された論理ユニットにすべてアドレス設定が済んだことが検知されると、ステップＳ２０８に移行する。
【００２５】
ステップＳ２０８では、試験冶具１１から論理ユニットのすべてにアドレスの保存コマンドを、コマンド線Ｃ２を通して送る。これに応じて各論理ユニット１２ａ〜１２ｎでは、レジスタ１７ａ〜１７ｎに一時記憶されていたアドレス値を不揮発性メモリ１８ａ〜１８ｎに記憶する。
【００２６】
このように、アドレス値を一旦、レジスタ（ＤＲＡＭ等の揮発性メモリ）に記憶させてその後不揮発性メモリに一斉に記憶させるのは、一般に不揮発性メモリへの記憶には揮発性メモリの場合よりも時間を要するからである。
【００２７】
したがって、一旦レジスタなど揮発性メモリへアドレス値を順次記憶させその後、不揮発性メモリに一斉に記憶させることにより、アドレス設定の時間を短縮することができる効果がある。
【００２８】
＜第２の実施形態＞
上記第１の実施形態では、不揮発性メモリへの記憶を行っただけであった。しかし、その後、各論理ユニットの不揮発性メモリにアドレスが記憶されているかを確認することも可能である。このようにすれば、アドレス設定の信頼性を向上させることが可能となる。
【００２９】
次にこのような実施形態について図４に示す構成図により説明する。この実施形態が図１に示した構成と異なるのは、各論理ユニットの不揮発性メモリからその記憶されているアドレス値を読み出し、試験冶具に送る戻り線Ｃ３を有する点である。図４では、この戻り線Ｃ３を記入してある。
【００３０】
論理ユニット装置１２は複数の論理ユニットから成る。これらの論理ユニットはカスケード接続されている。論理ユニット装置１２を構成する各論理ユニット１２ａ，１２ｂ，・・・，１２ｎの出力端子には通常、各々下位ユニット１３ａ，１３ｂ，・・・・，１３ｎの入力端子が接続される。各論理ユニット１２ａ，１２ｂ，・・・，１２ｎは同じ構成をしている。ここでは論理ユニット１２ａについて述べるが、他の論理ユニットも同様である。論理ユニット１２ａの入力端子はコマンド線Ｃ１により試験冶具１１に接続されている。
【００３１】
論理ユニット１２ａは、その中に論理デバイス１６ａ例えばＣＰＬＤを有する。論理デバイス１６ａは、その中に、レジスタ１７ａ例えば揮発性メモリであるＤＲＡＭと、不揮発性メモリ１８ａ例えばＦＬＡＳＨメモリを有する。
【００３２】
この実施形態においても、アドレス設定コマンドとアドレスオフセット値はコマンド線Ｃ２を介して全論理ユニットに一斉に送られる。
【００３３】
論理ユニット１２ａのアドレス値は一旦、レジスタ１７ａに記憶され、その後、試験冶具１１からのアドレス保存コマンドにより、不揮発性メモリ１８ａに移される。
【００３４】
各論理ユニットのアドレスを設定するときには、上記論理ユニット１２ａの入力端子に、試験冶具１１の出力端子が接続され、論理ユニット１２ａの出力端子に、次段の論理ユニット１２ｂの入力端子が接続される。以下同様にして前段の論理ユニットの出力端子が次段の論理ユニットの入力端子に接続される。最後の論理ユニット１２ｎの入力端子にその前段の論理ユニット１２ｎ−１の出力端子が接続される。
【００３５】
そして、前段の論理ユニットの出力としてその論理ユニットの加算アドレスの値に１加算されて、次段の論理ユニットの加算アドレス値としてこの論理ユニットの入力端子に入力される。
【００３６】
この実施形態においても図１に示す実施形態と同様に、各論理ユニット１２ａ，１２ｂ，・・・，１２ｎ内に設けられている論理デバイス１６ａ，１６ｂ，・・，１６ｎの不揮発性メモリ１８ａ，１８ｂ，・・，１８ｎに各アドレス値が記憶される。この実施形態では、各論理ユニットのアドレス設定時にそのパラレルに変換される前のアドレス値が戻り線Ｃ３により、試験冶具１１に送信される。
【００３７】
この実施形態によれば、各論理ユニットのアドレス値が正常にセットされたか否かを確認することができる利点がある。
【００３８】
上記実施形態では、レジスタにアドレス値を記憶し、その後不揮発性メモリに記憶した。しかし、直接、不揮発性メモリに記憶するようにしてもよい。上記実施形態では、不揮発メモリとしてＦＬＡＳＨメモリを用いる場合について説明したが、他のメモリを用いてもよい。
【００３９】
上記実施形態では、論理ユニットはプログラム可能な論理ユニットして説明したが、プログラム可能でなくてもよい。
【００４０】
上記実施形態では、各論理ユニットにおいて、加算アドレス値をアドレスオフセット値に加算して、当該論理ユニットのアドレス値とした。このようにすれば、加算アドレス値が小さく、短時間で、各論理ユニットのアドレス設定を行うことができる。
【００４１】
しかし、アドレスオフセット値を用いることなく、試験冶具から最初の論理ユニットにそのユニットのアドレスの初期値を送信し、それを論理ユニットのアドレス値としてもよい。
【００４２】
また上記実施形態では、当該論理ユニットのアドレス値を記憶してから加算ドアレス値に１を加算しパラレルシリアル変換して次の論理ユニットに送信していた。この加算値は１でなくてもよい。
【００４３】
また、論理ユニットにおいて加算アドレス値を受け取った後、アドレス値の計算と並列に所定値を加算して次の論理ユニットへ送信するようにしてもよい。このようにすると、その論理ユニットにおいて受信した信号をシリアルパラレル変換し、その後送信するときパラレルシリアル変換する必要がなく、更に短時間でアドレス設定を行うことができる利点がある。
【００４４】
実施形態によれば、アドレス設定が容易で高密度実装が可能な論理ユニット装置が得られる。
【００４５】
本発明のいくつかの実施形態を説明したがこれらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
１１・・・・試験冶具
１２・・・・論理ユニット装置
１２ａ，１２ｂ，・・，１２ｎ・・・・論理ユニット
１３ａ，１３ｂ，・・，１３ｎ・・・・下位ユニット
１６ａ，１６ｂ，・・，１６ｎ・・・・論理デバイス
１７ａ，１７ｂ，・・，１７ｎ・・・・レジスタ
１８ａ，１８ｂ，・・，１８ｎ・・・・不揮発性メモリ
Ｃ１，Ｃ２・・・・コマンド線
Ｃ３・・・・戻り線
【図１】
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【図２】
2015046099.tif 000004
【図３】
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【図４】
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