(57)【要約】【課題】誤動作および寄生発振を抑制し高速スイッチング性能のパワー回路およびパワー回路を搭載するパワーモジュールを提供する。【解決手段】パワー回路１は、主基板１０と、主基板上に配置され、正側電力端子Ｐに接続された第１電極パターン１２1と、主基板上に配置され、負側電力端子Ｎに接続された第２電極パターン１２nと、主基板上に配置され、出力端子Ｏに接続された第３電極パターン１２4と、第１電極パターン上に第１ドレインが配置された第１ＭＩＳＦＥＴＱ１と、第３電極パターン上に第２ドレインが配置された第２ＭＩＳＦＥＴＱ４と、第１ＭＩＳＦＥＴの第１ゲートＧ１および第１ソースＳ１間に接続され、第１ソースから第１ゲートに向けて導通する電流の経路を制御する第１制御回路（ゲートダイオードＤG1）とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
主基板と、
前記主基板上に配置され、正側電力端子に接続された第１電極パターンと、
前記主基板上に配置され、負側電力端子に接続された第２電極パターンと、
前記主基板上に配置され、出力端子に接続された第３電極パターンと、
前記第１電極パターン上に第１ドレインが配置された第１ＭＩＳＦＥＴと、
前記第３電極パターン上に第２ドレインが配置された第２ＭＩＳＦＥＴと、
前記第１ＭＩＳＦＥＴの第１ゲートおよび第１ソース間に接続され、前記第１ソースから前記第１ゲートに向けて導通する電流の経路を制御する第１制御回路と
を備えることを特徴とするパワー回路。
【請求項２】
前記第２ＭＩＳＦＥＴの第２ゲートおよび第２ソース間に接続され、前記第２ソースから前記第２ゲートに向けて導通する電流の経路を制御する第２制御回路を備えることを特徴とする請求項１に記載のパワー回路。
【請求項３】
前記第１制御回路は、前記第１ゲートに第１カソードが接続され、前記第１ソースに第１アノードが接続された第１ゲートダイオードを備えることを特徴とする請求項１に記載のパワー回路。
【請求項４】
前記第２制御回路は、前記第２ゲートに第２カソードが接続され、前記第２ソースに第２アノードが接続された第２ゲートダイオードを備えることを特徴とする請求項１に記載のパワー回路。
【請求項５】
前記第１制御回路は、前記第１ゲートに第３ドレインが接続され、前記第１ソースに第３ソースが接続された第３ＭＩＳＦＥＴを備えることを特徴とする請求項１に記載のパワー回路。
【請求項６】
前記第２制御回路は、前記第２ゲートに第４ドレインが接続され、前記第２ソースに第４ソースが接続された第４ＭＩＳＦＥＴを備えることを特徴とする請求項１に記載のパワー回路。
【請求項７】
前記主基板上に配置され、前記第１ゲートに接続された第１ゲート用信号配線パターン、および前記第１ソースに接続された第１ソースセンス用信号配線パターンを搭載する第１信号基板を備えることを特徴とする請求項１に記載のパワー回路。
【請求項８】
前記主基板上に配置され、前記第２ゲートに接続された第２ゲート用信号配線パターン、および前記第２ソースに接続された第２ソースセンス用信号配線パターンを搭載する第２信号基板を備えることを特徴とする請求項２に記載のパワー回路。
【請求項９】
前記第１制御回路は、前記第１ゲート用信号配線パターンと前記第１ソースセンス用信号配線パターンとの間に接続された第１ゲートダイオードを備えることを特徴とする請求項７に記載のパワー回路。
【請求項１０】
前記第２制御回路は、前記第２ゲート用信号配線パターンと前記第２ソースセンス用信号配線パターンとの間に接続された第２ゲートダイオードを備えることを特徴とする請求項８に記載のパワー回路。
【請求項１１】
前記第１制御回路は、前記第１ゲート用信号配線パターンと前記第１ソースセンス用信号配線パターンとの間に接続された第３ＭＩＳＦＥＴを備えることを特徴とする請求項７に記載のパワー回路。
【請求項１２】
前記第２制御回路は、前記第２ゲート用信号配線パターンと前記第２ソースセンス用信号配線パターンとの間に接続された第４ＭＩＳＦＥＴを備えることを特徴とする請求項８に記載のパワー回路。
【請求項１３】
前記第３ＭＩＳＦＥＴのソースと前記第１ＭＩＳＦＥＴのソースセンスとの間に接続され、ゲート負バイアス印加用の第１ゲートキャパシタを備えることを特徴とする請求項１１に記載のパワー回路。
【請求項１４】
前記第４ＭＩＳＦＥＴのソースと前記第２ＭＩＳＦＥＴのソースセンスとの間に接続され、ゲート負バイアス印加用の第２ゲートキャパシタを備えることを特徴とする請求項１２に記載のパワー回路。
【請求項１５】
前記第１ゲートダイオードが導通したときの順方向電圧は、前記第１ＭＩＳＦＥＴのゲート・ソース間電圧の負側絶対最大定格よりも低くなるように回路定数を設定したことを特徴とする請求項３または９に記載のパワー回路。
【請求項１６】
前記第２ゲートダイオードが導通したときの順方向電圧は、前記第２ＭＩＳＦＥＴのゲート・ソース間電圧の負側絶対最大定格よりも低くなるように回路定数を設定したことを特徴とする請求項４または１０に記載のパワー回路。
【請求項１７】
前記第１ゲートダイオードは、ツェナーダイオードもしくはショットキーバリアダイオードであることを特徴とする請求項１５に載のパワー回路。
【請求項１８】
前記第２ゲートダイオードは、ツェナーダイオードもしくはショットキーバリアダイオードであることを特徴とする請求項１６に記載のパワー回路。
【請求項１９】
前記第１信号基板の内部または前記主基板と前記第１信号基板の間に放射ノイズを遮蔽するシールドを備えることを特徴とする請求項７に記載のパワー回路。
【請求項２０】
前記第２信号基板の内部または前記主基板と前記第２信号基板の間に放射ノイズを遮蔽するシールドを備えることを特徴とする請求項８に記載のパワー回路。
【請求項２１】
前記第１ＭＩＳＦＥＴ、前記第２ＭＩＳＦＥＴのいずれか一方は、ＳｉＣ  ＭＩＳＦＥＴであることを特徴とする請求項１〜２０のいずれか１項に記載のパワー回路。
【請求項２２】
前記第１ＭＩＳＦＥＴ、前記第２ＭＩＳＦＥＴのいずれか一方は、ＳｉＣ  トレンチＭＩＳＦＥＴであることを特徴とする請求項１〜２０のいずれか１項に記載のパワー回路。
【請求項２３】
請求項１〜２２のいずれか１項に記載のパワー回路を備えることを特徴とするパワーモジュール。
【請求項２４】
前記パワーモジュールは、少なくとも一部が熱硬化樹脂によって封止されていることを特徴とする請求項２３に記載のパワーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー回路およびパワーモジュールに関し、特に、誤動作および寄生発振を抑制し高速スイッチング性能のパワー回路およびパワーモジュールに関する。
【背景技術】
【０００２】
ハーフブリッジ回路において、デッドタイム状態から片側アームのスイッチング素子がオンするとき、もう片方のスイッチング素子がドレイン電圧変化に起因するゲートの誤オン（誤点孤）が起きる現象がある（例えば、特許文献１参照。）。これは、例えば、モータ駆動用の３相インバータや同期整流のＤＣ／ＤＣコンバータなどにおいて発生し得る問題である。
【０００３】
一方、現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスの特徴として、従来のＳｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作などを挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２２６９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
さらに、ゲート誤オンによる短絡電流が収束するときに、ゲート・ソース間容量に負方向に蓄積されるエネルギーが共振すると、再誤オン（発振）を誘発し、そのときのゲートサージ電圧やドレインサージ電圧は、スイッチング素子を破壊し得るだけでなく、ノイズ源にもなる。
【０００６】
ディスクリートデバイスでブリッジを形成する場合は、信号配線と電力配線が共有されている部分がソース配線にあり、ソース配線の起電によってゲート信号が抑制されるため、極端な高速動作が制限される。
【０００７】
一方、ソースセンス配線を使って信号配線と電力配線を分離しかつ大容量許容のために半導体チップを並列接続することでゲート信号配線やソース信号配線が長くなるパワーモジュールにおいて、高速動作するスイッチング素子を用いる場合には、ソース配線の起電によるゲート駆動阻害を受けないため、特にこの誤オンと誤オンを契機とする発振が問題であり、特に回避すべき重要課題である。
【０００８】
本発明の目的は、誤動作や寄生発振を抑制し、高速スイッチング性能のパワー回路およびパワー回路を搭載するパワーモジュールを提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明の一態様によれば、主基板と、前記主基板上に配置され、正側電力端子に接続された第１電極パターンと、前記主基板上に配置され、負側電力端子に接続された第２電極パターンと、前記主基板上に配置され、出力端子に接続された第３電極パターンと、前記第１電極パターン上に第１ドレインが配置された第１ＭＩＳＦＥＴと、前記第３電極パターン上に第２ドレインが配置された第２ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴの第１ゲートおよび第１ソース間に接続され、前記第１ソースから前記第１ゲートに向けて導通する電流の経路を制御する第１制御回路とを備えるパワー回路が提供される。
【００１０】
本発明の他の態様によれば、上記のパワー回路を搭載したパワーモジュールが提供される。
【発明の効果】
【００１１】
本発明によれば、誤動作や寄生発振を抑制し、高速スイッチング性能のパワー回路およびパワー回路を搭載するパワーモジュールを提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態に係るパワー回路であって、ハーフフブリッジ回路の模式的回路構成図。
【図２】第１の実施の形態に係るパワー回路に適用可能な半導体デバイスの例であって、ＳｉＣ  ＤＩＭＩＳＦＥＴの模式的断面構造図。
【図３】第１の実施の形態に係るパワー回路に適用可能な半導体デバイスの例であって、ＳｉＣ  ＴＭＩＳＦＥＴの模式的断面構造図。
【図４】ＳｉデバイスとＳｉＣデバイスの比較であって、（ａ）Ｓｉ  ＭＩＳＦＥＴのｐボディ領域２８とｎ-ドリフト層２６の模式図、（ｂ）ＳｉＣ  ＭＩＳＦＥＴのｐボディ領域とｎドリフト層の模式図、（ｃ）図４（ａ）および図４（ｂ）に対応する電界強度分布の比較図。
【図５】第１の実施の形態に係るパワー回路に適用可能な半導体デバイスの寄生効果の説明図、（ｂ）ドレイン・ソース間電圧Ｖdsの振動波形の説明図。
【図６】（ａ）第１の実施の形態に係るパワー回路に適用可能なＳｉＣ  ＭＩＳＦＥＴのゲート・ソース間の寄生効果の説明図、（ｂ）ゲート・ソース間の分布定数回路の説明図、（ｃ）ゲート・ソース間の分布定数回路の等価回路図。
【図７】第１の実施の形態に係るパワー回路において、発振現象を説明する回路図。
【図８】図７の構成において、ゲート駆動電圧を印加した後のゲート・ソースセンス間電圧Ｖgs,H・Ｖgs,Lの波形例、ドレイン・ソース間電圧Ｖds,H・Ｖds,Lの波形例、およびドレイン電流Ｉd,H・Ｉd,Lの波形例。
【図９】第１の実施の形態に係るパワー回路を適用可能な３相モータ駆動用３相交流インバータの模式的回路構成図。
【図１０】第１の実施の形態に係るパワー回路において、（ａ）発振現象における発振のトリガを説明する回路図、（ｂ）発振中のエネルギー供給源を説明する回路図。
【図１１】第１の実施の形態に係るパワー回路において、（ａ）制御回路としてのゲートダイオードを接続しない場合の動作シミュレーションを説明する回路図、（ｂ）図１１（ａ）において、ゲート・ソースセンス間電圧Ｖgs,H・Ｖgs,Lの波形例、ドレイン・ソース間電圧Ｖds,H・Ｖds,Lの波形例、およびドレイン電流Ｉd,H・Ｉd,Lの波形例。
【図１２】第１の実施の形態に係るパワー回路において、制御回路としてのゲートダイオードを接続した場合の動作シミュレーションを説明する回路図。
【図１３】（ａ）図１２において、ゲート・ソースセンス間電圧Ｖgs,H・Ｖgs,Lの波形例、ドレイン・ソース間電圧Ｖds,H・Ｖds,Lの波形例、およびドレイン電流Ｉd,H・Ｉd,Lの波形例、（ｂ）制御回路としてのゲートダイオードを接続した場合のゲート・ソースセンス間電圧Ｖgs,Hの波形例（実線）とゲートダイオードを接続しない場合のゲート・ソースセンス間電圧Ｖgs,Hの波形例（破線）。
【図１４】第１の実施の形態に係るパワー回路において、（ａ）還流側（ハイ側）の第１ＭＩＳＦＥＴＱ１のゲート・ソース間をアクティブミラークランプ用トランジスタＱM1で短絡した場合の動作シミュレーションを説明する回路図、（ｂ）図１４（ａ）において、ゲート・ソースセンス間電圧Ｖgs,H・Ｖgs,Lの波形例、ドレイン・ソース間電圧Ｖds,H・Ｖds,Lの波形例、およびドレイン電流Ｉd,H・Ｉd,Lの波形例。
【図１５】第１の実施の形態に係るパワーモジュールであって、ツーインワンモジュール（ハーフブリッジ内蔵モジュール）において、樹脂層を形成前の模式的平面パターン構成図。
【図１６】第１の実施の形態に係るパワーモジュールであって、ハーフブリッジ内蔵モジュールにおいて、樹脂層を形成後の模式的鳥瞰構成図。
【図１７】第１の実施の形態に係るパワーモジュールであって、ハーフブリッジ内蔵モジュールにおいて、上面板電極を形成後で樹脂層を形成前の模式的鳥瞰構成図。
【図１８】第１の実施の形態の変形例１に係るパワーモジュールであって、ハーフブリッジ内蔵モジュールにおいて、樹脂層を形成前の模式的平面パターン構成図。
【図１９】第１の実施の形態の変形例１に係るパワーモジュールであって、ハーフブリッジ内蔵モジュールの模式的鳥瞰構成図。
【図２０】第２の実施の形態に係るパワー回路であって、ハーフフブリッジ回路の模式的回路構成図。
【図２１】（ａ）第２の実施の形態に係るパワー回路において、制御回路として適用されるアクティブミラークランプの動作回路説明図、（ｂ）図２１（ａ）の動作波形説明図。
【図２２】第２の実施の形態の変形例に係るパワー回路であって、ハーフフブリッジ回路の模式的回路構成図。
【図２３】第２の実施の形態の変形例に係るパワー回路において、制御回路として適用されるアクティブミラークランプの動作回路説明図。
【図２４】第３の実施の形態に係るパワー回路であって、ハーフフブリッジ回路の模式的回路構成図。
【図２５】第３の実施の形態に係るパワーモジュールであって、ハーフブリッジ内蔵モジュールにおいて、樹脂層を形成前の上面図。
【図２６】第３の実施の形態の変形例１に係るパワーモジュールであって、ハーフブリッジ内蔵モジュールにおいて、樹脂層を形成前の上面図。
【図２７】第３の実施の形態の変形例１に係るパワー回路であって、図２６に対応するハーフフブリッジ回路の模式的回路構成図。
【図２８】第３の実施の形態の変形例２に係るパワーモジュールであって、ハーフブリッジ内蔵モジュールにおいて、樹脂層を形成前の上面図。
【図２９】第３の実施の形態の変形例２に係るパワー回路であって、図２８に対応するハーフフブリッジ回路の模式的回路構成図。
【図３０】第１〜第３の実施の形態に係るパワーモジュールに適用される基板構造であって、セラミック基板、およびセラミック基板上に配置される信号基板の模式的断面構造図。
【図３１】第１〜第３の実施の形態に係るパワーモジュールに適用される基板構造であって、セラミック基板、およびセラミック基板上に配置され、内部にシールド層を有する信号基板の模式的断面構造図。
【図３２】第１〜第３の実施の形態に係るパワーモジュールに適用される基板構造であって、セラミック基板、およびセラミック基板上にシールド金属板を介して配置され、内部にシールド層を有する信号基板の模式的断面構造図。
【図３３】（ａ）第４の実施の形態に係るパワー回路であって、ディスクリートデバイスで構成した回路構成図、（ｂ）図３３（ａ）に対応するパワーモジュールの平面構成図。
【図３４】（ａ）第４の実施の形態の変形例に係るパワーモジュールであって、ハイブリッドデバイスで構成した模式的鳥瞰構成図、（ｂ）半導体デバイス（ＳｉＣ  ＴＭＩＳＦＥＴ）上にダイオードを搭載した構造部分の模式的断面構造図。
【発明を実施するための形態】
【００１３】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１４】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
[第１の実施の形態]
（パワー回路）
第１の実施の形態に係るパワー回路１であって、ハーフフブリッジ回路の模式的回路構成は、図１に示すように表される。また、第１の実施の形態に係るパワー回路１を搭載したパワーモジュール２であって、ツーインワンモジュール（ハーフブリッジ内蔵モジュール）において、樹脂層１２０を形成前の模式的平面パターン構成は、図１５に示すように表される。なお、第１の実施の形態に係るパワー回路１は、ハーフフブリッジ回路に限定されず、フルブリッジ回路、或いは３相ブリッジ回路などにおいても適用可能である。
【００１６】
第１の実施の形態に係るパワー回路１は、図１および図１５に示すように、絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ：Metal-Insulator-Semiconductor Field Effect Transistor）を複数備え、電極パターン１２1・１２n・１２4を有する主基板１０上に第１ＭＩＳＦＥＴＱ１・第２ＭＩＳＦＥＴＱ４のドレインＤ１・Ｄ４が電気的に接続された回路であって、ゲートＧ１・Ｇ４、ソースセンスＳＳ１・ＳＳ４、外部取り出しのゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１、電力端子Ｐ・Ｎを同時に備え、少なくとも第１ＭＩＳＦＥＴＱ１の第１ソースＳ１から第１ゲートＧ１に向けて導通する電流の経路を制御する第１制御回路を備える。
【００１７】
さらに、詳細には、第１の実施の形態に係るパワー回路１は、図１および図１５に示すように、主基板１０と、主基板１０上に配置され、正側電力端子Ｐに接続された第１電極パターン１２1と、主基板１０上に配置され、負側電力端子Ｎに接続された第２電極パターン１２nと、主基板１０上に配置され、出力端子Ｏに接続された第３電極パターン１２4と、第１電極パターン１２1上に第１ドレインＤ１が配置された第１ＭＩＳＦＥＴＱ１と、第３電極パターン１２4上に第２ドレインＤ４が配置された第２ＭＩＳＦＥＴＱ４と、第１ＭＩＳＦＥＴＱ１の第１ゲートＧ１・第１ソースＳ１間に接続され、第１ソースＳ１から前記第１ゲートＧ１に向けて導通する電流の経路を制御する第１制御回路とを備える。
【００１８】
また、第２ＭＩＳＦＥＴＱ４の第２ゲートＧ４・第２ソースＳ４間に接続され、第２ソースＳ４から前記第２ゲートＧ４に向けて導通する電流の経路を制御する第２制御回路を備えていても良い。
【００１９】
ここで、第１制御回路は、第１ゲートＧ１にカソードが接続され、第１ソースＳ１にアノードが接続された第１ゲートダイオードＤG1を備える。
【００２０】
また、第２制御回路は、第２ゲートＧ４にカソードが接続され、第２ソースＳ４にアノードが接続された第２ゲートダイオードＤG4を備える。
【００２１】
また、第１の実施の形態に係るパワー回路１は、図１および図１５に示すように、電極パターン１２1・１２4の一部が、主基板１０とは別の信号基板１４1・１４4上に配置され、信号基板１４1・１４4が主基板１０上に配置され、制御回路は、信号基板１４1・１４4上に配置されていても良い。このような構成を採用することによって、制御回路は、トランジスタの瞬間的な発熱の影響を受けにくくなり、誤動作を回避することができる。
【００２２】
さらに、詳細には、第１の実施の形態に係るパワー回路１は、図１５に示すように、主基板１０上に配置され、第１ゲートＧ１に接続された第１ゲート用信号配線パターンＧＬ１、および第１ソースＳ１に接続された第１ソースセンス用信号配線パターンＳＬ１を搭載する第１信号基板１４1を備えていても良い。
【００２３】
また、図１５に示すように、主基板１０上に配置され、第２ゲートＧ４に接続された第２ゲート用信号配線パターンＧＬ４、および第２ソースＳ４に接続された第２ソースセンス用信号配線パターンＳＬ４を搭載する第２信号基板１４4を備え備えていても良い。
【００２４】
ここで、第１制御回路は、図１５に示すように、第１ゲート用信号配線パターンＧＬ１と第１ソースセンス用信号配線パターンＳＬ１との間に接続された第１ゲートダイオードＤG1を備えていても良い。これらのパターンは互いに並行もしくは向かい合わせの配置を有することで寄生インダクタンスが抑制されていることが望ましい。
【００２５】
また、第２制御回路は、図１５に示すように、第２ゲート用信号配線パターンＧＬ４と第２ソースセンス用信号配線パターンＳＬ４との間に接続された第２ゲートダイオードＤG4を備えていても良い。
【００２６】
また、第１ゲートダイオードＤG1が導通したときの順方向電圧は、第１ＭＩＳＦＥＴのゲート・ソース間電圧の負側絶対最大定格よりも低くなるように第１ＭＩＳＦＥＴから第１ゲートダイオードまでの配線の寄生インダクタンスも考慮して回路定数を設定すると良い。同様に、第２ゲートダイオードＤG4が導通したときの順方向電圧は、第２ＭＩＳＦＥＴのゲート・ソース間電圧の負側絶対最大定格よりも低くなるように第２ＭＩＳＦＥＴから第２ゲートダイオードまでの配線の寄生インダクタンスも考慮して回路定数を設定すると良い。
【００２７】
第１の実施の形態に係るパワー回路１においては、第１ゲートダイオードＤG1の順方向電圧降下分だけ、第１ＭＩＳＦＥＴのゲート・ソース間にゲート負方向に電圧が印加される。
【００２８】
このため、第１ゲートダイオードＤG1のオン特性を設計することで絶縁破壊を防止することができる。
【００２９】
また、第１ゲートダイオードＤG1としては、ツェナーダイオードもしくはショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）を適用可能である。同様に、第２ゲートダイオードＤG4としても、ツェナーダイオードもしくはＳＢＤを適用可能である。
【００３０】
第１ゲートダイオードＤG1としては、ツェナーダイオードを適用すると、順方向電圧が高いため、ゲート負方向に印加される電圧が若干高くなるが、ショットキーバリアダイオードを適用すると、順方向電圧が低いため、ゲート負方向に印加される電圧が低くなり対応が容易である。
【００３１】
すなわち、第１ゲートダイオードＤG1が導通したときの順方向電圧は、第１ＭＩＳＦＥＴのゲート・ソース間電圧のゲート耐圧よりも低いことが必要である。第１ＭＩＳＦＥＴのゲート・ソース間電圧の負側絶対最大定格値は、例えば、約−６Ｖ程度である。
【００３２】
第１の実施の形態に係るパワー回路１およびパワー回路１を搭載したパワーモジュール２においては、第１ＭＩＳＦＥＴを搭載したゲートＧ１・ソースセンスＳＳ１配線パターン（外部に繋がる信号端子ＧＴ１・ＳＳＴ１より内側に配置されることが重要）に、ゲート・ソース間電圧の振動を抑制するゲートダイオードＤG1（ソースセンスＳＳ１側にアノードＡ、ゲートＧ１側にカソードＫ）を接続する。このようにゲートダイオードＤG1を接続することによって、ゲート・ソース間容量に負方向に電圧が掛かった場合のゲート・ソース間電圧の振動や発振を抑制し、安定的な動作を得ることができ、しかも簡易な回路で構成できるため、小型化可能である。
【００３３】
図１５の実装例では、ゲートダイオードＤG1・ＤG2は、主基板１０上に配置された信号基板１４1・１４4上に配置される例が示されている。
【００３４】
図１に示すように、外部取り出しの信号端子ＧＴ１・ＳＳＴ１と第１ＭＩＳＦＥＴＱ１のゲートＧ１・ソースセンスＳＳ１間には、信号端子ＧＴ１・ＳＳＴ１および電極配線の引き回しなどに伴う寄生的なインダクタンスＬGP1・ＬSP1が存在する。このようなインダクタンス成分は、第１ＭＩＳＦＥＴＱ１のゲート閉回路に存在するため、第１ＭＩＳＦＥＴＱ１のゲート駆動における動作遅延やドレイン・ソース間電圧変化時のゲート・ソースセンス間電圧変動の増大を引き起こす。
【００３５】
ゲートダイオードＤG1は、ゲートＧ１・ソースセンスＳＳ１配線間に配置するが、このようなインダクタンス成分による寄生効果を抑制するためには、ダイオードＤG1のカソードＫ・アノードＡから第１ＭＩＳＦＥＴＱ１のゲートパッド電極ＧＰ・ソースパッド電極ＳＰまでの距離は短いほど効果が高い。ここで、第１ＭＩＳＦＥＴＱ１のゲートパッド電極ＧＰ・ソースパッド電極ＳＰは、第１ＭＩＳＦＥＴＱ１の表面上に形成されている。このため、ゲートダイオードＤG1は、第１ＭＩＳＦＥＴＱ１と同じチップ内に作りこまれていても、第１ＭＩＳＦＥＴＱ１のソースパッド電極ＳＰ上にゲートダイオードＤG1チップのアノードＡを直接はんだ付けする構成でも構わない。
【００３６】
また、ゲートダイオードＤG1は、並列に配置される第１ＭＩＳＦＥＴＱ１毎にまとめて配置されていても良いが、複数の第１ＭＩＳＦＥＴＱ１毎に対してそれぞれ個別に接続されている方が効果的である。
【００３７】
ゲートダイオードＤG1は、寄生インダクタンスＬGP1・ＬSP1を有する外部取り出しの信号端子ＧＴ１・ＳＳＴ１よりも内側に配置されることが重要で、第１ＭＩＳＦＥＴＱ１に近ければ近いほど効果的であるが、端子間若しくは端子の先端を橋渡しする形で接続されていても効果は期待できる。
【００３８】
但し、ゲートダイオードＤG1を第１ＭＩＳＦＥＴＱ１のチップ上に直接接続する場合は、温度が高くなるため、ゲートダイオードＤG1は、高温特性の良好なＳｉＣやＧａＮなどのワイドバンドギャップ半導体で構成することが望ましい。
【００３９】
ゲートダイオードＤG1は配置的にツェナーダイオードを適用可能であるが、順方向特性が活用されるため、その特性が良いＳＢＤなどの方がより効果的である。
【００４０】
一方でツェナーダイオードを適用する場合には、正方向ゲート電圧のクランプ機能まで保持させることが期待される。
【００４１】
以上の説明は、ゲートダイオードＤG2についても同様である。
【００４２】
以上説明したように、第１の実施の形態に係るパワー回路１によれば、小型でかつ発振を抑制したハーフフブリッジ回路を得ることができる。なお、ハーフフブリッジ回路に限定されず、フルブリッジ回路、或いは３相ブリッジ回路などにおいても同様である。
【００４３】
また、第１ＭＩＳＦＥＴＱ１、第２ＭＩＳＦＥＴＱ２のいずれか一方は、ＳｉＣ  ＭＩＳＦＥＴで構成可能である。
【００４４】
ＳｉＣは絶縁破壊電界が高いため、薄膜・ドリフト層を高濃度化することで、低いオン抵抗Ｒonを実現可能であるが、その分ドリフト層への空乏層拡張幅が制限され、帰還容量Ｃrssが下がりにくいために、ゲート・ソース間容量をＣgs、ゲート・ドレイン間容量をＣgdとすると、Ｃgs：Ｃgdの比が小さく、ドレイン電圧変化ｄＶds／ｄｔに起因するゲート誤オン動作が起きやすい。
【００４５】
第１の実施の形態に係るパワー回路１を適用することによって、寄生発振を抑制し、高速スイッチング性能を確保することができる。
【００４６】
また、第１ＭＩＳＦＥＴＱ１、第２ＭＩＳＦＥＴＱ２のいずれか一方は、ＳｉＣ  トレンチ（Ｔ：Trench）ＭＩＳＦＥＴで構成されていても良い。ＳｉＣ  ＴＭＩＳＦＥＴでは、Ｃgs：Ｃgdの比を大きく設定することが難しく、例えば、ドレイン電圧１００Ｖ以下の領域において容量比Ｃgd／Ｃgsは、約１／２〜１／２０程度となる。例えば、ＳｉＣ  ＴＭＩＳＦＥＴは、基本的に電流経路にＪＦＥＴを含まないため、帰還容量Ｃrssがより下がりにくいが、第１の実施の形態に係るパワー回路１を適用することによって、寄生発振を抑制し、高速スイッチング性能を確保することができる。
【００４７】
第１の実施の形態に係るパワー回路１を内部に含むパワーモジュール２によれば、制御回路までが一体になったモジュールを構成可能である。このため、制御回路とＭＩＳＦＥＴの間の距離のバラツキを抑え、寄生インダクタンスの影響を制御可能である。
【００４８】
（半導体デバイスの構成例）
―ＳｉＣ  ＤＩＭＩＳＦＥＴ―
第１の実施の形態に係るパワー回路１に適用可能な半導体デバイス１００の例であって、ＳｉＣ  ＤＩ（Double Implanted）ＭＩＳＦＥＴの模式的断面構造は、図２に示すように表される。
【００４９】
第１の実施の形態に係るパワー回路１に適用可能なＳｉＣ  ＤＩＭＩＳＦＥＴは、図２に示すように、ｎ-高抵抗層からなる半導体基板２６と、半導体基板２６の表面側に形成されたｐボディ領域２８と、ｐボディ領域２８の表面に形成されたｎ+ソース領域３０と、ｐボディ領域２８間の半導体基板２６の表面上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３８と、ソース領域３０およびｐボディ領域２８に接続されたソース電極３４と、半導体基板２６の表面と反対側の裏面に配置されたｎ+ドレイン領域２４と、ｎ+ドレイン領域２４に接続されたドレイン電極３６とを備える。
【００５０】
図２では、半導体デバイス１００は、ｐボディ領域２８と、ｐボディ領域２８の表面に形成されたｎ+ソース領域３０が、ダブルイオン注入（ＤＩ）で形成され、ソースパッド電極ＳＰは、ソース領域３０およびｐボディ領域２８に接続されたソース電極３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜３２上に配置されたゲート電極３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図２に示すように、半導体デバイス１００の表面を覆うパッシベーション用の層間絶縁膜４４上に配置される。
【００５１】
ＳｉＣ  ＤＩＭＩＳＦＥＴは、図２に示すように、ｐボディ領域２８に挟まれたｎ-高抵抗層からなる半導体基板２６内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETが形成される。また、ｐボディ領域２８／半導体基板２６間には、図２に示すように、ボディダイオードＢＤが形成される。
【００５２】
―ＳｉＣ  ＴＭＩＳＦＥＴ―
第１の実施の形態に係るパワー回路１に適用可能な半導体デバイス１００の例であって、ＳｉＣ  ＴＭＩＳＦＥＴの模式的断面構造は、図３に示すように表される。
【００５３】
第１の実施の形態に係るパワー回路１に適用可能なＳｉＣ  ＴＭＩＳＦＥＴは、図３に示すように、ｎ層からなる半導体基板２６Ｎと、半導体基板２６Ｎの表面側に形成されたｐボディ領域２８と、ｐボディ領域２８の表面に形成されたｎ+ソース領域３０と、ｐボディ領域２８を貫通し、半導体基板２６Ｎまで形成されたトレンチの内にゲート絶縁層３２および層間絶縁膜４４Ｕ・４４Ｂを介して形成されたトレンチゲート電極３８ＴＧと、ソース領域３０およびｐボディ領域２８に接続されたソース電極３４と、半導体基板２６Ｎの表面と反対側の裏面に配置されたｎ+ドレイン領域２４と、ｎ+ドレイン領域２４に接続されたドレインパッド電極３６とを備える。
【００５４】
図３では、半導体デバイス１００は、ｐボディ領域２８を貫通し、半導体基板２６Ｎまで形成されたトレンチ内にゲート絶縁層３２および層間絶縁膜４４Ｕ・４４Ｂを介して形成されたトレンチゲート電極３８ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域３０およびｐボディ領域２８に接続されたソース電極３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜３２上に配置されたゲート電極３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図３に示すように、半導体デバイス１００の表面を覆うパッシベーション用の層間絶縁膜４４Ｕ上に配置される。
【００５５】
ＳｉＣ  ＴＭＩＳＦＥＴでは、ＳｉＣ  ＤＩＭＩＳＦＥＴのような接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETは形成されない。また、ｐボディ領域２８／半導体基板２６／ｎ+ドレイン領域２４間には、図２と同様に、ボディダイオードＢＤが形成される。
【００５６】
また、第１の実施の形態に係るパワー回路１に適用可能な半導体デバイス１００（Ｑ１・Ｑ４）には、ＳｉＣ系ＭＩＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを適用することもできる。
【００５７】
第１の実施の形態に係るパワー回路１に適用可能な半導体デバイス１００（Ｑ１・Ｑ４）には、ＳｉＣ系、ＧａＮ系のいずれかのパワーデバイスを適用可能である。
【００５８】
更には、第１の実施の形態に係るパワー回路１に適用可能な半導体デバイス１００（Ｑ１・Ｑ４）には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶの半導体を用いることができる。
【００５９】
（電界分布）
ＳｉＣデバイスは、高絶縁破壊電界（例えば、約３ＭＶ／ｃｍであり、Ｓｉの約３倍）であることから、Ｓｉに比べてドリフト層の膜厚を薄くし、かつ不純物密度を高く設定しても耐圧が確保できる。ＳｉデバイスとＳｉＣデバイスの比較であって、Ｓｉ  ＭＩＳＦＥＴのｐボディ領域２８とｎ-ドリフト層２６の模式図は、図４（ａ）に示すように表され、ＳｉＣ  ＭＩＳＦＥＴのｐボディ領域２８とｎドリフト層２６Ｎの模式図は、図４（ｂ）に示すように表される。また、図４（ａ）および図４（ｂ）に対応する電界強度分布は、図４（ｃ）に示すように模式的に表される。
【００６０】
図４（ｃ）に示すように、Ｓｉ  ＭＩＳＦＥＴのピーク電界強度Ｅp2は、ｐボディ領域２８／ｎ-ドリフト層２６の接合界面、すなわち、ｐボディ領域２８の表面から測った距離Ｘ１の位置で得られる。同様に、ＳｉＣ  ＭＩＳＦＥＴのピーク電界強度Ｅp1は、ｐボディ領域２８／ｎドリフト層２６Ｎの接合界面、すなわち、ｐボディ領域２８の表面から測った距離Ｘ１の位置で得られる。絶縁破壊電界の違いから、ＳｉＣ  ＭＩＳＦＥＴのピーク電界強度Ｅp1は、Ｓｉ  ＭＩＳＦＥＴのピーク電界強度Ｅp2よりも高く設定可能である。
【００６１】
また、Ｓｉ  ＭＩＳＦＥＴの空乏層の拡がり幅は、ｐボディ領域２８の表面から測った距離Ｘ１〜Ｘ３の範囲であるのに対して、ＳｉＣ  ＭＩＳＦＥＴの空乏層の拡がり幅は、ｐボディ領域２８の表面から測った距離Ｘ１〜Ｘ２の範囲である。このため、必要なｎ-ドリフト層の膜厚が小さく、不純物密度と膜厚の双方のメリットによって、ｎ-ドリフト層の抵抗値を低減し、オン抵抗Ｒonを低くすることができ、チップ面積を縮小化（小チップ化）可能である。さらにユニポーラデバイスであるＭＩＳＦＥＴ構造のままで、Ｓｉ  ＩＧＢＴに比肩し得る耐圧を実現可能であることから、高耐圧でかつ高速スイッチングできるとされ、スイッチング損失の低減が期待できる。
【００６２】
一方、ドリフト層２６・２６Ｎの高濃度化と薄層化（Ｘ２＜Ｘ３）は空乏層拡張幅を制限して出力容量および帰還容量が低減しにくいというディメリットを抱えている。
【００６３】
さらに基本的に電流経路に接合型ＦＥＴ（ＪＦＥＴ：Junction FET）構造を持たないＳｉＣ  ＴＭＩＳＦＥＴにおいて、このディメリットは、特に顕著に現れ、オン抵抗Ｒonの低減化と誤オンのし易さがトレードオフになり、ＳｉＣ系ＭＩＳＦＥＴの高速応答性を阻害する。
【００６４】
第１の実施の形態に係るパワー回路１によれば、少なくとも１つ以上のＳｉＣ系ＭＩＳＦＥＴが、電気的に接続された回路において、意図した以外のスイッチング動作を契機としてトランジスタの少なくとも１つが制御できないオン／オフを繰り返す発振をしてしまう現象を防止することができる。
【００６５】
第１の実施の形態によれば、特に、少なくとも１つ以上のＳｉＣ系ＭＩＳＦＥＴが、電気的に接続された回路において、寄生発振を抑制し、高速スイッチング性能のパワー回路およびパワー回路を搭載するパワーモジュールを提供することができる。
【００６６】
（ゲート誤オンおよびドレインサージ電圧）
第１の実施の形態に係るパワー回路１に適用可能な半導体デバイスＱの寄生効果の説明図は、図５（ａ）に示すように表され、ドレイン・ソース間電圧Ｖdsの振動波形の説明図は、図５（ｂ）に示すように表される。
【００６７】
図５（ａ）において、Ｃgsはゲート・ソース間容量、Ｃdsはドレイン・ソース間容量、Ｃgdはゲート・ドレイン間容量、Ｉdはドレイン電流を示す。ゲート・ドレイン間容量Ｃgdは、半導体デバイスＱの帰還容量Ｃrssに等しい。また、ＬGP・ＬSPは、ゲート端子Ｇ・ソース端子Ｓに伴う寄生インダクタンスを表す。図５（ａ）に示すように、ゲート・ソース間の短絡状態においては、ゲート・ソース間の閉回路に存在するインダクタンス成分は、ＬGP＋ＬSPとなる。
【００６８】
このゲート・ソース間短絡状態において、ドレイン電圧Ｖdsが変化すると、短絡配線には半導体デバイスＱの寄生ゲート抵抗およびインダクタンス成分ＬGP＋ＬSPが存在するため、過渡応答において瞬間的にゲート・ソース間容量Ｃgsに分圧が発生し、それがゲート閾値を超過すると、誤オン（誤点弧）が発生する。
【００６９】
ドレイン電圧変化ｄＶds／ｄｔに起因するゲートの誤オン（誤点弧）が起きる現象は、Ｃgs：Ｃgdの比が小さいスイッチング素子を高速スイッチングする際に起き易い。
【００７０】
また、ドレイン電流が収束するときのドレインサージ電圧ΔＶは、−Ｌ（ｄＩd／ｄｔ）で表され、図５（ｂ）に示すような振動波形となり、このドレインサージ電圧ΔＶが大きすぎるとＭＩＳＦＥＴを破壊し得るだけでなく、ノイズ源にもなる。ここで、Ｌは、主回路部（ハーフブリッジと電源供給回路（電源やコンデンサで構成される部分全体））の合成寄生インダクタンスを表す。
【００７１】
第１の実施の形態に係るパワー回路１に適用可能なＳｉＣ  ＭＩＳＦＥＴＱ１のゲート・ソース間の寄生効果の説明図は、図６（ａ）に示すように表され、ゲート・ソース間の分布定数回路の説明図は、図６（ｂ）に示すように表され、ゲート・ソース間の分布定数回路の等価回路図は、図６（ｃ）に示すように表される。
【００７２】
第１の実施の形態に係るパワー回路１に適用可能なＳｉＣ  ＭＩＳＦＥＴＱ１のゲート・ソース間には、インダクタンス成分として、ゲート端子ＧＴ１とゲートＧ１間の寄生インダクタンスＬGP1・ソースセンス端子ＳＳＴ１とソースセンスＳＳ１間の寄生インダクタンスＬSP1が存在し、また、キャパシタンス成分として、寄生キャパシタンスＣGP・ＣGPが存在する。これらのインダクタンス成分・キャパシタンス成分は、詳細には、図６（ｂ）に示すように、分布ゲートインダクタンスｌgp・分布ソースインダクタンスｌspおよび分布ゲートキャパシタンスＣgpからなる分布定数回路によって表すことができる。すなわち、図６（ｂ）に示される分布定数回路が、図６（ｃ）に示されるゲート・ソース間の等価回路に対応する。このような分布定数回路の等価回路が、図６（ａ）に示すように、ＳｉＣ  ＭＩＳＦＥＴＱ１のゲート・ソース間に配置される。
【００７３】
（発振現象）
ＳｉＣ  ＭＩＳＦＥＴを使用した第１の実施の形態に係るパワー回路１において、発生している発振現象を説明する回路図は、図７に示すように表される。
【００７４】
図７の構成においては、ＳｉＣ  ＴＭＩＳＦＥＴを使用したハーフブリッジ内蔵モジュールの誘導負荷スイッチング評価で発生している発振の問題を説明している。
【００７５】
図７に示すように、第１ＭＩＳＦＥＴＱ１・第２ＭＩＳＦＥＴＱ４のハーフブリッジ回路構成において、正側電力端子Ｐ・負側電力端子Ｎ間には、電源電圧Ｅ・電界キャパシタＣE・一括スナバキャパシタＣ１が接続されている。ここで、還流側（ハイ側）の第１ＭＩＳＦＥＴＱ１のドレイン・ソース間には、負荷インダクタンスＬ１が接続されており、第１ＭＩＳＦＥＴＱ１のゲート・ソース間を信号端子部分で短絡し、第１ＭＩＳＦＥＴＱ１をオフにした状態において、駆動側（ロー側）の第２ＭＩＳＦＥＴＱ４のゲート・ソース間にゲートドライバ５０からゲート駆動電圧を印加した。
【００７６】
ここで、電源電圧Ｅ＝１００Ｖ、 負荷インダクタンスＬ１＝５００μＨ、ゲート駆動電圧＝１８Ｖ／０Ｖ、外付けゲート抵抗は０Ωである。
【００７７】
以上の条件において、ゲート駆動電圧を印加した後のゲート・ソースセンス間電圧Ｖgs,H・Ｖgs,Lの波形例、ドレイン・ソース間電圧Ｖds,H・Ｖds,Lの波形例、およびドレイン電流Ｉd,H・Ｉd,Lの波形例は、図８に示すように表される。図８において、ゲート・ソースセンス間電圧Ｖgs,H・Ｖgs,Lは、２０Ｖ／ｄｉｖ、ドレイン・ソース間電圧Ｖds,H・Ｖds,Lは、１００Ｖ／ｄｉｖ、ドレイン電流Ｉd,H・Ｉd,Lは、５０Ａ／ｄｉｖである。
【００７８】
ここで、Ｖgs,Hは、ハイ側の第１ＭＩＳＦＥＴＱ１のゲート-ソースセンス間電圧、Ｖgs,Lは、ロー側の第２ＭＩＳＦＥＴＱ４のゲート-ソースセンス間電圧を表す。また、Ｖds,Hは、ハイ側の第１ＭＩＳＦＥＴＱ１のドレイン・ソース間電圧、Ｖds,Lは、ロー側の第２ＭＩＳＦＥＴＱ４のドレイン・ソース間電圧を表す。また、Ｉd,Hは、ハイ側の第１ＭＩＳＦＥＴＱ１のドレイン電流（ソース→ドレイン方向）、Ｉd,Lは、ロー側の第２ＭＩＳＦＥＴＱ４のドレイン電流（ドレイン→ソース方向）を表す。
【００７９】
図８に示すように、ロー側の第２ＭＩＳＦＥＴＱ４のオン時、オフを継続すべきハイ側の第１ＭＩＳＦＥＴＱ１のゲートが意図しないオン／オフを繰り返す現象（発振）が発生している。この現象は回路内各部の寄生インダクタンスや寄生容量によって異なる波形を示すが、各波形の形状に関わらず、同じ原因によって発生している現象全体を対象としている。また、ハイ側の第１ＭＩＳＦＥＴＱ１のドレイン・ソース間電圧Ｖds,Hには、電源電圧Ｅ＝１００Ｖの２倍〜４倍以上のサージ電圧が掛かっており、電源電圧Ｅがより大きな値であった場合には、容易にデバイス破壊に繋がる。
【００８０】
また、Ｉd,Hは、ハイ側の第１ＭＩＳＦＥＴＱ１のドレイン電流（ソース→ドレイン方向）、Ｉd,Lは、ロー側の第２ＭＩＳＦＥＴＱ４のドレイン電流（ドレイン→ソース方向）を表すことから、図８に示すように、ハイ側の第１ＭＩＳＦＥＴＱ１とロー側の第２ＭＩＳＦＥＴＱ４間のアーム間短絡電流が観測されている。
【００８１】
―対象の電源回路―
第１の実施の形態に係るパワー回路１を搭載するパワーモジュールとしては、ハーフブリッジ回路、フルブリッジ回路、或いは３相ブリッジ回路などのブリッジ構造を内蔵させた電源回路向けモジュールに適用可能である。フルブリッジ回路では、２相インバータを構成可能であり、３相ブリッジ回路では、３相交流インバータを構成可能であり、ハーフブリッジ回路を複数使用することでも同様の構成が可能である。
【００８２】
ＳｉＣ  ＭＩＳＦＥＴを使用した第１の実施の形態に係るパワー回路１を適用可能な３相交流インバータの模式的回路構成は、図９に示すように表される。
【００８３】
図９に示すように、３相交流インバータは、ゲートドライバ５０と、ゲートドライバ５０に接続されたパワーモジュール部５２と、３相交流モータ５４とを備える。パワーモジュール部５２は、３相交流モータ５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライバ５０は、ＳｉＣ  ＭＩＳＦＥＴＱ１・Ｑ４、ＳｉＣ  ＭＩＳＦＥＴＱ２・Ｑ５、およびＱ３・Ｑ６に接続されている。
【００８４】
パワーモジュール部５２は、電源電圧Ｅの接続された正側電力端子Ｐと負側電力端子Ｎ間に、インバータ構成のＳｉＣ  ＭＩＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６が接続されている。さらに、ＳｉＣ  ＭＩＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、ダイオード（図示省略）がそれぞれ逆並列に接続される。
【００８５】
図９の構成においては、ＳｉＣ  ＭＩＳＦＥＴを使用した３相交流インバータ用のパワーモジュールで発生している発振の問題を説明している。
【００８６】
図９の構成においても、図７・８において説明した現象と同様の発振の問題が発生し得る。すなわち、図９の構成においても、ハーフブリッジのハイ側の第１ＭＩＳＦＥＴＱ１・ロー側の第２ＭＩＳＦＥＴＱ４のスイッチング素子が接続された状態において、デッドタイム中から片アームのスイッチング素子がオンしたときに、図７・８において説明した現象と同様の発振の問題が発生し得る。このような動作モードは、連続動作中にも該当する動作モードが存在する。また、高速スイッチングさせるほど発生しやすい。
【００８７】
尚、３相インバータだけでなく、同期整流を使ったコンバータでも発生し得る。
【００８８】
ハーフブリッジ回路、フルブリッジ回路、或いは３相ブリッジ回路などにおいて、コンバータやインバータを動作させる場合の、デッドタイム状態から片側アームのスイッチング素子がオンするとき、ドレイン電圧変化ｄＶds／ｄｔに起因するゲートの誤オン（誤点孤）が起きる現象は、ゲート・ソース間容量Ｃgsとゲート・ドレイン間容量Ｃgdの比が小さいスイッチング素子を高速スイッチングする際に起き易い。
【００８９】
―発振のトリガおよびエネルギー供給源―
ＳｉＣ  ＭＩＳＦＥＴを使用した第１の実施の形態に係るパワー回路において、発振現象における発振のトリガを説明する回路図は、図１０（ａ）に示すように表され、発振中のエネルギー供給源を説明する回路図は、図１０（ｂ）に示すように表される。
【００９０】
第１の実施の形態に係るパワー回路１において、発振現象における発振のトリガは、図１０（ａ）に示すように、ロー側の第２ＭＩＳＦＥＴＱ４のオン動作に伴うハイ側の第１ＭＩＳＦＥＴＱ１の急激なドレイン・ソース間電圧変化ｄＶds,H／ｄｔに起因するゲート・ソースセンス間電圧Ｖgs,Hの増加によって、第１ＭＩＳＦＥＴＱ１の閾値電圧を超過した場合に発生し、正側電力端子Ｐ・負側電力端子Ｎ間を短絡する電流が流れる。
【００９１】
ハイ側の第１ＭＩＳＦＥＴＱ１のゲート・ソース間は短絡しているが、寄生ゲート抵抗や寄生インダクタンスＬGが存在するため、第１ＭＩＳＦＥＴＱ１のドレイン・ソース間に電圧が掛かると、ゲート・ソース間にも瞬間的にドレイン・ソース間電圧変化ｄＶds,H／ｄｔが分圧されて印加される。すなわち、第１ＭＩＳＦＥＴＱ１の急激なドレイン・ソース間電圧変化（増加）時にゲート・ソースセンス間電圧Ｖgs,Hも引きずられて増加する。
【００９２】
第１の実施の形態に係るパワー回路１において、発振中のエネルギー供給源は、図１０（ｂ）に示すように、ゲート・ソースセンス間電圧Ｖgs,Hの共振に起因する短絡電流収束時にドレイン電圧サージとして蓄積されたエネルギーの一部が閉ループＬＰ１でのリンギングを通してゲート・ソース間容量Ｃgsに流入することによって発生している。すなわち、ゲート・ソース間容量Ｃgsに注入電流Ｉiが流入して第１ＭＩＳＦＥＴＱ１のゲート・ソース間に負電圧が印加され、その電圧が閉ループＬＰ１・ＬＰ２において振動することで再誤オンに至る。発振中のエネルギーは、短絡が収束する毎に供給される。第１ＭＩＳＦＥＴＱ１のドレイン・ソース間電圧Ｖds,Hのリンギング波形例は、図８に示される通りである。
【００９３】
誤オンしやすいデバイスおよびモジュール特性は、ゲート閾値が低いこと、寄生ゲート抵抗やゲート・ソース間短絡閉ループＬＰ２の寄生インダクタンスが大きいこと、ゲート・ソース間容量Ｃgsとゲート・ドレイン間容量Ｃgdの比が小さいことである。
【００９４】
一方、発振が継続しやすいデバイスおよびモジュール特性は、ゲート・ソース間短絡閉ループＬＰ２の寄生インダクタンスが大きいこと、誤オン時に短絡電流を供給する閉ループＬＰ１の寄生インダクタンスが大きいことである。
【００９５】
ＳｉＣ系ＭＩＳＦＥＴは本質的にゲート・ソース間容量Ｃgsとゲート・ドレイン間容量Ｃgdの比が小さい。特に、ＳｉＣ  ＴＭＩＳＦＥＴは電流経路に接合型ＦＥＴ（ＪＦＥＴ）がなく、オン抵抗Ｒonが低いため同じドレイン電流を流すためのゲート・ソースセンス間電圧がより低くなり、誤オンと発振エネルギー供給の合成現象が顕著に現れやすい。
【００９６】
第１の実施の形態に係るパワー回路１における誤動作および寄生発振の抑制効果は、基本的にドレイン電圧変化起因の誤オンが発生してしまった後のことを想定している。
【００９７】
第１の実施の形態に係るパワー回路１においては、第１ＭＩＳＦＥＴＱ１の第１ゲートＧ１・第１ソースセンスＳＳ１間にゲートダイオードＤG1を接続する。第１ＭＩＳＦＥＴＱ１のゲートに負方向に電圧が印加されたときにゲートダイオードＤG1をオンさせて、ゲートＧ１・ソースセンスＳＳ１間短絡配線に低インピーダンスな電流経路を形成し、大きな寄生インダクタンスを有する信号端子ＧＴ１・ＳＳＴ１などを含まない経路でソースセンスＳＳ１からゲートＧ１に向けて放電させる。この結果、ゲート・ソース間容量Ｃgsへの負方向の充電とゲート電圧の振動を抑制し、再誤オンに至らないようにする。
【００９８】
第１の実施の形態に係るパワー回路１においては、ゲートダイオードＤG1は、ゲート電圧の動きに対してパッシブに動作するため、ＩＣ制御を適用する場合におけるＩＣを介した時間遅延がない。このため、極短時間で起きる現象に対しても、応答可能である。さらに、新たな制御端子を増やす必要がないため、モジュール全体の小型化のメリットも損なわずに機能が得られる。
【００９９】
以上の対策は、高速スイッチング性能を損なわずにゲート発振を抑制するための手法として、ユニポーラスイッチング素子を搭載するＳｉＣパワーモジュールのメリットを活かすことに繋がる。
【０１００】
（シミュレーションによる効果の説明）
第１の実施の形態に係るパワー回路１において、制御回路としてのゲートダイオードを接続しない場合の動作シミュレーションを説明する回路図は、図１１（ａ）に示すように表される。
【０１０１】
図１１（ａ）に示すように、第１ＭＩＳＦＥＴＱ１・第２ＭＩＳＦＥＴＱ４のハーフブリッジ構成において、正側電力端子Ｐ・負側電力端子Ｎ間には、電源電圧Ｅ・電界キャパシタＣE・スナバキャパシタＣ１が接続されている。電源電圧Ｅには寄生インダクタンスＬE・電界キャパシタＣEには寄生インダクタンスＬCE・スナバキャパシタＣ１には寄生インダクタンスＬC1が接続されている。ここで、ハイ側の第１ＭＩＳＦＥＴＱ１のドレイン・ソース間には、負荷インダクタンスＬ１が接続されており、第１ＭＩＳＦＥＴＱ１のゲート・ソース間を信号端子部分で短絡し、第１ＭＩＳＦＥＴＱ１をオフにした状態において、ロー側の第２ＭＩＳＦＥＴＱ４のゲート・ソース間にゲートドライバ５０からゲート駆動電圧を印加した。
【０１０２】
ここで、電源電圧Ｅ＝１００Ｖ、 負荷インダクタンスＬ１＝５００μＨ、ゲート駆動電圧＝１８Ｖ／０Ｖ、外付けゲート抵抗は、０Ωである。
【０１０３】
以上の条件において、ゲート駆動電圧を印加した後のゲート・ソースセンス間電圧Ｖgs,H・Ｖgs,Lの波形例、ドレイン・ソース間電圧Ｖds,H・Ｖds,Lの波形例、およびドレイン電流Ｉd,H・Ｉd,Lの波形例は、図１１（ｂ）に示すように表される。図１１（ｂ）において、ゲート・ソースセンス間電圧Ｖgs,H・Ｖgs,Lは、２０Ｖ／ｄｉｖ、ドレイン・ソース間電圧Ｖds,H・Ｖds,Lは、５０Ｖ／ｄｉｖ、ドレイン電流Ｉd,H・Ｉd,Lは、２５Ａ／ｄｉｖである。
【０１０４】
図１１（ｂ）に示すように、ロー側の第２ＭＩＳＦＥＴＱ４のオン時、オフを継続すべきハイ側の第１ＭＩＳＦＥＴＱ１のゲートが意図しないオン／オフを繰り返す現象が発生している。また、ハイ側の第１ＭＩＳＦＥＴＱ１のドレイン・ソース間電圧Ｖds,Hには、電源電圧Ｅ＝１００Ｖの２倍以上の電圧が掛かっており、電源電圧Ｅがより大きな値であった場合には、容易にデバイス破壊に繋がる。
【０１０５】
また、Ｉd,Hは、ハイ側の第１ＭＩＳＦＥＴＱ１のドレイン電流（ソース→ドレイン方向）、Ｉd,Lは、ロー側の第２ＭＩＳＦＥＴＱ４のドレイン電流（ドレイン→ソース方向）を表すことから、図１１（ｂ）に示すように、ハイ側の第１ＭＩＳＦＥＴＱ１・ロー側の第２ＭＩＳＦＥＴＱ４のアーム間短絡電流が流れている。
【０１０６】
ＳｉＣ  ＴＭＩＳＦＥＴを使用した第１の実施の形態に係るパワー回路において、制御回路としてのゲートダイオードＤG1を接続した場合の動作シミュレーションを説明する回路図は、図１２に示すように表される。図１２において、制御回路としてのゲートダイオードＤG1は、ハイ側の第１ＭＩＳＦＥＴＱ１のゲート・ソース間に接続されている。その他の構成は、図１１（ａ）と同様である。
【０１０７】
図１２において、ゲート駆動電圧を印加した後のゲート・ソースセンス間電圧Ｖgs,H・Ｖgs,Lの波形例、ドレイン・ソース間電圧Ｖds,H・Ｖds,Lの波形例、およびドレイン電流Ｉd,H・Ｉd,Lの波形例は、図１３（ａ）に示すように表される。図１３（ａ）において、ゲート・ソースセンス間電圧Ｖgs,H・Ｖgs,Lは、２０Ｖ／ｄｉｖ、ドレイン・ソース間電圧Ｖds,H・Ｖds,Lは、５０Ｖ／ｄｉｖ、ドレイン電流Ｉd,H・Ｉd,Lは、２５Ａ／ｄｉｖである。
【０１０８】
図１３（ａ）に示すように、ロー側の第２ＭＩＳＦＥＴＱ４のオン時、オフを継続すべきハイ側の第１ＭＩＳＦＥＴＱ１のゲートにおけるオン／オフを繰り返す現象は抑制されている。また、ハイ側の第１ＭＩＳＦＥＴＱ１のドレイン・ソース間電圧Ｖds,Hにおけるサージ電圧の発生も抑制されている。
【０１０９】
また、図１３（ａ）に示すように、ハイ側の第１ＭＩＳＦＥＴＱ１・ロー側の第２ＭＩＳＦＥＴＱ４のアーム間短絡電流の導通も抑制されている。
【０１１０】
制御回路としてのゲートダイオードＤG1を接続した場合（図１２）のゲート・ソースセンス間電圧Ｖgs,Hの波形例（実線）とゲートダイオードＤG1を接続しない場合（図１１（ａ））のゲート・ソースセンス間電圧Ｖgs,Hの波形例（破線）は、図１２（ｂ）に示すように表される。
【０１１１】
ゲートダイオードＤG1を接続しない場合（図１１（ａ））のゲート・ソースセンス間電圧Ｖgs,Hの波形例（破線）は、図１２（ｂ）に示すように、ロー側の第２ＭＩＳＦＥＴＱ４のオン時、オフを継続すべきハイ側の第１ＭＩＳＦＥＴＱ１のゲートが意図しないオン／オフを繰り返す現象が発生しているが、ゲートダイオードＤG1を接続した場合（図１２）のゲート・ソースセンス間電圧Ｖgs,Hの波形例（実線）は、オフを継続すべきハイ側の第１ＭＩＳＦＥＴＱ１のゲートにおけるオン／オフを繰り返す現象は、抑制されている。特に、ゲート・ソースセンス間電圧Ｖgs,Hの波形例（実線）は、−０．５Ｖ程度でクランプされている。この値は、ゲートダイオードＤG1の順方向電圧の値を反映している。
【０１１２】
さらに、パワー回路１において、ハイ側の第１ＭＩＳＦＥＴＱ１のゲート・ソース間をアクティブミラークランプ用トランジスタＱM1で短絡した場合の動作シミュレーションを説明する回路図は、図１３（ａ）に示すように表され、図１３（ａ）において、ゲート・ソースセンス間電圧Ｖgs,H・Ｖgs,Lの波形例、ドレイン・ソース間電圧Ｖds,H・Ｖds,Lの波形例、およびドレイン電流Ｉd,H・Ｉd,Lの波形例は、図１３（ｂ）に示すように表される。図１４（ｂ）において、ゲート・ソースセンス間電圧Ｖgs,H・Ｖgs,Lは、２０Ｖ／ｄｉｖ.、ドレイン・ソース間電圧Ｖds,H・Ｖds,Lは、５０Ｖ／ｄｉｖ.、ドレイン電流Ｉd,H・Ｉd,Lは、２５Ａ／ｄｉｖ.である。ハイ側の第１ＭＩＳＦＥＴＱ１のゲート・ソース間をアクティブミラークランプ用トランジスタＱM1で短絡した場合も、オフを継続すべきハイ側の第１ＭＩＳＦＥＴＱ１のゲートにおけるオン／オフを繰り返す現象は抑制されている。特に、ロー側の第２ＭＩＳＦＥＴＱ２のオン動作に伴うハイ側の第１ＭＩＳＦＥＴＱ１のドレイン・ソース間電圧Ｖds,Hの急変化時にはすでにゲート・ソースセンス間が低インダクタンスで短絡されているため、ハイ側の第１ＭＩＳＦＥＴＱ１のゲート・ソースセンス間電圧Ｖgs,Hの増加や短絡時間が抑制される。また、ハイ側の第１ＭＩＳＦＥＴＱ１のドレイン・ソース間電圧Ｖds,Hにおけるサージ電圧の発生やゲート・ソースセンス間電圧への逆方向電圧サージや、ハイ側の第１ＭＩＳＦＥＴＱ１・ロー側の第２ＭＩＳＦＥＴＱ４のアーム間短絡も抑制されている。なお、アクティブミラークランプ用トランジスタＱM1を適用する例は、図２０に示される第２の実施の形態に係るパワー回路１において、詳細に説明する。
【０１１３】
以上より、第１の実施の形態によれば、ＭＩＳＦＥＴによって構成されたパワー回路の動作時において、誤オンや誤オンから寄生発振への誘発を抑制し、かつ小型化、高速スイッチング性能のパワー回路およびパワー回路を搭載したパワーモジュールを提供することができる。
【０１１４】
（パワーモジュール）
第１の実施の形態に係るパワー回路１を搭載したパワーモジュール２であって、ハーフブリッジ内蔵モジュールにおいて、樹脂層１２０を形成前の模式的平面パターン構成は、図１５に示すように表され、樹脂層１２０を形成後の模式的鳥瞰構成は、図１６に示すように表される。第１の実施の形態に係るパワーモジュール２は、ハーフブリッジ内蔵モジュールの構成を備える。すなわち、２個のＭＩＳＦＥＴＱ１・Ｑ４が１つのモジュールに内蔵されている。
【０１１５】
図１５に示されたパワーモジュール２の回路構成が、図１に示されたパワー回路１に対応している。図１５においては、ＭＩＳＦＥＴＱ１・Ｑ４は、それぞれ４チップ並列に配置されている例が示されている。
【０１１６】
第１の実施の形態に係るパワーモジュール２は、図１５および図１６に示すように、樹脂層１２０に被覆されたセラミック基板１０の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏと、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４とを備える。ここで、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、ＭＩＳＦＥＴＱ１のゲート用信号配線パターンＧＬ１・ソース用信号配線パターンＳＬ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、ＭＩＳＦＥＴＱ４のゲート用信号配線パターンＧＬ４・ソース用信号配線パターンＳＬ４に接続される。
【０１１７】
図１５に示すように、ＭＩＳＦＥＴＱ１・Ｑ４から信号基板１４1・１４4上に配置されたゲート用信号配線パターンＧＬ１・ＧＬ４およびソースセンス用信号配線パターンＳＬ１・ＳＬ４に向けてゲート用ワイヤＧＷ１・ＧＷ４およびソースセンス用ワイヤＳＳＷ１・ＳＳＷ４が接続される。また、ゲート用信号配線パターンＧＬ１・ＧＬ４およびソースセンス用信号配線パターンＳＬ１・ＳＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびＳＳＴ１・ＳＳＴ４が半田付けなどによって接続される。
【０１１８】
図１５に示すように、ゲート用信号配線パターンＧＬ１とソースセンス用信号配線パターンＳＬ１上には、信号配線パターンを跨ぐようにゲートダイオードＤG1が半田付けなどによって接続される。同様に、ゲート用信号配線パターンＧＬ４とソースセンス用信号配線パターンＳＬ４上には、信号配線パターンを跨ぐようにゲートダイオードＤG4が半田付けなどによって接続される。このため、ゲートダイオードＤG1・ＤG4が動作するとき、ソースセンスＳＳ１・ＳＳ４からゲートＧ１・Ｇ４に向けて流れる電流は、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびＳＳＴ１・ＳＳＴ４を含まないモジュール内部のみの低インダクタンス経路を通る。図１・図１５に示すように、ゲートダイオードＤG1・ＤG4は主回路配線を含まない配線上に接続されていることで、効果的に働く。信号基板１４1・１４4は、主基板１０上に、半田付けなどによって接続される。
【０１１９】
図１５に示すように、第１の実施の形態に係るパワーモジュール２は、正側電力端子Ｐ・負側電力端子Ｎ間に電気的に接続されるスナバキャパシタＣBを備えていても良い。
【０１２０】
また、第１の実施の形態に係るパワーモジュール２において、上面板電極２２1・２２4を形成後で樹脂層１２０を形成前の模式的鳥瞰構成は、図１７に示すように表される。４チップ並列に配置されたＭＩＳＦＥＴＱ１・Ｑ４のソースＳ１・Ｓ４は、上面板電極２２1・２２4によって共通に接続される。尚、図１７においては、ゲート用ワイヤＧＷ１・ＧＷ４およびソースセンス用ワイヤＳＳＷ１・ＳＳＷ４は図示を省略している。
【０１２１】
第１の実施の形態に係るパワーモジュール２においては、制御回路（ゲートダイオードＤG1・ＤG4）とＭＩＳＦＥＴＱ１・Ｑ４の間の距離のバラツキを抑え、寄生インダクタンスの影響を制御可能である。
【０１２２】
なお、図１・図１５〜図１９においては、図示は省略されているが、ＭＩＳＦＥＴＱ１・Ｑ４のＤ１・Ｓ１間およびＤ４・Ｓ４間に逆並列にダイオードが接続されていても良い。
【０１２３】
図１５〜図１９に示された例では、４チップ並列に配置されたＭＩＳＦＥＴＱ１・Ｑ４のソースＳ１・Ｓ４は、上面板電極２２1・２２4によって共通に接続されているが、上面板電極２２1・２２4の代わりにソース同士がワイヤで導通されていても良い。
【０１２４】
正側電力端子Ｐ・負側電力端子Ｎ、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
【０１２５】
主基板１０、信号基板１４1・１４4は、セラミック基板で形成可能である。セラミック基板は、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
【０１２６】
主配線導体（電極パターン）１２・１２0・１２1・１２4・１２nは、例えば、Ｃｕ、Ａｌなどで形成可能である。
【０１２７】
ＭＩＳＦＥＴＱ１・Ｑ４のソースＳ１・Ｓ４と上面板電極２２１・２２4を接続する電極柱２０1・２０4および上面板電極２２１・２２4部分は、例えば、ＣｕＭｏ、Ｃｕなどで形成されていても良い。線熱膨張係数（ＣＴＥ：Coefficient of Thermal Expansion）の値が同等である同じ大きさの材料を比較すると、発生応力は、ヤング率の値が大きい材料の方が大きくなる。このため、ヤング率×ＣＴＥの数値が、より小さい材料を選定することによって、発生応力の値の小さな部材を達成することができる。ＣｕＭｏは、このような利点を有している。また、ＣｕＭｏは、Ｃｕには劣るが、電気抵抗率も相対的に低い。また、上面板電極２２１・２２4間の表面に沿った離隔距離は、沿面距離と呼ばれる。沿面距離の値は、例えば、約２ｍｍである。
【０１２８】
ゲート用ワイヤＧＷ１・ＧＷ４およびソースセンス用ワイヤＳＳＷ１・ＳＳＷ４は、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
【０１２９】
ＭＩＳＦＥＴＱ１・Ｑ４としては、ＳｉＣ  ＤＩＭＩＳＦＥＴ、ＳｉＣ  ＴＭＩＳＦＥＴなどのＳｉＣ系パワーデバイス、あるいはＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）などのＧａＮ系パワーデバイスを適用可能である。また、場合によっては、Ｓｉ系ＭＩＳＦＥＴやＩＧＢＴなどのパワーデバイスも適用可能である。
【０１３０】
ゲートダイオードＤG1・ＤG4としては、Ｓｉ系ＳＢＤやツェナーダイオード、ＳｉＣ系あるいはＧａＮ系などのワイドギャップ半導体を用いたＳＢＤやツェナーダイオードを適用可能である。
【０１３１】
また、正側電力端子Ｐ・負側電力端子Ｎ間に接続されるスナバキャパシタとしては、セラミックキャパシタなどを適用可能である。
【０１３２】
また、樹脂層１２０としては、ＳｉＣ系半導体デバイスに適用可能なトランスファモールド樹脂、熱硬化樹脂などを使用可能である。また、 シリコンゲルなどのシリコーン系樹脂を部分的に若しくはケース型パワーモジュールを採用して全体に適用しても良い。
【０１３３】
（変形例）
第１の実施の形態の変形例に係るパワーモジュール２において、樹脂層１２０を形成前の模式的平面パターン構成は、図１８に示すように表され、樹脂層１２０を形成後の模式的鳥瞰構成は、図１９に示すように表される。第１の実施の形態の変形例に係るパワーモジュール２においては、上面板電極２２1・２２4の代わりに、ボンディングワイヤＢＷS1・ＢＷS4を用いている。すなわち、図１８に示すように、ＭＩＳＦＥＴＱ１のソースパッド電極ＳＰ１と電極パターン１２4間は、ボンディングワイヤＢＷS1を介して接続されており、ＭＩＳＦＥＴＱ４のソースパッド電極ＳＰ４と電極パターン１２n（ＥＰ）は、ボンディングワイヤＢＷS1を介して接続されている。ボンディングワイヤＢＷS1・ＢＷS4は、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
【０１３４】
信号基板１４1・１４4とＭＩＳＦＥＴＱ１・Ｑ４との間の距離は、例えば、約２ｍｍ程度離隔される。ボンディングワイヤＢＷS1・ＢＷS4を短く設定するためである。
【０１３５】
また、第１の実施の形態の変形例に係るパワーモジュール２は、図１８に示すように、正側電力端子Ｐ・負側電力端子Ｎ間に接続されたスナバキャパシタＣB・ＣBを備えていても良い。
【０１３６】
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【０１３７】
[第２の実施の形態]
（パワー回路およびパワーモジュール）
第２の実施の形態に係るパワー回路１であって、ハーフフブリッジ回路の模式的回路構成は、図２０に示すように表される。なお、第２の実施の形態に係るパワー回路１は、ハーフフブリッジ回路に限定されず、フルブリッジ回路、或いは３相ブリッジ回路などにおいても適用可能である。
【０１３８】
また、第２の実施の形態に係るパワー回路１を搭載したパワーモジュール２であって、ハーフブリッジ内蔵モジュールにおいて、樹脂層１２０を形成前の模式的平面パターン構成は、図１５と同様に表される。
【０１３９】
また、第２の実施の形態に係るパワーモジュール２には、第１の実施の形態およびその変形例に係るパワーモジュール２の構成例（図１５〜図１９）と同様の構成が適用可能である。
【０１４０】
第２の実施の形態に係るパワー回路１およびパワー回路１を搭載したパワーモジュール２においては、図２０に示すように、第１の実施の形態におけるゲートダイオードＤG1・ＤG4の代わりにアクティブミラークランプ用トランジスタＱM1・ＱM4を適用している。
【０１４１】
また、第２の実施の形態に係るパワー回路１において、制御回路として適用されるアクティブミラークランプの動作回路説明図は、図２１（ａ）に示すように表され、図２１（ａ）の動作波形説明図は、図２１（ｂ）に示すように表される。
【０１４２】
図２１（ａ）に示すように、アクティブミラークランプ用トランジスタＱM1は、第１ＭＩＳＦＥＴＱ１のゲート・ソース間に並列接続され、第１ＭＩＳＦＥＴＱ１とは、互いにオフ状態のデッドタイムを設けて相補的な動作を基本的に実行する。すなわち、図２１（ｂ）に示すように、アクティブミラークランプ用トランジスタＱM1のゲート・ソース間電圧Ｖgs’がハイレベルにあると、アクティブミラークランプ用トランジスタＱM1のドレイン・ソース間電圧に等しい第１ＭＩＳＦＥＴＱ１のゲート・ソース間電圧Ｖgsは、ローレベルとなり、アクティブミラークランプ用トランジスタＱM1のゲート・ソース間電圧Ｖgs’がローレベルにある状態でゲート駆動信号が入力されると、アクティブミラークランプ用トランジスタＱM1のドレイン・ソース間電圧に等しい第１ＭＩＳＦＥＴＱ１のゲート・ソース間電圧Ｖgsは、ハイレベルとなる。
【０１４３】
図２１（ａ）において、ゲート抵抗Ｒg1・Ｒg2、ｐｎｐ型バイポーラトランジスタＱp・ｎｐｎ型バイポーラトランジスタＱnおよびキャパシタＣiは、第１ＭＩＳＦＥＴＱ１のゲートドライバ回路を模式的に表している。インバータ構成のｐｎｐ型バイポーラトランジスタＱp・ｎｐｎ型バイポーラトランジスタＱnのゲート端子Ｇpに信号を入力することによって、第１ＭＩＳＦＥＴＱ１をオン／オフ駆動することができる。尚、ｐｎｐ型バイポーラトランジスタＱp・ｎｐｎ型バイポーラトランジスタＱnの代わりにＣＭＯＳ（Complementary Metal Oxide Semiconductor）ＦＥＴを適用しても良い。
【０１４４】
第２の実施の形態に係るパワー回路１およびパワー回路１を搭載したパワーモジュール２においては、第１ＭＩＳＦＥＴＱ１・第２ＭＩＳＦＥＴＱ４のゲート・ソースセンス間電圧Ｖgs・Ｖgsに相補的に動作するアクティブミラークランプ回路（アクティブミラークランプ用トランジスタＱM1・ＱM4）をモジュール内に設けて、第１ＭＩＳＦＥＴＱ１・第２ＭＩＳＦＥＴＱ４のそれぞれのゲートオフ期間中に対応するアクティブミラークランプ用トランジスタＱM1・・ＱM4を動作させておくことで、ゲート・ソース間容量に負方向電圧が掛かったときに第１の実施の形態におけるゲートダイオードＤG1・ＤG4と同様の効果が得られる。
【０１４５】
アクティブミラークランプ用トランジスタＱM1・・ＱM4のゲート信号配線パターンとミラークランプ用ゲート端子ＭＧＴ１・ＭＧＴ４が新たに必要であるが、ゲートダイオードＤG1・ＤG4と比較するとダイオード応答時間を省略して短絡配線の低インピーダンス化効果が得られるため、ドレイン電圧変化起因の誤オンも抑制することができる。
【０１４６】
また、アクティブミラークランプ用トランジスタＱM1・・ＱM4は、信号基板１４1・１４4上に配置することで、半導体チップの瞬間的な発熱の影響を回避することができる。
【０１４７】
パワー回路１において、ハイ側の第１ＭＩＳＦＥＴＱ１のゲート・ソース間をアクティブミラークランプ用トランジスタＱM1で短絡した場合の動作シミュレーションについては、図１４（ａ）および図１４（ｂ）において説明した通りである。ハイ側の第１ＭＩＳＦＥＴＱ１のゲート・ソース間をアクティブミラークランプ用トランジスタＱM1で短絡した場合、オフを継続すべきハイ側の第１ＭＩＳＦＥＴＱ１のゲートにおけるオン／オフを繰り返す現象は抑制される。特に、ロー側の第２ＭＩＳＦＥＴＱ２のオン動作に伴うハイ側の第１ＭＩＳＦＥＴＱ１のドレイン・ソース間電圧Ｖds,Hの急変化時にはすでにゲート・ソースセンス間が低寄生インダクタンスで短絡されているため、ハイ側の第１ＭＩＳＦＥＴＱ１のゲート・ソースセンス間電圧Ｖgs,Hの増加や短絡時間が抑制される。また、ハイ側の第１ＭＩＳＦＥＴＱ１のドレイン・ソース間電圧Ｖds,Hにおけるサージ電圧の発生や、ハイ側の第１ＭＩＳＦＥＴＱ１・ロー側の第２ＭＩＳＦＥＴＱ４のアーム間短絡も抑制される。
【０１４８】
第２の実施の形態に係るパワー回路１は、図２０および図１５に示すように、ＭＩＳＦＥＴを複数備え、電極パターン１２1・１２n・１２4を有する主基板１０上に第１ＭＩＳＦＥＴＱ１・第２ＭＩＳＦＥＴＱ４のドレインＤ１・Ｄ４が電気的に接続された回路であって、ゲートＧ１・Ｇ４、ソースセンスＳＳ１・ＳＳ４、外部取り出しの信号端子ＧＴ１・ＳＳＴ１、電力端子Ｐ・Ｎを同時に備え、少なくとも第ＭＩＳＦＥＴＱ１の第１ソースＳ１から前記第１ゲートＧ１に向けて導通する電流の経路を制御する第１制御回路を備える。
【０１４９】
さらに、詳細には、第２の実施の形態に係るパワー回路１は、図２０および図１５に示すように、主基板１０と、主基板１０上に配置され、正側電力端子Ｐに接続された第１電極パターン１２1と、主基板１０上に配置され、負側電力端子Ｎに接続された第２電極パターン１２nと、主基板１０上に配置され、出力端子Ｏに接続された第３電極パターン１２4と、第１電極パターン１２1上に第１ドレインＤ１が配置された第１ＭＩＳＦＥＴＱ１と、第３電極パターン１２4上に第２ドレインＤ４が配置された第２ＭＩＳＦＥＴＱ４と、第１ＭＩＳＦＥＴＱ１の第１ゲートＧ１および第１ソースＳ１間に接続され、第１ソースＳ１から前記第１ゲートＧ１に向けて導通する電流の経路を制御する第１制御回路とを備える。
【０１５０】
また、第２ＭＩＳＦＥＴＱ４の第２ゲートＧ４および第２ソースＳ４間に接続され、第２ソースＳ４から前記第２ゲートＧ４に向けて導通する電流の経路を制御する第２制御回路を備えていても良い。
【０１５１】
ここで、第１制御回路は、第１ゲートに第３ドレインが接続され、第１ソースに第３ソースが接続されたミラークランプ用の第３ＭＩＳＦＥＴＱM1を備える。
【０１５２】
また、第２制御回路は、第２ゲートに第４ドレインが接続され、第２ソースに第４ソースが接続されたミラークランプ用の第４ＭＩＳＦＥＴＱM4を備える。
【０１５３】
また、第２の実施の形態に係るパワー回路１は、図２０および図１５に示すように、電極パターン１２1・１２n・１２4の一部が、主基板１０とは別の信号基板１４1・１４4上に配置されており、信号基板１４1・１４4が主基板１０上に配置され、制御回路は、信号基板１４1・１４4上に配置されていても良い。このような構成を採用することによって、制御回路は、トランジスタの瞬間的な発熱の影響を受けにくくなり、誤動作を回避することができる。
【０１５４】
さらに、詳細には、第２の実施の形態に係るパワー回路１は、図１５と同様に、主基板１０上に配置され、第１ゲートＧ１に接続された第１ゲート用信号配線パターンＧＬ１、第１ソースＳ１に接続された第１ソースセンス用信号配線パターンＳＬ１、およびアクティブミラークランプ用ゲートＭＧ１に接続されたアクティブミラークランプ用のゲート用信号配線パターンＭＧＬ１（図示省略）を搭載する第１信号基板１４1を備えていても良い。
【０１５５】
また、図１５と同様に、主基板１０上に配置され、第２ゲートＧ４に接続された第２ゲート用信号配線パターンＧＬ４、および第２ソースＳ４に接続された第２ソースセンス用信号配線パターンＳＬ４、およびアクティブミラークランプ用ゲートＭＧ４に接続されたアクティブミラークランプ用のゲート用信号配線パターンＭＧＬ４（図示省略）を搭載する第２信号基板１４4を備え備えていても良い。
【０１５６】
ここで、第１制御回路は、第１ゲート用信号配線パターンと第１ソースセンス用信号配線パターンとの間に接続されたアクティブミラークランプ用の第３ＭＩＳＦＥＴＱM1を備えていても良い。
【０１５７】
また、第２制御回路は、第２ゲート用信号配線パターンと第２ソースセンス用信号配線パターンとの間に接続されたアクティブミラークランプ用の第４ＭＩＳＦＥＴＱM4を備えていても良い。
【０１５８】
アクティブミラークランプ回路の場合、アクティブミラークランプ用のＭＩＳＦＥＴＱM1・ＱM4のゲートＭＧ１・ＭＧ４も信号基板１４1・１４4上に形成することで、コンパクトに形成可能である。この場合、３つの配線、すなわち、ＭＩＳＦＥＴＱ1・Ｑ4のゲート用信号配線パターンＧＬ１・ＧＬ４、ソースセンス用信号配線パターンＳＬ１・ＳＬ４、ＭＩＳＦＥＴＱM1・ＱM4のアクティブミラークランプゲート用信号配線パターンＭＧＬ１・ＭＧＬ４が、主基板１０平面上で並行に配置され、ＭＩＳＦＥＴＱM1・ＱM4のアクティブミラークランプゲート用信号配線パターンＭＧＬ１・ＭＧＬ４がその他の配線で挟まれている構成が望ましい。
【０１５９】
第２の実施の形態に係るパワー回路１およびパワー回路１を搭載したパワーモジュール２においては、第１ＭＩＳＦＥＴを搭載したゲートＧ１・ソースセンスＳＳ１配線パターン（外部に繋がる信号端子ＧＴ１・ＳＳＴ１より内側であることが重要）に、ゲート・ソース間電圧の振動を抑制するアクティブミラークランプ用の第３ＭＩＳＦＥＴＱM1（ソースセンスＳＳ１側にソース、ゲートＧ１側にドレイン）を接続する。このように第３ＭＩＳＦＥＴＱM1を接続することによって、誤オンが発生した場合でもゲート・ソース間容量に負方向に流入する電流およびゲート・ソース間電圧の振動を抑制し、安定的な動作を動作を得ることができる。しかも簡易な回路で構成可能であるため、小型化可能である。ダイオードと異なり、常に動作させておけるため、瞬時に動作可能であり、かつドレイン・ソース間電圧の変化に起因するゲート・ソース間電圧変化や誤オンも抑制可能である。
【０１６０】
図２０に示すように、外部取り出しの信号端子ＧＴ１・ＳＳＴ１と第１ＭＩＳＦＥＴＱ１のゲートＧ１・ソースセンスＳＳ１間には、信号端子および電極配線の引き回しなどに伴う寄生的なインダクタンスＬGP1・ＬSP1が存在する。このようなインダクタンス成分は、第１ＭＩＳＦＥＴＱ１のゲート閉回路に存在するため、第１ＭＩＳＦＥＴＱ１のゲート駆動における動作遅延を引き起こす。
【０１６１】
第３ＭＩＳＦＥＴＱM1は、ゲートＧ１・ソースセンスＳＳ１配線間に配置するが、このようなインダクタンス成分による寄生効果を抑制するためには、第３ＭＩＳＦＥＴＱM1のドレイン・ソースから第１ＭＩＳＦＥＴＱ１のゲートパッド電極ＧＰ・ソースセンスパッド電極ＳＳＰまでの距離は短いほど効果が高い。ここで、第１ＭＩＳＦＥＴＱ１のゲートパッド電極ＧＰ・ソースセンスパッド電極ＳＳＰは、第１ＭＩＳＦＥＴＱ１の表面上に形成されている。このため、第３ＭＩＳＦＥＴＱM1は、第１ＭＩＳＦＥＴＱ１と同じチップ内に作りこまれていても、第１ＭＩＳＦＥＴＱ１のソースパッド電極ＳＰ上に第３ＭＩＳＦＥＴＱM1のソースを直接はんだ付けする構成でも構わない。
【０１６２】
また、第３ＭＩＳＦＥＴＱM1は、並列に配置される第１ＭＩＳＦＥＴＱ１毎にまとめて配置されていても良いが、複数の第１ＭＩＳＦＥＴＱ１毎に対してそれぞれ個別に接続されている方が効果的である。
【０１６３】
第３ＭＩＳＦＥＴＱM1は、寄生インダクタンスＬGP1・ＬSP1を有する外部取り出しの信号端子ＧＴ１・ＳＳＴ１よりも内側に配置されることが重要で、第１ＭＩＳＦＥＴＱ１に近ければ近いほど効果的である。
【０１６４】
但し、第３ＭＩＳＦＥＴＱM1を第１ＭＩＳＦＥＴＱ１のチップ上に直接接続する場合は、温度が高くなるため、第３ＭＩＳＦＥＴＱM1は、高温特性の良好なＳｉＣやＧａＮなどのワイドバンドギャップ半導体で構成することが望ましい。以上の説明は、ミラークランプ用の第４ＭＩＳＦＥＴＱM4についても同様である。
【０１６５】
以上説明したように、第２の実施の形態に係るパワー回路１によれば、小型でかつ発振を抑制したハーフフブリッジ回路を得ることができる。なお、ハーフフブリッジ回路に限定されず、フルブリッジ回路、或いは３相ブリッジ回路などにおいても同様である。
【０１６６】
また、第１ＭＩＳＦＥＴＱ１、第２ＭＩＳＦＥＴＱ２のいずれか一方は、ＳｉＣ  ＭＩＳＦＥＴで構成可能である。ＳｉＣは絶縁破壊電界が高いため、ドリフト層を高濃度化することで、低いオン抵抗Ｒonを実現可能であるが、その分ドリフト層への空乏層拡張幅が制限され、帰還容量Ｃrssが下がりにくいために、Ｃgs：Ｃgd比が悪く、ドレイン電圧変化ｄＶds／ｄｔに起因するゲート誤オン動作が起きやすいが、第１の実施の形態に係るパワー回路１を適用することによって、誤動作および寄生発振を抑制し、高速スイッチング性能を確保することができる。
【０１６７】
第２の実施の形態に係るパワー回路１を内部に含むパワーモジュール２によれば、制御回路が一体になったモジュールを構成可能である。このため、制御回路とＭＩＳＦＥＴの間の距離のバラツキを抑え、寄生インダクタンスの影響を制御可能である。
【０１６８】
（変形例）
第２の実施の形態の変形例に係るパワー回路１であって、ハーフフブリッジ回路の模式的回路構成は、図２２に示すように表される。
【０１６９】
また、第２の実施の形態の変形例に係るパワー回路１において、制御回路として適用されるアクティブミラークランプの動作回路説明図は、図２３に示すように表される。
【０１７０】
図２２においてはアクティブミラークランプ用の第３ＭＩＳＦＥＴＱM1・第４ＭＩＳＦＥＴＱM4のソースＭＳ１・ＭＳ４と第１ＭＩＳＦＥＴＱ１・第２ＭＩＳＦＥＴＱ４のソースセンスＳＳ１・ＳＳ４との間にそれぞれ接続されたゲート負バイアス印加用の第１ゲートキャパシタＣG1・第２ゲートキャパシタＣG4をパワーモジュール内部に備える。また、アクティブミラークランプ用の第３ＭＩＳＦＥＴＱM1・第４ＭＩＳＦＥＴＱM4のソースＭＳ１・ＭＳ４に電気的に接続される第１アクティブミラークランプ用ソース端子ＭＳＴ１・第２アクティブミラークランプ用ソース端子ＭＳＴ４をそれぞれ備える。
【０１７１】
さらに、図２３に示されるように、アクティブミラークランプ用信号端子ＭＳＴ１にｐｎｐトランジスタＱｐのコレクタ側とゲート負バイアス（−Ｖg）入力を接続することによって、ゲートキャパシタＣGを含めたＭＩＳＦＥＴＱ１のゲート・ソースセンス間閉ループＬＰ３の寄生インダクタンスが低減される。これにより、信号端子はさらに一本増加するが、ＭＩＳＦＥＴＱ１がオフ状態にある場合にゲート電圧を負バイアス（−Ｖg）側に印加させつつ、アクティブミラークランプ回路を低寄生インダクタンスで活用することが可能になり、ドレイン・ソース間電圧の急激な変化に起因する誤オン動作や発振をより効果的に抑制することが可能である。
【０１７２】
以上より、第２の実施の形態によれば、ＭＩＳＦＥＴによって構成されたパワー回路の動作時において、誤オンや誤オンから寄生発振への誘発を抑制し、かつ小型化、高速スイッチング性能のパワー回路およびパワー回路を搭載したパワーモジュールを提供することができる。
【０１７３】
[第３の実施の形態]
（パワー回路およびパワーモジュール）
第３の実施の形態に係るパワー回路１であって、ハーフフブリッジ回路の模式的回路構成は、図２４に示すように表される。
【０１７４】
また、第３の実施の形態に係るパワー回路１を搭載したパワーモジュール２において、樹脂層を形成前の上面図は、図２５に示すように表される。
【０１７５】
第３の実施の形態に係るパワー回路１においては、短絡電流経路の寄生インダクタンスを抑制することによって、ドレイン電圧サージを低減するために、正側電力端子Ｐ・負側電力端子Ｎ間に接続されたスナバキャパシタＣPNを備える。図示は省略されているが、その他の構成は、制御回路を備える第１〜第２の実施の形態に係るパワー回路１と同様である。
【０１７６】
スナバキャパシタＣPNによって、短絡電流経路の寄生インダクタンスが低減するため、ドレイン電圧サージを抑制するだけでなく、誤オンが発生した場合の短絡時間も減少し、発振継続用の供給エネルギーを減少化可能である。すなわち、第３の実施の形態に係るパワー回路１においては、正側電力端子Ｐ・負側電力端子Ｎ間に接続されたスナバキャパシタＣPNを内蔵させることによって、発振抑制可能である。尚、正側電力端子Ｐ・負側電力端子Ｎ間に接続されたスナバキャパシタＣPNを内蔵させる手法は、第１〜第２の実施の形態に係るパワー回路１においても同様に適用可能であり、同様に発振抑制可能である。
【０１７７】
パワーモジュール２に内蔵されるスナバキャパシタＣPNにはモジュールの大きさによってサイズ制限があり、容量値が小さいとリンギングや短絡発生時の電圧降下と電源からスナバキャパシタＣPNへの充電によって正側電力端子Ｐ・負側電力端子Ｎ間電圧およびドレイン電流が振動し、破壊・ノイズ源となるため容量値設計や対象とする電源回路の選定が必要になる。この手法と第１〜第３の実施の形態に係るパワー回路を組み合わせることによって、より効果的に発振を抑制できる。誤オンが発生した場合の短絡時間は、ゲート・ソースセンス間短絡経路の寄生インダクタンスも影響するため、ゲート・ソース間短絡経路の寄生インダクタンスも、合わせて調整されていてよい。
【０１７８】
特に、第３の実施の形態に係るパワー回路１を搭載したパワーモジュール２においては、短絡やリンギングに関与する寄生インダクタンスをより低減化するために短絡経路から正側電力端子Ｐ・負側電力端子Ｎを除外するモジュール内レイアウトの工夫を実施している。すなわち、図２５に示すように、上面板電極２２4を正側電力端子Ｐ方向に延長した延長電極２５4と、電極パターン１２1上に配置した柱状接続電極１８1とを備え、延長電極２５4・柱状接続電極１８1間に複数のスナバキャパシタＣPN1・ＣPN2・ＣPN3を並列接続しても良い。なお、柱状接続電極１８1は、Ｃｕなどの金属柱などで形成可能であり、また、正側電力端子Ｐの延長部として形成しても良い。スナバキャパシタＣPN1・ＣPN2・ＣPN3としては、セラミックコンデンサなどを適用可能である。
【０１７９】
第３の実施の形態に係るパワーモジュール２においては、図２５に示すように、延長電極２５4・柱状接続電極１８1間に跨るように直接複数のスナバキャパシタＣPN1・ＣPN2・ＣPN3を並列接続させることで、短絡やリンギングに関与する寄生インダクタンスの低減化可能である。また、正側電力端子Ｐ・負側電力端子Ｎの頂面より上面板の頂面を低く設定しておくことで、複数のスナバキャパシタＣPN1・ＣPN2・ＣPN3を並列接続する配置の余白が取ることができる。
【０１８０】
（変形例１）
第３の実施の形態の変形例１に係るパワーモジュール２であって、ハーフブリッジ内蔵モジュールにおいて、樹脂層を形成前の上面図は図２６に示すように表される。
【０１８１】
また、第３の実施の形態の変形例１に係るパワー回路１であって、図２６に対応するハーフフブリッジ回路の模式的回路構成は、図２７に示すように表される。
【０１８２】
第３の実施の形態の変形例１に係るパワー回路１においては、短絡電流経路の寄生インダクタンスを抑制することによって、ドレイン電圧サージを低減するために、正側電力端子Ｐ・負側電力端子Ｎ間に直列接続されたスナバキャパシタＣPN1・ＣPN2・ＣPN3を備える。
【０１８３】
その他の構成は、第３の実施の形態に係るパワー回路１と同様である。
【０１８４】
なお、図２６・図２７には、正側電力端子Ｐ・負側電力端子Ｎに伴う寄生的なインダクタンスとして電力端子インダクタンスＬＰ１・ＬＳ１が模式的に図示されている。第３の実施の形態の変形例１に係るパワー回路１においても、正側電力端子Ｐ・負側電力端子Ｎに伴う寄生的なインダクタンスとしての電力端子インダクタンスＬＰ１・ＬＳ１を除外した動作を行うことができる。
【０１８５】
スナバキャパシタＣPN1・ＣPN2・ＣPN3によって、発振継続用の供給エネルギーを減少化可能である。すなわち、第３の実施の形態の変形例１に係るパワー回路１においても、正側電力端子Ｐ・負側電力端子Ｎ間に直列接続されたスナバキャパシタＣPN1・ＣPN2・ＣPN3を内蔵させることによって、発振抑制可能である。
【０１８６】
特に、第３の実施の形態の変形例１に係るパワー回路１を搭載したパワーモジュール２においては、短絡やリンギングに関与する寄生インダクタンスをより低減化するために短絡経路から正側電力端子Ｐ・負側電力端子Ｎを除外するモジュール内レイアウトの工夫を実施している。すなわち、図２６に示すように、電極パターン１２1・１２4・１２nに隣接配置される隣接パターンＴＰ１・ＴＰ４を備え、スナバキャパシタＣPN1を電極パターン１２1・隣接パターンＴＰ１間に接続し、スナバキャパシタＣPN2を隣接パターンＴＰ１・ＴＰ４間に接続し、スナバキャパシタＣPN3を隣接パターンＴＰ４・電極パターン１２n間に接続している。スナバキャパシタＣPN1・ＣPN2・ＣPN3としては、セラミックコンデンサなどを適用可能である。
【０１８７】
第３の実施の形態の変形例１に係るパワーモジュール２においては、正側電力端子Ｐ・負側電力端子Ｎ間に直列接続されたスナバキャパシタＣPN1・ＣPN2・ＣPN3をパターン間を跨るように配置して、関与する寄生インダクタンスを低減化可能である。スナバキャパシタＣPN1・ＣPN2・ＣPN3を直列接続することによって、直列接続されたスナバキャパシタの耐圧向上が可能である。ここで、スナバキャパシタＣPN1・ＣPN2・ＣPN3の数値例は、１個当たり例えば、約１０ｎＦ／耐圧６００Ｖであり、複数個のスナバキャパシタを直列に接続することで耐圧を確保しつつ所望の機能を得ることができる。このときの各スナバキャパシタおよび実装パターンは、ハーフブリッジとスナバキャパシタによって形成される閉ループ回路の一部と並列に配置されることによって、該閉ループ内の寄生インダクタンスが低減されていることによってその効果が強化される。また、ＣPN1・ＣPN2・ＣPN3はそれぞれ複数個のスナバキャパシタが並列接続されて形成されていても、それぞれの容量に印加される電圧のバランスを取るための抵抗が挿入されていてもよく、その容量値が該閉ループの共振周波数を調整するように設計されていてもよい。
【０１８８】
（変形例２）
第３の実施の形態の変形例２に係るパワーモジュール２であって、ハーフブリッジ内蔵モジュールにおいて、樹脂層を形成前の上面図は図２８に示すように表される。
【０１８９】
また、第３の実施の形態の変形例２に係るパワー回路１であって、図２８に対応するハーフフブリッジ回路の模式的回路構成は、図２９に示すように表される。
【０１９０】
第３の実施の形態の変形例２に係るパワー回路１においては、短絡電流経路の寄生インダクタンスを抑制することによって、ドレイン電圧サージを低減するために、正側電力端子Ｐ・負側電力端子Ｎ間にＲＣＤスナバ回路（ＲS1・ＣS1・ＤS1およびＲS4・ＣS4・ＤS4）を備える。その他の構成は、第３の実施の形態に係るパワー回路１と同様である。
【０１９１】
ＲＣＤスナバ回路（ＲS1・ＣS1・ＤS1およびＲS4・ＣS4・ＤS4）によって、発振継続用の供給エネルギーを減少化可能である。すなわち、第３の実施の形態の変形例２に係るパワー回路１においても、正側電力端子Ｐ・負側電力端子Ｎ間にＲＣＤスナバ回路（ＲS1・ＣS1・ＤS1およびＲS4・ＣS4・ＤS4）を内蔵させることによって、発振抑制可能である。
【０１９２】
特に、第３の実施の形態の変形例２に係るパワー回路１を搭載したパワーモジュール２においては、短絡やリンギングに関与する寄生インダクタンスをより低減化するために短絡経路から正側電力端子Ｐ・負側電力端子Ｎを除外するモジュール内レイアウトの工夫を実施している。すなわち、図２８に示すように、電極パターン１２1・１２4・１２nに隣接配置される抵抗パターンＲS1・ＲS4を備え、スナバキャパシタＣS1を電極パターン１２1・抵抗パターンＲS1間に接続し、スナバキャパシタＣS4を電極パターン１２4・抵抗パターンＲS4間に接続し、スナバダイオードＤS1を抵抗パターンＲS1・電極パターン１２4間に接続し、スナバダイオードＤS4を抵抗パターンＲS4・電極パターン１２n間に接続している。また、電極パターン１２n・抵抗パターンＲS1間は、ボンディングワイヤＢＷR1で接続され、抵抗パターンＲS4・電極パターン１２1間は、ボンディングワイヤＢＷR4で接続されている。スナバキャパシタＣS1・ＣS4としては、セラミックコンデンサなどを適用可能である。スナバダイオードＤS1・ＤS4としては、Ｓｉ系ＳＢＤ、ＳｉＣ系あるいはＧａＮ系などのワイドギャップ半導体を用いたＳＢＤなどを適用可能である。
【０１９３】
第３の実施の形態の変形例２に係るパワーモジュール２においては、正側電力端子Ｐ・負側電力端子Ｎ間にＲＣＤスナバ回路（ＲS1・ＣS1・ＤS1およびＲS4・ＣS4・ＤS4）をパターン間を跨るように、またはワイヤ結線で各素子を接続させ、関与する寄生インダクタンスを低減化可能である。
【０１９４】
（基板構造）
第１〜第３の実施の形態に係るパワーモジュール２に適用される基板構造であって、主基板（セラミック基板）１０、およびセラミック基板１０上に配置される信号基板１４の模式的断面構造は、図３０に示すように表される。信号基板１４もセラミック基板で形成可能である。この図においてセラミック基板１０と信号基板１４を接続するためのはんだ層等は省略されている。
【０１９５】
セラミック基板１０は表面および裏面に、銅プレート層１０ａおよび銅プレート層１０ｂを備える。信号基板１４も表面および裏面に、銅プレート層１４ａおよび銅プレート層１４ｂを備える。ここで、信号基板１４の厚さは、例えば約０．８ｍｍ程度、銅プレート層１４ａおよび銅プレート層１４ｂの厚さは、例えば、約０．４ｍｍ程度であり、制御回路をＭＩＳＦＥＴから空間的に分離して放射ノイズの影響を低減できる値に設計されていてよい。銅プレート層１０ｂは、ヒートスプレッダーとしての機能を有する。
【０１９６】
第１〜第３の実施の形態に係るパワーモジュール２において、第１信号基板１４1の内部または主基板１０と第１信号基板１４1の間に放射ノイズを遮蔽するシールドを備えていても良い。同様に、第２信号基板１４4の内部または主基板１０と第２信号基板１４4の間に放射ノイズを遮蔽するシールドを備えていても良い。
【０１９７】
第１〜第３の実施の形態に係るパワーモジュール２に適用される基板構造であって、主基板（セラミック基板）１０、およびセラミック基板１０上に配置され、内部にシールド層１４ＢＲを有する信号基板１４の模式的断面構造は、図３１に示すように表される。この図においてセラミック基板１０と信号基板１４を接続するためのはんだ層等は省略されている。
【０１９８】
第１〜第３の実施の形態に係るパワーモジュール２に適用される基板構造であって、セラミック基板１０、およびセラミック基板１０上にシールド金属板１５を介して配置され、内部にシールド層１４ＢＲを有する信号基板１４の模式的断面構造は、図３２に示すように表される。この図においてセラミック基板１０と信号基板１４を接続するためのはんだ層等は省略されている。
【０１９９】
第１の実施の形態に係るパワーモジュール２において、ゲートダイオードＤG1・ＤG4は、信号基板１４1・１４4上に配置することで、半導体チップの瞬間的な発熱の影響を回避するだけでなく、信号基板１４1・１４4の内部にシールド層１４ＢＲを設けることで、放射ノイズの影響による制御回路の誤動作を防止することができる。また、主基板１０と第２信号基板１４4の間に放射ノイズを遮蔽するシールド金属板１５を備えていても同様の効果が得られる。
【０２００】
同様に、第２の実施の形態に係るパワーモジュール２において、アクティブミラークランプ用トランジスタＱM1・ＱM4は、信号基板１４1・１４4上に配置することで、半導体チップの瞬間的な発熱の影響を回避するだけでなく、信号基板１４1・１４4の内部にシールド層１４ＢＲを設けることで、放射ノイズの影響による、特にアクティブミラークランプゲート制御回路の誤動作を防止することができる。また、主基板１０と第２信号基板１４4の間に放射ノイズを遮蔽するシールド金属板１５を備えていても同様の効果が得られる。さらに、ゲート用信号配線パターンＧＬ１・ＧＬ４およびソースセンス用信号配線パターンＳＬ１・ＳＬ４の放射ノイズ耐性について、距離を離している以上の効果が得られる。
【０２０１】
[第４の実施の形態]
第４の実施の形態に係るパワー回路であって、ディスクリートデバイスで構成した回路構成例は、図３３（ａ）に示すように表され、図３３（ａ）に対応するパワーモジュール３の平面構成例は、図３３（ｂ）に示すように表される。
【０２０２】
第４の実施の形態に係るパワーモジュール３は、図３３（ｂ）に示すように、金属ダイ１４０上にドレインが接続されたＭＩＳＦＥＴＱ１は、パッケージ１５０に収納されている。ゲートダイオードＤG1は、パッケージ１５０内において、ソースセンス端子ＳＳＴ１上にアノードが接続されるように配置されている。ＭＩＳＦＥＴＱ１のソースパッド電極ＳＰ・ゲートパッド電極ＧＰは、図３３（ｂ）に示すように、表面側に配置されている。
【０２０３】
第４の実施の形態に係るパワーモジュール３においては、ＭＩＳＦＥＴＱ１のゲートＧ１は、ゲートパッド電極ＧＰに対応し、ＭＩＳＦＥＴＱ１のソースセンスＳＳ１は、ソースＳと共通接続されたソースパッド電極ＳＰに対応している。
【０２０４】
さらに、パッケージ１５０内において、ソースパッド電極ＳＰ・ソースセンス端子ＳＳＴ１間はボンディングワイヤＢＷS1を介して接続され、ゲートパッド電極ＧＰ・ゲート端子ＧＴ１間は、ボンディングワイヤＢＷG1を介して接続され、ソースセンス端子ＳＳＴ１上に配置されたゲートダイオードＤG1のカソードＫ・ゲート端子ＧＴ１間は、ボンディングワイヤＢＷGSを介して接続されている。ＭＩＳＦＥＴＱ１のドレインが接続された金属ダイ１４０は、そのまま延在して、ダイオード端子ＤＴを形成している。
【０２０５】
第４の実施の形態に係るパワーモジュール３においても、パッケージ１５０内において、ゲートダイオードＤG1をＭＩＳＦＥＴＱ１に近接させて配置することによって、ゲート端子ＧＴ１およびソースセンス端子ＳＳＴ１に関与する寄生インダクタンスを低減化可能である。
【０２０６】
第４の実施の形態に係るパワーモジュール３においては、ドレイン・ソース間に電流が導通すると、ソースパッド電極ＳＰ・ソース端子ＳＴ１間のインダクタンス成分が起電し、ゲート・ソース間に印加される電圧が阻害され、その結果、スイッチ応答が遅くなり、ドレイン電圧変化ｄＶds／ｄｔが小さくなる。この結果、帰還容量による分圧が抑制され、ゲート電圧の上昇が抑制されているため元々ソース配線の起電によって誤オンはしにくくなっているが、誤オンが起きた場合にもゲートダイオードＤG1によって発振に至ることを抑制できる。
【０２０７】
第４の実施の形態によれば、誤オンから寄生発振への誘発を抑制したパワー回路およびパワーモジュールを提供することができる。
【０２０８】
（変形例）
第４の実施の形態の変形例に係るパワーモジュール３あって、ハイブリッドデバイスで構成した模式的鳥瞰構成は、図３４（ａ）に示すように表され、図３４（ａ）において、ＭＩＳＦＥＴＱ１上にダイオードを搭載した構造部分の模式的断面構造は、図３４（ｂ）に示すように表される。回路構成は、図３３（ａ）と同様に表される。ＭＩＳＦＥＴＱ１は、図３４では、詳細構造を省略しているが、図２および図３に示されたＳｉＣ系ＭＩＳＦＥＴの構造が適用可能である。
【０２０９】
第４の実施の形態の変形例に係るパワーモジュール３においては、図３４（ａ）・図３４（ｂ）に示すように、のソースパッド電極ＳＰ・ゲートパッド電極ＧＰは、図３４（ｂ）に示すように、表面側に配置され、ゲートダイオードＤG1は、ＭＩＳＦＥＴＱ１のソースパッド電極ＳＰ上にアノードが接続されて配置され、ゲートダイオードＤG1のカソードＫはボンディングワイヤＢＷGKを介してＭＩＳＦＥＴＱ１のゲートパッド電極ＧＰに接続されている。
【０２１０】
第４の実施の形態の変形例に係るパワーモジュール３においては、ＭＩＳＦＥＴＱ１のゲートＧ１は、ゲートパッド電極ＧＰに対応し、ＭＩＳＦＥＴＱ１のソースセンスＳＳ１は、ソースＳと共通接続されたソースパッド電極ＳＰに対応している。
【０２１１】
さらに、第４の実施の形態の変形例に係るパワーモジュール３は、図示は省略されているが、第４の実施の形態と同様に、パッケージ１５０内に収納され、ソースパッド電極ＳＰ・ソースセンス端子ＳＳＴ１間はボンディングワイヤＢＷS1を介して接続され、ゲートパッド電極ＧＰ・ゲート端子ＧＴ１間は、ボンディングワイヤＢＷG1を介して接続されている。ＭＩＳＦＥＴＱ１のドレインが接続された金属ダイ１４０は、そのまま延在して、ダイオード端子ＤＴを形成している。
【０２１２】
第４の実施の形態の変形例に係るパワーモジュール３においても、パッケージ１５０内において、ゲートダイオードＤG1をＭＩＳＦＥＴＱ１に近接させて配置することによって、ゲート端子ＧＴ１およびソースセンス端子ＳＳＴ１に関与する寄生インダクタンスを低減化可能である。この制御回路は、ＭＩＳＦＥＴＱ１と同一チップ内の別領域に作りこまれていてもよい。
【０２１３】
第４の実施の形態の変形例によれば、誤オンから寄生発振への誘発を抑制したパワー回路およびパワーモジュールを提供することができる。
【０２１４】
第１〜第４の実施の形態に係るパワー回路およびパワーモジュールは、ＳｉＣパワーモジュールを適用したＨＥＶ／ＥＶ、インホイールモータ向けのコンバータ、インバータ（バッテリーから昇圧するための力率改善（ＰＦＣ：Power Factor Correction）回路やモータ駆動用３相インバータ）、太陽電池システムのパワーコンディショナー向けコンバータ、産業機器向けのコンバータおよびインバータなどに適用可能である。特に、第１〜第４の実施の形態に係るパワー回路およびパワーモジュールは、パッシブ素子の小型化のために、高周波動作および小型化が要求されるコンバータおよびインバータにおいて、有効に適用可能である。
【０２１５】
以上説明したように、本発明によれば、誤動作および寄生発振を抑制し、高速スイッチング性能のパワー回路およびパワーモジュールを提供することができる。
【０２１６】
[その他の実施の形態]
上記のように、第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。また、主基板を使わずにパターンのみを金属板や金属フレームで用意し、樹脂封止や絶縁シートなどで主基板の役割であるパターン同士の配置関係保持、絶縁保持を実現したパワー回路、パワーモジュールについても同様の対策によって同様の効果が得られる。
【０２１７】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０２１８】
本発明のパワーモジュールおよびパワー回路は、ＳｉＣパワーモジュールインテリジェントパワーモジュールなどパワーデバイス全般に利用可能であり、特に、ＨＥＶ／ＥＶ、インホイールモータ向けのコンバータ、インバータ（バッテリーから昇圧するためのＰＦＣ回路やモータ駆動用３相インバータ）、太陽電池システムのパワーコンディショナー向け昇圧コンバータ、産業機器向けのコンバータ、インバータなど幅広い応用分野に適用可能である。
【符号の説明】
【０２１９】
１…パワー回路
２、３…パワーモジュール
１０…セラミック基板（主基板）
１２、１２0、１２1、１２4、１２n…主配線導体（電極パターン）
１０ａ、１０ｂ、１４ａ、１４ｂ…銅プレート層
１４、１４1、１４4…信号基板
１４ＢＲ…シールド層
１５…シールド金属板
１８1…柱状接続電極
２２、２２1、２２4…上面板電極
２４…ｎ+ドレイン領域
２５4…延長電極
２６、２６Ｎ…半導体基板（ドリフト層）
２８…ｐボディ領域
３０…ソース領域
３２…ゲート絶縁膜
３４…ソース電極
３６…ドレイン電極
３８、３８ＴＧ…ゲート電極
４４、４４Ｕ、４４Ｂ…層間絶縁膜
５０…ゲートドライバ
５２…パワーモジュール部
５４…三相交流モータ
１００、Ｑ、Ｑ１〜Ｑ６…半導体デバイス（ＳｉＣ  ＭＩＳＦＥＴ、半導体チップ）
１２０…樹脂層
ＱM1、ＱM4…アクティブミラークランプ用トランジスタ
ＤG1、ＤG4…ゲートダイオード
ＢＤ…ボディダイオード
ＤS1、ＤS4…スナバダイオード
Ｐ…正側電力端子
Ｎ…負側電力端子
Ｏ、Ｕ、Ｖ、Ｗ…出力端子
ＧＴ、ＧＴ１、ＧＴ４…ゲート端子（信号端子）
ＭＧＴ１、ＭＧＴ４…アクティブミラークランプ用ゲート端子
ＭＳＴ１、ＭＳＴ４…アクティブミラークランプ用ソース端子
ＳＳＴ１、ＳＳＴ４…ソースセンス端子（信号端子）
Ｄ、Ｄ１、Ｄ４…ドレイン（電極パターン）
ＳＳ１、ＳＳ４…ソースセンス
Ｓ１、Ｓ４…ソース（電極パターン）
ＧＷ１、ＧＷ４…ゲート用ワイヤ
ＳＳＷ１、ＳＳＷ４…ソースセンス用ワイヤ
ＳＬ１、ＳＬ４…ソースセンス用信号配線パターン
ＧＬ１、ＧＬ４…ゲート用信号配線パターン
ＢＷS1、ＢＷS4、ＢＷR1、ＢＷR44、ＢＷG1、ＢＷGS、ＢＷGK…ボンディングワイヤ
ＳＰ…ソースパッド電極
ＳＳＰ…ソースセンスパッド電極
ＧＰ…ゲートパッド電極
Ａ…アノード電極
Ｋ…カソード電極
ＥＰ…接地パターン
ＴＰ１、ＴＰ４…隣接パターン電極
Ｃgs…ゲート・ソース間キャパシタンス
Ｃgd…ゲート・ドレイン間キャパシタンス
Ｃds…ドレイン・ソース間キャパシタンス
ＣGP…寄生ゲートキャパシタンス
Ｃgp…分布ゲートキャパシタンス
Ｃ１、ＣE…キャパシタ
ＣB、ＣPN、ＣPN1、ＣPN2、ＣPN3、ＣS1、ＣS4…スナバキャパシタ
ＣG1、ＣG4…ゲート負バイアス印加用キャパシタ
ＬGP、ＬGP1、ＬGP4…寄生ゲートインダクタンス
ＬSP、ＬSP1、ＬSP4…寄生ソースインダクタンス
ｌgp…分布ゲートインダクタンス
Ｌ１、ＬG、ＬE、ＬCE、ＬC1…インダクタンス
ＬＳ１、ＬＰ１…電力端子インダクタンス
ＲS1、ＲS4…スナバ抵抗
Ｖgs、Ｖgs,H、Ｖgs,L…ゲート・ソースセンス間電圧
Ｖds、Ｖds,H、Ｖds,L…ドレイン・ソース間電圧
Ｖgd…ゲート・ドレイン間電圧
Ｅ…電源電圧
Ｉi…流入電流
Ｉd,H、Ｉd,L…ドレイン電流。
【図１】
2015126342.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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