(57)【要約】【課題】高計数率かつ高分解能な信号処理装置を提供する。【解決手段】第１のアナログ−デジタル変換器が、電磁波に対応する電荷を積分処理する積分器からの積分出力を用いて、電荷のデジタルデータを生成するアナログ−デジタル変換処理を、積分器の積分処理と並行して行う。そして、ヒストグラム作成部が、第１のアナログ−デジタル変換器により生成されたデジタルデータから、電磁波のエネルギー分布を示すヒストグラムを作成する。【選択図】図４
2015065531.tif 000002
【特許請求の範囲】
【請求項１】
電磁波に対応する電荷を積分処理する積分器と、
前記積分器からの積分出力を用いて、前記電荷のデジタルデータを生成するアナログ−デジタル変換処理を、前記積分器の積分処理と並行して行う第１のアナログ−デジタル変換器と、
前記第１のアナログ−デジタル変換器により生成されたデジタルデータから、前記電磁波のエネルギー分布を示すヒストグラムを作成するヒストグラム作成部と
を有する信号処理装置。
【請求項２】
前記積分器に対して、前記電荷を積分処理する積分期間を設定する積分期間設定部を有し、
前記積分器は、前記電荷を蓄電する積分コンデンサと、前記積分コンデンサを放電する放電回路とを備え、
前記第１のアナログ−デジタル変換器は、前記積分出力と所定の閾値とを比較する比較器と、前記積分出力の値が前記所定の閾値以上となった回数を、前記電荷のデジタルデータとして出力するカウンタとを備え、前記積分期間中において、前記積分出力の値が前記所定の閾値以上となっている間の、前記比較器の比較出力を、前記放電回路に供給して、前記積分コンデンサを放電すること
を特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記積分期間終了の際に、前記所定の閾値よりも低い値の前記積分出力を出力する出力制御部と、
前記所定の閾値よりも低い値の前記積分出力のデジタルデータを生成する第２のアナログ−デジタル変換器とを有し、
前記ヒストグラム作成部は、前記第１のアナログ−デジタル変換器および前記第２のアナログ−デジタル変換器からのデジタルデータから、前記電磁波のエネルギー分布を示すヒストグラムを作成すること
を特徴とする請求項２に記載の信号処理装置。
【請求項４】
前記積分器は、前記電荷を蓄電する少なくとも２つの積分コンデンサと、前記各積分コンデンサの蓄電および放電を行う少なくとも２つの放電回路とを備え、
前記積分期間中において、前記比較器の比較出力が前記所定の閾値以上となる毎に、蓄電状態の積分コンデンサを放電状態に、放電状態の積分コンデンサを蓄電状態とするように前記各放電回路を制御することで、前記比較器の比較出力が前記所定の閾値以上となる毎に、前記放電状態の積分コンデンサを前記積分器に接続する放電制御回路を有すること
を特徴とする請求項２または請求項３に記載の信号処理装置。
【請求項５】
前記積分器は、正の電荷を蓄電する積分コンデンサおよび負の電荷を蓄電する積分コンデンサを備え、
前記電磁波に対応する電荷から互いに極性が異なる正の電荷および負の電荷を生成して前記積分器に供給する差動変換部と、
前記各積分コンデンサと略同容量であり、正の電荷および負の電荷を蓄電するコンデンサと、
前記積分期間中において、前記比較器の比較出力が前記所定の閾値以上となる毎に、前記差動変換部から前記積分器に対して正の電荷を供給しているラインに対して、前記コンデンサに蓄電されている前記負の電荷を供給すると共に、前記差動変換部から前記積分器に対して負の電荷を供給しているラインに対して、前記コンデンサに蓄電されている前記正の電荷を供給することで、前記積分器に供給される電荷を相殺する電荷相殺回路と
を有することを特徴とする請求項２または請求項３に記載の信号処理装置。
【請求項６】
前記比較器には、それぞれ値の異なる少なくとも第１の閾値および第２の閾値が設定されており、前記第１の閾値と前記積分出力とを比較し、前記積分出力の値が前記第１の閾値以上の値となった後に、前記第２の閾値と前記積分出力とを比較する比較処理を行うこと
を特徴とする請求項２から請求項５のうち、いずれか一項に記載の信号処理装置。
【請求項７】
第１のアナログ−デジタル変換器が、電磁波に対応する電荷を積分処理する積分器からの積分出力を用いて、前記電荷のデジタルデータを生成するアナログ−デジタル変換処理を、前記積分器の積分処理と並行して行う第１ステップと、
ヒストグラム作成部が、第１ステップで生成されたデジタルデータから、前記電磁波に対応するヒストグラムを作成する第２ステップと
を有する信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、信号処理装置および信号処理方法に関する。
【背景技術】
【０００２】
今日において、フォトンカウンティング（Photon  Counting）方式の検出器を用いたフォトンカウンティングＣＴ装置（ＣＴ：Computed  Tomography）が知られている。フォトンカウンティング方式の検出器は、積分型の検出器と異なり、被検体を透過したＸ線光子を個々に計数可能な信号を出力する。従って、フォトンカウンティングＣＴ装置は、ＳＮ比（signal  to  noise  ratio）の高いＸ線ＣＴ画像の再構成が可能となる。
【０００３】
また、フォトンカウンティング方式の検出器が出力した信号は、Ｘ線光子のエネルギーの計測（弁別）に用いることができる。従って、フォトンカウンティングＣＴ装置では、１種類の管電圧のＸ線を曝射することで収集された投影データを、複数のエネルギー成分に分けて画像化することができる。
【０００４】
フォトンカウンティング方式の検出器としては、入射したＸ線光子をシンチレータにより、一旦、可視光（シンチレータ光）に変換し、シンチレータ光を光電子増倍管等の光センサで電気信号（電荷）に変換する「間接変換型の検出器」が知られている。光センサは、シンチレータにより放射線から変換されたシンチレーション光子を一つ一つ検出し、シンチレータに入射した放射線の検出およびその放射線のエネルギーの測定を行う。
【０００５】
ここで、近年、シリコンをベースとした光電子増倍器の開発が盛んになると共に、シンチレータと光電子増倍器を用いたフォトンカウンティング方式の検出器等の微弱光検出システムは発展を遂げ、さらに性能向上を目的とした開発が続けられている。
【０００６】
従来の微弱光検出システムにおいて、光電子増倍器からの電荷は、積分回路で所定時間、積分処理されることで電圧に変換され、サンプルホールド処理された後に、ＡＤ変換処理（アナログ−デジタル変換処理）される。得られたデジタル信号は、デジタル信号処理によりヒストグラム化される。
【０００７】
このような従来の微弱光検出システムの場合、電荷の計数率（＝シンチレーション光子の計数率）が、ＡＤ変換時間により律速される。高計数率を実現するには、フラッシュ方式等の高速ＡＤ変換方式を適用することが好ましい。しかし、フラッシュ方式等の高速ＡＤ変換方式は、多数の比較器が必要となり、回路面積および消費電力が大きくなるため、適用し難いのが現状である。
【０００８】
特に、フォトンカウンティングＣＴ装置の場合、シンチレータに入射するＸ線の計数率は、例えば１０８ｃｐｓ（１秒間のカウント数）程度となることが予測される。このため、高速かつ高エネルギーのデータを、数百チャンネルで同時に高分解能で計測可能な読み出し回路の開発が求められる。しかし、上述のようにフラッシュ方式等の高速ＡＤ変換方式は、多数の比較器で回路面積および消費電力が大きくなることから適用し難く、既存の読み出し回路では、数百チャンネルを同時に計測することは困難となっている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−９４３７９号公報
【特許文献２】特開２００４−２３７５０号公報
【特許文献３】特開２００４−１１２０７７号公報
【特許文献４】特開２００６−７８２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする課題は、高計数率かつ高分解能な信号処理装置および信号処理方法を提供することである。
【課題を解決するための手段】
【００１１】
実施形態によれば、第１のアナログ−デジタル変換器が、電磁波に対応する電荷を積分処理する積分器からの積分出力を用いて、電荷のデジタルデータを生成するアナログ−デジタル変換処理を、積分器の積分処理と並行して行う。そして、ヒストグラム作成部が、第１のアナログ−デジタル変換器により生成されたデジタルデータから、電磁波のエネルギー分布を示すヒストグラムを作成する。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１の実施形態のフォトンカウンティングＣＴ装置の構成を示す図である。
【図２】図２は、第１の実施形態のフォトンカウンティングＣＴ装置に設けられている検出器の平面図である。
【図３】図３は、第１の実施形態のフォトンカウンティングＣＴ装置の検出器に設けられているアナログフロントエンドのブロック図である。
【図４】図４は、第１の実施形態のフォトンカウンティングＣＴ装置のアナログフロントエンドの各コアの積分器および第１ＡＤＣ周辺の詳細なブロック図である。
【図５】図５は、各コアの積分器および第１ＡＤ変換器周辺の各部の動作を説明するためのタイミングチャートである。
【図６】図６は、第１の実施形態のフォトンカウンティングＣＴ装置のアナログフロントエンドの各コアに設けられている第２ＡＤ変換器のブロック図である。
【図７】図７は、第１の実施形態のフォトンカウンティングＣＴ装置において、各コアに前段および後段の２段構成でＡＤ変換器を設けることで向上する分解能を説明するための図である。
【図８】図８は、第１の実施形態のフォトンカウンティングＣＴ装置の各コアに設けられているカウンタで生成されるヒストグラムの一例を示す図である。
【図９】図９は、第２の実施形態のフォトンカウンティングＣＴ装置の各コアに設けられている積分器および第１ＡＤ変換器周辺の詳細なブロック図である。
【図１０】図１０は、第２の実施の形態における、各コアの積分器および第１ＡＤ変換器周辺の各部の動作を説明するためのタイミングチャートである。
【図１１】図１１は、第３の実施形態のフォトンカウンティングＣＴ装置の各コアに設けられている積分器および第１ＡＤ変換器周辺の詳細なブロック図である。
【図１２】図１２は、第３の実施の形態における、各コアの積分器および第１ＡＤ変換器周辺の各部の動作を説明するためのタイミングチャートである。
【図１３】図１３は、第４の実施形態のフォトンカウンティングＣＴ装置の各コアに設けられている積分器および第１ＡＤ変換器周辺の詳細なブロック図である。
【図１４】図１４は、第４の実施の形態における、各コアの積分器および第１ＡＤ変換器周辺の各部の動作を説明するためのタイミングチャートである。
【図１５】図１５は、第４の実施形態のフォトンカウンティングＣＴ装置において、各コアのＡＤ変換器を前段および後段の２段構成とすると共に、前段のＡＤ変換器に２種類の閾値を設定することで向上する分解能を説明するための図である。
【発明を実施するための形態】
【００１３】
以下、信号処理装置および信号処理方法を適用した実施形態を、図面を参照して詳細に説明する。信号処理装置および信号処理方法は、電磁波を電荷に変換する変換部に適用して好適である。また、電磁波の周期が短く、高い計数率となる機器に適用して好適である。以下、一例として、信号処理装置および信号処理方法を、Ｘ線光子に対応するシンチレータ光を電荷に変換する「間接変換型の検出器」が設けられたフォトンカウンティングＣＴ装置を、図面を参照して詳細に説明する。
【００１４】
なお、信号処理装置および信号処理方法は、入射された電磁波を直接、電荷に変換する「直接変換型の検出器」が設けられた機器に適用してもよい。この場合でも、後述と同じ効果が得られる。詳しくは、以下の説明を参照されたい。
【００１５】
（第１の実施の形態）
フォトンカウンティングＣＴ装置は、被検体を透過したＸ線に由来する光子（Ｘ線光子）を、フォトンカウンティング方式の検出器を用いて計数することで、ＳＮ比の高いＸ線ＣＴ画像データを再構成する。個々の光子は、異なるエネルギーを有する。フォトンカウンティングＣＴ装置は、光子のエネルギー値の計測を行うことで、Ｘ線のエネルギー成分の情報を得る。フォトンカウンティングＣＴ装置は、１種類の管電圧でＸ線管を駆動して収集された投影データを複数のエネルギー成分に分けて画像化する。
【００１６】
図１に、実施形態のフォトンカウンティングＣＴ装置の構成を示す。図１に示すように、フォトンカウンティングＣＴ装置は、架台装置１０と、寝台装置２０と、コンソール装置３０とを有する。
【００１７】
架台装置１０は、照射制御部１１と、Ｘ線発生装置１２と、検出器１３と、収集部（DAS：data acquisition system）１４と、回転フレーム１５と、駆動部１６とを有する。架台装置１０は、被検体ＰにＸ線を曝射し、被検体Ｐを透過したＸ線を計数する。
【００１８】
回転フレーム１５は、Ｘ線発生装置１２と検出器１３とを被検体Ｐを挟んで対向するように支持している。回転フレーム１５は、後述する駆動部１６によって、被検体Ｐを中心とした円軌道にて高速に回転する円環状のフレームである。
【００１９】
Ｘ線発生装置１２は、Ｘ線管１２ａと、ウェッジ１２ｂと、コリメータ１２ｃとを有する。Ｘ線発生装置１２は、Ｘ線を発生して被検体Ｐへ曝射する装置である。Ｘ線管１２ａは、後述するＸ線発生装置１２から供給される高電圧により、被検体ＰにＸ線を曝射する真空管である。Ｘ線管１２ａは、回転フレーム１５の回転に従って回転しながら、被検体Ｐに対してＸ線ビームを曝射する。Ｘ線管１２ａは、ファン角およびコーン角を持って広がるＸ線ビームを発生する。
【００２０】
ウェッジ１２ｂは、Ｘ線管１２ａから曝射されたＸ線のＸ線量を調節するためのＸ線フィルタである。具体的には、ウェッジ１２ｂは、Ｘ線管１２ａから被検体Ｐへ曝射されるＸ線が、予め定められた分布になるように、Ｘ線管１２ａから曝射されたＸ線を透過して減衰するフィルタである。
【００２１】
例えば、ウェッジ１２ｂは、所定のターゲット角度や所定の厚みとなるようにアルミニウムを加工したフィルタである。なお、ウェッジは、ウェッジフィルター（wedge  filter）、または、ボウタイフィルター（bow-tie  filter）とも呼ばれる。コリメータ１２ｃは、後述する照射制御部１１の制御により、ウェッジ１２ｂによってＸ線量が調節されたＸ線の曝射範囲を絞り込むためのスリットである。
【００２２】
照射制御部１１は、高電圧発生部として、Ｘ線管１２ａに高電圧を供給する装置であり、Ｘ線管１２ａは、照射制御部１１から供給される高電圧を用いてＸ線を発生する。照射制御部１１は、Ｘ線管１２ａに供給する管電圧や管電流を調整することで、被検体Ｐに対して曝射されるＸ線量を調整する。また、照射制御部１１は、コリメータ１２ｃの開口度を調整することにより、Ｘ線の曝射範囲（ファン角やコーン角）を調整する。
【００２３】
駆動部１６は、回転フレーム１５を回転駆動させることによって、被検体Ｐを中心とした円軌道上でＸ線発生装置１２と検出器１３とを旋回させる。検出器１３は、Ｘ線光子が入射する毎に、当該Ｘ線光子のエネルギー値を計測可能な信号を出力する。Ｘ線光子は、例えばＸ線管１２ａから曝射され被検体Ｐを透過したＸ線光子である。検出器１３は、Ｘ線光子が入射する毎に、１パルスの電気信号（アナログ信号）を出力する複数の検出素子を有する。電気信号（パルス）の数を計数することで、各検出素子に入射したＸ線光子の数を計数することができる。また、この信号に対して、処理の演算処理を行うことで、当該信号の出力を引き起こしたＸ線光子のエネルギー値を計測することができる。
【００２４】
検出器１３の検出素子は、シンチレータおよび光電子増倍管等の光センサにより構成されている。検出器１３は、いわゆる「間接変換型の検出器」となっている。検出器１３は、入射したＸ線光子をシンチレータにより、一旦、可視光（シンチレータ光）に変換し、シンチレータ光を光電子増倍管等の光センサで電気信号に変換する。
【００２５】
図２に、検出器１３の一例を示す。検出器１３は、シンチレータと光電子増倍管等の光センサにより構成される検出素子４０が、チャンネル方向（図１中のＹ軸方向）にＮ列、体軸方向（図１中のＺ軸方向）にＭ列配置された面検出器となっている。検出素子４０は、光子が入射すると、１パルスの電気信号を出力する。検出素子４０が出力した個々のパルスを弁別することで、検出素子４０に入射したＸ線光子の数を計数することができる。また、パルスの強度に基づく演算処理を行うことで、計数したＸ線光子のエネルギー値を計測することができる。
【００２６】
なお、検出器１３の後段には、各検出素子４０から出力された電荷を積分処理し、デジタル化して図１に示す収集部１４に供給する、アナログフロントエンドと呼ばれる回路が設けられている。詳しくは、後述する。
【００２７】
収集部１４は、検出器１３の出力信号を用いた計数処理の結果である計数情報を収集する。すなわち、収集部１４は、検出器１３から出力される個々の信号を弁別して、計数情報を収集する。計数情報は、Ｘ線管１２ａから曝射され被検体Ｐを透過したＸ線光子が入射する毎に検出器１３（複数の検出素子４０）が出力した個々の信号から収集される情報である。具体的には、計数情報は、検出器１３（複数の検出素子４０）に入射したＸ線光子の計数値とエネルギー値とが対応付けられた情報である。収集部１４は、収集した計数情報を、コンソール装置３０に送信する。
【００２８】
すなわち、収集部１４は、検出素子４０が出力した各パルスを弁別して計数したＸ線光子の入射位置（検出位置）と、当該Ｘ線光子のエネルギー値とを計数情報として、Ｘ線管１２ａの位相（管球位相）ごとに収集する。収集部１４は、例えば、計数に用いたパルス（電気信号）を出力した検出素子４０の位置を、入射位置とする。また、収集部１４は、電気信号に対して、所定の演算処理を行うことで、Ｘ線光子のエネルギー値を計測する。
【００２９】
次に、図１に示す寝台装置２０は、被検体Ｐを載せる装置であり、天板２２と、寝台駆動装置２１とを有する。天板２２は、被検体Ｐを載置する板であり、寝台駆動装置２１は、天板２２をＺ軸方向へ移動して、被検体Ｐを回転フレーム１５内に移動させる。
【００３０】
なお、架台装置１０は、例えば、天板２２を移動させながら回転フレーム１５を回転させて被検体Ｐを螺旋状にスキャンするヘリカルスキャンを実行する。または、架台装置１０は、天板２２を移動させた後に、被検体Ｐの位置を固定したままで回転フレーム１５を回転させて被検体Ｐを円軌道にてスキャンするコンベンショナルスキャンを実行する。または、架台装置１０は、天板２２の位置を一定間隔で移動させてコンベンショナルスキャンを複数のスキャンエリアで行うステップアンドシュート方式でコンベンショナルスキャンを実行する。
【００３１】
次に、コンソール装置３０は、入力部３１と、表示部３２と、スキャン制御部３３と、前処理部３４と、第１記憶部３５と、再構成部３６と、第２記憶部３７と、制御部３８とを有する。コンソール装置３０は、操作者によるフォトンカウンティングＣＴ装置の操作を受け付けると共に、架台装置１０によって収集された計数情報を用いてＸ線ＣＴ画像を再構成する。
【００３２】
入力部３１は、フォトンカウンティングＣＴ装置の操作者が各種指示や各種設定の入力に用いるマウスやキーボード等を有し、操作者から受け付けた指示や設定の情報を、制御部３８に転送する。例えば、入力部３１は、操作者から、Ｘ線ＣＴ画像データの撮影条件や、Ｘ線ＣＴ画像データを再構成する際の再構成条件およびＸ線ＣＴ画像データに対する画像処理条件等を受け付ける。
【００３３】
表示部３２は、操作者によって参照されるモニタ装置であり、制御部３８による制御のもと、Ｘ線ＣＴ画像データを表示し、また、入力部３１を介して操作者から各種指示および各種設定等を受け付けるためのＧＵＩ（Graphical  User  Interface）を表示する。
【００３４】
スキャン制御部３３は、制御部３８の制御のもと、照射制御部１１、駆動部１６、収集部１４および寝台駆動装置２１の動作を制御することで、架台装置１０における計数情報の収集処理を制御する。
【００３５】
前処理部３４は、収集部１４から送信された計数情報に対して、対数変換処理、オフセット補正、感度補正、ビームハードニング補正等の補正処理を行うことで、投影データを生成する。
【００３６】
第１記憶部３５は、前処理部３４により生成された投影データを記憶する。すなわち、第１記憶部３５は、Ｘ線ＣＴ画像データを再構成するための投影データ（補正済み計数情報）を記憶する。
【００３７】
再構成部３６は、第１記憶部３５が記憶する投影データを用いてＸ線ＣＴ画像データを再構成する。再構成方法としては、種々の方法があり、例えば、逆投影処理が挙げられる。また、逆投影処理としては、例えば、ＦＢＰ（Filtered  Back  Projection）法による逆投影処理が挙げられる。また、再構成部３６は、Ｘ線ＣＴ画像データに対して各種画像処理を行うことで、画像データを生成する。再構成部３６は、再構成したＸ線ＣＴ画像データや、各種画像処理により生成した画像データを第２記憶部３７に格納する。
【００３８】
ここで、フォトンカウンティングＣＴ装置で得られる計数情報から生成された投影データには、被検体Ｐを透過することで減弱されたＸ線のエネルギー情報が含まれている。このため、再構成部３６は、例えば、特定のエネルギー成分のＸ線ＣＴ画像データを再構成することができる。また、再構成部３６は、例えば、複数のエネルギー成分それぞれのＸ線ＣＴ画像データを再構成することができる。
【００３９】
また、再構成部３６は、例えば、各エネルギー成分のＸ線ＣＴ画像データの各画素にエネルギー成分に応じた色調を割り当て、エネルギー成分に応じて色分けされた複数のＸ線ＣＴ画像データを生成することができ、更に、これら複数のＸ線ＣＴ画像データを重畳した画像データを生成することができる。
【００４０】
制御部３８は、架台装置１０、寝台装置２０およびコンソール装置３０の動作を制御することによって、フォトンカウンティングＣＴ装置の全体制御を行う。具体的には、制御部３８は、スキャン制御部３３を制御することで、架台装置１０で行われるＣＴスキャンを制御する。また、制御部３８は、前処理部３４や、再構成部３６を制御することで、コンソール装置３０における画像再構成処理や画像生成処理を制御する。また、制御部３８は、第２記憶部３７が記憶する各種画像データを表示部３２に表示制御する。
【００４１】
次に、図３に、検出器１３の後段に設けられているアナログフロントエンド５０のブロック図を示す。この例の場合、アナログフロントエンド５０は、集積回路（ＡＳＩＣ：application  specific  integrated  circuit）となっている。アナログフロントエンド５０は、デジタル−デジタル変換器（ＤＣ／ＤＣ）４９と、複数のコア５１（第１コア〜第ｎコア（ｎは、２以上の自然数））と、タイミングジェネレータ５２と、デジタル−アナログ変換器（ＤＡＣ）５３とを有している。また、アナログフロントエンド５０は、レジスタ５４と、マルチプレクサ（ＭＵＸ）５５と、ＬＶＤＳ（Low  voltage  differential  signaling）５６と、電源供給部５７とを有している。
【００４２】
各コア５１には、入射されたＸ線の線量に対応する電荷が、シンチレータ５８および光電子増倍器（ＳｉＰＭ）５９を介して、それぞれ供給される。ＭＵＸ５５は、各コア５１によりヒストグラム化されたＸ線のエネルギー分布を、所定のタイミングで切り替え、短距離通信インタフェイスとなっているＬＶＤＳ５６を介してＤＡＳ１４に供給する。
【００４３】
各コア５１は、積分器６０、第１アナログ−デジタル変換器（第１ＡＤＣ）６１、第２ＡＤＣ６２、エンコーダ６３、カウンタ６４、トリガ回路６５、および出力制御回路６６を有している。エンコーダ６３およびカウンタ６４は、ヒストグラム作成部の一例である。
【００４４】
積分器６０は、所定時間、Ｘ線量に対応する電荷を積分処理する。前段のアナログ−デジタル変換器となっている第１ＡＤＣ６１は、積分器６０からの積分出力を、粗い分解能でＡＤ変換処理する。後段のアナログ−デジタル変換器となっている第２ＡＤＣ６２は、第１ＡＤＣ６１でＡＤ変換処理されなかった残りの積分出力をＡＤ変換処理する。
【００４５】
具体的な一例として、各コアは、最終的に８ビットのＡＤ変換出力をＭＵＸ５５に供給するようになっている。前段のアナログ−デジタル変換器となっている第１ＡＤＣ６１は、例えばサイクリック型またはフォールディング型のＡＤ変換器となっている。第１ＡＤＣ６１をサイクリック型またはフォールディング型とすることで、積分器６０の積分処理と並行して、入力された電荷のＡＤ変換処理を実行可能となる。
【００４６】
第１ＡＤＣ６１は、積分出力を粗くＡＤ変換処理することで、２ビットのＡＤ変換出力を生成する。後段のアナログ−デジタル変換器となっている第２ＡＤＣ６２は、例えば逐次比較型（ＳＡＲ）のＡＤ変換器となっている。第２ＡＤＣ６２は、第１ＡＤＣ６１でＡＤ変換処理されなかった残りの積分出力をＡＤ変換処理して、６ビットのＡＤ変換出力を生成する。
【００４７】
エンコーダ６３は、第１および第２の各ＡＤＣ６１，６２で生成された２ビットおよび６ビットのＡＤ変換出力から計８ビットのＡＤ変換出力を生成し、カウンタ６４に供給する。カウンタ６４は、８ビットのＡＤ変換出力から、Ｘ線のエネルギー分布をヒストグラム化して出力する。
【００４８】
次に、図４に、各コア５１の積分器６０および第１ＡＤＣ６１周辺の詳細なブロック図を示す。図４に示すように各コア５１は、積分コンデンサ６０ｃに蓄電された電荷を放電するための第１放電スイッチ７１および第２放電スイッチ７２を有している。また、各コア５１は、トリガ回路６５、ラッチ回路７３、ディレイ回路７４、スイッチ制御回路７５、および出力制御回路６６を有している。また、各コア５１は、加算器７６、比較器７７、カウンタ７８、および出力制御スイッチ７９を有している。なお、トリガ回路６５、ラッチ回路７３、ディレイ回路７４、およびスイッチ制御回路７５は、積分期間設定部の一例である。
【００４９】
トリガ回路６５は、シンチレータ光子に対応する電荷の入力が開始された際に、スタートパルスを生成する。ラッチ回路７３は、所定の積分期間の間、スタートパルスをラッチする。ディレイ回路７４は、スタートパルスのラッチ出力を所定時間、遅延させてストップパルスを生成する。ストップパルスは、ラッチ回路７３および出力制御回路６６に供給される。すなわち、ラッチ回路７３は、ディレイ回路７４からストップパルスが供給されるまでの間、スタートパルスをラッチする。このスタートパルスのラッチ期間（＝ディレイ回路７４の遅延時間）が、入力された電荷の積分期間となる。
【００５０】
スイッチ制御回路７５は、積分期間以外は、積分コンデンサ６０ｃに蓄電された電荷を定期的に放電（オン制御＝リセット）するように第１放電スイッチ７１を制御する。また、スイッチ制御回路７５は、積分期間中は、第１放電スイッチ７１をオフ制御する。
【００５１】
第２放電スイッチ７２は、電荷の積分期間中において、比較器７７からの比較出力に応じて、積分出力が所定の閾値となる毎に、積分コンデンサ６０ｃに蓄電された電荷を放電するように動作する。ＤＡ変換器５３は、比較器７７に対して所定の閾値Ｖｔｈを設定する。比較器７７は、積分器６０からの積分出力と閾値Ｖｔｈとを比較し、積分出力の値が閾値Ｖｔｈ以上となっている間、ハイレベルの比較出力を出力する。第２放電スイッチ７２は、ハイレベルの比較出力でオン制御される。これにより、電荷の積分期間中において、積分コンデンサ６０ｃに蓄電された電荷は、積分出力の値が閾値Ｖｔｈ以上となる毎に、グランドに接地され放電される。または、電荷の積分期間中において、積分出力の値が閾値Ｖｔｈ以上となる毎に、ＤＡ変換器５３で設定される閾値Ｖｔｈが加算器７６に反転入力される。これにより、積分コンデンサ６０ｃに蓄電された電荷のうち、ＤＡ変換器５３で設定される閾値Ｖｔｈに相当する分の電荷を放電する。
【００５２】
図５は、このような各部の動作を説明するためのタイミングチャートである。図５の（ａ）の符号を付した図のクロックは、図３に示すレジスタ５４からタイミングジェネレータ５２に供給されるクロック（ＣＬＫ）である。図５の（ｂ）の符号を付した図のクロックは、タイミングジェネレータ５２により位相が反転された反転クロック（／ＣＬＫ）である。図５の（ｃ）の符号を付した図の信号は、光電子増倍器（ＳｉＰＭ）５９からの電荷の波形である。シンチレータ５８にＸ線が入射されると、シンチレータ５８内で発光してシンチレータ光が発生する。シンチレータ光は、時間と共に減衰する。このため、図５の（ｃ）の符号を付した図の電荷の波形は、短時間で立ち上がり、徐々に減衰する波形となる。
【００５３】
図５の（ｄ）の符号を付した信号および図５の（ｅ）の符号を付したパルスは、トリガ回路６５で生成されるスタートパルスである。トリガ回路６５は、電荷が入力された際に、図５の（ｄ）の符号を付した図のように、所定時間、立ち上がる信号を生成する。そして、トリガ回路６５は、生成した信号を波形整形し、図５の（ｅ）の符号を付した図に示すスタートパルスを生成し、ラッチ回路７３に供給する。ラッチ回路７３は、図５の（ｇ）の符号を付した図に示すように、所定時間、スタートパルスをラッチする。
【００５４】
ラッチ回路７３からのラッチ出力は、スイッチ制御回路７５、およびディレイ回路７４に供給される。ディレイ回路７４は、ラッチ出力を所定時間遅延させることで、図５の（ｆ）の符号を付した図に示すストップパルスを生成する。ストップパルスは、ラッチ回路７３および出力制御回路６６に供給される。ラッチ回路７３は、図５の（ｇ）の符号を付した図に示すように、ストップパルスが供給されたタイミングで、ラッチを終了する。すなわち、図５の（ｇ）の符号を付した図に示すように、ラッチ回路７３にスタートパルスが供給されてから、ストップパルスが供給されるまでの間が、電荷の積分期間となる。
【００５５】
一方、スイッチ制御回路７５および出力制御回路６６には、タイミングジェネレータ５２からの反転クロック（／ＣＬＫ）に、例えば分周処理等を施すことで生成された、図５の（ｈ）の符号を付した図に示すゲートパルスが供給される。スイッチ制御回路７５は、ゲートパルスが供給されるタイミングで、図５の（ｉ）の符号を付した図に示すリセットパルスを生成し、第１放電スイッチ７１に供給する。これにより、リセットパルスが供給される毎に、第１放電スイッチ７１がオン制御され、積分コンデンサ６０ｃに蓄電された電荷が、リセットパルスのタイミングで放電され、積分コンデンサ６０ｃがリセットされる。
【００５６】
ここで、スイッチ制御回路７５は、図５の（ｇ）の符号を付した図に示すラッチ期間（＝積分期間）は、図５の（ｉ）の符号を付した図に示すように、第１放電スイッチ７１に対するリセットパルスの供給を停止制御する。図５の（ｊ）の符号を付した図は、積分器６０からの積分出力を示している。積分期間中に第１放電スイッチ７１に対するリセットパルスの供給を停止制御すると、積分出力の値は点線の波形で示すように徐々に上昇する。しかし、積分出力が供給される比較器７７には、ＤＡ変換器５３により、図５の（ｊ）の符号を付した図に示す閾値Ｖｔｈが設定されている。このため、積分期間中、比較器７７からは、積分出力の値が閾値Ｖｔｈ以上となる毎に、ハイレベルの比較出力が第２放電スイッチ７２、およびカウンタ７８に供給される。
【００５７】
第２放電スイッチ７２は、ハイレベルの比較出力が供給されている間、オン動作し、ＤＡ変換器５３からの閾値Ｖｔｈを、電荷が供給されている加算器７６に反転入力する。これにより、電荷の積分期間中において、積分出力の値が閾値Ｖｔｈ以上となる毎に、積分コンデンサ６０ｃに蓄電された電荷は、ＤＡ変換器５３で設定される任意の電位とされ、放電される。なお、電荷の積分期間中において、積分出力の値が閾値Ｖｔｈ以上となる毎に、積分コンデンサ６０ｃをグランドに接地して放電してもよい。積分コンデンサ６０ｃは、電荷を放電すると、再度、電荷の充電を開始する。これにより、積分器６０からの積分出力の値は、徐々に上昇する。このように電荷の積分期間中においては、閾値Ｖｔｈを基準として、電荷の放電および電荷の充電を繰り返し行うように、積分コンデンサ６０ｃが制御される。
【００５８】
カウンタ７８は、積分期間中に供給されるハイレベルの比較出力の数をカウントする。これにより、図５の符号（ｋ）を付した図に示すように、電荷の積分期間中において、積分コンデンサ６０ｃの電荷が放電される毎に、カウンタ７８が一つずつカウント値をインクリメントする。この図５の符号（ｋ）を付した図に示す例は、積分期間中において、比較出力が、「２回」、ハイレベルとなったことを示している。この場合のカウンタ７８のカウント値は、「２」である。カウンタ７８は、このカウント値を、第１ＡＤＣ６１のＡＤ変換値として、例えば２ビットのデータ形態で図３に示すエンコーダ６３に供給する。
【００５９】
このように第１の実施の形態のフォトンカウンティングＣＴ装置は、第１ＡＤＣ６１において、積分出力を粗くＡＤ変換処理することで、２ビットのＡＤ変換出力を生成する。出力制御回路６６は、積分期間中は、出力制御スイッチ７９をオフ制御する。また、出力制御回路６６は、積分期間が終了した際に、ストップパルスおよびゲートパルスの各タイミングで、図５の（ｌ：エル）の符号を付した図に示す出力制御パルスで出力制御スイッチ７９をオン制御する。これにより、積分期間中において、カウンタ７８で最後にカウントされた積分出力以降の、残りの積分出力が後段の第２ＡＤＣ６２に供給される。すなわち、図５の（ｊ）の符号を付した図の例の場合、積分期間において、２カウント目以降の、閾値Ｖｔｈ未満の積分出力が、後段の第２ＡＤＣ６２に供給される。
【００６０】
なお、この実施の形態においては、第１ＡＤＣ６１で粗くＡＤ変換処理を行い、残りの積分出力を、第２ＡＤＣ６２で詳細にＡＤ変換処理する。このため、積分期間中において、カウンタ７８で最後にカウントされた積分出力以降の、残りの積分出力を後段の第２ＡＤＣ６２に供給した。しかし、粗いＡＤ変換値のみ用いる機器の場合は、第２ＡＤＣ６２を省略して、第１ＡＤＣ６１からのＡＤ変換のみを用いる構成としてもよい。この場合、上述の最後にカウントされた積分出力以降の、残りの積分出力は、破棄される。
【００６１】
次に、図６に、後段の第２ＡＤＣ６２のブロック図を示す。後段の第２ＡＤＣ６２は、例えば逐次比較型（ＳＡＲ）のＡＤ変換器となっている。第２ＡＤＣ６２は、第１ＡＤＣ６１でＡＤ変換処理されなかった、上述の残りの積分出力をＡＤ変換処理して、６ビットのＡＤ変換出力を生成する。
【００６２】
具体的には、第２ＡＤＣ６２は、サンプルホールド増幅回路（ＳＨＡ：sample  hold  amplifier）８１、比較器８２、およびｎビット(ｎは自然数)のＤＡ変換器８３を有する。また、第２ＡＤＣ６２は、逐次比較レジスタ（SAR：Succesive  Approximation  Register）８４、およびタイミング制御回路８５を有する。
【００６３】
第２ＡＤＣ６２は、まず、ＤＡ変換器８３のＭＳＢ（最上位ビット）だけを「１（残りは０）」とし、比較器８２において入力信号と比較する。比較の結果、入力信号の方が大きい場合、ＭＳＢ＝１と決定する。また、比較の結果、入力信号の方が小さい場合、ＭＳＢ＝０と決定する。
【００６４】
次に、ＤＡ変換器８３のＭＳＢより一つ小さい位のビットに「１」を設定し、比較器８２において入力信号と比較する。比較の結果、入力信号の方が大きい場合、そのビットを「１」とする。また、比較の結果、入力信号の方が小さい場合、そのビットを「０」とする。このような各ビットの設定動作を、ｎビット回（例えば６ビット回）繰り返し、最後にＬＳＢを決定する。ＬＳＢ決定により、ＡＤ変換処理は終了となる。ＡＤ変換終了時のＤＡ変換器８３のデジタルデータがＡＤ変換結果となり、図３に示すエンコーダ６３に供給される。
【００６５】
このように、第１の実施の形態のフォトンカウンティングＣＴ装置は、図７に示すように第１ＡＤＣ６１において、積分出力を粗くＡＤ変換処理する。そして、第２ＡＤＣ６２において、第１ＡＤＣ６１でＡＤ変換処理されなかった残りの積分出力を細かくＡＤ変換処理する。
【００６６】
換言すると、第１の実施の形態のフォトンカウンティングＣＴ装置の場合、前段は、サイクリック型（またはフォールディング型）のＡＤ変換器が設けられる。サイクリック型のＡＤ変換器の場合、積分期間中もＡＤ変換処理を行うことができる。このため、積分期間を利用して、前段の第１ＡＤＣ６１で粗くＡＤ変換処理を行い、後段の第２ＡＤＣ６２として精度の良いＳＡＲ型のＡＤ変換器を設け、詳細にＡＤ変換処理を行う。このように第１ＡＤＣ６１および第２ＡＤＣ６２で、時分割的にＡＤ変換処理を行うことで、前段および後段を合わせた全体のＡＤ変換処理における、見かけ上の分解能を向上させることができる。
【００６７】
次に、エンコーダ６３は、第１ＡＤＣ６１から供給される２ビットの粗いＡＤ変換値と、第２ＡＤＣ６２から供給される６ビットの細かなＡＤ変換値とをエンコード処理することで、８ビットのＡＤ変換値を生成し、カウンタ６４に供給する。カウンタ６４は、エンコーダからの８ビットのＡＤ変換値から、例えば図８に示すような各波高値のカウント数を示すヒストグラムを生成し、これをマルチプレクサ５５に供給する。マルチプレクサ５５は、各コア５１からのヒストグラムを、所定のタイミングで切り替え、ＬＶＤＳ５６を介してＤＡＳ１４に供給する。
【００６８】
以上の説明から明らかなように、第１の実施の形態のフォトンカウンティングＣＴ装置は、前段は、サイクリック型（またはフォールディング型）のＡＤ変換器が設けられる。サイクリック型のＡＤ変換器の場合、積分期間中もＡＤ変換処理を行うことができる。このため、積分期間を利用して、前段の第１ＡＤＣ６１で粗くＡＤ変換処理を行い、後段の第２ＡＤＣ６２として精度の良いＳＡＲ型のＡＤ変換器を設け、詳細にＡＤ変換処理を行う。このように第１ＡＤＣ６１および第２ＡＤＣ６２で、時分割的にＡＤ変換処理を行うことで、高速かつ高エネルギーのデータを、数百チャンネルで同時に高分解能で計測可能とすることができる。従って、高計数率かつ高分解能なフォトンカウンティングＣＴ装置を実現できる。
【００６９】
なお、この実施の形態においては、第１ＡＤＣ６１で粗くＡＤ変換処理を行い、残りの積分出力を、第２ＡＤＣ６２で詳細にＡＤ変換処理する。このため、積分期間中において、カウンタ７８で最後にカウントされた積分出力以降の、残りの積分出力を後段の第２ＡＤＣ６２に供給した。しかし、粗いＡＤ変換値のみ用いる機器の場合は、第２ＡＤＣ６２を省略して、第１ＡＤＣ６１からのＡＤ変換のみを用いる構成としてもよいことは、上述のとおりである。
【００７０】
（第２の実施の形態）
次に、第２の実施の形態のフォトンカウンティングＣＴ装置の説明をする。第２の実施の形態のフォトンカウンティングＣＴ装置は、第１ＡＤＣ６１側において、積分器６０に対して２つの積分コンデンサを設け、比較出力が閾値Ｖｔｈ以上となったタイミングで、積分器６０に対して放電済みの積分コンデンサを接続する。これにより、積分コンデンサの放電時間を不要としたものである。なお、上述の第１の実施の形態と、以下に説明する第２の実施の形態とでは、この点のみが異なる。このため、以下、両者の差異の説明のみ行い、重複説明は省略する。また、第２の実施の形態の説明で用いる図面において、第１の実施の形態と同じ動作を示す箇所には、同じ符号を付し、その詳細な説明は省略する。
【００７１】
図９に、第２の実施の形態のフォトンカウンティングＣＴ装置に設けられている各コア５１の積分器６０および第１ＡＤＣ６１周辺の詳細なブロック図を示す。第２の実施の形態のフォトンカウンティングＣＴ装置の場合、図９に示すように各コア５１は、積分器６０に対して、第１放電回路９１および第２放電回路９２が接続されている。
【００７２】
第１放電回路９１は、第１積分コンデンサ６０ｃ１を有している。第１放電回路９１は、非積分期間において、上述のリセットパルスにより、第１積分コンデンサ６０ｃ１を周期的に放電するための放電スイッチ１４０を有している。また、第１放電回路９１は、積分期間において、第１積分コンデンサ６０ｃ１をチャージするためのチャージスイッチ１４１ａ、１４１ｂを有している。また、第１放電回路９１は、積分期間において、第１積分コンデンサ６０ｃ１に蓄電された電荷を放電するための放電スイッチ１４２ａ、１４２ｂを有している。
【００７３】
同様に、第２放電回路９２は、第２積分コンデンサ６０ｃ２を有している。第２放電回路９２は、非積分期間において、上述のリセットパルスにより、第２積分コンデンサ６０ｃ２を周期的に放電するための放電スイッチ１４３を有している。また、第２放電回路９２は、積分期間において、第２積分コンデンサ６０ｃ２をチャージするためのチャージスイッチ１４４ａ、１４４ｂを有している。また、第２放電回路９２は、積分期間において、第２積分コンデンサ６０ｃ２に蓄電された電荷を放電するための放電スイッチ１４５ａ、１４５ｂを有している。
【００７４】
また、第２の実施の形態のフォトンカウンティングＣＴ装置の場合、比較器７７の比較出力がスイッチ制御回路９３に供給される。スイッチ制御回路９３は、積分期間中において、比較出力が閾値Ｖｔｈ以上となったタイミングで、積分器６０に対して放電済みの第１積分コンデンサ６０ｃ１または第２積分コンデンサ６０ｃ２を接続するように、各スイッチ１４１ａ，１４１ｂ，１４２ａ，１４２ｂ，１４４ａ，１４４ｂ，１４５ａ，１４５ｂを切り替え制御する。
【００７５】
図１０は、このような各部の動作を説明するためのタイミングチャートである。図１０の（ａ）の符号を付した図のクロックは、図３に示すレジスタ５４からタイミングジェネレータ５２に供給されるクロック（ＣＬＫ）である。図１０の（ｂ）の符号を付した図のクロックは、タイミングジェネレータ５２により位相が反転された反転クロック（／ＣＬＫ）である。図１０の（ｃ）の符号を付した図の信号は、光電子増倍器（ＳｉＰＭ）５９からの電荷の波形である。図１０の（ｄ）の符号を付した信号および図１０の（ｅ）の符号を付したパルスは、トリガ回路６５で生成されるスタートパルスである。
【００７６】
図１０の（ｇ）の符号を付したパルスは、ラッチ回路７３により、所定時間、スタートパルスをラッチすることで生成されたラッチ出力の波形である。図１０の（ｆ）の符号を付したパルスは、ラッチ回路７３のラッチ動作を停止させるためのストップパルスである。図１０の（ｈ）の符号を付したパルスは、スイッチ制御回路７５でリセットパルスを生成するためのゲートパルスである。図１０の（ｉ）の符号を付したパルスは、スイッチ制御回路７５で生成されるリセットパルスである。
【００７７】
第２の実施の形態のフォトンカウンティングＣＴ装置の場合、非積分期間中においては、スイッチ制御回路９３が、図１０の（ｌ（エル））の符号を付した第１制御パルスで、第１放電回路９１の第１積分コンデンサ６０ｃ１をチャージするためのチャージスイッチ１４１ａ、１４１ｂ、および第２放電回路９２の第２積分コンデンサ６０ｃ２を放電するための放電スイッチ１４５ａ、１４５ｂをオン制御する。これにより、第１放電回路９１の第１積分コンデンサ６０ｃ１はチャージされ、第２放電回路９２の第２積分コンデンサ６０ｃ２に蓄電された電荷は、接地され放電される。
【００７８】
また、非積分期間中においては、スイッチ制御回路７５から第１放電回路９１の放電スイッチ１４０に、図１０の（ｉ）の符号を付した図に示したリセットパルスが供給される。これにより、非積分期間中において、第１放電回路９１の第１積分コンデンサ６０ｃ１に充電された電荷は、リセットパルスのタイミングで定期的に放電される。
【００７９】
一方、図１０の（ｇ）の符号を付した図に示すラッチ出力がハイレベルとなる期間である積分期間中においては、図１０の（ｉ）の符号を付した図に示すリセットパルスの放電スイッチ１４０に対する供給が停止される。これにより、第１積分コンデンサ６０ｃ１の定期的な放電が停止されるため、図１０の（ｎ）の符号を付した図に示すように、積分器６０の積分出力の値は徐々に上昇する。第１ＡＤＣ６１の比較器７７は、図１０の（ｎ）の符号を付した図に示す閾値Ｖｔｈと、積分出力の値とを比較する。そして、比較器７７は、積分出力の値が閾値Ｖｔｈ以上の値となっている間、ハイレベルの比較出力をスイッチ制御回路９３に供給する。
【００８０】
スイッチ制御回路９３は、ハイレベルの比較出力が供給されている間、図１０の（ｌ（エル））の符号を付した図に示す第１制御パルス（φ１）をローレベルとする。また、スイッチ制御回路９３は、ハイレベルの比較出力が供給されている間、図１０の（ｍ）の符号を付した図に示す第２制御パルス（φ２）をハイレベルとする。
【００８１】
これにより、第１放電回路９１においては、第１制御パルスでチャージスイッチ１４１ａ、１４１ｂがオフ制御され、第２制御パルスで放電スイッチ１４２ａ、１４２ｂがオン制御され、第１積分コンデンサ６０ｃ１に蓄電された電荷が放電される。従って、図１０の（ｊ）の符号を付した図に示すように、第１積分コンデンサ６０ｃ１に蓄電されている電荷量を示す波形は、第１制御パルスがローレベルで、第２制御パルスがハイレベルとなったタイミングで急峻に立ち下がる（＝放電により、電荷量が減少する）。
【００８２】
これに対して、第２放電回路９２においては、第２制御パルス（φ２）でチャージスイッチ１４４ａ、１４４ｂがオン制御され、第１制御パルスで放電スイッチ１４５ａ、１４５ｂがオフ制御され、第２積分コンデンサ６０ｃ２に対する蓄電が開始される。従って、図１０の（ｋ）の符号を付した図に示すように、第２積分コンデンサ６０ｃ２に蓄電される電荷量を示す波形は、第１制御パルスがローレベルで、第２制御パルスがハイレベルとなったタイミングで徐々に立ち上がる（＝徐々に電荷量が上昇する）。
【００８３】
すなわち、第２の実施の形態のフォトンカウンティングＣＴ装置の場合、積分期間が開始され、最初に積分出力の値が閾値Ｖｔｈ以上となった際に、積分器６０に接続する積分コンデンサを、第１の積分コンデンサ６０ｃ１から、放電済みの第２積分コンデンサ６０ｃ２に切り替えている。
【００８４】
次に、第２放電回路９２の第２積分コンデンサ６０ｃ２に電荷の蓄電が開始されることで電荷量が徐々に上昇すると、図１０の（ｎ）の符号を付した図のように、積分出力の値が、再度、閾値Ｖｔｈ以上の値となる。このため、比較器７７からスイッチ制御回路９３に対して、再度、ハイレベルの比較出力が供給される。
【００８５】
スイッチ制御回路９３は、再度、ハイレベルの比較出力が供給されると、図１０の（ｌ（エル））の符号を付した図に示す第１制御パルス（φ１）をハイレベルとする。また、スイッチ制御回路９３は、図１０の（ｍ）の符号を付した図に示す第２制御パルス（φ２）をローレベルとする。
【００８６】
これにより、第１放電回路９１においては、第１制御パルスでチャージスイッチ１４１ａ、１４１ｂがオン制御され、第２制御パルスで放電スイッチ１４２ａ、１４２ｂがオフ制御され、第１積分コンデンサ６０ｃ１に蓄電が開始される。従って、図１０の（ｊ）の符号を付した図に示すように、第１積分コンデンサ６０ｃ１に蓄電されている電荷量を示す波形は、第１制御パルスがハイレベルで、第２制御パルスがローレベルとなったタイミングで徐々に立ち上がる（＝蓄電により、電荷量が上昇する）。
【００８７】
これに対して、第２放電回路９２においては、第２制御パルス（φ２）でチャージスイッチ１４４ａ、１４４ｂがオフ制御され、第１制御パルスで放電スイッチ１４５ａ、１４５ｂがオン制御され、第２積分コンデンサ６０ｃ２に蓄電された電荷が放電される。従って、図１０の（ｋ）の符号を付した図に示すように、第２積分コンデンサ６０ｃ２に蓄電される電荷量を示す波形は、第１制御パルスがハイレベルで、第２制御パルスがローレベルとなったタイミングで急峻に立ち下がる（＝放電により、電荷量が減少する）。
【００８８】
すなわち、第２の実施の形態のフォトンカウンティングＣＴ装置の場合、積分出力の値が、再度、閾値Ｖｔｈ以上となった際に、積分器６０に接続する積分コンデンサを、第２の積分コンデンサ６０ｃ２から、放電済みの第１積分コンデンサ６０ｃ１に切り替えている。第２の実施の形態のフォトンカウンティングＣＴ装置は、積分期間中、積分出力が閾値Ｖｔｈ以上となる毎に、積分器６０に接続する積分コンデンサを、第１および第２積分コンデンサ６０ｃ１、６０ｃ２の間で切り替える動作を行う。
【００８９】
これにより、積分期間中、積分出力が閾値Ｖｔｈ以上となる毎に、積分器６０に対して放電済みの積分コンデンサを接続することができ、積分コンデンサの放電時間を不要とすることができる他、上述の第１の実施の形態と同じ効果を得ることができる。
【００９０】
なお、カウンタ７８は、図１０の符号（ｏ）を付した図に示すように、積分出力の値が閾値Ｖｔｈ以上となった回数をカウントし、このカウント値を、第１のＡＤＣ６１のＡＤ変換出力として、エンコーダ６３等に供給することは、上述の第１の実施の形態で説明したとおりである。また、カウンタ７８で最後にカウントされた積分出力以降の、残りの積分出力は、図１０の符号（ｐ）を付した図に示す出力制御パルスのタイミングで、後段の第２ＡＤＣ６２に供給され、あるいは破棄されることも、上述の第１の実施の形態で説明したとおりである。
【００９１】
（第３の実施の形態）
次に、第３の実施の形態のフォトンカウンティングＣＴ装置の説明をする。なお、以下、上述の各実施の形態との差異の説明のみ行い、重複説明は省略する。また、第３の実施の形態の説明で用いる図面において、上述の各実施の形態と同じ動作を示す箇所には、同じ符号を付し、その詳細な説明は省略する。
【００９２】
図１１に、第３の実施の形態のフォトンカウンティングＣＴ装置に設けられている各コア５１の積分器および第１ＡＤＣ周辺の詳細なブロック図を示す。第３の実施の形態のフォトンカウンティングＣＴ装置の場合、図１１に示すように各コア５１は、ＳｉＰＭ５９からの電荷である単相の入力から、互いに逆相となる２つの信号（差動出力）を生成する差動変換部９５を備えている。また、各コア５１は、差動アンプ９６と、第１および第２積分コンデンサ９７ｃ１，９７ｃ２とを備えた積分器を有している。第１積分コンデンサ９７ｃ１には、正の電荷（＋Ｑ）が蓄電され、第２積分コンデンサ９７ｃ２には、負の電荷（−Ｑ）が蓄電される。
【００９３】
また、各コア５１は、第１積分コンデンサ９７ｃ１に蓄電された正の電荷を定期的に放電するための第１放電スイッチ９８と、第２積分コンデンサ９７ｃ２に蓄電された電荷を定期的に放電するための第２放電スイッチ９９とを有している。また、各コア５１は、差動アンプ９６からの正の積分出力を出力するための第１出力制御スイッチ１００と、差動アンプ９６からの負の積分出力を出力するための第２出力制御スイッチ１０１とを有している。
【００９４】
また、各コア５１は、正の閾値＋Ｖｔｈおよび負の閾値−Ｖｔｈを設定するＤＡ変換器１０４と、差動アンプ９６からの正および負の各積分出力と、ＤＡ変換器１０４で設定された正の閾値＋Ｖｔｈおよび負の閾値−Ｖｔｈとを比較する比較器１０３とを有している。また、コア５１は、放電時における各積分コンデンサ９７ｃ１，９７ｃ２に蓄電された電荷を、任意の電位に設定するためのＤＡ変換器１０５を有している。また、コア５１は、比較器１０３からの比較出力に応じて、差動変換部９５からの正の差動出力に対して負の電荷を付加し、負の差動出力に対して正の電荷を付加する電荷相殺回路１０２を有している。
【００９５】
電荷相殺回路１０２は、正および負の電荷（＋Ｑ，−Ｑ）をチャージするコンデンサ（チャージ・キャンセリング・キャパシタ）１０２ｃと、差動変換部９５からの各差動出力を、ＤＡ変換器１０５で設定された電位とするためのスイッチ１４７ａ（／φ），１４７ｂ（／φ），１４８ａ（φ），１４８ｂ（φ）を有している。また、コア５１は、比較器１０３からの比較出力に応じて、電荷相殺回路１０２の各スイッチ１４７ａ，１４７ｂ，１４８ａ，１４８ｂを切り替え制御するスイッチ制御回路１０６を有している。
【００９６】
図１２は、このような各部の動作を説明するためのタイミングチャートである。図１２の（ａ）の符号を付した図のクロックは、図３に示すレジスタ５４からタイミングジェネレータ５２に供給されるクロック（ＣＬＫ）である。図１２の（ｂ）の符号を付した図のクロックは、タイミングジェネレータ５２により位相が反転された反転クロック（／ＣＬＫ）である。図１２の（ｃ）の符号を付した図の信号は、光電子増倍器（ＳｉＰＭ）５９からの電荷の波形である。図１２の（ｄ）の符号を付した図の信号および図１２の（ｅ）の符号を付した図のパルスは、トリガ回路６５で生成されるスタートパルスである。
【００９７】
図１２の（ｇ）の符号を付した図のパルスは、ラッチ回路７３により、所定時間、スタートパルスをラッチすることで生成されたラッチ出力の波形である。図１２の（ｆ）の符号を付した図のパルスは、ラッチ回路７３のラッチ動作を停止させるためのストップパルスである。図１２の（ｈ）の符号を付した図のパルスは、スイッチ制御回路７５でリセットパルスを生成するためのゲートパルスである。図１２の（ｉ）の符号を付した図のパルスは、スイッチ制御回路７５で生成されるリセットパルスである。
【００９８】
このような第２の実施の形態のフォトンカウンティングＣＴ装置において、差動変換部９５は、ＳｉＰＭ５９からの電荷である単相の入力から、互いに逆相となる２つの信号（差動出力）を生成して差動アンプ９６に供給する。これにより、第１積分コンデンサ９７ｃ１には正の電荷（＋Ｑ）が蓄電され、第２積分コンデンサ９７ｃ２には負の電荷（−Ｑ）が蓄電される。非積分期間中においては、スイッチ制御回路７５から各放電スイッチ９８，９９に、図１２の（ｉ）の符号を付した図に示したリセットパルスが供給される。これにより、非積分期間中において、各積分コンデンサ９７ｃ１，９７ｃ２に充電された電荷は、リセットパルスのタイミングで定期的に放電される。
【００９９】
また、非積分期間中においては、スイッチ制御回路１０６には、比較器１０３からローレベルの比較出力が供給される。スイッチ制御回路１０６は、ローレベルの比較出力が供給されると、スイッチ１４８ａおよびスイッチ１４８ｂをオン制御する。これにより、非積分期間中においては、コンデンサ１０２ｃに、ＤＡ変換器１０５で設定される電荷が蓄電される。コンデンサ１０２ｃの蓄電容量は、第１積分コンデンサ９７ｃ１および第２積分コンデンサ９７ｃ２の各蓄電容量と略々同じとなっている。コンデンサ１０２ｃは、第１積分コンデンサ９７ｃ１に蓄電される正の電荷（＋Ｑ）と略々同量の正の電荷（＋Ｑ）を蓄積する。また、コンデンサ１０２ｃは、第２積分コンデンサ９７ｃ２に蓄電される負の電荷（−Ｑ）と略々同量の負の電荷（−Ｑ）を蓄積する。
【０１００】
一方、図１２の（ｇ）の符号を付した図に示すラッチ出力がハイレベルとなる期間である積分期間中においては、図１２の（ｉ）の符号を付した図に示すリセットパルスの各放電スイッチ９８，９９に対する供給が停止される。これにより、第１および第２積分コンデンサ９７ｃ１，９７ｃ２に対する定期的な放電が停止されるため、図１２の（ｍ）の符号を付した図に示すように、差動アンプ９６からの正の積分出力の値は徐々に大きくなる。また、図１２の（ｎ）の符号を付した図に示すように、差動アンプ９６からの負の積分出力の値は徐々に小さくなる。
【０１０１】
比較器１０３は、正の積分出力と、ＤＡ変換器１０４により設定された、図１２の（ｍ）の符号を付した図に示す正の閾値＋Ｖｔｈとを比較し、正の比較出力をスイッチ制御回路１０６に供給する。また、比較器１０３は、負の積分出力と、ＤＡ変換器１０４により設定された、図１２の（ｎ）の符号を付した図に示す負の閾値−Ｖｔｈとを比較し、負の比較出力をスイッチ制御回路１０６に供給する。
【０１０２】
各積分出力の値が各閾値＋Ｖｔｈ，−Ｖｔｈを越えるまでの間は、スイッチ制御回路１０６は、図１２の（ｋ）の符号を付した図に示すハイレベルの第１切り替え信号（φ）により、電荷相殺回路１０２のスイッチ１４７ａおよびスイッチ１４７ｂをオフ制御する。また、スイッチ制御回路１０６は、図１２の（ｌ（エル））の符号を付した図に示すローレベルの第２切り替え信号（／φ）により、電荷相殺回路１０２のスイッチ１４７ａおよびスイッチ１４７ｂをオフ制御する。これにより、コンデンサ１０２ｃは、図１２の（ｊ）の符号を付した図に示すように、各比較出力の値が各閾値＋Ｖｔｈ，−Ｖｔｈを越えるまでの間、充電され、コンデンサ１０２ｃには、負の電荷（−Ｑ）および正の電荷（＋Ｑ）が蓄電される。
【０１０３】
次に、図１２の符号（ｍ）を付した図のように、正の積分出力の値が正の閾値＋Ｖｔｈ以上の値となる。また、図１２の符号（ｎ）を付した図のように、負の積分出力の値が負の閾値−Ｖｔｈ以下の値となる。これを示す比較出力が、比較器１０３からスイッチ制御回路１０６に供給されると、スイッチ制御回路１０６は、図１２の（ｋ）の符号を付した図に示すローレベルの第１切り替え信号（φ）により、電荷相殺回路１０２のスイッチ１４８ａおよびスイッチ１４８ｂをオフ制御する。これにより、コンデンサ１０２ｃに対する充電が停止する。
【０１０４】
また、スイッチ制御回路１０６は、各比較出力の値が各閾値＋Ｖｔｈ，−Ｖｔｈを越えている間、図１２の（ｌ（エル））の符号を付した図に示すハイレベルの第２切り替え信号（／φ）により、電荷相殺回路１０２のスイッチ１４７ａおよびスイッチ１４７ｂをオン制御する。これにより、各比較出力の値が各閾値＋Ｖｔｈ，−Ｖｔｈを越えている間、コンデンサ１０２ｃに蓄電されていた負の電荷（−Ｑ）が正の差動出力に付加され、コンデンサ１０２ｃに蓄電されていた正の電荷（＋Ｑ）が負の差動出力に付加される。
【０１０５】
コンデンサ１０２ｃの蓄電容量は、第１および第２積分コンデンサ９７ｃ１，９７ｃ２と略同容量となっている。そして、コンデンサ１０２ｃの正の電荷の電荷量は、第１積分コンデンサ９７ｃ１の正の電荷の電荷量に等しく、また、コンデンサ１０２ｃの負の電荷の電荷量は、第２積分コンデンサ９７ｃ２の負の電荷の電荷量に等しくなっている。このため、差動変換部９５から差動アンプ９６に供給される正の差動出力を負の電荷（−Ｑ）で相殺し、負の差動出力を正の電荷（＋Ｑ）で相殺することができる。そして、図１２の（ｍ）の符号および（ｎ）の符号を付した図に示すように、差動アンプ９６からの正の積分出力および負の積分出力の各電位を、第１および第２積分コンデンサ９７ｃ１，９７ｃ２の放電時と同じ電位とすることができる。
【０１０６】
スイッチ制御回路１０６は、積分期間中において、比較器１０３から、正の積分出力の値が正の閾値＋Ｖｔｈ以上の値となり、負の積分出力の値が負の閾値−Ｖｔｈ以下の値となったことを示す比較出力が供給される毎に、各差動出力に逆極性の電荷を付加するように、電荷相殺回路１０２のスイッチ１４７ａ，１４７ｂ，１４８ａ，１４８ｂを切り替え制御する。これにより、各積分出力が各閾値＋Ｖｔｈ，−Ｖｔｈを超える毎に、積分出力の電位を上述の放電時と同じ電位にリセットすることができ、上述の第１の実施の形態と同じ効果を得ることができる。
【０１０７】
なお、カウンタ７８は、図１２の符号（ｏ）を付した図に示すように、正の積分出力の値が正の閾値＋Ｖｔｈ以上となり、また、負の積分出力の値が負の閾値−Ｖｔｈ以下となった回数をカウントする。そして、このカウント値を、第１のＡＤＣ６１のＡＤ変換出力として、エンコーダ６３等に供給することは、上述の第１の実施の形態で説明したとおりである。また、カウンタ７８で最後にカウントされた積分出力以降の、正および負の残りの積分出力は、図１２の符号（ｐ）を付した図に示す出力制御パルスのタイミングで、第１または第２出力制御スイッチ１００，１０１を介して、後段の第２ＡＤＣ６２に供給され、あるいは破棄されることも、上述の第１の実施の形態で説明したとおりである。
【０１０８】
（第４の実施の形態）
次に、第４の実施の形態のフォトンカウンティングＣＴ装置の説明をする。上述の各実施の形態の説明では、比較器７７に対して一つの閾値Ｖｔｈを設定した。なお、第３の実施の形態の場合は、正の積分出力に対して一つの正の閾値＋Ｖｔｈを設定し、負の積分出力に対して一つの負の閾値−Ｖｔｈを設定した。これに対して、以下に説明する第４の実施の形態は、積分出力に対して、それぞれ異なるレベルの複数の閾値を設定したものである。なお、上述の各実施の形態と、以下に説明する第４の実施の形態とでは、この点のみが異なる。このため、以下、両者の差異の説明のみ行い、重複説明は省略する。また、第４の実施の形態の説明で用いる図面において、上述の各実施の形態と同じ動作を示す箇所には、同じ符号を付し、その詳細な説明は省略する。
【０１０９】
図１３に、第４の実施の形態のフォトンカウンティングＣＴ装置に設けられている各コア５１の積分器６０および第１ＡＤＣ６１周辺の詳細なブロック図を示す。この図１３に示す第４の実施の形態のフォトンカウンティングＣＴ装置の場合、積分出力が供給される比較器７７に対して、ＤＡ変換器１５０が、第１の閾値Ｖｔｈ１および第１の閾値Ｖｔｈ１よりも高い値の第２の閾値Ｖｔｈ２を設定するようになっている。
【０１１０】
図１４は、このような各部の動作を説明するためのタイミングチャートである。図１４の（ａ）の符号を付した図のクロックは、図３に示すレジスタ５４からタイミングジェネレータ５２に供給されるクロック（ＣＬＫ）である。図１４の（ｂ）の符号を付した図のクロックは、タイミングジェネレータ５２により位相が反転された反転クロック（／ＣＬＫ）である。図１４の（ｃ）の符号を付した図の信号は、光電子増倍器（ＳｉＰＭ）５９からの電荷の波形である。図１４の（ｄ）の符号を付した図の信号および図１４の（ｅ）の符号を付した図のパルスは、トリガ回路６５で生成されるスタートパルスである。
【０１１１】
図１４の（ｇ）の符号を付した図のパルスは、ラッチ回路７３により、所定時間、スタートパルスをラッチすることで生成されたラッチ出力の波形である。図１４の（ｆ）の符号を付したパルスは、ラッチ回路７３のラッチ動作を停止させるためのストップパルスである。図１４の（ｈ）の符号を付した図のパルスは、スイッチ制御回路７５でリセットパルスを生成するためのゲートパルスである。図１４の（ｉ）の符号を付したパルスは、スイッチ制御回路７５で生成されるリセットパルスである。
【０１１２】
このような第２の実施の形態のフォトンカウンティングＣＴ装置において、ＤＡ変換器１５０は、図１４の（ｊ）の符号を付した図に示すように、最初に第１の閾値Ｖｔｈ１を比較器７７に設定する。次に、上述の積分期間中において、積分出力が第１の閾値Ｖｔｈ１以上となったことを示す比較出力が供給されたタイミングで、第１の閾値Ｖｔｈ１よりも高い値の第２の閾値Ｖｔｈ２を比較器７７に設定する。比較器７７は、以後、積分期間中において、積分出力と第２の閾値Ｖｔｈ２との比較を行う。このような段階的な比較処理を行うことで、図１５に示すように指定したＡＤ変換領域に対して、見かけ上、分解能を向上させることができる他、上述の各実施の形態と同じ効果を得ることができる。
【０１１３】
なお、カウンタ７８は、図１４の符号（ｋ）を付した図に示すように、積分出力の値が第１の閾値Ｖｔｈ１以上となった回数、および積分出力の値が第２の閾値Ｖｔｈ２以上となった回数の合計の回数をカウントする。そして、このカウント値を、第１のＡＤＣ６１のＡＤ変換出力として、エンコーダ６３等に供給することは、上述の第１の実施の形態で説明したとおりである。また、カウンタ７８で最後にカウントされた積分出力以降の残りの積分出力は、図１４の符号（ｌ（エル））を付した図に示す出力制御パルスのタイミングで、出力制御スイッチ７９を介して、後段の第２ＡＤＣ６２に供給され、あるいは破棄されることも、上述の第１の実施の形態で説明したとおりである。
【０１１４】
また、この例では、２種類の閾値Ｖｔｈ１，Ｖｔｈ２を設定することとしたが、それぞれ値が異なる３種類以上の閾値を設定してもよい。また、図１３に示す例は、第１の実施の形態の回路構成に、第４の実施の形態を適用した例であったが、この第４の実施の形態は、第２の実施の形態および第３の実施の形態にも適用できる。第３の実施の形態に第４の実施の形態を適用する場合には、それぞれ値が異なる複数の正の閾値＋Ｖｔｈを設けると共に、それぞれ値が異なる複数の負の閾値−Ｖｔｈを設けることとなる。いずれの場合も、上述と同じ効果を得ることができる。
【０１１５】
本発明の実施形態を説明したが、各実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。各実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１６】
１０  架台装置
１１  照射制御部
１２  Ｘ線発生装置
１３  検出器
１４  収集部
１５  回転フレーム
１６  駆動部
２０  寝台装置
２１  寝台駆動装置
２２  天板
３０  コンソール装置
３１  入力部
３２  表示部
３３  スキャン制御部
３４  前処理部
３５  第１記憶部
３６  再構成部
３７  第２記憶部
３８  制御部
４０  検出素子
５０  アナログフロントエンド
５１  コア
５２  タイミングジェネレータ
５３  デジタル−アナログ変換器
５４  レジスタ
５５  マルチプレクサ
５７  電源供給部
５８  シンチレータ
６０  積分器
６０ｃ  積分コンデンサ
６０ｃ１  第１積分コンデンサ
６０ｃ２  第２積分コンデンサ
６１  第１ＡＤＣ
６２  第２ＡＤＣ
６３  エンコーダ
６４  カウンタ
６５  トリガ回路
６６  出力制御回路
７１  第１放電スイッチ
７２  第２放電スイッチ
７３  ラッチ回路
７４  ディレイ回路
７５  スイッチ制御回路
７６  加算器
７７  比較器
７８  カウンタ
７９  出力制御スイッチ
８２  比較器
８３  ＤＡ変換器
８４  逐次比較レジスタ
８５  タイミング制御回路
９１  第１放電回路
９２  第２放電回路
９３  スイッチ制御回路
９５  差動変換部
９６  差動アンプ
９７ｃ１  第１積分コンデンサ
９７ｃ２  第２積分コンデンサ
９８  第１放電スイッチ
９９  第２放電スイッチ
１００  第１出力制御スイッチ
１０１  第２出力制御スイッチ
１０２ｃ  コンデンサ
１０２  電荷相殺回路
１０３  比較器
１０４  ＤＡ変換器
１０５  ＤＡ変換器
１０６  スイッチ制御回路
１４０  放電スイッチ
１４１ａ  チャージスイッチ
１４１ｂ  チャージスイッチ
１４２ａ  放電スイッチ
１４２ｂ  放電スイッチ
１４４ａ  チャージスイッチ
１４４ｂ  チャージスイッチ
１４５ａ  放電スイッチ
１４５ｂ  放電スイッチ
１４７ａ  スイッチ
１４７ｂ  スイッチ
１４８ａ  スイッチ
１４８ｂ  スイッチ
１５０  ＤＡ変換器
【図１】
2015065531.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2015065531.tif 000015
【図１４】
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【図１５】
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