(57)【要約】【課題】エミッタ層の無秩序化を抑制するとともに、エミッタ層の秩序化に伴う自然分極を緩和させることができる半導体装置と電力増幅器とを提供する。【解決手段】バイポーラトランジスタＢＴを備えた半導体装置では、ｐ型ベース層４は、ｐ型ＧａＡｓＳｂベース層４ａとｐ型ＧａＡｓベース層４ｂとから形成されている。そのｐ型ＧａＡｓベース層４ｂに接するように、ｎ型ＩｎＧａＰエミッタ層５が形成されている。ｎ型ＩｎＧａＰエミッタ層５は、秩序化されているとともに、圧縮歪（０．７８％）を有している。【選択図】図２
2015065292.tif 000002
【特許請求の範囲】
【請求項１】
ヘテロ接合型のバイポーラトランジスタを備えた半導体装置であって、
前記バイポーラトランジスタは、
コレクタ層と、
前記コレクタ層上に形成されたベース層と、
前記ベース層上に形成されたエミッタ層と
を有し、
前記ベース層は、
構成元素としてアンチモン（Ｓｂ）を含有する第１ベース層と、
前記第１ベース層上に形成され、構成元素としてガリウム（Ｇａ）およびヒ素（Ａｓ）を含有し、アンチモン（Ｓｂ）を含有しない第２ベース層と
を備え、
前記エミッタ層は、前記第２ベース層上に形成されており、構成元素としてインジウム（Ｉｎ）、ガリウム（Ｇａ）およびリン（Ｐ）を少なくとも含有し、秩序化されているとともに圧縮歪を有する、半導体装置。
【請求項２】
前記エミッタ層は、インジウム・ガリウム・リン（ＩｎＧａＰ）層から形成された、請求項１記載の半導体装置。
【請求項３】
前記インジウム・ガリウム・リン（ＩｎＧａＰ）層におけるインジウム・リン（ＩｎＰ）のモル比は０．４８よりも大きく設定された、請求項２記載の半導体装置。
【請求項４】
前記モル比は０．５１以上である、請求項３記載の半導体装置。
【請求項５】
前記エミッタ層に接するように、前記エミッタ層の上に形成されたアルミニウム・ガリウム・ヒ素（ＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１））層を備えた、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記バイポーラトランジスタを複数備え、
複数の前記バイポーラトランジスタは電気的に並列に接続された、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
請求項１〜６のいずれかに記載の半導体装置を実装した電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および電力増幅器に関し、特に、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置と、そのような半導体装置を適用した電力増幅器とに関するものである。
【背景技術】
【０００２】
近年、携帯端末機等のパワーアンプモジュールを構成するトランジスタとして、ヘテロ接合型のバイポーラトランジスタが適用されている。この種のバイポーラトランジスタは、ＨＢＴ（Hetero junction Bipolar Transistor）と称されている。
【０００３】
ここで、そのようなバイポーラトランジスタを備えた半導体装置の一例として、特許文献１に挙げられている半導体装置について説明する。図２６に示すように、バイポーラトランジスタでは、半絶縁性ＧａＡｓ基板１０１に接するようにｎ型ＧａＡｓサブコレクタ層１０２が形成され、そのｎ型ＧａＡｓサブコレクタ層１０２に接するように、ｎ型ＧａＡｓコレクタ層１０３が形成されている。ｎ型ＧａＡｓコレクタ層１０３に接するように、ｐ型ＧａＡｓベース層１０４が形成され、そのｐ型ＧａＡｓベース層１０４に接するように、ｎ型ＩｎＧａＰエミッタ層１０５が形成されている。
【０００４】
ｎ型ＩｎＧａＰエミッタ層１０５に接するようにｎ型ＧａＡｓ層１０６が形成され、そのｎ型ＧａＡｓ層１０６に接するように、ｎ型ＡｌＧａＡｓバラスト抵抗層１０７が形成されている。ｎ型ＡｌＧａＡｓバラスト抵抗層１０７に接するようにｎ型ＧａＡｓコンタクト層１０８が形成され、そのｎ型ＧａＡｓコンタクト層１０８に接するようにｎ型ＩｎＧａＡｓコンタクト層１０９が形成されている。ｎ型ＩｎＧａＡｓコンタクト層１０９に接するように、エミッタ電極１１３が形成されている。
【０００５】
エミッタ電極１１３にはエミッタ配線１１６の一端が電気的に接続され、そのエミッタ配線１１６の他端は、金属パッド１１７に電気的に接続されている。金属パッド１１７は、半絶縁性ＧａＡｓ基板１０１の表面に形成されている。ベース層１０４に接するようにベース電極１１２が形成され、サブコレクタ層１０２に接するようにコレクタ電極１１１が形成されている。コレクタ電極１１１には、コレクタ配線１１４が電気的に接続されている。背景技術の一例に係る半導体装置は、上記のように構成される。
【０００６】
このようなｐ型ＧａＡｓベース層１０４を有するヘテロ接合型のバイポーラトランジスタを備えた半導体装置の他に、たとえば、特許文献２では、ベース層として、ｐ型ＧａＡｓ層にアンチモン（Ｓｂ）を添加したｐ型ＧａＡｓＳｂベース層を有するヘテロ接合型のバイポーラトランジスタを備えた半導体装置も提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１５５２８１号公報
【特許文献２】国際公開ＷＯ０３／００９３３９号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した各ヘテロ接合型のバイポーラトランジスタを備えた半導体装置では、エミッタ層からベース層への電子注入に対するエネルギー障壁を小さくして動作電圧を低くするために、ｎ型ＩｎＧａＰエミッタ層１０５では、Ｉｎ−ＰとＧａ−Ｐとが交互に隣接して配列された秩序化（Ordered）された層であることが求められる。
【０００９】
ところが、ｐ型ＧａＡｓＳｂベース層では、ｐ型ＧａＡｓＳｂベース層の上に形成されるｎ型ＩｎＧａＰエミッタ層が無秩序化してしまうという問題があった。一方、秩序化されたｎ型ＩｎＧａＰエミッタ層では、秩序化されていることに起因して自発分極を起こしてしまうという問題があった。
【００１０】
本発明は、上記問題点を解決するためになされたものであり、一つの目的は、エミッタ層の無秩序化を抑制するとともに、エミッタ層の秩序化に伴う自然分極を緩和させることができる半導体装置を提供することであり、他の目的は、そのような半導体装置を適用した電力増幅器を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置である。バイポーラトランジスタは、コレクタ層とベース層とエミッタ層とを有している。ベース層は、コレクタ層上に形成されている。エミッタ層は、ベース層上に形成されている。ベース層は、第１ベース層と第２ベース層とを備えている。第１ベース層は、構成元素としてアンチモン（Ｓｂ）を含有する。第２ベース層は、第１ベース層上に形成され、構成元素としてガリウム（Ｇａ）およびヒ素（Ａｓ）を含有し、アンチモン（Ｓｂ）を含有しない。エミッタ層は、第２ベース層上に形成されており、構成元素としてインジウム（Ｉｎ）、ガリウム（Ｇａ）およびリン（Ｐ）を少なくとも含有し、秩序化されているとともに圧縮歪を有する。
【００１２】
本発明に係る半導体装置によれば、アンチモン（Ｓｂ）を含有しない第２ベース層上にエミッタ層が形成されることで、エミッタ層の無秩序化を抑制することができる。さらに、そのエミッタ層が圧縮歪を有していることで、エミッタ層の秩序化に伴う自然分極を緩和させることができる。
【００１３】
エミッタ層は、具体的には、インジウム・ガリウム・リン（ＩｎＧａＰ）層から形成されていることが好ましい。
【００１４】
インジウム・ガリウム・リン（ＩｎＧａＰ）層におけるインジウム・リン（ＩｎＰ）のモル比は０．４８よりも大きく設定されていることが好ましい。
【００１５】
これにより、エミッタ層は圧縮歪を有することができる。
モル比は０．５１以上であることがより好ましい。
【００１６】
これにより、エミッタ層は圧縮歪を確実に有することができる。
エミッタ層に接するように、エミッタ層の上に形成されたアルミニウム・ガリウム・ヒ素（ＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１））層を備えていることが好ましい。
【００１７】
これにより、バイポーラトランジスタが熱暴走により破壊されてしまうのを抑制することができる。
【００１８】
バイポーラトランジスタを複数備え、その複数のバイポーラトランジスタは電気的に並列に接続されていることが好ましい。
【００１９】
これにより、半導体装置として大電力を扱うことができる。
本発明に係る電力増幅器は、上述した半導体装置を実装した電力増幅器である。
【００２０】
本発明に係る電力増幅器によれば、大電力に対応することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１に係る、バイポーラトランジスタを備えた半導体装置の平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、秩序化されたＩｎＧａＰエミッタ層を説明するための図であり、図３（Ａ）は、単位結晶格子を模式的に示す斜視図であり、図３（Ｂ）は、成長方向に対して直交する方向から見た結晶構造を模式的に示す図である。
【図４】第１比較例に係る、バイポーラトランジスタを備えた半導体装置の断面図である。
【図５】第２比較例に係る、バイポーラトランジスタを備えた半導体装置の断面図である。
【図６】同実施の形態において、秩序化されたＩｎＧａＰエミッタ層の自然分極を緩和させるメカニズムを説明するための図である。
【図７】同実施の形態において、臨界膜厚と圧縮歪との関係を示すグラフである。
【図８】本発明の実施の形態２に係る、バイポーラトランジスタを備えた半導体装置の平面図である。
【図９】同実施の形態において、図８に示す断面線ＩＸ−ＩＸにおける断面図である。
【図１０】本発明の実施の形態３に係る、バイポーラトランジスタを備えた半導体装置の平面図である。
【図１１】同実施の形態において、図１０に示す断面線ＸＩ−ＸＩにおける断面図である。
【図１２】本発明の実施の形態４に係る、複数のバイポーラトランジスタを備えた半導体装置におけるバイポーラトランジスタの接続態様を示す回路図である。
【図１３】同実施の形態において、複数のバイポーラトランジスタを備えた半導体装置の平面図である。
【図１４】同実施の形態において、図１３に示す断面線ＸＩＶ−ＸＩＶにおける断面図である。
【図１５】本発明の実施の形態５に係る、複数のバイポーラトランジスタを備えた半導体装置の製造方法の一工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】本発明の実施の形態６に係る、複数のバイポーラトランジスタを備えた半導体装置が適用された電力増幅器の構成を示すブロック図である。
【図２５】同実施の形態において、電力増幅器に搭載された半導体装置とその周辺部分とを模式的に示す部分断面である。
【図２６】背景技術に係る、バイポーラトランジスタを備えた半導体装置を示す断面図である。
【発明を実施するための形態】
【００２２】
実施の形態１
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第１例について説明する。
【００２３】
図１および図２に示すように、バイポーラトランジスタＢＴを備えた半導体装置では、半絶縁性ＧａＡｓ基板１の表面に接するようにｎ型ＧａＡｓサブコレクタ層２（Ｓｉ濃度：５×１０18ｃｍ-3、膜厚：０．６μｍ）が形成されている。ｎ型ＧａＡｓサブコレクタ層２に接するように、ｎ型ＧａＡｓコレクタ層３（Ｓｉ濃度：１×１０16ｃｍ-3、膜厚：１．０μｍ）が形成されている。
【００２４】
ｎ型ＧａＡｓコレクタ層３に接するように、ｐ型ベース層４が形成されている。ｐ型ベース層４は、ｐ型ＧａＡｓＳｂベース層４ａ（ＧａＳｂモル比：０．１、Ｃ濃度：４×１０19ｃｍ-3、膜厚：１００ｎｍ）とｐ型ＧａＡｓベース層４ｂ（Ｃ濃度：４×１０19ｃｍ-3、膜厚：５０ｎｍ）とからなり、ｐ型ＧａＡｓＳｂベース層４ａがｎ型ＧａＡｓコレクタ層３に接する。
【００２５】
ｐ型ベース層４（ｐ型ＧａＡｓベース層４ｂ）に接するように、ｎ型ＩｎＧａＰエミッタ層５（ＩｎＰモル比：０．５９、Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：３０ｎｍ）が形成されている。ｎ型ＩｎＧａＰエミッタ層５は、秩序化されているとともに、圧縮歪（０．７８％）を有している。なお、秩序化については後述する。そのｎ型ＩｎＧａＰエミッタ層５に接するように、ｎ型ＧａＡｓ層６（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：９０ｎｍ）が形成されている。
【００２６】
ｎ型ＧａＡｓ層６に接するように、ｎ型ＡｌＧａＡｓバラスト抵抗層７（ＡｌＡｓモル比：０．３３、Ｓｉ濃度：１×１０17ｃｍ-3、膜厚：１２０ｎｍ）が形成されている。ｎ型ＡｌＧａＡｓバラスト抵抗層７により、バイポーラトランジスタの熱暴走による破壊が抑制される。そのｎ型ＡｌＧａＡｓバラスト抵抗層７に接するように、ｎ型ＧａＡｓコンタクト層８（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成されている。ｎ型ＧａＡｓコンタクト層８に接するように、ｎ型ＩｎＧａＡｓコンタクト層９（ＩｎＡｓモル比：０．５、Ｓｉ濃度：１×１０16ｃｍ-3、膜厚：５０ｎｍ）が形成されている。エミッタサイズは、３μｍ×２０μｍであり、矩形のエミッタとされる。
【００２７】
ｎ型ＩｎＧａＡｓコンタクト層９に接するように、エミッタ電極１３が形成されている。ｎ型ＧａＡｓサブコレクタ層２に接するように、コレクタ電極１１が形成されている。ｐ型ベース層４に接するようにベース電極１２が形成されている。コレクタ電極１１は、ＡｕＧｅ膜（膜厚：６０ｎｍ）／Ｎｉ膜（膜厚：１０ｎｍ）／Ａｕ膜（膜厚：２００ｎｍ）を積層することによって形成されている。ベース電極１２は、Ｔｉ膜（膜厚：５０ｎｍ）／Ｐｔ膜（膜厚：５０ｎｍ）／Ａｕ膜（膜厚：２００ｎｍ）を積層することによって形成されている。エミッタ電極１３は、ＷＳｉ膜（Ｓｉモル比：０．３、膜厚：０．３μｍ）によって形成されている。
【００２８】
半絶縁性ＧａＡｓ基板１の周辺部には、バイポーラトランジスタＢＴの外部との電気的な接続を行うための金属パッド１７、１８、１９が形成されている。コレクタ電極１１と金属パッド１９とが、コレクタ配線１４によって電気的に接続されている。ベース電極１２と金属パッド１８とが、ベース配線１５によって電気的に接続されている。エミッタ電極１３と金属パッド１７とが、エミッタ配線１６によって電気的に接続されている。
【００２９】
上述したバイポーラトランジスタＢＴを備えた半導体装置では、ｐ型ＧａＡｓＳｂベース層４ａとｎ型ＩｎＧａＰエミッタ層５との間に、ｐ型ＧａＡｓベース層４ｂが形成されていることで、ｎ型ＩｎＧａＰエミッタ層５が無秩序化するのを抑制することができる。さらに、圧縮歪を有するｎ型ＩｎＧａＰエミッタ層５が形成されていることで、エミッタ層の秩序化に伴う自然分極を緩和させることができる。
【００３０】
このことについて、比較例に係る半導体装置との関係で説明する。まず、秩序化について説明する。一般に、バイポーラトランジスタを備えた半導体装置では、エミッタからベースへの電子の注入に対するエネルギー障壁を小さくするために、エミッタ層は秩序化された層であることが求められる。エミッタ層が、ＩＩＩ−Ｖ族混晶半導体としてｎ型ＩｎＧａＰ層から形成されている場合において、その単位結晶格子の模式図を図３（Ａ）に示す。単位結晶格子では、通常、ＩＩＩ族元素のガリウム（Ｇａ）とインジウム（Ｉｎ）が、同族元素のみからなる結晶格子に無秩序で配置されている。
【００３１】
ところが、成長条件により、その結晶格子において、ガリウム（Ｇａ）とインジウム（Ｉｎ）が、秩序配列（秩序化）されることが知られている。秩序化された単位結晶格子において、点線枠を含む平面の法線方向（成長方向に直交する方向）から見た結晶構造の模式図を図３（Ｂ）に示す。図３（Ｂ）に示すように、秩序化されたＩｎＧａＰの結晶構造では、インジウム（Ｉｎ）とリン（Ｐ）の結合（配列）と、ガリウム（Ｇａ）とリン（Ｐ）の結合（配列）とが、隣接して存在することになる。
【００３２】
次に、第１比較例に係る半導体装置について、図４を用いて説明する。図４に示す半導体装置は、図２６に示す半導体装置に対応するものである。このため、図２６に示す半導体装置と同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
【００３３】
図４に示される半導体装置（バイポーラトランジスタ）において、ｎ型ＩｎＧａＰエミッタ層１０５が秩序化されている場合、原子の配列が秩序化されていることに起因して、自然分極が発生することになる。すなわち、ｎ型ＩｎＧａＰエミッタ層１０５とｐ型ＧａＡｓベース層１０４との界面付近では、プラス電荷が発生する。一方、ｎ型ＩｎＧａＰエミッタ層１０５とｎ型ＧａＡｓ層１０６との界面付近では、マイナス電荷が発生する。
【００３４】
特に、ｎ型ＩｎＧａＰエミッタ層１０５とｎ型ＧａＡｓ層１０６との界面付近に発生するマイナス電荷によって、この界面付近では、キャリアが減少したり空乏化が生じ、エミッタ抵抗が設計値よりも高くなることがある。エミッタ抵抗が所望の抵抗値よりも高くなると、たとえば、バイポーラトランジスタを適用した携帯端末機等では、パワーアンプの電力負荷率や、ＤＣ電源から高周波電源への変換効率が下がってしまうという問題が生じる。
【００３５】
次に、第２比較例に係る半導体装置について、図５を用いて説明する。低消費電力化の一環で、バイポーラトランジスタの動作電圧を下げるために、たとえば、特許文献２では、図５に示すように、ベース層にアンチモン（Ｓｂ）を添加したｐ型ＧａＡｓＳｂベース層２０４が形成された半導体装置が提案されている。なお、図４に示す第１比較例に係る半導体装置と同一部材には同一符号を付し、必要である場合除き、その説明を繰り返さないこととする。
【００３６】
第１比較例において説明したように、ベース層の上に形成されるエミッタ層は秩序化されていることが求められる。ところが、アンチモン（Ｓｂ）が添加されたｐ型ＧａＡｓＳｂベース層２０４の上にｎ型ＩｎＧａＰエミッタ層を形成させようとすると、ｐ型ＧａＡｓＳｂベース層２０４との界面付近では、無秩序化したｎ型ＩｎＧａＰエミッタ層１０５ａが形成されてしまい、伝導帯端のエネルギーレベルが増加する。伝導帯端のエネルギーレベルの増加は、電子に対するエネルギー障壁として作用するため、バイポーラトランジスタの動作電圧が高くなってしまう。
【００３７】
このように、エミッタからベースへの電子の注入に対するエネルギー障壁を小さくするためには、ｎ型ＩｎＧａＰエミッタ層１０５を秩序化させる必要があるところ、動作電圧を下げるために、アンチモン（Ｓｂ）を添加したｐ型ＧａＡｓＳｂベース層２０４では、無秩序化したｎ型ＩｎＧａＰエミッタ層１０５ａが形成されてしまうという問題がある。さらに、秩序化されたｎ型ＩｎＧａＰエミッタ層１０５では、自然分極が生じてエミッタ抵抗が高くなってしまうという問題がある。
【００３８】
第１比較例および第２比較例に対して、実施の形態１に係る半導体装置では、まず、ベース層として、アンチモン（Ｓｂ）が添加されたｐ型ＧａＡｓＳｂベース層４ａと、アンチモン（Ｓｂ）が添加されていないｐ型ＧａＡｓベース層４ｂとの二層構造のｐ型ベース層４が形成されている。ｎ型ＩｎＧａＰエミッタ層５は、アンチモン（Ｓｂ）が添加されていないｐ型ＧａＡｓベース層４ｂの表面に形成されている。
【００３９】
アンチモン（Ｓｂ）が添加されていないｐ型ＧａＡｓベース層４ｂの表面にｎ型ＩｎＧａＰエミッタ層５が形成されることで、アンチモン（Ｓｂ）に接することに起因する、ｎ型ＩｎＧａＰエミッタ層５の無秩序化を阻止することができる。これにより、エミッタからベースへの電子の注入に対するエネルギー障壁を小さくすることを維持することができ、バイポーラトランジスタの動作電圧が高くなるのを防止することができる。
【００４０】
さらに、ｎ型ＩｎＧａＰエミッタ層５は、ｎ型ＩｎＧａＰエミッタ層５におけるＩｎＰのモル比が、たとえば、０．５９になるように形成されることで、約０．７８％の圧縮歪を有することになる。なお、ｎ型ＩｎＧａＰエミッタ層５が圧縮歪を有することで、ｎ型ＩｎＧａＰエミッタ層５の格子定数は、ｐ型ＧａＡｓベース層４ｂの格子定数よりも大きくなる。
【００４１】
ｎ型ＩｎＧａＰエミッタ層５が圧縮歪を有することで、ｎ型ＩｎＧａＰエミッタ層５には分極が発生する。圧縮歪に伴う分極のプラス電荷およびマイナス電荷の分布は、秩序化に伴う自然分極のプラス電荷およびマイナス電荷の分布とは反対である。すなわち、ｎ型ＩｎＧａＰエミッタ層５とｐ型ベース層４（ｐ型ＧａＡｓベース層４ｂ）との界面付近では、マイナス電荷が発生する。一方、ｎ型ＩｎＧａＰエミッタ層５とｎ型ＧａＡｓ層６との界面付近では、プラス電荷が発生する。
【００４２】
これにより、図６に示すように、秩序化に伴う自然分極のプラス電荷およびマイナス電荷が、圧縮歪に伴う分極のプラス電荷およびマイナス電荷によって相殺されるか、弱められることになる。その結果、ｎ型ＩｎＧａＰエミッタ層５の上方に位置するｎ型ＧａＡｓ層６等におけるキャリアの減少や空乏化を防止することができる。
【００４３】
こうして、実施の形態１に係る半導体装置では、ｎ型ＩｎＧａＰエミッタ層５の無秩序化を抑制するとともに、ｎ型ＩｎＧａＰエミッタ層５の秩序化に伴う自然分極を緩和させることができる。
【００４４】
なお、圧縮歪を有するｎ型ＩｎＧａＰエミッタ層５では、膜厚が厚くなると、ミスフィット転位が発生してしまうことがある。このため、臨界膜厚よりも薄くなるように、ｎ型ＩｎＧａＰエミッタ層５を形成する必要がある。臨界膜厚ｄは、圧縮歪をε（％）とすると、ｄ＝４９．９ε-1.18を満たす膜厚であることが、発明者らの評価によって求められている。その臨界膜厚ｄ（ｎｍ）と圧縮歪との関係（グラフ）を図７に示す。ｎ型ＩｎＧａＰエミッタ層５にミスフィット転位を発生させないようにするには、ｎ型ＩｎＧａＰエミッタ層５の膜厚として、圧縮歪（％）に対してグラフよりも下方の領域の膜厚に設定する必要がある。
【００４５】
実施の形態２
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第２例として、第１例に係る半導体装置におけるｎ型ＧａＡｓ層６を省いた構造の半導体装置について説明する。
【００４６】
図８および図９に示すように、バイポーラトランジスタＢＴを備えた半導体装置では、ｐ型ベース層４に接するように、ｎ型ＩｎＧａＰエミッタ層５（ＩｎＰモル比：０．５９、Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：３０ｎｍ）が形成されている。そのｎ型ＩｎＧａＰ層５に接するように、ｎ型ＡｌＧａＡｓバラスト抵抗層７（ＡｌＡｓモル比：０．３３、Ｓｉ濃度：１×１０17ｃｍ-3、膜厚：１２０ｎｍ）が形成されている。
【００４７】
ｎ型ＡｌＧａＡｓバラスト抵抗層７に接するように、ｎ型ＧａＡｓコンタクト層８（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成されている。なお、これ以外の構成については、図１および図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
【００４８】
上述した半導体装置では、ｐ型ベース層４は、ｐ型ＧａＡｓＳｂベース層４ａ（ＧａＳｂモル比：０．１、Ｃ濃度：４×１０19ｃｍ-3、膜厚：１００ｎｍ）とｐ型ＧａＡｓベース層４ｂ（Ｃ濃度：４×１０19ｃｍ-3、膜厚：５０ｎｍ）とからなり、ｎ型ＩｎＧａＰエミッタ層５は、ｐ型ＧａＡｓベース層４ｂに接するように形成されている。
【００４９】
これにより、実施の形態１において説明したように、ｎ型ＩｎＧａＰエミッタ層５を形成する際に、秩序化されたｎ型ＩｎＧａＰエミッタ層５を形成することができ、エミッタからベースへの電子の注入に対するエネルギー障壁を小さくすることを維持することができ、バイポーラトランジスタの動作電圧が高くなるのを防止することができる。
【００５０】
また、ｎ型ＩｎＧａＰエミッタ層５が、圧縮歪（０．７８％）を有することで、秩序化に伴う自然分極のプラス電荷およびマイナス電荷が、圧縮歪に伴う分極のプラス電荷およびマイナス電荷によって相殺されるか、弱められることになる。その結果、ｎ型ＩｎＧａＰエミッタ層５の上方に位置するｎ型ＡｌＧａＡｓバラスト抵抗層７におけるキャリアの減少や空乏化を防止してエミッタ抵抗の増大を抑制することができる。
【００５１】
実施の形態３
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第３例として、第１例に係る半導体装置におけるｎ型ＡｌＧａＡｓバラスト抵抗層７を省いた構造の半導体装置について説明する。
【００５２】
図１０および図１１に示すように、バイポーラトランジスタＢＴを備えた半導体装置では、ｐ型ベース層４に接するように、ｎ型ＩｎＧａＰエミッタ層５（ＩｎＰモル比：０．５９、Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：３０ｎｍ）が形成されている。そのｎ型ＩｎＧａＰ層５に接するように、ｎ型ＧａＡｓ層６（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：９０ｎｍ）が形成されている。
【００５３】
ｎ型ＧａＡｓ層６に接するように、ｎ型ＧａＡｓコンタクト層８（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成されている。なお、これ以外の構成については、図１および図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
【００５４】
上述した半導体装置では、ｐ型ベース層４は、ｐ型ＧａＡｓＳｂベース層４ａ（ＧａＳｂモル比：０．１、Ｃ濃度：４×１０19ｃｍ-3、膜厚：１００ｎｍ）とｐ型ＧａＡｓベース層４ｂ（Ｃ濃度：４×１０19ｃｍ-3、膜厚：５０ｎｍ）とからなり、ｎ型ＩｎＧａＰエミッタ層５は、ｐ型ＧａＡｓベース層４ｂに接するように形成されている。
【００５５】
これにより、実施の形態１において説明したように、ｎ型ＩｎＧａＰエミッタ層５を形成する際に、秩序化されたｎ型ＩｎＧａＰエミッタ層５を形成することができ、エミッタからベースへの電子の注入に対するエネルギー障壁を小さくすることを維持することができ、バイポーラトランジスタの動作電圧が高くなるのを防止することができる。
【００５６】
また、ｎ型ＩｎＧａＰエミッタ層５が、圧縮歪（０．７８％）を有することで、秩序化に伴う自然分極のプラス電荷およびマイナス電荷が、圧縮歪に伴う分極のプラス電荷およびマイナス電荷によって相殺されるか、弱められることになる。その結果、ｎ型ＩｎＧａＰエミッタ層５の上方に位置するｎ型ＧａＡｓ層６におけるキャリアの減少や空乏化を防止してエミッタ抵抗の増大を抑制することができる。
【００５７】
実施の形態４
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第４例として、第１例に係る半導体装置を複数備えた半導体装置について説明する。
【００５８】
比較的大きな電力が扱われる、携帯端末機のパワーアンプでは、並列接続された複数のバイポーラトランジスタによってパワーアンプが構成される。この場合、図１２に示すように、複数のバイポーラトランジスタＢＴでは、それぞれのベース、エミッタおよびコレクタが互いに電気的に接続される態様で並列接続される。
【００５９】
次に、第１例に係る半導体装置のバイポーラトランジスタを単位バイポーラトランジスタとして、このバイポーラトランジスタを複数備えた半導体装置について具体的に説明する。
【００６０】
図１３および図１４に示すように、複数のバイポーラトランジスタＢＴのそれぞれでは、ｐ型ベース層４に接するように、秩序化されたｎ型ＩｎＧａＰエミッタ層５（ＩｎＰモル比：０．５９、Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：３０ｎｍ）が形成されている。そのｎ型ＩｎＧａＰ層５に接するように、ｎ型ＧａＡｓ層６（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：９０ｎｍ）が形成されている。
【００６１】
ｎ型ＧａＡｓ層６に接するように、ｎ型ＡｌＧａＡｓバラスト抵抗層７（ＡｌＡｓモル比：０．３３、Ｓｉ濃度：１×１０17ｃｍ-3、膜厚：１２０ｎｍ）が形成されている。ｎ型ＡｌＧａＡｓバラスト抵抗層７に接するように、ｎ型ＧａＡｓコンタクト層８（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成されている。半絶縁性ＧａＡｓ基板１の周辺部には、金属パッド１７、１８、１９が形成されている。
【００６２】
複数のバイポーラトランジスタＢＴのそれぞれのコレクタ電極１１が、コレクタ配線１４によって金属パッド１９に電気的に接続されている。複数のバイポーラトランジスタＢＴのそれぞれのベース電極１２が、ベース配線１５によって金属パッド１８に電気的に接続されている。複数のバイポーラトランジスタＢＴのそれぞれのエミッタ電極１３が、エミッタ配線１６によって金属パッド１７に電気的に接続されている。なお、これ以外の構成については、図１および図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００６３】
上述した、複数のバイポーラトランジスタを備えた半導体装置では、複数のバイポーラトランジスタＢＴが並列に接続されていることで、半導体装置として大電力を扱うことができる。
【００６４】
そのバイポーラトランジスタＢＴのそれぞれでは、実施の形態１において説明したように、ｎ型ＩｎＧａＰエミッタ層５は、ｐ型ＧａＡｓベース層４ｂに接するように形成されていることで、ｎ型ＩｎＧａＰエミッタ層５を形成する際に、秩序化されたｎ型ＩｎＧａＰエミッタ層５を形成することができる。これにより、エミッタからベースへの電子の注入に対するエネルギー障壁を小さくすることを維持することができ、バイポーラトランジスタの動作電圧が高くなるのを防止することができる。
【００６５】
また、ｎ型ＩｎＧａＰエミッタ層５が、圧縮歪（０．７８％）を有することで、秩序化に伴う自然分極のプラス電荷およびマイナス電荷を、圧縮歪に伴う分極のプラス電荷およびマイナス電荷によって相殺させるか、弱めることによって、ｎ型ＧａＡｓ層６等におけるキャリアの減少や空乏化を防止して、エミッタ抵抗の増大を抑制することができる。
【００６６】
なお、上述した半導体装置における複数のバイポーラトランジスタＢＴのそれぞれとして、実施の形態１において説明した半導体装置のバイポーラトランジスタＢＴを例に挙げて説明したが、実施の形態２または実施の形態３において説明した半導体装置のバイポーラトランジスタＢＴを適用しても、同様の効果を得ることができる。
【００６７】
実施の形態５
ここでは、実施の形態４において説明した半導体装置の製造方法の一例について説明する。
【００６８】
まず、半絶縁性ＧａＡｓ基板の表面上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびコンタクト層等となる所定の層が、それぞれ有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法等のエピタキシャル成長法によって形成される。
【００６９】
図１５に示すように、半絶縁性ＧａＡｓ基板１の上に、サブコレクタ層となるｎ型ＧａＡｓ層２ａ（Ｓｉ濃度：５×１０18ｃｍ-3、膜厚：０．６μｍ）が形成される。ｎ型ＧａＡｓ層２ａに接するように、コレクタ層となるｎ型ＧａＡｓ層３ａ（Ｓｉ濃度：１×１０16ｃｍ-3、膜厚：１．０μｍ）が形成される。ｎ型ＧａＡｓ層３ａに接するように、ベース層となる、ｐ型ＧａＡｓＳｂ層４ａａ（ＧａＳｂモル比：０．１、Ｃ濃度：４×１０19ｃｍ-3、膜厚：１００ｎｍ）とｐ型ＧａＡｓ層４ｂｂ（Ｃ濃度：４×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成される。
【００７０】
次に、ｐ型ＧａＡｓ層４ｂｂに接するように、エミッタ層となるｎ型ＩｎＧａＰ層５ａ（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：３０ｎｍ）が形成される。ここで、ＩｎＰモル比が０．５９になるようにｎ型ＩｎＧａＰ層５ａを形成することで、ｎ型ＩｎＧａＰ層５ａは約０．７８％の圧縮歪を有することになる。また、アンチモン（Ｓｂ）を含有しないｐ型ＧａＡｓ層４ｂｂの表面にｎ型ＩｎＧａＰ層５ａを形成することで、ｎ型ＩｎＧａＰ層５ａを秩序化することができる。
【００７１】
そのｎ型ＩｎＧａＰ層５ａに接するように、ｎ型ＧａＡｓ層６ａ（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：９０ｎｍ）が形成される。ｎ型ＧａＡｓ層６ａに接するように、バラスト抵抗層となるｎ型ＡｌＧａＡｓ層７ａ（ＡｌＡｓモル比：０．３３、Ｓｉ濃度：１×１０17ｃｍ-3、膜厚：１２０ｎｍ）が形成される。ｎ型ＡｌＧａＡｓ層７ａに接するように、コンタクト層の一部となるｎ型ＧａＡｓ層８ａ（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成される。ｎ型ＧａＡｓ層８ａに接するように、コンタクト層の他の一部となるｎ型ＩｎＧａＡｓ層９ａ（ＩｎＡｓモル比：０．５、Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成される。
【００７２】
次に、図１６に示すように、高周波スパッタ法を用いてタングステンシリサイド（ＷＳｉ）膜（Ｓｉモル比：０．３、膜厚：０．３μｍ）１３ａが、ｎ型ＩｎＧａＡｓ層９ａ上の全面に堆積される。次に、所定のフォトリソグラフィー処理と、ＣＦ4を含むガスを用いたドライエッチング処理を施すことにより、図１７に示すように、複数のバイポーラトランジスタのそれぞれのエミッタ電極１３が形成される。
【００７３】
次に、所定のフォトリソグラフィー処理と、ウェットエッチング処理を施すことにより、図１８に示すように、エミッタとなる、ｎ型ＩｎＧａＡｓコンタクト層９、ｎ型ＧａＡｓコンタクト層８、ｎ型ＡｌＧａＡｓバラスト抵抗層７およびｎ型ＧａＡｓ層６が所望の形状にパターニングされる。ここで、ウェットエッチング液として、たとえば、リン酸、過酸化水素水および水を混合させた薬液が用いられ、その組成比は、たとえば、リン酸：過酸化水素水：水＝１：２：４０に設定される。
【００７４】
次に、図１９に示すように、蒸着法およびリフトオフ法により、ｐ型ＧａＡｓ層４ｂｂに接してｎ型ＩｎＧａＰ層５ａを貫通するように、ベース電極１２が形成される。ベース電極１２は、Ｔｉ（膜厚：５０ｎｍ）／Ｐｔ（膜厚：５０ｎｍ）／Ａｕ（膜厚：２００ｎｍ）の積層構造からなる。
【００７５】
次に、所定のホトリソグラフィー処理と、ウェットエッチング処理を施すことにより、図２０に示すように、複数のバイポーラトランジスタのそれぞれの、ｎ型ＩｎＧａＰエミッタ層５、ｐ型ベース層４およびｎ型ＧａＡｓコレクタ層３が形成される。ここで、ｎ型ＩｎＧａＰ層５ａをエッチングする際のエッチング液として塩酸が用いられる。ｐ型ＧａＡｓＳｂ層４ａａ、ｐ型ＧａＡｓ層４ｂｂおよびｎ型ＧａＡｓ層３ａをエッチングする際のエッチング液として、リン酸、過酸化水素水および水を混合させた薬液が用いられ、その組成比は、たとえば、リン酸：過酸化水素水：水＝１：２：４０に設定される。
【００７６】
次に、図２１に示すように、蒸着法およびリフトオフ法によって、複数のバイポーラトランジスタのそれぞれのコレクタ電極１１が形成される。その後、温度３５０℃のもとで３０分間のアロイが施される。コレクタ電極１１は、ＡｕＧｅ（膜厚：６０ｎｍ）／Ｎｉ（膜厚：１０ｎｍ）／Ａｕ（膜厚：２００ｎｍ）の積層体からなる。これにより、複数のバイポーラトランジスタＢＴのそれぞれが形成されることになる。
【００７７】
次に、所定のウェットエッチング処理を施すことにより、図２２に示すように、アイソレーション溝１０が形成される。ここで、ウェットエッチング液として、リン酸、過酸化水素水および水を混合させた薬液が用いられ、その組成比は、たとえば、リン酸：過酸化水素水：水＝１：２：４０に設定される。次に、半絶縁性ＧａＡｓ基板における所定の領域に、金属パッド１７、１８、１９（図１３参照）が形成される。
【００７８】
次に、図２３に示すように、バイポーラトランジスタＢＴのそれぞれのエミッタ電極１３と金属パッド１７とを電気的に接続するエミッタ配線１６が形成される。ベース電極１２と金属パッド１８とを電気的に接続するベース配線１５が形成される。コレクタ電極１１と金属パッド１９とを電気的に接続するコレクタ配線１４が形成される。これにより、複数のバイポーラトランジスタを備えた半導体装置の主要部分が形成されることになる。
【００７９】
上述した半導体装置の製造方法では、複数のバイポーラトランジスタＢＴを並列に接続させることで、大電力を扱うことができる半導体装置を製造することができる。
【００８０】
また、バイポーラトランジスタＢＴのそれぞれでは、ｎ型ＩｎＧａＰエミッタ層５となるｎ型ＩｎＧａＰ層５ａは、ｐ型ＧａＡｓベース層４ｂとなるｐ型ＧａＡｓ層４ｂｂの表面に形成される。これにより、実施の形態１において説明したように、ｎ型ＩｎＧａＰエミッタ層５は秩序化されることになり、エミッタからベースへの電子の注入に対するエネルギー障壁を小さくすることを維持することができ、バイポーラトランジスタの動作電圧が高くなるのを防止することができる。
【００８１】
また、ｎ型ＩｎＧａＰエミッタ層５となるｎ型ＩｎＧａＰ層５ａを形成する際に、ｎ型ＩｎＧａＰ層５ａにおけるＩｎＰのモル比が、たとえば、０．５９になるように成長条件を設定することで、ｎ型ＩｎＧａＰエミッタ層５は、圧縮歪（０．７８％）を有することになる。これにより、秩序化に伴う自然分極のプラス電荷およびマイナス電荷を、圧縮歪に伴う分極のプラス電荷およびマイナス電荷によって相殺させるか、弱めることができ、ｎ型ＧａＡｓ層６等におけるキャリアの減少や空乏化を防止して、エミッタ抵抗の増大を抑制することができる。
【００８２】
実施の形態６
ここでは、実施の形態４において説明した半導体装置を実装した電力増幅器について説明する。
【００８３】
図２４に、電力増幅器（モジュール）３０の回路のブロック図を示す。図２４に示すように、電力増幅器３０では、第１増幅回路３４と第２増幅回路３５との２段の増幅回路を備えている。第１増幅回路３４と第２増幅回路３５のそれぞれに、複数のバイポーラトランジスタが並列接続された半導体装置が適用されている。
【００８４】
電力増幅器３０では、高周波入力端子３２から入力された高周波信号が、第１増幅回路３４と第２増幅回路３５とを経て増幅され、増幅された高周波信号は、高周波出力端子３３から出力される。
【００８５】
また、インピーダンス整合を図るため、高周波入力端子３２と第１増幅回路３４との間には入力整合回路３６が設けられ、第１増幅回路３４と第２増幅回路３５との間には段間整合回路３７が設けられ、第２増幅回路３５と高周波出力端子３３との間には出力整合回路３８が設けられている。
【００８６】
次に、第１増幅回路３４および第２増幅回路３５に適用されている半導体装置のバイポーラトランジスタの周辺の構造について簡単に説明する。図２５に示すように、電力増幅器３０では、複数の実装基板４１、４２、４３が積層されている。実装基板４２上にバイポーラトランジスタＢＴが形成されている。
【００８７】
また、実装基板４３上には、インピーダンスの整合を図る、たとえば、コンデンサやインダクタ等の受動素子４８、４９が形成されている。さらに、実装基板４１、４２、４３には、バイポーラトランジスタＢＴや受動素子４８、４９を電気的に接続するための所定の導体層４４、４５、４６、４７が形成されている。なお、図２５では、複数のバイポーラトランジスタを、一つのバイポーラトランジスタＢＴで代表させている。
【００８８】
上述した電力増幅器３０では、第１増幅回路３４と第２増幅回路３５のそれぞれに、複数のバイポーラトランジスタが並列接続された半導体装置が適用されている。これにより、実施の形態４において説明したように、半導体装置として大電力を扱うことができる。
【００８９】
また、バイポーラトランジスタＢＴのエミッタ層として、秩序化されたｎ型ＩｎＧａＰエミッタ層５（図１４参照）が形成されていることで、バイポーラトランジスタＢＴの動作電圧が高くなるのを防止することができる。さらに、ｎ型ＩｎＧａＰエミッタ層５が圧縮歪（０．７８％）を有することで、エミッタ抵抗の増大を抑制することができる。
【００９０】
なお、上述した各実施の形態に係るバイポーラトランジスタＢＴのエミッタ層として、０．７８％の圧縮歪を有するｎ型ＩｎＧａＰエミッタ層５を例に挙げて説明した。発明者らの評価によれば、０．７８％の圧縮歪を有するｎ型ＩｎＧａＰエミッタ層５では、ＩｎＰのモル比は０．５９になる。
【００９１】
ｎ型ＩｎＧａＰエミッタ層５におけるＩｎＰのモル比は、０．５９に限られるものではない。ｎ型ＩｎＧａＰエミッタ層５の秩序化に伴う自然分極を緩和させる観点から、ＩｎＰのモル比は、０．４８よりも大きいことが好ましく、分極をより確実に緩和させるには、ＩｎＰのモル比は０．５１以上であることが好ましい。
【００９２】
また、エミッタ層として、ｎ型ＩｎＧａＰエミッタ層５を例に挙げたが、エミッタ層としては、少なくともインジウム（Ｉｎ）、ガリウム（Ｇａ）およびリン（Ｐ）を構成元素として含有していればよく、この他に、たとえば、窒素（Ｎ）を含有したＩｎＧａＮＰ層を含んでいてもよい。
【００９３】
さらに、ｐ型ベース層４におけるｐ型ＧａＡｓＳｂベース層４ａでは、ＧａＳｂのモル比が０．１である場合について説明した。ｐ型ＧａＡｓＳｂベース層４ａにおけるＧａＡｓのモル比としては、０より高く０．１以下（０＜ＧａＡｓのモル比≦０．１）であればよい。
【００９４】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９５】
本発明は、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置に有効に利用される。
【符号の説明】
【００９６】
ＢＴ  バイポーラトランジスタ、１  半絶縁性ＧａＡｓ基板、２  ｎ型ＧａＡｓサブコレクタ層、２ａ  ｎ型ＧａＡｓ層、３  ｎ型ＧａＡｓコレクタ層、３ａ  ｎ型ＧａＡｓ層、４  ｐ型ベース層、４ａ  ｐ型ＧａＡｓＳｂベース層、４ａａ  ｐ型ＧａＡｓＳｂ層、４ｂ  ｐ型ＧａＡｓベース層、４ｂｂ  ｐ型ＧａＡｓ層、５  ｎ型ＩｎＧａＰエミッタ層、５ａ  ｎ型ＩｎＧａＰ層、６  ｎ型ＧａＡｓ層、６ａ  ｎ型ＧａＡｓ層、７  ｎ型ＡｌＧａＡｓバラスト抵抗層、７ａ  ｎ型ＡｌＧａＡｓ層、８  ｎ型ＧａＡｓコンタクト層、８ａ  ｎ型ＧａＡｓ層、９  ｎ型ＩｎＧａＡｓコンタクト層、９ａ  ｎ型ＩｎＧａＡｓ層、１０  アイソレーション溝、１１  コレクタ電極、１２  ベース電極、１３  エミッタ電極、１３ａ  タングステンシリサイド膜、１４  コレクタ配線、１５  ベース配線、１６  エミッタ配線、１７、１８、１９  金属パッド、３０  電力増幅器、３１  電力増幅回路ブロック、３２  高周波入力端子、３３  高周波出力端子、３４  第１増幅回路、３５  第２増幅回路、３６  入力整合回路、３７  段間整合回路、３８  出力整合回路、４１、４２、４３  実装基板、４４、４５、４６、４７  導体層、４８、４９  受動素子。
【図１】
2015065292.tif 000003
【図２】
2015065292.tif 000004
【図３】
2015065292.tif 000005
【図４】
2015065292.tif 000006
【図５】
2015065292.tif 000007
【図６】
2015065292.tif 000008
【図７】
2015065292.tif 000009
【図８】
2015065292.tif 000010
【図９】
2015065292.tif 000011
【図１０】
2015065292.tif 000012
【図１１】
2015065292.tif 000013
【図１２】
2015065292.tif 000014
【図１３】
2015065292.tif 000015
【図１４】
2015065292.tif 000016
【図１５】
2015065292.tif 000017
【図１６】
2015065292.tif 000018
【図１７】
2015065292.tif 000019
【図１８】
2015065292.tif 000020
【図１９】
2015065292.tif 000021
【図２０】
2015065292.tif 000022
【図２１】
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【図２２】
2015065292.tif 000024
【図２３】
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【図２４】
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【図２５】
2015065292.tif 000027
【図２６】
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