(57)【要約】【課題】エアギャップ内への薬液の浸入に対して強いレイアウトを提案する。【解決手段】隣接して配置される第１及び第２のメモリブロックは、それぞれ、第１方向に延伸して配置された複数のビット線と、これに直交する第２方向に延伸して配置された複数のワード線と、これらのいずれかに接続されたメモリセルとを有する。第１のメモリブロックはメモリセルの一端に接続された第１の選択ゲートを有し、第２のメモリブロックは同じく第２の選択ゲートを有する。第１及び第２の選択ゲートは隣接して配置される。第１の選択ゲートの一端の端部はＬ字形状部を有し、第２の選択ゲートの一端の端部は直線形状部を有する。第１の選択ゲートのＬ字形状部に第１のコンタクトが配置されている。第１の選択ゲートの一方の端部から他方の端部までの第１方向における距離は、第１の選択ゲートのＬ字形状部の第１方向における幅に等しい。【選択図】図４
2015046546.tif 000002
【特許請求の範囲】
【請求項１】
隣接して配置される第１のメモリブロックと、第２のメモリブロックを有し、
前記第１のメモリブロック及び第２のメモリブロックは、それぞれ、
第１の方向に延伸して配置された複数のビット線と、
前記ビット線に直交する第２の方向に延伸して配置された複数のワード線と、
前記複数のワード線のいずれかに接続されたメモリセルと、を有し、
前記第１のメモリブロックはメモリセルの一端に接続された第１の選択ゲートを有し、前記第２のメモリブロックはメモリセルの一端に接続された第２の選択ゲートを有し、
前記第１の選択ゲートと、前記第２の選択ゲートは隣接して配置され、
前記第１の選択ゲートの一端の端部はＬ字形状部を有し、前記第２の選択ゲートの一端の端部は直線形状部を有し、
前記第１の選択ゲートの前記Ｌ字形状部に第１のコンタクトが配置されており、
前記第１の選択ゲートの、前記第２の選択ゲートに対向していない端部から、前記第２の選択ゲートの、前記第１の選択ゲートに対向していない端部までの第１の方向における距離は、前記第１の選択ゲートの前記Ｌ字形状部の、前記第１の方向における幅に等しいこと、
を特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数のワード線を分断する第１のワード線分断領域を有し、
前記第２の方向において、前記第１のワード線分断領域は前記第２のメモリブロックの前記第１のコンタクトよりも前記メモリセル側に配置されていること、
を特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の選択ゲートの他端の端部は直線形状部を有し、
前記第２の選択ゲートの他端の端部はＬ字形状部を有し、
前記第１の選択ゲートと前記第２の選択ゲートは点対称になっていること、
を特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の選択ゲートと、前記第２の選択ゲートとの間に、選択ゲート分断領域を有し、
前記複数のワード線を分断する第２のワード線分断領域を有し、
前記第２のワード線分断領域は、前記選択ゲート分断領域に接続して配置されていること、
を特徴とする請求項１から３の何れか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のコンタクトは、前記第１の方向において、少なくとも、前記第１の選択ゲートの前記Ｌ字形状部の中央よりも前記第２のメモリブロックに近い位置に配置されていること、
を特徴とする請求項１から４の何れか一項に記載の不揮発性半導体記憶装置。
【請求項６】
少なくとも、前記第２の選択ゲートの前記直線形状部において第２のコンタクトが設けられていること、
を特徴とする請求項１から５の何れか一項に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１のワード線分断領域は、前記第２のコンタクトよりもメモリセル側に配置されていること、
を特徴とする請求項６に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置において、メモリゲート電極間の寄生容量を低減するため、ゲート電極間にエアギャップを形成する場合がある。エアギャップは、例えば間隔が狭く形成されたゲート電極上に埋め込み特性の悪い条件にて絶縁膜を形成し、ゲート電極間の空隙を上部で閉塞させて形成される。
【０００３】
しかし、例えば洗浄処理において使用する薬液がエアギャップ内に浸入してメモリセルの広範囲に広がり、配線材料等を溶解させ、配線の断線を引き起こす等の不具合が生じる可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８―３０６０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
エアギャップ内へ薬液が浸入しにくいレイアウトを提案する。
【課題を解決するための手段】
【０００６】
本実施形態の不揮発性半導体記憶装置は、隣接して配置される第１のメモリブロックと、第２のメモリブロックを有する。第１のメモリブロック及び第２のメモリブロックは、それぞれ、第１の方向に延伸して配置された複数のビット線と、ビット線に直交する第２の方向に延伸して配置された複数のワード線と、複数のワード線のいずれかに接続されたメモリセルとを有する。第１のメモリブロックはメモリセルの一端に接続された第１の選択ゲートを有し、第２のメモリブロックはメモリセルの一端に接続された第２の選択ゲートを有する。第１の選択ゲートと、第２の選択ゲートは隣接して配置される。第１の選択ゲートの一端の端部はＬ字形状部を有し、第２の選択ゲートの一端の端部は直線形状部を有する。第１の選択ゲートのＬ字形状部に第１のコンタクトが配置されており、第１の選択ゲートの、第２の選択ゲートに対向していない端部から、第２の選択ゲートの、第１の選択ゲートに対向していない端部までの第１の方向における距離は、第１の選択ゲートのＬ字形状部の、第１の方向における幅に等しい。
【図面の簡単な説明】
【０００７】
【図１】ＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示すブロック図の一例である。
【図２】メモリセル領域の一部のレイアウトパターンを模式的に示した平面図の一例である。
【図３】図３（Ａ）は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の概略構成を示す平面図の一例である。図３（Ｂ）は、メモリセル領域の一部の構成を拡大して模式的に示した平面図の一例である。
【図４】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置のレイアウトを示す平面図の一例である。
【図５】図５（Ａ）は、図４のＡ−Ａ線における構造を示す縦断面図の一例である。図５（Ｂ）は、図４のＢ−Ｂ線における構造を示す縦断面図の一例である。
【図６】図４の領域Ｄにおける立体的構造を示した斜視図の一例である。
【図７】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の途中工程におけるレイアウトを示す平面図の一例である。
【図８】図８（Ａ）は、図７のＡ−Ａ線における構造を示す縦断面図の一例である。図８（Ｂ）は、図７のＢ−Ｂ線における構造を示す縦断面図の一例である。
【図９】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の途中工程におけるレイアウトを示す平面図の一例である。
【図１０】図１０（Ａ）は、図９のＡ−Ａ線における構造を示す縦断面図の一例である。図１０（Ｂ）は、図９のＢ−Ｂ線における構造を示す縦断面図の一例である。
【図１１】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の途中工程におけるレイアウトを示す平面図の一例である。
【図１２】図１２（Ａ）は、図１１のＡ−Ａ線における構造を示す縦断面図の一例である。図１２（Ｂ）は、図１１のＢ−Ｂ線における構造を示す縦断面図の一例である。
【図１３】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の途中工程におけるレイアウトを示す平面図の一例である。
【図１４】図１４（Ａ）は、図１３のＡ−Ａ線における構造を示す縦断面図の一例である。図１４（Ｂ）は、図１３のＢ−Ｂ線における構造を示す縦断面図の一例である。
【図１５】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の途中工程におけるレイアウトを示す平面図の一例である。
【図１６】図１６（Ａ）は、図１５のＡ−Ａ線における構造を示す縦断面図の一例である。図１６（Ｂ）は、図１５のＢ−Ｂ線における構造を示す縦断面図の一例である。
【図１７】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の途中工程におけるレイアウトを示す平面図の一例である。
【図１８】図１８（Ａ）は、図１７のＡ−Ａ線における構造を示す縦断面図の一例である。図１８（Ｂ）は、図１７のＢ−Ｂ線における構造を示す縦断面図の一例である。
【図１９】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の途中工程におけるレイアウトを示す平面図の一例である。
【図２０】図２０（Ａ）は、図１９のＡ−Ａ線における構造を示す縦断面図の一例である。図２０（Ｂ）は、図１９のＢ−Ｂ線における構造を示す縦断面図の一例である。
【図２１】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の途中工程におけるレイアウトを示す平面図の一例である。
【図２２】図２２（Ａ）は、図２１のＡ−Ａ線における構造を示す縦断面図の一例である。図２２（Ｂ）は、図２１のＢ−Ｂ線における構造を示す縦断面図の一例である。
【図２３】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の途中工程におけるレイアウトを示す平面図の一例である。
【図２４】図２４（Ａ）は、図２３のＡ−Ａ線における構造を示す縦断面図の一例である。図２４（Ｂ）は、図２３のＢ−Ｂ線における構造を示す縦断面図の一例である。
【図２５】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置の途中工程におけるレイアウトを示す平面図の一例である。
【図２６】図２６（Ａ）は、図２５のＡ−Ａ線における構造を示す縦断面図の一例である。図２６（Ｂ）は、図２５のＢ−Ｂ線における構造を示す縦断面図の一例である。
【図２７】第２の実施形態に係るＮＡＮＤ型フラッシュメモリ装置のレイアウトを示す平面図の一例である。
【図２８】第３の実施形態に係るＮＡＮＤ型フラッシュメモリ装置のレイアウトを示す平面図の一例である。
【図２９】第４の実施形態に係るＮＡＮＤ型フラッシュメモリ装置のレイアウトを示す平面図の一例である。
【図３０】図２９のＣ−Ｃ線における縦断面図の一例である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
以下、第１の実施形態について、図１〜図２６を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。なお、以下の説明において、説明の便宜上、ＸＹＺ直交座標系を使用する。この座標系においては、半導体基板の表面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、ワード線ＷＬが延在する方向をＸ方向、これに直交し、ビット線ＢＬが延在する方向をＹ方向とする。Ｘ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。なお、実施形態の説明は不揮発性半導体記憶装置の一例としてＮＡＮＤ型フラッシュメモリ装置を中心に行い、置き換え可能な技術については適宜言及する。
【０００９】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示すブロック図の一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、電気的なデータの書込み消去が可能な多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒを有する。
【００１０】
メモリセル領域Ｍ内のメモリセルアレイＡｒには、ユニットメモリセルＵＣが複数配設されている。ユニットメモリセルＵＣには、ビット線ＢＬ０〜ＢＬｎ−１との接続側に選択ゲートトランジスタＳＴＤが、ソース線ＳＬ側に選択ゲートトランジスタＳＴＳが設けられている。これら選択ゲートトランジスタＳＴＤ−ＳＴＳ間にｍ個（例えば、ｍ＝２ｋ）のメモリセルトランジスタＭＴ０〜ＭＴｍ−１が直列接続されている。
【００１１】
複数のユニットメモリセルＵＣはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイＡｒを構成する。すなわち、１つのブロックは、ユニットメモリセルＵＣを行方向（図１中Ｘ方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックを列方向（図１中Ｙ方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。
【００１２】
制御線ＳＧＤは、選択ゲートトランジスタＳＴＤのゲートに接続されている。ワード線ＷＬｍ−１は、ビット線ＢＬ０〜ＢＬｎ−１に接続されるｍ番目のメモリセルトランジスタＭＴｍ−１の制御ゲートに接続されている。ワード線ＷＬ２は、ビット線ＢＬ０〜ＢＬｎ−１に接続される３番目のメモリセルトランジスタＭＴ２の制御ゲートに接続されている。ワード線ＷＬ１は、ビット線ＢＬ０〜ＢＬｎ−１に接続される２番目のメモリセルトランジスタＭＴ１の制御ゲートに接続されている。ワード線ＷＬ０は、ビット線ＢＬ０〜ＢＬｎ−１に接続される１番目のメモリセルトランジスタＭＴ０の制御ゲートに接続されている。制御線ＳＧＳは、ソース線ＳＬに接続される選択ゲートトランジスタＳＴＳのゲートに接続されている。制御線ＳＧＤ、ワード線ＷＬ０〜ＷＬｍ−１、制御線ＳＧＳ及びソース線ＳＬは、ビット線ＢＬ０〜ＢＬｎ−１とそれぞれ交差している。ビット線ＢＬ０〜ＢＬｎ−１は、センスアンプ（図示せず）に接続されている。
【００１３】
行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が制御線ＳＧＤによって電気的に接続されている。同じく行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が制御線ＳＧＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。行方向に配列された複数のユニットメモリセルＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。
【００１４】
図２は、メモリセル領域Ｍの一部のレイアウトパターンを模式的に示した平面図の一例である。なお、以下、個々のビット線ＢＬ０〜ＢＬｎ−１をビット線ＢＬと、ワード線ＷＬ０〜ＷＬｍ−１をワード線ＷＬと、メモリセルトランジスタＭＴ０〜ＭＴｍ−１をメモリセルトランジスタＭＴと称する。
【００１５】
図２において、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ、及び制御線ＳＧＤが、Ｙ方向に互いに離間され、Ｘ方向に延伸して並列配置されている。ビット線ＢＬはＸ方向に互いに所定の間隔で離間され、Ｙ方向に延伸して並列配置されている。
【００１６】
素子分離領域Ｓｂは、図中Ｙ方向に延伸して形成されている。素子分離領域Ｓｂは、トレンチ内に絶縁膜を埋め込まれて形成されるＳＴＩ（shallow trench isolation）構造を有している。この素子分離領域ＳｂはＸ方向に所定間隔で複数形成されている。素子分離領域Ｓｂにより、半導体基板の表層部に、Ｙ方向に沿って延伸形成された複数の素子領域Ｓａが、Ｘ方向に分離して形成される。すなわち、素子領域Ｓａ間には素子分離領域Ｓｂが設けられており、半導体基板は素子分離領域Ｓｂによって複数の素子領域Ｓａに分離されている。
【００１７】
ワード線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸形成されている。ワード線ＷＬは、図中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと素子領域Ｓａの交点部分にはメモリセルトランジスタＭＴが配置されている。Ｙ方向に隣接した複数のメモリセルトランジスタＭＴはＮＡＮＤ列（メモリセルストリング）の一部となる。
【００１８】
制御線ＳＧＳ、ＳＧＤと素子領域Ｓａの交点部分には選択ゲートトランジスタＳＴＳ、ＳＴＤが配置されている。選択ゲートトランジスタＳＴＳ、ＳＴＤは、ＮＡＮＤ列の端部のメモリセルトランジスタＭＴのＹ方向両外側に隣接して設けられる。
【００１９】
ソース線ＳＬ側の選択ゲートトランジスタＳＴＳはＸ方向に複数設けられており、複数の選択ゲートトランジスタＳＴＳのゲート電極は制御線ＳＧＳにより電気的に接続されている。選択ゲートトランジスタＳＴＳのゲート電極ＳＧは制御線ＳＧＳと素子領域Ｓａが交差する部分に形成されている。ソース線コンタクトＳＬＣは、ソース線ＳＬとビット線ＢＬの交差部分に設けられる。
【００２０】
選択ゲートトランジスタＳＴＤは、図中Ｘ方向に複数設けられており、選択ゲートトランジスタＳＴＤのゲート電極ＳＧは制御線ＳＧＤによって電気的に接続されている。選択ゲートトランジスタＳＴＤは制御線ＳＧＤと素子領域Ｓａが交差する部分に形成されている。ビット線コンタクトＢＬＣは、隣接する選択ゲートトランジスタＳＴＤ間の、それぞれの素子領域Ｓａ上に形成されている。
以上が、第１の実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置の基本的な構成である。
【００２１】
図３（Ａ）は、実施形態に係るＮＡＮＤ型フラッシュメモリ装置の概略構成を示す平面図の一例である。ここでは実施形態に係る不揮発性半導体記憶装置の一例としてＮＡＮＤ型フラッシュメモリ装置１を示している。このＮＡＮＤ型フラッシュメモリ装置１は、メモリセル領域Ｍ及び周辺回路領域Ｐを有する。
【００２２】
図３（Ｂ）は、メモリセル領域Ｍの一部の構成を拡大して模式的に示した平面図の一例である。図３（Ｂ）に示すように、メモリセル領域Ｍは、複数のメモリブロックＭＢを有している。本実施形態では、メモリブロックＭＢは図中Ｘ方向に延伸した長方形であり、Ｙ方向に複数個が並列して配置されている。メモリブロックＭＢのＹ方向端部には、引出部４を有している。一つのメモリブロックＭＢには１つの引出部４が配置されている。引出部４は複数並列するメモリブロックＭＢの図における右端及び左端に、互い違いに配置されている。ここで、注目するメモリブロックＭＢを、第１メモリブロックＭＢ１、第２メモリブロックＭＢ２とする。第１メモリブロックＭＢ１と第２メモリブロックＭＢ２は隣接して配置されている。
【００２３】
図４は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置のレイアウトを示す平面図の一例であり、図３（Ｂ）に示す第１端部Ｔ１を拡大して示した平面図の一例である。図中Ｙ方向において上側に第１メモリブロックＭＢ１、図中下側に第２メモリブロックＭＢ２が配置されている。図中Ｘ方向において左側には、メモリセル領域Ｍ１及びＭ２が配置されている。第１端部Ｔ１には、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２が隣接して配置されている。第１選択ゲートＳＧ１は第１メモリブロックＭＢ１に属している。第２選択ゲートＳＧ２は第２メモリブロックＭＢ２に属している。第１選択ゲートＳＧ１と第２選択ゲートＳＧ２は図中Ｘ方向に延伸している。
【００２４】
第１選択ゲートＳＧ１と第２選択ゲートＳＧ２との間にはＳＧ間分断領域１０が配置されており、第１選択ゲートＳＧ１と第２選択ゲートＳＧ２間はＳＧ間分断領域１０によって分離されている。ＳＧ間分断領域１０は図中の左手より、第１選択ゲートＳＧ１と第２選択ゲートＳＧ２の中央部を分断して図中Ｘ方向に延伸し、途中で図中Ｙ方向に折れ曲がり、略Ｌ字形状に形成されている。これにより、第１選択ゲートＳＧ１は右端において略Ｌ字形状部を有し、広いコンタクト形成領域Ｃ１を有している。Ｙ方向において、第２選択ゲートＳＧ２の下側には第２メモリブロックＭＢ２のワード線ＷＬ及びダミーワード線ＤＷＬを有している。また、第２選択ゲートＳＧ２は略直線形状を有し、右端において略直線形状部であるコンタクト形成領域Ｃ２を有している。第１選択ゲートＳＧ１の略Ｌ字形状部と、第２選択ゲートＳＧ２の略直線形状部は隣接して配置されている。
【００２５】
ダミーワード線ＤＷＬは、Ｘ方向において、右端のループ領域１２において折り返しており、ループ形状になっている。なお、第１のワード線分断領域１４を考慮すれば、ダミーワード線ＤＷＬは半ループ形状と見ることもできる。これは、後述するように、製造工程において、芯材７２の側壁に形成した側壁７４によりパターンを形成しているためである。ワード線ＷＬとダミーワード線ＤＷＬは、第１のワード線分断領域１４により図において左右に分断されている。ダミーワード線ＤＷＬは第１のワード線分断領域１４によって電気的に切り離され、動作に関与しない部分となるため、ここではダミーワード線ＤＷＬと称している。
【００２６】
第１のワード線分断領域１４は、第２選択ゲートＳＧ２のＹ方向において下端に接している。第１のワード線分断領域１４において、ワード線ＷＬとダミーワード線ＤＷＬは、これらを構成するメモリゲート電極ＭＧが除去されることにより分断されている。第１のワード線分断領域１４と接する部分において、第２選択ゲートＳＧ２のＹ方向における下端の一部を構成する電極が除去されていても良い。
【００２７】
第１選択ゲートＳＧ１のＹ方向上側には、第１メモリブロックＭＢ１のワード線ＷＬが隣接して配設されている。ワード線ＷＬはＸ方向における右側の引出部４に引き出され、コンタクト形成領域Ｃ３に接続されている。コンタクト形成領域Ｃ１、Ｃ２、Ｃ３上の中央部付近にはコンタクト５２が形成されており、その上部に配線５４が接続されている。
【００２８】
Ｙ方向において、コンタクト形成領域Ｃ１の図中上端から下端までの距離Ｗ１は、第１選択ゲートＳＧ１の上端から第２選択ゲートＳＧ２の下端までの距離Ｗ２と略等しい。言い換えれば、第１選択ゲートＳＧ１の、第２選択ゲートＳＧ２に対向していない端部から、第２選択ゲートＳＧ２の、第１選択ゲートＳＧ１に対向していない端部までの距離Ｗ２は、コンタクト形成領域Ｃ１の図中Ｙ方向における幅（距離Ｗ１）に等しいとも言える。Ｙ方向において、コンタクト形成領域Ｃ１におけるコンタクト５２の上端からコンタクト形成領域Ｃ１上端までの距離Ｗ３は、コンタクト形成領域Ｃ２におけるコンタクト５２の下端からコンタクト形成領域Ｃ２下端までの距離Ｗ４より大きい。
【００２９】
また、第１のワード線分断領域１４は、Ｘ方向においてコンタクト形成領域Ｃ２のコンタクト５２とメモリセル領域Ｍ２間に形成されている。第１のワード線分断領域１４は、コンタクト５２よりもメモリセル領域Ｍ２側に配置されているとも言える。
【００３０】
図５（Ａ）は、図４のＡ−Ａ線における構造を示す縦断面図の一例である。第２メモリブロックＭＢ２のダミーワード線ＤＷＬから第２選択ゲートＳＧ２及び第１選択ゲートＳＧ１に至る部分の縦断面図の一例を示している。半導体基板１６上にゲート絶縁膜１８が形成されており、その上に、電荷蓄積層２０、電極間絶縁膜２４、コントロールゲート電極３２、第１絶縁膜４０が積層されて形成されており、メモリゲート電極ＭＧ（ワード線ＷＬ、及びダミーワード線ＤＷＬ）を構成している。
【００３１】
電荷蓄積層２０は第１ポリシリコン膜２２（ポリシリコン）により形成されている。電極間絶縁膜２４は例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜によるＯＮＯ（Oxide Nitride Oxide）膜により形成されている。コントロールゲート電極３２は、第２ポリシリコン膜２６（ポリシリコン）、バリアメタル２８、金属膜３０を積層して有している。バリアメタル２８は例えば窒化タングステン（ＷＮ）により形成されている。金属膜３０は例えばタングステン（Ｗ）により形成されている。第１絶縁膜４０は例えばシリコン窒化膜により形成されている。
なお、電荷蓄積層２０はトラップ準位を有する絶縁膜、または、ポリシリコンとトラップ準位を有する絶縁膜の積層膜を用いることもできる。
【００３２】
また、半導体基板１６上に、下部電極層３４、電極間絶縁膜２４、上部電極層３６及び第１絶縁膜４０が積層して形成されており、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２を構成している。下部電極層３４は第１ポリシリコン膜２２により形成されている。上部電極層３６は第２ポリシリコン膜２６、バリアメタル２８及び金属膜３０を有している。電極間絶縁膜２４には開口部３８が形成されており、下部電極層３４と上部電極層３６は接触している。
【００３３】
第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２間であって、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２の側面には、側壁絶縁膜５６が形成されている。これらの上部には、第４絶縁膜４６、第５絶縁膜４８及び層間絶縁膜５０が設けられている。メモリゲート電極ＭＧ間には空隙（空洞）が形成されており、第１エアギャップＡＧ１となっている。なお、メモリセル領域Ｍ１及びＭ２においても同様の構造であり、ワード線ＷＬ又はダミーワード線ＤＷＬを構成するメモリゲート電極ＭＧ間には第１エアギャップＡＧ１が形成されている。第１エアギャップＡＧ１により、隣接するメモリゲート電極ＭＧ間の寄生容量が低減され、メモリセル間の干渉を低減させることが可能となる。
【００３４】
第２選択ゲートＳＧ２の上部電極層３６上には、層間絶縁膜５０から第１絶縁膜４０を貫通して、コンタクト５２が接続しており、コンタクト５２上には配線５４が設けられている。本実施形態では後述するようにいわゆるデュアルダマシンプロセスを用いて形成しているため、配線５４とコンタクト５２は一体的に構成されている。
【００３５】
図５（Ｂ）は、第１のワード線分断領域１４の構造を示す縦断面図の一例であり、図４のＢ−Ｂ線における構造を示す縦断面図の一例である。半導体基板１６上に、ゲート絶縁膜１８、第２絶縁膜４２、第３絶縁膜４４、第４絶縁膜４６、第５絶縁膜４８及び層間絶縁膜５０が順に積層して設けられている。この領域では、ワード線ＷＬ又はダミーワード線ＤＷＬを構成するメモリゲート電極ＭＧは除去されており、半導体基板１６の全面がゲート絶縁膜、及び、第２〜第５絶縁膜で埋設されている。すなわち、第１のワード線分断領域１４においては、第１エアギャップＡＧ１は形成されてない。すなわち、メモリセル領域ＭＡ及びダミーワード線ＤＷＬが形成されている領域の第１エアギャップＡＧ１は、第１のワード線分断領域１４により分断されている。第１エアギャップＡＧ１は第１のワード線分断領域１４の境界において閉塞している。
【００３６】
図６は、図４のメモリセル領域Ｍ２の領域Ｄにおける立体的構造を示した斜視図の一例である。半導体基板１６上に、メモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧの膜構成は上述したとおりである。メモリゲート電極ＭＧ間には第１エアギャップＡＧ１が形成されており、その上部には、第３絶縁膜４４がメモリゲート電極ＭＧ上を架け渡すようにして覆っている。第１エアギャップＡＧ１はメモリゲート電極ＭＧ及び第３絶縁膜４４に形成された間隙であり、図中Ｘ方向に延伸している。
【００３７】
半導体基板１６には複数の素子分離領域Ｓｂが設けられており、素子分離領域Ｓｂには素子分離溝６２が形成されている。複数の素子分離領域Ｓｂ間には素子領域Ｓａが形成されている。素子分離溝６２内部には素子分離絶縁膜６４が埋設されている。素子分離絶縁膜６４は例えばシリコン酸化膜により形成されている。素子分離絶縁膜６４の上部分は部分的に除去されて空洞となっており、第２エアギャップＡＧ２が形成されている。第２エアギャップＡＧ２はメモリゲート電極ＭＧ下部に潜るようにして設けられており、図においてＹ方向に貫いて延伸している。
【００３８】
メモリゲート電極ＭＧ下部において、第２エアギャップＡＧ２上には、メモリゲート電極ＭＧが覆っており、メモリゲート電極ＭＧの両脇において、第１エアギャップＡＧ１と第２エアギャップＡＧ２とは繋がっている。なお、メモリセル領域Ｍ１においても同様の構造であり、メモリゲート電極ＭＧ直下を含む素子分離溝６２には第２エアギャップＡＧ２が形成されている。
【００３９】
なお、第１のワード線分断領域１４は素子分離絶縁膜６４の上に形成することもできる。この場合、Ｘ方向における第１のワード線分断領域１４の幅は、素子分離絶縁膜Ｓｂの幅よりも広いことが好ましい。その結果、第２エアギャップＡＧ２は第１エアギャップＡＧ１とともに第３絶縁膜４４で埋め込むことができる。故に、第１エアギャップＡＧ１及び第２エアギャップＡＧ２は第１のワード線分断領域１４の境界において閉塞させることができる。
【００４０】
このように、コンタクト形成領域Ｃ１を大きく形成可能なレイアウトとすることで、Ｙ方向において、コンタクト５２とコンタクト形成領域Ｃ１の端部（上端部）までの距離Ｗ３を大きくすることができる。これにより、後述するように、コンタクト５２の開口工程において施される洗浄処理において、洗浄処理の薬液が、コンタクト５２の開口部から浸入し、第１選択ゲートＳＧ１中に染み込み、染みこんだ薬液がコンタクト形成領域Ｃ１の端部（図においてコンタクト形成領域Ｃ１のＹ方向の上端部）にまで到達することを抑制することが可能となる。
【００４１】
これにより、薬液が、メモリセル領域Ｍ１の第１エアギャップＡＧ１及び第２エアギャップＡＧ２の空隙を通り、メモリセル領域Ｍ１の広範な領域に浸入して、メモリゲート電極ＭＧを溶解することを防止することができる。すなわち、コンタクト５２から第１エアギャップＡＧ１までの距離を確保することで、コンタクト形成領域Ｃ１を経由して薬液が第１エアギャップＡＧ１内へ浸入することを抑制し、不良率を大幅に低減することが可能となる。なお、コンタクト５２の開口部から浸入した薬液は、コンタクト形成領域Ｃ１を構成する金属材料（例えばタングステン）のグレイン粒界を通り、コンタクト形成領域Ｃ１端部に達し、第１エアギャップＡＧ１に浸入するものと考えられている。
【００４２】
また、第１のワード線分断領域１４を、コンタクト形成領域Ｃ２のコンタクト５２とメモリセル領域Ｍ２間に配置することで、以下の効果を奏することが可能となる。すなわち、コンタクト５２の開口工程後に施される洗浄処理において、薬液がコンタクト５２の開口部から浸入し、コンタクト形成領域Ｃ２を経由してこれに隣接する第１エアギャップＡＧ１を通り、メモリセル領域Ｍ２に浸入することを防止（遮断）することができる。これにより、メモリセル領域Ｍ２のメモリゲート電極ＭＧを溶解すること等を防止することができる。
【００４３】
このように、薬液がメモリセル領域Ｍ２のメモリゲート電極ＭＧを溶解することを防止することで、メモリゲート電極ＭＧの断線不良を防止することができる。また、薬液に溶解した金属材料が第１エアギャップＡＧ１及びＡＧ２内で再凝固することにより、隣接するメモリゲート電極ＭＧがショートすることを防止することができる。ひいては、信頼性の高い不揮発性半導体記憶装置を提供することができる。なお、ダミーワード線にはデータを記憶するメモリセルが接続されていないので、仮にダミーワード線ＤＷＬが溶解したとしても、不揮発性半導体記憶装置の信頼性が低下する可能性は低い。
【００４４】
［製造方法］
次に、図４から図２６を参照して、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図４、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２５は第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置のレイアウトを示す平面図の一例であり、図３（Ｂ）に示す第１端部Ｔ１を拡大して示した平面図の一例である。図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、及び図２６の各図（Ａ）は、それぞれ、図４、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２５のＡ−Ａ線における構造を示す縦断面図の一例であり、メモリゲート電極ＭＧから第１選択ゲートＳＧ１までの断面構造の一例を示している。図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、及び図２６の各図（Ｂ）は、それぞれ、図４、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、及び図２５のＢ−Ｂ線における構造を示す縦断面図の一例であり、第１のワード線分断領域１４の構造を示している。本実施形態では、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリ装置１に適用した一例を説明する。
【００４５】
まず、図７、図８（Ａ）、（Ｂ）に示すように、半導体基板１６上に、例えば、ゲート絶縁膜１８、第１ポリシリコン膜２２、電極間絶縁膜２４、第２ポリシリコン膜２６、バリアメタル２８、金属膜３０、第１絶縁膜４０を形成する。これらの図に示す断面図には表示されていないが、半導体基板１６には素子分離領域Ｓｂが形成されている。
【００４６】
半導体基板１６としては、例えばシリコン基板を用いることができる。シリコン基板に代えて例えばＳＯＩ(Silicon on Insulator)基板を用いても良い。ゲート絶縁膜１８としてはシリコン酸化膜を用いることができる。ゲート絶縁膜１８は、例えば７５０℃〜１０００℃程度の温度で、ドライＯ２雰囲気中で半導体基板１６を熱酸化することによって形成することができる。ゲート絶縁膜１８としては、シリコン酸化膜に代えてオキシナイトライド膜を形成しても良い。第１ポリシリコン膜２２としては例えばＣＶＤ(Chemical Vapor Deposition)法により成膜したポリシリコンを用いることができる。
【００４７】
電極間絶縁膜２４としては、例えばＣＶＤ法で成膜したＯＮＯ膜を用いることができる。第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２形成部分において、電極間絶縁膜２４には開口部３８が形成されている。開口部３８はリソグラフィ法及びＲＩＥ法（Reactive Ion Etching、反応性イオンエッチング）を用いて形成されている。第２ポリシリコン膜２６としては例えばＣＶＤ法で形成したポリシリコン膜を用いることができる。バリアメタル２８としては例えばスパッタリング法で形成した窒化タングステンを用いることができる。金属膜３０としては例えばスパッタリング法で形成したタングステンを用いることができる。第１絶縁膜４０としては例えばＣＶＤ法で形成したシリコン窒化膜を用いることができる。
【００４８】
次に、ハードマスク層７０、芯材７２となる膜を形成し、リソグラフィ法及びＲＩＥ法を用いて芯材７２をパターニングする。次に、側壁７４となる膜を、例えばＣＶＤ法によりコンフォーマルに成膜し、異方性条件のＲＩＥ法によるエッチバックを施し、芯材７２の側壁部に側壁７４を形成する。側壁７４の幅は、側壁７４となる膜の成膜の膜厚により調整することができる。ハードマスク層７０、芯材７２、側壁７４は、例えば、シリコン酸化膜、シリコン窒化膜、カーボン膜、ポリシリコン膜等から適当な組み合わせを選択して用いることが可能である。
【００４９】
次に、図９、図１０（Ａ）、（Ｂ）に示すように、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２が形成される領域と、その側壁部の側壁７４を覆うようにしてレジスト７６を形成する。次いで、芯材７２をエッチングにより選択的に除去する。エッチングは、ドライエッチング又はウェットエッチングが用いられる。レジスト７６で覆われた領域の芯材７２は除去されずに残存する。
【００５０】
次に、図１１、図１２（Ａ）、（Ｂ）に示すように、レジスト７６を除去する。レジスト７６の除去は例えば酸素プラズマによるアッシング処理によって行うことができる。次いで、引出部４に接続されるコンタクト形成領域Ｃ１部分のマスクとしてレジスト７８を形成する。この時、レジスト７８はＹ方向に隣接する２つのコンタクト形成領域Ｃ１間を接続する略コの字形状にしても良い。
【００５１】
次に、図１３、図１４（Ａ）、（Ｂ）に示すように、芯材７２、側壁７４、レジスト７８をマスクとして、ＲＩＥ法によるエッチングを施し、ハードマスク層７０をエッチングする。エッチングは異方性条件を用い、第１絶縁膜４０をエッチングストッパとする。次いで、芯材７２、側壁７４、レジスト７８を除去する。この工程により、芯材７２、側壁７４、レジスト７８により形成されたパターンがハードマスク層７０に転写される。
【００５２】
次に、図１５、図１６（Ａ）、（Ｂ）に示すように、リソグラフィ法及びＲＩＥ法を用いて、第１のワード線分断領域１４のハードマスク層７０を除去する。
次に、図１７、図１８（Ａ）、（Ｂ）に示すように、ハードマスク層７０をマスクとして、ＲＩＥ法によるエッチングを施す。エッチングは異方性条件を用いて行われる。エッチングにおいては、第１絶縁膜４０、金属膜３０、バリアメタル２８、第２ポリシリコン膜２６、電極間絶縁膜２４及び第１ポリシリコン膜２２を順にエッチングし、ゲート絶縁膜１８上にてストップさせる。図１８（Ｂ）に示す第１のワード線分断領域１４においては、ハードマスク層７０が除去されているため、第１絶縁膜４０から第１ポリシリコン膜２２までが除去され、半導体基板１６上にゲート絶縁膜１８が形成された状態となっている。次いで、全面のハードマスク層７０を除去する。なお、ハードマスク層７０は上述のエッチング時に消失している場合もある。
【００５３】
次に、図１９、図２０（Ａ）、（Ｂ）に示すように、第２絶縁膜４２及び第３絶縁膜４４を形成する。第２絶縁膜４２としては例えばＣＶＤ法によってシリコン酸化膜を形成する。第２絶縁膜４２はコンフォーマルに形成できる条件にて成膜し、膜厚は薄く形成する。第３絶縁膜４４としては例えばプラズマＣＶＤ法によって、埋め込み特性の悪い（被覆性の悪い）条件を使用してシリコン酸化膜を形成する。
【００５４】
これにより、間隔の狭いメモリゲート電極ＭＧ間の間隙には第３絶縁膜４４は入り込まず、複数のメモリゲート電極ＭＧの上面を架け渡し、蓋をするように第３絶縁膜４４が形成される。メモリゲート電極ＭＧ間の間隙は上部において第３絶縁膜４４によって閉塞され、第１エアギャップＡＧ１が形成される。ワード線ＷＬとダミーワード線ＤＷＬはメモリゲート電極ＭＧにより形成されている。従って、間隔が狭いワード線ＷＬ間、及びダミーワード線ＤＷＬ間には第１エアギャップＡＧ１が形成されている。
【００５５】
メモリゲート電極ＭＧ間の間隔が広い領域、又は、パターンが疎に配置されている領域においては、第３絶縁膜４４が入り込み、第３絶縁膜４４によって埋設されるため、第１エアギャップＡＧ１は形成されない。例えば図においてコンタクト形成領域Ｃ３近傍の領域では、第１エアギャップＡＧ１は形成されない。メモリゲート電極ＭＧ間の間隔が狭い領域から広い領域に変化する部分においては、当該広くなる箇所において第１エアギャップＡＧ１は閉塞する。なお、図１９において、第３絶縁膜４４は表示していない。図２０（Ｂ）に示すように、第１のワード線分断領域１４は第２絶縁膜４２及び第３絶縁膜４４により覆われ、埋設されている。
【００５６】
また、図２０（Ａ）、（Ｂ）においては表示されないが、第２絶縁膜４２の形成前に、メモリゲート電極ＭＧ直下を含む素子分離領域Ｓｂの上部の一部をエッチングし除去する。このエッチングは例えば希釈フッ酸を含む薬液を用いて行う。これにより、図６にて説明した第２エアギャップＡＧ２が形成される。
【００５７】
次に、図２１、図２２（Ａ）、（Ｂ）に示すように、リソグラフィ法及びＲＩＥ法を用いて、ＳＧ間分断領域１０をエッチング加工する。エッチングは異方性条件を用いて行い、ＳＧ間分断領域１０の、第３絶縁膜４４、第２絶縁膜４２、金属膜３０、バリアメタル２８、第２ポリシリコン膜２６、電極間絶縁膜２４、及び第１ポリシリコン膜２２を順にエッチング除去する。このエッチング工程により、第１選択ゲートＳＧ１と第２選択ゲートＳＧ２が形成される。ＳＧ間分断領域１０は図中右方向に延伸し、途中で下方向に折れ曲がった略Ｌ字形状に形成されている。
【００５８】
これにより第２選択ゲートＳＧ２は直線状で、Ｙ方向において第１選択ゲートＳＧ１よりも短く形成されている。第１選択ゲートＳＧ１は図中右手方向に延伸し途中で線幅が太くなるように形成され、全体としては略Ｌ字形状となっている。なお、リソグラフィにおける合わせ余裕の確保のため、Ｙ方向においてＳＧ間分断領域１０はダミーワード線ＤＷＬの数本程度にまで延びていても良い。図２１では、ＳＧ間分断領域１０がダミーワード線ＤＷＬの一本目まで延びている例を示している。
【００５９】
次に、図２３、図２４（Ａ）、（Ｂ）に示すように、ＳＧ間分断領域１０の第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２側壁に、側壁絶縁膜５６を形成し、次いで、第４絶縁膜４６、第５絶縁膜４８及び層間絶縁膜５０を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）法により表面を平坦化する。側壁絶縁膜５６は例えばＣＶＤ法によりシリコン酸化膜を形成し、次いで異方性条件でのＲＩＥ法により全面をエッチバックすることにより形成できる。
【００６０】
第４絶縁膜４６としては例えばＣＶＤ法により形成したシリコン酸化膜を用いることができる。第５絶縁膜４８としては例えばＣＶＤ法により形成したシリコン窒化膜を用いることができる。層間絶縁膜５０としては、例えばＣＶＤ法により、ＴＥＯＳ（Tetraethyl orthosilicate、テトラエトキシシラン）をソースガスとして用いて形成したシリコン酸化膜を用いることができる。なお、側壁絶縁膜５６の形成の前に、隣接するコンタクト形成領域Ｃ１を分断するための加工が施される。
【００６１】
次に、図２５、図２６（Ａ）、（Ｂ）に示すように、リソグラフィ法及び異方性条件によるＲＩＥ法を用いてコンタクトホール５２Ｈを形成する。コンタクトホール５２Ｈは金属膜３０に達するように形成される。この後、デュアルダマシンプロセスにより配線５４の溝を形成することもできる。次いで、コンタクトホール５２Ｈ内を清浄にするため、洗浄を施す。洗浄は例えばアンモニア及び過酸化水素水を含む薬液により行われる。この溶液は例えばタングステンのような金属を溶解する。
【００６２】
ここで、コンタクト形成領域Ｃ２において、薬液がコンタクトホール５２Ｈからコンタクト形成領域Ｃ２を通り、隣接するダミーワード線ＤＷＬ間の第１エアギャップＡＧ１まで達する場合がある。薬液は、コンタクト形成領域Ｃ２を構成する金属材料（例えばタングステン）のグレイン粒界を通り、コンタクト形成領域Ｃ２の端部まで浸出するものと考えられている。しかし、第１エアギャップＡＧ１に達した薬液は、第１のワード線分断領域１４によって遮断され、メモリセル領域Ｍ２に浸入することはない。
【００６３】
これにより、メモリセル領域Ｍ２のメモリゲート電極ＭＧが薬液によって溶かされて断線を生じたり、薬液中に溶出した金属等が再凝固し、隣接するメモリゲート電極ＭＧ間のショートを生じたりすることを回避することができる。また、これにより、メモリセル領域Ｍ２内の第２エアギャップＡＧ２を介して、さらに隣接する第１エアギャップＡＧ１に達し、これを繰り返して広範囲に薬液が浸入することを防止する。
【００６４】
仮に、ここで第１のワード線分断領域１４が存在しない場合、薬液は、第１エアギャップＡＧ１を介してメモリセル領域Ｍ２に達すると、上述の第２エアギャップＡＧ２を通って隣接する第１エアギャップＡＧ１に浸入する可能性がある。そして、さらに第２エアギャップＡＧ２を介してメモリセル領域Ｍ２の広範囲に浸入することになる。薬液が第１エアギャップＡＧ１内に浸入すると、ワード線ＷＬを構成する材料であるタングステン膜が溶解することによるワード線ＷＬのオープン不良が生じる。また、溶解したタングステンが第１エアギャップＡＧ１内で再凝固することによるワード線ＷＬ間のショート等の不良が発生する。不良頻度が高いと冗長領域での救済が出来ず不良チップとなり、歩留りを落とすことが問題となる。本実施形態では、第１のワード線分断領域１４によってメモリセル領域Ｍ２への薬液の浸入を遮断することができるため、上述のような問題は生じにくい。
【００６５】
本実施形態により、コンタクト形成領域Ｃ１においては、コンタクト５２（コンタクトホール５２Ｈの端部）からコンタクト形成領域Ｃ１端部までの距離Ｗ３を大きく確保することができる。このため、洗浄を行う処理時間内に、薬液がコンタクト形成領域Ｃ１端部に達する可能性は小さい。従って、薬液がコンタクト形成領域Ｃ１を通り、引出部４のワード線ＷＬ間の第１エアギャップＡＧ１に浸入する可能性は小さい。また、薬液が、第１エアギャップＡＧ１を通り、メモリセル領域Ｍ１に達する可能性は小さい。これにより、メモリセル領域Ｍ１のワード線ＷＬを構成するメモリゲート電極ＭＧが薬液によって溶かされて断線を生じたり、薬液中に溶出した金属等が再凝固し、隣接するメモリゲート電極ＭＧ間のショートを生じたりすることを回避することができる。
【００６６】
次に、図４、図５（Ａ）、（Ｂ）に示すようにコンタクトホール５２Ｈ及び配線５４の溝を導電材料で埋め込む。コンタクトホール５２Ｈ及び配線５４形成するための溝に、バリアメタル及び金属膜を成膜して溝内を充填する。その後、ＣＭＰ法により平坦化を行い、溝内にバリアメタルと金属膜を残存させる。このようにしてコンタクト５２及び配線５４が形成される。バリアメタルとしては例えばＣＶＤ法により形成した窒化タングステンを用いることができる。金属膜としては例えばＣＶＤ法により形成したタングステンを用いることができる。
【００６７】
（第２の実施形態）
図２７は、第２の実施形態に係るＮＡＮＤ型フラッシュメモリ装置１のレイアウトを示す平面図の一例である。第１の実施形態と異なる点は、コンタクト５２の位置である。すなわち、コンタクト５２は、コンタクト形成領域Ｃ１内において、Ｙ方向における上端よりも下端（ダミーワード線ＤＷＬ側）に近い位置に配置されている。これにより、コンタクト５２からコンタクト形成領域Ｃ１の図中上端までの距離Ｗ３が大きくなり、薬液がコンタクト５２（コンタクトホール５２Ｈ）からコンタクト形成領域Ｃ１を通り、図中上端まで達し、引出部４のワード線ＷＬ間の第１エアギャップＡＧ１内に浸入することを、より効果的に抑制することが可能となる。
【００６８】
なお、前述のように、コンタクト５２と、ダミーワード線ＤＷＬ側端部までの距離（図においてコンタクト５２の下側）は小さくなるため、薬液はダミーワード線ＤＷＬ側（図中下側）の第１エアギャップＡＧ１に浸入しやすくなる。しかし、第１のワード線分断領域１４によりメモリセル領域Ｍ２への薬液の浸入は阻止されるため、メモリゲート電極ＭＧの断線又はショート等の発生を抑制することができる。
【００６９】
このように、コンタクト５２の位置を、コンタクト形成領域Ｃ１のＹ方向における上端側よりも下端側（ダミーワード線ＤＷＬ側）に近づけるように変更しても良い。その結果、距離Ｗ３を大きくすることができる。
【００７０】
（第３の実施形態）
図２８は、第３の実施形態に係るＮＡＮＤ型フラッシュメモリ装置１のレイアウトを示す平面図の一例であり、図４の第１端部Ｔ１及び第２端部Ｔ２を拡大して示した平面図の一例である。第１選択ゲートＳＧ１は図中Ｘ方向に延伸しており、右端においてコンタクト形成領域Ｃ１１を、左端においてコンタクト形成領域Ｃ１２を有している。第２選択ゲートＳＧ２は図中Ｘ方向に延伸しており、右端においてコンタクト形成領域Ｃ２１を、左端においてコンタクト形成領域Ｃ２２を有している。
【００７１】
第１選択ゲートＳＧ１と第２選択ゲートＳＧ２は、略Ｌ字形状を逆向きに互い違いに接続した形状のＳＧ間分断領域１０により分離されている。ＳＧ間分断領域１０は、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２間をＸ方向の右側に延伸し、第２選択ゲートＳＧ２の端部近傍においてＹ方向の下側に折れ曲がっており、略Ｌ字形状を有している。これにより、コンタクト形成領域Ｃ２１は略直線形状部を有し、コンタクト形成領域Ｃ１１は下側に曲がった略Ｌ字形状部を有している。コンタクト形成領域Ｃ１１の略Ｌ字形状部と、コンタクト形成領域Ｃ２１の略直線形状部は、隣接して配置されている。
【００７２】
また、ＳＧ間分断領域１０は、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２間をＸ方向の左側に延伸し、第１選択ゲートＳＧ１の端部近傍において途中でＹ方向の上側に折れ曲がっており、略Ｌ字形状を有している。これにより、コンタクト形成領域Ｃ１２は略直線形状部を有し、コンタクト形成領域Ｃ２２は上側に曲がった略Ｌ字形状部を有している。コンタクト形成領域Ｃ２２の略Ｌ字形状部と、コンタクト形成領域Ｃ１２の略直線形状部は、隣接して配置されている。このように、第１選択ゲートＳＧ１と第２選択ゲートＳＧ２は、略Ｌ字形状をＹ方向において逆方向に互い違いに接続した形状のＳＧ間分断領域１０によって、互い違いの形状となるようにレイアウトされている。言い換えれば、第１選択ゲートＳＧ１と第２選択ゲートＳＧ２は点対象のレイアウトとなるように配置されている。
【００７３】
ここで、コンタクト形成領域Ｃ１２、Ｃ２１にはコンタクト５２が配置されていない。すなわち、第１選択ゲートＳＧ１はコンタクト形成領域Ｃ１１のみにコンタクト５２が配置され、第２選択ゲートＳＧ２はコンタクト形成領域Ｃ２２のみにコンタクト５２が配置されている。例えば、図３（Ｂ）に示すようにメモリブロックＭＢ毎に引出部４がＸ方向において左右互い違いに配置されている場合に有効なレイアウトである。
【００７４】
上述のレイアウトによって、第１及び第２実施形態の効果が得られる。
また、上面視した場合に、コンタクト形成領域Ｃ１１、Ｃ２２の面積よりも面積が小さいコンタクト形成領域Ｃ１２、Ｃ２１にコンタクト５２が配置されない。その結果、第１エアギャップＡＧ１への薬液の染み出しの確率を減らすことができる。
【００７５】
また、上述のレイアウトを採ることにより、第１のワード線分断領域１４のレイアウトの自由度が向上する。すなわちコンタクト形成領域Ｃ１２、Ｃ２１にはコンタクト５２が配置されない。すなわち、コンタクト形成領域Ｃ１２、Ｃ２１から薬液が染み出すことはない。そのため、第１のワード線分断領域１４は、コンタクト形成領域Ｃ１２、Ｃ２２に依存することなく、コンタクト形成領域Ｃ１１とメモリセル領域Ｍ２の間、及び、コンタクト形成領域Ｃ２２とメモリセル領域Ｍ１の間に形成すればよい。
【００７６】
（第４の実施形態）
図２９は、第４の実施形態に係るＮＡＮＤ型フラッシュメモリ装置１のレイアウトを示す平面図の一例である。図３０は、図２９のＣ−Ｃ線における縦断面図の一例を示している。第１の実施形態と異なる点は、ＳＧ間分断領域１０に接続するように形成された第２のワード線分断領域１５が設けられている点である。
【００７７】
図２９において、第２のワード線分断領域１５は、第１のワード線分断領域１４と同様に、複数のダミーワード線ＤＷＬに直交するように縦断し、ワード線ＷＬとダミーワード線ＤＷＬを分断している。第２のワード線分断領域１５の横幅（図においてＸ方向の幅）は、ＳＧ間分断領域１０の幅よりも大きく設定されている。第２のワード線分断領域１５においては、全面が半導体基板１６上に第２絶縁膜４２及び第３絶縁膜４４が埋設されて形成されている。第２のワード線分断領域１５は第１のワード線分断領域１４と同じ工程により形成される。
【００７８】
図３０は、図２１、図２２で説明した工程での第２のワード線分断領域１５の縦断面図を示している。図中中央部においてＳＧ間分断領域１０を形成するエッチング工程によって形成された窪みが存在する。これは、ＳＧ間分断領域１０を形成するエッチング工程において、第３絶縁膜４４から第１ポリシリコン膜２２までを順にエッチングした際に形成された溝ＭＺである。なお、溝ＭＺの底部は第２絶縁膜４２の上面より高い位置にある。また、第３絶縁膜４４は溝ＭＺの両側に凸部ＴＳを有する。
【００７９】
ここで、図２１及び図２２で説明した工程において、ＳＧ間分断領域１０をエッチング加工した後、エッチングによって生成したデポ物を除去するための洗浄工程が行われる場合がある。この洗浄工程で用いられる薬液は、希釈フッ酸を含む薬液である。この工程で使用される薬液は、前述のアンモニア−過酸化水素水を含む薬液（タングステンなどの金属材料を溶解させる）とは異なり、薬液の浸入箇所は、メモリセル領域Ｍ２から見て、第１のワード線分断領域１４よりＸ方向において外側である。ここで、第１の実施形態ではＳＧ間分断領域１０は第３絶縁膜４４等で埋設されていることより、メモリセル領域Ｍ２へ影響はほとんど無い。しかし、ＳＧ間分断領域１０に形成された溝ＭＺＳ（図２２参照）からダミーワード線ＤＷＬ形成領域の第１エアギャップＡＧ１内へ薬液が浸入する場合がある。
【００８０】
仮に、第１エアギャップＡＧ１内に薬液が残ったままこの後の加工を行うと、不具合が生ずる可能性がある。
そこで、本実施形態では、第２のワード線分断領域１５を、略Ｌ字形状に形成されるＳＧ間分断領域１０の先端部に接続するように設けた。第２のワード線分断領域１５は第３絶縁膜４４で埋設されている。また、第２のワード線分断領域１５は、ＳＧ間分断領域１０に接続するように形成されており、ＳＧ間分断領域１０のＹ方向の幅が、第１のワード線分断領域１４のＹ方向の幅よりも小さく形成されている。そのため、第３絶縁膜４４は凸部ＴＳを有し、この凸部ＴＳによりダミーワード線ＤＷＬの第１エアギャップと溝ＭＺＳは分断される。すなわち、第１エアギャップＡＧ１は溝ＭＺＳと接続されることなく閉塞している。従って、第２のワード線分断領域１５によって、薬液が、ＳＧ間分断領域１０の溝ＭＺＳを通り、ダミーワード線ＤＷＬ間の第１エアギャップＡＧ１内に浸入することを阻止することができる。
【００８１】
また、第２のワード線分断領域１５とメモリセル領域Ｍ２との間には第１のワード線分断領域１４が形成されており、ここにおいても薬液の浸入が阻止される。このように、本実施形態では、第２のワード線分断領域１５及び第１のワード線分断領域１４によって二重に薬液の浸入経路を分断することが可能となるため、メモリセル領域Ｍ１への薬液の浸入をより十分に遮断することが可能となる。従って、当該薬液による不具合をより十分に回避することができ、ひいては信頼性の高い半導体装置を提供することが可能となる。
【００８２】
（他の実施形態）
上記に説明した実施形態では、不揮発性半導体記憶装置の一例としてＮＡＮＤ型フラッシュメモリ装置１に適用した例を示したが、これに限らず、ＮＡＮＤ型又はＮＯＲ型のフラッシュメモリ、ＥＥＰＲＯＭなどに適用しても良い。
【００８３】
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８４】
図面中、１はＮＡＮＤ型フラッシュメモリ装置、１０はＳＧ間分断領域、１４は第１のワード線分断領域、１５は第２のワード線分断領域、４４は第３絶縁膜、５０は層間絶縁膜、５２はコンタクト、６４は素子分離絶縁膜である。
【図１】
2015046546.tif 000003
【図２】
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【図３】
2015046546.tif 000005
【図４】
2015046546.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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