(57)【要約】【課題】  積層した複数の半導体チップ間での同時スイッチングノイズ（ＳＳＮ）を低減させる。【解決手段】 積層半導体装置にて積層される半導体チップそれぞれは、互いに共通なクロック信号を入力する端子と、下位層から供給された信号に基づき、自身の半導体チップに固有の識別信号を生成し、上位層に向けて出力する信号生成部と、該信号生成部で生成した識別信号に応じた遅延量に従い、前記入力端子から入力したクロック信号を遅延する第１の遅延回路と、該第１の遅延回路で遅延されたクロック信号に同期して処理を行うコア回路とを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の半導体チップを積層する積層半導体装置であって、
前記半導体チップそれぞれは、
互いに共通なクロック信号を入力する入力端子と、
下位層から供給された信号に基づき、自身の半導体チップに固有の識別信号を生成し、上位層に向けて出力する信号生成部と、
該信号生成部で生成した識別信号に応じた遅延量に従い、前記入力端子から入力したクロック信号を遅延する第１の遅延回路と、
該第１の遅延回路で遅延されたクロック信号に同期して処理を行うコア回路と
を有することを特徴とする積層半導体装置。
【請求項２】
前記信号生成部は、前記下位層から供給された信号が示す値に、予め設定された値を加算することで、自身の半導体チップに固有の識別信号を生成することを特徴とする請求項１に記載の積層半導体装置。
【請求項３】
前記コア回路がｎ個の回路ブロックを含む場合、前記信号生成部は前記下位層から供給された信号が示す値に、１乃至ｎを加算して互いに異なるｎ個の識別信号を生成し、前記第１の遅延回路は互いに異なる遅延量を有するｎ個のクロック信号を前記ｎ個の回路ブロックに供給することを特徴とする請求項２に記載の積層半導体装置。
【請求項４】
前記半導体チップそれぞれは、
第１の貫通電極から所定のクロック信号を入力し、逓倍処理して、前記所定のクロック信号よりも高い周波数であって、前記コア回路を駆動するための高周波数クロック信号を生成する逓倍回路と、
該逓倍回路から出力された高周波数クロック信号を、他の半導体チップと共通の第２の貫通電極に出力するか否かを選択するための選択部と、
自身が有する前記逓倍回路からの高周波数クロック信号を、前記第２の貫通電極を介して入力した前記高周波数クロック信号に基づき位相を合わせ、遅延させた高周波数クロック信号を生成する第２の遅延回路とを有し、
前記第１の遅延回路は前記第２の遅延回路からの高周波数クロック信号を入力し、
最下層に位置する半導体チップの前記選択部のみが、自身が有する前記逓倍回路から出力された高周波数クロック信号を、他の半導体チップと共通の第２の貫通電極に出力する
ことを特徴とする請求項１乃至３のいずれか１項に記載の積層半導体装置。
【請求項５】
最下層に位置する半導体チップの信号生成部は、インターポーザを介して入力される予め設定された固定の信号を入力した場合に、前記選択部に自身が有する前記逓倍回路からの信号を前記第２の貫通電極に出力するように制御することを特徴とする請求項４に記載の積層半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップの積層技術に関するものである。
【背景技術】
【０００２】
半導体装置において、従来から、ＳＳＮ（Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｗｉｔｃｈｉｎｇ  Ｎｏｉｓｅ：同時スイッチングノイズ）に起因する動作不具合が問題となっている。ＳＳＮとは、複数のトランジスタの論理レベルが同時に変化する際に流れる電流が、電源・ＧＮＤラインのインダクタ成分に作用して供給電圧の変動を引き起こし、トランジスタの動作に不具合を及ぼすノイズである。ＳＳＮは、特に同時に論理レベルが変化するトランジスタの数が多ければ多いほど供給電圧の変動が大きく、不具合を起こしやすい。
【０００３】
半導体装置内におけるＳＳＮの課題は従来から認知されており、これまでに様々な提案がなされている。例えば特許文献１や特許文献２には、同じ半導体チップの中で回路ブロックごとにクロックに位相差を設けることによって同時に論理レベルが変化するトランジスタの数を減らし、ＳＳＮを抑制する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１５８２８６号公報
【特許文献１】特開２００７−２２８１４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方で、半導体チップの実装密度向上が求められている。このため、ある半導体チップの上に別の半導体チップを積層する技術が提案されている。例えばＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）やＣｏＣ（Ｃｈｉｐ  ｏｎ  Ｃｈｉp）という技術が既に実用化されている。これらＰｏＰやＣｏＣでは、半導体チップ同士の電気的接続は、ボンディングワイヤーやインターポーザを介したものが一般的である。これに対し、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）と呼ばれる貫通電極を半導体チップ同士の電気的接続に用いる技術も提案されている。
【０００６】
上記の特許文献１、２に記載の技術では、同じ半導体チップ内においては、回路ブロックごとにクロック位相差を設けることでＳＳＮ低減の効果を得ることができる。しかし、前述のように半導体チップを積層する場合には、積層する半導体チップそれぞれを高い精度で管理した上で行わないと、積層されたチップ同士でクロックの位相が揃う可能性がある。
【０００７】
本発明は係る問題点に鑑みされたものであり、積層した複数の半導体チップ間でのＳＳＮを低減を容易にする技術を提供しようとするものである。
【課題を解決するための手段】
【０００８】
この課題を解決するため、例えば本発明の積層半導体装置は以下の構成を備える。すなわち、
複数の半導体チップを積層する積層半導体装置であって、
前記半導体チップそれぞれは、
互いに共通なクロック信号を入力する端子と、
下位層から供給された信号に基づき、自身の半導体チップに固有の識別信号を生成し、上位層に向けて出力する信号生成部と、
該信号生成部で生成した識別信号に応じた遅延量に従い、前記入力端子から入力したクロック信号を遅延する第１の遅延回路と、
該第１の遅延回路で遅延されたクロック信号に同期して処理を行うコア回路とを有する。
【発明の効果】
【０００９】
本発明によれば、積層した複数の半導体チップ間でのＳＳＮを低減が容易に実現できる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態における積層半導体装置を示す図。
【図２】第１の実施形態における遅延回路の構造の一例を示す図。
【図３】第１の実施形態における制御信号生成部の内部構造の一例を示す図。
【図４】第２の実施形態における積層半導体装置を示す図。
【図５】第２の実施形態における制御信号生成部の内部構造の一例を示す図。
【図６】第３の実施形態における積層半導体装置を示す図。
【図７】第３の実施形態における制御信号生成部の内部構造の一例を示す図。
【発明を実施するための形態】
【００１１】
以下に、添付図面に従って本発明に係る実施の形態を詳細に説明する。なお、本発明の技術範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態はあくまでその例であって、これによって本発明が限定されるわけではない。
【００１２】
実施形態における積層半導体装置は、互いに同じ半導体チップが多段に積層されるものの、それぞれの内部に設けられたコア回路には、互いに異なる位相のクロック信号が供給されるようにする。これを実現するため、積層される半導体チップそれぞれは、互いに共通なクロック信号を入力する端子と、下位層から供給された信号に基づき、自身の半導体チップに固有の識別信号を生成し、上位層に向けて出力する信号生成部と、該信号生成部で生成した識別信号に応じた遅延量に従い、前記入力端子から入力したクロック信号を遅延する第１の遅延回路と、該第１の遅延回路で遅延されたクロック信号に同期して処理を行うコア回路とを有するものである。この実現例を、第１乃至第３の実施形態として以下に説明する。
【００１３】
［第１の実施形態］
図１は、第１の実施形態による積層半導体装置１０００のブロック構成図である。積層半導体装置１０００は、母基板２０００上に実装され、同じ母基板上に実装される水晶振動子３０００からの所定の低周波クロック（数１０ＭＨｚ）を入力する。積層半導体装置１０００は、インターポーザ２００、システムＬＳＩチップ１００ａ、１００ｂから構成される。なお、実施形態では、積層する半導体チップとして、システムＬＳＩチップ１００ａ、１００ｂの２つの例を説明するが、これは説明を単純化するためであり、積層する半導体チップの数が２以上であればよく、特に制限はない。
【００１４】
インターポーザ２００、システムＬＳＩチップ１００ａ、１００ｂは、それぞれを貫く貫通電極（ＴＳＶ：Through Silicon Via）６０、７０，８０と、それを接続するマイクロバンプ４０によって積層接続される。積層される順番は、母基板２０００に近い方から順にインターポーザ２００、システムＬＳＩチップ１００ａ、１００ｂの順である。水晶振動子３０００から入力される低周波クロックは、システムＬＳＩチップ１００ａ、１００ｂの共通位置に備えられるＴＳＶ６０を介してシステムＬＳＩチップ１００ａ、１００ｂに供給される。またシステムＬＳＩチップ１００ａ、１００ｂは共通位置に高周波クロック共有用のＴＳＶ７０を備える。
【００１５】
以下、説明を簡単にするため、システムＬＳＩチップ１００ａ、１００ｂは同一構造を有するものとする。それ故、以下ではシステムＬＳＩチップ１００ａの構成と動作の詳細について説明する。システムＬＳＩチップ１００ｂについては、以下で説明する参照符号の末尾の「ａ」を「ｂ」と置き換えて読まれたい。
【００１６】
システムＬＳＩチップ１００ａは、ＰＬＬ１１０ａ、トライステートバッファ１２０ａ、遅延回路１３０ａ、１５０ａ、位相比較器１４０ａ、制御信号生成部１６０ａ、コア回路１７０ａから構成される。ＰＬＬ１１０ａは逓倍回路であり、水晶振動子３０００からＴＳＶ６０を介して供給される低周波クロック信号を逓倍処理し、コア回路１７０ａの駆動用の高周波数クロック信号（数１００ＭＨｚ〜数ＧＨｚ）を生成する。ＰＬＬ１１０ａからの出力クロックは、遅延回路１３０ａ、１５０ａで位相調整された後、コア回路１７０ａに供給される。
【００１７】
遅延回路１３０ａの内部構造の一例を図２を用いて説明する。なお、遅延回路１５０ａ、及び、システムＬＳＩチップ１００ｂ内の１３０ｂ、１５０ｂについても同様の構造であり、その説明は省略する。遅延回路１３０ａは、入力クロック信号１１ａに対して、遅延素子１３１ａ、１３２ａ、１３３ａが順に連なる構造になっている。先頭の遅延素子１３１ａに供給される信号（入力クロック信号１１ａと同じ）と、３つの遅延素子１３１ａ、１３２ａ、１３３ａからの出力は、それぞれマルチプレクサ１３４ａの入力端子Ａ、Ｂ、Ｃ、Ｄに供給される。マルチプレクサ１３４ａは、外部から供給される符号１３で示される制御信号Ｓによって、入力端子Ａ、Ｂ、Ｃ、Ｄに供給されたクロック信号の中の１つを選択し、それを出力クロック信号１２ａとして出力する。入力端子Ａ、Ｂ、Ｃ、Ｄに入力される各クロック信号は、もともとの入力クロック信号１１ａに対して挿入されている遅延素子の数が異なっているため、それぞれは異なる遅延量のクロック信号となる。このため、遅延回路１３０ａは、制御信号Ｓによって、入力クロック信号１１ａから４段階の異なる遅延量を有するクロック信号を生成し、そのいずれか１つの信号を出力クロック信号１２ａとして出力することになる。なお、この例では遅延量の設定値が４段階としたが、遅延素子の段数はさらに大きく、さらに細かく遅延量を設定できる構成にしても良い。
【００１８】
遅延回路１３０ａの遅延量は、位相比較器１４０ａによって決定される。位相比較器１４０ａは、遅延回路１３０ａの出力クロック信号１２ａと、ＴＳＶ７０によって共有されているクロック信号１４ａの位相を比較し、両者の位相が合うように遅延回路１３０ａの制御信号１３ａの値を制御する。すなわち、ＴＳＶ７０によって共有されているクロック信号を基準として、クロック信号１２ａの位相が進んでいれば遅延量を増やす方向に制御し、位相が遅れていれば遅延量を減らす方向に制御する。以上により、システムＬＳＩチップ１００ａ、１００ｂで、クロック信号１２ａと１２ｂの位相が揃うことになる。
【００１９】
またＴＳＶ７０によって共有される基準クロックであるが、トライステートバッファ１２０ａ、１２０ｂによって、ＰＬＬ１１０ａの出力クロック１１ａまたはＰＬＬ１１０ｂの出力クロック１１ｂのいずれかが選べるようになっている。これは、制御信号生成部１６０ａ、１６０ｂが、トライステートバッファ１２０ａ、１２０ｂのいずれか片方のみをイネーブルする選択部として機能することで実現している。
【００２０】
遅延回路１３０ａ、１３０ｂによって位相が揃えられたクロック信号１２ａ、１２ｂは、遅延回路１５０ａ、１５０ｂによってさらに遅延される。遅延回路１５０ａ、１５０ｂで付加される遅延量は、制御信号生成部１６０ａ、１６０ｂからの制御信号１７ａ，１７ｂによって、それぞれ別の遅延量が設定される。遅延回路１５０ａ、１５０ｂによって、互いに異なる遅延量により遅延されたクロック信号１５ａ、１５ｂは、それぞれコア回路１７０ａ、１７０ｂへ供給される。以上により、コア回路１７０ａ、１７０ｂでは供給されるクロックの位相が異なることになり、チップ間でのＳＳＮが低減される。
【００２１】
システムＬＳＩチップ１００ａ、１００ｂは同一構造であるので、制御信号生成部１６０ａ、１６０ｂも同一構造である。しかし、トライステートバッファ１２０ａ、１２０ｂの制御や、遅延回路１５０ａ、１５０ｂの遅延量設定で、それぞれ異なる動作をする。その仕組みの一例を、図３を用いて説明する。図３は、図１の構成から、制御信号生成部１６０ａ、１６０ｂの中身の詳細を記述した図である。
【００２２】
システムＬＳＩチップ１００ａ内部におけるＴＳＶ８０の下部を８１ａ、上部を８２ａとする。システムＬＳＩチップ１００ｂについても同様に８１ｂ、８２ｂとする。ＴＳＶ８１ａは、マイクロバンプ４０を介してインターポーザ２００上でＧＮＤに接続されており、論理レベルは「０」である。また、ＴＳＶ８１ａは制御信号生成部１６０ａ内部でＯＲ回路１６１ａの一方の入力端子を介してＴＳＶ８２ａと接続される。ＯＲ回路１６１ａの、他方の入力端子は電源（論理レベル「１」）に接続される。これによって、ＯＲ回路１６１ａの出力論理レベルは「１」となる。ＯＲ回路１６１ａの出力はＴＳＶ８２ａ、マイクロバンプ４０を介してシステムＬＳＩチップ１００ｂの下部のＴＳＶ８１ｂに接続される。これによって、制御信号生成部１６０ａと１６０ｂは同一構造だが、ＴＳＶ８１ａの論理レベルは「０」、ＴＳＶ８１ｂの論理レベルは「１」となる。
【００２３】
ＴＳＶ８１ａはＮＯＴゲート１６２ａを介してトライステートバッファ１２０ａの制御信号１６ａに接続する。これにより、制御信号１６ａの論理レベルは「１」となり、トライステートバッファ１２０ａは出力有効状態となり、ＰＬＬ１１０ａからの出力クロックがＴＳＶ７０によって共有される基準クロックとなる。一方、制御信号１６ｂの論理レベルは０となり、トライステートバッファ１２０ｂは出力無効状態となり、トライステートバッファ１２０ｂの出力はオープンとなる。
【００２４】
また、ＴＳＶ８１ａは遅延制御信号生成部１６３ａにも入力されており、遅延制御信号生成部１６３ａは、論理レベル「０」に対応した遅延値の設定を、遅延制御信号１７ａを介して遅延回路１５０ａに与える。同様に、遅延制御信号生成部１６３ｂは、論理レベル「１」に対応した遅延値の設定を、遅延制御信号１７ｂを介して遅延回路１５０ｂに与える。よって、遅延回路１５０ａと１５０ｂでは、それぞれ固有の識別子に応じた、異なる遅延値が設定される。
【００２５】
以上により、システムＬＳＩチップ１００ａと１００ｂは、同一構造でありながら、それぞれのコア回路１７０ａ、１７０ｂのクロック位相が異なる。これにより、チップ間でのＳＳＮ低減の効果を得ることができる。
【００２６】
［第２の実施形態］
上記第１の実施形態では、２つのシステムＬＳＩチップを積層した場合にそれぞれのコア回路のクロック位相をずらすものであり、３以上のシステムＬＳＩチップを積層した場合には対応できない。理由は、図３の遅延制御信号生成部１６３ａ、１６３ｂの入力は、１本の信号（１ビット）の０か１の２通りの入力しかなく、それに応じて設定できる遅延値も２通りしかないためである。そのため仮に３個のシステムＬＳＩチップを積層した場合、最下層から２つ目のシステムＬＳＩチップと３つ目のシステムＬＳＩチップでコア回路の位相が揃ってしまう。そこで本第２の実施形態では、３以上のシステムＬＳＩチップを積層した場合にも全てのシステムＬＳＩチップのコア回路のクロック位相を互いにずらす例を説明する。
【００２７】
図４は、第２の実施形態における積層半導体装置１０００のブロック構成図である。図示では、３つのシステムＬＳＩチップ１００ａ、１００ｂ、１００ｃを積層している様を示している。なお、図４において図１と同一のものに関しては図１と同一番号を付しており、説明は省略する。最下層から、３つ目のシステムＬＳＩチップの参照符号の末尾は、「ｃ」として示していることに注意されたい。
【００２８】
ＴＳＶ９０は、システムＬＳＩチップ１００ａ、１００ｂ、１００ｃの共通位置で接続されるＴＳＶである。なお、ＴＳＶ９０は、２本で構成される２ｂｉｔのバス信号とする。
【００２９】
図５は、制御信号生成部１６０ａ、１６０ｂ、１６０ｃの内部構造の一例である。システムＬＳＩチップ１００ａ内部におけるＴＳＶ９０の下部を９１ａ、上部を９２ａとする。システムＬＳＩチップ１００ｂ、１００ｃについても同様に９１ｂ、９２ｂ、９１ｃ、９２ｃとする。ＴＳＶ９１ａは、マイクロバンプ４０を介してインターポーザ２００上でＧＮＤに接続されており、論理レベルは「００（Ｂ）」（Ｂは二進を示す）である。加算器１６４ａは、２入力端（いずれも２ビット）、１出力端（２ビット）の端子を持つ。ＴＳＶ９１ａは制御信号生成部１６０ａ内部で、加算器１６４ａの一方の入力端２０ａに接続されている。加算器１６４ａの他方の入力端２１ａは、論理レベル「０１（Ｂ）」に固定されている。加算器１６４ａは入力２０ａと２１ａを加算した結果、すなわち、論理レベル「０１（Ｂ）」を出力端２２ａに出力する。加算器１６４ａの出力端２２ａはＴＳＶ９２ａ、マイクロバンプ４０を介してＴＳＶ９１ｂに接続されている。従って、加算器１６４ｂの出力端２２ｂからの出力信号の論理レベルは「１０（Ｂ）」となる。同様に、加算器１６４ｃの出力端の論理レベルは「１１（Ｂ）」となる。よって、この加算器の出力を、各システムＬＳＩチップに割り当てられた番号とみる場合、各システムＬＳＩチップに、互いに異なる番号が付加されたことになる。
【００３０】
ＮＯＲ回路１６５ａは、ＴＳＶ９１ａの各ビットのＮＯＲを出力する。ＮＯＲ回路１６５ａの出力論理レベルは「１」となる。同様にＮＯＲ回路１６５ｂ、１６５ｃの出力論理レベルは「０」となる。各ＮＯＲ回路の出力は、トライステートバッファ１２０ａ、１２０ｂ、１２０ｃの制御信号１６ａ、１６ｂ、１６ｃとして用いられる。本実施形態の場合、最下位層の半導体ＬＳＩチップ１００ａのトライステートバッファ１２０ａのみが出力有効状態となり、１２０ｂ、１２０ｃは出力無効状態となる。よって、ＰＬＬ１１０ａのクロック出力が基準クロックとして用いられる。
【００３１】
遅延制御信号生成部１６３ａ、１６３ｂ、１６３ｃには、上記の通り、加算器１６４ａ、１６４ｂ、１６４ｃの出力が、それぞれ供給される。遅延制御信号生成部１６３ａ、１６３ｂ、１６３ｃは、それぞれの入力に対応した遅延の設定値を、遅延回路１５０ａ、１５０ｂ、１５０ｃへそれぞれ出力する。遅延制御信号生成部１６３ａ、１６３ｂ、１６３ｃに入力される値はそれぞれ異なる値であり、対応する遅延の設定値も異なる値となることから、遅延回路１５０ａ、１５０ｂ、１５０ｃで設定される遅延値は、それぞれ異なる。よって、コア回路１７０ａ、１７０ｂ、１７０ｃのクロック位相は互いに異なる。
【００３２】
以上の通り、本第２の実施形態では、３枚以上のシステムＬＳＩチップを積層した場合でも、それぞれのコア回路のクロック位相を互いにずらすことが可能となる。なお、上記は３つのシステムＬＳＩチップを積層する場合であったが、ＴＳＶ９０に割り当てるビット数（信号線の本数）をｎとしたとき、２n個のシステムＬＳＩチップを積層した際にも、各ＬＳＩチップ内のコア回路に供給されるクロック位相を互いにずらすことができることになるのは、これまでの説明から容易に理解できよう。なお、この場合、遅延回路も、それに応じた遅延量のクロック信号を発生できるようにする。
【００３３】
［第３の実施形態］
上記第１、第２の実施形態では、コア回路がさらに複数の回路ブロックに分割され、その回路ブロックごとに位相差を設けるということに関しては特に言及していなかった。コア回路が複数の回路ブロックで構成されている場合、異なるチップの異なる回路ブロック同士でクロック位相が揃ってしまう可能性がある。そこで、コア回路がさらに複数の回路ブロックに分割されている場合でも、全ての回路ブロックのクロック位相が異なるようにする例を第３の実施形態として説明する。
【００３４】
図６は、本第３の実施形態における積層半導体装置１０００のブロック構成図である。図６において図１、図４と同一のものに関しては図１、図４と同一番号を付しており、説明は省略する。なお、説明を簡単なものとするため、２つのシステムＬＳＩチップ１００ａ、１００ｂを積層する例を説明する。そのため、第１の実施形態との相違としては、システムＬＳＩチップ１００ａにおいてコア回路が１７０ａ、１９０ａの２つに分割されており、コア回路１９０ａに供給されるクロックに遅延回路１８０ａが付加されている。システムＬＳＩチップ１００ｂについても同様である。
【００３５】
図７は制御信号生成部１６０ａ、１６０ｂの内部構造の一例である。なお、図５と同一のものに関しては図５と同一番号を付しており、説明は省略する。図７では、図５における加算器の段数が１チップにつき２段としておる。２チップ積層であるから、加算器は計４段になり、それぞれの遅延制御信号生成部からの出力が、各遅延回路１５０ａ、１８０ａ、１５０ｂ、１８０ｂに接続されている。また、ＴＳＶ９０や各加算器の入出力のｂｉｔ幅が３ｂｉｔとなっている。なお、加算器を２段にする代わりに、２つの加算器を並列にし、一方は１、他方は２を加算するようにしても良い。要するに、システムＬＳＩチップ内にｎ個のコア回路がある場合には、下位層から入力した値に１乃至ｎを加算して、互いに異なるｎ個の値を算出できれば、加算器の接続形態は、直列、並列を問わない。
【００３６】
ここで各加算器の出力を、分割された各コア回路に割り当てられた番号として見る場合、各コア回路に互いに異なる番号が付加されたことになる。また、各遅延制御信号生成部１６３ａ、１６７ａ、１６３ｂ、１６７ｂの遅延設定値は互いに異なる値をとるため、各コア回路は互いに位相のずれたクロックで動作することになる。よって、各コア回路間でのＳＳＮ低減が可能となる。
【００３７】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【符号の説明】
【００３８】
１０００…積層半導体装置；２０００…母基板；３０００…水晶発振子；１００ａ乃至１００ｃ…システムＬＳＩチップ、１１０ａ乃至１１０ｃ…ＰＬＬ；１２０ａ乃至１２０ｃ…トライステートバッファ；１３０ａ乃至１３０ｃ…遅延回路、１４０ａ乃至１４０ｃ…位相比較器、１５０ａ乃至１５０ｃ…遅延回路；１６０ａ乃至１６０ｃ…制御信号生成部；１７０ａ乃至１７０ｃ…コア回路；２００…インターポーザ；４０…マイクロバンプ；６０、７０、８０…ＴＳＶ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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