(57)【要約】【課題】本発明は、チャネル領域のドーパント濃度の設計自由度が高く、トレンチの側壁面ごとの閾値電圧又はオン抵抗のばらつきが小さい、絶縁ゲート型炭化珪素半導体装置およびその製造方法の提供を目的とする。【解決手段】炭化珪素半導体基板１はオフ角を有し、ソース領域６の表面からドリフト領域４に達するトレンチ７は第１側壁面１７および第２側壁面１８を有する。トレンチ７の内部にはゲート絶縁膜８を介してゲート電極９が形成され、ウェル領域５内の隣り合うトレンチ７から等距離の位置には、第２導電型の高濃度ウェル領域１３が形成される。トレンチ７の第１側壁面１７側における閾値電圧と、トレンチ７の第２側壁面１８側における閾値電圧とを平準化する閾値電圧調整構造を備える。第１側壁面１７に隣接するウェル領域５と第２側壁面１８に隣接するウェル領域５の不純物濃度は同一である。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板の第１主面上に形成された、炭化珪素で構成される第１導電型のドリフト領域と、
前記ドリフト領域の表面上に形成された、炭化珪素で構成される第２導電型のウェル領域と、
前記ウェル領域の表層部に選択的に形成された炭化珪素で構成される第１導電型の電極接触領域と、
前記電極接触領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達するまで形成された、複数の側壁面を有する複数のトレンチの内部に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ウェル領域内の、隣り合う前記トレンチから等距離の位置に形成された、前記ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域と、
前記トレンチの側壁面のうち、前記所定軸方向の法線を有する面を前記所定面の法線方向に前記オフ角分だけ傾斜させた面に最も近い第１側壁面側における閾値電圧と、前記トレンチの側壁面のうち、前記所定軸と反対方向の法線を有する面に対して前記所定面の法線方向に前記オフ角を有する面に最も近い第２側壁面側における閾値電圧とを平準化する閾値電圧調整構造と、を備え、
前記トレンチの第１側壁面に隣接する前記ウェル領域と、前記トレンチの第２側壁面に隣接する前記ウェル領域の不純物濃度は同一である、
絶縁ゲート型炭化珪素半導体装置。
【請求項２】
前記閾値電圧調整構造は、前記トレンチの第１側壁面に形成される前記ゲート絶縁膜を、前記トレンチの第２側壁面に形成される前記ゲート絶縁膜よりも、膜厚を大きくした構造を含む、
請求項１に記載の絶縁ゲート型炭化珪素半導体装置。
【請求項３】
前記閾値電圧調整構造は、前記トレンチの第１側壁面に形成される前記ゲート絶縁膜の比誘電率を、前記トレンチの第２側壁面に形成される前記ゲート絶縁膜の比誘電率よりも小さくした構造を含む、
請求項１又は２に記載の絶縁ゲート型炭化珪素半導体装置。
【請求項４】
前記閾値電圧調整構造は、前記トレンチの第１側壁面側に形成される前記ゲート電極の仕事関数を、前記トレンチの第２側壁面側に形成される前記ゲート電極の仕事関数よりも大きくした構造を含む、
請求項１〜３のいずれかに記載の絶縁ゲート型炭化珪素半導体装置。
【請求項５】
所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板の第１主面上に形成された、炭化珪素で構成される第１導電型のドリフト領域と、
前記ドリフト領域の表面上に形成された、炭化珪素で構成される第２導電型のウェル領域と、
前記ウェル領域の表層部に選択的に形成された炭化珪素で構成される第１導電型の電極接触領域と、
前記電極接触領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達するまで形成された、複数の側壁面を有する複数のトレンチの内部に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ウェル領域内の、隣り合う前記トレンチから等距離の位置に形成された、前記ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域と、
前記トレンチの側壁面のうち、前記所定軸方向の法線を有する面に対して前記所定面の法線方向に前記オフ角を有する面に最も近い第１側壁面側におけるオン抵抗と、前記トレンチの側壁面のうち、前記所定軸と反対方向の法線を有する面に対して前記所定面の法線方向に前記オフ角を有する面に最も近い第２側壁面側におけるオン抵抗とを平準化するオン抵抗調整構造と、を備え、
前記トレンチの第１側壁面に隣接する前記ウェル領域と、前記トレンチの第２側壁面に隣接する前記ウェル領域の不純物濃度は同一である、
絶縁ゲート型炭化珪素半導体装置。
【請求項６】
前記オン抵抗調整構造は、前記トレンチの第１側壁面側の前記ウェル領域を、前記トレンチの第２側壁面側の前記ウェル領域よりも深くした構造を含む、
請求項５に記載の絶縁ゲート型炭化珪素半導体装置。
【請求項７】
前記オン抵抗調整構造は、前記トレンチの第１側壁面側の前記電極接触領域を、前記トレンチの第２側壁面側の前記電極接触領域よりも、高抵抗とした構造を含む、
請求項５に記載の絶縁ゲート型炭化珪素半導体装置。
【請求項８】
前記トレンチの底部の前記ドリフト領域内に、第２導電型のトレンチ底面保護ウェル領域をさらに備えた、
請求項１〜７のいずれかに記載の絶縁ゲート型炭化珪素半導体装置。
【請求項９】
前記所定面は（０００１）面であり、
前記所定軸は［１１−２０］軸であり、
前記第１側壁面は、前記トレンチの側壁面のうち、（１１−２０）面を［０００１］軸方向に前記オフ角だけ傾斜させた面に最も近い面であり、
前記第２側壁面は、前記トレンチの側壁面のうち、（−１−１２０）面を［０００１］軸方向に前記オフ角だけ傾斜させた面に最も近い面である、
請求項１〜８のいずれかに記載の絶縁ゲート型炭化珪素半導体装置。
【請求項１０】
前記オフ角は、１°以上１０°以下である、
請求項１〜９のいずれかに記載の絶縁ゲート型炭化珪素半導体装置。
【請求項１１】
前記ウェル領域の第２導電型不純物濃度は、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である、
請求項１〜１０のいずれかに記載の絶縁ゲート型炭化珪素半導体装置。
【請求項１２】
前記高濃度ウェル領域の第２導電型不純物濃度は、５×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である、
請求項１〜１１のいずれかに記載の絶縁ゲート型炭化珪素半導体装置。
【請求項１３】
（ａ）所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板の第１主面上に、炭化珪素で構成される第１導電型のドリフト領域を形成する工程と、
（ｂ）前記ドリフト領域の表面上に、炭化珪素で構成される第２導電型の不純物濃度が均一なウェル領域を形成する工程と、
（ｃ）前記ウェル領域の表層部に、炭化珪素で構成される第１導電型の電極接触領域を選択的に形成する工程と、
（ｄ）前記電極接触領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達する、複数の側壁面を有する複数のトレンチを形成する工程と、
（ｅ）前記トレンチの側壁面と底面にゲート絶縁膜を形成する工程と、
（ｆ）前記ゲート絶縁膜を介して前記トレンチの内部にゲート電極を形成する工程と、
（ｇ）前記ウェル領域内の、隣り合う前記トレンチから等距離の位置に、前記ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域を形成する工程と、を備え、
前記工程（ｅ）は、前記トレンチの側壁面のうち、前記所定軸方向の法線を有する面に対して前記所定面の法線方向に前記オフ角を有する面に最も近い第１側壁面に沿って形成されるゲート絶縁膜を、前記トレンチの側壁面のうち、前記所定軸と反対方向の法線を有する面に対して前記所定面の法線方向に前記オフ角を有する面に最も近い第２側壁面に沿って形成されるゲート絶縁膜よりも、厚く形成する工程である、
絶縁ゲート型炭化珪素半導体装置の製造方法。
【請求項１４】
前記工程（ｅ）は、
（ｅ１）前記トレンチの第１側壁面に電子線又は不活性イオンを照射し、前記第１側壁面の前記ウェル領域をアモルファス化させる工程と、
（ｅ２）前記工程（ｅ１）の後、前記トレンチの前記第１側壁面を含む全ての側壁面および底面を酸化させてゲート酸化膜を形成する工程と、を備える、
請求項１３に記載の絶縁ゲート型炭化珪素半導体装置の製造方法。
【請求項１５】
（ａ）所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板の第１主面上に、炭化珪素で構成される第１導電型のドリフト領域を形成する工程と、
（ｂ）前記ドリフト領域の表面上に、炭化珪素で構成される第２導電型の不純物濃度が均一なウェル領域を形成する工程と、
（ｃ）前記ウェル領域の表層部に、炭化珪素で構成される第１導電型の電極接触領域を選択的に形成する工程と、
（ｄ）前記電極接触領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達する、複数の側壁面を有する複数のトレンチを形成する工程と、
（ｅ）前記トレンチの側壁面と底面にゲート絶縁膜を形成する工程と、
（ｆ）前記ゲート絶縁膜を介して前記トレンチの内部にゲート電極を形成する工程と、
（ｇ）前記ウェル領域内の、隣り合う前記トレンチから等距離の位置に、前記ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域を形成する工程と、を備え、
前記工程（ｅ）は、前記トレンチの側壁面のうち、前記所定軸方向の法線を有する面に対して前記所定面の法線方向に前記オフ角を有する面に最も近い第１側壁面に沿って形成されるゲート絶縁膜の比誘電率を、前記トレンチの側壁面のうち、前記所定軸と反対方向の法線を有する面に対して前記所定面の法線方向に前記オフ角を有する面に最も近い第２側壁面に沿って形成されるゲート絶縁膜の比誘電率よりも低くする工程である、
絶縁ゲート型炭化珪素半導体装置の製造方法。
【請求項１６】
前記工程（ｅ）は、
（ｅ１）前記トレンチの側壁面と底面に等しい比誘電率のゲート絶縁膜を形成する工程と、
（ｅ２）前記工程（ｅ１）の後、前記トレンチの第１側壁面又は前記第２側壁面のいずれかに不純物イオンを傾斜照射する工程と、を備える、
請求項１５に記載の絶縁ゲート型炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート型炭化珪素半導体装置に関し、特に、電力用半導体装置として用いられるトレンチゲート型の絶縁ゲート型炭化珪素半導体装置とその製造方法に関する。
【背景技術】
【０００２】
パワーエレクトロニクス機器において、電気モータ等の負荷を駆動するための電力供給の実行・停止を切り替えるために、シリコンＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子が使用されている。特に近年では、次世代の高耐圧・低損失なスイッチングデバイスとして、炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴが注目されている。
【０００３】
電力用半導体装置として使用される場合、縦型ＭＯＳＦＥＴ構造が使用されることが多い。縦型ＭＯＳＦＥＴには、そのゲート構造によってプレーナ型、トレンチ型（トレンチゲート型）などがある。
【０００４】
トレンチゲート型ＳｉＣ‐ＭＯＳＦＥＴは、４°オフなどのオフ角を有する基板に形成すると、形成されるトレンチ側壁面によって、プロセス特性やデバイス特性が異なることが知られている（例えば、特許文献１、２）。この場合、トレンチ側壁面ごとにＭＯＳＦＥＴが異なるオン状態になるため、サブスレッショルド特性などが悪くなる場合があった。
【０００５】
このような問題に対し、例えば特許文献１では、トレンチ側壁ごとに異なるボディ濃度および膜厚のゲート絶縁膜を形成している。一方で、特許文献２に記載のように、ボディ領域の濃度差を有しないトレンチＭＯＳＦＥＴでも、オフ角の影響をうけてトレンチ側壁ごとに異なるチャネル特性を取ることが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第５１９２６１５号公報
【特許文献２】特開２０１１−１００９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１および２によれば、オフ角を有する４Ｈ−ＳｉＣ単結晶半導体基板より構成されるトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴにおいて、オフ角に依存して結晶面の異なるトレンチ側壁面ごとに、異なるドレイン電流および閾値電圧をとることがあった。つまり、オフ角を有する基板上に形成されるトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴにおいては、トレンチ側壁面ごとにＭＯＳＦＥＴが異なるオン状態になるため、動特性が不安定になる、あるいは、特定のトレンチ側壁面のチャネルへの電流集中が生じる、あるいは、サブスレッショルド特性が悪くなる場合があった。
【０００８】
特許文献１では、（１）トレンチ側壁ごとに、ボディ領域のドーパント濃度やゲート絶縁膜厚に差を持たせた構造や、（２）トレンチ側壁ごとに、ボディ領域のドーパント濃度、チャネル領域の膜厚、又はチャネル領域のドーパント濃度に差を持たせた構造を形成している。しかし、これらの構造を形成するためには、チャネルに隣接して高濃度ボディ領域を形成する必要があるところ、高濃度アクセプタによるイオン化不純物散乱の影響を大きく受けてチャネル移動度が低下する懸念があった。
【０００９】
本発明は、上記の課題を解決するためになされたものであり、チャネル領域のドーパント濃度の設計自由度が高く、トレンチの側壁面ごとの閾値電圧又はオン抵抗のばらつきが小さい、絶縁ゲート型炭化珪素半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の絶縁ゲート型炭化珪素半導体装置は、所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板の第１主面上に形成された、炭化珪素で構成される第１導電型のドリフト領域と、ドリフト領域の表面上に形成された、炭化珪素で構成される第２導電型のウェル領域と、ウェル領域の表層部に選択的に形成された炭化珪素で構成される第１導電型の電極接触領域と、電極接触領域の表面からウェル領域を貫通してドリフト領域に達するまで形成された、複数の側壁面を有する複数のトレンチの内部に、ゲート絶縁膜を介して形成されたゲート電極と、ウェル領域内の、隣り合うトレンチから等距離の位置に形成された、ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域と、トレンチの側壁面のうち、前記所定軸方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第１側壁面側における閾値電圧と、トレンチの側壁面のうち、前記所定軸と反対方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第２側壁面側における閾値電圧とを平準化する閾値電圧調整構造と、を備える。トレンチの第１側壁面に隣接するウェル領域と、トレンチの第２側壁面に隣接するウェル領域の不純物濃度は同一である。
【００１１】
本発明の第２の絶縁ゲート型炭化珪素半導体装置は、所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板の第１主面上に形成された、炭化珪素で構成される第１導電型のドリフト領域と、ドリフト領域の表面上に形成された、炭化珪素で構成される第２導電型のウェル領域と、ウェル領域の表層部に選択的に形成された炭化珪素で構成される第１導電型の電極接触領域と、電極接触領域の表面からウェル領域を貫通してドリフト領域に達するまで形成された、複数の側壁面を有する複数のトレンチの内部に、ゲート絶縁膜を介して形成されたゲート電極と、ウェル領域内の、隣り合うトレンチから等距離の位置に形成された、ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域と、トレンチの側壁面のうち、前記所定軸方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第１側壁面側におけるオン抵抗と、トレンチの側壁面のうち、前記所定軸と反対方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第２側壁面側におけるオン抵抗とを平準化するオン抵抗調整構造と、を備える。トレンチの第１側壁面に隣接するウェル領域と、トレンチの第２側壁面に隣接するウェル領域の不純物濃度は同一である。
【００１２】
また、本発明の第１の絶縁ゲート型炭化珪素半導体装置の製造方法は、（ａ）所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板の第１主面上に、炭化珪素で構成される第１導電型のドリフト領域を形成する工程と、（ｂ）ドリフト領域の表面上に、炭化珪素で構成される第２導電型の不純物濃度が均一なウェル領域を形成する工程と、（ｃ）ウェル領域の表層部に、炭化珪素で構成される第１導電型の電極接触領域を選択的に形成する工程と、（ｄ）電極接触領域の表面からウェル領域を貫通してドリフト領域に達する、複数の側壁面を有する複数のトレンチを形成する工程と、（ｅ）トレンチの側壁面と底面にゲート絶縁膜を形成する工程と、（ｆ）ゲート絶縁膜を介してトレンチの内部にゲート電極を形成する工程と、（ｇ）ウェル領域内の、隣り合うトレンチから等距離の位置に、ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域を形成する工程と、を備え、工程（ｅ）は、トレンチの側壁面のうち、前記所定軸方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第１側壁面に沿って形成されるゲート絶縁膜を、トレンチの側壁面のうち、前記所定軸と反対方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第２側壁面に沿って形成されるゲート絶縁膜よりも、厚く形成する工程である。
【００１３】
また、本発明の第２の絶縁ゲート型炭化珪素半導体装置の製造方法は、（ａ）所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板の第１主面上に、炭化珪素で構成される第１導電型のドリフト領域を形成する工程と、（ｂ）ドリフト領域の表面上に、炭化珪素で構成される第２導電型の不純物濃度が均一なウェル領域を形成する工程と、（ｃ）ウェル領域の表層部に、炭化珪素で構成される第１導電型の電極接触領域を選択的に形成する工程と、（ｄ）電極接触領域の表面からウェル領域を貫通してドリフト領域に達する、複数の側壁面を有する複数のトレンチを形成する工程と、（ｅ）トレンチの側壁面と底面にゲート絶縁膜を形成する工程と、（ｆ）ゲート絶縁膜を介してトレンチの内部にゲート電極を形成する工程と、（ｇ）ウェル領域内の、隣り合うトレンチから等距離の位置に、ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域を形成する工程と、を備え、工程（ｅ）は、トレンチの側壁面のうち、前記所定軸方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第１側壁面に沿って形成されるゲート絶縁膜の比誘電率を、トレンチの側壁面のうち、前記所定軸と反対方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第２側壁面に沿って形成されるゲート絶縁膜の比誘電率よりも低くする工程である。
【発明の効果】
【００１４】
本発明の第１の絶縁ゲート型炭化珪素半導体装置は、所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板の第１主面上に形成された、炭化珪素で構成される第１導電型のドリフト領域と、ドリフト領域の表面上に形成された、炭化珪素で構成される第２導電型のウェル領域と、ウェル領域の表層部に選択的に形成された炭化珪素で構成される第１導電型の電極接触領域と、電極接触領域の表面からウェル領域を貫通してドリフト領域に達するまで形成された、複数の側壁面を有する複数のトレンチの内部に、ゲート絶縁膜を介して形成されたゲート電極と、ウェル領域内の、隣り合うトレンチから等距離の位置に形成された、ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域と、トレンチの側壁面のうち、前記所定軸方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第１側壁面側における閾値電圧と、トレンチの側壁面のうち、前記所定軸と反対方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第２側壁面側における閾値電圧とを平準化する閾値電圧調整構造と、を備える。トレンチの第１側壁面に隣接するウェル領域と、トレンチの第２側壁面に隣接するウェル領域の不純物濃度は同一である。したがって、トレンチ側壁面のチャネル面への電流集中を防ぐことができ、低オン抵抗化が可能となる。また、閾値電圧の設計裕度を大きくし、オフ時の耐圧を上げ、不純物散乱によるチャネル移動度の低下を抑制できる。
【００１５】
本発明の第２の絶縁ゲート型炭化珪素半導体装置は、所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板の第１主面上に形成された、炭化珪素で構成される第１導電型のドリフト領域と、ドリフト領域の表面上に形成された、炭化珪素で構成される第２導電型のウェル領域と、ウェル領域の表層部に選択的に形成された炭化珪素で構成される第１導電型の電極接触領域と、電極接触領域の表面からウェル領域を貫通してドリフト領域に達するまで形成された、複数の側壁面を有する複数のトレンチの内部に、ゲート絶縁膜を介して形成されたゲート電極と、ウェル領域内の、隣り合うトレンチから等距離の位置に形成された、ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域と、トレンチの側壁面のうち、前記所定軸方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第１側壁面側におけるオン抵抗と、トレンチの側壁面のうち、前記所定軸と反対方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第２側壁面側におけるオン抵抗とを平準化するオン抵抗調整構造と、を備える。トレンチの第１側壁面に隣接するウェル領域と、トレンチの第２側壁面に隣接するウェル領域の不純物濃度は同一である。オン抵抗を平準化することにより、負荷短絡が生じた場合でも、特定のチャネル面に過剰なドレイン電流が集中することを防ぐ。さらに、閾値電圧の設計裕度を大きくし、オフ時の耐圧を上げ、不純物散乱によるチャネル移動度の低下を抑制できる。
【００１６】
また、本発明の第１の絶縁ゲート型炭化珪素半導体装置の製造方法は、（ａ）所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板の第１主面上に、炭化珪素で構成される第１導電型のドリフト領域を形成する工程と、（ｂ）ドリフト領域の表面上に、炭化珪素で構成される第２導電型の不純物濃度が均一なウェル領域を形成する工程と、（ｃ）ウェル領域の表層部に、炭化珪素で構成される第１導電型の電極接触領域を選択的に形成する工程と、（ｄ）電極接触領域の表面からウェル領域を貫通してドリフト領域に達する、複数の側壁面を有する複数のトレンチを形成する工程と、（ｅ）トレンチの側壁面と底面にゲート絶縁膜を形成する工程と、（ｆ）ゲート絶縁膜を介してトレンチの内部にゲート電極を形成する工程と、（ｉ）ウェル領域内の、隣り合うトレンチから等距離の位置に、ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域を形成する工程と、を備え、工程（ｅ）は、トレンチの側壁面のうち、前記所定軸方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第１側壁面に沿って形成されるゲート絶縁膜を、トレンチの側壁面のうち、前記所定軸と反対方向の法線を有する面を前記所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第２側壁面に沿って形成されるゲート絶縁膜よりも、厚く形成する工程である。したがって、チャネル領域となるウェル領域のドーパント濃度設計に自由度を持たせたうえで、トレンチの側壁面毎にオン状態を調整できるため、トレンチの側壁面毎に形成されるＭＯＳＦＥＴの移動度を低下させることなく、特定のチャネル面への電流集中を防ぐことができ、低抵抗なトレンチゲート型ＭＯＳＦＥＴを得ることが出来る。
【００１７】
また、本発明の第２の絶縁ゲート型炭化珪素半導体装置の製造方法は、（ａ）所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板の第１主面上に、炭化珪素で構成される第１導電型のドリフト領域を形成する工程と、（ｂ）ドリフト領域の表面上に、炭化珪素で構成される第２導電型の不純物濃度が均一なウェル領域を形成する工程と、（ｃ）ウェル領域の表層部に、炭化珪素で構成される第１導電型の電極接触領域を選択的に形成する工程と、（ｄ）電極接触領域の表面からウェル領域を貫通してドリフト領域に達する、複数の側壁面を有する複数のトレンチを形成する工程と、（ｅ）トレンチの側壁面と底面にゲート絶縁膜を形成する工程と、（ｆ）ゲート絶縁膜を介してトレンチの内部にゲート電極を形成する工程と、（ｉ）ウェル領域内の、隣り合うトレンチから等距離の位置に、ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域を形成する工程と、を備え、工程（ｅ）は、トレンチの側壁面のうち、所定軸方向の法線を有する面を所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第１側壁面に沿って形成されるゲート絶縁膜の比誘電率を、トレンチの側壁面のうち、所定軸と反対方向の法線を有する面を所定面の法線方向にオフ角分だけ傾斜させた面に最も近い第２側壁面に沿って形成されるゲート絶縁膜の比誘電率よりも低くする工程である。よって、チャネル領域となるウェル領域のドーパント濃度設計に自由度を持たせたうえで、トレンチの側壁面毎にオン状態を調整できるため、トレンチの側壁面毎に形成されるＭＯＳＦＥＴの移動度を低下させることなく、特定のチャネル面への電流集中を防ぐことができ、より低抵抗なトレンチゲート型ＭＯＳＦＥＴを得ることが出来る。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの構成を示す断面模式図である。
【図２】実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの構成を示す平面模式図である。
【図３】実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴのトレンチにおける結晶面の関係を説明するための断面模式図である。
【図４】実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの動作を示す図である。
【図５】実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造工程を示す図である。
【図６】実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造工程を示す図である。
【図７】実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造工程を示す図である。
【図８】実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造工程を示す図である。
【図９】実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造工程を示す図である。
【図１０】実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造工程を示す図である。
【図１１】実施の形態１の変形例に係るトレンチゲート型ＭＯＳＦＥＴの構成を示す平面模式図である。
【図１２】実施の形態１の変形例に係るトレンチゲート型ＭＯＳＦＥＴの構成を示す断面模式図である。
【図１３】実施の形態２に係るトレンチゲート型ＭＯＳＦＥＴの構成を示す断面模式図である。
【図１４】実施の形態２に係るトレンチゲート型ＭＯＳＦＥＴの動作を示す図である。
【図１５】実施の形態２に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を示す断面模式図である。
【図１６】実施の形態２に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を示す断面模式図である。
【図１７】実施の形態２に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を示す断面模式図である。
【図１８】実施の形態２に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を示す断面模式図である。
【図１９】実施の形態２の変形例に係るトレンチゲート型ＭＯＳＦＥＴの動作を示す図である。
【図２０】実施の形態２の変形例に係るトレンチゲート型ＭＯＳＦＥＴの動作を示す図である。
【図２１】実施の形態３に係るトレンチゲート型ＭＯＳＦＥＴの構成を示す断面模式図である。
【図２２】実施の形態３に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を示す断面模式図である。
【図２３】実施の形態４に係るトレンチゲート型ＭＯＳＦＥＴの構成を示す断面模式図である。
【図２４】実施の形態４に係るトレンチゲート型ＭＯＳＦＥＴの構成を示す断面模式図である。
【図２５】実施の形態４に係るトレンチゲート型ＭＯＳＦＥＴの構成を示す断面模式図である。
【発明を実施するための形態】
【００１９】
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
まず、本発明の実施の形態１に係る絶縁ゲート型炭化珪素半導体装置の構成を説明する。本明細書では第１導電型をｎ型、第２導電型をｐ型として説明するが、これは一例にすぎず、逆の導電型であっても良い。図１は、実施の形態１に係る絶縁ゲート型炭化珪素半導体装置の一例である縦型のトレンチゲート型ＭＯＳＦＥＴ１０１の構成を模式的に示す断面図である。また、図２は、トレンチゲート型ＭＯＳＦＥＴ１０１の構成を模式的に示す平面図である。なお、図１は図２のＡ−Ａ断面図である。
【００２０】
図１に示すトレンチゲート型ＭＯＳＦＥＴ１０１は、炭化珪素半導体基板１、ｎ型のドリフト領域４、ｐ型のウェル領域５、ｎ型のソース領域６、ｐ型の高濃度ウェル領域１３、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１０、ソース電極１１、およびドレイン電極１２を備えている。
【００２１】
炭化珪素半導体基板１は、（０００１）面に対して［１１−２０］軸方向にオフ角θ１だけ傾斜した第１主面２Ａを有している。すなわち、図１において、上方向がオフ角θ１が付いた[０００１]方向であり、右方向がオフ角θ１が付いた［１１−２０］方向である。第１主面２Ａ上には、それぞれ炭化珪素で構成されるドリフト領域４、ウェル領域５が順に積層されている。また、ウェル領域５の表層部には選択的にソース領域６が形成されている。
【００２２】
ソース領域６の表面からドリフト領域４にかけて、ソース領域６とウェル領域５を貫通するトレンチ７が形成されている。トレンチ７の内部には、ゲート絶縁膜８を介してゲート電極９がトレンチ７に埋め込まれるように形成されている。また、ウェル領域５内には、隣り合うトレンチ７の側壁からの水平距離が等しい位置に、ウェル領域５よりも不純物濃度が大きいｐ型の高濃度ウェル領域１３が形成されている。
【００２３】
また、ソース電極１１がソース領域６とセル領域５とに接触するように形成されている。ソース電極１１とゲート電極９の間には、層間絶縁膜１０が形成されて両者の絶縁を図っている。さらに、ドレイン電極１２が、炭化珪素半導体基板１の第１主面２Ａの反対面である第２主面２Ｂに接するように形成されている。
【００２４】
図２に示すように、トレンチ７は平面視で格子状に形成され、トレンチ７に囲まれた矩形のセル構造が形成されている。図２において、上方向は［−１１００］方向であり、右方向はオフ角θ１が付いた［１１−２０］方向である。
【００２５】
トレンチ７の第１側壁面１７には膜厚ｄ２のゲート絶縁膜８が形成され、トレンチ７の第２側壁面１８には膜厚ｄ１のゲート絶縁膜８が形成されている。ここで、第１側壁面１７と第２側壁面１８は、トレンチ７内でゲート電極９を介して対向しており、第１、第２側壁面１７，１８に形成されるゲート絶縁膜８の膜厚について、ｄ１＜ｄ２の関係が成立する。
【００２６】
ここで、トレンチ７の第１側壁面１７と第２側壁面１８について、図３を用いて結晶面の関係を説明する。図３は、トレンチ７における結晶面の関係を説明するための断面模式図である。図３において、上方向が[０００１]方向、右方向が［１１−２０］方向であり、面１５がジャスト（０００１）面、面１６がオフ角θ１を有する（０００１）面、角度１４がオフ角θ１である。
【００２７】
炭化珪素半導体基板１は、（０００１）面に対して［１１−２０］方向にオフ角θ１傾斜した第１主面２Ａを表面に備えているので、図３の面１６は第１主面２Ａに対応する。従って、トレンチ７の第１側壁面１７と第２側壁面１８は、それぞれ、オフ角θ１を有する（１１−２０）面とオフ角θを有する（−１−１２０）面になる。
【００２８】
なお、トレンチ７の側壁面のうち、第１側壁面１７と第２側壁面１８とに直交する（１−１００）面および（−１１００）面に形成されるゲート絶縁膜の膜厚は、ｄ１とｄ２の間の値に設定している。
【００２９】
＜Ａ−２．動作＞
次に、トレンチゲート型ＭＯＳＦＥＴ１０１の動作について、詳しく説明する。
【００３０】
まず、ゲート絶縁膜８の膜厚ｄｏｘと閾値電圧Ｖｔｈの関係について、説明する。ＭＯＳＦＥＴの閾値電圧Ｖｔｈは、一般的には式（１）で表される。ここではゲート絶縁膜として、二酸化シリコン膜を想定する。
【００３１】
【数１】
2015065365.tif 000003
【００３２】
ここで、ＶＦＢはフラットバンド電圧、ΦＦは半導体のフェルミ準位と真性準位の差、εｓは半導体の誘電率、ｑは電気素量、Ｎａは半導体中のアクセプタ濃度である。またＣｏは単位面積あたりのゲート酸化膜容量であり、次式で表される。
【００３３】
【数２】
2015065365.tif 000004
【００３４】
ここで、εｏｘはゲート酸化膜の誘電率である。（２）式を用いると、（１）式は以下の式で表される。
【００３５】
【数３】
2015065365.tif 000005
【００３６】
よって、酸化膜厚がｄ１であるときのＶｔｈとｄ２であるときのＶｔｈとの差をΔＶｔｈとすると、ΔＶｔｈは以下の式で表される。
【００３７】
【数４】
2015065365.tif 000006
【００３８】
ここで、各式中のΦＦは半導体のフェルミ準位と真性準位の差であるので、以下の式で近似して表される。
【００３９】
【数５】
2015065365.tif 000007
【００４０】
ここで、ｄ１＝５０（ｎｍ）と固定し、酸化膜厚がΔｄｏｘ＝ｄ２−ｄ１だけ変化したときのＶｔｈの変化ΔＶｔｈを、図４に表す。ここで各定数として、ε０＝８．８５×１０−１２（ｍ−３ｋｇ−１ｓ４Ａ２）、εｏｘ＝３．９×ε０＝３．４５×１０−１１（ｍ−３ｋｇ−１ｓ４Ａ２）、εｓ＝９．７×ε０＝８．５９×１０−１１（ｍ−３ｋｇ−１ｓ４Ａ２）、ｑ＝１．６０×１０−１９（Ｃ）、Ｎａ＝１．０×１０１７（ｃｍ−３）、Ｎｉ＝３．０×１０−８（ｃｍ−３）、ｋ＝１．３８×１０−２３（ｍ２ｋｇｓ−２Ｋ−１）、Ｔ＝３００（Ｋ）を用いている。
【００４１】
図４から分かるように、たとえば上記の条件下では、酸化膜厚を５０ｎｍから±３０ｎｍ変化させることにより、ＶｔｈはΔＶｔｈ＝±２．５Ｖ程度の変化を付けることが可能になる。
【００４２】
オフ角を有する半導体基板を用いる場合、ＭＯＳＦＥＴの閾値電圧がトレンチ７の側壁面ごとに異なる値をとる。しかし、図４の結果から、トレンチ７の側壁面ごとにゲート絶縁膜８を適切な膜厚に設定することによって、トレンチ７の各側壁面におけるＭＯＳＦＥＴの閾値電圧を平準化できることが分かる。具体的には、（０００１）面に対して［１１−２０］軸方向にオフ角θ１を有する炭化珪素半導体基板１を用いる場合は、トレンチ７の側壁面のうち、（１１−２０）面に対して［０００１］軸方向にオフ角θ１を有する面に最も近い第１側壁面１７側のゲート絶縁膜を、（−１−１２０）面に対して［０００１］軸方向にオフ角θ１を有する面に最も近い第２側壁面１８側のゲート絶縁膜よりも厚く形成する。
【００４３】
次に、高濃度ウェル領域１３の効果について述べる。高濃度ウェル領域１３を持たないトレンチゲート型ＭＯＳＦＥＴでは、オフ時の耐圧を確保するために、ウェル領域５の不純物は、例えば５．０×１０１７（ｃｍ−３）程度以上の値が必要とされる。しかしながら、チャネル領域にこのような高濃度のウェルを形成してしまうと、高濃度アクセプタによる不純物散乱の影響を大きく受け、移動度が低下してしまう恐れがあった。加えて、高濃度ウェルをチャネル領域に接して形成してしまうと、閾値電圧の設計裕度が狭くなってしまう恐れがあった。
【００４４】
本実施の形態のトレンチゲート型ＭＯＳＦＥＴ１０１では、チャネル領域近傍に低不純物濃度のウェル領域５を形成することによって、閾値電圧の設計裕度を大きくし、かつ高濃度ウェル領域１３を形成することで、オフ時の耐圧を上げることができる。また、高濃度ウェル領域１３はトレンチ７の側壁面から水平方向に一定距離だけ離れた位置に、比較的低濃度なウェル領域５とは別に形成されるため、チャネル近傍における不純物濃度を低減することができ、不純物散乱によるチャネル移動度の低下を抑制できる。
【００４５】
したがって、トレンチゲート型ＭＯＳＦＥＴ１０１は、高濃度ウェル領域１３をウェル領域５とは別に形成し、トレンチ７の側壁面ごとにゲート絶縁膜８の膜厚を設定することによって、オフ時の耐圧を維持し、高いチャネル移動度を有し、閾値電圧がトレンチ７の側壁面ごとに揃ったトレンチゲート型ＭＯＳＦＥＴとなる。
【００４６】
＜Ａ−３．製造工程＞
次に、図５〜１０に沿ってトレンチゲート型ＭＯＳＦＥＴ１０１の製造方法を説明する。
【００４７】
まず、（０００１）面に対して［１１−２０］軸方向にオフ角θだけ傾斜した面を表面に備えた４Ｈのポリタイプを有するｎ型の炭化珪素半導体基板１上に、ｎ型で比較的高抵抗の炭化珪素のエピタキシャル層３をエピタキシャル成長する。つづいて、図示しないアライメント用マークを反応性イオンエッチング法（ＲＩＥ法：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により形成する。その後、このアライメント用マークを基準とし、エピタキシャル層３表面にｐ型のウェル領域５、低抵抗ｎ型のソース領域６、及び図示しない低抵抗ｐ型のウェルコンタクト領域をイオン注入により形成する。ウェル領域５等が形成されないエピタキシャル層３がドリフト領域４になる。このとき、ソース領域６のドナー不純物濃度は１×１０１９ｃｍ−３以上、ウェル領域５のアクセプタ不純物濃度は１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３程度、ウェルコンタクト領域のアクセプタ不純物濃度は１×１０２０ｃｍ−３以上とすれば良い。さらに、ウェル領域５の中に、ウェル領域５よりｐ型不純物濃度が高い高濃度ウェル領域１３を形成する。
【００４８】
図１，５において、対向するトレンチ７の各側壁に沿って形成される、高濃度ウェル領域１３ではないウェル領域５の幅（図の左右方向）は同程度にしている。ここで、炭化珪素半導体装置のオフ時の耐圧を確保するためには、ウェル領域５のｐ型不純物濃度を５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度の高濃度にする必要がある。そこで、ウェル領域５内に高濃度ウェル領域１３を設けることにより、ウェル領域５の不純物濃度に依らずオフ時の耐圧が確保される。
【００４９】
つづいて、トレンチ７形成用のレジストマスクを形成後、ウェル領域５よりも深く、ドリフト領域４まで達するトレンチ７をＲＩＥ法により形成する。次に、レジストマスクを除去する。そして、１５００〜２２００℃で、０．５〜６０分の活性化アニールを行なう。その後、トレンチ７内部にＳｉＯ２からなるゲート絶縁膜８Ａを形成すると、図５に示すような構造が形成できる。
【００５０】
その後、図６に示すように、トレンチ７内にてパターニングを行いレジストマスク１９を形成し、ゲート絶縁膜８Ａのウェットエッチングを行う。その後、再度ゲート絶縁膜８Ｂの形成を行う。こうして、図７に示すような、トレンチ７の側壁面ごとに異なる膜厚のゲート絶縁膜８を形成することができる。図７は、堆積法により形成されるゲート絶縁膜８Ｂを示しているが、例えば熱酸化法などで形成しても良い。また、ゲート絶縁膜８Ａと８Ｂの膜厚の和は、およそ５０ｎｍから８０ｎｍの間であることが望ましい。
【００５１】
次に、ドープトポリシリコン材料からなるゲート電極９を、その上部に層間絶縁膜１０をそれぞれ形成する。その後、ソースコンタクトホールをドライエッチング法などにより形成し、ｐ型ウェルコンタクトおよびｎ型のソース領域６の上部に、ソース電極１１を形成する。最後に基板１の裏面（第２主面２Ｂ）にドレイン電極１２を形成することで、図１または図８に示すセル構造を持つ絶縁ゲート型炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴ１０１を作製できる。ここで、ｐ型ウェルコンタクトはウェル領域５の一部であり、ウェル領域５はソース電極１１と接続されている。なお、図８におけるゲート絶縁膜８Ａ，８Ｂは、図１においてまとめてゲート絶縁膜８として示されている。
【００５２】
トレンチ７内のゲート絶縁膜厚を側壁ごとに変える方法としては、トレンチ７をＲＩＥ法により形成した後、図９に示すように電子線もしくはＡｒなどの不活性種を片側の側壁にのみ傾斜照射することによって実現しても良い。このとき、傾斜照射に用いるマスクとしては、トレンチ７形成時に残存したマスクを使用するのが望ましい。電子線や不活性種が照射されたＳｉＣ表面はダメージを受け、アモルファス化される。アモルファス化されたＳｉＣ部分においては酸化が促進されるため、照射後に熱酸化などを行うことにより、図１０に示すような、トレンチ側壁ごとに膜厚の異なるゲート絶縁膜８を形成することができる。
【００５３】
＜Ａ−４．変形例＞
本実施の形態では炭化珪素半導体基板１の第１主面２Ａを、［１１−２０］軸方向へ傾斜するオフ角θ１を有する（０００１）面としたが、［１１−２０］軸方向へ傾斜するオフ角θ１を有する（０００−１）面としても良い。この場合においても、同様のセル構造を備えたトレンチゲート型ＭＯＳＦＥＴを作製することによって、トレンチ７側壁面の結晶面に起因するドレイン電流および閾値電圧のばらつきを抑制することができる。
【００５４】
具体的には、平面視で矩形のセル構造を有するトレンチゲート型ＭＯＳＦＥＴの格子状に形成されたトレンチ側壁面の各４面において、［０００−１］軸方向へ傾斜するオフ角θ１を有する（１１−２０）面に最も傾斜の近いトレンチ７の側壁面に対しては膜厚の厚いゲート絶縁膜８を形成し、対向面である［０００−１］軸方向へ傾斜するオフ角θ１を有する（−１−１２０）面に最も傾斜の近いトレンチ７の側壁面に対しては膜厚の薄いゲート絶縁膜８を形成すればよい。
【００５５】
また、本発明では便宜上、トレンチ７は炭化珪素半導体基板１の第１主面２Ａ、すなわちエピタキシャル層３の表面に対して垂直に形成されているものとしているが、トレンチ７の側壁面が第１主面２Ａに対してテーパー角を有しているトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴであっても、トレンチ７の側壁面が垂直である場合と同様の効果を奏する。
【００５６】
オフ角θ１は、例えば、１°以上１０°以下であることが望ましい。オフ角θ１が３０°を超えると本発明の趣旨の影響が低下するため、オフ角θ１は大きくとも３０°とする。
【００５７】
また、本実施の形態では、平面視において正方形など矩形のセル構造を有するトレンチゲート型ＭＯＳＦＥＴ１０１について説明したが、セル構造の形状はこれに限らず、図１１にその平面図を示すように、ストライプ形状であってもよい。図２において、上方向は［−１１００］方向であり、右方向はオフ角θ１が付いた［１１−２０］方向である。この場合、［０００１］軸方向へ傾斜するオフ角θ１を有する（１１−２０）面に近いトレンチ７側壁面で、ゲート絶縁膜８の膜厚を厚くし、対向面である［０００１］軸方向へ傾斜するオフ角θ１を有する（−１−１２０）面に近いトレンチ７側壁面で、ゲート絶縁膜８の膜厚を薄くすればよい。
【００５８】
なお、（１−１００）面および（−１１００）面にトレンチ７側壁面が形成される場合には、図１１のストライプ形状のセル構造で採用した異なる二種の膜厚の、その間の値程度の膜厚のゲート絶縁膜８を形成すればよい。
【００５９】
また、セル構造は平面視で正六角形形状であっても良い。その場合は、（１１−２０）面に近い２つのトレンチ７側壁面で、膜厚の厚いゲート絶縁膜８を形成し、（１１−２０）面と反対面に近い２つのトレンチ７側壁面で、膜厚の薄いゲート絶縁膜８を形成すれば良い。また、他の面については、その間の値の膜厚のゲート絶縁膜８を形成すればよい。このように、セル構造が矩形以外であっても、セル構造が矩形の場合と同様の効果を得ることができる。
【００６０】
なお、本実施の形態では、絶縁ゲート型炭化珪素半導体装置の一例として、トレンチゲート型のＭＯＳＦＥＴ１０１について説明したが、本発明はＭＯＳＦＥＴに限らずＩＧＢＴに対しても適用可能である。すなわち、ＭＯＳＦＥＴ１０１において、炭化珪素半導体基板１を除去し、エピタキシャル層３の裏面にｐ型の不純物を注入してｐ型領域を形成した構造や、ＭＯＳＦＥＴ１０１において炭化珪素半導体基板１をｐ型にした構造であっても良い。このような構造に対して本発明を適用することにより、動作が安定し、オフ時のリーク電流が低く、また、スイッチング損失が低い、高ノイズ信頼性のゲート特性を有するトレンチゲート型ＳｉＣ−ＩＧＢＴを実現できる。また、特定のトレンチ７側壁面のチャネル面への電流集中を防ぐことができ、低オン抵抗化が可能となる。
【００６１】
なお、本実施の形態においては、ｎ型の不純物としては、窒素、リンなど、ｐ型の不純物としてはアルミニウム、ボロンなどを使用すればよい。
【００６２】
図１２は、実施の形態１の変形例に係る絶縁ゲート型炭化珪素半導体装置である縦型のトレンチゲート型ＭＯＳＦＥＴ１０２の構成を模式的に示す断面図である。トレンチゲート型ＭＯＳＦＥＴ１０２は、トレンチゲート型ＭＯＳＦＥＴ１０１の構成に加えて、トレンチ７の底部に、ｐ型のトレンチ底面保護ウェル領域２０を備えている。トレンチ底面保護ウェル領域２０の第２導電型不純物濃度は、１×１０１７ｃｍ−３〜５×１０１８ｃｍ−３程度が望ましい。
【００６３】
トレンチ底面保護ウェル領域２０により、トレンチ７底部のゲート絶縁膜８への高電圧印加を抑制する。
【００６４】
トレンチ底面保護ウェル領域２０は、上述したトレンチゲート型ＭＯＳＦＥＴ１０１の製造工程において、トレンチ７形成後に、トレンチ７形成用マスクを使用して第２導電型不純物をトレンチ７の底面にイオン注入することにより形成する。なお、当該イオン注入時に、注入イオンがトレンチ７内部で反射する等の効果によって、トレンチ７の側壁面に意図しないアクセプタが注入される場合がある。アクセプタを除去するため、トレンチ７の底面へのイオン注入工程後に、トレンチ７側壁面を犠牲酸化した上で、当該酸化膜を除去しても良い。または、水素、塩素、アルゴン等を含んだ雰囲気にて熱エッチングを行ってもよい。
【００６５】
＜Ａ−５．効果＞
実施の形態１のトレンチゲート型ＭＯＳＦＥＴ１０１は、所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板１の第１主面２Ａ上に形成された、炭化珪素で構成される第１導電型のドリフト領域４と、ドリフト領域４の表面上に形成された、炭化珪素で構成される第２導電型のウェル領域５と、ウェル領域５の表層部に選択的に形成された炭化珪素で構成される第１導電型のソース領域６（電極接触領域）と、電極接触領域の表面からウェル領域６を貫通してドリフト領域４に達するまで形成された、複数の側壁面を有する複数のトレンチ７の内部に、ゲート絶縁膜８を介して形成されたゲート電極９と、ウェル領域６内の、隣り合うトレンチ７から等距離の位置に形成された、ウェル領域６より不純物濃度が大きい第２導電型の高濃度ウェル領域１３と、トレンチ７の側壁面のうち、所定軸方向の法線を有する面に対して所定面の法線方向にオフ角を有する面に最も近い第１側壁面１７側における閾値電圧と、トレンチ７の側壁面のうち、所定軸と反対方向の法線を有する面に対して所定面の法線方向にオフ角を有する面に最も近い第２側壁面１８側における閾値電圧とを平準化する閾値電圧調整構造と、を備える。したがって、特定のトレンチ７側壁面のチャネル面への電流集中を防ぐことができ、低オン抵抗化が可能となる。また、トレンチ７の第１側壁面１７に隣接するウェル領域５と、トレンチの第２側壁面１８に隣接するウェル領域５の不純物濃度を同一とし、チャネル面から離れて高濃度ウェル領域１３を設けているので、閾値電圧の設計裕度を大きくし、オフ時の耐圧を上げ、不純物散乱によるチャネル移動度の低下を抑制できる。
【００６６】
前記閾値電圧調整構造は、トレンチの第１側壁面に形成されるゲート絶縁膜を、トレンチの第２側壁面に形成されるゲート絶縁膜よりも、膜厚を大きくした構造を含む。ゲート絶縁膜厚を調整することによって、閾値電圧を調整することが可能である。
【００６７】
また、実施の形態１の変形例に係るトレンチゲート型ＭＯＳＦＥＴ１０２は、トレンチゲート型ＭＯＳＦＥＴ１０１の構成に加え、トレンチの底部のドリフト領域内に、第２導電型のトレンチ底面保護ウェル領域をさらに備えるので、トレンチ７底部のゲート絶縁膜８への高電圧印加を抑制する。
【００６８】
また、前記所定面は（０００１）面であり、前記所定軸は［１１−２０］軸であり、第１側壁面１７は、トレンチ７の側壁面のうち［０００１］軸方向にオフ角を有する（１１−２０）面に最も近い面であり、第２側壁面１８は、トレンチ７の側壁面のうち［０００１］軸方向にオフ角を有する（−１−１２０）面に最も近い面である。このような構成によって、特定のトレンチ７側壁面のチャネル面への電流集中を防ぐことができ、低オン抵抗化が可能となる。
【００６９】
また、オフ角は、１°以上１０°以下とすることにより、特定のトレンチ７側壁面のチャネル面への電流集中を防ぐという本発明の効果が特に発揮される。
【００７０】
また、ウェル領域５の第２導電型不純物濃度を、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下とすることにより、不純物散乱によるチャネル移動度の低下を抑制できる。
【００７１】
また、高濃度ウェル領域１３の第２導電型不純物濃度を、５×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下とすることにより、オフ時の耐圧を確保することができる。
【００７２】
また、実施の形態１に係る絶縁ゲート型炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴ１０１の製造方法は、（ａ）所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板１の第１主面上に、炭化珪素で構成される第１導電型のドリフト領域４を形成する工程と、（ｂ）ドリフト領域４の表面上に、炭化珪素で構成される第２導電型の不純物濃度が均一なウェル領域５を形成する工程と、（ｃ）ウェル領域５の表層部に、炭化珪素で構成される第１導電型のソース領域６（電極接触領域）を選択的に形成する工程と、（ｄ）ソース領域６の表面からウェル領域５を貫通してドリフト領域４に達する、複数の側壁面を有する複数のトレンチ７を形成する工程と、（ｅ）トレンチ７の側壁面と底面にゲート絶縁膜８を形成する工程と、（ｆ）ゲート絶縁膜８を介してトレンチ７の内部にゲート電極９を形成する工程と、（ｇ）ウェル領域５内の、隣り合うトレンチ７から等距離の位置に、ウェル領域５より不純物濃度が大きい第２導電型の高濃度ウェル領域１３を形成する工程と、を備え、工程（ｅ）は、トレンチ７の側壁面のうち、前記所定軸方向の法線を有する面に対して前記所定面の法線方向にオフ角を有する面に最も近い第１側壁面１７に沿って形成されるゲート絶縁膜８を、トレンチ７の側壁面のうち、前記所定軸と反対方向の法線を有する面に対して前記所定面の法線方向にオフ角を有する面に最も近い第２側壁面１８に沿って形成されるゲート絶縁膜８よりも、厚く形成する工程である。よって、チャネル領域となるウェル領域５のドーパント濃度設計に自由度を持たせたうえで、トレンチ７の側壁面毎にオン状態を調整できるため、トレンチ７の側壁面毎に形成されるＭＯＳＦＥＴの移動度を低下させることなく、特定のチャネル面への電流集中を防ぐことができ、より低抵抗なトレンチゲート型ＭＯＳＦＥＴを得ることが出来る。
【００７３】
また、上記工程（ｅ）は、（ｅ１）トレンチ７の第１側壁面１７に電子線又は不活性イオンを照射し、第１側壁面１７のウェル領域５をアモルファス化させる工程と、（ｅ２）工程（ｅ１）の後、トレンチ７の第１側壁面１７を含む全ての側壁面および底面を酸化させてゲート酸化膜８を形成する工程と、を備える。このような方法により、ゲート酸化膜８の膜厚をトレンチの側壁面ごとに調整することが出来る。
【００７４】
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
まず、本発明の実施の形態２に係る絶縁ゲート型炭化珪素半導体装置の構成を説明する。図１３は、実施の形態２に係る絶縁ゲート型炭化珪素半導体装置の一例である縦型のトレンチゲート型ＭＯＳＦＥＴ１０３の構成を模式的に示す断面図である。
【００７５】
トレンチゲート型ＭＯＳＦＥＴ１０３では、実施の形態１のトレンチゲート型ＭＯＳＦＥＴ１０１と基本的な構成は同じである。但し、トレンチ７の側壁面ごとにゲート絶縁膜の膜厚が同じである代わりに、ゲート絶縁膜の比誘電率を異なる値とする。
【００７６】
図１３では、オフ角θ１を有する（１１−２０）面側のゲート絶縁膜をゲート絶縁膜８Ａとし、オフ角θ１を有する（−１−１２０）面側のゲート絶縁膜をゲート絶縁膜８Ｂとして示している。
【００７７】
ゲート絶縁膜８Ａ，８Ｂは、同じ材料でなくともよく、例えばＳｉＯ２とＳｉＮのように異なる絶縁体を用いてもよい。これらの他にも、ＨｆＯ２、Ａｌ２Ｏ３、ＡｌＯＮなどの絶縁膜がゲート絶縁膜８Ａおよび８Ｂの選択肢として利用可能である。
【００７８】
＜Ｂ−２．動作＞
次に、トレンチゲート型ＭＯＳＦＥＴ１０３の動作について詳しく説明する。ＭＯＳＦＥＴのゲート絶縁膜の比誘電率と閾値電圧Ｖｔｈの関係について、以下で説明する。ＭＯＳＦＥＴの閾値電圧Ｖｔｈは、上述の（３）式で表すことができるから、ゲート絶縁膜の比誘電率εｒがεｒ１からεｒ２であるときのＶｔｈの変化量をΔＶｔｈとすると、ΔＶｔｈは次の式で表すことができる。
【００７９】
【数６】
2015065365.tif 000008
【００８０】
ここで、ゲート絶縁膜を二酸化シリコンであると仮定し、εｏｘ１＝εｒ１×ε０＝３．４５×１０−１１（ｍ−３ｋｇ−１ｓ４Ａ２）と固定する。このとき、絶縁膜の比誘電率がΔεｒ＝εｒ２−εｒ１だけ変化したときのＶｔｈの変化ΔＶｔｈを図１４に表す。ここで各定数として、ｄｏｘ＝５０ｎｍ、εｓ＝９．７×ε０＝８．５９×１０−１１（ｍ−３ｋｇ−１ｓ４Ａ２）、ｑ＝１．６０×１０−１９（Ｃ）、Ｎａ＝１．０×１０１７（ｃｍ−３）、Ｎｉ＝３．０×１０−８（ｃｍ−３）、ｋ＝１．３８×１０−２３（ｍ２ｋｇｓ−２Ｋ−１）、Ｔ＝３００（Ｋ）を用いている。
【００８１】
図１４から分かるように、たとえば上記の条件下では、比誘電率εｒを３．９から±２程度変化させることにより、閾値電圧Ｖｔｈを＋４．５Ｖ〜−１．５Ｖ変化させることが可能になる。
【００８２】
オフ角を有する半導体基板を用いる場合、ＭＯＳＦＥＴの閾値電圧がトレンチ７の側壁面ごとに異なる値をとる。しかし、図１４の結果から、トレンチ７の側壁面ごとにゲート絶縁膜８の比誘電率を適切な値に設定することによって、トレンチ７の各側壁面におけるＭＯＳＦＥＴの閾値電圧を平準化できることが分かる。具体的には、（０００１）面に対して［１１−２０］軸方向にオフ角θ１を有する炭化珪素半導体基板１を用いる場合は、トレンチ７の側壁面のうち、（１１−２０）面に対して［０００１］軸方向にオフ角θ１を有する面に最も近い第１側壁面１７側のゲート絶縁膜の比誘電率を、（−１−１２０）面に対して［０００１］軸方向にオフ角θ１を有する面に最も近い第２側壁面１８側のゲート絶縁膜の比誘電率よりも小さくする。
【００８３】
＜Ｂ−３．製造工程＞
次に、トレンチゲート型ＭＯＳＦＥＴ１０３の製造方法を説明する。
【００８４】
まず、実施の形態１とのトレンチゲート型ＭＯＳＦＥＴ１０１の製造方法と同様にして、図６に示す構造を形成する。
【００８５】
その後、ゲート絶縁膜８Ａとは異なる比誘電率を持つ絶縁材料を、ゲート絶縁膜８Ｂとして堆積法などにより形成する。そして、トレンチ７内にて再度パターニングを行い、ゲート絶縁膜８Ａの上に形成したゲート絶縁膜８Ｂを除去する。その後は、実施の形態１と同様にゲート電極形成以降の工程を経ることにより、図１３に示す構造のトレンチゲート型ＭＯＳＦＥＴ１０３が形成できる。
【００８６】
あるいは、異なる比誘電率を持つ絶縁材料を用いる代わりに、図１５〜１８に示す傾斜注入法で特定のトレンチ側壁のゲート絶縁膜８に不純物を導入することにより、ゲート絶縁膜の比誘電率を変化させてもよい。図１５，１６は、オフ角θ１を有する（１１−２０）面に対して不純物を導入する例を示し、図１７，１８は、オフ角θ１を有する（−１−１２０）面に対して不純物を導入する例を示している。
【００８７】
例えば、ＳｉＯ２にリン（Ｐ）を導入することで、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｒａｓｓ）などを形成することが可能である。いずれの形成方法においても、オフ角θ１を有する（１１−２０）面側のゲート絶縁膜の比誘電率に対して、オフ角θ１を有する（−１−１２０）面側のゲート絶縁膜の比誘電率を低くするように設定することで、効果的に各トレンチ７側壁面にできる電界効果トランジスタの閾値電圧を平準化できる。
【００８８】
＜Ｂ−４．変形例＞
トレンチ側壁面ごとの閾値電圧を平準化する方法として、実施の形態２ではゲート絶縁膜の比誘電率を調整したが、これを実施の形態１で行ったゲート絶縁膜の膜厚調整と併用しても良い。すなわち、トレンチ７の側壁面毎にゲート絶縁膜の厚みと比誘電率を調整する。
【００８９】
ＭＯＳＦＥＴの閾値電圧Ｖｔｈは、上述の（３）式で表すことができるから、ゲート絶縁膜８の膜厚がｄ１、比誘電率がεｒ１であるときの閾値電圧Ｖｔｈと、ゲート絶縁膜８の膜厚がｄ２、比誘電率がεｒ２であるときの閾値電圧Ｖｔｈとの差をΔＶｔｈとすると、ΔＶｔｈは以下の式で表される。
【００９０】
【数７】
2015065365.tif 000009
【００９１】
ここで、一方のゲート絶縁膜８を二酸化シリコン（εｒ１＝３．９）とし、その膜厚をｄ１＝５０ｎｍとする。そして、他方のゲート絶縁膜８について、膜厚をｄ１からΔｄｏｘ＝ｄ２−ｄ１だけ変化させ、かつ比誘電率をΔεｒ＝εｒ２−εｒ１だけ変化したときの閾値電圧のＶｔｈの変化ΔＶｔｈを、図１９，２０に示す。なお、図２０（ｂ）は図２０（ａ）のＡ部拡大図である。ここで各定数として、εｓ＝９．７×ε０＝８．５９×１０−１１（ｍ−３ｋｇ−１ｓ４Ａ２）、ｑ＝１．６０×１０−１９（Ｃ）、Ｎａ＝１．０×１０１７（ｃｍ−３）、Ｎｉ＝３．０×１０−８（ｃｍ−３）、ｋ＝１．３８×１０−２３（ｍ２ｋｇｓ−２Ｋ−１）、Ｔ＝３００（Ｋ）を用いている。
【００９２】
図１９，２０から分かるように、上記の条件下では、ゲート絶縁膜８の膜厚ｄｏｘを５０ｎｍから±３０ｎｍ程度変化させ、かつ比誘電率εｒを３．９から±２程度変化させることにより、ＶｔｈはΔＶｔｈ＝＋９．４Ｖ〜−３．０Ｖの変化を付けることが可能になる。したがって、両者を組み合わせることによって、より広範囲の閾値電圧の平準化が可能になる。
【００９３】
特に、ゲート絶縁膜８の絶縁破壊電界を考慮すると、ゲート絶縁膜厚を大幅に薄くすることはゲート破壊が生じるおそれがあるため望ましくない。そのため、上記のようにゲート絶縁膜８の膜厚と比誘電率の両者の値を調節することによって、耐圧を確保しつつ、閾値電圧の制御が可能になる。
【００９４】
＜Ｂ−５．効果＞
実施の形態２に係るトレンチゲート型ＭＯＳＦＥＴ１０３では、閾値電圧調整構造として、トレンチ７の第１側壁面１７に形成されるゲート絶縁膜の比誘電率を、トレンチ７の第２側壁面１８に形成されるゲート絶縁膜の比誘電率よりも小さくする。したがって、ＭＯＳＦＥＴ１０３の閾値電圧を、トレンチ７の第１側壁面１７側と第２側壁面１８側とで平準化することができ、したがって、特定のトレンチ７側壁面のチャネル面への電流集中を防ぐことができ、低オン抵抗化が可能となる。
【００９５】
実施の形態２に係るトレンチゲート型ＭＯＳＦＥＴ１０３の製造方法は、（ａ）所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板１の第１主面２Ａ上に、炭化珪素で構成される第１導電型のドリフト領域４を形成する工程と、（ｂ）ドリフト領域４の表面上に、炭化珪素で構成される第２導電型の不純物濃度が均一なウェル領域５を形成する工程と、（ｃ）ウェル領域５の表層部に、炭化珪素で構成される第１導電型のソース領域６（電極接触領域）を選択的に形成する工程と、（ｄ）ソース領域６の表面からウェル領域５を貫通してドリフト領域４に達する、複数の側壁面を有する複数のトレンチ７を形成する工程と、（ｅ）トレンチ７の側壁面と底面にゲート絶縁膜８を形成する工程と、（ｆ）ゲート絶縁膜８を介してトレンチ７の内部にゲート電極９を形成する工程と、（ｇ）ウェル領域５内の、隣り合うトレンチ７から等距離の位置に、ウェル領域５より不純物濃度が大きい第２導電型の高濃度ウェル領域１３を形成する工程と、を備える。また、工程（ｅ）では、トレンチ７の側壁面のうち、前記所定軸方向の法線を有する面に対して前記所定面の法線方向にオフ角を有する面に最も近い第１側壁面１７に沿って形成されるゲート絶縁膜の比誘電率を、トレンチ７の側壁面のうち、前記所定軸と反対方向の法線を有する面に対して前記所定面の法線方向にオフ角を有する面に最も近い第２側壁面１８に沿って形成されるゲート絶縁膜の比誘電率よりも低くする。よって、チャネル領域となるウェル領域５のドーパント濃度設計に自由度を持たせたうえで、トレンチ７の側壁面毎にオン状態を調整できるため、トレンチ７の側壁面毎に形成されるＭＯＳＦＥＴの移動度を低下させることなく、特定のチャネル面への電流集中を防ぐことができ、より低抵抗なトレンチゲート型ＭＯＳＦＥＴを得ることが出来る。
【００９６】
また、工程（ｅ）は、（ｅ１）トレンチ７の側壁面と底面に等しい比誘電率のゲート絶縁膜を形成する工程と、（ｅ２）工程（ｅ１）の後、トレンチ７の第１側壁面１７又は第２側壁面１８のいずれかに不純物イオンを傾斜照射する工程と、を備える。これにより、ゲート絶縁膜の比誘電率を第１側壁面１７側と第２側壁面１８側で調整し、ＭＯＳＦＥＴ１０３の閾値電圧を平準化することが可能である。
【００９７】
＜Ｃ．実施の形態３＞
＜Ｃ−１．構成＞
まず、本発明の実施の形態３に係る絶縁ゲート型炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴ１０４の構成を説明する。図２１は、実施の形態３に係る絶縁ゲート型炭化珪素半導体装置の一例である縦型のトレンチゲート型ＭＯＳＦＥＴ１０４の構成を模式的に示す断面図である。
【００９８】
トレンチゲート型ＭＯＳＦＥＴ１０４は、ゲート絶縁膜８の厚みがトレンチ７の各側壁面に亘って一様であることと、ゲート電極９の仕事関数が、トレンチ７の第１側壁面１７側と第２側壁面１８側とで異なる点とが、実施の形態１のトレンチゲート型ＭＯＳＦＥＴ１０１とは異なる。ここで、トレンチ７の第１側壁面１７側とは、トレンチ７内部の領域で、第１側壁面１７と第２側壁面１８のうち第１側壁面１７により近い領域のことである。また、トレンチ７の第２側壁面１８側とは、トレンチ７内部の領域で、第１側壁面１７と第２側壁面１８のうち第２側壁面１８により近い領域のことである。
【００９９】
ゲート電極９の仕事関数を変化させる方法の一つは、例えば多結晶ＳｉとＡｌのように異なる金属をゲート電極９に用いることである。また別の方法は、注入法などによりトレンチ７の特定の側壁面側のゲート電極９にのみ不純物を導入することである。例えば、多結晶Ｓｉに３族元素であるＢやＡｌ、ガリウム（Ｇａ）などを導入してもよいし、５族元素として窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）を導入してもよい。これらのような不純物の導入によって、多結晶Ｓｉの仕事関数を調整することが可能である。
【０１００】
＜Ｃ−２．動作＞
次に、トレンチゲート型ＭＯＳＦＥＴ１０４の動作について詳しく説明する。まず、ＭＯＳＦＥＴのゲート電極と閾値電圧Ｖｔｈの関係について説明する。ＭＯＳＦＥＴの閾値電圧Ｖｔｈは、上述の（３）式によって表すことができる。また、（３）式の右辺第１項のフラットバンド電圧ＶＦＢは、以下の式で表される。
【０１０１】
【数８】
2015065365.tif 000010
【０１０２】
ここでΦｍｓとは、ゲート電極の仕事関数と半導体の仕事関数の差であり、Ｑｆ、Ｑｍ、Ｑｏｔ、Ｑｉｔはそれぞれゲート酸化膜中の固定電荷、ゲート酸化膜中の可動イオンによる電荷、ゲート酸化膜中の捕獲電荷、ＭＯＳ界面にトラップされた電荷である。
【０１０３】
（８）式から、ゲート電極の仕事関数Φｍｓを調整することにより、フラットバンド電圧ＶＦＢを変化させることが可能であるとわかる。ゲート電極の選択肢としては、仕事関数が４．０５程度のｎドープト多結晶シリコンや、仕事関数は５．０５程度のｐドープト多結晶シリコンや、仕事関数が４．２８程度のＡｌ等がある。これらゲート電極材料の選択によって、フラットバンド電圧ＶＦＢを変化させることが可能になる。また（３）式より、フラットバンド電圧ＶＦＢを変化させれば、Ｖｔｈが変化する。
【０１０４】
オフ角を有する半導体基板を用いる場合、ＭＯＳＦＥＴの閾値電圧がトレンチ７の側壁面ごとに異なる値をとる。しかし、（３），（７）式より、トレンチ７の側壁面ごとにゲート電極９の仕事関数を調整することによって、トレンチ７の各側壁面におけるＭＯＳＦＥＴの閾値電圧を平準化できることが分かる。具体的には、（０００１）面に対して［１１−２０］軸方向にオフ角θ１を有する炭化珪素半導体基板１を用いる場合は、トレンチ７の側壁面のうち、（１１−２０）面に対して［０００１］軸方向にオフ角θ１を有する面に最も近い第１側壁面１７側のゲート電極９Ｂの仕事関数を、（−１−１２０）面に対して［０００１］軸方向にオフ角θ１を有する面に最も近い第２側壁面１８側のゲート絶縁膜９Ａの仕事関数よりも大きくする。
【０１０５】
＜Ｃ−３．製造工程＞
トレンチゲート型ＭＯＳＦＥＴ１０４の製造方法を以下に説明する。
【０１０６】
まず、実施の形態１と同様にして図５に示す構造を形成する。その後、トレンチ７内にゲート電極９Ａを埋め込み、レジストマスク１９のパターニングを行う（図２２）。その後、パターン開口部をドライエッチングによりエッチングした後に、ゲート電極９Ａとは異なる仕事関数のゲート電極９Ｂを埋め込み形成することによって、トレンチ７内に仕事関数が異なる複数のゲート電極９Ａ，９Ｂを形成することができる。
【０１０７】
また、レジストマスク１９のパターニングを行った後に、パターン開口部にイオン注入を行うことで、ゲート電極の仕事関数を変化させてもよい。このとき、パターン開口部をオフ角θ１を有する（１１−２０）面側のゲート電極９Ａの上としてもよいし、オフ角θ１を有する（−１−１２０）面側のゲート電極９Ａの上としても良い。
【０１０８】
いずれの形成方法においても、オフ角θ１を有する（１１−２０）面側のゲート電極９Ａの仕事関数に対して、オフ角θ１を有する（−１−１２０）面側のゲート電極９Ｂの仕事関数を低くするように設定することで、各トレンチ７側壁面にできる電界効果トランジスタの閾値電圧を効果的に平準化できる。
【０１０９】
＜Ｃ−４．効果＞
実施の形態３に係る絶縁ゲート型炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴ１０４は、閾値電圧調整構造として、トレンチ７の第１側壁面１７側に形成されるゲート電極９Ａの仕事関数を、トレンチ７の第２側壁面１８側に形成されるゲート電極９Ｂの仕事関数よりも大きくした構造を含む。したがって、各トレンチ７側壁面にできるＭＯＳＦＥＴの閾値電圧を効果的に平準化できる。
【０１１０】
＜Ｄ．実施の形態４＞
トレンチゲート型ＭＯＳＦＥＴを、インバータ回路などに適用・動作させた場合を考える。仮にアーム短絡などの負荷短絡が生じ、ＯＮ状態のＭＯＳＦＥＴのドレイン電極に電源電圧相当の高電圧が印加されてしまうと、定格電流の数倍から数十倍のドレイン電流が流れる状態になる。このとき、適切な保護機能を有していなければトレンチゲート型ＭＯＳＦＥＴは破壊に至ってしまう。
【０１１１】
このような破壊を防ぐためには、破壊発生前に過剰なドレイン電流を検知し、検知信号に対してゲート電極へのオフ信号を入力し、ドレイン電流を遮断する必要がある。そのためトレンチゲート型ＭＯＳＦＥＴには、信号検知の時間以上の期間に亘って素子破壊が発生しない、つまり短絡耐量が高いことが強く望まれる。
【０１１２】
ところが、オフ角を有する半導体基板を用いる場合、トレンチの側壁面ごとにチャネル移動度が異なる値をとる現象が知られている。すなわち、同一のゲートバイアス下で、異なるチャネル抵抗のＭＯＳＦＥＴがトレンチ側壁ごとに形成されていると考えられる。そのため、負荷短絡が生じた場合には、特定のチャネル面に対して過剰なドレイン電流が集中して流れてしまうことが想定される。
【０１１３】
そこで、実施の形態４に係る絶縁ゲート型炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴでは、同一ゲートバイアス下において、トレンチ側壁ごとに形成されるＭＯＳＦＥＴのオン抵抗を平準化させるオン抵抗調整構造を備えることとした。
【０１１４】
＜Ｄ−１．構成、製造工程＞
実施の形態４に係る絶縁ゲート型炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴ１０５の構成を説明する。図２３は、縦型のトレンチゲート型ＭＯＳＦＥＴ１０５の構成を模式的に示す断面図である。
【０１１５】
トレンチゲート型ＭＯＳＦＥＴ１０５は、ゲート絶縁膜８の厚みがトレンチ７の各側壁面に亘って一様である他、オン抵抗調整構造としてウェル領域５Ａ，５Ｂの深さがトレンチ７の側壁面毎に異なる構造を有している。これ以外の構成は、実施の形態１のトレンチゲート型ＭＯＳＦＥＴ１０１と同様である。
【０１１６】
トレンチ７の側壁面のうちオフ角θ１を有する（１１−２０）面である第１側壁面１７側のウェル領域５Ａは、トレンチ７の側壁面のうちオフ角θ１を有する（−１−１２０）面である第２側壁面１８側のウェル領域５Ｂよりも深く形成される。その結果、第１側壁面１７側では第２側壁面１８側に比べてチャネル領域が長くなることでチャネル抵抗が増加し、チャネル抵抗すなわちオン抵抗が平準化される。
【０１１７】
反転チャネルが形成されるｐ型のウェル領域５の注入深さは、注入エネルギーや注入ドーズ量を調整することにより、トレンチ側壁ごとに変えることが可能である。このとき、ｐ型ウェル領域５は、トレンチ側壁近傍のみ深さを調整してもよいし、図２４に示すトレンチゲート型ＭＯＳＦＥＴ１０６のように、半導体側に広くｐ型ウェル領域５を取っても良い。
【０１１８】
いずれの構造においても、オフ角θ１を有する（１１−２０）面（第１側壁面１７）側のチャネル長に対して、オフ角θ１を有する（−１−１２０）面（第２側壁面１８）側のチャネル長が短くなるように設定することで、トレンチ７の各側壁面にできる電界効果トランジスタのチャネル抵抗、ひいてはオン抵抗を効果的に平準化できる。
【０１１９】
また、図２５に示すトレンチゲート型ＭＯＳＦＥＴ１０７のように、ソース抵抗を調整することによりＭＯＳＦＥＴのオン抵抗を平準化させても良い。すなわち、ＯＮ状態におけるチャネル抵抗はトレンチ７の側壁面ごとに異なる値であるが、ソース領域６Ａ，６Ｂのソース抵抗差によりチャネル抵抗の差分を解消している。ソース領域６Ａ，６Ｂのドーパント濃度を調整することにより、ソース抵抗を調整することが可能である。
【０１２０】
トレンチゲート型ＭＯＳＦＥＴ１０７では、オフ角θ１を有する（１１−２０）面（第１側壁面１７）側のソース領域６Ａのソース抵抗に対して、オフ角θ１を有する（−１−１２０）面（第２側壁面１８）側のソース領域６Ｂのソース抵抗を低く設定することで、トレンチ７の各側壁面にできる電界効果トランジスタのオン抵抗を効果的に平準化できる。
【０１２１】
＜Ｄ−２．効果＞
実施の形態４に係る絶縁ゲート型炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴ１０５〜１０７は、所定面に対して所定軸方向にオフ角を有する炭化珪素半導体基板１の第１主面２Ａ上に形成された、炭化珪素で構成される第１導電型のドリフト領域４と、ドリフト領域４の表面上に形成された、炭化珪素で構成される第２導電型のウェル領域５と、ウェル領域５の表層部に選択的に形成された炭化珪素で構成される第１導電型のソース領域６（電極接触領域）と、ソース領域６の表面からウェル領域５を貫通してドリフト領域４に達するまで形成された、複数の側壁面１７，１８７を有する複数のトレンチの内部に、ゲート絶縁膜８を介して形成されたゲート電極９と、ウェル領域５内の、隣り合うトレンチ７から等距離の位置に形成された、ウェル領域５より不純物濃度が大きい第２導電型の高濃度ウェル領域１３と、トレンチ７の側壁面１７，１８のうち、前記所定軸方向の法線を有する面に対して前記所定面の法線方向にオフ角を有する面に最も近い第１側壁面１７側におけるオン抵抗と、トレンチ７の側壁面１７，１８のうち、前記所定軸と反対方向の法線を有する面に対して前記所定面の法線方向にオフ角を有する面に最も近い第２側壁面１８側におけるオン抵抗とを平準化するオン抵抗調整構造と、を備える。オン抵抗を平準化することにより、負荷短絡が生じた場合でも、特定のチャネル面に過剰なドレイン電流が集中することを防ぐ。また、トレンチ７の第１側壁面１７に隣接するウェル領域５と、トレンチ７の第２側壁面１８に隣接するウェル領域５の不純物濃度を同一とし、チャネル面から離れて高濃度ウェル領域１３を設けているので、閾値電圧の設計裕度を大きくし、オフ時の耐圧を上げ、不純物散乱によるチャネル移動度の低下を抑制できる。
【０１２２】
また、オン抵抗調整構造として、トレンチ７の第１側壁面１７側のウェル領域５Ａを、トレンチの第２側壁面１８側のウェル領域５Ｂよりも深くすることにより、トレンチ７の各側壁面におけるチャネル抵抗、ひいてはオン抵抗を平準化することができる。
【０１２３】
あるいは、オン抵抗調整構造として、トレンチ７の第１側壁面１７側のソース領域６Ａ（電極接触領域）を、トレンチの第２側壁面１８側のソース領域６Ｂ（電極接触領域）より高抵抗としても良い。これにより、ＯＮ状態におけるチャネル抵抗の差分を、ソース領域６Ａ，６Ｂのソース抵抗差により解消し、トレンチ７の各側壁面１７，１８におけるオン抵抗を平準化することができる。
【０１２４】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１２５】
１  炭化珪素半導体基板、２Ａ  第１主面、２Ｂ  第２主面、３  エピタキシャル層、４  ドリフト層、５，５Ａ，５Ｂ  ウェル領域、６，６Ａ，６Ｂ  ソース領域、７  トレンチ、８，８Ａ，８Ｂ  ゲート絶縁膜、９，９Ａ，９Ｂ  ゲート電極、１０  層間絶縁膜、１１  ソース電極、１２  ドレイン電極、１３  高濃度ウェル領域、１７  第１側壁面、１８  第２側壁面、１９  レジストマスク、１０１〜１０７  トレンチゲート型ＭＯＳＦＥＴ。
【図１】
2015065365.tif 000011
【図２】
2015065365.tif 000012
【図３】
2015065365.tif 000013
【図４】
2015065365.tif 000014
【図５】
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【図６】
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【図７】
2015065365.tif 000017
【図８】
2015065365.tif 000018
【図９】
2015065365.tif 000019
【図１０】
2015065365.tif 000020
【図１１】
2015065365.tif 000021
【図１２】
2015065365.tif 000022
【図１３】
2015065365.tif 000023
【図１４】
2015065365.tif 000024
【図１５】
2015065365.tif 000025
【図１６】
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【図１７】
2015065365.tif 000027
【図１８】
2015065365.tif 000028
【図１９】
2015065365.tif 000029
【図２０】
2015065365.tif 000030
【図２１】
2015065365.tif 000031
【図２２】
2015065365.tif 000032
【図２３】
2015065365.tif 000033
【図２４】
2015065365.tif 000034
【図２５】
2015065365.tif 000035