(57)【要約】【課題】ノーマリーオフ型であること、高移動度であり、かつ高耐圧なトランジスタを実現する。【解決手段】化合物半導体層ＩＳＭは基板ＳＵＢ上に形成されており、ｐ型不純物の濃度及びｎ型不純物の濃度の双方が、１×１０１６／ｃｍ３未満であり、ＩＩＩ族窒化物化合物からなる。ウェルＷＥＬはｐ型の不純物層であり、化合物半導体層ＩＳＭに形成されている。ソース領域ＳＯＵはウェルＷＥＬ内に形成されており、ｎ型の不純物層である。低濃度ｎ型領域ＬＤＤは化合物半導体層ＩＳＭに形成されており、ウェルＷＥＬに繋がっている。ドレイン領域ＤＲＮは化合物半導体層ＩＳＭに形成されており、低濃度ｎ型領域ＬＤＤを介してウェルＷＥＬとは逆側に位置している。ドレイン領域ＤＲＮは、ｎ型の不純物層である。【選択図】図１
2015046444.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されており、ｐ型不純物の濃度及びｎ型不純物の濃度の双方が、１×１０１６／ｃｍ３未満であり、ＩＩＩ族窒化物化合物からなる化合物半導体層と、
前記化合物半導体層に形成されたｐ型のウェルと、
前記化合物半導体層に形成されており、ｎ型の不純物層であるソース領域と、
前記化合物半導体層に形成されており、前記ウェルに繋がっている低濃度ｎ型領域と、
前記化合物半導体層に形成されており、前記低濃度ｎ型領域を介して前記ウェルとは逆側に位置しており、ｎ型の不純物層であるドレイン領域と、
前記ウェルのうち前記ソース領域と前記低濃度ｎ型領域の間に位置する部分の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置おいて、
前記ソース領域は前記ウェル内に形成されている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記基板と前記化合物半導体層の間に位置し、前記化合物半導体層よりもシート抵抗が高い高抵抗化合物半導体層を備える半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記高抵抗化合物半導体層と前記基板の間に位置するバッファ層を備える半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記化合物半導体層の下に形成され、不純物濃度が前記ウェルよりも高いｐ型化合物半導体層を備え、
前記ウェルの下部及び前記ドレイン領域の下部は、前記ｐ型化合物半導体層内に位置している半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記ウェルの不純物濃度は１×１０１６ｃｍ−３以上１×１０１９ｃｍ−３以下である半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記低濃度ｎ型領域の上に形成された絶縁層と、
前記絶縁層の上に形成されたフィールドプレート電極と、
を備える半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記化合物半導体層は窒化ガリウム層である半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記低濃度ｎ型領域の不純物濃度は、１×１０１６ｃｍ−３以上１×１０１９ｃｍ−３以下であり、
前記ドレイン領域の不純物濃度は、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば化合物半導体層を用いたトランジスタを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
パワー半導体の分野において、さらなる高耐圧化かつ低抵抗化の要求が高まっている。シリコン基板を用いた素子では物理限界を超える性能を出すためスーパージャンクションと呼ばれる複雑な構造が採用されるなど、デバイス設計の難易度が増大している。
【０００３】
これに対して近年は、III族窒化物半導体を用いた電界効果型のトランジスタの開発が進んでいる。このようなトランジスタとして、ＡｌＧａＮ／ＧａＮ系材料を用いたＨＥＭＴ（High  Electron  Mobility  Transistor）やＧａＮ系材料を用いたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field  Effect  Transistor）がある。例えば、ＡｌＧａＮ／ＧａＮヘテロ接合構造を有するトランジスタは、ピエゾ効果による分極に起因して、界面に２次元電子ガスが発生する。この２次元電子ガスは、高い電子移動度とキャリア密度を有しており、トランジスタに低いオン抵抗、および高速なスイッチング特性を与えることができる。
【０００４】
トランジスタを電力制御用の素子として使用する場合、そのトランジスタには、低抵抗であること、及び、ドレインとゲートの間の耐圧が高いことが求められている。また、２次元電子ガスを用いたトランジスタは、一般的にノーマリーオン型のトランジスタとなっている。トランジスタの消費電力を低くするためには、トランジスタをノーマリーオフ型にすることが好ましい。
【０００５】
これに対して特許文献１には、２次元電子ガスを用いた電子走行層を電界緩和層とすることで、ＧａＮ―ＦＥＴに高移動度と高耐圧の双方を持たせられる、と記載されている。さらに特許文献１には、電子走行層に至るように形成されたリセスによって電子走行層を分離することで、トランジスタがノーマリーオフ型になる、記載されている。しかしながら、特許文献１の構造ではリセスの深さでしきい値電圧やチャネル抵抗が大きく変化する。また、リセス加工によるダメージにより、チャネル部の移動度が下がり、チャネル抵抗が増大してしまう。そのため、ＧａＮ−ＦＥＴ全体としては、ノーマリーオフ、高移動度、高耐圧の３つを同時に満たすことは困難である。
【０００６】
特許文献２には、２次元電子ガスを用いず、ｐ型ＧａＮ基板にｎ型不純物を導入することにより電界緩和層を形成することが記載されている。詳細には、特許文献２には、電解緩和層のシートキャリア濃度を１×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下とすることで、高移動度かつ高耐圧の電界緩和層になる、と記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２４６２９２号公報
【特許文献２】特開２０１１−１８７６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、電力制御などに用いられるトランジスタには、ノーマリーオフ型であること、高移動度であること、及び高耐圧であることが求められる。本発明者は、これらの３つの特性を有するトランジスタの検討を行った。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本発明によれば、半導体装置は、基板、化合物半導体層、ソース領域、低濃度ｎ型領域、ドレイン、ゲート絶縁膜、及びゲート電極を備えている。化合物半導体層は基板上に形成されており、ｐ型不純物の濃度及びｎ型不純物の濃度の双方が、１×１０１６／ｃｍ３未満であり、かつＩＩＩ族窒化物化合物からなる。ソース領域は化合物半導体層に形成されており、ｎ型の不純物層である。低濃度ｎ型領域は化合物半導体層に形成されており、ウェルに繋がっている。ドレイン領域は化合物半導体層に形成されており、低濃度ｎ型領域を介してウェルとは逆側に位置している。またドレイン領域はｎ型の不純物層である。ゲート絶縁膜は、ウェルのうちソース領域と低濃度ｎ型領域の間に位置する部分の上に形成されている。ゲート電極は、ゲート絶縁膜の上に形成されている。
【発明の効果】
【００１０】
本発明によれば、ノーマリーオフ型であること、高移動度であり、かつ高耐圧なトランジスタを実現できる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態における半導体装置を模式的に示す断面図である。
【図２】図１のＡ−Ａ断面における不純物の分布を示す図である。
【図３】第１の実施の形態の半導体装置の製造方法を示す図である。
【図４】第１の実施の形態の半導体装置の製造方法を示す図である。
【図５】第１の実施の形態の半導体装置の製造方法を示す図である。
【図６】第１の実施の形態の半導体装置の製造方法を示す図である。
【図７】第１の実施の形態の半導体装置の製造方法を示す図である。
【図８】第１の実施の形態の半導体装置の製造方法を示す図である。
【図９】第２の実施の形態の半導体装置の構造を示す断面図である。
【図１０】不純物の濃度プロファイルを示す図である。
【図１１】第３の実施の形態の半導体装置の構造を示す断面図である。
【図１２】第３の実施の形態の半導体装置の製造方法を示す図である。
【図１３】第３の実施の形態の半導体装置の製造方法を示す図である。
【図１４】第３の実施の形態の半導体装置の製造方法を示す図である。
【図１５】第４の実施の形態の半導体装置の構造を示す断面図である。
【図１６】第５の実施の形態の半導体装置の構造を示す断面図である。
【図１７】チャネル長としきい値の関係を説明する図である。
【図１８】単位ゲート長あたりのオン電流の関係を説明する図である。
【図１９】低濃度ｎ型領域ＬＤＤのシート抵抗と耐圧の関係を説明する図である。
【図２０】ｎ型のＧａＮ層のシート抵抗とＳｉ注入量との関係を説明する図である。
【図２１】フィールドプレートの有無による耐圧の変化を説明する図である。
【図２２】動作温度としきい値変化量の関係を説明する図である。
【図２３】動作温度とデバイス抵抗の関係を説明する図である。
【図２４】破壊電圧ＶＢＤと抵抗当りのゲート容量の関係を説明する図である。
【図２５】チップ抵抗が共に０．１ΩであるＳｉ−ＭＯＳとＧａＮのＬＤＤ−ＭＩＳＦＥＴのゲート容量を比較したものである。
【図２６】チップ抵抗が共に０．１ΩであるＳｉ−ＭＯＳとＧａＮのＬＤＤ−ＭＩＳＦＥＴの高周波動作を評価する回路図である。
【図２７】図２６の回路でＳｉ−ＭＯＳとＬＤＤ−ＭＩＳＦＥＴを動作させたときの、それぞれの出力波形を説明する図である。
【図２８】Ｓｉ−ＭＯＳ及びＬＤＤ−ＭＩＳＦＥＴの高周波動作のシミュレーション結果を示す図である。
【図２９】Ｓｉ−ＭＯＳとＧａＮのＬＤＤ−ＭＩＳＦＥＴの各動作周波数と効率の関係を説明する図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第１の実施の形態）
図１は、第１の実施の形態における半導体装置を模式的に示す断面図である。本実施の形態の半導体装置は、基板ＳＵＢ、化合物半導体層ＩＳＭ、ソース領域ＳＯＵ、低濃度ｎ型領域ＬＤＤ、ドレイン領域ＤＲＮ、ゲート絶縁膜ＧＩＮＳ、及びゲート電極ＧＥを備えている。化合物半導体層ＩＳＭは基板ＳＵＢ上に形成されており、ｐ型不純物の濃度及びｎ型不純物の濃度の双方が、１×１０１６／ｃｍ３未満であり、ＩＩＩ族窒化物化合物からなる。ソース領域ＳＯＵは化合物半導体層ＩＳＭ内に形成されており、ｎ型の不純物層である。低濃度ｎ型領域ＬＤＤは化合物半導体層ＩＳＭに形成されており、ウェルＷＥＬに繋がっている。ドレイン領域ＤＲＮは化合物半導体層ＩＳＭに形成されており、低濃度ｎ型領域ＬＤＤを介してウェルＷＥＬとは逆側に位置している。ドレイン領域ＤＲＮは、ｎ型の不純物層である。ゲート絶縁膜ＧＩＮＳは、ウェルＷＥＬのうちソース領域ＳＯＵと低濃度ｎ型領域ＬＤＤの間に位置する部分の上に形成されている。そしてゲート電極ＧＥは、ゲート絶縁膜ＧＩＮＳの上に形成されている。
【００１４】
ＩＩＩ族窒化物化合物において、ｐ型の不純物の活性化率は低いため、ＩＩＩ族窒化物化合物のｐ型層には活性化していない多くのｐ型の不純物が含まれている。このため、ｐ型のＩＩＩ族窒化物化合物層にｎ型の不純物を注入してｎ型の不純物領域を形成しても、ｐ型の不純物の存在に起因して、この不純物領域におけるキャリアの移動度は低くなる。
【００１５】
これに対して、化合物半導体層ＩＳＭは、意図的に不純物がドープされていない層であり、ｐ型不純物の濃度及びｎ型不純物の濃度の双方が、１×１０１６／ｃｍ３未満である。このため、化合物半導体層ＩＳＭに低濃度ｎ型領域ＬＤＤを形成することにより、低濃度ｎ型領域ＬＤＤにおけるキャリアの移動度を高いままに維持することができる。また、低濃度ｎ型領域ＬＤＤを形成しているため、ドレイン領域ＤＲＮとゲート電極ＧＥの間の耐圧を高くすることができる。さらに、ウェルＷＥＬのうちソース領域ＳＯＵと低濃度ｎ型領域ＬＤＤの間に位置する部分がチャネル領域ＣＮＬとなるため、トランジスタをノーマリーオフ型にすることができる。以下、詳細に説明する。
【００１６】
なお、以下の各実施形態における構成要素は、あくまでも各々の回路を構成する素子の一部を選択的に示したものであり、本実施の形態に係る実施の形態と直接関係しない能動素子及び多層配線の接続方法等により、本発明の権利範囲が限定されるものではない。
【００１７】
図１に示す半導体装置は、基板ＳＵＢ上に化合物半導体層ＥＰＩを有する。化合物半導体層ＥＰＩは、基板ＳＵＢの上に、バッファ層ＢＵＦ、高抵抗化合物半導体層ＨＲＬ、および化合物半導体層ＩＳＭを積層させた構成を有している。
【００１８】
基板ＳＵＢは、例えばシリコン基板やサファイア基板である。バッファ層ＢＵＦは、例えば、ＡｌＮ、ＡｌＧａＮ、これらの積層構造、又はＡｌＮ/ＧａＮの積層構造である。これらの層には、一般的に用いられる半導体基板または半導体装置の製造方法によって形成される層を用いれば良く、これらの構造あるいは材料により、本発明の権利範囲が限定されるものではない。
【００１９】
バッファ層ＢＵＦは、基板ＳＵＢと高抵抗化合物半導体層ＨＲＬの間の格子ミスマッチを吸収したり内部応力を抑制するために設けられている。
【００２０】
高抵抗化合物半導体層ＨＲＬは、化合物半導体層ＩＳＭよりもシート抵抗が高い材料から形成されており、このため、化合物半導体層ＩＳＭよりも高い耐圧をもつ。高抵抗化合物半導体層ＨＲＬは、例えば、化合物半導体層ＩＳＭと同一の材料からなる化合物半導体に、絶縁性を向上させる不純物をドープすることにより形成されている。
【００２１】
化合物半導体層ＩＳＭの厚さは、例えば１００ｎｍ以上２０００ｎｍ以下である。化合物半導体層ＩＳＭには意図的に不純物が添加されていない。このため、化合物半導体層ＩＳＭにおけるｎ型不純物の濃度及びｐ型不純物の濃度は、いずれも１×１０１６／ｃｍ３未満、例えば１×１０１５／ｃｍ３未満となっている。化合物半導体層ＩＳＭは、例えばＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮである。
【００２２】
なお、高抵抗化合物半導体層ＨＲＬ及び化合物半導体層ＩＳＭが窒化ガリウム（ＧａＮ）層である場合、ｐ型不純物は、例えばＭｇであり、ｎ型不純物は、例えばＳｉである。そして高抵抗化合物半導体層ＨＲＬは、ＧａＮにＣなどの不純物を導入することにより形成されている。
【００２３】
化合物半導体層ＩＳＭには、ＭＯＳＦＥＴが形成されている。このＭＯＳＦＥＴは、ウェルＷＥＬ、ソース領域ＳＯＵ、ドレイン領域ＤＲＮ、低濃度ｎ型領域ＬＤＤ、ゲート絶縁膜ＧＩＮＳ、及びゲート電極ＧＥを有している。
【００２４】
ウェルＷＥＬはｐ型の不純物領域であり、化合物半導体層ＩＳＭに、Ｍｇなどの不純物を注入することにより形成されている。ソース領域ＳＯＵはウェルＷＥＬの中に形成されている。そして、ウェルＷＥＬのうちソース領域ＳＯＵと低濃度ｎ型領域ＬＤＤの間に位置する領域は、チャネル領域ＣＮＬとなる。
【００２５】
ソース領域ＳＯＵ、ドレイン領域ＤＲＮ、及び低濃度ｎ型領域ＬＤＤは、化合物半導体層ＩＳＭに、例えばシリコン（Ｓｉ）などの不純物を注入することにより形成されている。低濃度ｎ型領域ＬＤＤは、電界緩和層（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ：ＬＤＤ）として機能する。ソース領域ＳＯＵ及びドレイン領域ＤＲＮは、低濃度ｎ型領域ＬＤＤよりもｎ型の不純物濃度が高い。
【００２６】
ゲート絶縁膜ＧＩＮＳ及びゲート電極ＧＥは、チャネル領域ＣＮＬの上に形成されている。
【００２７】
ゲート絶縁膜ＧＩＮＳは、例えば、ＳｉＯ２、ＳｉＮ、及びＡｌ２Ｏ３から選ばれた一つを含む絶縁材料、これらの絶縁材料からなる層を複数組み合わせた（例えば、シリコン窒化膜/アルミ酸化膜）絶縁膜、または同一材料の積層膜などである。たとえば、化合物半導体であるＧａＮの化学的安定性の観点から、ゲート絶縁膜ＧＩＮＳはＡｌ２Ｏ３を主成分とする絶縁材料で形成されているのが好ましい。なお、本図に示す例では、ゲート絶縁膜ＧＩＮＳはチャネル領域ＣＮＬ上以外の領域にも形成されているが、チャネル領域ＣＮＬ以外の領域に位置する絶縁膜、例えば低濃度ｎ型領域ＬＤＤ上の絶縁膜は、ゲート絶縁膜ＧＩＮＳとは材料が異なっていてもよい。
【００２８】
ゲート絶縁膜ＧＩＮＳの膜厚は、特に限定されないが、たとえば、１０Ｖ以上の耐圧を持つことが好ましい。ゲート絶縁膜ＧＩＮＳは、チャネル領域ＣＮＬに反転層を形成するため、電圧が印加される。また、ゲート絶縁膜ＧＩＮＳの膜厚の一例は、例えば、好ましくは３０ｎｍ以上２００ｎｍ以下である。ゲート絶縁膜ＧＩＮＳの膜厚を下限値以上とすることにより、ゲート電極ＧＥに１０Ｖ以上の電圧を印加できる。
【００２９】
ゲート電極ＧＥは、例えば、ＴｉＮ、Ｗ、Ｐｔ、及びＨｆなどから選ばれた一つを含む金属材料、またはこれらを主成分とする（例えば、９５質量％以上含有する）合金、またはこれらからなる金属材料から選択できる。そして、ゲート電極ＧＥには、１０Ｖ以上の電圧が印加される。
【００３０】
また、ソース領域ＳＯＵの上にはソース電極ＳＯＥが形成されており、ドレイン領域ＤＲＮの上にはドレイン電極ＤＲＥが形成されている。ソース電極ＳＯＥ及びドレイン電極ＤＲＥの材料は、Ａｌ、Ｃｕ、及びＷなどから選ばれる金属材料、またはこれらを主成分とする（例えば、９５質量％以上含有する）合金から選択できる。なお、ソース電極ＳＯＥ及びドレイン電極ＤＲＥは、ソース領域ＳＯＵおよびドレイン領域ＤＲＮとオーミック接続が可能な仕事関数の低い材料であることが望ましい。なお、ソース電極ＳＯＥ及びドレイン電極ＤＲＥの周囲にはバリアメタルが存在してもよい。バリアメタルにはＴｉやＴｉＮ、Ｔａ、ＴａＮなど、金属拡散に対するバリア性を有し、ＧａＮや絶縁膜等と密着性の高く、且つｎ型ＧａＮとオーミック接続される仕事関数の低い材料が好ましい。
【００３１】
なお化合物半導体層ＥＰＩ上に形成されるトランジスタは、そのままでは電気的にフローティングであるため、接地の必要がある。本実施の形態の半導体装置では、ウェルＷＥＬを接地するための電極もソース電極ＳＯＥ、ドレイン電極ＤＲＥと同様に形成される。ウェルＷＥＬを接地させる電極の材料はＴｉＮ、Ｗ、ＷＮ、Ｐｔ、Ｎｉ等の仕事関数の高い、材料が好ましい。
【００３２】
そしてゲート電極ＧＥ上及びゲート絶縁膜ＧＩＮＳ上には、配線層絶縁膜ＩＮＳＬ１が形成されている。配線層絶縁膜ＩＮＳＬ１は、例えばＳｉＯ２膜又はＳｉＮ膜である。なお、ゲート電極ＧＥ、ソース電極ＳＯＥ、ドレイン電極ＤＲＥの上部に、更に配線と層間絶縁層とで構成される配線層を形成してもよい。これにより、通常用いられる半導体装置の多層配線構造を有する半導体装置を形成することができる。このような半導体装置の構成が可能であることは当該事業者には自明であるため、本実施形態においてはトランジスタを動作させるゲート電極ＧＥ、ソース電極ＳＯＥおよびドレイン電極ＤＲＥが形成される配線層より更に上層に位置する配線の構造図は、特に図示しない。
【００３３】
また、実際の半導体装置において、ソース領域ＳＯＵ、ゲート電極ＧＥ、及びドレイン領域ＤＲＮは繰り返し設けられている。また、配線層は多層構造であるが、図面の簡略化のために、本図は、単層配線を図示している。
【００３４】
図２は、図１のＡ−Ａ断面における不純物の分布を示す図である。上記したように、ソース領域ＳＯＵ、チャネル領域ＣＮＬ、低濃度ｎ型領域ＬＤＤ、及びドレイン領域ＤＲＮは、化合物半導体層ＩＳＭを用いて形成されている。化合物半導体層ＩＳＭには、意図的にｎ型不純物やｐ型不純物は導入されていない。このため、ドレイン領域ＤＲＮ及び低濃度ｎ型領域ＬＤＤには、ｐ型不純物となるＭｇは含まれていない。なお、ソース領域ＳＯＵはチャネル領域ＣＮＬに形成されているため、Ｍｇを含んでいる。
【００３５】
図３〜図８は、第１の実施の形態の半導体装置の製造方法を示す図である。本実施の形態の半導体装置の製造方法は次の工程を含む。まず、基板ＳＵＢ上に化合物半導体層ＥＰＩを形成する。ここで、半導体基板ＳＵＢ上に化合物半導体層ＥＰＩが形成された基板を準備してもよい。次いで、低濃度ｎ型領域ＬＤＤ、ソース領域ＳＯＵ、ドレイン領域ＤＲＮ、およびウェルＷＥＬを形成するために、化合物半導体層ＩＳＭに不純物を注入する。次いで、化合物半導体層ＥＰＩ上にキャップ膜を形成し、不純物を活性化させる活性化アニールを行う。活性化アニールが行われた後、キャップ膜は除去される。次いで、ゲート絶縁膜ＧＩＮＳを化合物半導体層ＥＰＩ上に形成する。次いで、ゲート電極ＧＥ及び配線層絶縁膜ＩＮＳＬ１を形成する。次いで、ソース領域ＳＯＵとドレイン領域ＤＲＮ上のゲート絶縁膜ＧＩＮＳを除去し、ソース電極ＳＯＥ及びドレイン電極ＤＲＥを形成する。このようにして、半導体基板ＳＵＢ上にトランジスタを形成する。以下、本実施の形態の工程について詳述する。
【００３６】
まず、図３に示すように、基板ＳＵＢ上に、通常用いられる方法（例えばエピタキシャル成長法）により、バッファ層ＢＵＦ、高抵抗化合物半導体層ＨＲＬ、及び化合物半導体層ＩＳＭを順次形成する。バッファ層ＢＵＦは例えばＡｌＮであり、その厚さは、例えば３００〜１０００ｎｍである。高抵抗化合物半導体層ＨＲＬの厚さは、例えば１００〜１０００ｎｍの厚さで形成する。高抵抗化合物半導体層ＨＲＬは、化合物半導体を成膜している間に、例えばＣ（カーボン）などの高抵抗化用の不純物を１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３の範囲でドーピングすることにより形成される。ついで、化合物半導体層ＩＳＭを１００〜１０００ｎｍの厚さで形成する。化合物半導体層ＩＳＭを形成している間、不純物の原料となるガスは成膜室内に導入されない。
【００３７】
次に、図４に示すように、化合物半導体層ＩＳＭに対し、不純物注入を行う。これにより、ウェルＷＥＬ、ソース領域ＳＯＵ及びドレイン領域ＤＲＮ、並びに低濃度ｎ型領域ＬＤＤが形成される。これらの領域の形成順序は、不純物の注入深さの深い順である。具体的には、ウェルＷＥＬ、ソース領域ＳＯＵ及びドレイン領域ＤＲＮ、並びに低濃度ｎ型領域ＬＤＤの順に形成される。ウェルＷＥＬを形成する際の不純物の注入深さは１００〜５００ｎｍであり、ソース領域ＳＯＵ及びドレイン領域ＤＲＮを形成する際の不純物の注入深さは５０〜３００ｎｍであり、低濃度ｎ型領域ＬＤＤを形成する際の不純物の注入深さは１０〜５０ｎｍである。また、ウェルＷＥＬを形成する際にはＭｇを１×１０１６〜１×１０１９ｃｍ−３の範囲で注入し、ソース領域ＳＯＵおよびドレイン領域ＤＲＮを形成する際には、Ｓｉを１×１０１８〜１×１０２２ｃｍ−３の範囲で注入し、低濃度ｎ型領域ＬＤＤを形成する際にはＳｉを１×１０１６〜１×１０１９ｃｍ−３の範囲で注入する。
【００３８】
次いで、図示しないが、化合物半導体層ＥＰＩ上にキャップ膜を形成し、ついで、活性化アニールにより不純物を活性化する。
【００３９】
次に、図５に示すように、ゲート絶縁膜ＧＩＮＳを化合物半導体層ＥＰＩ上に形成する。成膜方法はＣＶＤやＡＬＤ等を用いることが望ましい。また図６に示すように、ゲート絶縁膜ＧＩＮＳはチャネル領域ＣＮＬ上に存在すればよく、ソース領域ＳＯＵ及びドレイン領域ＤＲＮ上はゲート絶縁膜ＧＩＮＳとは別の絶縁材料からなる絶縁膜ＩＮＳＬ３が形成されてもよい。
【００４０】
次に、図７に示すように、ゲート絶縁膜ＧＩＮＳ上にゲート電極ＧＥを形成する。具体的には、まず、ゲート電極ＧＥとなる導電膜を、例えばスパッタ法やＣＶＤ法によりゲート絶縁膜ＧＩＮＳ上全面に形成する。ついで、この絶縁膜を、フォトレジストを用いたパターニングにより、ゲート電極ＧＥの形状に加工する。なお、図示しないが、ゲート電極ＧＥの材料によっては、ゲート電極ＧＥの加工時にゲート絶縁膜ＧＩＮＳが膜減りすることがある。ゲート電極ＧＥを形成した後、配線層絶縁膜ＩＮＳＬ１を形成する。配線層絶縁膜ＩＮＳＬ１はＣＶＤ法やＡＬＤ法によって形成される。
【００４１】
次に、図８に示すように、ソース電極ＳＯＥおよびドレイン電極ＤＲＥを形成する。具体的には、ソース領域ＳＯＵおよびドレイン領域ＤＲＮ上の配線層絶縁膜ＩＮＳＬ１を、フォトレジストまたはハードマスクプロセスを用いて、ドライエッチングまたはウェットエッチングにより除去する。次いで、スパッタ法やＣＶＤ法により導電膜（例えば金属膜）を成膜し、この導電膜フォトレジストにより電極形状にパターニングする。
【００４２】
次に、第１の実施の形態の作用効果について説明する。本実施の形態によれば、低濃度ｎ型領域ＬＤＤは、化合物半導体層ＩＳＭ中に形成されている。化合物半導体層ＩＳＭには、成膜時に不純物が意図的にドープされていない。このため、低濃度ｎ型領域ＬＤＤは、移動度に優れた電界緩和層となる。また、ウェルＷＥＬは、ソース領域ＳＯＵ及びチャネル領域ＣＮＬとなる領域に限定して形成されている。このため、低濃度ｎ型領域ＬＤＤの移動度を低下させることなくチャネル領域ＣＮＬにホールキャリアを形成し、かつトランジスタをノーマリーオフ型にすることができる。さらに、ソース領域ＳＯＵ及びドレイン領域ＤＲＮに高濃度の不純物を注入することで、ソース電極ＳＯＥおよびドレイン電極ＤＲＥとの接続抵抗を大きく低減できる。これによりＬＤＤ−ＭＩＳＦＥＴデバイスの抵抗の内訳である、チャネル抵抗、ＬＤＤ抵抗、及びコンタクト抵抗の全てを小さくすることができる。したがって、ノーマリーオフ、低抵抗、かつ高耐圧な半導体装置が実現される。
【００４３】
さらに化合物半導体層ＩＳＭ中にトランジスタを形成しているため、化合物半導体層ＥＰＩの層構造は単純化され、製造が容易となる。これにより、化合物半導体層ＥＰＩの製造歩留りの向上が実現でき、その結果、半導体装置の製造コストを低くすることができる。
【００４４】
また、化合物半導体層ＩＳＭと基板ＳＵＢの間には高抵抗化合物半導体層ＨＲＬが形成されている。このため、基板ＳＵＢとドレイン領域ＤＲＮの間の耐圧を高くすることができる。また、ドレイン領域ＤＲＮから基板ＳＵＢに流れるリーク電流を小さくすることができる。
【００４５】
（第２の実施の形態）
図９は、第２の実施の形態の半導体装置の構造を示す断面図である。本実施形態に係る半導体装置は、化合物半導体層ＥＰＩがｐ型化合物半導体層ＰＳＭを有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。ｐ型化合物半導体層ＰＳＭは、高抵抗化合物半導体層ＨＲＬと化合物半導体層ＩＳＭの間に位置している。
【００４６】
ｐ型化合物半導体層ＰＳＭは、例えば化合物半導体層を成膜している間にｐ型の不純物（例えばＭｇ）を原料中に導入することで、形成される。ｐ型化合物半導体層ＰＳＭの膜厚は、例えば１００〜１０００ｎｍであり、化合物半導体層ＩＳＭの膜厚は、例えば１０〜１００ｎｍの範囲である。また、ｐ型化合物半導体層ＰＳＭの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【００４７】
本実施形態において、低濃度ｎ型領域ＬＤＤは、化合物半導体層ＩＳＭにのみ形成されている。一方、ソース領域ＳＯＵおよびドレイン領域ＤＲＮの下部は、ｐ型化合物半導体層ＰＳＭに入り込んでいても良い。ただし、ｐ型化合物半導体層ＰＳＭ上に化合物半導体層ＩＳＭを形成する際、ｐ型化合物半導体層ＰＳＭの不純物（例えばＭｇ）が化合物半導体層ＩＳＭに拡散する。そのため、ｐ型化合物半導体層ＰＳＭと化合物半導体層ＩＳＭの界面にはミキシング層が存在する。このため、本実施形態では、図１０に示すように、ｐ型不純物（例えばＭｇ）の濃度プロファイルが不連続となり、その不純物濃度がｐ型化合物半導体層ＰＳＭよりも５０％以上低減した部分を、化合物半導体層ＩＳＭとｐ型化合物半導体層ＰＳＭの界面と定義する。
【００４８】
本実施形態によっても、不純物濃度の高いｐ型ＧａＮ層に低濃度ｎ型領域ＬＤＤを形成しないことで、低濃度ｎ型領域ＬＤＤの高移動度を維持することができる。このため、第１の実施形態と同様の効果が得られる。また、低濃度ｎ型領域ＬＤＤの下層にｐ型化合物半導体層ＰＳＭが位置しているため、ゲート電圧がオフの際、ｐ型化合物半導体層ＰＳＭからホールキャリアが供給される。そのため、リサーフ効果により空乏層が伸び、第１の実施形態と比較して半導体装置が高耐圧化する。
【００４９】
（第３の実施の形態）
図１１は、第３の実施の形態の半導体装置の構造を示す断面図である。本実施の形態の半導体装置は、低濃度ｎ型領域ＬＤＤの上層にソースフィールドプレート電極ＳＦＰ及びゲートフィールドプレート電極ＧＦＰが構成されている点を除いて、第１の実施の形態と同様である。本実施の形態において、半導体装置は、ソースフィールドプレート電極ＳＦＰ及びゲートフィールドプレート電極ＧＦＰの片方のみを有していてもよい。
【００５０】
ソースフィールドプレート電極ＳＦＰは、平面視において、低濃度ｎ型領域ＬＤＤの上方かつドレイン電極ＤＲＥとは十分なスペースを持って設置される。特に図示しないが、ソースフィールドプレート電極ＳＦＰはソース電極ＳＯＥと電気的に接続されている。その接続用の配線はゲート電極ＧＥの上を跨いでもよいし、梯子状に、ソースフィールドプレート電極ＳＦＰとソース電極ＳＯＥと同一層に形成されていてもよい。ゲートフィールドプレート電極ＧＦＰも、同様に、平面視において低濃度ｎ型領域ＬＤＤの上方かつソース電極ＳＯＥおよびドレイン電極ＤＲＥとは十分なスペースを持って設置される。
【００５１】
なお、本図に示す例では、ゲートフィールドプレート電極ＧＦＰは配線層絶縁膜ＩＮＳＬ１上に形成されている。そして配線層絶縁膜ＩＮＳＬ１上には配線層絶縁膜ＩＮＳＬ２が形成されており、ソースフィールドプレート電極ＳＦＰは、配線層絶縁膜ＩＮＳＬ２の上に形成されている。そして平面視において、ソースフィールドプレート電極ＳＦＰは、ゲートフィールドプレート電極ＧＦＰよりもドレイン電極ＤＲＥの近くに位置している。配線層絶縁膜ＩＮＳＬ２は、例えばＳｉＯ２膜又はＳｉＮ膜である。
【００５２】
図１２〜図１４は、第３の実施の形態の半導体装置の製造方法を示す図である。まず、第１の実施の形態と同様にして、図１２に示す構造（すなわち配線層絶縁膜ＩＮＳＬ１まで）を作製する。すなわち、ゲート絶縁膜ＧＩＮＳ上にゲート電極ＧＥを形成後、配線層絶縁膜ＩＮＳＬ１を成膜する。
【００５３】
次いで、図１３に示すように、配線層絶縁膜ＩＮＳＬ１に、ゲート電極ＧＥ上に位置する接続孔ＯＰ１を開口する。次いで、配線層絶縁膜ＩＮＳＬ１上及び接続孔ＯＰ１内に導電膜を形成し、この導電膜を選択的に除去する。これにより、ゲートフィールドプレート電極ＧＦＰが形成される。
【００５４】
次いで、ゲートフィールドプレート電極ＧＦＰ上及び配線層絶縁膜ＩＮＳＬ１上に、配線層絶縁膜ＩＮＳＬ２を成膜する。配線層絶縁膜ＩＮＳＬ１と配線層絶縁膜ＩＮＳＬ２の絶縁材料は、同じでもよいし異なっていてもよい。例えば、配線層絶縁膜ＩＮＳＬ１，ＩＮＳＬ２の双方がＳｉＯ２膜であってもよいし、一方がＳｉＯ２膜であって他方がＳｉＮ膜であってもよい。
【００５５】
次いで、図１４に示すように、第１の実施の形態と同様の製法にて、ソース電極ＳＯＥ、ドレイン電極ＤＲＥを形成する。このとき、各電極と同時にソースフィールドプレート電極ＳＦＰを形成する。
【００５６】
本実施形態によっても、第１の実施形態と同様の効果が得られる。また、ソースフィールドプレート電極ＳＦＰ及びゲートフィールドプレート電極ＧＦＰの少なくとも一方を設けることにより、トランジスタのオフ時に、低濃度ｎ型領域ＬＤＤにおける空乏層が広がる。低濃度ｎ型領域ＬＤＤの不純物濃度が一定以上高くなると低濃度ｎ型領域ＬＤＤ全体に空乏層が広がらなくなり、耐圧が低下するが、フィールドプレートの設置により、空乏層を低濃度ｎ型領域ＬＤＤ全体に延ばすことが可能となる。このため、高耐圧を維持したまま、低濃度ｎ型領域ＬＤＤの高濃度化つまり低抵抗化が可能となる。
【００５７】
（第４の実施の形態）
図１５は、第４の実施の形態の半導体装置の構造を示す断面図である。本実施の形態に係る半導体装置は、化合物半導体層ＥＰＩが、第２の実施形態に示したｐ型化合物半導体層ＰＳＭを有している点を除いて、第３の実施の形態に係る半導体装置と同等である。
【００５８】
本実施形態によれば、第２の実施の形態に示した効果及び第３の実施の形態に示した効果の双方を得ることができる。
【００５９】
（第５の実施の形態）
図１６は、第５の実施の形態の半導体装置の構造を示す断面図である。本実施形態に係る半導体装置は、ウェルＷＥＬを有していない点を除いて、第４の実施の形態に係る半導体装置と同等である。
【００６０】
本実施形態によれば、ｐ型化合物半導体層ＰＳＭに形成されるホールキャリアは化合物半導体層ＩＳＭ内に移動できる。そのため、ウェルＷＥＬの形成が無くても、ノーマリーオフ型のトランジスタを実現できる。従って、第４の実施形態と同様の効果が得られる。さらに、チャネル部の不純物濃度が低下すれば、チャネル抵抗も低下するため、より低抵抗な半導体装置を実現することが可能となる。
【００６１】
次に、上記した各実施の形態の半導体装置の効果を、比較例と比較して説明する。図１７は、第１の実施形態にかかる半導体装置において、チャネル長としきい値の関係を説明する図である。ウェルＷＥＬの不純物濃度が１×１０１６ｃｍ−３以上の場合、トランジスタの閾値は、チャネル長に依存せず、正の一定値を示していることがわかる。このことから、ウェルＷＥＬを形成することにより、ノーマリーオフのトランジスタを形成できることがわかる。
【００６２】
図１８は第１の実施形態にかかる半導体装置において、各ゲート電圧における単位ゲート長あたりのオン電流の関係を説明する図である。１０ｕＡ/ｍｍをオン−オフの境目とした場合、オンしきい値が約１Ｖ程度であることが分かる。
【００６３】
図１９は、同じ不純物濃度の低濃度ｎ型領域ＬＤＤのシート抵抗と耐圧の関係を説明する図である。トランジスタとなる領域の全面にウェルＷＥＬを形成した場合（すなわち低濃度ｎ型領域ＬＤＤがウェルＷＥＬ内に形成される場合）と、チャネル領域ＣＮＬ及びソース領域ＳＯＵとなる領域にのみウェルＷＥＬを形成した場合を比較している。ウェルＷＥＬの存在が、耐圧を維持した場合における低濃度ｎ型領域ＬＤＤの抵抗を上げていることを示している。逆に言えば図１９は、ＬＤＤ層と重なるようなＰウェルが無ければ、低濃度ｎ型領域ＬＤＤを低抵抗なＬＤＤを実現できることを示している。
【００６４】
図２０はｎ型のＧａＮ層のシート抵抗とＳｉ注入量との関係を説明する図である。ソース領域ＳＯＵに適用する範囲では、２ＤＥＧ（２次元電子ガス）を利用した場合よりも低いシート抵抗を実現できる。このことは、ソース領域ＳＯＵとソース電極ＳＯＥのコンタクト抵抗、及びドレイン領域ＤＲＮとドレイン電極ＤＲＥのコンタクト抵抗は、不純物の注入を用いない場合よりも低くなることを示している。
【００６５】
図２１は、フィールドプレート（例えばゲートフィールドプレート電極ＧＦＰ又はソースフィールドプレート電極ＳＦＰ）の有無による耐圧の変化を説明する図である。フィールドプレートが有る場合、同じ面積低効率（ＲｏｎＡ）を維持したまま、ブレークダウン電圧が約２倍に向上している。これは、空乏層が延びたことによる効果で、フィールドプレートにより耐圧が向上可能であることを示している。
【００６６】
図２２は、動作温度としきい値変化量の関係を説明する図である。Ｓｉ−ＭＯＳでは動作温度が高温になるほど閾値が低下するが、ＧａＮのＬＤＤ−ＭＩＳＦＥＴでは温度依存性が低いことを示している。
【００６７】
図２３は、動作温度とデバイス抵抗の関係を説明する図である。Ｓｉ−ＭＯＳは動作温度に依存し、デバイスの抵抗が上昇するのに対し、ＧａＮのＬＤＤ−ＭＩＳＦＥＴではデバイスの抵抗は一定であることを示している。図２２と図２３から、ＧａＮのＬＤＤ−ＭＩＳＦＥＴは、Ｓｉ−ＭＯＳに対し、高温動作の点で優れていることが示される。
【００６８】
図２４は、破壊電圧ＶＢＤと抵抗当りのゲート容量の関係を説明する図である。一般的な高周波向けのＳｉ−ＭＯＳの比較から、ＧａＮのＬＤＤ−ＭＩＳＦＥＴでは性能が約１桁優れている（低い）ことが分かる。
【００６９】
図２５は、チップ抵抗が共に０．１ΩであるＳｉ−ＭＯＳとＧａＮのＬＤＤ−ＭＩＳＦＥＴのゲート容量を比較したものである。ゲートーソース間（ＧＳ）、ゲート−ドレイン間（ＧＤ）、ドレイン−ソース間（ＤＳ）の容量をそれぞれ測定している。ＬＤＤ−ＭＩＳＦＥＴは全ての容量でＳｉ−ＭＯＳの容量の１/１０以下であることが分かる。
【００７０】
図２６は、チップ抵抗が共に０．１ΩであるＳｉ−ＭＯＳとＧａＮのＬＤＤ−ＭＩＳＦＥＴの高周波動作を評価する回路図である。ＨＯとＬＯ部分にあたるトランジスタをＳｉ−ＭＯＳとＧａＮのＬＤＤ−ＭＩＳＦＥＴに置き換え、性能を評価した。図２７は図２６の回路でＳｉ−ＭＯＳとＬＤＤ−ＭＩＳＦＥＴを動作させたときの、それぞれの出力波形を説明する図である。動作周波数３００ｋＨｚでの動作評価では、ＬＯの波形で顕著にみられるように、Ｓｉ−ＭＯＳはオン時の立ち上がりが鈍くなる。出力波形の比較からＧａＮのＬＤＤ−ＭＩＳＦＥＴが高周波動作に対し、低損失であることが分かる。
【００７１】
また、図２６に示した回路は、ＳＰＩＣＥシミュレーションにも用いることができる。ＨＯとＬＯに、図２７で説明した性能評価に使用したＳｉ−ＭＯＳとＧａＮのＬＤＤ−ＭＩＳＦＥＴのデバイスパラメータを入力し、高周波動作について評価することが出来る。図２８は計算結果の一例を説明する図である。Ｓｉ−ＭＯＳは１ＭＨｚの動作でスイッチングが困難になっているのに対し、ＧａＮのＬＤＤ−ＭＩＳＦＥＴでは１０ＭＨｚでも十分に動作可能であることを示している。図２９はＳｉ−ＭＯＳとＧａＮのＬＤＤ−ＭＩＳＦＥＴの各動作周波数と効率の関係を説明する図である。Ｓｉ−ＭＯＳとＧａＮのＬＤＤ−ＭＩＳＦＥＴの比較から、ＧａＮのＬＤＤ−ＭＩＳＦＥＴは高周波域で従来デバイスよりも十分な優位性を持つことが示されている。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７３】
ＢＵＦ バッファ層
ＣＮＬ チャネル領域
ＤＲＥ ドレイン電極
ＤＲＮ ドレイン領域
ＥＰＩ 化合物半導体層
ＧＥ ゲート電極
ＧＦＰ ゲートフィールドプレート電極
ＧＩＮＳ ゲート絶縁膜
ＨＲＬ 高抵抗化合物半導体層
ＩＮＳＬ１ 配線層絶縁膜
ＩＮＳＬ２ 配線層絶縁膜
ＩＮＳＬ３ 絶縁膜
ＩＳＭ 化合物半導体層
ＬＤＤ 低濃度ｎ型領域
ＯＰ１ 接続孔
ＰＳＭ ｐ型化合物半導体層
ＳＦＰ ソースフィールドプレート電極
ＳＯＥ ソース電極
ＳＯＵ ソース領域
ＳＵＢ 基板
ＷＥＬ ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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