(57)【要約】【課題】ランダムテレグラフノイズに起因する画質のちらつきを低減するとともに、ダイナミックレンジの低下を抑制し、かつ暗電流、白傷も抑制可能となり、信頼性の高いＣＭＯＳイメージセンサを備えた半導体装置を提供する。【解決手段】ＣＭＯＳイメージセンサを備えた半導体装置が提供される。ＣＭＯＳイメージセンサは、入射する光を信号電荷へ光電変換する複数のフォトダイオード部２と、フォトダイオード部２で生成された信号電荷を、フォトダイオード部２から、フローティングディフュージョン部３に転送する転送部とを具備する。転送部を構成するトランスファーゲートトランジスタのチャネル部は少なくとも１層のＳｉＧｅ層４ｃを有する。【選択図】図１
2015015392.tif 000002
【特許請求の範囲】
【請求項１】
入射する光を信号電荷に光電変換する複数の光電変換部と、
前記光電変換部で生成された信号電荷を、前記光電変換部から、フローティングディフュージョン部に転送する転送部とを具備し、
前記光電変換部を構成するフォトダイオード部の上層部にＳｉＧｅ層が存在するとともに、
前記転送部を構成するトランスファーゲートのチャネル部が少なくとも１層のＳｉＧｅ層を有し、かつ最表層がＳｉ層であり、
前記フローティングディフュージョン部の少なくともコンタクト領域では、前記ＳｉＧｅ層は完全に除去されてなる、ＣＭＯＳイメージセンサを
備えたことを特徴とする半導体装置。
【請求項２】
入射する光を信号電荷に光電変換する複数の光電変換部と、
前記光電変換部で生成された信号電荷を、前記光電変換部から、フローティングディフュージョン部に転送する転送部とを具備し、
前記転送部を構成するトランスファーゲートのチャネル部が少なくとも１層のＳｉＧｅ層を有する、ＣＭＯＳイメージセンサを
備えたことを特徴とする半導体装置。
【請求項３】
フローティングディフュージョン部の少なくともコンタクト領域では、前記ＳｉＧｅ層は完全に除去されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記光電変換部はフォトダイオード部で構成され、
前記フォトダイオード部の上層部にＳｉＧｅ層が存在することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記トランスファーゲートのチャネル部の最表層がＳｉ層であり、その下層がＳｉＧｅ層である、請求項２〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記トランスファーゲートのチャネル部の最表層がＳｉxＧｅ1-X組成傾斜層（Ｘ：０＜Ｘ＜１）であり、最表面からＳｉが次第に減少していき、その下層がＳｉＧｅ層である、請求項２〜４のいずれか１項に記載の半導体装置。
【請求項７】
一導電型の半導体基板上に、入射する光を信号電荷へ光電変換する複数の光電変換部を形成する工程と、
フローティングディフュージョン部を形成する工程と、
前記光電変換部と前記フローティングディフュージョン部との間に転送部を構成するトランスファーゲートを形成する工程とを具備し、
前記トランスファーゲートを形成する工程が、少なくとも１層のＳｉＧｅ層を有するチャネル部を形成する工程を含み、
前記フローティングディフュージョン部に対し、前記ＳｉＧｅ層を避けてコンタクトを形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、フォトダイオードから、トランスファーゲートを介して、フローティングディフュージョンに電子を転送し、撮像を行うＣＭＯＳイメージセンサ技術が開示されている。
【０００３】
しかしながら、従来のＣＭＯＳイメージセンサでは、フォトダイオードで発生した電子を、トランスファーゲートを介してフローティングディフュージョンに転送する際に、トランスファーゲートのＳｉ/ＳｉＯ2界面に存在する界面準位に電子が捕獲されることがある。このため、ランダムテレグラフノイズ（Ｒａｎｄｏｍ  Ｔｅｌｅｇｒａｐｈ  Ｎｏｉｓｅ：ＲＴＮ）を引き起こしたり、飽和電子数の低下を引き起こすなどといった現象が現れ、画素特性が劣化するという問題がある。
【０００４】
トランスファーゲートを構成するＭＯＳＦＥＴのＲＴＮは、絶縁膜中に存在する欠陥準位に、熱的に励起されたキャリアがランダムに捕獲、解放されることにより生じる閾値電圧（Ｖth）の変動が原因と考えられている。ＭＯＳＦＥＴが微細化されるに伴い、捕獲されたキャリアによるＶthの変動が大きくなっていく。キャリアがトラップに捕獲されてから開放されるまでの時間（時定数）は数μsから数秒と幅広い分布をしており、画素上のランダムノイズとして視覚で認知される可能性がある。
【０００５】
このように、従来のＣＭＯＳイメージセンサでは、トランスファーゲートにおける、Ｓｉ/ＳｉＯ2界面の界面準位により、光電変換部を構成するフォトダイオードから、フローティングディフュージョンに転送される電子が、チャネル中の界面準位に捕獲され易い。このため、ランダムテレグラフノイズに起因する画質のちらつき、飽和電子数の低下によるダイナミックレンジの低下を引き起こしたりするという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１１９０３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一つの実施形態は、ランダムテレグラフノイズに起因する画質のちらつきを低減するとともに、ダイナミックレンジの低下を抑制し、信頼性の高いＣＭＯＳイメージセンサを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの実施形態によれば、ＣＭＯＳイメージセンサを備えた半導体装置が提供される。ＣＭＯＳイメージセンサは、入射する光を信号電荷へ光電変換する複数の光電変換部と、光電変換部で生成された信号電荷を、光電変換部から、フローティングディフュージョン部に転送する転送部とを具備する。転送部を構成するトランスファーゲートトランジスタのチャネル部は少なくとも１層のＳｉＧｅ層を有する。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態のＣＭＯＳイメージセンサを適用した半導体装置のピクセル部の構成を模式的に示す断面図である。
【図２】図２は、同ＣＭＯＳイメージセンサのトランスファーゲートトランジスタのチャネル部のバンド構造を示す模式図である。
【図３】図３は、第１の実施形態に係るＣＭＯＳイメージセンサの上面視による説明図である。
【図４】図４は、同実施形態に係るＣＭＯＳイメージセンサのピクセル部の回路構成の一例を示す説明図である。
【図５】図５は、チャネル下における電荷の挙動を示す説明図であり、（ａ）は、第１の実施形態におけるフォトダイオードからフローティングディフュージョンへの電荷の転送挙動を示し、(ｂ)は、通例のＭＯＳＦＥＴにおける電荷の挙動を示す図である。
【図６】図６は、界面のバンド構造図である。
【図７】図７は、ＳｉＧｅ，Ｓｉ界面の結晶状態を模式的に示す図である。
【図８】図８（ａ）〜（ｅ）は、第１の実施形態のＣＭＯＳイメージセンサの製造工程を示す工程断面図である。
【図９】図９（ａ）〜（ｃ）は、第１の実施形態のＣＭＯＳイメージセンサの製造工程を示す工程断面図である。
【図１０】図１０は、第２の実施形態のＣＭＯＳイメージセンサを適用した半導体装置のピクセル部の構成を模式的に示す断面図である。
【図１１】図１１（ａ）〜（ｅ）は、第２の実施形態のＣＭＯＳイメージセンサの製造工程を示す工程断面図である。
【図１２】図１２（ａ）〜（ｃ）は、第２の実施形態のＣＭＯＳイメージセンサの製造工程を示す工程断面図である。
【図１３】図１３は、第３の実施形態のＣＭＯＳイメージセンサを適用した半導体装置のピクセル部の構成を模式的に示す断面図である。
【図１４】図１４は、第４の実施形態のＣＭＯＳイメージセンサを適用した半導体装置のピクセル部の構成を模式的に示す断面図である。
【図１５】図１５は、第５の実施形態のＣＭＯＳイメージセンサを適用した半導体装置のピクセル部の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態にかかるＣＭＯＳイメージセンサ及びその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態のＣＭＯＳイメージセンサを適用したカメラモジュール(半導体装置)のピクセル部の構成を模式的に示す断面図である。図２は、このＣＭＯＳイメージセンサのトランスファーゲート(転送ゲート)トランジスタのチャネル部のバンド構造を示す模式図である。本実施形態では、ＣＭＯＳイメージセンサにおけるトランスファーゲートトランジスタのＳｉ/ＳｉＯ2界面層に存在する界面準位の影響を低減するために、チャネル４を下層側から順次ＳｉＧｅ層４ａ、Ｓｉ層４ｂ、ＳｉＧｅ層４ｃからなるＳｉＧｅ/Ｓｉ/ＳｉＧｅ積層構造とする。この構造をとることにより、欠陥のないＳｉ層４ｂを転送路として電子を転送することができる。
【００１２】
ＳｉＧｅの伝導帯はＳｉよりも上位に存在するため、ＳｉＧｅ/Ｓｉ/ＳｉＧｅ構造はＳｉ層４ｂがＳｉＧｅ層４ａ、ＳｉＧｅ層４ｃに挟まれた量子井戸構造となっている。この量子井戸を通って、光電変換部を構成するフォトダイオード部２から、フローティングディフュージョン部３へと、電子が転送される。このように電荷転送路が量子井戸構造を構成することにより、転送される電子が、ＳｉＧｅにはさまれたＳｉ中に留まるため、半導体/ＳｉＯ2界面の界面準位に捕獲されることなく、電子を転送することが可能となり、優れた画素特性を有するＣＭＯＳイメージセンサを形成することが可能となる。またＳｉＯ2/Ｓｉ界面のみならず、サイドウオール７のＳｉＯ2/Ｓｉ界面の界面準位も暗電流、白傷発生要因となるが、これらの欠陥がＳｉ転送経路から離れるために、欠陥から発生したキャリアを転送路に入り込むことを抑制することが可能となり、暗電流、白傷抑制にも寄与する。
【００１３】
これに対し、フォトダイオード部２への入射光が入射される側の端面（以下、「受光面」と記載する）に結晶欠陥に起因した界面準位が生じた場合、フォトダイオード部から、フローティングディフュージョン部に転送される電子が、チャネル中の界面準位に捕獲され、ランダムテレグラフノイズに起因する画質のちらつき、飽和電子数の低下によるダイナミックレンジの低下を引き起こしたりすることがある。そこで、ＣＭＯＳイメージセンサ１００には、ランダムテレグラフノイズ低減、ダイナミックレンジ拡大の可能な構成のピクセル部２００が設けられている。
【００１４】
次に、図１を参照し、実施形態に係るピクセル部２００の構成について詳細に説明する。
【００１５】
図１は、実施形態に係るピクセル部２００の一部を示す断面視による説明図である。なお、図１には、ピクセル部２００の一画素に含まれる構成要素のうち、フォトダイオード部２及びトランスファーゲート６近傍の構成要素を選択的に示しており、リセットトランジスタ、増幅トランジスタ、アドレス選択トランジスタ等については、図示を省略している。
【００１６】
図１に示すように、ピクセル部２００の各一画素部分は、半導体基板上に形成された、第１導電型の半導体領域１、この半導体領域１に形成された、第２導電型の不純物拡散層からなるフォトダイオード部２、フローティングディフュージョン部３、ゲート絶縁膜５、トランスファーゲート６を備える。フローティングディフュージョン部３の表面にはコンタクト部８が形成されコンタクトプラグ９が形成されている。またトランスファーゲート６の側壁には、サイドウォール７が形成されている。そしてさらに、ピクセル部２００の各一画素部分は、図示しないが反射防止膜、層間絶縁膜、多層配線、カラーフィルタ、マイクロレンズなどを備える。
【００１７】
ＣＭＯＳイメージセンサでは、フォトダイオード部２で発生した電子を、トランスファーゲート６を介してフローティングディフュージョン部３に転送する際に、トランスファーゲート６のＳｉ/ＳｉＯ2界面に存在する界面準位に電子が捕獲されることがある。この為、ランダムテレグラフノイズを引き起こしたり、飽和電子数の低下を引き起こすなどといった現象が現れ、画素特性が劣化するという問題が存在する。またＳｉＯ2/Ｓｉ界面のみならず、サイドウオール７のＳｉＯ2/Ｓｉ界面の界面準位も暗電流、白傷発生要因となる。
【００１８】
そこで本実施形態では、ＣＭＯＳイメージセンサにおけるトランスファーゲートトランジスタのＳｉ/ＳｉＯ2界面層に存在する界面準位の影響を低減するために、チャネル４を下層側から順次ＳｉＧｅ層４ａ、Ｓｉ層４ｂ、ＳｉＧｅ層４ｃからなるＳｉＧｅ/Ｓｉ/ＳｉＧｅ積層構造とする。ＳｉＧｅの伝導帯はＳｉよりも上位に存在するため、ＳｉＧｅ/Ｓｉ/ＳｉＧｅ構造はＳｉ層４ｂがＳｉＧｅ層４ａ、ＳｉＧｅ層４ｃに挟まれた量子井戸構造となっている。この量子井戸を通って、フォトダイオード部２から、フローティングディフュージョン部３へと、電子が移送される。
【００１９】
本実施形態によれば、チャネル４をＳｉＧｅ層４ａ、Ｓｉ層４ｂ、ＳｉＧｅ層４ｃからなるＳｉＧｅ/Ｓｉ/ＳｉＧｅ構造としている。このため、電子はＳｉ層４ｂ中に集約し、半導体/ＳｉＯ2界面から物理的距離が遠ざかるために、界面準位の影響が緩和される。その結果、ランダムテレグラフノイズ低減、ダイナミックレンジ拡大のＣＭＯＳイメージセンサを得ることができる。
【００２０】
第１導電型（以下、「ｐ型」と記載する）の半導体領域１（以下、「ｐウェル１」と記載する）は、半導体基板上に設けられる。トランスファーゲート６は、ｐウエル１における上面の所定位置にゲート絶縁膜５を介して設けられる。サイドウォール７は、トランスファーゲート６の側面に設けられる。
【００２１】
フォトダイオード部２は、ｐウエル１における上面視トランスファーゲート６の一方の側面と隣接する領域に設けられ、第２導電型（以下、「ｎ型」と記載する）の電荷蓄積領域２ｎと、正孔を蓄積するｐ型の半導体層（以下、「正孔蓄積層２ｐ」と記載する）とを備える。かかるフォトダイオード部２は、電荷蓄積領域２ｎと正孔蓄積層２ｐとのｐｎ接合によって形成されるフォトダイオードであり、図示しないマイクロレンズから入射する入射光を光量に応じた量の電子に光電変換して電荷蓄積領域２ｎに蓄積する。
【００２２】
トランスファーゲート６は、所定のゲート電圧が印加された場合に、電荷蓄積領域２ｎからフローティングディフュージョン部３へ電子を転送するゲートとして機能する。フローティングディフュージョン部３は、電荷蓄積領域２ｎから転送されてきた電子を一時的に保持する。
【００２３】
かかるピクセル部２００は、入射光をフォトダイオード部２によって電子へ光電変換し、信号電荷として電荷蓄積領域２ｎに蓄積する。その後、ピクセル部２００は、トランスファーゲート６にゲート電圧が印加された場合に、フォトダイオード部２の電荷蓄積領域２ｎからフローティングディフュージョン部３へ転送する。フローティングディフュージョン部３に転送された信号電荷は、図示しない増幅トランジスタによって増幅され、図示しないアドレス選択トランジスタが選択された場合に、画素信号として周辺回路部３００に読み出され、撮像画像が生成される際に、一画素の輝度情報として用いられる。
【００２４】
図１に示すように、ピクセル部２００のフォトダイオード部２は、電荷蓄積領域２ｎの上面部分にＳｉＧｅ層からなる正孔蓄積層２ｐを備える。バンドギャップの高いＳｉＧｅ層からなる正孔蓄積層２ｐの存在により、フォトダイオード部２は、例えば、受光面の汚染や結晶欠陥に起因した界面準位によって、入射光の有無とは無関係な電子が励起された場合に、電荷の漏れを防ぎ、励起された電子と正孔蓄積層２ｐの正孔とをより確実に再結合させることができる。
【００２５】
したがって、ピクセル部２００によれば、入射光の有無とは無関係に励起された電子が暗電流となってフォトダイオード部２へ転送されることを抑制することができるので、暗電流に起因して撮像画像中に白キズが生じることを抑制することができる。
【００２６】
また、本実施形態では、フローティングディフュージョン部３においては、ＳｉＧｅ/Ｓｉ/ＳｉＧｅを省略している。このためフローティングディフュージョン部３からアンプトランジスタへ電子を転送する際に、電子障壁となり、転送速度の低下のみならず、完全転送できない事態が引き起こされるのを防止することができる。
【００２７】
図３は、実施形態に係るＣＭＯＳイメージセンサの上面視による説明図である。図３に示すように、ＣＭＯＳイメージセンサ１００は、ピクセル部２００と、周辺回路部３００とを備える。図４は、同実施形態に係るＣＭＯＳイメージセンサのピクセル部２００の回路構成の一例を示す説明図である。
【００２８】
図４に示すように、ピクセル部２００は、４つのフォトダイオード部ＰＤ、転送トランジスタＴＲを一単位として行列状に設けられている。さらに、ピクセル部２００は、フローティングディフュージョン部ＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、アドレストランジスタＡＤＲを備える。かかる各フォトダイオード部ＰＤは、入射光を受光量（受光強度）に応じた量の電荷（ここでは、電子とする）へと、光電変換して電荷蓄積領域２ｎからフローティングディフュージョン部ＦＤ（３）に蓄積する。
【００２９】
周辺回路部３００には、アナログ回路やロジック回路が含まれる。具体的には、周辺回路部３００は、タイミングジェネレータ３３１、垂直選択回路３３２、サンプリング回路３３３、水平選択回路３３４、ゲインコントロール回路３３５、Ａ／Ｄ（アナログ／デジタル）変換回路３３６、入出力回路３３７等を備える。
【００３０】
タイミングジェネレータ３３１は、ピクセル部２００、垂直選択回路３３２、サンプリング回路３３３、水平選択回路３３４、ゲインコントロール回路３３５、Ａ／Ｄ変換回路３３６、入出力回路３３７等に対して動作タイミングの基準となるパルス信号を出力する処理部である。
【００３１】
垂直選択回路３３２は、行列状に配置された複数のフォトダイオード部２に接続されたフローティングディフュージョン部３の中から電荷を読み出すフローティングディフュージョン部３を行単位で順次選択する処理部である。かかる垂直選択回路３３２は、行単位で選択した各フローティングディフュージョン部３に蓄積された電荷を、各画素の輝度を示す画素信号としてフォトダイオード部２からサンプリング回路３３３へ出力させる。
【００３２】
サンプリング回路３３３は、垂直選択回路３３２によって行単位で選択された各フォトダイオード部２から入力される画素信号から、ＣＤＳ(Correlated  Double  Sampling:相関２重サンプリング)によってノイズを除去して一時的に保持する処理部である。
【００３３】
水平選択回路３３４は、サンプリング回路３３３によって保持されている画素信号を列毎に順次選択して読み出し、ゲインコントロール回路３３５へ出力する処理部である。ゲインコントロール回路３３５は、水平選択回路３３４から入力される画素信号のゲインを調整してＡ／Ｄ変換回路３３６へ出力する処理部である。
【００３４】
Ａ／Ｄ変換回路３３６は、ゲインコントロール回路３３５から入力されるアナログの画素信号をデジタルの画素信号へ変換して入出力回路３３７へ出力する処理部である。入出力回路３３７は、Ａ／Ｄ変換回路３３６から入力されるデジタルの信号を所定のＤＳＰ（Digital  Signal  Processor（図示略））へ出力する処理部である。
【００３５】
このように、ＣＭＯＳイメージセンサ１００では、ピクセル部２００に配置される複数のフォトダイオード部２が入射光を受光量に応じた量の電荷に光電変換して電子蓄積領域２ｎに蓄積し、周辺回路部３００が各フローティングディフュージョン部３に蓄積された電荷を画素信号として読み出すことによって撮像を行う。
【００３６】
図５（ａ）は、本実施形態のＣＭＯＳイメージセンサ１００における、トランスファーゲート近傍での電荷の挙動を示す模式図である。図５（ｂ）は、比較のために示すＭＯＳＦＥＴのソース１０２からドレイン１０３への電荷の挙動を示す模式図である。１０４ａはＳｉＧｅ層、１０４ｂはＳｉ層、１０４ｃはＳｉＧｅ層、１０５はゲート絶縁膜、１０６はゲート電極、１０７はサイドウォールである。図５(ａ)に示すように、本実施形態のＣＭＯＳイメージセンサにおいてはフォトダイオード部２を構成する拡散層の深い領域で生成された電荷は、量子井戸を構成するＳｉ層４ｂ中(図６、図７の領域Ｒ１)を、漏れることなく、フローティングディフュージョン部３に転送される。これに対し、ＭＯＳＦＥＴのようにソース１０２表面に供給された電荷は、図５（ｂ）に示すように表面近傍のＳｉＧｅ層１０４ｃ(図６、図７の領域Ｒ２)を経由して搬送される。
【００３７】
図５（ａ）及び(ｂ)の比較に加え、図６のバンド構造図からも明らかなように、本実施形態のトランスファゲートトランジスタでは電荷の搬送路がＳｉ層４ｂであるのに対し、図５（ｂ）のＭＯＳＦＥＴでは、電荷の搬送路が表層のＳｉＧｅ層１０４ｃである。本実施形態では、トランスファーゲートトランジスタのＳｉ/ＳｉＯ2界面層に存在する界面準位の影響を低減するために、チャネルをＳｉＧｅ/Ｓｉ/ＳｉＧｅ構造とすることで、量子井戸を構成するＳｉ層４ｂ中を電荷の般走路としている。従って、Ｓｉ層の深さは、深くても十分な搬送が可能となりＳｉＧｅの伝導帯はＳｉよりも上位に存在するため、ＳｉＧｅ/Ｓｉ/ＳｉＧｅはＳｉがＳｉＧｅに挟まれた量子井戸構造となる。このため、電子はＳｉ中に集約し、半導体/ＳｉＯ2界面から物理的距離が遠ざかるために、界面準位の影響が緩和される。
【００３８】
また図７にＳｉＧｅ，Ｓｉ界面の結晶状態を模式的に示すように、ＳｉＧｅはＳｉよりも格子定数が大きいことで界面で格子歪を受けるが、ＳｉＧｅを厚くし、格子緩和を図りつつ形成することで、十分に深い位置にＳｉ量子井戸層が形成されることになる。本実施形態におけるＳｉＧｅ層４ｃの膜厚は、３０〜１００ｎｍとするのが望ましい。これにより格子緩和による、格子歪の低減を図り、信頼性の高い転送路を得ることが可能となる。これに対し、図５（ｂ）に示すようなＭＯＳＦＥＴでは、格子歪に起因するチャネル速度の増大を期待することができる、ＳｉＧｅ層１０４ｃの膜厚は、５〜１００ｎｍ、望ましくは５０ｎｍ以下とするのが望ましいとされている。５０ｎｍを越えると格子歪に起因するチャネル速度の低下を防ぐことができる。
【００３９】
本実施形態により、ランダムテレグラフノイズ低減、ダイナミックレンジ拡大の可能なＣＭＯＳイメージセンサを作製することが可能となる。
【００４０】
以下、図８（ａ）〜図８（ｅ）、図９（ａ）〜図９（ｃ）を参照し、実施形態に係るＣＭＯＳイメージセンサ１００の製造方法について説明する。ここでは、ＣＭＯＳイメージセンサ１００が備えるピクセル部２００の中で、図１に示したトランスファーゲート６を中心とした部分を形成する工程について説明する。
【００４１】
実施形態に係るＣＭＯＳイメージセンサ１００の製造方法では、まず、図８（ａ）に示すように、例えば、単結晶シリコンウェハ等の半導体基板の上面にｐウエル１を形成する。ｐウエル１については、例えば、半導体基板におけるｐウエル１の形成位置に、例えばＢ（ボロン）等のｐ型の不純物をイオン注入し、その後、アニール処理を行うことで形成することができる。なお、ｐウエル１は、半導体基板におけるｐウエル１の形成位置に穴部を形成し、穴部内にｐ型のシリコン層をエピタキシャル成長させて形成してもよい。
【００４２】
続いて、図８（ｂ）に示すように、ｐウエル１上面における所定位置に、エピタキシャル成長により、埋め込み層としてのＳｉＧｅ層４ａ、Ｓｉ層４ｂ、最上層のＳｉＧｅ層４ｃを順次積層する。ここで埋め込み層としてのＳｉＧｅ層４ａ、最上層のＳｉＧｅ層４ｃは厚さ３０〜１００ｎｍ、Ｇｅ濃度は１％以上５０％未満とした。また中間層であるＳｉ層４ｂは５ｎｍ〜１μｍとした。
【００４３】
そして、図８（ｃ）に示すように、ｐウエル１におけるフォトダイオード部２の形成位置に電荷蓄積領域２ｎを形成する。具体的には、ｐウエル１の上面にレジストを形成し、このレジストをマスクとしてｐウエル１へ、例えば、Ｐ（リン）等のｎ型の不純物をイオン注入する。その後、レジストをマスクとしてｐウエル１へｐ型の不純物をイオン注入した後、アニール処理を行う。これにより、電荷蓄積領域２ｎが形成される。このとき電荷蓄積層２ｎの深さは３μｍ程度とした。
【００４４】
続いて、上面視においてＰウエル１におけるトランスファーゲート６を形成すべき領域を挟んで電荷蓄積領域２ｎと対向する領域に電荷蓄積領域２ｎと同様の方法でフローティングディフュージョン部３となるｎ型不純物領域を形成する。ここでもフローティングディフュージョン部３形成位置以外の部分をレジストによって被覆し、レジストをマスクとしてｎ型の不純物をイオン注入した後、レジストを剥離してアニール処理を行うことにより、フローティングディフュージョン部３を形成することができる。
【００４５】
続いて、図８（ｄ）に示すように、ｐウエル１上面における所定位置に、ゲート絶縁膜５を介してトランスファーゲート６を形成する。具体的には、ｐウエル１の上面に、膜厚が５ｎｍ程度の薄いシリコン酸化膜を形成し、シリコン酸化膜の上面に膜厚が１５０ｎｍ程度のポリシリコン層を形成する。その後、フォトリソグラフィー及びエッチングを行って、不要な部分のポリシリコン層及びシリコン酸化膜を除去することによってゲート絶縁膜５及びトランスファーゲート６を形成する。
【００４６】
続いて、トランスファーゲート６の側面にサイドウォール７を形成する。例えば、ゲート絶縁膜５及びトランスファーゲート６をパターニングしたのち、構造体の上面全体に、シリコン酸化膜及びシリコン窒化膜を順次成膜し、その後、ＲＩＥ（Reactive  Ion  Etching）によるエッチバックを行うことでサイドウォール７を形成する。
【００４７】
こののち、サイドウォール７の形成されたトランスファーゲート６をマスクとしてＳｉＧｅ層４ｃ、Ｓｉ層４ｂ、ＳｉＧｅ層４ａを順次エッチングし、図８（ｅ）に示すように、チャネル領域にのみＳｉＧｅ層４ｃ、Ｓｉ層４ｂ、ＳｉＧｅ層４ａを残留せしめる。
【００４８】
そしてさらに、図９（ａ）に示すように、エッチングされた表面にエピタキシャル成長を行いＳｉエピタキシャル層１ｅを形成する。
【００４９】
そしてさらに、図９（ｂ）に示すように、エッチングされた表面にエピタキシャル成長を行いＳｉＧｅエピタキシャル層４ｅを形成する。
【００５０】
そして最後に、フォトダイオード部２を形成する電荷蓄積領域２ｎを残してレジスト被覆し、ｐ型不純物をイオン注入し、表面にｐ型領域からなる正孔蓄積層２ｐを形成し、図９（ｃ）に示すように、フォトダイオード部２を得る。ＳｉＧｅ層からなる正孔蓄積層２ｐの存在により、実施形態２で説明したように、電荷の漏れを防止し、生成された電荷を高精度に搬送することができる。
【００５１】
その後、層間絶縁膜、カラーフィルタ(図示せず)、マイクロレンズ(図示せず)などを順次積層し、フローティングディフュージョン部３に対しコンタクト部８及びコンタクトプラグ９を形成してピクセル部２００を形成し、ＣＭＯＳイメージセンサ１００を製造する。
【００５２】
このようにして、本実施形態に係るＣＭＯＳイメージセンサの製造方法では、ランダムテレグラフノイズ低減、暗電流、白傷低減、ダイナミックレンジ拡大の可能なＣＭＯＳイメージセンサを作製することが可能となるという効果を得ることができる。
【００５３】
また、フローティングディフュージョン部３では、ＳｉＧｅ層４ｃ、Ｓｉ層４ｂ、ＳｉＧｅ層４ａをエッチング除去し、ＳｉＧｅ層４ｃ、Ｓｉ層４ｂ、ＳｉＧｅ層４ａを避けてコンタクトを形成するようにしているため、コンタクト抵抗の増大を招くことなく、上記効果を得ることができる。なお、ＳｉＧｅ層４ｃ、Ｓｉ層４ｂ、ＳｉＧｅ層４ａのエッチングに際しては、トランジスタ形成前に実施するため、マスクが必要である。しかしながら、フォトダイオード形成のためのイオンインプランテーション工程で用いるマスク形成に際しては、トランジスタによる表面の凹凸がないため、フォトリソグラフィーのフォーカス合わせが容易で、高精度のパターンを得ることができる。
【００５４】
なお、フローティングディフュージョン部３の表面全体で、ＳｉＧｅ層４ｃ、Ｓｉ層４ｂ、ＳｉＧｅ層４ａをエッチング除去する必要はなく、少なくともコンタクト部８において、ＳｉＧｅ層４ｃ、Ｓｉ層４ｂ、ＳｉＧｅ層４ａをエッチング除去することで、良好なコンタクトを得ることができる。
【００５５】
（第２の実施形態）
前記第１の実施形態ではフォトダイオード部をトランスファーゲートの形成に先立って形成する方法について説明したが、第２の実施形態として、フォトダイオード部をトランスファーゲートよりも後に形成する方法について説明する。
【００５６】
以下、図１０、図１１（ａ）〜図１１（ｅ）、図１２（ａ）〜図１２（ｃ）を参照し、実施形態に係るＣＭＯＳイメージセンサ１００及びその製造方法について説明する。ここでも、ＣＭＯＳイメージセンサ１００が備えるピクセル部２００の中で、トランスファーゲートを中心とした部分を形成する工程について説明する。この製造工程で得られるＣＭＯＳイメージセンサの構造としては、第１の実施形態と異なるのは、サイドウォール下にＳｉＧｅ層４ａにｎ型不純物を導入して得られたｎ型ＳｉＧｅ層２ａが残留している点のみであり、他は第１の実施形態のＣＭＯＳイメージセンサ１００と同様である。
【００５７】
実施形態２に係るＣＭＯＳイメージセンサ１００の製造方法では、まず、実施形態１の場合と同様、図１１（ａ）に示すように、例えば、単結晶シリコンウェハ等の半導体基板の上面にｐウエル１を形成する。
【００５８】
続いて、図１１（ｂ）に示すように、ｐウエル１上面における所定位置に、エピタキシャル成長により、埋め込み層としてのＳｉＧｅ層４ａ、Ｓｉ層４ｂ、最上層のＳｉＧｅ層４ｃを順次積層する。ここまでは前記実施形態１で説明したＣＭＯＳイメージセンサの製造工程と同様である。
【００５９】
続いて、図１１（ｃ）に示すように、ｐウエル１上面における所定位置に、ゲート絶縁膜５を介してトランスファーゲート６を形成する。具体的には、ｐウエル１の上面に、膜厚が５ｎｍ程度の薄いシリコン酸化膜を形成し、シリコン酸化膜の上面に膜厚が１５０ｎｍ程度のポリシリコン層を形成する。その後、フォトリソグラフィー及びエッチングを行って、不要な部分のポリシリコン層及びシリコン酸化膜を除去することによってゲート絶縁膜５及びトランスファーゲート６を形成する。続いて、トランスファーゲート６の側面にサイドウォール７を形成する。例えば、ゲート絶縁膜６及びトランスファーゲート６をパターニングしたのち、構造体の上面全体に、シリコン酸化膜及びシリコン窒化膜を順次成膜し、その後、ＲＩＥ（Reactive  Ion  Etching）によるエッチバックを行うことでサイドウォール７を形成する。
【００６０】
こののち、図１１（ｄ）に示すように、サイドウォール７の形成されたトランスファーゲート６をマスクとしてＳｉＧｅ層４ｃ、Ｓｉ層４ｂ、ＳｉＧｅ層４ａを順次エッチングし、チャネル領域にのみＳｉＧｅ層４ｃ、Ｓｉ層４ｂ、ＳｉＧｅ層４ａを残留せしめる。
【００６１】
そしてさらに、図１１（ｅ）に示すように、エッチングされた表面にエピタキシャル成長を行いＳｉエピタキシャル層１ｅを形成する。
【００６２】
そしてさらに、図１２（ａ）に示すように、エッチングされた表面にエピタキシャル成長を行いＳｉＧｅエピタキシャル層４ｅを形成する。
【００６３】
そして、図１２（ｂ）に示すように、フローティングディフュージョン部３を形成する位置のＳｉＧｅエピタキシャル成長層４ｅをエッチング除去する。
【００６４】
この後、図１２（ｃ）に示すように、フォトダイオード部２及びフローティングディフュージョン部３を形成する。形成に際しては、まず、ｐウエル１におけるフォトダイオード部２の形成位置に電荷蓄積領域２ｎを形成する。具体的には、ｐウエル１の上面にレジストを形成し、このレジストをマスクとしてｐウエル１へ、例えば、Ｐ（リン）等のｎ型の不純物をイオン注入する。その後、レジストをマスクとしてｐウエル１へｐ型の不純物をイオン注入した後、アニール処理を行う。これにより、電荷蓄積領域２ｎが形成され、ｐウエル１との間でｐｎ接合を形成する。このとき電荷蓄積層２ｎの深さは３μｍ程度とした。
【００６５】
続いて、上面視においてＰウエル１におけるトランスファーゲート６を挟んで電荷蓄積領域２ｎと対向する領域に電荷蓄積領域２ｎと同様の方法でフローティングディフュージョン部３となるｎ型不純物領域を形成する。ここでもフローティングディフュージョン部３形成位置以外の部分をレジストによって被覆し、レジストをマスクとしてｎ型の不純物をイオン注入した後、レジストを剥離してアニール処理を行うことにより、フローティングディフュージョン部３を形成することができる。
【００６６】
そして最後に、フォトダイオード部２を形成する電荷蓄積領域２ｎを残してレジスト被覆し、ｐ型不純物をイオン注入し、表面にｐ型領域からなる正孔蓄積層２ｐを形成し、図１２（ｃ）に示すように、フォトダイオード部２を得る。正孔蓄積層２ｐの存在により、電荷の漏れを防止し、生成された電荷を高精度に搬送することができる。
【００６７】
そして実施形態１と同様、その後、層間絶縁膜、カラーフィルタ(図示せず)、マイクロレンズ(図示せず)などを順次積層し、フローティングディフュージョン部３に対しコンタクト部８及びコンタクトプラグ９を形成してピクセル部２００を形成し、ＣＭＯＳイメージセンサ１００を製造する。
【００６８】
上述したように、第２の実施形態に係るＣＭＯＳイメージセンサの製造方法においても、極めて容易に、フォトダイオード部２によって光電変換された電荷をフローティングディフュージョン部３へ転送するチャネルを、ＳｉＧｅ層４ａ，４ｃで囲まれたＳｉ層４ｂとすることができ、量子井戸構造で極めて優れた、電荷転送を実現することができるという効果を得ることができる。また、フローティングディフュージョン部３では、ＳｉＧｅ層をエッチング除去し、ＳｉＧｅ層を避けてコンタクトを形成するようにしているため、コンタクト抵抗の増大を招くことなく、上記効果を得ることができる。
【００６９】
この方法によれば、トランスファーゲートを形成した後にＳｉＧｅエピタキシャル成長層４ｅをエッチングするため、ゲート上を窒化シリコン膜などで覆うことでエッチングのためのマスクの形成が不要となる。ただし、フォトダイオード部２の形成にはマスクが必要である。
【００７０】
（第３の実施形態）
ＳｉＧｅ/ＳｉＯ2界面の界面準位密度は一般にＳｉ／ＳｉＯ2よりも高い。この高い界面準位密度により、Ｓｉ中の電子の輸送に際し、界面準位に起因するリモート散乱の影響で、移動度が低下する場合がある。この場合には、第３の実施形態として、図１３に示すようにＳｉＧｅ/ＳｉＯ2の間にＳｉ層４ｄを挿入することにより界面準位密度を低減することが可能となる。他の構成については図１に示した第１の実施形態のＣＭＯＳイメージセンサと同様であるため、ここでは説明を省略するが、同一部位には同一符号を付した。
【００７１】
この構成によれば、ＳｉＧｅ/ＳｉＯ2界面に代えてＳｉ／ＳｉＯ2界面とすることで、界面準位密度の低減をはかることができ、界面準位に起因するリモート散乱の影響による、移動度の低下を抑制し、第１の実施形態のＣＭＯＳイメージセンサに比べ、動作特性の向上を図ることが可能となる。
【００７２】
（第４の実施形態）
第３の実施形態では、ＳｉＧｅ/ＳｉＯ2界面の高い界面準位密度によるリモート散乱の影響を回避すべく、Ｓｉ層４ｄを挿入したが、本実施形態では、ＳｉＯ2/Ｓｉ/ＳｉＧｅのヘテロ界面に代えて、Ｇｅ濃度が徐々に低下してゆくグレーディング構造とするものである。このグレーディング構造は、トランスファーゲートのチャネル４の最表層がＳｉxＧｅ1-X組成傾斜層（Ｘ：０＜Ｘ＜１）であり、最表面からＳｉが次第に減少していき、その下層がＳｉＧｅ層となっている。つまり、第１の実施形態におけるＳｉＧｅ層４ｃに代えて、図１４に示すように、Ｓｉ1-XＧｅX組成傾斜層(０≦Ｘ≦１)４Ｇとしたものである。ここでＳｉＧｅ中におけるＧｅの含有比はゲート絶縁膜５に近づくにつれて減少する構成となっている。
【００７３】
他の構成については図１に示した第１の実施形態のＣＭＯＳイメージセンサと同様であるため、ここでは説明を省略するが、同一部位には同一符号を付した。
【００７４】
この構成によれば、ＳｉＧｅ/ＳｉＯ2界面に代えて組成傾斜層Ｓｉ1-XＧｅX/ＳｉＯ2界面とすることで、界面準位密度の低減をはかることができ、界面準位に起因するリモート散乱の影響による、移動度の低下を抑制することができる。従って、第１の実施形態のＣＭＯＳイメージセンサに比べ、動作特性の向上を図ることが可能となる。製造に際してはエピタキシャル成長においてＳｉＧｅ層を形成する際に、Ｇｅ含有ガスの濃度を次第に減少させることで容易に形成可能である。また格子歪が小さいため、膜剥離などの不都合の発生率も低減することができる。
【００７５】
（第５の実施形態）
前記第１の実施形態のＣＭＯＳイメージセンサにおいて、図１５に示すように、下層のＳｉＧｅ層４ａはなくてもよい。実際には、トランジスタ動作時、反転層にはバンドの曲がりによって、量子井戸が形成されるため、Ｓｉ中の電子は、この量子井戸に集約するため、下層ＳｉＧｅが存在する場合と同様の役割を果たすことがあるためである。
【００７６】
チャネルを構成する下層のＳｉＧｅ層４ａを省略した点以外の他の構成については図１に示した第１の実施形態のＣＭＯＳイメージセンサと同様であるため、ここでは説明を省略するが、同一部位には同一符号を付した。
【００７７】
かかる構成によれば、構造の簡略化を図ることができ、製造が容易となる。
【００７８】
なお、前記実施形態では、フローティングディフュージョン部３においては、ＳｉＧｅ/Ｓｉ/ＳｉＧｅを除去している。このためフローティングディフュージョン部からアンプトランジスタへ電子を転送する際に、ＳｉＧｅが電子障壁となり、転送速度の低下のみならず、完全転送できない事態が引き起こされるのを防止することができる。ただし、エッチング除去することなく、フローティングディフュージョン構造もＳｉＧｅ/Ｓｉ/ＳｉＧｅ構造としてもよい。こうなると、フローティングディフュージョン部からアンプトランジスタへ電子を転送する際に、電子障壁となり、転送速度の低下のみならず、完全転送できない事態が引き起こされる場合もある。この場合、トランスファーゲートトランジスタはフォトダイオード部２と、フローティングディフュージョン部３とで、構造が非対象となるのを防止することができる。
【００７９】
さらにまた、フォトダイオード部２における下層ＳｉＧｅは、電子をＳｉ層に転送する際に電子障壁となるため、前記実施形態ではエッチング除去したが、下層のＳｉＧｅ層４ｃを残してもよい場合もある。
【００８０】
以上説明してきたように、以上の実施形態によれば、ＣＭＯＳイメージセンサのランダムノイズ低下、暗電流、白傷低減、飽和電子数向上、ダイナミックレンジ向上を達成することが出来る。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８２】
１  ｐウェル、２  フォトダイオード部、２ｐ  正孔蓄積層、２ｎ  電荷蓄積領域、３  フローティングディフュージョン部、４  チャネル、４ａ  ＳｉＧｅ層、４ｂ  Ｓｉ層、４ｃ  ＳｉＧｅ層、４ｄ  Ｓｉ層、４Ｇ  Ｓｉ1-XＧｅX組成傾斜層、５  ゲート絶縁膜、６  トランスファーゲート、７  サイドウォール、８  コンタクト部、９  コンタクトプラグ、１００  ＣＭＯＳイメージセンサ、２００  ピクセル部、３００  周辺回路部、３３１  タイミングジェネレータ、３３２  垂直選択回路、３３３  サンプリング回路、３３４  水平選択回路、３３５  ゲインコントロール回路、３３６  Ａ／Ｄ（アナログ／デジタル）変換回路、３３７  入出力回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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