(57)【要約】【課題】同一の熱膨張係数（ＣＴＥ）を有する銅張積層板（ＣＣＬ）をビルドアップ層の両面に配置することで、反りを低減させることができる素子内蔵型印刷回路基板及びその製造方法を提供する。【解決手段】本発明の素子内蔵型印刷回路基板１０００は、第１ビア１０２、及び下面に形成された第１接続パッド１１１用ビアランドを有する第１コア層１００と、第１コア層１００上に形成されており、第２接続パッド１１２を有する多数の回路層１０１、前記多数の回路層１０１の間に形成された多数の絶縁層１０５、及び多数の回路層１０１を連結する第２ビア２０２を備えるビルドアップ層１０６と、ビルドアップ層１０６上に形成され、キャビティを有する第２コア層２００と、を含むものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１ビア、及び下面に形成された第１接続パッド用ビアランドを有する第１コア層と、
前記第１コア層上に形成されており、第２接続パッドを有する多数の回路層、前記多数の回路層の間に形成された多数の絶縁層、及び前記多数の回路層を連結する第２ビアを備えるビルドアップ層と、
前記ビルドアップ層上に形成され、キャビティを有する第２コア層と、を含む素子内蔵型印刷回路基板。
【請求項２】
前記第１コア層は素子内蔵用キャビティを有しており、前記キャビティに形成された第１素子をさらに含む、請求項１に記載の素子内蔵型印刷回路基板。
【請求項３】
前記露出された第２接続パッドに連結され、前記第２コア層のキャビティに内蔵された第２素子をさらに含む、請求項１に記載の素子内蔵型印刷回路基板。
【請求項４】
前記第１ビアはビアの直径が下方に向かって次第に大きくなるテーパ状であり、前記第２コア層のキャビティにより露出された第２ビアの上端に接続されて実装された第２素子をさらに含む、請求項１に記載の素子内蔵型印刷回路基板。
【請求項５】
前記第１及び第２コア層は、補強材が含浸された絶縁樹脂からなる、請求項１に記載の素子内蔵型印刷回路基板。
【請求項６】
前記第１及び第２コア層の熱膨張係数（ＣＴＥ）は１〜５ｐｐｍ／℃である、請求項１に記載の素子内蔵型印刷回路基板。
【請求項７】
前記第１及び第２コア層の熱膨張係数（ＣＴＥ）は、前記ビルドアップ層の熱膨張係数（ＣＴＥ）より小さい、請求項１に記載の素子内蔵型印刷回路基板。
【請求項８】
前記第１コア層の下部に形成され、前記第１接続パッドを露出させる開口部を有する第１半田レジスト層をさらに含む、請求項１に記載の素子内蔵型印刷回路基板。
【請求項９】
前記露出されたビルドアップ層上に形成され、前記第２接続パッドを露出させる開口部を有する第２半田レジスト層をさらに含む、請求項１に記載の素子内蔵型印刷回路基板。
【請求項１０】
前記第１及び第２ビアは、直径が下方に向かって次第に大きくなるテーパ状である、請求項１に記載の素子内蔵型印刷回路基板。
【請求項１１】
前記第１ビアは砂時計形状であり、前記第２ビアはビアの直径が下方に向かって次第に小さくなるテーパ状である、請求項１に記載の素子内蔵型印刷回路基板。
【請求項１２】
前記第１接続パッド上に形成された外部接続端子をさらに含む、請求項１に記載の素子内蔵型印刷回路基板。
【請求項１３】
前記第２コア層上に形成された外層回路層をさらに含む、請求項１に記載の素子内蔵型印刷回路基板。
【請求項１４】
前記外層回路層上に形成された半田レジスト層をさらに含む、請求項１３に記載の素子内蔵型印刷回路基板。
【請求項１５】
第１ビア、及び下面に形成された第１接続パッド用ビアランドを有する第１コア層を準備する段階と、
キャリアを準備する段階と、
前記キャリアの両面に前記第１コア層を形成する段階と、
前記第１コア層上に、第２接続パッドを有する多数の回路層、前記多数の回路層の間に形成された多数の絶縁層、及び前記多数の回路層を連結する第２ビアを備えるビルドアップ層を形成する段階と、
前記ビルドアップ層上に、キャビティを有する第２コア層を形成する段階と、
前記キャリアから前記第１コア層を分離する段階と、を含む、素子内蔵型印刷回路基板の製造方法。
【請求項１６】
第１コア層を準備する段階は、
前記第１コア層に素子内蔵用キャビティを形成する段階と、
前記素子内蔵用キャビティに第１素子を内蔵する段階と、を含む、請求項１５に記載の素子内蔵型印刷回路基板の製造方法。
【請求項１７】
前記第１素子を内蔵する段階の前に、
前記第１コア層の下面に保護フィルムを付着する段階と、
前記キャリアから前記第１コア層を分離する段階の後に、
前記保護フィルムを除去する段階と、をさらに含む、請求項１６に記載の素子内蔵型印刷回路基板の製造方法。
【請求項１８】
前記保護フィルムを除去する段階の後に、
前記第１接続パッドを露出させる開口部を有する第１半田レジスト層を形成する段階をさらに含む、請求項１７に記載の素子内蔵型印刷回路基板の製造方法。
【請求項１９】
前記キャリアから前記第１コア層を分離する段階の後に、
前記第２コア層のキャビティにより露出されたビルドアップ層上に、前記第２接続パッドを露出させる開口部を有する第２半田レジスト層を形成する段階をさらに含む、請求項１５に記載の素子内蔵型印刷回路基板の製造方法。
【請求項２０】
前記コア層は、補強材が含浸された絶縁樹脂からなる、請求項１５に記載の素子内蔵型印刷回路基板の製造方法。
【請求項２１】
前記第１及び第２コア層の熱膨張係数（ＣＴＥ）は１〜５ｐｐｍ／℃である、請求項１５に記載の素子内蔵型印刷回路基板の製造方法。
【請求項２２】
前記第１及び第２コア層の熱膨張係数（ＣＴＥ）は、前記ビルドアップ層の熱膨張係数（ＣＴＥ）より小さい、請求項１５に記載の素子内蔵型印刷回路基板の製造方法。
【請求項２３】
前記第１ビアは砂時計形状であり、前記第２ビアはビアの直径が下方に向かって次第に小さくなるテーパ状である、請求項１５に記載の素子内蔵型印刷回路基板の製造方法。
【請求項２４】
前記第１コア層を分離する段階の後に、
前記第１接続パッド上に外部接続端子を形成する段階をさらに含む、請求項１５に記載の素子内蔵型印刷回路基板の製造方法。
【請求項２５】
前記キャリアから前記第１コア層を分離する段階の前に、
前記第２コア層上に外層回路層を形成する段階をさらに含む、請求項１５に記載の素子内蔵型印刷回路基板の製造方法。
【請求項２６】
前記第２コア層上に外層回路層を形成する段階の後に、
前記外層回路層上に半田レジスト層を形成する段階をさらに含む、請求項２５に記載の素子内蔵型印刷回路基板の製造方法。
【請求項２７】
キャビティを有する第２コア層を準備する段階と、
キャリアを準備する段階と、
前記キャリアの両面に第２コア層を形成する段階と、
前記キャリアの一面と当接するように、前記第２コア層のキャビティに第２素子を実装する段階と、
前記第２素子が実装された第２コア層上に、多数の回路層、前記多数の回路層の間に形成された多数の絶縁層、及び前記多数の回路層を連結する第２ビアを備えるビルドアップ層を形成する段階と、
前記ビルドアップ層上に、第１ビア及び第１接続パッド用ビアランドを有する第１コア層を形成する段階と、
前記キャリアから前記第２コア層を分離する段階と、を含む、素子内蔵型印刷回路基板の製造方法。
【請求項２８】
前記キャリアから前記第２コア層を分離する段階の前に、
前記第１接続パッドを露出させる開口部を有する第１半田レジスト層を形成する段階をさらに含む、請求項２７に記載の素子内蔵型印刷回路基板の製造方法。
【請求項２９】
前記第１コア層を分離する段階の後に、
前記第１接続パッド上に外部接続端子を形成する段階をさらに含む、請求項２８に記載の素子内蔵型印刷回路基板の製造方法。
【請求項３０】
前記第１コア層を準備する段階は、
前記第１コア層に素子内蔵用キャビティを形成する段階と、
前記素子内蔵用キャビティに第１素子を内蔵する段階と、を含む、請求項２７に記載の素子内蔵型印刷回路基板の製造方法。
【請求項３１】
前記第１及び第２コア層は、補強材が含浸された絶縁樹脂からなる、請求項２７に記載の素子内蔵型印刷回路基板の製造方法。
【請求項３２】
前記第１及び第２コア層の熱膨張係数（ＣＴＥ）は１〜５ｐｐｍ／℃である、請求項２７に記載の素子内蔵型印刷回路基板の製造方法。
【請求項３３】
前記第１及び第２コア層の熱膨張係数（ＣＴＥ）は、前記絶縁層の熱膨張係数（ＣＴＥ）より小さい、請求項２７に記載の素子内蔵型印刷回路基板の製造方法。
【請求項３４】
前記第１及び第２ビアは、直径が下方に向かって次第に大きくなるテーパ状である、請求項２７に記載の素子内蔵型印刷回路基板の製造方法。
【請求項３５】
前記第２ビアはビアの直径が下方に向かって次第に大きくなるテーパ状であり、前記第２コア層のキャビティにより露出された第２ビアの上端に第２素子が接続されて実装される、請求項２７に記載の素子内蔵型印刷回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子内蔵型印刷回路基板及びその製造方法に関する。
【背景技術】
【０００２】
異種材料の積層形態に形成される多層印刷回路基板において、従来、積層される材料間の熱膨張係数のばらつきによる反り問題が絶えなかった。
【０００３】
ところで、印刷回路基板の反りは、パッケージを組み立てる際に半田ボールブリッジや浮き上がりなどの問題をもたらし、製品収率を低下させる原因となる。
【０００４】
近年、モバイル電子製品の薄型化の要求に応じて、パッケージング企業では、パッケージの厚さを減少させるために半導体パッケージ基板を薄板化する傾向にある。さらに、鉛を含む半田の使用による環境問題を克服するために、高い溶融点を有する無鉛半田の使用が増加している（例えば、特許文献１参照）。
【０００５】
したがって、半導体パッケージ基板が益々薄板化しており、これによって基板製造の際に発生する熱応力及び吸湿などによる反り及び歪み等の変形がさらに激しくなっている。また、パッケージングの際にもリフロー温度条件が上昇することにより、基板で発生する反り現象が増加している。そのため、深刻な収率問題をもたらし、不良発生の主要原因として浮かび上がってきた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】韓国公開特許第２０１２−００７７５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、同一の熱膨張係数（ＣＴＥ）を有する銅張積層板（ＣＣＬ）をビルドアップ層の両面に配置することで、反りを低減させた素子内蔵型印刷回路基板及びその製造方法を提供することをその目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施例による素子内蔵型印刷回路基板は、第１ビア、及び下面に形成された第１接続パッド用ビアランドを有する第１コア層と、前記第１コア層上に形成されており、第２接続パッドを有する多数の回路層、前記多数の回路層の間に形成された多数の絶縁層、及び前記多数の回路層を連結する第２ビアを備えるビルドアップ層と、前記ビルドアップ層上に形成され、キャビティを有する第２コア層と、を含む。
【０００９】
前記第１コア層は、素子内蔵用キャビティを有しており、前記キャビティに形成された第１素子をさらに含むことができる。
【００１０】
本発明は、前記露出された第２接続パッドに連結され、前記第２コア層のキャビティに内蔵された第２素子をさらに含むことができる。
【００１１】
前記第１ビアは、ビアの直径が下方に向かって次第に大きくなるテーパ状であり、前記第２コア層のキャビティにより露出された第２ビアの上端に接続されて実装された第２素子をさらに含むことができる。
【００１２】
前記第１及び第２コア層は、補強材が含浸された絶縁樹脂からなることができる。
【００１３】
前記第１及び第２コア層の熱膨張係数（ＣＴＥ）は、１〜５ｐｐｍ／℃であることができる。
【００１４】
前記第１及び第２コア層の熱膨張係数（ＣＴＥ）は、前記ビルドアップ層の熱膨張係数（ＣＴＥ）より小さいことができる。
【００１５】
本発明は、前記第１コア層の下部に形成され、前記第１接続パッドを露出させる開口部を有する第１半田レジスト層をさらに含むことができる。
【００１６】
本発明は、前記露出されたビルドアップ層上に形成され、前記第２接続パッドを露出させる開口部を有する第２半田レジスト層をさらに含むことができる。
【００１７】
前記第１及び第２ビアは、直径が下方に向かって次第に大きくなるテーパ状であることができる。
【００１８】
前記第１ビアは砂時計形状であり、前記第２ビアはビアの直径が下方に向かって次第に小さくなるテーパ状であることができる。
【００１９】
本発明は、前記第１接続パッド上に形成された外部接続端子をさらに含むことができる。
【００２０】
本発明は、前記第２コア層上に形成された外層回路層をさらに含むことができる。
【００２１】
本発明は、前記外層回路層上に形成された半田レジスト層をさらに含むことができる。
【００２２】
本発明の他の実施例による素子内蔵型印刷回路基板の製造方法は、第１ビア、及び下面に形成された第１接続パッド用ビアランドを有する第１コア層を準備する段階と、キャリアを準備する段階と、前記キャリアの両面に前記第１コア層を形成する段階と、前記第１コア層上に、第２接続パッドを有する多数の回路層、前記多数の回路層の間に形成された多数の絶縁層、及び前記多数の回路層を連結する第２ビアを備えるビルドアップ層を形成する段階と、前記ビルドアップ層上に、キャビティを有する第２コア層を形成する段階と、前記キャリアから前記第１コア層を分離する段階と、を含む。
【００２３】
第１コア層を準備する段階は、前記第１コア層に素子内蔵用キャビティを形成する段階と、前記素子内蔵用キャビティに第１素子を内蔵する段階と、を含むことができる。
【００２４】
本発明は、前記第１素子を内蔵する段階の前に、前記第１コア層の下面に保護フィルムを付着する段階と、前記キャリアから前記第１コア層を分離する段階の後に、前記保護フィルムを除去する段階と、をさらに含むことができる。
【００２５】
本発明は、前記保護フィルムを除去する段階の後に、前記第１接続パッドを露出させる開口部を有する第１半田レジスト層を形成する段階をさらに含むことができる。
【００２６】
本発明は、前記キャリアから前記第１コア層を分離する段階の後に、前記第２コア層のキャビティにより露出されたビルドアップ層上に、前記第２接続パッドを露出させる開口部を有する第２半田レジスト層を形成する段階をさらに含むことができる。
【００２７】
前記第１及び第２コア層は、補強材が含浸された絶縁樹脂からなることができる。
【００２８】
前記第１及び第２コア層の熱膨張係数（ＣＴＥ）は、１〜５ｐｐｍ／℃であることができる。
【００２９】
前記第１及び第２コア層の熱膨張係数（ＣＴＥ）は、前記ビルドアップ層の熱膨張係数（ＣＴＥ）より小さいことができる。
【００３０】
前記第１ビアは砂時計形状であり、前記第２ビアはビアの直径が下方に向かって次第に小さくなるテーパ状であることができる。
【００３１】
本発明は、前記第１コア層を分離する段階の後に、前記第１接続パッド上に外部接続端子を形成する段階をさらに含むことができる。
【００３２】
本発明は、前記キャリアから前記第１コア層を分離する段階の前に、前記第２コア層上に外層回路層を形成する段階をさらに含むことができる。
【００３３】
本発明は、前記外層回路層を形成する段階の後に、前記外層回路層上に半田レジスト層を形成する段階をさらに含むことができる。
【００３４】
本発明のさらに他の実施例による素子内蔵型印刷回路基板の製造方法は、キャビティを有する第２コア層を準備する段階と、キャリアを準備する段階と、前記キャリアの両面に第２コア層を形成する段階と、前記キャリアの一面と当接するように、前記第２コア層のキャビティに第２素子を実装する段階と、前記第２素子が実装された第２コア層上に、多数の回路層、前記多数の回路層の間に形成された多数の絶縁層、及び前記多数の回路層を連結する第２ビアを備えるビルドアップ層を形成する段階と、前記ビルドアップ層上に、第１ビア及び第１接続パッド用ビアランドを有する第１コア層を形成する段階と、前記キャリアから前記第２コア層を分離する段階と、を含む。
【００３５】
本発明は、前記キャリアから前記第２コア層を分離する段階の前に、前記第１接続パッドを露出させる開口部を有する第１半田レジスト層を形成する段階をさらに含むことができる。
【００３６】
本発明は、前記第１コア層を分離する段階の後に、前記第１接続パッド上に外部接続端子を形成する段階をさらに含むことができる。
【００３７】
前記第１コア層を準備する段階は、前記第１コア層に素子内蔵用キャビティを形成する段階と、前記素子内蔵用キャビティに第１素子を内蔵する段階と、を含むことができる。
【００３８】
前記第１及び第２コア層は、補強材が含浸された絶縁樹脂からなることができる。
【００３９】
前記第１及び第２コア層の熱膨張係数（ＣＴＥ）は、１〜５ｐｐｍ／℃であることができる。
【００４０】
前記第１及び第２コア層の熱膨張係数（ＣＴＥ）は、前記絶縁層の熱膨張係数（ＣＴＥ）より小さいことができる。
【００４１】
前記第１及び第２ビアは、直径が下方に向かって次第に大きくなるテーパ状であることができる。
【００４２】
前記第２ビアは、ビアの直径が下方に向かって次第に大きくなるテーパ状であり、前記第２コア層のキャビティにより露出された第２ビアの上端に第２素子が接続されて実装されることができる。
【発明の効果】
【００４３】
本発明の一実施例の素子内蔵型印刷回路基板及びその製造方法によると、同一の熱膨張係数（ＣＴＥ）を有する銅張積層板（ＣＣＬ）をビルドアップ層の両面に配置することで、反りを低減させることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施例による素子内蔵型印刷回路基板の構造を示した断面図である。
【図２】本発明の第２実施例による素子内蔵型印刷回路基板の構造を示した断面図である。
【図３】本発明の第３実施例による素子内蔵型印刷回路基板の構造を示した断面図である。
【図４】本発明の第４実施例による素子内蔵型印刷回路基板の構造を示した断面図である。
【図５】本発明の第５実施例による素子内蔵型印刷回路基板の構造を示した断面図である。
【図６】本発明の第６実施例による素子内蔵型印刷回路基板の構造を示した断面図である。
【図７】本発明の他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図８】本発明の他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図９】本発明の他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図１０】本発明の他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図１１】本発明の他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図１２】本発明の他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図１３】本発明の他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図１４】本発明の他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図１５】本発明の他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図１６】本発明の他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図１７】本発明の他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図１８】本発明のさらに他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図１９】本発明のさらに他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図２０】本発明のさらに他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図２１】本発明のさらに他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図２２】本発明のさらに他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図２３】本発明のさらに他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図２４】本発明のさらに他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【図２５】本発明のさらに他の実施例による素子内蔵型印刷回路基板の製造方法を示した工程フロー図である。
【発明を実施するための形態】
【００４５】
本発明の目的、特定の長所及び新規の特徴は、添付図面に係る以下の詳細な説明及び好ましい実施例によってさらに明らかになるであろう。本明細書において、各図面の構成要素に参照番号を付け加えるに際し、同一の構成要素に限っては、たとえ異なる図面に示されても、できるだけ同一の番号を付けるようにしていることに留意しなければならない。また、「一面」、「他面」、「第１」、「第２」などの用語は、一つの構成要素を他の構成要素から区別するために用いられるものであり、構成要素が前記用語によって限定されるものではない。以下、本発明を説明するにあたり、本発明の要旨を不明瞭にする可能性がある係る公知技術についての詳細な説明は省略する。
【００４６】
以下、添付図面を参照して、本発明の好ましい実施例を詳細に説明する。
【００４７】
（素子内蔵型印刷回路基板）
（第１実施例）
図１は、本発明の第１実施例による素子内蔵型印刷回路基板１０００の構造を示した断面図である。
【００４８】
図１に図示されたように、本発明の第１実施例による素子内蔵型印刷回路基板１０００は、第１ビア１０２、及び下面に形成された第１接続パッド１１１用ビアランドを有する第１コア層１００と、前記第１コア層１００上に形成されており、第２接続パッド１１２を有する多数の回路層１０１、前記多数の回路層１０１の間に形成された多数の絶縁層１０５、及び前記多数の回路層１０１を連結する第２ビア２０２を備えるビルドアップ層１０６と、前記ビルドアップ層１０６上に形成され、キャビティを有する第２コア層２００と、を含む。
【００４９】
前記絶縁層１０５としては、樹脂絶縁層を用いることができる。前記樹脂絶縁層としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらにガラス繊維または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグを用いることができ、また、熱硬化性樹脂及び／または光硬化性樹脂などを用いることができるが、特にこれに限定されるものではない。
【００５０】
前記回路層１０１は、回路基板分野において、回路用伝導性金属として用いられるものであれば、制限されずに使用可能であり、印刷回路基板では、銅を用いることが一般的である。
【００５１】
露出された回路層には、必要に応じて、表面処理層（不図示）をさらに形成することができる。
【００５２】
前記表面処理層は、当業界に公知された方法であれば、特に限定されるものではないが、例えば、電解金めっき（Ｅｌｅｃｔｒｏ  Ｇｏｌｄ  Ｐｌａｔｉｎｇ）、無電解金めっき（Ｉｍｍｅｒｓｉｏｎ  Ｇｏｌｄ  Ｐｌａｔｉｎｇ）、ＯＳＰ（ｏｒｇａｎｉｃ  ｓｏｌｄｅｒａｂｉｌｉｔｙ  ｐｒｅｓｅｒｖａｔｉｖｅ）、無電解スズめっき（Ｉｍｍｅｒｓｉｏｎ  Ｔｉｎ  Ｐｌａｔｉｎｇ）、無電解銀めっき（Ｉｍｍｅｒｓｉｏｎ  Ｓｉｌｖｅｒ  Ｐｌａｔｉｎｇ）、無電解ニッケルめっき／置換金めっき（ｅｌｅｃｔｒｏｌｅｓｓ  ｎｉｃｋｅｌ  ａｎｄ  ｉｍｍｅｒｓｉｏｎ  ｇｏｌｄ；ＥＮＩＧ）、ＤＩＧめっき（Ｄｉｒｅｃｔ  Ｉｍｍｅｒｓｉｏｎ  Ｇｏｌｄ  Ｐｌａｔｉｎｇ）、ＨＡＳＬ（Ｈｏｔ  Ａｉｒ  Ｓｏｌｄｅｒ  Ｌｅｖｅｌｌｉｎｇ）などにより形成することができる。
【００５３】
ここで、前記第１コア層１００は、素子内蔵用キャビティ１０３を有しており、前記キャビティ１０３に第１素子１１０を内蔵することができる（図１１参照）。
【００５４】
また、前記露出された第２接続パッド１１２と連結されるように、前記第２コア層２００のキャビティに第２素子１２０を内蔵することができる。
【００５５】
前記図面では、素子１１０、１２０の詳細な構成要素を省略して概略的に示したが、特にこれに限定されず、当業界に公知された全ての構造の半導体素子が、本発明の半導体素子内蔵型印刷回路基板に適用されることができることは、当業者であれば十分に認識できるであろう。
【００５６】
また、前記第１及び第２コア層１００、２００は、補強材が含浸された絶縁樹脂からなることができる。
【００５７】
ここで、補強材は、プリプレグ（ｐｒｅｐｒｅｇ）、ガラス繊維であることができるが、特にこれに限定されない。
【００５８】
また、前記第１及び第２コア層１００、２００の熱膨張係数（ＣＴＥ）は、１〜５ｐｐｍ／℃であることができる。また、前記第１及び第２コア層の熱膨張係数（ＣＴＥ）が、前記第１及び第２コア層の間に形成された前記ビルドアップ層１０６の熱膨張係数（ＣＴＥ）より小さいことができる。
【００５９】
ここで、前記第１コア層１００の下部には、前記第１接続パッド１１１を露出させる開口部を有する第１半田レジスト層１０７を形成することができる。
【００６０】
また、前記露出されたビルドアップ層１０６上には、前記第２接続パッド１１２を露出させる開口部を有する第２半田レジスト層２０３を形成することができる。
【００６１】
また、前記第１接続パッド１１１には、図示されていないが、外部接続端子をさらに形成することができる。
【００６２】
ここで、前記第２コア層２００上には、外層回路層２０１を形成することができ、前記外層回路層２０１上には、半田レジスト層２０４をさらに形成することができる。
【００６３】
また、前記第１ビア１０２は、砂時計形状であり、前記第２ビア２０２は、ビアの直径が下方に向かって次第に小さくなるテーパ状であることができる。
【００６４】
（第２実施例）
図２は、本発明の第２実施例による素子内蔵型印刷回路基板２０００の構造を示した断面図である。
【００６５】
図２に図示されたように、本発明の第２実施例による素子内蔵型印刷回路基板２０００は、第１ビア１０２、及び下面に形成された第１接続パッド１１１用ビアランドを有する第１コア層１００と、前記第１コア層１００上に形成されており、第２接続パッド１１２を有する多数の回路層１０１、前記多数の回路層１０１の間に形成された多数の絶縁層１０５、及び前記多数の回路層１０１を連結する第２ビア２０２を備えるビルドアップ層１０６と、前記ビルドアップ層１０６上に形成され、キャビティを有する第２コア層２００と、を含む。
【００６６】
ここで、前記第１コア層１００は、素子内蔵用キャビティ１０３を有しており、前記キャビティ１０３に第１素子１１０を内蔵することができる（図１１参照）。
【００６７】
また、図示されていないが、前記露出された第２接続パッド１１２と連結されるように、前記第２コア層２００のキャビティに第２素子１２０を内蔵することができる。
【００６８】
また、前記第１及び第２コア層１００、２００は、補強材が含浸された絶縁樹脂からなることができる。
【００６９】
ここで、補強材は、プリプレグ（ｐｒｅｐｒｅｇ）、ガラス繊維であることができるが、特にこれに限定されない。
【００７０】
また、前記第１及び第２コア層１００、２００の熱膨張係数（ＣＴＥ）は、１〜５ｐｐｍ／℃であることができる。また、前記第１及び第２コア層の熱膨張係数（ＣＴＥ）が、前記第１及び第２コア層の間に形成された前記ビルドアップ層１０６の熱膨張係数（ＣＴＥ）より小さいことができる。
【００７１】
ここで、前記第１コア層１００の下部には、前記第１接続パッド１１１を露出させる開口部を有する第１半田レジスト層１０７を形成することができる。
【００７２】
また、前記露出されたビルドアップ層１０６上には、前記第２接続パッド１１２を露出させる開口部を有する第２半田レジスト層２０３を形成することができる。
【００７３】
また、前記第１接続パッド１１１には、図示されていないが、外部接続端子をさらに形成することができる。
【００７４】
ここで、前記第２コア層２００上には、外層回路層２０１を形成することができる。
【００７５】
（第３実施例）
図３は、本発明の第３実施例による素子内蔵型印刷回路基板３０００の構造を示した断面図である。
【００７６】
図３に図示されたように、本発明の第３実施例による素子内蔵型印刷回路基板３０００は、第１ビア１０２、及び下面に形成された第１接続パッド１１１用ビアランドを有する第１コア層１００と、前記第１コア層１００上に形成されており、第２接続パッド１１２を有する多数の回路層１０１、前記多数の回路層１０１の間に形成された多数の絶縁層１０５、及び前記多数の回路層１０１を連結する第２ビア２０２を備えるビルドアップ層１０６と、前記ビルドアップ層１０６上に形成され、キャビティを有する第２コア層２００と、を含む。
【００７７】
ここで、前記第１コア層１００は、素子内蔵用キャビティ１０３を有しており、前記キャビティ１０３に第１素子１１０を内蔵することができる（図１１参照）。
【００７８】
また、図示されていないが、前記露出された第２接続パッド１１２と連結されるように、前記第２コア層２００のキャビティに第２素子１２０を内蔵することができる。
【００７９】
また、前記第１及び第２コア層１００、２００は、補強材が含浸された絶縁樹脂からなることができる。
【００８０】
ここで、補強材は、プリプレグ（ｐｒｅｐｒｅｇ）、ガラス繊維であることができるが、特にこれに限定されない。
【００８１】
また、前記第１及び第２コア層１００、２００の熱膨張係数（ＣＴＥ）は、１〜５ｐｐｍ／℃であることができる。また、前記第１及び第２コア層の熱膨張係数（ＣＴＥ）が、前記第１及び第２コア層の間に形成された前記ビルドアップ層１０６の熱膨張係数（ＣＴＥ）より小さいことができる。
【００８２】
ここで、前記第１コア層１００の下部には、前記第１接続パッド１１１を露出させる開口部を有する第１半田レジスト層１０７を形成することができる。
【００８３】
また、前記露出されたビルドアップ層１０６上には、前記第２接続パッド１１２を露出させる開口部を有する第２半田レジスト層２０３を形成することができる。
【００８４】
また、前記第１接続パッド１１１には、図示されていないが、外部接続端子をさらに形成することができる。
【００８５】
（第４実施例）
図４は、本発明の第４実施例による素子内蔵型印刷回路基板４０００の構造を示した断面図である。
【００８６】
図４に図示されたように、本発明の第４実施例による素子内蔵型印刷回路基板４０００は、第１ビア１０２、及び下面に形成された第１接続パッド１１１用ビアランドを有する第１コア層１００と、前記第１コア層１００上に形成されており、多数の回路層１０１、前記多数の回路層１０１の間に形成された多数の絶縁層１０５、及び前記多数の回路層１０１を連結する第２ビア２０２を備えるビルドアップ層１０６と、前記ビルドアップ層１０６上に形成され、キャビティ２０５を有する第２コア層２００と、を含む。
【００８７】
また、前記第１及び第２コア層１００、２００は、補強材が含浸された絶縁樹脂からなることができる。
【００８８】
ここで、補強材は、プリプレグ（ｐｒｅｐｒｅｇ）、ガラス繊維であることができるが、特にこれに限定されない。
【００８９】
また、前記第１及び第２コア層１００、２００の熱膨張係数（ＣＴＥ）は、１〜５ｐｐｍ／℃であることができる。また、前記第１及び第２コア層の熱膨張係数（ＣＴＥ）が、前記第１及び第２コア層の間に形成された前記ビルドアップ層１０６の熱膨張係数（ＣＴＥ）より小さいことができる。
【００９０】
ここで、前記第１コア層１００の下部には、前記第１接続パッド１１１を露出させる開口部を有する第１半田レジスト層１０７を形成することができる。
【００９１】
また、前記第１接続パッド１１１には、外部接続端子をさらに形成することができる。
【００９２】
また、前記第１及び第２ビア１０２、２０２は、直径が下方に向かって次第に大きくなるテーパ状であることができる。
【００９３】
また、前記第２コア層２００のキャビティ２０５により露出された第２ビア２０２の上端に接続させて第２素子１２０を実装することができる。
【００９４】
（第５実施例）
図５は、本発明の第５実施例による素子内蔵型印刷回路基板５０００の構造を示した断面図である。
【００９５】
図５に図示されたように、本発明の第５実施例による素子内蔵型印刷回路基板５０００は、第１ビア１０２、及び下面に形成された第１接続パッド１１１用ビアランドを有する第１コア層１００と、前記第１コア層１００上に形成されており、多数の回路層１０１、前記多数の回路層１０１の間に形成された多数の絶縁層１０５、及び前記多数の回路層１０１を連結する第２ビア２０２を備えるビルドアップ層１０６と、前記ビルドアップ層１０６上に形成され、キャビティ２０５を有する第２コア層２００と、を含む。
【００９６】
ここで、前記第１コア層１００は、素子内蔵用キャビティ１０３を有しており、前記キャビティ１０３に第１素子１１０を内蔵することができる（図１１参照）。
【００９７】
また、前記第１及び第２コア層１００、２００は、補強材が含浸された絶縁樹脂からなることができる。
【００９８】
ここで、補強材は、プリプレグ（ｐｒｅｐｒｅｇ）、ガラス繊維であることができるが、特にこれに限定されない。
【００９９】
また、前記第１及び第２コア層１００、２００の熱膨張係数（ＣＴＥ）は、１〜５ｐｐｍ／℃であることができる。また、前記第１及び第２コア層の熱膨張係数（ＣＴＥ）が、前記第１及び第２コア層の間に形成された前記ビルドアップ層１０６の熱膨張係数（ＣＴＥ）より小さいことができる。
【０１００】
ここで、前記第１コア層１００の下部には、前記第１接続パッド１１１を露出させる開口部を有する第１半田レジスト層１０７を形成することができる。
【０１０１】
また、前記第１接続パッド１１１には、外部接続端子をさらに形成することができる。
【０１０２】
また、前記第１及び第２ビア１０２、２０２は、直径が下方に向かって次第に大きくなるテーパ状であることができる。
【０１０３】
また、前記第２コア層２００のキャビティ２０５により露出された第２ビア２０２の上端に接続させて第２素子１２０を実装することができる。
【０１０４】
（第６実施例）
図６は、本発明の第６実施例による素子内蔵型印刷回路基板６０００の構造を示した断面図である。
【０１０５】
図６に図示されたように、本発明の第６実施例による素子内蔵型印刷回路基板６０００は、第１ビア１０２、及び下面に形成された第１接続パッド１１１用ビアランドを有する第１コア層１００と、前記第１コア層１００上に形成されており、多数の回路層１０１、前記多数の回路層１０１の間に形成された多数の絶縁層１０５、及び前記多数の回路層１０１を連結する第２ビア２０２を備えるビルドアップ層１０６と、前記ビルドアップ層１０６上に形成され、キャビティ２０５を有する第２コア層２００と、を含む。
【０１０６】
また、前記第１及び第２コア層１００、２００は、補強材が含浸された絶縁樹脂からなることができる。
【０１０７】
ここで、補強材は、プリプレグ（ｐｒｅｐｒｅｇ）、ガラス繊維であることができるが、特にこれに限定されない。
【０１０８】
また、前記第１及び第２コア層１００、２００の熱膨張係数（ＣＴＥ）は、１〜５ｐｐｍ／℃であることができる。また、前記第１及び第２コア層の熱膨張係数（ＣＴＥ）が、前記第１及び第２コア層の間に形成された前記ビルドアップ層１０６の熱膨張係数（ＣＴＥ）より小さいことができる。
【０１０９】
ここで、前記第１コア層１００の下部には、前記第１接続パッド１１１を露出させる開口部を有する第１半田レジスト層１０７を形成することができる。
【０１１０】
また、前記第１接続パッド１１１には、外部接続端子がさらに形成することができる。
【０１１１】
また、前記第１及び第２ビア１０２、２０２は、直径が下方に向かって次第に大きくなるテーパ状であることができる。
【０１１２】
また、前記第２コア層２００のキャビティ２０５により露出された第２ビア２０２の上端に接続させて第２素子１２０を実装することができる。
【０１１３】
ここで、前記第２コア層２００上には、外層回路層２０１を形成することができる。
【０１１４】
（素子内蔵型印刷回路基板の製造方法）
（第１素子内蔵型印刷回路基板の製造方法）
図７から図１７は、本発明の他の実施例による素子内蔵型印刷回路基板の製造方法の工程フロー図である。
【０１１５】
先ず、図７に図示したように、第１コア層１００を準備する。
【０１１６】
この際、前記第１コア層１００は、補強材が含浸された絶縁樹脂からなることができる。
【０１１７】
次に、図８に図示したように、前記第１コア層１００に上部ビアホールを加工することができる。
【０１１８】
ここで、前記ビアホールを加工する方法としては、ＣＯ２レーザー、ＹＡＧレーザーを用いることができるが、特にこれに限定されるものではない。
【０１１９】
次に、図９に図示したように、前記第１コア層１００において、上部ビアホールと対応する位置に下部ビアホールを加工することができる。
【０１２０】
次に、図１０に図示したように、前記上部ビアホール及び前記下部ビアホールにめっきを行うことで、第１接続パッド１１１を含む第１ビア１０２を形成することができる。
【０１２１】
前記第１ビア１０２は、砂時計形状であることができる。
【０１２２】
次に、図１１に図示したように、前記第１コア層１００に素子内蔵用キャビティ１０３を形成することができる。
【０１２３】
次に、図１２に図示したように、前記第１コア層１００の下面に保護フィルム１０４を付着することができる。
【０１２４】
また、前記保護フィルム１０４上に、前記キャビティ１０３を介して第１素子１１０を内蔵することができる。
【０１２５】
前記図面では、素子１１０の詳細な構成要素を省略して概略的に示したが、特にこれに限定されず、当業界に公知された全ての構造の半導体素子が本発明の半導体素子内蔵型印刷回路基板に適用されることができることは、当業者であれば十分に認識できるであろう。
【０１２６】
次に、図１３に図示したように、前記第１コア層１００をキャリア３００の両面に形成することができる。
【０１２７】
その後、図１４に図示したように、前記第１コア層１００上に、第２接続パッド１１２を有する多数の回路層１０１、前記多数の回路層１０１の間に形成された多数の絶縁層１０５、及び前記多数の回路層１０１を連結する第２ビア２０２を備えるビルドアップ層１０６を形成することができる。
【０１２８】
前記回路層１０１としては、回路基板分野において回路用伝導性金属として用いられるものであれば制限されずに使用可能であり、印刷回路基板では、銅を用いることが一般的である。
【０１２９】
露出された回路層には、必要に応じて、表面処理層（不図示）をさらに形成することができる。
【０１３０】
前記表面処理層は、当業界に公知された方法であれば、特に限定されるものではないが、例えば、電解金めっき（Ｅｌｅｃｔｒｏ  Ｇｏｌｄ  Ｐｌａｔｉｎｇ）、無電解金めっき（Ｉｍｍｅｒｓｉｏｎ  Ｇｏｌｄ  Ｐｌａｔｉｎｇ）、ＯＳＰ（ｏｒｇａｎｉｃ  ｓｏｌｄｅｒａｂｉｌｉｔｙ  ｐｒｅｓｅｒｖａｔｉｖｅ）、無電解スズめっき（Ｉｍｍｅｒｓｉｏｎ  Ｔｉｎ  Ｐｌａｔｉｎｇ）、無電解銀めっき（Ｉｍｍｅｒｓｉｏｎ  Ｓｉｌｖｅｒ  Ｐｌａｔｉｎｇ）、無電解ニッケルめっき／置換金めっき（ｅｌｅｃｔｒｏｌｅｓｓ  ｎｉｃｋｅｌ  ａｎｄ  ｉｍｍｅｒｓｉｏｎ  ｇｏｌｄ；ＥＮＩＧ）、ＤＩＧめっき（Ｄｉｒｅｃｔ  Ｉｍｍｅｒｓｉｏｎ  Ｇｏｌｄ  Ｐｌａｔｉｎｇ）、ＨＡＳＬ（Ｈｏｔ  Ａｉｒ  Ｓｏｌｄｅｒ  Ｌｅｖｅｌｌｉｎｇ）などにより形成することができる。
【０１３１】
前記絶縁層１０５としては、樹脂絶縁層を用いることができる。前記樹脂絶縁層としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらにガラス繊維または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグを用いることができ、また、熱硬化性樹脂及び／または光硬化性樹脂などを用いることができるが、特にこれに限定されるものではない。
【０１３２】
ここで、前記第２ビア２０２は、ビアの直径が下方に向かって次第に小さくなるテーパ状であることができる。
【０１３３】
次に、図１５に図示したように、前記ビルドアップ層１０６上に、キャビティを有する第２コア層２００を形成することができる。
【０１３４】
この際、前記第２コア層２００は、補強材が含浸された絶縁樹脂からなることができる。
【０１３５】
また、前記第２コア層２００上に外層回路層２０１を形成することができる。
【０１３６】
ここで、前記外層回路層２０１上に半田レジスト層２０４をさらに形成することができる。
【０１３７】
また、前記第１及び第２コア層１００、２００の熱膨張係数（ＣＴＥ）は、１〜５ｐｐｍ／℃であることができ、前記第１及び第２コア層の熱膨張係数（ＣＴＥ）が、前記第１及び第２コア層１００、２００の間に形成された前記ビルドアップ層１０６の熱膨張係数（ＣＴＥ）より小さいことができる。
【０１３８】
次に、図１６に図示したように、前記キャリア３００から前記第１コア層１００を分離することができる。
【０１３９】
次に、図１７に図示したように、前記分離された第１コア層１００の下面に、前記第１接続パッド１１１を露出させる開口部を有する第１半田レジスト層１０７を形成することができる。
【０１４０】
前記第１半田レジスト層１０７の下面には、図示していないが、外部接続端子をさらに形成することができる。
【０１４１】
また、前記第２コア層２００のキャビティ２０５により露出されたビルドアップ層１０６上に、前記第２接続パッド１１２を露出させる開口部を有する第２半田レジスト層２０３を形成することができる。また、前記第２接続パッド１１２と電気的に連結されるように、前記第２コア層２００のキャビティ２０５に第２素子１２０を内蔵することができる。
【０１４２】
（第２素子内蔵型印刷回路基板の製造方法）
図１８から図２５は、本発明のさらに他の実施例による素子内蔵型印刷回路基板の製造方法の工程フロー図である。
【０１４３】
先ず、図１８に図示したように、キャビティを有する第２コア層２００を準備する。
【０１４４】
この際、前記第２コア層２００は、補強材が含浸された絶縁樹脂からなることができる。
【０１４５】
次に、図１９に図示したように、キャリア３００を準備する。
【０１４６】
その後、図２０に図示したように、前記準備されたキャリア３００の両面に前記第２コア層２００を形成する。
【０１４７】
次に、図２１に図示したように、前記キャリアの一面と当接するように、前記第２コア層２００のキャビティに第２素子１２０を内蔵することができる。
【０１４８】
次に、図２２に図示したように、前記第２素子１２０が内蔵された前記第２コア層２００上に、多数の回路層１０１、前記多数の回路層１０１の間に形成された多数の絶縁層１０５、及び前記多数の回路層１０１を連結する第２ビア２０２を備えるビルドアップ層１０６を形成することができる。
【０１４９】
前記回路層１０１としては、回路基板分野において回路用伝導性金属で用いられるものであれば制限されずに使用可能であり、印刷回路基板では、銅を用いることが一般的である。
【０１５０】
露出された回路層には、必要に応じて、表面処理層（不図示）をさらに形成することができる。
【０１５１】
前記表面処理層は、当業界に公知された方法であれば、特に限定されるものではないが、例えば、電解金めっき（Ｅｌｅｃｔｒｏ  Ｇｏｌｄ  Ｐｌａｔｉｎｇ）、無電解金めっき（Ｉｍｍｅｒｓｉｏｎ  Ｇｏｌｄ  Ｐｌａｔｉｎｇ）、ＯＳＰ（ｏｒｇａｎｉｃ  ｓｏｌｄｅｒａｂｉｌｉｔｙ  ｐｒｅｓｅｒｖａｔｉｖｅ）、無電解スズめっき（Ｉｍｍｅｒｓｉｏｎ  Ｔｉｎ  Ｐｌａｔｉｎｇ）、無電解銀めっき（Ｉｍｍｅｒｓｉｏｎ  Ｓｉｌｖｅｒ  Ｐｌａｔｉｎｇ）、無電解ニッケルめっき／置換金めっき（ｅｌｅｃｔｒｏｌｅｓｓ  ｎｉｃｋｅｌ  ａｎｄ  ｉｍｍｅｒｓｉｏｎ  ｇｏｌｄ；ＥＮＩＧ）、ＤＩＧめっき（Ｄｉｒｅｃｔ  Ｉｍｍｅｒｓｉｏｎ  Ｇｏｌｄ  Ｐｌａｔｉｎｇ）、ＨＡＳＬ（Ｈｏｔ  Ａｉｒ  Ｓｏｌｄｅｒ  Ｌｅｖｅｌｌｉｎｇ）などにより形成することができる。
【０１５２】
前記絶縁層１０５としては、樹脂絶縁層を用いることができる。前記樹脂絶縁層としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらにガラス繊維または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグを用いることができ、また、熱硬化性樹脂及び／または光硬化性樹脂などを用いることができるが、特にこれに限定されるものではない。
【０１５３】
ここで、前記第２ビア２０２は、ビアの直径が下方に向かって次第に大きくなるテーパ状であることができる。
【０１５４】
次に、図２３に図示したように、前記ビルドアップ層１０６上に、第１ビア１０２及び第１接続パッド１１１用ビアランドを有する第１コア層１００を形成することができる。
【０１５５】
また、図示していないが、前記第１コア層１００に素子内蔵用キャビティを形成し、前記キャビティに第１素子１１０を内蔵することができる。
【０１５６】
また、前記第１及び第２コア層１００、２００の熱膨張係数（ＣＴＥ）は、１〜５ｐｐｍ／℃であることができ、前記第１及び第２コア層の熱膨張係数（ＣＴＥ）が、前記第１及び第２コア層１００、２００の間に形成された前記ビルドアップ層１０６の熱膨張係数（ＣＴＥ）より小さいことができる。
【０１５７】
ここで、前記第１ビア１０２は、ビアの直径が下方に向かって次第に大きくなるテーパ状であることができる。
【０１５８】
また、前記第１接続パッド１１１を露出させる開口部を有する第１半田レジスト層１０７を形成することができ、前記第１接続パッド１１１に外部接続端子をさらに形成することができる。
【０１５９】
次に、図２４に図示したように、前記キャリア３００から前記第２コア層２００を分離することができる。
【０１６０】
その後、図２５に図示したように、前記第２コア層２００上に外層回路層をさらに形成することができる。
【０１６１】
本発明の一実施例の素子内蔵型印刷回路基板及びその製造方法によると、同一の熱膨張係数（ＣＴＥ）を有する銅張積層板（ＣＣＬ）をビルドアップ層の両面に配置することにより、反りを低減する効果を奏することができる。これにより、パッケージ実装の際における収率を確保することができるという長所がある。
【０１６２】
以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは本発明を具体的に説明するためのものであり、本発明はこれに限定されず、該当分野における通常の知識を有する者であれば、本発明の技術的思想内にての変形や改良が可能であることは明白であろう。
【０１６３】
本発明の単純な変形乃至変更はいずれも本発明の領域に属するものであり、本発明の具体的な保護範囲は添付の特許請求の範囲により明確になるであろう。
【産業上の利用可能性】
【０１６４】
本発明は、素子内蔵型印刷回路基板及びその製造方法に適用可能である。
【符号の説明】
【０１６５】
１０００、２０００、３０００、４０００、５０００、６０００  素子内蔵型印刷回路基板
１００  第１コア層
１０１、２０１  回路層
１０２  第１ビア
１０３、２０５  キャビティ
１０４  保護フィルム
１０５  絶縁層
１０６  ビルドアップ層
１０７、２０３、２０４  半田レジスト層
１１０  第１素子（素子）
１１１  第１接続パッド
１１２  第２接続パッド
１２０  第２素子（素子）
２００  第２コア層
２０２  第２ビア
３００  キャリア
【図１】
2015065400.tif 000003
【図２】
2015065400.tif 000004
【図３】
2015065400.tif 000005
【図４】
2015065400.tif 000006
【図５】
2015065400.tif 000007
【図６】
2015065400.tif 000008
【図７】
2015065400.tif 000009
【図８】
2015065400.tif 000010
【図９】
2015065400.tif 000011
【図１０】
2015065400.tif 000012
【図１１】
2015065400.tif 000013
【図１２】
2015065400.tif 000014
【図１３】
2015065400.tif 000015
【図１４】
2015065400.tif 000016
【図１５】
2015065400.tif 000017
【図１６】
2015065400.tif 000018
【図１７】
2015065400.tif 000019
【図１８】
2015065400.tif 000020
【図１９】
2015065400.tif 000021
【図２０】
2015065400.tif 000022
【図２１】
2015065400.tif 000023
【図２２】
2015065400.tif 000024
【図２３】
2015065400.tif 000025
【図２４】
2015065400.tif 000026
【図２５】
2015065400.tif 000027