(57)【要約】【課題】機能ブロック間の異常の有無をより詳細に判定できる半導体装置、及び機能ブロック間の不良を救済する不良救済方法を提供する。【解決手段】半導体装置は、入力端子１７と、入力端子１７に入力された信号が通る第１の機能ブロックＡと、第１の機能ブロックＡから出力された信号がデータ配線を介して伝達される第２の機能ブロックＢと、入力端子１７に入力される所定の信号に応じた期待値を出力する期待値選択部２３と、第２の機能ブロックＢの入力側インターフェース回路１３からデータ配線を通過した信号を取り出し、期待値と比較する比較部２４と、不良要因分析部３１と有する。不良要因分析部３１は、比較部２４の比較結果から第１の機能ブロックＡと第２の機能ブロックＢとの接続部の良否を判定する。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力端子と、
前記入力端子に入力された入力信号が入力される第１の機能ブロックと、
前記第１の機能ブロックから出力された信号がデータ配線を有する接続部を介して伝達される第２の機能ブロックと、
前記入力信号に応じた期待値を出力する期待値選択部と、
前記接続部のデータ配線を介して伝達された信号に基づく信号が前記第２の機能ブロックの入力側インターフェース回路から出力され、前記入力側インターフェース回路から出力される信号の値と前記期待値とを比較する比較部と、
前記比較部の比較結果から前記第１の機能ブロックと前記第２の機能ブロックとの間の前記接続部の良否を判定する不良要因分析部と
を有することを特徴とする半導体装置。
【請求項２】
前記比較部は、前記入力側インターフェース回路から出力される信号が入力されるシフトレジスタと、前記シフトレジスタの出力と前記期待値とを比較する比較器とを有し、
前記シフトレジスタは前記第２の機能ブロックのクロック信号と同じクロック信号に基づいて前記シフトレジスタに入力される信号をシフトすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
更に、前記不良要因分析部の出力に応じた信号を前記比較部及び前記第２の機能ブロックへ出力するリアクション制御部を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記比較部は、前記リアクション制御部から出力される信号に応じて前記シフトレジスタから出力される信号を前記第２の機能ブロックの前記入力側インターフェース回路に供給する救済データ出力部を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記接続部は、
前記データ配線に並行して配置された冗長配線と、
前記リアクション制御部から出力される信号に応じて前記データ配線の信号経路を前記冗長配線に切り替える切替器とを有し、
前記不良要因分析部の出力に応じた信号を前記比較部及び前記接続部へ出力するリアクション制御部を有することを特徴とする請求項２に記載の半導体装置。
【請求項６】
第１の機能ブロックから送られてきた信号に基づく信号を第２の機能ブロックの入力側インターフェース回路から出力し、
前記入力側インターフェース回路から出力される信号を前記第２の機能ブロックのクロック信号と同一のクロック信号によりシフトするシフトレジスタに入力し、
前記シフトレジスタの出力と前記入力側インターフェース回路から出力される信号に応じた期待値とを比較器により比較し、
前記比較器による比較結果に基づいて不良要因分析部により前記第１の機能ブロックと前記第２の機能ブロックとの間の接続部の不良を判定し、
前記不良要因分析部により前記接続部に不良があると判定されたときに、前記不良要因分析部から出力される信号に応じて前記接続部の不良救済処理を行う
ことを特徴とする半導体装置の不良救済方法。
【請求項７】
前記不良救済処理では、前記第２の機能ブロックの前記入力側インターフェース回路から出力される信号を前記シフトレジスタでシフトし、前記不良要因分析部から出力される信号に応じて前記シフトレジスタから出力される信号を前記入力側インターフェース回路に供給することを特徴とする請求項６に記載の半導体装置の不良救済方法。
【請求項８】
前記不良救済処理では、前記不良要因分析部から出力される信号に応じて前記接続部の信号経路を、前記接続部に配置されたデータ配線から前記データ配線と並行して配置された冗長配線に切り替えることを特徴とする請求項６に記載の半導体装置の不良救済方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその不良救済方法に関する。
【背景技術】
【０００２】
近年、半導体装置（ＬＳＩ：Large Scale Integration circuit）の高機能化に伴って回路設計が複雑化している。このため、ＩＰマクロと呼ばれる既設計回路モジュールを組み合わせて新規の半導体装置を設計するようになった。以下、ＩＰマクロにより設計された回路ブロックを、機能ブロックと呼ぶ。
【０００３】
一般的にＩＰマクロ内部の詳細な仕様は公開されていないため、複数の機能ブロックを組み合わせると問題が発生しやすい。この場合、原因が機能ブロック内にあるのか、機能ブロック間の接続部にあるのかを特定することが重要である。
【０００４】
通常、機能ブロックには、ＢＩＳＴ（built-in self test）回路と呼ばれる自己診断回路が設けられている。そのため、機能ブロック毎にＢＩＳＴ試験を行えば、各機能ブロックの異常の有無を判定することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−４０８９９号公報
【特許文献２】特開２００９−１２２００９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
機能ブロック間の異常の有無をより詳細に判定できる半導体装置、及び機能ブロック間の不良を救済する不良救済方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
開示の技術の一観点によれば、入力端子と、前記入力端子に入力された入力信号が入力される第１の機能ブロックと、前記第１の機能ブロックから出力された信号がデータ配線を有する接続部を介して伝達される第２の機能ブロックと、前記入力信号に応じた期待値を出力する期待値選択部と、前記接続部のデータ配線を介して伝達された信号に基づく信号が前記第２の機能ブロックの入力側インターフェース回路から出力され、前記入力側インターフェース回路から出力される信号の値と前記期待値とを比較する比較部と、前記比較部の比較結果から前記第１の機能ブロックと前記第２の機能ブロックとの間の前記接続部の良否を判定する不良要因分析部とを有する半導体装置が提供される。
【０００８】
開示の技術の他の一観点によれば、第１の機能ブロックから送られてきた信号に基づく信号を第２の機能ブロックの入力側インターフェース回路から出力し、前記入力側インターフェース回路から出力される信号を前記第２の機能ブロックのクロック信号と同一のクロック信号によりシフトするシフトレジスタに入力し、前記シフトレジスタの出力と前記入力側インターフェース回路から出力される信号に応じた期待値とを比較器により比較し、前記比較器による比較結果に基づいて不良要因分析部により前記第１の機能ブロックと前記第２の機能ブロックとの間の接続部の不良を判定し、前記不良要因分析部により前記接続部に不良があると判定されたときに、前記不良要因分析部から出力される信号に応じて前記接続部の不良救済処理を行う半導体装置の不良救済方法が提供される。
【発明の効果】
【０００９】
上記一観点に係る半導体装置及び不良救済方法によれば、機能ブロック間の異常の有無をより詳細に判定することができる。そして、その判定結果に応じた適切な不良救済が可能になる。
【図面の簡単な説明】
【００１０】
【図１】図１は、複数の機能ブロックにより構成される半導体装置の一例を示す模式図である。
【図２】図２は、第１の実施形態に係る半導体装置の一例を示す模式図である。
【図３】図３は、テスト制御信号生成部の構成を示すブロック図である。
【図４】図４は、機能ブロックのＩＦ回路を詳細に示すブロック図である。
【図５】図５は、比較部を詳細に示すブロック図である。
【図６】図６は、第１の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その１）である。
【図７】図７は、第１の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その２）である。
【図８】図８は、第１の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その３）である。
【図９】図９は、第１の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その４）である。
【図１０】図１０は、疎通テスト信号の一例を示す図である。
【図１１】図１１は、不良要因分析部による位相不良の有無及びパターン不良の有無の判定方法の例を示す図である。
【図１２】図１２は、不良要因分析部による不良要因の分析例を示す模式図である。
【図１３】図１３は、位相不良の救済処理方法を示す図である。
【図１４】図１４は、機能ブロック間接続部のデータ配線が複数の場合の比較部の構成例を示すブロック図である。
【図１５】図１５は、第２の実施形態に係る半導体装置の一例を示す模式図である。
【図１６】図１６（ａ），（ｂ）は、パターン不良の救済処理方法を示す模式図である。
【図１７】図１７は、第２の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その１）である。
【図１８】図１８は、第２の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その２）である。
【図１９】図１９は、第２の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その３）である。
【図２０】図２０は、第２の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その４）である。
【図２１】図２１は、第２の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その５）である。
【図２２】図２２は、第２の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その６）である。
【図２３】図２３は、第２の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その７）である。
【図２４】図２４は、第２の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その８）である。
【図２５】図２５は、第２の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その９）である。
【図２６】図２６は、第２の実施形態に係る半導体装置のテスト時の動作を説明するフローチャート（その１０）である。
【図２７】図２７は、第２の実施形態の変形例を示す図（その１）である。
【図２８】図２８は、第２の実施形態の変形例を示す図（その２）である。
【発明を実施するための形態】
【００１１】
以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。
【００１２】
前述したように、複数の機能ブロックを組み合わせると問題が発生しやすい。問題が発生した場合、原因が機能ブロック内にあるのか、機能ブロック間の接続部にあるのかを特定することが重要である。そこで、通常、ＢＩＳＴ回路による主回路のチェックとは別に、疎通試験（スキャンテストともいう）を実施して、機能ブロック間の接続部のチェックを行っている。
【００１３】
図１は、複数の機能ブロックにより構成される半導体装置の一例を示す模式図である。
【００１４】
この図１に例示した半導体装置は、４個の機能ブロックＡ〜Ｄを有する。機能ブロックＡ〜Ｄはそれぞれ、主回路１１と、ＢＩＳＴ回路１２と、入力側インターフェース回路１３と、出力側インターフェース回路１６と、２入力１出力の入力側切替器（セレクタ）１４と、１入力２出力の出力側切替器（セレクタ）１５とを有する。
【００１５】
以下、インターフェース回路１３をＩＦ回路１３と記載し、インターフェース回路１６をＩＦ回路１６と記載する。また、図１中の符号１７は当該半導体装置の入力端子であり、符号１８は当該半導体装置の出力端子である。
【００１６】
機能ブロックＡ〜Ｄは、それぞれ固有の周波数のクロック信号CLKA〜CLKDに同期したタイミングで動作する。また、入力側切替器１４の第１の入力端子はＢＩＳＴ回路１２の出力に接続され、第２の入力端子は入力側ＩＦ回路１３の出力に接続され、出力端子は主回路１１の入力に接続されている。更に、出力側切替器１５の入力端子は主回路１１の出力に接続され、第１の出力端子はＢＩＳＴ回路１２の入力に接続され、第２の出力端子は出力側ＩＦ回路１６の入力に接続されている。
【００１７】
通常動作時には、入力側切替器１４により入力側ＩＦ回路１３と主回路１１とが接続され、出力側切替器１５により主回路１１と出力側ＩＦ回路１６とが接続される。この場合、各機能ブロックＡ〜Ｄの主回路１１は、入力側ＩＦ回路１３を介して入力された信号に対しそれぞれ所定の信号処理を実施し、出力側ＩＦ回路１６を介して次段の機能ブロック又は出力端子１８に信号を出力する。
【００１８】
ＢＩＳＴ試験時には、入力側切替器１４によりＢＩＳＴ回路１２の出力と主回路１１の入力とが接続され、出力側切替器１５により主回路１１の出力とＢＩＳＴ回路１２の入力とが接続される。この場合、ＢＩＳＴ回路１２は主回路１１に所定の信号を出力し、主回路１１から出力される信号に応じて主回路１１の良否を判定する。
【００１９】
疎通試験時には、図１中に太線の矢印で示すように、各機能ブロックＡ〜Ｄの主回路１１をバイパスするようにして各機能ブロックＡ〜Ｄ間の接続部を直列に接続する。そして、機能ブロックＡの出力側ＩＦ回路１６に所定の信号を入力し、機能ブロックＤの入力側ＩＦ回路１３から出力される信号により、異常の有無を判定する。
【００２０】
しかしながら、上述した疎通試験では、以下に示す問題点がある。
【００２１】
上述の疎通試験では、信号経路及び動作周波数が通常動作時と異なる。このため、疎通試験で異常なしと判定されても、通常動作時に異常が発生することがある。例えば、疎通試験で異常なしと判定されても、通常動作時には機能ブロック毎にクロック信号の周波数が異なることに起因して、ビットスリップと呼ばれる位相不良が発生することがある。また、疎通試験で異常なしと判定されても、通常動作時には信号経路が異なるため、クロストークノイズ等が原因となって信号のパターンが変化するパターン不良が発生することもある。
【００２２】
更に、上述の疎通試験では、不良の有無を検査することはできても不良個所を特定できないので、不良が発生した半導体装置の救済ができないという問題もある。
【００２３】
以下の実施形態では、機能ブロック間の異常の有無をより詳細に判定できる半導体装置、及び機能ブロック間の不良を救済する不良救済方法について説明する。
【００２４】
（第１の実施形態）
図２は、第１の実施形態に係る半導体装置の一例を示す模式図である。図２において、図１と同一物には同一符号を付している。
【００２５】
図２に示すように、本実施形態に係る半導体装置は、機能ブロックＡ〜Ｄと、テスト制御信号生成部２１と、期待値データ格納部２２と、期待値選択部２３と、比較部２４と、ＢＩＳＴ結果集約部３０と、不良要因分析部３１と、リアクション制御部３２とを有する。
【００２６】
テスト制御信号生成部２１は、図３に示すように診断パターン判別部４１と、制御信号生成部４２とを有する。テスト制御信号生成部２１は、入力端子１７に所定の信号が入力されると、診断パターン判別部４１で信号に含まれる診断パターンの指示を判別し、制御信号生成部４２で診断パターンの指示に応じたテスト制御信号を生成する。制御信号生成部４２で生成されたテスト制御信号は、期待値選択部２３、比較部２４、不良要因分析部３１、及びリアクション制御部３２等に供給される。
【００２７】
期待値データ格納部２２には、テスト制御信号に応じた複数の期待値データが格納されている。期待値選択部２３は、テスト制御信号生成部２１から供給されるテスト制御信号に応じた期待値を期待値データ格納部２２から抽出し、比較部２４に出力する。
【００２８】
比較部２４は、診断データ選択部２５、シフトレジスタ２６、比較器２７、及び救済データ出力部２８を有する。また、比較部２４には、機能ブロックＢ〜Ｄに供給されるのと同様のクロック信号CLKB〜CLKDが供給される。
【００２９】
比較部２４の詳細は後述するが、比較部２４は不良要因分析部３１と協働して、位相不良（ビットスリップ）及びパターン不良の有無を調べる。そして、位相不良が有る場合は、リアクション制御部３２から出力される救済制御信号により救済データ出力部２８が機能し、該当する機能ブロックの入力側ＩＦ回路１３に救済データを出力して、位相不良を救済する。
【００３０】
ＢＩＳＴ結果集約部３０には、機能ブロックＡ〜Ｄの各ＢＩＳＴ回路１２からＢＩＳＴ試験結果が伝達される。不良要因分析部３１は、テスト制御信号生成部２１から出力されるテスト制御信号と、比較部２４の比較器２７から出力される信号と、ＢＩＳＴ結果集約部３０から出力される信号とに基づいて不良の有無を調べ、不良がある場合は不良要因を分析する。そして、不良要因分析部３１は、不良要因の分析結果に応じた信号をリアクション制御部３２に出力する。
【００３１】
リアクション制御部３２は、通知制御部３２ａ、保護制御部３２ｂ及び救済制御部３２ｃを有し、不良要因分析部３１から出力される信号に応じたリアクションを行う。例えば、当該半導体装置に不良が発生した場合、通知制御部３２ａは不良が発生したことを後段の電子回路等に通知するための通知信号を出力する。また、保護制御部３２ｂは、当該半導体装置の不良が原因となる後段電子回路の不具合の発生を回避するための保護制御信号を出力する。更に、当該半導体装置で発生した不良が位相不良（ビットスリップ）の場合、救済制御部３２ｃは不良を救済するための救済制御信号を出力する。
【００３２】
図４は、機能ブロックＡ〜ＤのＩＦ回路１３，１６を詳細に示すブロック図である。入力側ＩＦ回路１３は、フリップフロップ（ＦＦ）５１と、１入力２出力の切替器（セレクタ）５２と、２入力１出力の切替器（セレクタ）５３とを有する。また、出力側ＩＦ回路１６は、２入力１出力の切替器（セレクタ）５４と、フリップフロップ５５とを有する。
【００３３】
入力側ＩＦ回路１３のフリップフロップ５１のＤ端子は、入力端子１７又は前段の機能ブロックの出力側ＩＦ回路１６のＱ端子に接続されている。そして、フリップフロップ５１は、クロック信号CLK（CLKA〜CLKDのいずれか）に同期したタイミングでＤ端子に供給される信号を入力し、Ｑ端子に出力する。
【００３４】
切替器５２は、テスト制御信号生成部２１から出力されるテスト制御信号により切替動作を行う。なお、切替器５２は、後述するように位相不良の救済処理時に、救済制御信号又は救済制御信号に基づく信号により切替動作を行う。
【００３５】
切替器５２の入力端子はフリップフロップ５１のＱ端子に接続されており、第１の出力端子は切替器５３の第１の入力端子に接続されている。また、切替器５２の第２の出力端子は、疎通試験用バイパス配線を介して出力側ＩＦ回路１６の切替器５４の第２の入力端子に接続されているとともに、比較部２４の診断データ選択部２５（図２参照）に接続されている。
【００３６】
一方、切替器５３は、リアクション制御部３２の救済制御部３２ｃから出力される救済制御信号により切替動作する。この切替器５３の第１の入力端子は、前述したように切替器５２の第１の出力端子に接続されている。また、切替器５３の第２の入力端子には、比較器２４の救済データ出力部２８から救済データが供給される。更に、切替器５３の出力は、切替器１４の第２の入力端子に接続されている。
【００３７】
出力側ＩＦ回路１６の切替器５４も、テスト制御信号生成部２１から出力されるテスト制御信号により切替動作を行う。切替器５４の第１の入力端子は切替器１５の第２の出力端子に接続されており、切換器５４の第２の入力端子は、前述したように疎通試験用バイパス配線を介して入力側ＩＦ回路１３の切替器５２の第２の出力端子に接続されている。また、切替器５４の出力端子は、フリップフロップ５５のＤ端子に接続されている。
【００３８】
フリップフロップ５５は、クロック信号CLKに応じたタイミングでＤ端子に入力された信号を入力し、Ｑ端子に出力する。
【００３９】
図５は、比較部２４を詳細に示すブロック図である。図５において、符号２９は、テスト制御信号又は救済制御信号により切替動作し、クロック信号CLKB〜CLKDのうちのいずれか１つをシフトレジスタ２６のクロック信号入力端子CLKに伝達する切替器（セレクタ）である。
【００４０】
診断データ選択部２５も、テスト制御信号又は救済制御信号により切替動作する切替器（セレクタ）である。そして、診断データ選択部２５は、各機能ブロックＢ〜Ｄの入力側ＩＦ回路１３から出力される診断データ（Ａ−Ｂ間診断データ、Ｂ−Ｃ間診断データ、及びＣ−Ｄ間診断データ）のうちのいずれか１つを、シフトレジスタ２６のＤ端子に伝達する。
【００４１】
シフトレジスタ２６は、Ｄ端子に供給された信号を、クロック信号入力端子CLKに供給されるクロック信号（CLKB〜CLKDのいずれか）に同期したタイミングでシフトし、Ｑ０〜Ｑ７の８ビットの信号をパラレルに出力する。また、比較器２７は８ビットの比較器であり、シフトレジスタ２６の出力Ｑ０〜Ｑ７と期待値選択部２３から供給される期待値とを比較して、その結果を不良要因分析部３１に出力する。
【００４２】
シフトレジスタ２６の出力は、救済データ出力部２８にも供給される。救済データ出力部２８は、リアクション制御部３２から供給される救済制御信号に応じて、シフトレジスタ２６の出力Ｑ０〜Ｑ７のうちのいずれか１つを救済データとして出力する。
【００４３】
以下、図６〜図９に示すフローチャートを参照して、本実施形態に係る半導体装置のテスト時の動作について説明する。
【００４４】
まず、ステップＳ１１において、各機能ブロックＡ〜ＤのＢＩＳＴ試験が行われる。すなわち、入力端子１７を介して各機能ブロックＡ〜Ｄに所定の信号が入力されると、切替器１４，１５が動作して、ＢＩＳＴ回路１２と主回路１１とが接続される。そして、ＢＩＳＴ回路１２から主回路１１にテスト信号が供給され、主回路１１から出力される信号に基づいてＢＩＳＴ回路１２は不良の有無を判定する。ＢＩＳＴ試験の結果はＢＩＳＴ結果集約部３０に送られ、ＢＩＳＴ結果集約部３０は各機能ブロックＡ〜ＤのＢＩＳＴ試験結果を記憶する。
【００４５】
次に、ステップＳ１２に移行する。ステップＳ１２において、不良要因分析部３１は、ＢＩＳＴ結果集約部３０に記憶されたＢＩＳＴ試験結果を参照し、機能ブロックＡ〜Ｄに不良があるか否かを判定する。ここで、不良要因分析部３１により機能ブロックＡ〜Ｄのいずれか１以上に不良があると判定された場合（ＹＥＳの場合）は、ステップＳ１３に移行する。また、不良要因分析部３１により機能ブロックＡ〜Ｄに不良がないと判定された場合（ＮＯの場合）は、ステップＳ１４に移行する。
【００４６】
ステップＳ１３に移行した場合、すなわちステップＳ１２で機能ブロックＡ〜Ｄのいずれか１以上に不良があると判定された場合は、不良要因分析部３１から出力される信号に応じて、リアクション制御部３２により機能ブロックの不良に対するリアクションが行われる。具体的には、通知制御部３２ａから後段の電子回路等に不良の発生を通知する通知信号が出力され、保護制御部３２ｂから後段の電子回路を保護するための保護制御信号が出力される。この場合、当該半導体装置は故障と判定され、テストは終了する。
【００４７】
ステップＳ１２からステップＳ１４に移行した場合、すなわち機能ブロックＡ〜Ｄに不良がないと判定された場合は、機能ブロックＡと機能ブロックＢとの接続部（以下、「機能ブロックＡ−Ｂ間接続部」というように記載する）の診断を行う。
【００４８】
具体的には、入力端子１７に入力された所定の信号に応じてテスト制御信号生成部２１からテスト制御信号が出力される。そして、テスト制御信号に応じて、機能ブロックＡ〜ＤのＩＦ回路１３，１６内の切替器５２，５４が切替動作する。その結果、切替器５２の入力端子と第２の出力端子との間が接続され、切替器５４の第２の入力端子と出力端子との間が接続される。
【００４９】
その後、機能ブロックＡの入力側ＩＦ回路１３のフリップフロップ５１のＤ端子に、入力端子１７から疎通テスト信号が供給される。
【００５０】
図１０は、疎通テスト信号の一例を示す図である。この図１０に例示する疎通テスト信号は８ビットの信号であり、Ｄ０〜Ｄ２，Ｄ４〜Ｄ７が“Ｈ”、Ｄ３が“Ｌ”である。機能ブロックＡのフリップフロップ５１は、クロック信号CLKAに同期したタイミングでＤ端子に入力されたテスト信号を入力し、Ｑ端子に出力する。
【００５１】
フリップフロップ５１のＱ端子から出力された信号は、疎通試験用バイパス配線を介して出力側ＩＦ回路１６に伝達され、切替器５４を介してフリップフロップ５５のＤ端子に入力される。フリップフロップ５５は、クロック信号CLKAに同期したタイミングでＤ端子に供給される信号を入力し、Ｑ端子から出力する。
【００５２】
一方、機能ブロックＢの入力側ＩＦ回路１３内のフリップフロップ５１のＤ端子には、機能ブロックＡの出力側ＩＦ回路１６から出力された信号が供給される。このフリップフロップ５１は、クロック信号CLKBに同期したタイミングでＤ端子に供給された信号を入力し、Ｑ端子に出力する。そして、フリップフロップ５１の出力は、機能ブロックＡ−Ｂ間診断データとして、切替器５２を介して比較部２４の診断データ選択部２５に送られる。
【００５３】
比較部２４の診断データ選択部２５は、機能ブロックＢの入力側ＩＦ回路１３から出力された機能ブロックＡ−Ｂ間診断データを、シフトレジスタ２６のＤ端子に伝達する。シフトレジスタ２６は、クロック信号CLKBに同期したタイミングで診断データを１ビットずつシフトする。
【００５４】
比較器２７は、期待値選択部２３から供給される期待値と、シフトレジスタ２６の出力とを比較する。そして、不良要因分析部３１は、比較器２７の出力から、位相不良（ビットスリップ）の有無及びパターン不良の有無を判定する。
【００５５】
図１１は、不良要因分析部３１による位相不良の有無及びパターン不良の有無の判定方法の例を示す図である。例えば、図１０に示す疎通テスト信号の場合、比較器２７の出力Ｑ３の値と期待値とが一致（ＯＫ）し、出力Ｑ０〜Ｑ２，Ｑ４〜Ｑ７の値と期待値とが不一致（ＮＧ）であれば、正常（normal）と判定する。
【００５６】
また、例えば比較器２７の出力Ｑ２の値と期待値とが一致（ＯＫ）し、出力Ｑ０〜Ｑ１，Ｑ３〜Ｑ７の値と期待値とが不一致（ＮＧ）であれば、１ビット遅れた（1 bit late）ビットスリップが発生していると判定する。更に、例えば比較器２７の出力Ｑ４と期待値とが一致（ＯＫ）し、出力Ｑ０〜Ｑ３，Ｑ５〜Ｑ７の値と期待値とが不一致（ＮＧ）であれば、１ビット早い（1 bit early）ビットスリップが発生していると判定する。
【００５７】
更にまた、診断パターンを８ビット分シフトしても比較器２７の出力Ｑ０〜Ｑ７の値と期待値とが一致しない場合、又は出力Ｑ０〜Ｑ７の２以上で期待値と一致した場合は、パターン不良が発生していると判定する。
【００５８】
このようにして機能ブロックＡ−Ｂ間接続部の診断を行った後、ステップＳ１５に移行し、不良要因分析部３１は機能ブロックＡ−Ｂ間接続部の診断結果を記憶する。
【００５９】
次に、ステップＳ１６に移行し、機能ブロックＢ−Ｃ間接続部の診断を行う。この場合、テスト制御信号により診断データ選択部２５及び切替器２９が切替動作して、シフトレジスタ２６のＤ端子には機能ブロックＣの入力側ＩＦ回路１３から機能ブロックＢ−Ｃ間診断データが供給され、クロック信号入力端子CLKにはクロック信号CLKCが供給される。
【００６０】
機能ブロックＢ−Ｃ間接続部の診断方法は、機能ブロックＡ−Ｂ間接続部の診断方法と基本的に同じであるので、ここではその説明は省略する。
【００６１】
その後、ステップＳ１７に移行し、不良要因分析部３１は、機能ブロックＢ−Ｃ間接続部の診断結果を記憶する。
【００６２】
次に、ステップＳ１８に移行し、機能ブロックＣ−Ｄ間接続部の診断を行う。この場合、テスト制御信号により診断データ選択部２５及び切替器２９が切替動作する。そして、シフトレジスタ２６のＤ端子には機能ブロックＤの入力側ＩＦ回路１３から機能ブロックＣ−Ｄ間診断データが供給され、クロック信号入力端子CLKにはクロック信号CLKDが供給される。
【００６３】
機能ブロックＣ−Ｄ間接続部の診断方法も、機能ブロックＡ−Ｂ間接続部の診断方法と基本的に同じであるので、ここではその説明は省略する。
【００６４】
その後、ステップＳ１９に移行し、不良要因分析部３１は、機能ブロックＣ−Ｄ間接続部の診断結果を記憶する。
【００６５】
次に、ステップＳ２０に移行する。ステップＳ２０において、不良要因分析部３１は、記憶した診断結果を読み出して不良の有無を調べ、不良が発生している場合は不良要因を分析する。例えば図１２に模式的に示すように、機能ブロックＡ−Ｂ間接続部で１ビットスリップの位相不良が発生したとする。この場合、機能ブロックＢ−Ｃ間接続部、及び機能ブロックＢ−Ｃ間接続部が正常に動作していても、ステップＳ１６，Ｓ１７において、それらの接続部でもビットスリップの位相不良が検出される。
【００６６】
そこで、不良要因分析部３１は、複数の接続部で同様の不良が検出された場合、最も上流側の接続部のみに不良が発生し、他の接続部では不良がないものとする。
【００６７】
このようにして各機能ブロック間接続部の不良の有無が判定された後、ステップＳ２１に移行する。ステップＳ２１において、不良要因分析部３１により、機能ブロックＡ−Ｂ間接続部に不良があるか否かが判定される。機能ブロックＡ−Ｂ間接続部に不良があると判定された場合（ＹＥＳの場合）はステップＳ２２に移行し、機能ブロックＡ−Ｂ間接続部に不良がないと判定された場合（ＮＯの場合）はステップＳ３１に移行する。
【００６８】
ステップＳ２１からステップＳ２２に移行すると、不良要因分析部３１により、機能ブロックＡ−Ｂ間接続部で発生した不良が位相不良（ビットスリップ）か否かが判定される。機能ブロックＡ−Ｂ間接続部で発生した不良が位相不良と判定された場合（ＹＥＳの場合）はステップＳ２４に移行し、位相不良でないと判定された場合（ＮＯの場合）はステップＳ２３に移行する。
【００６９】
ステップＳ２２で機能ブロックＡ−Ｂ間接続部で発生した不良が位相不良でないと判定された場合は、機能ブロックＡ−Ｂ間接続部で発生した不良がパターン不良であるということになる。そこで、ステップＳ２３において、リアクション制御部３２は、不良要因分析部３１から出力される信号に基づき、パターン不良に対応するリアクション処理を行う。具体的には、通知制御部３２ａから後段の電子回路等に不良の発生を通知する通知信号が出力され、保護制御部３２ｂから後段の電子回路を保護するための保護制御信号が出力される。この場合、当該半導体装置は故障と判定され、テストは終了する。
【００７０】
一方、ステップＳ２２からステップＳ２４に移行した場合は、機能ブロックＡ−Ｂ間接続部の位相不良（ビットスリップ）に対するリアクション処理を行う。位相不良のリアクション処理には、位相不良の救済処理と、外部への通知処理とがある。
【００７１】
以下、位相不良の救済処理について、図２、図４、図５及び図１３を参照して説明する。ここでは、ステップＳ１４において、機能ブロックＡ−Ｂ間接続部において１ビット遅れの位相不良（1 bit late）が発生していることがわかっているものとする。
【００７２】
この場合、不良要因分析部３１の出力に応じて、リアクション制御部３２の救済制御部３２ｃから救済制御信号が出力される。この救済制御信号又は救済制御信号に基づく信号により、機能ブロックＢの入力側ＩＦ回路１３内の切替器５２が切替動作して、入力端子と第２の出力端子とが接続される。
【００７３】
また、救済制御信号により、機能ブロックＢの入力側ＩＦ回路１３内の切替器５３が切替動作して、第２の入力端子と出力端子とが接続される。更に、救済制御信号により、比較部２４内の診断データ選択部２５が切替動作し、シフトレジスタ２６のＤ端子にフリップフロップ５１の出力（Ａ−Ｂ間診断データ）が伝達される。更にまた、救済制御信号により切替器２９が切替動作して、シフトレジスタ２６のクロック信号入力端子CLKにクロック信号CLKBが供給される。
【００７４】
比較部２４内のシフトレジスタ２６は、フリップフロップ５１から出力された信号を、切替器５２及び診断データ選択部２５を介して入力し、クロック信号CLKBに同期したタイミングでシフトする。そして、救済データ出力部２８は、図１３に模式的に示すように、シフトレジスタ２６から1 bit earlyの信号（Ｑ２）を入力し、救済データとして出力する。この救済データは、機能ブロックＢのＩＦ回路１３（切替器５３）及び切替器１４を介して主回路１１に入力される。これにより、機能ブロックＢの主回路１１には１ビット分進んだ信号（救済データ）が供給され、1 bit lateの位相不良が救済される。
【００７５】
ここでは1 bit lateの位相不良の場合について説明したが、他の位相不良の場合も同様に救済される。
【００７６】
このようにステップＳ２４で機能ブロックＡ−Ｂ間接続部の位相不良を救済した後、ステップＳ２５に移行する。ステップＳ２５，２６では、ステップＳ１６，Ｓ１７と同様にして機能ブロックＢ−Ｃ間接続部の診断が行われ、その診断結果が不良要因分析部３１に格納される。その後、ステップＳ２７に移行する。
【００７７】
ステップＳ２７，Ｓ２８では、ステップＳ１８，Ｓ１９と同様にして機能ブロックＣ−Ｄ間接続部の診断が行われ、その診断結果が不良要因分析部３１に格納される。その後、ステップＳ２９に移行する。
【００７８】
ステップＳ２９において、不良要因分析部３１により、不良要因分析が行われる。そして、その結果に基づき、ステップＳ３０において、不良要因分析部３１により、不良要因が解消されたか否かが判定される。ここで、不良要因が解消されたと判定された場合（ＹＥＳの場合）、当該半導体装置の最終判定は正常となり、テストは終了する。
【００７９】
一方、ステップＳ３０で不良要因が解消されていないと判定された場合（ＮＯの場合）、当該半導体装置は故障と判定され、テストは終了する。
【００８０】
次に、ステップＳ２１からステップＳ３１に移行した場合の処理について説明する。
【００８１】
ステップＳ２１からステップＳ３１に移行すると、不良要因分析部３１により、機能ブロックＢ−Ｃ間接続部に不良があるか否かが判定される。機能ブロックＢ−Ｃ間接続部に不良があると判定された場合（ＹＥＳの場合）はステップＳ３２に移行し、機能ブロックＢ−Ｃ間接続部に不良がないと判定された場合（ＮＯの場合）はステップＳ３９に移行する。
【００８２】
ステップＳ３１からステップＳ３２に移行すると、不良要因分析部３１により、機能ブロックＢ−Ｃ間接続部で発生した不良が位相不良（ビットスリップ）か否かが判定される。機能ブロックＢ−Ｃ間接続部で発生した不良が位相不良と判定された場合（ＹＥＳ）はステップＳ３４に移行し、位相不良でないと判定された場合（ＮＯの場合）はステップＳ３３に移行する。
【００８３】
ステップＳ３２からステップＳ３３に移行した場合は、機能ブロックＢ−Ｃ間接続部で発生した不良がパターン不良ということである。そこで、ステップＳ３３において、リアクション制御部３２は、不良要因分析部３１から出力される信号に基づき、パターン不良に対応するリアクション処理（通知及び保護）を行う。この場合、当該半導体装置は故障と判定され、テストは終了する。
【００８４】
一方、ステップＳ３２からステップＳ３４に移行した場合は、機能ブロックＢ−Ｃ間接続部の位相不良（ビットスリップ）に対応するリアクション処理を行う。前述したように位相不良のリアクション処理には位相不良の救済処理と外部への通知処理とがある。位相不良の救済処理については、ステップＳ２４で説明したのと基本的に同じであるので、ここでは説明を省略する。
【００８５】
次に、ステップＳ３５に移行する。ステップＳ３５，Ｓ３６では、ステップＳ１８，Ｓ１９と同様に、機能ブロックＣ−Ｄ間接続部の診断が行われ、その診断結果が不良要因分分析部３１に格納される。その後、ステップＳ３７に移行する。
【００８６】
ステップＳ３７において、不良要因分析部３１により不良要因の分析が行われる。そして、その結果に基づき、ステップＳ３８において、不良要因分析部３１により不良要因が解消されたか否かが判定される。ここで、不良要因が解消されたと判定された場合（ＹＥＳの場合）、当該半導体装置の最終判定は正常となり、テストは終了する。
【００８７】
一方、ステップＳ３８で不良要因が解消されていないと判定された場合（ＮＯの場合）、当該半導体装置は故障と判定され、テストは終了する。
【００８８】
次に、ステップＳ３１からステップＳ３９に移行した場合の処理について説明する。
【００８９】
ステップＳ３１からステップＳ３９に移行すると、不良要因分析部３１により、機能ブロックＣ−Ｄ間接続部に不良があるか否かが判定される。機能ブロックＣ−Ｄ間接続部に不良があると判定された場合（ＹＥＳの場合）はステップＳ４０に移行する。一方、機能ブロックＣ−Ｄ間接続部に不良がないと判定された場合（ＮＯの場合）は、当該半導体装置は正常と判定され、テストは終了する。
【００９０】
ステップＳ３９からステップＳ４０に移行すると、不良要因分析部３１により、機能ブロックＣ−Ｄ間接続部で発生した不良が位相不良（ビットスリップ）か否かが判定される。機能ブロックＣ−Ｄ間接続部で発生した不良が位相不良と判定された場合はステップＳ４１に移行する。そして、リアクション制御部３２は、不良要因分析部３１から出力される信号に基づき、位相不良に応じたリアクション処理（救済及び通知）を行って位相不良を救済する。この場合、当該半導体装置の最終判定は正常となり、テストは終了する。
【００９１】
一方、ステップＳ４０からステップＳ４２に移行した場合（ＮＯの場合）は、機能ブロックＣ−Ｄ間接続で発生した不良がパターン不良ということになる。そこで、ステップＳ４２において、リアクション制御部３２は、不良要因分析部３１から出力される信号に基づき、パターン不良に応じたリアクション処理（通知及び保護）を行う。この場合、当該半導体装置は故障と判定され、テストは終了する。
【００９２】
以上説明したように、本実施形態においては、各機能ブロックＡ〜Ｄをそれぞれ固有のクロック信号で動作させて各機能ブロック間接続部の検査を行うので、従来の疎通試験に比べて各機能ブロック間接続部の良否をより正確に判定できる。これにより、半導体装置の信頼性が向上する。
【００９３】
また、本実施形態においては、機能ブロック間接続部で位相不良が発生した場合に比較部２４から救済データを出力することで、位相不良を救済する。これにより、半導体装置の歩留りが向上する。
【００９４】
（変形例）
上述の第１の実施形態では機能ブロック間接続部のデータ配線が１本の場合について説明したが、実際の半導体装置では機能ブロック間接続部に複数のデータ配線を有することが多い。その場合は、比較部２４を図１４のように構成することで対応できる。なお、ここでは、機能ブロックＡ〜Ｄにはそれぞれｎ組（但し、ｎは機能ブロック間接続部のデータ配線の数）の入力側ＩＦ回路１３及び出力側ＩＦ回路１６が設けられているものとする。
【００９５】
この場合、図２，図４に記載されている２入力１出力の入力側切替器（セレクタ）１４と１入力２出力の出力側切替器（セレクタ）１５は、ｎ組の入力側ＩＦ回路１３及び出力側ＩＦ回路１６に対応して、それぞれｎ組設けられる。
【００９６】
図１４に示す比較部は、診断データ選択部２５の前段に、データ切替器６１ａ，６１ｂ，６１ｃが設けられている。
【００９７】
データ切替器６１ａには、機能ブロックＢの入力側ＩＦ回路１３から出力されるｎ組の診断データＡＢ１〜ＡＢｎが供給される。切替器６１ａは、疎通試験時にはテスト制御信号により切替を行い、救済処理時には救済制御信号により切替を行って、診断データＡＢ１〜ＡＢｎを１つずつ順番に診断データ選択部２５に伝達する。
【００９８】
また、データ切替器６１ｂには、機能ブロックＣの入力側ＩＦ回路１３から出力されるｎ組の診断データＢＣ１〜ＢＣｎが供給される。切替器６１ｂは、疎通試験時にはテスト制御信号により切替を行い、救済処理時には救済制御信号により切替を行って、診断データＢＣ１〜ＢＣｎを１つずつ順番に診断データ選択部２５に伝達する。
【００９９】
更に、データ切替器６１ｃには、機能ブロックＤの入力側ＩＦ回路１３から出力されるｎ組の診断データＣＤ１〜ＣＤｎが供給される。切替器６１ｃは、疎通試験時にはテスト制御信号により切替を行い、救済処理時には救済制御信号により切替を行って、診断データＣＤ１〜ＣＤｎを１つずつ順番に診断データ選択部２５に伝達する。
【０１００】
診断データ選択部２５は、テスト制御信号又は救済制御信号により切替動作を行い、切替器６１ａ〜６１ｃから伝達された信号（診断データ）を順番にシフトレジスタ２６のＤ端子に伝達する。
【０１０１】
このような比較器を使用することにより、第１の実施形態で開示した技術を、機能ブロック間接続部のデータ配線が複数の半導体装置に適用できる。
【０１０２】
（第２の実施形態）
図１５は、第２の実施形態に係る半導体装置の一例を示す模式図である。なお、図１５において、図２と同一物には同一符号を付して、その詳細な説明は省略する。
【０１０３】
図１５に示すように、本実施形態に係る半導体装置では、機能ブロックＡと機能ブロックＢとの間、機能ブロックＢと機能ブロックＣとの間、及び機能ブロックＣと機能ブロックＤとの間に、それぞれ冗長パス（冗長配線）６２が設けられている。そして、これらの冗長パス６２により、パターン不良が発生した半導体装置の救済処理が行われる。
【０１０４】
図１６（ａ），（ｂ）は、パターン不良の救済処理方法を示す模式図である。これらの図１６（ａ），（ｂ）において、符号６５は出力側ＩＦ回路１６のフリップフロップ５５の後段に設けられた切替器であり、符号６６は入力側ＩＦ回路１３のフリップフロップ５１の前段に設けられた切替器である。また、符号６３は通常パス（通常時のデータ配線）である。
【０１０５】
例えば、図１６（ａ）に示すように、機能ブロックＢＣ間接続部において、通常パス６３を通る信号にノイズが重畳し、パターン不良が発生したとする。この場合、リアクション制御部３２の救済制御部３２ｃは、不良要因分析部３１からの信号に応じて、パターン不良に対する救済制御信号を出力する。この救済制御信号に応じて切替器６５，６６が切替動作を行い、機能ブロックＢＣ間接続部のパスが通常パス６３から冗長パス６２に切り替わる。これにより、パターン不良の救済も可能になる。
【０１０６】
以下、図１７〜図２６に示すフローチャートを参照して、本実施形態に係る半導体装置のテスト時の動作について説明する。なお、位相不良（ビットシフト）に対する救済方法は基本的に第１の実施形態と同じであるので、ここでは第１の実施形態と重複する部分の詳細な説明は省略する。
【０１０７】
まず、ステップＳ１１において、機能ブロックＡ〜ＤのＢＩＳＴ診断を行い、ステップＳ１２で機能ブロックＡ〜Ｄのいずれか１以上に不良があるか否かを判定する。ここで、機能ブロックＡ〜Ｄのいずれか１以上に不良があると判定した場合（ＹＥＳの場合）は、ステップＳ１３に移行して、機能ブロック不良のリアクション制御（通知及び保護）を行う。
【０１０８】
一方、ステップＳ１２で機能ブロックＡ〜Ｄに不良がないと判定した場合（ＮＯの場合）は、ステップＳ１４〜Ｓ１８において各機能ブロック間接続部の診断が行われ、ステップＳ２０において不良要因分析部３１により不良要因が分析される。
【０１０９】
その後、ステップＳ２１において、不良要因分析部３１により、機能ブロックＡ−Ｂ間接続部に不良があるか否かが判定される。そして、機能ブロックＡ−Ｂ間接続部に不良があると判定された場合（ＹＥＳの場合）はステップＳ２２に移行し、ないと判定された場合（ＮＯの場合）はステップＳ３１に移行する。
【０１１０】
ステップＳ２１からステップＳ２２に移行すると、不良要因分析部３１により、機能ブロックＡ−Ｂ間接続部の不良が位相不良であるか否かが判定される。ここで、機能ブロックＡ−Ｂ間接続部の不良が位相不良であると判定された場合（ＹＥＳの場合）は、ステップＳ２４に移行して、機能ブロックＡ−Ｂ間接続の位相不良に対するリアクション処理（救済及び通知）が行われる。その後、ステップＳ２５〜Ｓ２８において機能ブロックＢ−Ｃ間接続部、及び機能ブロックＣ−Ｄ間接続部の診断が行われ、ステップＳ２９，Ｓ３０において不良要因分析部３１により不良要因が分析され、不良が解消されたか否かが判定される。
【０１１１】
ステップＳ３０で不良要因が解消されたと判定された場合（ＹＥＳの場合）、当該半導体装置の最終判定は正常となり、テストは終了する。また、ステップＳ３０で不良要因が解消されていないと判定された場合（ＮＯの場合）は、当該半導体装置の最終判定は故障となり、テストは終了する。
【０１１２】
次に、ステップＳ２２からステップＳ５１に移行した場合の処理について説明する。
【０１１３】
ステップＳ２２で機能ブロックＡ−Ｂ間接続部の不良が位相不良でないと判定された場合（ＮＯの場合）、機能ブロックＡ−Ｂ間接続部の不良はパターン不良であるということになる。この場合は、ステップＳ５１に移行して、機能ブロックＡ−Ｂ間接続部のパターン不良に対するリアクション処理（救済及び通知）が行われる。
【０１１４】
すなわち、不良要因分析部３１から出力される信号により、リアクション制御部３２の救済制御部３２ｃからパターン不良に対する救済制御信号が出力される。この信号により機能ブロックＡの切替器６５及び機能ブロックＢの切替器６６が切替動作して、機能ブロックＡ−Ｂ間接続部のパスが通常パス６３から冗長パス６２に切り替わる（図１６（ａ），（ｂ）参照）。
【０１１５】
その後、ステップＳ５２〜Ｓ５７において、機能ブロックＡ−Ｂ間接続部、機能ブロックＢ−Ｃ間接続部、及び機能ブロックＣ−Ｄ間接続部の診断が再度行われる。そして、ステップＳ５８，Ｓ５９において、不良要因分析部３１により不良要因が分析され、不良が解消されたか否かが判定される。ここで、不良が解消されたと判定された場合（ＹＥＳの場合）は、当該半導体装置の最終判定は正常となり、テストは終了する。
【０１１６】
一方、ステップＳ５９で不良が解消されていないと判定された場合は、ステップＳ６０に移行する。ステップＳ６０では、不良要因分析部３１により、機能ブロックＡ−Ｂ間接続部に位相不良があるか否かを判定される。そして、ステップＳ６０で機能ブロックＡ−Ｂ間接続部の不良が位相不良であると判定された場合（ＹＥＳの場合）は、ステップＳ６１で機能ブロックＡ−Ｂ間接続の位相不良に対するリアクション処理（救済及び通知）が行われる。
【０１１７】
その後、ステップＳ６２〜Ｓ６５において機能ブロックＢ−Ｃ間接続部、及び機能ブロックＣ−Ｄ間接続部の診断が行われ、ステップＳ６６，６７において、不良要因分析部３１により不良要因が分析され、不良が解消されたか否かが判定される。
【０１１８】
ステップＳ６７で不良が解消されたと判定された場合（ＹＥＳの場合）は、当該半導体装置の最終判定は正常となり、テストは終了する。また、ステップＳ６７で不良が解消されていないと判定された場合（ＮＯの場合）は、当該半導体装置の最終判定は故障となり、テストは終了する。
【０１１９】
ステップＳ６０で機能ブロックＡ−Ｂ間接続部に位相不良がないと判定された場合（ＮＯの場合）は、ステップＳ６８に移行する。そして、ステップＳ６８において、不良要因分析部３１により、機能ブロックＢ−Ｃ間接続部に位相不良があるか否かが判定される。
【０１２０】
ここで、機能ブロックＢ−Ｃ間接続部に位相不良があると判定された場合（ＹＥＳの場合）は、ステップＳ６９に移行し、機能ブロックＢ−Ｃ間接続部の位相不良に対するリアクション処理（救済及び通知）が行われる。
【０１２１】
その後、ステップＳ７０，Ｓ７１において、機能ブロックＣ−Ｄ間接続部の診断が行われる。そして、ステップＳ７２，Ｓ７３において、不良要因分析部３１により不良要因が分析され、不良が解消されたか否かが判定される。ステップＳ７３で不良が解消されたと判定された場合（ＹＥＳの場合）は、当該半導体装置の最終判定は正常となり、テストは終了する。また、ステップＳ７３で不良が解消されていないと判定された場合（ＮＯの場合）は、当該半導体装置の最終判定は故障となり、テストは終了する。
【０１２２】
ステップＳ６８において、機能ブロックＢ−Ｃ間接続部に位相不良がないと判定された場合（ＮＯの場合）は、ステップＳ７４に移行する。そして、ステップＳ７４において、不良要因分析部３１により、機能ブロックＣ−Ｄ間接続部に位相不良があるか否かが判定される。ここで、機能ブロックＣ−Ｄ間接続部に位相不良があると判定された場合は、ステップＳ７５に移行し、機能ブロックＣ−Ｄ間接続部の位相不良に対するリアクション処理（救済及び通知）が行われる。そして、当該半導体装置の最終判定は正常となり、テストは終了する。
【０１２３】
また、ステップＳ７４において、機能ブロックＣ−Ｄ間接続部に位相不良がないと判定された場合（ＮＯの場合）は、当該半導体装置の最終判定は故障となり、テストは終了する。
【０１２４】
次に、ステップＳ２１からステップＳ３１に移行したときの処理について説明する。
【０１２５】
ステップＳ２１において、機能ブロックＡ−Ｂ間接続部に不良がないと判定された場合（ＮＯの場合）は、ステップＳ３１に移行する。
【０１２６】
ステップＳ３１では、不良要因分析部３１により、機能ブロックＢ−Ｃ間接続部に不良があるか否かが判定される。ここで、機能ブロックＢ−Ｃ間接続部に不良があると判定された場合（ＹＥＳの場合）はステップＳ３２に移行し、機能ブロックＢ−Ｃ間接続部に不良がないと判定された場合（ＮＯの場合）はステップＳ３９に移行する。
【０１２７】
ステップＳ３１からステップＳ３２に移行すると、不良要因分析部３１により、機能ブロックＢ−Ｃ間接続部の不良が位相不良か否かが判定される。ここで、機能ブロックＢ−Ｃ間接続部の不良が位相不良であると判定された場合（ＹＥＳの場合）は、ステップＳ３４に移行し、機能ブロックＢ−Ｃ間接続部の位相不良に対するリアクション処理（救済及び通知）が行われる。その後、ステップＳ３４，Ｓ３５において、機能ブロックＣ−Ｄ間接続部の診断が行われ、ステップＳ３６，Ｓ３７において、不良要因分析部３１により不良要因が分析され、不良が解消されたか否かが判定される。
【０１２８】
そして、不良が解消されたと判定された場合（ＹＥＳの場合）は、当該半導体装置の最終判定は正常となり、テストは終了する。また、ステップＳ３８において、不良が解消されていないと判定された場合（ＮＯの場合）は、当該半導体装置の最終判定は故障となり、テストは終了する。
【０１２９】
一方、ステップＳ３２において、機能ブロックＢ−Ｃ間接続部の不良が位相不良でないと判定された場合（ＮＯの場合）は、ステップＳ７６に移行する。そして、ステップＳ７６において、機能ブロックＢ−Ｃ間接続部のパターン不良に対するリアクション処理（救済及び通知）が行われる。
【０１３０】
すなわち、不良要因分析部３１から出力される信号により、リアクション制御部３２の救済制御部３２ｃからパターン不良に対する救済制御信号が出力される。この信号により機能ブロックＢの切替器６５及び機能ブロックＣの切替器６６が切替動作して、機能ブロックＢ−Ｃ間接続部のパスを通常パス６３から冗長パス６２に切り替える（図１６（ａ），（ｂ）参照）。
【０１３１】
その後、ステップＳ７７〜Ｓ８０において、機能ブロックＢ−Ｃ間接続部、及び機能ブロックＣ−Ｄ間接続部の診断が再度行われる。そして、ステップＳ８１，Ｓ８２において、不良要因分析部３１により不良要因が分析され、不良が解消されたか否かが判定される。ここで、不良が解消されたと判定された場合（ＹＥＳの場合）は、当該半導体装置の最終判定は正常となり、テストは終了する。
【０１３２】
一方、ステップＳ８２で不良が解消されていないと判定された場合（ＮＯの場合）は、ステップＳ８３に移行し、不良要因分析部３１により、機能ブロックＢ−Ｃ間接続部に位相不良があるか否かが判定される。そして、機能ブロックＢ−Ｃ間接続部に位相不良があると判定された場合（ＹＥＳの場合）はステップＳ８４に移行して、機能ブロックＢ−Ｃ間接続部の位相不良に対するリアクション処理（救済及び通知）が行われる。
【０１３３】
その後、ステップＳ８５，Ｓ８６において、機能ブロックＣ−Ｄ間接続部の診断が行われる。そして、ステップＳ８７，Ｓ８８において、不良要因分析部３１により不良要因が分析され、不良が解消されたか否かが判定される。
【０１３４】
ここで、不良が解消されたと判定された場合（ＹＥＳの場合）は、当該半導体装置の最終判定は正常となり、テストは終了する。また、不良が解消されていないと判定された場合（ＮＯの場合）は、当該半導体装置の最終判定は故障となり、テストは終了する。
【０１３５】
一方、ステップＳ８３で機能ブロックＢ−Ｃ間接続部に位相不良がないと判定された場合（ＮＯの場合）は、ステップＳ８９に移行する。そして、ステップＳ８９において、不良要因分析部３１により、機能ブロックＣ−Ｄ間接続部に位相不良があるか否かが判定される。ここで、機能ブロックＣ−Ｄ間接続部に位相不良がないと判定された場合（ＮＯの場合）は、当該半導体装置の最終判定は故障となり、テストは終了する。
【０１３６】
ステップＳ８９で機能ブロックＣ−Ｄ間接続部に位相不良があると判定された場合（ＹＥＳの場合）はステップＳ９０に移行し、機能ブロックＣ−Ｄ間接続部の位相不良に対するリアクション処理（救済及び通知）が行われる。その後、ステップＳ９１で、不良要因分析部３１により、不良が解消されたか否かが判定される。
【０１３７】
ここで、不良が解消されたと判定された場合（ＹＥＳの場合）は、当該半導体装置の最終判定は正常となり、テストは終了する。また、不良が解消されていないと判定された場合（ＮＯの場合）は、当該半導体装置の最終判定は故障となり、テストは終了する。
【０１３８】
次に、ステップＳ３１で機能ブロックＢ−Ｃ間接続部に不良がないと判定された場合（ＮＯの場合）の処理について説明する。
【０１３９】
ステップＳ３１において、機能ブロックＢ−Ｃ間接続部に不良がないと判定された場合は、ステップＳ３９に移行する。ステップＳ３９では、不良要因分析部３１により、機能ブロックＣ−Ｄ間接続部に不良があるか否かが判定される。ここで、機能ブロックＣ−Ｄ間接続部に不良がないと判定された場合（ＮＯの場合）は、当該半導体装置の最終判定は正常となり、テストは終了する。
【０１４０】
一方、ステップＳ３９で機能ブロックＣ−Ｄ間接続部に不良があると判定された場合は、ステップＳ４０に移行する。そして、ステップＳ４０において、不良要因分析部３１により、機能ブロックＣ−Ｄ間接続部の不良が位相不良か否かが判定される。ここで、機能ブロックＣ−Ｄ間接続部の不良が位相不良であると判定された場合（ＹＥＳの場合）はステップＳ４１に移行し、機能ブロックＣ−Ｄ間接続部の位相不良に対するリアクション処理（救済及び通知）が行われる。その後、当該半導体装置の最終判定は正常となり、テストは終了する。
【０１４１】
ステップＳ４０で機能ブロックＣ−Ｄ間接続分の不良が位相不良でないと判定された場合（ＮＯの場合）は、ステップＳ９２に移行する。そして、ステップＳ９２において、機能ブロックＣ−Ｄ間接続部のパターン不良に対するリアクション処理（救済及び通知）が行われる。
【０１４２】
すなわち、不良要因分析部３１から出力される信号により、リアクション制御部３２の救済制御部３２ｃからパターン不良に対する救済制御信号が出力される。この信号により機能ブロックＣの切替器６５及び機能ブロックＤの切替器６６が切替動作して、機能ブロックＣ−Ｄ間接続部のパスが通常パス６３から冗長パス６２に切り替わる（図１６（ａ），（ｂ）参照）。
【０１４３】
その後、ステップＳ９３，Ｓ９４において、機能ブロックＣ−Ｄ間接続部の診断が行われ、ステップＳ９５，Ｓ９６で不良要因分析部３１により不良要因が分析されて、不良が解消されたか否かが判定される。ステップＳ９６で不良が解消されたと判定された場合（ＹＥＳの場合）は、当該半導体装置の最終判定は正常となり、テストは終了する。
【０１４４】
また、ステップＳ９６で不良が解消されていないと判定された場合（ＮＯの場合）は、ステップＳ９７に移行する。ステップＳ９７では、不良要因分析部３１により、機能ブロックＣ−Ｄ間接続部に位相不良があるか否かが判定される。そして、機能ブロックＣ−Ｄ間接続部に位相不良がないと判定された場合（ＮＯの場合）は、当該半導体装置の最終判定は故障となり、テストは終了する。
【０１４５】
また、ステップＳ９７において、機能ブロックＣ−Ｄ間接続部に位相不良があると判定された場合（ＹＥＳの場合）は、ステップＳ９８に移行し、機能ブロックＣ−Ｄ間接続部の位相不良に対するリアクション処理（救済及び通知）が行われる。その後、当該半導体装置の最終判定は正常となり、テストは終了する。
【０１４６】
本実施形態では、第１の実施形態と同様に機能ブロック間接続部で発生する位相不良が救済できるだけでなく、パターン不良の救済も可能である。
【０１４７】
（変形例）
上述の第２の実施形態では機能ブロック間接続部のデータ配線が１本の場合について説明したが、各機能ブロック間接続部に複数本のデータ配線を有する半導体装置の場合、機能ブロック間接続部を図２７のように構成することで対応できる。
【０１４８】
この図２７に示す例では、ｎ本の通常パス（データ配線ＢＣ１〜ＢＣｎ）に対し、２本の冗長パス（冗長パス１，２）を設けている。
【０１４９】
機能ブロック間接続部に複数のデータ配線がある場合は、不良要因分析部３１がＢＩＳＴ回路情報に基づいて機能ブロックの出力信号の変化率を分析し、その分析結果に基づいて最適なパス制御を行う。
【０１５０】
図２７は、不良要因分析部３１においてデータ配線ＢＣ１が変化率の最も高いリスク信号と判断した場合に、データ配線ＢＣ２をデータ配線ＢＣ１に隣接する冗長パス１ではなく、冗長パス２へ切り替え制御した例を示している。
【０１５１】
また、図２８は、不良要因分析部３１においてデータ配線ＢＣ１が変化率の最も高いリスク信号と判断した場合に、冗長パス１及び冗長パス２を含めた全データ配線に対しパスの組み換え制御をした例を示している。
【符号の説明】
【０１５２】
１１…主回路、１２…ＢＩＳＴ回路、１３，１６…ＩＦ（インターフェース）回路、１４，１５，２９…切替器、１７…入力端子、１８…出力端子、２１…テスト制御信号生成部、２２…期待値データ格納部、２３…期待値選択部、２４…比較部、２５…診断データ選択部、２６…シフトレジスタ、２７…比較器、２８…救済データ出力部、３０…ＢＩＳＴ結果集約部、３１…不良要因分析部、３２…リアクション制御部、３２ａ…通知制御部、３２ｂ…保護制御部、３２ｃ…救済制御部、４１…診断パターン判別部、４２…制御信号生成部、５１，５５…フリップフロップ、５２，５３，５４…切替器、６２…冗長パス、６３…通常パス、６５，６６…切替器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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