(57)【要約】【課題】トランジスタにおけるしきい値電圧の低下を抑制しつつ、オン電流の向上を図る。【解決手段】素子形成領域ＥＦ１を囲むよう半導体基板ＳＢ１に形成された素子分離領域ＥＩ１と、素子形成領域ＥＦ１および素子分離領域ＥＩ１のそれぞれの一部上において連続して設けられたゲート電極ＧＥ１と、ゲート電極ＧＥ１の側面上に設けられたサイドウォールＳＷ１と、サイドウォールＳＷ１により覆われた不純物領域ＩＲ１と、不純物領域ＩＲ１からみてゲート電極ＧＥ１と反対側に位置し、かつ不純物領域ＩＲ１より不純物濃度が高い不純物領域ＩＲ２と、を備える。素子形成領域ＥＦ１は、ゲート幅方向に突出した拡張部ＥＲ１を有している。拡張部ＥＲ１は、ゲート電極ＧＥ１により覆われた第１部分ＰＴ１およびサイドウォールＳＷ１により覆われた第２部分ＰＴ２を有している。不純物領域ＩＲ１の一部は、拡張部ＥＲ１のうちの第２部分ＰＴ２に設けられている。【選択図】図１
2015046433.tif 000002
【特許請求の範囲】
【請求項１】
素子形成領域を有する半導体基板と、
前記素子形成領域を囲むよう前記半導体基板に形成された素子分離領域と、
前記素子形成領域および前記素子分離領域のそれぞれの一部上において連続して設けられたゲート電極と、
前記ゲート電極の側面上に設けられたサイドウォールと、
前記素子形成領域に設けられ、かつ前記サイドウォールにより覆われた第１導電型の第１不純物領域と、
前記素子形成領域に設けられ、前記第１不純物領域からみて前記ゲート電極と反対側に位置し、かつ前記第１不純物領域より不純物濃度が高い第１導電型の第２不純物領域と、
を備え、
前記素子形成領域は、ゲート幅方向に突出した拡張部を有しており、
前記拡張部は、前記ゲート電極により覆われた部分と、前記サイドウォールにより覆われた部分と、を有しており、
前記第１不純物領域の一部は、前記拡張部のうちの前記サイドウォールに覆われた部分に設けられている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１不純物領域は、前記拡張部において前記素子分離領域と隣接する半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記拡張部の全体は、前記ゲート電極と前記サイドウォールのいずれかによって覆われている半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記拡張部は、前記ゲート電極と前記サイドウォールのいずれによっても覆われていない部分を有する半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記拡張部のうち前記ゲート電極と前記サイドウォールのいずれによっても覆われていない部分には、前記第２不純物領域が設けられている半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記拡張部のゲート幅方向における長さは、前記ゲート電極により覆われる部分から前記サイドウォールにより覆われる部分へ向けて小さくなる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばトランジスタを備える半導体装置に適用可能な技術である。
【背景技術】
【０００２】
トランジスタの特性を改善するための技術については、様々な検討がなされている。このような技術としては、たとえば特許文献１および２に記載のものが挙げられる。
【０００３】
特許文献１に記載の技術は、電界効果トランジスタのチャネル領域を、実効的な抵抗分布がチャネル中央よりも素子形成領域および素子分離領域の境界近傍で高抵抗となるように形成するというものである。特許文献２には、ソース領域とドレイン領域を繋ぐ中央領域と、ゲート幅方向において中央領域の一方側端から突出する凸状領域と、を含むチャネル領域を備える半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−８６５８２号公報
【特許文献２】特開２００８−１０８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トランジスタを構成するチャネル領域のうち、素子分離領域と、素子分離領域により囲まれた素子形成領域と、の境界近傍においては、素子形成領域端部における電界集中等に起因してしきい値電圧が低い寄生トランジスタが生じる場合がある。この場合、トランジスタにおけるしきい値電圧の低下が懸念される。一方で、トランジスタにおいては、そのオン電流を向上させることも求められる。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、素子形成領域には、ゲート幅方向に突出し、かつゲート電極により覆われた部分およびサイドウォールにより覆われた部分を有する拡張部が設けられている。また、拡張部のうちのサイドウォールにより覆われた部分には、ＬＤＤ領域またはエクステンション領域である第１不純物領域が設けられている。
【発明の効果】
【０００７】
前記一実施の形態によれば、トランジスタにおけるしきい値電圧の低下を抑制しつつ、オン電流の向上を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る半導体装置を示す平面図である。
【図２】図１に示す半導体装置を示す断面図である。
【図３】図１に示す半導体装置を示す断面図である。
【図４】図１に示す半導体装置の変形例を示す平面図である。
【図５】図１に示す半導体装置の変形例を示す平面図である。
【図６】図１に示す半導体装置の変形例を示す平面図である。
【図７】図１に示す半導体装置の変形例を示す平面図である。
【図８】図１に示す半導体装置の製造方法を示す平面図である。
【図９】図１に示す半導体装置の製造方法を示す平面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１は、本実施形態に係る半導体装置ＳＤ１を示す平面図である。図２および図３は、図１に示す半導体装置ＳＤ１を示す断面図である。図２は図１におけるＡ−Ａ断面を、図３は図１におけるＢ−Ｂ断面を、それぞれ示している。また、図８および図９は、図１に示す半導体装置ＳＤ１の製造方法を示す平面図である。
【００１１】
本実施形態に係る半導体装置ＳＤ１は、半導体基板ＳＢ１と、素子分離領域ＥＩ１と、ゲート電極ＧＥ１と、サイドウォールＳＷ１と、不純物領域ＩＲ１と、不純物領域ＩＲ２と、を備えている。半導体基板ＳＢ１は、素子形成領域ＥＦ１を有している。素子分離領域ＥＩ１は、素子形成領域ＥＦ１を囲むよう半導体基板ＳＢ１に形成されている。ゲート電極ＧＥ１は、素子形成領域ＥＦ１および素子分離領域ＥＩ１のそれぞれの一部上において連続して設けられている。サイドウォールＳＷ１は、ゲート電極ＧＥ１の側面上に設けられている。不純物領域ＩＲ１は、素子形成領域ＥＦ１に設けられ、サイドウォールＳＷ１により覆われており、かつ第１導電型である。不純物領域ＩＲ２は、素子形成領域ＥＦ１に設けられ、不純物領域ＩＲ１からみてゲート電極ＧＥ１と反対側に位置しており、第１導電型であり、かつ不純物領域ＩＲ１よりも不純物濃度が高い。
また、素子形成領域ＥＦ１は、ゲート幅方向に突出した拡張部ＥＲ１を有している。拡張部ＥＲ１は、ゲート電極ＧＥ１により覆われた第１部分ＰＴ１と、サイドウォールＳＷ１により覆われた第２部分ＰＴ２と、を有している。不純物領域ＩＲ１の一部は、拡張部ＥＲ１のうちのサイドウォールＳＷ１に覆われた第２部分ＰＴ２に設けられている。
【００１２】
素子分離領域と、素子分離領域により囲まれた素子形成領域と、の境界近傍においては、不純物拡散層の角部および素子分離領域端部に生じる窪み（ディボット）等に起因した電界集中や、ゲート絶縁膜の薄膜化が生じる場合がある。この場合、これらの電界集中やゲート絶縁膜の薄膜化等に起因して、素子分離領域と素子形成領域との境界に沿って、しきい値電圧が低い寄生トランジスタが生じるおそれがある。このような寄生トランジスタは、Ｖｇ（ゲート電圧）−Ｉｄ（ドレイン電流）波形におけるハンプ特性やキンク特性を引き起こすことから、トランジスタにおけるしきい値電圧の低下やリーク電流の原因となりうる。また、上記のような寄生トランジスタによる影響はゲート幅によって変動することから、ゲート幅に依存したトランジスタ特性のばらつきも懸念される。
【００１３】
本実施形態によれば、素子形成領域ＥＦ１は、トランジスタＴＲ１のゲート幅方向に突出した拡張部ＥＲ１を有している。また、拡張部ＥＲ１は、ゲート電極ＧＥ１により覆われた第１部分ＰＴ１と、サイドウォールＳＷ１により覆われた第２部分ＰＴ２と、を有する。このとき、素子分離領域ＥＩ１と素子形成領域ＥＦ１との境界に沿って生じる寄生トランジスタは、拡張部ＥＲ１内に形成されることとなる。この場合、上記寄生トランジスタにおけるしきい値電圧の増大を図ることができる。これは、素子分離領域ＥＩ１およびゲート電極ＧＥ１が互いに重なる部分と不純物領域ＩＲ２との間の距離が長くなること等に起因して、上記寄生トランジスタの特性に対して高濃度不純物ドーピングが寄与する割合が低減されることが要因として挙げられる。また、拡張部ＥＲ１を形成することにより上記寄生トランジスタにおけるオン抵抗が増大することも、上記寄生トランジスタにおけるしきい値電圧増大の一因となり得る。これにより、トランジスタＴＲ１のしきい値電圧の低下やリーク電流の発生を抑制できる。また、トランジスタＴＲ１のゲート幅に依存したトランジスタ特性のばらつきを抑えることも可能となる。
一方で、拡張部ＥＲ１のうちのサイドウォールＳＷ１により覆われた第２部分ＰＴ２には、ＬＤＤ領域またはエクステンション領域である第１不純物領域ＩＲ１が設けられている。このため、拡張部ＥＲ１内においては、サイドウォールＳＷ１下に設けられる不純物領域ＩＲ１と、ゲート電極ＧＥ１下に設けられるチャネル領域ＣＲ１と、によって寄生トランジスタを形成することができる。すなわち、素子分離領域ＥＩ１と素子形成領域ＥＦ１との境界に沿って生じる寄生トランジスタについて、上述のようにしきい値電圧を増大させつつ、トランジスタＴＲ１のオン電流向上に対して寄与させることができる。したがって、トランジスタＴＲ１におけるしきい値電圧の低下を抑制しつつ、オン電流の向上を図ることが可能となる。これにより、高速動作や低消費電力、高信頼性の観点から優れた半導体装置ＳＤ１を実現することができる。
【００１４】
以下、本実施形態に係る半導体装置ＳＤ１の構成、および半導体装置ＳＤ１の製造方法について詳細に説明する。
【００１５】
まず、半導体装置ＳＤ１の構成について説明する。
半導体装置ＳＤ１は、半導体基板ＳＢ１と、半導体基板ＳＢ１上に設けられたトランジスタＴＲ１と、を備えている。本実施形態において、トランジスタＴＲ１は、たとえばＬｏｇｉｃトランジスタまたはメモリセルトランジスタである。また、本実施形態に係る半導体装置ＳＤ１は、トランジスタＴＲ１以外のトランジスタを含むこともできる。半導体基板ＳＢ１としては、たとえばシリコン基板や、Ｓｉ基板上にＳｉＧｅエピ成長させた基板、化合物半導体基板を用いることができる。
また、半導体基板ＳＢ１上には、たとえば多層配線層が形成される。
【００１６】
半導体基板ＳＢ１は、素子形成領域ＥＦ１を有している。素子形成領域ＥＦ１は、半導体基板ＳＢ１のうちの素子分離領域ＥＩ１によって区画された部分である。素子形成領域ＥＦ１には、たとえばトランジスタＴＲ１が形成される。
本実施形態において、半導体基板ＳＢ１には、たとえば複数の素子形成領域ＥＦ１が形成される。この場合、各素子形成領域ＥＦ１は、平面視において素子分離領域ＥＩ１により互いに分離されることとなる。また、本実施形態における素子形成領域ＥＦ１は、たとえば全周において素子分離領域ＥＩ１と隣接する。この場合、素子形成領域ＥＦ１は、全周において素子分離領域ＥＩ１との境界を有することとなる。
【００１７】
半導体基板ＳＢ１には、素子形成領域ＥＦ１を囲むように素子分離領域ＥＩ１が形成されている。素子分離領域ＥＩ１は、たとえば半導体基板ＳＢ１の表面側に形成されたシリコン酸化膜により構成される。素子分離領域ＥＩ１を形成する方法は、とくに限定されないが、たとえばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）またはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）である。図１においては、ＳＴＩを用いて半導体基板ＳＢ１に埋め込まれたシリコン酸化膜により素子分離領域ＥＩ１が構成される場合が例示されている。
【００１８】
トランジスタＴＲ１は、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１と、サイドウォールＳＷ１と、不純物領域ＩＲ１と、不純物領域ＩＲ２と、を有している。
【００１９】
ゲート絶縁膜ＧＩ１は、半導体基板ＳＢ１上に設けられている。ゲート絶縁膜ＧＩ１は、たとえばシリコン酸化膜、シリコン酸窒化膜、Ｈｆ、ＨｆＳｉＯもしくはＨｆＳｉＯＮ等の高誘電率材料により構成される絶縁膜、またはこれらの２層以上を積層した積層膜により構成される。本実施形態におけるゲート絶縁膜ＧＩ１は、たとえば素子形成領域ＥＦ１と素子分離領域ＥＩ１のそれぞれの一部上において連続して設けられる。このとき、ゲート絶縁膜ＧＩ１は、たとえば図１中Ｙ方向に延在するように形成される。
【００２０】
ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１を介して半導体基板ＳＢ１上に設けられている。また、ゲート電極ＧＥ１は、素子形成領域ＥＦ１と素子分離領域ＥＩ１のそれぞれの一部上において連続して設けられる。本実施形態においては、たとえば平面視において素子形成領域ＥＦ１を二つの領域に分割するように、一方向に延在するゲート電極ＧＥ１が設けられる。このとき、上記二つの領域のうち、一方の領域にソース領域ＳＲ１が、他方の領域にＤＲ１が、それぞれ設けられることとなる。図１においては、図１中Ｙ方向に延在するようゲート電極ＧＥ１が設けられる。この場合、トランジスタＴＲ１のゲート幅方向は、図１中Ｙ方向と一致することとなる。
ゲート電極ＧＥ１は、たとえば多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜、またはこれらの２層以上を積層した積層膜により構成される。ゲート電極ＧＥ１が多結晶シリコン膜またはアモルファスシリコン膜により構成される場合には、ゲート電極ＧＥ１に対して不純物イオンが注入されていてもよい。
【００２１】
サイドウォールＳＷ１は、ゲート電極ＧＥ１の側面上に設けられている。本実施形態においては、ゲート電極ＧＥ１の側面のうち少なくともゲート長方向を法線方向とする二つの側面それぞれに、サイドウォールＳＷ１が設けられる。なお、サイドウォールＳＷ１とゲート電極ＧＥ１との間には、他のスペーサ膜が形成されていてもよい。
サイドウォールＳＷ１は、絶縁材料により構成される。サイドウォールＳＷ１を構成する絶縁材料としては、たとえばシリコン窒化膜またはシリコン酸化膜が挙げられる。
【００２２】
不純物領域ＩＲ１は、素子形成領域ＥＦ１に設けられ、かつサイドウォールＳＷ１により覆われている。図１および図２に示すように、不純物領域ＩＲ１は、たとえばゲート長方向においてゲート電極ＧＥ１の両側に位置するように設けられる。このとき、ゲート長方向において不純物領域ＩＲ１により挟まれる領域は、トランジスタＴＲ１のチャネル領域ＣＲ１となる。チャネル領域ＣＲ１は、ゲート電極ＧＥ１下に位置することとなる。
本実施形態において、不純物領域ＩＲ１は、たとえばエクステンション領域またはＬＤＤ（Ｌｉｇｈｔ−Ｄｏｐｅｄ−Ｄｒａｉｎ）領域である。また、不純物領域ＩＲ１は、第１導電型を有している。ここで、第１導電型とはｐ型またはｎ型のいずれか一方であり、後述する第２導電型とはｐ型またはｎ型のいずれか他方である。
【００２３】
不純物領域ＩＲ２は、素子形成領域ＥＦ１に設けられ、かつ不純物領域ＩＲ１からみてゲート電極ＧＥ１と反対側に位置している。すなわち、不純物領域ＩＲ１は、平面視において不純物領域ＩＲ２とゲート電極ＧＥ１との間に位置することとなる。
本実施形態では、図１および図２に示すように、たとえばゲート長方向においてゲート電極ＧＥ１および不純物領域ＩＲ１を挟むよう、二つの不純物領域ＩＲ２が設けられる。このとき、一方の不純物領域ＩＲ２がソース領域ＳＲ１となり、他方の不純物領域ＩＲ２がドレイン領域ＤＲ１となる。不純物領域ＩＲ２は、第１導電型を有しており、かつ不純物領域ＩＲ１よりも不純物濃度が高い。すなわち、トランジスタＴＲ１においては、チャネル領域ＣＲ１と不純物領域ＩＲ２の間に不純物濃度が低い不純物領域ＩＲ１を設けることとなり、短チャネル効果の抑制を図ることができる。
【００２４】
素子形成領域ＥＦ１は、ゲート幅方向に突出した拡張部ＥＲ１を有している。本実施形態における拡張部ＥＲ１は、たとえば素子形成領域ＥＦ１の平面視における外形線のうちのゲート長方向に平行な二辺（図１中上辺および下辺）それぞれの一部を、素子形成領域ＥＦ１の外側へ向けてゲート幅方向に突出させることにより形成される。また、拡張部ＥＲ１は、ゲート電極ＧＥ１により覆われた第１部分ＰＴ１と、サイドウォールＳＷ１により覆われた第２部分ＰＴ２と、を有している。
このような構成によれば、素子分離領域ＥＩ１と素子形成領域ＥＦ１との境界に沿って生じる寄生トランジスタについて、そのしきい値電圧を増大させることができる。これにより、トランジスタＴＲ１のしきい値電圧の低下やリーク電流の発生を抑制でき、高信頼性や低消費電力の観点から優れた半導体装置ＳＤ１を実現することが可能となる。
【００２５】
不純物領域ＩＲ１の一部は、拡張部ＥＲ１のうちの第２部分ＰＴ２に設けられている。すなわち、拡張部ＥＲ１のうちの第２部分ＰＴ２には、ＬＤＤ領域またはエクステンション領域である第１不純物領域ＩＲ１が設けられる。一方で、拡張部ＥＲ１のうちの第１部分ＰＴ１には、不純物領域ＩＲ１に挟まれたチャネル領域ＣＲ１が設けられる。
この場合、拡張部ＥＲ１内に、サイドウォールＳＷ１下に設けられる不純物領域ＩＲ１と、ゲート電極ＧＥ１下に設けられるチャネル領域ＣＲ１と、によって寄生トランジスタを形成することができる。すなわち、上記寄生トランジスタをトランジスタＴＲ１のオン電流向上に対して寄与させることができる。したがって、半導体装置ＳＤ１の高速動作性を向上させることが可能となる。
【００２６】
本実施形態において、第２部分ＰＴ２は、たとえばゲート長方向において第１部分ＰＴ１の両側に位置するように設けられる。このとき、第１部分ＰＴ１は、二つの第２部分ＰＴ２により挟まれることとなる。図１では、ゲート幅方向における不純物領域ＩＲ１の一端および他端それぞれが第２部分ＰＴ２を構成し、ゲート幅方向におけるチャネル領域ＣＲ１の一端および他端それぞれが第１部分ＰＴ１を構成する場合が例示される。
また、本実施形態においては、たとえば拡張部ＥＲ１のうちの第２部分ＰＴ２の全体に不純物領域ＩＲ１が形成される。すなわち、不純物領域ＩＲ１は、拡張部ＥＲ１において素子分離領域ＥＩ１と隣接するように形成されることとなる。このため、素子分離領域ＥＩ１と素子形成領域ＥＦ１の境界に沿って生じる寄生トランジスタを、トランジスタＴＲ１のオン電流向上に対してより効果的に寄与させることが可能となる。
【００２７】
本実施形態において、素子形成領域ＥＦ１は、たとえば拡張部ＥＲ１を除く部分の平面形状が矩形となるように設けられる。このとき、拡張部ＥＲ１は、たとえば素子形成領域ＥＦ１の平面視における外形線のうちゲート長方向に延びる二辺それぞれに設けられる。一方で、拡張部ＥＲ１は、素子形成領域ＥＦ１の平面視における外形線のうちゲート長方向に延びる二辺のいずれか一方のみに設けられていてもよい。なお、素子形成領域ＥＦ１の平面形状は、上記したものに限定されない。
図１においては、平面形状が矩形である拡張部ＥＲ１が、素子形成領域ＥＦ１の上辺および下辺それぞれの一部に形成される場合が例示される。この場合、拡張部ＥＲ１のゲート幅方向における長さは、第１部分ＰＴ１から第２部分ＰＴ２へ向けて変動しないこととなる。なお、拡張部ＥＲ１の平面形状は、これに限定されず、任意の形状とすることができる。拡張部ＥＲ１は、たとえば平面視における外形線のうちの素子分離領域ＥＩ１に隣接する二つの角部を面取りした矩形状としてもよい。このように、拡張部ＥＲ１の平面視における外形線のうち素子分離領域ＥＩ１に隣接する部分に角部を有しない構成とすることにより、拡張部ＥＲ１を形成するための加工が容易となる。
【００２８】
図１および図３においては、拡張部ＥＲ１の全体が、ゲート電極ＧＥ１とサイドウォールＳＷ１のいずれかによって覆われる場合が例示されている。この場合、拡張部ＥＲ１には、高濃度不純物領域である不純物領域ＩＲ２が形成されないこととなる。これにより、素子分離領域ＥＩ１と素子形成領域ＥＦ１との境界に沿って生じる寄生トランジスタのしきい値電圧を、より効果的に増大させることが可能となる。このため、トランジスタＴＲ１におけるしきい値の低下をより確実に抑え、半導体装置ＳＤ１の信頼性を向上させることができる。
また、拡張部ＥＲ１内に高濃度不純物領域である不純物領域ＩＲ２を形成しない場合、拡張部ＥＲ１に形成されるチャネル領域ＣＲ１のドレイン側端部における電界集中を緩和することができる。これにより、チャネル領域ＣＲ１のゲート幅方向における端部において、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）やホットキャリア等に起因したリーク電流が発生することを抑えることができる。したがって、半導体装置ＳＤ１の低消費電力化および信頼性向上を図ることも可能となる。
【００２９】
図４〜７は、図１に示す半導体装置ＳＤ１の変形例を示す平面図である。図４〜７においては、拡張部ＥＲ１の形状が図１に例示したものと異なる場合が例示されている。
図４および図５においては、拡張部ＥＲ１のゲート幅方向における長さが、ゲート電極ＧＥ１により覆われる第１部分ＰＴ１からサイドウォールＳＷ１により覆われる第２部分ＰＴ２へ向けて小さくなる場合が例示されている。これにより、アクティブ領域とゲート電極ＧＥ１との重ね合わせ誤差や、ゲート長およびスペーサ幅の製造ばらつきによる電気特性の変化を抑えることができる。図４に示す例においては、拡張部ＥＲ１の平面形状を三角形とすることにより、上述のような構成を実現している。図５に示す例においては、拡張部ＥＲ１の平面視における外形線のうち素子分離領域ＥＩ１に隣接する部分を弧状とすることにより、上述のような構成を実現している。
【００３０】
図６および図７においては、拡張部ＥＲ１が、ゲート電極ＧＥ１とサイドウォールＳＷ１のいずれによっても覆われていない第３部分ＰＴ３を有する場合が例示されている。この場合、第３部分ＰＴ３には、たとえば不純物領域ＩＲ２を形成することができる。これにより、素子分離領域ＥＩ１と素子形成領域ＥＦ１の境界に沿って生じる寄生トランジスタを、トランジスタＴＲ１のオン電流向上に対してより効果的に寄与させることが可能となる。本実施形態において、第３部分ＰＴ３は、たとえば第２部分ＰＴ２からみて第１部分ＰＴ１と反対側に位置するように設けられる。また、たとえばゲート長方向において第１部分ＰＴ１および第２部分ＰＴ２を挟むように、二つの第３部分ＰＴ３が形成される。
図６では、拡張部ＥＲ１の平面形状が三角形である場合が例示される。図７では、拡張部ＥＲ１の平面視における外形線のうち素子分離領域ＥＩ１に隣接する部分が弧状である場合が例示されている。図６および図７のいずれにおいても、図４および図５と同様に、拡張部ＥＲ１のゲート幅方向における長さは、第１部分ＰＴ１から第２部分ＰＴ２へ向けて小さくなるように設計されている。
【００３１】
拡張部ＥＲ１のゲート長方向における長さは、素子形成領域ＥＦ１のゲート長方向における長さよりも短い。ゲート長方向において、ゲート長Ｌｇに対する拡張部ＥＲ１の長さＬｅｘの比、Ｌｅｘ／Ｌｇは、たとえば１．１以上４．０以下とすることができる。また、Ｌｅｘ／Ｌｇを２．０以上とすることにより、より効率的にオン電流を向上させることができる。トランジスタＴＲ１におけるしきい値電圧の低下をより確実に抑えるためには、ゲート長方向におけるサイドウォールＳＷ１の長さをＬｓｗとして、Ｌｅｘを(Ｌｇ＋２×Ｌｓｗ)以下にするとよい。
【００３２】
次に、本実施形態に係る半導体装置ＳＤ１の製造方法を説明する。
まず、図８（ａ）に示すように、半導体基板ＳＢ１に、素子形成領域ＥＦ１と、素子形成領域ＥＦ１を囲む素子分離領域ＥＩ１と、を形成する。この際、半導体基板ＳＢ１に形成する素子分離領域ＥＩ１の平面形状を制御することにより、ゲート幅方向に突出した拡張部ＥＲ１を有する素子形成領域ＥＦ１を形成することができる。
素子分離領域ＥＩ１がＳＴＩにより形成される場合には、半導体基板ＳＢ１にシリコン酸化膜を埋め込むための溝を形成する際のマスク形状を調整することにより、素子分離領域ＥＩ１の平面形状を制御することが可能である。また、素子分離領域ＥＩ１がＬＯＣＯＳにより形成される場合には、半導体基板ＳＢ１を選択酸化する際のマスク形状を調整することにより、素子分離領域ＥＩ１の平面形状を制御することが可能である。
【００３３】
次に、素子形成領域ＥＦ１と素子分離領域ＥＩ１のそれぞれの一部上において連続するゲート電極ＧＥ１を形成する。ゲート電極ＧＥ１は、たとえば半導体基板ＳＢ１上に設けられる導電膜をドライエッチングによりパターニングすることで得られる。このとき、拡張部ＥＲ１のうちの第１部分ＰＴ１を覆うように、ゲート電極ＧＥ１が形成される。
次いで、ゲート電極ＧＥ１をマスクとして、素子形成領域ＥＦ１に対し不純物イオン注入を行い、不純物領域ＩＲ１を形成する。このとき、拡張部ＥＲ１のうちゲート電極ＧＥ１により覆われていない第２部分ＰＴ２には、不純物領域ＩＲ１が形成されることとなる。
これにより、図８（ｂ）に示す構造が得られる。
【００３４】
次に、図９（ａ）に示すように、ゲート電極ＧＥ１の側面上に、サイドウォールＳＷ１を形成する。サイドウォールＳＷ１は、たとえばゲート電極ＧＥ１を覆うように半導体基板ＳＢ１上に設けられた絶縁膜をエッチバックすることにより得られる。このとき、拡張部ＥＲ１のうちの第２部分ＰＴ２を覆うように、サイドウォールＳＷ１が形成される。図９（ａ）に示す例では、拡張部ＥＲ１の全体がゲート電極ＧＥ１とサイドウォールＳＷ１のいずれかにより覆われるように、サイドウォールＳＷ１が形成される。
次に、図９（ｂ）に示すように、ゲート電極ＧＥ１およびサイドウォールＳＷ１をマスクとして、素子形成領域ＥＦ１に対しイオン注入を行い、不純物領域ＩＲ２を形成する。
本実施形態においては、たとえばこのようにして半導体装置ＳＤ１が形成される。
【００３５】
次に、本実施形態の効果を説明する。
本実施形態によれば、素子形成領域ＥＦ１には、トランジスタＴＲ１のゲート幅方向に突出し、かつゲート電極ＧＥ１により覆われた第１部分ＰＴ１およびサイドウォールＳＷ１により覆われた第２部分ＰＴ２を有する拡張部ＥＲ１が設けられている。また、拡張部ＥＲ１のうちのサイドウォールＳＷ１により覆われた第２部分ＰＴ２には、ＬＤＤ領域またはエクステンション領域である第１不純物領域ＩＲ１が設けられている。これにより、素子分離領域ＥＩ１と素子形成領域ＥＦ１との境界に沿って生じる寄生トランジスタについて、しきい値電圧を増大させつつ、トランジスタＴＲ１のオン電流向上へ寄与させることができる。したがって、トランジスタＴＲ１におけるしきい値電圧の低下を抑制しつつ、オン電流の向上を図ることが可能となる。
【００３６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００３７】
ＳＤ１  半導体装置
ＳＢ１  半導体基板
ＴＲ１  トランジスタ
ＧＥ１  ゲート電極
ＧＩ１  ゲート絶縁膜
ＳＷ１  サイドウォール
ＩＲ１、ＩＲ２  不純物領域
ＳＲ１  ソース領域
ＤＲ１  ドレイン領域
ＣＲ１  チャネル領域
ＥＩ１  素子分離領域
ＥＦ１  素子形成領域
ＥＲ１  拡張部
ＰＴ１  第１部分
ＰＴ２  第２部分
ＰＴ３  第３部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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