(57)【要約】      （修正有）【課題】複数のバンクグループを備えた半導体装置においてデータ転送レートを高める。【解決手段】複数のバンクグループからそれぞれ読み出されたデータＤ１〜Ｄ４がそれぞれ入力される論理回路６１〜６４と、論理回路の出力データＤ５〜Ｄ８に基づいてデータを出力する出力バッファ６５とを備える。出力バッファ６５は、ゲート電極にデータＤ５〜Ｄ８が共通に入力される入力トランジスタを含む。論理回路６１〜６４は、それぞれデータＤ１〜Ｄ４及びそれぞれクロック信号ＣＬＫ１〜ＣＬＫ４を受ける入力回路と、入力回路の出力に基づいて入力トランジスタのゲート電極にデータＤ５〜Ｄ８を供給する出力回路７２とをそれぞれ含む。入力トランジスタのゲート電極は、論理回路６１〜６４にそれぞれ含まれる出力回路７２に囲まれるよう配置されている。【選択図】図５
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【特許請求の範囲】
【請求項１】
それぞれ複数のバンクからなる少なくとも第１乃至第４のバンクグループと、
前記第１乃至第４のバンクグループからそれぞれ読み出された第１乃至第４のデータがそれぞれ入力され、それぞれ第１乃至第４のクロック信号に応答して第５乃至第８のデータを出力する第１乃至第４の論理回路と、
前記第５乃至第８のデータに基づいて第９のデータを出力する出力バッファと、を備え、
前記出力バッファは、ゲート電極に前記第５乃至第８のデータが共通に入力される入力トランジスタを含み、
前記第１乃至第４の論理回路は、それぞれ第１乃至第４のデータ及びそれぞれ前記第１乃至第４のクロック信号を受ける入力回路と、前記入力回路の出力に基づいて前記入力トランジスタのゲート電極に前記第５乃至第８のデータを供給する出力回路とをそれぞれ含み、
前記入力トランジスタのゲート電極は、前記第１乃至第４の論理回路にそれぞれ含まれる前記出力回路に囲まれるよう配置されていることを特徴とする半導体装置。
【請求項２】
前記第１乃至第４の論理回路にそれぞれ含まれる前記出力回路と前記入力トランジスタのゲート電極とを接続する複数の配線の長さは、互いに等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の論理回路にそれぞれ含まれる前記出力回路は、第１の対称軸を基準として互いに線対称にレイアウトされ、
前記第３及び第４の論理回路にそれぞれ含まれる前記出力回路は、第２の対称軸を基準として互いに線対称にレイアウトされていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の対称軸と前記第２の対称軸は、同一直線上に位置することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第３の論理回路にそれぞれ含まれる前記出力回路は、第３の対称軸を基準として互いに線対称にレイアウトされ、
前記第２及び第４の論理回路にそれぞれ含まれる前記出力回路は、第４の対称軸を基準として互いに線対称にレイアウトされていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記第３の対称軸と前記第４の対称軸は、同一直線上に位置することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１及び第２の対称軸と前記第３及び第４の対称軸は、互いに直交することを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１及び第３の論理回路にそれぞれ含まれる前記出力回路は、前記第１の論理回路に含まれる前記入力回路と前記第３の論理回路に含まれる前記入力回路に挟まれるようレイアウトされ、
前記第２及び第４の論理回路にそれぞれ含まれる前記出力回路は、前記第２の論理回路に含まれる前記入力回路と前記第４の論理回路に含まれる前記入力回路に挟まれるようレイアウトされていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記出力バッファは、前記入力トランジスタの出力に基づいて前記第９のデータを出力する出力トランジスタをさらに含み、
前記出力トランジスタは、前記第３の論理回路に含まれる前記入力回路と前記第４の論理回路に含まれる前記入力回路に挟まれるようレイアウトされていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１のバンクグループを構成する複数のバンクから読み出された複数のデータに基づいて前記第１のデータを前記第１の論理回路に供給する第１のデータ転送回路ブロックと、
前記第２のバンクグループを構成する複数のバンクから読み出された複数のデータに基づいて前記第２のデータを前記第２の論理回路に供給する第２のデータ転送回路ブロックと、
前記第３のバンクグループを構成する複数のバンクから読み出された複数のデータに基づいて前記第３のデータを前記第３の論理回路に供給する第３のデータ転送回路ブロックと、
前記第４のバンクグループを構成する複数のバンクから読み出された複数のデータに基づいて前記第４のデータを前記第４の論理回路に供給する第４のデータ転送回路ブロックと、をさらに備えることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第１乃至第４のデータ転送回路ブロックは第１の方向を長手方向とする形状を有し、前記第１の方向と交差する第２の方向に配列されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１乃至第４の論理回路は、前記第１乃至第４のデータ転送回路ブロックから見て前記第１の方向側に配置されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１乃至第４のデータ転送回路ブロックは、マトリクス状に配置されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記第１乃至第４の論理回路は、前記第１乃至第４のデータ転送回路ブロックに囲まれるよう配置されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
第１の方向に延在形成された配線が入力ノードに接続された出力バッファと、
出力ノードが前記配線に接続された第１のＣＭＯＳインバータを含む第１の論理回路と、
前記第１のＣＭＯＳインバータと前記配線を基準に線対称に配置され、出力ノードが前記配線に接続された第２のＣＭＯＳインバータを含む第２の論理回路と、
前記第１のＣＭＯＳインバータと前記第１の方向と直交する対称軸を基準に線対称に配置され、出力ノードが前記配線に接続された第３のＣＭＯＳインバータを含む第３の論理回路と、
前記第２のＣＭＯＳインバータと前記対称軸を基準に線対称に配置され、出力ノードが前記配線に接続された第４のＣＭＯＳインバータとを含む第４の論理回路と、を備えることを特徴とする半導体装置。
【請求項１６】
前記出力バッファは、前記第３の論理回路と前記第４の論理回路との間に配置されていることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記第３のＣＭＯＳインバータと前記第４のＣＭＯＳインバータとは、前記配線を基準に線対称に配置されていることを特徴とする請求項１５又は１６記載の半導体装置。
【請求項１８】
前記第１のＣＭＯＳインバータを構成する一導電型のトランジスタと、該トランジスタに対向する前記第３のＣＭＯＳインバータを構成する前記一導電型のトランジスタとは、少なくとも一部のソース領域を共有していることを特徴とする請求項１５乃至１７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、それぞれ複数のバンクからなる複数のバンクグループを備えた半導体装置に関する。
【背景技術】
【０００２】
代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）に要求されるデータ転送レートは年々高まっている。これまでは、プリフェッチ数を増加させることによってデータ転送レートを向上させていたが、近年提案されているＤＤＲ４（Double Data Rate 4）型のＤＲＡＭでは、プリフェッチ数をＤＤＲ３（Double Data Rate 3）型のＤＲＡＭと同じ８ビットプリフェッチ方式を踏襲する一方、バンクグループという概念を導入することによってデータ転送レートの向上が図られている（特許文献１参照）。
【０００３】
バンクグループ間においては出力バッファへの信号経路が分離されているため、異なるバンクグループから読み出されたデータは、異なる信号経路を介して出力バッファに転送される。そして、異なるバンクグループから読み出されたデータは、それぞれ対応する信号経路に挿入された論理回路を介して出力バッファに並列に入力される。出力バッファに並列に入力された複数のデータは、出力バッファに含まれる論理回路によって順次選択され、半導体装置の外部に出力される。これにより、各バンクグループから出力バッファまでの信号経路の動作周波数を抑えつつ、高速なバースト出力を実現することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−８９０３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、出力バッファ内においては、並列に入力された複数のデータが論理回路によって順次選択されるため、かかるパラレルシリアル変換によってデータサイクルが高くなる。このため、当該回路部分のレイアウトによっては、信号経路間において回路条件に差が生じ、データ転送レートが制限されるという問題が生じる。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、それぞれ複数のバンクからなる少なくとも第１乃至第４のバンクグループと、前記第１乃至第４のバンクグループからそれぞれ読み出された第１乃至第４のデータがそれぞれ入力され、それぞれ第１乃至第４のクロック信号に応答して第５乃至第８のデータを出力する第１乃至第４の論理回路と、前記第５乃至第８のデータに基づいて第９のデータを出力する出力バッファと、を備え、前記出力バッファは、ゲート電極に前記第５乃至第８のデータが共通に入力される入力トランジスタを含み、前記第１乃至第４の論理回路は、それぞれ第１乃至第４のデータ及びそれぞれ前記第１乃至第４のクロック信号を受ける入力回路と、前記入力回路の出力に基づいて前記入力トランジスタのゲート電極に前記第５乃至第８のデータを供給する出力回路とをそれぞれ含み、前記入力トランジスタのゲート電極は、前記第１乃至第４の論理回路にそれぞれ含まれる前記出力回路に囲まれるよう配置されていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、各論理回路に含まれる出力回路から入力トランジスタのゲート電極までの回路条件の差を抑制することができることから、高いデータ転送レートを実現することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態による半導体装置１０のレイアウトを示す略平面図である。
【図２】チャネルＣＨＡに含まれるメモリセルアレイ１１の構成を説明するための模式図である。
【図３】ユニット回路Ｕのレイアウト図である。
【図４】ユニット回路Ｕの回路図である。
【図５】データ出力回路ブロック６０の回路図である。
【図６】データ出力回路ブロック６０のレイアウト図である。
【図７】論理回路６１のレイアウト図である。
【図８】出力バッファ６５のレイアウト図である。
【図９】データ出力回路ブロック６０内におけるデータＤ５〜Ｄ８の流れを説明するための図である。
【図１０】領域Ｂ，Ｃのレイアウトをより詳細に示す平面図である。
【図１１】比較例によるデータ出力回路ブロック６０のいくつかのレイアウト図である。
【図１２】ユニット回路Ｕの動作の一例を示す波形図である。
【図１３】データＤＱ０〜ＤＱ３の転送経路を説明するための図である。
【図１４】データＤＱ４〜ＤＱ７の転送経路を説明するための図である。
【図１５】データＤＱ８〜ＤＱ１１の転送経路を説明するための図である。
【図１６】データＤＱ１２〜ＤＱ１５の転送経路を説明するための図である。
【図１７】ユニット回路Ｕの第１のレイアウト例を説明するための模式図である。
【図１８】ユニット回路Ｕの第２のレイアウト例を説明するための模式図である。
【図１９】ユニット回路Ｕの第３のレイアウト例を説明するための模式図である。
【図２０】ユニット回路Ｕの第４のレイアウト例を説明するための模式図である。
【図２１】ユニット回路Ｕの第５のレイアウト例を説明するための模式図である。
【図２２】ユニット回路Ｕの第６のレイアウト例を説明するための模式図である。
【図２３】第１の変形例によるデータ出力回路ブロック６０のレイアウト図である。
【図２４】第２の変形例によるデータ出力回路ブロック６０のレイアウト図である。
【図２５】第３の変形例によるデータ出力回路ブロック６０のレイアウト図である。
【図２６】第１の変形例によるゲート電極Ｇ１〜Ｇ３のレイアウト図である。
【図２７】第２の変形例によるゲート電極Ｇ１〜Ｇ３のレイアウト図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１０】
図１は、本発明の一実施形態による半導体装置１０のレイアウトを示す略平面図である。
【００１１】
本実施形態による半導体装置１０は、単一のシリコン基板に集積されたＬＰＤＤＲ４（Low Power DDR4）型のＤＲＡＭであり、２つのチャネルＣＨＡ，ＣＨＢを備える。チャネルＣＨＡ，ＣＨＢは、外部から独立してアクセス可能であり、チャネルＣＨＡ，ＣＨＢごとにメモリセルアレイ、周辺回路、外部端子などを備えている。チャネルＣＨＡ，ＣＨＢ間においては、基本的に全ての回路が分離されている。但し、本発明の対象がＬＰＤＤＲ４型のＤＲＡＭに限定されるものではない。
【００１２】
チャネルＣＨＡ，ＣＨＢは、それぞれメモリセルアレイ１１、アクセス制御回路１２、データ入出力回路１３、その他の周辺回路１４、コマンドアドレス端子ＣＡＰ、データ入出力端子ＤＱＰなどを備えている。チャネルＣＨＡ，ＣＨＢ間においては、基本的に全ての回路が分離されている。つまり、チャネルＣＨＡ，ＣＨＢは、互いに異なるクロック信号に同期して動作するとともに、コマンドアドレス信号の受信やデータの入出力についても、互いに異なる外部端子が用いられる。したがって、各チャネルＣＨＡ，ＣＨＢはそれぞれ独立した１個のＤＲＡＭと見なすことができ、この点においてバンクと呼ばれるアクセス単位とは区別される。
【００１３】
メモリセルアレイ１１は、図示しない複数のメモリセルによって構成される。メモリセルアレイ１１に対するアクセスは、コマンドアドレス端子ＣＡＰから入力されるコマンドアドレス信号ＣＡに基づき、アクセス制御回路１２による制御のもと行われる。メモリセルアレイ１１から読み出されたデータＤＱは、データ入出力回路１３による制御のもと、データ入出力端子ＤＱＰを介して外部に出力される。一方、外部からデータ入出力端子ＤＱＰに入力されるデータＤＱは、データ入出力回路１３による制御のもと、メモリセルアレイ１１に書き込まれる。
【００１４】
図２は、チャネルＣＨＡに含まれるメモリセルアレイ１１の構成を説明するための模式図である。
【００１５】
図２に示すように、チャネルＣＨＡに含まれるメモリセルアレイ１１は、１６個のバンクＢＫ０〜ＢＫ１５に分割されている。バンクとは、それぞれ独立してコマンドを実行可能な単位であり、バンク間においては非排他的なアクセスが可能である。また、バンクＢＫ０〜ＢＫ１５は、４つのバンクグループＢＫＧ０〜ＢＫＧ３にグループ化されている。具体的には、バンクＢＫ０〜ＢＫ３はバンクグループＢＫＧ０を構成し、バンクＢＫ４〜ＢＫ７はバンクグループＢＫＧ１を構成し、バンクＢＫ８〜ＢＫ１１はバンクグループＢＫＧ２を構成し、バンクＢＫ１２〜ＢＫ１５はバンクグループＢＫＧ３を構成する。
【００１６】
バンクグループとは、メモリセルアレイ１１から出力バッファまでの信号経路の一部を共有する単位である。したがって、同じバンクグループに含まれる４つのバンクに対しては、信号経路の一部が共通に割り当てられる。これに対し、異なるバンクグループに属する複数のバンクに対しては、メモリセルアレイ１１から出力バッファまでそれぞれ別個の信号経路が割り当てられる。このため、異なるバンクグループに対するアクセスにおいては、カラムコマンドの投入周期（ｔＣＣＤ）が最短化される。
【００１７】
これら１６個のバンクＢＫ０〜ＢＫ１５から読み出されたデータＤＱは、データ入出力回路１３を介してデータ入出力端子ＤＱＰに出力される。データ入出力端子ＤＱＰには、複数のデータ入出力端子ＤＱＰにそれぞれ対応する複数のユニット回路Ｕが設けられている。特に限定されるものではないが、チャネルＣＨＡに含まれるデータ入出力端子ＤＱＰは１６個であり、したがって１６個のユニット回路Ｕが用いられる。
【００１８】
チャネルＣＨＢについても同じ回路構成を有しているため、重複する説明は省略する。
【００１９】
図３はユニット回路Ｕのレイアウト図であり、図４はユニット回路Ｕの回路図である。図３及び図４においては、あるバンク又はバンクグループから読み出されたデータＤＱには、当該バンク又はバンクグループと同じ符号が付されている。
【００２０】
図３及び図４に示すように、ユニット回路Ｕは４つのデータ転送回路ブロック２０，３０，４０，５０と、データ出力回路ブロック６０を備えている。データ転送回路ブロック２０，３０，４０，５０は、それぞれバンクグループＢＫＧ０〜ＢＫＧ３に対応しており、対応するバンクグループＢＫＧ０〜ＢＫＧ３から読み出されたデータＤＱをデータ出力回路ブロック６０に転送する役割を果たす。図３に示す例では、データ転送回路ブロック４０，２０，３０，５０がこの順にＸ方向に配列されているが、データ転送回路ブロックのレイアウトがこれに限定されるものではない。
【００２１】
データ転送回路ブロック２０は転送回路２１〜２９からなる。まず、バンクＢＫ０〜ＢＫ３から読み出されたデータは、転送回路２１〜２４にそれぞれ入力される。転送回路２１〜２４に取り込まれたデータは、転送回路２５〜２８に転送される。転送回路２６，２８に取り込まれたデータは、転送回路２５，２７に転送され、転送回路２５，２７に転送されたデータは、転送回路２９を介してデータ出力回路ブロック６０に転送される。このように、データ転送回路ブロック２０は、バンクグループＢＫＧ０を構成するバンクＢＫ０〜ＢＫ３から読み出されたデータを順次選択し、データＤ１としてデータ出力回路ブロック６０に転送する。
【００２２】
他のデータ転送回路ブロック３０，４０，５０も同様であり、それぞれバンクグループＢＫＧ１〜ＢＫＧ３から読み出されたデータを順次選択し、それぞれデータＤ２〜Ｄ４としてデータ出力回路ブロック６０に転送する。
【００２３】
図５は、データ出力回路ブロック６０の回路図である。
【００２４】
図５に示すように、データ出力回路ブロック６０は、それぞれデータＤ１〜Ｄ４を受けてデータＤ５〜Ｄ８を生成する論理回路６１〜６４と、データＤ５〜Ｄ８を受けてデータＤＱを出力する出力バッファ６５を備える。
【００２５】
論理回路６１〜６４はいわゆるトライステートバッファであり、対応するデータＤ１〜Ｄ４及び対応するクロック信号ＣＬＫ１〜ＣＬＫ４を受ける入力回路７１と、入力回路７１の出力に基づいてそれぞれ対応するデータＤ５〜Ｄ８を生成する出力回路７２とをそれぞれ含む。
【００２６】
より具体的に説明すると、入力回路７１はＯＲゲート回路８１及びＡＮＤゲート回路８２を備える。ＯＲゲート回路８１及びＡＮＤゲート回路８２の一方の入力ノードには対応するデータＤ１〜Ｄ４が供給される。ＯＲゲート回路８１の他方の入力ノードには、対応するクロック信号ＣＬＫ１〜ＣＬＫ４の反転信号がそれぞれ入力される。ＡＮＤゲート回路８２の他方の入力ノードには、対応するクロック信号ＣＬＫ１〜ＣＬＫ４がそれぞれ入力される。
【００２７】
出力回路７２は、Ｐチャンネル型ＭＯＳトランジスタＰ１とＮチャンネル型ＭＯＳトランジスタＮ１が直列に接続された構成を有している。トランジスタＰ１のゲート電極にはＯＲゲート回路８１の出力信号が入力され、トランジスタＮ１のゲート電極にはＡＮＤゲート回路８２の出力信号が入力される。トランジスタＰ１，Ｎ１のドレイン領域からは、それぞれ対応するデータＤ５〜Ｄ８が出力される。
【００２８】
入力回路７１においては、対応するクロック信号ＣＬＫ１〜ＣＬＫ４がローレベルである場合には、ＯＲゲート回路８１の出力信号はハイレベルに固定され、ＡＮＤゲート回路８２の出力信号はローレベルに固定されるため、出力回路７２の出力ノード、つまりトランジスタＰ１，Ｎ１のドレイン領域はハイインピーダンス状態となる。これに対し、対応するクロック信号ＣＬＫ１〜ＣＬＫ４がハイレベルである場合には、対応するデータＤ１〜Ｄ４の論理レベルに応じて、トランジスタＰ１，Ｎ１のいずれか一方がオンする。これにより、出力回路７２からは、ハイレベル又はローレベルのデータＤ５〜Ｄ８が出力される。
【００２９】
図５に示すように、論理回路６１〜６４に含まれる出力回路７２の出力ノードは、ワイヤードオア接続されている。このため、クロック信号ＣＬＫ１〜ＣＬＫ４は排他的にハイレベルとなる必要があり、ハイレベルであるクロック信号ＣＬＫ１〜ＣＬＫ４に対応するデータＤ５〜Ｄ８のいずれかが出力バッファ６５に入力される。
【００３０】
出力バッファ６５は、データＤ５〜Ｄ８を受ける入力回路７３を備えている。入力回路７３はインバータ回路であり、後述するようにＰチャンネル型ＭＯＳトランジスタＰ２とＮチャンネル型ＭＯＳトランジスタＮ２によって構成されている。したがって、論理回路６１〜６４に含まれる出力回路７２の出力ノードは、入力トランジスタＰ２，Ｎ２のゲート電極に共通に接続されることになる。入力回路７３の後段には、インバータ回路７４及び出力ドライバ７５が接続されている。出力ドライバ７５は最終段のトランジスタであり、その出力ノードはＥＳＤ対策用の保護回路７６を介してデータ入出力端子ＤＱＰに接続されている。
【００３１】
図６は、データ出力回路ブロック６０のレイアウト図である。
【００３２】
図６に示すように、本実施形態においては、データ出力回路ブロック６０を構成する論理回路６１〜６４がマトリクス状にレイアウトされ、その中心部に出力バッファ６５が配置される。論理回路６１と論理回路６２はＸ方向に隣接して配置され、論理回路６３と論理回路６４はＸ方向に隣接して配置される。また、論理回路６１と論理回路６３はＹ方向に隣接して配置され、論理回路６２と論理回路６４はＹ方向に隣接して配置される。
【００３３】
尚、図６に示す記号Ｆは、論理回路６１〜６４のトポロジーを示している。したがって、論理回路６１と論理回路６２は対称軸Ｌ１を基準として互いに線対称であり、論理回路６３と論理回路６４は対称軸Ｌ２を基準として互いに線対称である。ここで、対称軸Ｌ１と対称軸Ｌ２は、Ｙ方向に延在する同一直線上に位置する。さらに、論理回路６１と論理回路６３は対称軸Ｌ３を基準として互いに線対称であり、論理回路６２と論理回路６４は対称軸Ｌ４を基準として互いに線対称である。ここで、対称軸Ｌ３と対称軸Ｌ４は、Ｘ方向に延在する同一直線上に位置する。
【００３４】
図７は、論理回路６１のレイアウト図である。
【００３５】
図７に示すように、論理回路６１は、入力回路７１が配置される領域Ａと、出力回路７２が配置される領域Ｂにレイアウトされる。領域Ａと領域ＢはＹ方向に隣接する。また、領域Ｂは、トランジスタＰ１が配置される領域Ｂｐと、トランジスタＮ１が配置される領域Ｂｎからなり、これら領域Ｂｐ，ＢｎがＸ方向に隣接するようレイアウトされる。他の論理回路６２〜６４についても同様である。
【００３６】
図８は、出力バッファ６５のレイアウト図である。
【００３７】
図８に示すように、出力バッファ６５は、入力回路７３が配置される領域Ｃ１と、入力回路７１の後段回路であるその他の回路（例えば図５に示すインバータ回路７４に含まれる出力トランジスタ）が配置される領域Ｃ２にレイアウトされる。領域Ｃ１と領域Ｃ２はＹ方向に隣接する。
【００３８】
図９は、データ出力回路ブロック６０内におけるデータＤ５〜Ｄ８の流れを説明するための図である。
【００３９】
図９に示すように、論理回路６１〜６４はマトリクス状にレイアウトされ、且つ、隣接する２つの論理回路は線対称であることから、出力回路７２が配置される領域Ｂが集中してレイアウトされる。つまり、論理回路６１，６２においてはデータＤ５，Ｄ６が図面の上側から下側に向かってＹ方向に流れ、さらに、領域Ｂから領域Ｃ１へとＸ方向に流れる。一方、論理回路６３，６４においてはデータＤ７，Ｄ８が図面の下側から上側に向かってＹ方向に流れ、さらに、領域Ｂから領域Ｃ１へとＸ方向に流れる。これにより、領域Ｂに配置される出力回路７２と、領域Ｃ１に配置される入力回路７３とを接続する配線の配線長を最短とし、且つ、論理回路６１〜６４間においてほぼ一致させることが可能となる。また、領域Ｃ２に配置される出力トランジスタなどは、論理回路６３に含まれる入力回路７１と論理回路６４に含まれる入力回路７１に挟まれるよう配置される。
【００４０】
図１０は、領域Ｂ，Ｃのレイアウトをより詳細に示す平面図である。
【００４１】
図１０に示すように、領域Ｂに配置される出力回路７２はトランジスタＰ１，Ｎ１を含むＣＭＯＳインバータからなり、トランジスタＰ１のゲート電極Ｇ１には図５に示したＯＲゲート回路８１の出力信号が入力され、トランジスタＮ１のゲート電極Ｇ２には図５に示したＡＮＤゲート回路８２の出力信号が入力される。また、トランジスタＰ１，Ｎ１の出力ノードであるドレイン領域Ｄは短絡され、ゲート電極Ｇ３に接続される。ここで、論理回路６１，６２に含まれる出力回路７２は図６に示した対称軸Ｌ１を基準に線対称にレイアウトされ、論理回路６３，６４に含まれる出力回路７２は図６に示した対称軸Ｌ２を基準に線対称にレイアウトされ、論理回路６１，６３に含まれる出力回路７２は図６に示した対称軸Ｌ３を基準に線対称にレイアウトされ、論理回路６２，６４に含まれる出力回路７２は図６に示した対称軸Ｌ４を基準に線対称にレイアウトされる。そして、論理回路６１，６３に含まれるトランジスタＰ１のソース領域Ｓは共有され、論理回路６１，６３に含まれるトランジスタＮ１のソース領域Ｓは共有され、論理回路６２，６４に含まれるトランジスタＰ１のソース領域Ｓは共有され、論理回路６２，６４に含まれるトランジスタＮ１のソース領域Ｓは共有される。
【００４２】
ゲート電極Ｇ３は、入力回路７３を構成する入力トランジスタＰ２，Ｎ２に共通のゲート電極である。図１０に示すように、ゲート電極Ｇ３は、入力トランジスタＰ２，Ｎ２の上部のみならず、論理回路６１〜６４の領域Ｂに囲まれるようＹ方向に延伸した配線を構成しており、延伸された部分において出力回路７２に接続されている。つまり、Ｙ方向に延在形成されたゲート電極Ｇ３の配線部分が出力バッファ６５の入力ノードとなる。Ｙ方向に延在形成されたゲート電極Ｇ３の配線部分は、対称軸Ｌ１，Ｌ２上に位置する。かかる構成により、各論理回路６１〜６４から出力されるデータＤ５〜Ｄ８が入力回路７３に到達するまでの信号経路が最短且つ均一となる。つまり、各論理回路６１〜６４に含まれる出力回路７２から入力トランジスタＰ２，Ｎ２のゲート電極Ｇ３までの配線長さが互いに等しく、回路条件にほとんど差が無いため、高いデータ転送レートを実現することが可能となる。
【００４３】
図１１は、比較例によるデータ出力回路ブロック６０のいくつかのレイアウト図である。
【００４４】
図１１（ａ）に示すレイアウトは、論理回路６１〜６４をＹ方向に配列し、その末端に出力バッファ６５を配置した例である。図１１（ｂ）に示すレイアウトは、論理回路６２，６１，６３，６４をこの順にＹ方向に配列し、論理回路６１，６３間に出力バッファ６５を配置した例である。図１１（ｃ）に示すレイアウトは、図１１（ｂ）のレイアウトにおいて、論理回路６１，６２を線対称とし、論理回路６３，６４を線対称とした例である。図１１（ｄ）に示すレイアウトは、論理回路６１〜６４をマトリクス状にレイアウトするとともに、これらに隣接して出力バッファ６５を配置した例である。
【００４５】
図１１（ａ）〜（ｄ）に示すように、比較例によるレイアウトでは、いずれもデータＤ５〜Ｄ８の信号経路が最短ではなく、且つ、不均一となってしまう。このため、回路条件の差によってデータＤ５〜Ｄ８の到達時間に差が生じ、その結果、高いデータ転送レートを実現することが困難となる。
【００４６】
図１２は、本実施形態によるユニット回路Ｕの動作の一例を示す波形図である。
【００４７】
図１２に示す例では、データＤＱ０〜ＤＱ１５がクロック信号ＣＬＫに同期してバースト出力されている。図１２示す選択信号ＣＲＤ１，ＣＲＤ２はバンクグループＢＫＧ０〜ＢＫＧ３を選択する信号である。具体的には、選択信号ＣＲＤ１がハイレベルであり、選択信号ＣＲＤ２がローレベルである期間は、バンクグループＢＫＧ０が選択される。また、選択信号ＣＲＤ１，ＣＲＤ２がいずれもハイレベルである期間は、バンクグループＢＫＧ１が選択される。さらに、選択信号ＣＲＤ１がローレベルであり、選択信号ＣＲＤ２がハイレベルである期間は、バンクグループＢＫＧ２が選択される。そして、選択信号ＣＲＤ１，ＣＲＤ２がいずれもローレベルである期間は、バンクグループＢＫＧ３が選択される。
【００４８】
また、選択信号ＣＯＳＥＬは、転送回路２５，２７，３５，３７，４５，４７，５５，５７によるデータの選択に用いられる。具体的には、選択信号ＣＯＳＥＬがハイレベルである期間は、転送回路２１，２３，３１，３３，４１，４３，５１，５３からのデータが選択され、選択信号ＣＯＳＥＬがローレベルである期間は、転送回路２６，２８，３６，３８，４６，４８，５６，５８からのデータが選択される。そして、各転送回路２１〜２９，３１〜３９，４１〜４９，５１〜５９の動作は、タイミング信号Ｏｄｄ＿Ｒ，Ｏｄｄ＿Ｆ，Ｅｖｅｎ＿Ｒ，Ｅｖｅｎ＿Ｆに同期して行われる。
【００４９】
まず、図１２に示す期間Ｔ１においては、図１３において太線で示すように、データＤＱ０〜ＤＱ３がそれぞれバンクＢＫ０，ＢＫ２，ＢＫ４，ＢＫ６から供給される。これらのデータＤＱ０〜ＤＱ３は、所定の転送回路を経由し、データ出力回路ブロック６０に入力される。そして、データ出力回路ブロック６０は、クロック信号ＣＬＫ１，ＣＬＫ２に同期してこれらのデータＤＱ０〜ＤＱ３を順次選択することにより、データＤＱ０〜ＤＱ３をバースト出力する。
【００５０】
次に、図１２に示す期間Ｔ２においては、図１４において太線で示すように、データＤＱ４〜ＤＱ７がそれぞれバンクＢＫ８，ＢＫ１０，ＢＫ１２，ＢＫ１４から供給される。これらのデータＤＱ４〜ＤＱ７は、所定の転送回路を経由し、データ出力回路ブロック６０に入力される。そして、データ出力回路ブロック６０は、クロック信号ＣＬＫ３，ＣＬＫ４に同期してこれらのデータＤＱ４〜ＤＱ７を順次選択することにより、データＤＱ４〜ＤＱ７をバースト出力する。
【００５１】
さらに、図１２に示す期間Ｔ３においては、図１５において太線で示すように、データＤＱ８〜ＤＱ１１がそれぞれバンクＢＫ１，ＢＫ３，ＢＫ５，ＢＫ７から供給される。これらのデータＤＱ８〜ＤＱ１１は、所定の転送回路を経由し、データ出力回路ブロック６０に入力される。そして、データ出力回路ブロック６０は、クロック信号ＣＬＫ１，ＣＬＫ２に同期してこれらのデータＤＱ８〜ＤＱ１１を順次選択することにより、データＤＱ８〜ＤＱ１１をバースト出力する。
【００５２】
そして、図１２に示す期間Ｔ４においては、図１６において太線で示すように、データＤＱ１２〜ＤＱ１５がそれぞれバンクＢＫ９，ＢＫ１１，ＢＫ１３，ＢＫ１５から供給される。これらのデータＤＱ１２〜ＤＱ１５は、所定の転送回路を経由し、データ出力回路ブロック６０に入力される。そして、データ出力回路ブロック６０は、クロック信号ＣＬＫ３，ＣＬＫ４に同期してこれらのデータＤＱ１２〜ＤＱ１５を順次選択することにより、データＤＱ１２〜ＤＱ１５をバースト出力する。
【００５３】
図１７〜図２２は、ユニット回路Ｕのレイアウト例を説明するための模式図である。図１７〜図２２においては、データの大まかな流れが矢印で示されている。
【００５４】
図１７に示す例は、図３に示したレイアウトと同じであり、データ転送回路ブロック４０，２０，３０，５０がこの順にＸ方向に配列されるとともに、データ出力回路ブロック６０がデータ転送回路ブロック２０，３０に隣接してＹ方向側に配置される。この場合、データＤ１，Ｄ２のパスが最短且つ均等となり、データＤ３，Ｄ４のパスが均等となる。
【００５５】
図１８に示す例は、図１７に示すレイアウトに比べ、データ出力回路ブロック６０がＸ方向にオフセットして配置されている。この場合、データＤ１〜Ｄ４のパスに差が生じるが、データ転送回路ブロック２０，３０，４０，５０からデータ出力回路ブロック６０までのパスは、出力バッファ６５に比べて動作周波数が低い（半分）であることから、かかる回路条件の差がデータ転送レートを律速することはない。
【００５６】
図１９に示す例では、データ転送回路ブロック２０，３０，４０，５０がマトリクス状にレイアウトされており、これらに取り囲まれるよう、その中心にデータ出力回路ブロック６０がレイアウトされている。この場合、データＤ１〜Ｄ４のパスがいずれも最短且つ均等となる。
【００５７】
図２０に示す例は、図１９に示すレイアウトに比べ、データ出力回路ブロック６０がマトリクスの外部にオフセットして配置されている。この場合、データＤ１〜Ｄ４のパスに差が生じるが、上述の通り、かかる回路条件の差がデータ転送レートを律速することはない。
【００５８】
図２１に示す例では、データ転送回路ブロック４０，２０，３０，５０がこの順にＹ方向に配列されるとともに、データ出力回路ブロック６０がデータ転送回路ブロック２０，３０に隣接してＸ方向側に配置される。この場合、データＤ１，Ｄ２のパスが最短且つ均等となり、データＤ３，Ｄ４のパスが均等となる。
【００５９】
図２２に示す例は、図２１に示すレイアウトに比べ、データ出力回路ブロック６０がＹ方向にオフセットして配置されている。この場合、データＤ１〜Ｄ４のパスに差が生じるが、上述の通り、かかる回路条件の差がデータ転送レートを律速することはない。
【００６０】
図２３〜図２５は、変形例によるデータ出力回路ブロック６０のレイアウト図である。
【００６１】
図２３〜図２５に示す変形例では、領域Ａ，Ｂに配置される論理回路が８個設けられている。このような構成は、さらなる高速動作の要求に応じてプリフェッチ数やバンクグループ数を増加させた場合に取り得る。例えば、バンクグループが８個に増加した場合、領域Ａ，Ｂに配置される論理回路も８個となることが考えられる。
【００６２】
図２３に示す変形例では、領域Ｂが一箇所に集中するよう、８個の論理回路がマトリクス状にレイアウトされている。このレイアウトによれば、領域Ａから領域Ｂへ向かう信号Ｙ１〜Ｙ８の配線が等長となるとともに、領域Ｂから領域Ｃへ向かう信号Ｚ１〜Ｚ８の配線がほぼ等長となる。尚、領域Ｃとは、図９に示した領域Ｃ１，Ｃ２を合わせた領域である。図２３に示すレイアウトを採用する場合、ゲート電極Ｇ１〜Ｇ３のレイアウトは、図２６に示すレイアウトとすることができる。
【００６３】
図２６のレイアウトでは、上記実施形態で説明した４個の論理回路があるブロックをトランジスタのゲート幅（いわゆるＷ）方向に２つ並べてレイアウトし、２つのゲート電極Ｇ３からの距離が等距離となる位置に入力回路７３をレイアウトすることによって、これら８個の論理回路から入力回路７３までのパスを均等化することができる。
【００６４】
図２４に示す変形例では、領域Ｂがより一箇所に集中するよう、８つの領域Ａによって８つの領域Ｂを取り囲むようレイアウトされている。このレイアウトによれば、図２３のレイアウトによって得られる効果に加え、信号Ｚ１〜Ｚ８の配線をより等長且つ短縮することができる。図２４に示すレイアウトを採用する場合、ゲート電極Ｇ１〜Ｇ３のレイアウトは、図２７に示すレイアウトとすることができる。
【００６５】
図２７のレイアウトでは、図２６のレイアウトと異なり、実施形態で説明した４個の論理回路のあるブロックをトランジスタのゲート長（いわゆるＬ）方向に２つ並べてレイアウトすることによって、これら８個の論理回路から入力回路７３までのパスを均等化することができる。
【００６６】
図２５に示す変形例では、領域Ａを変形させることにより、データ出力回路ブロック６０の全体形状を整形している。このレイアウトによれば、図２４のレイアウトによって得られる効果に加え、複数のデータ出力回路ブロック６０を効率よくレイアウトすることが可能となる。図２５に示すレイアウトを採用する場合、ゲート電極Ｇ１〜Ｇ３のレイアウトは、図２７に示すレイアウトとすることができる。
【００６７】
なお、上述のように、４個や８個の論理回路の場合と同様に、領域Ｂを一箇所に集中するようにレイアウトすることによって、ＤＤＲ４、ＤＤＲ５、ＤＤＲ６というようにさらに高速動作が要求されるようになっても対応が容易となる。
【００６８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６９】
１０      半導体装置
１１      メモリセルアレイ
１２      アクセス制御回路
１３      データ入出力回路
１４      周辺回路
２０，３０，４０，５０    データ転送回路ブロック
２１〜２９，３１〜３９，４１〜４９，５１〜５９    転送回路
６０      データ出力回路ブロック
６１〜６４    論理回路
６５      出力バッファ
７１      入力回路
７２      出力回路
７３      入力回路
７４      インバータ回路
７５      出力ドライバ
７６      保護回路
８１      ＯＲゲート回路
８２    ＡＮＤゲート回路
Ａ〜Ｄ，Ｂｐ，Ｂｎ    領域
ＢＫ０〜ＢＫ１５    バンク
ＢＫＧ０〜ＢＫＧ３    バンクグループ
ＣＡＰ    コマンドアドレス端子
ＣＨＡ，ＣＨＢ    チャネル
Ｄ        ドレイン領域
ＤＱＰ    データ入出力端子
Ｇ１〜Ｇ３    ゲート電極
Ｌ１〜Ｌ４    対称軸
Ｎ１，Ｎ２    Ｎチャンネル型ＭＯＳトランジスタ
Ｐ１，Ｐ２    Ｐチャンネル型ＭＯＳトランジスタ
Ｓ        ソース領域
Ｕ        ユニット回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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