(57)【要約】【課題】半導体層に井戸型ポテンシャルを形成した薄膜トランジスタにおいて、障壁層の抵抗成分、欠陥準位、表面準位がソース・ドレイン間電流に与える影響を低減することができる薄膜トランジスタを提供する。【解決手段】本発明の薄膜トランジスタは、基板と、ゲート電極と、ゲート絶縁膜と、第１の障壁層、井戸層、第２の障壁層の順に積層して構成された井戸型ポテンシャル構造の酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極及びドレイン電極とを備える。酸化物半導体層と、ソース電極又はドレイン電極との接触面積は、第１の障壁層、井戸層及び第２の障壁層のうち井戸層において最大となるので、障壁層を経由することなくキャリアの注入、取り出しを行うことが可能となる。その結果、障壁層の抵抗成分、欠陥準位、表面準位が薄膜トランジスタの特性に与える影響が抑制され、動作の安定した薄膜トランジスタを実現することが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート電極上に前記ゲート絶縁膜を介して第１の障壁層、井戸層、第２の障壁層の順に積層して構成された井戸型ポテンシャル構造の酸化物半導体層と、
前記酸化物半導体層と電気的に接続するソース電極及びドレイン電極とを備えた薄膜トランジスタであって、
前記第１の障壁層、前記井戸層及び前記第２の障壁層のうち、前記井戸層において前記ソース電極又は前記ドレイン電極との接触面積が最大となることを特徴とする薄膜トランジスタ。
【請求項２】
基板上に第１の障壁層、井戸層、第２の障壁層の順に積層して構成された井戸型ポテンシャル構造の酸化物半導体層と、
前記酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、
前記酸化物半導体層上に形成されたゲート絶縁膜と、
前記酸化物半導体層上に前記ゲート絶縁膜を介して形成されたゲート電極とを備えた薄膜トランジスタであって、
前記第１の障壁層、前記井戸層及び前記第２の障壁層のうち、前記井戸層において前記ソース電極又は前記ドレイン電極との接触面積が最大となることを特徴とする薄膜トランジスタ。
【請求項３】
ソース電極又はドレイン電極は、第１の障壁層、井戸層及び第２の障壁層と接触し、
前記第１の障壁層、前記井戸層及び前記第２の障壁層のうち、前記井戸層が最も厚いことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
井戸層は、上面視において第２の障壁層で覆われていない領域を有し、
ソース電極又はドレイン電極は、前記井戸層の上面のうち前記第２の障壁層で覆われていない領域に接触して形成されることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
ソース電極又はドレイン電極は、第１の障壁層、井戸層及び第２の障壁層と接触し、
前記第１の障壁層、前記井戸層及び前記第２の障壁層のうち、前記井戸層が最も厚いことを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項６】
井戸層は、上面視において第２の障壁層で覆われていない領域を有し、
ソース電極又はドレイン電極は、前記井戸層の上面のうち前記第２の障壁層で覆われていない領域に接触して形成されることを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項７】
ソース電極又はドレイン電極は、第２の障壁層に設けられた貫通孔を介して井戸層の上面に接触することを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項８】
井戸層の上面のうち第２の障壁層で覆われていない領域に形成されたソース電極又はドレイン電極は、前記第２の障壁層との間に空隙を有することを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項９】
酸化物半導体層上に設けられ、井戸層の上面のうち第２の障壁層で覆われていない領域上に貫通孔を有する絶縁層をさらに備え、
ソース電極又はドレイン電極は、前記貫通孔を介して前記井戸層の上面に接触することを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項１０】
第２の障壁層上にエッチングストッパー層をさらに備えることを特徴とする請求項４又は請求項８に記載の薄膜トランジスタ。
【請求項１１】
第２の障壁層は、井戸層と比較してエッチングされ易い組成であることを特徴とする請求項４又は請求項６に記載の薄膜トランジスタ。
【請求項１２】
基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート電極上に前記ゲート絶縁膜を介して第１の障壁層、井戸層、第２の障壁層を順に積層して井戸型ポテンシャル構造の酸化物半導体層を形成する工程と、
前記ゲート電極上に第１のマスクを形成する工程と、
前記第１のマスクを用いて前記酸化物半導体層をエッチングする工程と、
前記第１のマスクを除去する工程と、
前記基板上にエッチングストッパー層を形成する工程と、
前記エッチングストッパー層上に第２のマスクを形成する工程と、
前記第２のマスクを用いて前記エッチングストッパー層及び前記第２の障壁層をエッチングすることにより、前記井戸層の上面を露出させ、ソース電極又はドレイン電極を接続する領域を形成する工程と、
前記ソース電極又は前記ドレイン電極を前記領域に接触させて形成する工程とを備えた薄膜トランジスタの製造方法。
【請求項１３】
基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート電極上に前記ゲート絶縁膜を介して第１の障壁層、井戸層、前記井戸層と比較してエッチングされ易い組成の第２の障壁層を順に積層して井戸型ポテンシャル構造の酸化物半導体層を形成する工程と、
前記ゲート電極上にマスクを形成する工程と、
前記マスクを用いて前記酸化物半導体層をエッチングする工程であって、前記マスクの下の前記第２の障壁層の一部を除去するようにオーバーエッチングして前記井戸層の上面を露出させ、ソース電極又はドレイン電極を接続する領域を形成する工程と、
前記マスクを除去する工程と、
前記ソース電極又は前記ドレイン電極を前記領域に接触させて形成する工程とを備えた薄膜トランジスタの製造方法。
【請求項１４】
請求項１から請求項１３のいずれか１項に記載の薄膜トランジスタを備えた液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、酸化物半導体層を備えた薄膜トランジスタおよびその製造方法に関するものである。また、この発明は、その薄膜トランジスタを用いた液晶表示装置に関するものである。
【背景技術】
【０００２】
近年、ＩｎＧａＺｎＯ系の酸化物半導体をチャネル層に用いた薄膜トランジスタの開発が盛んに行われている。酸化物半導体は、アモルファスシリコンよりも高移動度であり、さらに低温成膜が可能であることから、ガラス基板上に形成され、表示デバイスの画素トランジスタとして用いられている。
【０００３】
薄膜トランジスタは、高移動度なほど高速動作が可能になるため、高移動度化を目指した開発が行われている。特許文献１には、酸化物半導体層としてＩｎＧａＺｎＯ系を用いた井戸型ポテンシャル構造を実現し、２次元電子を用いて高移動度化を図った薄膜トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１２４３６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１のように半導体層に井戸型ポテンシャル構造を持つ薄膜トランジスタにおいては、ソース−ドレイン間の電流は井戸層を流れるものの、ソース電極及びドレイン電極により電流として取り出す際には大半が障壁層を経由する。これは、井戸層端面とソース、ドレイン電極との接触面積が、上部障壁層とソース、ドレイン電極との接触面積に比べて格段に小さく、電流のほとんどが上部障壁層経由で取り出されるためである。そのため、薄膜トランジスタの特性は、障壁層の抵抗成分、欠陥準位、表面準位による影響を受け易く、動作が不安定になるなどの問題があった。
【０００６】
この発明は、上記のような問題点を解決するためになされたものであり、障壁層の抵抗成分、欠陥準位、表面準位の影響を低減した薄膜トランジスタ及びその製造方法ならびに液晶表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
この発明に係る薄膜トランジスタは、基板上に形成されたゲート電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート電極上にゲート絶縁膜を介して第１の障壁層、井戸層、第２の障壁層の順に積層して構成された井戸型ポテンシャル構造の酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極及びドレイン電極とを備えた薄膜トランジスタであって、第１の障壁層、井戸層及び第２の障壁層のうち、井戸層においてソース電極又はドレイン電極との接触面積が最大となることを特徴としている。
【０００８】
また、この発明に係る薄膜トランジスタは、基板上に第１の障壁層、井戸層、第２の障壁層の順に積層して構成された井戸型ポテンシャル構造の酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、酸化物半導体層上に形成されたゲート絶縁膜と、酸化物半導体層上にゲート絶縁膜を介して形成されたゲート電極とを備えた薄膜トランジスタであって、第１の障壁層、井戸層及び第２の障壁層のうち、井戸層においてソース電極又はドレイン電極との接触面積が最大となることを特徴としている。
【発明の効果】
【０００９】
この発明に係る薄膜トランジスタは、上記のように構成したことにより、障壁層を経由しないキャリアの注入、取り出しを増加させることが可能となる。その結果、障壁層の抵抗成分、欠陥準位、表面準位がキャリアに与える影響が抑制され、高移動度で動作の安定した薄膜トランジスタを得ることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る薄膜トランジスタの上面図である。
【図２】図１中のＩＩ−ＩＩ線における断面図である。
【図３】本発明の実施の形態１に係る薄膜トランジスタの製造工程を示す模式図である。
【図４】ＩｎＧａＺｎＯ系酸化物半導体層の成膜時圧力とＧａ組成との関係を示す図である。
【図５】ＩｎＧａＺｎＯ系酸化物半導体層の成膜時放電パワーとＧａ組成との関係を示す図である。
【図６】本発明の実施の形態１に係る薄膜トランジスタの半導体層のバンドギャップを示す模式図である。
【図７】本発明の実施の形態１に係る薄膜トランジスタの変形例の構造を示す断面図である。
【図８】本発明の実施の形態２に係る薄膜トランジスタの構造を示す断面図である。
【図９】本発明の実施の形態３に係る薄膜トランジスタの構造を示す断面図である。
【図１０】本発明の実施の形態３に係る薄膜トランジスタの製造工程を示す模式図である。
【図１１】本発明の実施の形態３に係る薄膜トランジスタの変形例の構造を示す断面図である。
【図１２】本発明の実施の形態３に係る薄膜トランジスタの変形例の構造を示す上面図である。
【図１３】図１２中のＸＩＩＩ−ＸＩＩＩ線における断面図である。
【図１４】本発明の実施の形態３に係る薄膜トランジスタの変形例の構造を示す断面図である。
【図１５】本発明の実施の形態３に係る薄膜トランジスタの変形例の構造を示す断面図である。
【図１６】本発明の実施の形態４に係る薄膜トランジスタの構造を示す断面図である。
【図１７】本発明の実施の形態５に係る薄膜トランジスタの構造を示す断面図である。
【図１８】本発明の実施の形態５に係る薄膜トランジスタの変形例の構造を示す断面図である。
【図１９】本発明の実施の形態５に係る薄膜トランジスタの製造工程を示す模式図である。
【図２０】本発明の実施の形態５に係る薄膜トランジスタの変形例の構造を示す断面図である。
【図２１】本発明の実施の形態６に係る薄膜トランジスタの製造工程を示す模式図である。
【図２２】本発明の実施の形態７に係る液晶表示装置の画素部の上面図である。
【図２３】図２２中のＸＸＩＩＩ−ＸＸＩＩＩ線における断面図である。
【図２４】本発明の実施の形態７に係る液晶表示装置の画素の回路図である。
【発明を実施するための形態】
【００１１】
＜実施の形態１＞
はじめに、本発明の実施の形態１の薄膜トランジスタの構造について、図を参照しながら説明する。各図においては、同一または同様の構成部分については同じ符号を付している。なお、図は模式的なものであり、示された構成要素の正確な大きさなどを反映するものではない。また、本発明の実施の形態において例示される各構成要素の寸法、材質、形状、それらの相対配置などは、本発明が適用される装置の構成や各種条件により適宜変更されるものであり、本発明はそれらの例示に限定されるものではない。
【００１２】
図１は本発明の実施の形態１による薄膜トランジスタ１００の上面図である。図２は図１中のＩＩ−ＩＩ線における薄膜トランジスタ１００の断面図である。図に示すように、薄膜トランジスタ１００は、基板８、ゲート電極１、絶縁層２、半導体層９、ソース電極６、ドレイン電極７により構成される。なお、図１においては、絶縁層２を透視して図示している。また、ゲート電極１のうち、ソース及びドレイン電極６，７により覆われる部分を破線の仮想線で示している。
【００１３】
基板８は、絶縁性材料で形成されたもの、導電性基板上に絶縁性薄膜を形成したものなど、表面が絶縁性であれば材質、構造は問わない。基板８上には、ゲート電極１、絶縁層２、半導体層９、ソース電極６、ドレイン電極７が形成される。
【００１４】
ゲート電極１は、基板８の上面に導電性材料で形成される。また、ゲート電極１は絶縁層２で覆われる。絶縁層２はゲート絶縁膜とも称する。
【００１５】
半導体層９は、第１の半導体層３、第２の半導体層５、第３の半導体層４により構成される。また、半導体層９は、ゲート電極１上に絶縁層２を介して、第１の半導体層３、第３の半導体層４、第２の半導体層５をこの順に積層して形成される。第３の半導体層４は、第１の半導体層３と第２の半導体層５との間に挟まれており、第１、第２の半導体層３，５よりバンドギャップが狭い。よって、半導体層９は井戸型ポテンシャルを形成する。つまり、第１の半導体層３は障壁層（第１の障壁層とも称する）、第３の半導体層４は井戸層（ポテンシャル井戸層）、第２の半導体層５は障壁層（第２の障壁層とも称する）となる。なお、第１の半導体層３は、井戸層の下に形成されることから下部障壁層とも称する。また、第２の半導体層５は、井戸層の上に形成されることから上部障壁層とも称する。
【００１６】
半導体層９は、ＩｎＧａＺｎＯ系の酸化物半導体で形成される。半導体層９のポテンシャル井戸を３層構造のＩｎＧａＺｎＯ系酸化物半導体で実現するには、第１、第２の半導体層３，５のＧａ組成が、第３の半導体層４のＧａ組成と比較して少しでも多くなるようにすればよい。
【００１７】
また、半導体層９においては、第３の半導体層４の膜厚が第１、第２の半導体層３，５の膜厚よりも厚くなるように構成する。つまり、半導体層９を構成する層の中で井戸層である第３の半導体層４の膜厚が最も厚い。例えば、第１の半導体層３の膜厚は０．１ｕｍ、第３の半導体層４の膜厚は０．３ｕｍ、第２の半導体層５の膜厚は０．１ｕｍとする。
【００１８】
ソース電極６及びドレイン電極７は、導電性材料で形成され、半導体層９を構成する第１の半導体層３、第２の半導体層５、第３の半導体層４の端面（側面）３ａ，４ａ，５ａと接触し、電気的に接続している。つまり、ソース電極６及びドレイン電極７は、上部障壁層である第２の半導体層５の端面５ａの上端部から下部障壁層である第１の半導体層３の端面３ａの下端部に渡り、連続して接触するように形成されている。図２においては、第２の半導体層５の上面が全面露出しており、ソース電極６及びドレイン電極７は第２の半導体層５の上面５ｂに接触していない。
【００１９】
図２における半導体層９の紙面奥行き方向の形状が同一の場合、半導体層９を構成する各層とソース電極６及びドレイン電極７との接触面積は、第３の半導体層４の膜厚が最も厚いことから、第３の半導体層４において最大となる。
【００２０】
次に、本発明の実施の形態１による薄膜トランジスタ１００の製造方法について説明する。図３（ａ）〜（ｆ）は、本発明の実施の形態１による薄膜トランジスタ１００の製造フローを模式的に示した模式図である。
【００２１】
まず、図３（ａ）に示すように、ガラス基板８上にパターニングしたゲート電極１とゲート電極１を覆う絶縁層２とを形成する。さらに、スパッタ法を用いて、第１の半導体層３、第３の半導体層４、第２の半導体層５を成膜する。第１の半導体層３、第２の半導体層５、第３の半導体層４を含む半導体層９は、ＩｎＧａＺｎＯ系酸化物半導体層を連続的に成膜して形成される。その際、障壁層である第１、第２の半導体層３，５が、井戸層である第３の半導体層４と比較してＧａリッチ組成になるように成膜する。例えば、障壁層である第１、第２の半導体層３，５のＧａ比率を７％、井戸層である第３の半導体層４のＧａ比率を５％とする。このようにすることで、第１、第２の半導体層３，５のバンドギャップが第３の半導体層４のバンドギャップより広い井戸型ポテンシャルを形成することができる。
【００２２】
ここで、ＩｎＧａＺｎＯ系酸化物半導体層のＧａ比率と成膜時のパラメータとの関係について説明する。図４は、ＩｎＧａＺｎＯ系酸化物半導体層の成膜時の圧力とＧａ比率との関係を示す実験結果である。図５は、ＩｎＧａＺｎＯ系酸化物半導体層の成膜時の放電パワーとＧａ比率との関係を示す実験結果である。図より、成膜圧力を高くしたり、放電パワーを高くしたりすることにより、Ｇａ比率が高くなることが分かる。つまり、成膜時の圧力や放電パワーなどのパラメータを変更することで、Ｇａリッチ組成膜を成膜することができる。このように、ＩｎＧａＺｎＯ系の酸化物半導体層においては、成膜時の条件を変更することで組成を変えることが可能なため、半導体層９を構成する３層の酸化物半導体層を連続成膜工程で実現することができる。
【００２３】
次に、図３（ｂ）に示すように、ゲート電極１の上方に形成したレジスト８０をマスクとして、第１の半導体層３、第３の半導体層４、第２の半導体層５の３層の酸化物半導体層をパターニングする。パターニングは、ドライエッチングで行う。パターニングすることで、第１の半導体層３、第３の半導体層４、第２の半導体層５の端面が形成される。
【００２４】
その後、図３（ｃ）に示すように、レジストを除去し、電極となる金属膜８１を基板上全面にスパッタ法などにより成膜する。金属膜８１は、半導体層９の端面及び上面に接触している。電極となる金属膜８１は、Ｔｉ、Ｍｏ、ＩＴＯなどを用いて成膜してもよい。
【００２５】
次に、図３（ｄ）、（ｅ）に示すように、半導体層９の上にある金属膜８１をレジスト８２による写真製版技術でエッチングし、ソース電極６及びゲート電極７を形成する。
【００２６】
最後に、図３（ｆ）に示すように、レジスト８２を除去する。以上の工程により、第１の半導体層３、第３の半導体層４、第２の半導体層５の端面にソース電極６及びゲート電極７を接触させた薄膜トランジスタを作製することができる。
【００２７】
以上のような構造の薄膜トランジスタ１００の動作について、図を参照しながら説明する。図６は、３層構造の半導体層９の平衡状態におけるエネルギーバンド構造を示す模式図である。図６では、ソースとドレイン電極７との間の位置における、ゲート電極１から上方向（図２に示すＺ方向）への断面におけるエネルギー状態を示す。横方向は図２のＺ方向と一致し、積層された各層を示している。また、縦方向はエネルギーを示している。図中のＥｃは伝導帯の下端、Ｅｖは価電子帯の上端を示している。また、ＥｇはＥｃとＥｖの差であるバンドギャップである。井戸層である第３の半導体層４のバンドギャップＥｇは、障壁層である第１、第２の半導体層３，５のバンドギャップＥｇより小さい値をとる。
【００２８】
薄膜トランジスタ１００のソース、ドレイン電極６，７間の電流は、伝導帯Ｅｃ上に存在する電子の図６の紙面垂直方向への流れとなる。電子は、常にエネルギーの低い方向へ移動しようとするため、図６に示すバンド構造では、バンドギャップＥｇの狭い第３の半導体層４に集まる。このような状態でソース、ドレイン電極６，７間にバイアスを印加すると紙面垂直方向においてエネルギー勾配が生じる。以下では、一例として、ドレイン電極７に５Ｖを印加し、ソース電極６を接地電位にした場合について説明する。ソース、ドレイン電極６，７間にバイアスを印加すると、電子はエネルギーの低いドレイン電極７へ向かって移動し、ソース、ドレイン電極６，７間に電流が流れる。本願のように、半導体層９に井戸型ポテンシャル構造を採用した構成においては、バンドギャップの狭い領域の電子がバンドギャップの広い領域の電子と比較して多くなっていることから、井戸層である第３の半導体層４における電子の移動がソース、ドレイン電極６，７間電流の主体となる。
【００２９】
次に、バンドギャップの狭い第３の半導体層４に注入される電子について説明する。
ゲート電極１に正バイアスを印加すると、主に、下記（Ａ１）〜（Ａ３）に示す３種類の電子が、井戸層である第３の半導体層４に注入される。
（Ａ１）初めから第２の半導体層５の価電子帯に存在する電子
（Ａ２）ソース電極６及びドレイン電極７を経由して第２の半導体層５の価電子帯に流入する電子
（Ａ３）ソース電極６及びドレイン電極７から第３の半導体層４の価電子帯に、直接、注入される電子
なお、初めから第１の半導体層３に存在する電子はゲート電極１に印加された正バイアスによってゲート電極１側に引き寄せられるので、第１の半導体層３から第３の半導体層４に注入される電子は拡散によるものだけとなる。よって、第１の半導体層３が第３の半導体層４へ注入される電子に与える影響は極微である。
【００３０】
上記の３種類の電子のうち、（Ａ１）、（Ａ２）のように第２の半導体層５を経由して井戸層である第３の半導体層４に注入される電子は、第２の半導体層５の膜質の影響を強く受ける。具体的には、第２の半導体層５を経由する際に、一部の電子が第２の半導体層５の欠陥準位や表面準位等にトラップされたり、第２の半導体層５の抵抗成分の影響を受けたりする。その結果、第３の半導体層４に注入される電子が減少する。よって、例えば、第２の半導体層５と第３の半導体層４において、ソース電極６及びドレイン電極７との接触面積が同等であっても、上記（Ａ２）、（Ａ３）により第３の半導体層４に注入される電子の量は同等ではなく、（Ａ３）のほうが多くなる。
【００３１】
ここで、本実施の形態１では、ソース電極６及びドレイン電極が半導体層９の端面に接触し、井戸層である第３の半導体層４の膜厚が障壁層である第２の半導体層５の膜厚より大きい。つまり、第３の半導体層４とソース電極６及びドレイン電極７との接触面積は、第２の半導体層５とソース電極６及びドレイン電極７との接触面積より大きい。
【００３２】
よって、ゲート電極１に正バイアスを印加したときに第３の半導体層４へ注入される電子（以降、キャリアとも称する）は、上記（Ａ１）から（Ａ３）の中では（Ａ３）が支配的となる。このように、ソース、ドレイン電極６，７間電流の主体となる第３の半導体層４に、直接かつ最も多く電子を注入することで、電子が第２の半導体層５から受ける影響を低減し、効率よく井戸層に電子を注入することができる。
【００３３】
井戸層である第３の半導体層４に注入された電子は、ゲート電極１の正バイアスにより、ゲート電極１側に移動しようとする。しかしながら、第１の半導体層３のバンドギャップが大きく、ポテンシャル障壁となるため、電子は第３の半導体層４に閉じ込められる。この閉じ込められた電子は２次元的に高移動度となる。従って、この高移動度電子を用いることで薄膜トランジスタを高性能化することができる。電子が第３の半導体層４に閉じ込められた状態でソース電極６を接地し、ドレイン電極７に正バイアスを印加すると、ソース、ドレイン電極６，７間に電流が流れる。この場合においても、第３の半導体層４からソース電極６、ドレイン電極７により直接取り出される電子が支配的になる。そのため、第２の半導体層５を経由して取り出す場合のように電子が第２の半導体層５の欠陥準位などの膜特性の影響を受けることがなく、さらにソース、ドレイン電極６，７間の抵抗を低減することができる。
【００３４】
次に、本実施の形態１における、半導体層９への電子の注入の効果を見積もる。図２において、薄膜トランジスタ１００の紙面奥行き方向の形状は一様であるものとし、半導体層９とソース電極６及びドレイン電極７との接触部の紙面奥行き方向の長さをＷ（図１中に図示）とする。また、第１の半導体層３の膜厚を０．１ｕｍ、第３の半導体層４の膜厚を０．３ｕｍ、第２の半導体層５を０．１ｕｍとする。このとき、下部障壁層である第１の半導体層３とソース電極６及びドレイン電極７との接触部の面積Ｓ１、上部障壁層である第２の半導体層４とソース電極６及びドレイン電極７との接触部の面積Ｓ２、井戸層である第３の半導体層５とソース電極６及びドレイン電極７との接触部の面積Ｓ３は、それぞれ以下の数１で表される。
【００３５】
【数１】
2015046499.tif 000003
【００３６】
ソース電極６及びドレイン電極７から半導体層９に注入される電子は、ソース電極６及びドレイン電極７と半導体層９との接触面積が大きければ大きいほど多くなる。よって、本実施の形態１のように、第３の半導体層４とソース電極６及びドレイン電極７との接触面積が最大になるように構成することで、ソース、ドレイン６，７間電流の主となる井戸層に障壁層を経由することなく効率的に電子を注入することができる。
【００３７】
本実施の形態１では、図２において奥行き方向に一様な電極レイアウトを想定した。しかしながら、本実施の形態１においては、井戸層である第３の半導体層４とソース電極６及びドレイン電極７との接触面積が最大になることが本質であり、必ずしも奥行き方向に一様な電極レイアウトである必要はない。
【００３８】
また、本実施の形態１では、ソース電極６とドレイン電極７とが同一形状の電極レイアウトを想定し、第１の半導体層３、第２の半導体層５、第３の半導体層４のうち、第３の半導体層４とソース電極６及びドレイン電極７との接触面積がともに最大となる構成について説明した。しかしながら、必ずしもソース電極６とドレイン電極７とが同一形状である必要はなく、ソース電極６及びドレイン電極７のうち何れか一方の接触面積が最大となるような構成であっても、従来と比較して第３の半導体層４に効率的に電子を注入することができる。つまり、ソース電極６又はドレイン電極７の接触面積が最大となるような構成であれば、従来と比較して第３の半導体層４に効率的に電子を注入することができる。
【００３９】
さらに、本実施の形態１では、ソース電極６及びドレイン電極７が上部障壁層である第２の半導体層５の上面５ｂに接触していない構成について説明した。しかしながら、図７に示す薄膜トランジスタ１０１のように、ソース電極１０６及びドレイン電極１０７が第２の半導体層５の端面だけでなく上面５ｂにも接触している構成であってもよい。この場合には、第２の半導体層５の膜厚と、ソース電極１０６又はドレイン電極１０７が第２の半導体層５の上面５ｂに接触している接触幅Ｈとの合計が、第３の半導体層４の膜厚以下となる必要がある。つまり、第３の半導体層４の端面とソース電極１０６及びドレイン電極１０７との接触面積が、第１、第２の半導体層３，５とソース電極１０６及びドレイン電極１０７との接触面積より大きくなる必要がある。
【００４０】
具体的には、半導体層９の端面とソース電極１０６及びドレイン電極１０７との接触面積が数１のとき、第２の半導体層５の上面５ｂを覆うソース電極１０６及びドレイン電極１０７の幅Ｈが０．２ｕｍ未満であれば、ソース電極１０６及びドレイン電極１０７との接触面積は、第３の半導体層４において最大となる。
【００４１】
また、本実施の形態１では、３層構造の井戸型ポテンシャルについて説明したが、４層以上であっても差し支えない。
【００４２】
以上のように、本発明の実施の形態１は、基板８上に形成されたゲート電極１と、ゲート電極１上に形成されたゲート絶縁膜２と、ゲート電極１上にゲート絶縁膜２を介して第１の障壁層である第１の半導体層３、井戸層である第３の半導体層４、第２の障壁層である第２の半導体層５の順に積層して構成された井戸型ポテンシャル構造の酸化物半導体層９と、酸化物半導体層９と電気的に接続するソース電極６及びドレイン電極７とを備えた薄膜トランジスタであって、第１の障壁層である第１の半導体層３、井戸層である第３の半導体層４及び第２の障壁層である第２の半導体層５のうち、井戸層である第３の半導体層４においてソース電極６又はドレイン電極７との接触面積が最大となることを特徴とする。
【００４３】
このように構成することにより、ソース−ドレイン間の電流を取り出す際に、障壁層を経由して移動するキャリア（電子）が減り、障壁層を経由することなく移動するキャリア
（電子）が増える。その結果、障壁層内部の欠陥、界面準位、表面準位などによるキャリアへの影響が低減し、特性が安定した薄膜トランジスタを得ることができる。
【００４４】
また、本発明の実施の形態１の薄膜トランジスタでは、成膜時の圧力や放電パワーなどでＧａ組成を制御することが可能なＩｎＧａＺｎＯ系の酸化物半導体を用いて半導体層９を形成する。よって、成膜条件を変更することで、バンドギャップの異なる層を積層したポテンシャル井戸の構造を容易に形成することができる。また、Ｇａ組成を変えながらバンドギャップの異なる層を連続して成膜することができるので、界面特性の良い半導体層９を形成することができる。
【００４５】
＜実施の形態２＞
実施の形態１では、ボトムゲート構造の薄膜トランジスタについて説明した。しかしながら、本発明はトップゲート構造の薄膜トランジスタにも適用することができる。本発明の実施の形態２の薄膜トランジスタはトップゲート構造であり、実施の形態１で示した薄膜トランジスタとは半導体層に対する電極の配置位置が主に異なる。これ以外の構成は、上述した実施の形態１と同様であるので、同一の要素については同一の符号を付し、その説明を繰り返さない。また、実施の形態２の動作は上述した実施の形態１と同様であるので、以下に説明する実施の形態２においても実施の形態１と同様の効果を奏する。以下、図を用いて本発明の実施の形態２における薄膜トランジスタの構造について説明する。
【００４６】
図８は、本発明の実施の形態２による薄膜トランジスタ１０２の断面図である。図に示すように、薄膜トランジスタ１０２は、基板８、半導体層１９、ソース電極１６、ドレイン電極１７、絶縁層１２、ゲート電極１１、ソース引き出し電極１８ａ、ドレイン引き出し電極１８ｂにより構成される。
【００４７】
絶縁性の基板８上には、半導体層１９、ソース電極１６、ドレイン電極１７、絶縁層１２、ゲート電極１１が形成される。
【００４８】
半導体層１９は、第１の半導体層１３、第２の半導体層１５、第３の半導体層１４により構成される。また、半導体層１９は、基板８の上面に第１の半導体層１３、第３の半導体層１４、第２の半導体層１５をこの順に積層して形成される。第３の半導体層１４は、第１の半導体層１３と第２の半導体層１５との間に挟まれており、第１、第２の半導体層１３，１５よりもバンドギャップが狭い。よって、半導体層１９は井戸型ポテンシャルを形成する。つまり、第１、第２の半導体層１３，１５は障壁層、第３の半導体層１４は井戸層となる。
【００４９】
半導体層１９は、ＩｎＧａＺｎＯ系の酸化物半導体で形成される。半導体層１９のポテンシャル井戸を３層構造のＩｎＧａＺｎＯ系酸化物半導体で実現するには、第１、第２の半導体層１３，１５のＧａ組成が、第３の半導体層１４のＧａ組成と比較して少しでも多くなるようにすればよい。
【００５０】
また、半導体層１９においては、第３の半導体層１４の膜厚が第１、第２の半導体層１３，１５の膜厚よりも厚くなるように構成する。つまり、半導体層１９を構成する層の中で井戸層である第３の半導体層１４の膜厚が最も厚い。
【００５１】
ソース電極１６及びドレイン電極１７は、導電性材料で形成され、基板８の上面に形成される。また、ソース電極１６及びドレイン電極１７は、半導体層１９を構成する第１の半導体層１３、第２の半導体層１５、第３の半導体層１４の端面（側面）１３ａ，１４ａ，１５ａと接触し、電気的に接続している。図８においては、ソース電極１６及びドレイン電極１７は第２の半導体層１５の上面１５ｂに接触していない。
【００５２】
半導体層１９、ソース電極１６及びドレイン電極１７は絶縁層１２で覆われる。また、ソース電極１６及びドレイン電極１７上の絶縁層１２には貫通穴が設けられ、貫通孔内には、ソース電極１６と電気的に接続するソース引き出し電極１８ａ、及びドレイン電極１７に接触するドレイン引き出し電極１８ｂが形成される。ソース引き出し電極１８ａ及びドレイン引き出し電極１８ｂは、導電性材料で形成される。ソース電極１６及びドレイン電極１７は、ソース引き出し電極１８ａ及びドレイン引き出し電極１８ｂにより絶縁層１２の上面に引き出されている。
【００５３】
半導体層１９の上方には絶縁層１２を介してゲート電極１１が形成される。
【００５４】
以上のように、本発明の実施の形態２は、基板８上に第１の障壁層である第１の半導体層１３、井戸層である第３の半導体層１４、第２の障壁層である第２の半導体層１５の順に積層して構成された井戸型ポテンシャル構造の酸化物半導体層１９と、酸化物半導体層１９と電気的に接続するソース電極１６及びドレイン電極１７と、酸化物半導体層１９上に形成されたゲート絶縁膜１２と、酸化物半導体層１９上にゲート絶縁膜１２を介して形成されたゲート電極１１とを備えた薄膜トランジスタであって、第１の障壁層である第１の半導体層１３、井戸層である第３の半導体層１４及び第２の障壁層である第２の半導体層１５のうち、井戸層である第３の半導体層１４においてソース電極１６又はドレイン電極１７との接触面積が最大となることを特徴とする。
【００５５】
このように構成することにより、ソース−ドレイン間の電流を取り出す際に、障壁層を経由して移動するキャリア（電子）が減り、障壁層を経由することなく移動するキャリア
（電子）が増える。その結果、障壁層内部の欠陥、界面準位、表面準位などによるキャリアへの影響が低減し、特性の安定した薄膜トランジスタを得ることができる。
【００５６】
＜実施の形態３＞
本発明の実施の形態３による薄膜トランジスタの構造について説明する。実施の形態３の薄膜トランジスタは、実施の形態１で示した薄膜トランジスタと比較して、半導体層とソース電極及びドレイン電極との接触部の構造が主に異なる。具体的には、井戸層の上面に障壁層で覆われていない領域を設け、この領域にソース電極及びドレイン電極を接触させた点が主に異なる。これ以外の構成は上述した実施の形態１と同様であるので、同一の要素については同一の符号を付し、その説明を繰り返さない。また、実施の形態３の動作は上述した実施の形態１と同様であるので、以下に説明する実施の形態３に特有の構成とこれに起因する効果の他に、実施の形態１と同様の効果も奏する。以下、図を用いて本発明の実施の形態３における薄膜トランジスタの構造について説明する。
【００５７】
図９は本発明の実施の形態３による薄膜トランジスタ２００の断面図である。図に示すように、薄膜トランジスタ２００は、基板８、ゲート電極１、絶縁層２、半導体層２９、ソース電極２６、ドレイン電極２７により構成される。
【００５８】
半導体層２９は、第１の半導体層２３、第２の半導体層２５、第３の半導体層２４により構成される。また、半導体層２９は、ゲート電極１上に絶縁層２を介して、第１の半導体層２３、第３の半導体層２４、第２の半導体層２５をこの順に積層して形成される。第３の半導体層２４は、第１の半導体層２３と第２の半導体層２５との間に挟まれており、第１、第２の半導体層２３，２５よりもバンドギャップが狭い。よって、半導体層２９は井戸型ポテンシャルを形成する。つまり、第１の半導体層２３は障壁層（第１の障壁層、下部障壁層）、第３の半導体層２４は井戸層（ポテンシャル井戸層）、第２の半導体層２５は障壁層（第２の障壁層、上部障壁層）となる。
【００５９】
半導体層２９は、ＩｎＧａＺｎＯ系の酸化物半導体で形成される。半導体層２９のポテンシャル井戸を３層構造のＩｎＧａＺｎＯ系酸化物半導体で実現するには、第１、第２の半導体層２３，２５のＧａ組成が、第３の半導体層２４のＧａ組成と比較して少しでも多くなるようにすればよい。
【００６０】
また、半導体層２９は、上部障壁層である第２の半導体層２５の幅が井戸層である第３の半導体層２４の幅と比べて狭くなるように構成する。そのため、第３の半導体層２４の上面２４ｂの端部の一部は第２の半導体層２５に覆われておらず、露出している。なお、半導体層２９の幅方向は、ソース電極２６とドレイン電極２７とを結ぶ方向と平行な方向（図９に示すＸ方向）とする。また、３層の半導体層２３，２４，２５の膜厚は特に問わず、実施の形態１で示したように井戸型ポテンシャルを構成していればよい。ここでは、第１の半導体層２３、第２の半導体層２５、第３の半導体層２４の膜厚は等しいものとする。
【００６１】
ソース電極２６及びドレイン電極２７は、導電性材料で形成され、半導体層２９を構成する第１の半導体層２３、第２の半導体層２５、第３の半導体層２４の端面（側面）２３ａ，２４ａ，２５ａと接触し、電気的に接続している。さらに、ソース電極２６及びドレイン電極２７は、第２の半導体層２５の上面２５ｂの一部及び第３の半導体層２４の上面２４ｂのうち露出している領域にも接触し、電気的に接続している。よって、ソース電極２６及びドレイン電極２７は、上部障壁層である第２の半導体層２５の上面２５ｂから下部障壁層である第１の半導体層２３の端面２３ａの下端部に渡り、連続して接触するように形成されている。
【００６２】
上面視において、第３の障壁層２４の上面のうち、第２の障壁層２５で覆われていない領域であって、ソース電極又はドレイン電極が接触している領域の幅をＬ３とする。また、第２の半導体層２５の上面２５ｂのうち、ソース電極２６又はドレイン電極２７が接触している領域の幅をＬ２とする。薄膜トランジスタ２００においては、第１の半導体層２３、第２の半導体層２５、第３の半導体層２４の膜厚が等しく、Ｌ３＞Ｌ２となるように構成している。よって、第３の半導体層２４とソース電極２６及びドレイン電極２７との接触面積は、第２半導体層２５とソース電極２６及びドレイン電極２７との接触面積より大きい。
【００６３】
次に、本発明の実施の形態３による薄膜トランジスタ２００の製造方法について説明する。図１０（ａ）〜（ｍ）は、本発明の実施の形態３による薄膜トランジスタ２００の製造フローを模式的に示した模式図である。
【００６４】
まず、図１０（ａ）、（ｂ）に示すように、ガラス基板８上にパターニングしたゲート電極１とゲート電極１を覆う絶縁層２とを形成する。さらに、図１０（ｃ）に示すように、スパッタ法を用いて、絶縁層２上に第１の半導体層２３、第３の半導体層２４、第２の半導体層２５を成膜する。第１の半導体層２３、第３の半導体層２４、第２の半導体層２５を含む半導体層２９は、ＩｎＧａＺｎＯ系酸化物半導体層を連続的に成膜して形成される。第１の半導体層２３、第３の半導体層２４、第２の半導体層２５の３層の成膜では、障壁層である第１、第２の半導体層２３，２５が、井戸層である第３の半導体層２４の組成と比較してＧａリッチ組成になるようにする。このようにすることで、第１、第２の半導体層２３，２５のバンドギャップが第３の半導体層２４のバンドギャップより広い井戸型ポテンシャルを形成することができる。
【００６５】
実施の形態１で説明したように、ＩｎＧａＺｎＯ系酸化物半導体層のＧａ比率は、成膜時の圧力や放電パワーなどにより変えることが可能である。具体的には、成膜時の圧力を高くしたり、放電パワーを高くしたりすることによりＧａ比率を高くすることができる。よって、井戸型ポテンシャルを形成する酸化物半導体層を連続成膜工程で実現することができる。
【００６６】
次に、図１０（ｄ）、（ｅ）に示すように、ゲート電極１の上方に形成したレジスト８３ａをマスクとして、第１の半導体層２３、第３の半導体層２４、第２の半導体層２５の３層の酸化物半導体層をパターニングする。パターニングはドライエッチングで行う。パターニングすることで、第１の半導体層２３、第３の半導体層２４、第２の半導体層２５の端面２３ａ，２４ａ，２５ａが形成される。
【００６７】
次に、図１０（ｆ）〜（ｈ）に示すように、レジスト８３ａを除去した後、レジスト８３ａより幅の狭い別のレジスト８３ｂを形成し、このレジスト８３ｂをマスクとして、第２の半導体層２５をパターニングする。パターニングはドライエッチングで行う。パターニングすることで、第３の半導体層２４が若干削れることになるが、完全になくならなければ良い。この工程により、第３の半導体層２４を覆う第２の半導体層２５の一部が除去され、第３の半導体層２４の上面の一部が露出する。
【００６８】
その後、図１０（ｉ）、（ｊ）に示すように、レジスト８３ｂを除去し、電極となる金属膜８４を基板上全面にスパッタ法などにより成膜する。金属膜８４は、半導体層２９の端面及び第３の半導体層２５の上面の露出している領域に接触している。電極となる金属膜８４は、Ｔｉ、Ｍｏ、ＩＴＯなどを用いて成膜してもよい。
【００６９】
次に、図１０（ｋ）、（ｌ）に示すように、半導体層２９の上にある金属膜８４をレジスト８５による写真製版技術でエッチングし、ソース電極２６及びゲート電極２７を形成する。
【００７０】
最後に、図１０（ｍ）に示すように、レジスト８５を除去する。以上の工程により、第１の半導体層２３、第３の半導体層２４、第２の半導体層２５の端面、第３の半導体層２５の上面の露出している領域にソース電極２６及びゲート電極２７を接触させた薄膜トランジスタを作製することができる。
【００７１】
次に、バンドギャップの狭い第３の半導体層２４に注入される電子について説明する。実施の形態３の薄膜トランジスタ２００においても、ゲート電極１に正バイアスを印加すると、主に、下記（Ｂ１）〜（Ｂ３）に示す３種類の電子が、井戸層である第３の半導体層２４に注入される。
（Ｂ１）初めから第２の半導体層２５の価電子帯に存在する電子
（Ｂ２）ソース電極２６及びドレイン電極２７を経由して第２の半導体層２５の価電子帯に流入する電子
（Ｂ３）ソース電極２６及びドレイン電極２７から第３の半導体層２４の価電子帯に、直接、注入される電子
【００７２】
本実施の形態３においても、第３の半導体層２４とソース電極２６及びドレイン電極２７との接触面積が、第２の半導体層２５とソース電極２６及びドレイン電極２７との接触面積より大きい。よって、ゲート電極１に正バイアスを印加したときに、第３の半導体層２４へ注入される電子は、上記（Ｂ１）から（Ｂ３）の中では（Ｂ３）が支配的となる。このように、ソース、ドレイン電極２６，２７間電流の主体となる第３の半導体層２４に、直接かつ最も多く電子を注入することで、電子が第２の半導体層２５から受ける影響を低減し、効率よく井戸層に電子を注入することができる。
【００７３】
また、電子が第３の半導体層２４に閉じ込められた状態でソース電極２６を接地し、ドレイン電極２７に正バイアスを印加すると、ソース、ドレイン電極２６，２７間に電流が流れる。この場合においても、第３の半導体層２４からソース電極２６、ドレイン電極２７により直接取り出される電子が支配的になる。そのため、第２の半導体層２５を経由して取り出す場合のように電子が第２の半導体層２５の欠陥準位などの膜特性の影響を受けることがなく、さらにソース、ドレイン電極２６，２７間の抵抗を低減することができる。
【００７４】
次に、本実施の形態３における、半導体層２９への電子の注入の効果を見積もる。図９において、薄膜トランジスタ２００の紙面奥行き方向の形状は一様であるものとし、半導体層２９とソース電極２６及びドレイン電極２７との接触部の紙面奥行き方向の長さをＷとする。第１の半導体層２３、第２の半導体層２５、第３の半導体層２４の膜厚は何れも０．１ｕｍとする。さらに、上部障壁層である第２の半導体層２５の上面とソース電極２６及びドレイン電極２７との接触部のＸ方向の幅Ｌ２＝５ｕｍ、井戸層である第３の半導体層２４の上面とソース電極２６及びドレイン電極２７との接触部のＸ方向の幅Ｌ３＝１０ｕｍとする。このとき、下部障壁層である第１の半導体層２３とソース電極２６及びドレイン電極２７との接触部の面積Ｓ１１、上部障壁層である第２の半導体層２５とソース電極２６及びドレイン電極２７との接触部の面積Ｓ１２、井戸層である第３の半導体層２４とソース電極２６及びドレイン電極２７との接触部の面積Ｓ１３は、それぞれ以下の数２で表される。
【００７５】
【数２】
2015046499.tif 000004
【００７６】
ソース電極２６及びドレイン電極２７から半導体層２９に注入される電子は、ソース電極２６及びドレイン電極２７と半導体層との接触面積が大きければ大きいほど多くなる。よって、本実施の形態３のように、第３の半導体層２４とソース電極２６及びドレイン電極２７との接触面積が最大になるように構成することで、ソース、ドレイン２６，２７間電流の主となる井戸層に障壁層を経由することなく効率的に電子を注入することができる。
【００７７】
ここで、半導体層とソース電極及びドレイン電極との接触面積について検討する。上面視における半導体層２９の大きさは、製造プロセスにおける写真製版の尤度を確保するため、一般的に、数ｕｍ〜数十ｕｍ程度となる。よって、ソース電極２６及びドレイン電極２７との接触幅Ｌ２，Ｌ３を数ｕｍ程度とすることは容易である。一方、半導体層２９を構成する各層の膜厚は、通常、５０ｎｍ以下であり、上面視における半導体層２９の大きさと比較すると１〜２桁程度の差がある。以上のことから、実施の形態３の構成は、実施の形態１のように半導体層の膜厚で接触面積を大きくする構成と比較して、半導体層とソース電極及びドレイン電極との接触面積の大きい薄膜トランジスタを容易に短時間で作ることができる。
【００７８】
以上のように、本発明の実施の形態３は、井戸層である第３の半導体層２４は、上面視において第２の障壁層である第２の半導体層２５で覆われていない領域を有し、ソース電極２６又はドレイン電極２７は、井戸層である第３の半導体層２４の上面のうち第２の障壁層である第２の半導体層２５で覆われていない領域に接触して形成されることを特徴とする。
【００７９】
このように構成することにより、井戸層である第３の半導体層２４を厚くすること無く、ソース、ドレイン電極２６，２７間の電流の主となる第３の半導体層２４とソース電極２６及びドレイン電極２７との接触面積を拡大することができる。その結果、プロセス時間の短縮が可能になるとともに、ソース電極２６、ドレイン電極２７などの配線層の段差を低減することができる。
【００８０】
なお、ソース電極２６及びドレイン電極２７は、図９に示すように、必ずしも第２の半導体層２５の上面に接触している必要はない。第３の半導体層２４とソース電極２６及びドレイン電極２７との接触面積が、第２の半導体層２５とソース電極２６及びドレイン電極２７との接触面積より大きければよい。例えば、図１１に示す薄膜トランジスタ２０１のように、ソース電極１２６及びドレイン電極１２７が第２の半導体層２５の上面に接触していない構造であってもよい。
【００８１】
また、本発明の実施の形態３の薄膜トランジスタにおいても、紙面垂直方向全てに渡って同一構造である必要はなく、第３の半導体層２４の表面にソース電極２６及びドレイン電極２７が接している箇所が部分的に存在する構成であってもよい。
【００８２】
例えば、図１２に示す薄膜トランジスタ２０２のように、第３の半導体層３４の表面とソース電極３６及びドレイン電極３７との接触部は、第２の半導体層３５に設けた貫通孔４０ａ，４０ｂにより実現してもよい。貫通孔４０ａ，４０ｂは、図１２中に破線の円で示す。また、図１２中のＸＩＩＩ−ＸＩＩＩ線における薄膜トランジスタ２０２の断面を図１３に示す。このように構成することにより、従来と比較して、第３の半導体層３４とソース電極３６及びドレイン電極３７との接触の接触面積を増やすことができる。
【００８３】
また、図１４に示す薄膜トランジスタ２０３のように、第２の半導体層２５とソース電極２２６及びドレイン電極２２７との間に空隙３０ａ、３０ｂを設け、第２の半導体層２５とソース電極２２６及びドレイン電極２２７が直接接触しない構造を採用してもよい。空隙３０ａ，３０ｂはそれぞれ０．２〜０．３ｕｍ程度あればよい。このように構成することで、第３の半導体層２４への電子の注入がソース電極２２６及びドレイン電極２２７からに限定され、第２の半導体層２５の膜質の影響を更に受けにくくなる。
【００８４】
さらに、図１５に示す薄膜トランジスタ２０４のように、ソース電極４６及びドレイン電極４７が、第３の半導体層４４の上面とのみ接触し、第１の半導体層４３及び第２の半導体層４５に直接接触していない構成であってもよい。具体的には、半導体層４９上に絶縁層５０を形成し、この絶縁層５０に設けた貫通孔５０ａ，５０ｂを介してソース電極４６及びドレイン電極４７が井戸層である第３の半導体層４４の上面に接触するように構成してもよい。貫通孔５０ａ，５０ｂは、第３の半導体層４４のうち第２の半導体層４５で覆われていない領域の上の絶縁層５０に形成される。
【００８５】
このような構造を採用することで、第３の半導体層４４へのキャリアの注入がソース電極４６及びドレイン電極４７からに限定され、第２の半導体層４５の膜質の影響を受けにくくなるとともに、拡散により第１の半導体層４３から第３の半導体層４４に注入される電子を抑制することができる。
【００８６】
＜実施の形態４＞
実施の形態３では、ボトムゲート構造の薄膜トランジスタにおいて、井戸層の上面にソース電極及びドレインを直接配置した構造について説明した。しかしながら、本発明はトップゲート構造の薄膜トランジスタにも適用することができる。本発明の実施の形態４の薄膜トランジスタはトップゲート構造であり、実施の形態３で示した薄膜トランジスタとは半導体層に対する電極の配置位置が主に異なる。これ以外の構成は、上述した実施の形態３と同様であるので、同一の要素については同一の符号を付し、その説明を繰り返さない。また、実施の形態４の動作は上述した実施の形態３と同様であるので、以下に説明する実施の形態４においても実施の形態３と同様の効果を奏する。以下、図を用いて本発明の実施の形態４における薄膜トランジスタの構造について説明する。
【００８７】
図１６は、本発明の実施の形態４による薄膜トランジスタ２０５の断面図である。図に示すように、薄膜トランジスタ２０５は、基板８、半導体層５９、ソース電極５６、ドレイン電極５７、絶縁層５２、ゲート電極５１、ソース引き出し電極１８ａ、ドレイン引き出し電極１８ｂにより構成される。
【００８８】
絶縁性の基板８上には、半導体層５９、ソース電極５６、ドレイン電極５７、絶縁層５２、ゲート電極５１が形成される。
【００８９】
半導体層５９は、第１の半導体層５３、第２の半導体層５５、第３の半導体層５４により構成される。また、半導体層５９は、基板８の上面に第１の半導体層５３、第３の半導体層５４、第２の半導体層５５をこの順に積層して形成される。第３の半導体層５４は、第１の半導体層５３と第２の半導体層５５との間に挟まれており、第１、第２の半導体層５３，５５よりもバンドギャップが狭い。よって、半導体層５９は井戸型ポテンシャルを形成する。つまり、第１、第２の半導体層５３，５５は障壁層、第３の半導体層５４は井戸層となる。
【００９０】
半導体層５９は、ＩｎＧａＺｎＯ系の酸化物半導体で形成される。半導体層５９のポテンシャル井戸を３層構造のＩｎＧａＺｎＯ系酸化物半導体で実現するには、第３の半導体層５４のＧａ組成と比較して、第１、第２の半導体層５３，５５のＧａ組成が少しでも多くなるようにすればよい。
【００９１】
また、半導体層５９は、上部障壁層である第２の半導体層５５の幅が井戸層である第３の半導体層５４の幅と比べて狭くなるように構成する。そのため、第３の半導体層５４の上面５４ｂの一部は第２の半導体層５５に覆われておらず、露出している。なお、半導体層５９の幅方向は、ソース電極５６とドレイン電極５７とを結ぶ方向と平行な方向（図１６に示すＸ方向）とする。また、３層の半導体層５３，５４，５５の膜厚は特に問わず、実施の形態１で示したように井戸型ポテンシャルを構成していればよい。
【００９２】
ソース電極５６及びドレイン電極５７は、導電性材料で形成され、基板８の上面に形成される。また、ソース電極５６及びドレイン電極５７は、半導体層５９を構成する第１の半導体層５３、第２の半導体層５５、第３の半導体層５４の端面（側面）５３ａ，５４ａ，５５ａと接触し、電気的に接続している。さらに、ソース電極５６及びドレイン電極５７は、第３の半導体層５４の上面５４ｂのうち露出している領域にも接触し、電気的に接続している。よって、ソース電極５６及びドレイン電極５７は、上部障壁層である第２の半導体層５５の端面５５ａの上端から下部障壁層である第１の半導体層５３の端面５３ａの下端部に渡り、連続して接触するように形成されている。図１６においては、ソース電極５６及びドレイン電極５７は第２の半導体層５５の上面５５ｂに接触していない。
【００９３】
半導体層５９、ソース電極５６及びドレイン電極５７は絶縁層５２で覆われる。また、ソース電極５６及びドレイン電極５７上の絶縁層５２には、貫通穴が設けられ、貫通孔内には、ソース電極５６と電気的に接続するソース引き出し電極１８ａ、及びドレイン電極５７と電気的に接続するドレイン引き出し電極１８ｂが形成される。ソース引き出し電極１８ａ及びドレイン引き出し電極１８ｂは、導電性材料で形成される。ソース電極５６及びドレイン電極５７は、ソース引き出し電極１８ａ及びドレイン引き出し電極１８ｂにより絶縁層５２の上面に引き出されている。
【００９４】
半導体層５９の上方には絶縁層５２を介してゲート電極５１が形成される。
【００９５】
以上のように、本発明の実施の形態４は、基板８上に第１の障壁層である第１の半導体層５３、井戸層である第３の半導体層５４、第２の障壁層である第２の半導体層５５の順に積層して構成された井戸型ポテンシャル構造の酸化物半導体層５９と、酸化物半導体層５９と電気的に接続するソース電極５６及びドレイン電極５７と、酸化物半導体層５９上に形成されたゲート絶縁膜５２と、酸化物半導体層５９上にゲート絶縁膜５２を介して形成されたゲート電極５１とを備えた薄膜トランジスタであって、井戸層である第３の半導体層５４は、上面視において第２の障壁層である第２の半導体層５５で覆われていない領域を有し、ソース電極５６又はドレイン電極５７は、井戸層である第３の半導体層５４の上面のうち第２の障壁層である第２の半導体層５５で覆われていない領域に接触して形成されることを特徴とする。
【００９６】
このように構成することにより、トップゲート構造の薄膜トランジスタにおいても、井戸層である第３の半導体層５４を厚くすること無く、ソース、ドレイン電極５６，５７間の電流の主となる第３の半導体層５４とソース電極５６及びドレイン電極５７との接触面積を拡大することができる。その結果、プロセス時間の短縮が可能になるとともに、ソース電極５６、ドレイン電極５７などの配線層の段差を低減することができる。
【００９７】
＜実施の形態５＞
本発明は、エッチストッパー型の薄膜トランジスタにも適用できる。本発明の実施の形態５の薄膜トランジスタは、実施の形態３で示した薄膜トランジスタと比較して、半導体層上にエッチストッパー層を備える点が主に異なる。これ以外の構成は上述した実施の形態３と同様であるので、同一の要素については同一の符号を付し、その説明を繰り返さない。また、実施の形態５の薄膜トランジスタの動作は上述した実施の形態３と同様であるので、以下に説明する実施の形態５においても実施の形態３と同様の効果を奏する。以下、図を用いて本発明の実施の形態５における薄膜トランジスタの構造について説明する。
【００９８】
図１７は、本発明の実施の形態５による薄膜トランジスタ３００の断面図である。図１７に示す断面構造は、エッチストッパー型と呼ばれるものである。図に示すように、薄膜トランジスタ３００は、基板８、ゲート電極１、絶縁層２、半導体層２９、エッチストッパー層となる絶縁層６０、ソース電極６６、ドレイン電極６７により構成される。なお、エッチストッパー層となる絶縁層６０は、単にエッチストッパー層とも称する。
【００９９】
半導体層２９の上部には、エッチストッパー層６０が設けられている。エッチストッパー層６０の幅は、上部障壁層である第２の半導体層２５とほぼ同等であり、井戸層である第３の半導体層２４より狭い。よって、第３の半導体層２４の上面の一部は、第２の半導体層２５及びエッチストッパー層６０に覆われておらず、露出している。
【０１００】
ソース電極６６、ドレイン電極６７は、半導体層２９を構成する第１の半導体層２３、第２の半導体層２５、第３の半導体層２４の端面（側面）と接触し、電気的に接続している。また、ソース電極６６及びドレイン電極６７は、第３の半導体層２４の上面のうち露出している領域にも接触し、電気的に接続している。さらに、ソース電極６６及びドレイン電極６７は、エッチストッパー層６０の端面及び上面の一部にも接触している。よって、ソース電極６６及びドレイン電極６７は、エッチストッパー層６０の上面から下部障壁層である第１の半導体層２３の端面の下端部に渡り、連続して接触するように形成されている。
【０１０１】
ソース電極６６、ドレイン電極６７は、図１７において、紙面垂直方向全てに渡り同一構造である必要はなく、エッチストッパー層６０の上面に接している箇所が紙面垂直方向において部分的に存在する構造でもよい。
【０１０２】
また、必ずしも、ソース電極６６、ドレイン電極６７がエッチストッパー層６０の上面に接触している必要はなく、図１８に示す薄膜トランジスタ３０１のように、ソース電極１６６、ドレイン電極１６７がエッチストッパー層６０の上面に接触していない構造であっても差し支えない。
【０１０３】
次に、本発明の実施の形態５による薄膜トランジスタ３００の製造方法について説明する。図１９（ａ）〜（ｊ）は、本発明の実施の形態５による薄膜トランジスタ３００の製造フローのうち、実施の形態３の薄膜トランジスタの製造フローと異なる工程を抜粋し、模式的に示した模式図である。なお、図１９（ａ）は、図１０（ｅ）と同一の工程を示す。
【０１０４】
まず、図１９（ａ）に示すように、ゲート電極１の上方に形成したレジスト８３ａをマスクとして、第１の半導体層２３、第３の半導体層２４、第２の半導体層２５の３層の酸化物半導体層により構成される半導体層２９をパターニングする。ここでは、パターニングは、ＰＡＮ系のウェットエッチャントを用いて行ってもよいし、ドライエッチングで行ってもよい。
【０１０５】
次に、図１９（ｂ）、（ｃ）に示すように、レジスト８３ａ剥離後、半導体層２９を覆うようにエッチングストッパー層６０を形成する。エッチングストッパー層６０は、通常、シリコン酸化膜で形成する。
【０１０６】
次に、図１９（ｄ）、（ｅ）に示すように、半導体層２９の上方に、除去したレジスト８３ａより幅の狭い別のレジスト８３ｃを形成する。このレジスト８３ｃをマスクとして、エッチングストッパー層６０であるシリコン酸化膜及び第２の半導体層２５のパターニングを行う。パターニングはドライエッチングで行う。このとき、第３の半導体層２４が若干削れるが、完全になくならなければよい。この工程により、第３の半導体層２４を覆う第２の半導体層２５及びエッチングストッパー層６０の一部が除去され、第３の半導体層２４の上面の一部が露出する。
【０１０７】
その後、図１９（ｆ）、（ｇ）に示すように、レジスト８３ｃを除去し、電極となる金属膜８６を基板１上の全面にスパッタ法などにより成膜する。金属膜８６は、エッチングストッパー層６０、半導体層２９の端面及び上面の露出している領域に接触している。電極となる金属膜８６は、Ｔｉ、Ｍｏ、ＩＴＯなどを用いて成膜してもよい。
【０１０８】
次に、図１９（ｈ）、（ｉ）に示すように、半導体層２９の上面の金属膜８６をレジスト８７による写真製版技術でエッチングし、ソース電極６６及びゲート電極６７を形成する。最後に、図１９（ｊ）に示すように、レジスト８７を除去する。
【０１０９】
以上の工程により、エッチングストッパー層を備え、第１の半導体層２３、第３の半導体層２４、第２の半導体層２５の端面にソース電極６６及びゲート電極６７を接触させた薄膜トランジスタ３００を作製することができる。
【０１１０】
本発明の実施の形態５の薄膜トランジスタは、上部障壁層である第２の半導体層２５上にエッチングストッパー層６０を備え、井戸層である第３の半導体層２４は、上面視において第２の障壁層である第２の半導体層２５で覆われていない領域を有し、ソース電極６６又はドレイン電極６７は、井戸層である第３の半導体層２４の上面のうち第２の障壁層である第２の半導体層２５で覆われていない領域に接触していることが特徴である。
【０１１１】
このように、エッチングストッパー層６０を備えた構造とすることで、ソース電極６６、ドレイン電極６７のパターニング時に第２の半導体層２５の上面における欠陥の発生を抑制し、トランジスタのリーク電流を低減することができる。
【０１１２】
また、本実施の形態５では、図２０に示す薄膜トランジスタ３０２のように、エッチングストッパー層６０及び第２の半導体層２５とソース電極２６６及びドレイン電極２６７との間に空隙３０ｃ，３０ｄを儲け、エッチングストッパー層６０及び第２の半導体層２５が、ソース電極２６６及びドレイン電極２６７と直接接しない構造を採用してもよい。このような構成とすることで、第３の半導体層２４への電子の注入がソース電極２６６、ドレイン電極２６７からに限定され、第２の半導体層２５の膜質の影響を受けにくくなる。
【０１１３】
さらに、本実施の形態５の薄膜トランジスタの製造方法では、エッチングストッパー層となるシリコン酸化膜のパターニング工程を利用して上部障壁層である第２の半導体層２５をエッチングすることができる。よって、新たな工程を追加することなく第３の半導体層２４の上面を露出させることが可能になる。
【０１１４】
＜実施の形態６＞
本発明の実施の形態６の薄膜トランジスタは、実施の形態３と比較して、製造方法が主に異なる。なお、実施の形態６の構成は上述した実施の形態３と同様であるので、同一の要素については同一の符号を付し、その説明を繰り返さない。また、実施の形態６の動作は上述した実施の形態３と同様であるので、以下に説明する実施の形態６に特有の効果の他に、実施の形態３と同様の効果も奏する。以下、図を用いて本発明の実施の形態６における薄膜トランジスタの製造方法について説明する。
【０１１５】
図２１（ａ）〜（ｄ）は、本発明の実施の形態６の薄膜トランジスタの製造フローのうち、実施の形態３の薄膜トランジスタ２００の製造フローの製造フローと異なる工程を抜粋し、模式的に示した模式図である。なお、図２１（ａ）は、図１０（ｄ）と同一の工程を示す。
【０１１６】
まず、図２１（ａ）、（ｂ）に示すように、ゲート電極１の上方に形成したレジスト８３ａをマスクとして、第１の半導体層２３、第３の半導体層２４、第２の半導体層２５の３層の酸化物半導体層をパターニングする。具体的には、レジスト８３ａをマスクとしてＰＡＮ系エッチャントでウェットエッチングを行うことでパターニングする。このとき、Ｇａリッチ組成のＩｎＧａＺｎＯ系酸化物半導体層はエッチングレートが早いため、第３の半導体層２４のエッチングよりも第２の半導体層２５のエッチングが早く進み、図２１（ｃ）に示すように、レジスト８３ａの下部の第２の半導体層２５がオーバーエッチングされる。その結果、第３の半導体層２４の上面の一部を露出させることが可能になる。
【０１１７】
その後、図２１（ｄ）に示すように、レジスト８３ａを除去すると、実施の形態３の製造フローである図１０（ｉ）と同一の状態となる。以降の工程は、実施の形態３と同様である。なお、実施の形態４のトップゲート構造の薄膜トランジスタ２０５においても同様に、第２の半導体層２５のオーバーエッチングにより第３の半導体層５４の上面の一部を露出させることができる。
【０１１８】
以上のように、実施の形態６の薄膜トランジスタの製造方法は、井戸層の上層に井戸層と比較してエッチングレートの早い、つまり、エッチングされやすい組成の障壁層を形成し、オーバーエッチングにより井戸層表面を露出させることにより、井戸層の上面にソース電極及びドレイン電極を配置する領域を形成することを特徴とする薄膜トランジスタの製造方法である。このように、ウェットエッチング時のオーバーエッチングを利用することで、図１０（ｇ）、（ｈ）に示すような写真製版の工程を追加すること無く、露出させた第３の半導体層２４の上面にソース電極２６及びゲート電極２７を接触させた薄膜トランジスタを作製することが可能となる。
【０１１９】
さらに、第１の半導体層２３、第２の半導体層２５、第３の半導体層２４のＧａ組成が、第３の半導体層２４＜第１の半導体層２３＜第２の半導体層２５となるように構成してもよい。例えば、井戸層である第３の半導体層２４のＧａ比率を５％、下部障壁層である第１の半導体層２３のＧａ比率を６％、上部障壁層である第２の半導体層２５のＧａ比率を７％とする。Ｇａ組成をこのような大小関係とすることで、第１の半導体層２３のオーバーエッチングを抑制することが可能になる。
【０１２０】
＜実施の形態７＞
本発明の実施の形態７では、画素への電荷供給のスイッチとして本発明の実施の形態１から６における薄膜トランジスタを適用した液晶表示装置について説明する。本実施の形態では、実施の形態１の薄膜トランジスタ１０１を備えた液晶表示装置を示すが、実施の形態１から６で説明した各薄膜トランジスタ１００，１０２，２００，２０１，２０２，２０３，２０４，２０５，３００，３０１，３０２を備えた構成であっても同様の効果を奏する。
【０１２１】
図２２は、液晶表示装置の画素部の構成を模式的に示した平面図である。図２３は、図２２の切断面ＸＸＩＩＩ−ＸＸＩＩＩから見た断面図である。図２４は、図２２に示す画素の等価回路を示す図である。なお、図２２では、画素Ｐを構成する領域を太線の破線の矩形で示し、薄膜トランジスタ（画素トランジスタとも称する）Ｔを構成する領域を細線の破線の矩形で示している。
【０１２２】
図に示すように、本実施の形態７の液晶表示装置は、複数の画素電極９４、複数の画素トランジスタＴ、複数のソース配線９０、複数のゲート配線９１、複数の補助容量配線９２等を備えたアレイ基板と、カラーフィルタ等を備えたカラーフィルタ基板（図示せず）との間に液晶を挟持して構成される。図２２においては、ゲート配線９１、画素トランジスタＴに含まれるゲート電極１、補助容量配線９２等を覆うゲート絶縁膜２を透視して図示している。
【０１２３】
ゲート配線９１は、互いに平行を成して直線状に延在している。ゲート配線９１は自身の延在方向に直交する方向に突出した部分を有しており、その突出部分がゲート電極１を構成している。ソース配線９０は、ゲート配線９１と直交する方向に、互いに平行を成して直線状に延在している。言い換えると、複数のソース配線９０は、ゲート配線９１の延在方向に並んでいる。補助容量配線９２は、ゲート配線９１に隣接して配置され、ゲート配線９１と平行に直線状に延在している。補助容量配線９２は自身の延在方向に直交する方向に突出した部分を有しており、その突出部分が補助容量電極９３を構成している。
【０１２４】
隣接する２本のソース配線９０と隣接する２本のゲート配線９１とで囲まれた領域に、１つの画素Ｐが規定される。また、ソース配線９０とゲート配線９１との交差部付近には、画素トランジスタＴが設けられている。各画素Ｐは、補助容量電極９３、画素電極９４、画素トランジスタＴから構成されている。画素トランジスタＴは、図２３に断面を示すように、ボトムゲート構造のトランジスタであり、画素電極９４への電荷供給のスイッチの役割を担う。画素トランジスタＴのドレイン電極１０７は、コンタクトホール９５を介して画素電極９４に接続されている。
【０１２５】
ここで、図２４を用いて画素Ｐについて説明する。各画素Ｐには少なくとも１つの画素トランジスタＴが設けられる。画素トランジスタＴは、ゲート配線９１とソース配線９０との交差点近傍に配置されている。画素トランジスタＴのゲート電極１はゲート配線９１に接続され、画素トランジスタＴのソース電極１０６はソース配線９０に接続されている。画素トランジスタＴのドレイン電極１０７は画素電極９４に接続されている。
【０１２６】
画素電極９４は、補助容量配線９２に設けられた補助容量電極９３との組み合わせによって補助容量９６を構成している。また、画素電極９４は、共通電極との組み合わせによって画素容量９７を構成している。共通電極は図示していないが、ＴＮ方式等ではカラーフィルタ基板に設けられ、ＦＦＳ方式、ＩＰＳ方式等ではアレイ基板に設けられる。
【０１２７】
以上のように、本実施の形態７においては、実施の形態１〜６で示した薄膜トランジスタを用いて液晶表示装置を構成した。このように、上述の実施の形態１〜６の薄膜トランジスタを応用することで、実施の形態１〜６と同様の効果が得られるので、動作の安定した液晶表示装置を実現することができる。
【０１２８】
なお、上述した実施の形態はすべての点で例示であって制限的なものではないと解されるべきである。本発明の範囲は、上述した実施の形態の範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【符号の説明】
【０１２９】
１  ゲート電極、２  絶縁層、３  第１の半導体層、４  第３の半導体層、５  第２の半導体層、６  ソース電極、７  ドレイン電極、８  基板、９  半導体層、１１  ゲート電極、１２  絶縁層、１３  第１の半導体層、１４  第３の半導体層、１５  第２の半導体層、１６  ソース電極、１７  ドレイン電極、１９  半導体層、３０ａ  空隙、３０ｂ  空隙、３０ｃ  空隙、３０ｄ  空隙、４０ａ  貫通穴、４０ｂ  貫通穴、５２  絶縁層、５２ａ  貫通穴、５２ｂ  貫通穴、６０  エッチングストッパー層、８３ａ  レジスト、８０ｂ  レジスト、８０ｃ  レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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