(57)【要約】【課題】ソフトスタート時間の目標値からのずれを抑制すること。【解決手段】一実施の形態に係るソフトスタート回路は、第１端子が電流源ＣＳに接続されるとともに、制御端子にパルス信号ｐｌｓｂが入力される第１のトランジスタＰＭ１と、第１端子が電流源ＣＳに接続されるとともに、制御端子にパルス信号の反転信号ｐｌｓが入力され、第１のトランジスタＰＭ１と差動対を構成する第２のトランジスタＰＭ２と、第１のトランジスタＰＭ１の第２端子に接続された第１のキャパシタＣ１と、を備え、第１のキャパシタＣ１に充電された電荷に応じた電圧を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電流源と、
第１端子が前記電流源に接続されるとともに、制御端子にパルス信号が入力される第１のトランジスタと、
第１端子が前記電流源に接続されるとともに、制御端子に前記パルス信号の反転信号が入力され、前記第１のトランジスタと差動対を構成する第２のトランジスタと、
前記第１のトランジスタの第２端子に接続された第１のキャパシタと、を備え、
前記第１のキャパシタに充電された電荷に応じた電圧を出力する、ソフトスタート回路。
【請求項２】
一端が前記第１のトランジスタの第２端子に接続された抵抗と、
前記抵抗の他端に接続された第２のキャパシタと、を更に備え、
前記第１のキャパシタと前記第２のキャパシタとに充電された電荷に応じた電圧を出力する、
請求項１に記載のソフトスタート回路。
【請求項３】
前記第１及び第２のトランジスタがＰＭＯＳトランジスタであって、前記第１端子がソース端子、前記第２端子がドレイン端子である、
請求項１に記載のソフトスタート回路。
【請求項４】
前記第２のトランジスタの第２端子が接地されている、
請求項３に記載のソフトスタート回路。
【請求項５】
前記第１のキャパシタは、一端において前記第１のトランジスタの第２端子に接続され、他端において接地されている、
請求項３に記載のソフトスタート回路。
【請求項６】
前記第１及び第２のトランジスタがＰＭＯＳトランジスタであって、前記第１端子がソース端子、前記第２端子がドレイン端子であり、
前記第２のキャパシタは、一端において前記抵抗に接続され、他端において接地されている、
請求項２に記載のソフトスタート回路。
【請求項７】
前記第１のキャパシタと並列に接続されたスイッチを更に備えた、
請求項１に記載のソフトスタート回路。
【請求項８】
前記スイッチがオンの場合、前記第１のキャパシタに充電された電荷が初期化される、
請求項７に記載のソフトスタート回路。
【請求項９】
起動時にソフトスタート電圧を生成するソフトスタート回路と、
前記ソフトスタート電圧と出力からフィードバックされるフィードバック電圧とに基づいて出力電圧を生成するレギュレータと、を備え、
前記ソフトスタート回路が、
電流源と、
第１端子が前記電流源に接続されるとともに、制御端子にパルス信号が入力される第１のトランジスタと、
第１端子が前記電流源に接続されるとともに、制御端子に前記パルス信号の反転信号が入力され、前記第１のトランジスタと差動対を構成する第２のトランジスタと、
前記第１のトランジスタの第２端子に接続された第１のキャパシタと、を備え、
前記第１のキャパシタに充電された電荷に応じた前記ソフトスタート電圧を出力する、半導体装置。
【請求項１０】
前記ソフトスタート回路が、
一端が前記第１のトランジスタの第２端子に接続された抵抗と、
前記抵抗の他端に接続された第２のキャパシタと、を更に備え、
前記第１のキャパシタと前記第２のキャパシタとに充電された電荷に応じた前記ソフトスタート電圧を出力する、
請求項９に記載の半導体装置。
【請求項１１】
前記第１及び第２のトランジスタがＰＭＯＳトランジスタであって、前記第１端子がソース端子、前記第２端子がドレイン端子である、
請求項９に記載の半導体装置。
【請求項１２】
前記第２のトランジスタの第２端子が接地されている、
請求項１１に記載の半導体装置。
【請求項１３】
前記第１のキャパシタは、一端において前記第１のトランジスタの第２端子に接続され、他端において接地されている、
請求項１１に記載の半導体装置。
【請求項１４】
前記第１及び第２のトランジスタがＰＭＯＳトランジスタであって、前記第１端子がソース端子、前記第２端子がドレイン端子であり、
前記第２のキャパシタは、一端において前記抵抗に接続され、他端において接地されている、
請求項１０に記載の半導体装置。
【請求項１５】
前記ソフトスタート回路が、
前記第１のキャパシタと並列に接続されたスイッチを更に備えた、
請求項９に記載の半導体装置。
【請求項１６】
前記スイッチがオンの場合、前記第１のキャパシタに充電された電荷が初期化される、
請求項１５に記載の半導体装置。
【請求項１７】
前記レギュレータは、
前記ソフトスタート電圧が所定の基準電圧を超えた場合、当該基準電圧と前記フィードバック電圧とに基づいて出力電圧を生成する、
請求項９に記載の半導体装置。
【請求項１８】
前記レギュレータが、ロードロップアウトレギュレータである、
請求項９に記載の半導体装置。
【請求項１９】
前記レギュレータが、スイッチングレギュレータである、
請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソフトスタート回路及びそれを含む半導体装置に関する。
【背景技術】
【０００２】
例えば、スイッチングレギュレータやロードロップアウトレギュレータなどのＤＣ／ＤＣコンバータでは、起動時の突入電流を防止するため、ソフトスタート回路が設けられている。ソフトスタート回路としては、出力電圧（ソフトスタート電圧）を徐々に上昇させるために、ＤＡ（デジタル・アナログ）コンバータや大容量の外付けキャパシタを用いたものが知られている。しかしながら、このようなソフトスタート回路では、回路が大型化してしまう問題があった。
【０００３】
これに対し、特許文献１、２には、ソフトスタート電圧生成用のキャパシタへの充電を間欠的に行うことにより、キャパシタを小型化し、集積化したソフトスタート回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１５９３０６号公報
【特許文献２】特開２０１１−２４４６７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明者は以下の問題を見出した。
特許文献１に開示されたソフトスタート回路では、スイッチがオフになる毎に、スイッチを構成するＰＭＯＳトランジスタのソース電圧が電源電圧ＶＤＤまで上昇し、ソース側寄生容量に電荷が充電される。一方、スイッチがオンになる毎に、ソース側寄生容量に充電された電荷が放電され、ソフト電圧生成用のキャパシタに充電される。すなわち、ソース側寄生容量に充電された余分な電荷により、所定の電圧に到達するまでの時間（ソフトスタート時間）が目標値よりも短くなってしまう問題があった。特許文献２についても同様の問題が生じ得る。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態に係るソフトスタート回路は、第１のキャパシタに接続された第１のトランジスタと差動対を構成する第２のトランジスタを備える。
【発明の効果】
【０００８】
前記一実施の形態によれば、ソフトスタート時間の目標値からのずれを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係るソフトスタート回路の構成を示す回路図である。
【図２】実施の形態１の比較例に係るソフトスタート回路の構成を示す回路図である。
【図３】ＰＭＯＳトランジスタＰＭ１がオンとなる１回の充電期間にキャパシタＣ１に充電される電荷を説明するためのタイミングチャートである。
【図４】ソフトスタート電圧Ｖｓの変化を示すタイミングチャートである。
【図５】パルス生成回路の構成の一例を示す回路図である。
【図６】パルス生成回路ＰＧＣ１の動作を説明するためのタイミングチャートである。
【図７】パルス生成回路の構成の他の例を示す回路図である。
【図８】パルス生成回路ＰＧＣ２の動作を説明するためのタイミングチャートである。
【図９】実施の形態２に係るソフトスタート回路の構成を示す回路図である。
【図１０】ソフトスタート電圧Ｖｓの変化を示すタイミングチャートである。
【図１１】実施の形態２の変形例に係るソフトスタート回路の構成を示す回路図である。
【図１２】実施の形態３に係るソフトスタート回路を適用した半導体装置の構成の一例を示す回路図である。
【図１３】実施の形態３に係るソフトスタート回路を適用した半導体装置の構成の他の例を示す回路図である。
【図１４】実施の形態４に係るソフトスタート回路の構成を示す回路図である。
【発明を実施するための形態】
【００１０】
（実施の形態１）
まず、図１を参照して、実施の形態１に係るソフトスタート回路について説明する。図１は、実施の形態１に係るソフトスタート回路の構成を示す回路図である。実施の形態１に係るソフトスタート回路ＳＳＣ１は、電流源ＣＳ、ＰＭＯＳトランジスタＰＭ１、ＰＭ２、キャパシタＣ１を備えている。
【００１１】
図１に示すように、電流源ＣＳの第１端は電源（電源電圧ＶＤＤ）に接続されている。電流源ＣＳの第２端は、ＰＭＯＳトランジスタＰＭ１、ＰＭ２のソースに共通に接続されている。
ＰＭＯＳトランジスタＰＭ１（例えば第１のトランジスタ）のドレインは、キャパシタＣ１の第１端に接続されている。ＰＭＯＳトランジスタＰＭ１のゲートには、パルス信号ｐｌｓｂが入力されている。
ＰＭＯＳトランジスタＰＭ２（例えば第２のトランジスタ）のドレインは接地されている。ＰＭＯＳトランジスタＰＭ２のゲートには、パルス信号ｐｌｓが入力されている。
パルス信号ｐｌｓとパルス信号ｐｌｓｂとは、互いに反転信号である。
ここで、ＰＭＯＳトランジスタＰＭ１とＰＭＯＳトランジスタＰＭ２とは差動対を構成している。
キャパシタＣ１（第１のキャパシタ）の第２端は、接地されている。
【００１２】
キャパシタＣ１の第１端から、キャパシタＣ１に充電された電荷に応じた出力電圧（ソフトスタート電圧）Ｖｓが出力される。
パルス信号ｐｌｓｂがＬ（Ｌｏｗ）レベルになり、スイッチであるＰＭＯＳトランジスタＰＭ１がオンとなる毎に、電流源ＣＳから供給される電流ＩｓによりキャパシタＣ１が充電される。すなわち、キャパシタＣ１が間欠的に充電されるとともに、ソフトスタート電圧Ｖｓが徐々に上昇する。このような構成により、キャパシタＣ１を小型化し、半導体基板上に集積することができる。
【００１３】
ここで、実施の形態１に係るソフトスタート回路ＳＳＣ１では、スイッチであるＰＭＯＳトランジスタＰＭ１とＰＭＯＳトランジスタＰＭ２とが差動対を構成している。そのため、ＰＭＯＳトランジスタＰＭ１のソース電圧Ｖａが、ＰＭＯＳトランジスタＰＭ１のオン、オフによらず、所定の電圧値Ｖ１で略一定となる。
その結果、ＰＭＯＳトランジスタＰＭ１のソース側寄生容量による充放電が抑制され、ソフトスタート時間の目標値からのずれ及びばらつきを抑制することができる。
詳細については、図３を参照して、後述する。
【００１４】
次に、図２を参照して、実施の形態１の比較例に係るソフトスタート回路ＳＳＣ１１の構成について説明する。図２は、実施の形態１の比較例に係るソフトスタート回路の構成を示す回路図である。実施の形態１の比較例に係るソフトスタート回路ＳＳＣ１１は、電流源ＣＳ、ＰＭＯＳトランジスタＰＭ１、キャパシタＣ１を備えている。実施の形態１に係るソフトスタート回路ＳＳＣ１は、ＰＭＯＳトランジスタＰＭ１と差動対を構成するＰＭＯＳトランジスタＰＭ２を備えている。これに対し、実施の形態１の比較例に係るソフトスタート回路ＳＳＣ１１は、ＰＭＯＳトランジスタＰＭ１と差動対を構成するＰＭＯＳトランジスタＰＭ２を備えていない。
【００１５】
図２に示すように、電流源ＣＳの第１端は電源（電源電圧ＶＤＤ）に接続されている。電流源ＣＳの第２端は、ＰＭＯＳトランジスタＰＭ１のソースに接続されている。
ＰＭＯＳトランジスタＰＭ１のドレインは、キャパシタＣ１の第１端に接続されている。ＰＭＯＳトランジスタＰＭ１のゲートには、パルス信号ｐｌｓｂが入力されている。
キャパシタＣ１の第２端は、接地されている。
【００１６】
キャパシタＣ１の第１端から、キャパシタＣ１に充電された電荷に応じたソフトスタート電圧Ｖｓが出力される。
パルス信号ｐｌｓｂがＬ（Ｌｏｗ）レベルになり、スイッチであるＰＭＯＳトランジスタＰＭ１がオンとなる毎に、電流源ＣＳから供給される電流ＩｓによりキャパシタＣ１が充電される。すなわち、キャパシタＣ１が間欠的に充電されるとともに、ソフトスタート電圧Ｖｓが徐々に上昇する。
【００１７】
ここで、実施の形態１の比較例に係るソフトスタート回路ＳＳＣ１１では、スイッチであるＰＭＯＳトランジスタＰＭ１がオフになる毎に、ＰＭＯＳトランジスタＰＭ１のソース電圧Ｖａが電源電圧ＶＤＤまで上昇する。その際、図２に模式的に示したソース側寄生容量Ｃ’に電荷が充電される。一方、ＰＭＯＳトランジスタＰＭ１がオンになる毎に、ソース側寄生容量Ｃ’に充電された電荷が放電され、キャパシタＣ１に充電される。すなわち、ソース側寄生容量Ｃ’に充電された余分な電荷により、ソフトスタート時間が目標値よりも短くなり、ばらつきも大きくなる。
詳細については、図３を参照して、後述する。
【００１８】
次に、図３、４を参照して、実施の形態１に係るソフトスタート回路ＳＳＣ１の動作について説明する。図３は、ＰＭＯＳトランジスタＰＭ１がオンとなる１回の充電期間にキャパシタＣ１に充電される電荷を説明するためのタイミングチャートである。図４は、ソフトスタート電圧Ｖｓの変化を示すタイミングチャートである。図３、４では、実施の形態１に係るソフトスタート回路ＳＳＣ１の動作が実線で示されているとともに、実施の形態１の比較例に係るソフトスタート回路ＳＳＣ１１の動作が一点鎖線で示されている。
【００１９】
図３では、上から順に、ＰＭＯＳトランジスタＰＭ１のゲートに入力されるパルス信号ｐｌｓｂ、ＰＭＯＳトランジスタＰＭ１のソース電圧Ｖａ、キャパシタＣ１に供給される電流Ｉｓが示されている。
【００２０】
図３の上段に示すように、パルス信号ｐｌｓｂは周期Ｔに対しパルス幅ｔｗの期間だけＬレベルとなる。つまり、パルス信号ｐｌｓｂのデューティー比はｔｗ／Ｔとなる。ここで、パルス信号ｐｌｓｂがＬレベルとなる期間だけＰＭＯＳトランジスタＰＭ１はオンとなる。
【００２１】
図３の中段に示すように、実施の形態１に係るソフトスタート回路ＳＳＣ１では、ＰＭＯＳトランジスタＰＭ１のソース電圧Ｖａは、ＰＭＯＳトランジスタＰＭ１のオン、オフによらず、電圧値Ｖ１で略一定となる。
【００２２】
そのため、図３の下段に示すように、実施の形態１に係るソフトスタート回路ＳＳＣ１では、ＰＭＯＳトランジスタＰＭ１がオンの場合（パルス信号ｐｌｓｂがＬレベルの場合）、キャパシタＣ１に供給される電流Ｉｓも電流源ＣＳから供給される電流Ｉ１で略一定となる。従って、この期間にキャパシタＣ１に充電される電荷Ｑは、次式で表すことができる。
Ｑ＝Ｉ１×ｔｗ
なお、ＰＭＯＳトランジスタＰＭ１がオフの場合（パルス信号ｐｌｓｂがＨ（Ｈｉｇｈ）レベルの場合）、電流源ＣＳからキャパシタＣ１に供給される電流は遮断されるため、キャパシタＣ１に供給される電流Ｉｓはゼロとなる。
【００２３】
これに対し、実施の形態１の比較例に係るソフトスタート回路ＳＳＣ１１では、ＰＭＯＳトランジスタＰＭ１のソース電圧Ｖａは、ＰＭＯＳトランジスタＰＭ１がオフからオンへ切り換わる場合（パルス信号ｐｌｓｂがＨ（Ｈｉｇｈ）レベルからＬレベルへ切り換わる場合）、電源電圧ＶＤＤから電圧Ｖ１へ降下する。一方、ＰＭＯＳトランジスタＰＭ１のソース電圧Ｖａは、ＰＭＯＳトランジスタＰＭ１がオンからオフへ切り換わる場合（パルス信号ｐｌｓｂがＬレベルからＨレベルへ切り換わる場合）、電圧Ｖ１から電源電圧ＶＤＤへ上昇する。
【００２４】
そのため、図３の下段に示すように、実施の形態１の比較例に係るソフトスタート回路ＳＳＣ１１では、ＰＭＯＳトランジスタＰＭ１がオフからオンへ切り換わる際（パルス信号ｐｌｓｂがＨレベルからＬレベルへ切り換わる場合）、電源電圧ＶＤＤから電圧Ｖ１へ降下するまでの期間、キャパシタＣ１に供給される電流Ｉｓは、電流源ＣＳから供給される電流Ｉ１よりも大きくなる。この余分な電流は、ソース側寄生容量Ｃ’に充電された電荷が放電されることにより発生する。このソース側寄生容量Ｃ’に充電された余分な電荷Ｑ’は、次式で表すことができる。
Ｑ’＝Ｃ’（ＶＤＤ−Ｖ１）
このように、実施の形態１の比較例に係るソフトスタート回路ＳＳＣ１１では、キャパシタＣ１への１回の充電において、目標値である電荷Ｑ＝Ｉ１×ｔｗに加え、ソース側寄生容量Ｃ’に充電された余分な電荷Ｑ’＝Ｃ’（ＶＤＤ−Ｖ１）が充電される。
【００２５】
従って、実施の形態１の比較例に係るソフトスタート回路ＳＳＣ１１では、ソース側寄生容量Ｃ’に充電された余分な電荷Ｑ’により、ソフトスタート時間が目標値よりも短くなる。また、ソース側寄生容量Ｃ’の大きさはＰＭＯＳトランジスタ素子によってばらつくため、ソフトスタート時間のばらつきも大きくなる。
【００２６】
これに対し、実施の形態１に係るソフトスタート回路ＳＳＣ１では、上述の通り、ソース側寄生容量Ｃ’に充電された余分な電荷Ｑ’が小さくなり、ソフトスタート時間の目標値からのずれを抑制することができる。これに伴い、ソフトスタート時間のばらつきも小さくすることができる。なお、図３では、ＰＭＯＳトランジスタＰＭ１のオン、オフの切り換わりに伴う、ソース電圧Ｖａの変化がない理想的な状態を実線で示している。この場合、ソース側寄生容量Ｃ’により充放電される電荷Ｑ’＝０となる。
【００２７】
次に、図４を参照して、ソフトスタート電圧Ｖｓの変化について説明する。図３を参照して説明したように、実施の形態１に係るソフトスタート回路ＳＳＣ１では、１回の充電により、電荷Ｑ＝Ｉ１×ｔｗがキャパシタＣ１に充電される。そのため、１回充電するごとに電圧変化量ΔＶだけ増加する。電圧変化量ΔＶは、次式で表すことができる。
ΔＶ＝Ｉ１×ｔｗ／Ｃ１
この電圧変化量ΔＶは、電流源ＣＳから供給される電流値Ｉ１、パルス幅ｔｗ、キャパシタＣ１の容量値Ｃ１から計算可能な目標値である。すなわち、図４では、実施の形態１に係るソフトスタート回路ＳＳＣ１の電圧変化量ΔＶが目標値となる理想的な状態を示している。
【００２８】
具体的には、図４に示すように、時刻ｔ１〜ｔ２においてパルス信号ｐｌｓｂがＬとなり、キャパシタＣ１へ１回目の充電が行われる。これに伴い、ソフトスタート電圧Ｖｓが、０からΔＶへ上昇する。次に、時刻ｔ３〜ｔ４においてパルス信号ｐｌｓｂがＬとなり、キャパシタＣ１に２回目の充電が行われる。これに伴い、ソフトスタート電圧Ｖｓが、ΔＶから２ΔＶへ上昇する。次に、時刻ｔ５〜ｔ６においてパルス信号ｐｌｓｂがＬとなり、キャパシタＣ１に３回目の充電が行われる。これに伴い、ソフトスタート電圧Ｖｓが、２ΔＶから３ΔＶへ上昇する。次に、時刻ｔ７〜ｔ８においてパルス信号ｐｌｓｂがＬとなり、キャパシタＣ１に４回目の充電が行われる。これに伴い、ソフトスタート電圧Ｖｓが、３ΔＶから４ΔＶへ上昇する。以降同様に、キャパシタＣ１への充電が繰り返され、１回の充電毎にソフトスタート電圧ＶｓがΔＶずつ上昇する。
【００２９】
これに対し、実施の形態１の比較例に係るソフトスタート回路ＳＳＣ１１では、図３を参照して説明したように、１回の充電により、電荷Ｑ＝Ｉ１×ｔｗに加え、電荷Ｑ’＝Ｃ’（ＶＤＤ−Ｖ１）がキャパシタＣ１に充電される。そのため、１回の充電毎に電圧変化量ΔＶ’だけ増加する。電圧変化量ΔＶ’は、次式で表すことができる。
ΔＶ’＝｛Ｉ１×ｔｗ＋Ｃ’（ＶＤＤ−Ｖ１）｝／Ｃ１
この電圧変化量ΔＶ’は、上述の目標値よりもＣ’（ＶＤＤ−Ｖ１）／Ｃ１だけ大きくなる。
【００３０】
具体的には、図４に示すように、時刻ｔ１〜ｔ２においてパルス信号ｐｌｓｂがＬとなり、キャパシタＣ１へ１回目の充電が行われる。これに伴い、ソフトスタート電圧Ｖｓが、０からΔＶ’へ上昇する。次に、時刻ｔ３〜ｔ４においてパルス信号ｐｌｓｂがＬとなり、キャパシタＣ１に２回目の充電が行われる。これに伴い、ソフトスタート電圧Ｖｓが、ΔＶ’から２ΔＶ’へ上昇する。次に、時刻ｔ５〜ｔ６においてパルス信号ｐｌｓｂがＬとなり、キャパシタＣ１に３回目の充電が行われる。これに伴い、ソフトスタート電圧Ｖｓが、２ΔＶ’から３ΔＶ’へ上昇する。次に、時刻ｔ７〜ｔ８においてパルス信号ｐｌｓｂがＬとなり、キャパシタＣ１に４回目の充電が行われる。これに伴い、ソフトスタート電圧Ｖｓが、３ΔＶ’から４ΔＶ’へ上昇する。以降同様に、キャパシタＣ１への充電が繰り返され、１回の充電毎にソフトスタート電圧ＶｓがΔＶ’ずつ上昇する。
【００３１】
以上の通り、実施の形態１の比較例に係るソフトスタート回路ＳＳＣ１１の電圧変化量ΔＶ’は、実施の形態１に係るソフトスタート回路ＳＳＣ１の電圧変化量ΔＶより大きい。従って、実施の形態１の比較例に係るソフトスタート回路ＳＳＣ１１では、ソフトスタート電圧Ｖｓが所定の値に到達するまでの時間（ソフトスタート時間）が目標値よりも短くなってしまう。これに対し、実施の形態１に係るソフトスタート回路ＳＳＣ１では、ソフトスタート時間の目標値からのずれを抑制することができる。
【００３２】
ここで、ソフトスタート時間ｔｓの具体的な計算例について説明する。例えば、電流源ＣＳから供給される電流値Ｉ１＝６０ｎＡ、キャパシタＣ１の容量値Ｃ１＝５．５ｐＦ、パルス幅ｔｗ＝１μｓ、パルス周期＝３２μｓ（デューティー比＝１／３２）の場合、目標ソフトスタート電圧Ｖｓｔ＝７００ｍＶに到達するまでの時間をソフトスタート時間ｔｓとする。ソフトスタート時間ｔｓの目標値は以下のように計算することができる。
ｔｓ＝Ｖｓｔ／ΔＶ×Ｔ
＝Ｖｓｔ／（Ｉ１×ｔｗ／Ｃ１）×Ｔ
＝Ｖｓｔ×Ｃ１／Ｉ１×（Ｔ／ｔｗ）
＝７００×１０−３×５．５×１０−１２／（６０×１０−９）×３２
＝２．０５ｍｓ
【００３３】
実施の形態１の比較例に係るソフトスタート回路ＳＳＣ１１では、上記の計算例のように、電流源ＣＳから供給される電流値Ｉ１及びキャパシタＣ１の容量値が小さいと、目標値から数十％程度ずれてしまう。これに対し、実施の形態１に係るソフトスタート回路ＳＳＣ１では、電流源ＣＳから供給される電流値Ｉ１及びキャパシタＣ１の容量値が小さくても、ソフトスタート時間ｔｓをほぼ目標値通りにすることができる。
【００３４】
次に、図５を参照して、パルス信号ｐｌｓ、ｐｌｓｂを生成するパルス生成回路について説明する。図５は、パルス生成回路の構成の一例を示す回路図である。図５に示すように、パルス生成回路ＰＧＣ１は、ＤフリップフロップＤＦＦ１〜ＤＦＦ４、インバータＩＮＶ１１、ＩＮＶ１２、ＡＮＤゲートＡＮＤ１１を備えている。パルス生成回路ＰＧＣ１は、論理回路のみから構成されている。
【００３５】
ＤフリップフロップＤＦＦ１のクロック入力端子には、パルス信号生成用のクロック信号ｃｌｋ１が入力される。ＤフリップフロップＤＦＦ１のＤ入力端子には、自身の出力信号Ｑ１の反転信号が入力される。ＤフリップフロップＤＦＦ１の出力端子Ｑからは、出力信号Ｑ１が出力される。この出力信号Ｑ１は、クロック信号ｃｌｋ１を２分周した信号であり、ＡＮＤゲートＡＮＤ１１に入力される。ＤフリップフロップＤＦＦ１の反転出力端子ＱＢからは、出力信号Ｑ１の反転信号が出力される。この出力信号Ｑ１の反転信号は、ＤフリップフロップＤＦＦ１のＤ入力端子に入力されるとともに、ＤフリップフロップＤＦＦ２のクロック入力端子に入力される。
【００３６】
ＤフリップフロップＤＦＦ２のＤ入力端子には、自身の出力信号Ｑ２の反転信号が入力される。ＤフリップフロップＤＦＦ２の出力端子Ｑからは、出力信号Ｑ２が出力される。この出力信号Ｑ２は、クロック信号ｃｌｋ１を４分周した信号であり、ＡＮＤゲートＡＮＤ１１に入力される。ＤフリップフロップＤＦＦ２の反転出力端子ＱＢからは、出力信号Ｑ２の反転信号が出力される。この出力信号Ｑ２の反転信号は、ＤフリップフロップＤＦＦ２のＤ入力端子に入力されるとともに、ＤフリップフロップＤＦＦ３のクロック入力端子に入力される。
【００３７】
ＤフリップフロップＤＦＦ３のＤ入力端子には、自身の出力信号Ｑ３の反転信号が入力される。ＤフリップフロップＤＦＦ３の出力端子Ｑからは、出力信号Ｑ３が出力される。この出力信号Ｑ３は、クロック信号ｃｌｋ１を８分周した信号であり、ＡＮＤゲートＡＮＤ１１に入力される。ＤフリップフロップＤＦＦ３の反転出力端子ＱＢからは、出力信号Ｑ３の反転信号が出力される。この出力信号Ｑ３の反転信号は、ＤフリップフロップＤＦＦ３のＤ入力端子に入力されるとともに、ＤフリップフロップＤＦＦ４のクロック入力端子に入力される。
【００３８】
ＤフリップフロップＤＦＦ４のＤ入力端子には、自身の出力信号Ｑ４の反転信号が入力される。ＤフリップフロップＤＦＦ４の出力端子Ｑからは、出力信号Ｑ４が出力される。この出力信号Ｑ４は、クロック信号ｃｌｋ１を１６分周した信号であり、ＡＮＤゲートＡＮＤ１１に入力される。ＤフリップフロップＤＦＦ４の反転出力端子ＱＢからは、出力信号Ｑ４の反転信号が出力される。この出力信号Ｑ４の反転信号は、ＤフリップフロップＤＦＦ４のＤ入力端子に入力される。
【００３９】
インバータＩＮＶ１１には、クロック信号ｃｌｋ１が入力される。インバータＩＮＶ１１は、クロック信号ｃｌｋ１の反転信号である反転クロック信号ｃｌｋｂ１を出力する。この反転クロック信号ｃｌｋｂ１は、ＡＮＤゲートＡＮＤ１１に入力される。
ＡＮＤゲートＡＮＤ１１には、反転クロック信号ｃｌｋｂ１、ＤフリップフロップＤＦＦ１〜ＤＦＦ４の出力信号Ｑ１〜Ｑ４が入力される。ＡＮＤゲートＡＮＤ１１は、パルス信号ｐｌｓを出力する。このパルス信号ｐｌｓは、インバータＩＮＶ１２に入力される。
インバータＩＮＶ１２は、パルス信号ｐｌｓの反転信号であるパルス信号ｐｌｓｂを出力する。
【００４０】
次に、図６を参照して、パルス生成回路ＰＧＣ１の動作について説明する。図６は、パルス生成回路ＰＧＣ１の動作を説明するためのタイミングチャートである。
図６の最上段には、パルス生成回路ＰＧＣ１に入力されるクロック信号ｃｌｋ１が示されている。
図６の２段目には、インバータＩＮＶ１１から出力され、ＡＮＤゲートＡＮＤ１１に入力される反転クロック信号ｃｌｋｂ１が示されている。
【００４１】
図６の３段目には、ＡＮＤゲートＡＮＤ１１に入力されるＤフリップフロップＤＦＦ１の出力信号Ｑ１が示されている。ＤフリップフロップＤＦＦ１の出力信号Ｑ１は、クロック信号ｃｌｋ１を２分周した信号である。図５に示すように、ＤフリップフロップＤＦＦ１のクロック入力端子には、クロック信号ｃｌｋ１が入力される。そのため、ＤフリップフロップＤＦＦ１の出力信号Ｑ１は、クロック信号ｃｌｋ１の立ち上がりエッジにおいて、出力レベルが切り換わる。
【００４２】
図６の４段目には、ＡＮＤゲートＡＮＤ１１に入力されるＤフリップフロップＤＦＦ２の出力信号Ｑ２が示されている。ＤフリップフロップＤＦＦ２の出力信号Ｑ２は、ＤフリップフロップＤＦＦ１の出力信号Ｑ１を２分周した信号である。すなわち、ＤフリップフロップＤＦＦ２の出力信号Ｑ２は、クロック信号ｃｌｋ１を４分周した信号である。図５に示すように、ＤフリップフロップＤＦＦ２のクロック入力端子には、ＤフリップフロップＤＦＦ１の出力信号Ｑ１の反転信号が入力される。そのため、ＤフリップフロップＤＦＦ２の出力信号Ｑ２は、ＤフリップフロップＤＦＦ１の出力信号Ｑ１の立ち下がりエッジにおいて、出力レベルが切り換わる。
【００４３】
図６の５段目には、ＡＮＤゲートＡＮＤ１１に入力されるＤフリップフロップＤＦＦ３の出力信号Ｑ３が示されている。ＤフリップフロップＤＦＦ３の出力信号Ｑ３は、ＤフリップフロップＤＦＦ２の出力信号Ｑ２を２分周した信号である。すなわち、ＤフリップフロップＤＦＦ３の出力信号Ｑ３は、クロック信号ｃｌｋ１を８分周した信号である。図５に示すように、ＤフリップフロップＤＦＦ３のクロック入力端子には、ＤフリップフロップＤＦＦ２の出力信号Ｑ２の反転信号が入力される。そのため、ＤフリップフロップＤＦＦ３の出力信号Ｑ３は、ＤフリップフロップＤＦＦ２の出力信号Ｑ２の立ち下がりエッジにおいて、出力レベルが切り換わる。
【００４４】
図６の６段目には、ＡＮＤゲートＡＮＤ１１に入力されるＤフリップフロップＤＦＦ４の出力信号Ｑ４が示されている。ＤフリップフロップＤＦＦ４の出力信号Ｑ４は、ＤフリップフロップＤＦＦ３の出力信号Ｑ３を２分周した信号である。すなわち、ＤフリップフロップＤＦＦ４の出力信号Ｑ４は、クロック信号ｃｌｋ１を１６分周した信号である。図５に示すように、ＤフリップフロップＤＦＦ４のクロック入力端子には、ＤフリップフロップＤＦＦ３の出力信号Ｑ３の反転信号が入力される。そのため、ＤフリップフロップＤＦＦ４の出力信号Ｑ４は、ＤフリップフロップＤＦＦ３の出力信号Ｑ３の立ち下がりエッジにおいて、出力レベルが切り換わる。
【００４５】
図６の７段目（下から２段目）には、ＡＮＤゲートＡＮＤ１１から出力されるパルス信号ｐｌｓが示されている。上述の通り、ＡＮＤゲートＡＮＤ１１には、図６の２〜６段目に示した反転クロック信号ｃｌｋｂ１、ＤフリップフロップＤＦＦ１〜ＤＦＦ４の出力信号Ｑ１〜Ｑ４が入力される。そのため、これら５つの入力信号が全てＨレベルとなる区間のみパルス信号ｐｌｓはＨレベルとなる。ここで、パルス信号ｐｌｓのパルス幅（Ｈレベルとなる区間の幅）ｔｗは、クロック信号ｃｌｋ１の周期の半分である。また、パルス信号ｐｌｓは、クロック信号ｃｌｋ１の１６周期に１回だけＨレベルとなる。従って、パルス信号ｐｌｓのデューティー比は１／３２となる。なお、ＡＮＤゲートＡＮＤ１１にクロック信号ｃｌｋ１でなく反転クロック信号ｃｌｋｂ１を入力しているため、図６において破線で示したように、ＤフリップフロップＤＦＦ１〜ＤＦＦ４の出力信号Ｑ１〜Ｑ４に遅延が生じても、パルス信号ｐｌｓ、ｐｌｓｂに誤パルスが発生することがない。
図６の最下段には、パルス信号ｐｌｓの反転信号であるパルス信号ｐｌｓｂが示されている。
【００４６】
次に、図７を参照して、パルス信号ｐｌｓ、ｐｌｓｂを生成するパルス生成回路について説明する。図７は、パルス生成回路の構成の他の例を示す回路図である。図７に示すように、パルス生成回路ＰＧＣ２は、インバータＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３、ＩＮＶ２４、ＡＮＤゲートＡＮＤ２１、抵抗Ｒ２１、キャパシタＣ２１を備えている。
【００４７】
図７に示すように、パルス信号生成用のクロック信号ｃｌｋ１が、インバータＩＮＶ２１及びＡＮＤゲートＡＮＤ２１に入力される。
インバータＩＮＶ２１は、クロック信号ｃｌｋ１の反転信号である反転クロック信号ｃｌｋｂ１を出力する。インバータＩＮＶ２１の出力は、抵抗Ｒ２１の一端に接続されている。抵抗Ｒ２１の他端は、キャパシタＣ２１の一端に接続されるとともに、インバータＩＮＶ２２の入力に接続されている。キャパシタＣ２１の他端は、接地されている。
【００４８】
インバータＩＮＶ２２には信号ｓ１が入力される。インバータＩＮＶ２２は、信号ｓ２を出力する。この信号ｓ２は、インバータＩＮＶ２３に入力される。インバータＩＮＶ２３は、信号ｓ２の反転信号である信号ｓ３を出力する。この信号ｓ３がＡＮＤゲートＡＮＤ２１に入力される。
ＡＮＤゲートＡＮＤ２１には、クロック信号ｃｌｋ１と信号ｓ３とが入力される。ＡＮＤゲートＡＮＤ１１は、パルス信号ｐｌｓを出力する。このパルス信号ｐｌｓは、インバータＩＮＶ２４に入力される。
インバータＩＮＶ２４は、パルス信号ｐｌｓの反転信号であるパルス信号ｐｌｓｂを出力する。
【００４９】
次に、図８を参照して、パルス生成回路ＰＧＣ２の動作について説明する。図８は、パルス生成回路ＰＧＣ２の動作を説明するためのタイミングチャートである。
図８の最上段には、インバータＩＮＶ２１及びＡＮＤゲートＡＮＤ２１に入力されるクロック信号ｃｌｋ１が示されている。
図８の２段目には、インバータＩＮＶ２１から出力される反転クロック信号ｃｌｋｂ１が示されている。
図８の３段目には、インバータＩＮＶ２２に入力される信号ｓ１が示されている。信号ｓ１は、反転クロック信号ｃｌｋｂ１から生成される。信号ｓ１は、抵抗Ｒ２１及びキャパシタＣ２１により、反転クロック信号ｃｌｋｂ１のエッジの傾きが緩やかになった信号である。
【００５０】
図８の４段目には、インバータＩＮＶ２２から出力される信号ｓ２が示されている。信号ｓ２は、インバータＩＮＶ２２に入力される信号ｓ１がＨレベル（電源電圧ＶＤＤ）から降下し始め、インバータＩＮＶ２２の閾値電圧であるＶＤＤ／２に到達したタイミングで、ＬレベルからＨレベルへ切り換わる。また、信号ｓ２は、インバータＩＮＶ２２に入力される信号ｓ１がＬレベル（接地電圧）から上昇し始め、インバータＩＮＶ２２の閾値電圧であるＶＤＤ／２に到達したタイミングで、ＨレベルからＬレベルへ切り換わる。すなわち、信号ｓ２は、最上段に示したクロック信号ｃｌｋ１がＲＣ時定数に応じて遅延された信号となる。
【００５１】
図８の５段目には、インバータＩＮＶ２３から出力される信号ｓ３が示されている。信号ｓ３は、信号ｓ２の反転信号である。
図８の６段目（下から２段目）には、ＡＮＤゲートＡＮＤ２１から出力されるパルス信号ｐｌｓが示されている。上述の通り、ＡＮＤゲートＡＮＤ２１には、図８の１段目に示したクロック信号ｃｌｋ１及び５段目に示した信号ｓ３が入力される。そのため、両入力信号がＨレベルとなる区間のみパルス信号ｐｌｓはＨレベルとなる。ここで、抵抗Ｒ２１の抵抗値をＲ、キャパシタＣ２１の容量値をＣ、インバータＩＮＶ２２の入力の閾値をＶＤＤ／２とすると、パルス信号ｐｌｓのパルス幅ｔｗは、次式で表すことができる。
ｔｗ＝Ｒ×Ｃ×ｌｎ（２）＝０．６９×Ｒ×Ｃ
従って、抵抗値Ｒ及び容量値Ｃを適宜設定することにより、所望のパルス幅ｔｗとすることができる。
図８の最下段には、パルス信号ｐｌｓの反転信号であるパルス信号ｐｌｓｂが示されている。
【００５２】
（実施の形態２）
次に、図９を参照して、実施の形態２に係るソフトスタート回路について説明する。図９は、実施の形態２に係るソフトスタート回路の構成を示す回路図である。実施の形態２に係るソフトスタート回路ＳＳＣ２は、電流源ＣＳ、ＰＭＯＳトランジスタＰＭ１、ＰＭ２、キャパシタＣ１１、Ｃ１２、抵抗Ｒ１を備えている。すなわち、実施の形態１に係るソフトスタート回路ＳＳＣ１が備えていたキャパシタＣ１に代えて、キャパシタＣ１１、Ｃ１２、及び抵抗Ｒ１から構成されるローパスフィルタを備えている。
【００５３】
図９に示すように、電流源ＣＳの第１端は電源（電圧ＶＤＤ）に接続されている。電流源ＣＳの第２端は、ＰＭＯＳトランジスタＰＭ１、ＰＭ２のソースに共通に接続されている。
ＰＭＯＳトランジスタＰＭ１のドレインは、キャパシタＣ１１の第１端に接続されている。ＰＭＯＳトランジスタＰＭ１のゲートには、パルス信号ｐｌｓｂが入力されている。
ＰＭＯＳトランジスタＰＭ２のドレインは接地されている。ＰＭＯＳトランジスタＰＭ２のゲートには、パルス信号ｐｌｓが入力されている。
パルス信号ｐｌｓとパルス信号ｐｌｓｂとは、互いに反転信号である。
ここで、ＰＭＯＳトランジスタＰＭ１とＰＭＯＳトランジスタＰＭ２とは差動対を構成している。
キャパシタＣ１１（例えば第１のキャパシタ）の第２端は、接地されている。
抵抗Ｒ１の第１端は、キャパシタＣ１１の第１端に接続されている。抵抗Ｒ１の第２端は、キャパシタＣ１２の第１端に接続されている。
キャパシタＣ１２（例えば第２のキャパシタ）の第２端は、接地されている。
【００５４】
キャパシタＣ１２の第１端から、キャパシタＣ１１及びキャパシタＣ１２に充電された電荷に応じたソフトスタート電圧Ｖｓが出力される。
パルス信号ｐｌｓｂがＬ（Ｌｏｗ）レベルになり、スイッチであるＰＭＯＳトランジスタＰＭ１がオンとなる毎に、電流源ＣＳから供給される電流ＩｓによりキャパシタＣ１１、Ｃ１２が充電される。すなわち、キャパシタＣ１１、Ｃ１２が間欠的に充電されるとともに、ソフトスタート電圧Ｖｓが徐々に上昇する。
【００５５】
次に、図１０を参照して、ソフトスタート電圧Ｖｓの変化について説明する。図１０は、ソフトスタート電圧Ｖｓの変化を示すタイミングチャートである。図１０では、実施の形態２に係るソフトスタート回路ＳＳＣ２の動作が実線で示されているとともに、実施の形態１に係るソフトスタート回路ＳＳＣ１の動作が一点鎖線で示されている。
【００５６】
実施の形態１に係るソフトスタート回路ＳＳＣ１と同様に、実施の形態２に係るソフトスタート回路ＳＳＣ２においても、１回の充電により、電荷Ｑ＝Ｉ１×ｔｗがキャパシタＣ１１、Ｃ１２に充電される。そのため、１回充電する毎に電圧変化量ΔＶだけ増加する。なお、容量値については、Ｃ１＝Ｃ１１＋Ｃ１２が成り立つものとする。
【００５７】
一方、図１０に示すように、実施の形態２に係るソフトスタート回路ＳＳＣ２では、１回の充電による電圧の変化の仕方が、実施の形態１に係るソフトスタート回路ＳＳＣ１に比べて緩やかである。具体的には、実施の形態１に係るソフトスタート回路ＳＳＣ１では、パルス信号ｐｌｓｂがＬとなる時刻ｔ１〜ｔ２において、ソフトスタート電圧Ｖｓが０からΔＶまで直線的に上昇する。これに対し、実施の形態２に係るソフトスタート回路ＳＳＣ２では、キャパシタＣ１１、Ｃ１２への充電により長い時間を要するため、ソフトスタート電圧Ｖｓもより長い時間を掛けて緩やかに上昇する。このように、キャパシタに代えてフィルタ回路からソフトスタート電圧Ｖｓを生成することにより、ソフトスタート電圧Ｖｓの上昇をより緩やかにし、突入電流をより効果的に抑制することができる。
【００５８】
ここで、図１１は、実施の形態２の変形例に係るソフトスタート回路の構成を示す回路図である。図１１に示す実施の形態２の変形例に係るソフトスタート回路では、図９に示すソフトスタート回路にキャパシタＣ１３、抵抗Ｒ２が追加されている。
抵抗Ｒ２の第１端は、キャパシタＣ１２の第１端に接続されている。抵抗Ｒ２の第２端は、キャパシタＣ１３の第１端に接続されている。
キャパシタＣ１３の第２端は、接地されている。
【００５９】
キャパシタＣ１３の第１端から、キャパシタＣ１１〜Ｃ１３に充電された電荷に応じたソフトスタート電圧Ｖｓが出力される。
パルス信号ｐｌｓｂがＬ（Ｌｏｗ）レベルになり、スイッチであるＰＭＯＳトランジスタＰＭ１がオンとなる毎に、電流源ＣＳから供給される電流ＩｓによりキャパシタＣ１１〜Ｃ１３が充電される。すなわち、キャパシタＣ１１〜Ｃ１３が間欠的に充電されるとともに、ソフトスタート電圧Ｖｓが徐々に上昇する。
このような構成により、ソフトスタート電圧Ｖｓの上昇をさらに緩やかにし、突入電流をより効果的に抑制することができる。
フィルタ回路を構成するキャパシタ及び抵抗の数に特に制限はないため、必要に応じてさらに増やすことができる。
【００６０】
（実施の形態３）
次に、図１２を参照して、実施の形態３に係るソフトスタート回路を適用した半導体装置について説明する。図１２は、実施の形態３に係るソフトスタート回路を適用した半導体装置の構成の一例を示す回路図である。図１２に示すように、この半導体装置は、実施の形態３に係るソフトスタート回路ＳＳＣ３、インバータＩＮＶ１、ロードロップアウトレギュレータＬＤＯ、分圧抵抗Ｒｄ１、Ｒｄ２、出力キャパシタＣ２を備えた電源装置である。
【００６１】
ここで、実施の形態３に係るソフトスタート回路ＳＳＣ３は、実施の形態１に係るソフトスタート回路ＳＳＣ１に加えて、スイッチＳＷを備えている。すなわち、実施の形態３に係るソフトスタート回路ＳＳＣ３におけるスイッチＳＷ以外の構成は、実施の形態１に係るソフトスタート回路ＳＳＣ１と同様であるため、詳細な説明は省略する。
【００６２】
スイッチＳＷは、キャパシタＣ１と並列に接続されている。スイッチＳＷをオンにすることにより、キャパシタＣ１に充電された電荷を初期化することができる。スイッチＳＷは、ＮＭＯＳトランジスタから構成されている。具体的には、スイッチＳＷを構成するＮＭＯＳトランジスタのドレインがキャパシタＣ１の第１端に接続されている。このＮＭＯＳトランジスタのソースがキャパシタＣ１の第２端に接続されている。このＮＭＯＳトランジスタのゲートには、ソフトスタート動作のイネーブル信号ｅｎの反転信号である反転イネーブル信号ｅｎｂが入力される。
【００６３】
イネーブル信号ｅｎがＬレベルからＨレベルへ切り換わると、ソフトスタート動作が開始される。すなわち、ソフトスタート動作が開始される前には、反転イネーブル信号ｅｎｂはＨレベルであり、ＮＭＯＳトランジスタからなるスイッチＳＷはオンとなっている。スイッチＳＷがオンの場合、キャパシタＣ１の両端子が短絡され、キャパシタＣ１は完全に放電した状態となる。つまり、ソフトスタート回路ＳＳＣ３が出力するソフトスタート電圧Ｖｓは０Ｖとなる。一方、イネーブル信号ｅｎがＬレベルからＨレベルへ切り換わると、反転イネーブル信号ｅｎｂはＬレベルとなり、スイッチＳＷはオフとなる。そのため、キャパシタＣ１への充電が開始され、ソフトスタート電圧Ｖｓが上昇していく。
【００６４】
インバータＩＮＶ１には、イネーブル信号ｅｎが入力される。インバータＩＮＶ１は、イネーブル信号ｅｎの反転信号である反転イネーブル信号ｅｎｂを出力する。この反転イネーブル信号ｅｎｂがソフトスタート回路ＳＳＣ３のスイッチＳＷに入力される。また、イネーブル信号ｅｎは、ロードロップアウトレギュレータＬＤＯにも入力される。イネーブル信号ｅｎがＬレベルからＨレベルへ切り換わると、ソフトスタート回路ＳＳＣ３がソフトスタート動作を開始するとともに、ロードロップアウトレギュレータＬＤＯもレギュレーション動作を開始する。
【００６５】
ロードロップアウトレギュレータＬＤＯは、第１正転入力端子、第２正転入力端子、反転入力端子を備えている。第１正転入力端子には、ソフトスタート回路ＳＳＣ３が出力するソフトスタート電圧Ｖｓが入力される。第２正転入力端子には、基準電圧Ｖｒｅｆが入力される。反転入力端子には、ロードロップアウトレギュレータＬＤＯの出力からフィードバックされるフィードバック電圧Ｖｆｂが入力される。このフィードバック電圧Ｖｆｂは、ロードロップアウトレギュレータＬＤＯの出力電圧Ｖｏｕｔを分圧抵抗Ｒｄ１、Ｒｄ２によって分圧することにより生成されている。
【００６６】
図１２に示すように、分圧抵抗Ｒｄ１の第１端はロードロップアウトレギュレータＬＤＯの出力に接続されている。分圧抵抗Ｒｄ１の第２端は、分圧抵抗Ｒｄ２の第１端に接続されている。分圧抵抗Ｒｄ２の第２端は、接地されている。すなわち、分圧抵抗Ｒｄ１、Ｒｄ２は、ロードロップアウトレギュレータＬＤＯの出力とグランドとの間において、直列に接続されている。フィードバック電圧Ｖｆｂは、分圧抵抗Ｒｄ１と分圧抵抗Ｒｄ２との接続ノードにおける電圧である。フィードバック電圧Ｖｆｂは、次式で表すことができる。
Ｖｆｂ＝Ｖｏｕｔ×Ｒｄ２／（Ｒｄ１＋Ｒｄ２）
出力キャパシタＣ２は、ロードロップアウトレギュレータＬＤＯの出力とグランドとの間に設けられている。
【００６７】
ロードロップアウトレギュレータＬＤＯでは、第１正転入力端子に入力されたソフトスタート電圧Ｖｓと第２正転入力端子に入力された基準電圧Ｖｒｅｆとのうち、低い方の電圧が、正転入力電圧として選択される。そして、ロードロップアウトレギュレータＬＤＯは、この正転入力電圧と反転入力電圧（フィードバック電圧Ｖｆｂ）とが等しくなるように制御する。
【００６８】
従って、ソフトスタート電圧Ｖｓが基準電圧Ｖｒｅｆより低い間は、ロードロップアウトレギュレータＬＤＯの出力電圧Ｖｏｕｔは、次式で表すことができる。
Ｖｏｕｔ＝Ｖｓ×（Ｒｄ１＋Ｒｄ２）／Ｒｄ２
一方、ソフトスタート電圧Ｖｓが基準電圧Ｖｒｅｆよりも高くなると、ロードロップアウトレギュレータＬＤＯの出力電圧Ｖｏｕｔは、次式で表すことができる。
Ｖｏｕｔ＝Ｖｒｅｆ×（Ｒｄ１＋Ｒｄ２）／Ｒｄ２
【００６９】
実施の形態１において説明したように、実施の形態３に係るソフトスタート回路ＳＳＣ３においても、ソフトスタート時間を目標値に近付け、ばらつきも抑制することができる。そのため、ロードロップアウトレギュレータＬＤＯの立ち上がりを緩やかにし、突入電流を抑制することができる。
【００７０】
次に、図１３を参照して、実施の形態３に係るソフトスタート回路を適用した他の半導体装置について説明する。図１３は、実施の形態３に係るソフトスタート回路を適用した半導体装置の構成の他の例を示す回路図である。図１３に示すように、この半導体装置は、実施の形態３に係るソフトスタート回路ＳＳＣ３、インバータＩＮＶ１、スイッチングレギュレータＳＲ、分圧抵抗Ｒｄ１、Ｒｄ２、出力キャパシタＣ２を備えた電源装置である。すなわち、図１３に示す半導体装置は、図１２に示す半導体装置におけるロードロップアウトレギュレータＬＤＯをスイッチングレギュレータＳＲに置き換えた構成を有している。すなわち、図１３に示す半導体装置におけるスイッチングレギュレータＳＲ以外の構成は、図１２に示す半導体装置と同様であるため、詳細な説明は省略する。
【００７１】
ここで、スイッチングレギュレータＳＲは、誤差アンプＡＭＰ１、ＰＷＭコンパレータＣＭＰ、ＳＲフリップフロップＳＲＦ、インバータＩＮＶ２、出力ＰＭＯＳトランジスタＰＭ１１、出力ＮＭＯＳトランジスタＮＭ１１、出力インダクタＬ、電流検出抵抗Ｒｓｅｎ、電流検出アンプＡＭＰ２を備えている。スイッチングレギュレータＳＲは、電流帰還型の降圧コンバータを構成している。
【００７２】
誤差アンプＡＭＰ１は、第１正転入力端子、第２正転入力端子、反転入力端子を備えている。第１正転入力端子には、ソフトスタート回路ＳＳＣ３が出力するソフトスタート電圧Ｖｓが入力される。第２正転入力端子には、基準電圧Ｖｒｅｆが入力される。反転入力端子には、スイッチングレギュレータＳＲの出力からフィードバックされるフィードバック電圧Ｖｆｂが入力される。上述の通り、このフィードバック電圧Ｖｆｂは、スイッチングレギュレータＳＲの出力電圧Ｖｏｕｔを分圧抵抗Ｒｄ１、Ｒｄ２によって分圧することにより生成されている。フィードバック電圧Ｖｆｂは、次式で表すことができる。
Ｖｆｂ＝Ｖｏｕｔ×Ｒｄ２／（Ｒｄ１＋Ｒｄ２）
【００７３】
誤差アンプＡＭＰ１では、第１正転入力端子に入力されたソフトスタート電圧Ｖｓと第２正転入力端子に入力された基準電圧Ｖｒｅｆとのうち、低い方の電圧が、正転入力電圧として選択される。そして、スイッチングレギュレータＳＲにおいて、誤差アンプＡＭＰ１の正転入力電圧と反転入力電圧（フィードバック電圧Ｖｆｂ）とが等しくなるようにＰＷＭ制御される。
【００７４】
従って、ソフトスタート電圧Ｖｓが基準電圧Ｖｒｅｆより低い間は、スイッチングレギュレータＳＲの出力電圧Ｖｏｕｔは、次式で表すことができる。
Ｖｏｕｔ＝Ｖｓ×（Ｒｄ１＋Ｒｄ２）／Ｒｄ２
一方、ソフトスタート電圧Ｖｓが基準電圧Ｖｒｅｆよりも高くなると、スイッチングレギュレータＳＲの出力電圧Ｖｏｕｔは、次式で表すことができる。
Ｖｏｕｔ＝Ｖｒｅｆ×（Ｒｄ１＋Ｒｄ２）／Ｒｄ２
【００７５】
ＰＷＭコンパレータＣＭＰは、出力ＰＭＯＳトランジスタＰＭ１１及び出力ＮＭＯＳトランジスタＮＭ１１のオン、オフを制御するＰＷＭ信号ｐｗｍを生成するためのコンパレータである。ＰＷＭコンパレータＣＭＰの反転入力端子には、誤差アンプＡＭＰ１から出力される誤差電圧Ｖｅｒｒが入力される。ＰＷＭコンパレータＣＭＰの正転入力端子には、電流検出アンプＡＭＰ２から出力される検出電圧Ｖｓｅｎが入力される。ＰＷＭコンパレータＣＭＰは、検出電圧Ｖｓｅｎと誤差電圧Ｖｅｒｒとを比較する。具体的には、検出電圧Ｖｓｅｎが誤差電圧Ｖｅｒｒよりも大きい場合、ＰＷＭコンパレータＣＭＰはＨレベルを出力し、検出電圧Ｖｓｅｎが誤差電圧Ｖｅｒｒよりも小さい場合、ＰＷＭコンパレータＣＭＰはＬレベルを出力する。
【００７６】
ＳＲフリップフロップＳＲＦは、上述のＰＷＭ信号ｐｗｍを生成するためのラッチ回路である。ＳＲフリップフロップＳＲＦのセット入力端子Ｓには、ＰＷＭ信号生成用のクロック信号ｃｌｋ２が入力される。ＳＲフリップフロップＳＲＦのリセット入力端子Ｒには、ＰＷＭコンパレータＣＭＰの出力信号が入力される。
ＳＲフリップフロップＳＲＦの出力端子Ｑは、インバータＩＮＶ２に接続されている。ＳＲフリップフロップＳＲＦからの出力信号がインバータＩＮＶ２により反転され、ＰＷＭ信号ｐｗｍとして出力ＰＭＯＳトランジスタＰＭ１１及び出力ＮＭＯＳトランジスタＮＭ１１のゲートに入力される。
【００７７】
出力ＰＭＯＳトランジスタＰＭ１１及び出力ＮＭＯＳトランジスタＮＭ１１は、スイッチングレギュレータＳＲにおけるスイッチング素子である。ＰＷＭ信号ｐｗｍにより、出力ＰＭＯＳトランジスタＰＭ１１及び出力ＮＭＯＳトランジスタＮＭ１１のオン、オフが制御される。出力ＮＭＯＳトランジスタＮＭ１１のソースは接地され、ドレインは出力ＰＭＯＳトランジスタＰＭ１１のドレインに接続されている。出力ＰＭＯＳトランジスタＰＭ１１のソースは電流検出抵抗Ｒｓｅｎの第１端に接続されている。
【００７８】
出力インダクタＬの第１端は、出力ＮＭＯＳトランジスタＮＭ１１のドレインと出力ＰＭＯＳトランジスタＰＭ１１との接続ノードに接続されている。出力インダクタＬの第２端は、スイッチングレギュレータＳＲの出力である。すなわち、出力インダクタＬの第２端から出力電圧Ｖｏｕｔを出力する。なお、出力キャパシタＣ２が、出力インダクタＬの第２端とグランドとの間に設けられている。
【００７９】
電流検出抵抗Ｒｓｅｎの第２端は電源（電源電圧ＶＤＤ）に接続されている。つまり、電流検出抵抗Ｒｓｅｎは、出力ＰＭＯＳトランジスタＰＭ１１のソースと電源（電源電圧ＶＤＤ）との間に設けられており、出力ＰＭＯＳトランジスタＰＭ１１のソース電流を検出する。
【００８０】
電流検出アンプＡＭＰ２の反転入力端子には、電流検出抵抗Ｒｓｅｎの第１端が接続されている。一方、電流検出アンプＡＭＰ２の正転入力端子には、電流検出抵抗Ｒｓｅｎの第２端が接続されている。電流検出アンプＡＭＰ２は、電流検出抵抗Ｒｓｅｎの両端間の電圧を増幅し、検出電圧Ｖｓｅｎを出力する。つまり、電流検出アンプＡＭＰ２は、電流検出抵抗Ｒｓｅｎにより検出したソース電流を電圧に変換する。
【００８１】
次に、ＰＷＭ制御について説明する。
ＰＷＭ信号生成用のクロック信号ｃｌｋ２により、ＳＲフリップフロップＳＲＦがセットされる。すなわち、クロック信号ｃｌｋ２がＨレベルへ切り換わるタイミングで、ＳＲフリップフロップＳＲＦの出力信号もＨレベルへ切り換わる。同時に、ＰＷＭ信号ｐｗｍはＬレベルへ切り換わり、出力ＰＭＯＳトランジスタＰＭ１１がオンとなる（出力ＮＭＯＳトランジスタＮＭ１１はオフとなる）。これに伴い、出力ＰＭＯＳトランジスタＰＭ１１のソース電流が流れ、電流検出アンプＡＭＰ２から出力される検出電圧Ｖｓｅｎが大きくなる。
【００８２】
この検出電圧Ｖｓｅｎが、誤差アンプＡＭＰ１から出力される誤差電圧Ｖｅｒｒよりも大きくなると、ＰＷＭコンパレータＣＭＰの出力信号がＨレベルとなり、ＳＲフリップフロップＳＲＦがリセットされる。すなわち、ＰＷＭコンパレータＣＭＰの出力信号がＨレベルへ切り換わるタイミングで、ＳＲフリップフロップＳＲＦの出力信号がＬレベルへ切り換わる。同時に、ＰＷＭ信号ｐｗｍはＨレベルへ切り換わり、出力ＰＭＯＳトランジスタＰＭ１１がオフとなる（出力ＮＭＯＳトランジスタＮＭ１１がオンとなる）。クロック信号ｃｌｋ２の周期毎にこの動作が繰り返される。
【００８３】
実施の形態１において説明したように、実施の形態３に係るソフトスタート回路ＳＳＣ３においても、ソフトスタート時間を目標値に近付け、ばらつきも抑制することができる。そのため、ロードロップアウトレギュレータＬＤＯあるいはスイッチングレギュレータＳＲの立ち上がりを緩やかにし、突入電流を抑制することができる。
【００８４】
なお、実施の形態３に係るソフトスタート回路ＳＳＣ３は、実施の形態１に係るソフトスタート回路ＳＳＣ１にスイッチＳＷを追加したものである。しかしながら、実施の形態２に係るソフトスタート回路ＳＳＣ２に対して同様にスイッチＳＷを追加したものを用いてもよい。
【００８５】
（実施の形態４）
次に、図１４を参照して、実施の形態４に係るソフトスタート回路について説明する。図１４は、実施の形態４に係るソフトスタート回路の構成を示す回路図である。図１４に示すように、実施の形態４に係るソフトスタート回路ＳＳＣ４は、図１に示す実施の形態１に係るソフトスタート回路ＳＳＣ１の極性を反転させた構成を有している。実施の形態４に係るソフトスタート回路ＳＳＣ４は、ソフトスタート電圧Ｖｓをグランドレベルから徐々に上昇させるソフトスタート回路ではなく、電源電圧ＶＤＤから徐々に降下させるソフトスタート回路である。実施の形態４に係るソフトスタート回路ＳＳＣ４は、電流源ＣＳ、ＮＭＯＳトランジスタＮＭ１、ＮＭ２、キャパシタＣ１を備えている。
【００８６】
図１４に示すように、電流源ＣＳの第１端は接地されている。電流源ＣＳの第２端は、ＮＭＯＳトランジスタＮＭ１、ＮＭ２のソースに共通に接続されている。
ＮＭＯＳトランジスタＮＭ１のドレインは、キャパシタＣ１の第１端に接続されている。ＮＭＯＳトランジスタＮＭ１のゲートには、パルス信号ｐｌｓが入力されている。
ＮＭＯＳトランジスタＮＭ２のドレインは接地されている。ＮＭＯＳトランジスタＮＭ２のゲートには、パルス信号ｐｌｓｂが入力されている。
ここで、ＮＭＯＳトランジスタＮＭ１とＮＭＯＳトランジスタＮＭ２とは差動対を構成している。
キャパシタＣ１の第２端は、電源（電源電圧ＶＤＤ）に接続されている。
【００８７】
キャパシタＣ１の第１端から、キャパシタＣ１に充電された電荷に応じたソフトスタート電圧Ｖｓが出力される。
パルス信号ｐｌｓがＨレベルになり、スイッチであるＮＭＯＳトランジスタＮＭ１がオンとなる毎に、電流源ＣＳによって引き抜かれる電流ＩｓによりキャパシタＣ１が放電される。すなわち、キャパシタＣ１が間欠的に放電されるとともに、ソフトスタート電圧Ｖｓが電源電圧ＶＤＤから徐々に降下する。
【００８８】
ここで、実施の形態４に係るソフトスタート回路ＳＳＣ４では、スイッチであるＮＭＯＳトランジスタＮＭ１とＮＭＯＳトランジスタＮＭ２とが差動対を構成している。そのため、ＮＭＯＳトランジスタＮＭ１のソース電圧が、ＮＭＯＳトランジスタＮＭ１のオン、オフによらず、所定の電圧で略一定となる。
その結果、ＮＭＯＳトランジスタＮＭ１のソース側寄生容量による充放電が抑制され、ソフトスタート時間を目標値に近付け、ばらつきも抑制することができる。
【００８９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、以上に説明した実施の形態では、トランジスタとしてＭＯＳトランジスタを用いたが、バイポーラトランジスタを用いてもよい。
【符号の説明】
【００９０】
ＡＭＰ１  誤差アンプ
ＡＭＰ２  電流検出アンプ
ＡＮＤ１１、ＡＮＤ２１  ＡＮＤゲート
Ｃ１、Ｃ１１〜Ｃ１３、Ｃ２１  キャパシタ
Ｃ２  出力キャパシタ
ＣＭＰ  ＰＷＭコンパレータ
ＣＳ            電流源
ＤＦＦ１〜ＤＦＦ４  Ｄフリップフロップ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１〜ＩＮＶ２４  インバータ
Ｌ  出力インダクタ
ＬＤＯ  ロードロップアウトレギュレータ
ＮＭ１、ＮＭ２  ＮＭＯＳトランジスタ
ＮＭ１１  出力ＮＭＯＳトランジスタ
ＰＧＣ１、ＰＧＣ２  パルス生成回路
ＰＭ１、ＰＭ２  ＰＭＯＳトランジスタ
ＰＭ１１  出力ＰＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ２１  抵抗
Ｒｄ１、Ｒｄ２  分圧抵抗
Ｒｓｅｎ  電流検出抵抗
ＳＲ  スイッチングレギュレータ
ＳＲＦ  ＳＲフリップフロップ
ＳＳＣ１〜ＳＳＣ４  ソフトスタート回路
ＳＷ  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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