(57)【要約】【課題】複数の半導体素子を備えた半導体装置において、半導体素子からの発熱の放熱性を向上させ、それぞれの半導体素子の温度上昇を抑制すること。【解決手段】第１半導体素子２０は、平板基体２１の上面に、ソース電極２０Ｓ、ゲート電極２０Ｇ、及びドレイン電極２０Ｄを備える。第２半導体素子３０は、平板基体３１の一面にゲート電極３０Ｇ及びソース電極３０Ｓ、他面にドレイン電極３０Ｄを備える。第１半導体素子２０を下部放熱プレート１１のダイパッド上に伝熱性接合剤１２により固着させる。ソース電極２０Ｓ上に導電性接合剤１３により第２半導体素子３０を固着させる。ソース電極３０Ｓとゲート電極２０ＧとをボンディングワイヤＷにより電気的に接続する。下部放熱プレート１１と対を成すように、凸部１５ａを備えた上部放熱プレート１５を設け、凸部１５ａの先端を第２半導体素子３０のソース電極３０Ｓと接合させる。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数の半導体素子が単一のパッケージに搭載された半導体装置であって、
リードフレームが、上部放熱プレートと下部放熱プレートとを有して構成され、
前記上部放熱プレートが、少なくとも前記複数の半導体素子のうちの少なくとも１つの半導体素子における電極と接合する部位を有する
ことを特徴とする半導体装置。
【請求項２】
前記複数の半導体素子のうちの少なくとも１つの半導体素子の少なくとも一部の部分が、前記少なくとも１つの半導体素子以外の半導体素子の上面の部分に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記上部放熱プレートが、前記リードフレームの外部の電極端子となる部分を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記上部放熱プレートが、前記複数の半導体素子のうちの少なくとも２つの半導体素子におけるそれぞれの半導体素子の電極間を電気的に接続していることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記上部放熱プレートが、前記複数の半導体素子のうちの少なくとも１つの半導体素子の上方において開放された領域を有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
複数の電極を有する第１半導体素子と、複数の電極を有する第２半導体素子とがカスコード接続されているとともに、単一のパッケージに搭載されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記上部放熱プレートが、少なくとも前記第２半導体素子における複数の電極のうちの１つの電極に接合する部分を有することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記上部放熱プレートが接合する前記第２半導体素子の電極が、ドレイン電極又はソース電極であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２半導体素子の少なくとも一部が前記第１半導体素子の上面の部分に配置されていることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記上部放熱プレートが、前記第１半導体素子における前記複数の電極のうちの１つの電極に接合する部分を有するとともに、前記第１半導体素子における前記複数の電極のうちの少なくとも１つの電極と前記第２半導体素子における前記複数の電極のうちの少なくとも１つの電極とを電気的に接続する配線の少なくとも一部を構成することを特徴とする請求項６〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記上部放熱プレートが、前記第２半導体素子のドレイン電極と前記第１半導体素子のソース電極とを電気的に接続することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記上部放熱プレートが、前記第２半導体素子のソース電極と前記第１半導体素子のゲート電極とを電気的に接続することを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第１半導体素子のゲート電極と前記上部放熱プレートとの間に、保護素子が設けられていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記保護素子が、一方向にのみ導通するように接続された少なくとも１つのダイオードから構成されることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記保護素子が、複数のダイオードを導通方向が互いに逆向きになるように並列に接続した構成を有することを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記上部放熱プレートは、前記第１半導体素子及び前記第２半導体素子の少なくともいずれか一方の上方の領域が開放されていることを特徴とする請求項６〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記第１半導体素子がＨＥＭＴであり、前記第２半導体素子がＭＩＳトランジスタであることを特徴とする請求項６〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
複数の半導体素子を、上部放熱プレートを有するリードフレームに単一のパッケージとして搭載した半導体装置の製造方法であって、
前記上部放熱プレートの一部を、少なくとも前記複数の半導体素子のうちの少なくとも１つの半導体素子における電極の１つに接合させるステップ
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
前記複数の半導体素子のうちの少なくとも１つの半導体素子を前記上部放熱プレートに接合させるステップと、前記複数の半導体素子のうちの少なくとも１つの半導体素子を前記下部放熱プレートに接合させるステップと、前記上部放熱プレートと前記下部放熱プレートとを、互いに前記半導体素子が設けられた側で貼り合わせるステップと、を含むことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
第１半導体素子と第２半導体素子とを上部放熱プレートを有するリードフレームにカスコード接続させつつ単一のパッケージとして搭載した半導体装置の製造方法であって、
前記上部放熱プレートの一部を、前記第２半導体素子における電極に接合させるステップ
を含むことを特徴とする半導体装置の製造方法。
【請求項２１】
前記第１半導体素子を下部放熱プレートに接合させるステップと、前記第２半導体素子を前記上部放熱プレートに接合させるステップと、前記上部放熱プレートと前記下部放熱プレートとを互いに、半導体素子が設けられた側を向かい合わせて貼り合わせるステップと、を含むことを特徴とする請求項２０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一パッケージに複数の半導体素子を搭載した、主にパワー半導体装置として用いる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワー半導体装置の分野において、半導体装置群が占めるサイズの小型化、信頼性の向上、配線による寄生インダクタンスの低減、及び高機能化が進められている。これに伴って、複数の半導体チップを同一パッケージに搭載するマルチチップ技術を適用した半導体装置が製造されている。そして、集積化を進めた形態として、チップオンチップ技術、すなわち、１つの半導体チップの上に別の半導体チップを積み重ねるように実装する技術が用いられる場合もある。
【０００３】
また、近年、パワー半導体装置の分野において、窒化ガリウム（ＧａＮ）系半導体や炭化ケイ素（ＳｉＣ）系半導体といった、いわゆるワイドバンドギャップ半導体を用いた製品の研究開発がされ、すでに実用化も始まっている。このワイドバンドギャップ半導体が従来のシリコン（Ｓｉ）に比して優れている点として、高耐圧な半導体装置を、低いオン抵抗で製造できること、及び高温動作が可能なことが挙げられる。
【０００４】
ＧａＮ系半導体を用いた半導体装置としては、電界効果トランジスタの一種である高電子移動度トランジスタ（ＨＥＭＴ）が知られている（特許文献１）。ＨＥＭＴは、ｐ型導電性基板上に、単層又は多層の窒化アルミニウムガリウム（ＡｌxＧａ1-xＮ、０＜ｘ≦１）からなる高抵抗のバッファ層、アンドープの窒化ガリウム（ＧａＮ）からなるキャリア走行層、及びｎ型の窒化アルミニウムガリウム（ＡｌyＧａ1-yＮ、０＜ｙ≦１）からなる表面障壁層（キャリア供給層）が順次積層されている。そして、ＨＥＭＴは、この表面障壁層上にショットキー性を有するゲート電極が選択的に形成されたヘテロ接合構造を有し、表面障壁層の直下のキャリア走行層に発生する２次元キャリアガスを電流経路として用いることができるので、オン抵抗が低いという特徴を有する。
【０００５】
しかしながら、特許文献１に記載された半導体装置や従来のＨＥＭＴにおいては、ゲートに信号が入力されていない状態のときにソースとドレインとの間が導通状態になって、短絡した状態となる（以下、ノーマリーオン）。このノーマリーオン型の半導体装置を電力用の設備に用いた場合、電気回路に何らかの故障が発生してゲート電極に信号を送ることができない状況、すなわちゲート電極に信号が入力されない状況になると、負荷に対する電力の供給を止めることができない。そのため、負荷に大きな電流が流れてしまい、負荷の破壊に至る可能性がある。
【０００６】
この不具合を回避するためには、ゲート電極に信号が入力されていない状態のときに、ソースとドレインとの間が非導通状態になって、半導体装置をオフ状態（以下、ノーマリーオフ）にする必要がある。そこで、本来はノーマリーオン型である半導体装置に対して、別途に回路を付加することによって、全体として外部からはノーマリーオフ型の半導体装置のように動作させる半導体装置が知られている（非特許文献１）。
【０００７】
非特許文献１に記載された半導体装置は、ＳｉＣ系半導体から構成されたノーマリーオン型の半導体素子と、Ｓｉから構成された低耐圧の金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）とがカスコード接続されている。そして、ＭＯＳＦＥＴの動作がノーマリーオフ型であることによって、この半導体装置は、外部に対してノーマリーオフ型半導体装置として動作する。なお、カスコード接続による半導体装置においては通常、ノーマリーオン型の半導体素子として高耐圧の素子を用い、ノーマリーオフ型の半導体素子として低耐圧の素子を用いる。これにより、半導体装置のオフ時に半導体装置に印加される高電圧の大部分を、ノーマリーオン型の半導体装置に負担させる。
【０００８】
また、ＧａＮ系半導体装置の分野では、上述したカスコード接続を用いなくても、トランジスタ単体でノーマリーオフ動作をするＨＥＭＴの開発も行われている。ところが、ノーマリーオフ型に比してノーマリーオン型の方が、ノーマリーオフ化技術の適用という開発要素が不要であることから、相対的に開発が進んでいる。そのため、最近では、ＧａＮ系半導体のノーマリーオン型のＨＥＭＴとシリコン系のノーマリーオフ型のＭＯＳＦＥＴとを組み合わせたカスコード接続によって、ノーマリーオフ動作が得られる半導体装置に関する研究開発が有力視されている。
【０００９】
一方、ＳｉＣ系半導体装置の分野では、ノーマリーオン型の接合型トランジスタ（ＪＦＥＴ）が実用化されており、耐圧が６００Ｖ程度以上の中高耐圧の製品も市販されている。また、耐圧が６００Ｖ程度以上の中高耐圧、かつノーマリーオフ型のＭＯＳＦＥＴも市販されている。ところが、ＳｉＣ系半導体のＭＯＳＦＥＴは、高価格であるのみならず、ゲート酸化膜の信頼性などに関して依然として問題を伴う場合があり、電力用の機器や設備に搭載するのに十分な信頼性の確保がより一層重要になってきていた。そこで、種々鋭意開発が進められた結果、相当の改善がなされている一方、更なる改善の余地を残していると言われている。
【００１０】
そこで、ＳｉＣ系半導体を用いてノーマリーオフ型のトランジスタ動作を得る手段として、ＳｉＣ系半導体のノーマリーオン型のＪＦＥＴとシリコン系のノーマリーオフ型のＭＯＳＦＥＴとをカスコード接続させてノーマリーオフ動作が得られる半導体装置が知られている。そして、このようなカスコード接続の半導体装置に対しても、マルチチップ技術やチップオンチップ技術を適用することが検討されている。
【００１１】
また、特許文献２に記載のような半導体装置も提案されている。すなわち、特許文献２に記載された半導体装置は、第１半導体層、第２半導体層、及び第３半導体層が順次形成され、第３半導体層に縦型でノーマリーオフ型の絶縁ゲート型電界効果トランジスタが形成されているとともに、第２半導体層に、ゲート電極によって電流制御可能なヘテロ接合電界効果トランジスタが形成され、モノリシックに構成されている。そして、ヘテロ接合電界効果トランジスタのゲート及びソースがそれぞれ、絶縁ゲート型電界効果トランジスタのソース電極及びドレインと電気的に短絡している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−３６３５６３号公報
【特許文献２】特許第４６４５３１３号公報
【非特許文献】
【００１３】
【非特許文献１】ドクター・イリア・ズヴェレフ（Dr.Ilia Zverev）、ほか３名、「シリコン  カーバイド  クウェスチョンズ  ザ  セトゥルド  ヒエラルキー  オブ  コンバータ  トポロジーズ（Silicon Carbide questions the settled hierarchy of converter topologies）」、インターナショナル  エキジビション  ＆  カンファレンス  フォア  パワー  エレクトロニクス（ＰＣＩＭ  Ｅｕｒｏｐｅ） （International Exhigbition & Conference for Power Electronics（PCIM Europe））、ニュルンベルグ（Nuremberg） 、ドイツ（Germany）、２００３ 年５月２０日〜２２日、ｐ．７３−７８
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、パワー半導体装置の分野においてマルチチップ技術やチップオンチップ技術を適用した場合、大きな電流が通電されるパワー半導体チップからの発熱が、同一パッケージ内において近接して同梱されている他のチップに影響するという問題がある。特に、上述したＧａＮ系半導体やＳｉＣ系半導体を用いたノーマリーオン型のトランジスタ装置とＳｉ系のノーマリーオフ型ＭＯＳＦＥＴとを組み合わせた、カスコード接続によってノーマリーオフ動作が得られる半導体装置は、ワイドバンドギャップ半導体装置に比して最高動作可能温度が低いＳｉ系のＭＯＳＦＥＴを備える。そのため、半導体装置の動作時におけるＳｉ系のＭＯＳＦＥＴなどの最高動作可能温度が低い半導体素子の温度上昇を抑制することが求められている。
【００１５】
なお、ワイドバンドギャップ半導体装置は、電力変換効率の向上のみならず、高速スイッチング条件で動作周波数を高めて用いられ、コンデンサ、インダクタといった受動部品の小型化によって、パワー密度、すなわち機器の体積あたりの電力容量を高めることも期待されている。ところが、動作周波数を高めるとスイッチング損失が増大するため、低オン抵抗で導通損失の小さいワイドバンドギャップ半導体装置であっても発熱は相応に大きくなる。そのため、ワイドバンドギャップ半導体装置とカスコード接続して用いるＳｉ系のＭＯＳＦＥＴなどの最高動作可能温度が低い半導体素子への熱流も大きくなるので、その温度上昇を抑制する必要がある。
【００１６】
そのため、マルチチップ技術やチップオンチップ技術を適用したパワー半導体装置、とりわけ、ＧａＮ系半導体やＳｉＣ系半導体などからなるノーマリーオン型の半導体素子と、ノーマリーオフ型の半導体素子とを組み合わせたカスコード接続によってノーマリーオフ動作が得られる半導体装置において、放熱性を向上させ、半導体素子の温度上昇を抑制できる技術の開発が望まれていた。
【００１７】
本発明は、上記に鑑みてなされたものであって、その目的は、複数の半導体素子を備えた半導体装置において、半導体素子から発せられる熱の放熱性を向上させ、それぞれの半導体素子の温度上昇を抑制できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上述した課題を解決し、上記目的を達成するために、本発明に係る半導体装置は、複数の半導体素子が単一のパッケージに搭載された半導体装置であって、リードフレームが、上部放熱プレートと下部放熱プレートとを有して構成され、上部放熱プレートが、少なくとも複数の半導体素子のうちの少なくとも１つの半導体素子における電極と接合する部位を有することを特徴とする。
【００１９】
本発明に係る半導体装置は、上記の発明において、複数の半導体素子のうちの少なくとも１つの半導体素子の少なくとも一部の部分が、少なくとも１つの半導体素子以外の半導体素子の上面の部分に配置されていることを特徴とする。
【００２０】
本発明に係る半導体装置は、上記の発明において、上部放熱プレートが、リードフレームの外部の電極端子となる部分を有することを特徴とする。
【００２１】
本発明に係る半導体装置は、上記の発明において、上部放熱プレートが、複数の半導体素子のうちの少なくとも２つの半導体素子におけるそれぞれの半導体素子の電極間を電気的に接続していることを特徴とする。
【００２２】
本発明に係る半導体装置は、上記の発明において、上部放熱プレートが、複数の半導体素子のうちの少なくとも１つの半導体素子の上方において開放された領域を有することを特徴とする。
【００２３】
本発明に係る半導体装置は、上記の発明において、複数の電極を有する第１半導体素子と、複数の電極を有する第２半導体素子とがカスコード接続されているとともに、単一のパッケージに搭載されていることを特徴とする。
【００２４】
本発明に係る半導体装置は、上記の発明において、上部放熱プレートが、少なくとも第２半導体素子における複数の電極のうちの１つの電極に接合する部分を有することを特徴とする。
【００２５】
本発明に係る半導体装置は、上記の発明において、上部放熱プレートが接合する第２半導体素子の電極が、ドレイン電極又はソース電極であることを特徴とする。
【００２６】
本発明に係る半導体装置は、上記の発明において、第２半導体素子の少なくとも一部が第１半導体素子の上面の部分に配置されていることを特徴とする。
【００２７】
本発明に係る半導体装置は、上記の発明において、上部放熱プレートが、第１半導体素子における複数の電極のうちの１つの電極に接合する部分を有するとともに、第１半導体素子における複数の電極のうちの少なくとも１つの電極と第２半導体素子における複数の電極のうちの少なくとも１つの電極とを電気的に接続する配線の少なくとも一部を構成することを特徴とする。
【００２８】
本発明に係る半導体装置は、上記の発明において、上部放熱プレートが、第２半導体素子のドレイン電極と第１半導体素子のソース電極とを電気的に接続することを特徴とする。
【００２９】
本発明に係る半導体装置は、上記の発明において、上部放熱プレートが、第２半導体素子のソース電極と第１半導体素子のゲート電極とを電気的に接続することを特徴とする。
【００３０】
本発明に係る半導体装置は、上記の発明において、第１半導体素子のゲート電極と上部放熱プレートとの間に、保護素子が設けられていることを特徴とする。
【００３１】
本発明に係る半導体装置は、上記の発明において、保護素子が、一方向にのみ導通するように接続された少なくとも１つのダイオードであることを特徴とする。
【００３２】
本発明に係る半導体装置は、上記の発明において、保護素子が、複数のダイオードを導通方向が互いに逆向きになるように並列に接続した構成を有することを特徴とする。
【００３３】
本発明に係る半導体装置は、上記の発明において、上部放熱プレートは、第１半導体素子及び第２半導体素子の少なくともいずれか一方の上方の領域が開放されていることを特徴とする。
【００３４】
本発明に係る半導体装置は、上記の発明において、第１半導体素子がＨＥＭＴであり、第２半導体素子がＭＩＳトランジスタであることを特徴とする。
【００３５】
本発明に係る半導体装置の製造方法は、複数の半導体素子を、上部放熱プレートを有するリードフレームに単一のパッケージとして搭載した半導体装置の製造方法であって、上部放熱プレートの一部を、少なくとも複数の半導体素子のうちの少なくとも１つの半導体素子における電極の１つに接合させるステップを含むことを特徴とする。
【００３６】
本発明に係る半導体装置の製造方法は、上記の発明において、複数の半導体素子のうちの少なくとも１つの半導体素子を上部放熱プレートに接合させるステップと、複数の半導体素子のうちの少なくとも１つの半導体素子を下部放熱プレートに接合させるステップと、上部放熱プレートと下部放熱プレートとを、互いに半導体素子が設けられた側で貼り合わせるステップと、を含むことを特徴とする。
【００３７】
本発明に係る半導体装置の製造方法は、第１半導体素子と第２半導体素子とを上部放熱プレートを有するリードフレームにカスコード接続させつつ単一のパッケージとして搭載した半導体装置の製造方法であって、上部放熱プレートの一部を、第２半導体素子における電極に接合させるステップを含むことを特徴とする。
【００３８】
本発明に係る半導体装置の製造方法は、上記の発明において、第１半導体素子を下部放熱プレートに接合させるステップと、第２半導体素子を上部放熱プレートに接合させるステップと、上部放熱プレートと下部放熱プレートとを互いに、半導体素子が設けられた側を向かい合わせて貼り合わせるステップと、を含むことを特徴とする。
【発明の効果】
【００３９】
本発明に係る半導体装置によれば、複数の半導体素子を単一のパッケージとして搭載した半導体装置において、半導体素子から発せられる熱の放熱性を向上でき、半導体素子の温度上昇を抑制することが可能となる。
【図面の簡単な説明】
【００４０】
【図１】図１は、ノーマリーオフ型のトランジスタ回路を示す回路図である。
【図２】図２は、本発明の課題の検討対象となる半導体デバイスパッケージを示す平面図である。
【図３】図３は、本発明の課題の検討対象となる半導体デバイスパッケージを示す構成図である。
【図４】図４は、本発明の実施の形態１による半導体デバイスパッケージを示す構成図である。
【図５】図５は、本発明の実施の形態２による半導体デバイスパッケージを示す構成図である。
【図６】図６は、本発明の実施の形態３による半導体デバイスパッケージを示す構成図である。
【図７】図７は、本発明の実施の形態４による半導体デバイスパッケージを示す構成図である。
【図８】図８は、本発明の実施の形態５による半導体デバイスパッケージを示す構成図である。
【図９】図９は、本発明の実施の形態６による半導体デバイスパッケージを示す構成図である。
【図１０】図１０は、本発明の実施の形態６による半導体デバイスパッケージのゲート電極とゲート端子との接続方法を説明するための略線図である。
【図１１】図１１は、本発明の実施の形態６による半導体デバイスパッケージのゲート電極とゲート端子との接続方法を説明するための略線図である。
【図１２】図１２は、本発明の実施の形態６による半導体デバイスパッケージのゲート電極とゲート端子との接続方法を説明するための略線図である。
【図１３】図１３は、本発明の対象となる半導体デバイスパッケージの他の例を示す構成図である。
【図１４】図１４は、ノーマリーオフ型のトランジスタ回路の他の例を示す回路図である。
【発明を実施するための形態】
【００４１】
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、以下の実施の形態の全図においては、同一又は対応する部分には同一の符号を付す。また、本発明は以下に説明する実施の形態によって限定されるものではない。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。また、以下で述べる、「上」及び「下」の用語はそれぞれ、各種基板またはリードフレームの主面から、遠ざかる方向及び近づく方向を示しており、半導体素子が実装された状態での上下方向を指すものではない。
【００４２】
まず、本発明の実施の形態におけるトランジスタ回路について説明する。図１は、この実施の形態におけるトランジスタ回路を示す。
【００４３】
図１に示すように、トランジスタ回路１０は、第１半導体素子２０と第２半導体素子３０とを備える。第１半導体素子２０は、ノーマリーオン型のトランジスタであり、ゲート電極２０Ｇに電圧が印加されない状態で、ソース電極２０Ｓとドレイン電極２０Ｄとの間で電流を流す。第１半導体素子２０は、たとえばＨＥＭＴ（High Electron Mobility Transistor）である。第１半導体素子２０は、ショットキー接合を有するＨＥＭＴであってもよく、ＭＩＳ（Metal Insulator Semiconductor）構造を有するＨＥＭＴであってもよい。第１半導体素子２０のドレイン電極２０Ｄには、ドレイン端子１０Ｄが接続されている。
【００４４】
第２半導体素子３０は、たとえばノーマリーオフ型のトランジスタであり、ゲート電極３０Ｇに電圧が印加されない状態で、ソース電極３０Ｓとドレイン電極３０Ｄとの間に電流を流さない。第２半導体素子３０は、たとえば電界効果トランジスタである。第２半導体素子３０のゲート電極３０Ｇにはゲート端子１０Ｇが接続され、ソース電極３０Ｓにはソース端子１０Ｓが接続されている。
【００４５】
また、第２半導体素子３０は、第１半導体素子２０とカスコード接続している。具体的には、第２半導体素子３０のドレイン電極３０Ｄと第１半導体素子２０のソース電極２０Ｓとが接続されている。第２半導体素子３０のソース電極３０Ｓは、第１半導体素子２０のゲート電極２０Ｇに接続されている。以上により、トランジスタ回路１０は、外部からの入力に対して、ソース端子１０Ｓ、ゲート端子１０Ｇ、及びドレイン端子１０Ｄを有するノーマリーオフ型の半導体装置として機能する。
【００４６】
（半導体デバイスパッケージ）
次に、上述したトランジスタ回路１０を実現する、半導体装置としての半導体デバイスパッケージについて説明する。図２及び図３は、本発明の対象となる半導体デバイスパッケージを示す平面図及び構成図である。
【００４７】
図２及び図３に示すように、この半導体デバイスパッケージ９００においては、リードフレーム１８の下部放熱プレート１１のダイパッド上に、伝熱性接合剤１２を介して第１半導体素子２０が固着されている。このように、第１半導体素子２０が伝熱性接合剤１２を介して下部放熱プレート１１と接合していることにより、第１半導体素子２０が発する熱は、下部放熱プレート１１を通じて半導体デバイスパッケージ９００の外部に発散される。
【００４８】
この第１半導体素子２０は、平板基体２１の上面にソース電極２０Ｓ、ゲート電極２０Ｇ、及びドレイン電極２０Ｄがそれぞれ所定位置に順次配置されて、独立して動作するチップとして構成されている。また、図２に示すように、第１半導体素子２０の上面からの平面形状は矩形状を有する。そして、第１半導体素子２０の矩形の一辺側にドレイン電極２０Ｄが設けられているとともに、対辺側において対辺の方向に沿ってゲート電極２０Ｇとソース電極２０Ｓとが、ソース電極２０Ｓがゲート電極２０Ｇに挟まれるように並べて設けられている。
【００４９】
この第１半導体素子２０がたとえばＨＥＭＴである場合、図３に示す平板基体２１は、たとえば、基板上に単層又は多層のＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる高抵抗のバッファ層、アンドープＧａＮからなるキャリア走行層、及びｎ型ＡｌyＧａ1-yＮ（０＜ｙ≦１）からなる表面障壁層が順次積層されて構成されている。そして、図３に示すように、第１半導体素子２０は、下面側の平板基体２１側が伝熱性接合剤１２を介して下部放熱プレート１１のダイパッド上に固着されている。
【００５０】
また、半導体デバイスパッケージ９００において、第１半導体素子２０のソース電極２０Ｓ上に、たとえば半田などの伝熱性を有する導電性接合剤１３を介して第２半導体素子３０が固着されている。この第２半導体素子３０は、平板基体３１の一面にゲート電極３０Ｇ及びソース電極３０Ｓが設けられているとともに他面にドレイン電極３０Ｄが設けられて、独立して動作するチップとして構成されている。ここで、第２半導体素子３０は、図２に示すように、上面からの平面形状が矩形状であるとともに、第１半導体素子２０のソース電極２０Ｓ上に納まる形状に構成されている。
【００５１】
この第２半導体素子３０がたとえばＭＯＳＦＥＴである場合、図３に示す平板基体３１は、たとえば、Ｓｉからなる基板上に、キャリア濃度が低いドリフト層と、このドリフト層上の一部の領域にキャリア走行層とコンタクト層とを順次積層した半導体動作層とが設けられて構成されている。そして、半導体動作層上に、キャリア走行層及びコンタクト層の両方に接続するように、ソース電極３０Ｓが設けられ、基板の下面にドレイン電極３０Ｄが設けられる。さらに、半導体動作層の表面とドリフト層の表面とにわたってたとえばＳｉＯ２などからなるゲート絶縁膜（図示せず）が形成され、このゲート絶縁膜上にゲート電極３０Ｇが設けられる。すなわち、第２半導体素子３０はたとえば縦型ＭＩＳＦＥＴであり、具体的にはＳｉ系縦型ＭＯＳＦＥＴである。
【００５２】
そして、第２半導体素子３０のドレイン電極３０Ｄが導電性接合剤１３を介して第１半導体素子２０のソース電極２０Ｓと、電気的に接続されつつ固着されている。また、第２半導体素子３０のソース電極３０Ｓと第１半導体素子２０のゲート電極２０Ｇとは、たとえばアルミニウム（Ａｌ）を含むボンディングワイヤＷにより電気的に接続されている。
【００５３】
また、この半導体デバイスパッケージ９００には、リードフレーム１８の外部に突出した電極端子としてのソース端子１０Ｓ、ゲート端子１０Ｇ、及びドレイン端子１０Ｄが設けられている。そして、ソース端子１０Ｓは、ボンディングワイヤＷによって第２半導体素子３０のソース電極３０Ｓと電気的に接続している。ゲート端子１０Ｇは、ボンディングワイヤＷによって第２半導体素子３０のゲート電極３０Ｇと電気的に接続している。ドレイン端子１０Ｄは、ボンディングワイヤＷによって第１半導体素子２０のドレイン電極２０Ｄと電気的に接続している。
【００５４】
以上のように構成された半導体デバイスパッケージ９００においては、主な電流パスとなる第２半導体素子３０のドレイン電極３０Ｄと第１半導体素子２０のソース電極２０Ｓとを、導電性接合剤１３を介して直接的に接続（直結）している。これにより、配線抵抗や寄生インダクタンスを低減できる。また、ボンディングワイヤＷの本数を削減できるので、これに伴って工数の削減を実現できる。さらに、リードフレーム１８上における半導体デバイスパッケージ９００が占める総占有面積を低減することができる。すなわち、第１半導体素子２０及び第２半導体素子３０を、カスコード接続させつつともに従来の寸法のリードフレームに納めることができる。
【００５５】
ところが、以上のように構成された半導体デバイスパッケージ９００において、次のような問題が懸念された。すなわち、半導体デバイスパッケージ９００には、第１半導体素子２０上に設けられた第２半導体素子３０の発する熱を積極的に放出する手段が、第１半導体素子２０を介して下部リードフレームから放熱する経路を除いて、存在しない。そこで、本発明者は、さらに検討を行って、第２半導体素子３０から熱を放出する手段について鋭意検討を行い、本発明を想起するに至った。以下に説明する実施の形態は、これらの検討に基づくものである。
【００５６】
（実施の形態１）
そこで、本発明の実施の形態１による半導体装置としての半導体デバイスパッケージについて、以下に説明する。図４は、この実施の形態１による半導体デバイスパッケージの構成を示す図である。
【００５７】
図４に示すように、この半導体デバイスパッケージ１００においては、リードフレームの下部放熱プレート１１のダイパッド上に、伝熱性接合剤１２を介して第１半導体素子２０が固着されている。この第１半導体素子２０は、平板基体２１の上面に、ソース電極２０Ｓ、ゲート電極２０Ｇ、及びドレイン電極２０Ｄが順次配置されて構成されている。なお、第１半導体素子２０の構成は、上述した半導体デバイスパッケージ９００における第１半導体素子２０と同様であるので、説明を省略する。そして、第１半導体素子２０は、伝熱性接合剤１２によって下面側の平板基体２１側が下部放熱プレート１１に接するように固着されている。
【００５８】
また、半導体デバイスパッケージ１００において、第１半導体素子２０のソース電極２０Ｓ上に、導電性接合剤１３を介して第２半導体素子３０が固着されている。この第２半導体素子３０は、平板基体３１の一面にゲート電極３０Ｇ及びソース電極３０Ｓが設けられているとともに、他面にドレイン電極３０Ｄが設けられて構成されている。なお、この第２半導体素子３０の構成は、上述した半導体デバイスパッケージ９００における第２半導体素子３０と同様であるので、説明を省略する。そして、導電性接合剤１３によって、第２半導体素子３０のドレイン電極３０Ｄが第１半導体素子２０のソース電極２０Ｓと、電気的に接続されつつ固着されている。また、第２半導体素子３０のソース電極３０Ｓと第１半導体素子２０のゲート電極２０Ｇとは、たとえばＡｌを含むボンディングワイヤＷにより電気的に接続されている。
【００５９】
また、半導体デバイスパッケージ１００は、下部放熱プレート１１と対を成すように設けられた、上部放熱プレート１５を備える。そして、これらの下部放熱プレート１１および上部放熱プレート１５を有して、リードフレームが構成されている。また、上部放熱プレート１５における下部放熱プレート１１に面した側の部分には、上部放熱プレート１５の一部としての凸部１５ａが設けられている。なお、この凸部１５ａは上部放熱プレート１５と一体成型されていても分離可能な状態で設置されていても良い。そして、凸部１５ａは、伝熱性を有する伝熱性接合剤１４により第２半導体素子３０のソース電極３０Ｓと接合されている。これにより、低耐圧の第２半導体素子３０が発する熱は、凸部１５ａを通じて上部放熱プレート１５に伝熱して、半導体デバイスパッケージ１００の外部に発散される。そして、半導体デバイスパッケージ１００においては、下部放熱プレート１１のダイパッド上に固定された第１半導体素子２０のソース電極２０Ｓと、上部放熱プレート１５の凸部１５ａとに挟まれて、第２半導体素子３０が固定される。
【００６０】
また、この上部放熱プレート１５は、第１半導体素子２０および第２半導体素子３０の少なくとも一方の半導体素子の上方の部分に、開放された領域を有するのが望ましい。このような開放領域を有することによって、製造時における位置合わせや検査の際に内部を視認可能となるとともに、モールド成型においてモールド樹脂を注入したり充填したりする際にも有利である。なお、開放領域の大きさは、上部放熱プレート１５の有効放熱面積の放熱性が低下する可能性を考慮して、必要最低限の大きさとするのが好ましい。
【００６１】
さらに、この半導体デバイスパッケージ１００は、それぞれ外部に延伸して設けられるソース端子１０Ｓ、ゲート端子１０Ｇ、及びドレイン端子１０Ｄを備える。これらのソース端子１０Ｓ、ゲート端子１０Ｇ、及びドレイン端子１０Ｄはそれぞれ、たとえばニッケル（Ｎｉ）メッキが施された銅（Ｃｕ）からなる。そして、ソース端子１０Ｓは、ボンディングワイヤＷによって第２半導体素子３０のソース電極３０Ｓと電気的に接続している。ゲート端子１０Ｇは、ボンディングワイヤＷによって第２半導体素子３０のゲート電極３０Ｇと電気的に接続している。ドレイン端子１０Ｄは、ボンディングワイヤＷによって第１半導体素子２０のドレイン電極２０Ｄと電気的に接続している。
【００６２】
以上により、この実施の形態１による半導体デバイスパッケージ１００が構成され、図１に示すトランジスタ回路１０が実現される。続いて、以上のように構成された半導体デバイスパッケージ１００の製造方法について説明する。
【００６３】
すなわち、まず、ダイパッドを構成する面を有する下部放熱プレート１１を備えたリードフレームと、所定の半導体製造工程により製造された第１半導体素子２０及び第２半導体素子３０とを準備する。次に、伝熱性接合剤１２を、下部放熱プレート１１のダイパッド及び第１半導体素子２０の電極が形成されてない面の少なくとも一方の面に選択的に塗布する。そして、下部放熱プレート１１と第１半導体素子２０との位置合わせを行った後、下部放熱プレート１１のダイパッド上に第１半導体素子２０を載置して固着させる。次に、導電性接合剤１３を、第１半導体素子２０のソース電極２０Ｓ表面及び第２半導体素子３０のドレイン電極３０Ｄ表面の少なくとも一方の面に選択的に塗布する。続いて、ソース電極２０Ｓと第２半導体素子３０との位置合わせを行った後、第１半導体素子２０のソース電極２０Ｓ表面に第２半導体素子３０を載置して固着させる。次に、上部放熱プレート１５の凸部１５ａの先端部に伝熱性接合剤１４を付着させた後、上部放熱プレート１５を、凸部１５ａが形成された側を下部放熱プレート１１のダイパッド側に向けて、凸部１５ａと第２半導体素子３０のソース電極３０Ｓとの位置合わせを行って互いに固着させる。他方で、接続すべき部位の間をボンディングワイヤＷにより接続する。その後、金型を用いたモールド成型を行うことによって、ソース端子１０Ｓ、ゲート端子１０Ｇ、及びドレイン端子１０Ｄを外部に突出させて半導体デバイスパッケージ１００を封入する。
【００６４】
以上説明した本発明の実施の形態１によれば、半導体デバイスパッケージ１００が上部放熱プレート１５を備え、その凸部１５ａを第２半導体素子３０と接合させていることにより、第２半導体素子３０からの発熱を、伝熱性接合剤１４、凸部１５ａ、及び上部放熱プレート１５を通じて外部に発散できる。また、第１半導体素子２０の発する熱は、伝熱性接合剤１２及び下部放熱プレート１１を通じて外部に発散できる。これにより、第１半導体素子２０及び第２半導体素子３０の温度上昇を抑制することができ、これらの半導体素子２０，３０の動作を安定させ、半導体デバイスパッケージ１００の動作をより一層安定させることが可能になる。すなわち、本発明の実施の形態１は、パワー半導体装置、とりわけ、主として高耐圧のノーマリーオフ型トランジスタによるスイッチング作用を必要とする電力変換用の半導体装置などに好適に適用できる。
【００６５】
（実施の形態２）
次に、本発明の実施の形態２による半導体装置としての半導体デバイスパッケージについて説明する。図５は、この実施の形態２による半導体デバイスパッケージの構成を示す図である。
【００６６】
図５に示すように、この実施の形態２による半導体装置としての半導体デバイスパッケージ２００においては、実施の形態１と異なり、上部放熱プレート１５の代わりに、一部がソース端子１０Ｓの領域まで延伸されて一体化した形状の導電性を有する上部放熱プレート１６を備える。具体的には、上部放熱プレート１６において、半導体デバイスパッケージ２００から外部に延伸させた一端をソース端子１０Ｓとする。また、上部放熱プレート１６の下部放熱プレート１１側の部分には、導電性を有する凸部１６ａが設けられている。凸部１６ａは、その下部放熱プレート１１側の端部が、伝熱性を有する半田などの導電性接合剤１３によって、第２半導体素子３０のソース電極３０Ｓに接合されて電気的に接続されている。これにより、ソース端子１０Ｓと第２半導体素子３０のソース電極３０Ｓとが電気的に接続されている。その他の構成については、実施の形態１と同様なので、その説明を省略する。
【００６７】
この実施の形態２によれば、実施の形態１と同様の効果を得ることができるとともに、さらに、上部放熱プレート１６をソース端子１０Ｓとして一体化していることにより、第２半導体素子３０のソース電極３０Ｓとソース端子１０ＳとをボンディングワイヤＷで接続する必要がなくなる。そのため、半導体デバイスパッケージ２００において、ボンディングワイヤＷの接続工程数を低減できるとともに、配線抵抗を低減することができる。
【００６８】
（実施の形態３）
次に、本発明の実施の形態３による半導体装置としての半導体デバイスパッケージについて説明する。図６は、この実施の形態３による半導体デバイスパッケージの構成を示す図である。
【００６９】
図６に示すように、実施の形態３による半導体デバイスパッケージ３００は、実施の形態２と異なり、上部放熱プレート１６における、第１半導体素子２０のゲート電極２０Ｇの上方に、導電性を有する凸部１６ｂが設けられている。凸部１６ｂは、導電性接合剤１３によってゲート電極２０Ｇと接合可能な形状および寸法を有する。そして、上部放熱プレート１６と第２半導体素子２０のゲート電極２０Ｇとが、凸部１６ｂ及び導電性接合剤１３によって電気的に接続されている。これによって、ソース端子１０Ｓ、第１半導体素子２０のゲート電極２０Ｇ、および第２半導体素子３０のソース電極３０Ｓが、導電性接合剤１３、上部放熱プレート１６、及び凸部１６ａ，１６ｂを通じて、互いに電気的に接続されている。その他の構成については実施の形態２と同様なので、その説明を省略する。
【００７０】
この実施の形態３によれば、実施の形態２と同様の効果を得ることができるとともに、実施の形態２に比して、さらに、第１半導体素子２０のゲート電極２０Ｇと第２半導体素子３０のソース電極３０ＳとをボンディングワイヤＷで接続する必要がなくなる。そのため、半導体デバイスパッケージ３００において、ボンディングワイヤＷの接続工程数をさらに削減できるとともに、配線抵抗をより一層低減できる。
【００７１】
（実施の形態４）
次に、本発明の実施の形態４による半導体装置としての半導体デバイスパッケージについて説明する。図７は、この実施の形態４による半導体デバイスパッケージの構成を示す図である。
【００７２】
図７に示すように、実施の形態４による半導体デバイスパッケージ４００は、実施の形態２，３と異なり、上部放熱プレート１６の下部放熱プレート１１側表面における第１半導体素子２０のゲート電極２０Ｇの上方に導電性を有する凸部１６ｃが設けられている。さらに半導体デバイスパッケージ４００においては、第１半導体素子２０のゲート電極２０Ｇの上方に保護素子としてのダイオード４１が配置されている。そして、導電性接合剤１３によって、凸部１６ｃとダイオード４１の電極（図示せず）とが接合され接続されているとともに、ゲート電極２０Ｇとダイオード４１の電極（図示せず）とが接合され接続されている。これにより、上部放熱プレート１６と第２半導体素子２０のゲート電極２０Ｇとが、凸部１６ｃ、ダイオード４１、及び導電性接合剤１３によって電気的に接続される。すなわち、第１半導体素子２０のゲート電極２０Ｇと、第２半導体素子３０のソース電極３０Ｓおよびソース端子１０Ｓとの間に、ダイオード４１が設けられた構成となる。ここで、このダイオード４１は、所定方向のみに電流が流れる、たとえばショットキーバリアダイオード（ＳＢＤ）、具体的にはＳｉ系ＳＢＤからなる。なお、この実施の形態４においては、保護素子としてダイオードを用いたが、逆並列ダイオードなどを用いても良い。その他の構成については実施の形態２，３と同様なので、その説明を省略する。
【００７３】
この実施の形態４によれば、実施の形態２，３と同様の効果を得ることができるとともに、第１半導体素子２０のゲート電極２０Ｇと、ソース端子１０Ｓおよび第２半導体素子３０のソース電極３０Ｓとの間に保護素子としてダイオード４１を配置していることにより、実施の形態２，３に比してさらに、第１半導体素子２０のゲート電極２０Ｇを過電流から保護することができ、半導体素子への過電流の影響を抑制することができる。また、第２半導体素子３０の積層方向の厚さとダイオード４１の積層方向の厚さとをほぼ同じにすることによって、凸部１６ａ，１６ｃを、実施の形態３における凸部１６ａ，１６ｂのような段差状にする必要がなくなるので、上部放熱プレート１６の製造が容易になる。
【００７４】
（実施の形態５）
次に、本発明の実施の形態５による半導体装置としての半導体デバイスパッケージについて説明する。図８は、この実施の形態５による半導体デバイスパッケージの構成を示す図である。
【００７５】
図８に示すように、実施の形態５による半導体デバイスパッケージ５００においては、リードフレームの下部放熱プレート４２のダイパッド上に、第１半導体素子２０および第２半導体素子５０が並べて固着されている。ここで、第１半導体素子２０は伝熱性接合剤１２によって固着されている一方、第２半導体素子５０は導電性接合剤１３によって固着されている。ここで、第２半導体素子５０は、たとえば縦型ＭＯＳＦＥＴであるが、実施の形態１〜４と異なり、平板基体５１の一面にゲート電極５０Ｇ及びドレイン電極５０Ｄが設けられているとともに、他面にソース電極５０Ｓが設けられて構成されている。そして、第２半導体素子５０は、そのソース電極５０Ｓが下部放熱プレート４２と電気的に接続されて設けられている。なお、平板基体５１の構成は実施の形態１における平板基体３１とほぼ同様である。このように構成されていることにより、第１半導体素子２０及び第２半導体素子５０が発する熱は、それぞれ伝熱性接合剤１２及び導電性接合剤１３を介し下部放熱プレート４２を通じて、半導体デバイスパッケージ５００の外部に発散される。
【００７６】
また、下部放熱プレート４２は、半導体デバイスパッケージ５００に対して、一部がソース端子１０Ｓの領域まで延伸されて一体化した形状を有する。すなわち、下部黄熱プレート４２の端部によって、ソース端子１０Ｓが構成されている。これにより、第２半導体素子５０のソース電極５０Ｓは、下部放熱プレート４２の一部からなるソース端子１０Ｓと電気的に接続されている。
【００７７】
また、半導体デバイスパッケージ５００は、下部放熱プレート４２と対を成すように設けられた導電性を有する上部放熱プレート１７を備える。半導体デバイスパッケージ５００のリードフレームは、下部放熱プレート４２および上部放熱プレート１７を有して構成される。上部放熱プレート１７の下部放熱プレート４２側の部分には、導電性を有する凸部１７ａ，１７ｂが形成されている。これらのうちの凸部１７ａは、導電性接合剤１３によって第２半導体素子５０のドレイン電極５０Ｄと電気的に接続され接合されている。一方、凸部１７ｂは、導電性接合剤１３によって第１半導体素子２０のソース電極２０Ｓと電気的に接続され接合されている。これにより、第１半導体素子２０のソース電極２０Ｓと第２半導体素子５０のドレイン電極５０Ｄとは、導電性接合剤１３、凸部１７ａ，１７ｂ、及び上部放熱プレート１７を介して、電気的に接続されている。また、低耐圧の第２半導体素子５０及び高耐圧の第１半導体素子２０が発する熱は、それぞれ導電性接合剤１３を介し凸部１７ａ，１７ｂを通じて上部放熱プレート１７に伝熱し、半導体デバイスパッケージ５００の外部に発散される。
【００７８】
また、半導体デバイスパッケージ５００におけるゲート端子１０Ｇは、ボンディングワイヤＷによって第２半導体素子５０のゲート電極５０Ｇと電気的に接続している。ドレイン端子１０Ｄは、ボンディングワイヤＷによって第１半導体素子２０のドレイン電極２０Ｄと電気的に接続している。その他の構成については実施の形態１と同様なので、その説明を省略する。
【００７９】
この実施の形態５によれば、上部放熱プレート１７の一部である凸部１７ａ，１７ｂが、それぞれ第１半導体素子２０及び第２半導体素子５０の電極と接合していることにより、実施の形態１と同様の効果を得ることができるとともに、第１半導体素子２０及び第２半導体素子５０のそれぞれが発する熱を、下部放熱プレート４２を通じて放熱できるとともに上部放熱プレート１７を通じても放熱できるので、半導体デバイスパッケージ５００の動作をより一層安定させることができる。
【００８０】
（実施の形態６）
次に、本発明の実施の形態６による半導体装置としての半導体デバイスパッケージについて説明する。図９は、この実施の形態６による半導体デバイスパッケージの構成を示す図である。
【００８１】
図９に示すように、実施の形態６による半導体装置としての半導体デバイスパッケージ６００は、実施の形態３と異なり、上部放熱プレート１６における凸部１６ａが形成されておらず、第２半導体素子３０の代わりに、実施の形態５において用いた第２半導体素子５０を用いる。
【００８２】
そして、この半導体デバイスパッケージ６００においては、上部放熱プレート１６における下部放熱プレート１１のダイパッドに対向する表面部分に、導電性接合剤１３によって第２半導体素子５０が固着されている。第２半導体素子５０は、上部放熱プレート１６に対してソース電極５０Ｓが接合されている。また、下部放熱プレート１１上の第１半導体素子２０のソース電極２０Ｓ上には、導電性接合剤１３によって導電性支持体４３が電気的に接続されて固着されている。また、導電性支持体４３は、第２半導体素子５０のドレイン電極５０Ｄと、導電性接合剤１３によって電気的に接続して接合されている。これにより、第１半導体素子２０のソース電極２０Ｓと第２半導体素子５０のドレイン電極５０Ｄとが電気的に接続されている。この導電性支持体４３は、第２半導体素子５０を上部放熱プレート１６との間で挟持しつつ支持し固定するためのものである。また、第１半導体素子２０のゲート電極２０Ｇと第２半導体素子５０のソース電極５０Ｓとは、導電性接合剤１３、上部放熱プレート１６及び凸部１６ｂにより、電気的に接続されている。その他の構成については実施の形態３と同様なので、その説明を省略する。
【００８３】
次に、この実施の形態６による半導体デバイスパッケージ６００の製造方法について説明する。図１０、図１１、及び図１２は、この製造方法を説明するために必要な箇所のみを示す略線図である。
【００８４】
すなわち、図９に示すように、まず、実施の形態１と同様にして、リードフレームの下部放熱プレート１１のダイパッド上に第１半導体素子２０を固着させる。他方、図１０及び図１１に示す上部放熱プレート１６を用意する。この上部放熱プレート１６においては、ゲート端子１０Ｇと上部放熱プレート１６と一体化されたソース端子１０Ｓとが、橋梁６１により連結された部分以外は、互いに絶縁された状態に分離されている。そして、この上部放熱プレート１６の表面の部分に、導電性接合剤１３を用いて第２半導体素子５０のソース電極５０Ｓを固着させる。
【００８５】
その後、第２半導体素子５０のゲート電極５０Ｇとゲート端子１０ＧとをボンディングワイヤＷによって電気的に接続する。次に、図９に示すように、第１半導体素子２０のソース電極２０Ｓの表面及び第２半導体素子５０のドレイン電極５０Ｄの表面に、導電性接合剤１３を塗布した後、ソース電極２０Ｓ又はドレイン電極５０Ｄの表面に導電性支持体４３を固着させる。続いて、第１半導体素子２０が固着された下部放熱プレート１１と上部放熱プレート１６とを、互いに素子が形成された面同士を対向させて位置合わせを行った後、貼り合わせる。これにより、凸部１６ｂの先端を第１半導体素子２０のゲート電極２０Ｇに固着させるとともに、導電性支持体４３を、第１半導体素子２０のソース電極２０Ｓと第２半導体素子５０のドレイン電極５０Ｄとで挟むように固着させる。その後、モールド成型を行うことにより、ソース端子１０Ｓ、ゲート端子１０Ｇ及びドレイン端子１０Ｄを突出させて半導体デバイスパッケージ６００を封止する。一方、ソース端子１０Ｓ及びゲート端子１０Ｇが固定された段階において橋梁６１を切断して除去することによって、ソース端子１０Ｓとゲート端子１０Ｇとを分離させる。
【００８６】
以上により、この実施の形態６による半導体デバイスパッケージ６００が製造される。なお、上部放熱プレート１６、ソース端子１０Ｓ、及びゲート端子１０Ｇの形状は、図１０に示す形状に限定されるものではなく、上部放熱プレート１６及びソース端子１０Ｓと、ゲート端子１０Ｇとが橋梁６１以外で分離していれば、種々の形状とすることが可能である。たとえば、図１２に示すように、上部放熱プレート１６を、その一部が切欠けた形状とし、その切欠き部分にゲート端子１０Ｇが入り込むような形状で配置され、ソース端子１０Ｓの端部とゲート端子１０Ｇの端部とが橋梁６１によって連結させた形状でも良い。また、上部放熱プレート１６において、第１半導体素子２０の上方に位置する部分に開口や切欠きを形成することも可能である。
【００８７】
以上説明した実施の形態６によれば、実施の形態３と同様の効果を得ることができるとともに、下部放熱プレート１１上への第１半導体素子２０の固着と、上部放熱プレート１６上への第２半導体素子５０の固着とを、互いに独立に並行して行うことができるので、半導体デバイスパッケージ６００をより短時間で製造することが可能となる。
【００８８】
（実施の形態７）
次に、実施の形態７として、上述したトランジスタ回路１０を実現する、本発明の対象となる半導体装置としての半導体デバイスパッケージの他の例について説明する。図１３は、この実施の形態７による半導体デバイスパッケージの構成を示す図である。
【００８９】
図１３に示すように、この半導体デバイスパッケージ７００においては、下部放熱プレート１１のダイパッド上に、伝熱性接合剤１２を介して第１半導体素子２０が固着されている。このように、第１半導体素子２０が伝熱性接合剤１２を介して下部放熱プレート１１と接合していることにより、第１半導体素子２０が発する熱は、下部放熱プレート１１を通じて半導体デバイスパッケージ７００の外部に発散される。
【００９０】
この第１半導体素子２０は、平板基体２１の上面にソース電極２０Ｓ、ゲート電極２０Ｇ、及びドレイン電極２０Ｄがそれぞれ所定位置に順次配置されて、独立して動作するチップとして構成されている。第１半導体素子２０がたとえばＨＥＭＴである場合、平板基体２１はたとえば、基板上に単層又は多層のＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる高抵抗のバッファ層、アンドープＧａＮからなるキャリア走行層、及びｎ型ＡｌyＧａ1-yＮ（０＜ｙ≦１）からなる表面障壁層が順次積層されて構成されている。そして、第１半導体素子２０は、下面側の平板基体２１側が伝熱性接合剤１２を介して下部放熱プレート１１に接するように固着されている。
【００９１】
また、第２半導体素子３０は、平板基体３１の一面にゲート電極３０Ｇ及びソース電極３０Ｓが設けられているとともに、他面にドレイン電極３０Ｄが設けられて、独立して動作するチップとして構成されている。そして、半導体デバイスパッケージ７００においては、第１半導体素子２０のソース電極２０Ｓ上に、導電性接合剤１３を介して第２半導体素子３０のドレイン電極３０Ｄの一部が固着されている。第２半導体素子３０のドレイン電極３０Ｄの他部は、導電性接合剤１３によって、上面に絶縁膜７１ａが設けられた台座７１上に固着されている。台座７１は、第２半導体素子３０の下方の部分において、下部放熱プレート１１のダイパッド上に伝熱性接合剤１２によって固着されている。台座７１により、第２半導体素子３０が支持されている。なお、絶縁膜７１ａは設けなくてもよく、絶縁膜７１ａを設けるか否かについては、下部放熱プレート１１の電位制御を考慮して任意に選択できる。
【００９２】
この第２半導体素子３０がたとえばＭＯＳＦＥＴである場合、平板基体３１は、基板上に、キャリア濃度が低いドリフト層と、ドリフト層上の一部の領域にキャリア走行層とコンタクト層とを順次積層した半導体動作層とが設けられて構成されている。そして、半導体動作層上に、キャリア走行層及びコンタクト層の両方に接続するように、ソース電極３０Ｓが設けられ、基板の下面にドレイン電極３０Ｄが設けられる。さらに、半導体動作層の表面とドリフト層の表面とにわたってＳｉＯ２などからなるゲート絶縁膜が形成され、このゲート絶縁膜上にゲート電極３０Ｇが設けられている。すなわち、第２半導体素子３０は、たとえば縦型ＭＯＳＦＥＴである。
【００９３】
そして、第２半導体素子３０のドレイン電極３０Ｄは、導電性接合剤１３を介して第１半導体素子２０のソース電極２０Ｓと電気的に接続されている。また、第２半導体素子３０のソース電極３０Ｓと第１半導体素子２０のゲート電極２０Ｇとは、たとえばＡｌを含むボンディングワイヤＷにより電気的に接続されている。
【００９４】
また、この半導体デバイスパッケージ７００には、リードフレーム（図示せず）の外部に突出した電極端子としてのソース端子１０Ｓ、ゲート端子１０Ｇ、及びドレイン端子１０Ｄが設けられている。そして、ソース端子１０Ｓは、ボンディングワイヤＷによって第２半導体素子３０のソース電極３０Ｓと電気的に接続している。ゲート端子１０Ｇは、ボンディングワイヤＷによって第２半導体素子３０のゲート電極３０Ｇと電気的に接続されている。ドレイン端子１０Ｄは、ボンディングワイヤＷによって第１半導体素子２０のドレイン電極２０Ｄと電気的に接続されている。
【００９５】
以上のように構成された半導体デバイスパッケージ７００においては、主な電流パスとなる第２半導体素子３０のドレイン電極３０Ｄと第１半導体素子２０のソース電極２０Ｓとを、導電性接合剤１３を介して直接的に接続（直結）している。これにより、配線抵抗や寄生インダクタンスを低減できるとともに、ボンディングワイヤＷの本数を削減でき、これに伴って工数の削減を実現できる。また、第２半導体素子３０の下方に、第２半導体素子３０を支持するための台座７１を設けていることにより、第１半導体素子２０のソース電極２０Ｓの上面の大きさを、第２半導体素子３０の下面の大きさ以上にする必要が無い。これにより、上述した半導体デバイスパッケージ９００に比して、第１半導体素子２０の全体の大きさを縮小させることができ、リードフレーム上における半導体デバイスパッケージの占める総占有面積を低減することができる。すなわち、従来の寸法のリードフレームに第１半導体素子２０及び第２半導体素子３０を、カスコード接続させつつともに納めることができる。
【００９６】
以上、本発明の実施の形態について具体的に説明したが、本発明は、上述の実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。たとえば、上述の実施の形態において挙げた材料や半導体素子はあくまでも例に過ぎず、必要に応じてこれと異なる材料や半導体素子を用いてもよい。
【００９７】
たとえば上述のトランジスタ回路１０については、必ずしも３端子トランジスタ回路に限らず、４端子のトランジスタ回路としても良い。図１４は、この４端子のトランジスタ回路８０を示す。図１４に示すように、トランジスタ回路８０は、図１に示すトランジスタ回路１０と同様に、第２半導体素子３０のソース電極３０Ｓがソース端子１０Ｓに接続されている。そして、トランジスタ回路１０と異なり、第４外部端子１０Ｒが、たとえばシリコン系ショットキーバリアダイオードからなる一対の第３半導体素子８１ａ，８１ｂが逆並列に接続された双方向ダイオード８１を介して、第１半導体素子２０のゲート電極２０Ｇに接続されている。この双方向ダイオード８１は、第１半導体素子２０のゲート電極２０Ｇを過電流から保護し、第１半導体素子１０に対する過電流の影響を抑制するために用いられる。そして、ソース端子１０Ｓと第４外部端子１０Ｒとの間には抵抗体８２が接続可能に構成されている。このトランジスタ回路８０は、実施の形態４による半導体デバイスパッケージ４００におけるダイオード４１を双方向ダイオード８１から構成するとともに、上部放熱プレート１６をソース端子１０Ｓ側から分離させ、分離させた部分を第４外部端子１０ＲとボンディングワイヤＷによって電気的に接続させることにより実現可能である。
【００９８】
また、たとえば上述の実施の形態７において、台座７１を設ける代わりに、リードフレームまたはリードフレームのダイパッドにザグリ加工を施すことによって、台座部分を形成することも可能である。
【００９９】
また、たとえば上述の実施の形態においては、第１半導体素子２０をＨＥＭＴとし、第２半導体素子をＳｉ系ＭＯＳＦＥＴとしたが、必ずしもこれに限定されるものではなく、種々の半導体素子を採用することが可能である。たとえば、第１半導体素子２０をＧａＮ系ＭＩＳＦＥＴとしたり、第１半導体素子２０や第２半導体素子３０を、ＳｉＣ系ジャンクションＦＥＴ（ＪＦＥＴ）などのＪＦＥＴとしたり、フライホイールダイオード（ＦＷＤ）とすることが可能である。また、第１半導体素子２０は横型の半導体素子に限られるものではなく、縦型の半導体素子としてもよい。
【符号の説明】
【０１００】
１０，８０  トランジスタ回路
１０Ｄ  ドレイン端子
１０Ｇ  ゲート端子
１０Ｒ  第４外部端子
１０Ｓ  ソース端子
１１，４２  下部放熱プレート
１２，１４  伝熱性接合剤
１３  導電性接合剤
１５，１６，１７  上部放熱プレート
１５ａ，１６ａ，１６ｂ，１６ｃ，１７ａ，１７ｂ  凸部
１８  リードフレーム
２０  第１半導体素子
２０Ｄ，３０Ｄ，５０Ｄ  ドレイン電極
２０Ｇ，３０Ｇ，５０Ｇ  ゲート電極
２０Ｓ，３０Ｓ，５０Ｓ  ソース電極
２１，３１，５１  平板基体
３０，５０  第２半導体素子
４１  ダイオード
４３  導電性支持体
６１  橋梁
７１  台座
７１ａ  絶縁膜
８１  双方向ダイオード
８１ａ，８１ｂ  第３半導体素子
８２  抵抗体
１００，２００，３００，４００，５００，６００，７００，９００  半導体デバイスパッケージ
Ｗ  ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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