(57)【要約】【課題】従来よりも少ない導電部材を有するブロックユニットを組み合わせることで、デジタル演算処理を実現する。【解決手段】複数のブロックユニット１と、複数のブロックユニット１を装着可能な基板２と、を備え、ブロックユニット１は、入力シリアル信号を受ける入力端子１０ａと、入力シリアル信号をパラレル信号に変換するシリアル／パラレル変換部１１と、パラレル信号に基づく演算処理を実行する演算処理部１２と、演算処理部における演算結果を出力シリアル信号に変換するパラレル／シリアル変換部１３と、出力シリアル信号を出力する出力端子１０ｃと、を有し、複数のブロックユニット１が基板２に装着された状態で、複数のブロックユニット１のうちの第１ブロックユニット１ｂの入力端子１０ａと、隣接する第２ブロックユニット１ａの出力端子１０ｃとが電気的に接続することを特徴とする、デジタル回路システム１００を提供する。【選択図】図１
2015230933.tif 000002
【特許請求の範囲】
【請求項１】
デジタル回路を内蔵する複数のブロックユニットと、前記複数のブロックユニットを装着可能な基板と、を備え、
前記ブロックユニットは、
入力シリアル信号を受ける入力端子と、
前記入力シリアル信号をパラレル信号に変換するシリアル／パラレル変換手段と、
前記パラレル信号に基づく演算処理を実行する演算処理手段と、
前記演算処理手段における演算結果を出力シリアル信号に変換するパラレル／シリアル変換手段と、
前記出力シリアル信号を出力する出力端子と、
を有し、
前記複数のブロックユニットが前記基板に装着された状態で、
前記複数のブロックユニットのうちの第１ブロックユニットの前記入力端子と、隣接する第２ブロックユニットの前記出力端子とが電気的に接続し、前記第１ブロックユニットの前記出力端子と、隣接する第３ブロックユニットの前記入力端子とが電気的に接続することを特徴とする、
デジタル回路システム。
【請求項２】
前記ブロックユニットは、
第１入力シリアル信号の入力を受ける第１入力端子と、
第２入力シリアル信号の入力を受ける第２入力端子と、
を有し、
前記演算処理手段は、前記第１入力シリアル信号及び前記第２入力シリアル信号の両方の入力が完了するまでは所定の値を出力し、前記第１入力シリアル信号及び前記第２入力シリアル信号の両方の入力が完了した後に前記演算処理を実行することを特徴とする、
請求項１に記載のデジタル回路システム。
【請求項３】
前記基板は、前記ブロックユニットが装着された状態における前記ブロックユニットの底面の中心に対して点対称となる位置に設けられている、前記ブロックユニットに基準電位を供給する複数の基板グランド端子を有することを特徴とする、
請求項１又は２に記載のデジタル回路システム。
【請求項４】
デジタル回路を有するブロックユニットであって、
パラレル信号に基づく演算処理を実行する演算処理手段と、
前記演算処理手段における演算結果を出力シリアル信号に変換するパラレル／シリアル変換手段と、
前記出力シリアル信号を出力する出力端子と、
を有し、
前記出力端子は、複数のブロックユニットを装着可能な基板に装着された、隣接する他のブロックユニットの入力端子と電気的に接続される位置に設けられていることを特徴とする、
ブロックユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路素子を内蔵する複数のブロックユニットを組み合わせてデジタル回路を構成するデジタル回路システム、及び上記のブロックユニットに関するものである。
【背景技術】
【０００２】
従来、トランジスタ、抵抗、コンデンサ等のアナログ回路素子を有する複数のブロック素子（以下ブロックユニットという）と、そのブロックユニットを自由に配置することができる基板とを備えた電子装置が知られている。特許文献１に記載された電子装置においては、各ブロックユニットの側面に導電部材が具備されており、導電部材を通して、隣接するブロック内の電子素子同士が電気的に接続される。基板には、ブロックユニットを固定するための多数の柱が、ブロックユニット最小単位である正方形の頂点に位置するように配置されている。このような構成により、はんだ付け等の接続処理をすることなく、基板上の自由な位置へのブロックユニットの着脱が可能であり、簡便に所望の電気回路を構成することができる。
【０００３】
また、特許文献２には、ブロックユニットがデジタルＩＣを内蔵する構成が記載されている。ブロックユニットがデジタルＩＣを内蔵することにより、ブロックユニットの配置によって異なる演算処理を実行することができる電子装置を実現できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公昭５１−４１４２３号公報
【特許文献２】特許第４１１３１４２号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ブロックユニットにデジタルＩＣを内蔵させた場合、それぞれのブロックユニットに内蔵されたデジタルＩＣの多数の端子同士を接続するために、ブロックユニットの側面に設ける導電部材が多数必要になる。例えば、１６ビット幅同士の加算機能を一つのブロックユニットで実現するには、２入力１出力として、１６ビット×３＝４８ビット分の導電部材をブロックユニットに設けることが必要となる。
【０００６】
その結果、導電部材のサイズを小さくしなければならないので、要求される製造精度が高くなり、ブロックユニット及び基板の製造コストが上がってしまう。また、一つの導電部材のサイズが小さいため、埃等の異物により接触不良が発生する可能性が高くなるという問題もある。また、導電部材の弾性力にばらつきがあるため、導電部材の数が増加すると、部材同士が圧接される接触面にずれや傾きが生じて、電気的な接続がなされない可能性もある。
【０００７】
さらに、隣接するブロックユニット同士は、１対１に対応するように複数の導電部材が配置されていなければならない。したがって、ブロックユニット同士の接続の自由度が低く、所望のデジタル回路を組み上げることが困難であるという問題もあった。
【０００８】
そこで、本発明はこれらの点に鑑みてなされたものであり、従来よりも少ない導電部材を有するブロックユニットを組み合わせることで、デジタル演算処理を実現することができるデジタル回路システムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の態様においては、デジタル回路を内蔵する複数のブロックユニットと、前記複数のブロックユニットを装着可能な基板と、を備え、前記ブロックユニットは、入力シリアル信号を受ける入力端子と、前記入力シリアル信号をパラレル信号に変換するシリアル／パラレル変換手段と、前記パラレル信号に基づく演算処理を実行する演算処理手段と、前記演算処理手段における演算結果を出力シリアル信号に変換するパラレル／シリアル変換手段と、前記出力シリアル信号を出力する出力端子と、を有し、前記複数のブロックユニットが前記基板に装着された状態で、前記複数のブロックユニットのうちの第１ブロックユニットの前記入力端子と、隣接する第２ブロックユニットの前記出力端子とが電気的に接続し、前記第１ブロックユニットの前記出力端子と、隣接する第３ブロックユニットの前記入力端子とが電気的に接続することを特徴とする、デジタル回路システムを提供する。
【００１０】
前記ブロックユニットは、第１入力シリアル信号の入力を受ける第１入力端子と、第２入力シリアル信号の入力を受ける第２入力端子と、を有し、前記演算処理手段は、前記第１入力シリアル信号及び前記第２入力シリアル信号の両方の入力が完了するまでは所定の値を出力し、前記第１入力シリアル信号及び前記第２入力シリアル信号の両方の入力が完了した後に前記演算処理を実行してもよい。
【００１１】
また、前記基板は、前記ブロックユニットが装着された状態における前記ブロックユニットの底面の中心に対して点対称となる位置に設けられている、前記ブロックユニットに基準電位を供給する複数の基板グランド端子を有していてもよい。
【００１２】
本発明の第２の態様においては、デジタル回路を有するブロックユニットであって、パラレル信号に基づく演算処理を実行する演算処理手段と、前記演算処理手段における演算結果を出力シリアル信号に変換するパラレル／シリアル変換手段と、前記出力シリアル信号を出力する出力端子と、を有し、前記出力端子は、複数のブロックユニットを装着可能な基板に装着された、隣接する他のブロックユニットの入力端子と電気的に接続される位置に設けられていることを特徴とする、ブロックユニットを提供する。
【発明の効果】
【００１３】
本発明によれば、従来よりも少ない導電部材を有するブロックユニットを組み合わせることでデジタル演算処理を実現することができるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係るデジタル回路システム１００の構成を示す図である。
【図２】基板２の構成を示す図である。
【図３】ブロックユニット１の構成を示す図である。
【図４】シリアル信号に含まれるフレームの一例を示す図である。
【図５】２タップＦＩＲフィルタ１５０の構成を示す図である。
【図６】２タップＦＩＲフィルタ１５０の動作タイミングチャートである。
【図７】１次ＩＩＲフィルタ１６０の構成を示す図である。
【図８】１次ＩＩＲフィルタ１６０の動作タイミングチャートである。
【図９】サイズが異なるブロックユニットを組み合わせて構成した回路を示す図である。
【図１０】第２の実施形態に係るデジタル回路システム２００の構成を示す図である。
【図１１】ブロックユニット３の底面側の斜視図である。
【図１２】基板４の平面図である。
【発明を実施するための形態】
【００１５】
＜第１の実施形態＞
［デジタル回路システム１００の概要］
図１は、第１の実施形態に係るデジタル回路システム１００の構成を示す図である。デジタル回路システム１００は、複数のブロックユニット１（ブロックユニット１ａ〜ブロックユニット１ｈ）と、複数のブロックユニット１を装着できる基板２とを備える。ブロックユニット１は、底面が正方形の直方体形状であり、側面に、隣接するブロックユニット１と接続するための導電性の端子１０が設けられている。端子１０は、例えば、側面の水平方向における中央位置を含む領域に形成されている。
【００１６】
複数のブロックユニット１が基板２に装着された状態で、ブロックユニット１の入力端子には、隣接する他のブロックユニット１の出力端子が電気的に接続され、ブロックユニット１は、他のブロックユニット１が出力する演算結果に基づいて、他のブロックユニット１と異なる演算処理を実行することができる。具体的には、ブロックユニット１はデジタル回路を内蔵しており、入力端子から入力されたシリアル信号に基づいて所定の演算処理を実行し、出力端子から演算結果を含むシリアル信号を出力する。ブロックユニット１が実行できる演算処理の種類は任意であり、例えば、１６ビット幅の加算、減算、積算、除算、比較、遅延である。ブロックユニット１は、単一の演算処理だけでなく、複数の演算処理を組み合わせた関数演算を実行してもよい。
【００１７】
図１における矢印は、信号が流れる向きを示している。ブロックユニット１ｂは、ブロックユニット１ａが出力したシリアル信号及びブロックユニット１ｅが出力したシリアル信号に基づく演算処理を実行し、演算結果を、ブロックユニット１ｃへと出力する。なお、複数のブロックユニット１の入力端子と出力端子とは、接触することにより電気的に接続されてもよく、基板２を介して電気的に接続されてもよい。
【００１８】
図２は、基板２の構成を示す図である。基板２は、ブロックユニット１を固定するための台座２１を複数有する。台座２１は、上面の中央に基板電源端子２２を有する。また、台座２１は、側面の四隅に、複数のブロックユニット１の基準電位を供給する基板グランド端子２３を有する。台座２１にブロックユニット１を差し込むように取り付けることにより、ブロックユニット１の内側に設けられたブロック電源端子（不図示）と基板電源端子２２とが電気的に接続されるとともに、ブロックユニット１の内側に設けられたブロックグランド端子（不図示）と基板グランド端子２３とが電気的に接続される。基板２には、それぞれの基板電源端子２２及び基板グランド端子２３と接続された定電圧源（不図示）が設けられており、基板電源端子２２を介してブロックユニット１に電源電圧を供給する。
【００１９】
ここで、図２に示されるように、基板電源端子２２及び基板グランド端子２３は、台座２１の上面の中心に対して点対称となる位置に形成されている。同様に、ブロックユニット１が有するブロック電源端子及びブロックグランド端子も、ブロックユニット１の底面の中心に対して点対称となる位置に形成されている。ブロックユニット１の電源端子及びグランド端子、並びに基板電源端子２２及び基板グランド端子２３がこのような位置に形成されていることにより、ブロックユニット１がどのような向きに取り付けられても、ブロックユニット１に電源電圧を供給することができる。
【００２０】
なお、図２に示す台座２１は、基板２の表面に対して凸形状となっているが、基板２の表面に対して凹形状であってもよい。この場合には、凹形状部の内側に基板電源端子及び基板グランド端子が形成され、ブロックユニット１の外側にブロック電源端子及びブロックグランド端子が形成され、ブロックユニット１は、凹形状部内で固定される。
【００２１】
［ブロックユニット１の構成］
図３は、ブロックユニット１の構成を示す図である。図３に示すブロックユニット１ｂは、端子１０ａ、端子１０ｂ、端子１０ｃ、シリアル／パラレル変換部１１ａ、シリアル／パラレル変換部１１ｂ、演算部１２、及びパラレル／シリアル変換部１３を有する。シリアル／パラレル変換部１１ａ、シリアル／パラレル変換部１１ｂ、演算部１２、及びパラレル／シリアル変換部１３は、単一の半導体デバイス（例えばＣＰＵ）に含まれていてもよく、複数の半導体デバイスで構成してもよい。
【００２２】
端子１０ａは、ブロックユニット１ａから出力されたシリアル信号の入力を受ける入力端子である。端子１０ｂは、ブロックユニット１ｅから出力されたシリアル信号の入力を受ける入力端子である。端子１０ｃは、ブロックユニット１ｃに対してシリアル信号を出力する出力端子である。端子１０ａ、端子１０ｂ及び端子１０ｃは、導電性部材により形成されている。
【００２３】
シリアル／パラレル変換部１１ａは、端子１０ａを介して入力されたシリアル信号ａをパラレル信号ｐａに変換する。シリアル／パラレル変換部１１ａは、パラレル変換後のパラレル信号ｐａを演算部１２へと出力する。シリアル／パラレル変換部１１ｂは、端子１０ｂを介して入力されたシリアル信号ｂをパラレル信号ｐｂに変換する。シリアル／パラレル変換部１１ｂは、パラレル変換後のパラレル信号ｐｂを演算部１２へと出力する。
【００２４】
演算部１２は、シリアル／パラレル変換部１１ａから入力されたパラレル信号ｐａと、シリアル／パラレル変換部１１ｂから入力されたパラレル信号ｐｂとに基づく演算処理を実行する。演算部１２は、演算処理の結果を含むパラレル信号ｐｃをパラレル／シリアル変換部１３へと出力する。
【００２５】
パラレル／シリアル変換部１３は、演算部１２から入力されたパラレル信号ｐｃをシリアル信号ｃに変換する。パラレル／シリアル変換部１３は、シリアル信号ｃを、端子１０ｃを介して次段のブロックユニット１ｃへと出力する。
【００２６】
図３に示すブロックユニット１ａは、ブロックユニット１ｂと同等の構成を有する。ただし、ブロックユニット１ａが有する演算部１２は、ブロックユニット１ｂが有する演算部１２と異なる演算処理を実行してもよい。また、ブロックユニット１ｃは、入力端子を１つのみ有する点でブロックユニット１ｂと異なる。ブロックユニット１ｄ及びブロックユニット１ｅは、入力端子を有しておらず、内部の演算部１２において生成されたパラレル信号をパラレル／シリアル変換部１３によってシリアル信号に変換してから出力する点で、ブロックユニット１ｂと異なる。
【００２７】
また、ブロックユニット１は、パラレル信号に基づく演算処理を実行する演算部１２と、演算部１２における演算結果を出力シリアル信号に変換するパラレル／シリアル変換部１３と、出力シリアル信号を出力する出力端子と、を有してもよい。このように、ブロックユニット１は、任意の数の端子１０、シリアル／パラレル変換部１１、及びパラレル／シリアル変換部１３を有してもよい。このような場合、複数のブロックユニット１が基板２に装着された状態で、ブロックユニット１が有する端子１０は、隣接するブロックユニット１の端子１０と電気的に接続される位置に設けられていてもよい。
【００２８】
［シリアル通信のフレーム］
図４は、ユニットブロック間で送受信されるシリアル信号を構成するフレームの一例を示す図である。フレームには、フレームの開始タイミングを示すＳＹＮＣと、送信データの種別を示すＣ／Ｖコードと、送信データＤＡＴＡと、誤り検出用のコードであるＣＲＣ（Cyclic Redundancy Check）コードとが含まれている。
【００２９】
ＳＹＮＣは、例えば、受信側のブロックユニット１においてビット同期を確立するために１と０とが繰り返されるプリアンブルと、ＳＹＮＣの終了位置を検出するためのフレーム同期パターンとを含んで構成されている。受信側のブロックユニット１は、例えばＰＬＬ（Phase Locked-Loop）回路を有し、プリアンブル期間においてビット同期を確立する。ビット同期が確立した後には、シリアル信号の変化点と、ブロックユニット１の内部クロックの変化点とが重ならない状態になるので、ブロックユニット１は、シリアル信号に含まれるデータを正しく取得することができる。
【００３０】
Ｃ／Ｖコードは、送信データが変数であるか定数であるかを示すコードである。Ｃ／Ｖコードが、送信データが定数であることを示している場合、送信データを受信したブロックユニット１は、内部レジスタに定数を保持する。このようにすることで、ブロックユニット１は、定数を繰り返して送信する必要がなくなる。なお、ブロックユニット１は、フレームにＣ／Ｖコードを設けないで、送信データが定数である場合も、所定のタイミングで定数を送信してもよい。
【００３１】
送信データＤＡＴＡの長さは、演算部１２が有するデータバスの幅の倍数であることが好ましく、例えば１６ビットの倍数である。
【００３２】
ＣＲＣコードは、送信するデータに基づいて生成されるコードであり、受信側のブロックユニット１は、ＣＲＣコードと、ＣＲＣコードを受信するまでに受信したデータに基づいて算出された値とを比較することで、正しくデータを受信できたか否かを判定することができる。ブロックユニット１は、データを正しく受信できなかったと判定した場合は、例えば受信したデータを用いないで、過去に受信したデータを用いるという例外処理を実行する。ブロックユニット１は、データを正しく受信できなかったと判定した場合に、後段のブロックユニット１に演算結果を出力しないで、エラーが発生したことを示すデータを送信してもよい。また、ブロックユニット１は、ＬＥＤのような発光素子を発光させることにより、エラーが発生したことを示してもよい。
【００３３】
以上のように、図４に示すフレームにより構成されるシリアル信号を送受信することで、ブロックユニット１は、外部からクロックの供給を受けることなく、シリアル信号が入力されるイベントが発生したことに同期して演算処理を実行することができる。
【００３４】
なお、上記の説明においては、ブロックユニット１がＰＬＬを内蔵し、受信したシリアル信号に同期したクロックを生成する構成について説明したが、基板２がクロック発生回路を有し、全てのブロックユニット１に共通クロックを供給してもよい。この場合、ブロックユニット１を基板２に取り付ける向きが制限されないように、共通クロックをブロックユニット１に供給する基板クロック端子は、基板電源端子２２及び基板グランド端子２３と同様に、台座２１の中心に対して点対称となる位置に設けることが好ましい。
【００３５】
＜実施例１＞
図５は、複数のブロックユニット１を組み合わせて構成した２タップＦＩＲ（Finite Impulse Response）フィルタ１５０の構成を示す図である。図６は、図５に示す２タップＦＩＲフィルタ１５０の動作タイミングチャートである。２タップＦＩＲフィルタ１５０は、ブロックユニット１５ａと、ブロックユニット１５ｂと、ブロックユニット１５ｃと、ブロックユニット１５ｄと、ブロックユニット１５ｅとを有する。
【００３６】
ブロックユニット１５ａは、演算部１２において、入力されたシリアル信号を所定の時間だけ遅延させる遅延処理を実行する。例えば、外部から時間Ｔごとに入力データ（Input）が入力される場合、ブロックユニット１５ａは、入力されたシリアル信号を時間Ｔ（以下、１サイクルという）だけ遅延させた遅延シリアル信号をブロックユニット１５ｅへと出力する。
【００３７】
ブロックユニット１５ｂは、内蔵する不揮発性メモリに記憶された定数Ｃ１をブロックユニット１５ｃへと出力する。同様に、ブロックユニット１５ｄは、内蔵する不揮発性メモリに記憶された定数Ｃ２をブロックユニット１５ｅへと出力する。なお、ブロックユニット１５ｂ及びブロックユニット１５ｄは、不揮発性メモリに定数Ｃ１及び定数Ｃ２を記憶する代わりに、定数Ｃ１及び定数Ｃ２をユーザが設定するための多ビットスイッチを有してもよい。
【００３８】
ブロックユニット１５ｃ及びブロックユニット１５ｅは、演算部１２において、入力される２つのシリアル信号に基づく乗算処理を実行する。具体的には、ブロックユニット１５ｃは、外部から入力された入力データと、ブロックユニット１５ｂから入力された定数Ｃ１とを乗算し、乗算結果をブロックユニット１５ｆへと出力する。また、ブロックユニット１５ｅは、ブロックユニット１５ａが出力した遅延シリアル信号と、ブロックユニット１５ｄから入力された定数Ｃ２とを乗算し、ブロックユニット１５ｆへと出力する。
【００３９】
ブロックユニット１５ｆにおける演算部１２は、入力される２つのシリアル信号に基づく加算処理を実行する。具体的には、ブロックユニット１５ｆは、ブロックユニット１５ｃにおける乗算結果と、ブロックユニット１５ｅにおける乗算結果とを加算し、外部に出力する（Output）。
【００４０】
図６においては、入力シリアル信号として、ｄ０→ｄ１→ｄ２→ｄ３の順に多ビットデータが入力される場合の動作を示している。遅延処理を実行するブロックユニット１ａは、内部に保持している１サイクル前の値を出力する（15a.out）。
【００４１】
入力シリアル信号は、乗算処理を実行するブロックユニット１５ｃにも供給される。ブロックユニット１５ｃは、定数Ｃ１と、外部から入力された多ビットデータとを乗算した値を出力する(15c.out)。ブロックユニット１５ｃが乗算結果を出力するタイミングは、多ビットデータの受信が完了したタイミングから乗算演算処理時間だけ遅延したタイミングとなる。
【００４２】
また、ブロックユニット１５ａにおいて１サイクル分遅延された多ビットデータは、ブロックユニット１５ｅに供給される。ブロックユニット１５ｅは、定数Ｃ２と、外部から入力された多ビットデータとを乗算した値を出力する(15e.out)。ブロックユニット１５ｅが乗算結果を出力するタイミングは、ブロックユニット１５ａが出力した多ビットデータの受信が完了したタイミングから乗算演算処理時間だけ遅延したタイミングとなる。
【００４３】
加算処理を実行するブロックユニット１５ｆには、ブロックユニット１５ｃにおける乗算結果とブロックユニット１５ｅにおける乗算結果とが入力され、ブロックユニット１５ｆは、これらを加算した値を出力する（Output）。ブロックユニット１５ｆが加算した値を出力するタイミングは、ブロックユニット１５ｅが出力した乗算結果の受信が完了したタイミングから加算演算処理時間だけ遅延したタイミングとなる。シリアル通信における１ビット分の伝送時間が入力信号の更新周期より十分短ければ、入力信号から所定の遅延時間後に出力が得られる。すなわち、同期クロックで動作させた場合と同じ結果が得られることになる。
【００４４】
＜実施例２＞
図７は、複数のブロックユニット１を組み合わせて構成した１次ＩＩＲ（Infinite Impulse Response）フィルタ１６０の構成を示す図である。図８は、図７に示す１次ＩＩＲフィルタ１６０の動作タイミングチャートである。
【００４５】
１次ＩＩＲフィルタ１６０は、ブロックユニット１６ａと、ブロックユニット１６ｂと、ブロックユニット１６ｃと、ブロックユニット１６ｄとを有する。ブロックユニット１６ａは加算処理を実行し、ブロックユニット１６ｂは遅延処理を実行し、ブロックユニット１６ｄは乗算処理を実行する。１次ＩＩＲフィルタ１６０においては、ブロックユニット１６ｂが出力した信号が、ブロックユニット１６ｄを介してブロックユニット１６ａにフィードバックされる。
【００４６】
ブロックユニット１６ａに入力信号が入力されてからブロックユニット１６ｂから遅延信号が出力されるまでの間、ブロックユニット１６ｂからブロックユニット１６ｄには信号が出力されない。したがって、ブロックユニット１６ｄは、乗算処理を実行することができず、デッドロック状態になってしまう。そこで、本実施形態におけるブロックユニット１６ｂは、リセットが解除された後に、ブロックユニット１６ａから信号が入力される前に所定の値を出力する。
【００４７】
具体的には、図８に示すように、リセット（ローアクティブ）直後に、ブロックユニット１６ｂからは初期値が出力される（16b.out）。ブロックユニット１６ｄは、ブロックユニット１６ｂから出力される初期値と、ブロックユニット１６ｃから出力される定数ｃとを受けて、乗算処理を実行し、乗算結果をブロックユニット１６ａへと出力する（16d.out）。
【００４８】
その後、ブロックユニット１６ａに入力データ（Input）が入力されると、ブロックユニット１６ａは、入力信号と、ブロックユニット１６ｄが出力する乗算結果との加算処理を実行し、加算結果をブロックユニット１６ｂへと出力する（16b.out）。ブロックユニット１６ｂは、ブロックユニット１６ａにおける加算結果を受けて、１サイクル遅延した情報を出力する（Output）。
【００４９】
なお、ブロックユニット１６ｂが、リセットが解除された後に所定の値を出力する代わりに、ブロックユニット１６ｄが、入力シリアル信号の状態によらず、所定の値を出力するようにしてもよい。具体的には、ブロックユニット１６ｄは、ブロックユニット１６ｃから入力される第１入力シリアル信号及びブロックユニット１６ｂから入力される第２入力シリアル信号の両方の入力が完了するまでは所定の値を出力する。ブロックユニット１６ｄは、第１入力シリアル信号及び第２入力シリアル信号の両方の入力が完了した後に、乗算処理を実行する。
このように、フィードバックを含むシステムにおいても、共通クロックを用いることなく所望の動作をすることが可能となる。
【００５０】
＜実施例３＞
図９は、サイズが異なるブロックユニットを組み合わせて構成した回路を示す図である。図９に示すブロックユニット１７ａは、図５及び図７に示したブロックユニットの２倍のサイズの長方形であり、４つの入力端子と１つの出力端子を有している。ブロックユニット１７ａは、４つの入力の加算結果を出力端子から出力する。また、ブロックユニット１７ｂは、図５及び図７に示したブロックユニットの４倍のサイズの正方形であり、デジタル／アナログコンバータとスピーカーとを内蔵している。このように、ブロックユニットの形状及びサイズは、入力端子及び出力端子の本数が多い場合、又は内蔵する回路規模が大きい場合に、端子数又は回路規模に応じた形状及びサイズにすることができる。
【００５１】
例えば、ブロックユニットの底面の形状は、図５及び図７に示したブロックユニットの整数倍の長方形であってもよい。ブロックユニットの底面の形状は、５角形又は６角形であってもよい。また、ブロックユニットの形状は、直方体形状でなく、面取りした８角柱であってもよい。
【００５２】
［第１の実施形態における効果］
以上のとおり、第１の実施形態に係るデジタル回路システム１００においては、ブロックユニット１が、シリアル／パラレル変換部１１ａ、シリアル／パラレル変換部１１ｂ、演算部１２、及びパラレル／シリアル変換部１３を有するので、隣接する複数のブロックユニット１は、従来よりも少ない数の導電部を介して入出力信号をやり取りして、デジタル演算処理を実行することができる。
【００５３】
また、基板２には、台座２１の中心に対して点対称となる位置に複数の基板電源端子２２及び基板グランド端子２３が設けられているので、ブロックユニット１を９０度単位で自在に回転させて基板２に装着させることができる。したがって、複数のブロックユニット１を組み合わせて、さまざまなデジタル回路を柔軟に構成することができる。
【００５４】
＜第２の実施形態＞
図１０は、第２の実施形態に係るデジタル回路システム２００の構成を示す図である。デジタル回路システム２００は、ブロックユニット３と、基板４とを含んで構成される。基板４は、複数の台座４１を有する。台座４１は、上面に、基板電源端子４２、基板グランド端子４３、及び基板クロック端子４４が設けられている点で、第１の実施形態における台座２１と異なる。基板電源端子４２、基板グランド端子４３及び基板クロック端子４４は、ブロックユニット３が装着された状態におけるブロックユニット３の底面の中心、すなわち台座４１の中心に対して点対称となる位置に複数設けられている。基板グランド端子４３の外側には、ブロックユニット３の入力端子及び出力端子と接続される入出力端子４５が設けられている。
【００５５】
図１１は、ブロックユニット３の底面側の斜視図である。ブロックユニット３は、基板４と接続される側に凹部が形成されており、凹部には、基板電源端子４２、基板グランド端子４３及び基板クロック端子４４と接続される、ピン形状のブロック電源端子３２、ブロックグランド端子３３及びブロッククロック端子３４が設けられている。
【００５６】
ブロック電源端子３２は、台座４１に設けられた複数の基板電源端子４２のうちのいずれかに接続される。ブロックグランド端子３３は、台座４１に設けられた複数の基板グランド端子４３のうちのいずれかに接続される。ブロッククロック端子３４は、台座４１に設けられた複数の基板クロック端子４４のうちのいずれかに接続される。すなわち、ブロックユニット３を９０度単位で回転させた場合に、いずれの向きにおいても、ブロックユニット３のブロック電源端子３２、ブロックグランド端子３３及びブロッククロック端子３４は、基板電源端子４２、基板グランド端子４３及び基板クロック端子４４と接続される。
【００５７】
また、ブロックユニット３は、端子３５ａ、端子３５ｂ及び端子３５ｃを有する。端子３５ａ、端子３５ｂ及び端子３５ｃは、それぞれ入力端子又は出力端子である。
【００５８】
図１２は、基板４の平面図である。図１２に示すように、台座４１の中心に対して点対称となる位置に設けられた複数の基板グランド端子４３は、互いに導電パターンにより接続されている。また、複数の基板クロック端子４４も、互いに導電パターンにより接続されている。入出力端子４５は、隣接する台座４１における最も近い位置の入出力端子４５と電気的に接続されている。
【００５９】
［第２の実施形態における効果］
以上のとおり、第２の実施形態に係るデジタル回路システム２００においては、基板４の台座４１の面上に複数の基板電源端子４２及び基板グランド端子４３が設けられているので、製造コストをさらに下げることができる。
【００６０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６１】
例えば、第１の実施形態において、ブロックユニット１がＰＬＬ回路を内蔵する構成について説明したが、基板２からクロックの供給を受けることなくブロックユニット１を動作させる構成は、これに限らず、任意の非同期シリアル通信方式を用いることができる。一例として、ブロックユニット１が、シリアル通信のビットレートよりも高い周波数の発振器を内蔵し、シリアル信号におけるデータ変化点を検出することによりデータを再生してもよい。
【符号の説明】
【００６２】
１・・・ブロックユニット、２・・・基板、３・・・ブロックユニット、４・・・基板、１０・・・端子、１１・・・シリアル／パラレル変換部、１２・・・演算部、１３・・・パラレル／シリアル変換部、１５、１６、１７・・・ブロックユニット、２１・・・台座、２２・・・基板電源端子、２３・・・基板グランド端子、３２・・・ブロック電源端子、３３・・・ブロックグランド端子、３４・・・ブロッククロック端子、３５・・・端子、４１・・・台座、４２・・・基板電源端子、４３・・・基板グランド端子、４４・・・基板クロック端子、４５・・・入出力端子、１００・・・デジタル回路システム、１５０・・・フィルタ、１６０・・・フィルタ、２００・・・デジタル回路システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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