(57)【要約】【課題】信号処理装置における演算負荷の増大を回避して記憶容量の浪費を抑制する。【解決手段】記憶装置は、データを記憶するメモリと、外部の装置から供給される既定のデータ幅からなる複数の数値データの列により構成される数値データ列から、複数の数値データそれぞれに含まれる有効データを抽出する有効データ抽出部と、有効データ抽出部により抽出された複数の有効データが連続的に配置されるように、メモリに有効データを書き込む処理を行う書き込み処理部とを備える。本技術は、例えば、複数の信号処理装置からアクセスされる記憶装置に適用できる。【選択図】図４
2015219544.tif 000002
【特許請求の範囲】
【請求項１】
外部の装置から供給される既定のデータ幅からなる複数の数値データの列により構成される数値データ列から、複数の前記数値データそれぞれに含まれる有効データを抽出する有効データ抽出部と、
前記有効データ抽出部により抽出された複数の前記有効データが連続的に配置されるように、データを記憶するメモリに前記有効データを書き込む処理を行う書き込み処理部と
を備えるデータ処理装置。
【請求項２】
前記数値データ列の書き込みを要求するコマンドとともに供給される既定のデータ幅の前記数値データ列を記憶させる領域を指定するアドレスを、前記規定のデータ幅とは異なるアクセス単位を有する前記メモリ上の実際のアドレスおよびビット位置に変換する書き込みアドレス変換部
をさらに備え、
前記書き込み処理部は、前記書き込みアドレス変換部により変換された前記メモリ上の実際のアドレスに、複数の前記有効データを書き込む処理を行う
請求項１に記載のデータ処理装置。
【請求項３】
前記メモリから読み出された複数の前記有効データを、前記規定のデータ幅に拡張する拡張部
をさらに備える請求項１に記載のデータ処理装置。
【請求項４】
前記数値データ列の読み出しを要求するコマンドとともに供給される既定のデータ幅の前記数値データ列が記憶されている領域を指定するアドレスを、前記規定のデータ幅とは異なるアクセス単位を有する前記メモリ上の実際のアドレスおよびビット位置に変換する読み出しアドレス変換部
をさらに備え、
前記拡張部には、前記読み出しアドレス変換部により変換された前記メモリ上の実際のアドレスに従って、前記メモリから読みされた複数の前記有効データが供給される
請求項３に記載のデータ処理装置。
【請求項５】
前記書き込み処理部は、既定のデータ幅の前記数値データ列から抽出された有効データが、前記メモリのアクセス単位となるまで一時的に保持する一時バッファを有する
請求項４に記載のデータ処理装置。
【請求項６】
外部の装置から供給される既定のデータ幅からなる複数の数値データの列により構成される数値データ列から、複数の前記数値データそれぞれに含まれる有効データを抽出し、
抽出された複数の前記有効データが連続的に配置されるように、データを記憶するメモリに前記有効データを書き込む処理を行う
ステップを含むデータ処理方法。
【請求項７】
外部の装置から供給される既定のデータ幅からなる複数の数値データの列により構成される数値データ列から、複数の前記数値データそれぞれに含まれる有効データを抽出し、
抽出された複数の前記有効データが連続的に配置されるように、データを記憶するメモリに前記有効データを書き込む処理を行う
ステップを含むデータ処理をコンピュータに実行させるプログラム。
【請求項８】
データを記憶するメモリと、
外部の装置から供給される既定のデータ幅からなる複数の数値データの列により構成される数値データ列から、複数の前記数値データそれぞれに含まれる有効データを抽出する有効データ抽出部と、
前記有効データ抽出部により抽出された複数の前記有効データが連続的に配置されるように、前記メモリに書き込む処理を行う書き込み処理部と
を備える記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、データ処理装置、データ処理方法、プログラム、および記憶装置に関し、特に、信号処理装置における演算負荷の増大を回避して記憶容量の浪費を抑制することができるようにしたデータ処理装置、データ処理方法、プログラム、および記憶装置に関する。
【背景技術】
【０００２】
従来、信号処理システムは、例えば、複数台の信号処理装置がバスを介して記憶装置に接続されて構成され、複数台の信号処理装置と記憶装置との間で、所定の規格により定められた規定のデータ幅の数値データがバスを介して伝送される。そして、記憶装置には、その既定のデータ幅でデータが格納される。
【０００３】
ところで、デジタル信号処理において取り扱う数値データの有効桁ビットは、規定のデータ幅の一部のみであり、デジタル信号処理において数値データを記憶装置に格納する際、信号処理を行う上で有効なデータ幅以上のデータ幅で数値データが記憶装置に格納される。このため、信号処理を行う上で無効なデータも記憶装置に格納されることとなり、記憶装置の記憶容量が浪費されることになる。
【０００４】
そこで、例えば、信号処理装置が、有効データだけのデータ列を生成するようなデータ整形処理を行い、その整形後のデータ列を記憶装置に伝送することで、記憶装置に無効なデータが格納されることを回避して、記憶容量の浪費を抑制することができる。
【０００５】
例えば、特許文献１には、SIMD（Single Instruction Multiple Data）型のマイクロプロセッサに対してレジスタのビット幅よりも少ないビット幅のデータを、レジスタにパックして転送する発明が開示されている。
【０００６】
また、特許文献２には、バス上のデータ処理ユニットからの最大ビット数よりも少ない複数のデータワードからのデータビットを、同一のバスサイクルにおいてデータライン上に組み合わせて配置する発明が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３５０９０７号公報
【特許文献２】特開２００７−５１１８２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したように信号処理装置においてデータ整形処理を行う構成では、信号処理装置における演算負荷が増大することになる。また、複数台の信号処理装置が記憶装置にアクセスする構成では、信号処理装置それぞれにおいてデータ整形処理を行う必要があり、回路規模や演算負荷などが増大することになる。
【０００９】
本開示は、このような状況に鑑みてなされたものであり、信号処理装置における演算負荷の増大を回避して記憶容量の浪費を抑制することができるようにするものである。
【課題を解決するための手段】
【００１０】
本開示の一側面のデータ処理装置は、外部の装置から供給される既定のデータ幅からなる複数の数値データの列により構成される数値データ列から、複数の前記数値データそれぞれに含まれる有効データを抽出する有効データ抽出部と、前記有効データ抽出部により抽出された複数の前記有効データが連続的に配置されるように、データを記憶するメモリに前記有効データを書き込む処理を行う書き込み処理部とを備える。
【００１１】
本開示の一側面のデータ処理方法またはプログラムは、外部の装置から供給される既定のデータ幅からなる複数の数値データの列により構成される数値データ列から、複数の前記数値データそれぞれに含まれる有効データを抽出し、抽出された複数の前記有効データが連続的に配置されるように、データを記憶するメモリに前記有効データを書き込む処理を行うステップを含む。
【００１２】
本開示の一側面の記憶装置は、  データを記憶するメモリと、外部の装置から供給される既定のデータ幅からなる複数の数値データの列により構成される数値データ列から、複数の前記数値データそれぞれに含まれる有効データを抽出する有効データ抽出部と、前記有効データ抽出部により抽出された複数の前記有効データが連続的に配置されるように、前記メモリに書き込む処理を行う書き込み処理部とを備える。
【００１３】
本開示の一側面においては、外部の装置から供給される既定のデータ幅からなる複数の数値データの列により構成される数値データ列から、複数の数値データそれぞれに含まれる有効データが抽出され、それらの複数の有効データが連続的に配置されるように、データを記憶するメモリに有効データを書き込む処理が行われる。
【発明の効果】
【００１４】
本開示の一側面によれば、信号処理装置における演算負荷の増大を回避して記憶容量の浪費を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本技術を適用した信号処理システムの一実施の形態の構成例を示すブロック図である。
【図２】数値データの一例を示す図である。
【図３】従来の記憶装置に格納される数値データ列の例を示す図である。
【図４】記憶装置の第１の構成例を示すブロック図である。
【図５】記憶装置において行われるデータ処理を説明するフローチャートである。
【図６】記憶装置の第２の構成例を示すブロック図である。
【図７】アドレス変換処理について説明する図である。
【図８】コンピュータのハードウエアの構成例を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１７】
図１は、本技術を適用した信号処理システムの一実施の形態の構成例を示すブロック図である。なお、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【００１８】
図１において、信号処理システム１１は、複数台の情報処理装置１２が、例えば、図１の構成例では３台の情報処理装置１２−１乃至１２−３が、バス１３を介して記憶装置１４に接続されて構成される。
【００１９】
情報処理装置１２−１乃至１２−３は、情報処理を実行するデジタルシグナルプロセッサを有してそれぞれ構成されており、所定のデータを記憶装置１４に一時的に記憶させ、情報処理において必要となるデータを記憶装置１４から読み出して情報処理を行う。
【００２０】
バス１３は、情報処理装置１２−１乃至１２−３と記憶装置１４との間で、所定の規格で定められた規定のデータ幅のデータを伝送する伝送路である。
【００２１】
記憶装置１４は、データ整形処理部１５および内部メモリ１６を備えて構成され、情報処理装置１２−１乃至１２−３との間で、バス１３を介して、規定のデータ幅のデータをやり取りする。
【００２２】
データ整形処理部１５は、情報処理装置１２−１乃至１２−３から受け取った数値データを、内部メモリ１６に効率良く格納することができるようにデータ整形処理を行った後、内部メモリ１６に記憶させる。また、データ整形処理部１５は、情報処理装置１２−１乃至１２−３からの要求に応じて、内部メモリ１６に記憶されている数値データを読み出して情報処理装置１２−１乃至１２−３に供給する。
【００２３】
内部メモリ１６は、情報処理装置１２−１乃至１２−３が情報処理を行う際に用いる数値データを適宜記憶する。
【００２４】
ここで、図２には、信号処理システム１１において、バス１３を介して伝送される既定のデータ幅の数値データが示されている。
【００２５】
図２には、１６ビットの数値データのうちの１１ビットが有効であるデータ構成の一例が示されている。図２の例では、最上位ビット（MSB：Most Significant Bit）から３ビットまでが無効データとされ、４ビットから１４ビットまでが有効データとされ、１５ビットから最下位ビット（LSB: Least Significant Bit）までが無効データとされる。
【００２６】
従来、図２に示すような数値データから構成される数値データ列を記憶装置に記憶させる場合、例えば、図３に示すように、無効データも含めて記憶装置に格納されていた。そのため、信号処理を行う上では無効なデータも記憶装置に格納されることとなり、記憶装置の記憶容量を浪費することになっていた。
【００２７】
これに対し、信号処理システム１１では、記憶装置１４において、データ整形処理部１５が、データ整形処理により有効データのみを抽出することで、内部メモリ１６に有効データのみを記憶させることができ、記憶容量が浪費することを回避することができる。
【００２８】
次に、図４は、記憶装置１４の第１の構成例を示すブロック図である。
【００２９】
記憶装置１４は、数値データの書き込みを要求するコマンドとともに、規定のデータ幅からなる数値データの列により構成される数値データ列、および、数値データ列を記憶させる記憶領域を指定するアドレスが供給されと、数値データを記憶する。また、記憶装置１４は、数値データの読み出しを要求するコマンドとともに、読み出しの対象となる数値データが記憶されているアドレスが供給されると、数値データを読み出して送出する。
【００３０】
図４に示すように、データ整形処理部１５は、有効データ抽出処理部２１、内部メモリコントローラ２２、およびビット拡張部２３を備えて構成される。
【００３１】
有効データ抽出処理部２１は、例えば、図１の情報処理装置１２がバス１３を介して書き込みデータとして、規定のデータ幅からなる数値データの列により構成される数値データ列を送信すると、その数値データ列を取得する。そして、有効データ抽出処理部２１は、取得した数値データ列から、信号処理を行う上で有効なビットのみを取り出すための事前処理として、丸め処理やクリップ処理などの有効データ抽出処理を行う。その後、有効データ抽出処理部２１は、有効データ抽出処理により数値データ列から抽出した有効データを、内部メモリコントローラ２２に供給する。
【００３２】
内部メモリコントローラ２２は、有効データ抽出処理部２１が抽出した有効データをパッキングして、数値データの書き込みを要求するコマンドとともに供給されたアドレスに基づいて、有効データを内部メモリ１６に書き込む。このとき、内部メモリコントローラ２２は、例えば、内部メモリ１６のアクセス単位が有効データのデータ幅に一致するように制御し、有効データの間に隙間が生じないように、有効データが連続的に配置されるように内部メモリ１６に書き込む。
【００３３】
また、内部メモリコントローラ２２は、数値データの読み出しを要求するコマンドとともに供給されたアドレスに基づいて、読み出しの対象となる複数の有効データを内部メモリ１６から読み出し、ビット拡張部２３に供給する。
【００３４】
ビット拡張部２３は、内部メモリコントローラ２２により読み出された有効データを、バス１３を介して伝送するために必要な既定のデータ幅に拡張する。そして、ビット拡張部２３は、その拡張後の数値データの列により構成される数値データ列を、図１のバス１３を介して情報処理装置１２に供給する。
【００３５】
以上のように構成される記憶装置１４では、有効データ抽出処理部２１が、規定のデータ幅の数値データ列から有効データを抽出し、内部メモリコントローラ２２が、有効データが連続的に配置されるように内部メモリ１６に書き込むことができる。これにより、内部メモリ１６の記憶容量の使用量を削減し、記憶容量の浪費を抑制することができる。
【００３６】
また、記憶装置１４においてデータ整形処理を行うことで、情報処理装置１２がデータ整形処理を施し、処理後のデータ列を伝送するような構成と比較して、情報処理装置１２の演算負荷の増大を回避することができる。特に、記憶装置１４において、データ整形処理部１５を専用のハードウエアで構成することによって、より低負荷で処理を高速化することができる。
【００３７】
さらに、図１の信号処理システム１１では、情報処理装置１２−１乃至１２−３から供給される数値データ列に対し、記憶装置１４においてデータ整形処理を行うことができる。従って、信号処理システム１１は、例えば、複数台の情報処理装置それぞれにおいてデータ整形処理が行われる構成の信号処理システムと比較して、システム全体として、回路規模や演算負荷などの増大を回避して記憶容量の浪費を抑制することができる。
【００３８】
具体的には、例えば、記憶装置１４は、外部の情報処理装置１２との間で２４ビットの有効データ幅を持つ３２ビット幅のデータ線で接続され、記憶装置１４の内部メモリ１６は、２４ビット幅のデータを入出力する。そして、記憶装置１４へのデータの書き込み時、記憶装置１４は、書き込みデータとして３２ビット幅の数値データと、書き込み先のアドレスとを受け取り、有効データ抽出処理部２１は、２４ビット幅の有効データを抽出する。その後、内部メモリコントローラ２２が、その２４ビット幅の有効データを内部メモリ１６に対して書き込みを行う。
【００３９】
一方、記憶装置１４からのデータの読み出し時、記憶装置１４は読み出し先のアドレスを受け取り、内部メモリコントローラ２２は内部メモリ１６に対して読み出し要求を行って、内部メモリ１６から２４ビット幅の有効データが読み出される。そして、ビット拡張部２３は、読み出された２４ビット幅の有効データをビット拡張により３２ビットの数値データにし、読み出しデータとして記憶装置１４から３２ビット幅の数値データが送出される。
【００４０】
このように、記憶装置１４では、アクセス単位が２４ビットの内部メモリ１６に対し、３２ビット幅の数値データから抽出された２４ビット幅の有効データを記憶させることで、有効データを隙間なく連続的に書き込むことができる。これにより、内部メモリ１６に効率良くデータを格納することができる。
【００４１】
また、情報処理装置１２側では、従来と同様に、３２ビット幅の数値データを扱うことができ、バス界面ではデータを詰めていない状態で見えるため、信号処理システム１１では、汎用性を失うことなく記憶装置１４を利用することができる。
【００４２】
次に、図５は、記憶装置１４において行われるデータ処理を説明するフローチャートである。
【００４３】
例えば、情報処理装置１２からバス１３を介して記憶装置１４にコマンドが供給されると処理が開始される。ステップＳ１１において、記憶装置１４のデータ整形処理部１５は、供給されたコマンドが書き込みを要求するコマンドであるか否か、即ち、数値データの書き込みが要求されたか否かを判定する。
【００４４】
ステップＳ１１において、書き込みが要求されたと判定された場合、処理はステップＳ１２に進み、有効データ抽出処理部２１は、書き込みを要求するコマンドとともに供給された書き込みの対象となる数値データ列を取得する。
【００４５】
ステップＳ１３において、有効データ抽出処理部２１は、ステップＳ１２で取得した数値データ列から有効データを抽出する有効データ抽出処理を行い、抽出した有効データを内部メモリコントローラ２２に供給する。
【００４６】
ステップＳ１４において、内部メモリコントローラ２２は、書き込みを要求するコマンドとともに供給されたアドレスに基づいて、ステップＳ１３で有効データ抽出処理部２１から供給された有効データを内部メモリ１６に書き込む。このとき、内部メモリコントローラ２２は、有効データが連続的に配置されるように内部メモリ１６に書き込むような制御を行う。そして、ステップＳ１４の処理後、処理は終了される。
【００４７】
一方、ステップＳ１１において、書き込みが要求されていないと判定された場合、処理はステップＳ１５に進む。ステップＳ１５において、データ整形処理部１５は、供給されたコマンドが読み出しを要求するコマンドであるか否か、即ち、数値データの読み出しが要求されたか否かを判定する。
【００４８】
ステップＳ１５において、読み出しが要求されていないと判定された場合には処理は終了され、読み出しが要求されたと判定された場合、処理はステップＳ１６に進む。
【００４９】
ステップＳ１６において、内部メモリコントローラ２２は、読み出しを要求するコマンドとともに供給されたアドレスに基づいて、読み出しの対象となる有効データを内部メモリ１６から読み出してビット拡張部２３に供給する。
【００５０】
ステップＳ１７において、ビット拡張部２３は、ステップＳ１６において内部メモリコントローラ２２から供給された有効データのビット数を拡張して、規定のデータ幅の数値データに整形する。
【００５１】
ステップＳ１８において、ビット拡張部２３は、規定のデータ幅の数値データを送出し、バス１３を介して情報処理装置１２に供給する。そして、ステップＳ１８の処理後、処理は終了される。
【００５２】
次に、図６は、記憶装置１４の第２の構成例を示すブロック図である。
【００５３】
なお、図６に示す記憶装置１４Ａにおいて、図４の記憶装置１４と共通する構成については同一の符号を付し、その詳細な説明は省略する。即ち、記憶装置１４Ａは、内部メモリ１６、有効データ抽出処理部２１、内部メモリコントローラ２２、およびビット拡張部２３を備えて構成される点で、図４の記憶装置１４と共通する。
【００５４】
但し、記憶装置１４Ａは、データ整形処理部１５Ａがアドレス変換部２４を備える点で、図４の記憶装置１４と異なる構成となっている。
【００５５】
アドレス変換部２４は、書き込みを要求するコマンドとともにアドレスが供給されると、そのアドレスを、内部メモリ１６上に有効データが隙間なく敷き詰められるような内部メモリ１６上の実際のアドレスとビット位置の組み合わせに変換するアドレス変換処理を行い、変換後のアドレスとビット位置を内部メモリコントローラ２２に供給する。また、アドレス変換部２４は、読み出しを要求するコマンドとともにアドレスが供給されると、そのアドレスに対して、書き込み時と同様のアドレス変換処理を行い、変換後のアドレスとビット位置を内部メモリコントローラ２２に供給する。
【００５６】
ここで、図７を参照して、アドレス変換部２４によるアドレス変換処理について説明する。
【００５７】
例えば、記憶装置１４Ａは、情報処理装置１２から３２ビット幅の数値データを受け取り、２４ビット幅の有効データを抽出する。このとき、内部メモリ１６のアクセス単位が３２ビットである場合、有効データのビット幅（２４ビット）の倍数ではないため、内部メモリ１６のアクセス単位を跨ぐデータ配置を実現するように、書き込みアドレスが、内部メモリ１６上のアドレスとビット位置の組に変換される。このとき、図７に示すように、情報処理装置１２から記憶装置１４Ａへ渡された１つのアドレスが内部メモリ１６上の１組のアドレスとビット位置に変換されることがある。
【００５８】
例えば、図７に示す例では、アドレス１は、内部メモリ１６上のアドレス０と３２番目のビット位置とに変換され、アドレス２は、内部メモリ１６上のアドレス１と１６番目のビット位置とに変換される。さらに、アドレス３は、内部メモリ１６上のアドレス２と８番目のビット位置とに変換され、アドレス４は、内部メモリ１６上のアドレス３と０番目のビット位置とに変換され、以下、同様にアドレスの変換が繰り替えされる。これにより、書き込みアドレスが、隙間なく詰められたアドレスとビット位置とに変換される。
【００５９】
なお、例えば、内部メモリ１６として、SRAM（Static Random Access Memory）を使用して記憶装置１４を設計する場合など、図４を参照して説明したように、数値データの有効なデータ幅と内部メモリ１６のアクセス単位を一致させることができるため、アドレス変換部２４によるアドレス変換処理は不要である。つまり、SRAM以外の半導体メモリを使用する場合、記憶装置１４Ａのようにアドレス変換部２４を設ける必要がある。
【００６０】
また、具体的には、記憶装置１４Ａは、外部の情報処理装置１２との間で２４ビットの有効データ幅を持つ３２ビット幅のデータ線で接続され、記憶装置１４Ａの内部メモリ１６は、１２８ビット幅のデータを入出力する。そして、記憶装置１４Ａへのデータの書き込み時、記憶装置１４Ａは、３２ビット幅の数値データおよび書き込み先のアドレスを受け取り、有効データ抽出処理部２１は、２４ビット幅の有効データを抽出する。さらに、アドレス変換部２４は、内部メモリ１６上で２４ビット幅の有効データの列が隙間なく敷き詰められるようなアドレスとビット位置との組に変換する。その後、内部メモリコントローラ２２が、その２４ビット幅の有効データを内部メモリ１６に対して書き込みを行う。
【００６１】
このとき、例えば、内部メモリ１６に、リードモディファイライトのような１２８ビットのデータ幅のうち２４ビットのデータ幅の有効データの書き込み要求が行われ、内部メモリ１６にデータが書き込まれる。また、１２８ビットは２４ビットで割り切れないため、内部メモリ１６上のデータが１２８ビット境界を跨ぐ場合がある。この場合、内部メモリコントローラ２２への１回の書き込み要求が、内部メモリ１６への２回の書き込み要求に分割される。
【００６２】
一方、記憶装置１４Ａからのデータの読み出し時、記憶装置１４Ａは読み出し先のアドレスを受け取り、アドレス変換部２４は、その読み出し先のアドレスを内部メモリ１６上のアドレスとビット位置との組に変換する。そして、内部メモリコントローラ２２は、変換後のアドレスとビット位置との組に従って、内部メモリ１６に対して読み出し要求を行って、内部メモリ１６から１２８ビット幅の有効データが読み出される。また、１２８ビットは２４ビットで割り切れないため、内部メモリ１６上のデータが１２８ビット境界を跨ぐ場合がある。この場合、内部メモリコントローラ２２への１回の読み出し要求が、内部メモリ１６への２回の読み出し要求に分割される。
【００６３】
その後、読み出された１２８ビットのデータから２４ビット幅の有効データが内部メモリコントローラ２２からビット拡張部２３に入力され、ビット拡張により３２ビットの数値データが出力される。そして、記憶装置１４Ａは、読み出しデータとして３２ビット幅の数値データを送出する。
【００６４】
ここで、データ転送がバーストアクセスの場合は、内部メモリコントローラ２２に、データを一時的に保持する一時バッファを用意することで、内部メモリ１６へのアクセス回数を削減することができる。この方法では、記憶装置１４Ａへの書き込み要求時は、内部メモリ１６への書き込みデータが、内部メモリコントローラ２２の一時バッファに蓄えられる。そして、内部メモリコントローラ２２の一時バッファに１２８ビットのデータが溜まるか、もしくは書き込みトランザクションの終了が通知された場合に、内部メモリ１６への書き込みが行われる。
【００６５】
また、記憶装置１４Ａからの読み込み要求時は、内部メモリ１６からの読み出しデータが内部メモリコントローラ２２の一時バッファに蓄えられる。そして、内部メモリコントローラ２２の一時バッファから２４ビットずつデータが読み出されてビット拡張部２３に入力され、内部メモリコントローラ２２の一時バッファが空になると、再度、内部メモリ１６からデータが読み出される。
【００６６】
このように、記憶装置１４Ａでは、内部メモリ１６のアクセス単位が有効データのビット幅と異なっていても、アドレス変換部２４によりアドレス変換処理を行うことによって、有効データを隙間なく連続的に内部メモリ１６に記憶させることができる。
【００６７】
なお、上述のフローチャートを参照して説明した各処理は、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。また、プログラムは、１のCPUにより処理されるものであっても良いし、複数のCPUによって分散処理されるものであっても良い。
【００６８】
また、上述した一連の処理は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、専用のハードウエアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能なコンピュータなどに、プログラムが記録されたプログラム記録媒体からインストールされる。
【００６９】
図８は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。
【００７０】
コンピュータ１０１において、CPU（Central Processing Unit）１０２，ROM（Read Only Memory）１０３，RAM（Random Access Memory）１０４、およびEEPROM（Electronically Erasable and Programmable Read Only Memory）１０５は、バス１０６により相互に接続されており、それらは、入出力インタフェース１０７を介して外部とデータを送受信することができる。
【００７１】
以上のように構成されるコンピュータ１０１では、CPU１０２が、例えば、ROM１０３またはEEPROM１０５に記憶されているプログラムを、バス１０６を介して、RAM１０４にロードして実行することにより、上述した一連の処理が行われる。なお、コンピュータ１０１が実行するプログラムは、例えば、入出力インタフェース１０７を介して、EEPROM１０５にインストールしたりアップデートしたりすることができる。
【００７２】
なお、本技術は以下のような構成も取ることができる。
（１）
外部の装置から供給される既定のデータ幅からなる複数の数値データの列により構成される数値データ列から、複数の前記数値データそれぞれに含まれる有効データを抽出する有効データ抽出部と、
前記有効データ抽出部により抽出された複数の前記有効データが連続的に配置されるように、データを記憶するメモリに前記有効データを書き込む処理を行う書き込み処理部と
を備えるデータ処理装置。
（２）
前記数値データ列の書き込みを要求するコマンドとともに供給される既定のデータ幅の前記数値データ列を記憶させる領域を指定するアドレスを、前記規定のデータ幅とは異なるアクセス単位を有する前記メモリ上の実際のアドレスおよびビット位置に変換する書き込みアドレス変換部
をさらに備え、
前記書き込み処理部は、前記書き込みアドレス変換部により変換された前記メモリ上の実際のアドレスに、複数の前記有効データを書き込む処理を行う
上記（１）に記載のデータ処理装置。
（３）
前記メモリから読み出された複数の前記有効データを、前記規定のデータ幅に拡張する拡張部
をさらに備える上記（１）または（２）に記載のデータ処理装置。
（４）
前記数値データ列の読み出しを要求するコマンドとともに供給される既定のデータ幅の前記数値データ列が記憶されている領域を指定するアドレスを、前記規定のデータ幅とは異なるアクセス単位を有する前記メモリ上の実際のアドレスおよびビット位置に変換する読み出しアドレス変換部
をさらに備え、
前記拡張部には、前記読み出しアドレス変換部により変換された前記メモリ上の実際のアドレスに従って、前記メモリから読みされた複数の前記有効データが供給される
上記（３）に記載のデータ処理装置。
（５）
前記書き込み処理部は、既定のデータ幅の前記数値データ列から抽出された有効データが、前記メモリのアクセス単位となるまで一時的に保持する一時バッファを有する
上記（４）に記載のデータ処理装置。
（６）
外部の装置から供給される既定のデータ幅からなる複数の数値データの列により構成される数値データ列から、複数の前記数値データそれぞれに含まれる有効データを抽出し、
抽出された複数の前記有効データが連続的に配置されるように、データを記憶するメモリに前記有効データを書き込む処理を行う
ステップを含むデータ処理方法。
（７）
外部の装置から供給される既定のデータ幅からなる複数の数値データの列により構成される数値データ列から、複数の前記数値データそれぞれに含まれる有効データを抽出し、
抽出された複数の前記有効データが連続的に配置されるように、データを記憶するメモリに前記有効データを書き込む処理を行う
ステップを含むデータ処理をコンピュータに実行させるプログラム。
（８）
データを記憶するメモリと、
外部の装置から供給される既定のデータ幅からなる複数の数値データの列により構成される数値データ列から、複数の前記数値データそれぞれに含まれる有効データを抽出する有効データ抽出部と、
前記有効データ抽出部により抽出された複数の前記有効データが連続的に配置されるように、前記メモリに書き込む処理を行う書き込み処理部と
を備える記憶装置。
【００７３】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【００７４】
１１  信号処理システム，  １２  情報処理装置，  １３  バス，  １４  記憶装置，  １５  データ整形処理部，  １６  内部メモリ，  ２１  有効データ抽出処理部，  ２２  内部メモリコントローラ，  ２３  ビット拡張部，  ２４  アドレス変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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