(57)【要約】【課題】実施形態は、複数の導電膜を含む積層体の倒壊を防ぎ、製造歩留りを向上させることが可能な不揮発性記憶装置の製造方法を提供する。【解決手段】実施形態は、複数の積層体と、前記複数の積層体のそれぞれの上に設けられた第２導電膜と、前記積層体と前記第２導電膜とを貫通する半導体ピラーと、を有する不揮発性記憶装置の製造方法であって、前記複数の積層体の間に犠牲膜を形成し、前記複数の積層体のそれぞれの上に設けられた前記第２導電膜と、前記犠牲膜と、を覆う絶縁膜を形成し、前記絶縁膜を選択的にエッチングし、前記犠牲膜に連通する開口と、前記隣り合う２つの積層体の上に設けられた２つの第２導電膜に跨がる部分と、を形成し、前記開口を介して前記犠牲膜を選択的に除去し、前記複数の積層体のそれぞれの側面に露出させた前記複数の第１導電膜をシリサイド化する。【選択図】図２
2015056443.tif 000002
【特許請求の範囲】
【請求項１】
下地層に平行な平面内において、第１方向に並設され、前記第１方向に直交する第２方向に延在する複数の積層体であって、それぞれが前記下地層上に積層された複数の第１導電膜を含む複数の積層体と、
前記複数の積層体のそれぞれの上に設けられ、前記第２方向に延在する第２導電膜と、
前記複数の積層体のそれぞれと、その上に設けられた前記第２導電膜と、を、前記第１方向および前記第２方向に直交する第３方向に貫通し、前記複数の積層体のそれぞれに接する外面にメモリ膜を含む複数の半導体ピラーと、
を有する不揮発性記憶装置の製造方法であって、
前記複数の積層体の間に犠牲膜を形成し、
前記複数の積層体のそれぞれの上に設けられた前記第２導電膜と、前記犠牲膜と、を覆う絶縁膜を形成し、
前記絶縁膜を選択的にエッチングし、前記犠牲膜に連通する開口と、前記複数の積層体のうちの隣り合う２つの積層体の上にそれぞれ設けられた２つの第２導電膜に跨がる梁部分と、を形成し、
前記開口を介して前記犠牲膜を選択的に除去し、前記複数の積層体のそれぞれの側面に露出させた前記複数の第１導電膜をシリサイド化する不揮発性記憶装置の製造方法。
【請求項２】
前記絶縁膜は、前記第１方向に延在するストライプ状の複数の前記梁部分に分割され、
前記開口は、前記複数の梁部分の間に形成される請求項１記載の不揮発性記憶装置の製造方法。
【請求項３】
前記複数の第１導電膜と同時に、前記開口の側壁に露出した前記第２導電膜をシリサイド化する請求項１または２に記載の不揮発性記憶装置の製造方法。
【請求項４】
前記犠牲膜は、前記複数の積層体の間に設けられた部分と、前記２つの第２導電膜の間に設けられた部分と、を有し、
前記犠牲膜を除去した後に、前記２つの第２導電膜をシリサイド化する請求項１または２に記載の不揮発性記憶装置の製造方法。
【請求項５】
前記２つの第２導電膜に跨がる梁部分は、前記犠牲膜を除去した後に前記２つの第２導電膜の間に残る請求項１〜４のいずれか１つに記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性記憶装置は、半導体のウェーハプロセスを用いて製造される。そして、その大容量化、低消費電力化、および低コスト化は、ウェーハプロセスにおける２次元の微細化技術の進展に伴なって実現されてきた。一方、次世代の不揮発性記憶装置として、複数のメモリ層を積層した３次元メモリセルアレイを備えた記憶装置の開発が進められている。３次元メモリセルアレイの大容量化には、メモリセルを制御する複数ワード線の微細化と共に、その積層数を増加させる必要がある。しかしながら、ワード線の微細化および高度な積層は、その積層構造の倒壊を生じさせる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−４０７０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、複数の導電膜を含む積層体の倒壊を防ぎ、製造歩留りを向上させることが可能な不揮発性記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態は、不揮発性記憶装置の製造方法である。不揮発性記憶装置は、下地層に平行な平面内において、第１方向に並設され、前記第１方向に直交する第２方向に延在する複数の積層体であって、それぞれが前記下地層上に積層された複数の第１導電膜を含む複数の積層体と、前記複数の積層体のそれぞれの上に設けられ、前記第２方向に延在する第２導電膜と、前記複数の積層体のそれぞれとその上に設けられた前記第２導電膜とを、前記第１方向および前記第２方向に直交する第３方向に貫通し、前記複数の積層体のそれぞれに接する外面にメモリ膜を含む複数の半導体ピラーと、を有する。その製造方法は、前記複数の積層体の間に犠牲膜を形成し、前記複数の積層体のそれぞれの上に設けられた前記第２導電膜と、前記犠牲膜と、を覆う絶縁膜を形成し、前記絶縁膜を選択的にエッチングし、前記犠牲膜に連通する開口と、前記複数の積層体のうちの隣り合う２つの積層体の上にそれぞれ設けられた２つの第２導電膜に跨がる梁部分と、を形成し、前記開口を介して前記犠牲膜を選択的に除去し、前記複数の積層体のそれぞれの側面に露出させた前記複数の第１導電膜をシリサイド化する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る不揮発性記憶装置を模式的に表す斜視図。
【図２】第１実施形態に係る不揮発性記憶装置を表す模式断面図。
【図３】第１実施形態に係る不揮発性記憶装置の製造方法を表すフロー図。
【図４】第１実施形態に係る不揮発性記憶装置の製造過程の一部を表す模式断面図。
【図５】図４に続く製造過程を表す模式断面図。
【図６】図５に続く製造過程を表す模式断面図。
【図７】図６に続く製造過程を表す模式断面図。
【図８】図７に続く製造過程を表す模式図。
【図９】図８に続く製造過程を表す模式図。
【図１０】図９に続く製造過程を表す模式図。
【図１１】第１実施形態に係る不揮発性記憶装置の特性を表す模式図。
【図１２】第１実施形態の変形例に係る製造過程を表す模式断面図。
【図１３】図１２に続く製造過程を表す模式図。
【図１４】図１３に続く製造過程を表す模式図。
【図１５】第１実施形態の別の変形例に係る製造過程を表す模式断面図。
【図１６】第２実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図１７】図１６に続く製造過程を表す模式断面図。
【図１８】図１７に続く製造過程を表す模式図。
【図１９】図１８に続く製造過程を表す模式図。
【図２０】図１９に続く製造過程を表す模式図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
［第１実施形態］  
図１は、第１実施形態に係る不揮発性記憶装置１００を模式的に表す斜視図である。実施形態に係る不揮発性記憶装置１００は、所謂ＮＡＮＤ型フラッシュメモリであり、３次元配置されたメモリセルアレイ１を有する。
【０００９】
図１は、メモリセルアレイ１の一部を表す斜視図であり、その構造を理解し易くするために、絶縁膜の表示を省略している。すなわち、メモリセルアレイ１の各要素は、絶縁膜により相互に絶縁されている。
【００１０】
図１に表すように、不揮発性記憶装置１００は、下地層１０の上に設けられたメモリセルアレイ１を有する。  
下地層１０は、例えば、基板１１と、基板１１の上に設けられた層間絶縁膜１３を含む。基板１１は、例えば、シリコンウェーハであり、その上面１１ａには、メモリセルアレイ１を制御する回路が設けられる。基板１１の上には、層間絶縁膜１３が設けられる。そして、メモリセルアレイ１は、層間絶縁膜１３の上に設けられる。
【００１１】
メモリセルアレイ１は、層間絶縁膜１３の上に設けられたバックゲート層１５と、バックゲート層１５の上に設けられた積層体２０と、を有する。積層体２０は、複数の第１導電膜（以下、ワード線２１）を含む。さらに、積層体２０の上に設けられた第２導電膜（以下、選択ゲート２７）と、選択ゲート２７の上に設けられた配線層５０と、を有する。配線層５０は、ビット線５１と、ソース線５３と、を含む。
【００１２】
以下の説明では、下地層１０に平行な面（例えば、基板１１の上面１１ａ）に対して垂直な方向をＺ方向とし、Ｚ方向と直交する２方向のうちの１つをＸ方向、他の１つをＹ方向とする。また、Ｚ方向を上方、その反対である−Ｚ方向を下方と表現する場合がある。
【００１３】
図１に表すように、メモリセルアレイ１は、複数の積層体２０を含む。複数の積層体２０は、Ｘ方向（第１方向）に並設される。また、積層体２０は、Ｙ方向（第２方向）に延在する。すなわち、積層体２０に含まれる複数のワード線２１のそれぞれは、Ｙ方向（第２方向）に延在するストライプ状に設けられる。また、ワード線２１は、Ｚ方向に積層される。
【００１４】
選択ゲート２７は、Ｘ方向に並設された積層体２０のそれぞれの上に設けられ、Ｙ方向に延在する。さらに、積層体２０および選択ゲート２７を−Ｚ方向（第３方向）に貫通する半導体ピラー３０が設けられる。
【００１５】
Ｘ方向において隣り合う２つの積層体２０のそれぞれを貫通する２つの半導体ピラー３０は、連結部６０により電気的に接続される。また、２つの半導体ピラー３０の一方の上端は、コンタクトプラグ５５を介してビット線５１に電気的に接続され、他方の上端は、ソース線５３に電気的に接続される。すなわち、ビット線５１とソース線５３との間に設けられるメモリセルストリング９０は、２つの半導体ピラー３０と、それらを連結する連結部６０と、を含む。
【００１６】
半導体ピラー３０および連結部６０は、その外面にメモリ膜４０を含む（図２参照）。半導体ピラー３０と、ワード線２１と、の間に設けられるメモリ膜４０は、電荷蓄積膜として機能する。すなわち、ワード線２１のそれぞれと、半導体ピラー３０と、の間には、メモリセルＭＣが形成される。また、選択ゲート２７と、半導体ピラー３０と、の間には、選択トランジスタが形成される。そして、メモリ膜４０は、選択トランジスタのゲート絶縁膜として機能する。連結部６０に設けられるメモリ膜４０は、バックゲートトランジスタのゲート絶縁膜として機能する。
【００１７】
図２は、第１実施形態に係る不揮発性記憶装置１００を表す模式断面図である。以下、図２を参照して、不揮発性記憶装置１００の構造を詳細に説明する。
【００１８】
図２に表すように、不揮発性記憶装置１００は、バックゲート層１５と、バックゲート層１５の上に設けられた絶縁膜２３と、絶縁膜２３の上に並設された複数の積層体２０と、を備える。
【００１９】
積層体２０は、絶縁膜２３の上に積層された複数のワード線２１と、Ｚ方向において隣り合う２つのワード線２１の間に設けられた絶縁膜２５と、を含む。ワード線２１は、例えば、多結晶シリコン（以下、ポリシリコン）膜であり、絶縁膜２５は、シリコン酸化膜である。
【００２０】
積層体２０の上には、絶縁膜２９が設けられ、絶縁膜２９の上に選択ゲート２７が設けられる。さらに、選択ゲート２７の上には、絶縁膜３３と、絶縁膜７１ｓ（梁部分）と、が設けられる。絶縁膜７１ｓは、絶縁膜３３の上に設けられ、複数の選択ゲートに跨がってＸ方向に延在する。また、絶縁膜７１ｓは、隣り合う選択ゲート２７の間に延在する部分７１ｔを有する。
【００２１】
Ｘ方向において隣り合う積層体２０の間には、絶縁膜３１が設けられる。そして、ワード線２１の絶縁膜３１に接するそれぞれの端部２１ｓは、シリサイド化されている。
【００２２】
さらに、不揮発性記憶装置１００は、選択ゲート２７と、積層体２０と、を貫通し、バックゲート層１５に至る複数の半導体ピラー３０と、連結部６０と、を備える。連結部６０は、バックゲート層１５の中に設けられ、隣り合う２つの積層体２０をそれぞれ貫通する２つの半導体ピラー３０を電気的に連結する。
【００２３】
半導体ピラー３０は、その中心において−Ｚ方向に延在する半導体膜３５と、半導体膜３５の周りを覆うメモリ膜４０と、を含む。メモリ膜４０は、積層体２０と、半導体膜３５と、の間に設けられる。
【００２４】
メモリ膜４０は、例えば、積層体２０から半導体膜３５に向かう方向に、シリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜と、を順に積層した構造を有する。そして、メモリ膜４０は、その外周において積層体２０に接し、その内面において半導体膜３５に接する。また、メモリ膜４０は、例えば、シリコン窒化膜、または、シリコン窒化膜とシリコン酸化膜との間に電荷蓄積部を有する。
【００２５】
一方、連結部６０は、２つの半導体ピラー３０の間を電気的に接続する半導体膜３５の一部と、バックゲート層１５と半導体膜３５の一部との間に設けられたメモリ膜の一部と、を含む。すなわち、メモリ膜４０は、半導体膜３５の一部と、バックゲート層１５との間にも設けられる。
【００２６】
図３は、第１実施形態に係る不揮発性記憶装置１００の製造方法を表すフロー図である。
【００２７】
本実施形態に係る製造方法は、下地層１０に平行な平面内において、Ｘ方向に並設され、Ｙ方向に延在する複数の積層体２０を形成する工程（Ｓ０１）と、複数の積層体２０の間に犠牲膜６３を形成する工程（Ｓ０２）と、複数の積層体２０のそれぞれの上に選択ゲート２７を形成する工程（Ｓ０３）と、選択ゲート２７および犠牲膜６３を覆う絶縁膜７１を形成する工程（Ｓ０４）と、絶縁膜７１を選択的にエッチングし、犠牲膜６３に連通する開口７３を形成する工程（Ｓ０５）と、開口７３を介して犠牲膜を選択的に除去する工程（Ｓ０６）と、複数の積層体２０のそれぞれの側面に露出させた複数のワード線２１をシリサイド化する工程（Ｓ０７）と、を備える。
【００２８】
絶縁膜７１（第１絶縁膜）は、隣り合う２つの積層体２０の上にそれぞれ設けられた２つの選択ゲート間に跨がって延在する複数の絶縁膜７１ｓ（梁部分）に分割される。そして、絶縁膜７１ｓは、犠牲膜６３が除去された状態において、隣り合う積層体２０が相互に支持することを可能とする。これにより、積層体２０の倒壊を防ぐことができる。
【００２９】
次に、図４〜図１０を参照して、第１実施形態に係る不揮発性記憶装置１００の製造方法を詳細に説明する。図４(ａ)〜図１０（ｃ）は、第１実施形態に係る不揮発性記憶装置１００の製造過程を表す模式図である。
【００３０】
図４(ａ)に表すように、バックゲート層１５の上に、レジスト９４を形成する。バックゲート層１５は、例えば、ホウ素等の不純物をドープしたポリシリコン層である。レジスト９４は、パターニングされ、選択的に形成された開口９４ａを有する。
【００３１】
次に、レジスト９４をマスクにして、バックゲート層１５を選択的にドライエッチングする。これにより、図４（ｂ）に示すように、バックゲート層１５の上部に凹部８１が形成される。
【００３２】
次に、図４（ｃ）に示すように、凹部８１に犠牲膜８２を埋め込む。犠牲膜８２は、例えば、シリコン窒化膜、ノンドープのポリシリコン膜などである。続いて、犠牲膜８２を全面エッチングバックして、図４（ｄ）に示すように、凹部８１の周りにバックゲート層１５を露出させる。
【００３３】
次に、図４（ｄ）に示すように、バックゲート層１５の上に絶縁膜２３を形成し、その上に、複数の導電膜２２と、複数の絶縁膜２５と、を交互に形成する。同図に表すように、絶縁膜２５は、隣り合う２つの導電膜２２の間に介在する。また、最上部の導電膜２２の上には、絶縁膜２９を形成する。
【００３４】
次に、図５（ａ）に表すように、複数の導電膜２２および絶縁膜２５を分断し、絶縁膜２３に達する複数の溝６１を形成する。溝６１は、それぞれＹ方向に延在するように形成される。これにより、導電膜２２は、複数のワード線２１に分離され、Ｘ方向に並んだ複数の積層体２０が形成される。
【００３５】
溝６１は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて形成する。すなわち、絶縁膜２９の上にエッチングマスク（図示しない）を形成し、絶縁膜２９、導電膜２２および絶縁膜２５を選択的にドライエッチングする。
【００３６】
絶縁膜２３には、導電膜２２および絶縁膜２５、２９のエッチング条件ではエッチングされない材料、または、そのエッチング速度が導電膜２２および絶縁膜２５、２９よりも遅い材料を用いる。絶縁膜２３は、例えば、酸化タンタル膜または酸化アルミニウム膜である。これにより、絶縁膜２３は、エッチングストップ層として機能し、溝６１がバックゲート層１５に達することを回避する。
【００３７】
次に、溝６１の内部を埋め込む犠牲膜６３を形成する。例えば、複数の積層体２０の全体を覆う犠牲膜６３を形成する。その後、絶縁膜６３を全面エッチバックし、溝６１の内部を埋め込んだ部分を残す。  
続いて、図５（ｂ）に示すように、絶縁膜２９および犠牲膜６３の上に、選択ゲート２７となる導電膜２８および絶縁膜３３（第３絶縁膜）を形成する。
【００３８】
次に、図６（ａ）に示すように、絶縁膜３３の上面から導電膜２８、積層体２０および絶縁膜２３を貫通し、バックゲート層１５に至るメモリホール６５と、バックゲート層１５の内部において、隣り合うメモリホール６５を連結する連結孔８３を形成する。
【００３９】
連結孔８３は、メモリホール６５を介して犠牲膜８２を選択的にエッチングし、凹部８１を再生することにより形成される。すなわち、メモリホール６５は、バックゲート層１５に埋め込まれた犠牲膜８２に連通するように形成される。そして、メモリホール６５を介してエッチング液を供給することにより、犠牲膜８２をエッチングする。
【００４０】
例えば、犠牲膜８２がノンドープのポリシリコン膜の場合には、ＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液を用いてウェットエッチングすることができる。あるいは、犠牲膜８２がシリコン窒化膜の場合には、リン酸（Ｈ３ＰＯ４）溶液を用いてウェットエッチングすることができる。
【００４１】
次に、図６（ｂ）に表すように、メモリホール６５の内壁および連結孔８３の内面に、メモリ膜４０を形成し、その上に、半導体膜３５を形成する。
【００４２】
メモリ膜４０は、例えば、メモリホール６５の内壁、および、連結孔８３の内面上に形成されたシリコン酸化膜と、そのシリコン酸化膜の上に形成されたシリコン窒化膜と、シリコン窒化膜の上に形成されたシリコン酸化膜と、を含む。
【００４３】
半導体膜３５は、例えば、メモリ膜４０の上に形成されたポリシリコン膜である。半導体膜３５は、メモリホール６５の内部、および、連結孔８３の内部を完全に埋め込んでも良いし、中心に空隙を残した中空構造でも良い。また、その中空部に絶縁膜であるコア絶縁膜を形成しても良い。
【００４４】
例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、メモリホール６５の内壁、連結孔８３の内面および絶縁膜３３の上に、メモリ膜４０および半導体膜３５を順に積層する。続いて、半導体膜３５およびメモリ膜４０を順にエッチバックすることにより、絶縁膜３３の上に形成された部分を除去する。これにより、メモリホール６５の内部に半導体ピラー３０を形成し、連結孔８３の内部に連結部６０を形成することができる。
【００４５】
さらに、半導体ピラー３０の端部を露出させた絶縁膜３３の上に、絶縁膜を新たに形成する。図６（ｂ）は、絶縁膜３３の上に同じ材料を含む絶縁膜を形成し、一体の絶縁膜３３が半導体ピラー３０の端部を覆う構造を表している。
【００４６】
次に、図７（ａ）に表すように、絶縁膜３３の上面から犠牲膜６３に連通する溝６７を形成する。溝６７は、Ｙ方向に延在し導電膜２８を複数の選択ゲート２７に分割する。すなわち、選択ゲート２７は、Ｙ方向に延在するストライプ状に形成され、Ｘ方向に並んだ積層体２０の上にそれぞれ設けられる。
【００４７】
続いて、図７（ｂ）に表すように、絶縁膜３３の上に絶縁膜７１を形成する。絶縁膜７１は、溝６７の内部を埋め込み、絶縁膜３３を覆う。
【００４８】
次に、図８（ａ）〜図８（ｃ）は、ストライプ状にエッチングされた絶縁膜７１を表す模式図である。図８（ａ）は、上面図であり、図８（ｂ）は、図８（ａ）に示すＡ１−Ａ１線に沿った断面図である。図８（ｃ）は、図８（ａ）に示すＡ２−Ａ２線に沿った断面図である。
【００４９】
図８（ａ）に表すように、絶縁膜７１を選択的にエッチングし、Ｘ方向に延在するストライプ状の複数の絶縁膜７１ｓを形成する。これにより、Ｙ方向において隣り合う絶縁膜７１ｓの間には、絶縁膜３３の一部が露出し、複数の開口７３が形成される。例えば、絶縁膜７１は、絶縁膜３３、選択ゲート２７および犠牲膜６３をエッチングしない条件で形成する。
【００５０】
図８（ｂ）に表すように、開口７３は、溝６７の一部であり、犠牲膜６３に連通する。また、図８（ｃ）に表すように、ストライプ状に形成された絶縁膜７１ｓは、溝６７の内部に延在する部分７１ｔを有し、選択ゲート２７の端面を覆う。
【００５１】
図９（ａ）〜図９（ｃ）は、犠牲膜６３を選択的に除去し、溝６１を再生した状態を表す模式図である。図９（ａ）は、上面図であり、図９（ｂ）は、図９（ａ）に示すＡ１−Ａ１線に沿った断面図である。図９（ｃ）は、図９（ａ）に示すＡ２−Ａ２線に沿った断面図である。
【００５２】
図９（ｂ）に表すように、開口７３を介してエッチング液を供給し、犠牲膜６３を選択的に除去する。また、図９（ｃ）に表すように、隣り合う２つの選択ゲート２７に跨がる絶縁膜７１ｓの部分は、選択ゲート２７の間に残り、絶縁膜７１ｓの下には、溝６１を再生した空隙が形成される。
【００５３】
例えば、犠牲膜６３は、シリコン窒化膜であり、絶縁膜７１ｓは、シリコン酸化膜である。一方、絶縁膜３３（第３絶縁膜）には、例えば、犠牲膜６３および絶縁膜７１ｓのエッチングに対して耐性を有する酸化アルミニウム膜を用いることが好ましい。この場合、リン酸（Ｈ３ＰＯ４）溶液を用いるウェットエッチングに対し、絶縁膜３３および７１ｓは耐性を有する。したがって、犠牲膜６３を選択的に除去することができる。
【００５４】
図１０（ａ）〜図１０（ｃ）は、シリサイド化されたワード線２１および選択ゲート２７を表す模式図である。図１０（ａ）は、上面図であり、図１０（ｂ）は、図１０（ａ）に示すＡ１−Ａ１線に沿った断面図である。図１０（ｃ）は、図１０（ａ）に示すＡ２−Ａ２線に沿った断面図である。
【００５５】
例えば、ＣＶＤ法を用い、開口７３を介して溝６１の内面にニッケル（Ｎｉ）膜を形成する。その後、ウェーハに熱処理を施すことにより、ワード線２１および選択ゲート２７をシリサイド化する。これにより、少なくともワード線２１の端部２１ｓおよび選択ゲート２７の端部２７ｓにニッケルシリサイドが形成される。また、シリサイド化は、それぞれの端部に限らず、ワード線２１および選択ゲート２７の全体をシリサイド化しても良い。一方、各絶縁膜の端面に付着したニッケルは、金属ニッケルのままに保持される。したがって、例えば、ウェットエッチングにより各絶縁層の端面に付着したニッケルを除去することができる。
【００５６】
これにより、図１０（ｂ）に表すように、溝６１の内壁（積層体２０の側面）に露出したワード線２１の端部２１ｓ、および、開口７３の内壁に露出した選択ゲート２７の端部２７ｓがシリサイド化される。一方、絶縁膜７１ｓを形成した部分では、選択ゲート２７の端部は、絶縁膜７１ｓの延在部７１ｔに覆われるため、図１０（ｃ）に表すように、シリサイド化されない。
【００５７】
次に、溝６１の内部および開口７３を埋め込む絶縁膜３１（第２絶縁膜）を形成する。続いて、半導体ピラー３０の端部に接続されるコンタクトプラグ５５を形成する。さらに、ビット線５１およびソース線５３を含む配線層５０を形成し、メモリセルアレイ１を完成させる。
【００５８】
本実施形態では、複数の選択ゲート２７の上に跨って形成された絶縁膜７１ｓ（梁部分）が隣り合う積層体２０の間の支えとして機能し、例えば、ワード線２１のシリサイド化の過程において、積層体２０の倒壊を防ぐ。これにより、不揮発性記憶装置１００の製造歩留りを向上させることができる。
【００５９】
また、絶縁膜７１ｓにより倒壊を回避することが可能になれば、積層体２０のアスペクト比（Ｚ方向の高さ／Ｘ方向の幅）を大きくすることができる。例えば、Ｘ方向に並んだ複数の半導体ピラー３０のそれぞれの間に溝６１を形成し、ワード線２１をシリサイド化することが可能となる。これにより、ワード線２１の電気抵抗を大幅に低減することができる。なお、実施形態は、上記の例に限定されない。例えば、Ｘ方向に並んだ２つの半導体ピラー３０ごとに溝６１を形成し、同方向の積層体２０の幅を２倍としても良い。
【００６０】
次に、図１１を参照して、隣り合う梁部分（絶縁膜７１ｓ）の間隔、すなわち、開口７３のＹ方向の幅を決める条件について説明する。図１１は、第１実施形態に係る不揮発性記憶装置の特性を表す模式図である。
【００６１】
図１１（ａ）は、積層体２０の延在方向の両端を固定したモデルに基づいて、積層体２０の長さと撓み量との関係をシミュレーションした結果を示している。すなわち、両端を固定した梁のスパンＬと、撓み量ΔＷと、の関係を表している。横軸はスパンＬであり、縦軸は撓み量である。図１１（ｂ）は、両端を固定した梁に均等な力を加えた場合に生じる撓みを模式的に表した断面図である。なお、積層体２０のアスペクト比を１３としている。
【００６２】
図１１（ａ）に表すグラフＡは、隣り合う積層体２０の間隔を３５ｎｍとした場合の撓み特性を表している。グラフＢは、隣り合う積層体２０の間隔を２５ｎｍとした場合の撓み特性を表している。例えば、ウェット処理の際に積層体２０の間に加わる表面張力などの外力は、隣り合う積層体２０の間隔に依存し、その間隔が広くなるにしたがって小さくなる。これに対応して、グラフＡの例では、梁に加わる外力がグラフＢの例よりも小さく、その撓み量はグラフＢに示す撓み量よりも小さい。
【００６３】
図１１（ａ）によれば、スパンＬが１２００ナノメートル（ｎｍ）を超えると、グラフＡおよびＢに示す撓み量ΔＷは一定となり、その値は１６ｎｍである。したがって、隣り合う積層体２０の間隔が３２ｎｍ以上であれば相互に接触することはなく、積層体の倒壊が生じない。すなわち、グラフＡに示す例では、積層体２０の倒壊は生じない。一方、隣り合う積層体２０の間隔を２５ｎｍとした場合は、スパンＬを８００ｎｍ以上にすると倒壊が生じることが分かる。
【００６４】
図１１（ａ）に示すシミュレーション結果を、図１０(ａ)に示す例に当てはめると、隣り合う絶縁膜７１ｓのＹ方向における間隔（すなわち、開口７３のＹ方向の幅）がスパンＬに該当する。そして、図１１(ａ)は、開口７３の幅と、積層体２０の撓み量ΔＷと、の関係を示唆している。すなわち、メモリセルアレイ１の微細化により積層体２０のアスペクト比が大きくなり、隣り合う積層体２０の間隔が狭くなると、その撓みにより隣り合う積層体２０が相互に接触する（倒壊する）危険性が大きくなる。そして、積層体２０の倒壊を回避するためには、スパンＬ（隣り合う絶縁膜７１ｓの間隔）を狭くすることが好ましいことがわかる。上記の結果によれば、積層体２０の間隔を２５ｎｍ以下にする場合は、隣り合う絶縁膜７１ｓの間隔、言い換えれば、開口７３のＹ方向の幅を８００ｎｍ以下にすることが望ましい。
【００６５】
以上のように、図２に示す構造は、ワード線２１をシリサイド化する過程における積層体２０の倒壊を防ぐために有効である。そして、この例では、絶縁膜２５、３１および２９をそれぞれ異なる絶縁膜として説明したが、各絶縁膜に同じ材料を用いると、ワード線２１の間、および、ワード線２１と選択ゲート２７との間に１つの絶縁膜が介在する構造とみなすことができる。例えば、絶縁膜３１は、複数のワード線２１の間に設けられた部分と、積層体２０と選択ゲート２７との間に設けられた部分と、を含むと言える。
【００６６】
また、絶縁膜７１ｓにシリコン酸化膜を用いた場合にも、絶縁膜７１ｓと絶縁膜３１とは、一体と見なすことができる。この場合、絶縁膜７１ｓを他の絶縁膜と区別することは難しいが、例えば、選択ゲート２７をシリサイド化した端部２７ｓがＹ方向に不連続に形成されることから、絶縁膜７１ｓの存在を推定することができる。
【００６７】
次に、図１２〜図１４を参照して、第１実施形態の変形例に係る製造方法を説明する。図１２(ａ)〜図１４（ｃ）は、第１実施形態の変形例に係る製造過程を表す模式断面図である。
【００６８】
次に、図１２（ａ）〜図１２（ｃ）は、絶縁膜７１を選択的にエッチングし、複数の開口７５を形成した状態を表す模式図である。図１２（ａ）は、上面図であり、図１２（ｂ）は、図１２（ａ）に示すＢ１−Ｂ１線に沿った断面図である。図１２（ｃ）は、図１２（ａ）に示すＢ２−Ｂ２線に沿った断面図である。
【００６９】
図１２（ａ）に表すように、絶縁膜７１を選択的にエッチングし、複数の開口７５を形成する。例えば、異方性を有するＲＩＥ条件を用いて、絶縁膜７１の上面から犠牲膜６３に連通するように形成する。この場合、絶縁膜３３は、絶縁膜７１と同じ材料でも良く、例えば、シリコン酸化膜を用いることができる。
【００７０】
図１２（ｂ）に表すように、開口７５は、犠牲膜６３に連通し、その側面には、選択ゲート２７を露出させることが望ましい。また、図１２（ｃ）に表すように、開口７５以外の部分では、絶縁膜７１は、絶縁膜３３の上、および、溝６７の内部に延在する部分（梁部分）を有し、選択ゲート２７の端面を覆う。
【００７１】
図１３（ａ）〜図１３（ｃ）は、犠牲膜６３を選択的に除去し、溝６１を再生した状態を表す模式図である。図１３（ａ）は、上面図であり、図１３（ｂ）は、図１３（ａ）に示すＢ１−Ｂ１線に沿った断面図である。図１３（ｃ）は、図１３（ａ）に示すＢ２−Ｂ２線に沿った断面図である。
【００７２】
図１３（ｂ）に表すように、開口７５を介してエッチング液を供給し、犠牲膜６３を選択的に除去する。また、図１３（ｃ）に表すように、隣り合う２つの選択ゲート２７に跨がる絶縁膜７１の下には、溝６１を再生した空隙が形成される。
【００７３】
図１４（ａ）〜図１４（ｃ）は、シリサイド化されたワード線２１および選択ゲート２７を表す模式図である。図１４（ａ）は、上面図であり、図１４（ｂ）は、図１４（ａ）に示すＢ１−Ｂ１線に沿った断面図である。図１４（ｃ）は、図１４（ａ）に示すＢ２−Ｂ２線に沿った断面図である。
【００７４】
図１４（ｂ）に表すように、溝６１の内壁（積層体２０の側面）に露出したワード線２１の端部２１ｓ、および、開口７５の内壁に露出した選択ゲート２７の端部２７ｓがシリサイド化される。シリサイド化は、それぞれの端部に限らず、ワード線２１および選択ゲート２７の全体をシリサイド化しても良い。一方、絶縁膜７１が残された部分では、選択ゲート２７の端部が絶縁膜７１の延在部に覆われるため、選択ゲート２７はシリサイド化されない。
【００７５】
図１２〜図１４に示す例でも、積層体２０の側面に露出したワード線２１をシリサイド化し、その電気抵抗を低減することができる。また、開口７５の内壁に露出した選択ゲート２７もシリサイド化される。したがって、選択ゲート２７は、Ｙ方向に不連続にシリサイド化された端部２７ｓを有する。そして、シリサイド化の過程において、絶縁膜７１の梁部分は、積層体２０を支持し、その倒壊を防ぐ。
【００７６】
図１５は、第１実施形態の別の変形例に係る製造過程を表す模式断面図である。図１５（ａ）は、上面図であり、図１５（ｂ）は、図１５（ａ）に示すＡ１−Ａ１線に沿った断面図である。図１５（ｃ）は、図１５（ａ）に示すＡ２−Ａ２線に沿った断面図である。
【００７７】
例えば、図１０または図１４に示す製造過程に続いて、溝６１の内部に絶縁膜３１を形成せずに、開口７３または７５を塞ぐ絶縁膜７７（第４絶縁膜）を形成することができる。
【００７８】
例えば、プラズマＣＶＤ法を用いて絶縁膜３３および絶縁膜７１の上にシリコン酸化膜を形成する。この場合、開口７３または７５の上部において膜厚が厚くなり、溝６１の内部に空隙７９を残して、開口７３または７５を絶縁膜７７により塞ぐことができる。続いて、絶縁膜７７をエッチバックし、絶縁膜７１を露出させる。
【００７９】
図１５(ａ)に表すように、開口７３は、絶縁膜７７により閉塞される。一方、図１５（ｃ）に表すように、Ｙ方向に並んで設けられた絶縁膜７１ｓは、溝６７を塞いだ状態を保持する。これにより、隣り合う積層体２０の間に空隙７９を形成することができる。そして、空隙７９は、積層体２０に含まれるワード線２１の寄生容量を低減し、メモリセルを駆動する信号の伝搬速度を向上させる。これにより、メモリセルからのデータの読み出し、および、書き込み速度を向上させることができる。
【００８０】
〔第２実施形態〕  
次に、図１６〜図２０を参照して、第２実施形態に係る不揮発性記憶装置２００の製造方法を説明する。図１６(ａ)〜図２０（ｃ）は、第２実施形態に係る不揮発性記憶装置２００の製造過程を表す模式断面図である。
【００８１】
図１６（ａ）は、絶縁膜３３の上面から犠牲膜６３に連通するように形成された溝６７を表す断面図である。溝６７は、Ｙ方向に延在し導電膜２８を複数の選択ゲート２７に分割する。
【００８２】
続いて、図１６（ｂ）に表すように、絶縁膜３３の上に犠牲膜８５を形成する。犠牲膜８５は、溝６７の内部を埋め込み、絶縁膜３３を覆う。また、犠牲膜８５には、犠牲膜６３と同じ材料、例えば、シリコン窒化膜を用いることができる。
【００８３】
次に、図１７（ａ）は、溝６７の内部に埋め込まれた犠牲膜８５を表す模式断面図である。例えば、絶縁膜３３の上に形成された犠牲膜８５の全面をエッチバックし、絶縁膜３３を露出させる。これにより、溝６７の内部（隣り合う２つの選択ゲート２７の間）に犠牲膜８５を埋め込むことができる。
【００８４】
図１７(ａ)に示す例では、絶縁膜３３の上面と犠牲膜８５の上面が同じ高さになるように形成されるが、これに限定される訳ではない。例えば、犠牲膜８５の上面が、絶縁膜３３の上面よりも低くなるように形成しても良い。ただし、犠牲膜８５の上面は、選択ゲート２７の上端よりも上に位置することが望ましい。
【００８５】
続いて、図１７（ｂ）に表すように、絶縁膜３３および犠牲膜８５を覆う絶縁膜８７を形成する。絶縁膜８７には、犠牲膜８５に対しエッチングの選択性を有する材料を用いる。絶縁膜８７は、例えば、シリコン酸化膜である。
【００８６】
次に、図１８（ａ）〜図１８（ｃ）は、ストライプ状にエッチングされた絶縁膜８７を表す模式図である。図１８（ａ）は、上面図であり、図１８（ｂ）は、図１８（ａ）に示すＣ１−Ｃ１線に沿った断面図である。図１８（ｃ）は、図１８（ａ）に示すＣ２−Ｃ２線に沿った断面図である。
【００８７】
図１８（ａ）に表すように、絶縁膜８７を選択的にエッチングし、Ｘ方向に延在するストライプ状の複数の絶縁膜８７ｓ（梁部分）を形成する。そして、Ｙ方向において隣り合う絶縁膜８７ｓの間に、絶縁膜３３の一部と、犠牲膜８５の一部と、を露出させる。
【００８８】
図１８（ｂ）に表すように、犠牲膜８５は、犠牲膜６３につながって形成される。また、図１８（ｃ）に表すように、ストライプ状に形成された絶縁膜８７ｓの下には、犠牲膜６３と、犠牲膜６３につながった犠牲膜８５が形成される。
【００８９】
図１９（ａ）〜図１９（ｃ）は、犠牲膜６３、８５を選択的に除去し、溝６１および溝６７を再生した状態を表す模式図である。図１９（ａ）は、上面図であり、図１９（ｂ）は、図１９（ａ）に示すＣ１−Ｃ１線に沿った断面図である。図１９（ｃ）は、図１９（ａ）に示すＣ２−Ｃ２線に沿った断面図である。
【００９０】
図１９（ｂ）に表すように、犠牲膜８５を選択的にエッチングし、溝６７を再生する。さらに、溝６７を介してエッチング液を供給し、犠牲膜６３を選択的に除去する。また、図１９（ｃ）に表すように、絶縁膜８７ｓの下でも、犠牲膜８５および犠牲膜６７を除去し、溝６１および６７を再生する。
【００９１】
図２０（ａ）〜図２０（ｃ）は、シリサイド化されたワード線２１および選択ゲート２７を表す模式図である。図２０（ａ）は、上面図であり、図２０（ｂ）は、図２０（ａ）に示すＣ１−Ｃ１線に沿った断面図である。図２０（ｃ）は、図２０（ａ）に示すＣ２−Ｃ２線に沿った断面図である。
【００９２】
図２０（ｂ）に表すように、溝６１の内壁（積層体２０の側面）に露出したワード線２１の端部２１ｓ、および、溝６７の内壁に露出した選択ゲート２７の端部２７ｓがシリサイド化される。また、図２０（ｃ）に表すように、絶縁膜８７の下においても、溝６１の内壁に露出したワード線２１の端部２１ｓと、溝６７の内壁に露出した選択ゲート２７の端部２７ｓと、がシリサイド化される。この場合も、シリサイド化は、それぞれの端部２１ｓ、２７ｓに限らず、ワード線２１および選択ゲート２７の全体をシリサイド化しても良い。
【００９３】
このように、本実施形態では、ワード線２１と、選択ゲート２７と、をシリサイド化し、ワード線２１および選択ゲート２７のそれぞれの電気抵抗を低減することができる。この例では、選択ゲート２７を、Ｙ方向に連続してシリサイド化することができる。そして、シリサイド化の過程において、絶縁膜８７ｓ（梁部分）は、積層体２０を支持し、その倒壊を防ぐ。
【００９４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９５】
１・・・メモリセルアレイ、  １０・・・下地層、  １１・・・基板、  １１ａ・・・上面、  １３・・・層間絶縁膜、  １５・・・バックゲート層、  ２０・・・積層体、  ２１・・・ワード線、  ２１ｓ、２７ｓ・・・端部、  ２２、２８・・・導電膜、  ２３、２５、２９、３１、３３、６３、７１、７１ｓ、７７、８７、８７ｓ・・・絶縁膜、  ２７・・・選択ゲート、  ３０・・・半導体ピラー、  ３５・・・半導体膜、  ４０・・・メモリ膜、  ５０・・・配線層、  ５１・・・ビット線、  ５３・・・ソース線、  ５５・・・コンタクトプラグ、  ６０・・・連結部、  ６１、６７・・・溝、  ６３、６７、８２、８５・・・犠牲膜、  ６５・・・メモリホール、  ７１ｔ・・・延在部、  ７３、７５、９４ａ・・・開口、  ７９・・・空隙、  ８１・・・凹部、  ８３・・・連結孔、  ９０・・・メモリセルストリング、  ９４・・・レジスト、  １００、２００・・・不揮発性記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015056443.tif 000009
【図８】
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【図９】
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【図１０】
2015056443.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2015056443.tif 000016
【図１５】
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【図１６】
2015056443.tif 000018
【図１７】
2015056443.tif 000019
【図１８】
2015056443.tif 000020
【図１９】
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【図２０】
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