(57)【要約】【課題】高集積な磁気記憶装置及び半導体集積回路を提供する。【解決手段】実施形態によれば、磁気抵抗効果素子と負荷抵抗部とを備えた磁気記憶装置が提供される。磁気抵抗効果素子は、磁化の方向が可変である第１強磁性層と、第１強磁性層と離間して設けられ磁化の方向が可変である第２強磁性層と、を含み、第１強磁性層と第２強磁性層との間の抵抗が低い低抵抗状態と、抵抗が低抵抗状態よりも高い高抵抗状態と、を有する。負荷抵抗部は、磁気抵抗効果素子と電気的に接続され、微分抵抗が高い第１状態と、第１状態よりも微分抵抗が低い第２状態と、を有する。負荷抵抗部を第１状態にして、第１強磁性層と第２強磁性層との間に第１の向きに電流を流すことにより、磁気抵抗効果素子が低抵抗状態となる。負荷抵抗部を第２状態にして、第１の向きに電流を流すことにより、磁気抵抗効果素子が高抵抗状態となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
磁化の方向が可変である第１強磁性層と、前記第１強磁性層と離間して設けられ磁化の方向が可変である第２強磁性層と、を含み、前記第１強磁性層と前記第２強磁性層との間の抵抗が低い低抵抗状態と、前記第１強磁性層と前記第２強磁性層との間の抵抗が前記低抵抗状態よりも高い高抵抗状態と、を有する磁気抵抗効果素子と、
前記磁気抵抗効果素子と電気的に接続され、微分抵抗が高い第１状態と、前記第１状態よりも微分抵抗が低い第２状態と、を有する負荷抵抗部と、
を備え、
前記負荷抵抗部を前記第１状態にして、前記第１強磁性層と前記第２強磁性層との間に第１の向きに電流を流すことにより、前記磁気抵抗効果素子が前記低抵抗状態となり、
前記負荷抵抗部を前記第２状態にして、前記第１強磁性層と前記第２強磁性層との間に前記第１の向きに電流を流すことにより、前記磁気抵抗効果素子が前記高抵抗状態となる磁気記憶装置。
【請求項２】
前記磁気抵抗効果素子において、前記高抵抗状態から前記低抵抗状態に遷移するときの第１臨界電流は、前記低抵抗状態から前記高抵抗状態に遷移するときの第２臨界電流よりも小さく、
前記磁気抵抗効果素子に前記第１の向きに電流を流して前記磁気抵抗効果素子を前記高抵抗状態から前記低抵抗状態に遷移させた後に、前記低抵抗状態の前記磁気抵抗効果素子に流れる電流は、前記第２臨界電流よりも小さく、
前記磁気抵抗効果素子に前記第１の向きに電流を流して前記磁気抵抗効果素子を前記低抵抗状態から前記高抵抗状態に遷移させた後に、前記高抵抗状態の前記磁気抵抗効果素子に流れる電流は、前記第１臨界電流よりも小さい請求項１記載の磁気記憶装置。
【請求項３】
前記第１臨界電流をＩｃ１とし、
前記第２臨界電流をＩｃ２とし、
前記低抵抗状態の前記磁気抵抗効果素子に前記第２臨界電流に近い電流を流したときの前記磁気抵抗効果素子の抵抗値をＲＳ１とし、
前記高抵抗状態の前記磁気抵抗効果素子に前記第１臨界電流に近い電流を流したときの前記磁気抵抗効果素子の抵抗値をＲＳ２とし、
前記第１状態の前記負荷抵抗部の微分抵抗をＲＬ１とし、
前記第２状態の前記負荷抵抗部の微分抵抗をＲＬ２とするとき、
前記微分抵抗ＲＬ１の値は、（Ｉｃ１×ＲＳ２−Ｉｃ２×ＲＳ１）／（Ｉｃ２−Ｉｃ１）よりも大きく、
前記微分抵抗ＲＬ２の値は、（Ｉｃ１×ＲＳ２−Ｉｃ２×ＲＳ１）／（Ｉｃ２−Ｉｃ１）よりも小さい請求項１または２に記載の磁気記憶装置。
【請求項４】
前記負荷抵抗部は、
高い微分抵抗を有する第１抵抗素子と、
前記第１抵抗素子よりも低い微分抵抗を有する第２抵抗素子と、
前記第１抵抗素子を前記磁気抵抗効果素子に電気的に接続して前記負荷抵抗部を高い微分抵抗である前記第１状態にし、前記第２抵抗素子を前記磁気抵抗効果素子に電気的に接続して前記負荷抵抗部を低い微分抵抗である前記第２状態にする切替部と、
を含む請求項１〜３のいずれか１つに記載の磁気記憶装置。
【請求項５】
前記負荷抵抗部は、
第１電位に設定される第１端子と、
第２電位に設定される第２端子と、
を含み、
前記第１電位の絶対値は、前記第２電位の絶対値よりも高く、
前記第１抵抗素子は、前記第１端子と電気的に接続され、
前記第２抵抗素子は、前記第２端子と電気的に接続される請求項４のいずれか１つに記載の磁気記憶装置。
【請求項６】
前記負荷抵抗部は、ゲート端子とドレイン端子を接続したＭＯＳＦＥＴを含む請求項１〜３のいずれか１つに記載の磁気記憶装置。
【請求項７】
前記負荷抵抗部は、半導体素子を含み、
前記半導体素子は、
前記磁気抵抗効果素子と電気的に接続される第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に流れる電流を制御する制御電極と、
を含み、
前記負荷抵抗部は、第１制御電圧を前記制御電極に印加したときに、前記第１状態となり、前記第１制御電圧と異なる第２制御電圧を前記制御電極に印加したときに、前記第２状態となる請求項１〜３のいずれか１つに記載の磁気記憶装置。
【請求項８】
前記負荷抵抗部は、
定電流源と電気的に接続される第１端子と、
定電圧源と電気的に接続される第２端子と、
前記第１端子と前記磁気抵抗効果素子とを電気的に接続して前記負荷抵抗部を前記第１状態にし、前記第２端子と前記磁気抵抗効果素子とを電気的に接続して前記負荷抵抗部を前記第２状態にする切替部と、
を含む請求項１〜３のいずれか１つに記載の磁気記憶装置。
【請求項９】
前記磁気抵抗効果素子が前記高抵抗状態から前記低抵抗状態に遷移する第１臨界電流をＩｃ１とし、
前記磁気抵抗効果素子が前記低抵抗状態から前記高抵抗状態に遷移する第２臨界電流をＩｃ２とし、
前記低抵抗状態の前記磁気抵抗効果素子に前記第２臨界電流に近い電流を流したときの前記磁気抵抗効果素子の抵抗値をＲＳ１とし、
前記高抵抗状態の前記磁気抵抗効果素子に前記第１臨界電流に近い電流を流したときの前記磁気抵抗効果素子の抵抗値をＲＳ２とするとき、
前記定電流源は、前記Ｉｃ１と前記Ｉｃ２との間の電流を供給し、
前記定電圧源は、Ｉｃ２×ＲＳ１とＩｃ１×ＲＳ２との間の電圧を印加する請求項８記載の磁気記憶装置。
【請求項１０】
前記磁気抵抗効果素子は、前記第１強磁性層と前記第２強磁性層との間に設けられた非磁性層をさらに含む請求項１〜９のいずれか１つに記載の磁気記憶装置。
【請求項１１】
前記非磁性層は、絶縁体を含むトンネルバリア層である請求項１０記載の磁気記憶装置。
【請求項１２】
前記非磁性層は、導電体を含む請求項１０記載の磁気記憶装置。
【請求項１３】
前記磁気抵抗効果素子は、
第１の半導体部と、第２の半導体部と、前記第１の半導体部と前記第２の半導体部との間の第３の半導体部と、を含む半導体層と、
前記第３の半導体部と対向して設けられたゲート電極と、
前記第３の半導体部と前記電極との間に設けられたゲート絶縁膜と、
をさらに含み、
前記第１強磁性層は、前記第１の半導体部と対向して設けられ、
前記第２強磁性層は、前記第２の半導体部と対向して設けられる請求項１〜９のいずれか１つに記載の磁気記憶装置。
【請求項１４】
前記磁気抵抗効果素子は、前記第１強磁性層と前記第１の半導体部との間、及び、前記第２強磁性層と前記第２の半導体部との間の少なくとも一方にトンネルバリア層を含む請求項１３記載の磁気記憶装置。
【請求項１５】
磁化の方向が可変である第１強磁性層と、前記第１強磁性層と離間して設けられ磁化の方向が可変である第２強磁性層と、を含み、前記第１強磁性層と前記第２強磁性層との間の抵抗が低い低抵抗状態と、前記第１強磁性層と前記第２強磁性層との間の抵抗が前記低抵抗状態よりも高い高抵抗状態と、を有する複数の磁気抵抗効果素子と、
前記磁気抵抗効果素子と電気的に接続され、微分抵抗が高い第１状態と、前記第１状態よりも微分抵抗が低い第２状態と、を有する負荷抵抗部と、
を備え、
前記負荷抵抗部を前記第１状態にして、前記第１強磁性層と前記第２強磁性層との間に第１の向きに電流を流すことにより、前記磁気抵抗効果素子が前記低抵抗状態となり、
前記負荷抵抗部を前記第２状態にして、前記第１強磁性層と前記第２強磁性層との間に前記第１の向きに電流を流すことにより、前記磁気抵抗効果素子が前記高抵抗状態となる半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気記憶装置及び半導体集積回路に関する。
【背景技術】
【０００２】
磁気記憶装置の１つとして、磁気ランダムアクセスメモリ（ＭＲＡＭ:Magnetic Random Access Memory）がある。ＭＲＡＭでは、トンネル磁気抵抗（ＴＭＲ:Tunneling MagnetoResistive）効果を示す強磁性トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子がデータ記憶部に用いられている。また、磁性体とＭＯＳＦＥＴとを組み合わせたスピンＭＯＳＦＥＴを用いた半導体集積回路も知られている。論理ゲートにスピンＭＯＳＦＥＴ用いる。これにより、磁性体の磁化状態を書き換えることにより、論理ゲートを変更することができるリコンフィグラブルな論理回路を実現できる。こうした磁気記憶装置及び半導体集積回路において、高集積化が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３２９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、高集積な磁気記憶装置及び半導体集積回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、磁気抵抗効果素子と、負荷抵抗部と、を備えた磁気記憶装置が提供される。前記磁気抵抗効果素子は、磁化の向きが可変である第１強磁性層と、前記第１強磁性層と離間して設けられ磁化の向きが可変である第２強磁性層と、を含み、前記第１強磁性層と前記第２強磁性層の間の抵抗が低い低抵抗状態と、前記第１強磁性層と前記第２強磁性層の間の抵抗が前記低抵抗状態よりも高い高抵抗状態と、を有する。前記負荷抵抗部は、前記磁気抵抗効果素子と電気的に接続され、微分抵抗が高い第１状態と、前記第１状態よりも微分抵抗が低い第２状態と、を有する。前記負荷抵抗部を前記第１状態にして、前記第１強磁性層と前記第２強磁性層との間に第１の向きに電流を流すことにより、前記磁気抵抗効果素子が前記低抵抗状態となる。前記負荷抵抗部を前記第２状態にして、前記第１強磁性層と前記第２強磁性層との間に前記第１の向きに電流を流すことにより、前記磁気抵抗効果素子が前記高抵抗状態となる。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）〜図１（ｃ）は、第１の実施形態に係る磁気記憶装置を模式的に表す回路図である。
【図２】第１の実施形態に係る磁気抵抗効果素子を模式的に表す断面図である。
【図３】図３（ａ）及び図３（ｂ）は、磁気抵抗効果素子１０の書き込み動作を模式的に表す断面図である。
【図４】磁気抵抗効果素子の電流−電圧特性の一例を表すグラフ図である。
【図５】図５（ａ）及び図５（ｂ）は、磁気抵抗効果素子１０の書き込み動作を模式的に表す断面図である。
【図６】磁気抵抗効果素子の電流−電圧特性の一例を表すグラフ図である。
【図７】磁気抵抗効果素子の電流−電圧特性の一例を表すグラフ図である。
【図８】図８（ａ）〜図８（ｃ）は、第１の実施形態に係る別の磁気記憶装置を模式的に表す回路図である。
【図９】図９（ａ）〜図９（ｅ）は、第１の実施形態に係る別の磁気記憶装置を模式的に表す回路図である。
【図１０】図１０（ａ）〜図１０（ｆ）は、第１の実施形態に係る別の磁気記憶装置を模式的に表す回路図である。
【図１１】図１１（ａ）及び図１１（ｂ）は、第２の実施形態に係る磁気記憶装置を模式的に表す回路図である。
【図１２】図１２（ａ）及び図１２（ｂ）は、第２の実施形態に係る磁気記憶装置を模式的に表す回路図である。
【図１３】図１３（ａ）及び図１３（ｂ）は、磁気抵抗効果素子の電流−電圧特性の一例を表すグラフ図である。
【図１４】１４（ａ）〜図１４（ｄ）は、第２の実施形態に係る別の磁気記憶装置を模式的に表す回路図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、第３の実施形態に係る磁気記憶装置を模式的に表す回路図である。
【図１６】図１６（ａ）〜図１６（ｃ）は、第４の実施形態に係る磁気記憶装置を表す模式図である。
【図１７】図１７（ａ）及び図１７（ｂ）は、第４の実施形態に係る磁気抵抗効果素子の電流−電圧特性の一例を表すグラフ図である。
【図１８】図１８（ａ）及び図１８（ｂ）は、スピンＭＯＳＦＥＴを模式的に表す断面図である。
【図１９】第５の実施形態に係る磁気記憶装置を例示する模式図である。
【図２０】第６の実施形態に係る半導体集積回路を模式的に表す回路図である。
【図２１】図２１（ａ）及び図２１（ｂ）は、パストランジスタ回路を模式的に表す回路図である。
【図２２】図２２（ａ）及び図２２（ｂ）は、パストランジスタ回路を模式的に表す回路図である。
【図２３】第７の実施形態に係る半導体集積回路を模式的に表す回路図である。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１（ａ）〜図１（ｃ）は、第１の実施形態に係る磁気記憶装置を模式的に表す回路図である。  
図１（ａ）〜図１（ｃ）に表したように、磁気記憶装置１１０は、磁気抵抗効果素子１０と、負荷抵抗部３０と、を含む。磁気抵抗効果素子１０は、少なくとも２つの磁化自由層を含み、各磁化自由層の磁化の向きによって抵抗値を変化させる。負荷抵抗部３０は、磁気抵抗効果素子１０と電気的に接続されている。負荷抵抗部３０は、磁気抵抗効果素子１０に対する負荷抵抗である。負荷抵抗部３０は、微分抵抗を変化させる。これにより、負荷抵抗部３０は、磁気記憶装置１０に流れる電流を調整する。
【０００９】
負荷抵抗部３０は、第１状態と第２状態とを有する。図１（ｂ）のように、第１状態は、磁気抵抗効果素子１０に直列に第１抵抗素子Ｒ１を接続した状態である。図１（ｃ）のように、第２状態は、磁気抵抗効果素子１０に直列に第２抵抗素子Ｒ２を接続した状態である。
【００１０】
第２状態の微分抵抗は、第１状態の微分抵抗よりも低い。ここで、「微分抵抗」とは、微小な電流（ｄＩ）の変化に対する電圧（ｄＶ）の変化の割合（ｄＶ／ｄＩ）である。以下では、微分抵抗をｄＶ／ｄＩ＝ＲＬとして説明を行う。
【００１１】
磁気記憶装置１０は、制御部８０をさらに含む。制御部８０は、負荷抵抗部３０と電気的に接続され、負荷抵抗部３０の状態を、第１状態、第２状態及びその他の状態となるように制御する。なお、制御部８０は、必ずしも磁気記憶装置１０に設けられていなくてもよい。制御部８０は、磁気記憶装置１０とは別の装置とし、磁気記憶装置１０と電気的に接続してもよい。
【００１２】
負荷抵抗部３０は、第１抵抗素子Ｒ１と、第２抵抗素子Ｒ２と、切替部２０と、第１端子２１と、第２端子２２と、を含む。第１端子２１には、第１電位Ｖｄｄ１が設定される。第２端子２２には、第２電位Ｖｄｄ２が設定される。第２電位Ｖｄｄ２の絶対値は、第１電位Ｖｄｄ１の絶対値よりも小さい。
【００１３】
磁気抵抗効果素子１０は、負荷抵抗部３０と第３端子２３との間に設けられる。ただし、磁気抵抗効果素子１０と第３端子２３との間に、負荷抵抗部３０を設けてもよい。第３端子２３は、接地電位である。第１電位Ｖｄｄ１は、正の電位である。第２電位Ｖｄｄ２は、第１電位Ｖｄｄ１よりも低い正の電位である。これにより、第１端子２１から第３端子２３、または、第２端子２２から第３端子２３に向かって電流が流れる。ただし、第３端子２３の電位は、第２電位Ｖｄｄ２よりも十分に低ければ、接地電位でなくても構わない。
【００１４】
これとは反対に、第３端子２３に正の電位を設定し、第１電位Ｖｄｄ１及び第２電位Ｖｄｄ２を接地電位もしくは負の電位としてもよい。この場合、第３端子２３から第１端子２１、または、第３端子２３から第２端子２２に向かって電流が流れる。
【００１５】
第１抵抗素子Ｒ１は、第１端子２１と磁気抵抗効果素子１０との間に設けられる。第２抵抗素子Ｒ２は、第２端子２２と磁気抵抗効果素子１０との間に設けられる。すなわち、第１抵抗素子Ｒ１または第２抵抗素子Ｒ２が、磁気抵抗効果素子１０に対して直列に接続される。第１抵抗素子Ｒ１及び第２抵抗素子Ｒ２は、磁気抵抗効果素子１０に対して並列に接続してもよい。
【００１６】
第１抵抗素子Ｒ１は、微分抵抗ＲＬ１を有する。第２抵抗素子Ｒ２は、微分抵抗ＲＬ２を有する。微分抵抗ＲＬ２は、微分抵抗ＲＬ１よりも低い。切替部２０は、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２とを選択的に磁気抵抗効果素子１０に接続する。切替部２０が第１抵抗素子Ｒ１を磁気抵抗効果素子１０に接続する。これにより、負荷抵抗部３０が第１状態になる。切替部２０が第２抵抗素子Ｒ２を磁気抵抗効果素子１０に接続する。これにより、負荷抵抗部３０が第２状態になる。
【００１７】
切替部２０は、第１スイッチング素子ＳＷ１と、第２スイッチング素子ＳＷ２と、を含む。第１スイッチング素子ＳＷ１は、第１主電極ｔｍ１と、第２主電極ｔｍ２と、第１制御電極ｔｃ１と、を有する。第２スイッチング素子ＳＷ２は、第３主電極ｔｍ３と、第４主電極ｔｍ４と、第２制御電極ｔｃ２と、を有する。
【００１８】
第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２には、ＭＯＳＦＥＴが用いられる。なお、ＭＯＳＦＥＴやスピンＭＯＳＦＥＴなどのトランジスタでは、ゲート−ソース間の電圧Ｖｇｓが、トランジスタの閾値電圧Ｖｔｈより低いとき、ソース−ドレイン間に電流がほとんど流れない。本願明細書においては、この状態を「オフ」と定義する。そして、電圧Ｖｇｓが、閾値電圧Ｖｔｈより高いとき、ソース−ドレイン間に電流が流れる。本願明細書においては、この状態を「オン」と定義する。
【００１９】
第１抵抗素子Ｒ１の一端は、第１端子２１と電気的に接続されている。第１抵抗素子Ｒ１の他端は、第１スイッチング素子ＳＷ１の第１主電極ｔｍ１と電気的に接続されている。第１スイッチング素子ＳＷ１の第２主電極ｔｍ２は、磁気抵抗効果素子１０の一端１０ａと電気的に接続されている。第２抵抗素子Ｒ２の一端は、第２端子２２と電気的に接続されている。第２抵抗素子Ｒ２の他端は、第２スイッチング素子ＳＷ２の第３主電極ｔｍ３と電気的に接続されている。第２スイッチング素子ＳＷ２の第４主電極ｔｍ４は、磁気抵抗効果素子１０の一端１０ａと電気的に接続されている。磁気抵抗効果素子１０の他端１０ｂは、第３端子２３と電気的に接続されている。
【００２０】
また、第１スイッチング素子ＳＷ１の第１制御電極ｔｃ１、及び、第２スイッチング素子ＳＷ２の第２制御電極ｔｃ２のそれぞれは、制御部８０と電気的に接続されている。
【００２１】
制御部８０は、第１スイッチング素子ＳＷ１、及び、第２スイッチング素子ＳＷ２のそれぞれのオン・オフの切り替えを行う。制御部８０が、第１スイッチング素子ＳＷ１をオンにする。これにより、第１抵抗素子Ｒ１を負荷とする電流パスが形成され、第１電位Ｖｄｄ１と第１抵抗素子Ｒ１とに基づく電流が、磁気抵抗効果素子１０に流れる。また、制御部８０が、第２スイッチング素子ＳＷ２をオンにする。これにより、第２抵抗素子Ｒ２を負荷とする電流パスが形成され、第２電位Ｖｄｄ２及び第２抵抗素子Ｒ２に基づく電流が、磁気抵抗効果素子１０に流れる。
【００２２】
第１状態においては、磁気抵抗効果素子１０に第１抵抗素子Ｒ１を電気的に接続し、磁気抵抗効果素子１０に電流を流す。第２状態においては、磁気抵抗効果素子１０に第２抵抗素子Ｒ２を電気的に接続し、磁気抵抗効果素子１０に電流を流す。第２抵抗素子Ｒ２の微分抵抗ＲＬ２は、第１抵抗素子Ｒ１の微分抵抗ＲＬ１よりも低い。
【００２３】
図２は、第１の実施形態に係る磁気抵抗効果素子を模式的に表す断面図である。  
図２に表したように、磁気抵抗効果素子１０は、第１強磁性層１１と、第２強磁性層１２と、を含む。第２強磁性層１２は、第１強磁性層１１と離間して設けられる。磁気抵抗効果素子１０は、非磁性層１５をさらに含む。非磁性層１５は、第１強磁性層１１と第２強磁性層１２との間に設けられる。すなわち、磁気抵抗効果素子１０では、第１強磁性層１１と非磁性層１５と第２強磁性層１２とが、この順に積層される。
【００２４】
第１強磁性層１１は、負荷抵抗部３０と第３端子２３との間に設けられる。第２強磁性層１２は、第３端子２３と第１強磁性層１１との間に設けられる。すなわち、第１強磁性層１１が、磁気抵抗効果素子１０の一端１０ａとなる。第２強磁性層１２が、磁気抵抗効果素子１０の他端１０ｂとなる。第１強磁性層１１が、第１スイッチング素子ＳＷ１の第２主電極ｔｍ２、及び、第２スイッチング素子ＳＷ２の第４主電極ｔｍ４と電気的に接続される。第２強磁性層１２が、第３端子２３と電気的に接続される。
【００２５】
第１状態及び第２状態で、磁気抵抗効果素子１０内の第１強磁性層１１と第２強磁性層１２の間に流れる電流の向きは同じになるように設定する。このときの磁気抵抗効果素子１０内の第１強磁性層１１と第２強磁性層１２との間に流れる電流の向きを第１の向きとする。
【００２６】
第１強磁性層１１の磁化１１ｍの向きは、可変である。すなわち、第１強磁性層１１は、磁化自由層である。第２強磁性層１２の磁化１２ｍの向きは、可変である。すなわち、第２強磁性層１２は、磁化自由層である。
【００２７】
磁化１１ｍの向きと磁化１２ｍの向きは、互いに略平行もしくは略反平行になるように設定する。第１強磁性層１１及び第２強磁性層１２は、面内磁化膜であっても構わない。第１強磁性層１１及び第２強磁性層１２は、垂直磁化膜であっても構わない。磁化１１ｍの向きは、第１強磁性層１１の膜面に対して傾斜してもよい。磁化１２ｍの向きは、第２強磁性層１２の膜面に対して傾斜してもよい。
【００２８】
非磁性層１５は、第１強磁性層１１に接する。非磁性層１５は、第２強磁性層１２に接する。非磁性層１５は、絶縁体を含む。非磁性層１５は、トンネルバリア層である。非磁性層１５の厚さは、２ｎｍ以下である。これにより、電圧を印加したときに、非磁性層１５にトンネル電流が流れる。
【００２９】
このように、非磁性層１５が絶縁体に基づくトンネルバリア層である場合、第１強磁性層１１、第２強磁性層１２及び非磁性層１５は、強磁性トンネル接合（Magnetic Tunnel Junction（ＭＴＪ））の構造を有する。
【００３０】
磁気抵抗効果素子１０においては、電流を流すことにより、スピン偏極した電子を第１強磁性層１１もしくは第２強磁性層１２に作用させる。このように、磁気抵抗効果素子１０では、磁気抵抗効果素子１０に電流を流すことによって、第１強磁性層１１の磁化１１ｍの向きもしくは第２強磁性層１２の磁化１２ｍの向きが、変化する。
【００３１】
磁気抵抗効果素子１０は、低抵抗状態と、高抵抗状態と、を有する。高抵抗状態の磁気抵抗効果素子１０の抵抗値は、低抵抗状態の磁気抵抗効果素子１０の抵抗値よりも高い。第１強磁性層１１の磁化１１ｍの向きが、第２強磁性層１２の磁化１２ｍの向きと略反平行のときに、高抵抗状態となる。そして、第１強磁性層１１の磁化１１ｍの向きが、第２強磁性層１２の磁化１２ｍの向きと略平行のときに、低抵抗状態となる。第１強磁性層１１の磁化１１ｍの向きが、第２強磁性層１２の磁化１２ｍの向きと略平行のときに、高抵抗状態となり、第１強磁性層１１の磁化１１ｍの向きが、第２強磁性層１２の磁化１２ｍの向きと略反平行のときに、低抵抗状態となってもよい。
【００３２】
ここで、磁化１１ｍの向きが磁化１２ｍの向きと略平行のときとは、磁化１１ｍの向きが磁化１２ｍの向きに近いときである。磁化１１ｍの向きが磁化１２ｍの向きと略反平行のときとは、磁化１１ｍの向きが磁化１２ｍの向きに対して反対向きに近いときである。
【００３３】
このように、磁気抵抗効果素子１０では、磁化１１ｍ及び磁化１２ｍを略平行または略反平行に設定し、略平行のときの抵抗値と略反平行のときの抵抗値との変化をデータの記憶に利用する。
【００３４】
高抵抗状態が「０」であり、低抵抗状態が「１」である。高抵抗状態を「１」とし、低抵抗状態を「０」としてもよい。低抵抗状態及び高抵抗状態は、「０」または「１」に限ることなく、他の状態でもよい。
【００３５】
低抵抗状態または高抵抗状態の設定は、制御部８０によって実施される。以下では、低抵抗状態と高抵抗状態との間で状態を遷移させることを「書き込み」と称す。
【００３６】
次に、磁気抵抗効果素子１０の書き込み動作について説明する。  
図３（ａ）及び図３（ｂ）は、磁気抵抗効果素子１０の書き込み動作を模式的に表す断面図である。  
図３（ａ）に表したように、まず、磁化１１ｍと磁化１２ｍとが、略反平行の状態から説明を行う。図３（ａ）において、磁気抵抗効果素子１０は、高抵抗状態である。また、ここでは、便宜的に、磁化１１ｍ及び磁化１２ｍが紙面に対して右方向を向く状態を「右向き」、左方向を向く状態を「左向き」と称す。すなわち、図３（ａ）は、磁化１１ｍが右向き、磁化１２ｍが左向きで略反平行の状態を表している。なお、略反平行の状態は、磁化１１ｍが左向き、磁化１２ｍが右向きでもよい。略平行の状態は、磁化１１ｍ及び磁化１２ｍの両方が右向きでもよいし、磁化１１ｍ及び磁化１２ｍの両方が左向きでもよい。すなわち、磁気抵抗効果素子１０は、高抵抗状態及び低抵抗状態のそれぞれにおいて、２種類の磁化の向きの組み合わせを有する。
【００３７】
磁気抵抗効果素子１０を略反平行から略平行にする場合には、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２がオフになっている状態から、第１スイッチング素子ＳＷ１をオンにする。これにより、負荷抵抗部３０を第１状態にして、第１強磁性層１１と第２強磁性層１２との間に第１の向きに、電流を流す。電流とは反対の方向に電子が流れる。
【００３８】
第２強磁性層１２から第１強磁性層１１へ電子を流すと、図３（ａ）に表すように、第２強磁性層１２のmajorityスピンが、第１強磁性層１１へ注入される。このスピン注入により、第１強磁性層１１の磁化１１ｍの向きが反転する臨界電流を第１臨界電流Ｉｃ１とする。スピン注入電流を第１臨界電流Ｉｃ１以上流すと、図３（ｂ）に表すように、第１強磁性層１１は磁化反転し、互いの磁化１１ｍ、１２ｂの向きは略平行になる。このとき、磁気抵抗効果素子１０の抵抗は、高抵抗状態から低抵抗状態に遷移する。
【００３９】
磁気抵抗効果素子１０が高抵抗状態から低抵抗状態に遷移する場合の説明において、図３（ａ）に表すように、第２強磁性層１２から第１強磁性１１へ電子を流した場合を示した。第１強磁性層１１と第２強磁性層１２は両方とも磁化自由層なので、図３（ａ）の電子の流れとは逆に、第１強磁性層１１から第２強磁性層１２へ電子を流しても構わない。
【００４０】
図４は、磁気抵抗効果素子の電流−電圧特性の一例を表すグラフ図である。  
図４は、磁気抵抗効果素子１０を高抵抗状態から低抵抗状態に遷移させた場合の磁気抵抗効果素子１０の電流−電圧特性および第１負荷曲線ＬＬ１を表す。磁気抵抗効果素子１０に印加される電流と電圧は、磁気抵抗効果素子１０の電流−電圧特性と負荷曲線（Load Line）との交点における電流と電圧で安定することを示す。
【００４１】
磁気抵抗効果素子１０が高抵抗状態から低抵抗状態へ遷移すると、磁気抵抗効果素子１０に印加される電圧が減る。そのときに、電流−電圧特性の第１負荷曲線ＬＬ１に沿って磁気抵抗効果素子１０に流れる電流Ｉと磁気抵抗効果素子１０に印加される電圧Ｖとが遷移していく。
【００４２】
次に、磁化１１ｍと磁化１２ｍとが、略平行から略反平行に書き込む方法を説明する。  磁気抵抗効果素子１０を略平行から略反平行にする場合には、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２がオフになっている状態から、第２スイッチング素子ＳＷ２をオンにする。これにより、負荷抵抗部３０を第２状態にして、第１強磁性層１１と第２強磁性層１２との間に、第１の向きに電流を流す。この電流の向きは、第１状態で流した電流の向きと同じである。
【００４３】
図５（ａ）及び図５（ｂ）は、磁気抵抗効果素子１０の書き込み動作を模式的に表す断面図である。  
図５（ａ）に表したように、第２強磁性層１２から第１強磁性層１１へ電子を流す。第２強磁性層１２のmajorityスピンは第１強磁性層１１に流れる。しかし、第２強磁性層１２のminorityスピンは、第１強磁性層１１の磁化１１ｍと略反平行なので、第１強磁性層１１にほとんど流れることが出来ない。そのため、第２強磁性層１２のminorityスピンが、第２強磁性層１２に蓄積される。
【００４４】
つまり、図５（ａ）に表したように、第２強磁性層１２のminorityスピンが、第１強磁性層１１において反射され、第２強磁性層１２へ注入される。このスピン注入により、第２強磁性層１２の磁化１２ｍが反転する臨界電流を第２臨界電流Ｉｃ２とする。スピン注入電流を第２臨界電流Ｉｃ２以上流すと、第２強磁性層１２は磁化反転し、図５（ｂ）に表したように、互いの磁化１１ｍ、１２ｍの向きは、略反平行になる。このとき、磁気抵抗効果素子１０の抵抗は、低抵抗状態から高抵抗状態に遷移する。
【００４５】
磁気抵抗効果素子１０が低抵抗状態から高抵抗状態に遷移する場合の説明において、図５（ａ）に表すように、第２強磁性層１２から第1強磁性１１へ電子を流した場合を示した。第１強磁性層１１と第２強磁性層１２は両方とも磁化自由層なので、図５（ａ）の電子の流れとは逆に、第１強磁性層１１から第２強磁性層１２へ電子を流しても構わない。
【００４６】
図６は、磁気抵抗効果素子の電流−電圧特性の一例を表すグラフ図である。  
図６は、磁気抵抗効果素子を低抵抗状態から高抵抗状態に遷移させた場合の電流−電圧特性および第２負荷曲線ＬＬ２を表す。  
磁気抵抗効果素子１０が低抵抗状態から高抵抗状態へ遷移すると、磁気抵抗効果素子１０に印加される電圧が増える。そのときに、第２電位Ｖｄｄ２及び第２抵抗素子Ｒ２が磁気抵抗効果素子１０に直列に接続されているため、電流−電圧特性の第２負荷曲線ＬＬ２に沿って、磁気抵抗効果素子１０に流れる電流Ｉと磁気抵抗効果素子１０に印加される電圧Ｖとが遷移していく。
【００４７】
磁気抵抗効果素子１０のデータの読み出しにおいては、第１臨界電流Ｉｃ１よりも小さい電流を流し、磁気抵抗効果素子１０の電気抵抗を検出する。これにより、磁気抵抗効果素子１０が、低抵抗状態であるか高抵抗状態であるかを検出することができる。読み出しにおいて磁気抵抗効果素子１０に流す電流の向きは、書き込み時と同じでもよいし、書き込み時と反対でもよい。
【００４８】
磁気抵抗効果素子１０が低抵抗状態から高抵抗状態へ遷移したあとに、磁気抵抗効果素子１０に流れる電流はＩｃ１以下でなければならない。そのため第２抵抗Ｒ２の微分抵抗ＲＬ２を十分に低くする。
【００４９】
図７は、磁気抵抗効果素子の電流−電圧特性の一例を表すグラフ図である。  
図７に表したように、低抵抗状態から高抵抗状態へ遷移させたあとに、磁気抵抗効果素子１０に流れる電流がＩｃ１以上である場合、低抵抗状態と高抵抗状態を遷移し続ける。このとき、互いの磁化１１ｍ、１２ｍの向きは、略平行と略反平行とを繰り返す。このため、磁化１１ｍ、１２ｍの向きが、不定になってしまう。
【００５０】
上記のように、磁化１１ｍ、１２ｍが不定にならないようにするためには、第１抵抗素子Ｒ１の微分抵抗ＲＬ１が、下記の（１）式を満たすようにする。そして、第２抵抗素子Ｒ２の微分抵抗ＲＬ２が、下記の（２）式を満たすようにする。  
ＲＬ１＞（Ｉｃ１×ＲＳ２−Ｉｃ２×ＲＳ１）／（Ｉｃ２−Ｉｃ１）・・・（１）  
ＲＬ２＜（Ｉｃ１×ＲＳ２−Ｉｃ２×ＲＳ１）／（Ｉｃ２−Ｉｃ１）・・・（２）  
（１）式及び（２）式において、ＲＳ１は、低抵抗状態の磁気抵抗効果素子１０に第２臨界電流Ｉｃ２に近い電流を流したときの磁気抵抗効果素子１０の抵抗値である。ＲＳ２は、高抵抗状態の磁気抵抗効果素子１０に第１臨界電流Ｉｃ１に近い電流を流したときの磁気抵抗効果素子１０の抵抗値である。ＲＳ１は、換言すれば、低抵抗状態の磁気抵抗効果素子１０に第２臨界電流Ｉｃ２より少し小さい電流を流したときの磁気抵抗効果素子１０の抵抗値である。ＲＳ２は、換言すれば、高抵抗状態の磁気抵抗効果素子１０に第１臨界電流Ｉｃ１より少し小さい電流を流したときの磁気抵抗効果素子１０の抵抗値である。
【００５１】
このように、第２抵抗素子Ｒ２の微分抵抗ＲＬ２を、第１抵抗素子Ｒ１の微分抵抗ＲＬ１よりも低くする。より詳しくは、（１）式を満たす微分抵抗ＲＬ１の第１抵抗素子Ｒ１を用い、（２）式を満たす微分抵抗ＲＬ２の第２抵抗素子Ｒ２を用いる。これにより、磁気抵抗効果素子１０に第１の向きに電流を流して磁気抵抗効果素子１０を高抵抗状態から低抵抗状態に遷移させた後に、低抵抗状態の磁気抵抗効果素子１０に流れる電流が、第２臨界電流Ｉｃ２よりも小さくなる。第１の向きに電流を流して磁気抵抗効果素子１０を低抵抗状態から高抵抗状態に遷移させた後に、高抵抗状態の磁気抵抗効果素子１０に流れる電流は、第１臨界電流Ｉｃ１よりも小さくなる。これらにより、磁化１１ｍ、１２ｍの向きが、不定になることを抑制できる。磁気記憶装置１１０の誤動作を抑制できる。
【００５２】
このように、本実施形態に係る磁気記憶装置１１０では、非磁性層１５の両側に磁化自由層を設けた磁気抵抗効果素子１０を用い、高抵抗状態から低抵抗状態への遷移時は高い微分抵抗ＲＬ１の第１抵抗素子Ｒ１を用い、低抵抗状態から高抵抗状態への遷移時は低い微分抵抗ＲＬ２の第２抵抗素子Ｒ２を用いる。これにより、磁気抵抗効果素子１０への書き込みを一方向だけの電流で行うことができる。
【００５３】
強磁性体の片方を磁化の向きが固定された磁化固定層とし、もう片方を磁化の向きを変更できる磁化自由層とした磁気抵抗効果素子がある。磁化反転は、外部から磁場を印加するか、素子にスピン注入電流を流すことにより行われる。近年の技術進歩で素子に微細化が求められていることにより、磁化反転にはスケーラビリティーのあるスピン注入磁化反転技術が用いられている。スピン注入磁化反転では、磁化の向きは電流に依存する。そのため、略平行にするときと略反平行にするときのスピン注入電流は、電流の向きが反対になる。そのため、磁気抵抗効果素子の書込では、素子に双方向の電流を流すための周辺回路が必要になる。
【００５４】
一般的に用いられる集積回路では、ＭＯＳＦＥＴ素子が用いられる。ＭＯＳＦＥＴを用いた回路では、正電圧の電源電圧側にｐチャネルＭＯＳＦＥＴを用い、基準電圧の電源の側にｎチャネルＭＯＳＦＥＴを用いる。そのため、双方向の電流を流す回路は、一方向だけに電流を流す回路に比べて倍の回路規模になる。双方向の電流を流す回路は、周辺回路が大きくなり、集積化の妨げになる。
【００５５】
ＭＯＳＦＥＴ素子はソース端子と電源の間に寄生抵抗があると抵抗値が大きくなってしまう。そのため、大きな電流を流すためには、寄生抵抗を減らすことが望まれる。ＭＴＪを用いたメモリでは選択トランジスタとしてＭＯＳＦＥＴを用いるが、大きな電流を流すにはＭＯＳＦＥＴのソース端子と電源の間にＭＴＪがないことが望ましい。しかし、双方向の電流を流す場合は、どちらかの電流の向きで必ず電源とＭＯＳＦＥＴのソース端子の間にＭＴＪが入るため、大きな電流を流すことを妨げる要因となる。
【００５６】
また、スピンＭＯＳＦＥＴを用いたメモリでは、ｎチャネルＭＯＳＦＥＴもしくはｐチャネルＭＯＳＦＥＴのどちらか、もしくは両方をスピンＭＯＳＦＥＴとして用いる。ＣＭＯＳの構成の場合、通常はＶＤＤ−ｐチャネルＭＯＳＦＥＴ−ｎチャネルＭＯＳＦＥＴ−ＧＮＤの順に接続され、電流の向きは一方向になっている。ＣＭＯＳの構成で逆向きに電流を流すには、余分なスイッチング素子が必要となり、高集積化を妨げる。
【００５７】
このように双方向に電流を流すのは、回路の高集積化、大電流を流すという観点から大きな課題となる。
【００５８】
これに対して、本実施形態に係る磁気記憶装置１１０では、一方向の電流で書き込みが行えるため、周辺回路の回路規模が小さくなる。磁気記憶装置１１０の高集積化が可能になる。
【００５９】
また、磁気記憶装置１１０では、電流を流す方向が一方向であるから、選択トランジスタのソース端子と電源との間に磁気抵抗効果素子１０を入れなくてよい。このため、選択トランジスタのソース端子と電源との間の抵抗を低くすることができる。これにより、書き込みの動作において、大きな電流を流すことが可能となる。
【００６０】
このように、本実施形態に係る磁気記憶装置１１０では、一方向の電流で書き込みが行えるため、回路を高集積化し、磁気抵抗効果素子１０に大電流を流すことができる。
【００６１】
第１強磁性層１１及び第２強磁性層１２には、ＣｏＦｅＢを用いることができる。非磁性層１５には、例えば、ＭｇＯを用いることができる。第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２には、オンのときに十分に低抵抗なｎチャネルＭＯＳＦＥＴを用いることができる。第１抵抗素子Ｒ１の材料には、不純物を高濃度にドープしたＳｉを用いることができる。第２抵抗素子Ｒ２の材料には、Ｍｏを用いることができる。
【００６２】
図８（ａ）〜図８（ｃ）は、第１の実施形態に係る別の磁気記憶装置を模式的に表す回路図である。  
非磁性層１５は、絶縁体を含むトンネルバリア層である。すなわち、磁気抵抗効果素子１０は、ＭＴＪ素子である。これに限ることなく、非磁性層１５は、例えば、導電体を含んでもよい。すなわち、磁気抵抗効果素子１０は、図８（ａ）に示すように、ＧＭＲ素子でもよい。図８（ｂ）に示すように、磁気抵抗効果素子１０は、ｎチャネルスピンＭＯＳＦＥＴでも構わない。図８（ｃ）に示すように、磁気抵抗効果素子１０は、ｐチャネルＭＯＳＦＥＴでも構わない。
【００６３】
図９（ａ）〜図９（ｅ）及び図１０（ａ）〜図１０（ｆ）は、第１の実施形態に係る別の磁気記憶装置を模式的に表す回路図である。  
図９（ａ）及び図９（ｂ）に表したように、磁気記憶装置１１１の負荷抵抗部３０では、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２のそれぞれが、磁気抵抗効果素子１０に対して並列に接続されている。このように、負荷抵抗である第１抵抗素子Ｒ１及び第２抵抗素子Ｒ２は、磁気抵抗効果素子１０に並列に接続してもよい。
【００６４】
また、磁気記憶装置１１１の負荷抵抗部３０には、第３スイッチング素子ＳＷ３と、第４スイッチング素子ＳＷ４と、がさらに設けられている。第３スイッチング素子ＳＷ３は、第１端子２１と磁気抵抗効果素子１０との間に設けられている。第４スイッチング素子ＳＷ４は、第２端子２２と磁気抵抗効果素子１０との間に設けられている。第３スイッチング素子ＳＷ３及び第４スイッチング素子ＳＷ４のオン・オフは、制御部８０によって制御される。
【００６５】
図９（ａ）に示すように、第１スイッチング素子ＳＷ１〜第４スイッチング素子ＳＷ４をオフにした状態から、第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３をオンにする。これにより、負荷抵抗部３０が第１状態となる。そして、図９（ｂ）に示すように、第１スイッチング素子ＳＷ１〜第４スイッチング素子ＳＷ４をオフにした状態から、第２スイッチング素子ＳＷ２及び第４スイッチング素子ＳＷ４をオンにする。これにより、負荷抵抗部３０が第２状態となる。
【００６６】
制御部８０は、磁気抵抗効果素子１０を高抵抗状態から低抵抗状態に遷移させるときに、第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３をオンにする。すなわち、制御部８０は、磁気抵抗効果素子１０を高抵抗状態から低抵抗状態に遷移させるときに、負荷抵抗部３０を第１状態にし、磁気抵抗効果素子１０に第１電位Ｖｄｄ１を印加する。
【００６７】
そして、制御部８０は、磁気抵抗効果素子１０を低抵抗状態から高抵抗状態に遷移させるときに、全てのスイッチング素子ＳＷ１〜ＳＷ４をオフにした後で、第２スイッチング素子ＳＷ２及び第４スイッチング素子ＳＷ４をオンにする。すなわち、制御部８０は、磁気抵抗効果素子１０を低抵抗状態から高抵抗状態に遷移させるときに、負荷抵抗部３０を第２状態にし、磁気抵抗効果素子１０に第２電位Ｖｄｄ２を印加する。
【００６８】
図９（ｃ）〜図９（ｅ）に表したように、磁気記憶装置１１２の負荷抵抗部３０では、第１抵抗素子Ｒ１及び第１スイッチング素子ＳＷ１が、磁気抵抗効果素子１０に対して直列に接続され、第２抵抗素子Ｒ２及び第２スイッチング素子ＳＷ２が、磁気抵抗効果素子１０に対して並列に接続されている。また、磁気記憶装置１１２では、第４スイッチング素子ＳＷ４が、第２端子２２と磁気抵抗効果素子１０との間に設けられている。
【００６９】
磁気記憶装置１１２では、図９（ｄ）に示すように、各スイッチング素子ＳＷ１、ＳＷ２、ＳＷ４をオフにした状態から、第１スイッチング素子ＳＷ１をオンにする。これにより、負荷抵抗部３０が第１状態となる。そして、図９（ｅ）に示すように、各スイッチング素子ＳＷ１、ＳＷ２、ＳＷ４をオフにした状態から、第２スイッチング素子ＳＷ２及び第４スイッチング素子ＳＷ４をオンにする。これにより、負荷抵抗部３０が第２状態となる。
【００７０】
図１０（ａ）〜図１０（ｃ）に表したように、磁気記憶装置１１３の負荷抵抗部３０では、第１抵抗素子Ｒ１及び第１スイッチング素子ＳＷ１が、磁気抵抗効果素子１０に対して並列に接続され、第２抵抗素子Ｒ２及び第２スイッチング素子ＳＷ２が、磁気抵抗効果素子１０に対して直列に接続されている。また、磁気記憶装置１１３では、第３スイッチング素子ＳＷ３が、第１端子２１と磁気抵抗効果素子１０との間に設けられている。
【００７１】
磁気記憶装置１１３では、図１０（ｂ）に示すように、各スイッチング素子ＳＷ１〜ＳＷ３をオフにした状態から、第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３をオンにする。これにより、負荷抵抗部３０が第１状態となる。そして、図１０（ｃ）に示すように、各スイッチング素子ＳＷ１〜ＳＷ３をオフにした状態から、第２スイッチング素子ＳＷ２をオンにする。これにより、負荷抵抗部３０が第２状態となる。
【００７２】
図１０（ｄ）〜図１０（ｆ）に表したように、磁気記憶装置１１４の負荷抵抗部３０では、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２のそれぞれが、磁気抵抗効果素子１０に対して並列に接続されている。また、磁気記憶装置１１４の負荷抵抗部３０には、第５スイッチング素子ＳＷ５が設けられている。第５スイッチング素子ＳＷ５は、第１端子２１と磁気抵抗効果素子１０との間に設けられている。磁気記憶装置１１４では、磁気抵抗効果素子１０に第１電位Ｖｄｄ１のみが印加される。第５スイッチング素子ＳＷ５のオン・オフは、制御部８０によって制御される。
【００７３】
磁気記憶装置１１４では、図１０（ｅ）に示すように、各スイッチング素子ＳＷ１、ＳＷ２、ＳＷ５をオフにした状態から、第１スイッチング素子ＳＷ１及び第５スイッチング素子ＳＷ５をオンにする。これにより、負荷抵抗部３０が第１状態となる。そして、図１０（ｆ）に示すように、各スイッチング素子ＳＷ１、ＳＷ２、ＳＷ５をオフにした状態から、第２スイッチング素子ＳＷ２及び第５スイッチング素子ＳＷ５をオンにする。これにより、負荷抵抗部３０が第２状態となる。
【００７４】
このように、負荷抵抗である第１抵抗素子Ｒ１及び第２抵抗素子Ｒ２は、いずれか一方を磁気抵抗効果素子１０に直列に接続し、他方を磁気抵抗効果素子１０に並列に接続してもよい。
【００７５】
本実施形態の磁気抵抗効果素子１０をＣＭＯＳ回路の中に設けた場合、論理動作を行うときとメモリの書き込みを行うときの電流の向きが一方向だけで済む。これにより、余計なスイッチング素子が不要となり、さらなる高集積化が可能となる。高集積なリコンフィギャラブル論理回路を実現することができる。
【００７６】
（第２の実施形態）  
図１１（ａ）及び図１１（ｂ）、図１２（ａ）及び図１２（ｂ）は、第２の実施形態に係る磁気記憶装置を模式的に表す回路図である。  
図１１（ａ）及び図１１（ｂ）に表したように、磁気記憶装置１２０では、負荷抵抗部３０が、第１半導体素子４１と、第２半導体素子４２と、を含む。第１半導体素子４１及び第２半導体素子４２には、ｐチャネルＭＯＳＦＥＴが用いられる。第１半導体素子４１は、磁気抵抗効果素子１０が高抵抗状態から低抵抗状態に遷移するときの負荷抵抗であり、高い微分抵抗を持つ。第２半導体素子４２は磁気抵抗効果素子１０が低抵抗状態から高抵抗状態に遷移するときの負荷抵抗であり、低い微分抵抗を持つ。図１１（ａ）及び図１１（ｂ）では、第１半導体素子４１及び第２半導体素子４２にｐチャネルＭＯＳＦＥＴを用いている。図１２（ａ）及び図１２（ｂ）に示す磁気記憶装置１２１のように、第１半導体素子４１及び第２半導体素子４２は、ｎチャネルＭＯＳＦＥＴを用いても構わない。以下では、第１半導体素子４１及び第２半導体素子４２をｐチャネルＭＯＳＦＥＴとして説明を行う。
【００７７】
負荷抵抗部３０は、スイッチング素子４３をさらに含む。磁気記憶装置１２０は、一対の電源端子４４、４５を含む。電源端子４４には、正の電位Ｖｄｄが設定される。電源端子４５には、接地電位が設定される。これにより、磁気抵抗効果素子１０に対して第１の向きに電流を流すことができる。電源端子４４に接地電位もしくは負の電位を設定し、電源端子４５に正の電位Ｖｄｄを設定してもよい。
【００７８】
第１半導体素子４１は、第１電極４１ａと、第２電極４１ｂと、第１制御電極４１ｃと、を含む。第１電極４１ａは、磁気抵抗効果素子１０と電気的に接続される。第２電極４１ｂは、電源端子４４と電気的に接続される。第１制御電極４１ｃは、制御部８０と電気的に接続される。図１１（ａ）に示す接続とし、第１半導体素子４１をオンにすると、磁気抵抗効果素子１０に第１の向きに電流が流れる。すなわち、第１半導体素子４１は、第１電極４１ａと第２電極４１ｂとの間の電流経路を電源端子４４と磁気抵抗効果素子１０との間に直列に接続する。
【００７９】
第２半導体素子４２は、第３電極４２ａと、第４電極４２ｂと、第２制御電極４２ｃと、を含む。第３電極４２ａは、スイッチング素子４３と電気的に接続される。第３電極４２ａは、スイッチング素子４３を介して磁気抵抗効果素子１０と電気的に接続される。第４電極４２ｂは、電源端子４４と電気的に接続される。第２制御電極４２ｃは、第３電極４２ａと電気的に接続される。
【００８０】
例えば、第２半導体素子４２がｐチャネルＭＯＳＦＥＴである場合、第３電極４２ａは、ドレイン電極である。第４電極４２ｂは、ソース電極である。第２制御電極４２ｃは、ゲート電極である。すなわち、第２半導体素子４２は、いわゆるダイオード接続されている。第２制御電極４２ｃは、ドレイン電極と電気的に接続される。従って、例えば、第２半導体素子４２がｎチャネルＭＯＳＦＥＴである場合には、第２制御電極４２ｃが第４電極４２ｂと電気的に接続される。これにより、第２半導体素子４２は、第１方向に電流を流す。すなわち、第２半導体素子４２は、例えば、第３電極４２ａと第４電極４２ｂとの間の電流経路を第１半導体素子４１の電流経路に対して並列に接続する。
【００８１】
スイッチング素子４３は、第２半導体素子４２と磁気抵抗効果素子１０との間に電気的に接続されている。スイッチング素子４３のオン・オフは、制御部８０によって制御される。図１１（ｂ）に示すように、スイッチング素子４３をオンにすると、第２半導体素子４２と磁気抵抗効果素子１０とが電気的に接続され、磁気抵抗効果素子１０に第１の向きに電流が流れる。スイッチング素子４３は、第２半導体素子４２と電源端子４４との間に電気的に接続してもよい。スイッチング素子４３には、ＭＯＳＦＥＴやバイポーラトランジスタなどが用いられる。
【００８２】
図１３（ａ）及び図１３（ｂ）は、磁気抵抗効果素子の電流−電圧特性の一例を表すグラフ図である。  
図１３（ａ）は、磁気抵抗効果素子１０を高抵抗状態から低抵抗状態に遷移させた場合の電流−電圧特性および第１負荷曲線ＬＬ１を表す。  
磁気記憶装置１２０においては、第１半導体素子４１の第１制御電極４１ａに低電圧を印加し、第１半導体素子４１をオンにする。これにより、負荷抵抗部３０が第１状態となり、上記第１の実施形態と同様に、磁気抵抗効果素子１０が高抵抗状態から低抵抗状態に遷移する。磁気記憶装置１２０では、第１電極４１ａと第２電極４１ｂとの間に電流が流れたときに、負荷抵抗部３０が、第１状態となる。
【００８３】
図１３（ａ）に表したように、磁気抵抗効果素子１０が高抵抗状態から低抵抗状態へ遷移すると、電流−電圧特性の第１負荷曲線ＬＬ１に沿って磁気抵抗効果素子１０に流れる電流Ｉと磁気抵抗効果素子１０に印加される電圧Ｖが遷移していく。磁気抵抗効果素子１０が高抵抗状態から低抵抗状態へ遷移するときに、第１半導体素子４１は、微分抵抗ＲＬが高くなる非線形の電流−電圧特性を示す。
【００８４】
磁気抵抗効果素子１０が高抵抗状態から低抵抗状態へ遷移したあとに、磁気抵抗効果素子１０に流れる電流はＩｃ２以下でなければならない。そのため、高抵抗状態から低抵抗状態へ遷移させるときの負荷抵抗は、高い微分抵抗ＲＬを持つ必要がある。しかしながら、線形の抵抗を用いると電源電位Ｖｄｄが高くなり、消費電力が大きくなってしまう。
【００８５】
これに対して、本実施形態に係る磁気記憶装置１２０では、磁気抵抗効果素子１０が高抵抗状態から低抵抗状態へ遷移するときに、微分抵抗ＲＬが高い非線形の第１半導体素子４１を用いる。これにより、低い電源電位Ｖｄｄで動作させることができるので、低消費電力動作になる。
【００８６】
また、本実施形態に係る磁気記憶装置１２０のように、磁気抵抗効果素子１０が高抵抗状態から低抵抗状態へ遷移するときに微分抵抗ＲＬが高い非線形の第１半導体素子４１を用いると、低抵抗状態の動作点がＩｃ２以下になりやすくなる。このため、大きな動作マージンが得られる。磁気記憶装置１２０の歩留まりを向上させることができる。
【００８７】
また、磁気記憶装置１２０においては、スイッチング素子４３をオンにする。これにより、負荷抵抗部３０が第２状態となり、磁気抵抗効果素子１０が低抵抗状態から高抵抗状態に遷移する。磁気記憶装置１２０では、第３電極４２ａと第４電極４２ｂとの間に電流が流れたときに、負荷抵抗部３０が、第２状態となる。
【００８８】
図１３（ｂ）に表したように、磁気抵抗効果素子１０が低抵抗状態から高抵抗状態へ遷移するとき、電流−電圧特性の第２負荷曲線ＬＬ２に沿って磁気抵抗効果素子１０に流れる電流Ｉと磁気抵抗効果素子１０に印加される電圧Ｖが遷移していく。
【００８９】
磁気抵抗効果素子１０が低抵抗状態から高抵抗状態へ遷移するときに、ダイオード接続された第２半導体素子４２は、微分抵抗ＲＬが高くなる非線形の電流−電圧特性を示す。
【００９０】
磁気抵抗効果素子１０が低抵抗状態から高抵抗状態へ遷移したあとに、磁気抵抗効果素子１０に流れる電流はＩｃ１以下でなければならない。本実施形態のように、磁気抵抗効果素子１０が低抵抗状態から高抵抗状態へ遷移するときだけ微分抵抗ＲＬが低い非線形の第２半導体素子４２を用いる。これにより、高抵抗状態の動作点がＩｃ１以下になりやすくなる。このため、大きな動作マージンが得られる。さらに、磁気記憶装置１２０の歩留まりを向上させることができる。
【００９１】
また、磁気記憶装置１２０では、磁気抵抗効果素子１０の高抵抗状態と低抵抗状態との間の遷移を、１つの電源電位Ｖｄｄで行うことができる。これにより、２つの電位Ｖｄｄ１、Ｖｄｄ２を用いる磁気記憶装置１１０に比べて、回路をより簡素にすることができる。
【００９２】
電源端子４４の電位を、第１状態ではＶｄｄ１とし、第２状態ではＶｄｄ２とし、Ｖｄｄ２＞Ｖｄｄ１としても構わない。この場合はＶｄｄ１＝Ｖｄｄ２として、１つの電源電位を用いる場合よりも、大きな動作マージンが得られる。
【００９３】
上記の説明では第１半導体素子４１及び第２半導体素子４２にｐチャネルＭＯＳＦＥＴを用いたが、図１２（ａ）及び図１２（ｂ）に示すように第１半導体素子４１及び第２半導体素子４２にｎチャネルＭＯＳＦＥＴを用いても構わない。この場合、第２制御電極４２ｃは、第４電極４２ｂと電気的に接続する。図１２（ａ）に示すように、第１半導体素子４１をオンにし、スイッチング素子４３をオフにする。これにより、負荷抵抗部３０が、第１状態となる。図１２（ｂ）に示すように、第１半導体素子４１をオフにし、スイッチング素子４３をオンにする。これにより、負荷抵抗部３０が、第２状態となる。
【００９４】
磁気抵抗効果素子１０は、ＭＴＪを用いても構わない。磁気抵抗効果素子１０は、ＧＭＲ素子を用いても構わない。磁気抵抗効果素子１０は、スピンＭＯＳＦＥＴを用いても構わない。上記では、負荷抵抗部３０が磁気抵抗効果素子１０に直列に接続されたが、負荷抵抗部３０が磁気抵抗効果素子１０に並列に接続しても構わない。また、負荷抵抗部３０の一部を磁気抵抗効果素子１０に並列に接続し、負荷抵抗部３０の一部を磁気抵抗効果素子１０に直列に接続しても構わない。
【００９５】
図１４（ａ）〜図１４（ｄ）は、第２の実施形態に係る別の磁気記憶装置を模式的に表す回路図である。  
図１４（ａ）〜図１４（ｃ）に表したように、磁気記憶装置１２２では、負荷抵抗部３０が、半導体素子４６と、スイッチング素子４７と、スイッチング素子４８と、を含む。半導体素子４６には、例えば、ｐチャネルＭＯＳＦＥＴやｎチャネルＭＯＳＦＥＴなどが用いられる。スイッチング素子４７には、ＭＯＳＦＥＴやバイポーラトランジスタなどが用いられる。
【００９６】
半導体素子４６は、第１電極４６ａと、第２電極４６ｂと、第１制御電極４６ｃと、を含む。第１電極４６ａは、磁気抵抗効果素子１０と電気的に接続される。第２電極４６ｂは、電源端子４４と電気的に接続されている。第１制御電極４６ｃは、第１電極４６ａと第２電極４６ｂとの間に流れる電流を制御する。第１制御電極４６ｃは、制御部８０と電気的に接続されている。半導体素子４６のオン・オフは、制御部８０によって制御される。
【００９７】
第１電極４６ａと第２電極４６ｂとの間の電流経路が、磁気抵抗効果素子１０と電源端子４４との間に直列に接続される。半導体素子４６は、磁気抵抗効果素子１０と電源端子４５との間に直列に接続してもよい。
【００９８】
スイッチング素子４７は、第３電極４７ａと、第４電極４７ｂと、第２制御電極４７ｃと、を含む。第３電極４７ａは、第１電極４６ａと電気的に接続される。
【００９９】
第４電極４７ｂは、第１制御電極４６ｃと電気的に接続される。第２制御電極４７ｃは、第３電極４７ａと第４電極４７ｂとの間に流れる電流を制御する。スイッチング素子４７のオン・オフは、制御部８０によって制御される。
【０１００】
図１４（ａ）〜図１４（ｃ）に示すように、スイッチング素子４８は、第１制御電極４６ｃと制御部８０との間に接続される。スイッチング素子４８のオン・オフは、制御部８０によって制御される。スイッチング素子４８をオンにすることにより、第１制御電極４６ｃに電圧が印加され、半導体素子４６がオンになる。このように、半導体素子４６の第１制御電極４６ｃ（ゲート電極）へ印加する電圧は、制御部８０で制御される。
【０１０１】
図１４（ｂ）に示すように、スイッチング素子４７がオフで、スイッチング素子４８がオンである場合、半導体素子４６は、磁気記憶装置１２０の第１半導体素子４１と実質的に同じである。図１４（ｃ）に示すように、スイッチング素子４７をオンにし、スイッチング素子４８をオフにしたときには、半導体素子４６がダイオード接続され、半導体素子４６が、磁気記憶装置１２０の第２半導体素子４２と実質的に同じになる。
【０１０２】
従って、磁気記憶装置１２２では、図１４（ｃ）のように接続することで、負荷抵抗部３０が、第２状態となる。図１４（ｂ）のように接続することで、負荷抵抗部が、第１状態となる。
【０１０３】
このように、磁気記憶装置１２２においても、磁気抵抗効果素子１０の低抵抗状態と高抵抗状態との間の遷移において、負荷抵抗の微分抵抗ＲＬを非線形にすることができる。従って、磁気記憶装置１２２でも、歩留まりを向上させることができる。さらに、図１４（ｂ）の接続状態で第１制御電極４６ｃに印加する電圧を電源電圧Ｖｄｄとすれば、磁気抵抗効果素子１０の高抵抗状態から低抵抗状態への遷移と、低抵抗状態から高抵抗状態への遷移の両方を、１つの電源電位Ｖｄｄで行うことができ、回路を簡素にすることができる。
【０１０４】
本実施形態では、図１４（ａ）〜図１４（ｃ）に示すように、半導体素子４６にｐチャネルＭＯＳＦＥＴを用いたが、図１４（ｄ）に示す磁気記憶装置１２３のように、ｎチャネルＭＯＳＦＥＴを用いても構わない。
【０１０５】
本実施形態において、磁気抵抗効果素子１０は、ＭＴＪを用いても構わない。本実施形態において、磁気抵抗効果素子１０は、ＧＭＲ素子を用いても構わない。本実施形態において、磁気抵抗効果素子１０は、ｎチャネルスピンＭＯＳＦＥＴを用いても構わない。本実施形態において、磁気抵抗効果素子１０は、ｐチャネルＭＯＳＦＥＴを用いても構わない。
【０１０６】
（第３の実施形態）  
図１５（ａ）及び図１５（ｂ）は、第３の実施形態に係る磁気記憶装置を模式的に表す回路図である。  
図１５（ａ）に表したように、磁気記憶装置１３０では、負荷抵抗部３０が、半導体素子５０を含む。半導体素子５０は、第１電極５０ａと、第２電極５０ｂと、制御電極５０ｃと、を含む。第１電極５０ａは、磁気抵抗効果素子１０と電気的に接続される。第２電極５０ｂは、電源端子４４と電気的に接続される。制御電極５０ｃは、第１電極５０ａと第２電極５０ｂとの間に流れる電流を制御する。制御電極５０ｃは、制御部８０と電気的に接続されている。半導体素子５０のオン・オフは、制御部８０によって制御される。
【０１０７】
磁気抵抗効果素子１０の書き込みのときには、制御電極５０ｃには、第１電圧Ｖ１もしくは第２電圧Ｖ２が印加される。第２電圧Ｖ２の電圧値は、第１電圧Ｖ１の電圧値と異なる。この負荷抵抗部３０においては、制御電極５０ｃに第１電圧Ｖ１（第１制御電圧）を印加したときに第１状態となり、制御電極５０ｃに第２電圧Ｖ２（第２制御電圧）を印加したときに第２状態となる。第１電圧Ｖ１及び第２電圧Ｖ２の印加は、制御部８０によって行われる。
【０１０８】
半導体素子５０がｐチャネルＭＯＳＦＥＴである場合、第２電圧Ｖ２は、第１電圧Ｖ１よりも低い。これにより、第１電圧Ｖ１を印加したときの半導体素子５０の微分抵抗ＲＬよりも、第２電圧Ｖ２を印加したときの半導体素子５０の微分抵抗ＲＬを低くすることができる。
【０１０９】
第１電圧Ｖ１及び第２電圧Ｖ２は、半導体素子５０のゲート電圧である。このように、半導体素子５０のゲート電圧を変化させることによって、負荷抵抗部３０の微分抵抗ＲＬを変化させてもよい。
【０１１０】
図１５（ｂ）に示すように、半導体素子５０にｎチャネルＭＯＳＦＥＴを用いても構わない。その場合、第２電圧Ｖ２は、第１電圧Ｖ１よりも高い。
【０１１１】
電源端子４４には、正の電位Ｖｄｄを設定し、電源端子４５には、接地電位もしくは負の電位を設定しても構わない。また、電源端子４４に接地電位もしくは負の電位を設定し、電源端子４５に正の電位Ｖｄｄを設定しても構わない。
【０１１２】
本実勢形態において、磁気抵抗効果素子１０は、ＭＴＪを用いても構わない。本実勢形態において、磁気抵抗効果素子１０は、ＧＭＲ素子を用いても構わない。本実勢形態において、磁気抵抗効果素子１０は、ｎチャネルスピンＭＯＳＦＥＴを用いても構わない。本実勢形態において、磁気抵抗効果素子１０は、ｐチャネルスピンＭＯＳＦＥＴを用いても構わない。
【０１１３】
（第４の実施形態）  
図１６（ａ）〜図１６（ｃ）は、第４の実施形態に係る磁気記憶装置を表す模式図である。  
図１６（ａ）〜図１６（ｃ）は、第４の実施形態に係る磁気記憶装置１４０を模式的に表す回路図である。  
図１６（ａ）に表したように、磁気記憶装置１４０では、負荷抵抗部３０が、第１端子５１と、第２端子５２と、切替部５３と、を含む。第１端子５１は、定電流源５４と電気的に接続される。第２端子５２は、定電圧源５５と電気的に接続される。切替部５３は、第１端子５１と磁気抵抗効果素子１０とを電気的に接続して負荷抵抗部３０を第１状態にし、第２端子５２と磁気抵抗効果素子１０とを電気的に接続して負荷抵抗部３０を第２状態にする。
【０１１４】
切替部５３は、第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２とを含む。第１スイッチング素子ＳＷ１は、第１端子５１と磁気抵抗効果素子１０との間に設けられる。第２スイッチング素子ＳＷ２は、第２端子５２と磁気抵抗効果素子１０との間に設けられる。これにより、第１スイッチング素子ＳＷ１をオンにすることによって、磁気抵抗効果素子１０に実質的に一定の電流が供給される。そして、第２スイッチング素子ＳＷ２をオンにすることによって、磁気抵抗効果素子１０に実質的に一定の電圧が印加される。
【０１１５】
第１状態は、図１６（ｂ）に示すように、第１スイッチング素子ＳＷ１をオンにし、第２スイッチング素子ＳＷ２をオフにした状態である。第２状態は、図１６（ｃ）に示すように、第１スイッチング素子ＳＷ１をオフにし、第２スイッチング素子ＳＷ２をオンにした状態である。第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２のオン・オフの切り替えは、制御部８０によって制御される。なお、切替部５３の回路は、上記に限ることなく、磁気抵抗効果素子１０、第１端子５１及び第２端子５２の接続を切り替えることができる任意の回路でよい。
【０１１６】
定電流源５４は、第１臨界電流Ｉｃ１と第２臨界電流Ｉｃ２との間の電流Ｉｓを磁気抵抗効果素子１０に供給する。これにより、定電流源５４からの電流の供給によって、磁気抵抗効果素子１０が高抵抗状態から低抵抗状態に遷移する。
【０１１７】
また、定電圧源５５は、Ｉｃ２×ＲＳ１とＩｃ１×ＲＳ２との間の電圧Ｖｓを磁気抵抗効果素子１０に印加する。これにより、定電圧源１５からの電圧の印加によって、磁気抵抗効果素子１０が、低抵抗状態から高抵抗状態に遷移する。
【０１１８】
図１７（ａ）及び図１７（ｂ）は、第４の実施形態に係る磁気抵抗効果素子の電流−電圧特性の一例を表すグラフ図である。  
図１７（ａ）は、磁気抵抗効果素子１０を高抵抗状態から低抵抗状態に遷移させた場合の電流−電圧特性を表す。  
図１７（ａ）に表したように、定電流源５４により、実質的に一定の電流を流しているため、遷移しても電流値は変わらない。このため、磁気抵抗効果素子１０が高抵抗状態から低抵抗状態へ遷移すると、磁気抵抗効果素子１０に印加される電圧が減る。
【０１１９】
図１７（ｂ）に表したように、定電圧源５５により磁気抵抗効果素子１０に実質的に一定の電圧を印加しているため、遷移しても印加される電圧値は変わらない。このため、磁気抵抗効果素子１０が低抵抗状態から高抵抗状態へ遷移すると、磁気抵抗効果素子１０に流れる電流が減る。
【０１２０】
磁気抵抗効果素子１０は、ＭＴＪを用いても構わない。磁気抵抗効果素子１０は、ＧＭＲ素子を用いても構わない。磁気抵抗効果素子１０は、スピンＭＯＳＦＥＴを用いても構わない。スピンＭＯＳＦＥＴは、ｎチャネル型でもよいし、ｐチャネル型でもよい。上記では、負荷抵抗部３０が磁気抵抗効果素子１０に直列に接続されたが、負荷抵抗部３０が磁気抵抗効果素子１０に並列に接続しても構わない。また、負荷抵抗部３０の一部を磁気抵抗効果素子１０に並列に接続し、負荷抵抗部３０の一部を磁気抵抗効果素子１０に直列に接続しても構わない。
【０１２１】
また、高抵抗状態から低抵抗状態への遷移時には定電流源５４を用い、低抵抗状態から高抵抗状態への遷移時には定電圧源５５を用いる。この場合にも、磁気抵抗効果素子１０への書き込みを一方向だけの電流で行うことができる。
【０１２２】
第１端子５１及び第２端子５２には、正の電位が設定される。電源端子４５には、接地電位もしくは負の電位が設定される。第１端子５１及び第２端子５２に接地電位もしくは負の電位を設定し、電源端子４５に正の電位を設定してもよい。
【０１２３】
（実施形態１乃至４における素子）
実施形態１乃至４における磁気抵抗効果素子１０において、下記を用いても構わない。
【０１２４】
図１８（ａ）及び図１８（ｂ）は、スピンＭＯＳＦＥＴを模式的に表す断面図である。
図１８（ａ）に表したように、磁気抵抗効果素子１０は、第１強磁性層１１と、第２強磁性層１２と、半導体層６０と、電極６１と、絶縁膜６２と、を含む。
【０１２５】
半導体層６０は、第１の半導体部６０ａと、第２の半導体部６０ｂと、第１の半導体部第１部分６０ａと第２の半導体部６０ｂとの間の第３の半導体部６０ｃと、を含む。第１強磁性層１１は、第１の半導体部６０ａと対向して設けられる。第２強磁性層１２は、第２の半導体部６０ｂと対向して設けられる。電極６１は、第３の半導体部６０ｃと対向して設けられる。絶縁膜６２は、第３の半導体部６０ｃと電極６１との間に設けられる。換言すれば、第１強磁性層１１は、第１の半導体部６０ａの上に設けられる。第２強磁性層１２は、第２半導体部６０ｂの上に設けられる。絶縁膜６２は、第３半導体部６０ｃの上に設けられる。電極６１は、絶縁膜６２の上に設けられる。
【０１２６】
第１の半導体部６０ａは、ドレイン領域もしくはソース領域の一方である。第２の半導体部６０ｂは、ドレイン領域もしくはソース領域の他方である。第３の半導体部６０ｃは、チャネル領域である。電極６１は、ゲート電極である。絶縁膜６２は、ゲート絶縁膜である。
【０１２７】
電極６１は、制御部８０と電気的に接続される。制御部８０が、電極６１に電圧を印加する。これにより、磁気抵抗効果素子１０のオン・オフが切り替えられる。磁気抵抗効果素子１０をオンにすることにより、第１強磁性層１１と第２強磁性層１２との間に電流が流れる。そして、磁気抵抗効果素子１０をオフにすることにより、第１強磁性層１１と第２強磁性層１２との間に流れる電流が抑制される。第１強磁性層１１と第２強磁性層１２との間に実質的に電流が流れなくなる。
【０１２８】
磁気抵抗効果素子１０がスピンＭＯＳＦＥＴの場合、磁気抵抗効果素子１０をオンにし、負荷抵抗部３０を第１状態にすることで、磁気抵抗効果素子１０が高抵抗状態から低抵抗状態に遷移する。
【０１２９】
磁気抵抗効果素子１０がスピンＭＯＳＦＥＴの場合、磁気抵抗効果素子１０をオンにし、負荷抵抗部３０を第２状態にすることで、磁気抵抗効果素子１０が低抵抗状態から高抵抗状態に遷移する。
【０１３０】
このように、スピンＭＯＳＦＥＴを磁気抵抗効果素子１０として用いた磁気記憶装置１１０〜１１４、１２０〜１２３、１３０、１３１、及び、１４０においても、磁気抵抗効果素子１０への書き込みを一方向だけの電流で行うことができる。
【０１３１】
半導体層６０には、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、ＡｌＧａＡｓ、ＩｎＡｓ、ＩｎＧａＡｓ、及び、これらの材料の複合物が用いられる。半導体層６０は、２次元電子ガス構造でもよい。電極６１及び絶縁膜６２は、必要に応じて設けられ、省略可能である。
【０１３２】
図１８（ｂ）に表した磁気抵抗効果素子１０は、トンネルバリア層６３、６４をさらに含む。トンネルバリア層６３は、第１強磁性層１１と第１の半導体部６０ａとの間に設けられる。トンネルバリア層６４は、第２強磁性層１２と第２の半導体部６０ｂとの間に設けられる。
【０１３３】
このように、スピンＭＯＳＦＥＴの磁気抵抗効果素子１０においては、磁化自由層と半導体層との間にトンネルバリア層をさらに設けてもよい。トンネルバリア層６３、６４は、両方設けてもよいし、いずれか一方だけ設けてもよい。
【０１３４】
（第５の実施形態）  
図１９は、第５の実施形態に係る磁気記憶装置を例示する模式図である。  
図１９に表したように、本実施形態に係る磁気記憶装置１５０は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、マトリクス状に配列された複数のメモリセルＭＣを有する。
【０１３５】
メモリセルアレイＭＣＡには、複数のビット線対（ビット線ＢＬ１及びビット線ＢＬ２）及び、複数のワード線ＷＬが配置されている。複数のビット線対のそれぞれは、列（カラム）方向に延在する。複数のワード線ＷＬのそれぞれは、行（ロウ）方向に延在する。
【０１３６】
ビット線ＢＬ１とワード線ＷＬとの交差部分に、メモリセルＭＣが配置される。各メモリセルＭＣは、上記各実施形態で説明したいずれかの磁気抵抗効果素子１０と選択トランジスタＴＲとを有する。磁気抵抗効果素子１０の一端は、ビット線ＢＬ１に接続されている。磁気抵抗効果素子１０の他端は、選択トランジスタＴＲのドレイン端子に接続されている。選択トランジスタＴＲのゲート端子は、ワード線ＷＬに接続されている。選択トランジスタＴＲのソース端子は、ビット線ＢＬ２に接続されている。
【０１３７】
ワード線ＷＬには、ロウデコーダ１５１が接続されている。ビット線対（ビット線ＢＬ１及びビット線ＢＬ２）には、書き込み回路１５２ａ及び読み出し回路１５２ｂが接続されている。書き込み回路１５２ａ及び読み出し回路１５２ｂには、カラムデコーダ１５３が接続されている。
【０１３８】
ロウデコーダ１５１、書き込み回路１５２ａ、読み出し回路１５２ｂ、及び、カラムデコーダ１５３によって、制御部８０が構成される。制御部８０は、ビット線ＢＬ１、ワード線ＷＬ及び選択トランジスタＴＲなどを介して、複数のメモリセルＭＣ（複数の磁気抵抗効果素子１０）のそれぞれと電気的に接続される。制御部８０は、複数のメモリセルＭＣのそれぞれに対して、データの書き込み及びデータの読み出しを実施する。
【０１３９】
また、書き込み回路１５２ａに設けられた抵抗と選択トランジスタとが負荷抵抗部３０になる。カラムデコーダ１５３によって選択されたビット線ＢＬ１及びビット線ＢＬ２が、負荷抵抗部３０と電気的に接続される。これにより、負荷抵抗部３０が、ロウデコーダ１５１及びカラムデコーダ１５３によって選択されたメモリセルＭＣの磁気抵抗効果素子１０と電気的に接続される。上記各実施形態で説明したように、一方向の電流で磁気抵抗効果素子１０の書き込みを行うことができる。負荷抵抗部３０は、上記各実施形態で説明したいずれの構成を採用してもよい。
【０１４０】
負荷抵抗部３０は、メモリセルＭＣに設けてもよい。複数の負荷抵抗部３０のそれぞれを、複数のメモリセルＭＣのそれぞれに設けてもよい。負荷抵抗部３０を選択トランジスタＴＲとして用いてもよい。
【０１４１】
各メモリセルＭＣは、ロウデコーダ１５１及びカラムデコーダ１５３により選択される。メモリセルＭＣへのデータ書き込みの例は、以下である。まず、データ書き込みを行うメモリセルＭＣを選択するために、このメモリセルＭＣに接続されたワード線ＷＬが活性化される。これにより、選択トランジスタＴＲがオンする。
【０１４２】
磁気抵抗効果素子１０には、一方向の書き込み電流が供給される。磁気抵抗効果素子１０に対してビット線ＢＬ１からビット線ＢＬ２へ書き込み電流を供給する場合、書き込み回路１５２ａは、ビット線ＢＬ１及びＢＬ２に電圧を印加するが、ビット線ＢＬ２にビット線ＢＬ１よりも低い電位を印加する。また、磁気抵抗効果素子１０に対してビット線ＢＬ２からビット線ＢＬ１へ書き込み電流を供給する場合、書き込み回路１５２ａは、ビット線ＢＬ１及びビット線ＢＬ２に電圧を印加するが、ビット線ＢＬ１にビット線ＢＬ２よりも低い電位を印加する。このようにして、メモリセルＭＣに、データ「０」、または、データ「１」を書き込むことができる。
【０１４３】
メモリセルＭＣからのデータ読み出しの例は、以下である。まず、メモリセルＭＣが選択される。読み出し回路１５２ｂは、磁気抵抗効果素子１０に、選択トランジスタＴＲから磁気抵抗効果素子１０に向かう方向に流れる読み出し電流を供給する。そして、読み出し回路１５２ｂは、この読み出し電流に基づいて、磁気抵抗効果素子１０の抵抗値を検出する。このようにして、磁気抵抗効果素子１０に記憶された情報を読み出すことができる。
【０１４４】
これにより、メモリセルアレイＭＣＡの任意のメモリセルＭＣの磁気抵抗効果素子１０にデータを書き込み、また、磁気抵抗効果素子１０に書き込まれたデータを読み出すことができる。磁気記憶装置１５０においても、一方向の電流で書き込みを行うことができ、周辺回路の回路規模を小さくすることができる。磁気記憶装置１５０の高集積化が可能になる。
【０１４５】
磁気抵抗効果素子１０の書き込みにおいて、磁気抵抗効果素子１０に流れる電流は、高抵抗状態から低抵抗状態への遷移と、低抵抗状態から高抵抗状態への遷移との両方で同じ向きとなる。
【０１４６】
磁気抵抗素子１０は、ＭＴＪでも構わない。磁気抵抗効果素子１０は、ＧＭＲ素子でも構わない。磁気抵抗効果素子１０は、ｎチャネルスピンＭＯＳＦＥＴでも構わない。磁気抵抗効果素子１０は、ｐチャネルスピンＭＯＳＦＥＴでも構わない。
【０１４７】
（第６の実施形態）  
図２０は、第６の実施形態に係る半導体集積回路を模式的に表す回路図である。  
図２０に表したように、半導体集積回路２００は、４本の信号線ＳＬ１〜ＳＬ４と、４個の入出力部２１１〜２１４と、４個の接続ノード２２１〜２２４と、６個のパストランジスタ回路２３１〜２３６と、を備えている。半導体集積回路２００は、いわゆるスイッチングボックス回路である。スイッチングボックス回路は、４方向からの信号線が合流する領域において、結線と断線とを決定する回路である。スイッチングボックス回路は、４本の信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４の結線と断線とを決定する。
【０１４８】
図２１（ａ）、図２１（ｂ）、図２２（ａ）及び図２２（ｂ）は、パストランジスタ回路を模式的に表す回路図である。  
図２１（ａ）に表したように、パストランジスタ回路２３１〜２３６は、メモリ回路２４０と、パストランジスタ２４２と、負荷抵抗部３０と、を含む。パストランジスタ回路２３１は、いわゆるメモリ機能付きのパストランジスタ回路である。負荷抵抗部３０には、上記各実施形態で説明したいずれかの構成が用いられる。
【０１４９】
メモリ回路２４０は、スピンＭＯＳＦＥＴ２５１（磁気抵抗効果素子）と、ＭＯＳＦＥＴ２５２と、を含む。スピンＭＯＳＦＥＴ２５１は、ｎチャネルスピンＭＯＳＦＥＴである。スピンＭＯＳＦＥＴ２５１には、図８（ｂ）、図８（ｃ）、図１８（ａ）又は図１８（ｂ）に関して説明した構成を用いることができる。
【０１５０】
ＭＯＳＦＥＴ２５２は、ｎチャネルＭＯＳＦＥＴである。ＭＯＳＦＥＴ２５２には、ｎチャネルスピンＭＯＳＦＥＴを用いてもよい。
【０１５１】
図２１（ｂ）に表したように、バッファ２６７を用いてメモリの出力を安定化させた回路にしても構わない。図２２（ａ）に表したように、インバータ２６８を用いてメモリの出力を安定化させた回路にしても構わない。
【０１５２】
スピンＭＯＳＦＥＴ２５１のゲート電極は、端子２６１に接続される。スピンＭＯＳＦＥＴ２５１のソース電極及びドレイン電極の一方は、端子２６４に接続され、他方は、端子２６５に接続される。
【０１５３】
ＭＯＳＦＥＴ２５１はｐチャネルＭＯＳＦＥＴで、ＭＯＳＦＥＴ２５２がｐチャネルＭＯＳＦＥＴでも構わない。また、ＭＯＳＦＥＴ２５１及び２５２が、ｐチャネルＭＯＳＦＥＴでも構わない。
【０１５４】
ＭＯＳＦＥＴ２５２のゲート電極は、端子２６２に接続される。ＭＯＳＦＥＴ２５２のソース電極及びドレイン電極の一方は、端子２６５に接続され、他方は、端子２６３に接続される。
【０１５５】
負荷抵抗部３０は、端子２６３に接続される。負荷抵抗部３０は、端子２６４に接続してもよい。負荷抵抗部３０は、各パストランジスタ回路２３１〜２３６のそれぞれに１つずつ設けてもよいし、スイッチなどを介して１つの負荷抵抗部３０を各パストランジスタ回路２３１〜２３６のそれぞれのスピンＭＯＳＦＥＴ２５１に接続してもよい。
【０１５６】
パストランジスタ２４２には、ｎチャネルＭＯＳＦＥＴが用いられる。パストランジスタ２４２は、ｐチャネルＭＯＳＦＥＴでもよい。パストランジスタ２４２のゲートは、メモリ回路２４０の端子２６５に接続される。パストランジスタ２４２のソース電極及びドレイン電極の一方は、第１入出力端子２４４に接続される。パストランジスタ２４２のソース電極及びドレイン電極の他方は、第２入出力端子２４６に接続される。
【０１５７】
パストランジスタ回路２３１では、メモリ回路２４０内のスピンＭＯＳＦＥＴ２５１の抵抗状態に依存して、メモリ回路２４０の端子２６５の電位が、高電圧または低電圧になる。これにより、第１入出力端子２４４と第２入出力端子２４６との間を、結線か断線の状態にすることができる。すなわち、メモリの内容により、パストランジスタ２４２を導通か断線の状態を選択することができる。
【０１５８】
スピンＭＯＳＦＥＴ２５１、もしくはスピンＭＯＳＦＥＴ２５２、もしくはスピンＭＯＳＦＥＴ２５１及びスピンＭＯＳＦＥＴ２５２の抵抗状態に依存して、出力電圧を、基準電圧ＧＮＤに近い値か、または電源電圧Ｖｄｄに近い値かのどちらかに安定させることができる。このように、メモリ回路２４０では、スピンＭＯＳＦＥＴ２５１、２５２の抵抗状態により、安定した２値の出力を得る。
【０１５９】
次に、メモリ回路２４０の書き込み動作を説明する。  
メモリ回路２４０の書き込みは、スピン注入磁化反転法によりスピンＭＯＳＦＥＴ２５１の抵抗状態の書き込みを行う。すなわち、スピンＭＯＳＦＥＴ２５１のソース−ドレイン間に、臨界電流以上の電流を流すことにより、抵抗状態を書き換える。
【０１６０】
スピンＭＯＳＦＥＴ２５１に書き込みを行う場合は、スピンＭＯＳＦＥＴ２５１をオンにし、ＭＯＳＦＥＴ２５２のゲート電極に高電圧を印加し、ＭＯＳＦＥＴ２５２をオンにする。そして、上記各実施形態で説明したように、負荷抵抗部３０を介して端子２６３と端子２６４との間に電流を流す。これにより、スピンＭＯＳＦＥＴ２５１の抵抗状態を遷移させることができる。
【０１６１】
図２２（ｂ）に表したように、負荷抵抗部３０を端子２６４に接続して、スピンＭＯＳＦＥＴ２５１の抵抗状態を遷移させても構わない。
【０１６２】
ＭＯＳＦＥＴ２５１は、ｎチャネルＭＯＳＦＥＴで、ＭＯＳＦＥＴ２５２は、ｎチャネルスピンＭＯＳＦＥＴでも構わない。また、ＭＯＳＦＥＴ２５１及びＭＯＳＦＥＴ２５２が両方ともｎチャネルスピンＭＯＳＦＥＴでも構わない。
【０１６３】
ＭＯＳＦＥＴ２５１は、ｐチャネルスピンＭＯＳＦＥＴで、ＭＯＳＦＥＴ２５２は、ｐチャネルＭＯＳＦＥＴでも構わない。ＭＯＳＦＥＴ２５１は、ｐチャネルＭＯＳＦＥＴで、ＭＯＳＦＥＴ２５２は、ｐチャネルスピンＭＯＳＦＥＴでも構わない。また、ＭＯＳＦＥＴ２５１及びＭＯＳＦＥＴ２５２が両方ともｐチャネルスピンＭＯＳＦＥＴでも構わない。
【０１６４】
図２０に戻って、４本の信号線ＳＬ１〜ＳＬ４は、４方向に１本ずつ配置される。上方に信号線ＳＬ１が配置され、左方に信号線ＳＬ２が配置され、下方に信号線ＳＬ３が配置され、右方に信号線ＳＬ４が配置されている。各信号線ＳＬ１〜ＳＬ４のそれぞれに、各入出力部２１１〜２１４のそれぞれが接続される。各入出力部２１１〜２１４のそれぞれに、各接続ノード２２１〜２２４のそれぞれが接続される。
【０１６５】
パストランジスタ回路２３１の第１入出力端子２４４及び第２入出力端子２４６の一方は、接続ノード２２１に接続され、他方は、接続ノード２２２に接続される。
【０１６６】
パストランジスタ回路２３２の第１入出力端子２４４及び第２入出力端子２４６の一方は、接続ノード２２１に接続され、他方は、接続ノード２２３に接続される。
【０１６７】
パストランジスタ回路２３３の第１入出力端子２４４及び第２入出力端子２４６の一方は、接続ノード２２１に接続され、他方は、接続ノード２２４に接続される。
【０１６８】
パストランジスタ回路２３４の第１入出力端子２４４及び第２入出力端子２４６の一方は、接続ノード２２２に接続され、他方は、接続ノード２２３に接続される。
【０１６９】
パストランジスタ回路２３５の第１入出力端子２４４及び第２入出力端子２４６の一方は、接続ノード２２２に接続され、他方は、接続ノード２２４に接続される。
【０１７０】
パストランジスタ回路２３６の第１入出力端子２４４及び第２入出力端子２４６の一方は、接続ノード２２３に接続され、他方は、接続ノード２２４に接続される。
【０１７１】
従って、任意の一つの信号線は、入出力部、接続ノード、パストランジスタ回路、接続ノード、入出力部を通して他の任意の信号線と接続することができる。信号線ＳＬ１は、入出力部２１１、接続ノード２２１、パストランジスタ回路２３１、接続ノード２２２、入出力部２１２を含むルートを通って、信号線ＳＬ２と接続される。
【０１７２】
このように、半導体集積回路２００では、各パストランジスタ回路２３１〜２３６のメモリ回路２４０に含まれるスピンＭＯＳＦＥＴ２５１の抵抗状態によって、各信号線ＳＬ１〜ＳＬ４の結線及び断線を切り替えることができる。メモリ回路２４０においても、一方向の電流で書き込みを行うことができ、周辺回路の回路規模を小さくすることができる。従って、半導体集積回路２００の高集積化が可能になる。半導体集積回路２００を用いれば、高速、低消費電力のリコンフィグラブル論理回路を実現することができる。半導体集積回路２００を用いれば、高速、かつ低消費電力のフィールドプログラマブルゲートアレイを実現することができる。高集積なフィールドプログラマブルゲートアレイを実現できる。
【０１７３】
（第７の実施形態）  
図２３は、第７の実施形態に係る半導体集積回路を模式的に表す回路図である。  
図２３に表したように、半導体集積回路３００は、メモリ付きマルチプレクサ３０２と、電流供給源３０４と、リファレンス部３０６と、比較器３０８と、負荷抵抗部３０と、を備えている。半導体集積回路３００は、リコンフィグラブル論理回路の一例である。半導体集積回路３００は、いわゆるルックアップテーブル回路である。
【０１７４】
マルチプレクサ３０２は、４入力１出力のマルチプレクサである。マルチプレクサ３０２は、４本の制御線Ｄａ〜Ｄｄと、４本の反転制御線ＢＤａ〜ＢＤｄと、１６個のスピンＭＯＳＦＥＴ３２０ａ〜３２０ｐ（磁気抵抗効果素子）と、４個のインバータ３２１ａ〜３２１ｄと、８個のＭＯＳＦＥＴ３２２ａ〜３２２ｈと、４個のＭＯＳＦＥＴ３２３ａ〜３２３ｄと、２個のＭＯＳＦＥＴ３２４ａ、３２４ｂと、を含む。
【０１７５】
スピンＭＯＳＦＥＴ３２０ａ〜３２０ｐには、ｎチャネルスピンＭＯＳＦＥＴが用いられる。スピンＭＯＳＦＥＴ３２０ａ〜３２０ｐには、図１３（ｂ）または図１５に関して説明した構成を用いることができる。ＭＯＳＦＥＴ３２２ａ〜３２２ｈ、ＭＯＳＦＥＴ３２３ａ〜３２３ｄ、ＭＯＳＦＥＴ３２４ａ及び３２４ｂには、ｎチャネルＭＯＳＦＥＴが用いられる。
【０１７６】
インバータ３２１ａ〜３２１ｄのそれぞれの入力端子は、制御線Ｄａ〜Ｄｄのそれぞれに接続されている。インバータ３２１ａ〜３２１ｄのそれぞれの出力端子は、反転制御線ＢＤａ〜ＢＤｄのそれぞれに接続されている。すなわち、反転制御線ＢＤａ〜ＢＤｄを流れる制御信号は、制御線Ｄａ〜Ｄｄを流れる制御信号の反転制御信号となる。
【０１７７】
スピンＭＯＳＦＥＴ３２０ａ〜３２０ｐのソースは、接地電圧ＧＮＤに接続される。スピンＭＯＳＦＥＴ３２０ａ、３２０ｃ、３２０ｅ、３２０ｇ、３２０ｉ、３２０ｋ、３２０ｍ、３２０ｏのそれぞれのゲートは、反転制御線ＢＤａに接続される。スピンＭＯＳＦＥＴ３２０ｂ、３２０ｄ、３２０ｆ、３２０ｈ、３２０ｊ、３２０ｌ、３２０ｎ、３２０ｐのそれぞれのゲートは、制御線Ｄａに接続される。
【０１７８】
スピンＭＯＳＦＥＴ３２０ａ、３２０ｂのそれぞれのドレインは、ＭＯＳＦＥＴ３２２ａのソースに接続される。スピンＭＯＳＦＥＴ３２０ｃ、３２０ｄのそれぞれのドレインは、ＭＯＳＦＥＴ３２２ｂのソースに接続される。スピンＭＯＳＦＥＴ３２０ｅ、３２０ｆのそれぞれのドレインは、ＭＯＳＦＥＴ３２２ｃのソースに接続される。スピンＭＯＳＦＥＴ３２０ｇ、３２０ｈのそれぞれのドレインは、ＭＯＳＦＥＴ３２２ｄのソースに接続される。スピンＭＯＳＦＥＴ３２０ｉ、３２０ｊのそれぞれのドレインは、ＭＯＳＦＥＴ３２２ｅのソースに接続される。スピンＭＯＳＦＥＴ３２０ｋ、３２０ｌのそれぞれのドレインは、ＭＯＳＦＥＴ３２２ｆのソースに接続される。スピンＭＯＳＦＥＴ３２０ｍ、３２０ｎのそれぞれのドレインは、ＭＯＳＦＥＴ３２２ｇのソースに接続される。スピンＭＯＳＦＥＴ３２０ｏ、３２０ｐのそれぞれのドレインは、ＭＯＳＦＥＴ３２２ｈのソースに接続される。
【０１７９】
ＭＯＳＦＥＴ３２２ａ、３２２ｃ、３２２ｅ、３２２ｇのそれぞれのゲートは、反転制御線ＢＤｂに接続される。ＭＯＳＦＥＴ３２２ｂ、３２２ｄ、３２２ｆ、３２２ｈのそれぞれのゲートは、制御線Ｄｂに接続される。
【０１８０】
ＭＯＳＦＥＴ３２２ａ、３２２ｂのそれぞれのドレインは、ＭＯＳＦＥＴ３２３ａのソースに接続される。ＭＯＳＦＥＴ３２２ｃ、３２２ｄのそれぞれのドレインは、ＭＯＳＦＥＴ３２３ｂのソースに接続される。ＭＯＳＦＥＴ３２２ｅ、３２２ｆのそれぞれのドレインは、ＭＯＳＦＥＴ３２３ｃのソースに接続される。ＭＯＳＦＥＴ３２２ｇ、３２２ｈのそれぞれのドレインは、ＭＯＳＦＥＴ３２３ｄのソースに接続される。
【０１８１】
ＭＯＳＦＥＴ３２３ａ、３２３ｃのそれぞれのゲートは、反転制御線ＢＤｃに接続される。ＭＯＳＦＥＴ３２３ｂ、３２３ｄのそれぞれのゲートは、制御線Ｄｃに接続される。ＭＯＳＦＥＴ３２３ａ、３２３ｂのそれぞれのドレインは、ＭＯＳＦＥＴ３２４ａのソースに接続される。ＭＯＳＦＥＴ３２３ｃ、３２３ｄのそれぞれのドレインは、ＭＯＳＦＥＴ３２４ｂのソースに接続される。
【０１８２】
ＭＯＳＦＥＴ３２４ａのゲートは、反転制御線ＢＤｄに接続される。ＭＯＳＦＥＴ３２４ｂのゲートは、制御線Ｄｄに接続される。ＭＯＳＦＥＴ３２４ａ、３２４ｂのそれぞれのドレインは、比較器３０８の第１入力端子に接続される。
【０１８３】
マルチプレクサ３０２では、４本の制御線Ｄａ〜Ｄｄの電位レベルを制御することにより、１６個のスピンＭＯＳＦＥＴ３２０ａ〜３２０ｐの中から１つのスピンＭＯＳＦＥＴを選択し、この選択されたスピンＭＯＳＦＥＴを介して、比較器３０８の第１入力端子と接地電圧ＧＮＤとを導通させることができる。すなわち、ＭＯＳＦＥＴ３２２ａ〜３２２ｈ、ＭＯＳＦＥＴ３２３ａ〜３２３ｄ、ＭＯＳＦＥＴ３２４ａ及び３２４ｂは、スピンＭＯＳＦＥＴ３２０ａ〜３２０ｐの中から１つのスピンＭＯＳＦＥＴを選択するための選択部である。
【０１８４】
電流供給源３０４は、比較器３０８の第１入力端子から、選択されたスピンＭＯＳＦＥＴに電流を供給する。リファレンス部３０６は、比較器３０８の第２入力端子に基準となる電位を設定する。
【０１８５】
比較器３０８は、選択されたスピンＭＯＳＦＥＴに電流供給源３０４から電流を供給したときの第１入力端子における電位と、リファレンス部３０６によって設定された第２入力端子の電位と、を比較する。これにより、比較器３０８は、選択されたスピンＭＯＳＦＥＴの抵抗値を読み取り、選択されたスピンＭＯＳＦＥＴの抵抗状態を判別する。そして、比較器３０８は、選択されたスピンＭＯＳＦＥＴの抵抗状態に応じた信号を出力端子から出力する。
【０１８６】
比較器３０８は、選択されたスピンＭＯＳＦＥＴが低抵抗状態であるときに、低電圧レベルを出力し、選択されたスピンＭＯＳＦＥＴが高抵抗状態であるときに、高電圧レベルを出力する。スピンＭＯＳＦＥＴの低抵抗状態と高抵抗状態とに対して、比較器３０８から出力される高電圧レベルと低電圧レベルとの関係は、上記と反対でもよい。
【０１８７】
負荷抵抗部３０は、ＭＯＳＦＥＴ３２４ａ、３２４ｂのそれぞれのドレインと接続される。負荷抵抗部３０には、上記各実施形態で説明したいずれかを用いることができる。スピンＭＯＳＦＥＴ３２０ａ〜ｐに対する負荷抵抗は、負荷抵抗部３０の抵抗に加えて、ＭＯＳＦＥＴ３２２ａ〜ｈのいずれかのＭＯＳＦＥＴの抵抗、ＭＯＳＦＥＴ３２３ａ〜ｄのいずれかのＭＯＳＦＥＴの抵抗、ＭＯＳＦＥＴ３２４ａ〜ｂのいずれかのＭＯＳＦＥＴの抵抗を含む。スピンＭＯＳＦＥＴの書き込みにおいては、制御線Ｄａ〜Ｄｄに入力信号を入力して所望のスピンＭＯＳＦＥＴを選択する。そして、上記各実施形態で説明したように、負荷抵抗部３０からスピンＭＯＳＦＥＴに向けて書き込み電流を流す。これにより、選択されたスピンＭＯＳＦＥＴの抵抗状態を遷移させることができる。
【０１８８】
このように、半導体集積回路３００では、スピンＭＯＳＦＥＴ３２０ａ〜３２０ｐの抵抗状態に応じて、比較器３０８からの出力を変化させることができる。フィールドプログラマブルゲートアレイにおいて、任意の論理を記憶することができる。そして、半導体集積回路３００においても、スピンＭＯＳＦＥＴ３２０ａ〜３２０ｐに対する書き込みを一方向の電流で行うことができる。そのため、周辺回路の回路規模を小さくすることができる。従って、半導体集積回路３００の高集積化が可能になる。半導体集積回路３００を用いれば、高速、低消費電力のリコンフィグラブル論理回路を実現することができる。半導体集積回路３００を用いれば、高速、かつ低消費電力のフィールドプログラマブルゲートアレイを実現することができる。高集積なフィールドプログラマブルゲートアレイを実現できる。
【０１８９】
以上説明した各実施形態においては、以下を用いてもよい。  
第１強磁性層１１及び第２強磁性層１２の強磁性体材料は、Ｎｉ、ＦｅおよびＣｏの元素金属、Ｎｉ、ＦｅおよびＣｏの合金、Ｎｉ、ＦｅおよびＣｏの化合物、ＣｏＦｅＢアモルファス材料、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系、Ｃｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）系などのアモルファス材料、またはＸ２ＹＺに近い組成でＸをＣｏ、ＹをＶ、Ｃｒ、Ｍｎ、Ｆｅのいずれかもしくは複数を含み、ＺをＡｌ，Ｓｉ，Ｇａ、Ｇｅのいずれかもしくは複数を含むホイスラー合金、からなる群より選ばれる少なくとも１種の薄膜またはそれらの積層膜でもよい。
【０１９０】
第１強磁性層１１および第２強磁性層１２の強磁性体材料は、ＦｅＰｔ、ＣｏＰｔ、ＣｏＣｒＰｔ、もしくは（Ｃｏ，Ｆｅ、Ｎｉ）−（Ｐｔ，Ｉｒ、Ｐｄ、Ｒｈ）−（Ｃｒ、Ｈｆ，Ｚｒ、Ｔｉ、Ａｌ、Ｔａ、Ｎｂ）のいずれかを含む合金、もしくは（Ｃｏ，Ｆｅ）／（Ｐｔ，Ｉｒ，Ｐｄ）のいずれかの積層膜による垂直磁化材料でもよい。
【０１９１】
また、第１強磁性層１１および第２強磁性層１２には、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節するばかりでなく、結晶性、機械的特性、化学的特性などの各種物性を調節することもできる。
【０１９２】
非磁性層１５の材料には、Ａｌ２Ｏ３（酸化アルミニウム）、ＳｉＯ２（酸化シリコン）、ＭｇＯ（酸化マグネシウム）、ＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化シリコン）、Ｂｉ２Ｏ３（酸化ビスマス）、ＭｇＦ２（フッ化マグネシウム）、ＣａＦ２（フッ化カルシウム）、ＳｒＴｉＯ３（チタン酸ストロンチウム）、ＬａＡｌＯ３（ランタンアルミネート）、Ａｌ−Ｎ−Ｏ（酸化窒化アルミニウム）、ＨｆＯ（酸化ハフニウム）のいずれかの絶縁体もしくは複数の絶縁体を組み合わせた複合膜を用いることができる。
【０１９３】
非磁性層１５の材料には、銅、銀、金、クロムもしくは白金を用いてもよい。非磁性層１５の材料には、電流狭窄のための絶縁体を含んだ銅、銀、金、クロムもしくは白金を用いてもよい。
【０１９４】
スピンＭＯＳＦＥＴの半導体層６０の半導体材料はシリコン単結晶を用いてよい。半導体層６０の半導体材料は、炭素、シリコン、ゲルマニウムの単結晶、もしくは炭素、シリコン、ゲルマニウム、ガリウム、砒素、インジウム、アルミニウム、アンチモン、錫の化合物の単結晶でもよい。
【０１９５】
スピンＭＯＳＦＥＴの電極６１には、不純物をドープしたポリシリコンを用いてもよい。スピンＭＯＳＦＥＴの電極６１には、金属材料からなるメタルゲート、絶縁膜６２には比誘電率が４以上の高誘電率の材料を用いてもよい。
【０１９６】
スピンＭＯＳＦＥＴのｐ形領域を形成するためのドープ材料は、ボロン、アルミニウム、ガリウム、インジウム、パラヂウム、炭素、白金、金、酸素のいずれかもしくは複数を含んでもよい。
【０１９７】
スピンＭＯＳＦＥＴのｎ形領域を形成するためのドープ材料は、アンチモン、リン、砒素、チタン、炭素、白金、金、酸素のいずれかもしくは複数を含んでもよい。
【０１９８】
スピンＭＯＳＦＥＴにおいて、半導体と強磁性体の界面に、トンネルバリア層６３、６４があってもよい。半導体と強磁性体の界面のトンネルバリア層６３、６４の材料は、シリコン、アルミニウム、マグネシウム、ゲルマニウム、チタン、ジルコニウムを含み、上記の酸化物、窒化物もしくはフッ化物でもよい。
【０１９９】
スピンＭＯＳＦＥＴの半導体材料に、ＧａＡｓを用いてもよい。ＧａＡｓ半導体上のゲート材料にＴｉ／Ｐｔ／Ａｕを用いてもよい。ＧａＡｓ半導体とゲートの間にゲート絶縁膜はなくてもよい。ＧａＡｓ半導体にｎ型領域を形成するためのドープ材料は、Ｓ、Ｓｅ、Ｓｎ、Ｔｅ、Ｓｉ、ＣおよびＯのいずれかもしくは複数を含んでもよい。ＧａＡｓ半導体にｐ型領域を形成するためのドープ材料は、Ｂｅ、Ｍｇ、Ｚｎ、Ｃｄ、Ｓｉ、Ｃ、ＣｕおよびＣｒのいずれかもしくは複数を含んでもよい。
【０２００】
実施形態によれば、高集積な磁気記憶装置及び半導体集積回路が提供される。
【０２０１】
なお、本願明細書において、「平行」は、厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に平行であれば良い。本願明細書において、「上に設けられる」状態は、直接接して設けられる状態の他に、間に他の要素が挿入されて設けられる状態も含む。「積層される」状態は、互いに接して重ねられる状態の他に、間に他の要素が挿入されて重ねられる状態も含む。「対向する」状態は、直接的に面する状態の他に、間に他の要素が挿入されて面する状態も含む。本願明細書において、「電気的に接続」には、直接接触して接続される場合の他に、他の導電性部材などを介して接続される場合も含む。
【０２０２】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、磁気記憶装置及び半導体集積回路に含まれる、磁気抵抗効果素子、第１強磁性層、第２強磁性層、非磁性層、負荷切替部、第１抵抗、第２抵抗、電源切替部、定電流源及び定電圧源などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０２０３】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０２０４】
その他、本発明の実施形態として上述した磁気記憶装置及び半導体集積回路を基にして、当業者が適宜設計変更して実施し得る全ての磁気記憶装置及び半導体集積回路も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０２０５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０２０６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２０７】
１０…磁気抵抗効果素子、  １１…第１強磁性層、  １１ｍ…磁化、  １２…第２強磁性層、  １２ｍ…磁化、  １５…非磁性層、  ２０、５３…切替部、  ２１…第１端子、  ２２…第２端子、  ２３…第３端子、  ３０…負荷抵抗部、  ４１、４２、４６、５０…半導体素子、  ４３、４７…スイッチング素子、  ４４、４５…電源端子、  ５１、５２…端子、  ５４…定電流源、  ５５…定電圧源、  ６０…半導体層、  ６０ａ…第１の半導体部、  ６０ｂ…第２の半導体部、  ６０ｃ…第３の半導体部、  ６１…電極、  ６２…絶縁膜、  ６３、６４…トンネルバリア層、  ８０…制御部、  １１０〜１１４、１２０〜１２２、１３０、１３１、１４０、１５０…磁気記憶装置、  １５１…ロウデコーダ、  １５２ａ…書き込み回路、  １５２ｂ…読み出し回路、  １５３…カラムデコーダ、  ２００、３００…半導体集積回路、  ２１１〜２１４、入出力部、  ２２１〜２２４…接続ノード、  ２３１〜２３６…パストランジスタ回路、  ２４０…メモリ回路、  ２４２…パストランジスタ、  ２５１…スピンＭＯＳＦＥＴ、  ２５２…ＭＯＳＦＥＴ、  ２６１〜２６５…端子、  ３０２…マルチプレクサ、  ３０４…電流供給源、  ３０６…リファレンス部、  ３０８…比較器、  ３２０ａ〜３２０ｐ…スピンＭＯＳＦＥＴ、  ３２１ａ〜３２１ｄ…インバータ、  ３２２ａ〜３２２ｈ…ＭＯＳＦＥＴ、  ３２３ａ〜３２３ｄ…ＭＯＳＦＥＴ、  ３２４ａ、３２４ｂ…ＭＯＳＦＥＴ、  ＢＤａ〜ＢＤｄ…反転制御線、  Ｄａ〜Ｄｄ…制御線、  Ｒ１、Ｒ２…抵抗素子、  ＳＬ１〜ＳＬ４…信号線、  ＳＷ１〜ＳＷ４…スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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