(57)【要約】【課題】耐圧の高いトレンチ型ＭＩＳＦＥＴを提供する。【解決手段】半導体装置は、第１導電型の半導体基板を備える。第１導電型の第１の半導体層が半導体基板の第１の面上に設けられる。第１導電型の第２の半導体層が第１の半導体層上に設けられている。複数のゲート電極の一端が第２の半導体層に位置し、他端が第１の半導体層に位置し、複数のゲート電極は第１の方向に延伸する。ゲート絶縁膜は、第１の半導体層とゲート電極との間に設けられている。第１絶縁膜は、第２の半導体層とゲート電極との間に設けられゲート絶縁膜より厚い。第１の電極は、互いに隣接するゲート電極間において他端より浅い位置に設けられ、第１半導体層、第２の半導体層および第１絶縁膜に接している。第２の電極は、半導体基板の第１の半導体層とは反対側に設けられている。【選択図】図１
2015056492.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に設けられた第１導電型の第１の半導体層と、
前記第１の半導体層上に設けられた第１導電型の第２の半導体層と、
一端が前記第２の半導体層に位置し、他端が前記第１の半導体層に位置し、第１の方向に延伸する複数のゲート電極と、
前記第１の半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と、
前記第２の半導体層と前記ゲート電極との間に設けられ前記ゲート絶縁膜より厚い第１絶縁膜と、
互いに隣接する前記ゲート電極間において前記他端より浅い位置に設けられ、前記第１半導体層、前記第２の半導体層および前記第１絶縁膜に接している第１の電極と、
前記半導体基板の前記第１の半導体層とは反対側に設けられた第２の電極とを備えた半導体装置。
【請求項２】
前記第１絶縁膜は、前記ゲート絶縁膜と同じ厚みの第１部分絶縁膜と該第１部分絶縁膜に付加された第２部分絶縁膜とを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電極は、前記第１の半導体層に対してショットキー接続していることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１の電極は、前記第２の半導体層に対してオーミック接続していることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１部分絶縁膜は、前記ゲート絶縁膜と同じ材料を用いて形成されており、
前記第２部分絶縁膜は、前記ゲート絶縁膜よりも誘電率の低い材料を用いて形成されていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１の電極と前記第１の半導体層との間に設けられた第２導電型の拡散層をさらに備えたことを特徴とする請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
複数の前記ゲート電極は、前記第１の方向と交差する第２の方向に配列されており、
複数の前記第１絶縁膜は、複数の前記ゲート電極の側部に設けられており、
複数の前記第１の電極は、それぞれ複数の前記第１絶縁膜を介して複数の前記ゲート電極の側部に設けられていることを特徴とする請求項１から請求項６のいずれか一項に記載の半導体装置。
【請求項８】
第１導電型の半導体基板と、
前記半導体基板上に設けられた第１導電型の第１の半導体層と、
前記第１の半導体層上に設けられた第１導電型の第２の半導体層と、
前記第２の半導体層の表面から前記第１の半導体層に達する深さまで設けられ第１の方向に延伸する複数の第１のトレンチの内側に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記複数の第１のトレンチ内にそれぞれ設けられた複数のゲート電極と、
互いに隣接する前記第１のトレンチ間に設けられ前記第２の半導体層から前記第１の半導体層に達する深さまで設けられた第２のトレンチの前記ゲート電極側の内側に設けられ、前記ゲート絶縁膜よりも厚い側壁絶縁膜と、
前記側壁絶縁膜を介して前記第２のトレンチ内に設けられた第１の電極と、
前記半導体基板の前記第１の半導体層と反対側に設けられた第２の電極とを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年の高効率・省エネルギー技術の要求によりＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）にはますます小型化、低オン抵抗化、高耐圧化が求められている。これらの要求のうち、低抵抗化要求を満たすために、チャンネル密度の高いトレンチ型ＭＯＳＦＥＴが広く用いられている。通常（ノーマリオフ型）トレンチ型ＭＯＳＦＥＴでは、ベース層に、ソース層あるいはドリフト層（ドレイン層）とは反対導電型の半導体を用いている。このようなノーマリオフ型トレンチ型ＭＯＳＦＥＴにゲート電圧を印加することにより、ベース層のゲート電極に対向する部位を反転状態にし、高濃度キャリア領域（チャンネル層）を形成する。これにより、低抵抗素子を実現している。
【０００３】
一方、さらなる低抵抗素子として蓄積モードＦＥＴがある。蓄積モードＦＥＴは、前述の反対導電型のベース層を具備せず、低濃度の同一導電型半導体層でベース層を形成している。蓄積モードＦＥＴは、ゲート電圧が０でもベース層の空乏化によりオフ状態（ノーマリオフ型ＭＯＳＦＥＴの場合）を実現している。一方、オン状態では、ゲート電圧を印加することにより、このベース層に蓄積モードでキャリアを誘起し、低抵抗素子を得ている。一般に、ＭＯＳＦＥＴで反転層を形成し、導電チャンネルを形成する場合、チャンネル内のキャリアは、ベース層表面のごく狭い領域に閉じ込められている。この領域はゲート酸化膜との界面となるため、チャンネルキャリアは、ゲート酸化膜中あるいは界面に存在する電荷による散乱、および、界面の不均一性（界面ラフネス）による散乱を受ける。このため、チャンネルキャリア移動度はバルク移動度に比べ低下していることが知られている。しかし、蓄積モードＦＥＴでは、チャンネルキャリアがベース層（低濃度ドリフト層）内の比較的広い領域に拡がって存在するため、界面による移動度低下の影響を受けにくい。このため、蓄積モードＦＥＴは、高移動度のチャンネル層を得ることが可能であり、その結果、低抵抗素子となる。また、蓄積モードＦＥＴではベース層の不純物濃度が通常のＭＯＳＦＥＴのベース層で用いられる不純物濃度に比べ低い。このため、蓄積モードＦＥＴは、不純物散乱の影響も小さくなり低抵抗素子となる。
【０００４】
しかしながら、上記蓄積モードＦＥＴは、耐圧において問題があった。Ｎ型蓄積モードＦＥＴの場合、通常、トレンチ底部でインパクトイオン化により発生した正孔はソース電極に向かって排出されるが、上記蓄積モードＦＥＴでは、いわゆるキャリア排出用電極（Ｐ型コンタクト）がないため、発生した大量の正孔を排出するためにベース−ソース間電位をわずかに減少させる。この際、ソース電極からベース方向に電子が大量に流入する。これにより、ソース−ドレイン間の電流が増加し、バイポーラ動作に類似の電流電圧特性となる。この結果、高耐圧を確保することは困難となる。このように従来の蓄積モードＦＥＴは低抵抗かつ高耐圧の素子を得ることが困難であるという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第５５８１１００号明細書
【非特許文献】
【０００６】
【非特許文献１】B. J. Baliga et.al.  “The Accumulation-Mode Field-Effect Transistors: A New Ultralow On-Resistance MOSFET”, IEEE, EDL, Vol. 13,427-429, 1992
【発明の概要】
【発明が解決しようとする課題】
【０００７】
耐圧の高いトレンチ型ＭＩＳＦＥＴを提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体装置は、第１導電型の半導体基板を備える。第１導電型の第１の半導体層が半導体基板の第１の面上に設けられる。第１導電型の第２の半導体層が第１の半導体層上に設けられている。複数のゲート電極の一端が第２の半導体層に位置し、他端が第１の半導体層に位置し、複数のゲート電極は第１の方向に延伸する。ゲート絶縁膜は、第１の半導体層とゲート電極との間に設けられている。第１絶縁膜は、第２の半導体層とゲート電極との間に設けられゲート絶縁膜より厚い。第１の電極は、互いに隣接するゲート電極間において他端より浅い位置に設けられ、第１半導体層、第２の半導体層および第１絶縁膜に接している。第２の電極は、半導体基板の第１の半導体層とは反対側に設けられている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に従ったトレンチ型ＭＩＳＦＥＴ１００の構成の一例を示す斜視図。
【図２】図１の２−２線に沿った断面図。
【図３】ソース電極８０とソース層３０との間のオーミック接続を示すエネルギーバンド図。
【図４】ソース電極８０とドリフト層２０との間のショットキー接続を示すエネルギーバンド図。
【図５】第１の実施形態に従ったトランジスタ１００の製造方法の一例を示す図。
【図６】図５に続く、トランジスタ１００の製造方法を示す図。
【図７】図６に続く、トランジスタ１００の製造方法を示す図。
【図８】図７に続く、トランジスタ１００の製造方法を示す図。
【図９】図８に続く、トランジスタ１００の製造方法を示す図。
【図１０】第２の実施形態に従ったトレンチ型ＭＩＳＦＥＴ２００の構成の一例を示す斜視図。
【図１１】図１０の１１−１１線に沿った断面図。
【図１２】ソース電極８０とキャリア排出拡散層９５との間のオーミック接続を示すエネルギーバンド図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、便宜的な相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に従ったトレンチ型ＭＩＳＦＥＴ１００（以下、単にトランジスタ１００ともいう）の構成の一例を示す斜視図である。図２は、図１の２−２線に沿った断面図である。
【００１２】
トランジスタ１００は、ｎ＋型の半導体基板１０と、ｎ−型の第１の半導体層としてのドリフト層２０と、ｎ＋型の第２の半導体層としてのソース層３０と、ゲート絶縁膜５０と、第１絶縁膜としての側壁絶縁膜５５と、ゲート電極６０と、ソース電極８０と、ドレイン電極９０とを備えている。
【００１３】
半導体基板１０は、例えば、シリコン基板であり、比較的高濃度のｎ型不純物を含む。
【００１４】
半導体基板１０の上には、ｎ−ドリフト層２０が設けられている。ｎ−ドリフト層２０は、例えば、エピタキシャル成長されたシリコン結晶を用いて形成されている。ｎ−ドリフト層２０は、半導体基板１０および第２の半導体層３０の不純物濃度よりも薄いｎ型不純物濃度を有する。
【００１５】
ｎ−ドリフト層２０の半導体基板１０と反対側には、ｎ＋ソース層３０が設けられている。ｎ＋ソース層３０は、例えば、エピタキシャル成長されたシリコン結晶を用いて形成されている。ｎ＋ソース層３０は、半導体基板１０と同様に比較的高濃度のｎ型不純物を含む。
【００１６】
第１のトレンチ４０は、方向Ｄ１に延伸するように設けられており、ソース層３０の表面からドリフト層２０の途中の深さまで設けられている。複数の第１のトレンチ４０は、Ｄ１方向に対してほぼ直交する第２の方向Ｄ２に配列されている。各第１のトレンチ４０の内側に沿ってゲート絶縁膜５０が設けられている。
【００１７】
複数のゲート電極６０は、ゲート絶縁膜５０を介して複数の第１のトレンチ４０内にそれぞれ設けられている。従って、ゲート電極６０は、第１のトレンチ４０に沿ってＤ１方向に延伸している。ゲート電極６０は、例えば、ドープドポリシリコンを用いて形成されている。ゲート電極６０および第１のトレンチ４０は、ドリフト層２０の或る程度深い位置まで形成されている。一方、ゲート電極６０および第１のトレンチ４０は、半導体基板１０には達していない。Ｄ２方向に互いに隣接する複数のゲート電極６０は、図示されていない領域において互いに接続されていてもよい。これにより、複数のゲート電極６０は、同時にオン／オフ制御され得る。
【００１８】
互いに隣接する２つの第１のトレンチ４０間には、第２のトレンチ７０が設けられている。第２のトレンチ７０は、ソース層３０の表面からドリフト層２０に達する深さまで設けられている。第２のトレンチ７０は、ソース電極８０を埋め込むために形成されており、第１のトレンチ４０よりも浅い。
【００１９】
第２のトレンチ７０のゲート電極６０側の内側に沿って、側壁絶縁膜５５が設けられている。側壁絶縁膜５５は、ゲート絶縁膜５０よりも厚く形成されている。側壁絶縁膜５５の一部は、ゲート絶縁膜５０でよい。例えば、図２に示すように、側壁絶縁膜５５は、ゲート絶縁膜５０と同時に形成された第１部分絶縁膜としての絶縁膜５５ａと、絶縁膜５５ａの側面に付加的に形成された第２部分絶縁膜としての絶縁膜５５ｂとから形成されていてもよい。これにより、側壁絶縁膜５５の幅Ｗ５５は、ゲート絶縁膜５０の幅Ｗ５０よりも、絶縁膜５５ｂの分だけ厚く形成される。さらに、絶縁膜５５ａは、ゲート絶縁膜５０と同一材料であるが、絶縁膜５５ｂは、ゲート絶縁膜５０とは別に形成されている。従って、絶縁膜５５ｂは、絶縁膜５５ａよりも誘電率の低い低誘電体膜（いわゆる、Ｌｏｗ−ｋ膜）を用いて形成されていてもよい。
【００２０】
ソース電極８０は、ソース層３０およびキャップ絶縁膜５７上に設けられ、かつ、第２のトレンチ７０内に埋め込まれる。ソース電極８０は、第２のトレンチ７０内において側壁絶縁膜５５を介して設けられている。ソース電極８０は、例えば、Ｐｔ、Ｗ、Ｍｏ、Ａｕ、Ａｌ等の金属を用いて形成されている。これらの金属は、ｎ型不純物濃度の高いｎ＋ソース層３０とオーミック接続し、かつ、ｎ型不純物濃度の低いｎ−ドリフト層２０とショットキー接続し得る。
【００２１】
尚、第２のトレンチ７０は、Ｄ２方向に配列された隣接する第１のトレンチ４０間の一部に設けられている。従って、複数の第２のトレンチ７０がＤ２方向に配列されている。これに伴い、複数の側壁絶縁膜５５は、複数の第２のトレンチ７０のそれぞれのゲート電極６０側の側部に設けられている。複数のソース電極８０は、それぞれ複数の側壁絶縁膜５５を介して複数の第２のトレンチ７０内に充填されている。
【００２２】
ドレイン電極９０は、半導体基板１０のドリフト層２０と反対側に設けられている。
【００２３】
ここで、ソース電極８０は、ソース層３０とオーミック接続し、かつ、ドリフト層２０とショットキー接続している。図３は、ソース電極８０とソース層３０との間のオーミック接続を示すエネルギーバンド図であり、図４は、ソース電極８０とドリフト層２０との間のショットキー接続を示すエネルギーバンド図である。図３、図４のＥｃ、Ｅｖ、ＥＦはそれぞれ伝導帯下端のエネルギー、価電子帯上端のエネルギー、フェルミエネルギーを示す。図３からわかるように、電子電流はソース層３０とソース電極８０とのオーミック的接触を通して素子外部と導通経路を形成している。一方、電子に対するショットキー接触は、ホールに対してはオーミック的接触であるから、図４からわかるように、ホール電流はドリフト層２０とソース電極８０との間においてショットキー接触（ホールに対してはオーミック接触）を通して導通経路を形成している。
【００２４】
ここで、トランジスタ１００のソース−ドレイン間に耐圧以下の電圧を印加した場合を考えると、ドリフト層２０内では微弱といえども、アバランシェ降伏は生じており、電子・ホール対が発生する。本実施形態の構造を用いることにより、発生したホールをソース電極８０から容易に排出することが可能であり、耐圧低下を招く恐れがない。一方、電子は通常の動作と同様、ドレイン電極９０方向に流れ、問題となることはない。
【００２５】
ソース電極８０がドリフト層２０とショットキー接続するためには、ソース電極８０は、ソース層３０を貫通してドリフト層２０に達するように埋め込まれる必要がある。この場合、ソース電極８０とゲート電極６０との距離が接近するため、ゲート−ソース間容量Ｃｇｓが増大する。容量Ｃｇｓが増大すると、ゲート電極６０の充電に長時間掛かる。これは、トランジスタ１００のスイッチング速度の低下を招く。
【００２６】
そこで、本実施形態では、側壁絶縁膜５５をゲート絶縁膜５０よりも厚く形成している。側壁絶縁膜５５を厚く形成することによって、側壁絶縁膜５５はソース電極８０をゲート電極６０から大きく離隔する。これにより、ゲート−ソース間容量Ｃｇｓを低減させることができ、その結果、トランジスタ１００のスイッチング速度の低下を抑制することができる。
【００２７】
さらに、絶縁膜５５ａは、ゲート絶縁膜５０と同一材料であるが、絶縁膜５５ｂは、ゲート絶縁膜５０とは別に形成されている。従って、絶縁膜５５ｂは、低誘電体膜（いわゆる、Ｌｏｗ−ｋ膜）を用いて形成されていてもよい。絶縁膜５５ｂはポーラスＬｏｗ−ｋ膜であってもよい。これにより、ゲート−ソース間容量Ｃｇｓをさらに小さくすることができる。
【００２８】
以上のように、本実施形態は、ソース電極８０は、ソース層３０とオーミック接続しているが、ドリフト層２０とショットキー接続している。これにより、ソース電極８０は、キャリア排出用のトレンチ電極として機能する。これにより、ドリフト層２０内で発生したホールを、ドリフト層２０からソース電極８０へ容易に排出することができ、耐圧を向上させることができる。
【００２９】
さらに、側壁絶縁膜５５を厚く形成することによって、ゲート電極６０とソース電極８０との間の絶縁膜の厚みを、ゲート電極６０とドリフト層２０またはソース層３０との間の絶縁膜の厚みより厚くする。これにより、ドリフト層２０とソース電極８０とをショットキー接続させるためにソース電極８０を第２のトレンチ７０内に埋め込んでも、ゲート−ソース間容量Ｃｇｓの上昇を抑制することができる。その結果、トランジスタ１００のスイッチング速度の低下を抑制することができる。また、側壁絶縁膜５５の一部（絶縁膜５５ｂ）にＬｏｗ−ｋ膜を用いることによってさらに容量Ｃｇｓの上昇を抑制することができる。尚、トランジスタ１００は、大きな電流をスイッチングするパワーＦＥＴとして機能する。パワーＦＥＴでは、低オン抵抗および高耐圧とともに、スイッチング速度も重要な特性である。
【００３０】
以上の実施形態では、ｎ型のトレンチ型ＦＥＴについて説明したが、Ｐ型のトレンチＦＥＴについても同様に上記実施形態を適用することができる。Ｐ型トレンチＦＥＴの場合、ソース電極８０は、例えば、Ｓｎ、Ｉｎ、Ｔｉ等を用いて形成することによって、ｐ型ドリフト層２０とショットキー接続することができる。また、Ｐ型トランジスタＦＥＴの場合、上記説明において、発生した電子・ホール対のうち、主にホールに関して議論したが、このホールに代えて電子について議論すればよい。
【００３１】
図５（Ａ）〜図９は、第１の実施形態に従ったトランジスタ１００の製造方法の一例を示す図である。尚、図５（Ａ）〜図６（Ｂ）、図８（Ａ）、図８（Ｂ）は、断面図であり、図７、図９は、斜視図である。
【００３２】
まず、図５（Ａ）に示すように、半導体基板１０上にドリフト層２０およびソース層３０をエピタキシャル成長させる。半導体基板１０は、例えば、約２×１０１９ｃｍ−３の濃度のヒ素を有するシリコン基板である。半導体基板１０の厚みは、例えば、約１５０マイクロメートルである。ドリフト層２０は、約１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３の濃度のリンを含み、その厚みは、例えば、約２マイクロメートルである。ソース層３０は、例えば、約２×１０１９ｃｍ−３の濃度のリンを含み、その厚みは、例えば、約０．５マイクロメートルである。
【００３３】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、図５（Ｂ）に示すように、第１のトレンチ４０を形成する。第１のトレンチ４０の深さは、例えば、約１〜２マイクロメートルであり、第１のトレンチ４０のＤ２方向の開口幅Ｗ４０は、例えば、約０．５〜１マイクロメートルである。
【００３４】
次に、熱酸化法を用いて、ゲート絶縁膜５０を第１のトレンチ４０の内側に形成する。この場合、ゲート絶縁膜５０は、シリコン酸化膜である。ゲート絶縁膜５０の厚みは、例えば、約５０〜７０ナノメートルである。このとき、第１のトレンチ４０の内側のうちソース層３０の部分には、側壁絶縁膜５５の一部としての絶縁膜５５ａが形成されている。尚、ゲート絶縁膜５０（および絶縁膜５５ａ）は、シリコン窒化膜または他の高誘電体絶縁膜を用いて形成されていてもよい。次に、ゲート電極６０の材料を第１のトレンチ４０内に堆積する。ゲート電極６０の材料は、例えば、Ｐ＋型のドープドポリシリコンである。次に、ＣＭＰ（Chemical Mechanical Polishing）法またはＣＤＥ（Chemical Dry Etching）法を用いてゲート電極６０の材料をエッチングバックする。これにより、図６（Ａ）に示すように、第１のトレンチ４０のそれぞれの内部にゲート電極６０が形成される。
【００３５】
次に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、キャップ絶縁膜５７を堆積する。さらに、ＣＭＰ法またはＣＤＥ法を用いて、ソース層３０の上面が露出されるまで、キャップ絶縁膜５７およびゲート絶縁膜５０をエッチングする。これにより、図６（Ｂ）に示す構造が得られる。
【００３６】
次に、リソグラフィ技術およびＲＩＥ法を用いて、図７に示すように、第２のトレンチ７０を形成する。第２のトレンチ７０の形成の際、フォトレジスト（図示せず）は、第１のトレンチ４０と交差する方向（Ｄ２方向）に延伸する溝を有する。このフォトレジストをマスクとして用いて、ソース層３０およびドリフト層２０の一部をＲＩＥ法によって選択的にエッチングする。これにより、図７に示すように、Ｄ２方向に配列された複数の第２のトレンチ７０が形成される。第２のトレンチ７０の深さは、ドリフト層２０に達する程度であり、ソース層３０の厚みより或る程度大きければよい。
【００３７】
以降の断面図は、図７の２−２線に沿った断面図である。
【００３８】
次に、ＣＶＤ法を用いて、図８（Ａ）に示すように、側壁絶縁膜５５の一部の絶縁膜５５ｂの材料を堆積する。絶縁膜５５ｂの材料は、例えば、シリコン酸化膜であり、その厚みは、約１００ナノメートルである。尚、上述の通り、側壁絶縁膜５５のうち絶縁膜５５ａは、ゲート絶縁膜５０の形成と同時に形成されている。従って、絶縁膜５５ａは、ゲート絶縁膜５０と同一材料である。一方、絶縁膜５５ｂは、ゲート絶縁膜５０とは別に形成されている。従って、絶縁膜５５ｂは、低誘電体膜（いわゆる、Ｌｏｗ−ｋ膜）であってもよい。
【００３９】
次に、ＲＩＥ法を用いて、ソース層３０の上面が露出されるまで、絶縁膜５５ｂの材料を異方的にエッチングする。これにより、ソース層３０上の絶縁膜５５ｂの材料および第２のトレンチ７０の底面の絶縁膜５５ｂの材料は、除去される。一方、図８（Ｂ）および図９に示すように、第２のトレンチ７０の内側に絶縁膜５５ｂが残置される。図９は、この段階における構造の斜視図である。図８（Ｂ）および図９を参照することにより、側壁絶縁膜５５は、ゲート絶縁膜５０よりも厚く形成されていることが容易に理解できる。
【００４０】
その後、第２のトレンチ７０内およびソース層３０上にソース電極８０を堆積する。ソース線電極８０は、例えば、チタンまたはタングステン等の金属を用いて形成されている。さらに、半導体基板１０のドリフト層２０と反対側にドレイン電極９０を形成する。これにより、図１および図２に示すトランジスタ１００が完成する。
【００４１】
（第２の実施形態）
図１０は、第２の実施形態に従ったトレンチ型ＭＩＳＦＥＴ２００（以下、単にトランジスタ２００ともいう）の構成の一例を示す斜視図である。図１１は、図１０の１１−１１線に沿った断面図である。トランジスタ２００は、ｐ＋型のキャリア排出拡散層９５をさらに備えている。トランジスタ２００の他の構成は、トランジスタ１００の対応する構成と同様でよい。
【００４２】
ｐ＋型のキャリア排出拡散層９５は、ソース電極８０とドリフト層２０との間に設けられている。ｐ＋型キャリア排出拡散層９５は、ソース電極８０とＰ型オーミック接続されている。即ち、ソース電極８０は、ソース層３０だけでなく、ドリフト層２０ともオーミック接続する。
【００４３】
図１２は、ソース電極８０とキャリア排出拡散層９５との間のオーミック接続を示すエネルギーバンド図である。図１２のＥｃ、Ｅｖ、ＥＦはそれぞれ伝導帯下端のエネルギー、価電子帯上端のエネルギー、フェルミエネルギーを示す。図１２からわかるように、ホール電流はキャリア排出拡散層９５とソース電極８０との間においてオーミック接触を通して導通経路を形成している。
【００４４】
ここで、トランジスタ１００のソース−ドレイン間に耐圧以下の電圧を印加した場合を考えると、ドリフト層２０内では微弱といえども、アバランシェ降伏は生じており、電子・ホール対が発生する。本実施形態の構造を用いることにより、発生したホールをソース電極８０から容易に排出することが可能であり、耐圧低下を招く恐れがない。一方、電子は通常の動作と同様、ドレイン電極９０方向に流れ、問題となることはない。
【００４５】
キャリア排出拡散層９５は、図７に示す第２のトレンチ７０の形成後、イオン注入技術を用いて、Ｐ型不純物としてＢあるいはＢＦ２を第２のトレンチ７０の底部に導入すれば形成することができる。トランジスタ２００の製造方法の他の工程は、トランジスタ１００の対応する工程と同様でよい。これにより、トランジスタ２００を製造することができる。
【００４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４７】
１００…トランジスタ、１０…半導体基板、２０…ドリフト層、３０…ソース層、５０…ゲート絶縁膜、５５…側壁絶縁膜、６０…ゲート電極、８０…ソース電極、９０…ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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