(57)【要約】【課題】半導体装置がＳｉＰやＰｏＰ等の制御チップと一体化された後でも、連続するカラムアクセスのテストを通常動作時に近い速い速度でテストすること。【解決手段】半導体装置は、複数のビット線を含むメモリセルアレイと、第１アドレス情報を保持する第１アドレスラッチ部と、第２アドレス情報を保持する第２アドレスラッチ部と、第１および第２のアドレスラッチ部に接続されるとともに、第１制御端子に第１選択信号が供給され、第１選択信号が第１論理レベルのときに第１アドレス情報を出力し、第１選択信号が第２論理レベルのときに第２アドレス情報を出力する第１選択回路と、第１選択回路から出力された第１または第２アドレス情報に応じて複数のビット線のうちの１または複数本のビット線を選択するデコーダ回路と、を備える。【選択図】図３
2015046207.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線を含むメモリセルアレイと、
第１アドレス情報を保持する第１アドレスラッチ部と、
第２アドレス情報を保持する第２アドレスラッチ部と、
前記第１および第２のアドレスラッチ部に接続されるとともに、第１制御端子に第１選択信号が供給され、前記第１選択信号が第１論理レベルのときに前記第１アドレス情報を出力し、前記第１選択信号が第２論理レベルのときに前記第２アドレス情報を出力する第１選択回路と、
前記第１選択回路から出力された前記第１または第２アドレス情報に応じて前記複数のビット線のうちの１または複数本のビット線を選択するデコーダ回路と、を備える、半導体装置。
【請求項２】
複数のコマンドアドレス信号を受け取り、内部コマンド、第１制御信号、および、内部アドレス情報を生成する入力バッファ部と、
前記内部コマンドと前記第１制御信号を受け取り、前記内部コマンドが第１コマンドを示し、かつ、前記第１制御信号が第３論理レベルをとるときに、第１アドレスラッチ信号を生成し、前記内部コマンドが前記第１コマンドを示し、かつ、前記第１制御信号が第４論理レベルをとるときに第２アドレスラッチ信号を生成する第１制御回路を備え、
前記第１アドレスラッチ部は、前記第１アドレスラッチ信号に応じて前記内部アドレス情報を前記第１アドレス情報として取り込み、
前記第２アドレスラッチ部は、前記第２アドレスラッチ信号に応じて前記内部アドレス情報を前記第２アドレス情報として取り込む、請求項１に記載の半導体装置。
【請求項３】
前記第１制御回路は、前記内部コマンドが第２コマンドを示し、かつ、前記第１制御信号が第３論理レベルをとるときに前記第１論理レベルの前記第１選択信号を前記第１選択回路に供給し、前記内部コマンドが前記第２コマンドを示し、かつ、前記第１制御信号が第４論理レベルをとるときに前記第２論理レベルの前記第１選択信号を前記第１選択回路に供給する、請求項２に記載の半導体装置。
【請求項４】
前記第２コマンドはライトコマンドである、請求項３に記載の半導体装置。
【請求項５】
前記第２コマンドはリードコマンドである、請求項３に記載の半導体装置。
【請求項６】
第３アドレス情報を保持する第３アドレスラッチ部と、
前記第１選択回路と前記第３アドレスラッチ部とに接続されるとともに、第２制御端子に第２選択信号が供給され、前記第２選択信号が第５論理レベルのときに前記第１または第２アドレス情報を出力し、前記第２選択信号が第６論理レベルのときに前記第３アドレス情報を出力する第２選択回路と、を備え、
前記デコーダ回路は、前記第２選択回路から出力される前記第１、第２、および、第３アドレス情報のうちのいずれか１つに応じて、前記複数のビット線のうちの前記１または複数本のビット線を選択する、請求項１に記載の半導体装置。
【請求項７】
複数のコマンドアドレス信号を受け取り、内部コマンド、第１制御信号、および、内部アドレス情報を生成する入力バッファ部と、
前記内部コマンドと前記第１制御信号を受け取り、前記内部コマンドが第１コマンドを示し、かつ、前記第１制御信号が第３論理レベルをとるときに、第１アドレスラッチ信号を生成し、前記内部コマンドが前記第１コマンドを示し、かつ、前記第１制御信号が第４論理レベルをとるときに第２アドレスラッチ信号を生成する第１制御回路と、
前記内部コマンドを受け取り、前記内部コマンドが第２コマンドを示すときに第３アドレスラッチ信号を生成する第２制御回路と、を備え
前記第１アドレスラッチ部は、前記第１アドレスラッチ信号に応じて前記内部アドレス情報を前記第１アドレス情報として取り込み、
前記第２アドレスラッチ部は、前記第２アドレスラッチ信号に応じて前記内部アドレス情報を前記第２アドレス情報として取り込み、
前記第３アドレスラッチ部は、前記第３アドレスラッチ信号に応じて前記内部アドレス情報を前記第３アドレス情報として取り込む、請求項６に記載の半導体装置。
【請求項８】
前記第１制御回路は、前記内部コマンドが第２コマンドを示し、かつ、前記第１制御信号が第３論理レベルをとるときに前記第１論理レベルの前記第１信号を前記第１選択回路に供給し、前記内部コマンドが前記第２コマンドを示し、かつ、前記第１制御信号が第４論理レベルをとるときに前記第２論理レベルの前記第１信号を前記第１選択回路に供給する、請求項７に記載の半導体装置。
【請求項９】
前記第２コマンドはライトコマンドである、請求項８に記載の半導体装置。
【請求項１０】
前記第２コマンドはリードコマンドである、請求項８に記載の半導体装置。
【請求項１１】
前記複数のビット線のうちの前記デコーダ回路により選択された１または複数本のビット線を介して前記メモリセルアレイから読み出されたリードデータと第１テストデータとを比較し、比較結果をテスト結果信号として出力する比較回路と、
前記第２選択信号、前記リードデータ、および、前記テスト結果信号を受け取り、前記第２選択信号に応じて前記リードデータまたは前記テスト結果信号の一方を選択して出力するデータコントロール部と、を備える、請求項７に記載の半導体装置。
【請求項１２】
前記デコーダ回路により選択された１または複数本のビット線に接続される第１ないし第４データ信号線を備え、
前記データコントロール部は、クロック信号を分周して分周クロック信号として出力するクロック分周回路と、
前記第１データ信号線および前記第２データ信号線に接続され、前記分周クロック信号が第７論理レベルのときに前記第１データ信号線に出力されたリードデータを出力し、前記分周クロック信号が第８論理レベルのときに前記第２データ信号線に出力されたリードデータを出力する第１データ選択回路と、
前記第３データ信号線および前記第４データ信号線に接続され、前記分周クロック信号が第７論理レベルのときに前記第３データ信号線に出力されたリードデータを出力し、前記分周クロック信号が第８論理レベルのときに前記第４データ信号線に出力されたリードデータを出力する第２データ選択回路と、
前記比較回路および前記第１データ選択回路に接続され、前記第２選択信号が第５論理レベルであるときに前記テスト結果信号を出力し、前記第２選択信号が第６論理レベルであるときに前記第１データ選択回路の出力信号を出力する第３データ選択回路と、
前記比較回路および前記第２データ選択回路に接続され、前記第２選択信号が第５論理レベルであるときに前記テスト結果信号を出力し、前記第２選択信号が第６論理レベルであるときに前記第２データ選択回路の出力信号を出力する第４データ選択回路と、
前記第３データ選択回路および前記第４データ選択回路に接続され、前記クロック信号が第９論理レベルであるときに前記第３データ選択回路の出力信号を出力し、前記クロック信号が第１０論理レベルであるときに前記第４データ選択回路の出力信号を出力する第５データ選択回路と、を有する、請求項１１に記載の半導体装置。
【請求項１３】
前記第１テストデータを生成して前記比較回路に供給するテストデータラッチ部を備え、
前記入力バッファ部は、さらに、前記複数のコマンドアドレス信号に基づいて、第２制御信号および第２テストデータを生成し、
前記第１制御回路は、前記内部コマンドが第３コマンドを示すときにテストデータラッチ信号を生成して前記テストデータラッチ部に供給し、
前記テストデータラッチ部は、前記入力バッファ部から前記第２の制御信号および前記第２テストデータを受け取り、前記テストデータラッチ信号に応じて前記第２テストデータを取り込み、前記第２テストデータを前記第２制御信号の論理レベルに応じて、そのまま、または、論理レベルを反転することにより前記第１テストデータを生成する、請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、テスト回路を備えた半導体メモリ装置に関する。
【背景技術】
【０００２】
ロジックチップとメモリチップとが相互に接続されて１つのパッケージに封止されたＳｉＰ（System in Package）型のデバイスについては、封止状態のまま外部からロジックチップやメモリチップのテストを行う必要がある。
【０００３】
関連技術として、特許文献１には、メモリチップを含むＳｉＰ型のデバイスにおいて、外部から直接メモリチップのみを単独でテストする技術が記載されている。また、特許文献２には、コマンドおよびアドレスをＤＤＲ（Double Data Rate）方式で入力するＤＲＡＭ（Dynamic Random Access Memory）のテスト技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１５８０９８号公報
【特許文献２】特開２０１０−１８２３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１、２の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。
【０００６】
特許文献１、２には、半導体メモリのテスト技術が開示されているが、半導体メモリを含むＳｉＰ（System in Package）やＰｏＰ（Package on Package）のテスト方法をさらに改善することが期待されている。特に、ＳｉＰやＰｏＰ等の制御チップと一体化された後でも、連続するカラムアクセスのテストを通常動作時に近い速い速度でテストすることが望まれている。
【課題を解決するための手段】
【０００７】
本発明の一視点に係る半導体装置は、
複数のビット線を含むメモリセルアレイと、
第１アドレス情報を保持する第１アドレスラッチ部と、
第２アドレス情報を保持する第２アドレスラッチ部と、
前記第１および第２のアドレスラッチ部に接続されるとともに、第１制御端子に第１選択信号が供給され、前記第１選択信号が第１論理レベルのときに前記第１アドレス情報を出力し、前記第１選択信号が第２論理レベルのときに前記第２アドレス情報を出力する第１選択回路と、
前記第１選択回路から出力された前記第１または第２アドレス情報に応じて前記複数のビット線のうちの１または複数本のビット線を選択するデコーダ回路と、を備える。
【発明の効果】
【０００８】
本発明に係る半導体装置（例えば、ＤＲＡＭ等の半導体メモリ）は、第１および第２のアドレスラッチ部を有することで、テスト時に、第１および第２のアドレス情報（例えば、２組のカラムアドレス）を内部に保持しておくことができ、その結果、テスト時に、テスターのコマンドアドレスのドライブ能力が弱く、通常動作と実質的に同じ速さのクロックに同期して外部からコマンドアドレス信号をＤＤＲ方式で入力することが難しい場合でも、予め第１および第２のアドレスラッチ部に保持した第１および第２のアドレス情報を用いることで、連続するカラムアクセスを高速でテストすることが可能となる。したがって、本発明に係る半導体装置によると、ＳｉＰやＰｏＰ等の制御チップと一体化された後でも、連続するカラムアクセスのテストを通常動作時に近い速い速度でテストすることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】通信システムの構成を一例として示すブロック図である。
【図２】ベースバンド処理チップの構成を一例として示すブロック図である。
【図３】半導体メモリの構成を一例として示すブロック図である。
【図４】データコントロール部の構成を一例として示すブロック図である。
【図５】半導体メモリのテスト動作時におけるライト動作を一例として示すタイミング図である。
【図６】半導体メモリのテスト動作時におけるリード動作を一例として示すタイミング図である。
【図７】半導体メモリの通常動作時におけるライト動作を一例として示すタイミング図である。
【図８】半導体メモリの通常動作時におけるリード動作を一例として示すタイミング図である。
【発明を実施するための形態】
【００１０】
＜実施形態＞
以下、図面を参照して、実施形態に係る半導体装置について説明する。本実施形態は、一例として、無線通信用のベースバンド処理チップとＤＲＡＭ（Dynamic Random Access Memory）とを含むＳｉＰ（System in Package）に関して開示する。具体的には、本実施形態は、ベースバンド処理チップがアプリケーション処理チップと別チップとなっている例を開示する。
【００１１】
ただし、本発明の適用先は、かかる例に限定されるものではない。例えば、本発明は、アプリケーション処理チップとＤＲＡＭとを含むＳｉＰにも適用することができる。また、本発明は、ベースバンド処理チップおよびアプリケーション処理チップが統合された統合チップとＤＲＡＭとを含むＳｉＰにも適用することができる。さらに、本発明は、ＳｉＰではなく、ベースバンド処理チップおよび／またはアプリケーション処理チップを含むパッケージとＤＲＡＭパッケージとを積層したＰｏＰ（Package on Package）構造に対しても適用することができる。さらにまた、本発明は、ベースバンド処理チップ以外の半導体チップ、すなわち、ベースバンド処理機能を有さないロジック回路が形成された半導体チップとＤＲＡＭとを含むＳＩＰやＰｏＰにも適用することができる。また、以下の説明における信号の論理レベルは例示に過ぎず、説明中の信号の一部または全部の論理レベルを反転させた場合においても本発明に係る半導体装置の作用効果を奏することが可能であることは言うまでもない。
【００１２】
図１は、ＳｉＰを備えた電子機器（例えば、携帯情報端末）の構成を一例として示すブロック図である。
【００１３】
ＲＦ（Radio Frequency）チップ２００は、アンテナ３００との高周波信号のやり取りを行うチップである。具体的には、ＲＦチップ２００は、ベースバンド処理チップ１１０から供給されるベースバンド信号に応じて搬送波を変調し、変調後の信号を、パワーアンプを介してアンテナ３００に供給する。また、ＲＦチップ２００は、アンテナ３００から供給される受信信号を、低ノイズアンプを介して受信し、ミキサ、フィルタ、高利得アンプ、および、復調回路を介して復調し、復調後の信号をベースバンド処理チップ１１０に供給する。
【００１４】
ＰＭ（Power Management）チップ４００は、電池５００から、ＲＦチップ２００、ベースバンド処理チップ１１０、アプリケーション処理チップ６００のそれぞれに供給される電源の管理を行うチップである。
【００１５】
アプリケーション処理チップ６００は、各種周辺機器７００の動作を制御する。アプリケーション処理チップ６００は、ベースバンド処理チップ１１０から供給される信号に応じて各種周辺機器７００の動作を制御することもできる。また、アプリケーション処理チップ６００は、各種周辺機器７００から供給される信号をベースバンド処理チップ１１０に供給する。
【００１６】
各種周辺機器７００は、例えば、カメラ、マイクロフォン、および、キーパッドのような各種入力機器、ならびに、スピーカー、ディスプレイのような各種出力機器を含む。
【００１７】
半導体メモリ８００は、アプリケーション処理チップ６００の処理に使用されるデータを保持する。半導体メモリ８００は、例えば、不揮発性メモリであるＮＡＮＤフラッシュ型メモリおよび揮発性メモリであるＤＲＡＭの両方を含む構成とすることができる。
【００１８】
ベースバンド処理チップ１１０は、アプリケーション処理チップ６００から供給される信号に対し、デジタル処理を施してベースバンド信号としてＲＦチップ２００に供給する。また、ベースバンド処理チップ１１０は、ＲＦチップ２００から供給される信号にデジタル処理を施して、アプリケーション処理チップ６００に供給する。
【００１９】
半導体メモリ（半導体装置）１２０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。半導体メモリ１２０の詳細な構成については、後述する。
【００２０】
本実施形態では、ＳｉＰ（System in Package）１００は、ベースバンド処理チップ１１０と半導体メモリ１２０とを備えている。
【００２１】
図２は、ベースバンド処理チップ１１０（図１）の構成を一例として示すブロック図である。
【００２２】
プロセッサ（ＣＰＵ：Central Processing Unit）７０は、ベースバンド処理チップ１１０の各構成要素の動作を制御する。
【００２３】
ＲＯＭ（Read Only Memory）７２は、プロセッサ（ＣＰＵ）７０で実行するプログラムを保持する。プロセッサ（ＣＰＵ）７０は、ＲＯＭ７２に保存されたプログラムを実行して、ベースバンド処理チップ１１０の各構成要素の動作を制御する。
【００２４】
ＲＦチップインターフェース（ＲＦ  Ｉ／Ｆ）７４は、ＲＦチップ２００（図１）との信号の仲介を行う部分である。ＲＦチップインターフェース７４は、例えば、ＤＡ（Digital to Analog）変換回路、ＡＤ（Analog to Digital）変換回路等を含む。
【００２５】
アプリケーション処理チップインターフェース（ＡＰＰ  Ｉ／Ｆ）７６は、アプリケーション処理チップ６００（図１）との信号の仲介を行う部分である。アプリケーション処理チップインターフェース７６は、例えば、複数のシリアルインターフェースを含む。
【００２６】
デジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）７８は、例えば、音声処理に特化したデジタルシグナルプロセッサである。デジタルシグナルプロセッサ（ＤＳＰ）７８は、プロセッサ（ＣＰＵ）７０の制御の下、ベースバンド信号を生成するデジタル処理を実行する。
【００２７】
電源管理ユニット（ＰＭＵ：Power Management Unit）８０は、ＰＭチップ４００（図１）から供給される電源に応じてベースバンド処理チップ１１０内の電源ブロックの電源管理を行う。
【００２８】
位相同期回路（ＰＬＬ：Phase Locked Loop）８２は、ベースバンド処理チップ１１０の各種回路の動作に使用される基準クロック信号を発生する。
【００２９】
メモリコントローラ（Memory Controller）８４は、半導体メモリ１２０の動作を制御する回路である。メモリコントローラ８４は、ＣＰＵ７０の制御の下、ＣＰＵ７０やＤＳＰ７８で生成したデータを半導体メモリ１２０に書き込むとともに、ＣＰＵ７０やＤＳＰ７８の動作に必要なデータを半導体メモリ１２０から読み出す。メモリコントローラ８４に関連する信号は、通常コマンドアドレス信号ｎＣＡ０〜ｎＣＡ９、通常クロック信号ｎＣＫ、ｎＣＫＢ、通常データ信号ｎＤＱ０〜ｎＤＱｎ、および、通常データストローブ信号ｎＤＱＳ、ｎＤＱＳＢがある。なお、メモリコントローラ８４に関連する信号は、他にも、クロックイネーブル信号やチップセレクト信号等があるが、図示を省略する。
【００３０】
メモリテスト用外部端子群８６は、パッケージング後の状態で、半導体メモリ１２０をテストするための端子から成る。具体的には、メモリテスト用外部端子群８６は、テストコマンドアドレス信号ＴＣＡ０−ＴＣＡ９、テストクロック信号ＴＣＫ、ＴＣＫＢを入力する端子、および、テストデータ信号ＴＤＱ０−ＴＤＱｎ、テストデータストローブ信号ＴＤＱＳ、ＴＤＱＳＢを入出力する端子、メモリコントローラ８４にメモリテストの実行を指示するメモリテストイネーブル信号ＭＴＥＳＴｅｎを供給する端子を含む。メモリコントローラ８４は、メモリテストイネーブル信号ＭＴＥＳＴｅｎを受け取ると、選択信号ＭＴＥＳＴを活性化させる。なお、メモリテストイネーブル信号ＭＴＥＳＴｅｎをメモリテスト用外部端子群８６から直接入力する代わりに、所定のプログラムをＣＰＵ７０に実行させることで発生するようにしてもよい。
【００３１】
選択部８８は、選択信号ＭＴＥＳＴが活性化されると、メモリテスト用外部端子群８６をメモリ接続端子群９０に電気的に接続する。一方、選択部８８は、選択信号ＭＴＥＳＴが非活性状態のときには、メモリコントローラ８４とメモリ接続端子群９０とを接続する。
【００３２】
ＣＰＵ７０、ＲＯＭ７２、ＲＦ  Ｉ／Ｆ７４、ＤＳＰ７８、メモリコントローラ８４、および、ＡＰＰ  Ｉ／Ｆ７６は、内部バス９２を介して接続されている。
【００３３】
図３は、半導体メモリ１２０（図１）の構成を一例として示すブロック図である。
【００３４】
コマンドアドレス入力回路（command address input circuit）１０（入力バッファ部）は、クロック入力回路（clock input buffer）１２から供給される内部クロック信号ＩＣＫ、ＩＣＫＢに応じて、ＤＤＲ（Double Data Rate）方式で、コマンドアドレス信号ＣＡ０−ＣＡ９を取り込む。そして、コマンドアドレス入力回路１０は、コマンドアドレス信号ＣＡ０−ＣＡ９に応じて、内部コマンドＩＣＭＤ、内部アドレス情報ＩＡＤＤ、内部コードＩＣＯＤＥ、内部信号ＩＣＡ４（第１制御信号）、内部信号ＩＣＡ５（第２制御信号）、および、内部テストデータＩＴＤ１（第２テストデータ）を発生する。
【００３５】
コマンドデコーダ（command decoder）１４（第２制御回路）は、内部コマンドＩＣＭＤがロウアクセスを示すＡＣＴコマンドの場合、ロウアドレスラッチ信号ＲＡＬＳとロウコントロール信号ＲＣＴＬを発生する。また、コマンドデコーダ１４は、内部コマンドＩＣＭＤがカラムアクセスを示すＲｅａｄまたはＷｒｉｔｅコマンドの場合、カラムアドレスラッチ信号ＣＡＬＳとカラムコントロール信号ＣＣＴＬを発生する。さらに、コマンドデコーダ１４は、内部コマンドＩＣＭＤがモードレジスタ２６への書き込みを示すＭＲＷコマンドの場合、モードレジスタセット信号ＭＲＳを発生する。
【００３６】
ロウアドレスレジスタ（row address register）１６は、ロウアドレスラッチ信号ＲＡＬＳに応答して、内部アドレス情報ＩＡＤＤを取り込み、ロウアドレスＲＡＤＤとして保持するともに出力する。
【００３７】
ロウコントロール（row control）回路１８は、ロウコントロール信号ＲＣＴＬに応答して、センスアンプ活性化信号ＳＡＥＮを発生する。
【００３８】
ロウデコーダ（row decoder）２０は、ロウアドレス情報ＲＡＤＤをデコードして、ワード線選択信号ＷＬＳＥＬを発生する。
【００３９】
カラムアドレスレジスタ（column address register）２２（第３アドレスラッチ部）は、カラムドレスラッチ信号ＣＡＬＳ（第３アドレスラッチ信号）に応答して、内部アドレス情報ＩＡＤＤを取り込み、通常カラムアドレス情報ｎＣＡＤＤ（第３アドレス情報）として保持するとともに出力する。
【００４０】
カラムコントロール（column control）回路２４は、カラムコントロール信号ＣＣＴＬに応答して、ライト動作の場合、ライトアンプ活性化信号ＷＡＥＮを発生し、リード動作の場合、データアンプ活性化信号ＤＡＥＮを発生する。
【００４１】
モードレジスタ（mode register）２６は、モードレジスタセット信号ＭＲＳに応答して、テスト動作の実行を示す内部コードＩＣＯＤＥを取り込み、内部テスト信号ＴＥＳＴ（第２選択信号）を活性化させる。
【００４２】
テストコントロール（test control）回路２８（第１制御回路）は、内部テスト信号ＴＥＳＴの活性化に応じて活性化され、以下の動作を実行する。テストコントロール回路２８は、内部コマンド信号ＩＣＭＤがテストアドレスラッチを示すＴＣＡＲコマンド（第１コマンド）の場合、内部信号ＩＣＡ４（第１制御信号）の論理レベルに応じて、テストアドレスラッチ信号ＴＡＬＳ１、ＴＡＬＳ２のいずれか一方を発生する。例えば、テストコントロール回路２８は、内部コマンド信号ＩＣＭＤがテストアドレスラッチを示すＴＣＡＲコマンドの場合、内部信号ＩＣＡ４（第１制御信号）がロウレベル（第３論理レベル）のときテストアドレスラッチ信号ＴＡＬＳ１を発生し、内部信号ＩＣＡ４（第１制御信号）がハイレベル（第４論理レベル）のときテストアドレスラッチ信号ＴＡＬＳ２を発生する。また、テストコントロール回路２８は、内部コマンドＩＣＭＤがカラムアクセスを示すＲｅａｄまたはＷｒｉｔｅコマンド（第２コマンド）の場合、ハイレベル（第４論理レベル）の内部信号ＩＣＡ４（第１制御信号）が供給されると、テスト選択信号ＴＳＥＬ（第１選択信号）を一定期間ハイレベル（第２論理レベル）とする。テスト選択信号ＴＳＥＬは、その他の期間はローレベル（第１論理レベル）をとる。さらに、テストコントロール回路２８は、内部コマンドＩＣＭＤがテストデータの取り込みを示すＢＩＳＴコマンド（第３コマンド）の場合、テストデータラッチ信号ＴＤＬＳを発生する。
【００４３】
テストアドレスレジスタ（第１アドレスラッチ部、test address register）３０、および、テストアドレスレジスタ（第２アドレスラッチ部）３２は、それぞれ、テストアドレスラッチ信号ＴＡＬＳ１（第１アドレスラッチ信号）、ＴＡＬＳ２（第２アドレスラッチ信号）に応答して、内部アドレス情報ＩＡＤＤを取り込み、それぞれ、テストカラムアドレス情報ｔＣＡＤＤｒ１（第１アドレス情報）、ｔＣＡＤＤｒ２（第２アドレス情報）として保持するとともに出力する。
【００４４】
選択回路（ＭＵＸ：Multiplexer）３４（第１選択回路）は、テスト選択信号ＴＳＥＬ（第１選択信号）の論理レベルに応じて、テストカラムアドレス情報ｔＣＡＤＤｒ１、ｔＣＡＤＤｒ２のいずれか一方をテストカラムアドレス情報ｔＣＡＤＤとして出力する。例えば、選択回路３４は、テスト選択信号ＴＳＥＬ（第１選択信号）がロウレベル（第１論理レベル）のとき、テストカラムアドレス情報ｔＣＡＤＤｒ１をテストカラムアドレス情報ｔＣＡＤＤとして出力し、テスト選択信号ＴＳＥＬ（第１選択信号）がハイレベル（第２論理レベル）のとき、テストカラムアドレス情報ｔＣＡＤＤｒ２をテストカラムアドレス情報ｔＣＡＤＤとして出力する。
【００４５】
選択回路（ＭＵＸ）３６（第２選択回路）は、内部テスト信号ＴＥＳＴ（第２選択信号）の論理レベルに応じて、通常カラムドレス情報ｎＣＡＤＤとテストカラムドレス情報ｔＣＡＤＤのいずれか一方をカラムアドレス情報ＣＡＤＤとして出力する。例えば、選択回路３６は、内部テスト信号ＴＥＳＴ（第２選択信号）が活性化されているとき（第５論理レベルのとき）、テストカラムドレス情報ｔＣＡＤＤをカラムアドレス情報ＣＡＤＤとして出力し、内部テスト信号ＴＥＳＴが非活性のとき（第６論理レベルのとき）、通常カラムドレス情報ｎＣＡＤＤをカラムアドレス情報ＣＡＤＤとして出力する。
【００４６】
カラムデコーダ（デコーダ回路、column decoder）３８は、カラムアドレス情報ＣＡＤＤをデコードして、カラムスイッチ選択信号ＹＳＳＥＬを発生する。
【００４７】
テストデータレジスタ（テストデータラッチ部、test data register）４０は、テストデータラッチ信号ＴＤＬＳに応答して、内部テストデータＩＴＤ１（第２テストデータ）を取り込み、保持するとともに、内部テストデータＩＴＤ１に基づいた内部テストデータＩＴＤ２（第１テストデータ）を出力する。具体的には、テストデータレジスタ４０は、内部信号ＩＣＡ５（第２制御信号）がロウレベルのとき、内部テストデータＩＴＤ１と内部テストデータＩＴＤ２との論理レベルを実質的に同一とする。一方、テストデータレジスタ４０は、内部信号ＩＣＡ５がハイレベルのとき、内部テストデータＩＴＤ１と内部テストデータＩＴＤ２との論理レベルを互いに反転した関係とする。
【００４８】
メモリセルアレイ４２は、複数のワード線（word line）ＷＬ、複数のビット線（bit line）ＢＬ、および、複数のメモリセル（memory cell）Ｃｅｌｌを含む。図３には、１組のみを表示した。複数のワード線ＷＬのうちの１本のワード線ＷＬが、ワード線選択信号ＷＬＳＥＬによって選択される。
【００４９】
センスアンプ部（Sense Amplifier unit）４４は、複数のセンスアンプ回路ＳＡ０−ＳＡｎを含む。複数のセンスアンプ回路ＳＡ０−ＳＡｎは、対応して複数のビット線ＢＬに接続される。複数のセンスアンプ回路ＳＡ０−ＳＡｎは、センスアンプ活性化信号ＳＡＥＮに応答して活性化し、対応するビット線ＢＬのデータを増幅する。
【００５０】
カラムスイッチ部（column switch unit）４６は、複数のカラムスイッチＹＳ０−ＹＳｎを含む。複数のカラムスイッチＹＳ０−ＹＳｎは、一端が対応してセンスアンプ回路ＳＡ０−ＳＡｎに接続され、他端が、データ信号線群ＤＬ１の対応するデータ信号線に接続される。複数のカラムスイッチＹＳ０−ＹＳｎのうち、カラムスイッチ選択信号ＹＳＳＥＬによって指定されたカラムスイッチがオン（導通状態）となる。
【００５１】
ライトアンプ／データアンプ部（write amplifier/data amplifier unit）４８は、複数のライトアンプと複数のデータアンプとを含む。複数のライトアンプは、ライトアンプ活性化信号ＷＡＥＮに応じて活性化される。複数のライトアンプは、通常動作時には、データ信号線群ＤＬ２から供給される書き込みデータをデータ信号線群ＤＬ１に転送する。一方、複数のライトアンプは、テスト動作時には、テストデータレジスタ４０から供給される内部テストデータＩＴＤ２をデータ信号線群ＤＬ１に転送する。複数のデータアンプは、データアンプ活性化信号ＤＡＥＮに応じて活性化される。複数のデータアンプは、通常動作時およびテスト動作時のいずれにおいても、データ信号線群ＤＬ１に読み出されたリードデータを増幅し、データ信号線群ＤＬ２に転送する。
【００５２】
テスト比較回路（ＴＣＭＰ）５０（比較回路）は、データ信号線群ＤＬ２上のリードデータと、内部テストデータＩＴＤ２とを比較し、テスト結果信号ＴＲを出力する。テスト比較回路５０に供給される内部テストデータＩＴＤ２を、特に、期待値データ（expectation value data）と呼ぶこともある。テスト比較回路５０の詳細な構成を、図４に示す。
【００５３】
データコントロール部（data control unit）５２は、入出力バッファ部（I/O buffer unit）５４から供給されるデータストローブ信号ＤＱＳ、ＤＱＳＢに応じてデータ信号線群ＤＬ３上のライトデータをデータ信号線群ＤＬ２に転送する。また、データコントロール部５２は、クロック入力回路１２から供給される出力クロック信号ＯＣＫに応じて、データ信号線群ＤＬ２上のリードデータをデータ信号線群ＤＬ３上に転送する。さらに、データコントロール部５２は、クロック入力回路１２から供給される出力クロック信号ＯＣＫに応じて、テスト結果信号ＴＲをＤＬ３上に出力する。データコントロール部５２の詳細な構成を、図４に示す。また、データコントロール部５２は、クロック入力回路１２から供給される出力クロック信号ＯＣＫに応じてデータストローブ信号ＤＱＳ、ＤＱＳＢを発生する。
【００５４】
入出力バッファ部（I/O buffer unit）５４は、データＤＱ０−ＤＱｎの入出力を行う。データ端子から入出力バッファ部５４に供給されるデータＤＱ０−ＤＱｎを、ライトデータとも呼ぶ。また、入出力バッファ部５４からデータ端子に供給されるデータＤＱ０−ＤＱｎを、リードデータとも呼ぶ。入出力バッファ部５４は、データストローブ信号ＤＱＳ、ＤＱＳＢの入力とデータストローブ信号ＤＱＳ、ＤＱＳＢの出力も行う。
【００５５】
図４は、図３に示したテスト比較回路５０とデータコントロール部５２の詳細な構成を一例として示す図である。
【００５６】
図４においては、データコントロール部５２のうちの、テスト結果信号ＴＲの読出しとデータの読出しに関連する一部のみを示す。
【００５７】
テスト比較回路５０は、データ信号線ＤＬ２１上のリードデータと内部テストデータＩＴＤ２の所定の１ビットのデータとの排他的論理和（ＸＯＲ）を求めて出力するＸＯＲ回路ＸＯＲ１と、データ信号線ＤＬ２２上のリードデータと内部テストデータＩＴＤ２の所定の１ビットのデータとの排他的論理和を求めて出力するＸＯＲ回路ＸＯＲ２と、データ信号線ＤＬ２３上のリードデータと内部テストデータＩＴＤ２の所定の１ビットのデータとの排他的論理和を求めて出力するＸＯＲ回路ＸＯＲ３と、データ信号線ＤＬ２４上のリードデータと内部テストデータＩＴＤ２の所定の１ビットのデータとの排他的論理和を求めて出力するＸＯＲ回路ＸＯＲ４と、ＸＯＲ回路ＸＯＲ１〜ＸＯＲ４の出力信号の否定論理和を求めて比較結果信号ＴＲとして出力するＮＯＲ回路ＮＯＲ１とを備えている。
【００５８】
すなわち、テスト比較回路５０は、データ信号線群ＤＬ２に含まれるデータ信号線ＤＬ２１−ＤＬ２４のリードデータと内部テストデータＩＴＤ２とがいずれも一致する場合、ハイレベルの比較結果信号ＴＲを出力し、それ以外の場合、ロウレベルの比較結果信号を出力する。
【００５９】
データコントロール部５２は、クロック分周回路（ＯＣＫ  Ｄｉｖ）５８と、データ選択回路（ＤＭＵＸ：Data Multiplexer）６０、６２、６４、６６、６８とを備えている。
【００６０】
クロック分周回路５８は、出力クロック信号ＯＣＫを２分周してデータ選択回路（第１データ選択回路）６０、データ選択回路（第２データ選択回路）６２に供給する。
【００６１】
データ選択回路６０は、クロック分周回路５８から出力される分周クロック信号がハイレベル（第７論理レベル）のときに、データ信号線ＤＬ２１上のリードデータを選択して出力し、分周クロック信号がロウレベル（第８論理レベル）のときに、データ信号線ＤＬ２２上のリードデータを選択して出力する。同様に、データ選択回路６２は、クロック分周回路５８から出力される分周クロック信号がハイレベル（第７論理レベル）のときに、データ信号線ＤＬ２３上のリードデータを選択して出力し、分周クロック信号がロウレベル（第８論理レベル）のときに、データ信号線ＤＬ２４上のリードデータを選択して出力する。
【００６２】
したがって、データ選択回路６０は、出力クロック信号ＯＣＫの一周期間はデータ信号線ＤＬ２１上のリードデータを出力し、出力クロック信号ＯＣＫ次の一周期間はデータ信号線ＤＬ２２上のリードデータを出力する。同様に、データ選択回路６２は、出力クロック信号ＯＣＫの一周期間はデータ信号線ＤＬ２３上のリードデータを出力し、出力クロック信号ＯＣＫ次の一周期間はデータ信号線ＤＬ２４上のリードデータを出力する。
【００６３】
データ選択回路６４（第３データ選択回路）、データ選択回路６６（第４データ選択回路）は、内部テスト信号ＴＥＳＴ（第２選択信号）が活性化されているとき（第５論理レベルのとき）、テスト比較回路５０からのテスト結果信号ＴＲを選択して出力し、内部テスト信号ＴＥＳＴ（第２選択信号）が非活性化されているとき（第６論理レベルのとき）、それぞれ、データ選択回路６０、６２の出力を選択して出力する。
【００６４】
データ選択回路６８（第５データ選択回路）は、出力クロック信号ＯＣＫがハイレベル（第９論理レベル）のときに、データ選択回路６４の出力を選択して出力し、出力クロック信号ＯＣＫがロウレベル（第１０論理レベル）のときに、データ選択回路６６の出力を選択して出力する。内部テスト信号ＴＥＳＴが活性化されているときには、データ選択回路６４、６６のいずれからもテスト結果信号ＴＲが出力される。したがって、内部テスト信号ＴＥＳＴが活性化されているときには、データ選択回路６８は、出力クロック信号ＯＣＫがハイレベル、ロウレベルいずれの場合もテスト結果信号ＴＲを出力する。
【００６５】
図５は、半導体メモリ１２０のテスト動作時におけるライト動作を一例として示すタイミング図（波形図）である。図５を参照しつつ、半導体メモリ１２０のテスト動作時のライト動作について説明する。
【００６６】
テスト動作時においては、モードレジスタ２６によって内部テスト信号ＴＥＳＴがハイレベルに活性化され、内部テスト信号ＴＥＳＴの活性化に応じてテストコントロール回路２８も活性化されている。
【００６７】
まず、時刻ｔ１において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてテストアドレスラッチを示すＴＣＡＲ１コマンドを生成し、内部アドレス情報ＩＡＤＤとしてカラムアドレス情報Ｃ１を生成し、さらに、ロウレベルの内部信号ＩＣＡ４を生成する。また、テストコントロール回路２８は、内部コマンド信号ＩＣＭＤとしてテストアドレスラッチを示すＴＣＡＲ１コマンドを受け取り、ロウレベルの内部信号ＩＣＡ４を受け取ると、テストアドレスラッチ信号ＴＡＬＳ１を発生する。さらに、テストアドレスレジスタ３０は、テストアドレスラッチ信号ＴＡＬＳ１に応じて、内部アドレス情報ＩＡＤＤとしてカラムアドレス情報Ｃ１を取り込み、テストカラムアドレス情報ｔＣＡＤＤｒ１として保持する。
【００６８】
時刻ｔ１においては、テストコントロール回路２８は、ロウレベルのテスト選択信号ＴＳＥＬを生成している。このとき、選択回路３４は、ロウレベルのテスト選択信号ＴＳＥＬに応じて、テストカラムアドレス情報ｔＣＡＤＤｒ１（カラムアドレス情報Ｃ１）をテストカラムアドレス情報ｔＣＡＤＤとして出力する。また、選択回路３６は、ハイレベルの内部テスト信号ＴＥＳＴに応じて、テストカラムアドレス情報ｔＣＡＤＤ（カラムアドレス情報Ｃ１）をカラムアドレス情報ＣＡＤＤとして出力する。
【００６９】
次に、時刻ｔ２において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてテストアドレスラッチを示すＴＣＡＲ２コマンドを生成し、内部アドレス情報ＩＡＤＤとしてカラムアドレス情報Ｃ２を生成し、さらに、ハイレベルの内部信号ＩＣＡ４を生成する。また、テストコントロール回路２８は、内部コマンド信号ＩＣＭＤとしてテストアドレスラッチを示すＴＣＡＲ２コマンドを受け取り、ハイレベルの内部信号ＩＣＡ４を受け取ると、テストアドレスラッチ信号ＴＡＬＳ２を発生する。さらに、テストアドレスレジスタ３２は、テストアドレスラッチ信号ＴＡＬＳ２に応じて、内部アドレス情報ＩＡＤＤとしてカラムアドレス情報Ｃ２を取り込み、テストカラムアドレス情報ｔＣＡＤＤｒ２として保持する。
【００７０】
次に、時刻ｔ３において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてテストデータの取り込みを示すＢＩＳＴコマンドを生成し、クロック信号ＣＫの次の立下りエッジにおいて、内部テストデータＩＴＤ１としてテストデータＤ０−Ｄ３を生成する。また、テストコントロール回路２８は、内部コマンド信号ＩＣＭＤとしてＢＩＳＴコマンドを受け取ると、テストデータラッチ信号ＴＤＬＳを発生する。さらに、テストデータレジスタ４０は、テストデータラッチ信号ＴＤＬＳに応じて、内部テストデータＩＴＤ１としてテストデータＤ０−Ｄ３を取り込んで保持するとともに、内部テストデータＩＴＤ２として出力する。
【００７１】
次に、時刻ｔ４において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてロウアクセスを示すＡＣＴコマンドを生成し、内部アドレス情報ＩＡＤＤとしてロウアドレス情報Ｒを生成する。また、コマンドデコーダ１４は、内部コマンドＩＣＭＤとしてＡＣＴコマンドを受け取ると、ロウアドレスラッチ信号ＲＡＬＳとロウコントロール信号ＲＣＴＬを発生する。さらに、ロウアドレスレジスタ１６は、ロウアドレスラッチ信号ＲＡＬＳに応じて、内部アドレス情報ＩＡＤＤとしてロウアドレス情報Ｒを取り込み、ロウアドレスＲＡＤＤとして保持するともに出力する。また、ロウデコーダ２０は、ロウアドレス情報ＲＡＤＤをデコードして、ワード線選択信号ＷＬＳＥＬを発生する。さらに、ロウコントロール回路１８は、ロウコントロール信号ＲＣＴＬに応じて、センスアンプ活性化信号ＳＡＥＮを発生する。
【００７２】
次に、時刻ｔ５において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてカラムアクセスを示すＷｒｉｔｅ（ＷＴ）コマンドを生成し、いずれもロウレベルの内部信号ＩＣＡ４、ＩＣＡ５を生成する。また、コマンドデコーダ１４は、内部コマンドＩＣＭＤとしてＷｒｉｔｅ（ＷＴ）コマンドを受け取ると、カラムアドレスラッチ信号ＣＡＬＳとカラムコントロール信号ＣＣＴＬを発生する。さらに、カラムコントロール回路２４は、カラムコントロール信号ＣＣＴＬに応答して、ライトアンプ活性化信号ＷＡＥＮを発生する。また、カラムデコーダ３８は、選択回路３６から出力されたカラムアドレス情報ＣＡＤＤ（カラムアドレス情報Ｃ１）をデコードして、カラムアドレス選択信号ＹＳＳＥＬ（Ｃ１）を生成する。このとき、ロウアドレス情報Ｒおよびカラムアドレス情報Ｃ１に対応するメモリセルに対して、テストデータＤ０−Ｄ３の書き込みが行われる。
【００７３】
次に、時刻ｔ６において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてカラムアクセスを示すＷｒｉｔｅ（ＷＴ）コマンドを生成し、ハイレベルの内部信号ＩＣＡ４およびロウレベルの内部信号ＩＣＡ５を生成する。また、テストコントロール回路２８は、内部コマンドＩＣＭＤとしてＷｒｉｔｅ（ＷＴ）コマンドを受け取り、ハイレベルの内部信号ＩＣＡ４を受け取ると、テスト選択信号ＴＳＥＬを一定期間ハイレベルとする。さらに、選択回路３４は、ハイレベルのテスト選択信号ＴＳＥＬに応じて、テストカラムアドレス情報ｔＣＡＤＤｒ２（カラムアドレス情報Ｃ２）をテストカラムアドレス情報ｔＣＡＤＤとして出力する。また、選択回路３６は、ハイレベルの内部テスト信号ＴＥＳＴに応じて、テストカラムアドレス情報ｔＣＡＤＤ（カラムアドレス情報Ｃ２）をカラムアドレス情報ＣＡＤＤとして出力する。さらに、カラムデコーダ３８は、選択回路３６から出力されたカラムアドレス情報ＣＡＤＤ（カラムアドレス情報Ｃ２）をデコードして、カラムアドレス選択信号ＹＳＳＥＬ（Ｃ２）を生成する。このとき、ロウアドレス情報Ｒおよびカラムアドレス情報Ｃ２に対応するメモリセルに対して、テストデータＤ０−Ｄ３の書き込みが行われる。
【００７４】
次に、時刻ｔ７において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてカラムアクセスを示すＷｒｉｔｅ（ＷＴ）コマンドを生成し、ロウレベルの内部信号ＩＣＡ４およびハイレベルの内部信号ＩＣＡ５を生成する。また、テストコントロール回路２８は、内部コマンドＩＣＭＤとしてＷｒｉｔｅ（ＷＴ）コマンドを受け取り、ロウレベルの内部信号ＩＣＡ４を受け取ると、テスト選択信号ＴＳＥＬをロウレベルとする。さらに、選択回路３４は、ロウレベルのテスト選択信号ＴＳＥＬに応じて、テストカラムアドレス情報ｔＣＡＤＤｒ１（カラムアドレス情報Ｃ１）をテストカラムアドレス情報ｔＣＡＤＤとして出力する。また、選択回路３６は、ハイレベルの内部テスト信号ＴＥＳＴに応じて、テストカラムアドレス情報ｔＣＡＤＤ（カラムアドレス情報Ｃ１）をカラムアドレス情報ＣＡＤＤとして出力する。さらに、カラムデコーダ３８は、選択回路３６から出力されたカラムアドレス情報ＣＡＤＤ（カラムアドレス情報Ｃ１）をデコードして、カラムアドレス選択信号ＹＳＳＥＬ（Ｃ１）を生成する。また、テストデータレジスタ４０は、ハイレベルの内部信号ＩＣＡ５に応じて、内部テストデータＩＴＤ１として取り込んだテストデータＤ０−Ｄ３の論理レベルを反転して、内部テストデータＩＴＤ２として出力する。このとき、ロウアドレス情報Ｒおよびカラムアドレス情報Ｃ１に対応するメモリセルに対して、テストデータＤ０−Ｄ３の論理レベルを反転したテストデータの書き込みが行われる。
【００７５】
図６は、半導体メモリ１２０のテスト動作時におけるリード動作を一例として示すタイミング図である。図６を参照しつつ、半導体メモリ１２０のテスト動作時のリード動作について説明する。
【００７６】
テスト動作時においては、モードレジスタ２６によって内部テスト信号ＴＥＳＴがハイレベルに活性化され、内部テスト信号ＴＥＳＴの活性化に応じてテストコントロール回路２８も活性化されている。
【００７７】
まず、時刻ｔ１において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてロウアクセスを示すＡＣＴコマンドを生成し、内部アドレス情報ＩＡＤＤとしてロウアドレス情報Ｒを生成する。また、コマンドデコーダ１４は、内部コマンドＩＣＭＤとしてＡＣＴコマンドを受け取ると、ロウアドレスラッチ信号ＲＡＬＳとロウコントロール信号ＲＣＴＬを発生する。さらに、ロウアドレスレジスタ１６は、ロウアドレスラッチ信号ＲＡＬＳに応じて、内部アドレス情報ＩＡＤＤとしてロウアドレス情報Ｒを取り込み、ロウアドレスＲＡＤＤとして保持するともに出力する。また、ロウデコーダ２０は、ロウアドレス情報ＲＡＤＤをデコードして、ワード線選択信号ＷＬＳＥＬを発生する。さらに、ロウコントロール回路１８は、ロウコントロール信号ＲＣＴＬに応じて、センスアンプ活性化信号ＳＡＥＮを発生する。
【００７８】
時刻ｔ１においては、テストコントロール回路２８は、ロウレベルのテスト選択信号ＴＳＥＬを生成している。このとき、選択回路３４は、ロウレベルのテスト選択信号ＴＳＥＬに応じて、テストカラムアドレス情報ｔＣＡＤＤｒ１（カラムアドレス情報Ｃ１）をテストカラムアドレス情報ｔＣＡＤＤとして出力する。また、選択回路３６は、ハイレベルの内部テスト信号ＴＥＳＴに応じて、テストカラムアドレス情報ｔＣＡＤＤ（カラムアドレス情報Ｃ１）をカラムアドレス情報ＣＡＤＤとして出力する。
【００７９】
次に、時刻ｔ２において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてカラムアクセスを示すＲｅａｄ（ＲＤ）コマンドを生成し、いずれもロウレベルの内部信号ＩＣＡ４、ＩＣＡ５を生成する。また、コマンドデコーダ１４は、内部コマンドＩＣＭＤとしてＲｅａｄ（ＲＤ）コマンドを受け取ると、カラムアドレスラッチ信号ＣＡＬＳとカラムコントロール信号ＣＣＴＬを発生する。さらに、カラムコントロール回路２４は、カラムコントロール信号ＣＣＴＬに応答して、データアンプ活性化信号ＤＡＥＮを発生する。カラムデコーダ３８は、選択回路３６から出力されたカラムアドレス情報ＣＡＤＤ（カラムアドレス情報Ｃ１）をデコードして、カラムアドレス選択信号ＹＳＳＥＬ（Ｃ１）を生成する。このとき、ロウアドレス情報Ｒおよびカラムアドレス情報Ｃ１に対応するメモリセルからのデータの読み出しが行われる。また、テスト比較回路５０は、メモリセルから読み出されたデータとテストデータレジスタ４０から出力された内部テストデータＩＴＤ２（Ｄ０−Ｄ３）とを比較し、テスト結果信号ＴＲとして出力する。さらに、データコントロール部５０は、ハイレベルの内部テスト信号ＴＥＳＴに応じて、テスト比較回路５０から出力されたテスト結果信号ＴＲを出力する。
【００８０】
次に、時刻ｔ３において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてカラムアクセスを示すＲｅａｄ（ＲＤ）コマンドを生成し、ハイレベルの内部信号ＩＣＡ４およびロウレベルの内部信号ＩＣＡ５を生成する。また、テストコントロール回路２８は、内部コマンドＩＣＭＤとしてＲｅａｄ（ＲＤ）コマンドを受け取り、ハイレベルの内部信号ＩＣＡ４を受け取ると、テスト選択信号ＴＳＥＬを一定期間ハイレベルとする。さらに、選択回路３４は、ハイレベルのテスト選択信号ＴＳＥＬに応じて、テストカラムアドレス情報ｔＣＡＤＤｒ２（カラムアドレス情報Ｃ２）をテストカラムアドレス情報ｔＣＡＤＤとして出力する。また、選択回路３６は、ハイレベルの内部テスト信号ＴＥＳＴに応じて、テストカラムアドレス情報ｔＣＡＤＤ（カラムアドレス情報Ｃ２）をカラムアドレス情報ＣＡＤＤとして出力する。さらに、カラムデコーダ３８は、選択回路３６から出力されたカラムアドレス情報ＣＡＤＤ（カラムアドレス情報Ｃ２）をデコードして、カラムアドレス選択信号ＹＳＳＥＬ（Ｃ２）を生成する。このとき、ロウアドレス情報Ｒおよびカラムアドレス情報Ｃ２に対応するメモリセルからのデータの読み出しが行われる。また、テスト比較回路５０は、メモリセルから読み出されたデータとテストデータレジスタ４０から出力された内部テストデータＩＴＤ２（Ｄ０−Ｄ３）とを比較し、テスト結果信号ＴＲとして出力する。さらに、データコントロール部５０は、ハイレベルの内部テスト信号ＴＥＳＴに応じて、テスト比較回路５０から出力されたテスト結果信号ＴＲを出力する。
【００８１】
次に、時刻ｔ４において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてカラムアクセスを示すＲｅａｄ（ＲＤ）コマンドを生成し、ロウレベルの内部信号ＩＣＡ４およびハイレベルの内部信号ＩＣＡ５を生成する。また、テストコントロール回路２８は、内部コマンドＩＣＭＤとしてＲｅａｄ（ＲＤ）コマンドを受け取り、ロウレベルの内部信号ＩＣＡ４を受け取ると、テスト選択信号ＴＳＥＬをロウレベルとする。さらに、選択回路３４は、ロウレベルのテスト選択信号ＴＳＥＬに応じて、テストカラムアドレス情報ｔＣＡＤＤｒ１（カラムアドレス情報Ｃ１）をテストカラムアドレス情報ｔＣＡＤＤとして出力する。また、選択回路３６は、ハイレベルの内部テスト信号ＴＥＳＴに応じて、テストカラムアドレス情報ｔＣＡＤＤ（カラムアドレス情報Ｃ１）をカラムアドレス情報ＣＡＤＤとして出力する。さらに、カラムデコーダ３８は、選択回路３６から出力されたカラムアドレス情報ＣＡＤＤ（カラムアドレス情報Ｃ１）をデコードして、カラムアドレス選択信号ＹＳＳＥＬ（Ｃ１）を生成する。さらに、テストデータレジスタ４０は、ハイレベルの内部信号ＩＣＡ５に応じて、内部テストデータＩＴＤ１として取り込んだテストデータＤ０−Ｄ３の論理レベルを反転して、内部テストデータＩＴＤ２として出力する。このとき、ロウアドレス情報Ｒおよびカラムアドレス情報Ｃ１に対応するメモリセルからのデータの読み出しが行われる。また、テスト比較回路５０は、メモリセルから読み出されたデータとテストデータレジスタ４０から出力された内部テストデータＩＴＤ２（テストデータＤ０−Ｄ３の論理レベルを反転したデータ）とを比較し、テスト結果信号ＴＲとして出力する。さらに、データコントロール部５０は、ハイレベルの内部テスト信号ＴＥＳＴに応じて、テスト比較回路５０から出力されたテスト結果信号ＴＲを出力する。
【００８２】
図７は、半導体メモリ１２０の通常動作時におけるライト動作を一例として示すタイミング図である。図７を参照しつつ、半導体メモリ１２０の通常動作時のライト動作について説明する。
【００８３】
通常動作時においては、モードレジスタ２６は、ロウレベルの内部テスト信号ＴＥＳＴを出力する。
【００８４】
まず、時刻ｔ１において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてロウアクセスを示すＡＣＴコマンドを生成し、内部アドレス情報ＩＡＤＤとしてロウアドレス情報Ｒを生成する。また、コマンドデコーダ１４は、内部コマンドＩＣＭＤとしてＡＣＴコマンドを受け取ると、ロウアドレスラッチ信号ＲＡＬＳとロウコントロール信号ＲＣＴＬを発生する。さらに、ロウアドレスレジスタ１６は、ロウアドレスラッチ信号ＲＡＬＳに応じて、内部アドレス情報ＩＡＤＤとしてロウアドレス情報Ｒを取り込み、ロウアドレスＲＡＤＤとして保持するともに出力する。また、ロウデコーダ２０は、ロウアドレス情報ＲＡＤＤをデコードして、ワード線選択信号ＷＬＳＥＬを発生する。さらに、ロウコントロール回路１８は、ロウコントロール信号ＲＣＴＬに応じて、センスアンプ活性化信号ＳＡＥＮを発生する。
【００８５】
次に、時刻ｔ２において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてカラムアクセスを示すＷｒｉｔｅ（ＷＴ）コマンドを生成し、内部アドレス情報ＩＡＤＤとしてカラムアドレス情報Ｃ３を生成する。また、コマンドデコーダ１４は、内部コマンドＩＣＭＤとしてＷｒｉｔｅ（ＷＴ）コマンドを受け取ると、カラムアドレスラッチ信号ＣＡＬＳとカラムコントロール信号ＣＣＴＬを発生する。さらに、カラムアドレスレジスタ２２は、カラムアドレスラッチ信号ＣＡＬＳに応じて、内部アドレス情報ＩＡＤＤ（カラムアドレス情報Ｃ３）を取り込み、通常カラムアドレス情報ｎＣＡＤＤとして保持するとともに出力する。また、選択回路３６は、ロウレベルの内部テスト信号ＴＥＳＴに応じて、通常カラムアドレス情報ｎＣＡＤＤ（カラムアドレス情報Ｃ３）をカラムアドレス情報ＣＡＤＤとして出力する。さらに、カラムデコーダ３８は、選択回路３６から出力されたカラムアドレス情報ＣＡＤＤ（カラムアドレス情報Ｃ３）をデコードして、カラムアドレス選択信号ＹＳＳＥＬ（Ｃ３）を生成する。また、カラムコントロール回路２４は、カラムコントロール信号ＣＣＴＬに応答して、ライトアンプ活性化信号ＷＡＥＮを発生する。このとき、ロウアドレス情報Ｒおよびカラムアドレス情報Ｃ３に対応するメモリセルに対して、データ信号線群ＤＬ２、ＤＬ３を介して供給されたデータＤ０−Ｄ３の書き込みが行われる。
【００８６】
次に、時刻ｔ３において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてカラムアクセスを示すＷｒｉｔｅ（ＷＴ）コマンドを生成し、内部アドレス情報ＩＡＤＤとしてカラムアドレス情報Ｃ４を生成する。また、コマンドデコーダ１４は、内部コマンドＩＣＭＤとしてＷｒｉｔｅ（ＷＴ）コマンドを受け取ると、カラムアドレスラッチ信号ＣＡＬＳとカラムコントロール信号ＣＣＴＬを発生する。さらに、カラムアドレスレジスタ２２は、カラムアドレスラッチ信号ＣＡＬＳに応じて、内部アドレス情報ＩＡＤＤ（カラムアドレス情報Ｃ４）を取り込み、通常カラムアドレス情報ｎＣＡＤＤとして保持するとともに出力する。また、選択回路３６は、ロウレベルの内部テスト信号ＴＥＳＴに応じて、通常カラムアドレス情報ｎＣＡＤＤ（カラムアドレス情報Ｃ４）をカラムアドレス情報ＣＡＤＤとして出力する。さらに、カラムデコーダ３８は、選択回路３６から出力されたカラムアドレス情報ＣＡＤＤ（カラムアドレス情報Ｃ４）をデコードして、カラムアドレス選択信号ＹＳＳＥＬ（Ｃ４）を生成する。また、カラムコントロール回路２４は、カラムコントロール信号ＣＣＴＬに応答して、ライトアンプ活性化信号ＷＡＥＮを発生する。このとき、ロウアドレス情報Ｒおよびカラムアドレス情報Ｃ４に対応するメモリセルに対して、データ信号線群ＤＬ２、ＤＬ３を介して供給されたデータＤ４−Ｄ７の書き込みが行われる。
【００８７】
次に、時刻ｔ４において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてカラムアクセスを示すＷｒｉｔｅ（ＷＴ）コマンドを生成し、内部アドレス情報ＩＡＤＤとしてカラムアドレス情報Ｃ５を生成する。また、コマンドデコーダ１４は、内部コマンドＩＣＭＤとしてＷｒｉｔｅ（ＷＴ）コマンドを受け取ると、カラムアドレスラッチ信号ＣＡＬＳとカラムコントロール信号ＣＣＴＬを発生する。さらに、カラムアドレスレジスタ２２は、カラムアドレスラッチ信号ＣＡＬＳに応じて、内部アドレス情報ＩＡＤＤ（カラムアドレス情報Ｃ５）を取り込み、通常カラムアドレス情報ｎＣＡＤＤとして保持するとともに出力する。また、選択回路３６は、ロウレベルの内部テスト信号ＴＥＳＴに応じて、通常カラムアドレス情報ｎＣＡＤＤ（カラムアドレス情報Ｃ５）をカラムアドレス情報ＣＡＤＤとして出力する。さらに、カラムデコーダ３８は、選択回路３６から出力されたカラムアドレス情報ＣＡＤＤ（カラムアドレス情報Ｃ５）をデコードして、カラムアドレス選択信号ＹＳＳＥＬ（Ｃ５）を生成する。また、カラムコントロール回路２４は、カラムコントロール信号ＣＣＴＬに応答して、ライトアンプ活性化信号ＷＡＥＮを発生する。このとき、ロウアドレス情報Ｒおよびカラムアドレス情報Ｃ５に対応するメモリセルに対して、データ信号線群ＤＬ２、ＤＬ３を介して供給されたデータＤ８−Ｄ１１の書き込みが行われる。
【００８８】
図８は、半導体メモリ１２０の通常動作時におけるリード動作を一例として示すタイミング図である。図８を参照しつつ、半導体メモリ１２０の通常動作時のリード動作について説明する。
【００８９】
通常動作時においては、モードレジスタ２６は、ロウレベルの内部テスト信号ＴＥＳＴを出力する。
【００９０】
まず、時刻ｔ１において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてロウアクセスを示すＡＣＴコマンドを生成し、内部アドレス情報ＩＡＤＤとしてロウアドレス情報Ｒを生成する。また、コマンドデコーダ１４は、内部コマンドＩＣＭＤとしてＡＣＴコマンドを受け取ると、ロウアドレスラッチ信号ＲＡＬＳとロウコントロール信号ＲＣＴＬを発生する。さらに、ロウアドレスレジスタ１６は、ロウアドレスラッチ信号ＲＡＬＳに応じて、内部アドレス情報ＩＡＤＤとしてロウアドレス情報Ｒを取り込み、ロウアドレスＲＡＤＤとして保持するともに出力する。また、ロウデコーダ２０は、ロウアドレス情報ＲＡＤＤをデコードして、ワード線選択信号ＷＬＳＥＬを発生する。さらに、ロウコントロール回路１８は、ロウコントロール信号ＲＣＴＬに応じて、センスアンプ活性化信号ＳＡＥＮを発生する。
【００９１】
次に、時刻ｔ２において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてカラムアクセスを示すＲｅａｄ（ＲＤ）コマンドを生成し、内部アドレス情報ＩＡＤＤとしてカラムアドレス情報Ｃ３を生成する。また、コマンドデコーダ１４は、内部コマンドＩＣＭＤとしてＲｅａｄ（ＲＤ）コマンドを受け取ると、カラムアドレスラッチ信号ＣＡＬＳとカラムコントロール信号ＣＣＴＬを発生する。さらに、カラムアドレスレジスタ２２は、カラムアドレスラッチ信号ＣＡＬＳに応じて、内部アドレス情報ＩＡＤＤ（カラムアドレス情報Ｃ３）を取り込み、通常カラムアドレス情報ｎＣＡＤＤとして保持するとともに出力する。また、選択回路３６は、ロウレベルの内部テスト信号ＴＥＳＴに応じて、通常カラムアドレス情報ｎＣＡＤＤ（カラムアドレス情報Ｃ３）をカラムアドレス情報ＣＡＤＤとして出力する。さらに、カラムデコーダ３８は、選択回路３６から出力されたカラムアドレス情報ＣＡＤＤ（カラムアドレス情報Ｃ３）をデコードして、カラムアドレス選択信号ＹＳＳＥＬ（Ｃ３）を生成する。また、カラムコントロール回路２４は、カラムコントロール信号ＣＣＴＬに応答して、データアンプ活性化信号ＤＡＥＮを発生する。このとき、ロウアドレス情報Ｒおよびカラムアドレス情報Ｃ３に対応するメモリセルに書き込まれたデータＤ０−Ｄ３の読み出しが行われる。
【００９２】
次に、時刻ｔ３において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてカラムアクセスを示すＲｅａｄ（ＲＤ）コマンドを生成し、内部アドレス情報ＩＡＤＤとしてカラムアドレス情報Ｃ４を生成する。また、コマンドデコーダ１４は、内部コマンドＩＣＭＤとしてＲｅａｄ（ＲＤ）コマンドを受け取ると、カラムアドレスラッチ信号ＣＡＬＳとカラムコントロール信号ＣＣＴＬを発生する。さらに、カラムアドレスレジスタ２２は、カラムアドレスラッチ信号ＣＡＬＳに応じて、内部アドレス情報ＩＡＤＤ（カラムアドレス情報Ｃ４）を取り込み、通常カラムアドレス情報ｎＣＡＤＤとして保持するとともに出力する。また、選択回路３６は、ロウレベルの内部テスト信号ＴＥＳＴに応じて、通常カラムアドレス情報ｎＣＡＤＤ（カラムアドレス情報Ｃ４）をカラムアドレス情報ＣＡＤＤとして出力する。さらに、カラムデコーダ３８は、選択回路３６から出力されたカラムアドレス情報ＣＡＤＤ（カラムアドレス情報Ｃ４）をデコードして、カラムアドレス選択信号ＹＳＳＥＬ（Ｃ４）を生成する。また、カラムコントロール回路２４は、カラムコントロール信号ＣＣＴＬに応答して、データアンプ活性化信号ＤＡＥＮを発生する。このとき、ロウアドレス情報Ｒおよびカラムアドレス情報Ｃ４に対応するメモリセルに書き込まれたデータＤ４−Ｄ７の読み出しが行われる。
【００９３】
次に、時刻ｔ４において、コマンドアドレス入力回路１０は、内部コマンド信号ＩＣＭＤとしてカラムアクセスを示すＲｅａｄ（ＲＤ）コマンドを生成し、内部アドレス情報ＩＡＤＤとしてカラムアドレス情報Ｃ５を生成する。また、コマンドデコーダ１４は、内部コマンドＩＣＭＤとしてＲｅａｄ（ＲＤ）コマンドを受け取ると、カラムアドレスラッチ信号ＣＡＬＳとカラムコントロール信号ＣＣＴＬを発生する。さらに、カラムアドレスレジスタ２２は、カラムアドレスラッチ信号ＣＡＬＳに応じて、内部アドレス情報ＩＡＤＤ（カラムアドレス情報Ｃ５）を取り込み、通常カラムアドレス情報ｎＣＡＤＤとして保持するとともに出力する。また、選択回路３６は、ロウレベルの内部テスト信号ＴＥＳＴに応じて、通常カラムアドレス情報ｎＣＡＤＤ（カラムアドレス情報Ｃ５）をカラムアドレス情報ＣＡＤＤとして出力する。さらに、カラムデコーダ３８は、選択回路３６から出力されたカラムアドレス情報ＣＡＤＤ（カラムアドレス情報Ｃ５）をデコードして、カラムアドレス選択信号ＹＳＳＥＬ（Ｃ５）を生成する。また、カラムコントロール回路２４は、カラムコントロール信号ＣＣＴＬに応答して、データアンプ活性化信号ＤＡＥＮを発生する。このとき、ロウアドレス情報Ｒおよびカラムアドレス情報Ｃ５に対応するメモリセルに書き込まれたデータＤ８−Ｄ１１の読み出しが行われる。
【００９４】
本実施形態の半導体メモリ１２０（例えば、ＤＲＡＭ）は、２つのテストアドレスレジスタ３０、３２を有することで、テスト時に、２組のカラムアドレスを内部に保持しておくことができる。その結果、半導体メモリ１２０によると、テスト時に、テスターのコマンドアドレスのドライブ能力が弱く、通常動作と実質的に同じ速さのクロックに同期して外部からコマンドアドレス信号をＤＤＲ方式で入力することが難しい場合でも、予めテストアドレスレジスタに保持したテストカラムアドレスを用いることで、連続するカラムアクセスを高速でテストすることが可能となる。
【００９５】
さらに、半導体メモリ１２０は、テスト比較回路５０の出力（テスト結果信号ＴＲ）を、データコントロール部５２を介して出力することにより、テスト結果をリアルタイムでモニタすることが可能となる。特に、テスト結果信号ＴＲをデータマルチプレクサ（ＤＭＵＸ）６６の入力に供給することで、１つのテスト結果を２クロックサイクルで出力可能となり、外部でのテスト結果のモニタを容易とすることができる。
【００９６】
なお、上記特許文献１、２の全開示内容は、本書に引用をもって繰り込み記載されているものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００９７】
１０    コマンドアドレス入力回路
１２    クロック入力回路
１４    コマンドデコーダ
１６    ロウアドレスレジスタ
１８    ロウコントロール回路
２０    ロウデコーダ
２２    カラムアドレスレジスタ
２４    カラムコントロール回路
２６    モードレジスタ
２８    テストコントロール回路
３０、３２    テストアドレスレジスタ
３４、３６    選択回路（ＭＵＸ）
３８    カラムデコーダ
４０    テストデータレジスタ
４２    メモリセルアレイ
４４    センスアンプ部
４６    カラムスイッチ部
４８    ライトアンプ／データアンプ部
５０    テスト比較回路
５２    データコントロール部
５４    入出力バッファ部
５８    クロック分周回路
６０、６２、６４、６６、６８    データ選択回路（ＤＭＵＸ）
７０    プロセッサ（ＣＰＵ：Central Processing Unit）
７２    ＲＯＭ（Read Only Memory）
７４    ＲＦチップインターフェース（ＲＦ  Ｉ／Ｆ）
７６    アプリケーション処理チップインターフェース（ＡＰＰ  Ｉ／Ｆ）
７８    デジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）
８０    電源管理ユニット（ＰＭＵ：Power Manegement Unit）
８２    位相同期回路（ＰＬＬ：Phase Locked Loop）
８４    メモリコントローラ（Memory Controller）
８６    メモリテスト用外部端子群
８８    選択部
９０    メモリ接続端子群
９２    内部バス
１００    ＳｉＰ（System in Package）
１１０    ベースバンド処理チップ
１２０    半導体メモリ
２００    ＲＦチップ
３００    アンテナ
４００    ＰＭチップ
５００    電池
６００    アプリケーション処理チップ
７００    各種周辺機器
８００    半導体メモリ
ＢＬ    ビット線
Ｃ１−Ｃ５    カラムアドレス情報
ＣＡ０−ＣＡ９    コマンドアドレス信号
ＣＡＬＳ    カラムアドレスラッチ信号
ＣＡＤＤ    カラムアドレス情報
ＣＣＴＬ    カラムコントロール信号
Ｃｅｌｌ    メモリセル
ＤＡＥＮ    データアンプ活性化信号
ＤＬ１−ＤＬ３    データ信号線群
ＤＬ２１−ＤＬ２４    データ信号線
ＤＱ０−ＤＱｎ    データ
ＤＱＳ、ＤＱＳＢ    データストローブ信号
ＩＡＤＤ    内部アドレス情報
ＩＣＡ４、ＩＣＡ５    内部信号
ＩＣＫ、ＩＣＫＢ    内部クロック信号
ＩＣＭＤ    内部コマンド信号
ＩＣＯＤＥ    内部コード
ＩＴＤ１、ＩＴＤ２    内部テストデータ
ＭＲＳ    モードレジスタセット信号
ＭＴＥＳＴ    選択信号
ＭＴＥＳＴｅｎ    メモリテストイネーブル信号
ｎＣＡＤＤ    通常カラムアドレス情報
ＮＯＲ１    ＮＯＲ回路
ＯＣＫ    出力クロック信号
Ｒ    ロウアドレス情報
ＲＡＤＤ    ロウアドレス
ＲＣＴＬ    ロウコントロール信号
ＲＡＬＳ    ロウアドレスラッチ信号
ＳＡ０−ＳＡｎ    センスアンプ回路
ＳＡＥＮ    センスアンプ活性化信号
ｔ１−ｔ７    時刻
ＴＡＬＳ１、ＴＡＬＳ２    テストアドレスラッチ信号
ＴＣＡ０−ＴＣＡ９    テストコマンドアドレス信号
ｔＣＡＤＤ、ｔＣＡＤＤｒ１、ｔＣＡＤＤｒ２    テストカラムアドレス情報
ＴＣＫ、ＴＣＫＢ    テストクロック信号
ＴＤＬＳ    テストデータラッチ信号
ＴＤＱ０−ＴＤＱｎ    テストデータ信号
ＴＤＱＳ、ＴＤＱＳＢ    テストデータストローブ信号
ＴＥＳＴ    内部テスト信号
ＴＲ    テスト結果信号
ＴＳＥＬ    テスト選択信号
ＷＡＥＮ    ライトアンプ活性化信号
ＷＬ    ワード線
ＷＬＳＥＬ    ワード線選択信号
ＸＯＲ１−ＸＯＲ４    ＸＯＲ回路
ＹＳ０−ＹＳｎ    カラムスイッチ
ＹＳＳＥＬ    カラムスイッチ選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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