(57)【要約】【課題】動作の精度を容易に向上させることができる比較器、ＡＤ変換器及び無線通信装置を提供する。【解決手段】実施形態の比較器は、第１トランジスタと、第２トランジスタと、出力段と、ノード群とを有する。第１トランジスタは、入力段に設けられ、印加される第１電圧が第１閾値を超えた場合に動作する。第２トランジスタは、入力段に設けられ、印加される第２電圧が第２閾値を超えた場合に動作する。出力段は、第１電圧と第２電圧との大小関係の切り替わりに応じて電圧を切替えて出力する。ノード群は、第１電圧と第２電圧とが比較されない非動作時に、第１閾値及び第２閾値の少なくともいずれかを変更する。【選択図】図４
2015126379.tif 000002
【特許請求の範囲】
【請求項１】
入力段に設けられ、印加される第１電圧が第１閾値を超えた場合に動作する第１トランジスタと、
前記入力段に設けられ、印加される第２電圧が第２閾値を超えた場合に動作する第２トランジスタと、
前記第１電圧と前記第２電圧との大小関係の切り替わりに応じて電圧を切替えて出力する出力段と、
前記第１電圧と前記第２電圧とが比較されない非動作時に、前記第１閾値及び前記第２閾値の少なくともいずれかを変更するノード群と
を有する比較器。
【請求項２】
前記第１電圧と前記第２電圧との電位差の絶対値が予め定められた第１設定値以下になった場合に、前記出力段が出力する電圧値が予め定められた第２設定値以下になるように前記ノード群にそれぞれ電圧を印加することにより、前記第１閾値及び前記第２閾値の少なくともいずれかを調整する閾値調整部
をさらに有する請求項１に記載の比較器。
【請求項３】
前記閾値調整部は、
前記第１トランジスタ及び前記第２トランジスタの少なくともいずれかが備える電荷蓄積層に電荷を蓄積させることにより、前記第１閾値及び前記第２閾値の少なくともいずれかを調整する
請求項２に記載の比較器。
【請求項４】
請求項１乃至３のいずれか１項に記載の比較器を少なくとも１つ有する複数ビット分解能のＡＤ変換器。
【請求項５】
複数の比較器が並列に動作した結果をコード化することによってＡＤ変換を行う並列比較型のＡＤ変換器であって、
前記複数の比較器それぞれは、
入力段に設けられた第１トランジスタと、
前記入力段に設けられた第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタの動作に基づいて、電圧を切替えて出力する出力段と、
前記第１トランジスタ及び前記第２トランジスタの非動作時に、前記第１トランジスタ及び前記第２トランジスタの閾値の少なくともいずれかを変更するノード群と
を有するＡＤ変換器。
【請求項６】
前記複数の比較器それぞれの前記ノード群にそれぞれ電圧を印加することにより、前記複数の比較器それぞれの前記第１トランジスタの閾値、又は前記複数の比較器それぞれの前記第２トランジスタの閾値が等間隔で順次に異なるように調整する閾値調整部
をさらに有する請求項５に記載のＡＤ変換器。
【請求項７】
前記複数の比較器の前記第１トランジスタ及び前記第２トランジスタは、それぞれ同一の電圧がゲートに印加されるように接続されている
請求項５に記載のＡＤ変換器。
【請求項８】
前記複数の比較器の前記第１トランジスタは、
第１電圧がそれぞれゲートに印加されるように接続され、
前記複数の比較器の前記第２トランジスタは、
第２電圧がそれぞれゲートに印加されるように接続されている
請求項５に記載のＡＤ変換器。
【請求項９】
請求項１乃至３のいずれか１項に記載の比較器、及び、請求項４乃至８のいずれか１項に記載のＡＤ変換器の少なくともいずれかを有する無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、比較器、ＡＤ変換器及び無線通信装置に関する。
【背景技術】
【０００２】
比較器は、オペアンプの派生製品の１つであり、２つの入力端子に入力される電圧を比較し、入力された２つの電圧の大小関係に応じて出力電圧が切り替わる素子である。２つの入力端子の電圧が同一の場合、出力電圧は理想的には０となる。入力端子は、ＣＭＯＳ型であれば、それぞれＭＯＳＦＥＴのゲートで構成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１８００８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術においては、比較器の動作の精度を向上させることが困難であった。
【０００５】
本発明が解決しようとする課題は、動作の精度を容易に向上させることができる比較器、ＡＤ変換器及び無線通信装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の比較器は、第１トランジスタと、第２トランジスタと、出力段と、ノード群とを有する。第１トランジスタは、入力段に設けられ、印加される第１電圧が第１閾値を超えた場合に動作する。第２トランジスタは、入力段に設けられ、印加される第２電圧が第２閾値を超えた場合に動作する。出力段は、第１電圧と第２電圧との大小関係の切り替わりに応じて電圧を切替えて出力する。ノード群は、第１電圧と第２電圧とが比較されない非動作時に、第１閾値及び第２閾値の少なくともいずれかを変更する。
【図面の簡単な説明】
【０００７】
【図１】並列比較型のＡＤ変換器の構成を示す図。
【図２】ＡＤ変換器の入出力特性例を示すグラフ。
【図３】実施形態にかかる比較器を備えた並列比較型のＡＤ変換器のブロック図。
【図４】実施形態にかかる比較器の構成を示す図。
【図５】オフセット電圧の調整前と調整後の状態を示すグラフ。
【図６】実施形態にかかるＡＤ変換器が有する比較器群及びエンコーダを示す図。
【図７】比較器群及びエンコーダの変形例を示す図。
【図８】実施形態にかかるＡＤ変換器を有する無線通信装置の構成を示す図。
【発明を実施するための形態】
【０００８】
まず、実施形態にかかる比較器及びＡＤ変換器を発明するに至った背景について説明する。比較器は、同じ設計の２つの入力端子を構成する２つのＭＯＳＦＥＴの閾値電圧にばらつきがあると、出力が０となるときには、２つの入力端子に電圧差がある。このときの電圧差をオフセット電圧と言う。
【０００９】
比較器は、オフセット電圧があると、オフセット電圧より大きな電圧差で比較をしなければならない。つまり、オフセット電圧は、比較器の動作の精度を決める極めて重要なファクターである。オフセット電圧を発生させる要因は、閾値電圧のばらつきだけではない。オフセット電圧には、一般的に、システマティックオフセット成分と、ランダムオフセット成分とがある。ここで、システマティックオフセットとは、差動ペア間の回路の設計非対称性などに起因した現象である。また、ランダムオフセットとは、閾値電圧ばらつきのような、製造上のばらつきなどによって発生するオフセット電圧である。
【００１０】
また、比較器が多く用いられる並列比較型（フラッシュ型）のＡＤ変換器では、例えばＮビットのデジタルデータを得ようとする場合、アナログ信号のフルスケールを２のＮ乗の区間に分割する２Ｎ−１個の比較用電圧と、２Ｎ−１個の比較器とが必要となる。これにより、並列比較型のＡＤ変換器は、１クロックで量子化して温度計コードを出力し、さらにこれをエンコードすることによってデジタルデータを出力することができるので、ＡＤ変換の方式の中では最も高速に動作するという特長がある。
【００１１】
一方、並列比較型のＡＤ変換器は、抵抗ラダーの抵抗値の精度と、比較器の分解能（特にオフセット電圧）によって変換精度が決まる。抵抗ラダーの分圧精度は、半導体微細加工技術の精度に依存する。抵抗ラダーの各抵抗値がばらつくことを回避する方法として、抵抗ラダーと共に抵抗ヒューズ（可変抵抗）を作りこんでおき、ＡＤ変換器の製造後に不要な抵抗ヒューズを一つ一つレーザー照射などで焼き切ることにより、抵抗値を調節してから出荷する方法（レーザートリミング法）がある。しかしながら、この方法では、ＡＤ変換器が高分解能になるほど回路規模が大型化し、ＳＯＣ（システムオンチップ）として他の回路に接続されて動作する場合、一つ一つ抵抗値を調整することが困難になる。
【００１２】
つまり、ＡＤ変換器の分解能は、半導体微細加工技術の精度の範囲内で制限される。また、ＡＤ変換器の抵抗ヒューズを一旦焼き切ってしまうと、その後の抵抗値の調整は不可能となるので、抵抗ラダーの分圧精度を十分に向上させることは困難である。また、比較器のオフセット電圧を補償するためには、補償回路が必要となるため、チップ面積や消費電力の点での不利益が生じる。
【００１３】
図１は、並列比較型のＡＤ変換器１の構成を示す図である。図１に示すように、ＡＤ変換器１は、電圧生成部１０と、複数の比較器１２と、エンコーダ１４とを有する。
【００１４】
電圧生成部１０は、直列に接続された複数の抵抗Ｒ（抵抗ラダー）を含む。そして、電圧生成部１０は、外部から与えられた基準電圧ＶＲＥＦを抵抗ラダーで分圧することにより、複数の異なる比較用電圧を生成する。電圧生成部１０が生成した複数の比較用電圧は、それぞれ対応する比較器１２に入力される。また、各比較器１２には、共通のアナログ入力（入力電圧）が入力される。各比較器１２は、当該比較器１２に入力された比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号をエンコーダ１４へ出力する。エンコーダ１４は、各比較器１２が出力したデジタル信号をコード化（符号化）して得られたデジタル値を出力する。
【００１５】
図１において、ＡＤ変換器１は、複数の抵抗Ｒと、複数の比較器１２とを有するように示されているが、抵抗Ｒと比較器１２の数が増大するほど分解能は向上する。ＡＤ変換器の変換精度を向上させるという観点からすれば、ＡＤ変換器は、１０ビット以上の分解能を有していることが望ましいが、以下では、説明の便宜上、低ビットの分解能を有するＡＤ変換器を例に挙げて説明する。
【００１６】
ＡＤ変換器１からの出力値（変換されたデジタル値）としては、例えば基準電圧ＶＲＥＦとＧＮＤとの間を均等に分割（８ビットの場合は２５６、１０ビットの場合は１０２４）して整数値化したものが読み出される。また、基準電圧として、「ＶＲＥＦ」が与えられる場合と、「±ＶＲＥＦ」が与えられる場合があるが、「ＶＲＥＦ」が与えられる場合は、「ＶＲＥＦ」を２Ｎ（Ｎは出力値のビット数）で割った値（すなわちＶＲＥＦ／２Ｎ）が、図２に示す階段状の入出力特性の１つの階段ステップの高さに相当する（「±ＶＲＥＦ」が与えられる場合は、２ＶＲＥＦ／２Ｎとなる）。この場合の階段ステップ数は２のＮ乗−１個になる。
【００１７】
分解能が３ビットの場合を例に挙げると、アナログの入力電圧は２の３乗＝８個に分割され、階段ステップ数は７個となり、０電圧も含めてそれぞれの電圧レベルがデジタル値として出力される。電圧最小単位をＬＳＢとすると、最下位ビットのみ１／２ＬＳＢ分の範囲がある。なお、ＬＳＢ（Ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）とは、本来２進数の最下位の桁を指すものである。逆に２進数の最上位の桁をＭＳＢと呼ぶ。ＡＤ変換器１内部では、アナログの入力電圧と、基準電圧ＶＲＥＦを抵抗ラダーで分圧したものとを比較し、そこで得られたコンパレータ出力となる温度計コードを、またエンコーダ１４にてバイナリコードに変換して出力（デジタル出力）する。
【００１８】
ここで、ＡＤ変換器１の精度は、各比較器１２による電圧比較の精度によって大きく左右される。８ビット分解能のＡＤ変換器の場合、±ＶＲＥＦ＝±０．５Ｖを印加した抵抗ラダーから取り出される比較用電圧の間隔は約４ｍＶもの小さな値となる。つまり、階段ステップの電圧誤差の最大値を２ｍＶ（１／２ＬＳＢ）以下に抑えなければならない。また、参照電源として一般に用いられるバンドギャップ参照電源などによる基準電圧ＶＲＥＦ自身にも同様に高い精度を確保しなければならない。
【００１９】
さらに、比較器１２は、上述したように、入力端子のオフセット電圧や回路レイアウトに依存したオフセット電圧によっても精度が大きく影響される。このように、並列比較型のＡＤ変換器の性能は、入力電圧の精度、基準電圧の精度、及び比較器のオフセット電圧などによって決められる。
【００２０】
（実施形態）
次に、実施形態にかかる比較器を備えた並列比較型のＡＤ変換器について説明する。図３は、実施形態にかかる比較器を備えた並列比較型のＡＤ変換器２の構成を例示するブロック図である。図３に示すように、ＡＤ変換器２は、比較器群２０、エンコーダ２２、検出部２４、判定部２６及び閾値調整部２８を有する。つまり、ＡＤ変換器２は、図１に示した電圧生成部１０に相当する回路が不要となっている。なお、ＡＤ変換器２は、検出部２４、判定部２６及び閾値調整部２８を具備しない構成であってもよい。また、検出部２４、判定部２６及び閾値調整部２８を具備する単体の比較器も構成可能である。
【００２１】
まず、ＡＤ変換器２の概要について説明する。比較器群２０は、図４等を用いて後述する実施形態にかかる比較器３を２Ｎ−１個有する。ここで、Ｎは、ＡＤ変換器２が出力するデジタルデータのビット数を示す。
【００２２】
エンコーダ２２は、比較器群２０が出力する２Ｎ−１個の比較結果を受入れる論理回路（図示せず）を含み、比較器群２０が出力した比較結果をコード化して出力する。
【００２３】
検出部２４は、比較器群２０の各比較器３が出力する２Ｎ−１個の比較結果（電圧の切替え）をそれぞれ検出し、判定部２６に対して出力する。
【００２４】
判定部２６は、検出部２４が検出した各比較結果（電圧の切替え）が、それぞれ予め定められた設定動作（電圧の切替え）となっているか否かを判定する。また、判定部２６は、検出部２４が検出した各比較結果がそれぞれ予め定められた設定動作となっていない場合、各比較器３が設定動作となるために必要な調整量（例えば、設定に対応させるために必要な書き込み時間）をそれぞれ閾値調整部２８に対して出力する。
【００２５】
閾値調整部２８は、判定部２６から受入れた必要な調整量に応じて、比較器群２０の各比較器３の後述する閾値を調整する。例えば、閾値調整部２８は、比較器３に入力される２つの電圧（入力電圧）の差の絶対値が予め定められた設定値以下になった場合に、比較器３が出力する電圧値が予め定められた他の設定値以下になるように、比較器３の後述するノード群にそれぞれ電圧を印加することにより、比較器３の入力端子（入力ノード）が接続されたトランジスタの閾値の少なくともいずれかを調整する。
【００２６】
次に、ＡＤ変換器２を構成する各部について順に詳述する。まず、比較器３について説明する。図４は、比較器３の構成を示す図である。図４に示すように、比較器３は、入力ノード３０−１，３０−２、定電流ノード３２、出力ノード３４及びモニターノード３６を有する。なお、出力ノード３４は、モニターノード３６の機能を兼ねるように構成されてもよい。以下、入力ノード３０−１，３０−２など複数ある構成部分のいずれかを特定せずに示す場合には、単に「入力ノード３０」などと略記することがある。
【００２７】
比較器３は、入力ノード３０−１，３０−２に入力される２つのアナログ信号（印加される２つの入力電圧）を比較し、２つの入力信号の大小関係の切り替わりに応じて切り替わる出力電圧を出力ノード３４から出力する。定電流ノード３２は、定電流源を構成するために定電圧が印加される。モニターノード３６は、出力ノード３４から出力する電圧をモニターするためのノードである。特に、モニターノード３６は、比較器３のオフセット電圧を検出する場合に用いられる。
【００２８】
入力ノード３０−１は、トランジスタ（メモリトランジスタ）４０−１のゲートに接続されている。入力ノード３０−２は、トランジスタ（メモリトランジスタ）４０−２のゲートに接続されている。
【００２９】
トランジスタ４０は、例えば電荷蓄積層を備えた電荷蓄積型のＳＯＮＯＳ（Silicon  Oxide  Nitride  Oxide  Semiconductor）トランジスタである。ＳＯＮＯＳトランジスタ（ＳＯＮＯＳ）は、酸化膜に挟まれた、絶縁膜である窒化膜（電荷蓄積層）中のトラップに電荷を蓄積し、記憶を保持する機能を有する。ＳＯＮＯＳは、電荷蓄積層に蓄積された電荷量に応じて閾値電圧（閾値）Ｖｔｈが変化し、電荷量が保たれると閾値電圧Ｖｔｈの値も保たれる。なお、トランジスタ４０は、ＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）であってもよいし、フローティングゲート（ＦＧ）型のフラッシュメモリなどに用いられるトランジスタなどであってもよい。
【００３０】
つまり、ＡＤ変換器２の各比較器３は、それぞれトランジスタ４０−１，４０−２の閾値を個別に設定可能にされている。従って、比較器３は、入力ノード３０−１，３０−２に対して同一の電圧が印加されても、異なる電圧が印加されても比較器として出力電圧を切替える動作を行うように設定可能となっている。ＡＤ変換器２の各比較器３は、例えばそれぞれの入力ノード３０−１，３０−２に対して同一の電圧（アナログ入力）が印加される。
【００３１】
また、各比較器３は、それぞれのトランジスタ４０−１（又はそれぞれのトランジスタ４０−２）の閾値が等間隔で順次に異なるように調整され、調整されたトランジスタ４０に接続された入力ノード３０がＡＤ変換における基準電圧ＶＲＥＦを印加されるノードとなる。つまり、ＡＤ変換器２は、各比較器３のトランジスタ４０の閾値が調整されることにより、図１に示した電圧生成部１０を備えていなくても、電圧生成部１０を備えた場合と同様にＡＤ変換が可能である。
【００３２】
定電流ノード３２は、ｎＭＯＳトランジスタ４１のゲートに接続されている。また、比較器３は、トランジスタ４０−１，４０−２の電源側にｐＭＯＳトランジスタ４２−１，４２−２が設けられている。ｐＭＯＳトランジスタ４２−１，４２−２は、カレントミラー回路を構成する。
【００３３】
さらに、比較器３には、ｎＭＯＳトランジスタ４３−１，４３−２，４５と、ｐＭＯＳトランジスタ４４−１，４４−２，４６−１，４６−２，４８とが設けられている。
【００３４】
そして、比較器３は、他の回路に接続可能にされたノード５０，５１−１〜５４−１，５１−２〜５４−２、内部のノードであるノード６１−１〜６３−１、６１−２〜６３−２も有する。例えば、ノード５０，５１−１〜５４−１，５１−２〜５４−２は、他の回路からの制御によって電位が電源電圧からグランドまで任意に変更可能にされている。また、ノード５０，５１−１〜５４−１，５１−２〜５４−２は、書き込み時と回路動作時とでもそれぞれ異なる電位が設定され得る。
【００３５】
ｎＭＯＳトランジスタ４３は、ノード５４がゲート端子に接続されており、トランジスタ４０とトランジスタ４２との間に位置するノード６２にドレイン端子が接続されている。
【００３６】
ｐＭＯＳトランジスタ４４は、ノード５３がゲート端子に接続されており、ノード５１に電源電圧などが印加される場合のドレイン端子が、トランジスタ４０のゲート端子（及び入力ノード３０）とノード６３において接続されている。
【００３７】
ｐＭＯＳトランジスタ４６は、ノード５２がゲート端子に接続されており、ノード５０に電源電圧などが印加される場合のドレイン端子が、ｎＭＯＳトランジスタ４１のドレイン端子とノード６１において接続されている。
【００３８】
比較器３において、ｎＭＯＳトランジスタ４５、ｐＭＯＳトランジスタ４８、出力ノード３４及びモニターノード３６は出力段７０を構成し、その他のトランジスタ及びノードは入力段７２を構成している。
【００３９】
次に、ＡＤ変換器２におけるトランジスタ４０に対する書き込み（電荷蓄積：閾値電圧調整）動作例について説明する。ここでは、トランジスタ４０−１に対する書込みについて説明するが、トランジスタ４０−２についても同様に書き込み可能である。
【００４０】
ノード５０に電源電圧（例えば３．３Ｖ）が印加され、ノード５２−１が０Ｖにされると、ｐＭＯＳトランジスタ４６がオンとなってノード６１−１の電位が電源電圧となる。さらに、ノード５４−１に電源電圧が印加されると、ｎＭＯＳトランジスタ４３−１がオンとなってノード６２−１の電位がグランド（接地）となる。
【００４１】
この状態で、ノード５１−１に電源電圧が印加され、ノード５３−１が０Ｖにされると、ｐＭＯＳトランジスタ４４−１がオンとなってトランジスタ４０−１のゲート端子に電源電圧と同じ電圧が印加される。このときの電流の方向が破線の矢印で示されている。
【００４２】
このようにトランジスタ４０が動作すると、トランジスタ４０のドレイン側（ノード６１−１側）ではインパクトイオン化によりホットキャリアが発生し、トランジスタ４０の電荷蓄積層に電子がトラップされ、閾値電圧Ｖｔｈが変化する。このとき、トランジスタ４０のゲート端子に印加される電圧は電源電圧以下であればよく、インパクトイオン化を効率よく発生させるよう、適宜変更してもよい。
【００４３】
検出部２４は、比較器群２０内の各比較器３から、それぞれのモニターノード３６を介してオフセット電圧を検出する。判定部２６は、検出部２４が検出した各比較結果（電圧の切替え）が、それぞれ予め定められた設定動作（電圧の切替え）となっているか否かを判定する。また、判定部２６は、検出部２４が検出した各比較結果がそれぞれ予め定められた設定動作となっていない場合、各比較器３が設定動作となるために必要な調整量をそれぞれ閾値調整部２８に対して出力する。閾値調整部２８は、判定部２６から受入れた必要な調整量に応じて、比較器群２０の各比較器３の閾値（閾値電圧Ｖｔｈ）を調整する。
【００４４】
具体的には、閾値調整部２８が判定部２６から受入れた必要な調整量に応じて各比較器３のトランジスタ４０の閾値電圧Ｖｔｈを変化させた後に、再び検出部２４がオフセット電圧を検出する。そして、閾値調整部２８は、各比較器３それぞれに対して予め定められたオフセット電圧になるまで、各比較器３それぞれのトランジスタ４０の閾値を調整する。
【００４５】
つまり、ＡＤ変換器２は、各比較器３それぞれの上述した複数のノード（ノード群）にそれぞれ電圧を印加することにより、各比較器３それぞれのトランジスタ４０−１の閾値、又は各比較器３それぞれのトランジスタ４０−２の閾値が等間隔で順次に異なるように調整する（図７参照）。
【００４６】
なお、ＡＤ変換器２が検出部２４、判定部２６及び閾値調整部２８を具備しない場合、検出部２４、判定部２６及び閾値調整部２８が比較器群２０（各比較器３）に対して行う動作が外部から行われてもよい。
【００４７】
上述したように、トランジスタ４０の電荷蓄積層に蓄積された電荷量に応じて閾値電圧Ｖｔｈは変化し、電荷量が保たれると閾値電圧Ｖｔｈの値も保たれる。従って、閾値電圧Ｖｔｈの調整後に比較器３が動作する場合、ノード６１，６２，６３には、トランジスタ４０の電荷蓄積層への書き込みが起きないように電位が設定される。例えば、トランジスタ４０に対し、ソースとなるノードには０Ｖ、ドレインとなるノードには０．１Ｖ、ゲートとなるノードには０．８Ｖが設定される。
【００４８】
次に、閾値調整部２８が各比較器３のオフセット電圧を調整する動作例について詳述する。図５は、オフセット電圧の調整前（ａ）と調整後（ｂ）の状態を示すグラフである。
【００４９】
まず、閾値調整部２８（図３）は、比較器群２０の中の基準となる１つの比較器３（図４）に対し、例えばトランジスタ４０−１のゲートに印加する電圧を固定する。閾値調整部２８は、トランジスタ４０−２のゲートには、トランジスタ４０−１に印加した電圧を含む任意の範囲で掃引される電圧を印加する。ここで、トランジスタ４０−１とトランジスタ４０−２に印加される電圧値の差分をＶｉｎと定義する。
【００５０】
閾値調整部２８は、トランジスタ４０−２に印加する電圧を掃引しながら、検出部２４がモニターノード３６を介して検出したオフセット電圧に対して判定部２６が判定した後に出力する調整量に応じて、例えばトランジスタ４０−２に書き込みを行って閾値を調整する。つまり、閾値調整部２８は、検出部２４が検出するオフセット電圧が予め定められた設定値以下（例えば略０）になるように（即ち、図５（ａ）の状態から図５（ｂ）の状態になるように）、トランジスタ４０に書き込みを行う。
【００５１】
ここで、例えばｐＭＯＳトランジスタ４４−２及びｐＭＯＳトランジスタ４６−２のゲートに電源電圧が印加されるのと同時に、ｐＭＯＳトランジスタ４６−２のソースに電源電圧が印加され、さらにｐＭＯＳトランジスタ４２−２のゲートに電源電圧が印加される。この環境下で、トランジスタ４０−２は、ゲート及びドレインに電源電圧が印加された状態になり、ＳＯＮＯＳにおける電荷蓄積層へホットキャリアが注入されることにより書き込みが行われ、閾値電圧が正方向へシフトする。閾値調整部２８は、トランジスタ４０−２の電荷蓄積層へ注入するホットキャリアの量を、トランジスタ４０−２のゲート及びドレインに電圧を印加する時間を調整することによって決めることができ、閾値電圧を微調整することができる。
【００５２】
このときの閾値の値は、各比較器３に対して入力されるアナログ信号（入力電圧）に応じて適宜決められる。このように、ＡＤ変換器２は、検出部２４が検出するオフセット電圧に応じて閾値調整部２８が閾値を調整するので、システマティックオフセット成分とランダムオフセット成分による精度劣化を同時に解消することができる。
【００５３】
次に、ＡＤ変換器２が有する比較器群２０及びエンコーダ２２について説明する。図６は、ＡＤ変換器２が有する比較器群２０及びエンコーダ２２を例示する図である。なお、ＡＤ変換器２は、図３に示した検出部２４、判定部２６及び閾値調整部２８を備えることなく、比較器群２０及びエンコーダ２２によって構成され、検出部２４、判定部２６及び閾値調整部２８に相当する外部からの制御に応じて書き込みが行われてもよい。
【００５４】
図６に示すように、比較器群２０は、複数の比較器３を有する。各比較器３は、それぞれ２つの入力ノード（即ち、入力ノード３０−１，３０−２）にＡＤ変換の対象となるアナログ信号（入力電圧）が入力される。比較器群２０は、各比較器３それぞれのトランジスタ４０−２（トランジスタ４０−１でも可能）の閾値が等間隔で順次に異なるように調整される。
【００５５】
具体的には、基準となる１つの比較器３のオフセット電圧が例えば０になるように調整された後に、基準となる比較器３（以下、図６において最上部の比較器３とする）以外の比較器３のトランジスタ４０−２に対して書き込みを行う。このとき、ＡＤ変換器２がＮビットである場合、比較器３の総数は２Ｎ−１個である。従って、基準となる比較器３以外の比較器３は、２Ｎ−２個である。
【００５６】
例えば、閾値調整部２８は、基準となる比較器３の下方にある２Ｎ−２個の比較器３のうち、基準となる比較器３に最も近い位置に配置された比較器３のトランジスタ４０−２に対して、オフセット電圧を１ＬＳＢ、即ちＶＲＥＦ／（２Ｎ−１）分、プラス方向へシフトさせるように正確に書き込みを行う。このとき、閾値調整部２８は、検出部２４が検出するオフセット電圧に基づいて、比較器３に所定の書き込みを行う。
【００５７】
続いて、閾値調整部２８は、同様に残りの比較器３に対して、１ＬＳＢずつオフセット電圧がずれるように、トランジスタ４０−２に対して書き込みを行う。つまり、比較器群２０は、全ての比較器３の全ての入力ノード（即ち、入力ノード３０−１，３０−２）に対し、ＡＤ変換の対象となる共通のアナログ信号が入力されると、（参照電圧ＶＲＥＦがなくても）アナログ信号に対応する温度計コードを出力する。エンコーダ２２は、比較器群２０が出力する温度計コードをコード化してデジタル出力を行う。このように、ＡＤ変換器２は、ばらつきのない理想的な比較用電圧生成部（抵抗ラダー）を有していなくても、比較用電圧生成部を有している場合と同等の出力が可能である。
【００５８】
（変形例）
図７は、図６に示した比較器群２０及びエンコーダ２２の変形例を示す図である。図７に示すように、比較器群２０が有する各比較器３は、それぞれの−入力端子（例えば入力ノード３０−２とする）に共通の基準電圧ＶＲＥＦが入力され、それぞれの＋入力端子（例えば入力ノード３０−１とする）に共通の入力電圧Ｖｉｎが入力されるように接続されてもよい。
【００５９】
ここでも、上述した比較器群２０と同様に、例えば各比較器３それぞれのトランジスタ４０−２（トランジスタ４０−１でも可能）の閾値が等間隔で順次に異なるように調整される。図７においては、各比較器３それぞれのトランジスタ４０−２のＩ−Ｖ特性（ゲート電圧−ドレイン電流特性）が模式的に示されている。
【００６０】
以上説明したように、ＡＤ変換器２は、各比較器３のオフセット電圧が検出され、各オフセット電圧がそれぞれ予め定められた設定範囲内にあるか否かが判定されて、オフセット電圧が予め定められた設定範囲内にない比較器３には、オフセット電圧が設定範囲内に入るまで書き込みが繰り返し行われる。ＡＤ変換器２は、各比較器３がそれぞれ設定されたオフセット電圧となった後に、比較器群２０がアナログ値の入力を受け入れて比較動作を行い、結果をエンコーダ２２へ出力する。
【００６１】
次に、ＡＤ変換器２を有する無線通信装置８について説明する。図８は、ＡＤ変換器２を有するダイレクトコンバージョン方式の無線通信装置８の構成の概要を例示する図である。図８に示すように、無線通信装置８は、アンテナ８０、スイッチ８１、ローノイズアンプ（ＬＮＡ）８２、ＰＬＬ（Phase  Locked  Loop）８３、２つのミキサ回路８４，８７、ローパスフィルタ（ＬＰＦ）８５、ＡＤ変換器（ＡＤＣ）２、ＤＡ変換器（ＤＡＣ）８６、パワーアンプ（ＰＡ）８８及び処理部９を有する。
【００６２】
スイッチ８１、ＬＮＡ８２、ＰＬＬ８３、２つのミキサ回路８４,８７、ＬＰＦ８５、ＡＤ変換器（ＡＤＣ）２、ＤＡ変換器８６、ＰＡ８８及び処理部９は、個別のチップで構成されてもよいし、任意の組み合わせで１チップ化されてもよい。
【００６３】
アンテナ８０は、搬送波に信号が重畳された電波を受信する。スイッチ８１は、ＬＮＡ８２などを含む受信回路と、ＰＡ８８などを含む送信回路との切り替えを行う。ＬＮＡ８２は、アンテナ８０が受信した信号（ＲＦ信号）を増幅し、ミキサ回路８４に対して出力する。ＰＬＬ８３は、ＶＣＯ（Voltage  Controlled  Oscillator）を含み、搬送波と同じ周波数の信号（ローカル信号ＬＯ）を位相同期させ、２つのミキサ回路８４,８７に対して出力する。
【００６４】
受信回路に含まれるミキサ回路８４は、ＰＬＬ８３が出力したローカル信号ＬＯと、ＬＮＡ８２が出力したＲＦ信号とを混合し、ＬＰＦ８５に対して出力する。送信回路に含まれるミキサ回路８７は、ＰＬＬ８３が出力したローカル信号ＬＯと、ＤＡ変換器８６が出力した送信信号とを混合し、ＰＡ８８に対して出力する。なお、ミキサ回路８４，８７は、閾値電圧Ｖｔｈを調整可能なトランジスタが用いられていてもよい。
【００６５】
ＬＰＦ８５は、ミキサ回路８４から受信信号を受け入れて低域の信号を通過させる。ＡＤ変換器２は、信号をＡＤ変換する。ここでのＡＤ変換器２は、検出部２４、判定部２６及び閾値調整部２８を含む場合を示すが、検出部２４、判定部２６及び閾値調整部２８を含まず、処理部９によって各比較器３の閾値が調整されてもよい。
【００６６】
ＤＡ変換器８６は、送信信号をＤＡ変換し、送信回路のミキサ回路８７に対して出力する。ＰＡ８８は、送信信号を増幅させる。なお、ＤＡ変換器８６は、閾値電圧Ｖｔｈを調整可能なトランジスタが用いられていてもよい。
【００６７】
処理部９は、検出処理部９０、判定処理部９２及び制御部９４を有する。検出処理部９０は、２つのミキサ回路８４，８７及びＤＡ変換器８６が閾値電圧Ｖｔｈを調整可能なトランジスタを有する場合、又は、ＡＤ変換器２が検出部２４、判定部２６及び閾値調整部２８を含まない場合等に、閾値電圧Ｖｔｈを調整可能なトランジスタそれぞれの書込み時などにおけるゲート電圧、ドレイン電流及び基板電流を検出する。
【００６８】
判定処理部９２は、検出処理部９０が検出するゲート電圧、ドレイン電流及び基板電流に基づいて、電荷蓄積膜に蓄積される電荷により変化する閾値電圧Ｖｔｈが目標値に達したか否か、及び基板に流れた総電荷量が上限値に達したか否か等を判定する。
【００６９】
制御部９４は、無線通信装置８を構成する各部を制御する。
【００７０】
このように、比較器３が、入力段７２のトランジスタ４０−１，４０−２に印加される電圧が比較されない非動作時に、トランジスタ４０−１，４０−２の少なくともいずれかの閾値が変更可能にされているので、動作の精度を容易に向上させることができる。なお、閾値の調整は、電荷蓄積膜に対する電荷の蓄積、又は電荷の消去のいずれによって行われてもよい。
【００７１】
なお、実施形態にかかる比較器３は、並列比較型のＡＤ変換器２のように１チップ内に設けられる数が多い場合に効果がより顕著であるが、１チップ内に１つであってもよい。また、比較器３は、出力段７０が出力する電圧がＧＮＤと電源電圧との電圧差に近い範囲で変化する。つまり、比較器３にはゲインがある。また、比較器３は、入力段７２と出力段７０との間に、さらにゲインを生じさせる利得段が設けられてもよい。従って、比較器３は、パイプライン型又は巡回型のＡＤ変換器を構成するコンパレータ（１ｂｉｔＡＤ変換器）やアンプとして用いられてもよく、逐次比較型又は△Σ型等のＡＤ変換器にも使用可能である。
【００７２】
また、本発明のいくつかの実施形態を複数の組み合わせによって説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
２  ＡＤ変換器
３  比較器
８  無線通信装置
９  処理部
２０  比較器群
２２  エンコーダ
２４  検出部
２６  判定部
２８  閾値調整部
３０  入力ノード
３２  定電流ノード
３４  出力ノード
３６  モニターノード
４０  トランジスタ
４１，４３，４５  ｎＭＯＳトランジスタ
４２，４４，４６，４８  ｐＭＯＳトランジスタ
５０〜５４  ノード
６１〜６３  ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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