(57)【要約】【課題】ＤＣ／ＤＣコンバータの消費電力を低減する。【解決手段】Ｍチャンネル（Ｍは２以上の整数）の同期整流型の降圧ＤＣ／ＤＣコンバータ２が提供される。コントローラ２０は、（i）Ｍ個のインダクタＬ１に流れる電流にもとづいて負荷電流を計算し、（ii）計算された負荷電流にもとづいて駆動フェーズ数Ｋ（ＫはＮ以下の整数）を動的に切りかえるとともに、（iii）出力ライン６の出力電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成し、（iv）Ｍ個のドライバＤＲのうちのＫ個を選択し、選択されたＫ個のドライバＤＲそれぞれに、（３６０／Ｋ）度の位相差にてパルス信号を分配し、（vi）ゲート駆動電圧の振幅を指示する振幅制御信号ＳＣＮＴを、駆動フェーズ数Ｋごとにあらかじめ定められた範囲において、計算された負荷電流に対して単調増加させる。【選択図】図３
2015015785.tif 000002
【特許請求の範囲】
【請求項１】
Ｍチャンネル（Ｍは２以上の整数）の同期整流型の降圧ＤＣ／ＤＣコンバータであって、
直流入力電圧が供給される入力ラインと、
負荷が接続される出力ラインと、
前記出力ラインと接続された出力キャパシタと、
Ｍチャンネルに対応づけられたＭ個のスイッチング回路であって、それぞれが、前記入力ラインと接地ラインの間に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタを含む、Ｍ個のスイッチング回路と、
Ｍチャンネルに対応づけられたＭ個のインダクタであって、それぞれが、対応するチャンネルの前記スイッチング回路のスイッチングノードと前記出力ラインの間に設けられた、Ｍ個のインダクタと、
振幅制御信号に応じた電圧レベルを有する振幅制御電圧を生成する電源回路と、
Ｍチャンネルに対応づけられたＭ個のドライバであって、それぞれが、対応するチャンネルのパルス信号に応じたデューティ比を有し、かつ前記振幅制御電圧に応じた振幅を有するハイサイド用ゲート駆動電圧およびローサイド用ゲート駆動電圧を生成し、前記ハイサイド用ゲート駆動電圧を対応するスイッチング回路の前記スイッチングトランジスタのゲートに印加し、前記ローサイド用ゲート駆動電圧を対応するスイッチング回路の前記同期整流トランジスタのゲートに印加する、Ｍ個のドライバと、
（i）前記Ｍ個のインダクタに流れる電流にもとづいて負荷電流を計算し、（ii）計算された前記負荷電流にもとづいて駆動フェーズ数Ｋ（ＫはＮ以下の整数）を動的に切りかえるとともに、（iii）前記出力ラインの出力電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成し、（iv）前記Ｍ個のドライバのうちのＫ個を選択し、選択されたＫ個のドライバそれぞれに、（３６０／Ｋ）度の位相差にて前記パルス信号を分配し、（vi）前記振幅制御信号を、前記駆動フェーズ数Ｋごとにあらかじめ定められた範囲において、計算された前記負荷電流に対して単調増加させるコントローラと、
を備えることを特徴とする降圧ＤＣ／ＤＣコンバータ。
【請求項２】
前記コントローラは、前記駆動フェーズ数Ｋが増加するたびに、前記振幅制御信号の値を減少させることを特徴とする請求項１に記載の降圧ＤＣ／ＤＣコンバータ。
【請求項３】
前記コントローラは、前記パルス信号の周波数を、前記駆動フェーズ数Ｋに応じて変化させることを特徴とする請求項１に記載の降圧ＤＣ／ＤＣコンバータ。
【請求項４】
各駆動フェーズ数における前記パルス信号の周波数は、前記駆動フェーズ数によらずパルス信号の周波数を一定とした場合に比べて、前記出力電圧のリップルが小さくなるように定められることを特徴とする請求項３に記載の降圧ＤＣ／ＤＣコンバータ。
【請求項５】
前記電源回路は、チャンネルごとに設けられ、チャンネルごとの前記電源回路は、対応する前記ドライバのチップに内蔵されることを特徴とする請求項１から４のいずれかに記載の降圧ＤＣ／ＤＣコンバータ。
【請求項６】
前記電源回路は、前記コントローラのチップに内蔵されることを特徴とする請求項１から４のいずれかに記載の降圧ＤＣ／ＤＣコンバータ。
【請求項７】
前記電源回路および前記Ｍ個のドライバは、前記コントローラのチップに内蔵されることを特徴とする請求項１から４のいずれかに記載の降圧ＤＣ／ＤＣコンバータ。
【請求項８】
前記振幅制御電圧は、第１振幅制御電圧と第２振幅制御電圧を含み、前記振幅制御信号は、第１振幅制御信号および第２振幅制御信号を含み、
前記Ｍ個のドライバはそれぞれ、前記第１振幅制御電圧に応じた振幅を有する前記ハイサイド用ゲート駆動電圧と、前記第２振幅制御電圧に応じた振幅を有するローサイド用ゲート駆動電圧を生成するよう構成され、
前記コントローラは、計算された前記負荷電流にもとづいて、前記ハイサイド用ゲート駆動電圧、前記ローサイド用ゲート駆動電圧それぞれの振幅を独立に指示する前記第１振幅制御信号および前記第２振幅制御信号を生成するよう構成され、
前記電源回路は、前記第１振幅制御信号に応じた前記第１振幅制御電圧を生成するとともに、前記第２振幅制御信号に応じた前記第２振幅制御電圧を生成するよう構成されることを特徴とする請求項１から７のいずれかに記載の降圧ＤＣ／ＤＣコンバータ。
【請求項９】
請求項１から８のいずれかに記載の降圧ＤＣ／ＤＣコンバータを備えることを特徴とする電子機器。
【請求項１０】
Ｍチャンネル（Ｍは２以上の整数）の同期整流型の降圧ＤＣ／ＤＣコンバータに使用されるコントローラであって、
前記降圧ＤＣ／ＤＣコンバータは、前記コントローラに加えて、
直流入力電圧が供給される入力ラインと、
負荷が接続される出力ラインと、
前記出力ラインと接続された出力キャパシタと、
Ｍチャンネルに対応づけられたＭ個のスイッチング回路であって、それぞれが、前記入力ラインと接地ラインの間に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタを含む、Ｍ個のスイッチング回路と、
Ｍチャンネルに対応づけられたＭ個のインダクタであって、それぞれが、対応するチャンネルの前記スイッチング回路のスイッチングノードと前記出力ラインの間に設けられた、Ｍ個のインダクタと、
振幅制御信号に応じた電圧レベルを有する振幅制御電圧を生成する電源回路と、
Ｍチャンネルに対応づけられたＭ個のドライバであって、それぞれが、対応するチャンネルのパルス信号に応じたデューティ比を有し、かつ前記振幅制御電圧に応じた振幅を有するハイサイド用ゲート駆動電圧およびローサイド用ゲート駆動電圧を生成し、前記ハイサイド用ゲート駆動電圧を対応するスイッチング回路の前記スイッチングトランジスタのゲートに印加し、前記ローサイド用ゲート駆動電圧を対応するスイッチング回路の前記同期整流トランジスタのゲートに印加する、Ｍ個のドライバと、
を備えるものであり、
前記コントローラは、
前記Ｍ個のインダクタに流れる電流にもとづいて負荷電流を計算する電流検出部と、
計算された前記負荷電流にもとづいて駆動フェーズ数Ｋ（ＫはＮ以下の整数）を動的に切りかえるフェーズコントローラと、
前記出力ラインの出力電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成するパルス変調器と、
前記Ｍ個のドライバのうちのＫ個を選択し、選択されたＫ個のドライバそれぞれに、（３６０／Ｋ）度の位相差にて前記パルス信号を分配するパルス分配部と、
前記振幅制御信号を、前記駆動フェーズ数Ｋごとにあらかじめ定められた範囲において、計算された前記負荷電流に対して単調増加させる駆動電圧制御部と、
を備え、ひとつのパッケージとして構成されたことを特徴とするコントローラ。
【請求項１１】
前記駆動電圧制御部は、前記駆動フェーズ数Ｋが増加するたびに、前記振幅制御信号の値を減少させることを特徴とする請求項１０に記載のコントローラ。
【請求項１２】
前記パルス変調器は、前記パルス信号の周波数を、前記駆動フェーズ数Ｋに応じて変化させることを特徴とする請求項１０に記載のコントローラ。
【請求項１３】
前記電源回路を内蔵することを特徴とする請求項１０から１２のいずれかに記載のコントローラ。
【請求項１４】
Ｍチャンネル（Ｍは２以上の整数）の同期整流型の降圧ＤＣ／ＤＣコンバータに使用されるコントローラであって、
前記ＤＣ／ＤＣコンバータは、前記コントローラに加えて、
直流入力電圧が供給される入力ラインと、
負荷が接続される出力ラインと、
前記出力ラインと接続された出力キャパシタと、
Ｍチャンネルに対応づけられたＭ個のスイッチング回路であって、それぞれが、前記入力ラインと接地ラインの間に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタを含む、Ｍ個のスイッチング回路と、
Ｍチャンネルに対応づけられたＭ個のインダクタであって、それぞれが、対応するチャンネルの前記スイッチング回路のスイッチングノードと前記出力ラインの間に設けられた、Ｍ個のインダクタと、
振幅制御信号に応じた電圧レベルを有する振幅制御電圧を生成する電源回路と、
Ｍチャンネルに対応づけられたＭ個のドライバであって、それぞれが、対応するチャンネルのパルス信号に応じたデューティ比を有し、かつ前記振幅制御電圧に応じた振幅を有するハイサイド用ゲート駆動電圧およびローサイド用ゲート駆動電圧を生成し、前記ハイサイド用ゲート駆動電圧を対応するスイッチング回路の前記スイッチングトランジスタのゲートに印加し、前記ローサイド用ゲート駆動電圧を対応するスイッチング回路の前記同期整流トランジスタのゲートに印加する、Ｍ個のドライバと、
を備えるものであり、
前記コントローラは、
前記Ｍ個のインダクタに流れる電流にもとづいて負荷電流を計算する電流検出部と、
前記出力ラインの出力電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成するパルス変調器と、
前記負荷電流に応じて、駆動フェーズ数Ｋ（ＫはＮ以下の整数）、前記振幅制御信号および前記パルス信号の周波数の組み合わせを決定する演算処理部と、
前記Ｍ個のドライバのうちのＫ個を選択し、選択されたＫ個のドライバそれぞれに、（３６０／Ｋ）度の位相差にて前記パルス信号を分配するパルス分配部と、
を備え、ひとつのパッケージとして構成されたことを特徴とするコントローラ。
【請求項１５】
前記電源回路を内蔵することを特徴とする請求項１４に記載のコントローラ。
【請求項１６】
Ｍチャンネル（Ｍは２以上の整数）の同期整流型の降圧ＤＣ／ＤＣコンバータの制御方法であって、
前記降圧ＤＣ／ＤＣコンバータは、
直流入力電圧が供給される入力ラインと、
負荷が接続される出力ラインと、
前記出力ラインと接続された出力キャパシタと、
Ｍチャンネルに対応づけられたＭ個のスイッチング回路であって、それぞれが、前記入力ラインと接地ラインの間に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタを含む、Ｍ個のスイッチング回路と、
Ｍチャンネルに対応づけられたＭ個のインダクタであって、それぞれが、対応するチャンネルの前記スイッチング回路のスイッチングノードと前記出力ラインの間に設けられた、Ｍ個のインダクタと、
振幅制御信号に応じた電圧レベルを有する振幅制御電圧を生成する電源回路と、
Ｍチャンネルに対応づけられたＭ個のドライバであって、それぞれが、対応するチャンネルのパルス信号に応じたデューティ比を有し、かつ前記振幅制御電圧に応じた振幅を有するハイサイド用ゲート駆動電圧およびローサイド用ゲート駆動電圧を生成し、前記ハイサイド用ゲート駆動電圧を対応するスイッチング回路の前記スイッチングトランジスタのゲートに印加し、前記ローサイド用ゲート駆動電圧を対応するスイッチング回路の前記同期整流トランジスタのゲートに印加する、Ｍ個のドライバと、
を備えるものであり、
前記制御方法は、
前記Ｍ個のインダクタに流れる電流にもとづいて負荷電流を計算するステップと、
計算された前記負荷電流にもとづいて駆動フェーズ数Ｋ（ＫはＮ以下の整数）を動的に切りかえるステップと、
前記出力ラインの出力電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成するステップと、
前記Ｍ個のドライバのうちのＫ個を選択し、選択されたＫ個のドライバそれぞれに、（３６０／Ｋ）度の位相差にて前記パルス信号を分配するステップと、
計算された前記負荷電流にもとづいて前記振幅制御信号を生成し、前記振幅制御信号を、前記駆動フェーズ数Ｋごとにあらかじめ定められた範囲において、計算された前記負荷電流に対して単調増加させるステップと、
を備えることを特徴とする制御方法。
【請求項１７】
負荷が接続される出力ラインと、
インダクタと、
前記インダクタと接続されたスイッチングトランジスタと、
前記インダクタと前記出力ラインの間に設けられ、出力電圧を平滑化する出力キャパシタとして機能する貫通型コンデンサと、
貫通型コンデンサの両端間の電圧降下にもとづいて、前記インダクタに流れる電流を検出し、検出された電流を、前記スイッチングトランジスタの制御に反映させるコントローラと、
を備えることを特徴とする降圧ＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
パーソナルコンピュータやゲーム専用機などの電子機器において、電池、あるいはインバータから供給される直流電圧を、負荷に最適な電圧レベルに降圧するＤＣ／ＤＣコンバータ（スイッチングレギュレータ）が利用される。
【０００３】
図１は、本発明者らが検討した降圧ＤＣ／ＤＣコンバータの構成例を示す回路図である。図１のＤＣ／ＤＣコンバータ２ｒは、マルチチャンネル／マルチフェーズのＤＣ／ＤＣコンバータであり、入力ライン４、出力ライン６、Ｍ個のスイッチング回路ＳＷ１〜ＳＷＭ、Ｍ個のインダクタＬ１＿１〜Ｌ１＿Ｍ、出力キャパシタＣｏ、フェーズコントローラ１１６、オシレータ１１８、パルス変調器１２０、分配部１２２を備える。
【０００４】
ＤＣ／ＤＣコンバータ２ｒは、入力ライン４の入力電圧ＶＩＮを所定レベルに降圧し、出力ライン６に接続される負荷（不図示）に出力電圧ＶＯＵＴを供給する。入力ライン４には、入力電圧ＶＩＮを安定化させるための入力キャパシタＣｉが接続される。出力ライン６には、出力電圧ＶＯＵＴを平滑化するための出力キャパシタＣｏが接続される。
【０００５】
複数のスイッチング回路ＳＷ１〜ＳＷＭはそれぞれ、スイッチングトランジスタＭ１および同期整流トランジスタＭ２およびドライバＤＲＶを含む。ｉ番目のスイッチング回路ＳＷｉは、２つのトランジスタＭ１、Ｍ２を相補的にスイッチングすることにより、２つのトランジスタの接続点（スイッチングノード）にスイッチング電圧ＶＳＷｉを発生させる。
【０００６】
インダクタＬ１＿１〜Ｌ１＿Ｍは、スイッチング回路ＳＷ１〜ＳＷＭごとに設けられる。ｉ番目のインダクタＬ１＿ｉは、対応するスイッチング回路ＳＷ１のスイッチングノードと、出力ライン６の間に設けられる。
【０００７】
オシレータ１１８は、所定の周波数を有する周期信号ＳＯＳＣを生成する。パルス変調器１２０は、たとえばパルス幅変調器であり、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢにもとづいて、周期信号ＳＯＳＣと同期してパルス信号ＳＰＷＭを生成する。たとえばフィードバック電圧ＶＦＢは、抵抗Ｒ１、Ｒ２によって出力電圧ＶＯＵＴを分圧した電圧である。パルス変調器１２０は、フィードバック電圧ＶＦＢが所定の基準電圧ＶＲＥＦと一致するように、パルス信号ＳＰＷＭのデューティ比を調節する。このフィードバック制御により、出力電圧ＶＯＵＴは、目標レベルＶＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２に安定化される。
【０００８】
フェーズコントローラ１１６は、駆動フェーズ数Ｋを設定する。たとえばＭ＝４の場合、Ｋは、１、２、３、４の４つの値から選択可能である。
【０００９】
分配部１２２は、Ｍ個のスイッチング回路ＳＷ１〜ＳＷＭのうちのＫ個を選択し、選択されたＫ個のスイッチング回路それぞれに、（３６０／Ｋ）度の位相差にてパルス信号ＳＰＷＭ１〜ＳＰＷＭＫを分配する。
【００１０】
以上がＤＣ／ＤＣコンバータ２ｒの構成である。続いてその動作を説明する。ここではＭ＝４であり、駆動フェーズ数Ｋは２、３、４を取りうる場合を説明する。図２（ａ）〜（ｃ）はそれぞれ、Ｋ＝２、３、４のときのスイッチング電圧Ｖｓｗ１〜Ｖｓｗ４を示す波形図である。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者は図１のＤＣ／ＤＣコンバータ２ｒについて検討した結果、以下の課題を認識するに至った。マルチチャンネルのＤＣ／ＤＣコンバータは、負荷電流ＩＯＵＴに応じて駆動フェーズ数を制御することにより、シングルチャンネルのＤＣ／ＤＣコンバータに比べて高効率が得られる。しかしながら近年の電子機器に対する省エネ化の要求は一段と増しており、単純にＤＣ／ＤＣコンバータをマルチチャンネル化しただけでは、要請を満たすことは難しい。
【００１２】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、消費電力をさらに低減可能なＤＣ／ＤＣコンバータの提供にある。
【課題を解決するための手段】
【００１３】
本発明のある態様は、Ｍチャンネル（Ｍは２以上の整数）の同期整流型の降圧ＤＣ／ＤＣコンバータに関する。降圧ＤＣ／ＤＣコンバータは、直流入力電圧が供給される入力ラインと、負荷が接続される出力ラインと、出力ラインと接続された出力キャパシタと、Ｍチャンネルに対応づけられたＭ個のスイッチング回路と、Ｍチャンネルに対応づけられたＭ個のインダクタと、振幅制御信号に応じた電圧レベルを有する振幅制御電圧を生成する電源回路と、Ｍチャンネルに対応づけられたＭ個のドライバと、コントローラと、を備える。
Ｍ個のスイッチング回路はそれぞれ、入力ラインと接地ラインの間に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタを含む。Ｍ個のインダクタはそれぞれ、対応するチャンネルのスイッチング回路のスイッチングノードと出力ラインの間に設けられる。Ｍ個のドライバはそれぞれ、対応するチャンネルのパルス信号に応じたデューティ比を有し、かつ振幅制御電圧に応じた振幅を有するハイサイド用ゲート駆動電圧およびローサイド用ゲート駆動電圧を生成し、ハイサイド用ゲート駆動電圧を対応するスイッチング回路のスイッチングトランジスタのゲートに印加し、ローサイド用ゲート駆動電圧を対応するスイッチング回路の同期整流トランジスタのゲートに印加する。コントローラは、（i）Ｍ個のインダクタに流れる電流にもとづいて負荷電流を計算し、（ii）計算された負荷電流にもとづいて駆動フェーズ数Ｋ（ＫはＭ以下の整数）を動的に切りかえるとともに、（iii）出力ラインの出力電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成し、（iv）Ｍ個のドライバのうちのＫ個を選択し、選択されたＫ個のドライバそれぞれに、（３６０／Ｋ）度の位相差にてパルス信号を分配し、（vi）振幅制御信号を、駆動フェーズ数Ｋごとにあらかじめ定められた範囲において、計算された負荷電流に対して単調増加させる。
【００１４】
シングルチャンネルのＤＣ／ＤＣコンバータでは、スイッチング回路に流れる電流は、負荷電流ＩＯＵＴのみに依存する。一方、マルチチャンネル／マルチフェーズのＤＣ／ＤＣコンバータでは、スイッチング回路に流れる電流は、負荷電流ＩＯＵＴに加えて、駆動フェーズ数Ｋに応じて変化する。この態様によれば、負荷電流に応じて、駆動フェーズ数を変化させ、そのときの駆動フェーズ数に対して定められた範囲で、振幅制御信号、つまりスイッチングトランジスタおよび同期整流トランジスタのゲート駆動電圧の振幅を変化させることで、負荷電流ごとに、トランジスタのオン抵抗と、ゲート容量の充放電に消費される電力のバランスを最適化し、効率を高めることができる。
【００１５】
コントローラは、駆動フェーズ数Ｋが増加するたびに、振幅制御信号の値を減少させてもよい。
【００１６】
コントローラは、負荷電流にもとづいて、駆動フェーズ数Ｋおよびパルス信号の周波数を動的に変化させてもよい。
本発明者らは、出力電圧のリップル量が、パルス信号の周波数（スイッチング周波数ともいう）と駆動フェーズ数Ｋの積に応じて変化することを見いだした。この態様によれば、駆動フェーズ数Ｋの変化に応じて、パルス信号の周波数を変化させることにより、リップル量の増大を抑制できる。
【００１７】
各駆動フェーズ数におけるパルス信号の周波数は、駆動フェーズ数によらずパルス信号の周波数を一定とした場合に比べて、出力電圧のリップルが小さくなるように定められてもよい。
この態様によると、スイッチング周波数を可変とし、出力電圧のリップルが増大しないように、各駆動フェーズにおけるスイッチング周波数を定めることにより、高い効率を維持しつつ、リップル量を低減できる。
【００１８】
電源回路は、チャンネルごとに設けられ、チャンネルごとの電源回路は、対応するドライバのチップに内蔵されてもよい。この場合、降圧ＤＣ／ＤＣコンバータが実装される基板上において、振幅制御電圧を引き回す配線が不要となるため、面積を削減できる。
【００１９】
電源回路は、コントローラのチップに内蔵されてもよい。この場合、降圧ＤＣ／ＤＣコンバータが実装される基板上において、振幅制御信号を引き回す配線が不要となるため、面積を削減できる。また、コントローラから振幅制御信号を出力するための端子を省略でき、さらには、デジタルの振幅制御信号を出力するためのインタフェース回路もしくはアナログの振幅制御信号を出力するためのＤ／Ａコンバータを省略できるため、コントローラのコスト、面積を削減できる。
【００２０】
電源回路およびＭ個のドライバは、コントローラのチップに内蔵されてもよい。
この場合、コントローラから振幅制御信号を出力するための端子を省略できるため、コントローラのコスト、面積を削減できる。また降圧ＤＣ／ＤＣコンバータが実装される基板上において、振幅制御信号および振幅制御電圧を引き回す配線が不要となるため、面積を削減できる。
【００２１】
振幅制御電圧は、第１振幅制御電圧と第２振幅制御電圧を含んでもよい。振幅制御信号は、第１振幅制御信号および第２振幅制御信号を含んでもよい。
Ｍ個のドライバはそれぞれ、対応するスイッチング回路のスイッチングトランジスタに対して、第１振幅制御電圧に応じた振幅を有するハイサイド用ゲート駆動電圧と、第２振幅制御電圧に応じた振幅を有するローサイド用ゲート駆動電圧を生成するよう構成されてもよい。コントローラは、計算された負荷電流にもとづいて、ハイサイド用ゲート駆動電圧、ローサイド用ゲート駆動電圧それぞれの振幅を独立に指示する第１振幅制御信号および第２振幅制御信号を生成するよう構成されてもよい。電源回路は、第１振幅制御信号に応じた第１振幅制御電圧を生成するとともに、第２振幅制御信号に応じた第２振幅制御電圧を生成するよう構成されてもよい。
この場合、スイッチングトランジスタＭ１と同期整流トランジスタＭ２のゲート駆動電圧を独立に最適化できるため、さらに効率を高めることができる。
【００２２】
本発明の別の態様は、電子機器である。この電子機器は、上述のいずれかのＤＣ／ＤＣコンバータを備える。
【００２３】
本発明の別の態様は、Ｍチャンネル（Ｍは２以上の整数）の同期整流型の降圧ＤＣ／ＤＣコンバータに使用されるコントローラに関する。降圧ＤＣ／ＤＣコンバータは、コントローラに加えて、直流入力電圧が供給される入力ラインと、負荷が接続される出力ラインと、出力ラインと接続された出力キャパシタと、Ｍチャンネルに対応づけられたＭ個のスイッチング回路であって、それぞれが、入力ラインと接地ラインの間に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタを含む、Ｍ個のスイッチング回路と、Ｍチャンネルに対応づけられたＭ個のインダクタであって、それぞれが、対応するチャンネルのスイッチング回路のスイッチングノードと出力ラインの間に設けられた、Ｍ個のインダクタと、振幅制御信号に応じた電圧レベルを有する振幅制御電圧を生成する電源回路と、Ｍチャンネルに対応づけられたＭ個のドライバであって、それぞれが、対応するチャンネルのパルス信号に応じたデューティ比を有し、かつ振幅制御電圧に応じた振幅を有するハイサイド用ゲート駆動電圧およびローサイド用ゲート駆動電圧を生成し、ハイサイド用ゲート駆動電圧を対応するスイッチング回路のスイッチングトランジスタのゲートに印加し、ローサイド用ゲート駆動電圧を対応するスイッチング回路の同期整流トランジスタのゲートに印加する、Ｍ個のドライバと、を備える。
コントローラは、Ｍ個のインダクタに流れる電流にもとづいて負荷電流を計算する電流検出部と、計算された負荷電流にもとづいて駆動フェーズ数Ｋ（ＫはＮ以下の整数）を動的に切りかえるフェーズコントローラと、出力ラインの出力電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成するパルス変調器と、Ｍ個のドライバのうちのＫ個を選択し、選択されたＫ個のドライバそれぞれに、（３６０／Ｋ）度の位相差にてパルス信号を分配するパルス分配部と、振幅制御信号を、駆動フェーズ数Ｋごとにあらかじめ定められた範囲において、計算された負荷電流に対して単調増加させる駆動電圧制御部と、を備え、ひとつのパッケージとして構成される。
【００２４】
この態様によると、負荷電流に応じて、駆動フェーズ数を変化させ、そのときの駆動フェーズ数に対して定められた範囲で、振幅制御信号、つまりスイッチングトランジスタおよび同期整流トランジスタのゲート駆動電圧を変化させることにより、効率を高めることができる。
【００２５】
本発明のさらに別の態様もまた、Ｍチャンネル（Ｍは２以上の整数）の同期整流型の降圧ＤＣ／ＤＣコンバータに使用されるコントローラに関する。ＤＣ／ＤＣコンバータは、コントローラに加えて、直流入力電圧が供給される入力ラインと、負荷が接続される出力ラインと、出力ラインと接続された出力キャパシタと、Ｍチャンネルに対応づけられたＭ個のスイッチング回路と、Ｍチャンネルに対応づけられたＭ個のインダクタと、電源回路と、Ｍチャンネルに対応づけられたＭ個のドライバと、を備える。Ｍ個のスイッチング回路はそれぞれ入力ラインと接地ラインの間に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタを含む。Ｍ個のインダクタはそれぞれ、対応するチャンネルのスイッチング回路のスイッチングノードと出力ラインの間に設けられる。電源回路は、振幅制御信号に応じた電圧レベルを有する振幅制御電圧を生成する。Ｍ個のドライバはそれぞれ、対応するチャンネルのパルス信号に応じたデューティ比を有し、かつ振幅制御電圧に応じた振幅を有するハイサイド用ゲート駆動電圧およびローサイド用ゲート駆動電圧を生成し、ハイサイド用ゲート駆動電圧を対応するスイッチング回路のスイッチングトランジスタのゲートに印加し、ローサイド用ゲート駆動電圧を対応するスイッチング回路の同期整流トランジスタのゲートに印加する。
コントローラは、Ｍ個のインダクタに流れる電流にもとづいて負荷電流を計算する電流検出部と、出力ラインの出力電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成するパルス変調器と、負荷電流に応じて、駆動フェーズ数Ｋ（ＫはＮ以下の整数）、振幅制御信号およびパルス信号の周波数の組み合わせを決定する演算処理部と、Ｍ個のドライバのうちのＫ個を選択し、選択されたＫ個のドライバそれぞれに、（３６０／Ｋ）度の位相差にてパルス信号を分配するパルス分配部と、を備え、ひとつのパッケージとして構成される。
【００２６】
この態様によると、負荷電流に応じて、スイッチングトランジスタおよび同期整流トランジスタのゲート駆動電圧の振幅、駆動フェーズ数、スイッチング周波数、の３つの組み合わせを最適化することにより、効率を高めることができる。
【００２７】
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２８】
本発明によれば、降圧ＤＣ／ＤＣコンバータの効率を高めることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明者らが検討した降圧ＤＣ／ＤＣコンバータの構成例を示す回路図である。
【図２】図２（ａ）〜（ｃ）はそれぞれ、Ｋ＝２、３、４のときのスイッチング電圧Ｖｓｗ１〜Ｖｓｗ４を示す波形図である。
【図３】実施の形態に係る降圧ＤＣ／ＤＣコンバータの回路図である。
【図４】コントローラの構成を示すブロック図である。
【図５】駆動フェーズＫおよび振幅制御電圧ＶＤＲＶの組み合わせをパラメータとして変化させたときの、負荷電流ＩＯＵＴとＤＣ／ＤＣコンバータの効率ηの関係を示す図である。
【図６】図６（ａ）は、駆動フェーズＫそれぞれにおける、各負荷電流ＩＯＵＴにおいて最大効率を与える振幅制御電圧ＶＤＲＶを示す図であり、図６（ｂ）は、負荷電流ＩＯＵＴと、駆動フェーズＫおよび振幅制御信号ＳＣＮＴの組み合わせの最適な関係を示す図である。
【図７】第２の変形例に係るＤＣ／ＤＣコンバータの回路図である。
【図８】第３の変形例に係るＤＣ／ＤＣコンバータの回路図である。
【図９】第５の変形例に係るＤＣ／ＤＣコンバータの回路図である。
【図１０】ＤＣ／ＤＣコンバータを搭載する電子機器の構成を示すブロック図である。
【図１１】実施の形態に係るＤＣ／ＤＣコンバータを示す回路図である。
【図１２】図１２（ａ）は、図１１のＤＣ／ＤＣコンバータのレイアウト図であり、図１２（ｂ）は、電流検出抵抗ＲＣＳを用いたＤＣ／ＤＣコンバータのレイアウト図である。
【図１３】図１３（ａ）、（ｂ）は、図１１のＤＣ／ＤＣコンバータの別のレイアウト図である。
【発明を実施するための形態】
【００３０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３２】
図３は、実施の形態に係る降圧ＤＣ／ＤＣコンバータの回路図である。ＤＣ／ＤＣコンバータ２は、Ｍチャンネル（Ｍは２以上の整数）のマルチチャンネル／マルチフェーズＤＣ／ＤＣコンバータであり、入力ライン４の入力電圧ＶＩＮを所定レベルに降圧し、出力ライン６に接続される負荷（不図示）に出力電圧ＶＯＵＴを供給する。図３には、Ｍ＝２チャンネルの構成が示される。入力電圧ＶＩＮは１２Ｖ、出力電圧ＶＯＵＴは１．５Ｖ、電源電圧ＶＣＣは５Ｖとする。
【００３３】
インダクタＬ１、スイッチング回路ＳＷ、複数の電流検出抵抗ＲＣＳ、ドライバＤＲは、チャンネルＣＨごとに設けられる。［］内の数字は、チャンネル番号を示す。
【００３４】
出力キャパシタＣ１は、出力ライン６に接続され、出力電圧ＶＯＵＴを平滑化する。スイッチング回路ＳＷ［１］〜ＳＷ［Ｍ］は、複数のチャンネルＣＨ１〜ＣＨＭに対応づけられ、それぞれは入力ライン４と接地ラインの間に直列に設けられたスイッチングトランジスタ（ハイサイドトランジスタ）Ｍ１および同期整流トランジスタ（ローサイドトランジスタ）Ｍ２を含む。スイッチングトランジスタＭ１、同期整流トランジスタＭ２はいずれもＮチャンネルＭＯＳＦＥＴである。
【００３５】
インダクタＬ１および電流検出抵抗ＲＣＳは、対応するスイッチング回路ＳＷの出力（スイッチングノード）と、出力ライン６の間に直列に設けられる。電流検出抵抗ＲＣＳは、対応するインダクタＬ１に流れる電流に比例した電圧降下が生ずる。電流検出抵抗ＲＣＳの両端の電圧は、コントローラ２０の電流検出端子ＩＳＥＮ＋、ＩＳＥＮ−に入力される。コントローラ２０は、電流検出抵抗ＲＣＳの電圧降下にもとづいて、負荷電流ＩＯＵＴを計算する。
【００３６】
また出力ライン６に生ずる出力電圧ＶＯＵＴは、コントローラ２０の電圧検出（ＶＳＥＮ）端子にフィードバックされる。
【００３７】
コントローラ２０は、電圧検出端子ＶＳＥＮにフィードバックされた出力電圧ＶＯＵＴが所定の目標値に近づくように、スイッチング回路ＳＷ［１］〜ＳＷ［Ｍ］を制御するためのパルス信号ＳＰＷＭ［１］〜ＳＰＷＭ［Ｍ］を生成する。
【００３８】
電源回路１０は、振幅制御信号ＳＣＮＴに応じた電圧レベルを有する振幅制御電圧ＶＤＲＶを生成する。この振幅制御信号ＳＣＮＴは、後述のコントローラ２０により生成される。電源回路１０は、リニアレギュレータ、スイッチングレギュレータ、チャージポンプ回路などであり、その構成は特に限定されない。
【００３９】
ドライバＤＲ［１］〜ＤＲ［Ｍ］は、複数のチャンネルＣＨ１〜ＣＨＭに対応づけられる。各ドライバＤＲは、対応するスイッチング回路ＳＷのスイッチングノードと接続されるスイッチング端子ＳＷ、ブートストラップコンデンサＣＢＳを接続するためのブート端子ＢＯＯＴ、スイッチングトランジスタＭ１のゲートと接続されるハイサイド用出力端子ＨＧ、同期整流トランジスタＭ２のゲートと接続されるローサイド用出力端子ＬＧ、対応するチャンネルのパルス信号ＳＰＷＭを受けるＰＷＭ端子、振幅制御電圧ＶＤＲＶを受ける駆動電圧端子ＶＤＲＶ、電源電圧ＶＣＣが入力される電源端子ＶＣＣを有する。
【００４０】
ｉ番目のドライバ[ｉ]（１≦ｉ≦Ｍ）は、対応するチャンネルＣＨｉのパルス信号ＳＰＷＭ［ｉ］にもとづいて、当該パルス信号ＳＰＷＭ［ｉ］に応じたデューティ比を有し、かつ振幅制御電圧ＶＤＲＶに応じた振幅を有するハイサイド用ゲート駆動電圧ＶＨＧ、ローサイド用ゲート駆動電圧ＶＬＧを生成し、ハイサイド用ゲート駆動電圧ＶＨＧを、対応するスイッチング回路ＳＷ［ｉ］のスイッチングトランジスタＭ１のゲートに印加し、ローサイド用ゲート駆動電圧ＶＬＧを対応するスイッチング回路ＳＷ［ｉ］の同期整流トランジスタＭ２のゲートに印加する。
【００４１】
ドライバＤＲの構成は特に限定されるものではなく、市販品を使用してもよいし、あるいは公知の構成を用いて製造されたものを使用してもよい。ドライバＤＲは、それぞれが単一のチップ、あるいはモジュールとして構成されてもよいし、複数チャンネルのドライバが単一のチップあるいはモジュールとして構成されてもよい。あるいはドライバＤＲはディスクリート部品を基板上に実装して構成してもよい。
【００４２】
ドライバＤＲは、スイッチングトランジスタＭ１を駆動するハイサイドドライバと、同期整流トランジスタＭ２を駆動するローサイドドライバを含む（不図示）。
【００４３】
スイッチングトランジスタＭ１はＮチャンネルＭＯＳＦＥＴであるため、ハイサイドドライバは、いわゆるブートストラップ回路で構成される。ドライバＤＲのブート端子ＢＯＯＴとスイッチング端子ＳＷの間には、ブートストラップコンデンサＣＢＳが接続される。
【００４４】
ハイサイドドライバは、（i）パルス信号ＳＰＷＭがハイレベルの区間、スイッチングトランジスタＭ１のゲートに駆動電圧ＶＨＧ＝ＶＤＲＶ＋ＶＩＮを印加し、スイッチングトランジスタＭ１をオンし、（ii）パルス信号ＳＰＷＭがローレベルの区間、スイッチングトランジスタＭ１のゲートに駆動電圧ＶＨＧ＝０Ｖを印加し、スイッチングトランジスタＭ１をオフする。
【００４５】
ローサイドドライバは、対応するパルス信号ＳＰＷＭと反転論理で、つまりスイッチングトランジスタＭ１と相補的に、同期整流トランジスタＭ２をスイッチングする。具体的には、（i）パルス信号ＳＰＷＭがローレベルの区間、同期整流トランジスタＭ２のゲートに駆動電圧ＶＬＧ＝ＶＤＲＶを印加し、同期整流トランジスタＭ２をオンし、（ii）パルス信号ＳＰＷＭがハイレベルの区間、同期整流トランジスタＭ２のゲートに駆動電圧ＶＬＧ＝０Ｖを印加し、同期整流トランジスタＭ２をオフする。
【００４６】
またスイッチングトランジスタＭ１と同期整流トランジスタＭ２が同時にオンするのを防止するため、ドライバＤＲは、スイッチングトランジスタＭ１のオン区間と、同期整流トランジスタＭ２のオン区間の間に、デッドタイムを挿入する。
【００４７】
コントローラ２０は、チャンネルごとに設けられた電流検出端子ＩＳＥＮ＋、ＩＳＥＮ−に加えて、パルス信号ＳＰＷＭ［１］〜ＳＰＷＭ［Ｍ］を出力するための出力端子ＰＷＭ［１］〜ＰＷＭ［Ｍ］、および振幅制御信号ＳＣＮＴを出力するための制御端子ＣＮＴを有する。
【００４８】
コントローラ２０は、以下の機能を有するよう構成される。
（i）Ｍ個のインダクタに流れる電流にもとづいて負荷電流ＩＯＵＴを計算し、（ii）計算された負荷電流ＩＯＵＴにもとづいて駆動フェーズ数Ｋ（ＫはＮ以下の整数）を動的に切りかえる。またコントローラ２０は、（iii）出力ライン６の出力電圧ＶＯＵＴが所定の基準電圧ＶＲＥＦと一致するようにデューティ比が調節されるパルス信号ＳＰＷＭを生成し、（iv）Ｍ個のドライバＤＲ［１］〜ＤＲ［Ｍ］のうちのＫ個（たとえばＤＲ［１］〜ＤＲ［Ｋ］）を選択し、選択されたＫ個のドライバＤＲ［１］〜ＤＲ［Ｋ］それぞれに、（３６０／Ｋ）度の位相差にてパルス信号ＳＰＷＭ［１］〜ＳＰＷＭ［Ｋ］を分配する。
【００４９】
さらにコントローラ２０は、（vi）振幅制御信号ＳＣＮＴを生成し、電源回路１０へと出力する。コントローラ２０は、振幅制御信号ＳＣＮＴを、駆動フェーズ数Ｋごとにあらかじめ定められた範囲において、計算された負荷電流ＩＯＵＴに対して単調増加させる。
【００５０】
駆動フェーズ数Ｋごとの振幅制御信号ＳＣＮＴの範囲（すなわち上限値、下限値）は、ＤＣ／ＤＣコンバータ２全体として最も高い効率が得られるように定めることが望ましい。また各範囲における負荷電流ＩＯＵＴと振幅制御信号ＳＣＮＴの関係も、ＤＣ／ＤＣコンバータ２全体として最も高い効率が得られるように定めることが望ましい。
【００５１】
図４は、コントローラ２０の構成を示すブロック図である。コントローラ２０は、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specified IC）、ＦＰＧＡ（Field Programmable Gate Array）などであり、電流検出部２２、フェーズコントローラ２４、パルス変調器２６、パルス分配部２８、駆動電圧制御部３０、を備え、ひとつのパッケージに収容される。当然ながら、コントローラ２０は、複数の半導体チップの組み合わせを、パッケージ化したモジュールであってもよい。
【００５２】
電流検出部２２は、Ｍ個のインダクタＬ１[１]〜Ｌ１［Ｍ］に流れる電流にもとづいて負荷電流ＩＯＵＴを計算する。たとえば電流検出部２２は、Ａ／Ｄコンバータ４０、減算器４２、加算器４４、を含む。Ａ／Ｄコンバータ４０は、複数チャンネルＣＨ１〜ＣＨＭの電流検出抵抗ＲＣＳの端子電圧をデジタル値に変換する。各チャンネルの減算器４２は、対応するチャンネルにおいて得られる２個の端子電圧の差分ＤＩＬを生成する。差分ＤＩＬは、各チャンネルのコイルに流れる電流ＩＬを示す。加算器４４は、すべてのチャンネルの、あるいはアクティブなチャンネルのデジタル値ＤＩＬを加算する。この加算値ＤＩＯＵＴは、負荷電流ＩＯＵＴを示す。
【００５３】
フェーズコントローラ２４は、電流検出部２２により計算された負荷電流ＤＩＯＵＴにもとづいて、駆動フェーズ数Ｋ（ＫはＮ以下の整数）を動的に切りかえる。負荷電流ＤＩＯＵＴと駆動フェーズ数Ｋの関係は、コントローラ２０の設計段階において、実験あるいはシミュレーションにより、効率および許容される出力電圧ＶＯＵＴのリップル量等を考慮して定められる。フェーズコントローラ２４は、予め定められた関係に相当する所定の判定式により、駆動フェーズ数Ｋを決定してもよいし、予め定められた関係を規定するテーブルを保持し、テーブル参照により駆動フェーズ数Ｋを決定してもよい。
【００５４】
パルス変調器２６は、出力ライン６の出力電圧ＶＯＵＴが所定の基準電圧ＶＲＥＦと一致するようにデューティ比が調節されるパルス信号ＳＰＷＭを生成する。パルス変調器２６は、たとえば、Ａ／Ｄコンバータ５０、減算器５２、フィードバックコントローラ５４、パルス変換部５６を含む。Ａ／Ｄコンバータ５０は、ＶＳＥＮ端子に入力される出力電圧ＶＯＵＴをデジタル値ＤＶＯＵＴに変換する。減算器５２は、デジタル値ＤＶＯＵＴと、基準電圧ＶＲＥＦに応じたデジタル基準値ＤＶＲＥＦの差分を示す誤差信号ＤＥＲＲを生成する。フィードバックコントローラ５４は、誤差信号ＤＥＲＲがゼロとなるように値が調節されるデューティ比振幅制御信号ＤＤＵＴＹを生成する。たとえばフィードバックコントローラ５４は、ＰＩ（比例積分）制御、あるいはＰＩＤ（比例積分微分制御）などを行う。パルス変換部５６は、デューティ比振幅制御信号ＤＤＵＴＹに応じたデューティ比を有するパルス信号ＳＰＷＭを生成する。パルス変換部５６はたとえばデジタルカウンタなどで構成してもよい。このパルス変調器２６は、誤差増幅器を用いたアナログ回路で構成することも可能である。また、パルス変調器２６の変調方式は特に限定されず、電圧モード、電流モードなど、公知あるいは将来利用可能な様々な変調形式を採用しうる。
【００５５】
パルス分配部２８は、Ｍ個のドライバＤＲ［１］〜ＤＲ［Ｍ］のうちのＫ個を選択し、選択されたＫ個のドライバＤＲ［１］〜ＤＲ［Ｋ］それぞれに、（３６０／Ｋ）度の位相差にてパルス信号ＳＰＷＭ［１］〜ＳＰＷＭ［Ｋ］を分配する。
【００５６】
振幅制御信号ＳＣＮＴの変動範囲は、駆動フェーズ数Ｋごとにあらかじめ定められている。駆動電圧制御部３０は、各駆動フェーズ数Ｋにおいて、所定の変動範囲内で、振幅制御信号ＳＣＮＴを、負荷電流ＩＯＵＴに対して単調増加させる。上述のように、負荷電流ＩＯＵＴと振幅制御信号ＳＣＮＴの関係は予め定められており、駆動電圧制御部３０は、予め定められた関係に相当する所定の演算式により、駆動フェーズ数Ｋを決定してもよいし、予め定められた関係を規定するテーブルを保持し、テーブル参照により振幅制御信号ＳＣＮＴを決定してもよい。
【００５７】
電源回路１０とコントローラ２０の間の、振幅制御信号ＳＣＮＴを送受信するためのインタフェースは特に限定されない。たとえば振幅制御信号ＳＣＮＴがデジタル信号である場合、電源回路１０およびコントローラ２０には、Ｉ２Ｃ（Inter IC）バス用のインタフェース回路が実装される。また電源回路１０には受信した振幅制御信号ＳＣＮＴをアナログの基準電圧ＶＣＮＴに変換するＤ／Ａコンバータが搭載される。電源回路１０は、振幅制御電圧ＶＤＲＶが基準電圧ＶＣＮＴと一致するようにフィードバックにより振幅制御電圧ＶＤＲＶを安定化させる。
【００５８】
あるいは振幅制御信号ＳＣＮＴがアナログ電圧である場合、コントローラ２０は、駆動電圧制御部３０の後段に設けられたＤ／Ａコンバータをさらに備えてもよい。つまり、電源回路１０において、振幅制御信号ＳＣＮＴがそのまま基準電圧ＶＣＮＴとして使用することができる。
【００５９】
以上がＤＣ／ＤＣコンバータ２およびコントローラ２０の構成である。
【００６０】
続いて、負荷電流ＩＯＵＴと、駆動フェーズＫおよび振幅制御信号ＳＣＮＴの関係について説明する。
【００６１】
この関係は、コントローラ２０の設計段階、あるいはＤＣ／ＤＣコンバータ２の設計段階、あるいはＤＣ／ＤＣコンバータ２を搭載する電子機器の設計段階のいずれかにおいて、以下の処理により求めることができる。
【００６２】
駆動フェーズＫおよび振幅制御電圧ＶＤＲＶの組み合わせをパラメータとして変化させ、各組み合わせごとに、負荷電流ＩＯＵＴとＤＣ／ＤＣコンバータ２の効率の関係を取得する。ここでの取得とは、実測であってもよいし、シミュレーションを用いてもよい。本発明者らは、実際の２チャンネルのＤＣ／ＤＣコンバータについて、以下の８個の組み合わせについて、負荷電流ＩＯＵＴと効率ηの関係を実測した。
（１）  Ｋ＝１  ＶＤＲＶ＝６Ｖ
（２）  Ｋ＝１  ＶＤＲＶ＝７Ｖ
（３）  Ｋ＝１  ＶＤＲＶ＝８Ｖ
（４）  Ｋ＝１  ＶＤＲＶ＝９Ｖ
（５）  Ｋ＝２  ＶＤＲＶ＝６Ｖ
（６）  Ｋ＝２  ＶＤＲＶ＝７Ｖ
（７）  Ｋ＝２  ＶＤＲＶ＝８Ｖ
（８）  Ｋ＝２  ＶＤＲＶ＝９Ｖ
【００６３】
図５は、駆動フェーズＫおよび振幅制御電圧ＶＤＲＶの組み合わせをパラメータとして変化させたときの、負荷電流ＩＯＵＴとＤＣ／ＤＣコンバータ２の効率ηの関係を示す図である。図５には、（１）Ｋ＝１，ＶＤＲＶ＝６Ｖ、（４）Ｋ＝１，ＶＤＲＶ＝９Ｖ、（５）Ｋ＝２，ＶＤＲＶ＝６Ｖ、（８）Ｋ＝２，ＶＤＲＶ＝９Ｖが代表的に示される。
【００６４】
こうして得られた負荷電流ＩＯＵＴとＤＣ／ＤＣコンバータの効率ηから、各負荷電流ＩＯＵＴごとに、最大の効率ηを与えるパラメータの組み合わせが決定される。
【００６５】
図６（ａ）は、駆動フェーズＫそれぞれにおける、各負荷電流ＩＯＵＴにおいて最大効率を与える振幅制御電圧ＶＤＲＶを示す図である。
図６（ｂ）は、負荷電流ＩＯＵＴと、駆動フェーズＫおよび振幅制御信号ＳＣＮＴの組み合わせの最適な関係を示す図である。図５を参照すると、Ｋ＝１の組み合わせ（４）と、Ｋ＝２の組み合わせ（５）は、あるしきい値ＩＴＨで交差する。したがって、ＩＯＵＴ＜ＩＴＨのときＫ＝１、ＩＯＵＴ＞ＩＴＨのときＫ＝２が最適となる。また、負荷電流ＩＯＵＴと振幅制御電圧ＶＤＲＶの関係は、ＩＯＵＴ＜ＩＴＨの範囲において、図６（ａ）のＫ＝１のときの特性にしたがったものとなり、ＩＯＵＴ＞ＩＴＨの範囲において、図６（ａ）のＫ＝２のときの特性にしたがったものとなる。
【００６６】
こうして得られた関係にもとづいて、コントローラ２０、より具体的にはフェーズコントローラ２４および駆動電圧制御部３０が設計される。
【００６７】
具体的には、フェーズコントローラ２４は、負荷電流ＩＯＵＴをしきい値ＩＴＨと比較し、ＩＯＵＴ＜ＩＴＨのときＫ＝１、ＩＯＵＴ＞ＩＴＨのときＫ＝２となるよう設計される。
【００６８】
また駆動電圧制御部３０において、振幅制御信号ＳＣＮＴの変動範囲ＶＲＡＮＧＥは、駆動フェーズ数Ｋ＝１に対して、ＶＲＡＮＧＥ１＝Ｖ１〜Ｖ２と定められ、駆動フェーズ数Ｋ＝２に対して、ＶＲＡＮＧＥ２＝Ｖ１〜Ｖ３と定められる。つまりコントローラ２０は、駆動フェーズ数Ｋが増加するたびに、振幅制御信号ＶＤＲＶの値、つまりスイッチングトランジスタＭ１および同期整流トランジスタＭ２それぞれのゲート駆動電圧の振幅を一旦減少させることとなる。
【００６９】
そして、各駆動フェーズにおいて、振幅制御信号ＳＣＮＴは、所定の変動範囲ＶＲＡＮＧＥ内で、負荷電流ＩＯＵＴに対して単調増加するよう規定される。単調増加のカーブは、図６（ｂ）に示す実験結果（あるいはシミュレーション結果）により得られたプロットを駆動電圧制御部３０のテーブルに格納し、読み出す構成としてもよい。あるいは単調増加のカーブは、実験で得られたカーブを近似したものを使用してもよい。近似のアルゴリズムは特に限定されないが、図６（ｂ）に示す実験結果が得られた場合、線形近似、あるいは多項式近似を利用することができる。線形近似、あるいは多項式近似を用いる場合、簡単な演算処理により、最適な振幅制御電圧ＶＤＲＶを生成することができる。
なお、駆動電圧制御部３０は、必ずしも振幅制御信号ＳＣＮＴを連続的に単調増加させる必要はなく、多値で離散的に単調増加させてもよい。
【００７０】
続いてＤＣ／ＤＣコンバータ２の動作を説明する。
たとえばＤＣ／ＤＣコンバータ２の負荷は、ＣＰＵ（Central Processing Unit）あるいはＧＰＵ（Graphics Processing Unit）である。このときＤＣ／ＤＣコンバータ２から負荷に供給される負荷電流ＩＯＵＴは、負荷の動作率、動作周波数などによって大きく変動する。
【００７１】
ＤＣ／ＤＣコンバータ２のコントローラ２０は、負荷電流ＩＯＵＴを時々刻々と計算し、その変動をモニターする。そして、そのときの負荷電流ＩＯＵＴに応じて最適な駆動フェーズ数Ｋおよびゲート駆動電圧ＶＨＧ、ＶＬＧの振幅を選択する。
【００７２】
つまり、コントローラ２０は、負荷電流ＩＯＵＴが大きくなるにしたがい、駆動フェーズ数Ｋを増大し、また各駆動フェーズ数Ｋにおいて、負荷電流ＩＯＵＴが大きくなるにしたがい、ゲート駆動電圧ＶＨＧ、ＶＬＧの振幅を増大させる。
【００７３】
以上がＤＣ／ＤＣコンバータ２の動作である。
【００７４】
続いてＤＣ／ＤＣコンバータ２の利点を説明する。
ＤＣ／ＤＣコンバータ２の消費電力は、（i）スイッチングトランジスタＭ１、同期整流トランジスタＭ２のスイッチングするための消費電力、（ii）スイッチングトランジスタＭ１、同期整流トランジスタＭ２のオン抵抗で生ずる電力損失、（iii）その他の消費電力に分けられる。
【００７５】
（i）は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２のゲート容量の充放電に要する電力であるから、そのゲートソース間電圧の振幅が大きいほど増大する。一方、ＭＯＳＦＥＴのオン抵抗はゲートソース間電圧が高いほど小さくなり、したがって、オン抵抗の電力損失は、ゲートソース間電圧が大きいほど低下する。つまり（i）と(ii)は、トレードオフの関係にあるといえる。
【００７６】
ＤＣ／ＤＣコンバータ２の効率ηは、負荷電流ＩＯＵＴが小さな領域において、（i）の消費電力が支配的となり、負荷電流ＩＯＵＴが大きな領域において、（ii）の電力損失が支配的となる。
【００７７】
シングルチャンネルのＤＣ／ＤＣコンバータでは、スイッチング回路に流れる電流は、負荷電流ＩＯＵＴのみに依存する。したがって、負荷電流ＩＯＵＴに応じて、駆動電圧ＶＨＧ、ＶＬＧの振幅ＶＤＲＶを単調増加させれば、高い効率を得ることができるであろう。
【００７８】
一方、マルチチャンネル／マルチフェーズのＤＣ／ＤＣコンバータでは、スイッチング回路に流れる電流は、負荷電流ＩＯＵＴに加えて、駆動フェーズ数Ｋに応じても変化する。したがって、単純に負荷電流ＩＯＵＴに対して駆動電圧ＶＨＧ、ＶＬＧの振幅ＶＤＲＶを単調増加させても、必ずしも高い効率を得ることはできない。このことは、図６（ｂ）に示すように、最適な駆動電圧の振幅ＶＤＲＶが、あるしきい値ＩＴＨで不連続に減少していることから確認される。
【００７９】
実施の形態に係るＤＣ／ＤＣコンバータ２によれば、負荷電流ＩＯＵＴに応じて、駆動フェーズ数Ｋを変化させ、そのときの駆動フェーズ数Ｋに対して定められた範囲で、振幅制御信号ＳＣＮＴ、つまりスイッチングトランジスタおよび同期整流トランジスタのゲート駆動電圧ＶＤＲＶを変化させることにより、ＤＣ／ＤＣコンバータ２において生ずる損失（i）、（ii）のバランスを変化させ、効率ηを高めることができる。
【００８０】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００８１】
（第１の変形例）
コントローラ２０、より具体的にはパルス変調器２６は、パルス信号ＳＰＷＭの周波数（スイッチング周波数）を、駆動フェーズ数Ｋに応じて変化させてもよい。この場合、パルス変換部５６に、駆動フェーズ数Ｋを入力し、パルス信号ＳＰＷＭの周期を、駆動フェーズ数Ｋに応じて変化させればよい。
【００８２】
本発明者らは、出力電圧ＶＯＵＴのリップル量が、スイッチング周波数と駆動フェーズ数Ｋの積に応じて変化することを見いだした。そこで、各駆動フェーズ数Ｋにおけるパルス信号ＳＰＷＭの周波数は、駆動フェーズ数Ｋによらずパルス信号ＳＰＷＭの周波数を一定とした場合に比べて、出力電圧ＶＯＵＴのリップルが小さくなるように定めてもよい。これにより、効率ηについては、駆動フェーズ数Ｋとゲート駆動電圧の振幅ＶＤＲＶの組み合わせで最大化し、リップルについては、駆動フェーズ数Ｋとスイッチング周波数の組み合わせで最小化することができる。
【００８３】
あるいは、出力電圧ＶＯＵＴのリップル量が問題とならない場合、効率ηが最大値となるように、駆動フェーズ数Ｋ、スイッチング周波数、ゲート駆動電圧の振幅ＶＤＲＶの組み合わせを決定してもよい。この場合、３つのパラメータの組み合わせによりＤＣ／ＤＣコンバータ２の動作を最適化できるため、さらに高効率化を図ることができる。
【００８４】
この変形例では、コントローラ２０のパルス変調器２６、フェーズコントローラ２４、駆動電圧制御部３０は、負荷電流ＩＯＵＴに応じて、ＤＣ／ＤＣコンバータ２の効率ηが最大値に近づくように、駆動フェーズ数Ｋ（ＫはＮ以下の整数）、振幅制御信号ＳＣＮＴおよびパルス信号ＳＰＷＭの周波数の組み合わせを決定する演算処理部を構成するものと把握できる。
【００８５】
（第２の変形例）
図７は、第２の変形例に係るＤＣ／ＤＣコンバータ２ａの回路図である。電源回路１０は、チャンネルごとに設けられる。チャンネルごとの電源回路１０［ｉ］は、対応するドライバＤＲ［ｉ］のチップに内蔵される。ドライバＤＲのチップは、コントローラ２０からの振幅制御信号ＳＣＮＴを受ける。電源回路１０［ｉ］は、コントローラ２０からの振幅制御信号ＳＣＮＴに応じた振幅制御電圧ＶＤＲＶを生成する。この振幅制御電圧ＶＤＲＶは、図示しないハイサイドドライバおよびローサイドドライバに供給される。
【００８６】
この変形例では、降圧ＤＣ／ＤＣコンバータ２が実装される基板上において、振幅制御電圧ＶＤＲＶを引き回す配線が不要となるため、面積を削減できる。
【００８７】
（第３の変形例）
図８は、第３の変形例に係るＤＣ／ＤＣコンバータ２ｂの回路図である。この変形例では、電源回路１０は、コントローラのチップに内蔵される。
この場合、降圧ＤＣ／ＤＣコンバータ２が実装される基板上において、振幅制御信号ＳＣＮＴを引き回す配線が不要となるため、面積を削減できる。また、コントローラから振幅制御信号ＳＣＮＴを出力するための端子を省略でき、さらには、デジタルの振幅制御信号ＳＣＮＴを出力するためのインタフェース回路もしくはアナログの振幅制御信号ＳＣＮＴを出力するためのＤ／Ａコンバータを省略できるため、コントローラ２０のコスト、面積を削減できる。
【００８８】
（第４の変形例）
電源回路１０およびＭ個のドライバＤＲ［１］〜ＤＲ［Ｍ］は、コントローラ２０のチップに内蔵されてもよい。
この場合、コントローラ２０から振幅制御信号ＳＣＮＴを出力するための端子、それに付随するインタフェース回路あるいはＤ／Ａコンバータを省略できるため、コントローラ２０のコスト、面積を削減できる。また降圧ＤＣ／ＤＣコンバータ２が実装される基板上において、振幅制御信号ＳＣＮＴおよび振幅制御電圧ＶＤＲＶを引き回す配線が不要となるため、面積を削減できる。
【００８９】
（第５の変形例）
実施の形態では、ハイサイド用ゲート駆動電圧ＶＨＧと、ローサイド用ゲート駆動電圧ＶＬＧの振幅が等しい場合を説明したが，本発明はそれには限定されない。スイッチングトランジスタＭ１と同期整流トランジスタＭ２には、異なる特性を有するデバイスが採用される場合がある。この変形例ではハイサイド用ゲート駆動電圧ＶＨＧとローサイド用ゲート駆動電圧ＶＬＧそれぞれの振幅が、独立に制御される。
【００９０】
すなわち、この変形例では、これまで説明した振幅制御電圧ＶＤＲＶが、第１振幅制御電圧ＶＤＲＶＨと第２振幅制御電圧ＶＤＲＬを含み、振幅制御信号ＳＣＮＴが、第１振幅制御信号ＳＣＮＴＨおよび第２振幅制御信号ＳＣＮＴＬを含むものと把握される。
【００９１】
図９は、第５の変形例に係るＤＣ／ＤＣコンバータ２ｃの回路図である。
【００９２】
ドライバＤＲは、第１振幅制御電圧ＶＤＲＶＨに応じた振幅を有するハイサイド用ゲート駆動電圧ＶＨＧと、第２振幅制御電圧ＶＤＲＶＬに応じた振幅を有するゲート駆動電圧ＶＬＧを生成する。コントローラ２０は、計算された負荷電流ＩＯＵＴにもとづいて、ハイサイド用ゲート駆動電圧ＶＨＧ、ローサイド用ゲート駆動電圧ＶＬＧそれぞれの振幅を独立に指示する第１振幅制御信号ＳＣＮＴＨおよび第２振幅制御信号ＳＣＮＴＬを生成する。
【００９３】
電源回路１０は、２系統の電源を含み、第１振幅制御信号ＳＣＮＴＨに応じた第１振幅制御電圧ＶＤＲＶＨを生成するとともに、第２振幅制御信号ＳＣＮＴＬに応じた第２振幅制御電圧ＶＤＲＶＬを生成する。
【００９４】
この変形例によれば、スイッチングトランジスタＭ１と同期整流トランジスタＭ２のゲート駆動電圧ＶＨＧ、ＶＬＧを独立に最適化できるため、さらに効率を高めることができる。
【００９５】
当然ながら、上述の実施の形態およびいくつかの変形例は、それらの間に矛盾あるいは阻害要因がない限り、任意に組み合わせることが可能であり、それらの組み合わせも本発明の範囲に含まれる。たとえば、図９のＤＣ／ＤＣコンバータ２ｃにおいて、電源回路１０をコントローラ２０に内蔵したり、あるいはドライバＤＲ側に内蔵してもよい。
【００９６】
続いてＤＣ／ＤＣコンバータ２の用途の一例を説明する。図１０は、ＤＣ／ＤＣコンバータ２を搭載する電子機器１の構成を示すブロック図である。
電子機器１はたとえばゲーム専用機あるいはコンピュータである。整流回路１００は、商用交流電圧ＶＡＣを整流、平滑化し、直流電圧ＶＤＣを生成する。絶縁型のＤＣ／ＤＣコンバータ１０２は、直流電圧ＶＤＣを降圧し、入力電圧ＶＩＮを生成する。ＤＣ／ＤＣコンバータ２は、入力電圧ＶＩＮを降圧し、負荷、たとえばプロセッサ１０４の電源端子に、出力電圧ＶＯＵＴを供給する。
【００９７】
最後に、コイル電流の検出に関する技術を説明する。
【００９８】
ＤＣ／ＤＣコンバータには、コイル電流を検出するために、電流検出抵抗ＲＣＳが設けられる。電流検出抵抗ＲＣＳには、電力損失を低減するために、１ｍΩ程度の低抵抗が用いられる。電流検出電流ＲＣＳのばらつきは、コイル電流の検出誤差となるため、電流検出抵抗ＲＣＳには高い精度が要求される。かかる事情から、電流検出抵抗ＲＣＳは、外付けのチップ部品が使用される場合が多い。この構成では、部品点数が多くなり、コストが高くなるという問題がある。特に多チャンネルのＤＣ／ＤＣコンバータではコストの問題は顕著である。
【００９９】
あるいは、インダクタＬ１に含まれる直流内部抵抗ＤＣＲを利用して、コイル電流を検出する技術も提案されている。インダクタＬ１の両端間の電圧には、直流内部抵抗ＤＣＲの電圧降下と、インダクタンスに生ずる起電力が含まれるため、インダクタＬ１の両端間の電圧から、インダクタンスに生ずる起電力を除去することで、直流内部抵抗ＤＣＲの電圧降下が抽出される。この方式では、部品点数を削減できる反面、逆起電力の除去処理に際して、インダクタＬ１のインダクタンスおよび抵抗の推定値が使用されるため、検出精度が低下する。
【０１００】
以下、これらの技術と代替となりうる、実施の形態に係るＤＣ／ＤＣコンバータあるいは、一般的なＤＣ／ＤＣコンバータに適用可能な電流検出技術を説明する。
【０１０１】
図１１は、実施の形態に係るＤＣ／ＤＣコンバータ２ｄを示す回路図である。ＤＣ／ＤＣコンバータ２ｄは、電流検出抵抗ＲＣＳに変えて、チャンネルごとに設けられた貫通型コンデンサＣ２［１］〜Ｃ２［Ｍ］を備える。貫通型コンデンサＣ２は、伝送線路型コンデンサ、あるいはプロードライザとも称され、その容量が、伝送線路を利用して形成されている。図１１には、３端子型の貫通型コンデンサが示されるが、４端子型など別の構造のものを利用してもよい。
【０１０２】
本発明者らは、貫通型コンデンサはコイル電流の流れる経路上に抵抗成分を含み、直流内部抵抗ＤＣＲ、等価直列抵抗ＥＳＲはいずれも、数百μΩ〜数ｍΩ程度のオーダーをとること、そして、この貫通型コンデンサの抵抗成分が、電流検出抵抗ＲＣＳとして利用されている抵抗のレンジと極めて近いことに着目した。なお、これを当業者の技術常識として認定してはならない。
【０１０３】
そこで、図１１のＤＣ／ＤＣコンバータ２ｄにおいては、貫通型コンデンサＣ２の両端Ｔ１、Ｔ２の電圧が、コントローラ２０の電流検出端子ＩＳＥＮ＋、ＩＳＥＮ−に入力され、各チャンネルのコイル電流が、貫通型コンデンサＣ２の電圧降下にもとづいて検出される。
【０１０４】
以上がＤＣ／ＤＣコンバータ２ｄの構成である。
【０１０５】
このＤＣ／ＤＣコンバータ２ｄによれば、電流検出抵抗ＲＣＳが不要であることからコストおよび回路面積を削減できる。また、貫通型コンデンサＣ２の等価直流インダクタンスＥＳＬは数百ｐＨであるため、これに生ずる起電力の振幅は、抵抗成分に生ずる電圧に比べて十分に無視しうるため、インダクタＬ１の直流抵抗成分を利用した方式と比べて、起電力の除去処理が不要となるため、電流検出抵抗ＲＣＳを用いた場合と遜色の無い検出精度を得ることができる。
【０１０６】
図１２（ａ）は、図１１のＤＣ／ＤＣコンバータ２ｄのレイアウト図である。図１２（ｂ）には、比較として電流検出抵抗ＲＣＳを用いたＤＣ／ＤＣコンバータ２のレイアウト図を示す。プリント回路基板の表面には、出力ライン６に対応する出力配線パターン７０、グランド領域７２、ランド７４［１］、７４［２］が形成されている。ランド７４［１］にはインダクタＬ１［１］の一端と、貫通コンデンサＣ２［１］の端子Ｔ１がはんだにより電気的、機械的に接続される。グランド領域７２には、貫通コンデンサＣ２［１］のＧＮＤ端子がはんだで接続される。また貫通コンデンサＣ２［１］の端子Ｔ２は、出力配線パターン７０とはんだで接続される。第２チャンネルについても同様である。
【０１０７】
図１２（ｂ）では、出力キャパシタＣ１は、複数の電解コンデンサ、複数の積層セラミックコンデンサの組み合わせで構成される。複数のコンデンサはそれぞれの一端が出力配線パターン７０と接続され、それぞれの他端は、ビアホール（不図示）を介して、プリント回路基板の裏面に形成されるグランド領域（不図示）と接続される。
【０１０８】
図１２（ａ）、（ｂ）の対比から分かるように、実施の形態に係るＤＣ／ＤＣコンバータ２によれば、基板上の実装面積を、電流検出抵抗ＲＣＳと同程度、あるいはそれよりも小さくすることができる。
【０１０９】
図１３（ａ）、（ｂ）は、図１１のＤＣ／ＤＣコンバータ２ｄの別のレイアウト図である。ここで使用される貫通コンデンサＣ２の実装面のパターンは、図１２のそれとは異なっていることに留意されたい。
【０１１０】
図１３（ａ）、（ｂ）はそれぞれ、ＤＣ／ＤＣコンバータ２ｄが実装されるプリント回路基板の表面と裏面を示す。図１３（ａ）に示すように、プリント回路基板の表面には、出力ライン６に相当する第１出力配線パターン８０、ランド８２［１］、８２［２］が形成される。表面には、インダクタＬ１［１］、Ｌ１［２］が実装される。ランド８２［１］にはインダクタＬ１［１］の一端が接続される。
【０１１１】
図１３（ｂ）に示すように、プリント回路基板の裏面には、出力ライン６に相当する第２出力配線パターン８４、ランド８６［１］、８６［２］、グランド領域８８が形成される。裏面には、貫通コンデンサＣ２［１］、Ｃ２［２］が実装される。ランド８６［１］は、ビアホールを介して表面のランド８２［１］と接続される。貫通コンデンサＣ２［１］の端子Ｔ１、端子Ｔ２およびＧＮＤ端子はそれぞれ、ランド８６［１］、第２出力配線パターン８４、グランド領域８８と接続される。
【０１１２】
このレイアウトによれば、図１２（ａ）のレイアウトよりもさらに面積を削減することができる。
【０１１３】
この貫通型コンデンサを使用した電流検出技術は、シングルチャンネルの降圧ＤＣ／ＤＣコンバータにも適用可能である。また降圧ＤＣ／ＤＣコンバータは、同期整流型に限定されず、ダイオード整流型であってもよい。
【０１１４】
貫通型コンデンサを使用したＤＣ／ＤＣコンバータから、以下の技術思想が導かれる。
【０１１５】
降圧ＤＣ／ＤＣコンバータは、負荷が接続される出力ラインと、インダクタと、インダクタと接続されたスイッチングトランジスタと、インダクタと出力ラインの間に設けられ、出力電圧を平滑化する出力キャパシタとして機能する貫通型コンデンサと、貫通型コンデンサの両端間の電圧降下にもとづいて、インダクタに流れる電流を検出し、検出された電流を、前記スイッチングトランジスタの制御に反映させるコントローラと、を備える。
【０１１６】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【符号の説明】
【０１１７】
２…ＤＣ／ＤＣコンバータ、４…入力ライン、６…出力ライン、８…電源ライン、Ｌ１…インダクタ、ＲＣＳ…電流検出抵抗、ＳＷ…スイッチング回路、ＤＲ…ドライバ、Ｃ１…出力キャパシタ、１０…電源回路、２０…コントローラ、２２…電流検出部、２４…フェーズコントローラ、２６…パルス変調器、２８…パルス分配部、３０…駆動電圧制御部、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、４０…Ａ／Ｄコンバータ、４２…減算器、４４…加算器、５０…Ａ／Ｄコンバータ、５２…減算器、５４…フィードバックコントローラ、５６…パルス変換部、Ｃ２…貫通型コンデンサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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