(57)【要約】【課題】本発明は、ＡＦＥへの電源品質の確保とＳＬＥＥＰ時等のＡＦＥの消費電力低減の両立を提供する。【解決手段】ＡＦＥ１１５に対する電源供給を、２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５または５Ｖ／３．３Ｖ＿ＬＤΟ１０７に切り替えるＳＷ回路１０９と、ＡＦＥ１１５の使用時には、２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５からＡＦＥ１１５に電源を供給するようにＳＷ回路１０９を切り替え、ＡＦＥ１１５の非使用時には、２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５からＡＦＥ１１５に電源を供給するようにＳＷ回路１０９を切り替える。【選択図】図１
2015126257.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換する変換回路と、前記変換回路にＤＣ電源を供給する第一の電源と、前記第一の電源とは異なる方式で前記変換回路にＤＣ電源を供給する第二の電源と、前記変換回路および前記変換回路とは異なる他の回路を内蔵した集積回路とを有する画像形成装置において、
前記変換回路に対する電源供給を、前記第一の電源または前記第二の電源に切り替える切り替え回路と、
前記変換回路の使用時には、前記第一の電源から前記変換回路に電源を供給するように前記切り替え回路を切り替え、前記変換回路の非使用時には、前記第二の電源から前記変換回路に電源を供給するように前記切り替え回路を切り替える制御手段と
を備えることを特徴とする画像形成装置。
【請求項２】
原稿から画像を読み取る画像読取手段と、
前記第２の電源から前記画像読取手段に電源を供給するためのスイッチ回路とをさらに備え、
前記制御手段は、前記画像読取手段の動作時には、前記第一の電源から前記変換回路に電源を供給するように前記切り替え回路を切り替えると共に、前記第一の電源から電源を供給するように前記スイッチ回路を切り替え、前記画像読取手段の非動作時には、前記第二の電源から前記変換回路に電源を供給するように前記切り替え回路を切り替えると共に、前記第一の電源からの電源供給を停止するように前記スイッチ回路を切り替えることを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記画像形成装置が省電力状態に移行するモードを備え、
前記制御手段は、前記モードに移行しているときには、前記第二の電源から前記変換回路に電源を供給するように前記切り替え回路を切り替え、前記モードに移行していないときには、前記第一の電源から前記変換回路に電源を供給するように前記切り替え回路を切り替えることを特徴とする請求項１または２に記載の画像形成装置。
【請求項４】
前記変換回路には、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器、アナログ信号を増幅させる増幅器、およびアナログ信号のノイズを除去するフィルタ回路が含まれることを特徴とする請求項１乃至３のいずれか１項に記載の画像形成装置。
【請求項５】
前記第１の電源には、ＬＤＯ型レギュレータ、シリーズパス型レギュレータが含まれ、
前記第２の電源には、非同期整流式降圧ＤＣＤＣコンバータ、同期整流式降圧ＤＣＤＣコンバータ、同期整流式昇圧ＤＣＤＣコンバータ、チャージポンプ型ＤＣＤＣコンバータが含まれることを特徴とする請求項１乃至４のいずれか１項に記載の画像形成装置。
【請求項６】
前記第一の電源から供給されるＤＣ電源の出力電圧を上げるように構成されることを特徴とする請求項１乃至５のいずれか１項に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置に関し、特に、画像形成装置を構成する集積回路の電源供給の制御技術に関する。
【背景技術】
【０００２】
近年、システム・オン・チップ（ＳＯＣ）と呼ばれる集積回路で画像形成装置全体を制御するコントローラシステムが普及している。このＳＯＣには、アナログの画像信号をデジタル信号に変換するアナログ・フロント・エンド（ＡＦＥ）を内蔵したものが普及している。このＡＦＥは、読み取ったアナログ信号からノイズを除去するフィルタ回路と、アナログ信号を増幅する増幅回路と、アナログ信号をデジタル信号に変換するＡＤ変換器とを備える。
【０００３】
ＡＦＥとＣＩＳあるいはＣＣＤといった読取センサで構成される読取部の電源は、精度のよいシリーズパス型レギュレータから供給されている（例えば特許文献１参照）。このシリーズパス型レギュレータよりも電源変換効率のよいＤＣＤＣコンバータは、スイッチングの影響で出力にリップルノイズが生じるおそれがある。例えば、ＤＣＤＣコンバータから読取部に電源を供給した場合、低輝度のハーフトーン画像の読み取りモードなどでノイズが画像に影響を与え、画像品質が劣化するおそれがある。また、ＡＦＥと読取センサは、通常、設置距離が離れていることから長いケーブルで接続されている。そのため、このリップルノイズが放射ノイズを悪化させるという懸念もある。さらには、アナログの公衆回線を通じてファクシミリ通信を行う画像形成装置では、このアナログの公衆回線に不要なノイズが伝搬する可能性もある。一方、画像形成装置の省エネという点でＤＣＤＣコンバータは、シリーズパス型レギュレータよりも有利である。
【０００４】
ＡＦＥ内蔵のＳＯＣでは、画像形成装置が省エネモード時（ＳＬＥＥＰ時）にＡＦＥ用の電源をオフできないという制約がある。一方、ＳＯＣは他のＩＯ回路等を内蔵していることから、例えばＳＬＥＥＰ状態から復帰するための割り込み信号が入力される。この割り込み信号を有効にするためには、ＳＬＥＥＰ時に他のＩＯ回路に電源を供給する必要がある。ＳＬＥＥＰ時にＡＦＥ用の電源を切ると、電源を供給された回路とＡＦＥとの間に電位差が生じ、それにより電源を供給された回路から電源の供給されていないＡＦＥに電流が流れ、ラッチアップ等の現象が発生して素子にダメージを与えるおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−３０４１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、画像形成装置のＳＬＥＥＰ時には、ＡＦＥへの電源を供給しなければならない。また、画像品質を確保するという点で、ＡＦＥへの電源は、シリーズパス型レギュレータから供給する必要がある。
【０００７】
シリーズパス型レギュレータは、トランジスタあるいは電界効果トランジスタ（ＦＥＴ）で電圧を降下させて、入力電圧に対して所望の出力電圧を得るものである。ＤＣＤＣコンバータと違い、スイッチングを行わないので、出力にノイズが載りにくいという効果がある。その反面、基本的にトランジスタあるいはＦＥＴで電力を消費して出力電圧を合せるので、電源の変換効率が悪く、省エネには適さない。
【０００８】
本発明は、上記問題に鑑みて成されたものであり、ＡＦＥへの電源品質の確保とＳＬＥＥＰ時等のＡＦＥの消費電力低減の両立を目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の画像形成装置は、アナログ信号をデジタル信号に変換する変換回路と、前記変換回路にＤＣ電源を供給する第一の電源と、前記第一の電源とは異なる方式で前記変換回路にＤＣ電源を供給する第二の電源と、前記変換回路および前記変換回路とは異なる他の回路を内蔵した集積回路とを有する画像形成装置において、前記変換回路に対する電源供給を、前記第一の電源または前記第二の電源に切り替える切り替え回路と、前記変換回路の使用時には、前記第一の電源から前記変換回路に電源を供給するように前記切り替え回路を切り替え、前記変換回路の非使用時には、前記第二の電源から前記変換回路に電源を供給するように前記切り替え回路を切り替える制御手段とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、他の回路とともに集積回路（ＳＯＣ）に内蔵されたＡＦＥに供給する電源を、ＡＦＥの使用時にはノイズの少ないシリーズパス型レギュレータから供給する。一方、ＡＦＥの非使用時には、電源効率のよいＤＣＤＣコンバータからの供給に切り替える。これにより、ＡＦＥへのノイズを抑制して、ＡＦＥへの電源品質を確保しつつ、ＳＬＥＥＰ時や画像読み取り時等のＡＦＥを使用しない場合の消費電力を下げて省エネ効果を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る画像形成装置の概略構成を示すブロック図である。
【図２】図２における２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータの一例（非同期整流式降圧）を示す回路図である。
【図３】図２におけるインダクタに流れる電流値を説明する図である。
【図４】図２における５Ｖ／３．３Ｖ＿ＬＤΟの一例（ＬＤＯ型レギュレータ）を示す回路図である。
【図５】画像形成装置における画像読取動作時の電源供給制御処理の流れを示すフローチャートである。
【図６】５Ｖ／３．３Ｖ＿ＬＤΟの他の一例（シリーズパス型レギュレータ）を示す回路図である。
【図７】２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータの他の一例（同期整流式降圧）を示す回路図である。
【図８】２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータの他の一例（同期整流式昇圧）を示す回路図である。
【図９】２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータの他の一例（チャージポンプ型）を示す回路図である。
【図１０】図１の画像形成装置における画像読み取り動作時の電源供給部分を説明するためのブロック図である。
【図１１】図１の画像形成装置における非画像読み取り動作時の電源供給部分を説明するためのブロック図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００１３】
図１は、本発明の実施形態に係る画像形成装置の概略構成を示すブロック図である。
【００１４】
図１において、画像形成装置１００は、以下に説明する各部を備える。
【００１５】
２４Ｖ電源供給部１０１は、ＡＣ商用電源（不図示）からＤＣ２４ＶのＤＣ電源を作り出し、集積回路等に電源を供給する。２４Ｖ／１２Ｖ＿ＬＤＯ１０２は、ＤＣ２４ＶをＤＣ１２Ｖに変換するロードロップ型のレギュレータである。ＬＥＤ＿ＯＮ／ＯＦＦ回路１０３は、ＬＥＤ部１１２への電源供給をＯＮ／ＯＦＦする。定電流回路１０４は、ＬＥＤ部１１２への電流を定電流化するための定電流回路である。
【００１６】
２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５は、ＤＣ２４ＶからＤＣ３．３Ｖを作り出すためのＤＣＤＣコンバータである。２４Ｖ／５Ｖ＿ＤＣＤＣコンバータ１０６は、ＤＣ２４ＶからＤＣ５Ｖを作り出すためのＤＣＤＣコンバータである。
【００１７】
５Ｖ／３．３Ｖ＿ＬＤΟ１０７は、ＤＣ５ＶからＤＣ３．３Ｖを作り出すためのＬＤＯである。ＣＩＳ＿ＳＷ回路１０８は、ＣＩＳ（コンタクトイメージセンサ）への電源をＯＮ／ＯＦＦするための回路である。ＳＷ回路１０９は、ＤＣＤＣコンバータで生成された３．３Ｖの電源を、ＳＯＣ１１４内蔵のＡＦＥ１１５に供給するか否かを切り替えるためのスイッチ回路である。
【００１８】
読取部１１０は、画像を読取るための読取部である。読取部１１０はＣＩＳ１１１を備える。ＣＩＳ１１１は、原稿から画像を読み取るコンタクトイメージセンサ（ＣＩＳ）である。ＣＩＳ１１１は、ＬＥＤ部１１２とセンサ部１１３を備える。ＬＥＤ部１１２は、画像に光を照射する発光ダイオードすなわちＬＥＤである。センサ部１１３は、光電変換し読み取った画像を電気信号に変換するセンサ部である。
【００１９】
ＳＯＣ１１４は、集積回路であり、システム全体を制御するシステム・オン・チップである。ＳＯＣ１１４は、読取部１１０から送られてきたアナログ信号をデジタル信号に変換するアナログ・フロント・エンド（ＡＦＥ）１１５と他のＩＯ回路１１９が実装されている。ＡＦＥ１１５は、アナログ信号を増幅させるための増幅器（ＡＭＰ）１１６、アナログ信号をデジタル信号に変換するためのＡ／Ｄ変換器（Ａ／Ｄ）１１７、アナログ信号のノイズを除去するためのフィルタ回路（Ｆｉｌｔｅｒ）１１８を有する変換回路である。他のＩＯ回路１１９への電源は、５Ｖ／３．３Ｖ＿ＬＤΟ１０７とは異なる方式の電源供給手段である２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５から常時供給されている。
【００２０】
操作パネル１２０は、装置の状態を表示する表示器１２１と、ユーザからの指示を検知するＫＥＹ類１２２を備える。
【００２１】
記録部１２３は、画像を印字する記録部である。ＩＦ部１２４は、ＵＳＢ、ＬＡＮ等により外部機器との接続を行うインターフェースである。メモリ１２５は、装置の動作を決定するプログラムを格納し、画像データ等の情報を蓄積するメモリである。
【００２２】
ＦＡＸ部１２６は、ファクシミリ通信を行うためのＦＡＸ部である。モデム１２７は、ＦＡＸ部１２６に内蔵されたファクシミリ通信を行うためのモデムである。半導体ＮＣＵ１２８は、ＦＡＸ部１２６に内蔵された、半導体で構成された網制御を行うＮＣＵ（ネットワークコントロールユニット）である。
【００２３】
次に、上述した各部を接続する電源ライン、制御信号ラインについて説明する。
【００２４】
図１において、１３１は２４Ｖ電源ラインである。１３２は１２Ｖ電源ラインである。１３３は、ＬＥＤ＿ＯＮ／ＯＦＦ回路１０３がＯＮであるときに１２Ｖを定電流回路１０４へと供給する電源ラインである。１３４は、定電流回路１０４からＬＥＤ部１１２に駆動電流を供給する電源ラインである。
【００２５】
１３５は、２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５から生成された３．３Ｖ電源ラインである。
【００２６】
１３６は、２４Ｖ／５Ｖ＿ＤＣＤＣコンバータ１０６から生成された５Ｖ電源ラインである。
【００２７】
１３７は、５Ｖ／３．３Ｖ＿ＬＤΟ１０７から生成された３．３Ｖ電源ラインである。
【００２８】
１３８は、ＣＩＳ＿ＳＷ回路１０８がＯＮのときに、３．３Ｖ電源ラインにより読取部１１０に電源供給する電源ラインである。
【００２９】
１３９は、他のＩＯ回路１１９からＣＩＳ＿ＳＷ回路１０８への制御信号ラインである。他のＩＯ回路１１９によりＣＩＳ＿ＳＷ回路１０８がＯＮされると、読取部１１０内のＣＩＳ１１１に電源が供給され、ＯＦＦされると電源供給が停止される。
【００３０】
１４０は、他のＩＯ回路１１９からＳＷ回路１０９及び２４Ｖ／５Ｖ＿ＤＣＤＣコンバータ１０６への制御信号ラインである。この制御信号により、ＳＯＣ１１４内蔵のＡＦＥ１１５への電源供給を、２４Ｖ／５Ｖ＿ＤＣＤＣコンバータ１０６の３．３Ｖ電源または５Ｖ／３．３Ｖ＿ＬＤΟ１０７の３．３Ｖ電源に切り替える。
【００３１】
１４１は、ＳＯＣ１１４内蔵のＡＦＥ１１５へ供給される３．３Ｖ電源ラインである。
【００３２】
１４２は、ＣＩＳ１１１とＳＯＣ１１４（内の他のＩＯ回路１１９）との間の制御信号ラインである。制御信号には、他のＩＯ回路１１９から出力される制御信号が含まれ、ＣＩＳ１１１の解像度を選択するＭＯＤＥ信号、１ラインの画像読み取り開始タイミングを決めるＳＰ信号、１ドットの画像読み取りタイミングを決めるＣＬＯＣＫ信号も含まれる。
【００３３】
１４３は、ＣＩＳ１１１からのアナログ画像出力信号であるＶＩＤＥＯ信号ラインである。１４４は、読取部１１０の他の制御信号ラインあるいは検知信号ラインである。
【００３４】
１４５は、操作パネル１２０への制御信号あるいは操作パネル１２０からの検知信号ラインである。１４６は、画像等を印字する記録部１２３への制御信号あるいは記録部１２３からの検知信号ラインである。１４７は、ＵＳＢや有線ＬＡＮなどを通じて外部機器と情報のやり取りをするためのＩＦ部１２４とのデータ信号ラインである。１４８は、メモリ１２５とＳＯＣ１１４を結ぶデータ信号ラインである。１４９は、ＦＡＸ部１２６と通信を行うための信号ラインである。
【００３５】
ＳＯＣ１１４は、画像形成装置１００が省電力状態に移行するＳＬＥＥＰモード（省エネモード）時に、内部の不要な動作を停止させるかあるいは動作クロックを下げる等の処理により、消費電力を下げる。このＳＬＥＥＰモードからの復帰は、他のＩＯ回路１１９により行われ、復帰のための割り込み信号を検知することにより行われる。そのため、ＳＬＥＥＰ時であっても、他のＩＯ回路１１９への電源は供給されている。この電源は、効率のよい２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５から供給することにより、消費電力を低く抑えることができる。２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５の回路図の一例を図２に示す。
【００３６】
図２は、図２における２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５の一例を示す回路図であり、インバータベースの非同期整流式降圧ＤＣＤＣコンバータである。
【００３７】
図２において、スイッチ５０１をＯＮすることにより、インダクタ（Ｌ）５０２を介してコンデンサ（Ｃ）５０４に電荷がチャージされる。スイッチ５０１をＯＦＦすることにより、インダクタ５０２とＶｏｕｔに接続された負荷（不図示）により電流が消費され、コンデンサ５０４に蓄積された電荷がディスチャージされる。ダイオード５０３は、コンデンサ５０４にプラス側の電圧しか加わらないようにするためのものである。
【００３８】
図示のＤＣＤＣコンバータは、電力を消費する部分が少なく、電源変換効率が良い半面、図３に示すように、スイッチングにより電流が変化し、それが出力電圧のリップル成分となって現れる。
【００３９】
図３において、ｔ０，ｔ２，ｔ４，ｔ６はインダクタに対して電流が流れ始めるタイミングである。ｔ１，ｔ３，ｔ５は、インダクタへの電流がストップするタイミングである。図２に示すＤＣＤＣコンバータでは、スイッチ５０１がＯＮするとインダクタ５０２に流れる電流は上昇する。逆に、スイッチ５０１がＯＦＦするとインダクタ５０２は電流を流そうとして、流れる電流が減少する。このように、インダクタンスベースのＤＣＤＣコンバータは、インダクタに流れる電流をスイッチのＯＮ，ＯＦＦ時間を切りかえることにより制御しながら、Ｖｏｕｔの電圧を一定に保つ。
【００４０】
仮に、２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５の電源をＡＦＥ１１５に供給した場合、リップルノイズは、Ａ／Ｄ変換器１１７あるいは増幅器１１６あるいはフィルタ回路１１８に影響を与え、読み取られたデジタル値にノイズとなって現れる。特に低輝度のハーフトーン画像を読み取った場合には、この影響が顕著となる。
【００４１】
一方、増幅器１１６、Ａ／Ｄ変換器１１７、フィルタ回路１１８を有するＡＦＥ１１５の電源は、他のＩＯ回路１１９への電源とは別系統になっている。この電源は、シリーズパス型レギュレータと同等の構成のＬＤＯ型レギュレータである５Ｖ／３．３Ｖ＿ＬＤΟ１０７から供給される。５Ｖ／３．３Ｖ＿ＬＤΟ１０７の回路図の一例を図４に示す。
【００４２】
図４において、４０１は電界効果トランジスタ（ＦＥＴ）である。４０２は誤差増幅器である。Ｖｏｕｔの電圧を一定に保つためにＦＥＴ４０１を制御するものである。４０３は内部基準電圧であり、抵抗４０４，４０５でＶｏｕｔを分圧した電圧値と比較される。
【００４３】
５Ｖ／３．３Ｖ＿ＬＤＯ１０７では、ＦＥＴ４０１で電圧降下させることにより、Ｖｏｕｔの電圧値を調整する。ＤＣＤＣコンバータと違い、スイッチングを行わない。リップルノイズがＶｏｕｔに現れることは基本的には少ない。ただし、ＦＥＴ４０１で電力が消費されるので、電源変換効率はＤＣＤＣコンバータよりは低下する。
【００４４】
次に、図１の画像形成装置１００における画像読取動作時の電源供給制御の流れを図５を参照して説明する。
【００４５】
図５は、画像形成装置１００における画像読取動作時の電源供給制御処理の流れを示すフローチャートである。
【００４６】
図５において、ステップＳ１０１では、他のＩＯ回路１１９は、初期設定として、２４Ｖ／５Ｖ＿ＤＣＤＣコンバータ１０６の出力をＯＦＦするように制御信号を送信し、５Ｖ／３．３Ｖ＿ＬＤＯ１０７の出力をＯＦＦする。そして、他のＩＯ回路１１９は、ＳＷ回路１０９をＯＮするように制御信号を送信し、２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５からＡＦＥ１１５に３．３Ｖ電源を供給するように制御する。
【００４７】
ステップＳ１０２では、他のＩＯ回路１１９は、読取部１１０による画像読み取り動作が開始されたかどうかを判断する。画像読み取り動作が開始された場合にはステップＳ１０３へ進む。
【００４８】
ステップＳ１０３では、他のＩＯ回路１１９は、２４Ｖ／５Ｖ＿ＤＣＤＣコンバータ１０６の出力をＯＮするように制御信号を送信し、５Ｖ／３．３Ｖ＿ＬＤＯ１０７の出力をＯＮする。そして、他のＩＯ回路１１９は、ＳＷ回路１０９をＯＦＦするように制御信号を送信し、２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５からＡＦＥ１１５への電源供給を停止する。
【００４９】
ステップＳ１０４では、他のＩＯ回路１１９は、ＬＥＤ＿ＯＮ／ＯＦＦ回路１０３をＯＮするように制御信号を送信し、電源ライン１３４を介してＣＩＳ１１１内のＬＥＤ部１１２へ電源を供給する。
【００５０】
ステップＳ１０５では、他のＩＯ回路１１９は、ＣＩＳ＿ＳＷ回路１０８をＯＮするように制御信号を送信し、電源ライン１３８を介してＣＩＳ１１１をＯＮする。
【００５１】
ステップＳ１０６では、他のＩＯ回路１１９は、制御信号ライン１４２を介してＣＩＳ１１１に制御信号を出力する。
【００５２】
ステップＳ１０７では、読取部１１０による読み取り動作が終了したか否かを判断する。読み取り動作が終了した場合にはステップＳ１０８へ進む。
【００５３】
ステップＳ１０８は、他のＩＯ回路１１９は、ＣＩＳ１１１への制御信号の出力を停止する。
【００５４】
ステップＳ１０９では、他のＩＯ回路１１９は、ＣＩＳ１１１への制御信号の出力をＨＩ−Ｚすなわちハイインピーダンスにする。
【００５５】
ステップＳ１１０では、他のＩＯ回路１１９は、ＬＥＤ＿ＯＮ／ＯＦＦ回路１０３をＯＦＦするように制御信号を送信し、ＣＩＳ１１１内のＬＥＤ部１１２への電源供給を停止（ＯＦＦ）する。
【００５６】
ステップＳ１１１では、他のＩＯ回路１１９は、ＣＩＳ＿ＳＷ回路１０８をＯＦＦするように制御信号を送信し、ＣＩＳ１１１への電源供給を停止（ＯＦＦ）して、ステップＳ１０２に戻る。
【００５７】
このように、画像形成装置１００では、ＳＷ回路１０９を用いて、ＡＦＥ１１５を使用するときには、５Ｖ／３．３Ｖ＿ＬＤＯ１０７から電源を供給し、ＡＦＥ１１５へのノイズを抑制する。一方、画像読み取り動作時等のＡＦＥ１１５を使用しないときには、２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５からＡＦＥ１１５への電源を供給する。
【００５８】
一方、読取センサであるＣＩＳ１１１の電源は、画像読み取り時すなわちＣＩＳ１１１の動作時には、５Ｖ／３．３Ｖ＿ＬＤＯ１０７から電源を供給してＡＦＥ１１５へのノイズを抑制する一方、ＣＩＳ１１１の非動作時には電源供給を停止する。
【００５９】
また、画像読取動作をＳＬＥＥＰ動作と読み替えても同様の効果を得る。この場合、例えば、図５のステップＳ１０３ではＳＬＥＥＰ動作が開始されたか否かが判断される。そして、ＳＬＥＥＰ動作が開始された場合には、待機する一方、ＳＬＥＥＰ動作が開始されていない場合にはステップＳ１０３以降の処理が実行される。これにより、非ＳＬＥＥＰ時には、ＳＷ回路１０９がＯＦＦされ、ＡＦＥ１１５、ＣＩＳ１１１への電源供給は５Ｖ／３．３Ｖ＿ＬＤＯ１０７から行われる。
【００６０】
ここで、画像読み取り動作時に電源が供給される部分（左下がりの斜線部）を図１０に示す。一方、非画像読み取り動作時に電源が供給される部分（右下がり斜線部）を図１１に示す。なお、クロス斜線部は、使用されないことを示している。
【００６１】
上記実施形態によれば、他の回路とともに集積回路（ＳＯＣ）に内蔵されたＡＦＥ１１５に供給する電源を、ＡＦＥ１１５の使用時にはノイズの少ないシリーズパス型レギュレータ（５Ｖ／３．３Ｖ＿ＬＤＯ１０７）から供給する。一方、ＡＦＥ１１５の非使用時には、電源効率のよいＤＣＤＣコンバータ（２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５）からの供給に切り替える。これにより、ＡＦＥへのノイズを抑制して、ＡＦＥへの電源品質を確保しつつ、ＳＬＥＥＰ時や画像読み取り時等のＡＦＥ１１５を使用しない場合の消費電力を下げて省エネ効果を図ることができる。
【００６２】
また、ＡＦＥ１１５に内蔵された増幅器１１６、Ａ／Ｄ変換器１１７、及びフィルタ回路１１８に供給する電源を、これらが使用時には、ノイズの少ないシリーズパス型レギュレータから供給する。一方、これらが非使用時には、電源効率のよいＤＣＤＣコンバータからの供給に切りかえる。これにより、Ａ／Ｄ変換器、増幅器、及びフィルタ回路の信号品質を確保しつつ、ＳＬＥＥＰ時等の消費電力を下げ、省エネ効果を得ることができる。
【００６３】
また、読取センサ（ＣＩＳ１１１）に供給する電源を、ＣＩＳ１１１使用時には、Ａ／Ｄ変換器１１７あるいは増幅器１１６あるいはフィルタ回路１１８と同じ、ノイズの少ないシリーズパス型レギュレータから供給して、画像品質を確保する。非使用時には、電源をオフすることにより、電力消費を抑えて省エネ効果を得る。さらに、Ａ／Ｄ変換器１１７あるいは増幅器１１６あるいはフィルタ回路１１８で使用するＤＣＤＣコンバータから電源を供給しないことにより、ＤＣＤＣコンバータのノイズが外部への放射ノイズとなることを防ぐ。さらに、ファクシミリ回路とその先のアナログ公衆回線への不要なノイズとなることを防ぐことができる。
【００６４】
上記実施形態では、５Ｖ／３．３Ｖ＿ＬＤＯを利用しているが、当該回路構成により出力が電圧降下することから、降下分の電圧を上げる（０．１Ｖ程度）ように構成してもよい。
【００６５】
［他の実施形態］
上記５Ｖ／３．３Ｖ＿ＬＤＯ１０７は、図６に示すトランジスタを使用した一般的なシリーズパス型レギュレータを使用してもよい。基本的に、図４に示す回路と動作は同じである。入力電圧Ｖｉｎをトランジスタ３０１で降下させて出力電圧Ｖｏｕｔを作り出す。トランジスタ３０１は、ＦＥＴ４０１と同じ働きをするものである。制御回路３０３は、トランジスタ３０１のコレクタ−エミッタ間の電圧を制御する。抵抗３０２は、トランジスタ３０１のベースに電圧を印加する抵抗である。
【００６６】
上記２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ１０５は、図７に示すインバータベースの同期整流式降圧ＤＣＤＣコンバータ、図８に示すインバータベースの同期整流式昇圧ＤＣＤＣコンバータ、または図９に示すチャージポンプ型ＤＣＤＣコンバータを用いてもよい。
【００６７】
図７に示す回路では、スイッチ６０１をＯＮすることにより、インダクタ６０２を介してコンデンサ６０４に電荷がチャージされる。スイッチ６０１をＯＦＦすることにより、インダクタ６０２とＶｏｕｔに接続された負荷（不図示）により電流が消費され、コンデンサ６０４に蓄積された電荷がディスチャージされる。スイッチ６０３は、スイッチ６０１がＯＦＦのときにＯＮされる。スイッチ６０１がＯＮされるときにＶｏｕｔが上昇する一方、スイッチ６０３がＯＮされるときにＶｏｕｔが降下する。スイッチ６０１がＯＦＦされてもインダクタ６０２は電流を流し続けようとする。そのため、Ｖｏｕｔを上昇させないために、スイッチ６０３をＯＮしてＶｏｕｔを降下させる。
【００６８】
図８に示す回路では、スイッチ７０３がＯＮされるとＶｉｎがインダクタ７０１に供給される。スイッチ７０３がＯＦＦされるとインダクタ７０１は電流を流し続けようとして、ダイオード７０２側へ電流を供給する。そして、コンデンサ７０４がチャージされる。
【００６９】
図９に示す回路では、スイッチ９０１とスイッチ９０４をＯＮ、スイッチ９０３とスイッチ９０２をＯＦＦすることにより、電流はＢ９０７に流れる。このとき、コンデンサ９０５に電荷が蓄積される。スイッチ９０１とスイッチ９０４をＯＦＦ、スイッチ９０３とスイッチ９０２をＯＮすることにより、電流はＡ９０６に流れる。そして、Ｂ９０７を流れる電流により、コンデンサ９０５はＶｉｎがチャージされている。そのため、Ｖｏｕｔには、Ｖｉｎの２倍の電圧が出力される。
【符号の説明】
【００７０】
１００  画像形成装置
１０５  ２４Ｖ／３．３Ｖ＿ＤＣＤＣコンバータ
１０７  ５Ｖ／３．３Ｖ＿ＬＤΟ
１０８  ＣＩＳ  ＳＷ回路
１０９  ＳＷ回路
１１０  読取部
１１３  センサ部
１１４  ＳＯＣ
１１５  ＡＦＣ
１１９  他のＩＯ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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