(57)【要約】【課題】異なる種類のパターンの底部の位置をほぼ同じに揃える。【解決手段】本実施形態の半導体装置は、複数のメモリセルトランジスタと、ソース側選択ゲートトランジスタと、ドレイン側選択ゲートトランジスタとを有するＮＡＮＤセルユニットを複数備える。ドレイン側選択ゲートトランジスタのドレイン側選択ゲート電極間の間隔は、ソース側選択ゲートトランジスタのソース側選択ゲート電極間の間隔よりも広い。ドレイン側ライナーシリコン窒化膜のうちの半導体基板の上面上の部分の膜厚は、ソース側ライナーシリコン窒化膜のうちの半導体基板の上面上の部分の膜厚よりも薄い。【選択図】図９
2015056478.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に所定間隔を空けて形成され、電荷蓄積層を有する複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの一端に配置されたソース側選択ゲートトランジスタと、前記複数のメモリセルトランジスタの他端に配置されたドレイン側選択ゲートトランジスタとを有するＮＡＮＤセルユニットを複数備え、
前記ＮＡＮＤセルユニットの前記ソース側選択ゲートトランジスタ同士が隣接して配置されると共に、前記ドレイン側選択ゲートトランジスタ同士が隣接して配置され、
前記ドレイン側選択ゲートトランジスタのドレイン側選択ゲート電極間の間隔は、前記ソース側選択ゲートトランジスタのソース側選択ゲート電極間の間隔よりも広く構成され、
前記半導体基板の上面における前記ドレイン側選択ゲート電極間に設けられたビット線コンタクトと、
前記半導体基板の上面における前記ソース側選択ゲート電極間に設けられたソース線コンタクトと、
前記ドレイン側選択ゲート電極間において、前記ドレイン側選択ゲート電極の上面、側壁、前記半導体基板の上面の上に積層形成されたドレイン側ライナーシリコン酸化膜及びドレイン側ライナーシリコン窒化膜と、
前記ソース側選択ゲート電極間において、前記ソース側選択ゲート電極の上面、側壁、前記半導体基板の上面の上に積層形成されたソース側ライナーシリコン酸化膜及びソース側ライナーシリコン窒化膜とを備え、
前記ドレイン側ライナーシリコン窒化膜のうちの前記半導体基板の上面上の部分の膜厚は、前記ソース側ライナーシリコン窒化膜のうちの前記半導体基板の上面上の部分の膜厚よりも薄く形成されていることを特徴とする半導体装置。
【請求項２】
前記ドレイン側ライナーシリコン窒化膜のうちの前記ドレイン側選択ゲート電極の側壁上の部分の膜厚は、前記ソース側ライナーシリコン窒化膜のうちの前記ソース側選択ゲート電極の側壁上の部分の膜厚よりも薄く形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ビット線コンタクトは穴状であり、前記ソース線コンタクトは溝状であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ビット線コンタクトのうちの前記半導体基板の表面を堀った部分の深さ寸法は、前記ソース線コンタクトのうちの前記半導体基板の表面を堀った部分の深さ寸法と同じであることを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介して導電層を形成する工程と、
前記導電層を複数に分断して、複数のメモリセルトランジスタのゲート電極と、ドレイン側選択ゲートトランジスタのドレイン側選択ゲート電極と、ソース側選択ゲートトランジスタのソース側選択ゲート電極とを形成し、前記ドレイン側選択ゲート電極間の間隔を、前記ソース側選択ゲート電極間の間隔よりも広く構成する工程と、
前記ドレイン側選択ゲート電極の上面、側壁、前記半導体基板の上面の上、並びに、前記ソース側選択ゲート電極の上面、側壁、前記半導体基板の上面の上にライナーシリコン酸化膜を形成する工程と、
前記ライナーシリコン酸化膜の上にライナーシリコン窒化膜を形成する工程と、
前記ライナーシリコン窒化膜のうちの前記ドレイン側選択ゲート電極間の前記半導体基板の上面上の部分の膜厚を、前記ライナーシリコン窒化膜のうちの前記ソース側選択ゲート電極間の前記半導体基板の上面上の部分の膜厚よりも薄くする工程と、
前記ライナーシリコン窒化膜の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を平坦化する工程と、
前記ドレイン側選択ゲート電極間において前記層間絶縁膜、前記ライナーシリコン窒化膜及び前記ライナーシリコン酸化膜を貫通するビット線コンタクト用の開口部と、前記ソース側選択ゲート電極間において前記層間絶縁膜、前記ライナーシリコン窒化膜及び前記ライナーシリコン酸化膜を貫通するソース線コンタクト用の開口部とを同時に開口する工程と、
前記ビット線コンタクト用の開口部及び前記ソース線コンタクト用の開口部に導体を埋め込む工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の開発において、大容量化・低コストを達成するため素子の微細化が年々進められている。例えばＮＡＮＤ型フラッシュメモリ装置においても、ビット線やワード線といった各配線ピッチの微細化が進行している。このようなフラッシュメモリ装置の場合、ドレイン側のコンタクト（ビット線コンタクト）として例えばホール（ＣＢ）を使用し、ソース側のコンタクト（ソース線コンタクト）として例えば溝配線（ＬＩ）を使用したものがある。
【０００３】
上記構成のフラッシュメモリ装置を製造する場合において、ビット線コンタクトのホールパターンとソース線コンタクトの溝パターンを同時に開口する加工を行う際には、ＲＩＥ（Reactive Ion Etching）法を用いて加工する場合がある。ＲＩＥ法の場合、一般的にホールパターンよりも溝パターンの方がエッチングレートが高くなる（即ち、ホールパターンの孔径や面積等が大きいほどエッチングレートが高くなる）。このため、ビット線コンタクトのホールパターンと、ソース線コンタクトの溝パターンを同時に開口する場合、溝パターンの深さが深くなる傾向がある。そのため、ソース線コンタクト底のシリコン基板の削れ量が増大する。このようにシリコン基板の削れ量が増大すると、ジャンクションリークが発生する可能性がある。これに対して、溝パターンの深さを適切な量に調整すると、反対にホールパターンの深さが浅くなり、ホールパターンが未開口になるおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８３８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、異なる種類のパターンの底部の位置をほぼ同じに揃えた半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、半導体基板上に所定間隔を空けて形成され、電荷蓄積層を有する複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの一端に配置されたソース側選択ゲートトランジスタと、前記複数のメモリセルトランジスタの他端に配置されたドレイン側選択ゲートトランジスタとを有するＮＡＮＤセルユニットを複数備える。そして、前記ＮＡＮＤセルユニットの前記ソース側選択ゲートトランジスタ同士が隣接して配置されると共に、前記ドレイン側選択ゲートトランジスタ同士が隣接して配置される。前記ドレイン側選択ゲートトランジスタのドレイン側選択ゲート電極間の間隔は、前記ソース側選択ゲートトランジスタのソース側選択ゲート電極間の間隔よりも広く構成される。前記半導体基板の上面における前記ドレイン側選択ゲート電極間に設けられたビット線コンタクトと、前記半導体基板の上面における前記ソース側選択ゲート電極間に設けられたソース線コンタクトとを備える。前記ドレイン側選択ゲート電極間において、前記ドレイン側選択ゲート電極の上面、側壁、前記半導体基板の上面の上に積層形成されたドレイン側ライナーシリコン酸化膜及びドレイン側ライナーシリコン窒化膜を備える。前記ソース側選択ゲート電極間において、前記ソース側選択ゲート電極の上面、側壁、前記半導体基板の上面の上に積層形成されたソース側ライナーシリコン酸化膜及びソース側ライナーシリコン窒化膜を備える。前記ドレイン側ライナーシリコン窒化膜のうちの前記半導体基板の上面上の部分の膜厚は、前記ソース側ライナーシリコン窒化膜のうちの前記半導体基板の上面上の部分の膜厚よりも薄く形成されている。
【０００７】
本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を複数に分断して、複数のメモリセルトランジスタのゲート電極と、ドレイン側選択ゲートトランジスタのドレイン側選択ゲート電極と、ソース側選択ゲートトランジスタのソース側選択ゲート電極とを形成し、前記ドレイン側選択ゲート電極間の間隔を、前記ソース側選択ゲート電極間の間隔よりも広く構成する工程とを備える。そして、前記ドレイン側選択ゲート電極の上面、側壁、前記半導体基板の上面の上、並びに、前記ソース側選択ゲート電極の上面、側壁、前記半導体基板の上面の上にライナーシリコン酸化膜を形成する工程と、前記ライナーシリコン酸化膜の上にライナーシリコン窒化膜を形成する工程とを備える。前記ライナーシリコン窒化膜のうちの前記ドレイン側選択ゲート電極間の前記半導体基板の上面上の部分の膜厚を、前記ライナーシリコン窒化膜のうちの前記ソース側選択ゲート電極間の前記半導体基板の上面上の部分の膜厚よりも薄くする工程を備える。前記ライナーシリコン窒化膜の上に層間絶縁膜を形成する工程と、前記層間絶縁膜を平坦化する工程とを備える。前記ドレイン側選択ゲート電極間において前記層間絶縁膜、前記ライナーシリコン窒化膜及び前記ライナーシリコン酸化膜を貫通するビット線コンタクト用の開口部と、前記ソース側選択ゲート電極間において前記層間絶縁膜、前記ライナーシリコン窒化膜及び前記ライナーシリコン酸化膜を貫通するソース線コンタクト用の開口部とを開口する工程を備える。更に、前記ビット線コンタクト用の開口部及び前記ソース線コンタクト用の開口部に導体を埋め込む工程を備える。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図の一例
【図２】（ａ）はメモリセル領域の一部（ドレイン側選択ゲートトランジスタの周辺）のレイアウトパターンを示す模式的な平面図の一例、（ｂ）はメモリセル領域の一部（ソース側選択ゲートトランジスタの周辺）のレイアウトパターンを示す模式的な平面図の一例、（ｃ）は周辺回路領域の一部のレイアウトパターンを示す模式的な平面図の一例
【図３】（ａ）は製造途中における図２（ａ）のＡ−Ａ線に沿って示す模式的な断面図の一例（その１）、（ｂ）は製造途中における図２（ｂ）のＢ−Ｂ線に沿って示す模式的な断面図の一例（その１）、（ｃ）は製造途中における図２（ｃ）のＣ−Ｃ線に沿って示す模式的な断面図の一例（その１）
【図４】製造途中における図３相当図（その２）
【図５】製造途中における図３相当図（その３）
【図６】製造途中における図３相当図（その４）
【図７】製造途中における図３相当図（その５）
【図８】製造途中における図３相当図（その６）
【図９】製造途中における図３相当図（その７）
【図１０】製造途中における図３相当図（その８）
【図１１】製造途中における図３相当図（その９）
【図１２】製造途中における図３相当図（その１０）
【図１３】製造途中における図３相当図（その１１）
【図１４】製造途中における図３相当図（その１２）
【図１５】製造途中における図３相当図（その１３）
【図１６】製造途中における図３相当図（その１４）
【図１７】第２実施形態を示すものであり、製造途中における図３相当図（その１）
【図１８】製造途中における図３相当図（その２）
【図１９】製造途中における図３相当図（その３）
【図２０】製造途中における図３相当図（その４）
【図２１】製造途中における図３相当図（その５）
【図２２】製造途中における図３相当図（その６）
【図２３】製造途中における図３相当図（その７）
【図２４】製造途中における図３相当図（その８）
【図２５】製造途中における図３相当図（その９）
【発明を実施するための形態】
【０００９】
以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
（第１実施形態）
まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図の一例である。
【００１１】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１２】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１３】
図２（ａ）、（ｂ）はメモリセル領域の一部のレイアウトパターンを示し、図２（ｃ）は周辺回路領域の一部のレイアウトパターンを示す。図２（ａ）、（ｂ）において、半導体基板としてのシリコン基板１に、図２（ａ）、（ｂ）中Ｙ方向に沿って延びる素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２（ａ）、（ｂ）中Ｘ方向に所定間隔で複数本形成されている。これによって、図２（ａ）、（ｂ）中Ｙ方向に沿って延びる素子領域３が図２（ａ）、（ｂ）中Ｘ方向に分離形成されている。メモリセルトランジスタのワード線ＷＬは、素子領域３と直交する方向（図２（ａ）、（ｂ）中Ｘ方向）に沿って延びるように形成されると共に、図２（ａ）、（ｂ）中Ｙ方向に所定間隔で複数本形成されている。この場合、ワード線ＷＬと素子領域３は、格子状に形成されており、例えばワード線ＷＬ３２本を一組とするＮＡＮＤ列を形成している。
【００１４】
また、ＮＡＮＤ列の両端には、それぞれ一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１、ＳＧＬ２が形成されている。一対の選択ゲート線ＳＧＬ１がドレイン側であり、一対の選択ゲート線ＳＧＬ２がソース側である。一対の選択ゲート線ＳＧＬ１間の素子領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ビット線コンタクトＣＢは、ホール配置をビット線方向（Ｙ方向）にずらして３列に配置されており、所謂３連チドリ配置される構成となっている。ビット線コンタクトＣＢは、長径がビット線方向に延びる楕円形状のホール状パターンで構成されている。なお、ホール配置をビット線方向（Ｙ方向）にずらして２列に配置した構造であっても良いし、４列以上配置した構造であっても良い。
【００１５】
また、一対の選択ゲート線ＳＧＬ２間の素子領域３にはソース線コンタクトＣＳがそれぞれ形成されている。ソース線コンタクトＣＳは、ビット線コンタクトＣＢとは異なり、ライン状の１本の溝パターンからなるワード線方向に延びるライン状パターン、即ち、溝配線ＬＩ（Local Interconnect)で構成されている。
【００１６】
また、上記構成の場合、ＮＡＮＤ列をひとつおきにソース/ドレイン反転させて、ビット線コンタクトＣＢおよびソース線コンタクトＣＳを隣接ＮＡＮＤ列間で共用し、繰り返し配置することにより、セルアレイを形成している。また、ワード線ＷＬと交差する素子領域３上にはメモリセルトランジスタのゲート電極ＭＧが形成され、選択ゲート線ＳＧＬ１、２と交差する素子領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１７】
そして、上記構成においては、ドレイン側選択ゲートトランジスタのドレイン側選択ゲート電極ＳＧ間の間隔Ｗ１は、ソース側選択ゲートトランジスタのソース側選択ゲート電極ＳＧ間の間隔Ｗ２よりも広くなるように構成されている。
【００１８】
また、図２（ｃ）に示すように、シリコン基板１に、素子形成領域である素子領域３を囲むように素子分離領域としてのＳＴＩ２が形成されている。素子領域３の上には、周辺トランジスタのゲート電極ＰＧが形成されている。ゲート電極ＰＧの図２（ｃ）中の右方部には、ゲート電極ＰＧの下部電極を構成する浮遊ゲート電極ＦＧの上部が露出するようになっている。
【００１９】
そして、素子領域３の上部に第１のコンタクトＣ１が形成され、ゲート電極ＰＧの上部に第２のコンタクトＣ２が形成され、浮遊ゲート電極ＦＧの上部に第３のコンタクトＣ３が形成されている。ここで、素子領域３を領域Ａ１、ゲート電極ＰＧを領域Ａ２、下部電極の部分を領域Ａ３とする。
【００２０】
図１６（ａ）は、図２（ａ）のＡ−Ａ線に沿って示すドレイン側のメモリセル領域の模式的な断面図の一例であり、図１６（ａ）は、図２（ｂ）のＢ−Ｂ線に沿って示すソース側のメモリセル領域の模式的な断面図の一例である。図１６（ｃ）は、図２（ｃ）のＣ−Ｃ線に沿って示す周辺トランジスタ領域の模式的な断面図の一例である。
【００２１】
図１６（ａ）、（ｂ）に示すように、半導体基板としての例えばシリコン基板１の上面には、ゲート絶縁膜としてのゲート酸化膜５が形成されている。このゲート酸化膜５の上面には、複数のメモリセルトランジスタのゲート電極ＭＧが所定間隔を空けて形成され、前記複数のメモリセルトランジスタのゲート電極ＭＧの一端には、ソース側選択ゲートトランジスタの選択ゲート電極ＳＧが配置され、前記複数のメモリセルトランジスタのゲート電極ＭＧの他端には、ドレイン側選択ゲートトランジスタの選択ゲート電極ＳＧが配置された構成を有するＮＡＮＤセルユニットが複数備わる。ＮＡＮＤセルユニットのソース側選択ゲートトランジスタの選択ゲート電極ＳＧ同士が隣接して配置されると共に、ドレイン側選択ゲートトランジスタの選択ゲート電極ＳＧ同士が隣接して配置される。前記ドレイン側選択ゲートトランジスタのドレイン側選択ゲート電極ＳＧ間の間隔は、前記ソース側選択ゲートトランジスタのソース側選択ゲート電極ＳＧ間の間隔よりも広く構成される。
【００２２】
メモリセルのゲート電極ＭＧは、浮遊ゲート電極ＦＧ用のポリシリコン膜（電荷蓄積層）６、ＯＮＯ膜やＮＯＮＯＮ膜等からなる電極間絶縁膜（インターポリ絶縁膜）７、制御ゲート電極ＣＧ用のポリシリコン膜８及びタングステン膜９、キャップ膜１０を順次積層して形成される。ドレイン側選択ゲートトランジスタ及びソース側選択ゲートトランジスタの選択ゲート電極ＳＧは、メモリセルのゲート電極ＭＧの構成材料と同様の材料でほぼ同様の構造をなしているが、電極間絶縁膜７の中央に開口が形成されており、当該開口を通じて浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとが一体形成されたゲート電極として構成される。
【００２３】
ゲート電極ＭＧ及び選択ゲート電極ＳＧは、層６〜１０が図１６（ａ）、（ｂ）中の左右方向に複数に分断されることによって形成される。シリコン基板１の表層における選択ゲート電極ＳＧ間には拡散層ＤＦが形成される。また、シリコン基板１の表層におけるゲート電極ＭＧ間及びゲート電極ＭＧと選択ゲート電極ＳＧとの間にも拡散層（図示しない）が形成される。これら拡散層がソース／ドレイン領域となる。
【００２４】
ゲート電極ＭＧの側壁及び上面、並びに、選択ゲート電極ＳＧの側壁及び上面には、スぺーサ用のシリコン酸化膜１１が形成される。ゲート電極ＭＧ間及びゲート電極ＭＧと選択ゲート電極ＳＧとの間には、エアギャップＡＧが形成される。選択ゲート電極ＳＧ間、シリコン酸化膜１１上には、ライナーシリコン酸化膜１２が形成される。ライナーシリコン酸化膜１２の上には、ライナーシリコン窒化膜１３が形成される。ライナーシリコン窒化膜１３の膜厚は、ビット線コンタクトＣＢ形成用の凹部１５（図９参照）内の底面及び側面、選択ゲート電極ＳＧの上面、ゲート電極ＭＧの上面の部分が薄く形成される。即ち、ドレイン側のライナーシリコン窒化膜１３のうちのシリコン基板１の上面上の部分の膜厚は、ソース側のライナーシリコン窒化膜１３のうちのシリコン基板１の上面上の部分の膜厚よりも薄く形成されている。ライナーシリコン窒化膜１３の上には、第１層間絶縁膜（例えばＮＳＧ（none-doped silicate glass）膜）１７が形成される。
【００２５】
また、選択ゲート電極ＳＧ上のシリコン酸化膜１１の膜厚は、ゲート電極ＭＧ上のシリコン酸化膜１１の膜厚よりも厚い。ここで、選択ゲート電極ＳＧ上において、ドレイン側のライナーシリコン窒化膜１３の膜厚は、ソース側のライナーシリコン窒化膜１３の膜厚よりも薄い。また、ドレイン側のライナーシリコン窒化膜１３は、選択ゲート電極ＳＧ上で膜厚が薄くなっている。なお、ドレイン側のライナーシリコン窒化膜１３は、ゲート電極ＭＧ上で一部の膜厚が薄くなっていても良い。
【００２６】
図１６（ｃ）に示すように、周辺回路領域のゲート電極ＰＧも、メモリセルのゲート電極ＭＧとほぼ同様に構成され、浮遊ゲート電極ＦＧ用のポリシリコン膜６、電極間絶縁膜７、制御ゲート電極ＣＧ用のポリシリコン膜８及びタングステン膜９、キャップ膜１０を順次積層して形成される。シリコン基板１の表層における素子領域Ａ１（ゲート電極ＰＧ間）には、拡散層ＤＦが形成される。ゲート電極ＰＧの領域Ａ１側の側壁及び上面には、スぺーサ用のシリコン酸化膜１１が形成される。領域Ａ１のシリコン基板１の上面、シリコン酸化膜１１上、ゲート電極ＰＧの領域Ａ２側の側壁、領域Ａ３のポリシリコン膜６の上面には、ライナーシリコン酸化膜１２が形成される。ライナーシリコン酸化膜１２の上には、ライナーシリコン窒化膜１３が形成される。ライナーシリコン窒化膜１３の上には、第１層間絶縁膜１７が形成される。
【００２７】
また、図１６（ａ）に示すように、ドレイン側の選択ゲートＳＧ間には、ビット線コンタクトＣＢ形成用のホール１９がシリコン基板１の上面に達するように形成される。このホール１９内には、バリアメタル２６及びタングステン膜２７が形成される。そして、図１７（ｂ）に示すように、ソース側の選択ゲートＳＧ間には、ソース線コンタクトＣＳ形成用の溝２０がシリコン基板１の上面に達するように形成される。この溝２０内には、バリアメタル２６及びタングステン膜２７が形成される。
【００２８】
更に、図１６（ｃ）に示すように、周辺回路領域の３つの領域Ａ１、Ａ２、Ａ３には、周辺回路領域の３つのコンタクトＣ１、Ｃ２、Ｃ３形成用のホール２１、２２、２３が形成される。ホール２１は、シリコン基板１の上面に達するように形成される。ホール２２は、タングステン膜９に達するように形成される。ホール２３は、ポリシリコン膜６に達するように形成される。ホール２１、２２、２３内には、バリアメタル２６及びタングステン膜２７が形成される。また、ドレイン側のライナーシリコン窒化膜１３のうちのシリコン基板１の上面上の部分の膜厚は、周辺回路領域の領域Ａ１におけるライナーシリコン窒化膜１３の膜厚よりも薄く形成されている。
【００２９】
次に、上記したＮＡＮＤ型フラッシュメモリ装置のゲート形成からビット線コンタクトＣＢ、ソース線コンタクトＣＳ、及び、周辺トランジスタの各コンタクトＣ１、Ｃ２、Ｃ３形成までの製造工程について、図３ないし図１６を参照して説明する(前後の工程の説明は省略する)。尚、図３（ａ）ないし図１６（ａ）は、ビット線コンタクトＣＢの周辺部分の断面図（図２（ａ）中のＡ−Ａ線に沿う断面図）である。図３（ｂ）ないし図１６（ｂ）は、ソース線コンタクトＣＳの周辺部分の断面図（図２（ｂ）中のＢ−Ｂ線に沿う断面図）である。図３（ｃ）ないし図１６（ｃ）は、周辺トランジスタの各コンタクトＣ１、Ｃ２、Ｃ３の周辺部分の断面図（図２（ｃ）中のＣ−Ｃ線に沿う断面図）である。
【００３０】
まず、図３に示すように、半導体基板としてのシリコン基板１上に、ゲート酸化膜５、例えば、浮遊ゲート電極ＦＧ用のポリシリコン膜（電荷蓄積層）６、ＯＮＯ膜やＮＯＮＯＮ膜等からなる電極間絶縁膜（インターポリ絶縁膜）７、制御ゲート電極ＣＧ用のポリシリコン膜８及びタングステン膜９、キャップ膜１０を順次積層形成する。そして、フォトリソグラフィ法およびＲＩＥ法を用いて、メモリセルトランジスタのゲート電極ＭＧ及び選択ゲート電極ＳＧ、並びに、周辺トランジスタのゲート電極ＰＧの電極分離を行なう。この構成の場合、メモリセルトランジスタのゲート電極ＭＧ間、及び、ゲート電極ＭＧと選択ゲート電極ＳＧとの間には、エアギャップＡＧを設けることができる。更に、スぺーサ用のシリコン酸化膜１１を形成する（図３はシリコン酸化膜１１形成後の状態を示す）。ここで、シリコン酸化膜１１の成膜条件を調整して、ゲート電極ＭＧ間及びゲート電極ＭＧと選択ゲート電極ＳＧとの間にエアギャップＡＧを形成しつつ、スぺーサ用のシリコン酸化膜１１を形成することもできる。
【００３１】
続いて、図４（ｃ）に示すように、フォトリソグラフィ法およびＲＩＥ法を用いて、周辺トランジスタの領域Ａ３のゲート電極ＰＧを除去する。例えば、制御ゲート電極ＣＧ用のポリシリコン膜８及びタングステン膜９、キャップ膜１０を除去して、電極間絶縁膜７の上面を露出する開口Ｋ１を形成する。ここで、開口Ｋ１は、ゲート電極ＰＧの制御ゲート電極ＣＧ用のポリシリコン膜８及びタングステン膜９、キャップ膜１０側面も露出させている。なお、選択ゲート電極ＣＧ間のシリコン基板１の上面が掘り下げられ、段差Ｄ１（図５参照）が形成される場合がある。
【００３２】
この後、図５に示すように、異方性のＲＩＥ法を用いて、シリコン酸化膜１１をエッチングする。その結果、シリコン酸化膜１１のうちのメモリセル領域の一対の選択ゲート電極ＳＧ間の部分を除去すると共に、シリコン酸化膜１１のうちの周辺トランジスタのシリコン基板１の上面を露出させる。同時に、周辺トランジスタのゲート電極ＰＧのうちの電極間絶縁膜７の右側部分を除去して浮遊ゲート電極ＦＧ用のポリシリコン膜６の上面の右側部分を露出させることができる。
【００３３】
図６に示すように、選択ゲート電極ＳＧ間、シリコン酸化膜１１上、開口Ｋ１により露出したゲート電極ＰＧの側面及び浮遊ゲート電極ＦＧ上にライナーシリコン酸化膜１２を形成する。ここで、ライナーシリコン酸化膜１２は選択ゲート電極ＳＧ間を完全に埋めない膜厚で形成する。続いて、図７に示すように、ライナーシリコン酸化膜１２の上に、膜厚が例えば３０〜４０ｎｍ程度のライナーシリコン窒化膜１３を形成する。ここで、ライナーシリコン窒化膜１３は選択ゲート電極ＳＧ間を完全に埋めない膜厚で形成する。
【００３４】
この後、レジスト１４（図８参照）を形成する。そして、フォトリソグラフィ法を用いて、ドレイン部、即ち、ビット線コンタクトＣＢを形成するための凹部１５に対応するように開口する開口部１４ａをレジスト１４に形成する（図８（ａ）参照）。この場合、上記開口部１４ａは、シリコン基板１の表面におけるビット線コンタクトＣＢを囲む選択ゲートトランジスタの選択ゲート電極ＳＧ間の部位に対応している。なお、ソース部、即ち、ソース線コンタクトＣＳを形成するための凹部１６は、レジスト１４でカバーされている（図８（ｂ）参照）。また、周辺トランジスタの各コンタクトＣ１、Ｃ２、Ｃ３を形成する領域Ａ１〜Ａ３も、レジスト１４でカバーされている（図８（ｃ）参照）。
【００３５】
続いて、ＲＩＥ法を用いて、ドレイン部、即ち、ビット線コンタクトＣＢ形成用の凹部１５内の底面及び側面、選択ゲート電極ＳＧの上面、ゲート電極ＭＧの上面の部分に形成されているライナーシリコン窒化膜１３の膜厚を薄くする加工を行う（図９（ａ）参照）。この場合、ビット線コンタクトＣＢ形成用の凹部１５内の底面、選択ゲート電極ＳＧの上面、ゲート電極ＭＧの上面の部分のライナーシリコン窒化膜１３の膜厚は、例えば１５ｎｍ程度薄くなるように加工される。即ち、図９（ａ）に示す薄く加工したライナーシリコン窒化膜１３の膜厚寸法をｄ１とし、図８（ａ）に示す加工前のライナーシリコン窒化膜１３の膜厚寸法をｄ２としたとき、寸法（ｄ２−ｄ１）が１５ｎｍ程度になるように加工する。尚、凹部１５内の側面の部分のライナーシリコン窒化膜１３の膜厚は、例えば１０ｎｍ程度薄くなるように加工される。図９は、レジスト１４を除去した状態を示す。
【００３６】
なお、この工程に前後して、選択ゲートＳＧ間に拡散層ＤＦを形成する。
次に、図１０に示すように、ライナーシリコン窒化膜１３の上に、第１層間絶縁膜として例えばＮＳＧ（none-doped silicate glass）膜１７を形成する。この後、図１１に示すように、ＣＭＰ(chemical mechanical polish)法を用いて、ＮＳＧ膜１７の上面を平坦化処理する。
【００３７】
続いて、リソグラフィ法を用いて各種のコンタクトパターン、即ち、ビット線コンタクトＣＢ用のホールパターン（ドレイン部）と、ソース線コンタクトＣＳ用の溝パターン（ソース部）と、周辺回路領域の３つのコンタクトＣ１、Ｃ２、Ｃ３用のホールパターンとを形成し、その後、ＲＩＥ法を用いて第１層間絶縁膜（ＮＳＧ膜）１７を加工する（図１２参照）。この工程において、シリコン窒化膜がエッチングされにくい条件でエッチングを行う。その結果、ライナーシリコン窒化膜１３の上面でそれぞれのホール底部を合わせることができる。なお、ホール２２の底部はエッチングの条件を調整することにより、タングステン膜９の上面に位置するようにする。
【００３８】
この後、リソグラフィ法を用いて、ソース線コンタクトＣＳ用のライン状の溝２０の上部に配線層用の溝部２４と、周辺回路領域の第１のコンタクトＣ１のホール２１の上部に配線層用の溝部２５とを形成するためのパターンを形成し、その後、ＲＩＥ法を用いて第１層間絶縁膜１７を加工する（図１３参照）。これにより、ソース線コンタクトＣＳ用のライン状の溝２０の上部に配線層用の溝部２４が形成され（図１３（ｂ）参照）、周辺回路領域の第１のコンタクトＣ１のホール２１の上部に配線層用の溝部２５が形成される（図１３（ｃ）参照）。なお、第２のコンタクトＣ２、第３のコンタクトＣ３の上に溝部を形成することもできる。
【００３９】
次いで、図１４に示すように、ＲＩＥ法を用いて、ビット線コンタクトＣＢ用のホール１９と、ソース線コンタクトＣＳ用のライン状の溝２０と、周辺回路領域の３つのコンタクトＣ１、Ｃ２、Ｃ３用のホール２１、２２、２３とを更に掘り進める加工（２度目の加工）を行う。この加工により、ビット線コンタクトＣＢ用のホール１９のシリコン基板１の表面を少し堀った部分の深さ寸法ｄ３と、ソース線コンタクトＣＳ用のライン状の溝２０のシリコン基板１の表面を少し堀った部分の深さ寸法ｄ４がほぼ同じになる。ここで、ビット線コンタクトＣＢ用のホール１９及びソース線コンタクトＣＳ用のライン状の溝２０の底部は、拡散層ＤＦよりも上に位置している。
【００４０】
この構成において、図９及び図１４に示すように、ビット線コンタクトＣＢ用のホール１９を形成する部分をＢ１とし、ソース線コンタクトＣＳ用のライン状の溝２０を形成する部分をＢ２とする。第１乃至第３のホール２１〜２３が形成される部分Ｂ３とする。上記した構成によれば、部分Ｂ１のライナーシリコン窒化膜１３の膜厚を、部分Ｂ２のライナーシリコン窒化膜１３の膜厚よりも薄くして、部分Ｂ１のライナーシリコン窒化膜１３の上面の位置を低くしたので、上記２つの深さ寸法ｄ３、ｄ４をほぼ同じにすることができる。また、ホール２１〜２３の径はホール１９の径よりも大きい。すなわち、コンタクトホール２１〜２３のエッチングレートと溝２０のエッチングレートは同程度となる。その結果、溝２０とホール２１〜２３におけるシリコン基板１の表面を掘った部分の深さはほぼ同じになる。なお、ホールが楕円形の場合は、短径の寸法をホールの径とする。
【００４１】
続いて、ビット線コンタクトＣＢ用のホール１９、ソース線コンタクトＣＳ用のライン状の溝２０、周辺回路領域の３つのコンタクトＣ１、Ｃ２、Ｃ３用のホール２１、２２、２３の各内面及びＴＥＯＳ膜１８の上面の上に、バリアメタル２６を形成する（図１６参照）。この後、バリアメタル２６の上に例えばタングステン膜２７を形成し、ホール１９、２１、２２、２３、溝２０内に導体（Ｗ）を埋め込む（図１６参照）。更に、図１７に示すように、ＣＭＰ法を用いて、第１層間絶縁膜１７の上面が露出するまでタングステン膜２７を加工する。これにより、ビット線コンタクトプラグ、ワード線コンタクトプラグ、周辺回路領域のコンタクトプラグが形成される。尚、この後は、図示しないが、上層への多層配線プロセスへ続く構成となっている。
【００４２】
上述した第１実施形態によれば、図９に示すように、ビット線コンタクトＣＢ形成用の凹部１５内の底面及び側面、選択ゲート電極ＳＧの上面、ゲート電極ＭＧの上面の部分に形成されているライナーシリコン窒化膜１３の膜厚を薄くする加工を行なったので、部分Ｂ１のライナーシリコン窒化膜１３の上面の位置を、部分Ｂ２及び部分Ｂ３のライナーシリコン窒化膜１３の上面の位置よりも低下させることができる。即ち、図１１に示すように第１層間絶縁膜１７の上面から部分Ｂ１のライナーシリコン窒化膜１３の上面までの距離は、第１層間絶縁膜１７の上面から部分Ｂ２、部分Ｂ３のライナーシリコン窒化膜１３の上面までの距離よりも長くできる。故に、ビット線コンタクトＣＢのホール１９及びソース線コンタクトＣＳ用のライン状の溝２０の図１２に示す加工時に、ホール１９を溝２０よりも掘り下げておくことができる。これにより、図１４に示す加工時におけるマイクロローディング効果の影響を小さくすることができ、パターン差によるホール１９及び溝２０の深さの差（掘り量の差）を解消することができる。なお、図１４におけるライナーシリコン窒化膜１３及びライナーシリコン酸化膜１２のエッチングにおいては、これらの膜の膜厚が薄いのでマイクロローディング効果の影響は小さい。即ち、図１４に示すように、ビット線コンタクトＣＢ用のホール１９と、ソース線コンタクトＣＳ用のライン状の溝２０とを更に掘り進める２度目の加工を行うと、ビット線コンタクトＣＢ用のホール１９のシリコン基板１の表面を少し堀った部分の深さ寸法ｄ３と、ソース線コンタクトＣＳ用のライン状の溝２０のシリコン基板１の表面を少し堀った部分の深さ寸法ｄ４がほぼ同じになる。このため、異なるパターン、即ち、ホール１９と溝２０の加工を行ったときに、異なるパターンの深さをほぼ同じに揃えることができる。従って、溝２０の方のシリコン基板１の削り量が従来構成に比べて大幅に少なくなるので、ジャンクションリークの発生を抑制することができる。
【００４３】
また、周辺回路領域においても、ホール２１におけるシリコン基板１の表面を掘った部分の深さは寸法ｄ３、ｄ４とほぼ同じになる。その結果、周辺回路領域においてもジャンクションリークの発生を抑制することができる。
【００４４】
また、シリコン基板１の上面とライナーシリコン窒化膜１３の上面までの距離は、ソース側よりもビット線側の方が小さい。しかし、図１５に示すエッチング工程において、ソース線コンタクトＣＳ用、第１乃至第３のホール２１〜２３はライン形状または穴径が大きいので、ライナーシリコン窒化膜１３の上面が露出した後は、ビット線コンタクトＣＳ用のホール１９よりもエッチングが進行しやすい。その結果、精度良く、上記２つの深さ寸法ｄ３、ｄ４を合わせることができる。
【００４５】
また、図１２に示すエッチング工程において、ビット線コンタクトＣＢ用のホールは穴径が小さいため、ライナーシリコン窒化膜１３の上面が露出されたとしても、その後のエッチングは進行しにくい。その結果、ホール１９下のライナーシリコン窒化膜１３の膜厚が溝２０の下のライナーシリコン窒化膜１３の膜厚よりも薄くても、ホール１９の下のライナーシリコン窒化膜１３は貫通しにくい。
【００４６】
なお、図１４に示すエッチング工程において、ホール２２の底部はタングステン膜９の上面に位置している。しかし、タングステン膜９とライナーシリコン窒化膜１３やライナーシリコン酸化膜１２とのエッチング比を調整することにより、ホール２２の底部をタングステン膜９中に位置させることができる。
【００４７】
（第２実施形態）
図１７ないし図２５は、第２実施形態を示す。尚、第１実施形態と同一構成には、同一符号を付している。この第２実施形態では、第１実施形態とは異なり、ライナーシリコン窒化膜１３の膜厚を薄くする加工をしないプロセスで、ビット線コンタクトＣＢ用のホール２９、ソース線コンタクトＣＳ用のライン状の溝３０、周辺回路領域の３つのコンタクトＣ１、Ｃ２、Ｃ３用のホール３１、３２、３３を形成する。この第２実施形態のプロセスについて、以下、具体的に説明する。
【００４８】
第２実施形態においては、まず、第１実施形態の図３ないし図７までの工程を、第１実施形態と同様に実行する。そして、図７の工程（ライナーシリコン窒化膜１３の形成工程）の後は、図１７に示すように、ライナーシリコン窒化膜１３の上に、第１層間絶縁膜として例えばＮＳＧ膜１７を形成し、更に、その上に第２層間絶縁膜として例えばＴＥＯＳ膜１８を形成する。この後、図１８に示すように、ＣＭＰ法を用いて、第１層間絶縁膜１７の上面を平坦化処理する。
【００４９】
続いて、リソグラフィ法を用いて各種のコンタクトパターン、即ち、ビット線コンタクトＣＢ用のホールパターンと、ソース線コンタクトＣＳ用の溝パターンと、周辺回路領域の３つのコンタクトＣ１、Ｃ２、Ｃ３用のホールパターンとを形成し、その後、ＲＩＥ法を用いて第１層間絶縁膜１７を加工する（図１９参照）。これにより、図１９に示すように、ビット線コンタクトＣＢ用のホール２９と、ソース線コンタクトＣＳ用のライン状の溝３０と、周辺回路領域の３つのコンタクトＣ１、Ｃ２、Ｃ３用のホール３１、３２、３３とが形成される。
【００５０】
この構成の場合、ビット線コンタクトＣＢ用のホール２９は、ライナーシリコン窒化膜１３（膜厚が薄く加工されていない）の上面で止まるように形成されている。ソース線コンタクトＣＳ用のライン状の溝３０も、ライナーシリコン窒化膜１３の上面に達するように形成されている。周辺回路領域の３つのコンタクトＣ１、Ｃ２、Ｃ３用のホール３１、３２、３３については、第１のコンタクトＣ１のホール３１は、ライナーシリコン窒化膜１３の上面に達するように形成されている。第２のコンタクトＣ２のホール３２は、ライナーシリコン窒化膜１３、シリコン酸化膜１１、キャップ膜１０を貫通し、タングステン膜９の上面に達するように形成されている。第３のコンタクトＣ３のホール３３は、ライナーシリコン窒化膜１３の上面に達するように形成されている。なお、ホール２９、３１、３３、溝３０によって露出されたライナーシリコン窒化膜１３の上面は窪んでいる場合がある。
【００５１】
この後、リソグラフィ法を用いて、ソース線コンタクトＣＳ用のライン状の溝３０の上部に配線層用の溝部３４と、周辺回路領域の第１のコンタクトＣ１のホール３１の上部に配線層用の溝部３５とを形成するためのパターンを形成し、その後、ＲＩＥ法を用いて第１層間絶縁膜１７を加工する（図２０参照）。
【００５２】
この後、レジスト３６を形成する（図２１参照）。そして、図２１に示すように、フォトリソグラフィ法を用いて、ドレイン部、即ち、ビット線コンタクトＣＢを形成するための部分に対応するように開口する開口部３６ａをレジスト３６に形成する。この場合、上記開口部３６ａは、シリコン基板１の表面におけるビット線コンタクトＣＢを囲む選択ゲートトランジスタの選択ゲート電極ＳＧと、この選択ゲート電極ＳＧに隣接するメモリセルトランジスタのゲート電極ＭＧとに対応している。なお、ソース部、即ち、ソース線コンタクトＣＳ用のライン状の溝３０及びその周辺部分は、レジスト３６でカバーされている（図２１（ｂ）参照）。また、周辺回路領域の３つのコンタクトＣ１、Ｃ２、Ｃ３用のホール３１、３２、３３及びその周辺部分は、レジスト３６でカバーされている（図２１（ｃ）参照）。
【００５３】
続いて、図２２（ａ）に示すように、ＲＩＥ法を用いて、ドレイン部、即ち、ビット線コンタクトＣＢ形成用のホール２９を更に掘り進める加工（先堀りする加工）を行う。この場合、ビット線コンタクトＣＢ形成用のホール２９は、ライナーシリコン窒化膜１３を貫通し、ライナーシリコン酸化膜１２を貫通し、シリコン基板１の上面に達するように加工される。この後、レジスト３６を除去すると、図２２に示す構成が得られる。
【００５４】
次に、図２３に示すように、ＲＩＥ法を用いて、ビット線コンタクトＣＢ用のホール２９と、ソース線コンタクトＣＳ用のライン状の溝３０と、周辺回路領域の３つのコンタクトＣ１、Ｃ２、Ｃ３用のホール３１、３２、３３とを更に掘り進める加工を行う。この加工により、ビット線コンタクトＣＢ用のホール２９のシリコン基板１の表面を少し堀った部分の深さ寸法ｄ５と、ソース線コンタクトＣＳ用のライン状の溝３０のシリコン基板１の表面を少し堀った部分の深さ寸法ｄ６がほぼ同じになる。この場合、ビット線コンタクトＣＢ用のホール２９だけを、図２２の工程で、先に堀り進めるように構成したので、上記２つの深さ寸法ｄ５、ｄ６がほぼ同じになる。
【００５５】
続いて、ビット線コンタクトＣＢ用のホール２９、ソース線コンタクトＣＳ用のライン状の溝３０、周辺回路領域の３つのコンタクトＣ１、Ｃ２、Ｃ３用のホール３１、３２、３３の各内面及びＴＥＯＳ膜１８の上面の上に、バリアメタル２６を形成する（図２４参照）。この後、バリアメタル２６の上に例えばタングステン膜２７を形成し、ホール２９、３１、３２、３３、溝３０内に導体（Ｗ）を埋め込む（図２４参照）。更に、図２５に示すように、ＣＭＰ法を用いて、第１層間絶縁膜１７の上面が露出するまでタングステン膜２７を加工する。これにより、ビット線コンタクトプラグ、ワード線コンタクトプラグ、周辺回路領域のコンタクトプラグが形成される。
【００５６】
尚、上述した以外の第２実施形態の構成は、第１実施形態と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。
（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
【００５７】
上記した第１実施形態では、ビット線コンタクトＣＢ形成用の凹部１５内のライナーシリコン窒化膜１３の膜厚を薄くして、ビット線コンタクトＣＢ形成用の凹部１５内のライナーシリコン窒化膜１３の上面の高さ位置を、ソース線コンタクトＣＳ形成用の凹部１６内のライナーシリコン窒化膜１３の上面の高さ位置よりも低下させるように構成したが、これに限れるものではない。例えば、ライナーシリコン窒化膜１３の膜厚については、ビット線コンタクトＣＢ形成用の凹部１５内とソース線コンタクトＣＳ形成用の凹部１６内を同じにし、ビット線コンタクトＣＢ形成用の凹部１５内のライナーシリコン酸化膜１２の膜厚を、ソース線コンタクトＣＳ形成用の凹部１６内のライナーシリコン酸化膜１２の膜厚よりも薄くする。これにより、ビット線コンタクトＣＢ形成用の凹部１５内のライナーシリコン窒化膜１３の上面の高さ位置を、ソース線コンタクトＣＳ形成用の凹部１６内のライナーシリコン窒化膜１３の上面の高さ位置よりも低下させるように構成しても良い。このように構成しても、第１実施形態とほぼ同じ作用効果を得ることができる。
【００５８】
また、上記第１実施形態では、ビット線コンタクトＣＢ形成用の凹部１５内のライナーシリコン窒化膜１３の膜厚を薄くするに際して、凹部１５内のライナーシリコン窒化膜１３を削って膜厚を薄くするように構成したが、これに代えて、凹部１５内のライナーシリコン窒化膜１３を全部除去し、その後、膜厚が薄いライナーシリコン窒化膜１３を形成するように構成しても良い。
【００５９】
また、上記各実施形態では、ビット線コンタクトＣＢ用のホール１９、２９と、ソース線コンタクトＣＳ用のライン状の溝２０、３０とを同時に開口する加工工程に適用したが、これに限られるものではなく、例えば横断面積が異なるパターン（２種類以上のパターン）のホールを同時に開口する加工工程に適用しても良い。
【００６０】
以上のように、本実施形態の半導体装置によると、異なるパターン、例えば横断面積が異なるホールパターン（ホール１９、２９）と溝パターン（溝２０、２１、３０）等を開口する加工を行ったときに、異なるパターンの深さをほぼ同じに揃えることができる。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
図面中、１はシリコン基板、２はＳＴＩ、３は素子領域、６はポリシリコン膜（電荷蓄積層）、７は電極間絶縁膜、８はポリシリコン膜、１１はシリコン酸化膜、１２はライナーシリコン酸化膜、１３はライナーシリコン窒化膜、１５は凹部、１６は凹部、１７は第１層間絶縁膜、１８はＴＥＯＳ膜、１９はホール、２０は溝、２１は溝、２２はホール、２３はホール、２４は溝部、２５は溝部、２６はバリアメタル、２７はタングステン膜、２９はホール、３０は溝、３１はホール、３２はホール、３３はホール、３４は溝部、３５は溝部である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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