(57)【要約】【課題】内部クロック信号の周期を精度よく制御できる半導体装置を提供する。【解決手段】このＡＤＣでは、Ｎ回の比較が完了したときに非同期逐次比較型ＡＤＣ２５のシーケンスレジスタ４４から出力される信号Ｆ１を使用し、比較期間からサンプリング期間に移行したときに信号Ｆ１およびその遅延信号Ｆ２が出力されているか否かを検出し、検出結果に基づいて、遅延回路７０〜７２の遅延時間を制御して内部クロック信号ＣＬＫＣＯＭＰの周期を制御するための遅延制御信号ＤＣＮＴを生成する。【選択図】図３
2015033123.tif 000002
【特許請求の範囲】
【請求項１】
サンプリング期間に外部アナログ信号をサンプリングし、比較期間に内部クロック信号を生成し、前記内部クロック信号の第１〜第ｎ（ただし、ｎは２以上の整数である）の前縁に同期して第１〜第ｎの比較を行ない、比較結果に基づいて前記外部アナログ信号を複数ビットのデジタル信号に変換する非同期逐次比較型Ａ／Ｄ変換器を備え、
前記非同期逐次比較型Ａ／Ｄ変換器は、それぞれ前記第１〜第ｎの比較が行なわれたことを示す第１〜第ｎの信号を出力するシーケンスレジスタを含み、
さらに、前記比較期間から前記サンプリング期間に移行したときに前記第ｎの信号が出力されているか否かを検出し、検出結果に基づいて前記内部クロック信号の周期を制御する制御回路を備える、半導体装置。
【請求項２】
さらに、前記第ｎの信号を遅延させて第（ｎ＋１）の信号を生成する遅延回路を備え、
前記制御回路は、前記比較期間から前記サンプリング期間に移行したときに前記第ｎおよび第（ｎ＋１）の信号の各々が出力されているか否かを検出し、検出結果に基づいて前記内部クロック信号の周期を制御する、請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、
前記第ｎおよび第（ｎ＋１）の信号が両方とも出力されていない場合は前記内部クロック信号の周期を短くし、
前記第ｎおよび第（ｎ＋１）の信号が両方とも出力されている場合は前記内部クロック信号の周期を長くし、
前記第１の信号が出力されているが前記第２の信号がまだ出力されていない場合は前記内部クロック信号の周期を維持する、請求項２に記載の半導体装置。
【請求項４】
さらに、前記第ｎの信号を遅延させる直列接続された複数の遅延回路を備え、
前記制御回路は、前記比較期間から前記サンプリング期間に移行したときに前記第ｎの信号と前記複数の遅延回路の出力信号との各々が出力されているか否かを検出し、検出結果に基づいて前記内部クロック信号の周期を制御する、請求項１に記載の半導体装置。
【請求項５】
前記制御回路は、
前記第ｎの信号が出力されていない場合は前記内部クロック信号の周期を短くし、
前記第ｎの信号が出力されている場合は前記内部クロック信号の周期を長くする、請求項１に記載の半導体装置。
【請求項６】
前記非同期逐次比較型Ａ／Ｄ変換器は、前記外部アナログ信号をｎビットのデジタル信号に変換する、請求項１に記載の半導体装置。
【請求項７】
前記第ｎの比較は予備の比較であり、
前記非同期逐次比較型Ａ／Ｄ変換器は、前記外部アナログ信号を（ｎ−１）ビットのデジタル信号に変換する、請求項１に記載の半導体装置。
【請求項８】
前記非同期逐次比較型Ａ／Ｄ変換器は、遅延時間の制御が可能な遅延回路を有し、前記サンプリング期間から前記比較期間に移行したことに応じて前記遅延時間に応じた周期の内部クロック信号を生成し、前記第ｎの信号に応答して前記内部クロック信号の生成を停止する内部クロック生成回路を含み、
前記制御回路は、前記遅延回路の遅延時間を制御して前記内部クロック信号の周期を制御する、請求項１に記載の半導体装置。
【請求項９】
前記制御回路は、前記遅延時間を制御するためのサーモメータ形式の遅延制御信号を生成し、
前記遅延時間は、前記サーモメータ形式の遅延制御信号に応じて変化する、請求項８に記載の半導体装置。
【請求項１０】
前記制御回路は、前記遅延時間を制御するためのバイナリ形式の遅延制御信号を生成し、
前記遅延時間は、前記バイナリ形式の遅延制御信号に応じて変化する、請求項８に記載の半導体装置。
【請求項１１】
前記遅延時間の変化量は、前記バイナリ形式の遅延制御信号のビット毎に異なる、請求項１０に記載の半導体装置。
【請求項１２】
前記制御回路は、前記遅延時間を制御するためのバイナリ形式の遅延制御信号を生成し、
さらに、前記バイナリ形式の遅延制御信号をサーモメータ形式の遅延制御信号に変換するデコーダを備え、
前記遅延時間は、前記サーモメータ形式の遅延制御信号に応じて変化する、請求項８に記載の半導体装置。
【請求項１３】
前記サンプリング期間は外部クロック信号が第１の論理レベルである期間であり、
前記比較期間は前記外部クロック信号が第２の論理レベルである期間である、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、たとえば非同期逐次比較型Ａ／Ｄ（Analog/Digital）変換器を備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
同期逐次比較型Ａ／Ｄ変換器は比較的簡単な回路構成で実現可能であるが、Ａ／Ｄ変換過程において複数回振幅するクロック信号が必要である。しかし、高速のシステムチップにおいてシステムクロック信号の数倍〜十数倍の周波数のクロック信号が得られることは稀である。
【０００３】
そのため、遅延回路を用いた自己ループで内部クロック信号を生成し、その内部クロック信号に同期して動作する非同期逐次比較型Ａ／Ｄ変換器が提案されている。たとえば遅延回路を直列接続された複数段のインバータで構成した場合、温度、プロセス、電源電圧などの条件で遅延回路の遅延時間が変動する。遅延時間が過大である場合は、内部クロック信号の周期が過大になり、所望の回数の比較動作を行なえなくなる。また、遅延時間が過小である場合は、周辺回路の動作が追従できなくなる。そこで、特許文献１では、カウンタによって内部クロック信号の立下りエッジの数をカウントし、そのカウント値に基づいて遅延回路の遅延時間を制御する方法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−６１５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１では、内部クロック信号の立下りエッジの数をカウントするので、遅延時間を精度よく制御することができなかった（図１５（ａ）（ｂ）参照）。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、ｎ回の比較が完了したときにシーケンスレジスタから出力される第ｎの信号を使用し、比較期間からサンプリング期間に移行したときに第ｎの信号が出力されているか否かを検出し、検出結果に基づいて内部クロック信号の周期を制御する。
【発明の効果】
【０００８】
前記一実施の形態によれば、内部クロック信号の周期を精度よく制御することができる。
【図面の簡単な説明】
【０００９】
【図１】本願の実施の形態１による無線通信用半導体装置の構成を示すブロック図である。
【図２】図１に示した受信系アナログ回路の構成を示す回路ブロック図である。
【図３】図２に示したＡＤＣの構成を示すブロック図である。
【図４】図３に示した非同期逐次比較型ＡＤＣの構成を示す回路ブロック図である。
【図５】図１〜図４に示したＡＤＣの動作を示すタイムチャートである。
【図６】図４に示したシーケンスレジスタの構成を示す回路ブロック図である。
【図７】図４に示したビット制御レジスタの構成を示す回路ブロック図である。
【図８】図４に示した内部クロック生成回路の構成を示す回路ブロック図である。
【図９】図８に示した遅延回路の構成を示す回路図である。
【図１０】図３に示した遅延制御回路の動作を示す図である。
【図１１】図３に示した遅延制御回路の動作を示す他の図である。
【図１２】図１〜図４に示したＡＤＣの遅延制御動作を示すタイムチャートである。
【図１３】図１〜図４に示したＡＤＣの遅延制御動作を示すタイムチャートである。
【図１４】図１〜図４に示したＡＤＣの遅延制御の限界を説明するためのタイムチャートである。
【図１５】本実施の形態１の比較例における遅延制御の限界を説明するためのタイムチャートである。
【図１６】本願の実施の形態２によるＡＤＣの構成を示す回路ブロック図である。
【図１７】本願の実施の形態３によるＡＤＣの構成を示す回路ブロック図である。
【図１８】本願の実施の形態４によるＡＤＣの構成を示す回路ブロック図である。
【図１９】図１８に示した加減算回路の構成を示す回路ブロック図である。
【図２０】図１９に示した信号Ｆ１，Ｆ２と信号ＡＣ１，ＡＣ０の関係を示す図である。
【図２１】本願の実施の形態５によるＡＤＣの構成を示す回路ブロック図である。
【図２２】図２１に示したＡＤＣの動作を示す図である。
【図２３】本願の実施の形態６によるＡＤＣの構成を示す回路ブロック図である。
【図２４】図２３に示した非同期逐次比較型ＡＤＣの内部クロック生成回路に含まれる遅延回路の構成を示す回路図である。
【図２５】本願の実施の形態７によるＡＤＣに含まれるシーケンスレジスタの構成を示す回路ブロック図である。
【図２６】図２５に示したシーケンスレジスタを含むＡＤＣの動作を示すタイムチャートである。
【図２７】本願の実施の形態８によるＡＤＣの構成を示す回路ブロック図である。
【図２８】図２７に示した加減算回路の構成を示す回路ブロック図である。
【図２９】図２７に示した遅延制御回路の動作を示す図である。
【発明を実施するための形態】
【００１０】
[実施の形態１]
本願の実施の形態１による無線通信用半導体装置１は、図１に示すように、発振器２、受信系アナログ回路３、送信系アナログ回路４、Ａ／Ｄインターフェース回路（ＡＤＩ)５、ＲＦ（radio frequency）コア６、およびＣＰＵ（Central Processing Unit）７を備える。発振器２は、所定周波数の発振信号を生成して受信系アナログ回路３に与える。
【００１１】
受信系アナログ回路３は、ＬＮＡ（Low Noise Amplifier）１０、ミキサ１１、ＢＰＦ（Band-pass filter）１２、ＡＤＣ（analog to digital converter）１３，１４、およびＶＣＯ（Voltage Controlled Oscillator）１５，１６を含む。送信系アナログ回路４は、ＤＡＣ（digital to analog converter）１７，１８、ＬＰＦ（Low-pass filter）１９、ミキサ２０、および電力増幅器２１を含む。
【００１２】
ＶＣＯ１５は、発振器２で生成された発振信号に基づき、局部発振信号を生成してミキサ１１，２０に与える。ＶＣＯ１６は、ＶＣＯ１５で生成された局部発振信号に基づき、クロック信号を生成してＡＤＣ１３，１４に与える。
【００１３】
Ａ／Ｄインターフェース回路５は、アナログ回路３，４とＲＦコア６の間で信号の授受を行なう。ＲＦコア６は、アナログ回路３，４とＣＰＵ７の間で必要な信号処理を行ない、それらの橋渡しの役割を果たす。ＣＰＵ７は、システムクロック信号ＳＣＬＫに同期して演算処理を行なう。
【００１４】
受信時には、アンテナ(図示せず)で受信されたＲＦ信号ＲＦＰ，ＲＦＮは、ＬＮＡ１０で増幅され、ミキサ１１でダウンコンバートされ、ＢＰＦ１２で不要な周波数成分を除去され、ＡＤＣ１３，１４でデジタル信号に変換される。ＡＤＣ１３，１４で生成されたデジタル信号は、Ａ／Ｄインターフェース回路５およびＲＦコア６を介してＣＰＵ７に送られ、たとえば音声信号、画像信号に変換される。
【００１５】
送信時には、ＣＰＵ７により処理されたデジタル信号は、ＤＡＣ１７，１８でアナログ信号に変換され、ＬＰＦ１９で不要な周波数成分を除去され、ミキサ２０でアップコンバートされ、電力増幅器２１で増幅され、アンテナ(図示せず)を介して送信される。
【００１６】
図２は、受信系アナログ回路３の構成を示す回路ブロック図である。なお、図面および説明の簡単化のため、図１では差動信号入出力構成の回路図を示したが図２ではシングルエンド信号入出力構成の回路図を示している。また、Ａ／Ｄインターフェース回路５の図示は省略されている。
【００１７】
図２において、アンテナ２２は、周波数ｆｉｎ（数百ＭＨｚ〜数ＧＨｚ帯）のＲＦ信号を受信する。受信されたＲＦ信号は、ＬＮＡ１０で増幅された後、ミキサ１１ａ，１１ｂに入力される。ミキサ１１ａ，１１ｂは、ＶＣＯ１５により生成される周波数ｆｖｃｏ（数百ＭＨｚ〜数ＧＨｚ帯）の局部発振信号ＣＬＫＭＸを用いてミキシングを行ない、ＲＦ信号を低周波帯（〜数ＭＨｚ）の信号ＶＩ１，ＶＩ２に変換する。
【００１８】
ただし、ミキサ１１ａ，１１ｂの出力信号には所望の信号ＶＩ１，ＶＩ２と異なる周波数帯の信号が含まれるため、ＢＰＦ１２で信号ＶＩ１，ＶＩ２近傍の周波数帯以外の信号を減衰させる。ＢＰＦ３４を通過した信号ＶＩ１，ＶＩ２はそれぞれＡＤＣ１３，１４に入力され、デジタル信号ＤＯ１，ＤＯ２に変換される。
【００１９】
ここでＡＤＣ１３は、非同期逐次比較型ＡＤＣ（ＳＡＲ  ＡＤＣ）２５および遅延制御回路２６を含む。非同期逐次比較型ＡＤＣ２５は、ＶＣＯ１６により生成される周波数ｆｖｃｏ２（数ＭＨｚ〜数十ＭＨｚ）のクロック信号ＣＬＫＩＮに同期してＡ／Ｄ変換を行なう。非同期逐次比較型ＡＤＣ２５は、クロック信号ＣＬＫＩＮが「Ｈ」レベルであるサンプリング期間に信号ＶＩ１をサンプリングし、クロック信号ＣＬＫＩＮが「Ｌ」レベルである比較期間にその信号ＶＩ１を複数ビットのデジタル信号ＤＯ１に変換する。
【００２０】
非同期逐次比較型ＡＤＣ２５は、クロック信号ＣＬＫＩＮが「Ｈ」レベルから「Ｌ」レベルに変化したことに応じて内部クロック信号を生成し、その内部クロック信号に同期してＡ／Ｄ変換を行なう。非同期逐次比較型ＡＤＣ２５は、内部クロック信号の複数の前縁に同期して複数回の比較を行ない、比較結果に基づいて信号ＶＩ１を複数ビットのデジタル信号ＤＯ１に変換する。
【００２１】
内部クロック信号は、遅延回路を用いた自己ループにより非同期逐次比較型ＡＤＣ２５内部で生成される。この遅延回路の遅延時間は、従来技術の説明で述べたように、温度、プロセス、電源電圧などの条件で大きく変動するので、条件変動に応じて遅延時間を制御する回路構成が求められる。本実施の形態１では、逐次比較完了を示す信号Ｆ１とクロック信号ＣＬＫＩＮの立ち上りエッジのタイミングを検知して、自動的に内部クロック生成回路内の遅延回路の遅延時間を制御する遅延制御回路２６が設けられている。
【００２２】
同様にＡＤＣ１４は、非同期逐次比較型ＡＤＣ（ＳＡＲ  ＡＤＣ）２７および遅延制御回路２８を含む。非同期逐次比較型ＡＤＣ２７は、ＶＣＯ１６により生成されるクロック信号ＣＬＫＩＮに同期してＡ／Ｄ変換を行なう。非同期逐次比較型ＡＤＣ２７は、クロック信号ＣＬＫＩＮが「Ｈ」レベルであるサンプリング期間に信号ＶＩ２をサンプリングし、クロック信号ＣＬＫＩＮが「Ｌ」レベルである比較期間にその信号ＶＩ２を複数ビットのデジタル信号ＤＯ２に変換する。
【００２３】
非同期逐次比較型ＡＤＣ２７は、クロック信号ＣＬＫＩＮが「Ｈ」レベルから「Ｌ」レベルに変化したことに応じて内部クロック信号を生成し、その内部クロック信号に同期してＡ／Ｄ変換を行なう。非同期逐次比較型ＡＤＣ２７は、内部クロック信号の複数の前縁に同期して複数回の比較を行ない、比較結果に基づいて信号ＶＩ２を複数ビットのデジタル信号ＤＯ２に変換する。
【００２４】
内部クロック信号は、遅延回路を用いた自己ループにより非同期逐次比較型ＡＤＣ２７内部で生成される。この遅延回路の遅延時間は、従来技術の説明で述べたように、温度、プロセス、電源電圧などの条件で大きく変動するので、条件変動に応じて遅延時間を制御する回路構成が求められる。本実施の形態１では、逐次比較完了を示す信号Ｆ１とクロック信号ＣＬＫＩＮの立ち上りエッジのタイミングを検知して、自動的に内部クロック生成回路内の遅延回路の遅延時間を制御する遅延制御回路２８が設けられている。
【００２５】
図３は、ＡＤＣ１３の構成を示すブロック図である。図３において、ＡＤＣ１３は、非同期逐次比較型ＡＤＣ２５と、遅延制御回路２６とを含む。非同期逐次比較型ＡＤＣ２５は、クロック信号ＣＬＫＩＮが「Ｈ」レベルから「Ｌ」レベルに変化したことに応じて内部クロック信号を生成し、その内部クロック信号に同期して信号ＶＩ１をデジタル信号ＤＯ１に変換する。非同期逐次比較型ＡＤＣ２５は、逐次比較が完了したときに信号Ｆ１を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。また、非同期逐次比較型ＡＤＣ２５は、遅延制御信号ＤＣＮＴに従って内部クロック信号の周期を変更する。
【００２６】
遅延制御回路２６は、遅延回路３０、加減算回路３１、およびタイミング検出回路３２を含む。遅延回路３０は、非同期逐次比較型ＡＤＣ２５からの信号Ｆ１を所定時間だけ遅延させる。遅延回路３０の出力信号Ｆ２は、信号Ｆ１が「Ｌ」レベルから「Ｈ」レベルに立ち上ってから所定時間後に「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。
【００２７】
加減算回路３１は、信号Ｆ１，Ｆ２と前サイクルの遅延制御信号ＤＣＮＴとに基づいてＫビットの遅延制御信号ＤＣＮＴＮを生成する。タイミング検出回路３２は、クロック信号ＣＬＫＩＮの立ち上りエッジに応答して遅延制御信号ＤＣＮＴＮを保持および出力する。タイミング検出回路３２の出力信号が遅延制御信号ＤＣＮＴとなる。
【００２８】
クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに立ち上げられて比較期間が終了したときに、信号Ｆ１と信号Ｆ２の論理レベルを見れば、逐次比較完了のタイミングが適切であるか否かが分かる。
【００２９】
たとえば、クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに立ち上げられて比較期間が終了したときに、信号Ｆ１，Ｆ２がともに「Ｌ」レベルになっている場合は、まだ逐次比較が完了していない。この場合は、内部クロック信号の周期が長過ぎるので、内部クロック信号の周期が短くなるように遅延制御信号ＤＣＮＴを生成する。
【００３０】
逆に、クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに立ち上げられて比較期間が終了したときに、信号Ｆ１，Ｆ２がともに「Ｈ」レベルになっている場合は、逐次比較の完了が早過ぎる。この場合は、内部クロック信号の周期が短過ぎるので、内部クロック信号の周期が長くなるように遅延制御信号ＤＣＮＴを生成する。
【００３１】
また、クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに立ち上げられて比較期間が終了したときに、信号Ｆ１，Ｆ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになっている場合は、逐次比較のタイミングが許容範囲内である。この場合は、内部クロック信号の周期が許容範囲内であるので、内部クロック信号の周期が維持されるように遅延制御信号ＤＣＮＴを生成する。遅延制御方法については、後で詳細に説明する。
【００３２】
図４は非同期逐次比較型ＡＤＣ２５の構成を示す回路ブロック図であり、図５（ａ）〜（ｇ）は非同期逐次比較型ＡＤＣ２５の動作を示すタイムチャートである。図４において、非同期逐次比較型ＡＤＣ２５は、ＤＡＣ４０、コンパレータ４１、ラッチ回路４２、ＥＸ−ＯＲゲート４３、シーケンスレジスタ４４、ビット制御レジスタ４５、出力レジスタ４６、および内部クロック生成回路４７を含む。
【００３３】
ＤＡＣ４０は、非同期逐次変換フローにおいて、サンプリング期間と比較期間で異なる役割を果たす。ＤＡＣ４０は、図５（ａ）に示されるクロック信号ＣＬＫＩＮが「Ｈ」レベルであるサンプリング期間においては、入力信号ＶＩ１Ｐ，ＶＩ１Ｎの電圧値をサンプリングする。また、ＤＡＣ４０は、クロック信号ＣＬＫＩＮが「Ｌ」レベルである比較期間においては、サンプリングした入力信号ＶＩ１Ｐ，ＶＩ１Ｎと参照電圧ＶＲＰ，ＶＲＮに基づき、ビット制御レジスタ４５からのＮビットの制御信号Ｂに応じた比較電圧ＤＯＰ，ＤＯＮを生成する。
【００３４】
なお、図４ではＤＡＣ４０が容量ＤＡＣである場合が示されているが、ＤＡＣ４０は抵抗ＤＡＣでもよいし、容量ＤＡＣと抵抗ＤＡＣの組合せでもよいし、いかなる構成でも構わない。また、図４ではＤＡＣ４０は差動信号入出力型である場合が示されているが、シングルエンド信号入出力型であっても構わない。
【００３５】
コンパレータ４１は、図５（ｂ）に示される内部クロック信号ＣＬＫＣＯＭＰが「Ｈ」レベルである期間、比較電圧ＤＯＰ，ＤＯＮの高低を比較し、比較結果に基づいて信号ＬＯＰ，ＬＯＮを出力する。ＤＯＰ＞ＤＯＮである場合、信号ＬＯＰ，ＬＯＮはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。ＤＯＰ＜ＤＯＮである場合、信号ＬＯＰ，ＬＯＮはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。
【００３６】
また、コンパレータ４１は、内部クロック信号ＣＬＫＣＯＭＰが「Ｌ」レベルである期間にはリセットされる。このとき信号ＬＯＰ，ＬＯＮは、次の比較動作に備えて、ともに「Ｈ」レベル（電源電圧）または「Ｌ」レベル（接地電圧）にされる。図４では、コンパレータ４１が差動信号入出力型である場合が示されているが、コンパレータ４１はシングルエンド信号入出力型であっても構わない。
【００３７】
なお、クロック信号ＣＬＫＩＮが「Ｈ」レベルであるサンプリング期間では、内部クロック信号ＣＬＫＣＯＭＰは「Ｌ」レベルに固定されるので、コンパレータ４１はサンプリング期間では常にリセット状態となる。
【００３８】
ラッチ回路４２は、内部クロック信号ＣＬＫＣＯＭＰが「Ｈ」レベルから「Ｌ」レベルに変化したときにコンパレータ４１の出力信号ＬＯＰ，ＬＯＮを取り込み、少なくとも内部クロック信号ＣＬＫＣＯＭＰが「Ｌ」レベルから「Ｈ」レベルに変化するまではそれらの信号ＬＯＰ，ＬＯＮ値を保持する。ラッチ回路４２の出力信号のうちのいずれか一方の信号（図では信号ＬＯＮ）は比較結果信号ＣＯＭＰＯＵＴとしてビット制御レジスタ４５に与えられる。
【００３９】
ＥＸ−ＯＲゲート４３は、コンパレータ４１の出力信号ＬＯＰ，ＬＯＮの排他的論理和信号ＶＡＬＩＤを出力する。内部クロック信号ＣＬＫＣＯＭＰが「Ｌ」レベルである期間は、コンパレータ４１の出力信号ＬＯＰ，ＬＯＮはともに「Ｈ」レベル（または「Ｌ」レベル）にリセットされるので、信号ＶＡＬＩＤは「Ｌ」レベルになる。
【００４０】
内部クロック信号ＣＬＫＣＯＭＰが「Ｌ」レベルから「Ｈ」レベルに遷移した後、コンパレータ４１による判定が行なわれ、コンパレータ４１の出力信号ＬＯＰ，ＬＯＮが「Ｈ」レベルおよび「Ｌ」レベルまたは「Ｌ」レベルおよび「Ｈ」レベルに確定すると、信号ＶＡＬＩＤは「Ｈ」レベルとなる。信号ＶＡＬＩＤが「Ｌ」レベルから「Ｈ」レベルに変化することは、コンパレータ４１での比較が完了したことを意味しており、この信号ＶＡＬＩＤはシーケンスレジスタ４４および内部クロック生成回路４７に与えられる。
【００４１】
なお、図４では、ラッチ回路４２が差動信号入出力型である場合が示されているが、ラッチ回路４２はシングルエンド信号入出力型であっても構わない。また、ラッチ回路４２は、クロック信号のエッジ位置でのみ出力が変化するエッジトリガタイプと、「オープン」の期間は信号が素通りするトランスペアレントタイプのいずれでも構わない。
【００４２】
ラッチ回路４２以降の信号処理フローは大きく２つに分けられる。１つはシーケンスレジスタ４４からビット制御レジスタ４５を介してＤＡＣ４０に至る逐次比較処理フローである。もう一つは内部クロック生成回路４７からコンパレータ４１に至る内部クロック生成フローである。以下、それぞれの信号処理フローについて説明する。
【００４３】
最初に、シーケンスレジスタ４４からビット制御レジスタ４５を介してＤＡＣ４０に至る逐次比較処理フローについて説明する。シーケンスレジスタ４４は、Ｎ回の比較のうちの現在何回目の比較をしているかを制御する回路である。シーケンスレジスタ４４は、図６に示すように、インバータ５０，５１および直列接続されたＮ個のフリップフロップ（ＦＦ）５３を含む。フリップフロップ５２は、ポジティブ・エッジ・トリガ型である。インバータ５０は、初段のフリップフロップ５２のデータ入力端子に「Ｈ」レベルの信号を与える。信号ＶＡＬＩＤは、各フリップフロップ５２のクロック端子に与えられる。クロック信号ＣＬＫＩＮは、インバータ５１で反転されて各フリップフロップ５２のリセット端子に与えられる。Ｎ段のフリップフロップ５２は、それぞれ信号ＳＢ[Ｎ−１]〜ＳＢ[０]を出力する。
【００４４】
クロック信号ＣＬＫＩＮが「Ｈ」レベルであるサンプリング期間は、全てのフリップフロップ５２はリセット状態にあり、その出力信号は「Ｌ」レベルに固定される。クロック信号ＣＬＫＩＮが「Ｌ」レベルである比較期間は、図５（ａ）〜（ｆ）に示すように、信号ＶＡＬＩＤが「Ｌ」レベルから「Ｈ」レベルに遷移する毎に信号ＳＢ［Ｎ−１］〜ＳＢ［０］が１つずつ順次「Ｌ」レベルから「Ｈ」レベルに変化する。
【００４５】
図７は、ビット制御レジスタ４５の構成を示す回路図である。図７において、ビット制御レジスタ４５は、インバータ６０，６１、Ｎ個のフリップフロップ（ＦＦ)６２、ロジック回路６３、およびＮ個のラッチ回路６８を含む。ロジック回路６３は、インバータ６４と、（Ｎ−１）組のインバータ６５、ＮＯＲゲート６６、およびＯＲゲート６７を含む。
【００４６】
クロック信号ＣＬＫＩＮは、インバータ６０で反転されて各フリップフロップ６２のリセット端子に与えられる。信号ＳＢ[Ｎ−１]〜ＳＢ[０]は、それぞれＮ個のフリップフロップ６２のクロック端子に与えられる。信号ＣＯＭＰＯＵＴは、インバータ６１で反転されて[Ｎ−１]段（初段）のフリップフロップ６２のデータ入力端子に与えられるとともに、他の各フリップフロップ６２のデータ入力端子に直接与えられる。各フリップフロップ６２の出力信号は、ロジック回路６３に与えられる。
【００４７】
ロジック回路６３は、Ｎ個のフリップフロップ６２の出力信号と、信号ＳＢ[Ｎ−１]〜ＳＢ[０]とに基づいて信号Ｂ[Ｎ−１]〜Ｂ[０]を生成する。インバータ６４は、[Ｎ−１]段のフリップフロップ６２の出力信号を反転させて信号Ｂ[Ｎ−１]を生成する。（Ｎ−１）個のインバータ６５は、それぞれ信号ＳＢ[Ｎ−１]〜ＳＢ[１]を反転させる。（Ｎ−１）個のＮＯＲゲート６６の一方入力ノードはそれぞれ（Ｎ−１）個のインバータ６５の出力信号を受け、それらの他方入力ノードはそれぞれ信号ＳＢ[Ｎ−２]〜ＳＢ[０]を受ける。
【００４８】
（Ｎ−１）個のＯＲゲート６７の一方入力ノードはそれぞれ（Ｎ−１）個のＮＯＲゲート６６の出力信号を受け、それらの他方入力ノードはそれぞれ[Ｎ−２]段〜[０]段のフリップフロップ６２の出力信号を受け、それらの出力信号がそれぞれ信号Ｂ[Ｎ−２]〜Ｂ[０]となる。
【００４９】
信号Ｂ[Ｎ−１]〜Ｂ[０]は、それぞれＮ個のラッチ回路６８の入力端子に与えられる。パワーダウン信号ＰＤは、各ラッチ回路６８のリセット端子に与えられる。クロック信号ＣＬＫＩＮは、各ラッチ回路６８のクロック端子に与えれる。Ｎ個のラッチ回路６８の出力信号がそれぞれデータ信号Ｄ[Ｎ−１]〜Ｄ[０]となる。
【００５０】
クロック信号ＣＬＫＩＮが「Ｈ」レベルであるサンプリング期間では、Ｎ個のフリップフロップ６２はともにリセット状態にあり、それらの出力信号はともに「Ｌ」レベルになっている。Ｎ個のフリップフロップ６２の出力信号はロジック回路６３に入力される。ロジック回路６３は、ビット制御信号Ｂ[Ｎ−１]〜Ｂ[０]を生成する。初回比較時は、信号Ｂ［Ｎ−１］のみが「Ｈ」レベルにされ、残りの信号Ｂ［Ｎ−２]〜Ｂ[０］は全て「Ｌ」レベルにされる。
【００５１】
一方、Ｎ個のラッチ回路６８は、クロック信号ＣＬＫＩＮが前回「Ｌ」レベルから「Ｈ」レベルに遷移したときのビット制御信号Ｂ［Ｎ−１]〜Ｂ[０］をＡ／Ｄ変換結果信号Ｄ［Ｎ−１]〜Ｄ[０］として保持している。
【００５２】
クロック信号ＣＬＫＩＮが「Ｈ」レベルから「Ｌ」レベルに遷移し、サンプリング期間から比較期間に切替ると、各フリップフロップ６２のリセット状態が解除される。ただし、このとき信号ＳＢ［Ｎ−１]〜ＳＢ[０］はまだ変化しないので信号Ｂ［Ｎ−１]〜Ｂ[０］は変化しない。
【００５３】
一方、各ラッチ回路６８はオープン状態になり、出力信号Ｄ［Ｎ−１]〜Ｄ[０］の値が信号Ｂ［Ｎ−１]〜Ｂ[０］と同じ値に更新される。すなわち、信号Ｄ［Ｎ−１］のみが「Ｈ」レベル（１）になり、他の信号Ｄ［Ｎ−２]〜Ｄ[０］は全て「Ｌ」レベル（０）になる。また、ＤＡＣ４０では、入力信号ＶＩ１Ｐ，ＶＩ１Ｎと参照電圧ＶＲＰ，ＶＲＮからビット制御コードＢ［Ｎ−１]〜Ｂ[０］に応じた出力電圧ＤＯＰ，ＤＯＮが生成される。
【００５４】
クロック信号ＣＬＫＩＮが「Ｈ」レベルから「Ｌ」レベルに遷移した後、図５（ａ）（ｂ）に示すΔＤ１だけ遅延して内部クロック信号ＣＬＫＣＯＭＰが「Ｌ」レベルから「Ｈ」レベルに遷移し、コンパレータ４１で比較が行われる。コンパレータ４１の出力信号ＬＯＰ，ＬＯＮがそれぞれ「Ｈ」レベルおよび「Ｌ」レベル、または「Ｌ」レベルおよび「Ｈ」レベルになると、ＥＸ−ＯＲゲート４３の出力信号ＶＡＬＩＤが「Ｌ」レベルから「Ｈ」レベルに遷移する。
【００５５】
信号ＶＡＬＩＤは、図６に示す通り、シーケンスレジスタ４４の全てのフリップフロップ５２のクロック端子に入力されているので、信号ＶＡＬＩＤが「Ｌ」レベルから「Ｈ」レベルに遷移すると全てのフリップフロップ５２で取込み動作が行なわれる。このとき、[Ｎ−１]段（初段）のフリップフロップ５２のみが「Ｈ」レベルの信号を取り込み、他の各フリップフロップ５２は「Ｌ」レベルの信号を取り込むので、信号ＳＢ［Ｎ−１］のみが「Ｌ」レベルから「Ｈ」レベルに遷移する。
【００５６】
信号ＳＢ［Ｎ−１］が「Ｌ」レベルから「Ｈ」レベルに遷移すると、図７のビット制御レジスタ４５の[Ｎ−１]段のフリップフロップ６２が比較結果信号ＣＯＭＰＯＵＴの反転信号を取り込み、その比較結果によって信号Ｂ［Ｎ−１］は「Ｈ」レベルに維持されるか、もしくは「Ｌ」レベルに遷移する。
【００５７】
一方、ロジック回路６３にも「Ｈ」レベルの信号ＳＢ［Ｎ−１］が入力される。このとき信号ＳＢ［Ｎ−２］がまだ「Ｌ」レベルであるので、信号Ｂ［Ｎ−２］が「Ｌ」レベルから「Ｈ」レベルに遷移する。
【００５８】
ＤＡＣ４０では、更新された信号Ｂ［Ｎ−１］，Ｂ［Ｎ−２］は「Ｈ」レベルとなり、信号Ｂ［Ｎ−３]〜Ｂ[０］は全て「Ｌ」レベルというビット制御コードＢにより、次の比較のための出力電圧ＤＯＰ，ＤＯＮが新たに生成される。
【００５９】
以降、コンパレータ４１による比較、ラッチ回路４２によるラッチ、ＥＸ−ＯＲゲート４３による信号ＶＡＬＩＤの生成、シーケンスレジスタ５３によるシーケンス制御コードＳＢの更新、ビット制御レジスタ４５によるビット制御コードＢの更新、ＤＡＣ４０による比較電圧の生成、コンパレータ４１による比較、…という一連の処理が繰り返される。この処理は、[０]段（最終段）のフリップフロップ６２に信号ＣＯＭＰＯＵＴ信号が取り込まれるまで、すなわち最小ビットの比較が完了するまで行なわれる。
【００６０】
次に、内部クロック生成回路４７からコンパレータ４１に至る内部クロック生成フローについて説明する。図８は、内部クロック生成回路４７の構成を示す回路ブロック図である。図８において、内部クロック生成回路４７は、遅延回路７０〜７２、フリップフロップ７３、ＮＯＲゲート７４，７６、およびＮＡＮＤゲート７５，７７を含む。
【００６１】
遅延回路７０〜７２の各々の遅延時間は、Ｋビットの遅延制御信号ＤＣＮＴによって制御可能になっている。クロック信号ＣＬＫＩＮは、遅延回路７０を介してＮＯＲゲート７４の一方入力ノードに与えられるとともに、ＮＯＲゲート７６の一方入力ノードに与えられる。ＮＯＲゲート７６の他方入力ノードには、信号Ｆ１が与えられる。信号ＶＡＬＩＤは、遅延回路７１を介してフリップフロップ７３のクロック端子に与えられるとともに、フリップフロップ７３のデータ入力端子に直接与えられる。
【００６２】
フリップフロップ７３の出力信号は、ＮＯＲゲート７４の他方入力ノードに与えられる。ＮＯＲゲート７４の出力信号が内部クロック信号ＣＬＫＣＯＭＰとなる。また、フリップフロップ７３の出力信号は、ＮＡＮＤゲート７５の一方入力ノードに直接与えられるとともに、遅延回路７２を介してＮＡＮＤゲート７５の他方入力ノードに与えられる。ＮＡＮＤゲート７７は、ＮＡＮＤゲート７５およびＮＯＲゲート７６の出力信号を受ける。ＮＡＮＤゲート７７の出力信号は、フリップフロップ７３のリセット端子に与えられる。
【００６３】
クロック信号ＣＬＫＩＮが「Ｈ」レベルであるサンプリング期間では、遅延回路７０の出力信号φ７０も「Ｈ」レベルであるので、図５（ａ）（ｂ）に示すように、内部クロック信号ＣＬＫＣＯＭＰは「Ｌ」レベルに固定される。また、フリップフロップ７３のリセット端子が「Ｈ」レベルに固定されるので、フリップフロップ７３の出力信号φ７３も「Ｌ」レベルに固定される。
【００６４】
クロック信号ＣＬＫＩＮが「Ｈ」レベルから「Ｌ」レベルに遷移すると、すなわちサンプリング期間から比較期間に遷移すると、フリップフロップ７３のリセット端子が「Ｌ」レベルになり、フリップフロップ７３のリセットが解除される。ただし、この時点では信号ＶＡＬＩＤは「Ｌ」レベルのまま変化しないので、フリップフロップ７３の出力信号φ７３は「Ｌ」レベルのままである。
【００６５】
クロック信号ＣＬＫＩＮが「Ｈ」レベルから「Ｌ」レベルに変化した後、遅延回路７０の遅延時間ΔＤ１だけ遅れて遅延回路７０の出力信号φ７０が「Ｈ」レベルから「Ｌ」レベルに変化すると、内部クロック信号ＣＬＫＣＯＭＰが「Ｌ」レベルから「Ｈ」レベルに変化し、コンパレータ４１において初回の比較動作が開始される。
【００６６】
先述したようコンパレータ４１による判定が行なわれ、その出力信号ＬＯＰ，ＬＯＮが「Ｈ」レベルおよび「Ｌ」レベル、または「Ｌ」レベルおよび「Ｈ」レベルになると、ＥＸ−ＯＲゲート４３の出力信号ＶＡＬＩＤが「Ｌ」レベルから「Ｈ」レベルに変化する。
【００６７】
「Ｈ」レベルの信号ＶＡＬＩＤが、遅延無しでフリップフロップ７３のデータ入力端子に入力されるとともに、遅延回路７１によって図５（ｂ）（ｃ）のΔＤ２だけ遅延されてフリップフロップ７３のクロック端子に入力される。これにより、フリップフロップ７３に「Ｈ」レベルの信号ＶＡＬＩＤが取り込まれ、フリップフロップ７３の出力信号φ７３が「Ｌ」レベルから「Ｈ」レベルに変化する。信号φ７３が「Ｈ」レベルに変化すると、信号φ７０は「Ｌ」レベルであるので、内部クロック信号ＣＬＫＣＯＭＰは「Ｈ」レベルから「Ｌ」レベルに変化する。
【００６８】
一方、信号φ７３は、遅延回路７２およびＮＡＮＤゲート７５にも伝わる。信号φ７３の「Ｌ」レベルから「Ｈ」レベルへの変化は、ＮＡＮＤゲート７５の一方入力ノードには遅延無しで伝わる。しかし、このときＮＡＮＤゲート７５の他方入力ノードは依然として「Ｌ」レベルであるので、ＮＡＮＤゲート７５の出力信号は「Ｈ」レベルのまま変化しない。遅延回路７２の出力信号が図５（ｂ）（ｃ）に示すΔＤ３だけ遅れて「Ｈ」レベルに変化することで、ＮＡＮＤゲート７５の出力信号は「Ｈ」レベルから「Ｌ」レベルに変化する。ＮＡＮＤゲート７５の出力信号が「Ｌ」レベルに変化すると、フリップフロップ７３のリセット端子が「Ｈ」レベルになり、フリップフロップ７３の出力信号φ７３が「Ｈ」レベルから「Ｌ」レベルに変化する。
【００６９】
信号φ７３が「Ｌ」レベルに変化すると、遅延回路７０の出力信号が「Ｌ」レベルであるので、内部クロック信号ＣＬＫＣＯＭＰは「Ｌ」レベルから「Ｈ」レベルに変化し、再度比較動作が開始される。一方、ＮＡＮＤゲート７５の一方入力ノードに信号φ７３の「Ｌ」レベルへの変化が遅延無しで伝わると、ＮＡＮＤゲート７５の出力信号は即座に「Ｌ」レベルから「Ｈ」レベルに変化する。これにより、フリップフロップ７３のリセット端子は「Ｌ」レベルになり、フリップフロップ７３のリセット状態は解除される。
【００７０】
このような動作は、信号Ｆ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられるまで繰り返される。信号Ｆ１が「Ｈ」レベルにされると、ＮＯＲゲート７６の出力信号が「Ｌ」レベルになり、ＮＡＮＤゲート７７の出力信号が「Ｈ」レベルになる。これにより、フリップフロップ７３がリセットされて信号φ７３が「Ｌ」レベルになり、内部クロック信号ＣＬＫＣＯＭＰが「Ｈ」レベルに固定され、信号ＶＡＬＩＤも「Ｈ」レベルに固定される。
【００７１】
クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに変化すると、遅延回路７０の遅延時間ΔＤ１だけ遅延して信号φ７０が「Ｈ」レベルに変化し、内部クロック信号ＣＬＫＣＯＭＰが「Ｌ」レベルに固定される。
【００７２】
図９は、遅延回路７０の構成を示す回路図である。図９において、遅延回路７０は、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ１３、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ１３、定電流源８０、およびインバータ８１〜８４を含む。
【００７３】
ＰチャネルＭＯＳトランジスタＰ４〜Ｐ１３のソースはともに電源電圧ＶＤＤを受け、ＮチャネルＭＯＳトランジスタＱ４〜Ｑ１４のソースはともに接地電圧ＶＳＳを受ける。定電流源８０は、電源電圧ＶＤＤのラインとトランジスタＱ４のドレインとの間に接続され、一定の電流Ｉｃを流す。トランジスタＱ４〜Ｑ９のゲートは、ともにトランジスタＱ４のドレインに接続される。トランジスタＰ４，Ｑ５のドレインは互いに接続され、トランジスタＰ４，Ｐ６〜Ｐ９のゲートはともにトランジスタＰ４のドレインに接続される。
【００７４】
トランジスタＰ５，Ｑ６のドレインは互いに接続され、トランジスタＰ５，Ｐ１０〜Ｐ１３のゲートはともにトランジスタＰ５のドレインに接続される。トランジスタＰ９，Ｑ１０のドレインは互いに接続され、トランジスタＱ１０〜Ｑ１４のゲートはともにトランジスタＱ１０のドレインに接続される。
【００７５】
インバータ８１〜８４は、遅延回路７０の入力ノードと出力ノードとの間に直列接続される。クロック信号ＣＬＫＩＮは、インバータ８１〜８４によって遅延されて信号φ７０となる。トランジスタＰ１０〜Ｐ１３のドレインは、それぞれインバータ８１〜８４の電源ノードに接続される。トランジスタＱ１１〜Ｑ１４のドレインは、それぞれインバータ８１〜８４の接地ノードに接続される。
【００７６】
トランジスタＱ１〜Ｑ３のソースはそれぞれトランジスタＱ７〜Ｑ９のドレインに接続され、トランジスタＱ１〜Ｑ３のドレインはともにトランジスタＱ６のドレインに接続され、トランジスタＱ１〜Ｑ３のゲートはそれぞれデータ信号ＤＣ２〜ＤＣ０を受ける。
【００７７】
トランジスタＰ１〜Ｐ３のソースはそれぞれトランジスタＰ６〜Ｐ８のドレインに接続され、トランジスタＰ１〜Ｐ３のドレインはともにトランジスタＰ９のドレインに接続され、トランジスタＰ１〜Ｐ３のゲートはそれぞれデータ信号／ＤＣ２〜／ＤＣ０を受ける。データ信号／ＤＣ２〜／ＤＣ０は、それぞれデータ信号ＤＣ２〜ＤＣ０の反転信号である。データ信号ＤＣ２〜ＤＣ０は、遅延制御信号ＤＣＮＴに含まれる信号である。
【００７８】
トランジスタＰ４，Ｐ６〜Ｐ９，Ｑ４〜Ｑ９のサイズ（すなわち電流駆動能力）は同じである。また、トランジスタＰ５，Ｐ１０〜Ｐ１３，Ｑ１０〜Ｑ１４のサイズ（すなわち電流駆動能力）は同じである。トランジスタＰ１〜Ｐ３，Ｑ１〜Ｑ３のサイズは、トランジスタＰ４〜Ｐ１３，Ｑ４〜Ｑ１４に比べて十分に大きい。トランジスタＰ１〜Ｐ３，Ｑ１〜Ｑ３の各々はスイッチを構成し、トランジスタＰ４〜Ｐ１３，Ｑ４〜Ｑ１４はカレントミラー回路を構成する。
【００７９】
インバータ８１〜８４の電源電流が増大すると、インバータ８１〜８４の遅延時間は短くなる。たとえば、信号ＤＣ２〜ＤＣ０がともに「Ｌ」レベルである場合は、トランジスタＰ１〜Ｐ３，Ｑ１〜Ｑ３はともに非導通になる。この場合は、トランジスタＰ１０〜Ｐ１３，Ｑ１０〜Ｑ１３の各々に電流Ｉｃが流れる。また、信号ＤＣ２〜ＤＣ０がともに「Ｈ」レベルである場合は、トランジスタＰ１〜Ｐ３，Ｑ１〜Ｑ３はともに導通する。この場合は、トランジスタＰ１０〜Ｐ１３，Ｑ１０〜Ｑ１３の各々に電流４×Ｉｃが流れる。したがって、データ信号ＤＣ２〜ＤＣ０により、遅延回路７０の遅延時間を制御することができる。
【００８０】
なお、遅延回路７０の構成を図９で例示したが、図９の構成はあくまでも一例であり、遅延時間の制御が可能であれば、どのような構成のものでも構わない。また、遅延回路７０は、入力信号を遅延および反転させて出力するものであっても構わない。また、遅延回路７１，７２も遅延回路７０と同じであるので、その説明は繰り返さない。
【００８１】
図４に戻って、出力レジスタ４６は、ビット制御レジスタ４５の出力信号Ｄ［Ｎ−１]〜Ｄ[０］を受け、クロック信号ＣＬＫＩＮが比較期間からサンプリング期間に切替るタイミングで信号Ｄ［Ｎ−１]〜Ｄ[０］を取り込み、次のサンプリング期間終了までその信号Ｄ［Ｎ−１]〜Ｄ[０］をＡ／Ｄ変換結果として出力し続ける。出力レジスタ４６は、一般的には信号Ｄ［Ｎ−１］〜Ｄ[０]のビット数と同数のフリップフロップで構成される。
【００８２】
このような非同期逐次比較型ＡＤＣ２５が所望の動作を行なったか否か、すなわちＮ回の比較動作が正常に行なわれたか否かは、クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに変化するタイミングでシーケンスレジスタ４４の出力信号ＳＢ［０］が「Ｈ」レベルなっているか否か検出することで判定可能である。
【００８３】
また、比較動作が正常に行なわれたときに内部クロック信号ＣＬＫＣＯＭＰの周期が短過ぎないか否かは、信号ＳＢ［０］が「Ｌ」レベルから「Ｈ」レベルに変化してから、クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに移り変わるまでの時間を検出することで判定ができる。
【００８４】
したがって、内部クロック信号ＣＬＫＣＯＭＰの周期が長くなり、所望の回数の比較が行われないという問題についても、内部クロック信号ＣＬＫＣＯＭＰの周期が短くなり周辺回路の動作が追随できなくなるという問題についても、いずれも信号ＳＢ［０］とクロック信号ＣＬＫＩＮの２つの信号の変化タイミングを検出し、その情報を信号ＤＣＮＴとして遅延回路７０〜７２にフィードバックすることで解決することができる。
【００８５】
図３に戻って、非同期逐次比較型ＡＤＣ２５から信号Ｆ１（＝ＳＢ［０］）がタイミング検出用信号として引き出される。信号Ｆ１は遅延回路３０で遅延時間Ｔｄだけ遅延されて信号Ｆ２となる。信号Ｆ１，Ｆ２と一周期前の比較期間終了時に決定された遅延制御信号ＤＣＮＴが加減算回路３１に入力される。加減算回路３１では、比較期間中において信号Ｆ１，Ｆ２の変化タイミングで遅延制御信号ＤＣＮＴＮの値が制御される。
【００８６】
図１０は、信号Ｆ１，Ｆ２と遅延制御信号ＤＣＮＴＮとの関係を示す図である。図１０において、信号Ｆ１，Ｆ２が０（「Ｌ」レベル），０（「Ｌ」レベル）である場合は、信号ＤＣＮＴの値に１を加算した値を信号ＤＣＮＴＮの値とする（ＤＣＮＴ＋１＝ＤＣＮＴＮ）。信号Ｆ２は信号Ｆ１を遅延させた信号であるので、信号Ｆ１，Ｆ２が０（「Ｌ」レベル），１（「Ｈ」レベル）である場合は存在しない。信号Ｆ１，Ｆ２が１，０である場合は、信号ＤＣＮＴの値をそのまま信号ＤＣＮＴＮの値とする（ＤＣＮＴ＝ＤＣＮＴＮ）。信号Ｆ１，Ｆ２が１，１である場合は、信号ＤＣＮＴの値から１を減算した値を信号ＤＣＮＴＮの値とする（ＤＣＮＴ−１＝ＤＣＮＴＮ）。
【００８７】
クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに変化するタイミングで、信号ＤＣＮＴＮがタイミング検出回路４３に取り込まれる。取り込まれた信号ＤＣＮＴＮは、次の比較期間において遅延制御信号ＤＣＮＴとして用いられる。信号ＤＣＮＴの値が＋１された場合は、遅延回路７０〜７２の遅延時間が短縮され、内部クロック信号ＣＬＫＣＯＭＰの周期が短くなる。信号ＤＣＮＴの値が維持された場合は、遅延回路７０〜７２の遅延時間が維持され、内部クロック信号ＣＬＫＣＯＭＰの周期が維持される。信号ＤＣＮＴの値が−１された場合は、遅延回路７０〜７２の遅延時間が延長され、内部クロック信号ＣＬＫＣＯＭＰの周期が長くなる。
【００８８】
図１１は、クロック信号ＣＬＫＩＮおよび信号Ｆ１の立ち上りエッジのタイミングと遅延回路７０〜７２の遅延時間との関係を示す図である。図１１の横軸は、クロック信号ＣＬＫＩＮの立ち上りエッジと信号Ｆ１の立ち上りエッジの時間差Ｔａ＝Ｔ（ＣＬＫＩＮ）−Ｔ（Ｆ１）を示している。
【００８９】
Ｔａ＞Ｔｄである場合は、逐次比較完了のタイミングが早過ぎるので、遅延回路７０〜７２の遅延時間を延長して内部クロック信号ＣＬＫＣＯＭＰの周期を伸ばす。Ｔｄ＞Ｔａ＞０である場合は、逐次比較完了のタイミングが適切であるので、遅延回路７０〜７２の遅延時間を維持して内部クロック信号ＣＬＫＣＯＭＰの周期を維持する。０＞Ｔａである場合は、逐次比較完了のタイミングが遅すぎるので、遅延回路７０〜７２の遅延時間を短縮して内部クロック信号ＣＬＫＣＯＭＰの周期を短くする。信号ＣＬＫＩＮ，Ｆ１の関係が現状維持領域まで遷移するか、遅延制御信号ＤＣＮＴの値が最大または最小に至ると遅延時間の自動制御は完了する。
【００９０】
図１２（ａ）〜（ｆ）は、ＡＤＣ１３の遅延制御動作を示すタイムチャートである。図１２（ａ）〜（ｆ）では、遅延制御信号ＤＣＮＴの値が遅延時間を増加させる方向に変更されて現状維持領域に遷移する場合が示されている。なお、説明の都合上、非同期逐次比較型ＡＤＣ２５の分解能は８ビットとする。また、遅延制御信号ＤＣＮＴの値を「＋１」すると遅延時間が１段階短縮され、遅延制御信号ＤＣＮＴの値を「−１」すると遅延時間が１段階延長されるものとする。
【００９１】
ここでは分解能を８ビットと仮定したので、比較動作が８回行なわれ、信号ＶＡＬＩＤに「Ｌ」レベルから「Ｈ」レベルの変化が８回起きると、逐次比較動作の完了を示す信号Ｆ１（＝ＳＢ［０］）が「Ｌ」レベルから「Ｈ」レベルに変化する。図１２（ａ）〜（ｆ）の（ｘ−１）回目の比較期間では、ｔＡで示したタイミングで信号ＶＡＬＩＤの「Ｌ」レベルから「Ｈ」レベルへの８回目の変化が起きており、この変化から図６のフリップフロップ５２の遅延時間分だけ遅れて信号Ｆ１が「Ｌ」レベルから「Ｈ」レベルに立ち上がる。
【００９２】
信号Ｆ１が「Ｈ」レベルに変化した後、図３の遅延回路３０の遅延時間Ｔｄだけ遅れて信号Ｆ２が「Ｌ」レベルから「Ｈ」レベルに変化する。クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに変化するタイミング（時刻ｔ１）では、信号Ｆ１，Ｆ２のいずれも既に「Ｈ」レベルになっている。したがって、（ｘ−１）回目の比較に用いた遅延制御信号ＤＥＬＣＮＴ（ｘ−１）に対して１段階遅延時間を増加させる遅延制御信号がｘ回目の比較期間における遅延制御信号ＤＣＮＴ（ｘ）となる。
【００９３】
ｘ回目の比較期間では、遅延回路７０〜７２の遅延時間が（ｘ−１）回目と比べて延長されているので、内部クロック信号ＣＬＫＣＯＭＰの周期が（ｘ−１）回目に比べ長くなる。これに伴い、（ｘ−１）回目のｔＡに該当するタイミングｔＢがクロック信号ＣＬＫＩＮの立ち上りエッジのタイミング（時刻ｔ３）に近づく。これにより、信号Ｆ１の立ち上りエッジのタイミングはクロック信号ＣＬＫＩＮの立ち上りエッジよりも早くなるが、信号Ｆ２の立ち上りエッジのタイミングはクロック信号ＣＬＫＩＮの立ち上りエッジよりも遅くなる。したがって、遅延制御信号ＤＣＮＴの値は現状維持となる。このとき、遅延制御信号ＤＣＮＴの値はその条件における最適値であり、以降もそのままの設定で内部クロック信号ＣＬＫＣＯＭＰが生成される。
【００９４】
図１３（ａ）〜（ｆ）は、ＡＤＣ１３の他の遅延制御動作を示すタイムチャートである。図１３（ａ）〜（ｆ）では、遅延制御信号ＤＣＮＴが遅延時間を短縮させる方向に制御されて現状維持領域に遷移する場合が示されている。図１３（ａ）〜（ｆ）において（ｘ−１）回目の比較期間では、信号ＶＡＬＩＤの「Ｌ」レベルから「Ｈ」レベルへの変化は７回しか起きていない。したがって、信号Ｆ１，Ｆ２は、「Ｌ」レベルのまま変化しない。
【００９５】
クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに変化するタイミング（時刻ｔ１）では、信号Ｆ１，Ｆ２がともに「Ｌ」レベルのままなので、（ｘ−１）回目の比較に用いた遅延制御信号ＤＣＮＴ（ｘ−１）に対して１段階遅延時間を短縮させる遅延制御信号がｘ回目の比較における遅延制御信号ＤＣＮＴ（ｎ）となる。
【００９６】
ｘ回目の比較期間では、遅延回路７０〜７２の遅延時間が（ｘ−１）回目と比べて短縮しているので、内部クロック信号ＣＬＫＣＯＭＰの周期が（ｘ−１）回目に比べ短くなる。これに伴い、（ｘ−１）回目では起こらなかった信号Ｆ１の「Ｌ」レベルから「Ｈ」レベルへの変化がｔＢで示すタイミングで比較期間中に起こるようになる。これにより、信号Ｆ１の立ち上りエッジのタイミングはクロック信号ＣＬＫＩＮの立ち上りエッジよりも早くなるが、信号Ｆ２の立ち上りエッジのタイミングはクロック信号ＣＬＫＩＮの立ち上りエッジよりも遅くなる。したがって、遅延制御信号ＤＣＮＴの値は現状維持となる。このとき、遅延制御信号ＤＣＮＴの値はその条件における最適値であり、以降もそのままの設定で内部クロック信号ＣＬＫＣＯＭＰが生成される。
【００９７】
なお、遅延制御プロセスで現状維持の判定が行なわれると、遅延制御信号ＤＣＮＴの値は変化しなくなる。しかし、遅延制御プロセスは、それ以降もクロック信号ＣＬＫＩＮが比較期間からサンプリング期間に遷移する毎、すなわちクロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに切り替わる毎に毎回行なわれ、停止はしない。
【００９８】
したがって、たとえば連続的にＡ／Ｄ変換動作を行なっている最中に電源電圧や温度が変化して遅延回路７０〜７２の遅延時間が変動し、現状維持領域と判定される領域から外れると、再度遅延時間の増減制御が行なわれ、遅延制御信号ＤＣＮＴの制御範囲内において可能な限り最適な遅延時間を維持するように振る舞う。
【００９９】
また、図１４（ａ）（ｂ）は、本実施の形態１における遅延制御の限界を説明するためのタイムチャートである。図１４（ａ）（ｂ）に示すように、信号Ｆ１の立ち上りエッジからクロック信号ＣＬＫＩＮの立ち上りエッジまでの時間Ｔａが遅延時間Ｔｄに略等しい場合と、その時間Ｔａが略０である場合とは、ともに現状維持領域と判定される。したがって、遅延制御の限界は遅延回路３０の遅延時間Ｔｄに依存する。
【０１００】
ここで遅延制御信号ＤＣＮＴの値を１段階変えた場合における遅延時間の総変化量をΔＤＡとすると、Ｔｄ＞ΔＤＡが成り立つ限りにおいては、Ｔｄの値を小さくすることが可能である。したがって、本実施の形態１では、遅延回路３０の遅延時間Ｔｄを短く設定することにより、遅延制御の精度を上げることができる。
【０１０１】
これに対して図１５（ａ）（ｂ）は、本実施の形態１の比較例における遅延制御の限界を示すタイムチャートである。この比較例では、内部クロック信号ＣＬＫＣＯＭＰの立下りエッジの数をカウンタ(図示せず)によってカウントし、カウント値がたとえば「８」である場合に現状維持領域と判定する。
【０１０２】
図１５（ａ）（ｂ）に示すように、内部クロック信号ＣＬＫＣＯＭＰの９個目の立下りエッジがクロック信号ＣＬＫＩＮの立ち上りエッジの直後である場合と、内部クロック信号ＣＬＫＣＯＭＰの８個目の立下りエッジがクロック信号ＣＬＫＩＮの立ち上りエッジの直前である場合と、ともに現状維持領域と判定される。したがって、比較例における遅延制御の限界の時間ＴＤは、比較期間の１／８に固定されており、遅延制御の精度を上げることはできない。したがって、本実施の形態１における遅延制御の精度は、比較例における遅延制御の精度よりも高くなる。
【０１０３】
本実施の形態１では、信号Ｆ１，Ｆ２が変化したとき、クロック信号ＣＬＫＩＮの立ち上りエッジがタイミング検出回路３２に入力されたとき、および遅延制御信号ＤＣＮＴの値が更新されたとき以外は、遅延制御回路２６は停止状態である。したがって、サンプリング期間と比較期間を通じ、大半の期間で遅延制御回路２６は停止しているので、遅延制御回路２６がＡ／Ｄ変換動作中の平均電力を大きく増加させることはない。
【０１０４】
また、遅延制御の手段としてシーケンスレジスタ４４の出力信号ＳＢ[０]（＝Ｆ１）を流用しているので、従来例と比較して遅延時間の自動制御を実現するために付加しなければならない回路数を削減することができる。
【０１０５】
[実施の形態２]
図１６は、本願の実施の形態２によるＡＤＣの構成を示す回路ブロック図であって、図３と対比される図である。図１６において、このＡＤＣでは、加減算回路３１が組合せ論理回路８５で構成され、タイミング検出回路３２がフリップフロップ９０で構成されている。組合せ論理回路８５は、インバータ８６，８７、ＡＮＤゲート８８、およびＯＲゲート８９を含む。
【０１０６】
遅延制御信号ＤＣＮＴは、１ビットの信号であり、非同期逐次比較型ＡＤＣ２５およびＡＮＤゲート８８の一方入力ノードに与えられる。遅延回路３０の出力信号Ｆ２は、インバータ８６で反転されてＡＮＤゲート８８の他方入力ノードに与えられる。ＡＮＤゲート８８の出力信号は、ＯＲゲート８９の一方入力ノードに与えられる。信号Ｆ１は、インバータ８７で反転されてＯＲゲート８９の他方入力ノードに与えられる。ＯＲゲート８９の出力信号は、フリップフロップ９０のデータ入力端子に与えられる。クロック信号ＣＬＫＩＮは、フリップフロップ９０のクロック端子に与えられる。フリップフロップ９０の出力信号が遅延制御信号ＤＣＮＴとなる。
【０１０７】
クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに変化するタイミングで、信号Ｆ１が「Ｌ」レベルのままである場合は、インバータ８７の出力信号は「Ｈ」レベルのままなので、ＯＲゲート８９の出力信号は「Ｈ」レベルとなる。したがって、フリップフロップ９０には「Ｈ」レベルの信号が取り込まれ、次の比較期間までに遅延制御信号ＤＣＮＴは「Ｈ」レベルに切り替えられる。
【０１０８】
クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに変化するタイミングで、信号Ｆ１，Ｆ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合は、インバータ８６，８７の出力信号はそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。この場合は、遅延制御信号ＤＣＮＴはＡＮＤゲート８８およびＯＲゲート８９を通過してフリップフロップ９０のデータ入力端子に入力されるので、現状維持となる。
【０１０９】
クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに変化するタイミングで、信号Ｆ１，Ｆ２がともに「Ｈ」レベルである場合は、インバータ８６，８７の出力信号は「Ｌ」レベルになる。したがって、フリップフロップ９０には「Ｌ」レベルの信号が取り込まれ、次の比較期間までに遅延制御信号ＤＣＮＴは「Ｌ」レベルに切り替えられる。他の構成および動作は実施の形態１と同じであるので、その説明は繰り返さない。
【０１１０】
本実施の形態２でも、実施の形態１と同じ効果が得られる。ただし、本実施の形態２では、遅延制御信号ＤＣＮＴが１ビットであるので、遅延時間Ｔｄを短縮するか、遅延時間Ｔｄを延長させるかの２通りの制御しか行なうことができない。したがって、内部クロック信号ＣＬＫＣＯＭＰの周期を最適値に維持することはできない。
【０１１１】
しかし、遅延制御信号ＤＣＮＴの論理レベルの切り替えにより変化する遅延時間の変化量を十分に大きく設計しておけば、内部クロック信号ＣＬＫＣＯＭＰの周期が過大になって所望の回数の比較を行なえなくなる問題と、内部クロック信号ＣＬＫＣＯＭＰの周期が過小になって逐次比較フローが追随できなくなるという問題のいずれも解決可能である。
【０１１２】
[実施の形態３]
図１７は、本願の実施の形態３によるＡＤＣの構成を示す回路ブロック図であって、図３と対比される図である。図１７において、このＡＤＣが図３のＡＤＣ１３と異なる点は、加減算回路３１およびタイミング検出回路３２がそれぞれ加減算回路９１およびタイミング検出回路９２で置換されている点である。遅延制御信号ＤＣＮＴのビット幅は４ビットである。
【０１１３】
加減算回路９１は、前回の比較期間で決定された遅延制御信号ＤＣＮＴと、信号Ｆ１，Ｆ２の論理レベルとに基づいて、次の比較期間で用いる遅延制御信号ＤＣＮＴＮを生成する。ここで遅延制御信号ＤＣＮＴ，ＤＣＮＴＮの各々はサーモメータコードである。
【０１１４】
サーモメータコードとは、２進表記のビット列で表現され、数値が増加する毎に最小ビットから順に０から１に変化するコードである。たとえば、数値が小さい方から順に００００、０００１、００１１、０１１１、１１１１と表わされる。
【０１１５】
したがって、遅延制御信号ＤＣＮＴが００１１である場合において、信号Ｆ１，Ｆ２がともに「Ｌ」レベルであるときは遅延制御信号ＤＣＮＴＮは０１１１となる。また、この場合において、信号Ｆ１，Ｆ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルであるときは遅延制御信号ＤＣＮＴＮは００１１となり、信号Ｆ１，Ｆ２がともに「Ｈ」レベルであるときは遅延制御信号ＤＣＮＴＮは０００１となる。
【０１１６】
また、特殊な例として、遅延制御信号ＤＣＮＴが１１１１である場合において、信号Ｆ１，Ｆ２がともに「Ｌ」レベルであるときは遅延制御信号ＤＣＮＴＮは１１１１となる。また、遅延制御信号ＤＣＮＴが００００である場合において、信号Ｆ１，Ｆ２がともに「Ｈ」レベルであるときは遅延制御信号ＤＣＮＴＮは００００となる。
【０１１７】
タイミング検出回路９２は、４個のフリップフロップ９３を含み、クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに変化するタイミングで、加減算回路９１からの遅延制御信号ＤＣＮＴＮを取込み、次の比較期間における遅延制御信号ＤＣＮＴを出力する。これに伴い、次の比較期間までに遅延回路７０〜７２の遅延時間が変更される。
【０１１８】
なお、本実施の形態３では、遅延制御信号ＤＣＮＴはサーモメータコードであるので、遅延制御信号ＤＣＮＴの各ビット毎の遅延時間の調整量は同じである必要がある。したがって、制御対象となる遅延回路７０としては、たとえば図９に示したようにビット毎の調整量の重みが等しい回路を用いる。
【０１１９】
また、本実施の形態３では、遅延制御信号ＤＣＮＴのビット幅を４ビットとしたので、遅延制御信号ＤＣＮＴが取り得る値は１１１１、０１１１、００１１、０００１、００００の５パターンである。したがって、５段階の調整が可能である。
【０１２０】
遅延制御信号ＤＣＮＴの１段階当たりの遅延調整量Δｔが遅延回路３０の遅延時間Ｔｄに対して、Ｔｄ＞Δｔという条件を満たす限りにおいて、タイミング検出回路９１のフリップフロップ９３をＭ個とし、加減算回路９１の構成をそれに合わせて拡張すれば（Ｍ＋１）段階の調整が可能となり、遅延回路７０〜７２の遅延時間を正確に最適化することが可能となる。
【０１２１】
遅延制御信号ＤＣＮＴをサーモメータ方式とする利点は、加減算回路９１の構成が簡単であることが挙げられる。たとえば、ある任意の回数の遅延時間自動調整が行なわれた結果、遅延制御信号ＤＣＮＴが００１１となった場合、次の候補は０１１１、００１１、０００１の３つである。ここで、候補を元のコード（００１１）と比較すると、元のコードの０と１の切替り前後のビットしか変化していないことが分かる。すなわち、サーモメータ形式を用いる場合、たとえばＥＸ−ＯＲゲートを用い、任意の連続した２ビットを入力として０と１の切替り点を検出するという簡単な手法により、次に切替るビットを特定することができる。
【０１２２】
[実施の形態４]
図１８は、本願の実施の形態４によるＡＤＣの構成を示す回路ブロック図であって、図１７と対比される図である。図１８において、このＡＤＣが図１７のＡＤＣと異なる点は、加減算回路９１およびタイミング検出回路９２がそれぞれ加減算回路９５およびタイミング検出回路９６で置換され、サーモメータデコーダ９８が追加されている点である。遅延制御信号ＤＣＮＴＮ，ＤＣＮＴＰの各々のビット幅は２ビットである。遅延制御信号ＤＣＮＴのビット幅は４ビットである。
【０１２３】
加減算回路９５は、前回の比較期間で決定された遅延制御信号ＤＣＮＴＰと、信号Ｆ１，Ｆ２の論理レベルとに基づいて、次の比較期間で用いる遅延制御信号ＤＣＮＴＮを生成する。ここで遅延制御信号ＤＣＮＴＮ，ＤＣＮＴＰの各々はバイナリコードである。
【０１２４】
たとえば、遅延制御信号ＤＣＮＴＰが０１である場合において、信号Ｆ１，Ｆ２がともに「Ｌ」レベルであるときは、遅延制御信号ＤＣＮＴＮは１０となる。信号Ｆ１，Ｆ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルであるときは、遅延制御信号ＤＣＮＴＮは０１に維持される。信号Ｆ１，Ｆ２がともに「Ｈ」レベルであるときは、遅延制御信号ＤＣＮＴＮは００となる。
【０１２５】
また、特殊な例として、遅延制御信号ＤＣＮＴＰが１１である場合において、信号Ｆ１，Ｆ２がともに「Ｌ」レベルであるときは、遅延制御信号ＤＣＮＴＮは１１となる。また、遅延制御信号ＤＣＮＴＰが００である場合において、信号Ｆ１，Ｆ２がともに「Ｈ」レベルであるときは、遅延制御信号ＤＣＮＴＮは００となる。
【０１２６】
図１９は、加減算回路９５の構成を示す回路ブロック図である。図１９において、加減算回路９５は、ＡＮＤゲート１００、ＥＸ−ＮＯＲゲート１０１、加算回路１０２，１０３、およびＯＦ／ＵＦ（Overflow/Underflow）判定回路１０４を含む。
【０１２７】
ＡＮＤゲート１００は、信号Ｆ１，Ｆ２を受け信号ＡＣ１を出力する。ＥＸ−ＮＯＲゲート１０１は、信号Ｆ１，Ｆ２を受け信号ＡＣ０を出力する。加算回路１０２の３つの入力端子（Ａ，Ｂ，Ｃ）は、それぞれ遅延制御信号ＤＣＮＴＰ[１]、ＡＮＤゲート１００の出力信号ＡＣ１、および加算回路１０３の桁上がり信号を受ける。加算回路１０３の３つの入力端子（Ａ，Ｂ，Ｃ）は、それぞれ遅延制御信号ＤＣＮＴＰ[０]、ＥＸ−ＮＯＲゲート１０１の出力信号ＡＣ０、および「Ｌ」レベルの信号を受ける。
【０１２８】
加算回路１０２，１０３の各々は、３つの入力端子（Ａ，Ｂ，Ｃ）に与えられた信号の加算結果を端子Ｓに出力し、桁上がり信号を端子ＣＹに出力する。ＯＦ／ＵＦ判定回路１０４は、信号ＤＣＮＴＰ＝１１に対して加算処理が行われた場合と、信号ＤＣＮＴＰ＝００に対して減算処理が行われた場合の特殊処理を行なう回路である。
【０１２９】
図２０は、信号Ｆ１，Ｆ２と信号ＡＣ１，ＡＣ０の関係を示す図である。図２０において、信号Ｆ１，Ｆ２が００である場合は信号ＡＣ１，ＡＣ０が０１となり、遅延制御信号ＤＣＮＴＮの値が増加される。信号Ｆ１，Ｆ２が１０である場合は信号ＡＣ１，ＡＣ０が００となり、遅延制御信号ＤＣＮＴＮの値が維持される。信号Ｆ１，Ｆ２が１１である場合は信号ＡＣ１，ＡＣ０が１１となり、遅延制御信号ＤＣＮＴＮの値が減少される。
【０１３０】
図１８に戻って、タイミング検出回路９６は、２個のフリップフロップ９７を含み、クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに変化するタイミングで、加減算回路９５からの遅延制御信号ＤＣＮＴＮを取込み、次の比較期間における遅延制御信号ＤＣＮＴＰを出力する。
【０１３１】
サーモメータデコーダ９８は、タイミング検出回路９６からのバイナリ形式の２ビットの遅延制御信号ＤＣＮＴＰをサーモメータ形式の４ビットの遅延制御信号ＤＣＮＴに変換する。この遅延制御信号ＤＣＮＴの設定値に従い、次の比較期間までに遅延回路７０〜７２の遅延時間の設定が切り替わる。
【０１３２】
なお、本実施の形態４でも、実施の形態３と同様、遅延制御信号ＤＣＮＴがサーモメータコードであるので、調整対象となる遅延回路７０〜７２としては、たとえば図９に示したようにビット毎の調整量の重みが等しい回路を用いる。
【０１３３】
本実施の形態４でも、遅延制御信号ＤＣＮＴのビット幅を４ビットとしたので、遅延制御信号ＤＣＮＴが取り得る値は、１１１１、０１１１、００１１、０００１、００００の５パターンのうちのいずれかである。したがって、５段階の調整が可能である。
【０１３４】
本実施の形態４では、遅延制御信号ＤＣＮＴのビット幅をＮビットに拡張しても、タイミング検出回路９６を構成するフリップフロップ９７の数はＫ個（２Ｋ−１＜Ｎ≦２Ｋ）に抑えられる。その代わりにＫビットをＮビットに変換するサーモメータデコーダ９８が必要となるが、サーモメータデコーダ９８の総ゲート数は（Ｎ−Ｋ）個のフリップフロップ９７の総ゲート数よりも小さくなる。したがって、本実施の形態４のＡＤＣの回路面積は、実施の形態３のＡＤＣの回路面積よりも小さくなる。
【０１３５】
[実施の形態５]
図２１は、本願の実施の形態５によるＡＤＣの構成を示す回路ブロック図であって、図１８と対比される図である。図２１において、このＡＤＣは、非同期逐次比較型ＡＤＣ２５、遅延制御回路１１０、およびサーモメータデコーダ１１７を備える。このＡＤＣでは、遅延制御信号ＤＣＮＴの値を一度に複数段階、変更することが可能となっている。ここでは一例として、遅延制御信号ＤＣＮＴの値を一度に最大で４段階増加させることが可能なＡＤＣを示す。
【０１３６】
遅延制御回路１１０は、信号Ｆ１に基づいて、Ｋビットのバイナリ形式の遅延制御信号ＤＣＮＴＰを生成する。サーモメータデコーダ１１７は、遅延制御回路１１０からのＫビットのバイナリ形式の遅延制御信号ＤＣＮＴＰをＭビットのサーモメータ形式の遅延制御信号ＤＣＮＴに変換して非同期逐次比較型ＡＤＣ２５に与える。
【０１３７】
遅延制御回路１１０は、遅延回路１１１〜１１３、加減算回路１１４、およびタイミング検出回路１１５を含む。遅延回路１１１は信号Ｆ１を遅延させて信号Ｆ２を出力する。遅延回路１１２は信号Ｆ２を遅延させて信号Ｆ３を出力する。遅延回路１１３は信号Ｆ３を遅延させて信号Ｆ４を出力する。加減算回路１１４は、遅延制御信号ＤＣＮＴＰおよび信号Ｆ１〜Ｆ４を用いてＫビットの遅延制御信号ＤＣＮＴＮを生成する。
【０１３８】
図２２は、信号Ｆ１〜Ｆ４と遅延回路７０〜７２の遅延時間との関係を示す真理値表である。図２２において、信号Ｆ１〜Ｆ４が００００である場合は遅延時間が短縮される。信号Ｆ１〜Ｆ４が１０００である場合は遅延時間が維持される。信号Ｆ１〜Ｆ４が１１００である場合は遅延時間が１段階延長される。信号Ｆ１〜Ｆ４が１１１０である場合は遅延時間が２段階延長される。信号Ｆ１〜Ｆ４が１１１１である場合は遅延時間が４段階延長される。
【０１３９】
タイミング検出回路１１５は、Ｋ個のフリップフロップ１１６を含み、クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに変化するタイミングで、加減算回路９５からの遅延制御信号ＤＣＮＴＮを取込み、次の比較期間における遅延制御信号ＤＣＮＴＰを出力する。
【０１４０】
サーモメータデコーダ１０７は、タイミング検出回路１１５からのバイナリ形式のＫビットの遅延制御信号ＤＣＮＴＰをサーモメータ形式のＮビットの遅延制御信号ＤＣＮＴに変換する。この遅延制御信号ＤＣＮＴの設定値に従い、次の比較期間までに遅延回路７０〜７２の遅延時間の設定が切り替わる。
【０１４１】
なお、実施の形態３，４では、遅延制御信号ＤＣＮＴを比較終了タイミング毎に１段階ずつ調整することを想定している。しかし、遅延制御信号ＤＣＮＴがＭビットである場合、遅延最大設定から遅延最小設定、あるいは遅延最小設定から遅延最大設定に変えるためにクロック信号ＣＬＫＩＮの周期のＭ倍の時間が掛かる。遅延最大設定から遅延最小設定、あるいは遅延最小設定から遅延最大設定に変更する調整が必要になるのは、主に非同期逐次比較型ＡＤＣ２５の起動時である。したがって、クロック信号ＣＬＫＩＮの周期のＭ倍の時間を起動時間として確保しなければならず、実用上の大きな制約となる。
【０１４２】
本実施の形態５では、図２２に示すように、比較終了タイミング毎に最大で４段階遅延時間を延長させることが可能である。したがって、起動前の遅延制御信号ＤＣＮＴの設定を遅延時間が最短の条件、すなわち内部クロック信号ＣＬＫＣＯＭＰの周期が最小の条件から開始する場合、起動時間として確保しなければならない時間をクロック信号ＣＬＫＩＮの周期の約Ｍ／４倍に短縮することができる。
【０１４３】
なお、遅延時間を短縮する方向、すなわち内部クロック信号ＣＬＫＣＯＭＰの周期を短くする方向については、比較完了毎に１段階しか変化させられない。したがって、起動時におけるタイミング検出回路１０５の出力信号ＤＣＮＴＰの値は遅延時間を最短にする値、すなわち内部クロック信号ＣＬＫＣＯＭＰの周期を最小にする値に設定することが望ましい。
【０１４４】
また、本実施の形態５では、３つの遅延回路１１１〜１１３を用いた場合について説明したが、ｊ個の遅延回路を用いた場合、理論的には一度に２（ｊ−１）段階遅延時間を延長することが可能となる。この場合、起動時間として確保しなければならない時間を、約Ｍ／[２（ｊ−１）]倍に短縮することができる。
【０１４５】
[実施の形態６]
図２３は、本願の実施の形態６によるＡＤＣの構成を示すブロック図であって、図２１と対比される図である。図２３において、このＡＤＣが図２１のＡＤＣと異なる点は、サーモメータデコーダ１１７が除去され、タイミング検出回路１１５の出力信号が遅延制御信号ＤＣＮＴとなり、非同期逐次比較型ＡＤＣ２５が非同期逐次比較型ＡＤＣ１２０と置換されている点である。非同期逐次比較型ＡＤＣ１２０は、非同期逐次比較型ＡＤＣ２５の遅延回路７０〜７２の各々を図２４に示す遅延回路１２１で置換したものである。ただし、遅延回路１２１では、Ｋ＝３としている。
【０１４６】
遅延回路１２１では、トランジスタＰ４，Ｐ８，Ｐ９，Ｑ４，Ｑ５，Ｑ６，Ｑ９のサイズ（すなわち電流駆動能力）は同じである。また、トランジスタＰ５，Ｐ１０〜Ｐ１３，Ｑ１０〜Ｑ１４のサイズ（すなわち電流駆動能力）は同じである。トランジスタＰ６のサイズはトランジスタＰ４のサイズの４倍であり、トランジスタＰ７のサイズはトランジスタＰ４のサイズの２倍である。トランジスタＱ７のサイズはトランジスタＱ４のサイズの４倍であり、トランジスタＱ８のサイズはトランジスタＱ４のサイズの２倍である。トランジスタＰ１〜Ｐ３，Ｑ１〜Ｑ３のサイズは、トランジスタＰ４〜Ｐ１３，Ｑ４〜Ｑ１４に比べて十分に大きい。トランジスタＰ１〜Ｐ３，Ｑ１〜Ｑ３の各々はスイッチを構成し、トランジスタＰ４〜Ｐ１３，Ｑ４〜Ｑ１４はカレントミラー回路を構成する。
【０１４７】
本実施の形態６では、図２４に示すようなビット毎の重みが異なる遅延時間調整機能を備えた遅延回路１２１を用いて、一度に複数段階の遅延時間の調整が可能となっている。インバータ８１〜８４の電源電流が増大すると、インバータ８１〜８４の遅延時間は短くなる。たとえば、信号ＤＣ２〜ＤＣ０が０００である場合は、トランジスタＰ１〜Ｐ３，Ｑ１〜Ｑ３はともに非導通になる。この場合は、トランジスタＰ１０〜Ｐ１３，Ｑ１０〜Ｑ１３の各々に電流Ｉｃが流れる。
【０１４８】
信号ＤＣ２〜ＤＣ０が００１である場合は、トランジスタＰ１，Ｐ２，Ｑ１，Ｑ２が非導通となり、トランジスタＰ３，Ｑ３は導通する。この場合は、トランジスタＰ１０〜Ｐ１３，Ｑ１０〜Ｑ１３の各々に電流２×Ｉｃが流れる。
【０１４９】
信号ＤＣ２〜ＤＣ０が０１０である場合は、トランジスタＰ１，Ｐ３，Ｑ１，Ｑ３が非導通となり、トランジスタＰ２，Ｑ２は導通する。この場合は、トランジスタＰ１０〜Ｐ１３，Ｑ１０〜Ｑ１３の各々に電流３×Ｉｃが流れる。
【０１５０】
以下同様に、信号ＤＣ２〜ＤＣ０が０１１である場合は、トランジスタＰ１０〜Ｐ１３，Ｑ１０〜Ｑ１３の各々に電流４×Ｉｃが流れる。信号ＤＣ２〜ＤＣ０が１００である場合は、トランジスタＰ１０〜Ｐ１３，Ｑ１０〜Ｑ１３の各々に電流５×Ｉｃが流れる。信号ＤＣ２〜ＤＣ０が１０１である場合は、トランジスタＰ１０〜Ｐ１３，Ｑ１０〜Ｑ１３の各々に電流６×Ｉｃが流れる。信号ＤＣ２〜ＤＣ０が１１０である場合は、トランジスタＰ１０〜Ｐ１３，Ｑ１０〜Ｑ１３の各々に電流７×Ｉｃが流れる。信号ＤＣ２〜ＤＣ０が１１１である場合は、トランジスタＰ１０〜Ｐ１３，Ｑ１０〜Ｑ１３の各々に電流８×Ｉｃが流れる。したがって、データ信号ＤＣ２〜ＤＣ０により、遅延回路１２１の遅延時間を制御することができる。
【０１５１】
なお、実施の形態５においてはＫビット（ただし、２（Ｋ−１）≦Ｎ＜２Ｋである）の遅延制御信号ＤＣＮＴＰをＮビットの遅延制御信号ＤＣＮＴに変換するためにサーモメータデコーダ１１７が必要であった。これは制御対象である非同期逐次比較型ＡＤＣ２５内の遅延回路７０〜７２では、図９で示したようにビット毎の重みが等しかったからである。
【０１５２】
本実施の形態６では、図２４に示したようにビット毎の重みが異なる遅延回路１２１を使用するので、サーモメータデコーダ１１７は不要となる。
【０１５３】
また、遅延回路７０と比べて遅延回路１２１では、トランジスタＰ６，Ｑ７のサイズが４倍になり、トランジスタＰ７，Ｑ８のサイズが２倍になる。しかし、そのための面積の増加は、サーモメータデコーダ１１７の面積と比較すると十分に小さいので、回路全体としての面積低減を図ることができる。
【０１５４】
[実施の形態７]
図２５は、本願の実施の形態７によるＡＤＣに含まれるシーケンスレジスタ１２５の構成を示す回路ブロック図であって、図６と対比される図である。図２５を参照して、このシーケンスレジスタ１２５がシーケンスレジスタ４４と異なる点は、予備のフリップフロップ１２６が追加されている点である。最終段のフリップフロップ５２の出力信号ＳＢ[０]は、フリップフロップ１２６のデータ入力端子に入力される。信号ＶＡＬＩＤはフリップフロップ１２６のクロック端子に与えられ、クロック信号ＣＬＫＩＮはフリップフロップ１２６のリセット端子に与えられる。フリップフロップ１２６の出力信号ＳＢ[Ｐ]は、逐次比較完了を検出するための信号Ｆ１として使用される。このＡＤＣでは、第１回〜第（Ｎ＋１）回の比較が行なわれるが、第（Ｎ＋１）回の比較は予備の比較であり、Ｎビットのデジタル信号が生成される。
【０１５５】
本実施の形態７では、シーケンスレジスタ１２５に予備のフリップフロップ１２６を設けることにより、所望のパルス数の内部クロック信号ＣＬＫＣＯＭＰを確実に得ることが可能となっている。なお、図２５では予備のフリップフロップ１２６を１つだけ設けているが、必要に応じて複数個設けても構わない。
【０１５６】
実施の形態１〜６において１段階遅延時間を調整したときの内部クロック信号ＣＬＫＣＯＭＰの１周期あたりの変化量をΔｔとすると、Ｎビットの逐次比較動作に掛かる時間は、Ｎ×Δｔ変化する。本願においては、自動調整により最終的には図１１に示した「現状維持」の領域に信号Ｆ１の立ち上りエッジが入るように調整することを目指しているので、このＮ×Δｔが遅延回路３０により生成される遅延時間Ｔｄを上回ることが無いように設計する。
【０１５７】
しかしながら、Ｎ×ΔｔとＴｄの値が近い場合、想定外の要因により大小関係が逆転する可能性がある。この場合、図１１に示した「遅延時間延長」の領域と「遅延時間短縮」の領域を比較期間完了毎に行き来する可能性がある。特に問題が大きいのは、「遅延時間短縮」領域に誤って調整されてしまう場合である。ある比較期間において次の比較期間における遅延時間を「遅延時間短縮」の方向に調整するときは、比較期間中に所望の回数のクロックパルスの生成ができていないことを意味している。したがって、このときの比較結果は最大でも「（Ｎ−１）ビット精度」となる。したがって、実施の形態１〜６の構成において、図１１の「遅延時間延長」の領域と「遅延時間短縮」の領域を比較期間毎に行き来する状態となると、２回に１回は所望の精度での比較が行なわれなくなる。
【０１５８】
このような問題を解決する方法として、図２５に示すシーケンスレジスタ１２５を採用し、予備のフリップフロップ１２６の出力信号ＳＢ[Ｐ]を信号Ｆ１として使用する。これにより、たとえば（Ｎ＋１）×ΔｔとＴｄの逆転が起き、遅延時間延長と遅延時間短縮が内部クロック信号ＣＬＫＣＯＭＰの周期で交互に行なわれたとしても、図２６（ａ）（ｂ）に示す通り、予備クロック部分（ＳＢ[Ｐ]）が生成されるかどうかが変わるだけで、比較に必要な信号ＳＢ［Ｎ−１]〜ＳＢ[０］は確実に生成される。
【０１５９】
[実施の形態８]
図２７は、本願の実施の形態８によるＡＤＣの構成を示すブロック図であって、図２１と対比される図である。図２７を参照して、このＡＤＣは非同期逐次比較型ＡＤＣ１３０、遅延制御回路１３１、およびサーモメータデコーダ１１７を備える。遅延制御回路１３１は、加減算回路１３２およびタイミング検出回路１１５を含む。非同期逐次比較型ＡＤＣ１３０は、図２５で示したシーケンスレジスタ１２５を含み、信号ＳＢ[Ｐ]を信号Ｆ１として出力する。非同期逐次比較型ＡＤＣ１３０は、第１回〜第（Ｎ＋１）回の比較を行うが、第（Ｎ＋１）回の比較は予備の比較であり、Ｎビットのデジタル信号を生成する。遅延制御回路１３１は、図２１で示した遅延回路１１１〜１１３を必要としない回路である。
【０１６０】
図２８は、加減算回路１３２の構成を示す回路ブロック図であって、図１９と対比される図である。ただし、図および説明の簡単化のため、Ｋ＝２としている。図２８を参照して、加減算回路１３２は、加減算回路９５のＡＮＤゲート１００およびＥＸ−ＮＯＲゲート１０１をインバータ１３３で置換したものである。信号Ｆ１は、インバータ１３３で反転されて加算回路１０２の入力端子（Ｂ）およびＯＦ／ＵＦ判定回路１０４に与えられる。
【０１６１】
加減算回路１３２は、信号Ｆ１が「Ｈ」レベル（１）である場合は、前回の遅延制御信号ＤＣＮＴＰの値よりも１段階大きな値の遅延制御信号ＤＣＮＴＮを生成し、信号Ｆ１が「Ｌ」レベル（０）である場合は、前回の遅延制御信号ＤＣＮＴＰの値よりも１段階小さな値の遅延制御信号ＤＣＮＴＮを生成する。タイミング検出回路１１５およびサーモメータデコーダ１１７の機能は、図２１を用いて説明した通りである。
【０１６２】
図２９は、クロック信号ＣＬＫＩＮおよび信号Ｆ１の立ち上りエッジのタイミングと遅延回路７０〜７２の遅延時間との関係を示す図である。図２９の横軸は、クロック信号ＣＬＫＩＮの立ち上りエッジと信号Ｆ１の立ち上りエッジの時間差Ｔａ＝Ｔ（ＣＬＫＩＮ）−Ｔ（Ｆ１）を示している。
【０１６３】
Ｔａ＞０である場合は、逐次比較完了のタイミングが早いので、遅延回路７０〜７２の遅延時間を延長して内部クロック信号ＣＬＫＣＯＭＰの周期を伸ばす。０＞Ｔａである場合は、逐次比較完了のタイミングが遅いので、遅延回路７０〜７２の遅延時間を短縮して内部クロック信号ＣＬＫＣＯＭＰの周期を短くする。
【０１６４】
実施の形態１〜７では、信号Ｆ１，Ｆ２などに基づいて遅延時間の延長、現状維持、または短縮を判定したが、本実施の形態８では、信号Ｆ１に基づいて遅延時間の延長または短縮しか判定しない。すなわち、本実施の形態８では、ある任意の連続した２回の比較期間に着目すると、遅延時間の延長と短縮が１度ずつ行なわれる。
【０１６５】
実施の形態７において、Ｔｄ＜Ｎ×Δｔであると仮定し、ある任意の回数の遅延制御プロセスが実施された結果、図２６（ａ）（ｂ）に示すように、クロック信号ＣＬＫＩＮの周期で遅延時間の延長と短縮が交互に行なわれる状態に至ったものとする。このとき、信号Ｆ１が生成されるか否かで特性が変動しない場合、すなわち、いずれの場合においても図４のシーケンスレジスタ４４からビット制御レジスタ４５を介してＤＡＣ４０に至る一連の動作が内部クロック信号ＣＬＫＣＯＭＰの周期に対して、十分に追従可能であるとするならば、図１１に示した「現状維持」の領域を持たない構成も可能である。
【０１６６】
本実施の形態８では、遅延制御回路１３１内に遅延回路がないので、回路面積を縮小することができる。また、加減算回路１３２の構成も他の実施の形態と比べて簡略化できるので、回路面積をさらに縮小することができる。
【０１６７】
図２８の加減算回路１３２では、図１９のＡＮＤゲート１００およびＥＸ−ＮＯＲゲート１０１が不要であるため、図１９の加減算回路９５よりも回路面積が小さくなる。図２８は加減算回路１３２は実施の形態４に対応した構成であり、他の実施の形態の加減算回路とは単純に比較することはできない。しかしながら、「現状維持」の領域を設けないことにより、ゲート数を削減して回路面積を低減することはいずれの方式でも得られる。また、この面積低減効果は、遅延制御信号ＤＣＮＴのビット数が多いほど、すなわち、精密な遅延時間の調整を行なうことを目的とするほど高くなっていく。
【０１６８】
なお、本実施の形態８では、クロック信号ＣＬＫＩＮが「Ｌ」レベルから「Ｈ」レベルに切り替わるタイミングにおける信号Ｆ１の論理レベルに応じて遅延制御信号ＤＣＮＴの値は毎回更新されるので、内部クロック信号ＣＬＫＣＯＭＰの周期の詳細な最適化には限界が存在する。
【０１６９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１７０】
１  無線通信用半導体装置、２  発振器、３  受信系アナログ回路、４  送信系アナログ回路、５  Ａ／Ｄインターフェース回路、６  ＲＦコア、７  ＣＰＵ、１０  ＬＮＡ、１１，２０  ミキサ、１２  ＢＰＦ、１３，１４  ＡＤＣ、１５，１６  ＶＣＯ、１７，１８，４０  ＤＡＣ、１９  ＬＰＦ、２１  電力増幅器、２２  アンテナ、２５，２７，１２０，１３０  非同期逐次比較型ＡＤＣ、２６，２８，１１０，１３１  遅延制御回路、３０，７０〜７２，１１１〜１１３，１２１  遅延回路、３１，９１，９５，１１４，１３２  加減算回路、３２，９２，９６，１１５  タイミング検出回路、４１  コンパレータ、４２，６８  ラッチ回路、４３  ＥＸ−ＯＲゲート、４４  シーケンスレジスタ、４５  ビット制御レジスタ、４６  出力レジスタ、４７  内部クロック生成回路、５０，５１，６０，６１，６４，６５，８１〜８４，８６，８７，１３３  インバータ、５２，６２，７３，９０，９３，９７，１１６，１２６  フリップフロップ、６３  ロジック回路、６６，７４，７６  ＮＯＲゲート、６７  ＯＲゲート、７５，７７  ＮＡＮＤゲート、Ｐ１〜Ｐ１３  ＰチャネルＭＯＳトランジスタ、Ｑ１〜Ｑ１４  ＮチャネルＭＯＳトランジスタ、８０  定電流源、８５  組合せ論理回路、８８，１００  ＡＮＤゲート、９８，１１７  サーモメータデコーダ、１０１  ＥＸ−ＮＯＲゲート、１０２，１０３  加算回路、１０４  ＯＦ／ＵＦ判定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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