(57)【要約】【課題】複数種類の半導体層が表面に表出している半導体基板を提供すること。【解決手段】半導体基板は、支持基板と、支持基板の表面に配置されている単結晶の第１半導体層と、第１半導体層の表面の一部に配置されている単結晶の第２半導体層と、第２半導体層が配置されていない第１半導体層の表面に配置されている単結晶の第３半導体層と、を備えている。第３半導体層は、第１半導体層と結晶方位が揃っており、第１半導体層と同一材料で形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板の表面に配置されている単結晶の第１半導体層と、
前記第１半導体層の表面の一部に配置されている単結晶の第２半導体層と、
前記第２半導体層が配置されていない前記第１半導体層の表面に配置されている単結晶の第３半導体層と、
を備えており、
前記第３半導体層は、前記第１半導体層と結晶方位が揃っており、前記第１半導体層と同一材料で形成されていることを特徴とする半導体基板。
【請求項２】
前記第２半導体層の表面に配置されている単結晶の第４半導体層をさらに備え、
前記第４半導体層は、前記第２半導体層と結晶方位が揃っており、前記第２半導体層と同一材料で形成されており、
前記第３半導体層と前記第４半導体層との界面は、アモルファス状態であることを特徴とする請求項１に記載の半導体基板。
【請求項３】
前記第３半導体層の表面と前記第４半導体層の表面とが、略同一平面上にあることを特徴とする請求項２に記載の半導体基板。
【請求項４】
前記第１半導体層および前記第２半導体層は同一材料で形成されており、
前記第１半導体層の表面の面方位と、前記第２半導体層の表面の面方位とが異なっていることを特徴とする請求項１〜３の何れか１項に記載の半導体基板。
【請求項５】
前記第１半導体層および前記第２半導体層は、ＳｉＣ単結晶であり、
前記第１半導体層の表面の面方位は、シリコン面またはカーボン面の一方であり、
前記第２半導体層の表面の面方位は、シリコン面またはカーボン面の他方であることを特徴とする請求項４に記載の半導体基板。
【請求項６】
支持基板の表面に単結晶の第１半導体層を配置する工程と、
前記第１半導体層の表面に単結晶の第２半導体層を配置する工程と、
前記第２半導体層の一部を選択的に除去し、前記第１半導体層の表面を露出させる工程と、
前記第１半導体層の表面に、前記第１半導体層と同一材料の第３半導体層をエピタキシャル成長させる第１結晶成長工程と、
を備えることを特徴とする半導体基板の製造方法。
【請求項７】
前記第１半導体層および前記第２半導体層は同一材料で形成されており、
前記第１半導体層の表面の面方位と、前記第２半導体層の表面の面方位とが異なっており、
前記第１結晶成長工程は、前記第２半導体層の表面に、前記第２半導体層と同一材料の第４半導体層をさらにエピタキシャル成長させることを特徴とする請求項６に記載の半導体基板の製造方法。
【請求項８】
前記第１結晶成長工程の後に、前記第３半導体層の表面と前記第４半導体層の表面とを略同一平面にする工程をさらに備えることを特徴とする請求項７に記載の半導体基板の製造方法。
【請求項９】
前記第１半導体層および前記第２半導体層は、ＳｉＣ単結晶であり、
前記第１半導体層の表面の面方位は、シリコン面またはカーボン面の一方であり、
前記第２半導体層の表面の面方位は、シリコン面またはカーボン面の他方であることを特徴とする請求項７または８に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書では、複数種類の半導体層が表面に表出している半導体基板、および、その製造方法に関する技術を開示する。
【背景技術】
【０００２】
基板の材料が異なるデバイスや、基板に用いる半導体単結晶の面方位が異なるデバイスを、複数組み合わせて使用する場合がある。この場合、異なる材料ごとに、または異なる面方位ごとに半導体チップ形状のデバイスを作成し、これらの複数の半導体チップを同一パッケージ内に実装することが行われている。また、関連する技術が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１９９３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数の半導体チップを同一パッケージ内に実装するためには、各半導体チップを個片化する工程や、各半導体チップ間をワイヤボンディングするなどの工程が必要となる。
【課題を解決するための手段】
【０００５】
本明細書では、半導体基板を開示する。半導体基板は、支持基板と、支持基板の表面に配置されている単結晶の第１半導体層と、第１半導体層の表面の一部に配置されている単結晶の第２半導体層と、第２半導体層が配置されていない第１半導体層の表面に配置されている単結晶の第３半導体層と、を備えている。第３半導体層は、第１半導体層と結晶方位が揃っており、第１半導体層と同一材料で形成されている。
【０００６】
上記の半導体基板では、第２半導体層の表面と第３半導体層の表面を、半導体基板の所望の領域にそれぞれ表出させることができる。これにより例えば、１つの半導体チップとして切り出される領域内に、第２半導体層を用いて作成されたデバイスと、第３半導体層を用いて作成されたデバイスとを、混在して製造することができる。また、第２半導体層を用いて作成されたデバイスと第３半導体層を用いて作成されたデバイスとの間の配線を、各種デバイスを作成するための半導体プロセスを用いて作成することができる。よって、第２半導体層を用いて作成されたデバイスと第３半導体層を用いて作成されたデバイスとを個別の半導体チップとして作成し、これら複数の半導体チップを同一パッケージ内に実装する、といった後工程を不要とすることができる。デバイス構造の簡素化や製造コストの低減を図ることが可能となる。また、第１半導体層の表面に第３半導体層を配置することで、第３半導体層の表面と第２半導体層の表面との間の相対高さを調整することが可能となる。
【発明の効果】
【０００７】
本明細書に開示の技術によれば、複数種類の半導体層が表面に表出している半導体基板、および、その製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】半導体基板の上面図である。
【図２】半導体基板の断面図である。
【図３】半導体基板の製造工程を示すフロー図（その１）である。
【図４】半導体基板の製造工程を説明する模式図である。
【図５】半導体基板の製造工程を説明する模式図である。
【図６】半導体基板の製造工程を説明する模式図である。
【図７】領域Ｒ１の部分拡大図である。
【図８】半導体基板の断面図である。
【発明を実施するための最良の形態】
【０００９】
以下、本明細書で開示する実施例の技術的特徴の幾つかを記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
【００１０】
（特徴１）第２半導体層の表面に配置されている単結晶の第４半導体層をさらに備えてもよい。第４半導体層は、第２半導体層と結晶方位が揃っており、第２半導体層と同一材料で形成されていてもよい。第３半導体層と第４半導体層との界面は、アモルファス状態であってもよい。これにより、第３半導体層の表面と第４半導体層の表面を、半導体基板の所望の領域にそれぞれ表出させることができる。従って、１つの半導体チップとして切り出される領域内に、第３半導体層を用いて作成されたデバイスと、第４半導体層を用いて作成されたデバイスとを、混在して製造することができる。また、製造するデバイスに応じて、第３半導体層および第４半導体層の厚さを調整することができるため、第１半導体層および第２半導体層の厚さを自由に設定することが可能となる。
【００１１】
（特徴２）第３半導体層の表面と第４半導体層の表面とが、略同一平面上にあってもよい。これにより、フォトリソグラフィなどの各種の半導体プロセスを、半導体基板に対してより適用しやすくすることが可能となる。
【００１２】
（特徴３）第１半導体層および第２半導体層は同一材料で形成されていてもよい。第１半導体層の表面の面方位と、第２半導体層の表面の面方位とが異なっていてもよい。これにより、同一材料で異なる面方位を有する半導体単結晶を、半導体基板の所望の領域にそれぞれ表出させることができる。面方位が異なることによって、同一材料であっても、半導体製造プロセス特性（例：結晶成長速度、エッチング速度）や、デバイス特性（例：キャリア移動度）などが異なる場合がある。従って、異なる半導体製造プロセス特性を用いて製造した複数のデバイスや、異なる特性を有する複数のデバイスを、同一半導体基板上に混在させて製造することが可能となる。
【００１３】
（特徴４）第１半導体層および第２半導体層は、ＳｉＣ単結晶であってもよい。第１半導体層の表面の面方位は、シリコン面またはカーボン面の一方であり、第２半導体層の表面の面方位は、シリコン面またはカーボン面の他方であってもよい。これにより、ＳｉＣ単結晶のシリコン面とカーボン面を、半導体基板の所望の領域にそれぞれ表出させることができる。シリコン面とカーボン面で、半導体製造プロセス特性やデバイス特性が異なる。従って、異なる特性を有する複数のデバイスを、同一半導体基板上に混在させて製造することが可能となる。
【００１４】
（特徴５）半導体基板の製造方法は、支持基板の表面に単結晶の第１半導体層を配置する工程を備えている。また、第１半導体層の表面に単結晶の第２半導体層を配置する工程を備えている。また、第２半導体層の一部を選択的に除去し、第１半導体層の表面を露出させる工程を備えている。また、第１半導体層の表面に、第１半導体層と同一材料の第３半導体層をエピタキシャル成長させる第１結晶成長工程を備えている。これにより、第２半導体層を除去した領域に、第３半導体層の表面を表出させることができる。これにより例えば、１つの半導体チップとして切り出される領域内に、第２半導体層を用いて作成されたデバイスと、第３半導体層を用いて作成されたデバイスとを、混在して製造することが可能となる。
【００１５】
（特徴６）第１半導体層および第２半導体層は同一材料で形成されていてもよい。第１半導体層の表面の面方位と、第２半導体層の表面の面方位とが異なっていてもよい。第１結晶成長工程は、第２半導体層の表面に、第２半導体層と同一材料の第４半導体層をさらにエピタキシャル成長させてもよい。これにより、第１結晶成長工程によって、第３半導体層と第４半導体層を同時にエピタキシャル成長させることができる。１つの工程で、面方位が異なる層を同時に成長させることができるため、第３半導体層と第４半導体層を別々の工程で成長させる場合に比して、工程数の削減が可能となる。
【００１６】
（特徴７）第１結晶成長工程の後に、第３半導体層の表面と第４半導体層の表面とを略同一平面にする工程をさらに備えてもよい。これにより、各種の半導体プロセスを、半導体基板に対してより適用しやすくすることが可能となる。
【００１７】
（特徴８）第１半導体層および第２半導体層は、ＳｉＣ単結晶であってもよい。第１半導体層の表面の面方位は、シリコン面またはカーボン面の一方であり、第２半導体層の表面の面方位は、シリコン面またはカーボン面の他方であってもよい。これにより、ＳｉＣ単結晶のシリコン面とカーボン面を、半導体基板の所望の領域にそれぞれ表出させることができる。シリコン面とカーボン面でデバイス特性などが異なるため、異なる特性を有する複数のデバイスを、同一半導体基板上に混在させて製造することが可能となる。
【００１８】
＜実施例１＞
実施例１に係る半導体基板の製造方法によって形成される半導体基板１の一例を、図１および図２の模式図を用いて説明する。図１は半導体基板１の上面図である。図２は、図１のI I−I I線における断面図である。図１において、点線で囲まれた矩形領域の各々は、１つの半導体チップとして切り出されるダイ領域を示している。半導体基板１の表面には、第３半導体層１３の表面１３ａと、第４半導体層１４の表面１４ａが表出している。図１では、第３半導体層１３の表面１３ａを、ハッチングにより示している。第３半導体層１３の表面１３ａは、ダイ領域の各々において、所定の位置に配置されている。
【００１９】
図２に示すように、半導体基板１は、支持基板１０と、支持基板１０の表面に配置されている第１半導体層１１と、第１半導体層の表面の一部に配置されている第２半導体層１２と、第２半導体層１２が配置されていない第１半導体層１１の表面に配置されている第３半導体層１３と、第２半導体層１２の表面に配置されている第４半導体層１４と、を備えている。第３半導体層１３の表面１３ａと第４半導体層１４の表面１４ａとは、略同一平面とされている。
【００２０】
支持基板１０は、第１半導体層１１〜第４半導体層１４を補強するための基板であり、高い結晶性が要求されない基板である。支持基板１０は、６Ｈポリタイプや４Ｈポリタイプなどの、多結晶ＳｉＣによって形成されていてもよい。また支持基板１０は、セラミック材料の混合材料によって形成されている焼結体であってもよい。使用するセラミック材料は、各種の材料でよく、例えば、ＳｉＣ、Ｓｉ、ＡｌＮ、Ａｌ２Ｏ３、ＧａＮ、ＳｉＮ、ＳｉＯ２、ＴａＯ、などのうちの少なくとも１種類の材料であってもよい。また支持基板１０は、サファイア基板であってもよい。
【００２１】
第１半導体層１１および第２半導体層１２は、４Ｈ−ＳｉＣ単結晶である。第１半導体層１１の表面１１ａの面方位は、シリコン面と呼ばれる（０００１）面である。第２半導体層１２の表面１２ａの面方位は、カーボン面と呼ばれる（０００−１）面である。
【００２２】
第３半導体層１３は、第１半導体層１１と同一材料である４Ｈ−ＳｉＣ単結晶である。第３半導体層１３は、第１半導体層１１と結晶方位が揃っている。従って、第３半導体層１３の表面１３ａは、シリコン面である。第４半導体層１４は、第２半導体層１２と同一材料である４Ｈ−ＳｉＣ単結晶である。第４半導体層１４は、第２半導体層１２と結晶方位が揃っている。従って、第４半導体層１４の表面１４ａは、カーボン面である。
【００２３】
第３半導体層１３の表面１３ａの支持基板１０からの高さは、第２半導体層１２の表面１２ａの支持基板１０からの高さ以上である。第４半導体層１４の表面１４ａの支持基板１０からの高さは、第３半導体層１３の表面１３ａの支持基板１０からの高さと同等である。
【００２４】
第３半導体層１３と第４半導体層１４との界面を含む領域Ｒ１の部分拡大図を、図７に示す。第３半導体層１３と第４半導体層１４との界面には、中間層２０が存在している。中間層２０は、結晶欠陥が多く結晶性の低い層、または非晶質の層である。
【００２５】
半導体基板１は、通常の半導体製造装置でハンドリングするための厚みや強度を備えている。よって、半導体基板１に対して、フォトリソグラフィやエッチング等の既知の各種の半導体プロセスを実施することができ、第３半導体層１３や第４半導体層１４の表面に各種のデバイスを形成することができる。半導体基板１の直径は、５０ｍｍ〜３００ｍｍの範囲であってもよい。支持基板１０の厚さＴ１は、半導体製造プロセスに耐えることができる機械的強度が得られるように定めればよい。厚さＴ１は、例えば、５０μｍ〜１０００μｍの範囲であってもよい。第１半導体層１１、第２半導体層１２の厚さは、例えば０．３〜１．０μｍの範囲であってもよい。第１半導体層１１と第３半導体層１３との合計厚さＴ２や、第２半導体層１２と第４半導体層１４との合計厚さＴ３は、製造するデバイスに応じて適宜に定めるとしてもよい。例えば、半導体基板１の表面に沿った方向にトランジスタ等の素子を形成する横型デバイスを製造する場合には、５μｍ以上であってもよい。また、半導体基板１の表面に垂直な方向に素子を形成する縦型デバイスを製造する場合には、数十μｍであってもよい。
【００２６】
＜半導体基板１の製造工程＞
半導体基板１の製造工程の内容を、図３のフローと、図４〜図６の模式図を用いて説明する。ステップＳ１において、第１貼り合わせ工程が行われる。第１貼り合わせ工程では、支持基板１０の表面に、４Ｈ−ＳｉＣ単結晶の第１半導体層１１を貼り合わせる。第１半導体層１１の表面１１ａは、シリコン面とされる。
【００２７】
第１貼り合わせ工程を説明する。例として、常温接合を行う場合を説明する。第１半導体層１１と支持基板１０を、不図示の常温接合装置のチャンバーにセットする。チャンバー内を真空状態にした上で、第１半導体層１１の裏面および支持基板１０の表面に、イオンビームを照射する。これにより、材料表面の酸化膜や吸着層を除去して結合手を表出させることで、表面を活性化させることができる。その後、第１半導体層１１の裏面と支持基板１０の表面とを接触させることで、両層を接合させることができる。接合時の圧力は、１０〜５０ＭＰａの範囲内であってもよい。
【００２８】
ステップＳ２において、第２貼り合わせ工程が行われる。第２貼り合わせ工程では、第１半導体層１１の表面１１ａに、４Ｈ−ＳｉＣ単結晶の第２半導体層１２を貼り合わせる。第２半導体層１２の表面１２ａは、カーボン面とされる。第２貼り合わせ工程の内容は、前述した第１貼り合わせ工程の内容と同様であるため、説明を省略する。これにより、図４の模式図に示すように、支持基板１０と第１半導体層１１と第２半導体層１２が順に積層された構造が形成される。
【００２９】
ステップＳ３において、第１除去工程が行われる。第１除去工程では、第２半導体層１２の一部を選択的に除去し、第１半導体層１１の表面１１ａを露出させる。第１除去工程は、半導体製造プロセスで一般的に用いられる、フォトリソグラフィ技術およびエッチング技術を用いて行われてもよい。これにより、図５の模式図に示す構造が形成される。
【００３０】
ステップＳ４において、第１結晶成長工程が行われる。第１結晶成長工程は、第１半導体層１１の表面１１ａに、４Ｈ−ＳｉＣ単結晶の第３半導体層１３をホモエピタキシャル成長させるとともに、第２半導体層１２の表面１２ａに、４Ｈ−ＳｉＣ単結晶の第４半導体層１４をホモエピタキシャル成長させる工程である。第１結晶成長工程を説明する。例として、熱ＣＶＤ法を用いる場合を説明する。図５に示す半導体基板を、不図示のチャンバーにセットする。半導体基板を加熱し、原料ガスであるシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを、チャンバー内に供給する。エピタキシャル成長では、下地の単結晶基板上に結晶方位が揃った、単結晶の薄膜を成長させることができる。従って、第１半導体層１１上に成長した第３半導体層１３の表面１３ａは、シリコン面となる。また、第２半導体層１２上に成長した第４半導体層１４の表面１４ａは、カーボン面となる。
【００３１】
第１結晶成長工程により、図６の模式図に示す構造が形成される。第１結晶成長工程では、第３半導体層１３の表面１３ａの支持基板１０からの高さが、第２半導体層１２の表面１２ａの支持基板１０からの高さ以上となるように、ホモエピタキシャル成長が行われてもよい。これにより、後の平坦化工程で第４半導体層１４をエッチバックや研磨して半導体基板の表面を平坦化する際に、第４半導体層１４が消失して第２半導体層１２の表面１２ａが露出してしまう事態を防止することができる。
【００３２】
第１結晶成長工程では、第３半導体層１３と第４半導体層１４が同時にホモエピタキシャル成長する。第３半導体層１３と第４半導体層１４とは結晶方位が異なるため、両層の界面では結晶方位が安定しない。従って図７に示すように、両層の界面には、結晶性の低い中間層２０が形成される。中間層２０により、第３半導体層１３と第４半導体層１４とは、明確な界面を有さずに連続した状態となる。
【００３３】
ステップＳ５において、平坦化工程が行われる。平坦化工程では、第３半導体層１３の表面１３ａと第４半導体層１４の表面１４ａとが略同一平面になるように、第４半導体層１４に対して、ドライエッチング等によるエッチバックや、研磨などが行われる。平坦化工程では、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いることができる。これにより、図１および図２に示す半導体基板１を製造することができる。
【００３４】
ステップＳ６において、図１および図２に示す半導体基板１を用いて、デバイス製造工程が行われる。デバイス製造工程では、既知の各種の半導体プロセスを、半導体基板１に対して適用することができる。
【００３５】
ステップＳ７において、ダイシング工程が行われる。ダイシング工程では、ダイシングソーを用いて図１に示すダイ領域の各々が切り出され、半導体チップが形成される。そしてフローが終了する。
【００３６】
＜効果＞
図１および図２に示す半導体基板１では、第３半導体層１３の表面１３ａ（シリコン面）と、第４半導体層１４の表面１４ａ（カーボン面）を、半導体基板１の所望の領域にそれぞれ表出させることができる。これにより、デバイス製造工程（ステップＳ６）を経ることによって、１つのダイ領域内に、第３半導体層１３を用いて作成されたデバイスと、第４半導体層１４を用いて作成されたデバイスとを、混在して製造することができる。シリコン面とカーボン面とでは、同一の４Ｈ−ＳｉＣ単結晶であっても、半導体製造プロセス特性（例：結晶成長速度、エッチング速度）や、デバイス特性（例：キャリア移動度）などが異なる。従って、デバイス特性の異なるデバイスを、１つの半導体チップ上に混在させて製造することが可能となる。これにより、表面がシリコン面である４Ｈ−ＳｉＣ単結晶基板を用いて作成したデバイスと、表面がカーボン面である４Ｈ−ＳｉＣ単結晶基板を用いて作成したデバイスとを、それぞれ個別の半導体チップとして作成し、これら複数の半導体チップを同一パッケージ内に実装する、といった後工程を不要とすることができる。デバイス構造の簡素化や製造コストの低減を図ることが可能となる。
【００３７】
第３半導体層１３を用いて作成されたデバイスと第４半導体層１４を用いて作成されたデバイスとを１つの半導体基板１上に製造することで、両デバイス間を接続する配線を、デバイス製造工程（ステップＳ６）を用いて作成することができる。よって、第３半導体層１３を用いて作成された半導体チップと、第４半導体層１４を用いて作成された半導体チップと、の間をワイヤボンディングするための後工程を不要とすることができる。
【００３８】
第１半導体層１１の表面に第３半導体層１３を成長させるとともに、第２半導体層１２の表面に第４半導体層１４を成長させることで、第３半導体層１３の表面１３ａと第４半導体層１４の表面１４ａとの間の相対高さを調整することが可能となる。これにより、製造するデバイスに応じた半導体層の厚さの調整を、第３半導体層１３および第４半導体層１４によって行なうことができるため、第１半導体層１１および第２半導体層１２の厚さを自由に設定することが可能となる。
【００３９】
平坦化工程（ステップＳ５）により、第３半導体層１３の表面１３ａと第４半導体層１４の表面１４ａとを、略同一平面とすることができる。これにより、フォトリソグラフィなどの各種の半導体プロセスを、半導体基板１に対してより適用しやすくすることが可能となる。
【００４０】
第１結晶成長工程（ステップＳ４）では、第３半導体層１３と第４半導体層１４を同時にエピタキシャル成長させることができる。１つの工程で、面方位が異なる層を同時に成長させることができるため、第３半導体層１３と第４半導体層１４を別々の工程で成長させる場合に比して、工程数の削減が可能となる。
【００４１】
以上、本発明の実施例に図ついて詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００４２】
＜変形例＞
図６の模式図に示す構造において、第３半導体層１３の表面１３ａの支持基板１０からの高さが、第２半導体層１２の表面１２ａの支持基板１０からの高さよりも低くされてもよい。これにより、ステップＳ５の平坦化工程では、第４半導体層１４が除去されて第２半導体層１２の表面１２ａが露出するとともに、第２半導体層１２の表面１２ａと第３半導体層１３の表面１３ａとが略同一平面になるように、第４半導体層１４および第３半導体層１３がエッチバックされる。この平坦化工程では、ＣＭＰ法を用いることができる。これにより、図８に示す半導体基板１ａを製造することができる。半導体基板１ａの表面には、第２半導体層１２の表面１２ａと、第３半導体層１３の表面１３ａが表出している。
【００４３】
ＳｉＣ結晶のポリタイプは、４Ｈに限られない。３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣなど、他のポリタイプを使用することも可能である。３Ｃ−ＳｉＣを用いる場合には、シリコン面として（１１１）面を使用し、カーボン面として（−１−１−１）面を使用すればよい。また、３Ｃ−ＳｉＣを用いる場合には、異なる面方位の１つとして、（００１）面を使用してもよい。
【００４４】
第１半導体層１１と第２半導体層１２の組合せは、各種の組合せが可能である。例えば、同一ポリタイプのＳｉＣ単結晶であって、シリコン面やカーボン面とは異なる複数種類の面方位を有する組合せでもよい。異なるポリタイプのＳｉＣ単結晶の組合せでもよい。Ｓｉ単結晶であって、異なる面方位を有する組合せでもよい。また、化合物半導体を用いても良い。
【００４５】
第１半導体層１１と第２半導体層１２の２層を貼り合わせる形態に限られない。３層以上の半導体層を貼り合わせてもよい。貼り合わせる半導体層の数を増やすほど、半導体基板の表面に表出させることができる半導体層の種類を増やすことが可能となる。
【００４６】
本明細書に開示されている半導体基板は、半導体デバイス以外の用途に適用可能である。例えば、ＭＥＭＳ（Micro Electro Mechanical Systems）に適用してもよい。Ｓｉ単結晶は、面方位に応じてエッチング形状が変わるため、複数種類の面方位を有するＳｉ単結晶を半導体基板表面に配置することで、より複雑な形状を形成することが可能となる。
【００４７】
第１半導体層１１、第２半導体層１２を貼り合わせる貼り合わせ工程は、常温接合に限られず、各種の方法を用いることができる。例えば、プラズマ接合、水酸基接合などの接合手法や、接着剤を用いた接合手法などを用いることができる。また、薄膜化された第１半導体層１１、第２半導体層１２を貼り合わせるために、水素原子のアブレーションによる剥離技術を用いることができる。この剥離技術では、ＳｉＣ結晶基板の主表面から水素イオンを注入することにより水素高濃度層を形成したのち、主表面を支持基板１０に貼り付ける。その後、水素高濃度層でＳｉＣ結晶基板からＳｉＣ結晶薄膜を剥離する。
【００４８】
支持基板１０と第１半導体層１１、または第１半導体層１１と第２半導体層１２との間に絶縁層を形成することで、いわゆるＳＯＩ（Silicon on Insulator）と同様の構造を有する半導体基板を形成してもよい。
【００４９】
除去工程で行う研磨加工にＣＭＰを用いる場合を説明したが、この形態に限られない。研磨加工には、機械研磨や化学研磨などを用いることができる。機械研磨は、ダイヤモンド等の砥粒を担持した研磨パッド用いる研磨方法である。化学研磨は、研磨液として、支持基板の表面の凹凸を除去する化学薬品を用いる方法である。
【００５０】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００５１】
１：半導体基板、１０：支持基板、１１：第１半導体層、１２：第２半導体層、１３：第３半導体層、１４：第４半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図７】
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