(57)【要約】【課題】撮像素子を構成する画素において、読み出しノイズの発生を防ぐことで、半導体装置の性能を向上させる。【解決手段】画素を構成する増幅用トランジスタＡＭＩ、選択用トランジスタおよびリセット用トランジスタのそれぞれのゲート絶縁膜Ｇ１を、絶縁膜ＯＮと、Ｌａを含むキャッピング膜ＬＡとにより構成する。これにより、ゲート絶縁膜Ｇ１にＬａを導入することで、上記の各トランジスタのしきい値電圧を低減し、信号の増幅動作などにおける１／ｆノイズの発生を防ぐ。【選択図】図４
2015046505.tif 000002
【特許請求の範囲】
【請求項１】
入射光の光量に応じた信号電荷を生成する光電変換素子と、
前記信号電荷を電荷検出部に転送する転送用トランジスタと、
前記電荷検出部の電位変動に対応する電気信号を出力する増幅用トランジスタと、
前記電荷検出部の電位を所定の値にリセットするリセット用トランジスタと、
前記増幅用トランジスタが出力する前記電気信号を外部に出力する選択用トランジスタと、
を有する画素を備えた半導体装置において、
半導体基板上に形成され、前記増幅用トランジスタを構成するゲート絶縁膜は、Ｌａを含む、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記リセット用トランジスタおよび前記選択用トランジスタのそれぞれのゲート絶縁膜は、Ｌａを含む、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記転送用トランジスタのゲート絶縁膜は、ＳｉＯＮ膜を含み、
前記転送用トランジスタのゲート絶縁膜のＬａ濃度は、前記増幅用トランジスタのゲート絶縁膜のＬａ濃度より低い、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記転送用トランジスタのゲート絶縁膜は、Ｌａを含む、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記リセット用トランジスタおよび前記選択用トランジスタのそれぞれのゲート絶縁膜は、Ｌａを含み、
前記増幅用トランジスタ、前記リセット用トランジスタおよび前記選択用トランジスタのそれぞれのゲート絶縁膜のＬａ濃度は、前記転送用トランジスタのゲート絶縁膜のＬａ濃度より大きい、半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記転送用トランジスタのゲート絶縁膜の誘電率は、ＳｉＯＮより大きく、
前記転送用トランジスタのゲート電極は、金属電極を含む、半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記画素の外部における、前記半導体基板上のｎ型の電界効果トランジスタを構成するゲート絶縁膜は、Ｌａを含み、
前記画素の外部における、前記半導体基板上のｐ型の電界効果トランジスタを構成するゲート絶縁膜は、Ａｌを含み、
前記増幅用トランジスタ、前記リセット用トランジスタおよび前記選択用トランジスタのそれぞれのゲート絶縁膜のＬａ濃度は、前記ｎ型の電界効果トランジスタのゲート絶縁膜のＬａ濃度より大きい、半導体装置。
【請求項８】
主面に第１領域、第２領域、第３領域および第４領域を有する半導体基板と、
入射光の光量に応じた信号電荷を生成する光電変換素子と、
前記信号電荷を電荷検出部に転送する、前記第４領域の転送用トランジスタと、
第１ゲート絶縁膜、第１ゲート電極および第１ソース・ドレイン領域を含み、前記電荷検出部の電位変動に対応する電気信号を出力する、前記第１領域の増幅用トランジスタと、
前記電荷検出部の電位を所定の値にリセットする、前記第２領域のリセット用トランジスタと、
前記増幅用トランジスタが出力する前記電気信号を外部に出力する、前記第３領域の選択用トランジスタと、
を有する画素を備えた半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板上に、Ｌａを含む第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に、前記第１ゲート電極を形成する工程、
（ｄ）前記第１絶縁膜を加工して、前記第１ゲート絶縁膜を形成する工程、
（ｅ）前記半導体基板の上面に、一対の前記第１ソース・ドレイン領域を形成する工程、
（ｆ）前記半導体基板の上面に、前記光電変換素子を形成する工程、
を有する、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１領域、前記第２領域および前記第３領域の前記半導体基板上に、前記第１絶縁膜を形成し、
前記（ｃ）工程では、前記第１領域の前記第１絶縁膜上に前記第１ゲート電極を形成し、前記第２領域の前記第１絶縁膜上に第２ゲート電極を形成し、前記第３領域の前記第１絶縁膜上に第３ゲート電極を形成し、
前記（ｄ）工程では、前記第１領域の前記第１絶縁膜を加工して前記第１ゲート絶縁膜を形成し、前記第２領域の前記第１絶縁膜を加工して第２ゲート絶縁膜を形成し、前記第３領域の前記第１絶縁膜を加工して第３ゲート絶縁膜を形成し、
前記（ｅ）工程では、前記第１領域の前記半導体基板の上面に、一対の前記第１ソース・ドレイン領域を形成し、前記第２領域の前記半導体基板の上面に、一対の第２ソース・ドレイン領域を形成し、前記第３領域の前記半導体基板の上面に、一対の第３ソース・ドレイン領域を形成し、
前記リセット用トランジスタは、前記第２ゲート絶縁膜、前記第２ゲート電極および前記第２ソース・ドレイン領域を有し、
前記選択用トランジスタは、前記第３ゲート絶縁膜、前記第３ゲート電極および前記第３ソース・ドレイン領域を有する、半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記転送用トランジスタを構成する第４ゲート絶縁膜は、ＳｉＯＮ膜を含み、
前記第４ゲート絶縁膜のＬａ濃度は、前記第１ゲート絶縁膜のＬａ濃度より低い、半導体装置の製造方法。
【請求項１１】
請求項８記載の半導体装置の製造方法において、
前記転送用トランジスタを構成する第４ゲート絶縁膜は、Ｌａを含む、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１絶縁膜のＬａ濃度は、前記第４ゲート絶縁膜のＬａ濃度より大きい、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記第４ゲート絶縁膜の誘電率は、ＳｉＯＮより大きく、
前記転送用トランジスタを構成する第４ゲート電極は、金属電極を含む、半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記画素の外部における、前記半導体基板上のｎ型の電界効果トランジスタを構成する第５ゲート絶縁膜は、Ｌａを含み、
前記画素の外部における、前記半導体基板上のｐ型の電界効果トランジスタを構成する第６ゲート絶縁膜は、Ａｌを含み、
前記第１絶縁膜のＬａ濃度は、前記第５ゲート絶縁膜のＬａ濃度より大きい、半導体装置の製造方法。
【請求項１５】
請求項８記載の半導体装置の製造方法において、
前記半導体基板の主面に対するＡｓカウンター注入を行わない、半導体装置の製造方法。
【請求項１６】
請求項８記載の半導体装置の製造方法において、
前記第１絶縁膜は、第２絶縁膜と、前記第２絶縁膜上に形成されたＬａ含有膜とを含み、
（ｇ）前記（ｂ）工程の後であって、前記（ｃ）工程の前に、熱処理を行い、前記Ｌａ含有膜内のＬａを前記第２絶縁膜内に拡散させる工程をさらに有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、撮像素子を含む半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
デジタルカメラなどに用いられる撮像素子（画像素子）は、例えば、光を検出して電荷を発生させるフォトダイオードを含む画素を、マトリクス状に複数並べた構成を有している。１個の画素の構成としては、上記フォトダイオードと、上記電荷を周辺素子に出力する転送用トランジスタと、信号の増幅などを行う当該周辺素子とを含む構成が知られている。周辺素子とは、例えば増幅用トランジスタ、リセット用トランジスタおよび選択用トランジスタを指し、これらのトランジスタは、転送用トランジスタから送られた信号を選択し、増幅して出力するために用いられる。
【０００３】
特許文献１（特開２００３−３３８６１６号公報）には、撮像画素を配置した画素とその周辺回路部とを同一チップに混載する構成において、周辺回路部のトランジスタのゲート絶縁膜に誘電率の高いＳｉＯＮ、ＳｉＮまたはＨｉｇｈ−ｋ膜を用い、メタル汚染または界面準位などによる欠陥が多い絶縁膜を、光電変換手段などに一度も接触させることなく形成することが記載されている。
【０００４】
特許文献２（特開２０１２−０１５３８３号公報）には、電界効果トランジスタのゲート絶縁膜の一部を高誘電率材料により構成し、また、ゲート絶縁膜にＬａ（ランタン）、Ｙ（イットリウム）、または、Ｍｇ（マグネシウム）などの高誘電率材料を添加することが記載されている。
【０００５】
特許文献３（特開２０１１−０８２４１８号公報）には、閾値電圧制御用金属が高誘電率ゲート絶縁膜に添加されたトランジスタにおいて、トランジスタ特性の変動を抑制することが記載されている。
【０００６】
特許文献４（特開２０１０−１２３８４１号公報）には、素子分離領域中の負の固定電荷によりホール蓄積層を発生させることで、素子分離領域と半導体基板との界面の欠陥に起因して生じる１／ｆノイズを低減することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−３３８６１６号公報
【特許文献２】特開２０１２−０１５３８３号公報
【特許文献３】特開２０１１−０８２４１８号公報
【特許文献４】特開２０１０−１２３８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
撮像素子を用いて光を受光して画像を得る場合に画像に生じるノイズの一つに、受光部から信号を読み出す際に信号に混入する読み出しノイズがある。読み出しノイズは、画素を構成する周辺トランジスタのしきい値電圧が高いことなどに起因して生じる１／ｆノイズを主成分とするものである。
【０００９】
これに対し、周辺トランジスタのしきい値電圧を小さくし、１／ｆノイズを低減する方法には、以下の方法がある。一つの方法は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である周辺トランジスタのゲート絶縁膜下のチャネル領域の不純物の導入量を低減する方法である。また、他の一つの方法は、当該ゲート絶縁膜の下の半導体基板の上面に対し、Ａｓ（ヒ素）カウンター注入を行う方法である。
【００１０】
後者のＡｓカウンター注入を行う方法は、前者のチャネル不純物を低減する方法に比べ、半導体基板上面にダメージが生じやすく、これにより界面準位が増加し、チャネル不純物を低減する方法に比べて１／ｆノイズが増大する問題がある。
【００１１】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
一実施の形態である半導体装置は、画素を構成する増幅用トランジスタなどの周辺トランジスタのゲート絶縁膜にＬａを導入するものである。
【００１４】
また、一実施の形態である半導体装置の製造方法は、画素を構成する増幅用トランジスタなどの周辺トランジスタの形成工程において、Ｌａを含むゲート絶縁膜を形成するものである。
【発明の効果】
【００１５】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、画素におけるノイズの発生を防ぐことができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１である半導体装置を示す模式的な回路図である。
【図２】本発明の実施の形態１である半導体装置を示す平面レイアウトである。
【図３】本発明の実施の形態１である半導体装置を示す等価回路図である。
【図４】本発明の実施の形態１である半導体装置を示す断面図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施の形態１の変形例である半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】本発明の実施の形態２である半導体装置を示す平面レイアウトである。
【図１５】本発明の実施の形態２である半導体装置を示す断面図である。
【図１６】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す断面図である。
【図２８】図２７に続く半導体装置の製造方法を示す断面図である。
【図２９】ＭＯＳＦＥＴのゲート電極の幅としきい値電圧との関係を示すグラフである。
【発明を実施するための形態】
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
なお、本願では撮像素子を構成する複数の受光部のうちの一つの単位を画素と呼ぶ。また、画素は転送用トランジスタ、増幅用トランジスタ、リセット用トランジスタ、選択用トランジスタ、および受光素子であるフォトダイオードを含むものとして説明する。また、画素を構成する増幅用トランジスタ、リセット用トランジスタおよび選択用トランジスタを、画素の周辺トランジスタと呼ぶ。
【００１９】
また、本願の特徴は主に、画素を構成するトランジスタの構造および製造方法にあるため、以下の実施の形態では、画素を構成するフォトダイオードの構造および製造工程の詳細な説明は省略する。
【００２０】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２１】
（実施の形態１）
本実施の形態の半導体装置およびその製造方法は、特にＭＯＳ型の電界効果トランジスタのゲート電極の構造およびその製造工程に特徴を有するものであり、例えば撮像素子におけるノイズの発生の低減を実現するものである。
【００２２】
以下に、図１〜図４を用いて本実施の形態の半導体装置を説明する。図１は本実施の形態の半導体装置の撮像素子の模式的な回路図であり、図２は本実施の形態の半導体装置の画素の平面レイアウトであり、図３は本実施の形態の半導体装置の画素の等価回路図であり、図４は本実施の形態の半導体装置の断面図である。
【００２３】
図１に示すように、本実施の形態の撮像素子ＩＳは、矩形の形状を有している。図１では画素ＰＥを一つのみ示し、他の画素ＰＥの図示を省略しているが、撮像素子ＩＳはマトリクス状に並べられた複数の画素ＰＥにより構成されている。撮像素子ＩＳを構成する各画素ＰＥは、列選択回路ＣＣおよび行選択回路ＲＣに接続されている。１個の画素ＰＥから読み出された信号は、読み出し回路である列選択回路ＣＣから外部に出力される。
【００２４】
列選択回路ＣＣおよび行選択回路ＲＣは、撮像素子ＩＳを構成する複数の画素ＰＥの外部に形成されている。また、列選択回路ＣＣおよび行選択回路ＲＣは撮像素子ＩＳと同一の半導体基板上に形成されている。
【００２５】
図２には、図１に示す１個の画素ＰＥを拡大した平面レイアウトを示している。なお、図２では、平面視において各素子を囲む素子分離領域の図示を省略している。また、図３には図２に示す画素ＰＥの等価回路図を示している。図２に示すように、画素ＰＥは受光素子であるフォトダイオードＰＤを含んでいる。フォトダイオードＰＤは半導体基板（図示しない）の主面に形成された半導体素子であり、平面視において矩形の形状を有している。フォトダイオードＰＤは、入射光の光量に応じた信号電荷を生成する光電変換素子である。
【００２６】
フォトダイオードＰＤの周辺には、画素ＰＥの周辺トランジスタである３種類のトランジスタ、つまり、増幅用トランジスタＡＭＩ、リセット用トランジスタＲＳＴおよび選択用トランジスタＳＥＬが形成されている。また、上記周辺トランジスタの他に、フォトダイオードＰＤと一部分を互いに共有する転送用トランジスタＴＸが形成されている。転送用トランジスタＴＸ、増幅用トランジスタＡＭＩ、リセット用トランジスタＲＳＴおよび選択用トランジスタＳＥＬは、いずれもｎチャネル型のＭＯＳＦＥＴである。画素ＰＥは、フォトダイオードＰＤ、転送用トランジスタＴＸ、増幅用トランジスタＡＭＩ、リセット用トランジスタＲＳＴおよび選択用トランジスタＳＥＬにより構成されている。
【００２７】
画素ＰＥが形成された半導体基板（図示しない）上には複数のゲート電極ＧＥが形成されている。転送用トランジスタＴＸを構成するゲート電極ＧＥは、矩形のフォトダイオードＰＤの１辺に沿って延在しており、平面視においてフォトダイオードＰＤから突出する半導体領域とフォトダイオードＰＤとの境界上に跨るように形成されている。転送用トランジスタＴＸは、フォトダイオードＰＤの一部と上記半導体領域の突出部分とをソース・ドレイン領域として有するＭＯＳＦＥＴである。
【００２８】
また、リセット用トランジスタＲＳＴ、増幅用トランジスタＡＭＩおよび選択用トランジスタＳＥＬは、一方向に並んで順に配置されている。リセット用トランジスタＲＳＴ、増幅用トランジスタＡＭＩおよび選択用トランジスタＳＥＬのそれぞれを構成する各ゲート電極ＧＥは、いずれも一つの半導体領域を跨ぐように、当該半導体領域上に配置されている。
【００２９】
リセット用トランジスタＲＳＴ、増幅用トランジスタＡＭＩおよび選択用トランジスタＳＥＬは、それぞれ上記半導体領域内に形成された一対のソース・ドレイン領域を有している。隣り合うリセット用トランジスタＲＳＴおよび増幅用トランジスタＡＭＩは、互いのソース・ドレイン領域のうち一方を共有しており、隣り合う増幅用トランジスタＡＭＩおよび選択用トランジスタＳＥＬは、互いのソース・ドレイン領域のうち一方を共有している。
【００３０】
画素ＰＥは半導体基板の上面に形成された半導体領域であって、グランド電位を供給する接地部ＧＮＤを有しており、接地部ＧＮＤおよび各ゲート電極ＧＥのそれぞれの上面にはコンタクトプラグＣＰが接続されている。また、転送用トランジスタＴＸのソース・ドレイン領域を構成する上記突出部分の半導体領域、リセット用トランジスタＲＳＴの一対のソース・ドレイン領域、および、選択用トランジスタＳＥＬを構成するソース・ドレイン領域の一方の、それぞれの上面にはコンタクトプラグＣＰが接続されている。なお、選択用トランジスタＳＥＬおよび増幅用トランジスタＡＭＩが共有するソース・ドレイン領域の上面には、コンタクトプラグＣＰが接続されていない。
【００３１】
図２において破線で示すように、画素ＰＥ上にはゲート電極ＧＥおよびコンタクトプラグＣＰよりも上層に形成された配線Ｍ１が形成されている。配線Ｍ１は、増幅用トランジスタＡＭＩのゲート電極ＧＥと、リセット用トランジスタＲＳＴのソース・ドレイン領域のうち、増幅用トランジスタＡＭＩと共有していない方のソース・ドレイン領域と、上記突出部に形成された、転送用トランジスタＴＸのソース・ドレイン領域とを互いに接続している。なお、その他の配線Ｍ１の図示は省略している。
【００３２】
次に、図３を用いて、本実施の形態の画素ＰＥを構成するフォトダイオードＰＤおよびその他の電界効果トランジスタの接続態様、並びに画素ＰＥの動作について説明する。
【００３３】
図３に示すように、フォトダイオードＰＤのアノードはグランド電位に接続されている。転送用トランジスタＴＸ、リセット用トランジスタＲＳＴおよび選択用トランジスタＳＥＬのそれぞれのゲート電極は行選択回路ＲＣ（図１参照）に接続されている。増幅用トランジスタＡＭＩおよびリセット用トランジスタＲＳＴのそれぞれのドレイン領域は行選択回路ＲＣに接続されている。
【００３４】
フォトダイオードＰＤのカソードは転送用トランジスタＴＸのソース領域に接続されている。転送用トランジスタＴＸのドレイン領域は、配線Ｍ１（図２参照）を介してリセット用トランジスタＲＳＴのソース領域および増幅用トランジスタＡＭＩのゲート電極に接続されている。増幅用トランジスタＡＭＩのソース領域および選択用トランジスタＳＥＬのドレイン領域は互いに接続されており、選択用トランジスタＳＥＬのソース領域は列選択回路ＣＣ（図１参照）に接続されている。
【００３５】
画素ＰＥの周辺トランジスタは、フォトダイオードＰＤにより得られた電荷、つまり信号を増幅して出力するソースフォロア回路を構成している。フォトダイオードＰＤは、半導体基板の上面に形成されたｐ型の拡散層およびその下のｎ型の拡散層とを有しており、フォトダイオードＰＤの上面に対して光が入射すると、光電変換により電荷が生じる。これにより生じた電荷を当該ｎ型の拡散層に蓄積する。
【００３６】
上記電荷は、転送用トランジスタＴＸがオン状態となることで、転送用トランジスタＴＸのドレイン領域、つまりフローティング拡散領域に転送され、蓄積される。これにより、当該電荷は、該転送用トランジスタＴＸのドレイン領域と接続された増幅用トランジスタＡＭＩのゲート電極に転送される。このように、転送用トランジスタＴＸは、フォトダイオードＰＤにおいて生成された信号電荷を読み出して、電荷検出部に転送する電界効果トランジスタである。電荷検出部とは、図２に示す配線Ｍ１により接続された、転送用トランジスタＴＸのドレイン領域、増幅用トランジスタＡＭＩのゲート電極、および、リセット用トランジスタＲＳＴのソース領域を指す。
【００３７】
増幅用トランジスタＡＭＩは、そのゲート電極の電圧に応じた電気信号を出力する電界効果トランジスタである。したがって、増幅用トランジスタＡＭＩは、フォトダイオードＰＤで生成・蓄積された電荷の量に応じた電気信号、つまり画素信号を選択用トランジスタＳＥＬに対し出力する。すなわち、増幅用トランジスタＡＭＩは、電荷検出部の電位変動に対応する電気信号を出力する電界効果トランジスタである。
【００３８】
ここで、選択用トランジスタＳＥＬがオン状態にされることで、増幅用トランジスタＡＭＩの出力信号を読み出し回路である列選択回路ＣＣ（図１参照）に出力する。すなわち、増幅用トランジスタＡＭＩおよび選択用トランジスタＳＥＬによって、ソースフォロアによる読み出しが可能となっている。また、リセット用トランジスタＲＳＴは、オン状態にされることで、フローティング拡散部である転送用トランジスタＴＸのドレイン領域に蓄積されている電荷をリセットする役割を有する。つまり、リセット用トランジスタＲＳＴは、上記電荷検出部の電位を所定の初期値にリセットする電界効果トランジスタである。
【００３９】
次に、図４を用いて本実施の形態の半導体装置の構造について説明する。図４には、三つの領域のそれぞれに形成されたＭＯＳＦＥＴの断面を横に並べて示している。図４では当該三つの領域を分離して示しているが、これらの領域はいずれも同一の半導体基板ＳＢ上の領域である。つまり、当該三つの領域は、いずれも一つの撮像素子内に含まれる領域である。図４には、左側から順に、画素周辺領域１Ａ、転送用トランジスタ領域１Ｂ、およびロジック回路領域１Ｃを示している。なお、ここでは各素子を覆う層間絶縁膜、並びに、各素子に接続されたコンタクトプラグＣＰおよび配線Ｍ１（図１１参照）の図示を省略している。
【００４０】
画素周辺領域１Ａは、上述した画素の周辺トランジスタである増幅用トランジスタＡＭＩ、選択用トランジスタＳＥＬおよびリセット用トランジスタＲＳＴ（図２参照）が設けられた領域である。図４では、増幅用トランジスタＡＭＩ、選択用トランジスタＳＥＬおよびリセット用トランジスタＲＳＴ（図２参照）のうち、例として増幅用トランジスタＡＭＩを示している。つまり、選択用トランジスタＳＥＬおよびリセット用トランジスタＲＳＴは、そのゲート幅とゲート長以外は、以下に説明する増幅用トランジスタＡＭＩと同様の構造を有している。
【００４１】
転送用トランジスタ領域１Ｂは、転送用トランジスタＴＸが設けられた領域である。転送用トランジスタＴＸのソース領域側には、フォトダイオードＰＤが形成されている。
【００４２】
ロジック回路領域１Ｃは、例えばスイッチングなどに用いられる素子であって、高速動作が求められる低耐圧なトランジスタＱ１が設けられた領域である。トランジスタＱ１は、例えば行選択回路ＲＣまたは列選択回路ＣＣ（図１参照）などの走査回路を構成する素子である。トランジスタＱ１はｎチャネル型のＭＯＳＦＥＴである。つまり、トランジスタＱ１は画素の外部に形成される素子である。
【００４３】
図４に示すように、増幅用トランジスタＡＭＩは、半導体基板ＳＢ上にゲート絶縁膜Ｇ１を介して形成されたゲート電極ＧＥを有している。転送用トランジスタＴＸは、半導体基板ＳＢ上にゲート絶縁膜Ｇ２を介して形成されたゲート電極ＧＥを有している。トランジスタＱ１は、半導体基板ＳＢ上にゲート絶縁膜Ｇ３を介して形成されたゲート電極ＧＥを有している。これらの３個の素子を構成するゲート電極ＧＥは、例えばポリシリコン膜からなる。また、ゲート絶縁膜Ｇ１、Ｇ２およびＧ３のそれぞれは、ＳｉＯＮ膜である絶縁膜ＯＮを含んでいる。
【００４４】
ただし、ゲート絶縁膜Ｇ２およびＧ３のそれぞれは絶縁膜ＯＮのみからなるのに対し、ゲート絶縁膜Ｇ１は、絶縁膜ＯＮおよび絶縁膜ＯＮ上に形成されたキャッピング膜ＬＡを有している。つまり、ゲート絶縁膜Ｇ１、Ｇ２およびＧ３のそれぞれを構成する絶縁膜ＯＮの底面は、半導体基板ＳＢに接している。また、ゲート絶縁膜Ｇ２およびＧ３を構成する絶縁膜ＯＮのそれぞれの上面は、ゲート電極ＧＥに接している。また、ゲート絶縁膜Ｇ１を構成する絶縁膜ＯＮの上面は、ゲート絶縁膜Ｇ１を構成するキャッピング膜ＬＡの底面に接しており、キャッピング膜ＬＡの上面はゲート電極ＧＥに接している。キャッピング膜ＬＡの膜厚は０．６ｎｍ以下である。ここでは、キャッピング膜ＬＡの膜厚は例えば０．３〜０．６ｎｍである。
【００４５】
このように、転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃのゲート絶縁膜Ｇ２、Ｇ３は単層構造であるのに対し、画素周辺領域１Ａのゲート絶縁膜Ｇ１は２層の積層構造を有している。図２では、キャッピング膜ＬＡ（図４参照）を形成する領域にハッチングを付している。図２に示すように、画素ＰＥの周辺トランジスタである増幅用トランジスタＡＭＩ、選択用トランジスタＳＥＬおよびリセット用トランジスタＲＳＴのそれぞれのゲート電極ＧＥの直下にはキャッピング膜ＬＡを形成している。ただし、転送用トランジスタＴＸのゲート電極ＧＥの直下のゲート絶縁膜は、キャッピング膜ＬＡを含んでいない。
【００４６】
図４に示すキャッピング膜ＬＡはＬａＯ（酸化ランタン）膜である。具体的には、キャッピング膜ＬＡはＬａ２Ｏ３を主に含んでいる。つまり、ゲート絶縁膜Ｇ１は、ゲート絶縁膜Ｇ２およびＧ３よりも、Ｌａ（ランタン）の濃度が高い。また、画素周辺領域１Ａの絶縁膜ＯＮ内には、絶縁膜ＯＮの上面に接するキャッピング膜ＬＡ内から拡散したＬａ（ランタン）が含まれている。したがって、ゲート絶縁膜Ｇ１を構成する絶縁膜ＯＮは、ゲート絶縁膜Ｇ２およびＧ３を構成する絶縁膜ＯＮよりも、Ｌａ（ランタン）の濃度が高い。
【００４７】
画素周辺領域１Ａ、転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃのそれぞれのゲート電極ＧＥの両側の側壁は、サイドウォールＳＷにより覆われている。各ゲート電極ＧＥの両側の側壁に接して形成されたサイドウォールＳＷは、例えば酸化シリコン膜からなる絶縁膜、または、酸化シリコン膜および窒化シリコン膜の積層膜からなる絶縁膜などにより構成されている。
【００４８】
画素周辺領域１Ａ、転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃのそれぞれにおいて、ゲート電極ＧＥの横の半導体基板ＳＢの上面には、ｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））が導入された一対のソース・ドレイン領域が形成されている。ただし、画素周辺領域１Ａおよびロジック回路領域１Ｃのソース・ドレイン領域はゲート電極ＧＥの直下のチャネル領域を挟んで左右対称に形成されているが、転送用トランジスタ領域１Ｂのソース・ドレイン領域は左右対称に形成されていない。これは、転送用トランジスタＴＸのソース領域が、フォトダイオードＰＤの一部からなるためである。
【００４９】
画素周辺領域１Ａ、転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃのそれぞれのゲート電極ＧＥの直下のチャネル領域を含む半導体基板ＳＢの上面には、ｐ型ウエルＰＷが形成されている。ｐ型ウエルＰＷは、半導体基板ＳＢの上面に、比較的低濃度のｐ型不純物（例えばＢ（ホウ素））を導入することで形成されている。ｐ型ウエルＰＷの形成深さは、後述する拡散層Ｄ１よりも深い。また、フォトダイオードＰＤと隣接する転送用トランジスタＴＸの直下のｐ型ウエルＰＷの形成深さは、後述する拡散層Ｎ１よりも深い。
【００５０】
画素周辺領域１Ａおよびロジック回路領域１Ｃのそれぞれに形成された一対のソース・ドレイン領域は、ｎ型半導体領域であるエクステンション領域Ｅ１と、ｎ型半導体領域である拡散層Ｄ１とを有している。エクステンション領域Ｅ１は拡散層Ｄ１よりも、ゲート電極の直下の半導体基板ＳＢ内のチャネル領域に近い領域に形成されている。この構造は、転送用トランジスタ領域１Ｂに形成された一対のソース・ドレイン領域のうちの一方の領域も同様である。
【００５１】
拡散層Ｄ１は、隣接するエクステンション領域Ｅ１よりもｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））の濃度が高い半導体領域である。このように、各ソース・ドレイン領域は、不純物濃度が比較的低いエクステンション領域Ｅ１と、不純物濃度が比較的高い拡散層Ｄ１とを含むＬＤＤ（Lightly Doped Drain）構造を有している。
【００５２】
また、転送用トランジスタＴＸを構成する一対のソース・ドレイン領域のうち、一方の領域は、フォトダイオードＰＤを構成するｎ型半導体領域である拡散層Ｎ１からなる。フォトダイオードＰＤは、半導体基板ＳＢの上面から比較的深い位置に亘ってｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））が導入された拡散層Ｎ１と、半導体基板ＳＢの上面から比較的浅い位置に亘ってｐ型の不純物（例えばＢ（ホウ素））が導入されて形成された拡散層Ｐ１とにより構成されている。拡散層Ｐ１は、拡散層Ｎ１よりも浅い深さで形成されている。
【００５３】
以上に述べたように、画素周辺領域１Ａにおいて、増幅用トランジスタＡＭＩは、ゲート絶縁膜Ｇ１上のゲート電極ＧＥと、ゲート電極ＧＥの横の半導体基板ＳＢ内のエクステンション領域Ｅ１および拡散層Ｄ１を含むソース・ドレイン領域とを有している。また、ロジック回路領域１Ｃにおいて、ゲート絶縁膜Ｇ３上のゲート電極ＧＥと、ゲート電極ＧＥの横の半導体基板ＳＢ内のエクステンション領域Ｅ１および拡散層Ｄ１を含むソース・ドレイン領域とを有している。
【００５４】
また、転送用トランジスタ領域１Ｂの転送用トランジスタＴＸは、ゲート絶縁膜Ｇ２上のゲート電極ＧＥと、ゲート電極ＧＥの横の一方の半導体基板ＳＢ内に形成された、エクステンション領域Ｅ１および拡散層Ｄ１を含むドレイン領域と、ゲート電極ＧＥの横の一方の半導体基板ＳＢ内に形成された、拡散層Ｎ１を含むソース領域とを有している。
【００５５】
以下に、本実施の形態の半導体装置の効果について説明する。
【００５６】
撮像素子を用いて画像を得た場合に、画像にノイズが生じ、正確で綺麗な画像を得ることができない問題がある。当該ノイズに含まれるノイズの一つとして、受光部から信号を読み出す際に信号に混入する読み出しノイズがある。読み出しノイズは、画素を構成する周辺トランジスタのしきい値電圧が高いことなどに起因して生じる１／ｆノイズを主成分として含むものである。
【００５７】
１／ｆノイズを低減する方法としては、トランジスタのしきい値電圧を低減する方法がある。トランジスタのしきい値電圧を低減する方法には、以下の２通りの方法がある。一つの方法は、周辺トランジスタのゲート絶縁膜下のチャネル領域の不純物の導入量を低減する方法である。また、他の一つの方法は、当該ゲート絶縁膜の下の半導体基板の上面に対し、Ａｓ（ヒ素）カウンター注入を行う方法である。
【００５８】
後者のＡｓカウンター注入を行う方法は、前者のチャネル不純物を低減する方法に比べ、効果的にしきい値電圧を小さくできることができる。Ａｓカウンター注入を行う対象としては、画素の周辺トランジスタであるリセット用トランジスタ、増幅用トランジスタおよび選択用トランジスタが挙げられる。これは、信号の増幅などに用いられる周辺トランジスタにおいて生じるノイズが、特に画素の１／ｆノイズの増大に影響を与えるためである。周辺トランジスタの中でも、特に増幅用トランジスタは１／ｆノイズの増大に大きな影響を与える。したがって、画素の周辺トランジスタにおけるノイズの発生を防ぐことで、画素における読み出しノイズの発生を効果的に防ぐことができる。
【００５９】
ゲート電極に電圧を印加してオン状態にした周辺トランジスタのゲート電極の近傍には、大きい垂直電界が発生している。このような大きな垂直電界がゲート電極の直下の半導体基板の主面、つまりチャネル領域またはその近傍にまで達している場合、当該チャネル領域を通る電子は垂直電界によりエネルギーを得て、ゲート絶縁膜内に捕獲されやすくなる。この傾向は、ゲート電極に印加する電圧が大きいほど顕著となる。ゲート絶縁膜内に電子が捕獲されるとノイズの発生が顕著になるため、電子がゲート絶縁膜に捕獲されることを防ぐ必要がある。
【００６０】
カウンター注入とは、ウエル、つまり半導体基板内のドーパントが注入された領域とは逆の導電型のドーパントを、半導体基板の表面付近に注入する手法である。カウンター注入を行えばしきい値電圧が下げられるという利点があるが、チャネル領域上部の表面濃度が下がるため、パンチスルーしやすくなり、短チャネル効果が悪化する問題がある。
【００６１】
Ａｓカウンター注入は、チャネル領域となる半導体基板の上面にＡｓ（ヒ素）を比較的高い濃度でイオン注入することにより、半導体基板の上面を含む浅い領域にＡｓ（ヒ素）を導入した領域を形成し、当該領域の下を電子の通過経路とするものである。つまり、Ａｓカウンター注入は、周辺トランジスタを構成するソース領域およびドレイン領域間における電子の通過経路を、半導体基板の主面からより深い位置にすることにより、電子と上記垂直電界とを離すことを目的として行われるものである。これにより、電子が垂直電界からエネルギーを得にくくなるため、電子がゲート絶縁膜に捕獲されることを防ぐことができる。
【００６２】
しかし、Ａｓ（ヒ素）は、周辺トランジスタのチャネル領域に打ち込まれているＢ（ホウ素）などに比べて質量が大きい。このため、半導体基板に対してイオン注入法によりＡｓカウンター注入を行うと、半導体基板の上面がＡｓ（ヒ素）により大きなダメージを受ける。半導体基板の上面にダメージが生じると、半導体基板の上面とゲート絶縁膜との界面に多量の界面準位が生成されることで、電子の捕獲・放出の発生確率が増大するため、動作時に生じる１／ｆノイズが大きくなる。このため、Ａｓカウンター注入を行う方法では、画素のトランジスタにおいて生じる１／ｆノイズを効果的に低減することができない。
【００６３】
また、半導体基板の上面に導入されたＡｓ（ヒ素）は、その上のゲート絶縁膜内に拡散してゲート絶縁膜にもダメージを与えるため、このことに起因してＭＯＳＦＥＴにおいて生じる１／ｆノイズはより大きくなる。なお、ゲート絶縁膜に生じる当該ダメージよりも、Ａｓカウンター注入により半導体基板の上面に生じるダメージの方が、ノイズの増大に大きく影響する。
【００６４】
上記の理由により、Ａｓカウンター注入を行う方法では、半導体基板上面にダメージが生じて界面準位が増加するため、上述したチャネル不純物を低減する方法に比べて、１／ｆノイズが増大する問題がある。
【００６５】
しきい値電圧が高いＭＯＳＦＥＴをオン状態にするためにはゲート電極に高い電圧を印加する必要があるため、ＭＯＳＦＥＴの動作時のゲート電極近傍の垂直電界は大きくなる。このため、電子がゲート絶縁膜などに捕獲されて１／ｆノイズの発生が顕著となる。ゲート電極の幅または長さ、すなわち、ゲート電極の活性幅またはゲート長が大きい場合、ＭＯＳＦＥＴのしきい値電圧はより大きくなるため、１／ｆノイズも大きくなる問題がある。
【００６６】
そこで、本実施の形態の半導体装置では、図４に示す画素周辺領域１Ａのトランジスタのゲート絶縁膜Ｇ１内にキャッピング膜ＬＡを形成している。本願でいうキャッピングとは、ゲート絶縁膜に所定の物質を含ませることを目的として、当該物質を含む膜をゲート絶縁膜の一部として形成すること、または、ゲート絶縁膜上に当該物質を含む膜を形成し、当該物質をゲート絶縁膜内に拡散させることを指す。本実施の形態ではキャッピング膜ＬＡを形成しているため、画素周辺領域１Ａのゲート絶縁膜Ｇ１はＬａ（ランタン）を含んでいる。
【００６７】
これに対して、転送用トランジスタＴＸのゲート絶縁膜Ｇ２内およびトランジスタＱ１のゲート絶縁膜Ｇ３内にＬａ（ランタン）は導入されていない。また、転送用トランジスタＴＸのゲート絶縁膜Ｇ２内およびトランジスタＱ１のゲート絶縁膜Ｇ３内にＬａ（ランタン）が存在したとしても、ゲート絶縁膜Ｇ２内およびゲート絶縁膜Ｇ３内のＬａ（ランタン）の濃度は、ゲート絶縁膜Ｇ１内のＬａ濃度より低い。
【００６８】
ここでは、ｎチャネル型のＭＯＳＦＥＴでは、ゲート絶縁膜にＬａ（ランタン）を導入することで、ゲート絶縁膜にＬａ（ランタン）が含まれていないＭＯＳＦＥＴに比べてしきい値電圧を効果的に低減することを可能としている。本実施の形態では、ＬａＯ膜であるキャッピング膜ＬＡを周辺トランジスタのゲート絶縁膜Ｇ１を構成する絶縁膜ＯＮ上に形成している。これにより、周辺トランジスタである増幅用トランジスタＡＭＩ、選択用トランジスタＳＥＬおよびリセット用トランジスタＲＳＴ（図２参照）のしきい値電圧を下げることができる。
【００６９】
キャッピング膜ＬＡを形成することで周辺トランジスタのしきい値電圧を下げる場合、Ａｓカウンター注入を行う場合のように、質量の大きいＡｓ（ヒ素）を半導体基板ＳＢに打ち込む必要がない。したがって、半導体基板ＳＢの上面にＡｓ（ヒ素）を打ち込むことにより生じるダメージに起因する界面準位の生成を防ぐことができる。このため、周辺トランジスタのしきい値電圧を低減し、かつ、１／ｆノイズの発生を防ぐことができる。
【００７０】
また、本実施の形態では半導体基板ＳＢの主面にＡｓを打ち込むＡｓカウンター注入を行わないため、半導体基板ＳＢ内におけるチャネル上部のＡｓ濃度は高くならない。よって、Ａｓカウンター注入を行う場合と比較して、短チャネル特性の劣化を防ぐことができるため、しきい値電圧を効果的に低下させることができる。
【００７１】
このようにしてしきい値電圧を低下させることで、周辺トランジスタのゲート電極ＧＥをＯＮさせるためにゲート電極ＧＥに印加する電圧、つまりゲートオーバードライブ電圧を小さくすることができる。したがって、ゲート電極ＧＥの近傍に生じる垂直電界を小さくすることができるため、半導体基板ＳＢとゲート絶縁膜Ｇ１との界面において、電子がゲート絶縁膜Ｇ１内に捕獲される確率を低減することが可能である。これにより、１／ｆノイズを低減することができる。
【００７２】
上記の理由により、本実施の形態の半導体装置では、撮像素子の読み出しノイズを低減することができる。したがって、半導体装置の性能を向上させることができる。
【００７３】
ここで、転送用トランジスタＴＸにキャッピング膜ＬＡを形成していない。これは、ゲート絶縁膜がＨｆ（ハフニウム）などを含むｈｉｇｈ−ｋ膜ではなく、ＳｉＯＮ（酸窒化シリコン）などからなる場合、転送用トランジスタＴＸがノイズの発生に与える影響は、増幅用トランジスタＡＭＩなどの周辺トランジスタに比べて極めて小さいためである。
【００７４】
また、ここではキャッピング膜の材料としてＬａ（ランタン）を含む膜、つまりＬａ２Ｏ３膜を例示したが、ＭＯＳＦＥＴのしきい値電圧を低下させるために用いるキャッピング材料はＬａ（ランタン）に限らず、他の材料を用いてもよい。例えば、キャッピング膜の材料は、Ｙ（イットリウム）またはＭｇ（マグネシウム）であってもよい。つまり、キャッピング膜を構成する具体的な材料としては、Ｌａ２Ｏ３の他にＹ２Ｏ３またはＭｇＯなどを用いてもよい。
【００７５】
また、キャッピング膜ＬＡの膜厚が過度に大きい場合、半導体基板ＳＢとゲート絶縁膜Ｇ１との界面の界面準位が増加し、１／ｆノイズが増大する。本発明者は実験により、キャッピング膜ＬＡの膜厚が０．６ｎｍより大きい場合に界面準位が顕著に増加することを見出した。したがって、本実施の形態では、キャッピング膜ＬＡの膜厚を０．６ｎｍ以下としている。これにより、１／ｆノイズが大きくなることを防ぎ、かつ、しきい値電圧を低減することができる。
【００７６】
次に、本実施の形態の半導体装置の製造方法について、図５〜図１１を用いて説明する。図５〜図１１は図４に対応する箇所の断面図であって、本実施の形態の半導体装置の製造方法を説明するための断面図である。したがって、各図では左側から順に画素周辺領域１Ａ、転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃの断面を並べて示している。なお、本実施の形態の半導体装置の製造方法の特徴は、主にゲート絶縁膜の製造工程にあるため、各ＭＯＳＦＥＴのソース・ドレイン領域、フォトダイオードなどの具体的な製造工程の説明は省略する。
【００７７】
図５〜図１１に示す画素周辺領域１Ａは、画素の周辺トランジスタである増幅用トランジスタＡＭＩ、図２に示す選択用トランジスタＳＥＬおよびリセット用トランジスタＲＳＴを設ける領域である。図５〜図１１では、図２に示す増幅用トランジスタＡＭＩ、選択用トランジスタＳＥＬおよびリセット用トランジスタＲＳＴのうち、例として増幅用トランジスタＡＭＩの形成工程について説明する。転送用トランジスタ領域１Ｂは、転送用トランジスタＴＸを設ける領域である。ロジック回路領域１Ｃは、ロジック回路を構成する低耐圧なトランジスタＱ１を設ける領域である。
【００７８】
本実施の形態の半導体装置の製造工程では、まず図５に示すように、半導体基板ＳＢを用意する。半導体基板ＳＢは例えば単結晶シリコンなどからなる。その後、図示していない領域において半導体基板ＳＢの上面の一部を除去して溝を形成し、当該溝内に酸化シリコン膜などからなる絶縁膜を埋め込むことで、素子分離領域を形成する。素子分離領域は、画素周辺領域１Ａ、転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃをそれぞれ電気的に分離する絶縁層である。素子分離領域を形成することで、活性領域のレイアウトが規定される。
【００７９】
その後、イオン注入法により、半導体基板ＳＢの主面にｐ型の不純物（例えばＢ（ホウ素））を低い濃度で打ち込むことで、画素周辺領域１Ａ、転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃの半導体基板ＳＢの上面にｐ型ウエルＰＷを形成する。ここでは、フォトリソグラフィ技術を用いて、転送用トランジスタ領域１Ｂのｐ型ウエルＰＷを、他の領域のｐ型ウエルＰＷよりも深く形成している。
【００８０】
次に、図６に示すように、半導体基板ＳＢ上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて絶縁膜ＯＮを形成し、絶縁膜ＯＮにより半導体基板ＳＢの上面を覆う。絶縁膜ＯＮは例えばＳｉＯＮ膜からなる。その後、例えばスパッタ法を用いて、絶縁膜ＯＮ上にキャッピング膜ＬＡを形成する。キャッピング膜ＬＡはＬａＯ膜からなる。具体的には、キャッピング膜ＬＡは例えばＬａ２Ｏ３を主に含む。これにより、画素周辺領域１Ａ、転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃのそれぞれの絶縁膜ＯＮの上面はキャッピング膜ＬＡにより覆われる。
【００８１】
キャッピング膜ＬＡは０．６ｎｍ以下の膜厚で形成する。ここでは、キャッピング膜ＬＡの膜厚は例えば０．３〜０．６ｎｍである。
【００８２】
その後、フォトリソグラフィ技術を用いて、画素周辺領域１Ａのキャッピング膜ＬＡ上にフォトレジスト膜であるレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃのキャッピング膜ＬＡを露出し、画素周辺領域１Ａのキャッピング膜ＬＡを覆うパターンである。
【００８３】
次に、図７に示すように、レジストパターンＲＰ１をマスクとしてウェットエッチングを行うことで、レジストパターンＲＰ１から露出している転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃのキャッピング膜ＬＡを除去し、絶縁膜ＯＮを露出させる。その後、レジストパターンＲＰ１を除去する。これにより、キャッピング膜ＬＡは画素周辺領域１Ａのみに残る。
【００８４】
次に、図８に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いてポリシリコン膜ＰＳを形成する。これにより、画素周辺領域１Ａのキャッピング膜ＬＡの上面と、転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃの絶縁膜ＯＮの上面とをポリシリコン膜ＰＳにより覆う。
【００８５】
次に、図９に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、ポリシリコン膜ＰＳ、キャッピング膜ＬＡおよび絶縁膜ＯＮをパターニングする。これにより、ポリシリコン膜ＰＳからなるゲート電極ＧＥを形成する。また、上記パターニングにより、画素周辺領域１Ａにおいて絶縁膜ＯＮおよびキャッピング膜ＬＡの積層膜からなるゲート絶縁膜Ｇ１を形成する。また、上記パターニングにより、転送用トランジスタ領域１Ｂの絶縁膜ＯＮからなるゲート絶縁膜Ｇ２を形成し、また、ロジック回路領域１Ｃの絶縁膜ＯＮからなるゲート絶縁膜Ｇ３を形成する。
【００８６】
その後、フォトリソグラフィ技術およびイオン注入法を用いてｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））を、フォトダイオードの形成領域の半導体基板ＳＢの上面に打ち込む。これにより、転送用トランジスタ領域１Ｂのゲート電極ＧＥの横の両側の領域の半導体基板ＳＢのうち、一方の領域にｎ型の拡散層Ｎ１を形成する。
【００８７】
続いて、フォトリソグラフィ技術およびイオン注入法を用いてｐ型の不純物（例えばＢ（ホウ素））を高い濃度でフォトダイオードの形成領域の半導体基板ＳＢの上面に打ち込む。これにより、拡散層Ｎ１が形成された領域の半導体基板ＳＢの上面に、ｐ型の拡散層Ｐ１を形成することで、拡散層Ｐ１および拡散層Ｎ１とのＰＮ接合を有するフォトダイオードＰＤを形成する。フォトダイオードＰＤを構成する拡散層Ｐ１および拡散層Ｎ１は画素周辺領域１Ａおよびロジック回路領域１Ｃには形成されない。
【００８８】
また、拡散層Ｐ１および拡散層Ｎ１は、転送用トランジスタ領域１Ｂのゲート電極ＧＥのゲート長方向において、ゲート電極ＧＥの横の一方の半導体基板ＳＢ内に形成されており、ゲート電極ＧＥの横のもう一方の半導体基板ＳＢ内には形成されていない。フォトダイオードＰＤを構成する拡散層Ｎ１は、転送用トランジスタ領域１Ｂに形成する転送用トランジスタのソース領域として機能する半導体領域である。
【００８９】
なお、フォトダイオードＰＤを構成する拡散層Ｐ１および拡散層Ｎ１の形成は、ゲート電極ＧＥの形成前に行ってもよい。
【００９０】
その後、フォトダイオードＰＤを形成した領域をレジストパターン（図示しない）により覆った状態で、当該レジストパターンおよび各ゲート電極ＧＥをマスクとして、半導体基板ＳＢの上面にｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））を比較的低い濃度でイオン注入する。これにより、画素周辺領域１Ａおよびロジック回路領域１Ｃのそれぞれのゲート電極ＧＥの横の半導体基板ＳＢの上面に、一対のエクステンション領域Ｅ１を形成する。また、転送用トランジスタ領域１Ｂのゲート電極ＧＥの横の、フォトダイオードＰＤが形成されていない方の半導体基板ＳＢの上面にも、エクステンション領域Ｅ１を形成する。
【００９１】
なお、画素周辺領域１Ａおよび転送用トランジスタ領域１Ｂのエクステンション領域Ｅ１と、ロジック回路領域１Ｃのエクステンション領域Ｅ１とを別々に形成し、各々の濃度を異なるように形成してもよい。
【００９２】
各エクステンション領域Ｅ１は低濃度のｎ型不純物が導入された半導体領域であり、エクステンション領域Ｅ１の接合深さは拡散層Ｎ１の接合深さよりも浅い。なお、フォトダイオードＰＤが形成された領域にはエクステンション領域Ｅ１は形成されない。
【００９３】
次に、図１０に示すように、上記レジストパターン（図示しない）を除去した後、ＣＶＤ法などにより半導体基板ＳＢ上に絶縁膜を形成する。当該絶縁膜は酸化シリコン膜を含み、例えば酸化シリコン膜と、その上に形成した窒化シリコン膜とを含む積層構造を有している。その後、異方性のドライエッチングを行うことで半導体基板ＳＢの上面およびゲート電極ＧＥの上面を露出させ、上記絶縁膜からなるサイドウォールＳＷを、ゲート電極ＧＥの側壁に接するように形成する。
【００９４】
サイドウォールＳＷは上記ドライエッチングにより自己整合的に形成され、画素周辺領域１Ａ、転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃのそれぞれのゲート電極ＧＥの両側の側壁を覆っている。続いて、フォトダイオードＰＤを形成した領域をレジストパターン（図示しない）により覆った状態で、当該レジストパターン、各ゲート電極ＧＥおよびサイドウォールＳＷをマスクとして、半導体基板ＳＢの上面にｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））を比較的高い濃度でイオン注入する。これにより、半導体基板ＳＢの上面に、エクステンション領域Ｅ１よりも高い濃度でｎ型不純物を含む拡散層Ｄ１を形成する。その後、エクステンション領域Ｅ１および拡散層Ｄ１などの内部の不純物を拡散させるための熱処理を行う。
【００９５】
拡散層Ｄ１は、エクステンション領域Ｅ１よりも接合深さが深い。また、拡散層Ｄ１はサイドウォールＳＷをマスクとしたイオン注入により形成されているため、エクステンション領域Ｅ１よりもゲート電極ＧＥから離れた位置の半導体基板ＳＢの上面に形成されている。エクステンション領域Ｅ１および拡散層Ｄ１は、ＭＯＳＦＥＴのソース・ドレイン領域を構成している。
【００９６】
以上の工程により、画素周辺領域１Ａには増幅用トランジスタＡＭＩが形成され、転送用トランジスタ領域１Ｂには転送用トランジスタＴＸが形成され、ロジック回路領域１ＣにはトランジスタＱ１が形成される。
【００９７】
増幅用トランジスタＡＭＩは、キャッピング膜ＬＡを含むゲート絶縁膜Ｇ１の上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの横の一対のソース・ドレイン領域とからなる。当該一対のソース・ドレイン領域は、いずれもエクステンション領域Ｅ１および拡散層Ｄ１からなる。なお、図示はしていないが、リセット用トランジスタおよび選択用トランジスタも、増幅用トランジスタＡＭＩと同様の工程で形成されている。
【００９８】
転送用トランジスタＴＸは、キャッピング膜ＬＡを含まないゲート絶縁膜Ｇ２の上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの横の一対のソース・ドレイン領域とからなる。当該一対のソース・ドレイン領域のうち、ドレイン領域はエクステンション領域Ｅ１および拡散層Ｄ１からなり、ソース領域は拡散層Ｎ１からなる。
【００９９】
トランジスタＱ１は、キャッピング膜ＬＡを含まないゲート絶縁膜Ｇ３の上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの横の一対のソース・ドレイン領域とからなる。当該一対のソース・ドレイン領域は、いずれもエクステンション領域Ｅ１および拡散層Ｄ１からなる。
【０１００】
ここでは、画素周辺領域１Ａ、転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃの三つの領域の各エクステンション領域Ｅ１を同一の工程で形成し、当該三つの領域の各拡散層Ｄ１を同一の工程で形成することを説明した。これに対し、当該三つの領域の各エクステンション領域Ｅ１および各拡散層Ｄ１はそれぞれ別工程で形成してもよい。また、エクステンション領域Ｅ１の接合深さは、エクステンション領域Ｅ１に隣接する拡散層Ｄ１が形成された深さより深くてもよい。
【０１０１】
次に、図１１に示すように、周知のサリサイド技術を用いて、サイドウォールＳＷなどの絶縁膜から露出する拡散層Ｄ１の上面およびゲート電極ＧＥの上面にシリサイド層（図示しない）を形成する。シリサイド層は例えばＣｏＳｉ（コバルトシリコン）からなる。その後、半導体基板ＳＢ上に、例えばＣＶＤ法などにより、窒化シリコン膜からなる絶縁膜（図示しない）と、酸化シリコン膜からなる層間絶縁膜ＣＬとを順に積層する。なお、シリサイド層の形成工程は、フォトダイオードＰＤの上面を保護膜（図示しない）により覆った状態で行う。したがって、フォトダイオードＰＤの上面にシリサイド層は形成されない。
【０１０２】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜と上記絶縁膜（図示しない）とを貫通するコンタクトホールを形成した後、当該コンタクトホール内にコンタクトプラグＣＰを形成する。コンタクトプラグＣＰは、Ｗ（タングステン）からなる主導体膜を有し、また、当該主導体膜とコンタクトホールの内側の側壁および底面との間に形成された、Ｔｉ（チタン）を含むバリア導体膜を有している。なお、図では、コンタクトプラグＣＰを構成する主導体膜とバリア導体膜とを区別して示していない。
【０１０３】
コンタクトプラグＣＰの形成工程では、まず、コンタクトホールが開口された層間絶縁膜ＣＬ上に、スパッタ法により上記バリア導体膜および上記主導体膜を順に形成する。これにより、バリア導体膜および主導体膜からなる積層膜によりコンタクトホールを完全に埋め込む。その後、層間絶縁膜ＣＬ上の余分な当該積層膜をＣＭＰ（Chemical Mechanical Polishing）法などにより除去することで、コンタクトホール内にコンタクトプラグＣＰを形成する。コンタクトプラグＣＰは、図２に示すように、ゲート電極ＧＥの上面およびソース・ドレイン領域などの一部の半導体層の上面上に、シリサイド層を介して接続される。なお、フォトダイオードＰＤの上面にはコンタクトプラグＣＰを接続しない。
【０１０４】
続いて、層間絶縁膜ＣＬ上に、例えばＳｉＯＣ膜からなる層間絶縁膜ＩＬ１を、例えばＣＶＤ法などにより形成する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜ＩＬ１を開口して配線溝を形成することで、コンタクトプラグＣＰの上面を露出させる。続いて、配線溝を埋め込む配線Ｍ１を形成することで、本実施の形態の半導体装置が完成する。
【０１０５】
配線Ｍ１は、Ｃｕ（銅）からなる主導体膜を含み、主導体膜と配線溝の内側の側壁および底面との間に形成された、Ｔａ（タンタル）を含むバリア導体膜を含んでいる。なお、図では、配線Ｍ１を構成する主導体膜とバリア導体膜とを区別して示していない。配線Ｍ１は、いわゆるシングルダマシン法により形成する。つまり、配線Ｍ１の形成工程では、まず、配線溝が開口された層間絶縁膜ＩＬ１上に、スパッタ法により上記バリア導体膜および上記主導体膜を順に積層し、これにより形成された積層膜により配線溝を完全に埋め込む。その後、層間絶縁膜ＩＬ１上の余分な当該積層膜をＣＭＰ法などにより除去することで、配線溝内に配線Ｍ１を形成する。
【０１０６】
以上の工程により、増幅用トランジスタＡＭＩなどの周辺トランジスタ、転送用トランジスタＴＸおよびフォトダイオードＰＤを含む画素ＰＥ（図２参照）が形成され、トランジスタＱ１などを含む行選択回路ＲＣまたは列選択回路ＣＣ（図１参照）が形成される。なお、撮像素子を完成させる工程では、図１３に示す配線Ｍ１上にさらに多数の配線層を形成し、また、フォトダイオードＰＤの直上または直下に、フォトダイオードＰＤに光を送るためのレンズを形成する。
【０１０７】
なお、フォトダイオードＰＤを構成する拡散層Ｎ１、Ｐ１は、上述したタイミングに限られず、別の時点で形成してもよい。例えば、拡散層Ｎ１、Ｐ１は、図６を用いて説明した絶縁膜ＯＮの形成工程前に、フォトリソグラフィ技術およびイオン注入法を用いて半導体基板ＳＢの上面に形成しても構わない。
【０１０８】
次に、本実施の形態の半導体装置の製造方法の効果について説明する。撮像素子においては、図４を用いて上述したように、読み出しノイズの主成分である１／ｆノイズの発生を防ぐことが重要となる。
【０１０９】
ここで、比較例として、Ａｓカウンター注入を行う場合の工程について説明する。１／ｆノイズの発生を防ぐためにＡｓカウンター注入を行う場合には、例えば図６を用いて説明した絶縁膜ＯＮの形成工程の前に、半導体基板ＳＢの主面に対してＡｓをイオン注入する。つまり、図５に示すように、半導体基板ＳＢの上面にＢ（ホウ素）などを打ち込んでｐ型ウエルＰＷを形成した後、半導体基板ＳＢの上面にＡｓ（ヒ素）を打ち込む。
【０１１０】
この場合、Ｂ（ホウ素）などよりも質量が大きいＡｓ（ヒ素）を半導体基板ＳＢに打ち込むことで、半導体基板ＳＢの上面にダメージが生じる。上面にこのようなダメージを受けた半導体基板ＳＢ上にＭＯＳＦＥＴを形成すると、当該ＭＯＳＦＥＴのゲート絶縁膜と半導体基板ＳＢとの境界に界面準位が多く発生し、ＭＯＳＦＥＴのチャネル領域を通る電子が当該界面準位に捕獲され、ＭＯＳＦＥＴにおいて１／ｆノイズが増大する。また、半導体基板ＳＢの上面に打ち込んだＡｓ（ヒ素）が、絶縁膜ＯＮ（図６参照）内に拡散することで、ゲート絶縁膜内にもダメージが生じ、電子がゲート絶縁膜内に捕獲されやすくなる結果、１／ｆノイズが増大する。
【０１１１】
したがって、上記のＡｓカウンター注入を行う方法では、ＭＯＳＦＥＴのしきい値電圧を下げることができたとしても、１／ｆノイズを効果的に低減することはできない。
【０１１２】
また、図４を用いて説明したように、Ａｓカウンター注入を行う方法ではＭＯＳＦＥＴのしきい値電圧を効果的に下げることができないため、ＭＯＳＦＥＴのゲート電極をオン状態とするためにゲート電極に高い電圧を印加する必要がある。この場合、ゲート電極近傍の垂直電界が大きいため、チャネル領域を通る電子はゲート絶縁膜内に捕獲されやすい。したがって、１／ｆノイズが増大する問題が生じる。
【０１１３】
そこで、本実施の形態の半導体装置の製造方法では、キャッピング膜ＬＡ（図６参照）を形成し、キャッピング膜ＬＡを周辺トランジスタのゲート絶縁膜Ｇ１（図９参照）の構成要素として残すことで、図１０に示す増幅用トランジスタＡＭＩなどの周辺トランジスタのしきい値電圧を低減させることを可能としている。したがって、周辺トランジスタのゲート電極ＧＥをオン状態とするためにゲート電極ＧＥに印加する電圧を低減することができるため、ゲート電極ＧＥ近傍に生じる垂直電界を小さくすることが可能である。
【０１１４】
本実施の形態の上記方法を用いれば、ゲート電極からゲート絶縁膜にかかる垂直電界を小さくできるため、チャネル領域を通る電子は、ゲート絶縁膜Ｇ１内に捕獲される程度のエネルギーを垂直電界から得にくくなる。よって、電子がゲート絶縁膜Ｇ１内に捕獲される確率を低減することができるため、周辺トランジスタにおける１／ｆノイズの発生を防ぐことができる。
【０１１５】
また、本実施の形態では、上述したようなＡｓカウンター注入を行っていないため、ゲート絶縁膜Ｇ１の底面に接する半導体基板ＳＢの上面にダメージが生じることを防ぐことができる。これにより、ゲート絶縁膜Ｇ１と半導体基板ＳＢとの境界の界面準位が増大することに起因して、１／ｆノイズが増大することを防ぐことができる。
【０１１６】
以上に述べたように、本実施の形態の半導体装置の製造方法では、周辺トランジスタにおいて１／ｆノイズが生じることを防ぐことで、撮像素子において生じる読み出しノイズを低減することができるため、半導体装置の性能を向上させることができる。
【０１１７】
次に、本実施の形態の半導体装置の製造方法の変形例について、図１２を用いて説明する。図１２は、本実施の形態の半導体装置の製造方法を説明する断面図である。この変形例は、図５〜図７を用いて説明した工程の後であって、図８を用いて説明した工程を行う前に熱処理工程を行うものである。
【０１１８】
つまり、当該変形例の半導体装置の製造工程では、まず、図５〜図７を用いて説明した工程を行うことで、画素周辺領域１Ａの絶縁膜ＯＮの直上のみにキャッピング膜ＬＡを形成する。その後、図１２に示すように、熱処理を行うことで、画素周辺領域１Ａの絶縁膜ＯＮ内に、キャッピング膜ＬＡ内のＬａ（ランタン）を拡散させる。このとき、キャッピング膜ＬＡの側壁および上面は露出しているため、キャッピング膜ＬＡ内のＬａ（ランタン）は下方向にのみ拡散する。
【０１１９】
図１２では、上記熱処理により、絶縁膜ＯＮ内にＬａ（ランタン）が導入された領域に絶縁膜ＯＬを示している。絶縁膜ＯＬは画素周辺領域１Ａのキャッピング膜ＬＡの直下にのみ形成され、転送用トランジスタ領域１Ｂおよびロジック回路領域１Ｃには形成されていない。
【０１２０】
その後、図８〜図１１を用いて説明した工程を行うことで、図１３に示す半導体装置が完成する。図１３に示す装置の構成は図１１に示す装置とほぼ同様であるが、画素周辺領域１Ａに形成されたゲート絶縁膜Ｇ１を構成する膜のＬａ濃度、および画素周辺領域１Ａに形成されたゲート電極ＧＥのＬａ濃度が異なる。
【０１２１】
図５〜図１１を用いて説明した製造方法であっても、キャッピング膜ＬＡの形成後に、エクステンション領域Ｅ１内および拡散層Ｄ１内の不純物を拡散させるための熱処理などを行うため、当該熱処理により、キャッピング膜ＬＡ内のＬａ（ランタン）はその直下の絶縁膜ＯＮ内に拡散する。ここで、キャッピング膜ＬＡの上面が、ポリシリコン膜であるゲート電極ＧＥに覆われた状態で熱処理による拡散が起こるため、キャッピング膜ＬＡ内のＬａ（ランタン）は下方向だけでなく上方向にも拡散する。つまり、ポリシリコン膜ＰＳ（図８参照）の形成前に熱処理を行わず、ポリシリコン膜ＰＳの形成後に熱処理によりキャッピング膜ＬＡ内のＬａ（ランタン）が拡散した場合、Ｌａ（ランタン）は絶縁膜ＯＮのみでなく、ポリシリコン膜ＰＳ内にも拡散する。
【０１２２】
この場合、上記変形例のように、キャッピング膜ＬＡ内のＬａ（ランタン）を下方向のみに拡散させる場合に比べて、キャッピング膜ＬＡの下面に接する絶縁膜ＯＮ内に拡散するＬａ（ランタン）の量は少なくなる。このため、上記のように、図５〜図１１を用いて説明した製造方法により形成した装置と、上記変形例の装置とでは、画素周辺領域１Ａに形成されたゲート絶縁膜Ｇ１を構成する膜のＬａ濃度、および画素周辺領域１Ａに形成されたゲート電極ＧＥのＬａ濃度が異なる。
【０１２３】
つまり、図１３に示す絶縁膜ＯＬは、図１１に示す画素周辺領域１Ａの絶縁膜ＯＮよりＬａ濃度が高い。当該変形例では、絶縁膜ＯＬ内において、絶縁膜ＯＬの下面と半導体基板ＳＢの上面の境界近傍に導入されるＬａ（ランタン）の量が多いため、増幅用トランジスタＡＭＩのしきい値電圧を、図５〜図１１を用いて説明した工程により形成した装置に比べ、より効果的に低減することができる。
【０１２４】
（実施の形態２）
本実施の形態では、画素を構成するトランジスタのゲート絶縁膜にｈｉｇｈ−ｋ膜を用いる場合について説明する。ここでは、画素の周辺トランジスタのみならず、フォトダイオードと隣接する転送用トランジスタのゲート絶縁膜内にもキャッピング材料を導入する。
【０１２５】
まず、図１４に本実施の形態の半導体装置である画素の平面レイアウトを示す。また、図１５に、本実施の形態の半導体装置の断面図を示す。図１４には、複数のＭＯＳＦＥＴを示しており、それらのＭＯＳＦＥＴを構成する各ゲート絶縁膜のうち、キャッピング材料が導入されている箇所にハッチングを付している。後述するように、周辺トランジスタを構成するゲート絶縁膜内のキャッピング材料の濃度に比べ、転送用トランジスタＴＸを構成するゲート絶縁膜内のキャッピング材料の濃度は低い。なお、図１４に示す各ＭＯＳＦＥＴは、ゲート電極ＧＭを有している。
【０１２６】
図１５では、図４と同様に、三つの領域の断面を並べて示している。また、ここでは図を分かりやすくするため、各ＭＯＳＦＥＴの一部を覆うシリサイド層、各ＭＯＳＦＥＴを覆う層間絶縁膜、各ＭＯＳＦＥＴに接続されたコンタクトプラグおよび各ＭＯＳＦＥＴに接続された配線の図示を省略している。図１５における左側の図は、図４と同様に、増幅用トランジスタ、リセット用トランジスタおよび選択用トランジスタを含む周辺トランジスタの形成領域である画素周辺領域１Ａを示している。
【０１２７】
また、図１５の中央に示す転送用トランジスタ領域１Ｄは、転送用トランジスタの形成領域を示すものであるが、当該領域に形成されたゲート絶縁膜およびゲート電極の構造は、ロジック回路などの周辺回路に含まれるｎチャネル型のＭＯＳＦＥＴにも用いることができる。ただし、図１５には、フォトダイオードと互いの一部を共有している転送用トランジスタを示しているが、ロジック回路のｎチャネル型のＭＯＳＦＥＴのソース・ドレイン領域の構造は、当該転送用トランジスタと異なる。
【０１２８】
また、図１５の右側には、ロジック回路などの周辺回路に含まれるｐチャネル型のＭＯＳＦＥＴの形成領域であるロジック回路領域１Ｅを示している。図４のロジック回路領域１Ｃではｎチャネル型のＭＯＳＦＥＴの構造を示したが、図１５ではｐチャネル型のＭＯＳＦＥＴの構造を示している。ロジック回路領域１Ｅの半導体基板ＳＢの上面には、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が低い濃度で導入されることで、ｎ型ウエルＮＷが形成されている。
【０１２９】
図１４に示すように、本実施の形態の半導体装置の画素ＰＥは、前記実施の形態１において図２を用いて説明した画素ＰＥと同様のレイアウトを有している。ただし、図１４においてハッチングを付して示しているように、図２に示す構造と異なり、本実施の形態では転送用トランジスタＴＸのゲート絶縁膜内にもキャッピング材料を導入している。
【０１３０】
図１５に示すように、画素周辺領域１Ａには、半導体基板ＳＢ上に形成された増幅用トランジスタＡＭＩを示している。ここで示す増幅用トランジスタＡＭＩは、図４に示した増幅用トランジスタＡＭＩと比べ、ゲート絶縁膜の構造およびゲート電極の構造が異なっている。図１５に示す増幅用トランジスタＡＭＩは、金属電極ＭＧと、金属電極ＭＧ上に形成されたポリシリコン膜ＰＳとを含むゲート電極ＧＭを有している。金属電極ＭＧは、例えばＴｉＮ（窒化チタン）膜からなる導電膜である。
【０１３１】
また、ゲート電極ＧＭと、その直下の半導体基板ＳＢとの間には、ゲート絶縁膜Ｇ４が形成されている。ゲート絶縁膜Ｇ４は、半導体基板ＳＢ上に形成された絶縁膜ＩＡ２と、絶縁膜ＩＡ２上に形成されたｈｉｇｈ−ｋ膜ＨＬとを含む積層膜である。絶縁膜ＩＡ２はＳｉＯ２からなり、その内部にはキャッピング材料であるＬａ（ランタン）が比較的高い濃度で導入されている。ｈｉｇｈ−ｋ膜ＨＬは、誘電率がＳｉＯ２（酸化シリコン）およびＳｉＯＮ（酸窒化シリコン）に比べて高い高誘電率膜であり、例えばＨｆ（ハフニウム）を含有している。ｈｉｇｈ−ｋ膜ＨＬは、例えばＨｆＳｉＯＮ膜からなる。ｈｉｇｈ−ｋ膜ＨＬ内には、Ｌａ（ランタン）が比較的低い濃度で導入されている。
【０１３２】
増幅用トランジスタＡＭＩのゲート電極ＧＭの両側にサイドウォールＳＷが形成され、また、ゲート電極ＧＭの横の半導体基板ＳＢ内に一対のソース・ドレイン領域が形成されている点は、前記実施の形態１と同様である。画素周辺領域１Ａの半導体基板ＳＢの上面には、ｐ型の不純物（例えばＢ（ホウ素））が低い濃度で導入されることで、ｐ型ウエルＰＷが形成されている。なお、図１４に示すリセット用トランジスタＲＳＴおよび選択用トランジスタＳＥＬは、図１５に示す増幅用トランジスタＡＭＩと同様の構造を有している。
【０１３３】
また、転送用トランジスタ領域１Ｄには、半導体基板ＳＢ上に形成された転送用トランジスタＴＸが形成されている。転送用トランジスタＴＸのゲート電極ＧＭの構造は前述の増幅用トランジスタＡＭＩと同様である。転送用トランジスタＴＸのゲート電極ＧＭと、ゲート電極ＧＭの直下の半導体基板ＳＢとの間には、ゲート絶縁膜Ｇ５が形成されている。ゲート絶縁膜Ｇ５は、半導体基板ＳＢ上に形成された絶縁膜ＩＢと、絶縁膜ＩＢ上に形成されたｈｉｇｈ−ｋ膜ＨＬとを含む積層膜である。
【０１３４】
絶縁膜ＩＢはＳｉＯ２からなり、その内部にはキャッピング材料であるＬａ（ランタン）は導入されていない。絶縁膜ＩＢの上面に接するｈｉｇｈ−ｋ膜ＨＬは、例えばＨｆＳｉＯＮ膜からなる高誘電率膜である。転送用トランジスタ領域１Ｄのｈｉｇｈ−ｋ膜ＨＬ内には、Ｌａ（ランタン）が比較的低い濃度で導入されている。
【０１３５】
転送用トランジスタＴＸのゲート電極ＧＭの両側にサイドウォールＳＷが形成され、また、ゲート電極ＧＭの横の半導体基板ＳＢ内に一対のソース・ドレイン領域が形成されている点は、前記実施の形態１と同様である。つまり、転送用トランジスタＴＸのソース領域は、フォトダイオードＰＤの一部である拡散層Ｎ１により構成されている。転送用トランジスタ領域１Ｄの半導体基板ＳＢの上面には、ｐ型の不純物（例えばＢ（ホウ素））が低い濃度で導入されることで、ｐ型ウエルＰＷが形成されている。
【０１３６】
ここで、図１に示す行選択回路ＲＣまたは列選択回路ＣＣなどに含まれるロジック回路を構成するｎチャネル型のＭＯＳＦＥＴのゲート電極およびゲート絶縁膜にも、図１５に示す転送用トランジスタＴＸのゲート電極ＧＭおよびゲート絶縁膜Ｇ５と同様の構造が適用されている。ただし、当該ｎチャネル型のＭＯＳＦＥＴは転送用トランジスタＴＸと異なりフォトダイオードＰＤに隣接しておらず、当該ｎチャネル型のＭＯＳＦＥＴのソース・ドレイン領域は、増幅用トランジスタＡＭＩと同様に、左右対称なｎ型の拡散層からなる。
【０１３７】
上述のように、画素周辺領域１Ａおよび転送用トランジスタ領域１Ｄには、ｎチャネル型のＭＯＳＦＥＴが形成されている。これに対し、ロジック回路領域１Ｅには、図１に示す行選択回路ＲＣまたは列選択回路ＣＣなどに含まれるロジック回路を構成するｐチャネル型のトランジスタＱ２が形成されている。つまり、トランジスタＱ２は画素の外部に形成される素子である。
【０１３８】
トランジスタＱ２のゲート電極ＧＭの構造は、増幅用トランジスタＡＭＩおよび転送用トランジスタＴＸと同様である。トランジスタＱ２のゲート電極ＧＭと、ゲート電極ＧＭの直下の半導体基板ＳＢとの間には、ゲート絶縁膜Ｇ６が形成されている。ゲート絶縁膜Ｇ６は、半導体基板ＳＢ上に形成された絶縁膜ＩＬと、絶縁膜ＩＬ上に形成されたｈｉｇｈ−ｋ膜ＨＫと、ｈｉｇｈ−ｋ膜ＨＫ上に形成されたキャッピング膜ＡＬとを含む積層膜である。
【０１３９】
絶縁膜ＩＬはＳｉＯ２からなる。絶縁膜ＩＡ２と異なり、絶縁膜ＩＢと同様に絶縁膜ＩＬにはＬａ（ランタン）は導入されていない。ｈｉｇｈ−ｋ膜ＨＫは、例えばＨｆＳｉＯＮ膜からなる高誘電率膜である。ｈｉｇｈ−ｋ膜ＨＬと異なり、ｈｉｇｈ−ｋ膜ＨＫにはＬａ（ランタン）は導入されていない。キャッピング膜ＡＬは、例えばＡｌＯ（酸化アルミニウム）からなる。具体的には、キャッピング膜ＡＬはＡｌ２Ｏ３（アルミナ）を主に含んでいる。
【０１４０】
トランジスタＱ２のゲート電極ＧＭの両側にサイドウォールＳＷが形成されており、また、ゲート電極ＧＭの横の半導体基板ＳＢ内には、一対のソース・ドレイン領域が形成されている。トランジスタＱ２はｐチャネル型の電界効果トランジスタであるため、ソース・ドレイン領域を構成するエクステンション領域Ｅ２および拡散層Ｄ２はいずれもｐ型の半導体領域である。エクステンション領域Ｅ２および拡散層Ｄ２にはｐ型の不純物（例えばＢ（ホウ素））が導入されており、エクステンション領域Ｅ２よりも拡散層Ｄ２の方が、ｐ型の不純物濃度が高い。
【０１４１】
図１５に示す絶縁膜ＩＡ２、ＩＢ、ＩＬのそれぞれの膜厚は、０〜１．５ｎｍである。また、ｈｉｇｈ−ｋ膜ＨＬの膜厚は０．５〜１．５ｎｍである。
【０１４２】
上記のように、ゲート電極ＧＭは、Ｓｉ（シリコン）からなるポリシリコン膜ＰＳと、金属膜である金属電極ＭＧとにより構成されている。このように、互いに異なる仕事関数を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート構造を採用することで、各ＭＯＳＦＥＴのしきい値電圧を低くすることを可能としている。
【０１４３】
また、ゲート絶縁膜Ｇ４の一部およびゲート絶縁膜Ｇ５の一部にｈｉｇｈ−ｋ膜ＨＬを用い、ゲート絶縁膜Ｇ６の一部にｈｉｇｈ−ｋ膜ＨＫを用いることで、ゲート絶縁膜Ｇ４、Ｇ５およびＧ６の誘電率を高めている。これにより、ゲート絶縁膜Ｇ４、Ｇ５およびＧ６の物理膜厚を増加することができるため、ＭＯＳＦＥＴのサイズを縮小する場合に、ゲート電極ＧＭと半導体基板ＳＢとの間におけるリーク電流、つまり直接トンネル電流の発生を防ぐことができる。また、ゲート絶縁膜Ｇ４およびＧ５の誘電率を高めることで、ＭＯＳＦＥＴのしきい値電圧の低減を可能としている。したがって、ＭＯＳＦＥＴを微細化することが可能である。
【０１４４】
また、ここでは、ｎチャネル型のＭＯＳＦＥＴに対し、キャッピング材料としてＬａ（ランタン）を用いている。これにより、ｎチャネル型のＭＯＳＦＥＴである増幅用トランジスタＡＭＩおよび転送用トランジスタＴＸのしきい値電圧を低減することができる。また、ここでは、ｐチャネル型のＭＯＳＦＥＴに対し、キャッピング材料としてＡＬ（アルミニウム）を用いている。これにより、ｐチャネル型のトランジスタＱ２のしきい値電圧を低減することができる。増幅用トランジスタＡＭＩおよび転送用トランジスタＴＸとトランジスタＱ２とでキャッピング材料が異なるのは、ＭＯＳＦＥＴの導電型によって、しきい値電圧の調整に有用なキャッピング材料の種類が異なるためである。
【０１４５】
また、ここでは、画素ＰＥ（図１４参照）を構成する複数のＭＯＳＦＥＴのゲート絶縁膜にｈｉｇｈ−ｋ膜を用いている。このため、ｈｉｇｈ−ｋ膜をゲート絶縁膜に用いたＭＯＳＦＥＴのしきい値電圧の調整を行う目的で、周辺トランジスタのみならず、図１５に示す転送用トランジスタＴＸのゲート絶縁膜Ｇ５にも、キャッピング材料であるＬａ（ランタン）を導入している。これにより、転送用トランジスタＴＸのゲート電極ＧＭの有効仕事関数を制御し、転送用トランジスタＴＸのしきい値電圧を効果的に低減することが可能である。
【０１４６】
このように、転送用トランジスタＴＸのゲート絶縁膜Ｇ５にキャッピング材料を導入している理由は、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜を用いた場合に、界面準位が発生しやすいことにある。つまり、フォトダイオードＰＤの近傍に設ける転送用トランジスタＴＸのゲート絶縁膜にｈｉｇｈ−ｋ膜を用いる場合には、上記のようにキャッピング材料を当該ゲート絶縁膜に導入して、界面準位を低減することで、当該ゲート絶縁膜に電子が捕獲されることを防ぐことができる。
【０１４７】
ただし、転送用トランジスタＴＸは、増幅用トランジスタＡＭＩなどの周辺トランジスタに比べて、１／ｆノイズの発生に与える影響は小さい。したがって、転送用トランジスタＴＸのしきい値電圧を過度に低減する必要はないため、転送用トランジスタＴＸのゲート絶縁膜Ｇ５に導入するＬａ（ランタン）の量は比較的少なくてよい。これに対し、周辺トランジスタにおいて生じる１／ｆノイズを低減するためには、周辺トランジスタのゲート絶縁膜Ｇ４に比較的多量のＬａ（ランタン）を導入し、周辺トランジスタのしきい値電圧を大きく低減する必要がある。
【０１４８】
ここでは、絶縁膜ＩＡ２および絶縁膜ＩＢの両方にＬａ（ランタン）を導入しているが、上記の理由により、転送用トランジスタＴＸよりも周辺トランジスタのしきい値電圧を下げることを目的として、絶縁膜ＩＡ２に絶縁膜ＩＢよりも多くＬａ（ランタン）を導入している。したがって、ゲート絶縁膜Ｇ５のＬａ濃度は、ゲート絶縁膜Ｇ４のＬａ濃度よりも小さい。
【０１４９】
以下に、本実施の形態の半導体装置の効果について説明する。
【０１５０】
画素を構成するＭＯＳＦＥＴのゲート電極に金属電極を用い、ゲート絶縁膜にｈｉｇｈ−ｋ膜を用いた場合、ｈｉｇｈ−ｋ膜内の酸素欠損、および、ゲート絶縁膜内の膜数の増加に起因して、当該ＭＯＳＦＥＴのしきい値電圧が大きくなる。
【０１５１】
ここで、図２９に、ＭＯＳＦＥＴのゲート電極の幅（Ｗ）を横軸とし、当該ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を縦軸としたグラフを示す。図２９では、以下の２本のグラフを示している。一方のグラフは、前記実施の形態１のように、ゲート絶縁膜にＳｉＯＮ膜を用い、ｈｉｇｈ−ｋ膜を用いていない場合のグラフであり、白い丸のプロットを繋げて示している。もう一方のグラフは、ゲート絶縁膜にｈｉｇｈ−ｋ膜を用いた場合のグラフであり、黒い四角のプロットを繋げて示している。
【０１５２】
図２９に示すように、ｈｉｇｈ−ｋ膜を含むＭＯＳＦＥＴのしきい値電圧は、ゲート電極の幅が１μｍ以下の場合に急激に上昇する特性があり、ゲート絶縁膜がＳｉＯＮ膜からなるＭＯＳＦＥＴに比べて、しきい値電圧の増大が顕著である。つまり、画素を構成する素子として、金属電極およびｈｉｇｈ−ｋ膜を含むＭＯＳＦＥＴを形成した場合、素子の微細化が進む程しきい値電圧が大きくなり、１／ｆノイズが顕著に増大する。
【０１５３】
このような高いしきい値電圧をＡｓカウンター注入により低下させようとすると、多量のＡｓ（ヒ素）を注入する必要があるため、半導体基板の上面に生じるダメージが大きくなる。この場合、半導体基板とゲート絶縁膜との界面の界面準位の増加により、１／ｆノイズの増大が顕著となる問題が生じる。
【０１５４】
つまり、ゲート絶縁膜がＳｉＯＮなどからなるＭＯＳＦＥＴに比べ、金属電極およびｈｉｇｈ−ｋ膜を用いたＭＯＳＦＥＴはしきい値電圧が大きい。このため、半導体基板に生じるダメージを低減する観点から、Ａｓカウンター注入を行う方法は、しきい値電圧を低下させる方法として不向きである。
【０１５５】
本実施の形態の半導体装置では、ゲート絶縁膜にｈｉｇｈ−ｋ膜を含む周辺トランジスタに対し、前記実施の形態１と同様に、周辺トランジスタのゲート絶縁膜にキャッピング材料を導入することで、周辺トランジスタのしきい値電圧を低減することを可能としている。ここでは、Ａｓカウンター注入を行わずにしきい値電圧を低減しているため、図１５に示す半導体基板ＳＢとゲート絶縁膜Ｇ４との界面に注入ダメージが生じることを防ぐことができる。したがって、当該界面に界面準位が生じることを防ぐことできるため、１／ｆノイズの増大を防ぐことができる。
【０１５６】
図２９を用いて説明したように、ゲート絶縁膜がＳｉＯＮなどからなるＭＯＳＦＥＴに比べ、金属電極およびｈｉｇｈ−ｋ膜を用いたＭＯＳＦＥＴのしきい値電圧は大きいため、Ａｓカウンター注入を行わないことで得られる効果、つまり、半導体基板ＳＢにダメージが生じることを防ぐことにより得られる効果が大きい。すなわち、ｈｉｇｈ−ｋ膜を用いたＭＯＳＦＥＴでは、ゲート絶縁膜に対してキャッピング材料を導入した構造を用いることで、特に効果的に１／ｆノイズを低減することができる。
【０１５７】
また、図２９に示すように、ｈｉｇｈ−ｋ膜を用いたＭＯＳＦＥＴのしきい値電圧は、ゲート電極の幅を小さくし、半導体装置を微細化する場合に特に大きくなるため、本実施の形態の構造を用いることで、半導体基板ＳＢにダメージが生じることを効果的に防ぎ、かつ、半導体装置の微細化を可能とすることができる。
【０１５８】
また、周辺トランジスタのゲート電極ＧＭをオン状態とするための電圧を小さくすることができるため、当該ゲート電極ＧＭの垂直電界を小さくすることができる。このため、周辺トランジスタの短チャネル特性を改善することができる。よって、チャネル領域を通過する電子がゲート絶縁膜Ｇ４内に捕獲されることを防ぐことができるため、画素における１／ｆノイズの増大を防ぐことができる。
【０１５９】
図１４に示す増幅用トランジスタＡＭＩ、選択用トランジスタＳＥＬおよびリセット用トランジスタＲＳＴは特に１／ｆノイズの増大に影響を及ぼず素子である。このため、ロジック回路などを構成するＭＯＳＦＥＴまたは転送用トランジスタＴＸよりもゲート絶縁膜のキャッピング材料の濃度を高めることで、効果的に１／ｆノイズの発生を防ぐことができる。つまり、ゲート絶縁膜Ｇ４内のＬａ濃度は、転送用トランジスタＴＸのゲート絶縁膜Ｇ５のＬａ濃度よりも高い。また、ゲート絶縁膜Ｇ４内のＬａ濃度は、転送用トランジスタＴＸと同様のゲート構造を有する、ロジック回路のｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜のＬａ濃度よりも高い。また、ゲート絶縁膜Ｇ４内のＬａ濃度は、トランジスタＱ２のゲート絶縁膜Ｇ６のＡｌ濃度よりも高い。
【０１６０】
また、図１５に示す転送用トランジスタＴＸにおいては、ｈｉｇｈ−ｋ膜ＨＬを含むゲート絶縁膜Ｇ５にＬａ（ランタン）を導入することで、転送用トランジスタＴＸのしきい値電圧を低減し、また、界面準位を低減させることができる。転送用トランジスタＴＸは増幅用トランジスタＡＭＩなどの周辺トランジスタに比べて１／ｆノイズの増大に与える影響が小さいため、ゲート絶縁膜Ｇ５に導入しているＬａ（ランタン）の量は、ゲート絶縁膜Ｇ４に導入しているＬａ（ランタン）の量よりも少ない。これにより、オン・オフの制御が可能な範囲で、転送用トランジスタＴＸのしきい値電圧を低減することができる。
【０１６１】
また、ｐ型のトランジスタＱ２においては、キャッピング膜ＡＬとして、例えばＡｌ（アルミニウム）を含む膜を用いることで、しきい値電圧を低減することができる。このように、ｐチャネル型のトランジスタＱ２のしきい値電圧を効果的に調整するためには、Ｌａ（ランタン）とは異なるキャッピング材料を用いる必要がある。
【０１６２】
次に、本実施の形態の半導体装置の製造方法について、図１６〜図２８を用いて説明する。図１６〜図２８は図１５に対応する箇所の断面図であって、本実施の形態の半導体装置の製造方法を説明するための断面図である。したがって、各図では左側から順に画素周辺領域１Ａ、転送用トランジスタ領域１Ｄおよびロジック回路領域１Ｅの断面を並べて示している。
【０１６３】
まず、図１６に示すように、半導体基板ＳＢを用意した後、半導体基板ＳＢの主面に形成された溝に埋め込まれた素子分離領域（図示しない）を形成する。続いて、画素周辺領域１Ａおよび転送用トランジスタ領域１Ｄの半導体基板ＳＢの上面に、ｐ型の不純物（例えばＢ（ホウ素））をイオン注入することにより、形成深さが比較的深いｐ型ウエルＰＷを形成する。また、ロジック回路領域１Ｅの半導体基板ＳＢの上面に、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））をイオン注入することにより、形成深さが比較的深いｎ型ウエルＮＷを形成する。
【０１６４】
その後、例えばＣＶＤ法を用いて、半導体基板ＳＢ上に絶縁膜ＩＬを形成した後、例えばスパッタリング法を用いて、絶縁膜ＩＬ上に金属膜Ｔ１を形成する。絶縁膜ＩＬは酸化シリコン膜であり、金属膜Ｔ１はＴｉＮ（窒化チタン）膜である。絶縁膜ＩＬの膜厚は０〜１．５ｎｍである。
【０１６５】
次に、図１７に示すように、フォトリソグラフィ技術およびウェットエッチング法を用いて、画素周辺領域１Ａの金属膜Ｔ１を除去し、絶縁膜ＩＬの上面を露出させる。続いて、例えばスパッタリング法を用いて、半導体基板ＳＢの全面上に第１キャッピング膜ＬＡ１を形成する。第１キャッピング膜ＬＡ１の膜厚は０．３〜０．５ｎｍである。このとき、画素周辺領域１Ａにおいて、第１キャッピング膜ＬＡ１と絶縁膜ＩＬとは接しているが、他の領域では、第１キャッピング膜ＬＡ１と絶縁膜ＩＬとの間に金属膜Ｔ１が介在している。
【０１６６】
次に、図１８に示すように、半導体基板ＳＢに対して熱処理を行うことで、第１キャッピング膜ＬＡ１内のＬａ（ランタン）を、画素周辺領域１Ａの絶縁膜ＩＬ内に拡散させることで、画素周辺領域１Ａに絶縁膜ＩＡ１を形成する。転送用トランジスタ領域１Ｄおよびロジック回路領域１Ｅの絶縁膜ＩＬのそれぞれの上面は金属膜Ｔ１により覆われているため、当該絶縁膜ＩＬ内にＬａ（ランタン）は拡散しない。絶縁膜ＩＡ１は、絶縁膜ＩＬにＬａ（ランタン）を導入することで形成された膜である。
【０１６７】
次に、図１９に示すように、絶縁膜ＩＡ１上および金属膜Ｔ１上の第１キャッピング膜ＬＡ１を除去した後、金属膜Ｔ１を除去することで、絶縁膜ＩＡ１およびＩＬを露出させる。
【０１６８】
次に、図２０に示すように、例えばスパッタリング法により、半導体基板ＳＢの全面上にｈｉｇｈ−ｋ膜ＨＫを形成する。これにより、絶縁膜ＩＡ１およびＩＬのそれぞれの上面はｈｉｇｈ−ｋ膜ＨＫにより覆われる。ｈｉｇｈ−ｋ膜ＨＫの膜厚は、０．５〜１．５ｎｍである。続いて、ｐチャネル型のＭＯＳＦＥＴ用のキャッピング材料であるＡｌ（アルミニウム）を含むキャッピング膜ＡＬを、例えばスパッタリング法を用いて半導体基板ＳＢの全面上に形成する。これにより、ロジック回路領域１Ｅでは、半導体基板ＳＢ上に、絶縁膜ＩＬ、ｈｉｇｈ−ｋ膜ＨＫおよびキャッピング膜ＡＬが順に積層される。ｈｉｇｈ−ｋ膜ＨＫは例えばＨｆＳｉＯＮ膜からなる高誘電率膜である。キャッピング膜ＡＬは、例えばＡｌ２Ｏ３（アルミナ）膜からなる。
【０１６９】
次に、図２１に示すように、例えばスパッタリング法により、半導体基板ＳＢの全面上に金属膜Ｔ２を形成する。金属膜Ｔ２は、ＴｉＮ（窒化チタン）膜からなる導電膜である。続いて、フォトリソグラフィ技術を用いて、ロジック回路領域１Ｅの金属膜Ｔ２の上面を覆うレジストパターンＲＰ２を形成する。ここで、画素周辺領域１Ａおよび転送用トランジスタ領域１Ｄの金属膜Ｔ２の上面は、レジストパターンＲＰ２から露出している。
【０１７０】
次に、図２２に示すように、レジストパターンＲＰ２をマスクとして金属膜Ｔ２を除去した後、レジストパターンＲＰ２を除去する。これにより、ロジック回路領域１Ｅに、ハードマスクである金属膜Ｔ２のパターンを残す。続いて、金属膜Ｔ２をマスクとして、キャッピング膜ＡＬを除去する。これにより、画素周辺領域１Ａおよび転送用トランジスタ領域１Ｄのｈｉｇｈ−ｋ膜ＨＫの上面が露出する。これに対し、ロジック回路領域１Ｅでは、金属膜Ｔ２に覆われたキャッピング膜ＡＬが残っている。
【０１７１】
次に、図２３に示すように、プラズマ窒化法により、絶縁膜ＩＡ１、ＩＬおよびｈｉｇｈ−ｋ膜ＨＫを窒化処理する。
【０１７２】
その後、例えばスパッタリング法を用いて、半導体基板ＳＢの全面上に第２キャッピング膜ＬＡ２を形成する。第２キャッピング膜ＬＡ２の膜厚は０．３ｎｍ以上、１．０ｎｍ以下である。このとき、画素周辺領域１Ａおよび転送用トランジスタ領域１Ｄにおいて、第２キャッピング膜ＬＡ２とｈｉｇｈ−ｋ膜ＨＫとは接しているが、ロジック回路領域１Ｅでは、第２キャッピング膜ＬＡ２とｈｉｇｈ−ｋ膜ＨＫとの間にキャッピング膜ＡＬおよび金属膜Ｔ２が介在している。
【０１７３】
次に、図２４に示すように、半導体基板ＳＢに対して熱処理を行うことで、第２キャッピング膜ＬＡ２内のＬａ（ランタン）を、ｈｉｇｈ−ｋ膜ＨＫの一部、絶縁膜ＩＡ１、および絶縁膜ＩＬの一部のそれぞれの内部に拡散させる。
【０１７４】
これにより、画素周辺領域１Ａのｈｉｇｈ−ｋ膜ＨＫ内にＬａ（ランタン）を拡散させて、ｈｉｇｈ−ｋ膜ＨＬを形成する。また、画素周辺領域１Ａの絶縁膜ＩＡ１内にＬａ（ランタン）を拡散させて、絶縁膜ＩＡ２を形成する。また、転送用トランジスタ領域１Ｄのｈｉｇｈ−ｋ膜ＨＫ内にＬａ（ランタン）を拡散させて、ｈｉｇｈ−ｋ膜ＨＬを形成する。また、転送用トランジスタ領域１Ｄの絶縁膜ＩＬ内にＬａ（ランタン）を拡散させて、絶縁膜ＩＢを形成する。
【０１７５】
この工程で、絶縁膜ＩＢ内には初めてＬａ（ランタン）が拡散する。これに対し、図１８を用いて説明した工程において、絶縁膜ＩＡ１内にはＬａ（ランタン）が拡散しているため、図２４を用いて説明した拡散工程により、絶縁膜ＩＡ２内にはキャッピング膜ＬＡ２から再びＬａ（ランタン）が拡散する。すなわち、絶縁膜ＩＡ２は、絶縁膜ＩＬ（図１６参照）に対してＬａ（ランタン）の拡散を２回行って形成された膜であるため、絶縁膜ＩＢよりもＬａ（ランタン）の濃度が高い。
【０１７６】
ここでは、画素周辺領域１Ａの絶縁膜ＩＡ１（図２３参照）および転送用トランジスタ領域１Ｄの絶縁膜ＩＬ（図２３参照）に、第２キャッピング膜ＬＡ２からＬａ（ランタン）を拡散させる必要があるが、絶縁膜ＩＡ１および絶縁膜ＩＬと第２キャッピング膜ＬＡ２との間にはｈｉｇｈ−ｋ膜ＨＫ（図２３参照）が介在している。このため、第２キャッピング膜ＬＡ２は、拡散対象の絶縁膜に直接接するキャッピング膜を形成する場合に比べて膜厚を大きくしている。第２キャッピング膜ＬＡ２の膜厚を大きくすることで、熱処理工程において、ｈｉｇｈ−ｋ膜ＨＫを介して、Ｌａ（ランタン）を絶縁膜ＩＡ２および絶縁膜ＩＢに拡散させることができる。
【０１７７】
このため、図１７に示す第１キャッピング膜ＬＡ１の膜厚よりも、図２４に示す第２キャッピング膜ＬＡ２の膜厚は大きい。なお、第１キャッピング膜ＬＡ１の膜厚を０．３〜０．５ｎｍとし、第２キャッピング膜ＬＡ２の膜厚を０．３ｎｍ以上、１．０ｎｍ以下としたが、本実施の形態の半導体装置の製造工程では、常に第２キャッピング膜ＬＡ２の膜厚を第１キャッピング膜ＬＡ１の膜厚より大きくする。
【０１７８】
なお、図２４を用いて説明した拡散工程により絶縁膜ＩＡ２内に拡散させるＬａ（ランタン）の量に応じて、図１８を用いて説明した拡散工程により絶縁膜ＩＡ１内に拡散させるＬａ（ランタン）の量を調整する。また、図２４に示す第２キャッピング膜ＬＡ２の膜厚は、ｈｉｇｈ−ｋ膜ＨＫ（図２０参照）の膜厚などに応じて調整する。拡散させるＬａ（ランタン）の量は、例えば第１キャッピング膜ＬＡ１、第２キャッピング膜ＬＡ２の膜厚により調整する。
【０１７９】
次に、図２５に示すように、第２キャッピング膜ＬＡ２および金属膜Ｔ２を除去する。これにより、ｈｉｇｈ−ｋ膜ＨＬおよびキャッピング膜ＡＬを露出させる。
【０１８０】
次に、図２６に示すように、例えばスパッタリング法を用いて、半導体基板ＳＢの全面上に金属膜Ｔ３を形成する。金属膜Ｔ３は、ＴｉＮ（窒化チタン）膜からなる導電膜である。その後、金属膜Ｔ３上に、例えばＣＶＤ法を用いて、ポリシリコン膜ＰＳを形成する。続いて、半導体基板ＳＢを熱処理することで、ｈｉｇｈ−ｋ膜ＨＬ、ＨＫを緻密化させる。これにより、ｈｉｇｈ−ｋ膜ＨＬ、ＨＫの信頼性を向上させる。
【０１８１】
次に、図２７に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、ポリシリコン膜ＰＳ、金属膜Ｔ３、キャッピング膜ＡＬ、ｈｉｇｈ−ｋ膜ＨＬ、ＨＫ、絶縁膜ＩＡ２、ＩＢおよびＩＬをパターニングする。これにより、金属膜Ｔ３からなる金属電極ＭＧを形成する。金属電極ＭＧおよびポリシリコン膜ＰＳからなる積層膜は、ゲート電極ＧＭを構成している。
【０１８２】
また、上記パターニングにより、画素周辺領域１Ａにおいて、絶縁膜ＩＡ２およびｈｉｇｈ−ｋ膜ＨＬの積層膜からなるゲート絶縁膜Ｇ４を形成する。また、上記パターニングにより、転送用トランジスタ領域１Ｄにおいて、絶縁膜ＩＢおよびｈｉｇｈ−ｋ膜ＨＬからなるゲート絶縁膜Ｇ５を形成する。また、ロジック回路領域１Ｅにおいて、絶縁膜ＩＬ、ｈｉｇｈ−ｋ膜ＨＫおよびキャッピング膜ＡＬからなるゲート絶縁膜Ｇ６を形成する。
【０１８３】
その後、フォトリソグラフィ技術およびイオン注入法を用いてｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））を、フォトダイオードの形成領域の半導体基板ＳＢの上面に打ち込む。これにより、転送用トランジスタ領域１Ｄのゲート電極ＧＭの横の両側の領域の半導体基板ＳＢのうち、一方の領域にｎ型の拡散層Ｎ１を形成する。
【０１８４】
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、ｐ型の不純物（例えばＢ（ホウ素））を高い濃度でフォトダイオードの形成領域の半導体基板ＳＢの上面に打ち込む。これにより、拡散層Ｎ１が形成された領域の半導体基板ＳＢの上面に、ｐ型の拡散層Ｐ１を形成することで、拡散層Ｐ１および拡散層Ｎ１とのＰＮ接合を有するフォトダイオードＰＤを形成する。
【０１８５】
なお、フォトダイオードＰＤを構成する拡散層Ｐ１および拡散層Ｎ１の形成は、ゲート電極ＧＥの形成前に行ってもよい。
【０１８６】
その後、フォトダイオードＰＤを形成した領域およびロジック回路領域１Ｅをレジストパターン（図示しない）により覆った状態で、当該レジストパターンおよび各ゲート電極ＧＭをマスクとして、半導体基板ＳＢの上面にｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））を比較的低い濃度でイオン注入する。これにより、画素周辺領域１Ａのゲート電極ＧＭの横の半導体基板ＳＢの上面に、一対のエクステンション領域Ｅ１を形成する。また、転送用トランジスタ領域１Ｄのゲート電極ＧＭの横の、フォトダイオードＰＤが形成されていない方の半導体基板ＳＢの上面にも、エクステンション領域Ｅ１を形成する。
【０１８７】
その後、上記レジストパターンを除去した後、フォトリソグラフィ技術およびイオン注入法を用いて、ｐ型の不純物（例えばＢ（ホウ素））を比較的低い濃度でロジック回路領域１Ｅの半導体基板ＳＢの上面に打ち込む。これにより、レジストパターンから露出するロジック回路領域１Ｅの半導体基板ＳＢの上面に、一対のエクステンション領域Ｅ２を形成する。
【０１８８】
この後の工程は、図９〜図１１を用いて説明した工程と同様の工程を行うことで、図２８に示す本実施の形態の半導体装置が完成する。ただし、ロジック回路領域１Ｅに形成するトランジスタＱ２はｐチャネル型の電界効果トランジスタであるため、半導体基板ＳＢの上面に形成する一対の拡散層Ｄ２はｐ型の半導体領域とする。つまり、ロジック回路領域１Ｅにおいて、ｐ型の拡散層Ｄ２と、拡散層Ｄ２よりもｐ型不純物の濃度が低いｐ型のエクステンション領域Ｅ２とは、トランジスタＱ２のソース・ドレイン領域を構成している。
【０１８９】
上記工程により、画素周辺領域１Ａには、ゲート絶縁膜Ｇ４上に形成されたゲート電極ＧＭを有する増幅用トランジスタＡＭＩが形成される。また、転送用トランジスタ領域１Ｄには、ゲート絶縁膜Ｇ５上に形成されたゲート電極ＧＭを有する転送用トランジスタＴＸが形成される。また、ロジック回路領域１Ｅには、ゲート絶縁膜Ｇ６上に形成されたゲート電極ＧＭを有するトランジスタＱ２が形成される。
【０１９０】
次に、本実施の形態の半導体装置の製造方法の効果について説明する。
【０１９１】
本実施の形態の半導体装置の製造方法を用いることで、図１４、図１５および図２９を用いて説明した効果と同様の効果を得ることができる。つまり、図２９を用いて説明したように、ｈｉｇｈ−ｋ膜をゲート絶縁膜に含むＭＯＳＦＥＴは、ゲート絶縁膜が例えばＳｉＯＮのみからなるＭＯＳＦＥＴに比べてしきい値電圧が高いため、Ａｓカウンター注入により当該しきい値電圧を低減しようとすると、半導体基板の上面に生じる注入ダメージが非常に大きくなる。
【０１９２】
これに対し、本実施の形態の半導体装置の製造方法では、Ａｓカウンター注入を行わず、キャッピング材料をゲート絶縁膜に導入することで、ＭＯＳＦＥＴのしきい値電圧を低減することができるため、半導体基板およびゲート絶縁膜間の界面のダメージに起因する１／ｆノイズの発生を防ぐことができる。したがって、画素において生じる読み出しノイズを低減することができるため、半導体装置の性能を向上させることができる。
【０１９３】
また、図２８に示す画素周辺領域１Ａの周辺トランジスタのゲート絶縁膜Ｇ４に、キャッピング材料であるＬａ（ランタン）を導入することにより、周辺トランジスタのしきい値電圧を低減することができる。このため、当該周辺トランジスタのゲート電極ＧＭをオン状態とするために当該ゲート電極ＧＭに印加する電圧を、下げることができる。これにより、ゲート電極ＧＭの垂直電界を小さくすることができるため、電子がゲート絶縁膜Ｇ４に捕獲されることを防ぐことが可能である。よって、周辺トランジスタにおける１／ｆノイズの発生を防ぐことができる。
【０１９４】
また、ここでは、ｈｉｇｈ−ｋ膜ＨＬを含むゲート絶縁膜Ｇ５を有する転送用トランジスタＴＸのしきい値電圧の調整を行う目的で、ゲート絶縁膜Ｇ５にもＬａ（ランタン）を導入している。これにより、転送用トランジスタＴＸのゲート電極ＧＭの有効仕事関数を制御し、転送用トランジスタＴＸのしきい値電圧を効果的に低減することが可能である。
【０１９５】
ただし、転送用トランジスタＴＸは増幅用トランジスタＡＭＩなどの周辺トランジスタに比べて、１／ｆノイズの発生に与える影響は小さい。また、転送用トランジスタＴＸのオン・オフの制御が可能な範囲で、転送用トランジスタＴＸのしきい値電圧を低減する必要がある。よって、ここでは、ゲート絶縁膜Ｇ５に導入するＬａ（ランタン）の量は、周辺トランジスタのゲート絶縁膜Ｇ４に導入するＬａ（ランタン）より少なくしている。
【０１９６】
このようにキャッピング材料の導入量の調整をするため、本実施の形態の半導体装置の製造工程では、周辺トランジスタの絶縁膜ＩＡ２に対するＬａ（ランタン）の拡散工程を２回行い（図１８および図２４参照）、転送用トランジスタＴＸの絶縁膜ＩＢに対するＬａ（ランタン）の拡散工程を１回だけ行っている（図２４参照）。これにより、ゲート絶縁膜Ｇ５のＬａ濃度を、ゲート絶縁膜Ｇ４のＬａ濃度より低くすることができる。
【０１９７】
また、本実施の形態の半導体装置の製造方法では、図２３に示す第２キャッピング膜ＬＡ２を、図１７に示す第１キャッピング膜ＬＡ１よりも厚い膜厚で形成することで、図２４に示すｈｉｇｈ−ｋ膜ＨＬを介して、絶縁膜ＩＡ２、ＩＢのそれぞれに所望の量のＬａ（ランタン）を精度よく導入することができる。
【０１９８】
なお、フォトダイオードＰＤを構成する拡散層Ｎ１およびＰ１は、例えば図１６に示す半導体基板ＳＢを用意した後であって、絶縁膜ＩＬの形成前に形成してもよい。
【０１９９】
また、前記実施の形態１において述べたように、ｎチャネル型のＭＯＳＦＥＴである周辺トランジスタおよび転送用トランジスタＴＸなどのゲート絶縁膜に導入するキャッピング材料には、Ｌａ（ランタン）に限らず、Ｙ（イットリウム）またはＭｇ（マグネシウム）を用いてもよい。
【０２００】
また、転送用トランジスタ領域１Ｄのゲート電極ＧＭおよびゲート絶縁膜Ｇ５の形成工程は、ロジック回路のｎチャネル型のＭＯＳＦＥＴのゲート電極およびゲート絶縁膜の形成工程にも適用できる。
【０２０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２０２】
１Ａ    画素周辺領域
１Ｂ、１Ｄ    転送用トランジスタ領域
１Ｃ、１Ｅ    ロジック回路領域
ＡＬ    キャッピング膜
ＡＭＩ    増幅用トランジスタ
ＣＣ    列選択回路
ＣＬ    層間絶縁膜
ＣＰ    コンタクトプラグ
Ｄ１、Ｄ２    拡散層
Ｅ１、Ｅ２    エクステンション領域
Ｇ１〜Ｇ６    ゲート絶縁膜
ＧＥ、ＧＭ    ゲート電極
ＧＮＤ    接地部
ＨＫ、ＨＬ    ｈｉｇｈ−ｋ膜
ＩＡ１、ＩＡ２、ＩＢ、ＩＬ    絶縁膜
ＩＬ１    層間絶縁膜
ＩＳ    撮像素子
ＬＡ    キャッピング膜
ＬＡ１    第１キャッピング膜
ＬＡ２    第２キャッピング膜
Ｍ１    配線
ＭＧ    金属電極
Ｎ１    拡散層
ＮＷ    ｎ型ウエル
ＯＮ、ＯＬ    絶縁膜
Ｐ１    拡散層
ＰＤ    フォトダイオード
ＰＥ    画素
ＰＳ    ポリシリコン膜
ＰＷ    ｐ型ウエル
Ｑ１、Ｑ２    トランジスタ
ＲＣ    行選択回路
ＲＰ１、ＲＰ２    レジストパターン
ＲＳＴ    リセット用トランジスタ
ＳＢ    半導体基板
ＳＥＬ    選択用トランジスタ
ＳＷ    サイドウォール
Ｔ１〜Ｔ３    金属膜
ＴＸ    転送用トランジスタ
【図１】
2015046505.tif 000003
【図２】
2015046505.tif 000004
【図３】
2015046505.tif 000005
【図４】
2015046505.tif 000006
【図５】
2015046505.tif 000007
【図６】
2015046505.tif 000008
【図７】
2015046505.tif 000009
【図８】
2015046505.tif 000010
【図９】
2015046505.tif 000011
【図１０】
2015046505.tif 000012
【図１１】
2015046505.tif 000013
【図１２】
2015046505.tif 000014
【図１３】
2015046505.tif 000015
【図１４】
2015046505.tif 000016
【図１５】
2015046505.tif 000017
【図１６】
2015046505.tif 000018
【図１７】
2015046505.tif 000019
【図１８】
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【図１９】
2015046505.tif 000021
【図２０】
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【図２１】
2015046505.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
2015046505.tif 000027
【図２６】
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【図２７】
2015046505.tif 000029
【図２８】
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【図２９】
2015046505.tif 000031