(57)【要約】【課題】誤動作を抑制すること。【解決手段】同時選択検出回路２２は、ワード線ＡＷ０〜ＡＷ３，ＢＷ０〜ＢＷ３の電位に基づいて、同一行のワード線が同時に選択されたか否かを検出した結果に応じた選択検出信号を出力する。同一行選択状態において、ＡポートのライトアンプＡＷＡが駆動するビット線対のメモリセルが接続されたＢポートのビット線のセンスアンプＢＳＡ０〜ＢＳＡ３は、Ａポートのライト動作を検出するライト動作検出回路ＡＷＤ０〜ＡＷＤ３により生成されるセンスアンプ制御信号により停止する。【選択図】図２
2015036997.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各行に対応する第１ポートの第１ワード線及び第２ポートの第２ワード線と、各列に対応する前記第１ポートの第１ビット線対及び前記第２ポートの第２ビット線対に接続された複数のメモリセルと、
各列の前記第２ビット線対に接続され、前記第２ビット線対の電位を、第１レベルと第２レベルの間の中間レベルと前記第１レベルとに増幅するセンスアンプと、
前記第１ポートの選択行と前記第２ポートの選択行に応じた選択検出信号を生成する選択検出回路と、
各列の前記第１ビット線対にそれぞれ接続され、前記第１ポートの動作に応じた動作検出信号を生成する動作検出回路と、
を有し、
前記選択検出信号と前記動作検出信号に基づいて、第１ポートの選択行と第２ポートの選択行が同一であり、第１ポートがライト動作のときに、前記ライト動作を行う列の前記第２ビット線対の前記センスアンプを停止すること、
を特徴とする記憶回路。
【請求項２】
前記メモリセルは、
一対の記憶ノードを互いに異なるレベルに保持する２つのインバータ回路と、
前記一対の記憶ノードと前記第１ビット線対との間に接続され、制御端子が前記第１ワード線に接続された一対の第１転送トランジスタと、
前記一対の記憶ノードと前記第２ビット線対との間に接続され、制御端子が前記第２ワード線に接続された一対の第２転送トランジスタと、
を有することを特徴とする請求項１記載の記憶回路。
【請求項３】
各列の前記第１ビット線対に接続され、前記第１ビット線対の電位を、第１レベルと第２レベルの間の中間レベルと前記第１レベルとに増幅する第１センスアンプを有し、前記第１ポートのライト動作のときに前記第１センスアンプを活性化すること、
を特徴とする請求項１又は２に記載の記憶回路。
【請求項４】
前記選択検出回路は、
各行の前記第１ワード線と前記第２ワード線の電位に基づいて、前記第１ポートの選択行と第２ポートの選択行が同一か否かに応じたレベルの前記選択検出信号を生成すること、
を特徴とする請求項１〜３の何れか一項に記載の記憶回路。
【請求項５】
各列の前記第２ビット線対に接続され、第２ビット線対の２つのビット線を互いに接離するイコライズ回路を有し、
停止する前記センスアンプの列の前記第２ビット線対に接続された前記イコライズ回路により前記第２ビット線対の２つのビット線を互いに接続すること、
を特徴とする請求項１〜４の何れか一項に記載の記憶回路。
【請求項６】
前記第２ポートの第２アドレス信号に基づいて１組の前記第２ビット線対を選択するカラムスイッチと、
前記カラムスイッチにより選択された前記第２ビット線対の電位に応じたリードデータを出力するメインセンスアンプと、
を有すること、を特徴とする請求項１〜５の何れか一項に記載の記憶回路。
【請求項７】
行列状に配列され、各行に対応する第１ポートの第１ワード線及び第２ポートの第２ワード線と、各列に対応する前記第１ポートの第１ビット線対及び前記第２ポートの第２ビット線対に接続された複数のメモリセルと、
各列の前記第２ビット線対に接続され、前記第２ビット線対の電位を、第１レベルと第２レベルの間の中間レベルと前記第１レベルとに増幅するセンスアンプと、
を含み、
前記第１ポートの選択行と前記第２ポートの選択行に応じた選択検出信号を生成し、
各列の前記第１ビット線対にそれぞれ接続され、前記第１ポートの動作に応じた動作検出信号を生成し、
前記選択検出信号と前記動作検出信号に基づいて、第１ポートの選択行と第２ポートの選択行が同一であり、第１ポートがライト動作のときに、前記ライト動作を行う列の前記第２ビット線対の前記センスアンプを停止すること、
を特徴とする記憶回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
記憶回路及び記憶回路の制御方法に関する。
【背景技術】
【０００２】
半導体記憶装置の１つにスタティック・ランダム・アクセス・メモリ（Static Random Access Memory：ＳＲＡＭ）がある。ＳＲＡＭは、１つのデータを記憶するメモリセルを有している。メモリセルは、例えば、２つの転送ゲートとＣＭＯＳ構造の２つのインバータを含む。２つのインバータは互いの入力端子が互いの出力端子に接続される。各インバータの入力端子（出力端子）がそれぞれ転送ゲートを介して一対のビット線に接続される。そして、メモリセルは、２つのインバータにより構成されるフリップフロップにより１つのデータを保持する。ＳＲＡＭの一つは、複数の入出力ポートを有する、所謂マルチポートメモリである（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２５８６３号公報
【特許文献２】特開２００８−４７１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記のように２つのポートを有するメモリにおいて、１つのポートにおいてデータの読み出しを行い、他のポートにおいてデータの書き込みを行う場合がある。このような場合、書き込みデータとセルの保持データが異なる等の誤動作を起こすおそれがある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、行列状に配列され、各行に対応する第１ワード線及び第２ワード線と、各列に対応する第１ビット線対及び第２ビット線対に接続された複数のメモリセルと、各列の前記第２ビット線対に接続され、前記第２ビット線対の電位を、第１レベルと第２レベルの間の中間レベルと前記第１レベルとに増幅するセンスアンプと、前記第１ポートの選択行と前記第２ポートの選択行に応じた選択検出信号を生成する選択検出回路と、各列の前記第１ビット線対にそれぞれ接続され、前記第１ポートの動作に応じた動作検出信号を生成する動作検出回路と、を有し、前記選択検出信号と前記動作検出信号に基づいて、第１ポートの選択行と第２ポートの選択行が同一であり、第１ポートがライト動作のときに、前記ライト動作を行う列の前記第２ビット線対の前記センスアンプを停止する。
【発明の効果】
【０００６】
本発明の一観点によれば、誤動作を抑制することができる。
【図面の簡単な説明】
【０００７】
【図１】半導体記憶装置のブロック図である。
【図２】半導体記憶装置の一部ブロック図である。
【図３】半導体記憶装置の一部ブロック図である。
【図４】メモリセルに対する読み出しの説明図である。
【図５】メモリセルに対する書き込みの説明図である。
【図６】メモリセルに対する読み出し及び書き込みの説明図である。
【図７】メモリセルの状態を示す説明図である。
【図８】比較例のセンスアンプの回路図である。
【図９】比較例の読み出しの説明図である。
【図１０】比較例の書き込みの説明図である。
【図１１】比較例の読み出し及び書き込みの説明図である。
【図１２】比較例のメモリセルの状態を示す説明図である。
【図１３】（ａ）〜（ｄ）はライト検出回路の動作説明図である。
【図１４】別のセンスアンプの回路図である。
【図１５】別のセンスアンプの回路図である。
【図１６】別のセンスアンプの回路図である。
【図１７】半導体装置の概略図である。
【発明を実施するための形態】
【０００８】
以下、一実施形態を説明する。
図１に示すように、記憶回路（メモリ）１０は、行列状（マトリックス状）に配列された複数のメモリセルを含むセルアレイ１１と、セルアレイ１１のメモリセルを選択するためのアドレスデコーダ１２を有している。
【０００９】
アドレスデコーダ１２は、第１のポート（Ａポート）のためのアドレス信号ＡＡＤに基づいて、アドレス信号ＡＡＤに応じた行（ワード線）を選択する。また、メモリ１０は、Ａポートのためのコントロール部１３ａ、入出力回路１４ａを有している。アドレスデコーダ１２は、アドレス信号ＡＡＤに基づいて生成したカラム選択信号を出力する。コントロール部１３ａは、クロック信号ＣＬＫに同期して図示しない外部制御信号を受け取る。外部制御信号は、例えば、チップセレクト信号やライトイネーブル信号等のコマンド信号を含む。
【００１０】
コントロール部１３ａは、外部制御信号に基づいて、読み出し動作や書き込み動作のための内部制御信号（タイミング信号）を生成する。内部制御信号は、アドレスデコーダ１２，入出力回路１４ａに供給される。入出力回路１４ａは、内部制御信号、カラム選択信号に基づいて、セルアレイ１１のセル列（ビット線対）を選択する。そして、選択したビット線対を入力データＡＤＩに応じて駆動する。書き込み動作（ライト動作）において、選択されたビット線対とワード線に接続されたメモリセルは、入力データＡＤＩを記憶する。読み出し動作（リード動作）において、選択されたワード線に接続されたメモリセルは、記憶したデータに応じてビット線対を駆動する。入出力回路１４ａは、選択したビット線対の電位に応じた出力データ（リードデータ）ＡＤＯを出力する。
【００１１】
また、アドレスデコーダ１２は、第２のポート（Ｂポート）のためのアドレス信号ＢＡＤに基づいて、アドレス信号ＢＡＤに応じた行を選択する。また、メモリ１０は、Ｂポートのためのコントロール部１３ｂ、入出力回路１４ｂを有している。アドレスデコーダ１２は、アドレス信号ＢＡＤに基づいて生成したカラム選択信号を出力する。コントロール部１３ｂは、クロック信号ＣＬＫに同期して図示しない外部制御信号を受け取る。外部制御信号は、例えば、チップセレクト信号やライトイネーブル信号等のコマンド信号を含む。
【００１２】
コントロール部１３ｂは、外部制御信号に基づいて、読み出し動作や書き込み動作のための内部制御信号（タイミング信号）を生成する。内部制御信号は、アドレスデコーダ１２，入出力回路１４ｂに供給される。入出力回路１４ｂは、内部制御信号、カラム選択信号に基づいて、セルアレイ１１のセル列（ビット線対）を選択する。そして、選択したビット線対を入力データＢＤＩに応じて駆動する。書き込み動作（ライト動作）において、選択されたビット線対とワード線に接続されたメモリセルは、入力データＢＤＩを記憶する。読み出し動作（リード動作）において、選択されたワード線に接続されたメモリセルは、記憶したデータに応じてビット線対を駆動する。入出力回路１４ｂは、選択したビット線対の電位に応じた出力データ（リードデータ）ＢＤＯを出力する。
【００１３】
図２に示すように、セルアレイ１１は、行列状（マトリックス状）に配列された複数（図において１６個）のメモリセルＣ００〜Ｃ３３を有している。
行方向に配列されたメモリセルＣ００，Ｃ０１，Ｃ０２，Ｃ０３は、Ａポートのためのワード線ＡＷ０と、Ｂポートのためのワード線ＢＷ０に接続されている。同様に、メモリセルＣ１０〜Ｃ１３は、Ａポートのためのワード線ＡＷ１と、Ｂポートのためのワード線ＢＷ１に接続されている。また、メモリセルＣ２０〜Ｃ２３は、Ａポートのためのワード線ＡＷ２と、Ｂポートのためのワード線ＢＷ２に接続されている。また、メモリセルＣ３０〜Ｃ３３は、Ａポートのためのワード線ＡＷ３と、Ｂポートのためのワード線ＢＷ３に接続されている。ワード線ＡＷ０〜ＡＷ３は第１ワード線の一例、ワード線ＢＷ０〜ＢＷ３は第２ワード線の一例である。
【００１４】
列方向に配列されたメモリセルＣ００，Ｃ１０，Ｃ２０，Ｃ３０は、Ａポートのためのビット線対ＡＢ０と、Ｂポートのためのビット線対ＢＢ０に接続されている。同様に、メモリセルＣ０１，Ｃ１１，Ｃ２１，Ｃ３１は、Ａポートのためのビット線対ＡＢ１と、Ｂポートのためのビット線対ＢＢ１に接続されている。また、メモリセルＣ０２，Ｃ１２，Ｃ２２，Ｃ３２は、Ａポートのためのビット線対ＡＢ２と、Ｂポートのためのビット線対ＢＢ２に接続されている。また、メモリセルＣ０３，Ｃ１３，Ｃ２３，Ｃ３３は、Ａポートのためのビット線対ＡＢ３と、Ｂポートのためのビット線対ＢＢ３に接続されている。ビット線対ＡＢ０，ＡｘＢ０〜ＡＢ３，ＡｘＢ３は第１ビット線対の一例、ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３は第２ビット線対の一例である。
【００１５】
アドレスデコーダ１２は、ワード線駆動回路２１と同時選択検出回路２２を有している。ワード線駆動回路２１は、ワード線ＡＷ０〜ＡＷ３，ＢＷ０〜ＢＷ３に接続されている。ワード線駆動回路２１は、ワード線ＡＷ０〜ＡＷ３のうち、図１に示すアドレス信号ＡＡＤをデコードした結果に応じて選択された１つのワード線を駆動する。また、ワード線駆動回路２１は、ワード線ＢＷ０〜ＢＷ３のうち、図１に示すアドレス信号ＢＡＤをデコードした結果に応じて選択された１つのワード線を駆動する。同時選択検出回路２２は、ワード線ＡＷ０〜ＡＷ３，ＢＷ０〜ＢＷ３に接続されている。同時選択検出回路２２は、同一行のワード線が同時に選択されたか否かを検出した結果に応じた選択検出信号ＳＤＳを出力する。例えば、同時選択検出回路２２は、同一行、つまりＡポートの選択行とＢポートの選択行が同一の場合、Ｈレベルの選択検出信号ＳＤＳを出力し、ＡポートとＢポートの選択行が異なる場合、Ｌレベルの選択検出信号ＳＤＳを出力する。
【００１６】
Ａポートの入出力回路１４ａは、ライトアンプＡＷＡ、ライト用カラムスイッチＡＣＳＷを有している。ライト用カラムスイッチＡＣＳＷは、ビット線対ＡＢ０，ＡｘＢ０〜ＡＢ３，ＡｘＢ３に接続されている。ライト用カラムスイッチＡＣＳＷは、ビット線対ＡＢ０，ＡｘＢ０〜ＡＢ３，ＡｘＢ３のうち、図１に示すアドレス信号ＡＡＤをデコードした結果に応じて選択する１組のビット線対をライトアンプＡＷＡに接続する。ライトアンプＡＷＡは、入力データＡＤＩに基づいて、ライト用カラムスイッチＡＣＳＷにより接続されたビット線対を駆動する。例えば、ライトアンプＡＷＡは、「０」の入力データＡＤＩに基づいて、ビット線ＡＢ０を低電位電圧ＶＳＳレベル（Ｌレベル）に駆動し、反転ビット線ＡｘＢ０を高電位電圧ＶＤＤレベル（Ｈレベル）に駆動する。高電位電圧ＶＤＤレベル（Ｈレベル）は第１レベルの一例、低電位電圧ＶＳＳレベル（Ｌレベル）は第２レベルの一例である。
【００１７】
また、入出力回路１４ａは、各ビット線対ＡＢ０，ＡｘＢ０〜ＡＢ３，ＡｘＢ３に接続されたセンスアンプＡＳＡ０〜ＡＳＡ３、イコライズ回路ＡＥＱ０〜ＡＥＱ３、ライト動作検出回路ＡＷＤ０〜ＡＷＤ３を有している。ビット線対ＡＢ０，ＡｘＢ０に接続されたライト動作検出回路ＡＷＤ０は、ビット線対ＡＢ０，ＡｘＢ０のレベルに基づいて、メモリセルＣ００〜Ｃ３０に対する動作に応じてライト検出信号を生成する。同様に、各ビット線対ＡＢ１，ＡｘＢ１〜ＡＢ３，ＡｘＢ３に接続されたライト動作検出回路ＡＷＤ１〜ＡＷＤ３はそれぞれ、ビット線対ＡＢ１，ＡｘＢ１〜ＡＢ３，ＡｘＢ３のレベルに基づいて、メモリセルＣ０１〜Ｃ３３に対する動作に応じてライト検出信号を生成する。ライト動作検出回路は動作検出回路の一例、ライト検出信号は動作検出信号の一例である。
【００１８】
センスアンプＡＳＡ０〜ＡＳＡ３は、読み出し動作において、各ビット線対ＡＢ０，ＡｘＢ０〜ＡＢ３，ＡｘＢ３の電位を増幅する。また、センスアンプＡＳＡ０〜ＡＳＡ３は、Ｂポートの書き込み動作に応じてライト動作検出回路ＢＷＤ０〜ＢＷＤ３において生成されるライト検出信号に応じて制御される。イコライズ回路ＡＥＱ０〜ＡＥＱ３は、Ｂポートの書き込み動作に応じてライト動作検出回路ＢＷＤ０〜ＢＷＤ３において生成されるライト検出信号に応じてビット線対ＡＢ０，ＡｘＢ０〜ＡＢ３，ＡｘＢ３をイコライズする。
【００１９】
Ｂポートの入出力回路１４ｂは、メインセンスアンプＢＭＳＡ、リード用カラムスイッチＢＣＳＲを有している。リード用カラムスイッチＢＣＳＲは、ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３に接続されている。リード用カラムスイッチＢＣＳＲは、ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３のうち、図１に示すアドレス信号ＢＡＤをデコードした結果に応じて選択する１組のビット線対をメインセンスアンプＢＭＳＡに接続する。メインセンスアンプＢＭＳＡは、リード用カラムスイッチＢＣＳＲにより接続されたビット線対のレベルに応じた出力データＢＤＯを出力する。
【００２０】
また、入出力回路１４ｂは、各ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３に接続されたセンスアンプＢＳＡ０〜ＢＳＡ３、イコライズ回路ＢＥＱ０〜ＢＥＱ３、ライト動作検出回路ＢＷＤ０〜ＢＷＤ３を有している。ビット線対ＢＢ０，ＢｘＢ０に接続されたライト動作検出回路ＢＷＤ０は、ビット線対ＢＢ０，ＢｘＢ０のレベルに基づいて、メモリセルＣ００〜Ｃ３０に対する動作に応じてライト検出信号を生成する。同様に、各ビット線対ＢＢ１，ＢｘＢ１〜ＢＢ３，ＢｘＢ３に接続されたライト動作検出回路ＢＷＤ１〜ＢＷＤ３はそれぞれ、ビット線対ＢＢ１，ＢｘＢ１〜ＢＢ３，ＢｘＢ３のレベルに基づいて、メモリセルＣ０１〜Ｃ３３に対する動作に応じてライト検出信号を生成する。
【００２１】
センスアンプＢＳＡ０〜ＢＳＡ３は、読み出し動作において、各ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３の電位を増幅する。また、センスアンプＢＳＡ０〜ＢＳＡ３は、Ａポートの書き込み動作に応じてライト動作検出回路ＡＷＤ０〜ＡＷＤ３において生成されるライト検出信号に応じて制御される。イコライズ回路ＢＥＱ０〜ＢＥＱ３は、Ａポートの書き込み動作に応じてライト動作検出回路ＡＷＤ０〜ＡＷＤ３において生成されるライト検出信号に応じてビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３をイコライズする。
【００２２】
なお、図示しないが、Ａポートの入出力回路１４ａは、データ読み出しのためにメインセンスアンプとリード用カラムスイッチを有している。また、図示しないが、Ｂポートの入出力回路１４ｂは、データ書き込みのためにライトアンプとライト用カラムスイッチを有している。
【００２３】
なお、Ａポートの各ワード線ＡＷ０〜ＡＷ３に対する動作は、互いに同じである。したがって、各ワード線を区別しない場合、ワード線ＡＷとして説明する。また、Ｂポートの各ワード線ＢＷ０〜ＢＷ３に対する動作は、互いに同じであるため、各ワード線を区別しない場合、ワード線ＡＷとして説明する。同様に、Ａポートのビット線対ＡＢ０，ＡｘＢ０〜ＡＢ３，ＡｘＢ３に対する動作は互いに同じである。したがって、各ビット線対を区別しない場合、ビット線対ＡＢ，ＡｘＢとして説明する。同様に、Ｂポートのビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３に対する動作は互いに同じであるため、各ビット線対を区別しない場合、ビット線対ＢＢ，ＢｘＢとして説明する。
【００２４】
次に、同時選択検出回路、ライト動作検出回路、イコライズ回路、及びセンスアンプの回路例を説明する。なお、ここでは、メモリセルＣ００に対する回路例を説明する。
図３に示すように、メモリセルＣ００は、トランジスタＴ１１〜Ｔ１８を有している。トランジスタＴ１１，Ｔ１３はＰチャネルＭＯＳトランジスタであり、トランジスタＴ１２，Ｔ１４〜Ｔ１８はＮチャネルＭＯＳトランジスタである。
【００２５】
トランジスタＴ１１のソース端子は高電位電圧ＶＤＤが供給される配線（以下、配線ＶＤＤ）に接続されている。トランジスタＴ１１のドレイン端子はトランジスタＴ１２のドレイン端子に接続されている。トランジスタＴ１２のソース端子は低電位電圧ＶＳＳが供給される配線（以下、配線ＶＳＳ）に接続されている。低電位電圧ＶＳＳは例えば０［Ｖ］（ゼロ・ボルト）である。トランジスタＴ１１のゲート端子はトランジスタＴ１２のゲート端子に接続されている。トランジスタＴ１１のドレイン端子とトランジスタＴ１２ドレイン端子の間の記憶ノードＮ１はトランジスタＴ１３のゲート端子に接続されている。
【００２６】
トランジスタＴ１３のソース端子は配線ＶＤＤに接続されている。トランジスタＴ１３のドレイン端子はトランジスタＴ１４のドレイン端子に接続されている。トランジスタＴ１４のソース端子は配線ＶＳＳに接続されている。トランジスタＴ１３のゲート端子はトランジスタＴ１４のゲート端子に接続されている。トランジスタＴ１３のドレイン端子とトランジスタＴ１４のドレイン端子の間の記憶ノードＮ２はトランジスタＴ１１，Ｔ１２のゲート端子に接続されている。
【００２７】
トランジスタＴ１１，Ｔ１２は、記憶ノードＮ２のレベルを反転して出力するインバータ回路に含まれる。トランジスタＴ１３，Ｔ１４は、記憶ノードＮ１のレベルを反転して出力するインバータ回路に含まれる。したがって、メモリセルＣ００は、一対の記憶ノードＮ１，Ｎ２を互いに異なるレベルに保持する２つのインバータ回路を含む。
【００２８】
記憶ノードＮ１はトランジスタＴ１５の第１端子（例えばソース端子）に接続され、トランジスタＴ１５の第２端子（例えばドレイン端子）はビット線ＡＢ０に接続されている。記憶ノードＮ２はトランジスタＴ１６の第１端子（例えばソース端子）に接続され、トランジスタＴ１６の第２端子（例えばドレイン端子）は反転ビット線ＡｘＢ０に接続されている。トランジスタＴ１５，Ｔ１６の制御端子（ゲート端子）はワード線ＡＷ０に接続されている。トランジスタＴ１５，Ｔ１６は、ワード線ＡＷ０の電位（レベル）に応じてオンオフする。トランジスタＴ１５，Ｔ１６は第１転送トランジスタの一例である。
【００２９】
また、記憶ノードＮ１はトランジスタＴ１７の第１端子（例えばソース端子）に接続され、トランジスタＴ１７の第２端子（例えばドレイン端子）はビット線ＢＢ０に接続されている。記憶ノードＮ２はトランジスタＴ１８の第１端子（例えばソース端子）に接続され、トランジスタＴ１８の第２端子（例えばドレイン端子）は反転ビット線ＢｘＢ０に接続されている。トランジスタＴ１７，Ｔ１８の制御端子（ゲート端子）はワード線ＢＷ０に接続されている。トランジスタＴ１７，Ｔ１８は、ワード線ＢＷ０の電位（レベル）に応じてオンオフする。トランジスタＴ１７，Ｔ１８は第２転送トランジスタの一例である。
【００３０】
同時選択検出回路２２は、ワード線に対応する数（メモリセルの行数であり、図では４個）のＡＮＤ回路（論理積回路）３１〜３４と、１つのＯＲ回路（論理和回路）３５を含む。
【００３１】
ＡＮＤ回路３１には、Ａポートのワード線ＡＷ０とＢポートのワード線ＢＷ０が接続される。ＡＮＤ回路３１は、ワード線ＡＷ０のレベルとワード線ＢＷ０のレベルに応じたレベルの信号Ｓ０を出力する。同様に、ＡＮＤ回路３２は、Ａポートのワード線ＡＷ１と、Ｂポートのワード線ＢＷ１に接続され、ワード線ＡＷ１，ＢＷ１のレベルに応じたレベルの信号Ｓ１を出力する。また、ＡＮＤ回路３３は、Ａポートのワード線ＡＷ２と、Ｂポートのワード線ＢＷ２に接続され、ワード線ＡＷ２，ＢＷ２のレベルに応じたレベルの信号Ｓ２を出力する。また、ＡＮＤ回路３４は、Ａポートのワード線ＡＷ３と、Ｂポートのワード線ＢＷ３に接続され、ワード線ＡＷ３，ＢＷ３のレベルに応じたレベルの信号Ｓ３を出力する。
【００３２】
ＯＲ回路３５は、各ＡＮＤ回路３１〜３４の出力信号Ｓ０〜Ｓ３に基づいて、信号Ｓ０〜Ｓ３のレベルに応じたレベルの選択検出信号ＳＤＳを出力する。ＯＲ回路３５は、各信号Ｓ０〜Ｓ３のレベルを論理和演算した結果に応じたレベルの選択検出信号ＳＤＳを出力する。
【００３３】
図２に示すワード線駆動回路２１は、Ａポートのアドレス信号ＡＡＤに基づいて、そのアドレス信号ＡＡＤに応じたワード線を活性化、つまりワード線の電位をＨレベルとする。同様に、ワード線駆動回路２１は、Ｂポートのアドレス信号ＢＡＤに基づいて、そのアドレス信号ＢＡＤに応じたワード線を活性化、つまりワード線の電位をＨレベルとする。
【００３４】
したがって、セルアレイ１１において、同一行のメモリセルが選択されるとき、同一行のメモリセルに接続されたワード線が活性化される。例えば、図２において、メモリセルＣ００〜Ｃ０３の行を選択するとき、Ａポートのためのワード線ＡＷ０と、Ｂポートのためのワード線ＢＷ０が活性化される。したがって、これらのワード線ＡＷ０，ＢＷ０が接続されたＡＮＤ回路３１は、ワード線ＡＷ０，ＢＷ０の電位に基づいてＨレベルの信号Ｓ０を出力する。そして、ＡＮＤ回路３１は、ワード線ＡＷ０，ＢＷ０の少なくとも何れか一方が非活性の場合、Ｌレベルの信号Ｓ０を出力する。
【００３５】
ＯＲ回路３５は、各ＡＮＤ回路３１〜３４の出力信号Ｓ０〜Ｓ３に基づいて選択検出信号ＳＤＳを出力する。したがって、アドレス信号ＡＡＤ，ＢＡＤに基づいて同一行が選択されるとき、同時選択検出回路２２はＨレベルの選択検出信号ＳＤＳを出力する。一方、同一行が選択されていないとき、同時選択検出回路２２はＬレベルの選択検出信号ＳＤＳを出力する。
【００３６】
ライト動作検出回路ＡＷＤ０は、Ａポートのライト動作を検出する回路であり、インバータ回路４１〜４４、ＥＯＲ回路（排他的論理和回路）４５、ＮＡＮＤ回路（否定論理積回路）４６、ＡＮＤ回路４７を有している。
【００３７】
インバータ回路４１は、トランジスタＴ２１〜Ｔ２３を有している。トランジスタＴ２１，Ｔ２２はＰチャネルＭＯＳトランジスタであり、トランジスタＴ２３はＮチャネルＭＯＳトランジスタである。
【００３８】
トランジスタＴ２１のソース端子は配線ＶＤＤに接続されている。トランジスタＴ２１のドレイン端子はトランジスタＴ２２のソース端子に接続されている。トランジスタＴ２２のドレイン端子はトランジスタＴ２３のドレイン端子に接続され、トランジスタＴ２３のソース端子は配線ＶＳＳに接続されている。トランジスタＴ２１のゲート端子はトランジスタＴ２１のドレイン端子に接続されている。トランジスタＴ２２のゲート端子とトランジスタＴ２３のゲート端子は互いに接続され、その接続点はビット線ＡＢ０に接続されている。トランジスタＴ２２のドレイン端子とトランジスタＴ２３のドレイン端子の間のノードはインバータ回路４１の出力端子であり、インバータ回路４３の入力端子に接続されている。
【００３９】
インバータ回路４１は、ビット線ＡＢ０の電位に応じたレベルの出力信号Ｓ１ａを生成する。インバータ回路４１のしきい値は高電位電圧ＶＤＤとトランジスタＴ２１のしきい値に応じて設定される。トランジスタＴ２１のゲート端子及びドレイン端子は互いに接続されている。このように接続されたトランジスタＴ２１は、トランジスタＴ２２のソース端子電圧を、トランジスタＴ２１のしきい値電圧に応じて高電位電圧ＶＤＤより低い電圧とする。例えば、トランジスタＴ２２のソース端子を配線ＶＤＤに接続した場合、トランジスタＴ２２とトランジスタＴ２３により検出するビット線ＡＢ０のレベルは、高電位電圧ＶＤＤと低電位電圧ＶＳＳの中間の電圧（＝ＶＤＤ／２：中間電圧Ｖｃ）である。中間電圧Ｖｃは中間レベルの一例である。
【００４０】
したがって、トランジスタＴ２１を含む回路における検出レベルは、中間電圧Ｖｃより低い。例えば、トランジスタＴ２１のしきい値をＶｔｈ１とすると、インバータ回路４１のしきい値は、高電位電圧ＶＤＤよりしきい値電圧Ｖｔｈ１低い電圧と低電位電圧ＶＳＳ（＝０Ｖ）の中間の電圧（＝（ＶＤＤ−Ｖｔｈ１）／２）となる。この電圧をＶｄ１とする。トランジスタＴ２１〜Ｔ２３は、ビット線ＡＢ０の電位がしきい値電圧Ｖｄ１より高いとき、低電位電圧ＶＳＳレベル（Ｌレベル）の出力信号Ｓ１ａを生成する。そして、トランジスタＴ２１〜Ｔ２３は、ビット線ＡＢ０の電位がしきい値電圧Ｖｄ１より低いとき、トランジスタＴ２２のソース電圧レベル（＝ＶＤＤ−Ｖｔｈ１）の出力信号Ｓ１ａを生成する。
【００４１】
インバータ回路４２は、トランジスタＴ２４〜Ｔ２６を有している。トランジスタＴ２４，Ｔ２５はＰチャネルＭＯＳトランジスタであり、トランジスタＴ２６はＮチャネルＭＯＳトランジスタである。
【００４２】
トランジスタＴ２４のソース端子は配線ＶＤＤに接続されている。トランジスタＴ２４のドレイン端子はトランジスタＴ２５のソース端子に接続されている。トランジスタＴ２５のドレイン端子はトランジスタＴ２６のドレイン端子に接続され、トランジスタＴ２６のソース端子は配線ＶＳＳに接続されている。トランジスタＴ２４のゲート端子はトランジスタＴ２４のドレイン端子に接続されている。トランジスタＴ２５のゲート端子とトランジスタＴ２６のゲート端子は互いに接続され、その接続点は反転ビット線ＡｘＢ０に接続されている。トランジスタＴ２５のドレイン端子とトランジスタＴ２６のドレイン端子の間のノードはインバータ回路４２の出力端子であり、インバータ回路４４の入力端子に接続されている。
【００４３】
トランジスタＴ２４〜Ｔ２６の電気的特性は、トランジスタＴ２１〜Ｔ２３の電気的特性と同じである。したがって、トランジスタＴ２４〜Ｔ２６を含むインバータ回路４２は、トランジスタＴ２１〜Ｔ２３を含むインバータ回路４１と同様に、反転ビット線ＡｘＢ０の電位に応じたレベルの出力信号Ｓ１ｂを生成する。そして、インバータ回路４２のしきい値電圧Ｖｄ１は高電位電圧ＶＤＤとトランジスタＴ２４のしきい値に応じて設定される。
【００４４】
反転ビット線ＡｘＢ０がしきい値電圧Ｖｄ１より高いとき、トランジスタＴ２４〜Ｔ２６は、低電位電圧ＶＳＳレベル（Ｌレベル）の出力信号Ｓ１ｂを生成する。そして、反転ビット線ＡｘＢ０の電位がしきい値電圧Ｖｄ１より低いとき、トランジスタＴ２１〜Ｔ２３は、トランジスタＴ２２のソース電圧レベル（＝ＶＤＤ−Ｖｔｈ１）の出力信号Ｓ１ｂを生成する。
【００４５】
インバータ回路４３は、Ｌレベルの出力信号Ｓ１ａに応答して高電位電圧ＶＤＤレベル（Ｈレベル）の出力信号Ｓ２ａを出力する。また、インバータ回路４３は、トランジスタＴ２２のソース電圧レベルの出力信号Ｓ１ａに応答してＬレベルの出力信号Ｓ２ａを出力する。インバータ回路４４は、Ｌレベルの出力信号Ｓ１ｂに応答して高電位電圧ＶＤＤレベル（Ｈレベル）の出力信号Ｓ２ｂを出力する。また、インバータ回路４４は、トランジスタＴ２２のソース電圧レベルの出力信号Ｓ１ｂに応答してＬレベルの出力信号Ｓ２ｂを出力する。
【００４６】
インバータ回路４３，４４の出力端子はＥＯＲ回路４５に接続されている。ＥＯＲ回路４５は、インバータ回路４３，４４の出力信号Ｓ２ａ，Ｓ２ｂに応じたレベルのライト検出信号ＳＤＷを出力する。
【００４７】
ＮＡＮＤ回路４６は、選択検出信号ＳＤＳとライト検出信号ＳＤＷに基づいて、イコライズ制御信号ＳＢｑ０を生成する。ＮＡＮＤ回路４６は、Ｈレベルの選択検出信号ＳＤＳに基づいて、ライト検出信号ＳＤＷのレベルを論理反転したレベルのイコライズ制御信号ＳＢｑ０を出力する。また、ＮＡＮＤ回路４６は、Ｌレベルの選択検出信号ＳＤＳに基づいて、Ｈレベルのイコライズ制御信号ＳＢｑ０を出力する。イコライズ制御信号ＳＢｑ０は、ＡＮＤ回路４７とイコライズ回路ＢＥＱ０に供給される。
【００４８】
ＡＮＤ回路４７にはセンスアンプ活性化信号ＢＳｅが供給される。このセンスアンプ活性化信号ＢＳｅは、例えば図２に示すコントロール部１３ｂから出力される。ＡＮＤ回路４７は、センスアンプ活性化信号ＢＳｅとイコライズ制御信号ＳＢｑ０に基づいて、センスアンプ制御信号ＳＢａ０を生成する。例えば、ＡＮＤ回路４７は、Ｌレベルのセンスアンプ活性化信号ＢＳｅに基づいてＬレベルのセンスアンプ制御信号ＳＢａ０を生成する。また、ＡＮＤ回路４７は、Ｈレベルのセンスアンプ活性化信号ＢＳｅに基づいて、イコライズ制御信号ＳＢｑ０のレベルと等しいレベルのセンスアンプ制御信号ＳＢａ０を生成する。センスアンプ制御信号ＳＢａ０は、センスアンプＢＳＡ０に供給される。
【００４９】
イコライズ回路ＢＥＱ０は、トランジスタＴ３１を含む。トランジスタＴ３１はＰチャネルＭＯＳトランジスタである。トランジスタＴ３１の第１端子（例えばソース端子）はビット線ＢＢ０に接続され、トランジスタＴ３１の第２端子（例えばドレイン端子）は反転ビット線ＢｘＢ０に接続されている。トランジスタＴ３１のゲートには、イコライズ制御信号ＳＢｑ０が供給される。
【００５０】
イコライズ回路ＢＥＱ０は、Ｈレベルのイコライズ制御信号ＳＢｑ０に応答して非活性化し、Ｌレベルのイコライズ制御信号ＳＢｑ０に応答して活性化する。活性化したイコライズ回路ＢＥＱ０は、ビット線対ＢＢ０，ＢｘＢ０を互いに接続し、ビット線対ＢＢ０，ＢｘＢ０のレベルを互いに等しくする（イコライズする）。
【００５１】
センスアンプＢＳＡ０は、Ｂポートの読み出しのための回路であり、トランジスタＴ４１〜Ｔ４６を有している。トランジスタＴ４１，Ｔ４３はＰチャネルＭＯＳトランジスタであり、トランジスタＴ４２，Ｔ４４〜Ｔ４６はＮチャネルＭＯＳトランジスタである。
【００５２】
トランジスタＴ４１のソース端子は配線ＶＤＤに接続され、トランジスタＴ４１のドレイン端子はトランジスタＴ４２のドレイン端子に接続されている。トランジスタＴ４１のドレイン端子とトランジスタＴ４２のドレイン端子の間のノードＮ１１はビット線ＢＢ０に接続されている。また、ノードＮ１１は、トランジスタＴ４３，Ｔ４４のゲート端子に接続されている。
【００５３】
トランジスタＴ４３のソース端子は配線ＶＤＤに接続され、トランジスタＴ４３のドレイン端子はトランジスタＴ４４のドレイン端子に接続されている。トランジスタＴ４３のドレイン端子とトランジスタＴ４４のドレイン端子の間のノードＮ１２は反転ビット線ＢｘＢ０に接続されている。また、ノードＮ１２は、トランジスタＴ４１，Ｔ４２のゲート端子に接続されている。
【００５４】
トランジスタＴ４２のソース端子とトランジスタＴ４４のソース端子は互いに接続され、その接続点（ノードＮ１３）はトランジスタＴ４５のドレイン端子に接続されている。トランジスタＴ４５のゲート端子にはセンスアンプ制御信号ＳＢａ０が供給される。トランジスタＴ４５のソース端子はトランジスタＴ４６のドレイン端子に接続されている。トランジスタＴ４６のソース端子は配線ＶＳＳに接続され、トランジスタＴ４６のゲート端子とドレイン端子は互いに接続されている。
【００５５】
トランジスタＴ４５は、Ｈレベルのセンスアンプ制御信号ＳＢａ０に応答してオンし、Ｌレベルのセンスアンプ制御信号ＳＢａ０に応答してオフする。センスアンプＢＳＡ０は、オンしたトランジスタＴ４５により活性化し、ビット線対ＢＢ０，ＢｘＢ０の電位を増幅する。読み出し動作において、ビット線対ＢＢ０，ＢｘＢ０は図示しないプリチャージ回路により所定レベル（例えば高電位電圧ＶＤＤレベル）にプリチャージされる。そして、ワード線が活性化されると、ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３の電位は、メモリセルＣ００の記憶ノードＮ１，Ｎ２の電位に応じて変化する。例えば、ビット線ＢＢ０の電位が高電位電圧ＶＤＤレベルより低いとき、反転ビット線ＢｘＢ０の電位によりオンしたトランジスタＴ４２によりビット線ＢＢ０の電位は、トランジスタＴ４２のソース端子が接続されたノードＮ１３の電位まで低下する。このノードＮ１３の電位は、低電位電圧ＶＳＳよりトランジスタＴ４６のしきい値電圧分高い電位である。このノードＮ１３の電位は、例えば中間電圧Ｖｃ（＝ＶＤＤ／２，但し、ＶＳＳ＝０）に設定されている。したがって、センスアンプＢＳＡ０は、ビット線対ＢＢ０，ＢｘＢ０のいずれか一方の電位を高電位電圧ＶＤＤとし、ビット線対ＢＢ０，ＢｘＢ０のいずれか他方の電位を中間電圧Ｖｃとする。
【００５６】
次に、メモリ１０におけるＢポートの読み出し動作を説明する。
図４に示すように、ワード線ＢＷ０がＨレベルに駆動されると、そのワード線ＢＷ０に接続されたメモリセルＣ００〜Ｃ０３のトランジスタＴ１７，Ｔ１８（図３参照）がオンする。これにより、各メモリセルＣ００〜Ｃ０３に接続されたビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３に電位差が生じる。各ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３は、読み出しや書き込みの動作が終了すると、所定の電位（例えば高電位電圧ＶＤＤレベル）にプリチャージされている。したがって、ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３の電位は、各メモリセルＣ００〜Ｃ０３に記憶されたデータに応じて高電位電圧ＶＤＤレベルから低下する。
【００５７】
ビット線対の電位差が所定電圧になるタイミングでセンスアンプＢＳＡ０〜ＢＳＡ３が活性化される。各センスアンプＢＳＡ０〜ＢＳＡ３は、ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３の電位差を、中間電圧Ｖｃレベル又はＨレベルに増幅する。ビット線対の電位差が大きいと、ビット線対の電位差が小さい場合と比べ、メモリセルの安定性が向上する。したがって、読み出し動作において、ワード線ＢＷ０に接続されたメモリセルＣ００〜Ｃ０３におけるデータの反転が抑制される。
【００５８】
リード用カラムスイッチＢＣＳＲは、選択されたビット線対（例えばビット線対ＢＢ１，ＢｘＢ１）をメインセンスアンプＢＭＳＡに接続する。このメインセンスアンプＢＭＳＡは、ビット線対ＢＢ１，ＢｘＢ１の電位差に応じた出力データＢＤＯを出力する。
【００５９】
なお、図４では、Ｂポートにおけるデータの読み出し動作について説明した。Ａポートにおけるデータの読み出し動作についても、Ｂポートと同様である。したがって、Ａポートの読み出し動作において、選択された行のメモリセルにおけるデータの反転が抑制される。
【００６０】
次に、メモリ１０におけるＡポートの書き込み動作を説明する。
図５に示すように、ライト用カラムスイッチＡＣＳＷは、選択されたビット線対ＡＢ１，ＡｘＢ１をライトアンプＡＷＡに接続する。ライトアンプＡＷＡは、入力データＡＤＩに応じて、ビット線ＡＢ１をＨレベル、反転ビット線ＡｘＢ１をＬレベルに駆動する。そして、ワード線ＡＷ０がＨレベルに駆動されると、そのワード線ＡＷ０に接続されたメモリセルＣ０１は、ビット線対ＡＢ１，ＡｘＢ１の電位に応じたデータを記憶する。
【００６１】
ワード線ＡＷ０がＨレベルに駆動されると、そのワード線ＡＷ０に接続された非選択のメモリセルＣ００，Ｃ０２，Ｃ０３に記憶されたデータに応じて、ビット線対ＡＢ０，ＡｘＢ０，ＡＢ２，ＡｘＢ２，ＡＢ３，ＡｘＢ３に電位差が生じる。各ビット線対ＡＢ０，ＡｘＢ０〜ＡＢ３，ＡｘＢ３は、所定の電位（例えば高電位電圧ＶＤＤレベル）にプリチャージされている。したがって、ビット線対ＡＢ０，ＡｘＢ０，ＡＢ２．ＡｘＢ２，ＡＢ３，ＡｘＢ３の電位は、各メモリセルＣ００，Ｃ０２，Ｃ０３に記憶されたデータに応じて高電位電圧ＶＤＤレベルから低下する。ビット線対の電位差が所定電圧になるタイミングでセンスアンプＡＳＡ０〜ＡＳＡ３が活性化される。各センスアンプＡＳＡ０，ＡＳＡ２，ＡＳＡ３は、ビット線対ＡＢ０，ＡｘＢ０，ＡＢ２，ＡｘＢ２，ＡＢ３，ＡｘＢ３の電位差を、中間電圧Ｖｃレベル又はＨレベルに増幅する。ビット線対の電位差が大きいと、ビット線対の電位差が小さい場合と比べ、メモリセルの安定性が向上する。したがって、書き込み動作において、ワード線ＡＷ０に接続されたメモリセルＣ００，Ｃ０２，Ｃ０３におけるデータの反転が抑制される。
【００６２】
なお、図５では、Ａポートにおけるデータの書き込み動作について説明した。Ｂポートにおけるデータの書き込み動作についても、Ａポートと同様である。したがって、Ｂポートの書き込み動作において、選択された行のメモリセルにおけるデータの反転が抑制される。
【００６３】
次に、同一行に対する読み出し動作と書き込み動作を説明する。
例えば、Ｂポートにおいて読み出しているメモリセルの行と同じ行のメモリセルに対してＡポートからデータを書き込む。
【００６４】
図６に示すように、Ｂポートのワード線ＢＷ０が駆動され、リード用カラムスイッチＢＣＳＲによりビット線対ＢＢ１，ＢｘＢ１が選択される。ワード線ＢＷ０とビット線対ＢＢ１，ＢｘＢ１に接続されたメモリセルＣ０１がＢポートにおける読み出し動作の対象セルである。例えば、メモリセルＣ０１は、データ「０」を記憶している。したがって、ビット線ＢＢ１の電位は、メモリセルＣ０１に記憶されたデータ「０」に応じて、高電位電圧ＶＤＤレベルから低下する。一方、反転ビット線ＢｘＢ１の電位は、高電位電圧ＶＤＤレベル（Ｈレベル）から変化しない。
【００６５】
センスアンプＢＳＡ１は、ビット線対ＢＢ１，ＢｘＢ１の電位を増幅する。センスアンプＢＳＡ０によりビット線ＢＢ１の電位は中間電圧Ｖｃになる。一方、反転ビット線ＢｘＢ１の電位は、Ｈレベルのままである。ＢポートのメインセンスアンプＢＭＳＡは、リード用カラムスイッチＢＣＳＲにより接続されたビット線対ＢＢ１，ＢｘＢ１の電位に応じた出力データＢＤＯを出力する。
【００６６】
Ａポートのライト用カラムスイッチＡＣＳＷは、選択したビット線対ＡＢ１，ＡｘＢ１をライトアンプＡＷＡに接続する。ライトアンプＡＷＡは、入力データＡＤＩ（データ「１」）に基づいて、ビット線ＡＢ１をＨレベル、反転ビット線ＡｘＢ１をＬレベルに駆動する。そして、ワード線ＡＷ０が駆動される。
【００６７】
このとき、図７に示すように、メモリセルＣ０１のノードＮ１は、ＬレベルからＨレベルへと変化する。Ｂポートのビット線ＢＢ１に接続されたトランジスタＴ１７は、ビット線ＢＢ１の電位（中間電圧Ｖｃ）とノードＮ１の電位（Ｌレベル→Ｈレベル）、及びワード線ＢＷ０の電位（Ｈレベル）により、カットオフする。したがって、ノードＮ１の電位は、ビット線ＡＢ１の電位（Ｈレベル）に応じてＬレベルからＨレベルへと変化する。
【００６８】
ノードＮ１はトランジスタＴ１３，Ｔ１４のゲート端子に接続されている。したがって、ノードＮ１の電位の変化により、トランジスタＴ１３がオフし、トランジスタＴ１４がオンする。トランジスタＴ１３のドレイン端子とトランジスタＴ１４のドレイン端子の間のノードＮ２は、反転ビット線ＡｘＢ１に接続されている。その反転ビット線ＡｘＢ１の電位は、入力データＡＤＩに基づいてライトアンプＡＷＡによりＬレベルである。したがって、メモリセルＣ０１のトランジスタＴ１４とライトアンプＡＷＡは、Ｂポートの反転ビット線ＢｘＢ１をディスチャージし、ノードＮ２の電位をＬレベルに引き下げる。このようにして、データ「１」がメモリセルＣ０１に記憶される。
【００６９】
なお、図６，図７では、データ「０」を記憶したメモリセルＣ０１に対してデータ「１」を書き込む場合の動作を説明した。この動作は、データ「１」を記憶したメモリセルに対してデータ「０」を書き込む場合も同様である。
【００７０】
次に、比較例を説明する。
なお、比較例において、上記実施形態と同じ部材については同じ符号を付してその説明を省略する。
【００７１】
図８に示すように、比較例のセンスアンプ８０は、トランジスタＴ８１〜Ｔ８５を有している。トランジスタＴ８１，Ｔ８３はＰチャネルＭＯＳトランジスタであり、トランジスタＴ８２，Ｔ８４，Ｔ８５はＮチャネルＭＯＳトランジスタである。
【００７２】
トランジスタＴ８１のソース端子は配線ＶＤＤに接続され、トランジスタＴ８１のドレイン端子はトランジスタＴ８２のドレイン端子に接続されている。トランジスタＴ８１のドレイン端子とトランジスタＴ８２のドレイン端子の間のノードＮ１１はビット線ＢＢ０に接続されている。また、ノードＮ１１は、トランジスタＴ８３，Ｔ８４のゲート端子に接続されている。
【００７３】
トランジスタＴ８３のソース端子は配線ＶＤＤに接続され、トランジスタＴ８３のドレイン端子はトランジスタＴ８４のドレイン端子に接続されている。トランジスタＴ８３のドレイン端子とトランジスタＴ８４のドレイン端子の間のノードＮ１２は反転ビット線ＢｘＢ０に接続されている。また、ノードＮ１２は、トランジスタＴ８１，Ｔ８２のゲート端子に接続されている。
【００７４】
トランジスタＴ８２のソース端子とトランジスタＴ８４のソース端子は互いに接続され、その接続点（ノードＮ１３）はトランジスタＴ８５のドレイン端子に接続されている。トランジスタＴ８５のソース端子は配線ＶＳＳに接続されている。トランジスタＴ８５のゲート端子にはセンスアンプ活性化信号ＢＳｅが供給される。
【００７５】
トランジスタＴ８４は、Ｈレベルのセンスアンプ活性化信号ＢＳｅに応答してオンし、Ｌレベルのセンスアンプ活性化信号ＢＳｅに応答してオフする。したがって、センスアンプ８０は、トランジスタＴ８５のオンにより活性化し、ビット線対ＢＬ，ｘＢＬの電位を、高電位電圧ＶＤＤレベル（Ｈレベル）又は低電位電圧ＶＳＳレベル（Ｌレベル）まで増幅する。
【００７６】
次に、比較例のセンスアンプを含むメモリにおけるＢポートの読み出し動作を説明する。
図９に示すように、ワード線ＢＷ０がＨレベルに駆動されると、そのワード線ＢＷ０に接続されたメモリセルＣ００〜Ｃ０３に記憶されたデータに応じて各ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３に電位差が生じる。各ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３は、読み出しや書き込みの動作が終了すると、所定の電位（例えば高電位電圧ＶＤＤレベル）にプリチャージされている。したがって、ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３の電位は、各メモリセルＣ００〜Ｃ０３に記憶されたデータに応じて高電位電圧ＶＤＤレベルから低下する。
【００７７】
ビット線対の電位差が所定電圧になるタイミングでセンスアンプ８０が活性化される。各ビット線対のセンスアンプ８０は、ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３の電位差を、Ｌレベル又はＨレベルまで増幅する。ビット線対の電位差が大きいと、ビット線対の電位差が小さい場合と比べ、メモリセルの安定性が向上する。したがって、読み出し動作において、ワード線ＢＷ０に接続されたメモリセルＣ００〜Ｃ０３におけるデータの反転が抑制される。
【００７８】
リード用カラムスイッチＢＣＳＲは、選択されたビット線対（例えばビット線対ＢＢ１，ＢｘＢ１）をメインセンスアンプＢＭＳＡに接続する。このメインセンスアンプＢＭＳＡは、ビット線対ＢＢ１，ＢｘＢ１の電位差に応じた出力データＢＤＯを出力する。
【００７９】
次に、Ａポートの書き込み動作を説明する。
図１０に示すように、ライト用カラムスイッチＡＣＳＷは、選択されたビット線対ＡＢ１，ＡｘＢ１をライトアンプＡＷＡに接続する。ライトアンプＡＷＡは、入力データＡＤＩに応じて、ビット線ＡＢ１をＨレベル、反転ビット線ＡｘＢ１をＬレベルに駆動する。そして、ワード線ＡＷ０がＨレベルに駆動されると、そのワード線ＡＷ０に接続されたメモリセルＣ０１は、ビット線対ＡＢ１，ＡｘＢ１の電位に応じたデータを記憶する。
【００８０】
ワード線ＡＷ０がＨレベルに駆動されると、そのワード線ＡＷ０に接続された非選択のメモリセルＣ００，Ｃ０２，Ｃ０３に記憶されたデータに応じて、ビット線対ＡＢ０，ＡｘＢ０，ＡＢ２，ＡｘＢ２，ＡＢ３，ＡｘＢ３に電位差が生じる。各ビット線対ＡＢ０，ＡｘＢ０〜ＡＢ３，ＡｘＢ３は、所定の電位（例えば高電位電圧ＶＤＤレベル）にプリチャージされている。したがって、ビット線対ＡＢ０，ＡｘＢ０，ＡＢ２．ＡｘＢ２，ＡＢ３，ＡｘＢ３の電位は、各メモリセルＣ００，Ｃ０２，Ｃ０３に記憶されたデータに応じて高電位電圧ＶＤＤレベルから低下する。ビット線対の電位差が所定電圧になるタイミングでセンスアンプ８０が活性化される。各ビット線対のセンスアンプ８０は、ビット線対ＡＢ０，ＡｘＢ０，ＡＢ２，ＡｘＢ２，ＡＢ３，ＡｘＢ３の電位差を、中間電圧Ｖｃレベル又はＨレベルに増幅する。ビット線対の電位差が大きいと、ビット線対の電位差が小さい場合と比べ、メモリセルの安定性が向上する。したがって、書き込み動作において、ワード線ＡＷ０に接続されたメモリセルＣ００，Ｃ０２，Ｃ０３におけるデータの反転が抑制される。
【００８１】
次に、同一行に対するＡポートの書き込み動作とＢポートの読み出し動作を説明する。
図１１に示すように、Ｂポートのワード線ＢＷ０が駆動され、リード用カラムスイッチＢＣＳＲによりビット線対ＢＢ１，ＢｘＢ１が選択される。ワード線ＢＷ０とビット線対ＢＢ１，ＢｘＢ１に接続されたメモリセルＣ０１がＢポートにおける読み出し動作の対象セルである。例えば、メモリセルＣ０１は、データ「０」を記憶している。したがって、ビット線ＢＢ１の電位は、メモリセルＣ０１に記憶されたデータ「０」に応じて、高電位電圧ＶＤＤレベルから低下する。一方、反転ビット線ＢｘＢ１の電位は、高電位電圧ＶＤＤレベル（Ｈレベル）から変化しない。
【００８２】
センスアンプ８０は、ビット線対ＢＢ１，ＢｘＢ１の電位を増幅する。センスアンプ８０によりビット線ＢＢ１の電位はＬレベルになる。一方、反転ビット線ＢｘＢ１の電位は、Ｈレベルのままである。ＢポートのメインセンスアンプＢＭＳＡは、リード用カラムスイッチＢＣＳＲにより接続されたビット線対ＢＢ１，ＢｘＢ１の電位に応じた出力データＢＤＯを出力する。
【００８３】
Ａポートのライト用カラムスイッチＡＣＳＷは、選択したビット線対ＡＢ１，ＡｘＢ１をライトアンプＡＷＡに接続する。ライトアンプＡＷＡは、入力データＡＤＩ（データ「１」）に基づいて、ビット線ＡＢ１をＨレベル、反転ビット線ＡｘＢ１をＬレベルに駆動する。そして、ワード線ＡＷ０が駆動される。
【００８４】
このとき、図１２に示すように、メモリセルＣ０１のノードＮ１は、ＬレベルからＨレベルへと変化する。Ｂポートのビット線ＢＢ１に接続されたトランジスタＴ１７は、ビット線ＢＢ１の電位（Ｌレベル）とノードＮ１の電位（Ｌレベル→Ｈレベル）、及びワード線ＢＷ０の電位（Ｈレベル）により、オンしている。したがって、トランジスタＴ１７は、ノードＮ１の電位からビット線ＢＢ１に向って電荷を引き抜くため、ノードＮ１の電位の上昇を妨げる。
【００８５】
そして、ＡポートのライトアンプＡＷＡは、反転ビット線ＢｘＢ１をＬレベルに駆動する。反転ビット線ＢｘＢ１は、ワード線ＡＷ０の駆動によりオンするトランジスタＴ１６により、メモリセルＣ０１のノードＮ２に接続される。したがって、ライトアンプＡＷＡは、ノードＮ２から電荷を引き抜き、ノードＮ２の電位をＬレベルに引き下げる。
【００８６】
したがって、メモリセルＣ０１において、２つの記憶ノードＮ１，Ｎ２の電荷が引き抜かれる、いわゆるコンフリクトが発生する。これにより、Ａポートの入力データＡＤＩをメモリセルＣ０１に書き込むことができない。
【００８７】
これに対し、図６及び図７を用いて説明したように、メモリ１０のセンスアンプは、メモリセルＣ０１に記憶されたデータにしたがってビット線ＢＢ１を中間電圧Ｖｃにする。これにより、メモリセルのトランジスタＴ１７がカットオフするため、コンフリクトを抑制し、Ａポートからの書き込みを行うことができる。なお、図面は省略したが、メモリセルＣ０１に記憶されたデータに基づいてセンスアンプＢＳＡ１が反転ビット線ＢｘＢ１を中間電圧Ｖｃに駆動した場合、図７に示すトランジスタＴ１８がカットオフする。これにより、ノードＮ２の電位の上昇が妨げられないため、同一行を選択した読み出し動作及び書き込み動作におけるコンフリクトが抑制され、データをメモリセルに書き込むことができる。
【００８８】
次に、ライト動作検出回路ＡＷＤ０の動作を説明する。
先ず、Ａポートからデータ「０」をメモリセルＣ００に書き込むときの回路動作を説明する。
【００８９】
図１３（ｂ）に示すように、ＡポートのライトアンプＡＷＡ（図２参照）によってビット線ＡＢ０がＬレベルとなり、インバータ回路４１の出力信号Ｓ１ａは中間電圧（Ｈ−β）になる。なお、「β」は、図３に示すトランジスタＴ２１のソース−ドレイン間の電位差である。そして、インバータ回路４３の出力信号Ｓ２ａはＬレベルになる。一方、ＡポートのライトアンプＡＷＡ（図２参照）によって反転ビット線ＡｘＢ０はＨレベルであるため、インバータ回路４２の出力信号Ｓ１ｂはＬレベルになる。インバータ回路４４の出力信号Ｓ２ｂはＨレベルになる。ＥＯＲ回路４５からのライト検出信号ＳＤＷは、Ｈレベルになる。同一行選択状態のとき、選択検出信号ＳＤＳはＨレベルであるので、ＮＡＮＤ回路４６からのイコライズ制御信号ＳＢｑ０はＬレベルになる。
【００９０】
そして、ＡＮＤ回路４７からのセンスアンプ制御信号ＳＢａ０はＬレベルになりセンスアンプＢＳＡ０がオフする。Ｌレベルのイコライズ制御信号ＳＢｑ０によりイコライズ回路ＢＥＱ０のトランジスタＴ３１がオンし、Ｂポートのビット線対ＢＢ０，ＢｘＢ０が中間電圧Ｖｃ２（＝ＶＤＤ（３／４））になる。ビット線対ＢＢ０，ＢｘＢ０が中間電圧Ｖｃ２になるので、メモリセルＣ００のトランジスタＴ１７，Ｔ１８がカットオフする。これにより、ＡポートのデータＡＤＩがメモリセルＣ００に書き込まれる。
【００９１】
図１３（ａ）の（１）に示すように、Ａポートからデータ「１」をメモリセルＣ００に書き込むとき、上記のデータ「０」を書き込むときと同様に、ビット線ＡＢ０がＬレベル、反転ビット線ＡｘＢ０がＨレベルになる。したがって、ＥＯＲ回路４５からのライト検出信号ＳＤＷは、Ｈレベルになる。同一行選択状態のとき、選択検出信号ＳＤＳはＨレベルであるので、ＮＡＮＤ回路４６からのイコライズ制御信号ＳＢｑ０はＬレベルになる。
【００９２】
そして、ＡＮＤ回路４７からのセンスアンプ制御信号ＳＢａ０はＬレベルになりセンスアンプＢＳＡ０がオフする。Ｌレベルのイコライズ制御信号ＳＢｑ０によりイコライズ回路ＢＥＱ０のトランジスタＴ３１がオンし、Ｂポートのビット線対ＢＢ０，ＢｘＢ０が中間電圧Ｖｃ２（＝ＶＤＤ（３／４））になる。ビット線対ＢＢ０，ＢｘＢ０が中間電圧Ｖｃ２になるので、メモリセルＣ００のトランジスタＴ１７，Ｔ１８がカットオフする。これにより、ＡポートのデータＡＤＩがメモリセルＣ００に書き込まれる。
【００９３】
次に、ＡポートにてメモリセルＣ００からデータを読み出すときの回路動作を説明する。
図１３（ｄ）に示すように、メモリセルＣ００に記憶されたデータ（例えば「０」）によるビット線対ＡＢ０，ＡｘＢ０の電位差がＡポートのセンスアンプＡＳＡ０により増幅され、ビット線ＡＢ０は中間電圧Ｖｃ（＝ＶＤＤ／２）となる。インバータ回路４１の出力信号Ｓ１ａはＬレベルになり、インバータ回路４３の出力信号Ｓ２ａはＨレベルになる。一方、センスアンプＡＳＡ０により反転ビット線ＡｘＢ０はＨレベルとなる。インバータ回路４２の出力信号Ｓ１ｂはＬレベルになり、インバータ回路４４の出力信号Ｓ２ｂはＨレベルになる。
【００９４】
ＥＯＲ回路４５からのライト検出信号ＳＤＷは、Ｌレベルになる。そして、ＮＡＮＤ回路４６からのイコライズ制御信号ＳＢｑ０はＨレベルになる。したがって、イコライズ回路ＢＥＱ０のトランジスタＴ３１はオフ状態であり、Ｂポートのビット線対ＢＢ０，ＢｘＢ０はイコライズされない。
【００９５】
図１３（ａ）の（５）に示すように、メモリセルＣ００に記憶されたデータが「１」の場合、ビット線ＡＢ０はＨレベルになり、反転ビット線ＡｘＢ０は中間電圧Ｖｃとなる。したがって、ＥＯＲ回路４５からのライト検出信号ＳＤＷは、Ｌレベルになる。そして、ＮＡＮＤ回路４６からのイコライズ制御信号ＳＢｑ０はＨレベルになる。したがって、イコライズ回路ＢＥＱ０のトランジスタＴ３１はオフ状態であり、Ｂポートのビット線対ＢＢ０，ＢｘＢ０はイコライズされない。
【００９６】
次に、Ａポートのアクセスが無いときの回路動作を説明する。
図１３（ｃ）に示すように、ライト／リードした後は、全てのワード線がＬレベルとなり、図示しないプリチャージ回路によりビット線対ＡＢ０，ＡｘＢ０をＨレベルにプリチャージする。このとき、インバータ回路４１の出力信号Ｓ１ａはＬレベルになり、インバータ回路４３の出力信号Ｓ２ａはＨレベルになる。また、インバータ回路４２の出力信号Ｓ１ｂはＬレベルになり、インバータ回路４４の出力信号Ｓ２ｂはＨレベルになる。
【００９７】
ＥＯＲ回路４５からのライト検出信号ＳＤＷは、Ｌレベルになる。そして、ＮＡＮＤ回路４６からのイコライズ制御信号ＳＢｑ０はＨレベルになる。したがって、イコライズ回路ＢＥＱ０のトランジスタＴ３１はオフ状態であり、Ｂポートのビット線対ＢＢ０，ＢｘＢ０はイコライズされない。
【００９８】
同一行選択状態において、Ａポートのライトアンプが駆動するビット線対ＡＢ０，ＡｘＢ０のメモリセルＣ００が接続されたＢポートのビット線ＢＢ０，ＢｘＢ０のセンスアンプＢＳＡ０は、Ａポートのライト動作検出回路ＡＷＤ０により生成されるＬレベルのセンスアンプ制御信号ＳＢａ０により停止する。これにより、メモリセルＣ００の記憶ノードＮ１，Ｎ２とビット線対ＢＢ０，ＢｘＢ０の間のトランジスタＴ１７，Ｔ１８がオフするため、データのコンフリクトが解消され、メモリセルＣ００にＡポートからのデータを書き込むことができる、つまりＡポートからのデータ書き込みを行うことができる。
【００９９】
また、同一行選択状態において、Ａポートのライト動作検出回路ＡＷＤ０により生成されるイコライズ制御信号ＳＢｑ０に応答してイコライズ回路ＢＥＱ０がオンし、ビット線対ＢＢ０，ＢｘＢ０をイコライズする。これにより、メモリセルＣ００の記憶ノードＮ１，Ｎ２とビット線対ＢＢ０，ＢｘＢ０の間のトランジスタＴ１７，Ｔ１８がオフするため、データのコンフリクトが解消され、メモリセルＣ００にＡポートからのデータを書き込むことができる、つまりＡポートからのデータ書き込みを行うことができる。
【０１００】
そして、非選択カラム、すなわちＡポートからアクセスされないカラムでは、ライト動作検出回路ＡＷＤ１〜ＡＷＤ３がライト動作を検出しないため、ＢポートのセンスアンプＢＳＡ１〜ＢＳＡ３が作動する。これにより、メモリセルＣ０１〜Ｃ０３におけるデータの安定性が維持される。
【０１０１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）読み出し動作（例えばＢポート）において、ワード線ＢＷ０がＨレベルに駆動されると、そのワード線ＢＷ０に接続されたメモリセルＣ００〜Ｃ０３のトランジスタＴ１７，Ｔ１８がオンし、各メモリセルＣ００〜Ｃ０３に接続されたビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３に電位差が生じる。センスアンプＢＳＡ０〜ＢＳＡ３は、ビット線対ＢＢ０，ＢｘＢ０〜ＢＢ３，ＢｘＢ３の電位差を、中間電圧Ｖｃレベル又はＨレベルに増幅する。ビット線対の電位差が大きいと、ビット線対の電位差が小さい場合と比べ、メモリセルの安定性が向上する。したがって、読み出し動作において、ワード線ＢＷ０に接続されたメモリセルＣ００〜Ｃ０３におけるデータの反転が抑制される。
【０１０２】
（２）書き込み動作（例えばＡポート）において、ライト用カラムスイッチＡＣＳＷは、選択されたビット線対ＡＢ１，ＡｘＢ１をライトアンプＡＷＡに接続する。ライトアンプＡＷＡは、入力データＡＤＩに応じて、ビット線ＡＢ１をＨレベル、反転ビット線ＡｘＢ１をＬレベルに駆動する。そして、ワード線ＡＷ０がＨレベルに駆動されると、そのワード線ＡＷ０に接続されたメモリセルＣ０１は、ビット線対ＡＢ１，ＡｘＢ１の電位に応じたデータを記憶する。ワード線ＡＷ０がＨレベルに駆動されると、そのワード線ＡＷ０に接続された非選択のメモリセルＣ００，Ｃ０２，Ｃ０３に記憶されたデータに応じて、ビット線対ＡＢ０，ＡｘＢ０，ＡＢ２，ＡｘＢ２，ＡＢ３，ＡｘＢ３に電位差が生じる。センスアンプＡＳＡ０，ＡＳＡ２，ＡＳＡ３は、ビット線対ＡＢ０，ＡｘＢ０，ＡＢ２，ＡｘＢ２，ＡＢ３，ＡｘＢ３の電位差を、中間電圧Ｖｃレベル又はＨレベルに増幅する。ビット線対の電位差が大きいと、ビット線対の電位差が小さい場合と比べ、メモリセルの安定性が向上する。したがって、書き込み動作において、ワード線ＡＷ０に接続されたメモリセルＣ００，Ｃ０２，Ｃ０３におけるデータの反転が抑制される。
【０１０３】
（３）同一行に対する読み出し動作（例えばＢポート）と書き込み動作（例えばＡポート）において、ＢポートのセンスアンプＢＳＡ１は、ビット線対ＢＢ１，ＢｘＢ１の電位を増幅する。センスアンプＢＳＡ０によりビット線ＢＢ１の電位は中間電圧Ｖｃになる。一方、反転ビット線ＢｘＢ１の電位は、Ｈレベルのままである。ＢポートのメインセンスアンプＢＭＳＡは、リード用カラムスイッチＢＣＳＲにより接続されたビット線対ＢＢ１，ＢｘＢ１の電位に応じた出力データＢＤＯを出力する。Ａポートのライト用カラムスイッチＡＣＳＷは、選択したビット線対ＡＢ１，ＡｘＢ１をライトアンプＡＷＡに接続する。ライトアンプＡＷＡは、入力データＡＤＩ（データ「１」）に基づいて、ビット線ＡＢ１をＨレベル、反転ビット線ＡｘＢ１をＬレベルに駆動する。そして、ワード線ＡＷ０が駆動される。
【０１０４】
メモリセルＣ０１のノードＮ１は、ＬレベルからＨレベルへと変化する。Ｂポートのビット線ＢＢ１に接続されたトランジスタＴ１７は、ビット線ＢＢ１の電位（中間電圧Ｖｃ）とノードＮ１の電位（Ｌレベル→Ｈレベル）、及びワード線ＢＷ０の電位（Ｈレベル）により、カットオフする。したがって、ノードＮ１の電位は、ビット線ＡＢ１の電位（Ｈレベル）に応じてＬレベルからＨレベルへと変化する。メモリセルＣ０１のトランジスタＴ１４とライトアンプＡＷＡは、Ｂポートの反転ビット線ＢｘＢ１をディスチャージし、ノードＮ２の電位をＬレベルに引き下げる。このようにして、Ａポートのデータ「１」をメモリセルＣ０１に記憶することができる。
【０１０５】
（４）同時選択検出回路２２は、ワード線ＡＷ０〜ＡＷ３，ＢＷ０〜ＢＷ３に接続されている。同時選択検出回路２２は、同一行のワード線が同時に選択されたか否かを検出した結果に応じた選択検出信号ＳＤＳを出力する。例えば、同時選択検出回路２２は、同一行、つまりＡポートの選択行とＢポートの選択行が同一の場合、Ｈレベルの選択検出信号ＳＤＳを出力し、ＡポートとＢポートの選択行が異なる場合、Ｌレベルの選択検出信号ＳＤＳを出力する。Ｈレベルの選択検出信号ＳＤＳが出力された同一行選択状態において、Ａポートのライトアンプが駆動するビット線対のメモリセルが接続されたＢポートのビット線のセンスアンプは、Ａポートのライト動作を検出するライト動作検出回路ＡＷＤ０により生成されるセンスアンプ制御信号ＳＢａ０により停止する。これにより、メモリセルＣ００の記憶ノードＮ１，Ｎ２とビット線対ＢＢ０，ＢｘＢ０の間のトランジスタＴ１７，Ｔ１８がオフするため、データのコンフリクトが解消され、メモリセルＣ００にＡポートからのデータを書き込むことができる、つまりＡポートからのデータ書き込みを行うことができる。
【０１０６】
（５）同一行選択状態において、Ａポートのライト動作検出回路ＡＷＤ０により生成されるイコライズ制御信号ＳＢｑ０に応答してイコライズ回路ＢＥＱ０がオンし、ビット線対ＢＢ０，ＢｘＢ０をイコライズする。これにより、メモリセルＣ００の記憶ノードＮ１，Ｎ２とビット線対ＢＢ０，ＢｘＢ０の間のトランジスタＴ１７，Ｔ１８がオフするため、データのコンフリクトが解消され、メモリセルＣ００にＡポートからのデータを書き込むことができる、つまりＡポートからのデータ書き込みを行うことができる。
【０１０７】
尚、上記各実施形態は、以下の態様で実施してもよい。
・センスアンプを適宜変更してもよい。なお、以下の説明において、図３に示すセンスアンプＢＳＡ０と同じ部材については同じ符号を用い、説明の一部または全てを省略する。
【０１０８】
例えば、図１４に示すように、ビット線対ＢＢ０，ＢｘＢ０に接続されたセンスアンプＢＳＡａは、トランジスタＴ４１〜Ｔ４７を有している。トランジスタＴ４７はＮチャネルＭＯＳトランジスタである。トランジスタＴ４６のソース端子はトランジスタＴ４７のドレイン端子に接続され、トランジスタＴ４７のソース端子は配線ＶＳＳに接続されている。トランジスタＴ４７のゲート端子とドレイン端子は互いに接続されている。したがって、ノードＮ１３の電位は、低電位電圧ＶＳＳよりトランジスタＴ４６のしきい値電圧とトランジスタＴ４７のしきい値電圧分高い電位となる。したがって、センスアンプＢＳＡａは、ビット線対ＢＢ０，ＢｘＢ０の電位を、高電位電圧ＶＤＤと低電位電圧ＶＳＳの電圧範囲よりも狭い範囲であって、高電位電圧ＶＤＤと中間電圧に駆動する。
【０１０９】
また、図１５に示すように、ビット線対ＢＢ０，ＢｘＢ０に接続されたセンスアンプＢＳＡｂは、トランジスタＴ４１〜Ｔ４４とトランジスタＴ５１を有している。トランジスタＴ５１はＰチャネルＭＯＳトランジスタである。トランジスタＴ５１のソース端子はノードＮ１３に接続され、トランジスタＴ５１のドレイン端子は配線ＶＳＳに接続されている。トランジスタＴ５１のゲート端子には、図示しないインバータ回路により図３に示すセンスアンプ制御信号ＳＢａ０を論理反転した制御信号ｘＳＢａ０が供給される。トランジスタＴ５１が制御信号ｘＳＢａ０に応答してオンすると、ノードＮ１３の電位は、トランジスタＴ５１のしきい値分、低電位電圧ＶＳＳより高くなる。したがって、センスアンプＢＳＡｂは、ビット線対ＢＢ０，ＢｘＢ０の電位を、高電位電圧ＶＤＤと低電位電圧ＶＳＳの電圧範囲よりも狭い範囲であって、高電位電圧ＶＤＤと中間電圧に駆動する。
【０１１０】
また、図１６に示すように、ビット線対ＢＢ０，ＢｘＢ０に接続されたセンスアンプＢＳＡｃは、トランジスタＴ４１〜Ｔ４５とトランジスタＴ５２，Ｔ５３を有している。トランジスタＴ５２，Ｔ５３はＰチャネルＭＯＳトランジスタである。
【０１１１】
トランジスタＴ５２の第１端子（例えばソース端子）はビット線ＢＢ０に接続され、トランジスタＴ５２の第２端子（例えばドレイン端子）はノードＮ１１に接続されている。トランジスタＴ５２のゲート端子は配線ＶＳＳに接続されている。トランジスタＴ５３の第１端子（例えばソース端子）は反転ビット線ＢｘＢ０に接続され、トランジスタＴ５３の第２端子（例えばドレイン端子）はノードＮ１２に接続されている。トランジスタＴ５３のゲート端子は配線ＶＳＳに接続されている。
【０１１２】
例えば、ビット線ＢＢ０の電位が高電位電圧ＶＤＤから低下すると、センスアンプＢＳＡｃはそのビット線ＢＢ０の電位に応じてノードＮ１１をＬレベル（低電位電圧ＶＳＳレベル）とする。このとき、ビット線ＢＢ０の電位は、ノードＮ１１の電位（Ｌレベル）からトランジスタＴ５２のしきい値電圧分高い電位まで低下する。同様に、反転ビット線ＢｘＢ０が高電位電圧ＶＤＤから低下した場合、その反転ビット線ＢｘＢ０の電位は、ノードＮ１２の電位（Ｌレベル）からトランジスタＴ５３のしきい値分高い電位まで低下する。したがって、センスアンプＢＳＡｃは、ビット線対ＢＢ０，ＢｘＢ０の電位を、高電位電圧ＶＤＤと低電位電圧ＶＳＳの電圧範囲よりも狭い範囲であって、高電位電圧ＶＤＤと中間電圧に駆動する。
【０１１３】
なお、図１４〜図１６では、Ｂポートのビット線対ＢＢ０，ＢｘＢ０に接続されたセンスアンプについて説明したが、Ｂポートの他のビット線対、Ａポートのビット線対に接続するセンスアンプについても同様である。なお、Ａポートのビット線対に接続するセンスアンプと、Ｂポートのビット線対に接続するセンスアンプを互いに異なる回路としてもよい。
【０１１４】
・図３に示すセンスアンプＢＳＡ０において、トランジスタＴ４５のソース端子を配線ＶＳＳに接続し、トランジスタＴ４５のドレイン端子とノードＮ１３の間にトランジスタＴ４６を接続してもよい。同様に、図１４に示すセンスアンプＢＳＡａにおいて、トランジスタＴ４５〜Ｔ４７の接続位置を適宜変更してもよい。
【０１１５】
・図１５に示すセンスアンプＢＳＡｂにおいて、トランジスタＴ５１とノードＮ１３の間と、トランジスタＴ５１と配線ＶＳＳの間の少なくとも一方に、ダイオード接続した少なくとも１つのＭＯＳトランジスタを接続してもよい。
【０１１６】
・図３では、ＡＮＤ回路４７がライト動作検出回路ＡＷＤ０に含まれるように示したが、ＡＮＤ回路４７をセンスアンプＢＳＡ０に含めてもよい。
・上記の記憶回路１０を他の回路とともに１つのチップ上に形成してもよい。
【０１１７】
例えば、図１７に示すように、半導体装置２００は、ＣＰＵ（主回路）２０１、メモリ（記憶回路）１０、メモリ２０２、周辺回路２０３を含むシングルチップマイクロコンピュータである。ＣＰＵ２０１、メモリ１０，２０２、周辺回路２０３は、バス２０４を介して互いに接続されている。メモリ２０２は、例えばＤＲＡＭ（Dynamic Random Access Memory）等の揮発性半導体記憶回路である。周辺回路２０３は、タイマ、メモリアクセス制御回路（ＤＭＡＣ）、シリアルインタフェース回路等の回路である。メモリ１０，２０２のアドレス空間は、ＣＰＵ２０１によりアクセス可能なアドレス空間に割り当てられている。半導体装置に複数の周辺回路２０３が備えられていても良く、また周辺回路２０３が省略されていてもよい。
【符号の説明】
【０１１８】
２２  同時選択検出回路
Ｃ００〜Ｃ３３  メモリセル
ＡＢ０，ＡｘＢ０  ビット線対
ＡＳＡ０  センスアンプ
ＡＷＤ０  ライト動作検出回路
ＢＢ０，ＢｘＢ０  ビット線対
ＢＳＡ０  センスアンプ
ＢＷＤ０  ライト動作検出回路
ＳＤＳ  選択検出信号
ＳＤＷ  ライト検出信号
【図１】
2015036997.tif 000003
【図２】
2015036997.tif 000004
【図３】
2015036997.tif 000005
【図４】
2015036997.tif 000006
【図５】
2015036997.tif 000007
【図６】
2015036997.tif 000008
【図７】
2015036997.tif 000009
【図８】
2015036997.tif 000010
【図９】
2015036997.tif 000011
【図１０】
2015036997.tif 000012
【図１１】
2015036997.tif 000013
【図１２】
2015036997.tif 000014
【図１３】
2015036997.tif 000015
【図１４】
2015036997.tif 000016
【図１５】
2015036997.tif 000017
【図１６】
2015036997.tif 000018
【図１７】
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