(57)【要約】【課題】本発明は、チップコストを増加させずに、ゲート電極とソース電極との間の静電破壊を抑制する。【解決手段】本発明は、ｐベース層３Ａ表層においてフィールド絶縁膜１１を挟んで、ｎ＋ソース層４と同一工程で形成された第２ソース層（ｎ＋ソース層４Ａ）と、少なくともフィールド絶縁膜１１上に形成された、ゲートポリシリコン７と同一層である第２ゲート電極（ゲートポリシリコン７Ａ）と、一方の第２ソース層上に形成され、第２ゲート電極と電気的に接続された第３ゲート電極（ゲート電極１２）と、他方の第２ソース層上に形成された、第２ソース電極（ソース電極９Ａ）とを備える。【選択図】図３
2015015329.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のワイドギャップ半導体層表層に形成された、第２導電型の第１ベース層と、
前記第１ベース層表層に形成された、第１導電型の第１ソース層と、
前記第１ソース層と前記ワイドギャップ半導体層とに挟まれた前記第１ベース層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極を覆って形成された層間絶縁膜と、
前記層間絶縁膜、前記第１ベース層および前記第１ソース層を覆って形成されたソース電極と、
前記ワイドギャップ半導体層下に形成されたドレイン電極とを備える縦型ワイドギャップ半導体ＭＯＳＦＥＴと、
前記ワイドギャップ半導体層表層に、前記第１ベース層と同一工程で形成された第２ベース層と、
前記第２ベース層上に形成されたフィールド絶縁膜と、
前記第２ベース層表層において前記フィールド絶縁膜を挟んで、前記第１ソース層と同一工程で形成された第２ソース層と、
少なくとも前記フィールド絶縁膜上に形成された、前記第１ゲート電極と同一層である第２ゲート電極と、
一方の前記第２ソース層上に形成され、前記第２ゲート電極と電気的に接続された第３ゲート電極と、
他方の前記第２ソース層上に形成された、前記第２ソース電極とを備える横型ワイドギャップ半導体ＭＯＳＦＥＴとを備えることを特徴とする、
ワイドギャップ半導体装置。
【請求項２】
前記第２ソース電極が、前記第１ソース電極と同一層であることを特徴とする、
請求項１に記載のワイドギャップ半導体装置。
【請求項３】
前記第２ソース電極が、前記縦型ワイドギャップ半導体ＭＯＳＦＥＴを囲んで形成された終端領域のグラウンド配線であることを特徴とする、
請求項１に記載のワイドギャップ半導体装置。
【請求項４】
前記横型ワイドギャップ半導体ＭＯＳＦＥＴにおける、前記第２ゲート電極と前記第２ソース電極との間の閾値電圧を２５Ｖ以上とすることを特徴とする、
請求項１〜３のいずれかに記載のワイドギャップ半導体装置。
【請求項５】
前記フィールド絶縁膜が、前記縦型ワイドギャップ半導体ＭＯＳＦＥＴを囲む周辺領域の形成工程において形成されたものであることを特徴とする、
請求項１〜４のいずれかに記載のワイドギャップ半導体装置。
【請求項６】
前記縦型ワイドギャップ半導体ＭＯＳＦＥＴが、電流センスＭＯＳＦＥＴであることを特徴とする、
請求項１〜５のいずれかに記載のワイドギャップ半導体装置。
【請求項７】
前記横型ワイドギャップ半導体ＭＯＳＦＥＴが、前記縦型ワイドギャップ半導体ＭＯＳＦＥＴのゲートパッド領域内に配置されていることを特徴とする、
請求項１〜６のいずれかに記載のワイドギャップ半導体装置。
【請求項８】
前記横型ワイドギャップ半導体ＭＯＳＦＥＴが、前記縦型ワイドギャップ半導体ＭＯＳＦＥＴの電流センスパッド領域内に配置されていることを特徴とする、
請求項６に記載のワイドギャップ半導体装置。
【請求項９】
前記第２ベース層表層に形成された凹部をさらに備え、
前記第２ソース層が、前記凹部内に形成されていることを特徴とする、
請求項１〜８のいずれかに記載のワイドギャップ半導体装置。
【請求項１０】
前記ワイドギャップ半導体が、ＳｉＣまたはＧａＮであることを特徴とする、
請求項１〜９のいずれかに記載のワイドギャップ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ装置等を形成するＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のワイドギャップ半導体装置に関するものである。
【背景技術】
【０００２】
ワイドギャップ半導体装置の一例である、材料にＳｉＣウェハを用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴと記載）は、ユニットセルが同一チップ内に複数配置されて構成される。
【０００３】
ここで、ワイドギャップ半導体とは、一般に、およそ２ｅＶ以上の禁制帯幅をもつ半導体を指し、ＧａＮに代表される３族窒化物、ＺｎＯに代表される２族窒化物、ＺｎＳｅに代表される２族カルコゲナイドおよびＳｉＣ等が知られている。
【０００４】
ＳｉＣ−ＭＯＳＦＥＴでは、Ｓｉウェハを用いたＭＯＳＦＥＴ（以下、Ｓｉ−ＭＯＳＦＥＴと記載）の場合よりも、ドレイン電極とソース電極との間の順方向電圧降下（オン電圧）を低減することができるためユニットセル数を少なくでき、チップサイズをシュリンクすることができる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−５４３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述の通り、ＳｉＣ−ＭＯＳＦＥＴでは、Ｓｉ−ＭＯＳＦＥＴと比較して、チップサイズをシュリンクすることができる。しかし一方で、ゲート電極とソース電極との間の容量が小さくなり、ゲート電極とソース電極との間の静電破壊耐量が低下する問題があった。
【０００７】
Ｓｉ−ＭＯＳＦＥＴでは、一般的な静電破壊対策として、ユニットセル形成時のソース工程（ｎ型拡散層形成）とＰ＋拡散工程（ｐ型拡散層形成）とを用いて、ポリシリコン（Ｐｏｌｙ−Ｓｉ）上にｐｎ接合を形成し、ツエナーＤｉｏｄｅを内蔵させることが多い。
【０００８】
ＳｉＣ−ＭＯＳＦＥＴでは、ｐ型不純物およびｎ型不純物を活性化させるために、１５００℃以上の熱処理をウェハプロセスで実施する必要があり、一般的には、ポリシリコンを形成する工程より前に、ｐ型不純物およびｎ型不純物のイオン注入を実施している。
【０００９】
そのため、ＳｉＣ−ＭＯＳＦＥＴでツエナーＤｉｏｄｅを内蔵させるためには、ウェハプロセス工程中において、ユニットセル形成とは別の工程でｐｎ接合を形成する必要があり、チップ加工費が増加しチップコストが高くなるという問題があった。
【００１０】
本発明は、上記のような問題を解決するためになされたものであり、チップコストを増加させずに、ゲート電極とソース電極との間の静電破壊を抑制することができるワイドギャップ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に関するワイドギャップ半導体装置は、第１導電型のワイドギャップ半導体層表層に形成された、第２導電型の第１ベース層と、前記第１ベース層表層に形成された、第１導電型の第１ソース層と、前記第１ソース層と前記ワイドギャップ半導体層とに挟まれた前記第１ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極を覆って形成された層間絶縁膜と、前記層間絶縁膜、前記第１ベース層および前記第１ソース層を覆って形成されたソース電極と、前記ワイドギャップ半導体層下に形成されたドレイン電極とを備える縦型ワイドギャップ半導体ＭＯＳＦＥＴと、前記ワイドギャップ半導体層表層に、前記第１ベース層と同一工程で形成された第２ベース層と、前記第２ベース層上に形成されたフィールド絶縁膜と、前記第２ベース層表層において前記フィールド絶縁膜を挟んで、前記第１ソース層と同一工程で形成された第２ソース層と、少なくとも前記フィールド絶縁膜上に形成された、前記第１ゲート電極と同一層である第２ゲート電極と、一方の前記第２ソース層上に形成され、前記第２ゲート電極と電気的に接続された第３ゲート電極と、他方の前記第２ソース層上に形成された、前記第２ソース電極とを備える横型ワイドギャップ半導体ＭＯＳＦＥＴとを備えることを特徴とする。
【発明の効果】
【００１２】
本発明の上記態様によれば、縦型ワイドギャップ半導体ＭＯＳＦＥＴのゲート電極とソース電極との間に正の過電圧が印加されたときに、横型ワイドギャップ半導体ＭＯＳＦＥＴのチャネルが開き、横型ｎチャネルＭＯＳＦＥＴ側に過電圧によるゲート電流を流すことができる。よって、チップコストを増加させずに、ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間の正側の静電破壊を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】実施形態に関するワイドギャップ半導体装置の回路図である。
【図２】実施形態に関するワイドギャップ半導体装置の動作を説明するための図である。
【図３】実施形態に関するワイドギャップ半導体装置の動作を説明するための図である。
【図４】実施形態に関するワイドギャップ半導体装置の構成を示す上面図である。
【図５】実施形態に関するワイドギャップ半導体装置の構成を示す断面概略図である。
【図６】実施形態に関するワイドギャップ半導体装置の構成を示す上面図である。
【図７】実施形態に関するワイドギャップ半導体装置の構成を示す断面概略図である。
【図８】実施形態に関するワイドギャップ半導体装置の構成を示す上面図である。
【図９】実施形態に関するワイドギャップ半導体装置の回路図である。
【図１０】実施形態に関するワイドギャップ半導体装置の構成を示す上面図である。
【図１１】実施形態に関するワイドギャップ半導体装置の製造工程を説明するための図である。
【図１２】実施形態に関するワイドギャップ半導体装置の製造工程を説明するための図である。
【図１３】実施形態に関するワイドギャップ半導体装置の構成を示す断面概略図である。
【図１４】図１３におけるＡ−Ａ’の濃度プロファイルを示す図である。
【図１５】実施形態に関するワイドギャップ半導体装置の構成を示す断面概略図である。
【図１６】図１５におけるＢ−Ｂ’の濃度プロファイルを示す図である。
【図１７】前提技術に関するワイドギャップ半導体装置の回路図である。
【図１８】前提技術に関するワイドギャップ半導体装置の断面概略図である。
【発明を実施するための形態】
【００１４】
以下、添付の図面を参照しながら実施形態について説明する。
【００１５】
図１７および図１８に、前提技術に関するワイドギャップ半導体装置である炭化珪素（ＳｉＣ）半導体装置の一例として、材料にＳｉＣウェハを用いた縦型のＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴと記載）の回路図（図１７参照）およびユニットセル（活性領域）の断面概略図（図１８参照）を示す。なお、用いられる半導体材料は、ワイドギャップ半導体であればよく、例えばＧａＮ等であってもよい。
【００１６】
材料にＳｉＣウェハを用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴと記載）は、図１８に示されるように、ユニットセルが同一チップ内に複数配置されて構成される。
【００１７】
具体的には、ワイドギャップ半導体層として、ｎ型のｎ＋バッファ層１上にｎ−層２が形成され、ｎ−層２表層に、ｐ型のｐベース層３（第１ベース層）が形成される。
【００１８】
さらに、ｐベース層３表層にはｎ＋ソース層４（第１ソース層）が形成され、少なくともｎ＋ソース層４とｎ−層２とに挟まれたｐベース層３上にゲート酸化膜６（ゲート絶縁膜）が形成されている。
【００１９】
また、ゲート酸化膜６上にはゲートポリシリコン７（第１ゲート電極）が形成されている。当該ゲートポリシリコン７は、層間絶縁膜８に覆われている。
【００２０】
そして、層間絶縁膜８、ｐベース層３およびｎ＋ソース層４を覆って、ソース電極９が形成されている。
【００２１】
一方で、ｎ＋バッファ層１下には、ドレイン電極１０が形成されている。
【００２２】
なお、ｐベース層３上において、ｎ＋ソース層４に囲まれたｐ＋層５、および、ｐ＋層５および一部のｎ＋ソース層４を覆って形成されたＮｉＳｉ層１３をさらに備えることができる。
【００２３】
ＳｉＣ−ＭＯＳＦＥＴでは、Ｓｉウェハを用いたＭＯＳＦＥＴ（以下、Ｓｉ−ＭＯＳＦＥＴと記載）の場合よりも、ドレイン電極とソース電極との間の順方向電圧降下（オン電圧）を低減することができるためユニットセル数を少なくでき、チップサイズをシュリンクすることができる。
【００２４】
しかし一方で、ゲート電極とソース電極との間の容量が小さくなり、ゲート電極とソース電極との間の静電破壊耐量が低下する問題があった。
【００２５】
一般的な静電破壊対策としては、ユニットセル形成時のソース工程（ｎ型拡散層形成）とＰ＋拡散工程（ｐ型拡散層形成）とを用いて、ポリシリコン（Ｐｏｌｙ−Ｓｉ）上にｐｎ接合を形成し、ツエナーＤｉｏｄｅを内蔵させることが多い。
【００２６】
しかしＳｉＣ−ＭＯＳＦＥＴにおいてツエナーＤｉｏｄｅを内蔵させようとする場合、ｐ型不純物およびｎ型不純物を活性化させるために１５００℃以上の熱処理をウェハプロセスで実施する必要があり、一般的には、ポリシリコンを形成する工程より前に、ｐ型不純物およびｎ型不純物のイオン注入を実施している。
【００２７】
そのため、ＳｉＣ−ＭＯＳＦＥＴでツエナーＤｉｏｄｅを内蔵させるためには、ウェハプロセス工程中において、ユニットセル形成とは別の工程でｐｎ接合を形成する必要があり、チップ加工費が増加しチップコストが高くなるという問題があった。
【００２８】
以下に説明する実施形態は、上記のような問題を解決するワイドギャップ半導体装置に関するものである。
【００２９】
＜第１実施形態＞
＜構成＞
図１に、ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間に、横型のｎチャネルＭＯＳＦＥＴを内蔵させた、ワイドギャップ半導体装置の回路図を示す。
【００３０】
図１に示されるように、ＳｉＣ−ＭＯＳＦＥＴに、横型ｎチャネルＭＯＳＦＥＴが内蔵されている。すなわち、ＳｉＣ−ＭＯＳＦＥＴのゲート電極側に、横型ｎチャネルＭＯＳＦＥＴのドレインおよびゲート電極が接続されている。
【００３１】
このように構成することで、ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間に正の過電圧が印加されたときに、横型ｎチャネルＭＯＳＦＥＴ側に電流が流れることで、ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間の静電破壊等の過電圧破壊を抑制することができる。
【００３２】
図２および図３において、ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間に過電圧が印加されたときの、横型ｎチャネルＭＯＳＦＥＴの動作が示されている。
【００３３】
まず、横型ｎチャネルＭＯＳＦＥＴの構造について、図３を参照しつつ説明する。なお、図３に示される構造については、図１８に示された構造との関係性を参照しつつ説明する。
【００３４】
図３に示されるように、ワイドギャップ半導体層として、ｎ型のｎ＋バッファ層１上にｎ−層２が形成され、ｎ−層２表層に、ｐ型のｐベース層３Ａ（第２ベース層）が形成される。当該ｐベース層３Ａは、ｐベース層３と同一工程で形成される層である。
【００３５】
さらに、ｐベース層３Ａ上にはフィールド絶縁膜１１が形成される。そして、ｐベース層３Ａ表層において、フィールド絶縁膜１１を挟んでｎ＋ソース層４Ａ（第２ソース層）が形成されている。当該ｎ＋ソース層４Ａは、ｎ＋ソース層４と同一工程で形成される層であり、ゲート酸化膜６およびフィールド絶縁膜１１を一部エッチングし、露出したｐベース層３およびｐベース層３Ａに対してｎ型のイオンを注入する等により、形成される。また、ｎ＋ソース層４Ａ上には、ＮｉＳｉ層１３Ａが形成されている。
【００３６】
また、フィールド絶縁膜１１上にはゲートポリシリコン７Ａ（第２ゲート電極）が形成されている。当該ゲートポリシリコン７Ａは、ゲートポリシリコン７と同一層であり、ゲート酸化膜６およびフィールド絶縁膜１１に合わせてエッチングされる。ここで「同一層」とは、同一工程で形成され、かつ、パターン的に連続する層のことを指す。
【００３７】
また当該ゲートポリシリコン７Ａは、層間絶縁膜８Ａに覆われている。当該層間絶縁膜８Ａは、層間絶縁膜８と同一層であり、ゲート酸化膜６およびフィールド絶縁膜１１に合わせてエッチングされる。
【００３８】
そして、層間絶縁膜８Ａおよび一方のｎ＋ソース層４Ａを覆って、ゲート電極１２（第３ゲート電極）が形成されている。なお、上記のゲートポリシリコン７Ａおよび層間絶縁膜８Ａは、ゲート電極１２が形成されている側のフィールド絶縁膜１１側面にも形成されている。
【００３９】
また、層間絶縁膜８Ａおよび他方のｎ＋ソース層４Ａを部分的に覆って、ソース電極９Ａ（第２ソース電極）が形成されている。
【００４０】
一方で、ｎ＋バッファ層１下には、ドレイン電極１０が形成されている。
【００４１】
＜効果＞
ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間に過電圧が印加されたとき、内蔵されている横型ｎチャネルＭＯＳＦＥＴのゲート電極とソース電極との間にも電圧が印加される。よって、横型ｎチャネルＭＯＳＦＥＴにおいてｎチャネルが形成される。
【００４２】
横型ｎチャネルＭＯＳＦＥＴにｎチャネルが形成されるため、ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間の過電圧によって発生するゲート電流は、横型ｎチャネルＭＯＳＦＥＴの方に流れる（図２および図３におけるＸ１を参照）。そのため、ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間へ前述のゲート電流が流れることを抑制することができ、ゲート電極とソース電極との間の過電圧による破壊を防ぐことができる。
【００４３】
＜効果＞
本実施形態によれば、ワイドギャップ半導体装置が、縦型ワイドギャップ半導体ＭＯＳＦＥＴと、横型ワイドギャップ半導体ＭＯＳＦＥＴとを備える。
【００４４】
縦型ワイドギャップ半導体ＭＯＳＦＥＴは、第１導電型のワイドギャップ半導体層表層（ｎ−層２）に形成された、第２導電型の第１ベース層（ｐベース層３）と、ｐベース層３表層に形成された、第１導電型の第１ソース層（ｎ＋ソース層４）と、ｎ＋ソース層４とｎ−層２とに挟まれたｐベース層３上に形成されたゲート絶縁膜（ゲート酸化膜６）と、ゲート酸化膜６上に形成された第１ゲート電極（ゲートポリシリコン７）と、ゲートポリシリコン７を覆って形成された層間絶縁膜８と、層間絶縁膜８、ｐベース層３およびｎ＋ソース層４を覆って形成されたソース電極９と、ｎ−層２下に形成されたドレイン電極１０とを備える。
【００４５】
横型ワイドギャップ半導体ＭＯＳＦＥＴは、ｎ−層２表層に、ｐベース層３と同一工程で形成された第２ベース層（ｐベース層３Ａ）と、ｐベース層３Ａ上に形成されたフィールド絶縁膜１１と、ｐベース層３Ａ表層においてフィールド絶縁膜１１を挟んで、ｎ＋ソース層４と同一工程で形成された第２ソース層（ｎ＋ソース層４Ａ）と、少なくともフィールド絶縁膜１１上に形成された、ゲートポリシリコン７と同一層である第２ゲート電極（ゲートポリシリコン７Ａ）と、一方のｎ＋ソース層４Ａ上に形成され、ゲートポリシリコン７Ａと電気的に接続された第３ゲート電極（ゲート電極１２）と、他方のｎ＋ソース層４Ａ上に形成された、第２ソース電極（ソース電極９Ａ）とを備える。
【００４６】
このような構成によれば、ＳｉＣ−ＭＯＳＦＥＴ（縦型ワイドギャップ半導体ＭＯＳＦＥＴ）のゲート電極とソース電極との間に正の過電圧が印加されたときに、横型ｎチャネルＭＯＳＦＥＴ（横型ワイドギャップ半導体ＭＯＳＦＥＴ）のチャネルが開き、横型ｎチャネルＭＯＳＦＥＴ側に過電圧によるゲート電流を流すことにより、ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間の正側の静電破壊を抑制することができる。
【００４７】
また、本実施形態によれば、横型ｎチャネルＭＯＳＦＥＴ（横型ワイドギャップ半導体ＭＯＳＦＥＴ）における、ゲートポリシリコン７Ａとソース電極９Ａとの間の閾値電圧を２５Ｖ以上とする。
【００４８】
一般的なＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間の最大定格電圧は２０Ｖである。横型ｎチャネルＭＯＳＦＥＴのゲート電極とソース電極との間の閾値電圧を２５Ｖ以上とすることで、ゲート電極とソース電極との間電圧２０Ｖ以下の最大定格電圧以内の通常の動作では、横型ｎチャネルＭＯＳＦＥＴがＳｉＣ−ＭＯＳＦＥＴの動作に影響することはない。
【００４９】
＜第２実施形態＞
＜構成＞
第１実施形態に示されたワイドギャップ半導体装置において、内蔵する横型ｎチャネルＭＯＳＦＥＴのゲート電極とソース電極との間の閾値電圧（以下、ＶＧＳｔｈと記載）を２５Ｖ以上とすることで、横型ｎチャネルＭＯＳＦＥＴが、ＳｉＣ−ＭＯＳＦＥＴの通常の動作へ影響を与えることを防ぐことができる。
【００５０】
一般的なＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間の最大定格電圧は２０Ｖであるため、内蔵する横型ｎチャネルＭＯＳＦＥＴのＶＧＳｔｈを２５Ｖ以上とすることで、ゲート電極とソース電極との間電圧２０Ｖ以下の通常のＳｉＣ−ＭＯＳＦＥＴの動作時には横型ｎチャネルＭＯＳＦＥＴが動作しないためである。
【００５１】
なお、横型ｎチャネルＭＯＳＦＥＴのＶＧＳｔｈを２５Ｖ以上とすることで、横型ｎチャネルＭＯＳＦＥＴの順方向電圧降下（オン電圧）も大きくなり、ゲート過電圧により発生したゲート電流は、横型ｎチャネルＭＯＳＦＥＴで消費することができる。そのため、横型ｎチャネルＭＯＳＦＥＴとＳｉＣ−ＭＯＳＦＥＴの間に、ゲート電流を消費する抵抗の付加が不要となる。
【００５２】
＜効果＞
本実施形態によれば、第２ソース電極が、第１ソース電極９と同一層である。
【００５３】
このような構成によれば、内蔵横型ｎチャネルＭＯＳＦＥＴのソース電極をＳｉＣ−ＭＯＳＦＥＴのソース電極に接続することで、ＳｉＣ−ＭＯＳＦＥＴの終端接続領域のグラウンド（ＧＮＤ）配線が不要となり、チップの無効領域の増加を抑えることができる。そのため、チップコストを増加させることなく、横型ｎチャネルＭＯＳＦＥＴを内蔵させることができる。
【００５４】
＜第３実施形態＞
＜構成＞
図４は、本実施形態に関するワイドギャップ半導体装置の構成を示す上面図であり、また図５は、本実施形態に関するワイドギャップ半導体装置の構成を示す断面概略図である。
【００５５】
本実施形態においては、内蔵する横型ｎチャネルＭＯＳＦＥＴのソース電極がＳｉＣ−ＭＯＳＦＥＴの終端領域に形成されたグラウンド（以下、ＧＮＤと記載）配線９Ｂに接続された場合を示す。
【００５６】
図４に示されるように、複数のユニットセルが形成される活性領域を囲んで、ゲート配線３２、ＧＮＤ配線９Ｂおよびフィールドリミッティングリング（以下、ＦＬＲと記載）３３が形成されている。また、活性領域を覆うようにソースパッド３０が配置され、ゲート配線３２に沿ってゲートパッド３１が配置されている。
【００５７】
ＳｉＣ−ＭＯＳＦＥＴに内蔵される横型ｎチャネルＭＯＳＦＥＴは、活性領域と終端領域との境界に配置されている。
【００５８】
図５は、図４におけるＡ−Ａ’断面を示した図である。
【００５９】
図５においては、横型ｎチャネルＭＯＳＦＥＴのソース電極として、終端領域のＧＮＤ配線９Ｂが用いられている。当該ＧＮＤ配線９Ｂおよび横型ｎチャネルＭＯＳＦＥＴは、終端領域保護膜１４に覆われている。
【００６０】
ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間に過電圧が印加されたとき、内蔵されている横型ｎチャネルＭＯＳＦＥＴのゲート電極とソース電極との間にも電圧が印加される。よって、横型ｎチャネルＭＯＳＦＥＴにおいてｎチャネルが形成される。
【００６１】
横型ｎチャネルＭＯＳＦＥＴにｎチャネルが形成されるため、ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間の過電圧によって発生するゲート電流は、横型ｎチャネルＭＯＳＦＥＴの方に流れる（図５におけるＸ２を参照）。
【００６２】
内蔵する横型ｎチャネルＭＯＳＦＥＴのソース電極を、ＳｉＣ−ＭＯＳＦＥＴの終端領域のＧＮＤ配線９Ｂとすることで、ＳｉＣ−ＭＯＳＦＥＴの活性動作（ユニットセル動作）に影響することなく、ゲート電極とソース電極との間に過電圧が印加されたときに発生するゲート電流をＧＮＤ配線に逃がすことができる。
【００６３】
＜効果＞
本実施形態によれば、第２ソース電極が、縦型ワイドギャップ半導体ＭＯＳＦＥＴを囲んで形成された終端領域のグラウンド配線である。
【００６４】
このような構成によれば、内蔵横型ｎチャネルＭＯＳＦＥＴのソース電極をＳｉＣ−ＭＯＳＦＥＴの終端接合領域のグラウンド（ＧＮＤ）配線に接続することで、ＳｉＣ−ＭＯＳＦＥＴの活性領域の動作に影響することなく、ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間に過電圧が印加されることによるゲート電流をグラウンド（ＧＮＤ）配線へ逃がすことができる。
【００６５】
＜第４実施形態＞
＜構成＞
図６は、本実施形態に関するワイドギャップ半導体装置の構成を示す上面図であり、また図７は、本実施形態に関するワイドギャップ半導体装置の構成を示す断面概略図である。
【００６６】
本実施形態においては、内蔵する横型ｎチャネルＭＯＳＦＥＴのソース電極がＳｉＣ−ＭＯＳＦＥＴのソース電極と同一層である場合を示す。
【００６７】
図６に示されるように、複数のユニットセルが形成される活性領域を囲んで、ゲート配線３２およびＦＬＲ３３が形成されている。また、活性領域を覆うようにソースパッド３０が配置され、ゲート配線３２に沿ってゲートパッド３１が配置されている。
【００６８】
ＳｉＣ−ＭＯＳＦＥＴに内蔵される横型ｎチャネルＭＯＳＦＥＴは、活性領域と終端領域との境界に配置されている。
【００６９】
図７は、図６におけるＡ−Ａ’断面を示した図である。
【００７０】
図７においては、横型ｎチャネルＭＯＳＦＥＴのソース電極は、ＳｉＣ−ＭＯＳＦＥＴのソース電極９である。
【００７１】
そして、一方のｎ＋ソース層４Ａ（図５とは反対側）を覆って、ゲート電極１２が形成されている。なお、上記のゲートポリシリコン７Ｂは、ゲート電極１２が形成されている側のフィールド絶縁膜１１側面にも形成されている。
【００７２】
また、層間絶縁膜８Ａおよび他方のｎ＋ソース層４Ａを部分的に覆って、ソース電極９が形成されている。横型ｎチャネルＭＯＳＦＥＴのゲートポリシリコン７Ｂは、層間絶縁膜８Ａに覆われていない。また横型ｎチャネルＭＯＳＦＥＴは、終端領域保護膜１４に覆われている。
【００７３】
ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間に過電圧が印加されたとき、内蔵されている横型ｎチャネルＭＯＳＦＥＴのゲート電極とソース電極との間にも電圧が印加される。よって、横型ｎチャネルＭＯＳＦＥＴにおいてｎチャネルが形成される。
【００７４】
横型ｎチャネルＭＯＳＦＥＴにｎチャネルが形成されるため、ＳｉＣ−ＭＯＳＦＥＴのゲート電極とソース電極との間の過電圧によって発生するゲート電流は、横型ｎチャネルＭＯＳＦＥＴの方に流れる（図７におけるＸ３を参照）。
【００７５】
＜効果＞
内蔵する横型ｎチャネルＭＯＳＦＥＴのソース電極を、ＳｉＣ−ＭＯＳＦＥＴのソース電極とすることで、横型ｎチャネルＭＯＳＦＥＴのソース電極を新たに形成する必要がなくなり、ＳｉＣ−ＭＯＳＦＥＴチップの無効領域の増加を抑えることができる。無効領域の増加を抑えることで、チップ面積を増やすことなく横型ｎチャネルＭＯＳＦＥＴを内蔵でき、チップコストの増加を抑えることができる。
【００７６】
＜第５実施形態＞
＜構成＞
図８は、本実施形態に関するワイドギャップ半導体装置の構成を示す上面図である。
【００７７】
本実施形態においては、内蔵する横型ｎチャネルＭＯＳＦＥＴが、ＳｉＣ−ＭＯＳＦＥＴのゲート電極のワイヤボンディングパッド領域内に配置された場合を示す。
【００７８】
図８に示されるように、複数のユニットセルが形成される活性領域を囲んで、ゲート配線３２およびＦＬＲ３３が形成されている。また、活性領域を覆うようにソースパッド３０が配置され、ゲート配線３２に沿ってゲートパッド３１が配置されている。
【００７９】
ＳｉＣ−ＭＯＳＦＥＴに内蔵される横型ｎチャネルＭＯＳＦＥＴは、活性領域と終端領域との境界に配置され、ゲートパッド３１内に配置されている。
【００８０】
＜効果＞
このように、ＳｉＣ−ＭＯＳＦＥＴのゲート電極のワイヤボンディングパッド領域内に配置することで、ＳｉＣ−ＭＯＳＦＥＴチップの無効領域を増やすことなく横型ｎチャネルＭＯＳＦＥＴを内蔵でき、チップコストの増加を抑えることができる。また、チップの無効面積の増加を防ぐことができる。
【００８１】
＜第６実施形態＞
＜構成＞
図９に、電流センスＭＯＳＦＥＴのゲート電極とソース電極との間に、横型のｎチャネルＭＯＳＦＥＴを内蔵させた、ワイドギャップ半導体装置の回路図を示す。なお、当該電流センスＭＯＳＦＥＴは、ＳｉＣ−ＭＯＳＦＥＴに内蔵されるＭＯＳＦＥＴである。
【００８２】
電流センスは、Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｍｏｄｕｌｅ（以下、ＩＰＭと記載）等に使用されるＩＧＢＴチップ、ＭＯＳＦＥＴチップ等に内蔵されており、チップに過電流が流れたときの保護および検知に使用される。
【００８３】
一般的には、電流センスとなるＭＯＳＦＥＴでは、ＩＧＢＴチップまたはＭＯＳＦＥＴチップ等の活性領域に流れる電流の１万分の１程度の電流を流すことができる活性領域の面積になっており、電流センスの活性領域面積は狭くゲート電極とソース電極との間の容量は小さいため、ゲート電極とソース電極との間の静電破壊耐量が低い。
【００８４】
図９に示されるように、電流センスＭＯＳＦＥＴに、横型ｎチャネルＭＯＳＦＥＴが内蔵されている。すなわち、電流センスＭＯＳＦＥＴのゲート電極側に、横型ｎチャネルＭＯＳＦＥＴのドレインおよびゲート電極が接続されている。
【００８５】
＜効果＞
このように構成することで、電流センスＭＯＳＦＥＴのゲート電極とソース電極との間に正の過電圧が印加されたときに、横型ｎチャネルＭＯＳＦＥＴ側に電流が流れることで、電流センスＭＯＳＦＥＴのゲート電極とソース電極との間の静電破壊等の過電圧破壊を抑制することができる。また、チップの無効面積の増加を防ぐことができる。
【００８６】
＜第７実施形態＞
＜構成＞
第６実施形態に示されたワイドギャップ半導体装置において、内蔵する横型ｎチャネルＭＯＳＦＥＴのゲート電極とソース電極との間の閾値電圧（ＶＧＳｔｈ）を２５Ｖ以上とすることで、横型ｎチャネルＭＯＳＦＥＴが、電流センスＭＯＳＦＥＴの通常の動作へ影響を与えることを防ぐことができる。
【００８７】
一般的な電流センスＭＯＳＦＥＴのゲート電極とソース電極との間の最大定格電圧は２０Ｖであるため、内蔵する横型ｎチャネルＭＯＳＦＥＴのＶＧＳｔｈを２５Ｖ以上とすることで、ゲート電極とソース電極との間電圧２０Ｖ以下の通常の電流センスＭＯＳＦＥＴの動作時には横型ｎチャネルＭＯＳＦＥＴが動作しないためである。
【００８８】
なお、横型ｎチャネルＭＯＳＦＥＴのＶＧＳｔｈを２５Ｖ以上とすることで、横型ｎチャネルＭＯＳＦＥＴの順方向電圧降下（オン電圧）も大きくなり、ゲート過電圧により発生したゲート電流は、横型ｎチャネルＭＯＳＦＥＴで消費することができる。そのため、横型ｎチャネルＭＯＳＦＥＴと電流センスＭＯＳＦＥＴの間に、ゲート電流を消費する抵抗の付加が不要となる。
【００８９】
＜第８実施形態＞
＜構成＞
図１０は、本実施形態に関するワイドギャップ半導体装置の構成を示す上面図である。
【００９０】
本実施形態においては、内蔵する横型ｎチャネルＭＯＳＦＥＴが、電流センスＭＯＳＦＥＴのワイヤボンディングパッド領域内に配置された場合を示す。
【００９１】
図１０に示されるように、複数のユニットセルが形成される活性領域を囲んで、ゲート配線３２およびＦＬＲ３３が形成されている。また、活性領域を覆うようにソースパッド３０が配置され、ゲート配線３２に沿ってゲートパッド３１および電流センスパッド３４が配置されている。
【００９２】
電流センスＭＯＳＦＥＴに内蔵される横型ｎチャネルＭＯＳＦＥＴは、電流センスパッド３４内に配置されている。
【００９３】
＜効果＞
このように、電流センスＭＯＳＦＥＴのワイヤボンディングパッド領域内に配置することで、ＳｉＣ−ＭＯＳＦＥＴチップの無効領域を増やすことなく横型ｎチャネルＭＯＳＦＥＴを内蔵でき、チップコストの増加を抑えることができる。
【００９４】
＜第９実施形態＞
＜構成＞
図１１および図１２は、第２実施形態および第７実施形態において、内蔵する横型ｎチャネルＭＯＳＦＥＴのフィールド絶縁膜１１が、ＳｉＣ−ＭＯＳＦＥＴのフィールド酸化工程で同時に形成された場合を示す。
【００９５】
一般的に、ＳｉＣ−ＭＯＳＦＥＴ周辺領域におけるフィールド酸化工程で形成される酸化膜は、活性領域（ユニットセル）におけるゲート酸化膜６よりも膜厚が厚い。フィールド酸化工程において形成される当該酸化膜を、横型ｎチャネルＭＯＳＦＥＴのゲート絶縁膜として利用することで、工程を増やすことなく横型ｎチャネルＭＯＳＦＥＴのゲート絶縁膜を形成することができる。また、当該酸化膜の膜厚が厚いことで、横型ｎチャネルＭＯＳＦＥＴのＶＧＳｔｈをＳｉＣ−ＭＯＳＦＥＴのＶＧＳｔｈよりも高くすることができる。
【００９６】
そのため、チップコストを増加させることなく、ＳｉＣ−ＭＯＳＦＥＴの通常の動作に影響しない横型ｎチャネルＭＯＳＦＥＴを内蔵させることができる。
【００９７】
＜効果＞
本実施形態によれば、フィールド絶縁膜１１が、縦型ワイドギャップ半導体ＭＯＳＦＥＴを囲む周辺領域の形成工程において形成されたものである。
【００９８】
一般的に、ＳｉＣ−ＭＯＳＦＥＴのフィールド酸化工程で形成する酸化膜は、ＳｉＣ−ＭＯＳＦＥＴの活性領域のゲート酸化膜より厚い。フィールド酸化工程の酸化膜を横型ｎチャネルＭＯＳＦＥＴのゲート酸化膜に使用することで、工程を増やすことなく、横型ｎチャネルＭＯＳＦＥＴのゲート電極とソース電極との間の閾値電圧を、ＳｉＣ−ＭＯＳＦＥＴの活性領域のゲート電極とソース電極との間の閾値電圧より高くすることができる。
【００９９】
＜第１０実施形態＞
＜構成＞
本実施形態では、第２実施形態および第７実施形態において、ワイドギャップ半導体層表層をエッチングして凹部２０を形成し、当該凹部２０内に、横型ｎチャネルＭＯＳＦＥＴのｎ＋ソース層４Ａを形成した場合を示す。
【０１００】
図１３および図１５は、本実施形態に関するワイドギャップ半導体装置の構成を示す断面概略図である。図１４は、図１３におけるＡ−Ａ’の濃度プロファイルを示す図であり、図１６は、図１５におけるＢ−Ｂ’の濃度プロファイルを示す図である。図１４および図１６においては、縦軸に各層の不純物濃度が示され、横軸に、図１３および図１５における横方向をＸ軸とした場合のＸ軸方向の位置が示されている。
【０１０１】
図１４および図１６に示されるように、一般的に、ｐベース層の濃度はｎ−層２表層から深い部分へ進むほどｐ型濃度が高くなる。よって、ｎ−層２表層をエッチングして凹部２０を形成し、凹部２０内に横型ｎチャネルＭＯＳＦＥＴのｎ＋ソース層４Ａを形成することにより、ＳｉＣ−ＭＯＳＦＥＴの活性領域よりｐ型濃度が高い領域において、横型ｎチャネルＭＯＳＦＥＴのｎチャネルを形成することができる。
【０１０２】
そのため、横型ｎチャネルＭＯＳＦＥＴにおいて、ゲート絶縁膜を厚くしなくとも、ＳｉＣ−ＭＯＳＦＥＴの活性領域（ユニットセル）より高いＶＧＳｔｈを得ることができる。
【０１０３】
従って、ゲート電極とソース電極との間の最大定格電圧２０Ｖ以下の通常動作においても、ＳｉＣ−ＭＯＳＦＥＴの通常の動作に影響しない横型ｎチャネルＭＯＳＦＥＴを内蔵させることができる。
【０１０４】
＜効果＞
本実施形態によれば、ワイドギャップ半導体装置が、ソース層３Ａ（第２ベース層）表層に形成された凹部２０を備える。そしてｎ＋ソース層４Ａが、凹部２０内に形成されている。
【０１０５】
一般的に、ＳｉＣ−ＭＯＳＦＥＴのｐベース層濃度は、ＳｉＣ最表面部より深い部分のｐ層濃度の方が高い。したがって、ＳｉＣ表面をエッチングして凹部２０を形成し、凹部２０内にｎ＋ソース層４Ａが位置する横型ｎチャネルＭＯＳＦＥＴを形成することにより、ＳｉＣ−ＭＯＳＦＥＴの活性領域よりｐ層濃度が高い領域で、チャネルを形成することができる。
【０１０６】
そのため、横型ｎチャネルＭＯＳＦＥＴのゲート酸化膜を厚くすることなく、ＳｉＣ−ＭＯＳＦＥＴの活性領域より高いゲート電極とソース電極との間の閾値電圧を得ることができる。従って、ゲート電極とソース電極との間の最大定格電圧２０Ｖ以下の通常動作では、横型ｎチャネルＭＯＳＦＥＴが、ＳｉＣ−ＭＯＳＦＥＴの活性領域、電流センスの動作に影響することはない。
【０１０７】
上記実施形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【０１０８】
なお本発明は、その発明の範囲内において、各実施形態の自由な組み合わせ、あるいは各実施形態の任意の構成要素の変形、もしくは各実施形態において任意の構成要素の省略が可能である。
【符号の説明】
【０１０９】
１  バッファ層、２  ｎ−層、３，３Ａ  ｐベース層、４，４Ａ  ｎ＋ソース層、５  ｐ＋層、６  ゲート酸化膜、７，７Ａ，７Ｂ  ゲートポリシリコン、８，８Ａ  層間絶縁膜、９，９Ａ  ソース電極、９Ｂ  ＧＮＤ配線、１０  ドレイン電極、１１  フィールド絶縁膜、１２  ゲート電極、１３，１３Ａ  ＮｉＳｉ層、１４  終端領域保護膜、２０  凹部、３０  ソースパッド、３１  ゲートパッド、３２  ゲート配線、３３  ＦＬＲ、３４  電流センスパッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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