(57)【要約】【課題】３次元構造集積回路の製造において、支持基板の除去時にＢＯＸ層が研磨されてしまうことによるＭＯＳトランジスタのダメージを防止する。【解決手段】１層目基板の上に、ＳＯＩ構造の２層目基板をフェイスダウンで積層し接合する。次いで、２層目基板の支持基板を選択的エッチングで除去するか、又は、ＳＯＩ基板の埋め込み絶縁層を選択的エッチングで除去することにより支持基板を剥離する。支持基板の剥離後、２層目基板の活性層をエッチングして、素子領域をそれぞれ分離し、その後全体に絶縁膜を形成して、必要な電極・配線を行う。【選択図】図１０
2015065281.tif 000002
【特許請求の範囲】
【請求項１】
支持基板、埋め込み絶縁層及び活性層からなるＳＯＩ基板の前記活性層に、半導体素子を形成する工程と、
下層の集積回路基板に対して、前記活性層の側が接するように前記ＳＯＩ基板を接合する工程と、
前記ＳＯＩ基板から前記支持基板を除去する工程と、
前記支持基板を除去後に、前記活性層をエッチングし、前記半導体素子を半導体島領域に分離する工程と、を含む、
３次元構造集積回路の製造方法。
【請求項２】
請求項１に記載の３次元構造集積回路の製造において、前記ＳＯＩ基板から前記支持基板を除去する工程は、
前記支持基板に前記埋め込み絶縁層に達する開口部を形成する工程と、
前記開口部から前記埋め込み絶縁層を選択的にエッチングして全て除去することにより、前記支持基板を剥離する工程と、を含む、
３次元構造集積回路の製造方法。
【請求項３】
請求項１に記載の３次元構造集積回路の製造において、前記ＳＯＩ基板から前記支持基板を除去する工程は、
前記支持基板の少なくとも前記埋め込み絶縁層に接する領域を、前記支持基板を選択的にエッチングする手段により除去する工程を含む、
３次元構造集積回路の製造方法。
【請求項４】
請求項１に記載の３次元構造集積回路の製造において、
前記半導体素子を形成する工程は、前記活性層の全面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、その後、ソース／ドレインを形成する工程を含み、
前記半導体素子を半導体島領域に分離する工程は、前記活性層を選択的にエッチングし、エッチングを前記ゲート絶縁膜で停止させる工程を含む、
３次元構造集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路が積層された３次元構造を有する半導体集積回路の製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路の大規模化、高密度化を実現するため、半導体回路を３次元的に積層した、３次元構造集積回路が考案されている。例えば特許文献１には、ＳＯＩ（Silicon on insulator）基板に形成したＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを積層する製造方法が記述されている。
【０００３】
図１１は、従来の３次元構造集積回路の製造方法の一例を、工程順に示したものである（特許文献１）。
【０００４】
図１１（ａ）に示されるように、はじめに、一般的な半導体製造技術を用いてＳＯＩ構造のＭＯＳトランジスタ１１３を作製する。ＳＯＩ基板は、絶縁層上の単結晶シリコン層を活性層として利用するものであり、例えば、シリコン基板１１１に酸素イオン等を所定の深さまでイオン注入して、ＢＯＸ層（Buried Oxide層、埋め込み絶縁層）１１２を形成することにより、ＢＯＸ層１１２の上に単結晶シリコン層（シリコン基板の一部）が残り、これを活性層とすることで実現される。このＳＯＩ基板の活性層にＭＯＳトランジスタ１１３を形成する。なお、ＭＯＳトランジスタ１１３は、一般的なアイソレーション（素子分離）の技術により、単結晶シリコン層をエッチング等により島状の領域に形成し、次いで、ゲート絶縁膜、ゲート電極、ソース・ドレイン領域を形成して作製される。その後、表面に酸化膜等の絶縁膜１１５を形成し、ＭＯＳトランジスタ１１３に接続する電極・配線１１４を形成することで、図１１（ａ）のＳＯＩ構造ＭＯＳトランジスタが完成する。
【０００５】
次に、ＭＯＳトランジスタ１１３を覆う絶縁層１１５の上部に、図１１（ｂ）のごとく、支持シリコン基板１１６を貼り付け、その後、シリコン基板１１１を、例えば機械化学研磨（ＣＭＰ：Chemical Mechanical Polishing）により除去する。
【０００６】
次いで、図１１（ｃ）のとおり、シリコン基板１１１を除去した側（裏面側）から、絶縁膜（ＢＯＸ層）１１２に開口を形成し、ＭＯＳトランジスタ１１３に接続する裏面配線１１７を形成する。これで、３次元回路のための上層基板が完成する。
【０００７】
図１１（ｄ）に積層工程を示す。図１１（ａ）と同様の手順で別途作製した下層基板１１８を準備し、下層基板１１８の上に、電極・配線等の位置合わせを行って、図１１（ａ）〜（ｃ）で製造した上層基板を積層して接合した後、支持シリコン基板１１６を剥がす。
このようにして、図１１（ｄ）の３次元構造集積回路が作製される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特公平５−３９３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来技術では、図１１（ｂ）の工程で、シリコン基板１１１を機械化学研磨（ＣＭＰ）により除去している。機械化学研磨（ＣＭＰ）は半導体集積回路の表面平坦化に広く用いられている手法であり、通常は、集積回路基板表面に十分厚い（数μｍ程度）絶縁膜を堆積しておき、当該絶縁膜を研磨することで表面を平坦化する。したがって、一般的に研磨量はμｍ程度のオーダーである。
【００１０】
従来技術（特許文献１）では、シリコン基板１１１を裏面（能動素子が形成されていない側の面）から機械化学研磨（ＣＭＰ）により研磨して取り除き、ＢＯＸ（埋め込み酸化膜）層１１２で研磨が止まるとされているが、実際には、研磨には機械的な研削効果が含まれるため、ＢＯＸ層１１２もある程度削れてしまう。
【００１１】
すなわち、シリコン基板１１１の厚さが数１００μｍであるのに対し、ＢＯＸ層１１２の厚さは、０．１〜０．２μｍ程度が一般的である。したがって、シリコン基板１１１を完全に除去しようとして、研磨時間にマージン（オーバー研磨）をとると、ＢＯＸ層１１２が完全に消滅し、ＭＯＳトランジスタにダメージを与えてしまうといった問題が生じる。また、支持シリコン基板１１６はエポキシ樹脂などを用いて貼りつけるが、この時、エポキシ樹脂の厚みに不均一が生じる場合がある。これが原因で基板が歪み、研磨が不均一になることは避けられず、結果としてＢＯＸ層１１２が研磨される部分が出てくるため、同様にＭＯＳトランジスタにダメージを与えてしまう。
【００１２】
従って、上記のような問題点に鑑みてなされた本発明の目的は、支持基板の除去に研磨を用いず、また、ＭＯＳトランジスタのアイソレーション工程を改良することにより、積層するＭＯＳトランジスタ等の素子にダメージを与えることのない、３次元構造集積回路を製造する方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するために本発明に係る３次元構造集積回路の製造方法は、支持基板、埋め込み絶縁層及び活性層からなるＳＯＩ基板の前記活性層に、半導体素子を形成する工程と、下層の集積回路基板に対して、前記活性層の側が接するように前記ＳＯＩ基板を接合する工程と、前記ＳＯＩ基板から前記支持基板を除去する工程と、前記支持基板を除去後に、前記活性層をエッチングし、前記半導体素子を半導体島領域に分離する工程と、を含む、ことを特徴とする。
【００１４】
また、前記ＳＯＩ基板から前記支持基板を除去する工程は、前記支持基板に前記埋め込み絶縁層に達する開口部を形成する工程と、前記開口部から前記埋め込み絶縁層を選択的にエッチングして全て除去することにより、前記支持基板を剥離する工程と、を含むことが望ましい。
【００１５】
また、前記ＳＯＩ基板から前記支持基板を除去する工程は、前記支持基板の少なくとも前記埋め込み絶縁層に接する領域を、前記支持基板を選択的にエッチングする手段により除去する工程を含むことが望ましい。
【００１６】
また、前記半導体素子を形成する工程は、前記活性層の全面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、その後、ソース／ドレインを形成する工程を含み、前記半導体素子を半導体島領域に分離する工程は、前記活性層を選択的にエッチングし、エッチングを前記ゲート絶縁膜で停止させる工程を含むことが望ましい。
【発明の効果】
【００１７】
本発明によれば、３次元構造集積回路の製造において、支持基板の除去に選択的なエッチングを利用することにより、従来技術で問題となっていたＢＯＸ層が研磨されてしまうことによるＭＯＳトランジスタのダメージを根本的に解決し、歩留まり良く３次元構造集積回路を製造することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の１層目基板の製造工程を示す図である。
【図２】本発明の１層目基板の製造工程を示す図である。
【図３】本発明の１層目基板の製造工程を示す図である。
【図４】本発明の２層目基板の製造工程を示す図である。
【図５】本発明の２層目基板の製造工程を示す図である。
【図６】本発明の積層後の３次元構造集積回路の製造工程を示す図である。
【図７】本発明の積層後の３次元構造集積回路の製造工程を示す図である。
【図８】本発明の積層後の３次元構造集積回路の製造工程を示す図である。
【図９】本発明の積層後の３次元構造集積回路の製造工程を示す図である。
【図１０】本発明の積層後の３次元構造集積回路の製造工程を示す図である。
【図１１】従来技術の３次元構造集積回路の製造工程を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について説明する。ここでは、２層の３次元構造集積回路の製造方法について説明するが、本発明の製造技術を繰り返し用いることで、３層以上の多層積層も可能である。
【００２０】
（実施の形態１）
図を用いて、実施の形態１に基づく３次元構造集積回路の製造方法について説明する。
【００２１】
まず、図１〜図３を用いて１層目基板１の製造方法を説明する。１層目基板１は、３次元構造集積回路の最も下層側となる基板であり、一般的なＳＯＩ構造のＭＯＳトランジスタの製造工程で作製する。
【００２２】
図１（ａ）は、支持基板１１、ＢＯＸ層１２、活性層１３からなるＳＯＩ基板を示す。本発明の３次元構造集積回路の製造は、この一般的なＳＯＩ基板からスタートする。図１（ａ）において、支持基板１１は裏面も鏡面研磨されていることが望ましい。例えば、支持基板１１は厚さ４００〜７００μｍ程度のシリコン基板であり、ＢＯＸ層１２は、厚さ０．１〜０．２μｍ程度のシリコン酸化膜であり、活性層１３は、厚さ０．１μｍ以下の単結晶シリコン層である。なお、各層の材料や厚さは限定されるものではなく、例えば、ＢＯＸ層１２は窒化膜等の他の絶縁材料を用いることができ、また、活性層１３も化合物半導体等の他の半導体材料を用いることができる。
【００２３】
このようなＳＯＩ基板の製造は、既存の様々なＳＯＩ製造技術のいずれを採用しても良い。例えば、上記特許文献１に記載されるように、シリコン基板に酸素イオン等を所定のエネルギーでイオン注入することにより、一定の深さにＢＯＸ層を形成する方法がある。また、２つのシリコンウエハを、絶縁層を介して張り合わせ、一方のシリコンウエハを研磨して所定の厚さの活性層とすることにより、ＳＯＩ基板を作製することもできる。また更に、シリコン基板（又はそのエピタキシャル層）の表面に薄い絶縁層を形成後、表面から所定の深さに水素イオン注入を施し、その後、支持基板に表面を向かい合わせて貼り合わせた後、熱アニールを施して水素イオンが注入された領域を脆弱化してそこからシリコン基板を分離・剥離することで、ＳＯＩ基板を作製する方法もある。
【００２４】
図１（ｂ）にアイソレーション工程を示す。フォトリソグラフィとエッチングにより、素子領域となる活性層１３の領域上をマスクして、他の領域をエッチング除去する。これにより、活性層１３を各素子領域（トランジスタ領域）となる半導体島領域１４に分離する。
【００２５】
次に、図１（ｃ）のとおり、図１（ｂ）の基板に対して熱酸化処理を行い、トランジスタを形成する半導体島領域１４の表面にゲート絶縁膜２１となる酸化膜を形成する。このとき、同時に支持基板１１の裏面にも酸化膜２１１が形成される。なお、この熱酸化処理により、ＢＯＸ層１２も酸化雰囲気に触れた領域は、下層のシリコン基板の酸化が進行するため、僅かに厚さが増加する。
【００２６】
図２（ｄ）に、ＭＯＳトランジスタのゲート電極形成工程を示す。ゲート絶縁膜２１上に、例えば、ＣＶＤ（Chemical vapor deposition）により、ポリシリコンを堆積後、フォトリソグラフィとエッチングにより、ポリシリコンをパターニングして必要な配線層を形成すると共に、トランジスタ領域上にゲート電極３１を形成する。このとき基板裏面に堆積されたポリシリコンは、エッチングで除去する。なお、ゲート電極材料は、ポリシリコンに限らず、適切な導電材料を選択することができる。
【００２７】
図２（ｅ）に、ＭＯＳトランジスタのソース／ドレイン形成工程を示す。フォトリソグラフィとエッチングにより、トランジスタ領域を覆うゲート絶縁膜２１の一部に開口部を形成し、導電型を決定する不純物をイオン注入することにより、ソース／ドレイン領域３２を形成する。このとき、ゲート電極をマスクとして利用し、セルフアラインでソース／ドレイン領域を形成してもよく、また、必要に応じて、ＬＤＤ（Lightly Doped Drain）構造を採用しても良い。
【００２８】
次いで、図２（ｆ）のとおり、ＭＯＳトランジスタを含む全面上に、ＣＶＤにより第１の絶縁層２２を形成した後、フォトリソグラフィとエッチングにより、開口部或いは溝部を形成し、次いで、スパッタリング等を利用して導電層（例えば、Ａｌ等の金属）を被着させて接続電極又は第１の配線４１を埋め込む。その後、機械化学研磨（ＣＭＰ）により、第１の絶縁層２２の表面を平坦化する。このように、電極・配線の形成には、ダマシンプロセスを利用することができる。また、通常のフォトリソグラフィとエッチングにより導電層をパターニングして、電極・配線を形成しても良い。なお、接続電極の形成と配線層の形成は別工程で行っても良い。第１の絶縁層２２と第１の配線４１は多層に形成されるのが一般的であるが、説明を簡単にするため、一層で説明・図示している。第１の絶縁層２２は、例えば、厚さ１〜２μｍのシリコン酸化膜が利用できるが、材料・厚さともこれに限定されるものではない。電極・配線についても、Ｃｕ等の任意の導電材料を使用することができる。
【００２９】
図３（ｇ）は、１層目基板１の完成図である。ＣＶＤにより、第２の絶縁層２３を形成した後、フォトリソグラフィとエッチングにより第１の配線に達する開口部を形成し、スパッタリング等を利用して導電層（例えば、Ａｕ等の金属）を被着させて接合電極４２を埋め込む。その後、ＣＭＰにより、第２の絶縁層２３の表面を平坦化する。第２の絶縁層２３は、例えば、厚さ１〜２μｍのシリコン酸化膜が利用できるが、材料・厚さともこれに限定されるものではない。また、第２の絶縁層に埋め込まれる接合電極４２としては、その後の接合工程のために、接着性の高い金属であるＡｕが望ましいが、これに限られるものではなく、例えば、第１の配線４１と同じ材料を用いて電極を一体化しても良いし、他の金属又は導電材料を用いることもできる。
【００３０】
以上の工程で、１層目基板１が完成する。
【００３１】
図４及び図５を用いて２層目基板２の製造方法を説明する。２層目基板２は、３次元構造集積回路において、１層目基板の上に積層される回路層を支持基板の上に形成したものである。なお、ｎ層（ｎは整数）まで形成された３次元構造集積回路に対してｎ＋１層目の回路層を積層する際にも、ｎ＋１層目基板を２層目基板と同様に作製することができる。２層目基板の製造方法は、図１〜図３の一般的なＳＯＩ構造のＭＯＳトランジスタの製造工程とは異なり、本発明の特徴のひとつである。
【００３２】
図４（ａ）は、２層目基板の製造工程のスタートとなる、支持基板１１、ＢＯＸ層１２、活性層１３からなるＳＯＩ基板を示す。このＳＯＩ基板は、１層目の基板を作製したときに用いたＳＯＩ基板と同様に、既存の製法で形成されている。各層の材料や厚さは１層目と同じであっても、また異なってもよい。この支持基板１１は、後の工程で、活性層１３からなる回路層を第１層基板の上に積層した後、剥離・除去される。なお、支持基板１１は裏面も鏡面研磨されていることが望ましい。
【００３３】
図４（ｂ）のとおり、活性層１３の表面に、熱酸化処理により、ゲート絶縁膜２１となる酸化膜を形成する。同時に支持基板の裏面にも酸化膜２１１が形成される。ここで、一般的に行われるトランジスタ領域の分離は行わず、活性層１３の全面にゲート絶縁膜２１となる絶縁膜（熱酸化膜）を形成することが、本発明の特徴の一つである。なお、トランジスタ領域（素子領域）を分離せずに半導体層で一体化（接続）しておくことにより、後のプラズマ処理工程の際に、特定のトランジスタ領域にチャージが蓄積してゲート絶縁膜が破壊されること等が防止される。また、後のＢＯＸ層を除去する工程において、ＢＯＸ層のエッチングを制御性良く行うことができ、他の絶縁層がエッチングされるのを防止できる。
【００３４】
図４（ｃ）にＭＯＳトランジスタのゲート電極形成工程を示す。ゲート絶縁膜２１上にＣＶＤによりポリシリコンを堆積後、フォトリソグラフィとエッチングにより、ポリシリコンをパターニングして必要な配線層を形成すると共に、トランジスタ領域上にゲート電極３１を形成する。このとき基板裏面に堆積されたポリシリコンはエッチングで除去する。なお、ゲート電極材料は、ポリシリコンに限らず、適切な導電材料を選択することができる。
【００３５】
図５（ｄ）に、ＭＯＳトランジスタのソース／ドレイン形成工程を示す。フォトリソグラフィとエッチングにより、ゲート絶縁膜２１の一部に開口部を形成し、導電型を決定する不純物イオンをイオン注入することにより、ソース／ドレイン領域３２を形成する。このとき、ゲート電極をマスクとして利用し、セルフアラインでソース／ドレイン領域を形成してもよく、また、必要に応じて、ＬＤＤ（Lightly Doped Drain）構造を採用しても良い。
【００３６】
その後、図５（ｅ）のとおり、ＭＯＳトランジスタを含む全面上に、ＣＶＤにより第１の絶縁層２２を形成し、フォトリソグラフィとエッチングにより開口部を形成し、次いで、スパッタリング等を利用して導電層（例えば、Ａｌ等の金属）を被着させて接続用電極又は配線４１を埋め込む。その後、機械化学研磨（ＣＭＰ）により、第１の絶縁層２２の表面を平坦化する。このように、電極・配線の形成には、ダマシンプロセスを利用することができる。また、通常のフォトリソグラフィとエッチングにより導電層をパターニングして、電極・配線を形成しても良い。ここで、エッチングや電極・配線の形成工程にプラズマ処理等を使用しても、各ＭＯＳトランジスタは半導体層で接続されているため、チャージアップによるダメージを受けることがない。なお、第１の絶縁層２２と第１の配線４１は多層に形成されるのが一般的であるが、説明を簡単にするため、１層で説明・図示している。第１の絶縁層２２は、例えば、厚さ１〜２μｍのシリコン酸化膜が利用できるが、材料・厚さともこれに限定されるものではない。電極・配線についても、Ｃｕ等の任意の導電材料を使用することができる。
【００３７】
図５（ｆ）は、２層目基板２の完成図である。ＣＶＤにより、第２の絶縁層２３を形成した後、フォトリソグラフィとエッチングにより第１の配線４１に達する開口部を形成し、スパッタリング等を利用して導電層（例えば、Ａｕ等の金属）を被着させて接合電極４２を埋め込む。その後、ＣＭＰにより、第２の絶縁層２３の表面を平坦化する。第２の絶縁層２３は、例えば、厚さ１〜２μｍのシリコン酸化膜が利用できるが、材料・厚さともこれに限定されるものではない。また、第２の絶縁層に埋め込まれる接合電極４２としては、その後の接合工程のために、接着性の高い金属であるＡｕが望ましいが、これに限られるものではなく、例えば、第１の配線４１と同じ材料を用いて電極を一体化しても良いし、他の金属又は導電材料を用いることもできる。この状態において、活性層１３は一体化されており、各ＭＯＳトランジスタは分離されていない。また、２層目基板の裏面には酸化膜２１１が残っている。
【００３８】
以上の工程で、２層目基板２が完成する。
【００３９】
次に、図６〜図１０を用いて、３次元構造集積回路の第１層基板上に２層目回路層を積層する工程、すなわち、基板の接合と支持基板の除去について説明する。なお、この工程は、ｎ層（ｎは整数）まで形成された３次元構造集積回路の基板上に、ｎ＋１層目回路層を積層する工程と同じである。
【００４０】
図６（ａ）は、図３（ｇ）に示された１層目基板１の上に、図５（ｆ）に示された２層目基板２を、互いに表面同士を向い合せて積層し、接合した図面である。ここでは、直接接合技術を用いて、１層目基板１と２層目基板２を接合した。直接接合技術は、平坦化された基板の表面をプラズマ等で活性化処理した後、２枚の基板表面を対向させて直接接触させることにより、接着剤等を使用せずに、温度と圧力により貼り合わせる手法である。１層目基板１と２層目基板２の電気的接続が可能であれば、他の接合方法を用いて積層しても良い。図６では、図５（ｆ）に示した２層目基板２を上下反転し、接合電極等の位置合わせを行って１層目基板１上に載せた様子を示している。
【００４１】
次に、図６（ｂ）のように、フォトリソグラフィとエッチングにより、２層目基板２の酸化膜２１１に第1の開口部５１を形成する。なお、この開口部５１は、後のＢＯＸ層１２のエッチングを考慮して、例えば、数１００μｍ〜１ｍｍ程度のピッチで多数形成する。また、開口部５１の幅は必要に応じて設計可能であるが、例えば、支持基板の厚さと同程度とすることができる。第１の開口部５１は、円形又は矩形の開口とすることもできるし、所定の幅を有するライン状に開口することもできる。開口の形成条件は、後のＢＯＸ層１２の横方向のエッチングレート等に基づいて、適宜設計する。
【００４２】
図７（ｃ）に示すように、酸化膜２１１をマスクとして、例えばドライエッチングにより、２層目基板２の支持基板１１にＢＯＸ層１２に達する第２の開口部５２を形成する。通常、支持基板１１はシリコン基板であるため、酸化膜２１１及びＢＯＸ層１２とエッチングレートの異なるエッチングガス（例えば、ＳＦ６等）を用いることにより、選択エッチングが可能であり、開口部５２をＢＯＸ層１２に達する深さで正確に止めることができる。また、例えばＫＯＨのように選択性のあるエッチャントを用いることにより、ウエットエッチングにより開口部５２を形成することも可能である。なお、酸化膜２１１の厚さがマスクとして用いるのには薄い場合、図６（ｂ）の工程の前に、ＣＶＤにより、酸化膜２１１上に追加の酸化膜（図示せず）を形成しておくことも有効である。
【００４３】
次に、図７（ｄ）のとおり、ＢＯＸ層１２を選択的にエッチング除去する。具体的には、例えば、第２の開口部５２からフッ化水素（ＨＦ）系の薬液又はフッ酸の蒸気等を注入し、シリコン酸化膜を選択的にエッチングする。薬液又は蒸気等は、開口部５２の底部からＢＯＸ層１２をエッチングし、さらに、横方向にＢＯＸ層１２をエッチングしながら進行し、最終的に全てのＢＯＸ層１２を除去する。ＢＯＸ層１２の消滅により、支持基板１１が分離される。これにより、研磨を用いずに支持基板１１をＭＯＳトランジスタ等の能動素子層（活性層）１３から除去することができる。なお、この時点では活性層１３がパターニングされておらず、基板全体を覆っているため、ＢＯＸ層１２のエッチングの際に、第１の絶縁膜２２が露出して薬液等でエッチングされダメージを受けるのを防止できる。
【００４４】
次いで、図８（ｅ）のように、ＣＶＤ等により、第３の絶縁層２４（一般的には酸化膜）を形成し、活性層１３を覆う。
【００４５】
図８（ｆ）及び図９（ｇ）は、２層目のＭＯＳトランジスタのアイソレーション工程を示す。フォトリソグラフィを利用して、ＭＯＳトランジスタ等の半導体素子が形成される領域（素子領域）を覆うマスクを形成し、当該マスクを利用して第３の絶縁層２４をエッチングし、第３の開口部５３を形成する。この結果、半導体素子が形成される領域（素子領域）を覆う絶縁層２４が残る。
【００４６】
次いで、図９（ｇ）のように、残された絶縁層２４をマスクとしてドライエッチングを行い、不要な活性層１３の領域をエッチング除去する。活性層（シリコン層）を選択的にエッチングするガスを用いることにより、エッチングをゲート絶縁膜２１で停止させることができる。この工程で、各ＭＯＳトランジスタが分離され、半導体島領域１４が形成される。基板を貼り合わせた後にトランジスタ（素子領域）を分離することは、本発明の特徴のひとつである。
【００４７】
次に、図９（ｈ）に示されるように、表面平坦化とその後の配線層の形成のために、ＣＶＤ等により、全体に第４の絶縁膜２５（一般的には酸化膜）を形成する。その後、フォトリソグラフィとエッチングにより、第４の絶縁膜２５と第３の絶縁膜２４を貫通してＭＯＳトランジスタのソース／ドレイン領域に達する第４の開口部５４を形成する。
【００４８】
図１０（ｉ）では、第４の開口部５４に第２の配線４３を埋め込む。その後、ＣＭＰにより、第４の絶縁層２５の表面を平坦化する。なお、この第２の配線の材料は、導電性が高く安価なＡｌ等を使用しても良く、さらなる積層のために、接着性の高いＡｕを用いても良い。また、他の導電材料を選択しても良い。
【００４９】
以上の工程で、３次元構造集積回路が完成する。なお、２層目基板と同等の別の基板を準備し、図６ないし図１０の一連の工程を繰り返して実施することで、３層目、４層目の集積回路を積層することも可能である。
【００５０】
なお、上記実施の形態１においては、図８（ｅ）において、ＣＶＤ等により活性層１３上に第３の絶縁層２４を形成し、これをパターニングして活性層１３のエッチングの際のマスクとしたが、第３の絶縁層２４を用いることなく、直接フォトリソグラフィを行い、フォトレジスト等をマスクにして活性層１３をエッチングし、各半導体島領域（ＭＯＳトランジスタ）１４を分離することもできる。
【００５１】
（実施の形態２）
以下に、本発明の実施の形態２に基づく３次元構造集積回路の製造方法について説明する。１層目基板１と２層目基板２をそれぞれ製造する過程、及び１層目基板１と２層目基板２を接合する図６（ａ）までは、実施の形態１での製造方法と同じである。実施の形態２に係る製造方法は、実施の形態１にかかる構成と比較して、支持基板の除去方法が相違する。
【００５２】
図６（ａ）は、実施の形態２と同じく、１層目基板１と２層目基板２を張り合わせた状態を示している。
【００５３】
次に、２層目基板２の酸化膜２１１をエッチングにより全て除去する。なお、図６（ｂ）のような開口部を形成しないため、フォトリソグラフィ工程を省略することができ、工程の簡略化の観点からは、この実施の形態２の全面除去が望ましい。
【００５４】
次いで、ドライエッチング又はウエットエッチングにより、２層目基板２の支持基板１１を除去する。通常、支持基板１１はシリコン基板であるため、ＢＯＸ層１２とエッチングレートの異なるエッチャント（ドライエッチングガスであれば、ＳＦ６等、ウエットエッチングであれば、ＫＯＨ等）を用いることにより、選択エッチングが可能であり、支持基板１１を完全に除去してＢＯＸ層１２を露出させて、エッチングを止めることができる。なお、支持基板１１の除去をすべてエッチングで行う必要はなく、例えば、研磨工程を利用して支持基板１１を途中まで除去し、その後、ＢＯＸ層１２を露出させるまで選択的にエッチングを行っても良い。
【００５５】
この支持基板１１を除去した状態は、図８（ｅ）のような構造となる。ただし、図８（ｅ）において、第３の絶縁膜２４の代わりにＢＯＸ層１２が形成されている構造である。
【００５６】
図８（ｆ）及び図９（ｇ）は、２層目のＭＯＳトランジスタのアイソレーション工程を示す。フォトリソグラフィを利用して、ＭＯＳトランジスタ等の半導体素子が形成される領域（素子領域）を覆うマスクを形成し、当該マスクを利用してＢＯＸ層１２をエッチングし、第３の開口部５３を形成する。このとき、半導体素子が形成される領域を覆うＢＯＸ層１２が残る。なお、ＢＯＸ層１２の厚さが後のエッチングマスク層として薄すぎる場合は、フォトリソグラフィの前に、ＢＯＸ層の上に第３の絶縁層２４を追加的に形成し、ＢＯＸ層１２と追加された第３の絶縁層２４とを一体の絶縁層として扱っても良い。
【００５７】
その後は、図９（ｇ）と同様に、残されたＢＯＸ層１２をマスクとしてドライエッチングを行い、活性層１３をエッチングする。活性層（シリコン層）を選択的にエッチングするガスを用いることにより、エッチングをゲート絶縁膜２１で停止させることができる。この工程で、各ＭＯＳトランジスタが分離され、半導体島領域１４が形成される。
【００５８】
次に、図９（ｈ）に示されるように、表面平坦化とその後の配線層の形成のために、ＣＶＤ等により、全体に第４の絶縁膜２５（一般的には酸化膜）を形成する。その後、フォトリソグラフィとエッチングにより、第４の絶縁膜２５とＢＯＸ層１２（図では絶縁膜２４として記載されている）を貫通してＭＯＳトランジスタのソース／ドレイン領域に達する第４の開口部５４を形成する。
【００５９】
図９（ｉ）では、第４の開口部５４に第２の配線４３を埋め込む。その後、ＣＭＰにより、第４の絶縁層２５の表面を平坦化する。なお、この第２の配線の材料は、導電性が高く安価なＡｌ等を使用しても良く、さらなる積層のために、接着性の高いＡｕを用いても良い。また、他の導電材料を選択しても良い。
【００６０】
以上の工程で、３次元構造集積回路が完成する。なお、一連の工程を連続して実施することで、３層以上の集積も可能である。
【００６１】
このように実施の形態２にかかる製造方法によれば、工程を簡略化することができる。
【００６２】
実施の形態１及び２の３次元構造集積回路の製造方法は、ｎ層（ｎは整数）まで形成された３次元構造集積回路の基板上に、ｎ＋１層目回路層を積層する工程に一般化できることは明らかである。
【００６３】
本発明を諸図面や実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。従って、これらの変形や修正は本発明の範囲に含まれることに留意されたい。例えば、各工程は論理的に矛盾しないように１つに組み合わせたり、或いは複数の工程に分割したりすることが可能である。
【符号の説明】
【００６４】
１      １層目基板
２      ２層目基板
１１    支持基板
１２    ＢＯＸ層
１３    活性層
１４    半導体島領域（素子領域）
２１    ゲート絶縁膜
２１１  酸化膜
２２    第１の絶縁膜
２３    第２の絶縁膜
２４    第３の絶縁膜
２５    第４の絶縁膜
３１    ゲート電極
３２    ソース／ドレイン
４１    第１の配線
４２    接合電極
４３    第２の配線
５１    第１の開口部
５２    第２の開口部
５３    第３の開口部
５４    第４の開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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