(57)【要約】      （修正有）【課題】スタックされた複数のダイを備える装置（スタック型デバイス）内の欠陥セルを置換する方法を提供する。【解決手段】第１のセルを含む第１のダイと、第２のセルを含む第２のダイと、を備える。第１のダイは、第２のダイと共にスタック内に配列されている。第１および第２のダイは、第１および第２のセルの中の欠陥セルを予備セルで置換するように構成されており、また、第１および第２のダイの各々は、受信アドレスが欠陥セルのアドレスに一致するかどうかを決定するように構成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１のセルを含む第１のダイと、
第２のセルを含む第２のダイと、
を備える装置であって、
前記第１のダイは、前記第２のダイと共にスタック内に配列され、前記第１および第２のダイは、前記第１および第２のセルの中の欠陥セルを予備セルで置換するように構成されており、前記第１および第２のダイの各々は、受信アドレスが前記欠陥セルのアドレスに一致するかどうかを決定するように構成されている、装置。
【請求項２】
前記欠陥セルは、前記第１のダイに位置し、前記予備セルは、前記第２のダイに位置する、請求項１に記載の装置。
【請求項３】
前記欠陥セルは、前記第１のダイに位置し、前記予備セルは、第３のダイに位置する、請求項１に記載の装置。
【請求項４】
前記予備セルと前記欠陥セルとは、互いに異なるセルタイプである、請求項１に記載の装置。
【請求項５】
前記第１および第２のダイの各々は、受信アドレスが前記欠陥セルのアドレスに一致する場合、前記予備セルへのデータの書き込みおよび前記予備セルからのデータの読み出しのうちの一方を実施するために、前記予備セルにアクセスするように構成されている、請求項１に記載の装置。
【請求項６】
前記第３のダイは、前記第１および第２のセルの中の少なくとも１つの追加の欠陥のセルを、少なくとも１つの追加の予備セルで置換するように構成されている、請求項３に記載の装置。
【請求項７】
第１のセルを有する第１のダイ、および第２のセルを有する第２のダイを含む複数のダイと、
前記第１および第２のセルの中の少なくとも１つの選択されたセルが欠陥である場合に、前記選択されたセルを置換するための予備セルと、
を備え、
前記第１および第２のダイの各々は、受信アドレスが前記欠陥セルのアドレスに一致するかどうかを決定するように構成されている、装置。
【請求項８】
前記複数のダイは、スタック内に配列され、かつ、ベースを含む集積回路パッケージ内に封止され、前記第３のダイは、前記ベースに最近接である、請求項７に記載の装置。
【請求項９】
前記第１のダイと前記第２のダイとは、互いに異なる集積回路パッケージ内に封止されている、請求項７に記載の装置。
【請求項１０】
プロセッサと、
前記プロセッサに連結されたメモリデバイスと、
を備えるシステムであって、
前記メモリデバイスは、
第１のセルを含む第１のダイと、
第２のセルを含む第２のダイと、
を含み、
前記第１のダイは、前記第２のダイと共にスタック内に配列され、前記第１および第２のダイは、前記第１および第２のセルの中の欠陥セルを予備セルで置換するように構成されており、前記第１および第２のダイの各々は、受信アドレスが前記欠陥セルのアドレスに一致するかどうかを決定するように構成されている、システム。
【請求項１１】
前記欠陥セルは、前記第１のダイに位置し、前記予備セルは、前記第２のダイに位置する、請求項１０に記載のシステム。
【請求項１２】
前記欠陥セルは、前記第１のダイに位置し、前記予備セルは、第３のダイに位置する、請求項１０に記載のシステム。
【請求項１３】
受信アドレスが第１のダイの第１のセルおよび第２のダイの第２のセルの中の欠陥セルのアドレスに一致するかどうかを、第１のダイで決定することであって、前記第１および第２のダイはスタック内に配列されている、ことと、
前記受信アドレスが前記欠陥セルの前記アドレスに一致するかどうかを、前記第２のダイで決定することと、
を含む方法。
【請求項１４】
前記欠陥セルは、前記第１のダイに位置し、前記予備セルは、前記第２のダイに位置する、請求項１３に記載の方法。
【請求項１５】
受信アドレスが前記欠陥セルのアドレスに一致するかどうかを決定するために、前記第１のダイでアドレス比較を実施することを更に含む、請求項１４に記載の方法。
【請求項１６】
前記予備セルと前記欠陥セルとは、互いに異なるセルタイプである、請求項１４に記載の方法。
【請求項１７】
前記予備セルは、前記スタック内の第３のダイに配置される、請求項１３に記載の方法。
【請求項１８】
第１のダイに位置する第１のセルの中の第１の欠陥セルを、前記第１のダイに位置する第１の予備セルで置換することと、
受信アドレスが前記第１の欠陥セルのアドレスに一致するかどうかを、前記第１のダイで決定することと、
前記第１のセルの中の第２の欠陥セルを、第２のダイに位置する第２の予備セルで置換することであって、前記第２のダイは前記第１のダイと共にスタック内に配列されている、ことと、
前記受信アドレスが前記第２の欠陥セルのアドレスに一致するかどうかを、前記第２のダイで決定することと、
を含む方法。
【請求項１９】
受信アドレスが、前記第１および第２の欠陥セルのうちの一方の欠陥セルのアドレスに一致するかどうかを決定するために、前記第１のダイでアドレス比較を実施することをさらに含む、請求項１８に記載の方法。
【請求項２０】
前記第１のセルの中の追加の欠陥セルを前記スタック内の第３のダイに位置する予備セルで置換することをさらに含む、請求項１８に記載の方法。
【請求項２１】
前記第１の予備セルは、ダイナミックランダムアクセスメモリセルタイプであり、前記第２の予備セルは、スタティックランダムアクセスメモリセルタイプである、請求項１８に記載の方法。
【請求項２２】
受信アドレスが第１のダイ内の欠陥セルのアドレスに一致するかどうかを、前記第１のダイで決定することと、
前記受信アドレスが前記第１のダイ内の前記欠陥セルの前記アドレスに一致しない場合、前記第１のダイの第１のセル内の第１のデータを読み出すことと、
前記受信アドレスが第２のダイ内の欠陥セルのアドレスに一致するかどうかを、前記第２のダイで決定することと、
前記受信アドレスが前記第２のダイ内の前記欠陥セルの前記アドレスに一致する場合、前記第２のダイの予備セル内の第２のデータを読み出すことであって、前記第２のダイ内の前記予備セルが前記第２のダイ内のセルに取って代わる、ことと、
前記第１のデータおよび前記第２のデータを、並列に第３のダイへ転送することと、
を含む方法。
【請求項２３】
前記第１のダイおよび前記第２のダイは、スタック内に配列され、かつ、同じ集積回路パッケージ内に封止されている、請求項２２に記載の方法。
【請求項２４】
前記第１のダイと前記第２のダイとは、互いに異なる集積回路パッケージ内に封止されている、請求項２２に記載の方法。
【請求項２５】
受信アドレスが第１のダイ内の欠陥セルのアドレスに一致するかどうかを、前記第１のダイで決定することと、
前記受信アドレスが前記第１のダイ内の前記欠陥セルの前記アドレスに一致しない場合、前記第１のダイの第１のセル内の第１のデータを読み出すことと、
前記受信アドレスが第２のダイ内の欠陥セルのアドレスに一致するかどうかを、前記第２のダイで決定することと、
前記受信アドレスが前記第２のダイ内の前記欠陥セルの前記アドレスに一致する場合、前記第２のダイの予備セル内の第２のデータを読み出すことであって、前記第２のダイ内の前記予備セルが前記第１のダイのセルに取って代わる、ことと、
前記第１のデータおよび前記第２のデータを、第３のダイへ転送することと、
を含む方法。
【請求項２６】
前記第１のデータと第２のデータとは、互いに異なるタイミングで前記第３のダイへ転送される、請求項２５に記載の方法。
【請求項２７】
前記第１のダイと、前記第２のダイと、前記第３のダイとは、同じ集積回路パッケージ内のスタック内に配置されている、請求項２５に記載の方法。
【請求項２８】
前記第１のダイと、前記第２のダイと、前記第３のダイとは、互いに異なる集積回路パッケージ内に配置されている、請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタックされた複数のダイを備える装置（スタック型デバイス）、及びその補修のための方法に関する。
【背景技術】
【０００２】
コンピュータならびに、例えば、テレビ、デジタルカメラ、および携帯電話等の他の電子製品は、しばしば、データおよび他の情報を記憶するように、メモリセルを有するメモリデバイスを使用する。メモリデバイスは通常、メモリセルが形成される半導体ダイを含む。一部のメモリデバイスは、デバイスが使用可能な状態を保つために、デバイス内の欠陥メモリセルを置換するための予備メモリセルを含むことができる。一部のメモリデバイスは、複数のダイを含むことができる。
【０００３】
なお、特許文献１には、半導体メモリ素子のエラー領域を避けて記憶空間を再配置する発明が記載されている。また、特許文献２〜４には、任意のメモリブロックの欠陥ビットを、他のメモリブロックの冗長ワード線で置換する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−９６０８１号公報
【特許文献２】特開平５−１９８１９９号公報
【特許文献３】特開平５−２５８５９１号公報
【特許文献４】特開平５−２９０５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したメモリデバイスにおいて、複数のダイの中の欠陥メモリセルに対応することは課題をもたらし得る。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明は、以下に述べるような特徴を有している。
本発明の第１の態様に係る装置は、第１のセルを含む第１のダイと、第２のセルを含む第２のダイと、を備える装置であって、前記第１のダイは、前記第２のダイと共にスタック内に配列され、前記第１および第２のダイは、前記第１および第２のセルの中の欠陥セルを予備セルで置換するように構成されており、前記第１および第２のダイの各々は、受信アドレスが前記欠陥セルのアドレスに一致するかどうかを決定するように構成されている、ことを特徴とする。
【０００７】
本発明の第２の態様に係る装置は、第１のセルを有する第１のダイ、および第２のセルを有する第２のダイを含む複数のダイと、前記第１および第２のセルの中の少なくとも１つの選択されたセルが欠陥である場合に、前記選択されたセルを置換するための予備セルと、を備え、前記第１および第２のダイの各々は、受信アドレスが前記欠陥セルのアドレスに一致するかどうかを決定するように構成されている、ことを特徴とする。
【０００８】
本発明の第３の態様に係るシステムは、プロセッサと、前記プロセッサに連結されたメモリデバイスと、を備えるシステムであって、前記メモリデバイスは、第１のセルを含む第１のダイと、第２のセルを含む第２のダイと、を含み、前記第１のダイは、前記第２のダイと共にスタック内に配列され、前記第１および第２のダイは、前記第１および第２のセルの中の欠陥セルを予備セルで置換するように構成されており、前記第１および第２のダイの各々は、受信アドレスが前記欠陥セルのアドレスに一致するかどうかを決定するように構成されている、ことを特徴とする。
【０００９】
本発明の第４の態様に係る方法は、受信アドレスが第１のダイの第１のセルおよび第２のダイの第２のセルの中の欠陥セルのアドレスに一致するかどうかを、第１のダイで決定することであって、前記第１および第２のダイはスタック内に配列されている、ことと、前記受信アドレスが前記欠陥セルの前記アドレスに一致するかどうかを、前記第２のダイで決定することと、を含む、ことを特徴とする。
【００１０】
本発明の第５の態様に係る方法は、第１のダイに位置する第１のセルの中の第１の欠陥セルを、前記第１のダイに位置する第１の予備セルで置換することと、受信アドレスが前記第１の欠陥セルのアドレスに一致するかどうかを、前記第１のダイで決定することと、前記第１のセルの中の第２の欠陥セルを、第２のダイに位置する第２の予備セルで置換することであって、前記第２のダイは前記第１のダイと共にスタック内に配列されている、ことと、前記受信アドレスが前記第２の欠陥セルのアドレスに一致するかどうかを、前記第２のダイで決定することと、を含む、ことを特徴とする。
【００１１】
本発明の第６の態様に係る方法は、受信アドレスが第１のダイ内の欠陥セルのアドレスに一致するかどうかを、前記第１のダイで決定することと、前記受信アドレスが前記第１のダイ内の前記欠陥セルの前記アドレスに一致しない場合、前記第１のダイの第１のセル内の第１のデータを読み出すことと、前記受信アドレスが第２のダイ内の欠陥セルのアドレスに一致するかどうかを、前記第２のダイで決定することと、前記受信アドレスが前記第２のダイ内の前記欠陥セルの前記アドレスに一致する場合、前記第２のダイの予備セル内の第２のデータを読み出すことであって、前記第２のダイ内の前記予備セルが前記第２のダイ内のセルに取って代わる、ことと、前記第１のデータおよび前記第２のデータを、並列に第３のダイへ転送することと、を含む、ことを特徴とする。
【００１２】
本発明の第７の態様に係る方法は、受信アドレスが第１のダイ内の欠陥セルのアドレスに一致するかどうかを、前記第１のダイで決定することと、前記受信アドレスが前記第１のダイ内の前記欠陥セルの前記アドレスに一致しない場合、前記第１のダイの第１のセル内の第１のデータを読み出すことと、前記受信アドレスが第２のダイ内の欠陥セルのアドレスに一致するかどうかを、前記第２のダイで決定することと、前記受信アドレスが前記第２のダイ内の前記欠陥セルの前記アドレスに一致する場合、前記第２のダイの予備セル内の第２のデータを読み出すことであって、前記第２のダイ内の前記予備セルが前記第１のダイのセルに取って代わる、ことと、前記第１のデータおよび前記第２のデータを、第３のダイへ転送することと、を含む、ことを特徴とする。
【００１３】
本発明の第８の態様に係る装置は、第１のセルタイプの第１のセルを含む第１のダイと、前記第１のセルタイプの第２のセルを含む第２のダイと、前記第１および第２のダイと共にスタック内に配列され、第２のセルタイプの第３のセルを含む第３のダイであって、前記第１のダイは、前記第１のセルの中の第１の欠陥セルを前記第２および第３のセルのうちの１つで置換するように構成され、前記第２のダイは、前記第２のセルの中の第２の欠陥セルを前記第１および第３のセルのうちの１つで置換するように構成される、第３のダイと、を備える、ことを特徴とする。ここで、前記第１のセルタイプは、ダイナミックランダムアクセスメモリセルタイプであってよく、前記第２のセルタイプは、スタティックランダムアクセスメモリセルタイプであってよい。前記第１、第２、および第３のダイの中で、前記第１および第２のダイだけが、受信アドレスが前記第１および第２の欠陥セルのうちの少なくとも一方の欠陥セルのアドレスに一致するかどうかを決定するように構成されていてもよい。前記第１、第２、および第３のダイの中で、前記第１および第２のダイだけが、前記受信アドレスが前記欠陥セルの前記アドレスに一致する場合、前記第３のセルのうちの少なくとも１つのセルへのデータの書き込みおよび前記第３のセルのうちの少なくとも１つのセルからのデータの読み出しのうちの１つを実施するために、前記第３のセルにアクセスするように構成されていてもよい。前記スタック内に少なくとも１つの追加のダイをさらに含んでいてもよい。
【００１４】
本発明の第９の態様に係る装置は、欠陥セルを含む第１のダイと、前記第１のダイに連結され、かつ、前記第１のダイおよび前記第２のダイへのデータの転送、並びに、前記第１のダイおよび前記第２のダイからのデータの転送を制御するための制御回路を含む、第２のダイであって、前記欠陥セルは、前記第１のダイおよび前記第２のダイのうちの一方のダイの別のセルによって置換されず、前記欠陥セルは、前記制御回路が稼動中である時に前記第１のダイ内に残る、第２のダイと、を備える、ことを特徴とする。ここで、前記第１のダイおよび前記第２のダイは、スタック内に配列され、かつ、同じ集積回路パッケージ内に封止されていてもよい。前記第１および第２のダイに連結される少なくとも１つの追加のダイをさらに備えていてもよい。前記第１のダイは、第１の集積回路パッケージ内に封止されていてもよく、前記第２のダイは、第２の集積回路パッケージ内に封止されていてもよい。
【図面の簡単な説明】
【００１５】
【図１】本発明の多様な実施形態に従う、スタック内に配列されるダイを含むＩＣパッケージの部分断面図を示す。
【図２】本発明の多様な実施形態に従うスタック型デバイスを示す模式図である。
【図３】本発明の多様な実施形態に従う、再マッピングの前および後の図２のスタック型デバイスのメモリアドレス空間を示す図である。
【図４】本発明の多様な実施形態に従う、インターフェースダイを含むスタック型デバイスを示す模式図である。
【図５】本発明の多様な実施形態に従う、補修装置および比較回路を有するダイを含むスタック型デバイスを示す模式図である。
【図６】本発明の多様な実施形態に従うＩＣパッケージを含む装置を示す。
【図７】本発明の多様な実施形態に従う、欠陥セルを置換する方法、およびスタック型デバイスのメモリアドレス空間を体系化する方法を示す流れ図である。
【図８】本発明の多様な実施形態に従うシステムを示す。
【発明を実施するための形態】
【００１６】
図１は、本発明の多様な実施形態に従う、スタック内に配列されるダイ１０１、１０２、１０３、および１０４を含むＩＣパッケージ１００の部分断面図を示す。ダイ１０１、１０２、１０３、および１０４の各々は、回路１１１、１１２、１１３、および１１４が形成される、半導体ベースの材料（例えば、シリコン）を含むことができる。回路１１１、１１２、１１３、および１１４のうちの１つ以上は、記憶機能（例えば、メモリデバイスの機能）および論理機能（例えば、メモリコントローラまたはプロセッサの機能）を実施するように動作することができる。ＩＣパッケージ１００は、ダイ１０１、１０２、１０３、および１０４への通信およびこれらからの通信を可能にするために、導電パス１１５および１１６、ならびに導体素子（例えば、はんだ）１１７を含むことができる。図１に示されるように、ＩＣパッケージ１００の導電パスのうちの一部（例えば、導電パス１１５）は、ダイを介してビア１１８（スルーホールとも呼ばれる場合がある）内に入ることができ、一部の他の導電パス（例えば、導電パス１１６）は、部分的にのみダイに入ることができる。導電パス１１５は、ダイ内に形成され、ダイの片面からダイの別の面へ延在されるビア１１８の内部に充填される、導体材料１１９を含むことができる。
【００１７】
ＩＣパッケージ１００はまた、ベース１９０およびエンクロージャ１０５も含むことができ、エンクロージャ１０５の内部１０６は、エポキシベースの成形材料等の絶縁材料で充填されてもよい。ベース１９０は、ダイ１０１、１０２、１０３、および１０４と、メモリコントローラおよびプロセッサ等の外部デバイスとの間の通信のためにダイ１０１、１０２、１０３、および１０４と導体素子１９９との間の電気的接続を提供するように、導体素子１９９ならびに導電パス１１５および１１６に連結される導電パス（図１には図示せず）を含むことができる。ベース１９０は、無機（例えば、セラミック）回路基板または有機回路基板を含むことができる。有機回路基板としては、多層ビスマレイミドトリアジン（ＢＴ）回路基板が挙げられる。図１は、球形状を有する導体素子１９９を一例として示す。導体素子１９９は、しかしながら、ピン形状、四角形状等の他の形状を含むことができる。
【００１８】
図１に示されるように、ダイの中で、ダイ１０４は、ベース１９０の最近接に配置されてもよく、ＩＣパッケージ１００と他の外部デバイスとの間のインターフェース通信を提供するためのインターフェースダイと呼ばれてもよい。回路１１４は、ＩＣパッケージ１００内の少なくともいくつかの操作を制御し、かつ導体素子１９９を介してＩＣパッケージ１００と他の外部デバイスとの間で情報（例えば、信号）を交換するためのコンポーネントを含むことができる。
【００１９】
ダイ１０１、１０２、１０３、および１０４は、図２から図５を参照して以下に説明されるダイを含むことができる。
【００２０】
図２は、本発明の多様な実施形態に従うスタック型デバイス２００を示す模式図である。スタック型デバイス２００は、ダイ２０１、２０２、２０３、および２０４を含むことができ、図１のダイ１０１、１０２、１０３、および１０４に類似または同一のスタック内に配列されてもよい。図２に示されるように、ダイ２０４は、インターフェースダイ２０４と呼ばれてもよい。ダイ２０１、２０２、および２０３は、ダイ２０１、２０２、および２０３に関する操作を制御するように、ローカル制御回路２１１、２１２、および２１３をそれぞれ含むことができる。例えば、これらのローカル制御回路は、セル２２１、２２２、および２２３にそれぞれアクセスして、これらのセルへデータを書き込むため、あるいはこれらのセルからのデータを読み取るために、ライン（例えば、アドレスバス）２０６上の信号（例えば、アドレス信号）に応答することができる。ダイ２０１、２０２、２０３、２０４は、セル２２１、２２２、２２３、および２２４へデータを転送、およびこれらからデータを転送するために、入力／出力（Ｉ／Ｏ）回路２５１、２５２、２５３、および２５４をそれぞれ含むことができる。インターフェースダイ２０４は、ライン（例えば、制御ライン）２０８から制御情報を受信して、インターフェースダイ２０４およびスタック型デバイス２００の操作を制御するために、インターフェース制御回路２１４を含むことができる。インターフェースダイ２０４はまた、ライン（例えば、データバス）２０７を介して、スタック型デバイス２００へデータを転送、およびこれからデータを転送するために、インターフェースＩ／Ｏ２５５も含むことができる。
【００２１】
図２は、４つのダイを有するスタック型デバイス２００の一例を示す。しかしながら、スタック型デバイス２００のダイの数は変えることができる。
セル２２１、２２２、２２３、および２２４は、欠陥のないセル、欠陥セル、および予備セルを含むことができる。欠陥のないセルのうちのいくつかは、製造中または製造後に欠陥セルになる場合がある。しかしながら、図２は、簡素化のために「セル」だけを表示する。ここでの説明において、「欠陥」セルは、「欠陥」だと考えられるセルが実際に欠陥であるかどうかに関わらず、実際に欠陥があるセルおよび「欠陥」だと考えられているセルの両方を含むことができる。
【００２２】
図２において、ダイ２０１、２０２、および２０３のうちの各々は、セル２２１、２２２、２２３、および２２４の中の欠陥のないセルに、または予備セルのうちの１つ以上が１つ以上の欠陥セルを置換するために使用されている場合はセル２２１、２２２、２２３、および２２４の中の欠陥のないセルおよび予備セルの両方に情報を記憶するために、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス等のメモリデバイスの機能を含むことができる。セル２２１、２２２、２２３、および２２４は、ＤＲＡＭセルおよびスタティックランダムアクセスメモリ（ＳＲＡＭ）セル等の同一または異なるセルタイプを含むことができる。例えば、セル２２１、２２２、２２３、および２２４は、ＤＲＡＭセルを含むことができる。別の例において、セル２２１、２２２、および２２３は、ＤＲＡＭセルを含むことができ、セル２２４は、ＳＲＡＭセル、消去可能なプログラム可能読み取り専用メモリ（ＥＰＲＯＭ）セル、電気的に消去可能なプログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）セル、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル、または他のタイプのメモリセルを含むことができる。
【００２３】
各ダイにおいて、ダイがスタック型デバイス２００内に配列される前に発見される欠陥セルは、予備セルによって置換されていてもよい。このため、スタック型デバイス２００内で使用可能なセルとしては、欠陥のないセルおよび欠陥セルを置換するために使用されている予備セルの両方が挙げられる。いくつかの予備セルは使用されなくてもよい。場合によっては、スタック型デバイス２００は、セル２２４を省くことができる。
【００２４】
上記のように、スタック型デバイス２００は、欠陥セルを置換するための予備セルを含むことができる。代替として、スタック型デバイス２００は、セル２２１、２２２、２２３、および２２４は、欠陥のないセルおよび欠陥セルだけを含むことができるように、またはセル２２４が省かれ、セル２２１、２２２、および２２３は、欠陥のないセルおよび欠陥セルだけを含むことができるように、予備セルを全く含まなくてもよい。代替のスタック型デバイスにおいて、欠陥セル（存在する場合）は、予備セルによって置換されず、スタック型デバイスは、廃棄されない。欠陥セル（存在する場合）は、スタック型デバイス２００が稼動中である時はスタック型デバイス内に残る。このため、代替のスタック型デバイスは、セル２２１、２２２、２２３、および２２４のうちのいくつかが欠陥である場合には、削減された記憶容量を有する可能性がある。例えば、代替のスタック型デバイスが、セル２２１、２２２、２２３、および２２４のいずれも欠陥ではない時に「Ｘ」バイトの最大記憶容量を有する場合、最大記憶容量は、Ｘ−Ｄ１（ＸからＤ１を引く）バイトに削減されてもよく、ここで「Ｄ１」は、欠陥セルが欠陥ではなかった場合に記憶することができるデータのバイト数に相当する。この例において、ＸおよびＤ１は実数である。
【００２５】
代替のスタック型デバイスは、削減された記憶容量を有する可能性があるが、代替のスタック型デバイスを製造する際の歩留（例えば、ウェーハあたりのダイ）は、向上することができる。例えば、欠陥セルは置換されないため、欠陥セルを置換するために通常使用される予備セルは、ダイから排除されてもよい。ダイから予備セルを排除することによって、ダイのサイズを削減することができる。したがって、歩留を向上することができる。
【００２６】
上記の代替のスタック型デバイスにおいて、予備セルは全く含まれないが、１つのダイからのいずれの欠陥セルも、依然として、同じダイから、または１つ以上の他のダイからの欠陥のないセルによって置換されてもよい。
【００２７】
スタック型デバイス２００の別の構成において、ダイ２０１、２０２、および２０３のいずれも予備セルを含まなくてもよく、ダイ２０４だけが予備セルを含むことができる。この構成において、ダイ２０４の予備セルは、ダイ２０１、２０２、２０３のうちの１つ以上の欠陥セルの一部または全てを置換することができる。この構成におけるスタック型デバイス２００の最大記憶容量（例えば、「Ｙ」バイト）は、ダイ２０４の予備セルの数がスタック型デバイス内の全ての欠陥セルを置換するために十分である場合、最大レベルのままであってもよい。しかしながら、ダイ２０４の予備セルの数がダイ２０１、２０２、および２０３の全ての欠陥セルを置換するために不十分である場合、スタック型デバイス２００の最大記憶容量、例えば、Ｙバイトは、Ｙ−Ｄ２（ＹからＤ２を引く）バイトに削減されてもよく、ここで「Ｄ２」は、欠陥セルが、欠陥ではなかった場合に記憶することができるデータのバイト数に相当する。この例において、ＹおよびＤ２は実数である。
【００２８】
さらなる構成のスタック型デバイス２００において、予備セルは、少なくとも１つのダイ、しかし全てのダイ２０１、２０２、２０３、および２０４よりも少ないダイに含まれてもよい。例えば、予備セルは、スタック型デバイス内の任意のダイの欠陥セルを置換するために、ダイ２０３だけに、またはダイ２０３およびダイ２０４だけに含まれてもよい。この構成におけるスタック型デバイス２００の最大記憶容量（例えば、「Ｚ」バイト）は、予備セルの数がスタック型デバイス内の全ての欠陥セルを置換するために十分である場合、最大レベルのままであってもよい。しかしながら、予備セルの数がスタック型デバイスの全ての欠陥セルを置換するために不十分である場合、スタック型デバイスの最大記憶容量、例えば、Ｚバイトは、Ｚ−Ｄ３（ＺからＤ３を引く）バイトに削減されてもよく、ここで「Ｄ３」は、欠陥セルが欠陥ではなかった場合に記憶することができるデータのバイト数に相当する。この例において、ＺおよびＤ３は実数である。
【００２９】
スタック型デバイス２００は、スタック型デバイス２００のメモリアドレス空間２１５内のアドレスを、セル２２１、２２２、および２２３の中の利用可能なセルにマッピングすることができる。メモリアドレス空間２１５は、スタック型デバイス２００によって、あるいはメモリコントローラまたはプロセッサ等の別のデバイスによって、使用され得る全ての利用可能なセルのアドレスを含むことができる。このため、メモリアドレス空間２１５は、論理的エンティティであり、セル２２１、２２２、および２２３は物理的エンティティである。例えば、セル２２１、２２２、および２２３が、使用可能な８つのセルを有する場合、メモリアドレス空間２１５は、これらの８つのセルにマッピングされるアドレス０００、００１、０１０、０１１、１００、１０１、１１０、および１１１を含むことができる。代替として、スタック型デバイス２００は、メモリアドレス空間２１５内のアドレスを、セル２２１、２２２、２２３、および２２４の中の利用可能なセルにマッピングすることができる。ここでの例は８つのセルを使用して、メモリアドレス空間と物理的セルとの間の関係を説明する一助とする。しかしながら、スタック型デバイス２００は、多数のセル、例えば、何百万または何十億のセルを有することができる。
【００３０】
メモリアドレス空間２１５は、連続的なメモリアドレス空間であってもよい。例えば、アドレス空間２１５は、８つのメモリセルに対応する０００、００１、０１０、０１１、１００、１０１、１１０、および１１１等の連続的なアドレスを備える連続的なアドレス空間を含むことができる。この例において示されるように、アドレス空間２１５は、値０００から値１１１までに不連続のアドレスを全く含まず、これらの連続的なアドレスに対応する全ての８つのセルが使用可能であることを示す。しかしながら、メモリアドレス空間２１５は、一部の状況においては非連続的であってもよい。例えば、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列された後、セル２２１、２２２、および２２３の中の１つ以上のセルは、スタック型デバイス２００の追加の試験中に欠陥であることが発見されてもよい。この状況における１つまたは複数の欠陥セルは、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列される前に発見されていた欠陥セルとは異なる、新しい欠陥セルを含むことがある。
【００３１】
新しい欠陥セルが発見される時、スタック型デバイス２００は、欠陥セルを予備セルで置換するように決定することができるが、利用可能な予備セルをそれ以上有さない場合がある。反対に、スタック型デバイス２００は、予備セルを含むが、欠陥セルを利用可能な予備セルで置換することを省略するように決定することもできる。代替として、上記のように、スタック型デバイス２００は予備セルを全く含まなくてもよい。このため、スタック型デバイス２００は、予備セルを有さない時に欠陥セルを置換することを省略することもできる。これらの状況のうちのいずれにおいても、スタック型デバイス２００は、欠陥セルを特定するためにインターフェースダイ２０４を使用することができ、事前にセル２２１、２２２、２２３、および２２４にマッピングされていたメモリアドレス空間２１５を好適に体系化する。インターフェースダイ２０４は、セル２２１、２２２、２２３、および２２４の中の少なくとも１つのセルが欠陥セルとして特定される時、メモリアドレス空間２１５をアドレス可能メモリアドレス空間部分およびアドレス不可能メモリアドレス空間部分に体系化（編成）することができる。アドレス可能メモリアドレス空間部分は、使用可能である、スタック型デバイス２００のセルにマッピングされた全てのアドレスを含むことができる。アドレス不可能メモリアドレス空間部分は、使用不可能である、スタック型デバイス２００のセル（例えば、欠陥セル）にマッピングされた全てのアドレスを含むことができる。新しい欠陥セルが発見された後にスタック型デバイス２００内のメモリアドレス空間２１５を体系化（編成）することは、メモリアドレス空間２１５を再マッピングすることを含む。
【００３２】
図３は、本発明の多様な実施形態に従い、再マッピングの前および後のスタック型デバイス２００のメモリアドレス空間２１５を示す図である。図３において、セル２９０は、図２のセル２２１、２２２、２２３、および２２４の組み合わせを表す。図３のメモリアドレス空間２１５は、再マッピング前に、図２のスタック型デバイス２００のメモリアドレス空間を表し、メモリアドレス空間２１５のアドレスは、セル２９０にマッピングされる（図３の矢印３６１によって示される）。再マッピング前に、セル２９０は、欠陥のないセルおよび欠陥セルを含むことができ、欠陥セルは、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００に配列された後に発見されている。図３のメモリアドレス空間２１５は、再マッピング後に、図２のスタック型デバイス２００のメモリアドレス空間２１５を表し、メモリアドレス空間２１５のアドレスは、メモリアドレス空間２１５が、アドレス可能メモリアドレス空間部分３４１およびアドレス不可能メモリアドレス空間部分３４２に体系化（編成）されるように、セル２９０に再マッピングされる（図３の矢印３６２によって示される）。
【００３３】
図３に示されるように、再マッピング後に、アドレス可能メモリアドレス空間部分３４１内のアドレスは、セル２９０の中の欠陥のないセルに再マッピングされてもよく、アドレス不可能メモリアドレス空間部分３４２内のアドレスは、セル２９０の中の１つ以上の欠陥セルに再マッピングされてもよい。例えば、再マッピングの前に、スタック型デバイス２００は、アドレス３３３をセル３４３へ、アドレス３３５をセル３４５へマッピングすることができる。セル３４３および３４５は、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列される前は欠陥がないかもしれない。しかしながら、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列された後、セル３４３および３４５は欠陥である場合がある。このため、スタック型デバイス２００は、アドレス３３３および３３５を欠陥のない、他のセルに再マッピングすることができる。図３に示されるように、スタック型デバイス２００は、アドレス３３３を欠陥のないセル３５３のうちの１つに再マッピングし、アドレス３３５を欠陥のないセル３５５のうちの１つに再マッピングすることができる（矢印３６２により示される）。スタック型デバイス２００はまた、アドレス不可能メモリアドレス空間部分３４２内のアドレス３９８および３９９をそれぞれ、欠陥セル３４３および３４５に再マッピングすることもできる。
【００３４】
アドレス可能メモリアドレス空間部分３４１は、部分３４１内のアドレスがアドレスを飛ばすことなく、連続的なアドレス値を有するように、連続的なアドレス可能メモリアドレス空間部分を含むことができる。同様に、アドレス不可能メモリアドレス空間部分３４２は、部分３４２内のアドレスが連続的なアドレス値を有するように、連続的なアドレス不可能メモリアドレス空間部分を含むことができる。
【００３５】
アドレス可能メモリアドレス空間部分３４１は、アドレス不可能メモリアドレス空間部分３４２内のアドレスよりも高い値、または低い値のいずれかを備えるアドレスを含むことができる。例えば、部分３４２内のアドレス（例えば、３９８または３９９）の各々は、部分３４１内のアドレス（例えば、３３３または３３５）の各々よりも低い値を有することができる。図３は、アドレス不可能メモリアドレス空間部分３４２内のアドレスが、アドレス可能メモリアドレス空間部分３４１内のアドレスよりも低い値を有するように、スタック型デバイス２００がメモリアドレス空間２１５を再マッピングすることができる例を示す。しかしながら、スタック型デバイス２００は、アドレス不可能メモリアドレス空間部分３４２内のアドレスが、アドレス可能メモリアドレス空間部分３４１内のアドレスよりも高い値を有するように、メモリアドレス空間２１５を再マッピングすることができる。
【００３６】
メモリアドレス空間２１５の再マッピング後、スタック型デバイス２００は、アドレス不可能メモリアドレス空間部分３４２内のアドレスを無効にすることができる。例えば、スタック型デバイス２００は、アドレス不可能メモリアドレス空間部分３４２内のアドレスを、スタック型デバイス２００内のコンポーネントまたはスタック型デバイス２００に対して外部のデバイスには利用不可能にすることができる。スタック型デバイス２００は、メモリコントローラまたはプロセッサ等の外部デバイスからアドレス不可能メモリアドレス空間部分３４２内のアドレスをマスクし、アドレス可能メモリアドレス空間部分３４１内のアドレスだけを外部デバイスに提供するように、インターフェースダイ２０４を使用することができる。スタック型デバイス２００は、スタック型デバイスの電源投入時の期間中等、初期化中に、アドレス可能メモリアドレス空間部分３４１内のアドレスを外部デバイスに提供することができる。代替として、スタック型デバイス２００および外部デバイスは、外部デバイスが代替再マッピングを要求する場合、スタック型デバイス２００がメモリアドレス空間２１５内のアドレスの代替再マッピングを外部デバイスに提供することができるように、（例えば、初期化中に）相互に通信することができる。代替再マッピングは、非連続的なアドレス可能メモリアドレス空間部分を含むことができ、スタック型デバイス２００および外部デバイスは相互に認識することができる。例えば、代替再マッピングにおいて、外部デバイスは、利用可能なセルに再マッピングされたアドレスが、メモリアドレス空間２１５内の複数のアドレス可能メモリアドレス下位部分に区分されてもよいように、メモリアドレス空間２１５を再マッピングするように、スタック型デバイス２００に要求することができる。
【００３７】
図２および図３を参照する上記の説明は、スタック型デバイス２００のセル２２１、２２２、２２３、および２２４は、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列された後に発見される欠陥セルを置換するために利用可能な予備セルをそれ以上含まないことを想定する。上記の説明はまた、スタック型デバイス２００は、１つ以上の利用可能な予備セルを含むが、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列された後、発見される欠陥セルを置換することを省略するように決定することを想定する。上記の説明はさらに、スタック型デバイス２００が、欠陥セルを置換するための予備セルを全く含まなくてもよいことを想定する。
【００３８】
上記のように、アドレス可能メモリアドレス空間部分は、使用可能である、スタック型デバイス２００のセルにマッピングされた全てのアドレスを含むことができる。アドレス不可能メモリアドレス空間部分は、使用には利用不可能である、スタック型デバイス２００のセル（例えば、欠陥セル）にマッピングされた全てのアドレスを含むことができる。このため、図３に示されるように、メモリアドレス空間２１５のアドレス可能メモリアドレス部分のサイズ（再マッピングの前または後のいずれか）は、アドレス不可能メモリアドレス空間部分３４２等のアドレス不可能メモリアドレス空間部分の分だけ削減されてもよい。
【００３９】
図２を参照する上記のように、スタック型デバイス２００は、Ｘバイト、Ｙバイト、およびＺバイトの最大記憶容量、および欠陥セルが存在する際のＸ−Ｄ１、Ｙ−Ｄ２、およびＺ−Ｄ３の削減された記憶容量に関連する多様な構成を含むことができる。図３において、アドレス不可能メモリアドレス空間部分３４２は、欠陥セルがまだ欠陥ではなかった場合のＤ１バイト、Ｄ２バイト、またはＤ３バイトのデータを記憶することができる欠陥セルのアドレスを表すことができる。アドレス可能メモリアドレス空間部分３４１は、Ｘ−Ｄ１バイト、Ｙ−Ｄ２、またはＺ−Ｄ３バイトのデータを記憶することができる、欠陥のないセルのアドレスを表すことができる。
【００４０】
しかしながら、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列された後に欠陥セルが発見され、さらにスタック型デバイス２００が利用可能な予備セルを有し、欠陥セルを利用可能な予備セルで置換するように決定する場合、メモリアドレス空間２１５のアドレス可能メモリアドレス部分のサイズは、最大のメモリアドレス空間のままであってもよい。以下の説明は、図２のスタック型デバイス等、スタック型デバイスのダイがスタック内に配列された後に欠陥セルが発見された時、スタック型デバイス内の欠陥セルを置換する多様な技法を説明する。以下に説明される欠陥セルを置換する多様な技法は、しかしながら、ダイがスタック内に配列される前に欠陥セルが発見されるが、予備セルによって置換されていない時に、欠陥セルを置換するためにも使用されてもよい。
【００４１】
図４は、本発明の多様な実施形態に従う、インターフェースダイ４０４を含むスタック型デバイス４００を示す模式図である。スタック型デバイス４００はまた、インターフェースダイ４０４を備えるスタック内に配列されるダイ４０１、４０２、４０３を含むことができる。スタック型デバイス４００はまた、図４に示されるようなそれぞれのダイに配置される、欠陥のないセル４２１、４２２、および４２３、欠陥セル４３１、４３２、および４３３、予備セル４４１、４４２、４４３、および４４４、ならびにＩ／Ｏ回路４５１、４５２、４５３、および４５４、ならびにインターフェースＩ／Ｏ４５５等のコンポーネントも含むことができる。
【００４２】
スタック型デバイス４００は、スタック型デバイス４００にアドレスを転送するためのライン４０６と、欠陥のないセル４２１、４２２、および４２３、ならびに予備セル４４１、４４２、４４３、および４４４へ、およびこれらからデータを転送するためのライン４０７と、インターフェース制御回路４６１へ、およびこれから制御情報を転送するためのライン４０８とを含むことができる。ライン４０６、４０７、および４０８は、アドレスバスと、データバスと、制御バスとをそれぞれ含むことができる。スタック型デバイス４００はまた、他の回路と、欠陥のないセル４２１、４２２、および４２３を予備セル４４１、４４２、４４３、および４４４に通信するための接続とを含むことができるが、本明細書に示される実施形態に集中するために図４には図示されない。
【００４３】
ダイ４０１、４０２、および４０３の各々は、欠陥のないセル４２１、４２２、および４２３、またはこれらの予備セルのうちの１つ以上が１つ以上の欠陥セル４３１、４３２、および４３３を置換するために使用されている場合は、欠陥のないセル４２１、４２２、および４２３ならびに予備セル４４１、４４２、４４３、および４４３の両方に情報を保管するようにメモリデバイス（例えば、ＤＲＡＭ）の機能を含むことができる。欠陥のないセル４２１、４２２、および４２３ならびに予備セル４４１、４４２、および４４３は、ＤＲＡＭセルを含むことができる。予備セル４４４は、ＳＲＡＭセル、ＥＰＲＯＭセル、ＥＥＰＲＯＭセル、ＭＲＡＭセル、または他のタイプのメモリセルを含むことができる。
【００４４】
スタック型デバイス４００は、特定のダイ内の欠陥セルを置換、または１つ以上の他のダイに配置される欠陥セルを置換、のいずれかのために特定のダイからの予備セルを使用することができる。例えば、スタック型デバイス４００は、欠陥セル４３１を置換、またはダイ４０２および４０３の１つ以上に配置される欠陥セルを置換のいずれかのために、ダイ４０１からの予備セル４４１を使用することができる。このため、スタック型デバイス４００において、１つのダイに配置される予備セルは、同じダイまたは異なるダイに配置される欠陥セルを置換することができる。例えば、ダイ４０１内の全ての予備セル４４１が使用されるが、ダイ４０１の欠陥セル４３１の残りの部分が予備セルによって置換されていない場合は、スタック型デバイス４００は、欠陥セル４３１の残りの部分を置換するために、１つ以上の他のダイ（４０２、４０３、および４０４）からの予備セルを使用することができる。
【００４５】
インターフェース制御回路４６１は、欠陥セルに関連するデータパスを、欠陥セルを置換するために使用される予備セルに関連するデータパスに再ルートするように、Ｉ／Ｏ回路４５１、４５２、４５３、および４５４に情報を提供することができる。スタック型デバイス４００は、欠陥セル４３１、４３２、および４３３のアドレスを記憶するために、アンチヒューズ４６３等の記憶素子を有する補修装置４６２を含むことができる。スタック型デバイス４００は、受信アドレスが欠陥セルのアドレスに一致するかどうかを決定するために、ライン４０６上の受信アドレス、例えば、アドレス信号、ＡＤＤＲを補修装置４６２内のアドレスに比較するための比較回路４６４を含むことができる。
【００４６】
受信アドレスが欠陥セルのアドレスに一致する場合、インターフェース制御回路４６１は、好適なＩ／Ｏ回路４５１、４５２、４５３、および４５４に、欠陥セルを置換する予備セルへのデータの書き込み、またはこれからのデータの読み取りを好適に行うようにさせることができる。受信アドレスが欠陥セルのアドレスに一致しない場合、インターフェース制御回路４６１は、好適なＩ／Ｏ回路４５１、４５２、４５３、および４５４に、受信アドレスに関連する欠陥のないセルへのデータの書き込みまたはこれからのデータの読み取りを好適に行うようにさせることができる。Ｉ／Ｏ回路４５１、４５２、４５３、および４５４は、受信アドレスがスタック型デバイス４００の書き込み操作に関連する場合は、予備セルへデータを書き込み、受信アドレスがスタック型デバイス４００の読み取り操作に関連する場合は、予備セルからデータを読み取ることができる。
【００４７】
図４に示されるように、スタック型デバイス４００は、インターフェースダイ４０４だけに比較回路４６４等の比較回路を配置することができる。このため、ダイ４０１、４０２、４０３、および４０４の中で、インターフェースダイ４０４だけが、受信アドレスを欠陥セルのアドレスに比較して、受信アドレスが欠陥セルのアドレスに一致するかどうかを決定するように、比較回路を有することができる。
【００４８】
代替として、スタック型デバイス４００は、比較回路４６４および補修装置４６２の少なくとも一部が、ダイ４０１、４０２、および４０３の各々に配置されるので、ダイ４０１、４０２、および４０３（インターフェースダイ４０４の代わりに）は、受信アドレスが欠陥セルのアドレスに一致するかどうかを決定するために、受信アドレスを補修装置内のアドレスと比較することができる。ダイ４０１、４０２、および４０３の各々は、比較に基づいて、予備セルにアクセスすべきかどうかを決定するための好適な操作を実施することができる。
【００４９】
スタック型デバイス４００は、ダイ４０１、４０２、４０３、および４０４内のセルにアクセスし、読み取り操作中に多様な様式でこれらのダイからライン４０７へデータを転送するように、多様な構成を含むことができる。第１の例示的構成のスタック型デバイス４００において、ダイ４０１、４０２、および４０３の各々の欠陥のないセル、欠陥セル、および予備セルは、データを転送するために同じデータパス、例えば、これらのセルとそれぞれのＩ／Ｏ回路４５１、４５２、または４５３との間の同じデータパスを含むことができる。この第１の例示的構成において、ライン４０６上の受信アドレスのうちのいずれも欠陥セルのアドレスに一致しない場合、スタック型デバイス４００は、受信アドレスの値に基づいて、選択される欠陥のないセルからデータを読み取るように、ダイ４０１、４０２、または４０３内の欠陥のないセル（例えば、セル４２１、４２２、または４２３）だけにアクセスすることができる。次いで、スタック型デバイス４００は、欠陥のないセルから読み取られたデータをライン４０７へ転送することができる。ライン４０６上の受信アドレスのうちの少なくとも１つが欠陥セルのアドレスに一致する場合、スタック型デバイス４００は、受信アドレスの値に基づいて、選択される欠陥のないセルからデータを読み取るように、ダイ４０１、４０２、または４０３内の欠陥のないセルにアクセスすることができる。欠陥のないセルにアクセス後、スタック型デバイス４００は、欠陥セルを置換する、選択される予備セルからデータを読み取るように、予備セル（例えば、セル４４１、４４２、４３３、または４４４）にもアクセスすることができる。次いで、スタック型デバイス４００は、選択される欠陥のないセルから読み取られたデータおよび選択される予備セルから読み取られたデータを組み合わせ、組み合わされたデータをさらに処理するためにライン４０７へ転送することができる。
【００５０】
第２の例示的な構成のスタック型デバイス４００において、ダイ４０１、４０２、および４０３の各々の欠陥のないセルおよび予備セルは、データを転送するために異なるデータパスを有することができる。例えば、各ダイ内の欠陥のないセルは、これらとダイのそれぞれのＩ／Ｏ回路との間の１群のデータパスを有することができ、同じダイの予備セルは、それらとダイのそれぞれのＩ／Ｏ回路との間の異なる群のデータパスを有することができる。この第２の例示的な構成において、欠陥のないセルからおよび予備セルから読み取られたデータは、同じ読み取り操作中に各ダイ内の異なる群のデータパス上で並列に（例えば、同時または実質的に同時）転送されてもよい。
【００５１】
例えば、読み取り操作中、ライン４０６上の受信アドレスのうちの少なくとも１つが欠陥セルのアドレスに一致する場合、スタック型デバイス４００は、受信アドレスの値に基づいて、選択されるダイの選択された欠陥のないセルからデータを読み取るために、選択されたダイ４０１、４０２、または４０３内の欠陥のないセル（例えば、セル４２１、４２２、または４２３）にアクセスすることができる。スタック型デバイス４００はまた、欠陥セルを置換する、選択された予備セルからデータを読み取るように、欠陥のないセルのアクセスと並列に、選択されるダイの予備セル（例えば、セル４４１、４４２、または４３３）にアクセスすることもできる。次いで、スタック型デバイス４００は、選択される欠陥のないセルから読み取られたデータおよび選択される予備セルから読み取られたデータを組み合わせ、組み合わされたデータをライン４０７へ転送することができる。
【００５２】
第２の例示的構成において、読み取り操作中に、ライン４０６上の受信アドレスのうちのいずれも欠陥セルのアドレスに一致しない場合、スタック型デバイス４００は、受信アドレスの値に基づいて、選択される欠陥のないセルからデータを読み取るように、ダイ４０１、４０２、または４０３内の欠陥のないセル（例えば、セル４２１、４２２、または４２３）だけにアクセスすることができる。次いで、スタック型デバイス４００は、欠陥のないセルから読み取られたデータをライン４０７へ転送することができる。
【００５３】
第３の例示的な構成のスタック型デバイス４００において、スタック型デバイス４００は、読み取り操作中に、１つのダイ内の欠陥のないセルから読み取られるデータおよび別のダイ内の予備セルから読み取られるデータを選択的に転送するために、多重回路を含むことができる。上記の第１および第２の構成のスタック型デバイス４００において、欠陥のないセルおよび予備セルは同じダイに配置されてもよい。本明細書における第３の例示的構成において、欠陥のないセルおよび予備セルは異なるダイに配置されてもよい。
【００５４】
第３の例の構成の読み取り操作中、ライン４０６上の受信アドレスのうちの少なくとも１つが欠陥セルのアドレスに一致する場合、スタック型デバイス４００は、受信アドレスの値に基づいて、選択された欠陥のないセルからデータを読み取るように、ダイ４０１、４０２、および４０３の中の選択されたダイ（例えば、ダイ４０１）内の欠陥のないセルにアクセスすることができる。スタック型デバイス４００はまた、選択されたダイの欠陥セルを置換する、選択された予備セルからデータを読み取るように、予備セル４４１、４４２、４４３、および４４４の中の予備セル（例えば、セル４４２）にアクセスすることもできる。スタック型デバイス４００は、選択される欠陥のないセルから読み取られるデータおよび選択される予備セルから読み取られるデータを、インターフェース制御回路４６１等のインターフェースコントローラへ選択的に転送するために多重回路を使用することができる。次いで、スタック型デバイス４００は、選択される欠陥のないセルから読み取られるデータおよび選択される予備セルから読み取られるデータを組み合わせ、組み合わされたデータをライン４０７へ転送することができる。
【００５５】
第３の例示的構成において、読み取り操作中に、ライン４０６上の受信アドレスのうちのいずれも欠陥セルのアドレスに一致しない場合、スタック型デバイス４００は、受信アドレスの値に基づいて、選択される欠陥のないセルからデータを読み取るように、ダイ４０１、４０２、または４０３内の欠陥のないセル（例えば、セル４２１、４２２、または４２３）だけにアクセスすることができる。次いで、スタック型デバイス４００は、欠陥のないセルから読み取られたデータをライン４０７へ転送することができる。
【００５６】
図５は、本発明の多様な実施形態に従う、補修装置５７１、５７２、および５７３を有するダイ５０１、５０２、および５０３と、ダイ５０１、５０２、および５０３に比較回路５９１、５９２、および５９３とを含むスタック型デバイス５００を示す模式図である。スタック型デバイス５００は、図５に示されるように、ダイ５０１、５０２、および５０３を備えるスタック内に配列されるインターフェースダイ５０４等、それぞれのダイに配置されるコンポーネントを含むことができる。スタック型デバイス５００は、欠陥のないセル５２１、５２２、および５２３と、欠陥セル５３１、５３２、および５３３と、予備セル５４１、５４２、５４３、および５４４と、Ｉ／Ｏ回路５５１、５５２、５５３、および５５４とを含むことができる。図５に示されるように、スタック型デバイス５００は、ダイ５０１、５０２、および５０３だけに補修装置５７１、５７２、および５７３ならびに比較回路５９１、５９２、および５９３を配置することができる。このように、スタック型デバイス５００において、ダイ５０１、５０２、および５０３は、インターフェースダイ５０４の代わりに、受信アドレスが欠陥セルのアドレスに一致するかどうかを決定することができる。
【００５７】
スタック型デバイス５００は、スタック型デバイス５００にアドレスを転送するためのライン５０６と、欠陥のないセル５２１、５２２、および５２３、ならびに予備セル５４１、５４２、５４３、および５４４へ、およびこれらからデータを転送するためのライン５０７と、およびインターフェース制御回路５６１へ、およびこれから制御情報を転送するためのライン５０８とを含むことができる。スタック型デバイス５００はまた、他の回路と、欠陥のないセル５２１、５２２、および５２３ならびに、予備セル５４１、５４２、５４３、および５４４と通信するための接続とも含むことができるが、本明細書に示される実施形態に集中するために図５には図示されない。
【００５８】
ダイ５０１、５０２、および５０３の各々は、欠陥のないセル５２１、５２２、および５２３、またはこれらの予備セルのうちの１つ以上が１つ以上の欠陥セル５３１、５３２、および５３３を置換するために使用されていた場合、欠陥のないセル５２１、５２２、および５２３ならびに予備セル５４１、５４２、５４３、および５４４両方に情報を記憶するようにメモリデバイス（例えば、ＤＲＡＭ）の機能を含むことができる。欠陥のないセル５２１、５２２、および５２３ならびに予備セル５４１、５４２、および５４３は、ＤＲＡＭセルを含むことができる。予備セル５４４はＳＲＡＭセルを含むことができる。
【００５９】
スタック型デバイス５００において、１つのダイに配置される予備セルは、任意のダイに配置される欠陥セルを置換することができる。このため、スタック型デバイス５００において、欠陥セルは、１つのダイに配置されてもよく、欠陥セルを置換する予備セルは、同じダイまたは異なるダイのいずれかに配置されてもよい。
【００６０】
ダイ内の各補修装置５７１、５７２、または５７３は、そのダイ内の欠陥セルのアドレスを記憶するように、アンチヒューズ５８１、５８２、または５８３を含むことができる。例えば、スタック型デバイス５００は、「断線または短絡」状態等の好適な状態でアンチヒューズ５８１に欠陥セルのアドレスを示させるように、アンチヒューズプログラム操作を実施することができる。ダイ内の各比較回路５９１、５９２、または５９３は、受信アドレスがそのダイ内の欠陥セルのアドレスに一致するかどうかを決定するように、ライン５０６上の受信アドレスＡＤＤＲを同じダイ内の対応する補修装置５７１、５７２、または５７３内のアドレスに比較することができる。
【００６１】
受信アドレスが欠陥セルのアドレスに一致する場合、ダイの比較回路（またはローカル制御回路、これは図５には図示せず）は、ダイの好適なＩ／Ｏ回路５５１、５５２、５５３、または５５４に、欠陥セルを置換する予備セルへデータを書き込み、またはここからデータを読み取らせることができる。例えば、欠陥セルがダイ５０１に配置され、予備セルがインターフェースダイ５０４に配置される場合、ダイ５０１は、欠陥セルを置換する予備セルへデータを書き込み、またはここからデータを読み取るために、インターフェースダイ５０４上の予備セルにアクセスすることができる。受信アドレスが欠陥セルのアドレスに一致しない場合、ダイの比較回路は、好適なＩ／Ｏ回路５５１、５５２、５５３、または５５４に、受信アドレスに関連する欠陥のないセルへのデータの書き込みまたはこれからのデータの読み取りを好適に行うようにさせることができる。
【００６２】
図５に示されるように、スタック型デバイス５００は、ダイ５０１、５０２、および５０３内だけに比較回路５９１、５９２、および５９３等の比較回路を配置することができる。このため、ダイ５０１、５０２、５０３、および５０４の中で、ダイ５０１、５０２、および５０３だけが、受信アドレスが欠陥セルのアドレスに一致するかどうかを決定するために、受信アドレスを欠陥セルのアドレスに比較することができる。また、ダイ５０１、５０２、５０３、および５０４の中で、ダイ５０１、５０２、および５０３だけが、受信アドレスが欠陥セルのアドレスに一致する場合、予備セルにデータを書き込み、またはここからのデータの読み取り、のいずれかのために、予備セルにアクセスすることができ、予備セルは欠陥セルを置換するために使用されている。
【００６３】
スタック型デバイス５００は、ダイ５０１、５０２、５０３、および５０４内のセルにアクセスし、読み取り操作中に多様な様式でこれらのダイからライン５０７へデータを転送するように、多様な構成を含むことができる。例えば、スタック型デバイス５００は、図４を参照した上記の第１、第２、および第３の例示的構成のうちの１つ以上を含むことができる。
【００６４】
図６は、本発明の多様な実施形態に従い、ＩＣパッケージ６５１、６５２、６５３、および６５４を含む装置６００を示す。ＩＣパッケージ６５１、６５２、６５３、および６５４は、対応するダイ６０１、６０２、６０３および６０４を含むことができる。各ダイは、セル６２１、６２２、６２３、または６２４を含むことができ、これらは、図２のスタック型デバイスのセル２２１、２２２、２２３、または２２４に類似または同一であってもよい。
【００６５】
装置６００の配列は、図２、図４または図５のスタック型デバイス２００、４００、または５００の配列に同等であってもよい。例えば、装置６００のダイ６０１、６０２、６０３、および６０４のうちの１つ、例えば、ダイ６０４は、ライン６０６、６０７、および６０８のアドレス、データ、および制御情報に基づいて、それぞれ、ダイ６０１、６０２、６０３、および６０４へおよびこれらからのデータおよび他の情報の転送を制御するために、インターフェース制御回路６１４を含むことができる。
【００６６】
装置６００は、しかしながら、図２、図４、または図５のスタック型デバイス２００、４００、または５００とは異なり、装置６００のダイ６０１、６０２、６０３、および６０４は、異なるＩＣパッケージ６５１、６５２、６５３、および６５４内に封止されてもよく、図２、図４、または図５のスタック型デバイス２００、４００、または５００内のダイは、同じＩＣパッケージ内に封止されてもよい。図６に示されるように、装置６００のＩＣパッケージ６５１、６５２、６５３および６５４は、デュアルインラインメモリモジュール（ＤＩＭＭ）等のメモリモジュールの一部を形成するように、基板（例えば、回路基板）６６１内に配置されてもよい。図６は、ＩＣパッケージ６５１、６５２、６５３、および６５４の各々が単一のダイだけを含む例を示す。しかしながら、ＩＣパッケージ６５１、６５２、６５３および６５４のうちの１つ以上は、代替として複数のダイを含み、複数のダイがスタック内に配列されてもよい。装置６００は、図１から図６までを参照した上記の装置に類似または同一の動作を実施するように構成されてもよい。
【００６７】
図７は、本発明の多様な実施形態に従い、欠陥セルを置換し、かつ、スタック型デバイスのメモリアドレス空間を体系化する方法７００を示す流れ図である。方法７００は、図１から図６を参照した上記のＩＣパッケージ１００、ならびにスタック型デバイス２００、４００、および５００、ならびに装置６００に類似または同一のＩＣパッケージおよびスタック型デバイスにおいて使用されてもよい。このため、方法７００において使用される装置およびデバイスのコンポーネントは、図１から図６を参照した上記のＩＣパッケージ１００ならびにスタックデバイス２００、４００、および５００、ならびに装置６００のコンポーネントを含むことができる。図７において、方法７００の動作７１０は、第１のダイおよび第２のダイのうちの少なくとも１つのダイのセルの中の欠陥セルを予備セルで置換することを含むことができる。動作７２０は、第１および第２のダイがスタック内に配列された後、セルのうちの少なくとも１つが欠陥である時に、メモリアドレス空間をアドレス可能メモリアドレス空間部分およびアドレス不可能メモリアドレス空間部分に体系化することを含むことができる。メモリアドレス空間は、セルにマッピングされたアドレスを含むことができる。方法７００は、図１および図６を参照した上記の欠陥セルを置換すること、およびメモリアドレス空間を体系化することの動作に類似または同一の他の動作を含むことができる。多様な実施形態は、図７に示されるよりも多い、または少ない動作を有することができる。
【００６８】
図８は、本発明の多様な実施形態に従うシステム８００を示す。システム８００は、プロセッサ８２０、メモリデバイス８２４、画像センサデバイス８２６、メモリコントローラ８３０、グラフィックスコントローラ８４０、Ｉ／Ｏコントローラ８５０、ディスプレイ８５２、キーボード８５４、ポインティングデバイス８５６、周辺機器８５８、トランシーバ８５９、および電源装置８６０、のうちの１つ以上を含むことができる。システム８００はまた、システム８００のコンポーネント間で情報を転送し、これらのコンポーネントのうちの少なくとも一部に電源を提供するためのバス８６１を含むことができる。システム８００は、システムのコンポーネントの一部が付設される基板（例えば、マザーボード）８０２と、情報をシステム８００へワイヤレス伝送およびここからワイヤレス受信するためのアンテナ８７０をさらに含むことができる。トランシーバ８５９は、アンテナ８７０と、システム８００のコンポーネントのうちの１つ以上（例えば、プロセッサ８２０およびメモリデバイス８２４のうちの少なくとも１つ）との間で情報を転送するように動作することができる。
【００６９】
画像センサデバイス８２６は、ＣＭＯＳピクセル配列を有する相補型金属酸化膜半導体（ＣＭＯＳ）画像センサまたはＣＣＤピクセル配列を有する電荷結合素子（ＣＣＤ）画像センサを含むことができる。
【００７０】
ディスプレイ８５２は、アナログ式ディスプレイまたはデジタル式ディスプレイを含む。ディスプレイ８５２は、他のコンポーネントから情報を受信することができる。例えば、ディスプレイ８５２は、テキストまたは画像等の情報を表示するために、プロセッサ８２０、メモリデバイス８２４、画像センサデバイス８２６、およびグラフィックスコントローラ８４０のうちの１つ以上によって処理される情報を受信することができる。
【００７１】
プロセッサ８２０は、汎用目的のプロセッサまたはＡＳＩＣを含むことができる。プロセッサ８２０は、シングルコアプロセッサまたはマルチコアプロセッサを含むことができる。プロセッサ８２０は、情報を処理するための１つ以上のプログラムコマンドを実行することができる。情報は、メモリデバイス８２４および画像センサデバイス８２６等のシステム８００の１つ以上のコンポーネントによって提供される情報を含むことができる。
【００７２】
メモリデバイス８２４は、揮発性メモリデバイス、非揮発性メモリデバイス、または両方の組み合わせを含むことができる。例えば、メモリデバイス８２４は、ＤＲＡＭデバイス、ＳＲＡＭデバイス、フラッシュメモリデバイス、相変化メモリデバイス、またはこれらのメモリデバイスの組み合わせを含むことができる。
【００７３】
メモリデバイス８２４は、図１から図６までを参照した上記のスタック型デバイス２００、４００、および５００ならびに装置６００等の本明細書に説明される多様な装置のうちの１つ以上の実施形態を含むことができる。プロセッサ８２０またはメモリデバイス８２４、あるいは両方が、図１のＩＣパッケージ１００等のＩＣパッケージに含まれてもよい。
【００７４】
装置（例えば、ＩＣアッケージ１００およびスタック型デバイス２００、４００、および５００、ならびに装置６００）およびシステム（例えば、システム８００）の図説は、多様な実施形態の構造の一般的理解を提供することを目的とするもので、本明細書に説明される構造を利用する場合がある装置およびシステムのコンポーネントおよび特長全ての完全な説明を提供することを目的とするものではない。
【００７５】
上記のコンポーネントのうちのいずれも、ソフトウェアを経由するシミュレーションを含む、いくつかの方式において実装され得る。このため、上記の装置（例えば、ＩＣパッケージ１００ならびにスタック型デバイス２００、４００、および５００、ならびに装置６００）およびシステム（例えば、システム８００）は全て、本明細書の「モジュール」として特長付けられてもよい。このようなモジュールは、装置（例えば、ＩＣパッケージ１００およびスタック型デバイス２００、４００、および５００、ならびに装置６００）およびシステム（例えば、システム８００）の設計によって所望され、かつ多様な実施形態の特定の実装のために好適であるような、ハードウェア回路、シングルおよび／またはマルチプロセッサ回路、メモリ回路、ソフトウェアプログラムモジュールおよびオブジェクトおよび／またはファームウェア、ならびにこれらの組み合わせを含むことができる。例えば、このようなモジュールは、多様な可能な実施形態を操作または操作をシミュレートするために使用される、ソフトウェア電気信号シミュレーションパッケージ、電力使用および配分シミュレーションパッケージ、キャパシタンス−インダクタンスシミュレーションパッケージ、出力／熱分散シミュレーションパッケージ、信号伝送‐受信シミュレーションパッケージ、および／またはソフトウェアおよびハードウェアの組み合わせ等のシステム動作シミュレーションパッケージに含まれてもよい。
【００７６】
多様な実施形態の装置およびシステムは、高速コンピュータ、通信および信号処理回路、シングルまたはマルチプロセッサモジュール、単一または複数の埋め込み型プロセッサ、マルチコアプロセッサ、データスイッチ、およびマルチ層、マルチチップモジュールを含む用途特定モジュールにおいて使用される電子回路を含む、またはこの中に含まれてもよい。このような装置およびシステムはさらに、テレビ、携帯電話、パーソナルコンピュータ（例えば、ノート型コンピュータ、デスクトップ型コンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ等）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレーヤ（例えば、ＭＰ３（ＭｏｔｉｏｎＰｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ、ＡｕｄｉｏＬａｙｅｒ３）プレーヤ）、車輌、医療機器（例えば、心臓監視装置、血圧監視装置等）、セットトップボックス、および他等の多様な電子システム内のサブコンポーネントとして含まれてもよい。
【００７７】
本明細書に説明される１つ以上の実施形態は、セルを含む第１のダイと、第１のダイと共にスタック内に配列され、第１および第２のダイがスタック内に配列された後、セルのうちの少なくとも１つが欠陥である時に、メモリアドレス空間をアドレス可能メモリアドレス空間部分およびアドレス不可能メモリアドレス空間部分に体系化（編成）するように構成され、メモリアドレス空間は、セルにマッピングされるアドレスを含む、第２のダイと、を有する、装置、システム、および方法を含む。メモリアドレス空間は、セルにマッピングされたアドレスを含むことができる。本明細書に説明される１つ以上の実施形態はまた、予備セルを備えるスタック内の第１のダイおよび第２のダイのセルの中の欠陥セルを置換するための装置、システム、および方法も含む。追加の装置、システム、および方法を含む他の実施形態は、図１から図８を参照して上記に説明される。
【００７８】
上記の説明および図面は、当業者が本発明の実践を可能にするように、本発明のいくつかの実施形態を示す。他の実施形態は、構造的、論理的、電気的、プロセス、および他の変更を組み入れることができる。図面において、同様な特長または同様な数字は、いくつかの図を通して実質的に同様な特長を説明する。実施例は、可能な変形の本質を具現するに過ぎない。いくつかの実施形態の部分および特長は、他の実施形態のそれらに含まれても、または代用されてもよい。上記の説明を解釈および理解した後、当業者には多数の他の実施形態が明らかであろう。
【符号の説明】
【００７９】
１００  ＩＣパッケージ
１０１、１０２、１０３、１０４  ダイ
１０５  エンクロージャ
１１１、１１２、１１３、１１４  回路
１１５、１１６  導電パス
１１７  導体素子
１１８  ビア
１１９  導体材料
１９０  ベース
１９９  導体素子
２００  スタック型デバイス
２０１、２０２、２０３、２０４  ダイ
２１１、２１２、２１３  ローカル制御回路
２１４  インターフェース制御回路
２１５  メモリアドレス空間
２２１、２２２、２２３、２２４  セル
２０６  ライン（アドレスバス）
２０７  ライン（データバス）
２０８  ライン（制御ライン）
２５１、２５２、２５３、２５４  入力／出力（Ｉ／Ｏ）回路
２５５  インターフェースＩ／Ｏ
２９０  セル
３４１  アドレス可能メモリアドレス空間部分
３４２  アドレス不可能メモリアドレス空間部分
４００  スタック型デバイス
４０１、４０２、４０３、４０４  ダイ
４０６、４０７、４０８  ライン
４２１、４２２、４２３  欠陥のないセル
４３１、４３２、４３３  欠陥セル
４４１、４４２、４４３、４４４  予備セル
４５１、４５２、４５３、４５４  Ｉ／Ｏ回路
４５５  インターフェースＩ／Ｏ
５００  スタック型デバイス
５０１、５０２、５０３、５０４  ダイ
５０４  インターフェース
５０６、５０７、５０８  ライン
５２１、５２２、５２３  欠陥のないセル
５３１、５３２、５３３  欠陥セル
５４１、５４２、５４３、５４４  予備セル
５５１、５５２、５５３、５５４  Ｉ／Ｏ回路
５７１、５７２、５７３  補修装置
５８１、５８２、５８３  アンチヒューズ
５９１、５９２、５９３  比較回路
６００  装置
６０１、６０２、６０３、６０４  ダイ
６０６、６０７、６０８  ライン
６１４  インターフェース制御回路
６２１、６２２、６２３、６２４  セル
６５１、６５２、６５３、６５４  ＩＣパッケージ
６６１  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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