(57)【要約】【課題】本発明は、基板内蔵用積層セラミック電子部品及びその製造方法に関する。【解決手段】本発明によれば、外部の配線をビアホールを介して連結させるための一定長さ以上の外部電極のバンド面を形成し且つ外部電極の厚さを小さくすることにより、チップ全体におけるセラミック本体の厚さを向上させ、チップの強度を向上させ、割れ等の破損発生を防止することができる基板内蔵用積層セラミック電子部品及びその製造方法が提供される。【選択図】図２
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【特許請求の範囲】
【請求項１】
誘電体層を含み、長さ方向の両端面、幅方向の両端面及び厚さ方向の両端面を有するセラミック本体と、
前記セラミック本体の長さ方向の両端面に交互に露出するように前記誘電体層を介して形成された第１の内部電極及び第２の内部電極と、
前記セラミック本体の長さ方向の両端面に形成され、前記第１の内部電極と電気的に連結される第１の外部電極及び前記第２の内部電極と電気的に連結される第２の外部電極と、
を含み、
前記第１及び第２の外部電極は、前記セラミック本体の長さ方向の両端面に形成される第１及び第２のベース電極、前記セラミック本体の厚さ方向の両端面に形成される伝導性薄膜層、及び前記第１及び第２のベース電極及び前記伝導性薄膜層上に形成されるメッキ層を含む、基板内蔵用積層セラミック電子部品。
【請求項２】
前記伝導性薄膜層の厚さは０．１〜５０００ｎｍである、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項３】
前記伝導性薄膜層の厚さをｔｆ、前記伝導性薄膜層上に形成されるメッキ層の厚さをｔｐとしたとき、１．５≦ｔｐ／ｔｆ≦１００００である、請求項１または２に記載の基板内蔵用積層セラミック電子部品。
【請求項４】
前記伝導性薄膜層は銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉄（Ｆｅ）、チタニウム（Ｔｉ）及び炭素（Ｃ）からなる群から選択されたいずれか一つ以上を含む、請求項１から３のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項５】
前記伝導性薄膜層は前記セラミック本体の厚さ方向の少なくとも一端面の両端部に分割されて形成される、請求項１から４のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項６】
前記伝導性薄膜層は前記第１及び第２のベース電極と連結されるように形成される、請求項１から５のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項７】
前記伝導性薄膜層は前記セラミック本体の厚さ方向の両端面から前記第１及び第２のベース電極上に伸びて形成される、請求項１から６のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項８】
前記セラミック本体の厚さ方向の一端面の前記伝導性薄膜層上に形成された前記第１及び第２の外部電極のバンド面の幅をＢＷとしたとき、ＢＷそれぞれは前記セラミック本体の長さの２５％以上である、請求項１から７のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項９】
前記セラミック本体の厚さは前記第１及び第２の外部電極を含む積層セラミック電子部品の全厚さの６０％以上である、請求項１から８のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項１０】
前記第１及び第２の外部電極を含む積層セラミック電子部品の全厚さは３００μｍ以下である、請求項１から９のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項１１】
複数のセラミックシートを製造する段階と、
前記それぞれのセラミックシート上に導電性ペーストを用いて内部電極パターンを形成する段階と、
前記内部電極パターンが形成されたセラミックシートを積層することにより内部に対向して配置される第１及び第２の内部電極を含むセラミック本体を形成する段階と、
前記セラミック本体を圧着及び焼成する段階と、
前記セラミック本体の長さ方向の両端面に露出する前記第１及び第２の内部電極と接触して電気的に連結されるように第１及び第２の外部電極を形成する段階と、
を含み、
前記第１及び第２の外部電極を形成する段階において、前記セラミック本体の長さ方向の両端面に第１及び第２のベース電極を形成し、前記セラミック本体の厚さ方向の両端面に伝導性薄膜層を形成し、前記第１及び第２のベース電極及び伝導性薄膜層上にメッキ層を形成する、基板内蔵用積層セラミック電子部品の製造方法。
【請求項１２】
前記伝導性薄膜層の形成はスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法、印刷（ｐｒｉｎｔｉｎｇ）工法及び無電解メッキ工法からなる群から選択されたいずれか一つ以上の方法で行われる、請求項１１に記載の基板内蔵用積層セラミック電子部品の製造方法。
【請求項１３】
前記伝導性薄膜層は０．１〜５０００ｎｍの厚さで形成される、請求項１１または１２に記載の基板内蔵用積層セラミック電子部品の製造方法。
【請求項１４】
前記伝導性薄膜層の厚さをｔｆ、前記伝導性薄膜層上に形成されるメッキ層の厚さをｔｐとしたとき、１．５≦ｔｐ／ｔｆ≦１００００を満たす、請求項１１から１３のいずれか１項に記載の基板内蔵用積層セラミック電子部品の製造方法。
【請求項１５】
前記伝導性薄膜層は銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉄（Ｆｅ）、チタニウム（Ｔｉ）及び炭素（Ｃ）からなる群から選択されたいずれか一つ以上を含む、請求項１１から１４のいずれか１項に記載の基板内蔵用積層セラミック電子部品の製造方法。
【請求項１６】
前記伝導性薄膜層は前記セラミック本体の厚さ方向の少なくとも一端面の両端部に分割されて形成される、請求項１１から１５のいずれか１項に記載の基板内蔵用積層セラミック電子部品の製造方法。
【請求項１７】
前記伝導性薄膜層は前記第１及び第２のベース電極と連結されるように形成される、請求項１１から１６のいずれか１項に記載の基板内蔵用積層セラミック電子部品の製造方法。
【請求項１８】
絶縁基板と、
基板内蔵用積層セラミック電子部品とを備え、
前記基板内蔵用積層セラミック電子部品は、
誘電体層を含み、長さ方向の両端面、幅方向の両端面及び厚さ方向の両端面を有するセラミック本体と、
前記セラミック本体の長さ方向の両端面に交互に露出するように前記誘電体層を介して形成された第１の内部電極及び第２の内部電極と、
前記セラミック本体の長さ方向の両端面に形成され前記第１の内部電極と電気的に連結される第１の外部電極及び前記第２の内部電極と電気的に連結される第２の外部電極とを含み、
前記第１及び第２の外部電極は、前記セラミック本体の長さ方向の両端面に形成される第１及び第２のベース電極、前記セラミック本体の厚さ方向の両端面に形成される伝導性薄膜層、及び前記第１及び第２のベース電極及び伝導性薄膜層上に形成されるメッキ層を含む
積層セラミック電子部品内蔵型印刷回路基板。
【請求項１９】
前記伝導性薄膜層の厚さは０．１〜５０００ｎｍである、請求項１８に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項２０】
前記伝導性薄膜層の厚さをｔｆ、前記伝導性薄膜層上に形成されるメッキ層の厚さをｔｐとしたとき、１．５≦ｔｐ／ｔｆ≦１００００である、請求項１８または１９に記載の積層セラミック電子部品内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板内蔵用積層セラミック電子部品、その製造方法及び積層セラミック電子部品内蔵型印刷回路基板に関する。
【背景技術】
【０００２】
電子回路の高密度化及び高集積化につれ、印刷回路基板に実装される受動素子の実装空間が足りなくなり、これを解決するために、基板内に内蔵される部品、即ち、エンベデッド素子（ｅｍｂｅｄｄｅｄ  ｄｅｖｉｃｅ）を具現しようとする研究が行われている。特に、容量性部品として用いられる積層セラミック電子部品を基板の内部に内蔵する多様な方案が提示されている。
【０００３】
基板内に積層セラミック電子部品を内蔵する方法としては、基板材料自体を積層セラミック電子部品用誘電体材料として用い、銅配線等を積層セラミック電子部品用電極として用いる方法がある。また、基板内蔵用積層セラミック電子部品を具現するための他の方法として、高誘電率の高分子シートや薄膜の誘電体を基板の内部に形成して基板内蔵用積層セラミック電子部品を形成する方法、及び積層セラミック電子部品を基板内に内蔵する方法等がある。
【０００４】
通常、積層セラミック電子部品は、セラミック材質からなる複数の誘電体層とこの複数の誘電体層の間に挿入された内部電極とを備える。このような積層セラミック電子部品を基板の内部に配置させることにより、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
【０００５】
基板内蔵用積層セラミック電子部品を基板に埋め込んだ後、レーザーを用いて樹脂を貫通して積層セラミック電子部品の外部電極が露出するようにビアホールを形成し、上記ビアホールを銅メッキで充填して外部の配線と積層セラミック電子部品の外部電極とが電気的に連結されるようにする。
【０００６】
この際、積層セラミック電子部品の外部電極と外部の配線とをビアホールを介して連結させるためには、一定長さ以上の外部電極のバンド面を形成する必要がある。しかしながら、既存のディッピング（ｄｉｐｐｉｎｇ）方式等により一定長さ以上の外部電極のバンド面を形成する場合、外部電極の厚さが厚くなり、外部電極の厚さが厚くなるほど、十分な厚さのセラミック本体を確保することができなかった。基板内蔵用積層セラミック電子部品は、非内蔵型積層セラミック電子部品に比べてチップ全体の厚さが薄いため、外部電極のバンド面が厚く形成される場合はセラミック本体の厚さが薄くなりすぎてチップの強度が弱くなり破損が発生するという問題があった。
【０００７】
また、積層セラミック電子部品のセラミック本体と外部電極の厚さ分だけ発生する段差が大きくなると、積層セラミック電子部品とフィルムとの間の空間が大きくなるため、デラミネーションの発生率がより増加する。したがって、このようなデラミネーションを減らすためにも外部電極の厚さを小さくする必要がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】韓国公開特許第２０１１−０１２２００８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、外部の配線をビアホールを介して連結させるための一定長さ以上の外部電極のバンド面を形成し且つ外部電極の厚さを小さくすることによりチップ全体におけるセラミック本体の厚さを向上させた基板内蔵用積層セラミック電子部品、その製造方法及び積層セラミック電子部品内蔵型印刷回路基板を提供することである。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために、本発明の一実施形態によれば、誘電体層を含み、長さ方向の両端面、幅方向の両端面及び厚さ方向の両端面を有するセラミック本体と、上記誘電体層を介して上記セラミック本体の長さ方向の両端面に交互に露出するように形成された第１の内部電極及び第２の内部電極と、上記セラミック本体の長さ方向の両端面に形成され上記第１の内部電極と電気的に連結される第１の外部電極及び上記第２の内部電極と電気的に連結される第２の外部電極と、を含み、上記第１及び第２の外部電極は上記セラミック本体の長さ方向の両端面に形成される第１及び第２のベース電極、上記セラミック本体の厚さ方向の両端面に形成される伝導性薄膜層、及び上記第１及び第２のベース電極及び伝導性薄膜層上に形成されるメッキ層を含む基板内蔵用積層セラミック電子部品が提供される。
【００１１】
上記伝導性薄膜層の厚さは０．１〜５０００ｎｍであることができる。
【００１２】
上記伝導性薄膜層の厚さをｔｆ、上記伝導性薄膜層上に形成されるメッキ層の厚さをｔｐとしたとき、１．５≦ｔｐ／ｔｆ≦１００００であることができる。
【００１３】
上記伝導性薄膜層は銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉄（Ｆｅ）、チタニウム（Ｔｉ）及び炭素（Ｃ）からなる群から選択されたいずれか一つ以上を含むことができる。
【００１４】
上記伝導性薄膜層は上記セラミック本体の厚さ方向の一端面の両端部に分割されて形成されることができる。
【００１５】
上記伝導性薄膜層は第１及び第２のベース電極と連結されることができる。
【００１６】
上記伝導性薄膜層は上記セラミック本体の厚さ方向の両端面から上記第１及び第２のベース電極上に伸びて形成されることができる。
【００１７】
上記セラミック本体の厚さ方向の一端面の上記伝導性薄膜層上に形成された第１及び第２の外部電極のバンド面の幅をＢＷとしたとき、ＢＷそれぞれは上記セラミック本体の長さの２５％以上であることができる。
【００１８】
上記セラミック本体の厚さは外部電極を含む積層セラミック電子部品の全厚さの６０％以上であることができる。
【００１９】
上記外部電極を含む積層セラミック電子部品の全厚さは３００μｍ以下であることができる。
【００２０】
また、本発明の他の実施形態によれば、複数のセラミックシートを製造する段階と、上記それぞれのセラミックシート上に導電性ペーストを用いて内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックシートを積層することにより内部に対向して配置される第１及び第２の内部電極を含むセラミック本体を形成する段階と、上記セラミック本体を圧着及び焼成する段階と、上記セラミック本体の長さ方向の両端面に露出する上記第１及び第２の内部電極と接触して電気的に連結されるように第１及び第２の外部電極を形成する段階と、を含み、上記第１及び第２の外部電極を形成する段階は上記セラミック本体の長さ方向の両端面に第１及び第２のベース電極を形成し、上記セラミック本体の厚さ方向の両端面に伝導性薄膜層を形成し、上記第１及び第２のベース電極及び伝導性薄膜層上にメッキ層を形成する基板内蔵用積層セラミック電子部品の製造方法が提供される。
【００２１】
上記伝導性薄膜層の形成はスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法、印刷（ｐｒｉｎｔｉｎｇ）工法及び無電解メッキ工法からなる群から選択されたいずれか一つ以上の方法で行われることができる。
【００２２】
上記伝導性薄膜層は０．１〜５０００ｎｍの厚さで形成されることができる。
【００２３】
上記伝導性薄膜層の厚さをｔｆ、上記伝導性薄膜層上に形成されるメッキ層の厚さをｔｐとしたとき、１．５≦ｔｐ／ｔｆ≦１００００であることができる。
【００２４】
上記伝導性薄膜層は銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉄（Ｆｅ）、チタニウム（Ｔｉ）及び炭素（Ｃ）からなる群から選択されたいずれか一つ以上を含むことができる。
【００２５】
上記伝導性薄膜層は上記セラミック本体の厚さ方向の少なくとも一端面の両端部に分割されて形成されることができる。
【００２６】
上記伝導性薄膜層は上記第１及び第２のベース電極と連結されるように形成されることができる。
【００２７】
また、本発明のさらに他の実施形態によれば、絶縁基板と；誘電体層を含み、長さ方向の両端面、幅方向の両端面及び厚さ方向の両端面を有するセラミック本体と、上記誘電体層を介して上記セラミック本体の長さ方向の両端面に交互に露出するように形成された第１の内部電極及び第２の内部電極と、上記セラミック本体の長さ方向の両端面に形成され上記第１の内部電極と電気的に連結される第１の外部電極及び上記第２の内部電極と電気的に連結される第２の外部電極と、を含み、上記第１及び第２の外部電極は上記セラミック本体の長さ方向の両端面に形成される第１及び第２のベース電極、上記セラミック本体の厚さ方向の両端面に形成される伝導性薄膜層、及び上記第１及び第２のベース電極及び伝導性薄膜層上に形成されるメッキ層を含む基板内蔵用積層セラミック電子部品と；を含む積層セラミック電子部品内蔵型印刷回路基板が提供される。
【００２８】
上記伝導性薄膜層の厚さは０．１〜５０００ｎｍであることができる。
【００２９】
上記伝導性薄膜層の厚さをｔｆ、上記伝導性薄膜層上に形成されるメッキ層の厚さをｔｐとしたとき、１．５≦ｔｐ／ｔｆ≦１００００であることができる。
【発明の効果】
【００３０】
本発明の一実施形態によれば、基板内蔵用積層セラミック電子部品において、外部の配線をビアホールを介して連結させるための一定長さ以上の外部電極のバンド面を形成し且つ外部電極の厚さを小さくすることにより、チップ全体におけるセラミック本体の厚さを向上させることができるため、チップの強度を向上させ、割れ等の破損発生を防止することができる。
【００３１】
また、外部電極の厚さ分だけ発生する段差を減少させることにより、基板の内部への内蔵時のデラミネーションの発生率を減少させることができるという効果がある。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
【図２】本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す図１のＸ‐Ｘ'線に沿う断面図である。
【図３】本発明の一実施形態による基板内蔵用積層セラミック電子部品の断面図である。
【図４ａ】本発明の一実施形態による基板内蔵用積層セラミック電子部品の外部電極形成過程を示す断面図である。
【図４ｂ】本発明の一実施形態による基板内蔵用積層セラミック電子部品の外部電極形成過程を示す断面図である。
【図４ｃ】本発明の一実施形態による基板内蔵用積層セラミック電子部品の外部電極形成過程を示す断面図である。
【図５】本発明の一実施形態による基板内蔵用積層セラミック電子部品の伝導性薄膜層形成部分を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）で観察した写真である。
【図６】本発明の一実施形態による積層セラミック電子部品が内蔵される積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
【発明を実施するための形態】
【００３３】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３４】
本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向である。ここで、厚さ方向は、誘電体層が積層される積層方向と同じ概念で用いられる。
【００３５】
基板内蔵用積層セラミック電子部品
以下では、本発明の一実施形態による基板内蔵用積層セラミック電子部品を説明する上で、特に、基板内蔵用積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。
【００３６】
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図であり、図２及び図３は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す図１のＸ‐Ｘ'線に沿う断面図である。
【００３７】
図１〜図３を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品１００は、セラミック本体１０と、第１及び第２の内部電極２１、２２と、第１及び第２の外部電極３１、３２と、を含む。
【００３８】
セラミック本体１０は、長さ方向（Ｌ）の両端面、幅方向（Ｗ）の両端面及び厚さ方向（Ｔ）の両端面を有する六面体形に形成されることができる。上記セラミック本体１０は複数の誘電体層１１を厚さ方向（Ｔ）に積層した後に焼成して形成され、上記セラミック本体１０の形状、寸法及び誘電体層１１の積層数は図示に限定されるものではない。
【００３９】
また、セラミック本体１０を形成する複数の誘電体層１１は焼結された状態で、隣接する誘電体層１１の間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いなくては確認できないほどに一体化されることができる。
【００４０】
誘電体層１１は、その厚さを積層セラミック電子部品１００の容量設計に合わせて任意に変更でき、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明はこれに限定されるものではない。また、セラミック粉末に、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤等が添加されることができる。
【００４１】
誘電体層１１の形成に用いられるセラミック粉末の平均粒径は、例えば、４００ｎｍ以下であることができるが、特に制限されず、本発明の目的達成のために多様に調節されることができる。
【００４２】
第１及び第２の内部電極２１、２２は、相違する極性を有する一対の電極であり、厚さ方向（Ｔ）に積層される複数の誘電体層１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して誘電体層１１の積層方向に沿ってセラミック本体１０の長さ方向（Ｌ）の両端面から交互に露出するように形成され、中間に配置された誘電体層１１によって電気的に絶縁されることができる。
【００４３】
即ち、第１及び第２の内部電極２１、２２は、セラミック本体１０の両端面から交互に露出する部分を介して、セラミック本体１０の長さ方向（Ｌ）の両端面に形成された第１及び第２の外部電極３１、３２とそれぞれ電気的に連結されることができる。
【００４４】
したがって、第１及び第２の外部電極３１、３２に電圧を印加すると、対向する第１及び第２の内部電極２１、２２の間に電荷が蓄積され、この際の積層セラミックキャパシタ１００の静電容量は第１及び第２の内部電極２１、２２の重なり領域の面積に比例する。
【００４５】
このような第１及び第２の内部電極２１、２２の幅は、用途によって決められ、例えば、セラミック本体１０のサイズを考慮して０．２〜１．０μｍの範囲内に決められるが、本発明はこれに限定されるものではない。
【００４６】
また、第１及び第２の内部電極２１、２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、鉛（Ｐｂ）又は白金（Ｐｔ）等のうち一つ又はこれらの合金であることができるが、本発明はこれに限定されるものではない。
【００４７】
第１及び第２の外部電極３１、３２は、セラミック本体１０の長さ方向（Ｌ）の両端面に形成され、セラミック本体１０の厚さ方向（Ｔ）の両端面上に伸びてバンド面ＢＷを形成することができる。
【００４８】
第１及び第２の外部電極３１、３２は、上記セラミック本体１０の長さ方向（Ｌ）の両端面に形成される第１及び第２のベース電極３１ａ、３２ａと、上記セラミック本体１０の厚さ方向（Ｔ）の両端面に形成される伝導性薄膜層３５と、第１及び第２のベース電極３１ａ、３２ａ及び伝導性薄膜層３５上に形成されるメッキ層３１ｂ、３２ｂと、を含むことができる。
【００４９】
従来の外部電極形成方法としては、セラミック本体を金属成分の含まれたペーストにディッピング（ｄｉｐｐｉｎｇ）する方法が主に用いられてきた。この際、基板内蔵用積層セラミックキャパシタにおいては、外部電極と外部の配線をビアホールを介して連結させるために一定長さ以上の外部電極のバンド面を形成する必要があるが、従来のディッピング（ｄｉｐｐｉｎｇ）方法では、ペーストの界面張力によって左右両側のバンド面が厚く塗布されてしまう。
【００５０】
しかしながら、本発明の一実施形態によれば、セラミック本体１０の厚さ方向（Ｔ）の端面上に伝導性薄膜層３５を形成することにより、これをメッキシード（ｓｅｅｄ）層として伝導性薄膜層３５上に一定長さ以上の外部電極３１、３２のバンド面ＢＷをメッキで平坦で薄く形成することができる。
【００５１】
上記第１及び第２のベース電極３１ａ、３２ａは、その形成方法に特別な制限はなく、例えば、導電性金属を含む導電性ペーストを塗布した後に焼成することにより形成されることができる。第１及び第２のベース電極３１ａ、３２ａは、第１及び第２の内部電極２１、２２と同じ導電性金属で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）等のうち一つ又はこれらの合金で形成されることができる。
【００５２】
第１及び第２のベース電極３１ａ、３２ａは、セラミック本体１０の長さ方向（Ｌ）の両端面に形成され、厚さ方向（Ｔ）の両端面に連結されるコーナー部を覆うように伸びて形成されることができる。
【００５３】
伝導性薄膜層３５は、セラミック本体１０の厚さ方向（Ｔ）の両端面に形成されることができ、厚さ方向（Ｔ）の一端面の両端部に分割されて形成されることもできる。伝導性薄膜層３５は、第１及び第２のベース電極３１ａ、３１ｂと連結されるように形成されることができる。
【００５４】
図３を参照すると、本発明の一実施形態による伝導性薄膜層３５は、セラミック本体１０の厚さ方向（Ｔ）の両端面から第１及び第２のベース電極３１ａ、３２ａ上に伸びて形成されることができる。
【００５５】
伝導性薄膜層３５は、その形成方法に特別な制限はなく、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法等により薄膜で形成されることができる。薄膜で形成される伝導性薄膜層３５の厚さは０．１〜５０００ｎｍであることができる。伝導性薄膜層３５を上記範囲内に薄く形成することにより、外部電極のバンド面の厚さを小さくし、その分だけセラミック本体１０の厚さを向上させて強度を向上させることができる。伝導性薄膜層３５の厚さが０．１ｎｍ未満の場合は、伝導性薄膜層が均一に形成されるのが困難であり、切断現象が発生し、５０００ｎｍを超える場合は、伝導性薄膜層の形成に必要とされる時間が不要に増加する問題が発生する可能性がある。
【００５６】
伝導性薄膜層３５は、第１及び第２の内部電極２１、２２と同じ導電性金属で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉄（Ｆｅ）、チタニウム（Ｔｉ）又は炭素（Ｃ）等のうち一つ又はこれらの合金を含むことができる。
【００５７】
第１及び第２のベース電極３１ａ、３２ａ及び伝導性薄膜層３５をメッキシード（ｓｅｅｄ）層として当該第１及び第２のベース電極３１ａ、３２ａ及び伝導性薄膜層３５上にメッキ層３１ｂ、３２ｂを形成することができる。
【００５８】
メッキ層３１ｂ、３２ｂは、第１及び第２の内部電極２１、２２と同じ導電性金属で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）等のうち一つ又はこれらの合金であることができる。
【００５９】
伝導性薄膜層３５の厚さをｔｆ、上記伝導性薄膜層３５上に形成されるメッキ層３１ｂ、３２ｂの厚さをｔｐとしたとき、１．５≦ｔｐ／ｔｆ≦１００００であることができる。
【００６０】
伝導性薄膜層３５の厚さが厚すぎるか又はメッキ層３１ｂ、３２ｂの厚さが薄すぎてｔｐ／ｔｆが１．５未満の場合は、メッキ層の最小厚さである５μｍが満たせず、伝導性薄膜層３５の厚さが薄すぎるか又はメッキ層３１ｂ、３２ｂの厚さが厚すぎてｔｐ／ｔｆが１００００を超える場合は、チップ全体の厚さが厚くなって基板内蔵用ＭＬＣＣチップに求められる厚さを超えるか又はセラミック本体の厚さが相対的に薄くなって強度が低下する問題が発生する可能性がある。
【００６１】
伝導性薄膜層３５上にメッキ層３１ｂ、３２ｂが形成された外部電極３１、３２のバンド面の幅ＢＷはそれぞれセラミック本体１０の長さの２５％以上であることができる。バンド面の幅ＢＷがセラミック本体１０の長さの２５％未満の場合は、外部配線との連結のためのビアを加工するときに不良発生率が大きくなるという問題がある。
【００６２】
外部電極３１、３２を含む基板内蔵用積層セラミックキャパシタ１００の全厚さｔｍは３００μｍ以下であることができる。積層セラミックキャパシタ１００の全厚さｔｍを３００μｍ以下にすることにより、基板内蔵用に適した積層セラミックキャパシタを製作することができる。
【００６３】
この際、セラミック本体１０の厚さｔｓは、外部電極３１、３２を含む積層セラミックキャパシタの全厚さｔｍの６０％以上であることができる。セラミック本体１０の厚さｔｓが積層セラミックキャパシタの全厚さｔｍの６０％未満の場合は、チップの強度が弱くなって破損等の不良が発生する可能性がある。
【００６４】
基板内蔵用積層セラミック電子部品の製造方法
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法は下記の通りである。まず、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布し乾燥して複数のセラミックシートを製造し、これにより、誘電体層を形成する。
【００６５】
上記セラミックシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状にして製作される。
【００６６】
次に、導電性金属粉末を含む導電性ペーストを製造する。上記導電性金属粉末はニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、鉛（Ｐｂ）又は白金（Ｐｔ）等のうち一つ又はこれらの合金である。粒子の平均サイズが０．１〜０．２μｍの上記導電性金属粉末を４０〜５０重量％含む内部電極用導電性ペーストを製造する。
【００６７】
次に、上記セラミックシート上に上記内部電極用導電性ペーストを印刷工法等で塗布して内部電極パターンを形成する。上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法等を用いることができるが、本発明はこれに限定されるものではない。上記内部電極パターンの印刷されたセラミックシートを２００〜３００層積層した後に圧着及び焼成してセラミック本体を製作する。
【００６８】
次に、上記セラミック本体の長さ方向の両端面に露出する上記内部電極と接触して電気的に連結されるように外部電極を形成する。
【００６９】
図４ａ〜図４ｃは、本発明の一実施形態による基板内蔵用積層セラミック電子部品の外部電極形成過程を示す断面図である。
【００７０】
図４ａを参照すると、セラミック本体１０の長さ方向（Ｌ）の両端面に第１及び第２のベース電極３１ａ、３２ａを形成することができる。
【００７１】
第１及び第２のベース電極３１ａ、３２ａは、その形成方法に特別な制限はなく、例えば、導電性金属を含む導電性ペーストをディッピング（ｄｉｐｐｉｎｇ）法等で塗布した後に焼成することにより形成されることができる。第１及び第２のベース電極３１ａ、３２ａは、第１及び第２の内部電極２１、２２と同じ導電性金属で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）等のうち一つ又はこれらの合金で形成されることができる。
【００７２】
第１及び第２のベース電極３１ａ、３２ａをディッピング（ｄｉｐｐｉｎｇ）法で形成するとき、内部電極露出面であるセラミック本体１０の長さ方向（Ｌ）の一端面の端部に最小化してディッピング（ｄｉｐｐｉｎｇ）することができる。これにより、第１及び第２のベース電極３１ａ、３２ａは、セラミック本体１０の長さ方向（Ｌ）の両端面と厚さ方向（Ｔ）の両端面に連結されるコーナー部とを覆うように伸びて形成されることができる。
【００７３】
図４ｂを参照すると、セラミック本体１０の厚さ方向（Ｔ）の両端面に伝導性薄膜層３５を形成することができる。
【００７４】
伝導性薄膜層３５は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法、印刷（ｐｒｉｎｔｉｎｇ）工法又は無電解メッキ工法等により薄膜で形成されることができるが、これに制限されない。
【００７５】
伝導性薄膜層３５をスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法で形成するときには、１次でセラミック本体１０の厚さ方向（Ｔ）の一端面に伝導性薄膜層３５を形成した後、２次で厚さ方向（Ｔ）の他端面に伝導性薄膜層３５を形成することができる。
【００７６】
第１及び第２のベース電極３１ａ、３２ａを形成した後に伝導性薄膜層３５を形成することもでき、伝導性薄膜層３５を形成した後に第１及び第２のベース電極３１ａ、３２ａを形成することもできる等、伝導性薄膜層３５の形成手順は特に制限されない。
【００７７】
伝導性薄膜層３５は、セラミック本体１０の厚さ方向（Ｔ）の一端面の両端部に分割されて形成され、それぞれ第１及び第２のベース電極３１ａ、３１ｂと連結されるように形成されることができる。
【００７８】
薄膜で形成される伝導性薄膜層３５の厚さは０．１〜５０００ｎｍであることができる。伝導性薄膜層３５を上記範囲内に薄く形成することにより、外部電極のバンド面の厚さを小さくし、その分だけセラミック本体１０の厚さを向上させて強度を向上させることができる。伝導性薄膜層３５の厚さが０．１ｎｍ未満の場合は、伝導性薄膜層が均一に形成されるのが困難であり、切断現象が発生し、５０００ｎｍを超える場合は、伝導性薄膜層の形成に必要とされる時間が不要に増加する問題が発生する可能性がある。
【００７９】
伝導性薄膜層３５は、内部電極と同じ導電性金属で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉄（Ｆｅ）、チタニウム（Ｔｉ）又は炭素（Ｃ）等のうち一つ又はこれらの合金を含むことができる。
【００８０】
図４ｃを参照すると、第１及び第２のベース電極３１ａ、３２ａ及び伝導性薄膜層３５上にメッキ層３１ｂ、３２ｂを形成することができる。
【００８１】
第１及び第２のベース電極３１ａ、３２ａ及び伝導性薄膜層３５をメッキシード（ｓｅｅｄ）層として厚さ５〜１４μｍのメッキ層３１ｂ、３２ｂを形成することができる。
【００８２】
メッキ層３１ｂ、３２ｂは、内部電極と同じ導電性金属で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）等のうち一つ又はこれらの合金で形成されることができる。
【００８３】
伝導性薄膜層３５の厚さをｔｆ、上記伝導性薄膜層３５上に形成されるメッキ層３１ｂ、３２ｂの厚さをｔｐとしたとき、１．５≦ｔｐ／ｔｆ≦１００００であることができる。
【００８４】
伝導性薄膜層３５の厚さが厚すぎるか又はメッキ層３１ｂ、３２ｂの厚さが薄すぎてｔｐ／ｔｆが１．５未満の場合は、メッキ層の最小厚さである５μｍが満たせず、伝導性薄膜層３５の厚さが薄すぎるか又はメッキ層３１ｂ、３２ｂの厚さが厚すぎてｔｐ／ｔｆが１００００を超える場合は、チップ全体の厚さが厚くなって基板内蔵用ＭＬＣＣチップに求められる厚さを超えるか又はセラミック本体の厚さが相対的に薄くなって強度が低下する問題が発生する可能性がある。
【００８５】
伝導性薄膜層３５を形成し、伝導性薄膜層３５上にメッキ層３１ｂ、３２ｂを形成することにより、ビアホールを連結させるための一定長さ以上の外部電極３１、３２のバンド面を平坦で薄く形成することができる。
【００８６】
その他、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同じものに関する説明は省略する。
【００８７】
積層セラミック電子部品内蔵型印刷回路基板
図６は、本発明の一実施形態による積層セラミック電子部品が内蔵される積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
【００８８】
図６を参照すると、本発明の一実施形態による積層セラミック電子部品が内蔵される積層セラミック電子部品内蔵型印刷回路基板２００は、絶縁基板２１０と、上記絶縁基板２１０の内部に内蔵された上記基板内蔵用積層セラミック電子部品と、を含むことができる。
【００８９】
上記絶縁基板２１０は、絶縁層２２０が含まれた構造からなり、必要に応じて、図６に例示されたように多様な形態の層間回路を構成する導電性パターン２３０及び導電性ビアホール２４０を含むことができる。上記絶縁基板２１０は、内部に積層セラミック電子部品を含む印刷回路基板２００でもある。
【００９０】
上記基板内蔵用積層セラミック電子部品は、誘電体層１１を含み、長さ方向（Ｌ）の両端面、幅方向（Ｗ）の両端面及び厚さ方向（Ｔ）の両端面を有するセラミック本体１０と、上記誘電体層１１を介して上記セラミック本体１０の長さ方向（Ｌ）の両端面に交互に露出するように形成された第１及び第２の内部電極２１、２２と、上記セラミック本体１０の長さ方向（Ｌ）の両端面に形成され上記第１の内部電極２１と電気的に連結される第１の外部電極３１及び上記第２の内部電極２２と電気的に連結される第２の外部電極３２と、を含み、上記第１及び第２の外部電極３１、３２は上記セラミック本体１０の長さ方向（Ｌ）の両端面に形成される第１及び第２のベース電極３１ａ、３２ａ、上記セラミック本体１０の厚さ方向（Ｔ）の両端面に形成される伝導性薄膜層３５、及び上記第１及び第２のベース電極３１ａ、３２ａ及び伝導性薄膜層３５上に形成されるメッキ層３１ｂ、３２ｂを含むことができる。
【００９１】
セラミック本体１０の厚さ方向（Ｔ）の端面上に伝導性薄膜層３５を形成することにより、これをメッキシード（ｓｅｅｄ）層として伝導性薄膜層３５上に一定長さ以上の外部電極３１、３２のバンド面ＢＷをメッキで平坦で薄く形成することができる。したがって、外部電極とセラミック本体の段差を減らし、デラミネーションの発生を防止することができる。
【００９２】
伝導性薄膜層３５は、その形成方法に特別な制限はなく、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法等により薄膜で形成されることができる。薄膜で形成される伝導性薄膜層３５の厚さは０．１〜５０００ｎｍであることができる。伝導性薄膜層３５を上記範囲内に薄く形成することにより、外部電極のバンド面の厚さを小さくし、その分だけセラミック本体１０の厚さを向上させて強度を向上させることができる。伝導性薄膜層３５の厚さが０．１ｎｍ未満の場合は、伝導性薄膜層が均一に形成されるのが困難であり、切断現象が発生し、５０００ｎｍを超える場合は、伝導性薄膜層の形成に必要とされる時間が不要に増加する問題が発生する可能性がある。
【００９３】
伝導性薄膜層３５の厚さをｔｆ、上記伝導性薄膜層３５上に形成されるメッキ層３１ｂ、３２ｂの厚さをｔｐとしたとき、１．５≦ｔｐ／ｔｆ≦１００００であることができる。
【００９４】
伝導性薄膜層３５の厚さが厚すぎるか又はメッキ層３１ｂ、３２ｂの厚さが薄すぎてｔｐ／ｔｆが１．５未満の場合は、メッキ層の最小厚さである５μｍが満たせず、伝導性薄膜層３５の厚さが薄すぎるか又はメッキ層３１ｂ、３２ｂの厚さが厚すぎてｔｐ／ｔｆが１００００を超える場合は、チップ全体の厚さが厚くなって基板内蔵用ＭＬＣＣチップに求められる厚さを超えるか又はセラミック本体の厚さが相対的に薄くなって強度が低下する問題が発生する可能性がある。
【００９５】
伝導性薄膜層３５上にメッキ層３１ｂ、３２ｂが形成された外部電極３１、３２のバンド面の幅ＢＷはそれぞれセラミック本体１０の長さの２５％以上であることができる。バンド面の幅ＢＷがセラミック本体１０の長さの２５％未満の場合は、導電性パターン２３０との連結のためのビアホール２４０を加工するときに不良発生率が大きくなるという問題がある。
【００９６】
その他の特徴は、上述した本発明の一実施形態による積層セラミック電子部品の特徴と同じであるため、ここではその説明を省略する。
【００９７】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【００９８】
１００  積層セラミックキャパシタ
２００  印刷回路基板
１１  誘電体層
２１０  絶縁基板
２１、２２  第１及び第２の内部電極
２２０  絶縁層
３１、３２  第１及び第２の外部電極
２３０  導電性パターン
３１ａ、３２ａ  第１及び第２のベース電極
２４０  導電性ビアホール
３１ｂ、３２ｂ  第１及び第２のメッキ層
３５  伝導性薄膜層
【図１】
2015065394.tif 000003
【図２】
2015065394.tif 000004
【図３】
2015065394.tif 000005
【図４ａ】
2015065394.tif 000006
【図４ｂ】
2015065394.tif 000007
【図４ｃ】
2015065394.tif 000008
【図６】
2015065394.tif 000009
【図５】
2015065394.tif 000010