(57)【要約】      （修正有）【課題】小型で信頼できるナノ電気機械（ＮＥＭ）メモリ配置を生成する。【解決手段】ナノ電気機械ベースのメモリであって、不揮発性のメモリ配置１００は複数のセルを有し、各セルはメモリ素子１１０と読み出しセレクタ１２０とを直列に有する。メモリ素子は、アンカー１１１、アンカーに取り付けられた梁１１４、梁の位置を制御するための第１及び第２の制御ゲート１１３、第１の出力ノード１１５を有するナノ電気機械スイッチであり、梁は第１の出力ノードに対して位置付けられる。セルは読み出しセレクタをさらに有し、読み出しセレクタは、第１のセレクタ端子１２１と第２のセレクタ端子１２２とを有し、第１のセレクタ端子は第１の出力ノード１１５に接続される。同一のワードのスイッチの第１及び第２の制御ゲート１１２は、制御ゲートとして機能する第１及び第２の書き込みワード線１３１により、それぞれが互いに接続される。【選択図】図１ｂ
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【特許請求の範囲】
【請求項１】
配列構造に配置される複数のセルを有するメモリ配置（１００）であって、
各セルはメモリ素子（１１０）と読み出しセレクタ（１２０）とを直列に有し、
前記メモリ素子（１１０）は、アンカー（１１１）、アンカー（１１１）に取り付けられた梁（１１４）、梁（１１４）の位置を制御するための第１の制御ゲート（１１２）及び第２の制御ゲート（１１３）、第１の出力ノード（１１５）を有するナノ電気機械スイッチ（１１０）であり、前記梁（１１４）は前記第１の出力ノードに対して位置付けられ、
前記読み出しセレクタ（１２０）は、第１のセレクタ端子（１２１）と第２のセレクタ端子（１２２）とを有し、前記第１のセレクタ端子（１２１）は前記第１の出力ノード（１１５）に接続され、
同一のワードに属する前記ナノ電気機械スイッチ（１１０）の前記第１の制御ゲート（１１２）は、制御ゲートとして機能する第１の書き込みワード線（１３１）により、互いに接続され、
同一のワードに属する前記ナノ電気機械スイッチ（１１０）の前記第２の制御ゲート（１１３）は、制御ゲートとして機能する第２の書き込みワード線（１３２）により、互いに接続される、
メモリ配置（１００）。
【請求項２】
１以上のセルにおいて、前記梁（１１４）は複数のメモリ素子がメモリ配置内で広がっている平面に対して実質的に垂直に配置される、請求項１に記載のメモリ配置（１００）。
【請求項３】
少なくともいくつかの隣接したナノ電気機械スイッチ（１１０）の前記第２の出力ノード（１１６）は、前記ナノ電気機械スイッチ（１１０）間で共有される、請求項１又は請求項２に記載の不揮発性のメモリ配置（１００）。
【請求項４】
前記第１の書き込みワード線（１３１）及び前記第２の書き込みワード線（１３２）のいずれかが固定電位線である、請求項１から請求項３のいずれかに記載の不揮発性のメモリ配置（１００）。
【請求項５】
２つの隣接したワードの第２の書き込みワード線（１３２）は統合され、同一の電位である、請求項１から請求項４のいずれかに記載の不揮発性のメモリ配置（１００）。
【請求項６】
複数のセルにおいて、前記読み出しセレクタ（１２０）は第１のセレクタ制御ゲート（１２３）を有し、
前記メモリ配置は、同一のワードに属する前記読み出しセレクタ（１２０）の前記第１のセレクタ制御ゲート（１２３）を相互接続する読み出しワード線（２０２）を有し、
ワードの前記読み出しセレクタ（１２０）は、そのワードに属する前記読み出しワード線（２０２）によって有効又は無効にされる、
請求項１から請求項５のいずれかに記載のメモリ配置（１００）。
【請求項７】
前記メモリ配置は、
ワード内の同一のビット位置に属する前記ナノ電気機械スイッチ（１１０）の前記アンカー（１１１）を相互接続するデータ線（２０１）と、
ワード内の同一のビット位置に属する前記読み出しセレクタ（１２０）の前記第２のセレクタ端子（１２２）を相互接続する読み出しビット線（２０３）と、
を有し、
前記読み出しビット線（２０３）は前記データ線（２０１）と平行である、
請求項６に記載のメモリ配置（１００）。
【請求項８】
前記メモリ配置は、同一のワードに属する前記読み出しセレクタ（１２０）の前記第２のセレクタ端子（１２２）を相互接続する読み出しソース線（６０１）を有し、
前記読み出しソース線（６０１）は前記第１の書き込みワード線（１３１）と平行である、
請求子１から請求項６のいずれかに記載のメモリ配置（１００）。
【請求項９】
前記メモリ配置は、２つの隣接したワードに属する前記読み出しセレクタ（１２０）の前記第２のセレクタ端子（１２２）を相互接続する読み出しソース線（６０１）を有し、
前記読み出しソース線（６０１）は前記第１の書き込みワード線（１３１）と平行である、
請求子１から請求項６のいずれかに記載のメモリ配置（１００）。
【請求項１０】
前記メモリ配置は、相互接続線（９０３）をさらに有し、
前記読み出しソース線（６０１）は固定電位であり、
異なるワードの前記読み出しソース線（６０１）は前記相互接続線（９０３）によって互いに相互接続される、
請求項８又は請求項９に記載のメモリ配置（１００）。
【請求項１１】
１以上のセルにおいて、前記読み出しセレクタ（１２０）は第１のセレクタ制御ゲート（１２３）を有し、
前記読み出しセレクタ（１２０）はトランジスタであり、前記トランジスタのゲートは、前記第１のセレクタ制御ゲート（１２３）と一致し、
前記トランジスタのドレインは前記第１のセレクタ端子（１２１）と一致し、前記トランジスタのソースは前記第２のセレクタ端子（１２２）と一致し、又は、
前記トランジスタのソースは前記第１のセレクタ端子（１２１）と一致し、前記トランジスタのドレインは前記第２のセレクタ端子（１２２）と一致する、
請求子１から請求項１０のいずれかに記載のメモリ配置（１００）。
【請求項１２】
前記読み出しセレクタ（１２０）はナノ電気機械スイッチであり、
前記ナノ電気機械スイッチの前記第１の制御ゲートは第１のセレクタ制御ゲート（１２３）に一致し、
前記ナノ電気機械スイッチの前記第２の制御ゲートは第２のセレクタ制御ゲート（１２４）に一致し、
前記ナノ電気機械スイッチの前記アンカーは第２のセレクタ端子（１２２）に一致し、
前記ナノ電気機械スイッチの前記第１の出力ノードは第１のセレクタ端子（１２１）に一致する、
請求子１から請求項１０のいずれかに記載のメモリ配置（１００）。
【請求項１３】
前記読み出しセレクタ（１２０）は２端子セレクタである、請求子１から請求項９のいずれかに記載のメモリ配置（１００）。
【請求項１４】
前記２端子セレクタはダイオードである、請求項１３に記載のメモリ配置（１００）。
【請求項１５】
データを格納するため又は回路の動作を制御するための、請求項１から請求項１４のいずれかに記載のメモリ配置の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ配置（arrangements）の分野に関する。より具体的には、本発明はメモリ素子としてナノ電気機械スイッチ（nano-electro-mechanical switch）を有する、メモリ素子を備えたメモリ配置に関する。
【背景技術】
【０００２】
メモリ配置は広範囲に広がり、多数の特定の構成が知られている。多数の一連の応用にとって関心のあるカテゴリは、不揮発性メモリ配置である。
【０００３】
近年、単独で又はＣＭＯＳなどの他の技術と組み合わせて、論理回路内とメモリとしての両方で使用するための機会を提供する装置を約束する、ナノ電気機械（nano-electro-mechanical）（ＮＥＭ）スイッチが注目を集めている。不揮発性メモリビットセルとその配列（array）の一例が、米国特許出願公開第２００９／０２７３９６２号明細書に記載されている。そこに記載されている不揮発性メモリビットセルは、プルアップ電極、プルダウン電極、カンチレバー（cantilever）電極、及びコンタクト電極を有する４端子セルである。さらに、ＮＭＯＳトランジスタがコンタクト電極に接続されうる。
【０００４】
しかし、十分速く且つ読み出しと書き込みの両方のアクセス毎に消費されるエネルギーが低い、小型で信頼できるＮＥＭＳメモリ配列を生成することは、ささいなことではない。
【０００５】
読み出しと書き込みの両方の動作において、これらの特性を備えた、高密度、高いアクセス速度、低エネルギー消費のメモリ配列の需要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００９／０２７３９６２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態の目的は、小型で信頼できるナノ電気機械（ＮＥＭ）メモリ配置を生成することである。
【０００８】
本発明の実施形態の利点は、高密度のメモリ素子をメモリ配置に使用できることである。本発明の実施形態の利点は、メモリ素子のために小さいフットプリント（foot print）が得られることである。
本発明の実施形態の利点は、高速メモリ配置が得られることである。
本発明の実施形態の利点は、それらがＳＲＡＭの代替品として使用可能なことである。
本発明の実施形態によれば、ＮＥＭスイッチのみを使用した、フルメモリ（full memory）又はフルメモリ配列を生成することが可能である。
本発明の実施形態の利点は、セル毎に、ＦＥＴを１つしか必要としないか、又は全くＦＥＴを必要としないことである。本発明の実施形態の利点は、非選択セルが非浮遊ゲートを持つことである。
本発明の実施形態の利点は、使用されるメモリ素子が不揮発性素子であっても良いことである。しかし、実施形態はそれに限定されない。
【０００９】
上述の目的は、本発明の方法及び装置により、成し遂げられる。
【課題を解決するための手段】
【００１０】
本発明は、配列構造に配置される複数のセルを有するメモリ配置に関し、各セルはメモリ素子と読み出しセレクタとを直列に有し、
メモリ素子はナノ電気機械スイッチであり、ナノ電気機械スイッチは、アンカー（anchor）、アンカーに取り付けられた梁（beam）、梁の位置を制御するための第１の制御ゲート及び第２の制御ゲート、第１の出力ノードを有し、梁は第１の出力ノードに対して位置付けられ、
読み出しセレクタは、第１のセレクタ端子と第２のセレクタ端子とを有し、第１のセレクタ端子は第１の出力ノードに接続され、
同一のワード（word）に属するナノ電気機械スイッチの第１の制御ゲートは、制御ゲートとして機能する第１の書き込みワード線により、互いに接続され、
同一のワードに属するナノ電気機械スイッチの第２の制御ゲートは、制御ゲートとして機能する第２の書き込みワード線により、互いに接続される。
【００１１】
第１の書き込みワード線又は第２の書き込みワード線は固定電位線であっても良い。本発明の実施形態の利点は、メモリ配列において高密度のセルが得られることである。第１の書き込みワード線が第１の制御ゲートとして機能し、第２の書き込みワード線が第２の制御ゲートとして機能するため、密度が高い。本発明の実施形態の利点は、十分に高速なメモリ配列が得られることである。
【００１２】
２つの隣接したワードの第２の書き込みワード線は統合され、同一の電位であっても良い。本発明の実施形態の利点は、電位線の１つが固定電位を持つように制御される必要がないことである。本発明の実施形態の利点は、同一の固定電位を持つ隣接した書き込みワード線を共有できることである。本発明の実施形態の利点は、隣接したナノ電気機械スイッチ間の第２の書き込みワード線の共有が、不揮発性メモリ配置の密度を増加させることである。
【００１３】
１以上のセルにおいて、梁は、複数のメモリ素子がメモリ配置内で広がっている平面に対して実質的に垂直に配置されても良い。これに読み出しビットより、セルの領域（より小さいフットプリント）が小さくなるため、本発明の実施形態の利点は、ＮＥＭスイッチの梁が垂直に（すなわち、石板面（litho plane）外に）配置されることである。本発明の実施形態において、ＮＥＭスイッチの最長部分は、梁である。梁を垂直方向に置くと、セル領域に影響を及ぼさない。それ故、本発明の実施形態の利点は、高密度を実現できることである。
【００１４】
少なくともいくつかの隣接したナノ電気機械スイッチの第２の出力ノードは、ナノ電気機械スイッチ間で共有されても良い。本発明の実施形態の利点は、隣接したナノ電気機械スイッチの出力ノードを共有することにより、小型化が向上することである。本発明のいくつかの実施形態において、第２の書き込みワード線は、第２の制御ゲートとして機能する。
【００１５】
メモリ配置（例えば、不揮発性メモリ配置）は、
ワード内の同一のビット位置に属するナノ電気機械スイッチのアンカーを相互接続するデータ線と、
ワード内の同一のビット位置に属する読み出しセレクタの第２のセレクタ端子を相互接続する読み出しビット線と、
を有し、
読み出しビット線は、データ線と平行であっても良い。
【００１６】
本発明の実施形態において、ＮＥＭスイッチの梁の位置は、書き込みワード線（ＷＷＬ）とデータ線により、制御できる。各ＮＥＭスイッチの梁位置は、データ線と読み出しビット線との間を測定することにより、検出できる。読み出しセレクタは、読み出しワード線により、有効又は無効にされうる。第１及び／又は第２の読み出しビット線の簡単なルーティングが可能であることは、本発明の実施形態の利点である。補足の読み出しスキームが使用される場合、補足の読み出しセレクタが各セルに追加されて、補足ビット線がマトリックスに追加されても良い。補足セレクタの第１の端子は、ＮＥＭスイッチの第２の出力ノードに接続されても良い。補足の読み出しセレクタの第２の出力ノードは、ワード内の同一のビット位置に属する補足の読み出しセレクタの第２のセレクタ端子を相互接続する補足ビット線に接続されても良い。読み出しセレクタを使用することにより、漏洩電流（sneak current）が回避されることは、本発明の実施形態の利点である。
【００１７】
複数のセルにおいて、読み出しセレクタは第１のセレクタ制御ゲートを有し、メモリ配置は、同一のワードに属する読み出しセレクタの第１のセレクタ制御ゲートを相互接続する読み出しワード線を有し、ワードの読み出しセレクタは、そのワードに属する読み出しワード線によって有効又は無効にされうる。本発明の実施形態の利点は、読み出しワード線によって、読み出しセレクタを有効又は無効にできることである。
【００１８】
メモリ配置は、同一のワードに属する読み出しセレクタの第２のセレクタ端子を相互接続する読み出しソース線を有し、読み出しソース線は第１の書き込みワード線と平行であっても良い。第１のワードの読み出しソース線と第２のワードの読み出しソース線は、共有されても良い。本発明の実施形態の利点は、読み出しソース線が２つのワード間で共有されるときに、それらは、読み出しソース線がワード毎に存在する場合のものよりも、小型になることである。
【００１９】
メモリ配置は、２つの隣接したワードに属する読み出しセレクタの第２のセレクタ端子を相互接続する読み出しソース線を有し、読み出しソース線は第１の書き込みワード線と平行であっても良い。
【００２０】
読み出しセレクタは第１のセレクタ制御ゲートを有しても良く、メモリ配置は、同一のワードに属する読み出しセレクタの第１のセレクタ制御ゲートを相互接続する読み出しワード線をさらに有しても良く、ワードの読み出しセレクタは、そのワードに属する読み出しワード線によって有効又は無効にされうる。
【００２１】
データ線は、一般的には、ワード内の同一のビット位置に属するナノ電気機械スイッチのアンカーを相互接続しても良い。
【００２２】
メモリ配列は相互接続線をさらに有しても良く、その場合、読み出しソース線は固定電位であり、異なるワードの読み出しソース線は相互接続線によって互いに相互接続される。本発明の実施形態の利点は、全てのアクセスされたセルの読み出し電流が、単一の読み出しソース線を通る代わりに、多数の電線又は平面を通って流れることである。全てのアクセスされたセルの読み出し電流が、単一の読み出しソース線を通って流れる場合、これは、電線抵抗（wire resistance）及びエレクトロマイグレーション（electro-migration）の制限に関連する問題を引き起こすかもしれない。本発明の実施形態において、読み出しセレクタ線は固定電位に保たれ、信号はデータ線上で検知される。それ故、本発明の実施形態において、読み出しセレクタ線は、全ビット線の端子を相互接続し且つそれらを同一の電圧（例えば、ゼロボルト）に保つ読み出しセレクタ面に置き換えられうる。本発明の実施形態において、読み出しセレクタ面は、非常に多くのセル毎に読み出しセレクタ線をまとめて接続することにより、実現される。本発明の実施形態の利点は、読み出しセレクタ面を使用するときであっても、小さい領域のフットプリントを実現できることである。
【００２３】
１以上のセルにおいて、読み出しセレクタは第１のセレクタ制御ゲートを有しても良く、その場合、読み出しセレクタはトランジスタであり、トランジスタのゲートは、第１のセレクタ制御ゲートと一致し、トランジスタのドレインは第１のセレクタ端子と一致し且つトランジスタのソースは第２のセレクタ端子と一致し、又は、トランジスタのソースは第１のセレクタ端子と一致し且つトランジスタのドレインは第２のセレクタ端子と一致する。
【００２４】
本発明の実施形態の利点は、トランジスタを使用することにより、漏洩電流の経路を抑制できることである。本発明の実施形態の利点は、高密度のメモリマトリックスを実現することである。
【００２５】
読み出しセレクタは、第１のセレクタ制御ゲートと第２のセレクタ制御ゲートを有しても良く、その場合、読み出しセレクタの状態は、第１のセレクタ制御ゲートと第２のセレクタ制御ゲートによって制御されうる。
【００２６】
読み出しセレクタはナノ電気機械スイッチであっても良く、その場合、
ナノ電気機械スイッチの第１の制御ゲートは第１のセレクタ制御ゲートに一致し、
ナノ電気機械スイッチの第２の制御ゲートは第２のセレクタ制御ゲートに一致し、
ナノ電気機械スイッチのアンカーは第２のセレクタ端子に一致し、
ナノ電気機械スイッチの第１の出力ノードは第１のセレクタ端子に一致する。
【００２７】
本発明の実施形態の利点は、ナノ電気機械スイッチを使用することにより、リーク電流を制限することができることである。本発明の実施形態の利点は、セル領域が、例えばＳＲＡＭと比較して低減されることである。本発明の実施形態において、セル領域は、３６Ｆ２〜５４Ｆ２に低減される。
【００２８】
読み出しセレクタは、２端子セレクタであっても良い。２端子セレクタはダイオードであっても良い。本発明の実施形態の利点は、アクティブにされたデータ線に接続されている他のワードのセルを通る漏れ経路が回避されることである。本発明の実施形態の利点は、３端子セレクタの代わりに２端子セレクタを使用することにより、セレクタに必要な領域を低減できることである。セル領域は、６ＴのＳＲＡＭが１６０Ｆ２であるのに対し、１２Ｆ２以下、さらには９Ｆ２以下に低減されうる。本発明の実施形態の利点は、クリティカルリードパス（critical read path）内での機械的なスイッチング遅延が必要とならないことである。
【００２９】
本発明は、データを格納する又は回路の動作を制御するための、上述したようなメモリ配置の使用にも関する。
【００３０】
本発明の特定の及び好ましい観点は、添付の独立請求項及び従属請求項において提示される。必要に応じて、且つ特許請求の範囲に明確に提示されているものだけでなく、従属請求項の特徴は、独立請求項の特徴と組み合わされても良く、他の従属請求項の特徴と組み合わされても良い。本発明のこれらの観点及びその他の観点は、後述する実施形態により明らかになる、すなわち後述する実施形態を参照して解明される。
【図面の簡単な説明】
【００３１】
【図１ａ】本発明の実施形態の不揮発性メモリ配置において使用される、ＮＥＭスイッチと読み出しセレクタを備えたセルの概略図
【図１ｂ】本発明の実施形態における、セル毎にＮＥＭスイッチと読み出しセレクタを有する不揮発性メモリ配置の３次元概略図
【図２】本発明の実施形態における、データ線が読み出しビット線と平行である、不揮発性メモリ配置の概略正面図
【図３】本発明の実施形態における、データ線が読み出しビット線と平行である、不揮発性メモリ配置の概略側面図
【図４】本発明の実施形態における、データ線が読み出しビット線と平行である、不揮発性メモリ配置の３次元図
【図５】本発明の実施形態における、隣接するＮＥＭスイッチ間の出力ノードの共有を示す電気図式
【図６】本発明の実施形態における、書き込みワード線と平行な読み出しセレクタ線を有する不揮発性メモリ配置の、正面から見た３次元図
【図７】本発明の実施形態における、読み出しワード線及び書き込みワード線と平行な読み出しセレクタ線を有する不揮発性メモリ配置の、側面から見た３次元図
【図８】本発明の実施形態における、読み出しセレクタ線を有する不揮発性メモリ配置を示す電気図式
【図９】本発明の実施形態における、読み出しソース面の概略上面図
【図１０】本発明の実施形態における、読み出しビット線を有するＮＥＭ＋ＮＥＭスイッチの構成を示す電気図式
【図１１】本発明の実施形態における、読み出しソース線を有するＮＥＭ＋ＮＥＭスイッチの構成を示す電気図式
【図１２】本発明の実施形態における、ＮＥＭスイッチ＋２端子セレクタを示す電気図式
【図１３】本発明の実施形態における、電流を遮断する２端子読み出しセレクタを示す電気図式
【図１４】本発明の実施形態における、電流が通るようにバイアスされた２端子読み出しセレクタを示す電気図式
【発明を実施するための形態】
【００３２】
図面は単なる概略であって、限定するものではない。図面において、要素のいくつかは、大きさが拡大されているものもあり、例示を目的とした尺度で描かれていない。請求項の参照符号は、範囲を限定するものとして解釈すべきではない。種々の図面において、同一の参照符号は、同一又は類似の要素について言及している。
【００３３】
本発明は、特定の実施形態に関して特定の図面を参照して説明しているけれども、それらに限定されるものではなく、特許請求の範囲のみによって限定される。記載した図面は単なる概略であって、限定するものではない。図面において、要素のいくつかは、大きさが拡大されているものもあり、例示を目的とした尺度で描かれていない。寸法及び相対寸法は、本発明の現実の実施化に対応していない。
【００３４】
さらに、明細書及び特許請求の範囲内の「第１」及び「第２」などの用語は、類似の要素を区別するために使用されており、時間的、空間的、順位又は任意の他の方法での順序を必ずしも示すものではない。そのように使用される用語は適当な状況下で交換可能であり、ここに記載された本発明の実施形態は、ここで記載された又は説明された以外の順序で動作できることが、理解される。
【００３５】
さらに、明細書及び特許請求の範囲内の「上（top）」及び「下（under）」などの用語は、説明のために使用されており、相対的な位置を必ずしも示すものではない。そのように使用される用語は適当な状況下で交換可能であり、ここに記載された本発明の実施形態は、ここで記載された又は説明された以外の配向で動作できることが、理解される。
【００３６】
特許請求の範囲で使用されている“有する（comprising）”の用語は、それ以降に列挙された手段に制限されるものとして解釈されるべきではなく、その用語は他の要素又はステップを排除しないことに留意する。それ故、“有する）”の用語は、記載された特徴、整数、ステップ、又は構成要素の存在を言及されたように特定するものとして解釈されるが、１以上の他の特徴、整数、ステップ、構成要素、又はそれらの群の存在又は追加を除外しない。それ故、「手段Ａ及びＢを有するデバイス」という表現の範囲は、構成要素Ａ及びＢのみからなるデバイスに限定されるべきではない。それは、本発明に関して、デバイスに関連する構成要素のみが、Ａ及びＢであることを意味する。
【００３７】
この明細書中、“一実施形態（one embodiment）”又は“実施形態（an embodiment）”への言及は、実施形態に関連して説明された特有の特徴、構造、又は特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。それ故、この明細書の中の様々な場所で“一実施形態の（in one embodiment）”又は“実施形態の（in an embodiment）”という表現が現れるが、必ずしもそのすべてが同一の実施形態について言及しているわけではない。但し、同一の実施形態について言及している場合もある。さらに、この開示から当業者には明らかであるように、１以上の実施形態において、特有の特徴、構造、又は特性が、任意の適切な方法で組み合わされても良い。
【００３８】
同様に当然のことながら、開示を簡素化して、１以上の種々の発明観点の理解に役立たせるために、本発明の典型的な実施形態の説明において、本発明の種々の特徴が、一つの実施形態、図面、又はそれらの説明にまとめられている場合がある。しかし、この開示方法は、請求項に係る発明が、各請求項で明確に列挙された特徴よりもさらに多くの特徴を必要とするという意図を表しているものとして解釈されない。むしろ、下記の請求項が示しているように、発明観点は、一つの上述の開示された実施形態の全ての特徴よりも少ない特徴にある。それ故、詳細な説明に続く請求項は、ここでは、この詳細な説明に明確に組み込まれ、各請求項は、この発明の別個の実施形態として、それ自身に依存する。
【００３９】
さらに、ここで説明されるいくつかの実施形態は、いくつかの特徴を含むけれども、他の実施形態に含まれる他の特徴ではなく、種々の実施形態の特徴の組み合わせは、本発明の範囲内であると意図されていて、当業者に理解されるように、種々の実施形態を形成する。例えば、下記請求項において、請求項に関係する実施形態はいずれも、任意の組み合わせで使用されうる。
【００４０】
ここで提供される説明では、多数の具体的な詳細について記載される。しかし、本発明の実施形態は、これらの具体的な詳細がなくても実施できることが理解される。他の事例における、周知の方法、構造、及び技術については、この説明の理解をわかりにくくするのを避けるため、詳細を示していない。
【００４１】
本発明の実施形態において、“読み出しセレクタ”について言及する場合、読み出しビット線又は読み出しソース線上の半分だけ選択されたセルの漏洩電流を制限する、２，３，４端子デバイスについて言及される。読み出しセレクタは、トランジスタ、ダイオード、ナノ電気機械（nano-electro-mechanical、ＮＥＭ）スイッチとして実現できる。
【００４２】
本発明の実施形態において、“セル”について言及する場合、ＮＥＭスイッチ（メモリ素子）と読み出しセレクタの組み合わせについて言及される。本発明の実施形態において、メモリ素子はＮＥＭスイッチである。ＮＥＭスイッチは、アンカー（１１１）、アンカー（１１１）に取り付けられた梁（１１４）、梁（１１４）の位置を制御するための第１の制御ゲート（１１２）及び第２の制御ゲート（１１３）、第１の出力ノード（１１５）（及び場合により、第２の出力ノード（１１６））を有し、梁（１１４）は第１の出力ノード（１１５）（及び場合により、第２の出力ノード（１１６））に対して位置付けられうる。アンカー、梁、第１及び第２の制御ゲート、さらに出力ノードは、導電性である。
【００４３】
第１の観点において、本発明はメモリ配置（arrangement）に関する。本発明の実施形態によれば、メモリ配列（arrays）は、双安定のナノ電気機械（ＮＥＭ）デバイスを利用する。本発明の実施形態は、高密度で、高速のリードアクセスで、ＳＲＡＭに匹敵する書き込みエネルギー及び読み出しエネルギーを備えた、メモリ配置を提供する。例えば、梁を関連のある寸法に拡大縮小できると仮定すると、単一のＦＥＴセレクタを使用するメモリ素子は、従来のＳＲＡＭメモリ素子の約４分の１の大きさにできる。ＮＥＭスイッチ配列の周辺を小さくすることができるため、この密度の改良はフルメモリ構造に変換する。本発明の実施形態のスイッチング速度は、１００ｐｓ〜１００ｎｓ、例えば５００ｐｓ〜１０ｎｓの間で変化している。
【００４４】
本発明の実施形態によれば、メモリ配置は、配列構造に配置された複数のセルを有し、各セルはメモリ素子と読み出しセレクタとを直列に有する。メモリ素子は、アンカー、アンカーに取り付けられた梁、梁の位置を制御するための第１の制御ゲート及び第２の制御ゲートを有するナノ電気機械スイッチである。メモリ素子はまた、第１の出力ノードを有し、梁は第１の出力ノードに対して位置付けられうる。各セルは読み出しセレクタを有し、読み出しセレクタは第１のセレクタ端子と第２のセレクタ端子を有する。第１のセレクタ端子は、第１の出力ノードに接続される。本発明の実施形態によれば、同一のワードに属するナノ電気機械スイッチの第１の制御ゲートは、制御ゲートとして機能する第１の書き込みワード線により、互いに接続される。さらに、同一のワードに属するナノ電気機械スイッチの第２の制御ゲートは、制御ゲートとして機能する第２の書き込みワード線により、互いに接続される。第１の書き込みワード線と第２の書き込みワード線のいずれかが、固定電位にバイアスされうる。少なくともいくつかの実施形態によれば、ナノ電気機械スイッチは垂直梁のナノ電気機械スイッチであっても良く、それにより、さらに小型の配置をもたらすことができる。
【００４５】
メモリ素子は不揮発性メモリ素子であっても良い。
【００４６】
説明及び本発明の実施形態（本発明はそれらに限定されない）を通じて、いくつかの標準及び任意の構成要素について、図面を参照してより詳細にさらに説明する。
【００４７】
本発明の実施形態において、双安定のＮＥＭスイッチ１１０がメモリ素子として使用される。そのようなＮＥＭスイッチ１１０は、図１ａ及び図１ｂに概略的に示されている。図１ａは、ＮＥＭスイッチ及びセレクタであるセルの基本的構成要素を示している。ここでは、ＮＥＭスイッチの詳細がさらに詳しく述べられる。ＮＥＭスイッチ１１０は、アンカー１１１、第１の制御ゲート１１２、第２の制御ゲート１１３、導電性梁１１４、及び第１の出力ノード１１５を有する。図２に示されるように、本発明の実施形態において、アンカーの機能はデータ線端子２０１により実行される。データ線端子は機械的に固定されている。第１の制御ゲートは書き込みワード線により接続され、第１の制御ゲート１１２の機能は書き込みワード線により実行される。第２の制御ゲート１１３の機能は、第２の書き込みワード線により実行される。ワード線のうちの一つは、固定電位である。ＮＥＭスイッチ１１０の梁１１４は、有利に、基板又はセル配置に関連して実質的に垂直に向けられても良い。ＮＥＭスイッチ１１０は、任意の第２の出力ノード１１６を有しても良い。任意読み出しセレクタの第２の出力ノード１１６は第２の読み出しセレクタに接続されても良く、又は浮遊のままであるか、又は省略されても良い。
【００４８】
本発明のさらなる実施形態は、読み出しセレクタ１２０を有する。読み出しセレクタ１２０自身は、第１のセレクタ端子１２１と第２のセレクタ端子１２２を有する。第１のセレクタ端子１２１は、ＮＥＭスイッチ１１０の第１の出力ノード１１５に接続される。本発明の実施形態において、第２のセレクタ端子１２２は、図２に示されるように、読み出しビット線２０３に接続されたビット線端子として機能する。ビット線端子は、機械的に固定されている。ＮＥＭスイッチが第２の出力ノード１１６を持つ場合、その出力ノードは、電気的に浮遊（floating）していても良いし、読み出しセレクタ１２０に接続されていても良い。
【００４９】
同一のワードに属するＮＥＭスイッチ１１０の第１の制御ゲート１１２は、第１の書き込みワード線１３１により、互いに接続される。同一のワードに属するＮＥＭスイッチ１１０の第２の制御ゲート１１３は、第２の書き込みワード線１３２により、互いに接続される。第１の書き込みワード線１３１も第１の制御ゲートとして機能し、第１の制御ゲート１１２の機能が第１の書き込みワード線１３１自身により実行されることを意味する。第２の書き込みワード線１３２も第２の制御ゲートとして機能し、第２の制御ゲート１１３の機能が第２の書き込みワード線１３２自身により実行されることを意味する。本発明の実施形態の利点は、第１及び第２の書き込みワード線が制御ゲートとして機能できることであり、それにより、セル毎のフットプリントを低減することである。本発明の実施形態において、第２の書き込みワード線１３２は固定電位線であっても良い。
【００５０】
セル状態遷移は、静電力によって開始する。本発明の実施形態において、第１の制御ゲート１１２と第２の制御ゲート１１３は、導電性梁１１４の位置を制御するのに使用される。２つの制御ゲートを使用することにより、両方のセル状態遷移の、静電気の引き出し及び引き込みの使用が可能になる。本発明の実施形態において、導電性梁１１４はアンカー１１１に固定される。状態の一つにおいて、梁１１４はＮＥＭスイッチ１１０の第１の出力ノード１１５に接続し、これによりアンカー１１１から第１の出力ノード１１５への電気伝導経路をもたらす。読み出し動作中に検出されるのは、この導電経路の存在である。
【００５１】
本発明の実施形態において、メモリ配列構成が実現される。これらの実施形態において、読み出しセレクタ１２０はセル毎に使用される。そうでなければ、非選択のセルを流れる電流が選択されたセルの信号を破壊するからである。
【００５２】
典型的な実施形態において、読み出しセレクタ１２０は、３端子セレクタである。３端子読み出しセレクタが使用される場合、読み出しセレクタのゲート（すなわち、第１のセレクタ制御ゲート１２３）は読み出しワード線２０２に接続される。本発明の実施形態において、特定のワードに一致する書き込みワード線１３１は、同一のワードに一致する読み出しワード線２０２と共有される。
【００５３】
本発明の実施形態において、ＮＥＭスイッチ１１０の第１の出力ノード１１５は読み出しセレクタ１２０のドレイン（すなわち、第１のセレクタ端子１２１）に接続され、読み出しセレクタ１２０のソース（すなわち、第２のセレクタ端子１２２）は読み出しビット線２０３に接続される。
【００５４】
本発明の実施形態において、ＮＥＭスイッチ１１０の第１の出力ノード１１５は、読み出しセレクタ１２０のソース（すなわち、第１のセレクタ端子１２１）に接続され、読み出しセレクタ１２０のドレイン（すなわち、第２のセレクタ端子１２２）は読み出しビット線２０３に接続される。
【００５５】
本発明の実施形態において、隣接するＮＥＭスイッチ１１０の第２の出力ノード１１６は共有される。これは、ＮＥＭスイッチ１１０間で共有される第２の書き込みワード線１３２を示す図２に記載されている。第２の書き込みワード線は第２の制御ゲート１１３として機能する。
【００５６】
典型的な実施形態において、図２，図３及び図４に示されるように、データ線２０１は、ワード内の同一のビット位置に属するＮＥＭスイッチ１１０のアンカー１１１を互いに接続する。読み出しビット線２０３は、異なるワード内において同一のビット位置に属する第２のセレクタ端子をその順番で互いに接続する。読み出しセレクタ１２０はそれぞれ、第１のセレクタ制御ゲート１２３を有する。読み出しワード線２０２は、同一のワードに属する読み出しセレクタ１２０の第１のセレクタゲート１２３を互いに接続する。典型的な実施形態において、読み出しビット線２０３はデータ線２０１と平行である。ワードの読み出しセレクタ１２０は、そのワードに属する読み出しワード線２０２によって有効又は無効にされうる。任意で、隣接したＮＥＭスイッチ１１０の第２の出力ノード１１６は、図２に示されるように共有される。ＭＯＳＦＥＴが読み出しセレクタ１２０として使用される実施形態において、ＮＥＭスイッチ１１０の第１の出力ノード１１５はＭＯＳＦＥＴのソース又はドレインと接続される。図５は、隣接するＮＥＭスイッチ１１０の第２の出力ノード１１６が共有される本発明の実施形態の電子図式（electronic scheme）を示している。両方の梁が第１の出力ノード１１５に接続される場合、梁間に電流経路は存在しない。１つだけ梁が第１の出力ノード１１５に接続される場合も、梁間に電流回路は存在しない。両方が第２の共有出力ノード１１６に接続される場合のみ、導電接続が梁間に存在する。しかし、これらの梁は同一のデータ線２０１に接続されるため、これは問題を引き起こさない。それ故、短絡の問題を生じさせずに、隣接するセルの第２の出力ノードを共有することにより、各セルのフットプリントを減少できることが本発明の実施形態の利点である。
【００５７】
図６及び図７に示される他の典型的な実施形態において、データ線２０１は、ワード内の同一のビット位置に属する、ＮＥＭスイッチ１１０のアンカー１１１を相互接続する。読み出しソース線６０１は、同一ワードに属する読み出しセレクタ１２０の第２のセレクタ端子１２２を相互接続する。各読み出しセレクタ１２０は、第１のセレクタゲートを有する。読み出しワード線２０２は、同一のワードに属する読み出しセレクタ１２０の第１のセレクタ制御ゲート１２３を相互接続する。この典型的な実施形態において、読み出しソース線６０１は第１の書き込みワード線１３１と平行である。ワードの読み出しセレクタ１２０は、そのワードに属する読み出しワード線２０２によって有効又は無効にされうる。
【００５８】
本発明の典型的な実施形態において、その電気図式（electrical scheme）が図８に示されており、第１のワードの読み出しソース線６０１と第２のワードの読み出しソース線は共有されている。
【００５９】
さらに他の典型的な実施形態において、それぞれ異なるワードに属する読み出しソース線６０１は、図９に示されるように、相互接続線９０３によって相互接続される。それ故、読み出しソース線６０１は、平面（読み出しソース面）に置き換えられる。この実施形態において、信号はデータ線２０１上で検知される。全てのセルがアクセスされるかどうかにかかわらず、読み出しソース線６０１は全てのセルにおいて常に固定電位（例えば、０Ｖ）のままであるため、読み出しソース線６０１を互いに接続することは、この実施形態において可能である。読み出しソース面は、全ての又は任意の一部の配列のセルに接続する。実施形態において、別々の読み出しソース線により、アクセスされた全てのセルの読み出し電流は、単一の読み出しソース線の電線を通って流れる。これは、電線抵抗及びエレクトロマイグレーションの制限の問題を引き起こすかもしれない。本発明の実施形態の利点は、これらの問題が読み出しソース面により解決されることである。読み出しソース面は、非常に多くのセルごとに１回、読み出しソース線を互いに相互接続し、小さい領域のフットプリントを可能にするようにローカル読み出しソース線を維持することにより実現されても良い。図９に示される本発明の典型的な実施形態において、読み出しソース線６０１は非常に多くのセル毎に相互接続される。それにより、セル９０２の連続した部分（segments）がワード（すなわち、セルの行）内に作られる。書き込みワード線１３１と読み出しワード線２０２は、図９にも示されている。
【００６０】
本発明の他の実施形態において、読み出しセレクタ１２０はトランジスタであって、ゲートは第１のセレクタ制御ゲート１２３に一致し、ソースは第１及び第２のセレクタ端子に一致し、ドレインは残りのセレクタ端子に一致する。読み出しセレクタとしてトランジスタを有するメモリ配置１００の典型的な実施形態が、例えば、図２〜図８に示されている。
【００６１】
本発明の典型的な実施形態において、読み出しセレクタ１２０は４端子セレクタである。それは、第１のセレクタ端子１２１及び第２のセレクタ端子１２２に加えて、第１の制御ゲート１２３及び第２の制御ゲート１２４を有する。読み出しセレクタの状態は、第１のセレクタ制御ゲート１２３及び第２のセレクタゲート１２４によって制御されうる。
【００６２】
本発明の典型的な実施形態において、読み出しセレクタはＮＥＭスイッチ（例えば、不揮発性ＮＥＭスイッチ）である。読み出しセレクタは、メモリ素子（storage element）として使用される不揮発性ＮＥＭスイッチと同一であっても良い。そのような実施形態の例が、図１０に示されている。この例では、同じ種類のＮＥＭスイッチが保存及び選択のために使用されるとことが仮定される。セレクタＮＥＭスイッチの第１の制御ゲートは、第１のセレクタ制御ゲート１２３である。セレクタＮＥＭスイッチの第２の制御ゲートは、第２のセレクタ制御ゲート１２４である。本発明の実施形態において、同一のワードに属するセルの第２の制御ゲート１２４は、図１０に示されるように、切断線１００１と電気的に接続される。セレクタＮＥＭスイッチのアンカーは、第２のセレクタ端子１２２である。セレクタＮＥＭスイッチの第１の出力ノードは、第１のセレクタ端子１２１である。図１０の第２の書き込みワード線１３２は、同一のワードに属するＮＥＭスイッチ１１０の第２の制御ゲート１１３を相互接続する。図１０の読み出しワード線２０２は、同一のワードに属するセルの第１のセレクタ制御ゲート１２３を相互接続する。図１０の第１の書き込みワード線１３１は、同一のワードに属するＮＥＭスイッチ１１０の第１の制御ゲート１１２を相互接続する。図１０の実施形態において、第１の書き込みワード線１３１は、０Ｖの固定電位線である。ＤＣバイアスは、より一般的には、状況に応じて、ＶｄｄからＶｄｄの２倍の間であっても良い。ここで、Ｖｄｄは、使用されている技術において、トランジスタが維持することができる最大電圧である。図１０の実施形態のデータ線２０１は、ワード内の同一のビット位置に属するＮＥＭスイッチ１１０のアンカー１１１を相互接続する。図１０の実施形態の読み出しビット線２０３は、ワード内の同一のビット位置に属する読み出しセレクタ１２０の第２のセレクタ端子１２２を相互接続する。
【００６３】
本発明の実施形態において、読み出しセレクタの梁は、この文脈において、揮発性又は不揮発性（粘着性（sticky）又は非粘着性とも呼ばれる）であっても良い。梁が非粘着性である場合、作動されないとき、例えば、読み出しワード線２０２と切断制御ゲートが同一の電位（例えば、０Ｖ）でバイアスされる場合に、切断位置に戻る。これは、切断線が必要となるのを避ける。
【００６４】
本発明の典型的な実施形態において、図１１に示されるように、読み出しセレクタ１２０はＮＥＭスイッチ１１０であり、
読み出しセレクタの第１のセレクタ端子１２１は、セレクタＮＥＭスイッチの第１の出力ノードであり、
読み出しセレクタの第２のセレクタ端子１２２は、セレクタＮＥＭスイッチのアンカーであり、
読み出しセレクタの第１のセレクタ制御ゲート１２３は、セレクタＮＥＭスイッチの第１の制御ゲートであり、
読み出しセレクタの第２のセレクタ制御ゲート１２４は、セレクタＮＥＭスイッチの第２の制御ゲートである。
【００６５】
本発明の実施形態において、“セレクタＮＥＭスイッチ”について言及されるとこでは、ＮＥＭスイッチである読み出しセレクタについて言及される。
本実施形態において、“セレクタ梁”について言及されるとこでは、ＮＥＭスイッチの梁について言及される。このとき、ＮＥＭスイッチ自身が読み出しセレクタである。
【００６６】
図１１に示される実施形態において、同一のワードに属する読み出しセレクタ１２０の第２のセレクタ端子１２２は、読み出しソース線６０１により接続される。本発明の実施形態において、読み出しソース面は、読み出しソース線と共にセグメント（segments）を使用して、それらを図９に示されるように非常に多くのセル毎に一緒にまとめる（stitching）ことにより、生成されうる。同一のワードに属するＮＥＭスイッチ１１０の第１の制御ゲート１１２は、第１の書き込みワード線１３１により互いに接続される。図１１の実施形態において、第１の書き込みワード線１３１は、固定電位（例えば０Ｖ）に、又はより一般的には、状況に応じて、ＶｄｄからＶｄｄの２倍の間で、バイアスされる。ここで、Ｖｄｄは、使用されている技術において、トランジスタが維持することができる最大電圧である。読み出しワード線２０２は、同一のワードに属する読み出しセレクタ１２０の第１のセレクタ制御ゲート１２３を相互接続する。第２の書き込みワード線１３２は、同一のワードに属するＮＥＭスイッチ１１０の第２の制御ゲート１１３を相互接続する。切断線１００１は、同一のワードに属する読み出しセレクタ１２０の第２のセレクタ制御ゲートを相互接続する。データ線２０１は、ワード内の同一のビット位置に属するＮＥＭスイッチ１１０のアンカー１１１を相互接続する。
【００６７】
上述した例は、主として不揮発性ＮＥＭスイッチを対象としているけれども、本発明の実施形態は、揮発性ＮＥＭスイッチを使用して実施されても良く、全種類のデジタル論理回路を生成するのに使用されうる。それに基づくメモリ配列は、ＣＭＯＳトランジスタを必要とせずに作ることができる。そのようなメモリは、ある例において、ＣＭＯＳチップの上部にモノシリックに（monolithically）集積され、他の素子のためにＣＭＯＳ領域は空いた（free）ままである。それ故、２種類の異なる梁が、２つの積み重ねられたＮＥＭＳ層に関連があるチップの非メモリセルの部分に適用される、様々な目的のために使用されうる。
【００６８】
さらに他の典型的な実施形態において、読み出しセレクタは２端子デバイスである。例えば、ダイオード、オボニック（ovonic）閾値スイッチ、又は非線形トンネル接合を使用できる。２端子読み出しセレクタ１２０を用いれば、読み出しセレクタは、ＮＥＭスイッチ１１０の第１の出力ノード１１５と読み出しセレクト線１１０２の間に配置される。この読み出しセレクト線１１０２は、それに接続されている全てのアクティブにされているセルの読み出し電流を吸い込む（sink）。読み出しセレクタ１２０としてダイオードを使用した実施形態の典型的な実施が、図１１に概略的に示されている。データ線２０１は、同一のビット位置に属するＮＥＭスイッチ１１０のアンカー１１１を相互接続する。第２の書き込みワード線１３２は、同一のワードに属するＮＥＭスイッチ１１０の第２の制御ゲート１１３を相互接続する。第１の書き込みワード線１３１は、同一のワードに属するＮＥＭスイッチ１１０の第１の制御ゲート１１２を相互接続する。図１２に示される実施形態において、第１の書き込みワード線は０Ｖの固定電位線である。２端子デバイス（例えばダイオード）は、読み出しセレクト線１１０２とメモリ素子の第１の出力ノード１１５との間にある。読み出しセレクト線１１０２は、同一のワードに属する２端子デバイスを相互接続する。
【００６９】
本発明の実施形態において、２端子セレクタは、梁１１４、第１の出力ノード１１５又は第２の出力ノード１１６、及び読み出しセレクト線１１０２の間の異なる位置、例えば、ＮＥＭスイッチ１１０自身の梁１１４上に組み込むことができる。好ましくは、２端子セレクタは、梁の端、ゲートの重複領域の端と梁の端の間に位置付けられる。セレクタの機能は、梁と出力ノードの表面物質の適当な選択により、梁と出力ノードが接触する場合に、実現されても良い。一例において、梁はｎ型半導体で作られても良く、出力ノードの表面はｐ型半導体であっても良い。
【００７０】
本発明の実施形態は、メモリの代替品に使用できる小型で信頼できるナノ電気機械（ＮＥＭ）スイッチである。
【００７１】
上述したように、本発明の実施形態は、有利に、小さいフットプリントを持つセルを備えたメモリ配置を可能にする。例として、ＮＥＭスイッチを有し、１．５ゲートのピッチ（pitch）と２つの金属のピッチを備えたＮＭＯＳ構成を使用するセルの場合、領域の消費は［６Ｆ×６Ｆ］と一致する。ここで、Ｆは、使用されている技術の特性サイズ（例えば、１０ｎｍ）である。６ＴのＳＲＡＭの対応する領域は、１６０Ｆ２である。
【００７２】
例として、上述したメモリ配置１００の動作方法についてここで説明し、どのようにしてメモリ配置１００を使用できるかについて示す。２つの特定の動作方法について説明する。第１の動作方法において、アンカーは、梁を介して、ＮＥＭスイッチ１１０の第１の出力ノード１１５に接続される。第２の動作方法において、アンカーは、梁を介して、第２の出力ノード１１６に接続される。
【００７３】
第１及び第２の制御ゲート（１１２，１１３）は十分大きい差電位に作動され、梁は、アンカー１１１上の電位に基づいて、制御ゲートのうちの一つのほうに引き付けられる。本発明の実施形態において、アンカー１１１はデータ線２０１に接続される。本発明の実施形態において、“十分大きい”は、弾性力と組み合わされた静電力が、接着力よりも大きいことを意味する。不揮発性スイッチの場合、ＮＥＭスイッチ１１０の接着力は、弾性的復元力よりも大きい。梁の位置を変更するための十分大きい静電力を実現するのに必要な電位は、ＮＥＭスイッチのスケールと形状（geometry）によって決まってもいい。先進的ＣＭＯＳ技術においての高密度メモリとして対象にされる実施形態では、十分大きいは、例えば０．５Ｖ〜１．８Ｖや０．７Ｖ〜１．２Ｖの電圧差を意味する。本発明の実施形態において、制御ゲート１１２，１１３のうちの一方は、書き込みワード線（ＷＷＬ）に接続されるか又は書き込みワード線（ＷＷＬ）として機能し、他方の制御ゲートは、固定電位（例えば０Ｖ）に、又はより一般的には状況に応じて、Ｖｄｄ〜Ｖｄｄの２倍の間で、維持されうる。ここで、Ｖｄｄは、使用されている技術において、トランジスタが維持することができる最大電圧である。次のように、高電圧は「１」として示され、ゼロ電圧は「０」として示される。
【００７４】
第１の制御ゲート１１２が１に設定され、アンカー１１１と梁１１４が０に設定され、第２の制御ゲート１１３が０であると、梁は第１の制御ゲートに引き付けられる。
第１の制御ゲート１１２が１に設定され、アンカー１１１と梁１１４が１に設定され、第２の制御ゲート１１３が０であると、梁は第２の制御ゲートに引き付けられる。
【００７５】
２つの制御ゲート１１２，１１３が同一の電位のとき、アンカー１１１、第１の出力ノード又は第２の出力ノード上の電圧が何であろうと、梁はその電流が安定した位置で固定のままである（第１の制御ゲート１１２のほうに向かって動けない又は第２の制御ゲート１１３の方に向かって動けない）。第１の制御ゲート１１２が０に設定され且つ第２の制御ゲート１１３が０のとき、梁はその電流が安定した位置で固定のままである。
【００７６】
制御ゲートを使用して、梁を感光性又は非感光性にすることができる。梁が感光性にされたときに、（アンカーに接続されている）データ線２０１を使用して１又は０を書き込むかどうかを選択することができる。
【００７７】
典型的な実施形態において、３端子デバイスは読み出しセレクタ１２０（例えば、ＭＯＳＦＥＴデバイス）として使用される。セルが読み出しのためにアクセスされると、小さい電圧差がアンカー１１１（例えばアンカーに接続されているデータ線２０１）と第２のセレクタ端子１２２（例えば読み出しビット線２０３）との間に印加されて、読み出しワード線２０２がアクティブにされる。ＮＥＭスイッチ１１０が、梁１１４が第１の出力ノード１１５とつながる状態のとき、アンカー１１１と第２のセレクタ端子１２２との間（例えば、データ線２０１と読み出しビット線２０３との間）の導電経路が存在し、電流が流れる。この電流は、検出装置（例えば、他のメモリでも使用されるような標準的な電圧又は電流センスアンプ）により検出される。アンカー１１１と第２のセレクタ端子１２２との電圧差は、事前の充電（pre-charge）動作により、生成されうる。その後、ＳＲＡＭ及びｅＤＲＡＭのための電圧ベースの読み出しスキーム（scheme）のように、第２のセレクタ端子１２２（例えば読み出しビット線３０１）は浮遊したままとなる。
【００７８】
不揮発性ＮＥＭセレクタが読み出しセレクタ１２０として使用される場合、わずかに異なる作動スキームが必要となる。図１０に示される実施形態において、読み出しビット線２０３は常にゼロである。スタンバイモードでは、全てのセレクタ梁は、切断位置にある。スタンバイモードでは、読み出しワード線１２３と全てのワードの切断線は０に設定され、第２の書き込みワード線１３２は０に設定される。第２の書き込みワード線１３２が特定の例において使用されたけれども、第１の書き込みワード線もまた使用可能である。
【００７９】
書き込みのために、あるワードの第２の書き込みワード線１３２は、１に設定される。データ線２０１は、セルに書き込まれるデータに対応する電圧に設定される。次に、第２の書き込みワード線１３２とデータ線２０１が０に戻される。
【００８０】
読み出しのために、あるワードに一致する読み出しワード線１２３は１に設定される。読み出しビット線は常に０であるため、これにより、特定の読み出しワード線１２３上のセレクタ梁は接続状態になる。次のステップで、電圧は、データ線２０１に印加される。データ線２０１及び／または読み出しビット線２０３を通って流れる電流を測定することにより、セルの状態を決定できる。次のステップで、特定のワードの読み出しワード線１２３は０に設定され、切断線は１に設定される。読み出しビット線２０３は常に０であるため、これにより、セレクタ梁は切断状態になる。次のステップにおいて、切断線は再度０に設定される。
【００８１】
図１０の実施形態において、セレクタ梁が非粘着性（non-sticky）の場合、セレクタ梁は作動されていないとき、例えば、読み出しワード線１２３が０で且つ切断線１００１が０のとき、切断位置に戻る。それ故、非粘着性のセレクタ梁が使用されているときは、切断線は必要ではない。
【００８２】
図１１に示される実施形態において、図１０の実施形態と比較して、わずかに異なるスキームが適用される。図１０において、読み出しビット線２０３が同一のビット位置に属する読み出しセレクタ１２０の第２のセレクタ端子１２２を相互接続するのに対し、図１１において、それは、同一のワードに属する読み出しセレクタ１２０の第２のセレクタ端子１２２を相互接続する読み出しソース線６０１である。動作のために、読み出しソース線又は読み出しソース面は０に維持される。全ての他の方法のステップは、図１０に示される実施形態と同一である。
【００８３】
２端子読み出しセレクタが使用されると、読み出しセレクト線１１０２は、それに接続されている全てのアクティブにされているセルの読み出し電流を吸い込む（sink）。アンカー１１１と（例えば読み出しセレクト線に接続されている）第２のセレクタ端子１２２の間に、十分な電圧差が印加されると、例えばセレクタ閾値電圧よりも高い電圧が印加されると、読み出しセレクタ１２０は十分な導電性となり、梁１１４が導電状態であれば（すなわち、第１の出力ノードに接続されていれば）、電流が選択されたセルを通ることを可能にする。データ線２０１と読み出しワード線２０２上の非選択セルについて、セレクタデバイスはより低い電圧又は逆極性の電圧を受け取り、電流を遮断する。図１２の実施形態において、下記の例となるバイアススキームが適用されうる。
【００８４】
スタンバイモードにおいて、第２の書き込みワード線１３２、読み出しセレクト線１１０２、及びデータ線２０１は全て０に設定される。
【００８５】
書き込みモードにおいて、まず、特定のビット位置のデータ線が、プログラムのための値に対応する値に設定され、（特定のセルがプログラムされる必要がある）対応するワードの第２の書き込みワード線１３２が作動され、次に特定の第２の書き込みワード線が非アクティブにされる。
【００８６】
読み出しモードにおいて、ΔＶ（すなわち、十分な電圧差）が選択された読み出しセレクト線１１０２上に印加され、非選択の読み出しセレクト線１１０２が０に設定される。ストレージ梁（storage beam）が接続され、ΔＶが印加されると、電流は、データ線２０１と選択された読み出しワード線２０２の間の選択されたセルを通って流れる。ストレージ梁が切断されると、電流は選択されたセル内を流れない。
【００８７】
例えば、ダイオードを読み出しセレクタ１２０として使用する場合、ダイオードを越える電圧が（図１４に示されるように）順方向で十分大きくなるようなΔＶにするべきである。読み出しセレクタ１２０は、アクティブにされたデータ線２０１に接続されている他のワードのセルを通る漏れ経路を避ける必要がある。これらの半分選択されたセルの読み出しセレクト線１１０２上の電圧は、選択された読み出しセレクト線上の電圧と異なり、例えば（図１３に示されているように）、ΔＶよりもむしろ０Ｖである。選択されたセルを通る電流により、データ線２０１上の実際の信号の電圧は変化し、これらのデータ線の半分選択されたセルを越えるバイアスをもたらす。データ線が半分選択されたセルの読み出しセレクタは、これらのセルを通って漏洩電流が流れないことを確実にする。メモリ配列において、スイッチの出力ノードと読み出しセレクト線の間に位置付けられているラインダイオードセレクタ（line diode selector）の後端が示されている。これに代えて、それはスイッチ出力ノード接点又は梁自身に統合されても良い。この実施形態の読み出しセレクト線は、書き込みワード線と平行である。
【００８８】
他の観点において、本発明の実施形態は、構成データを格納する又はいくつかの回路の動作を制御するためのメモリ配置１００の使用に関する。メモリ配置は、例えば、ＦＰＧＡ論理ブロックの機能を選択する、ＦＰＧＡ又はチップ上のネットワークのルーティング接続を形成する、アナログ構成部品を較正する、メモリ内の冗長設定を記憶する、例えば、ＳＲＡＭ又はＤＲＡＭ配列などの欠陥ワード又は列を無効にするための、様々な応用に使用されても良い。
【図１ａ】
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【図１ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【外国語明細書】
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