(57)【要約】【課題】揮発性メモリを含む３次元メモリにおいて、電源供給を切断して再開する揮発性メモリを素早く使用可能な状態にする。【解決手段】例えば、揮発性メモリであるＤＲＡＭと、不揮発性メモリであるＭＲＡＭとを積層して３次元メモリとする。電源が投入された後、ＤＲＡＭのモードレジスタ等の設定情報をＭＲＡＭに記憶し（ステップＳ１２）、電源が切断されたＤＲＡＭに対する電源供給を再開する時に、ＭＲＡＭに記憶された設定情報をＤＲＡＭに設定する（ステップＳ２１〜Ｓ２４）。これにより、電源供給を再開するＤＲＡＭを、早期に立ち上げ、使用可能な状態にする。【選択図】図１２
2015230611.tif 000002
【特許請求の範囲】
【請求項１】
揮発性メモリと、
前記揮発性メモリに積層された不揮発性メモリと
を含み、
前記揮発性メモリの設定情報を前記不揮発性メモリに記憶し、
前記揮発性メモリに対する電源供給を切断し再開する時に、前記揮発性メモリに、前記不揮発性メモリに記憶された前記設定情報を設定することを特徴とする電子デバイス。
【請求項２】
前記揮発性メモリは、複数のメモリ部を備え、
前記複数のメモリ部のうち第１メモリ部に対する電源供給を切断し再開する時に、前記第１メモリ部に、前記不揮発性メモリに記憶された前記第１メモリ部の前記設定情報を設定することを特徴とする請求項１に記載の電子デバイス。
【請求項３】
前記揮発性メモリに対する電源の供給と切断を切り替えるスイッチを含み、
指示情報に基づいて前記スイッチのオン又はオフを切り替え、前記揮発性メモリに対する電源の供給又は切断を行うことを特徴とする請求項１又は２に記載の電子デバイス。
【請求項４】
投入された電源が停止され、次回の電源が投入された時に、
前記不揮発性メモリを使用した処理を実行すると共に、
前記揮発性メモリに、前記不揮発性メモリに記憶された前記設定情報を設定することを特徴とする請求項１乃至３のいずれかに記載の電子デバイス。
【請求項５】
前記設定情報は、前記揮発性メモリのモードレジスタの設定情報を含むことを特徴とする請求項１乃至４のいずれかに記載の電子デバイス。
【請求項６】
揮発性メモリと、前記揮発性メモリに積層された不揮発性メモリとを含む電子デバイスの制御方法であって、
前記揮発性メモリの設定情報を前記不揮発性メモリに記憶し、
前記揮発性メモリに対する電源供給を切断し再開する時に、前記揮発性メモリに、前記不揮発性メモリに記憶された前記設定情報を設定することを特徴とする電子デバイスの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス及び電子デバイスの制御方法に関する。
【背景技術】
【０００２】
記憶装置として、ＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ、ＭＲＡＭ（Magnetoresistive Random Access Memory）等の不揮発性メモリが知られている。また、平面的なメモリ（メモリセルアレイ、メモリチップ）を複数積層して３次元（３Ｄ）化する技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３１８６７０号公報
【特許文献２】特開２００９−２７７３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
記憶装置の１つである揮発性メモリは、記憶情報の保持に電力を消費し、例えば３次元化によって大容量になれば消費電力も増大し得る。そこで、不使用時には揮発性メモリへの電源供給を切断しておけば、省電力化に繋がる。
【０００５】
しかし、その場合、揮発性メモリは、電源供給を再開する際、モードレジスタ設定等が行われて使用可能な状態となるのに一定の時間を要するため、揮発性メモリを備える電子デバイスの処理速度が低下する恐れがある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、揮発性メモリと、前記揮発性メモリに積層された不揮発性メモリとを含み、前記揮発性メモリの設定情報を前記不揮発性メモリに記憶し、前記揮発性メモリに対する電源供給を切断し再開する時に、前記揮発性メモリに、前記不揮発性メモリに記憶された前記設定情報を設定する電子デバイスが提供される。
【０００７】
また、本発明の一観点によれば、このような電子デバイスの制御方法が提供される。
【発明の効果】
【０００８】
開示の技術によれば、電源供給を再開する揮発性メモリを素早く使用可能な状態にすることができ、揮発性メモリへの電源供給切断による省電力化と、電源供給再開時の早期立ち上げとを図ることが可能になる。
【図面の簡単な説明】
【０００９】
【図１】電子デバイスの第１の例を説明する図（その１）である。
【図２】電子デバイスの第１の例を説明する図（その２）である。
【図３】電子デバイスの第１の例を説明する図（その３）である。
【図４】電子デバイスの第２の例を説明する図（その１）である。
【図５】電子デバイスの第２の例を説明する図（その２）である。
【図６】電子デバイスの第２の例を説明する図（その３）である。
【図７】メモリモジュールのメモリ領域の構成例を示す図である。
【図８】スイッチの配置例を説明する図（その１）である。
【図９】スイッチの配置例を説明する図（その２）である。
【図１０】管理テーブルの一例を示す図である。
【図１１】スイッチの設定処理フローの一例を示す図である。
【図１２】第１の実施の形態に係る電子デバイスの処理フローの一例を示す図（その１）である。
【図１３】第１の実施の形態に係る電子デバイスの処理フローの一例を示す図（その２）である。
【図１４】第２の実施の形態に係る電子デバイスの処理フローの一例を示す図（その１）である。
【図１５】電子デバイスの第３の例を説明する図（その１）である。
【図１６】電子デバイスの第３の例を説明する図（その２）である。
【図１７】第２の実施の形態に係る電子デバイスの処理フローの一例を示す図（その２）である。
【図１８】電子デバイスの第４の例を説明する図（その１）である。
【図１９】電子デバイスの第４の例を説明する図（その２）である。
【図２０】電子デバイスの第５の例を説明する図（その１）である。
【図２１】電子デバイスの第５の例を説明する図（その２）である。
【図２２】第３の実施の形態に係る電子デバイスの処理フローの一例を示す図である。
【発明を実施するための形態】
【００１０】
まず、第１の実施の形態について説明する。
図１〜図３は電子デバイスの第１の例を説明する図である。ここで、図１は電子デバイスの要部断面模式図の一例を示す図、図２は電子デバイスの構成例を示す図、図３は電子デバイスが備えるメモリモジュールの構成例を示す図である。
【００１１】
図１に示す電子デバイス１Ａは、回路基板１０と、回路基板１０に搭載されたコントロールモジュール２０及びメモリモジュール３０を有する。
コントロールモジュール２０とメモリモジュール３０とは、回路基板１０に設けられた配線１１を通じて電気的に接続される。コントロールモジュール２０によってメモリモジュール３０の処理動作が制御される。
【００１２】
メモリモジュール３０は、例えば、メモリ機能を有する複数のチップ３１を含む。メモリモジュール３０は、複数のチップ３１の積層構造２Ａを有する。図１には一例として、３つのチップ３１ａ，３１ｂ，３１ｃを図示している。例えば、複数のチップ３１のうち、少なくとも１つはＤＲＡＭとされ、少なくとも１つはＭＲＡＭとされる。
【００１３】
複数のチップ３１は、回路基板１０からその上方に向かって積層され、互いに電気的に接続される。例えば、ＴＳＶ（Through Silicon Via）技術等によって形成され所定のチップ３１の表裏面間を導通させる導通部３２と、導通部３２に接続される接続部３３によって、積層される複数のチップ３１が互いに電気的に接続される。
【００１４】
各チップ３１（それに含まれる一定数のメモリセルを含むメモリブロック、又は一定数のメモリブロックを含むメモリ層（メモリセルアレイ））に電源を供給する電源線上には、スイッチが設けられる。例えば、接続部３３にメカニカルスイッチを設けたり、チップ３１内にトランジスタ等で形成される半導体スイッチを設けたりすることができる。電子デバイス１Ａでは、このようなスイッチによって、チップ３１のメモリブロック又はメモリ層への電源の供給と切断が切り替えられるようになっている。尚、スイッチ及びそれを用いた電源の供給、切断の詳細については後述する。
【００１５】
電子デバイス１Ａについて更に説明する。
コントロールモジュール２０は、例えば図２に示すように、ＣＰＵ（Central Processing Unit）２１及びチップセット２２を含む。
【００１６】
ＣＰＵ２１は、電子デバイス１Ａの全体、又は電子デバイス１Ａ内のメモリモジュール３０の処理動作を制御するプロセッサである。チップセット２２は、ＣＰＵ２１とメモリモジュール３０の間で遣り取りされる情報を制御する。チップセット２２は、ＣＰＵ２１の指令に基づき、メモリモジュール３０に対して、その処理動作を制御する各種情報を出力する。
【００１７】
メモリモジュール３０は、例えば図２に示すように、制御部３４、及び複数のメモリ部３５を含む。
制御部３４は、セルフチェック機能部３４ａ、不良処理部３４ｂ、切り替え部３４ｃを有する。セルフチェック機能部３４ａは、メモリ部３５に記憶されたデータのエラー検出とエラー訂正のための処理を行う。不良処理部３４ｂは、不良のメモリセルやメモリブロックを、予めチップ３１内に用意された冗長回路に切り替えるための処理を行う。切り替え部３４ｃは、スイッチによってチップ３１（メモリブロック又はメモリ層）への電源の供給と切断を切り替えるための処理を行う。
【００１８】
各メモリ部３５は、ＤＲＡＭ若しくはＭＲＡＭのメモリブロック、又は、ＤＲＡＭ若しくはＭＲＡＭのメモリ層であり、それぞれ制御部３４に接続される。
電子デバイス１Ａのメモリモジュール３０は、図３に示すような、制御部３４上に、積層された複数（ｎ個）のＤＲＡＭ層３６及び複数（ｍ個）のＭＲＡＭ層３７を有する階層構造とすることができる。
【００１９】
また、図４〜図６は電子デバイスの第２の例を説明する図である。ここで、図４は電子デバイスの要部断面模式図の一例を示す図、図５は電子デバイスの構成例を示す図、図６は電子デバイスが備えるメモリモジュールの構成例を示す図である。
【００２０】
図４に示す電子デバイス１Ｂは、回路基板１０に搭載されたコントロールモジュール２０と、コントロールモジュール２０に積層されたメモリモジュール３０を有する。コントロールモジュール２０によってメモリモジュール３０の処理動作が制御される。コントロールモジュール２０とメモリモジュール３０は、積層構造２Ｂを有する。
【００２１】
メモリモジュール３０は、例えば、メモリ機能を有する複数のチップ３１（ここでは一例として３つのチップ３１ａ，３１ｂ，３１ｃ）を含み、複数のチップ３１のうち、少なくとも１つはＤＲＡＭとされ、少なくとも１つはＭＲＡＭとされる。コントロールモジュール２０、及びメモリモジュール３０の複数のチップ３１は、例えば、ＴＳＶ技術等を用いて形成される導通部３２と、導通部３２に接続される接続部３３によって、互いに電気的に接続される。
【００２２】
各チップ３１（メモリブロック又はメモリ層）に電源を供給する電源線上には、メカニカルスイッチや半導体スイッチ等のスイッチが設けられる。電子デバイス１Ｂでは、スイッチによって、チップ３１のメモリブロック又はメモリ層への電源の供給と切断が切り替えられるようになっている。尚、スイッチ及びそれを用いた電源の供給、切断の詳細については後述する。
【００２３】
電子デバイス１Ｂについて更に説明する。
コントロールモジュール２０は、例えば図５に示すように、ＣＰＵ２１及びチップセット２２を含む。チップセット２２は、ＣＰＵ２１の指令に基づき、メモリモジュール３０に対して、その処理動作を制御する各種情報を出力する。コントロールモジュール２０（又はそのチップセット２２）には、上記第１の例で述べたような制御部３４（セルフチェック機能部３４ａ、不良処理部３４ｂ、切り替え部３４ｃ）が含まれてもよい。
【００２４】
メモリモジュール３０は、例えば図５に示すように、複数のメモリ部３５を含む。各メモリ部３５は、ＤＲＡＭ若しくはＭＲＡＭのメモリブロック、又は、ＤＲＡＭ若しくはＭＲＡＭのメモリ層であり、それぞれコントロールモジュール２０に接続される。
【００２５】
電子デバイス１Ｂのメモリモジュール３０は、図６に示すような、コントロールモジュール２０上に、積層された複数（ｎ個）のＤＲＡＭ層３６及び複数（ｍ個）のＭＲＡＭ層３７を有する階層構造とすることができる。
【００２６】
上記第１の例に示した電子デバイス１Ａ、第２の例に示した電子デバイス１Ｂにおいて、メモリモジュール３０は、例えば次の図７に示すような３次元構造のメモリ領域を有する、３次元メモリ（３Ｄメモリ）とされる。
【００２７】
図７はメモリモジュールのメモリ領域の構成例を示す図である。
メモリモジュール３０は、図７に示すように、Ｘ，Ｙ，Ｚ方向にそれぞれ所定数のメモリ部３５が配列された３次元のメモリ領域３０ａを有する構造となる。ここでは一例として、Ｘ，Ｙ，Ｚ方向にそれぞれｋ個のメモリブロック３５ａが配列されたメモリ領域３０ａを図示する。
【００２８】
例えば、このようなメモリ領域３０ａの、或る層（メモリ層３５ｂ）のＸ，Ｙ方向に配列されたメモリブロック３５ａ群が、上記のようなＤＲＡＭ層３６のメモリブロック群、又は、上記のようなＭＲＡＭ層３７のメモリブロック群に相当する。またメモリ領域３０ａでは、例えば或る層（メモリ層３５ｂ）を、不良のメモリ部３５と切り替え可能な冗長部としてもよい。
【００２９】
続いて、スイッチについて説明する。
上記のように、メモリモジュール３０の各チップ３１に電源を供給する電源線上には、各チップ３１のメモリブロック３５ａ又はメモリ層３５ｂに対する電源の供給と切断を切り替えるスイッチが設けられる。
【００３０】
図８及び図９はスイッチの配置例を説明する図である。
例えば図８に示すように、上下に隣接するチップ３１間（導通部３２を含むチップ３１間、又は導通部３２を含むチップ３１と含まないチップ３１間）を電気的に接続する接続部３３に、スイッチ３８を設ける。これにより、各チップ３１のメモリ層３５ｂ、又はメモリ層３５ｂ内のメモリブロック３５ａへの電源の供給と切断を切り替える。
【００３１】
また、例えば図９に示すように、導通部３２及び接続部３３を含む電極構造３９ａと、メモリ部３５（メモリ層３５ｂ、又はメモリ層３５ｂ内のメモリブロック３５ａ）とを電気的に接続する配線３９ｂ上に、スイッチ３８を設ける。これにより、各チップ３１のメモリ層３５ｂ又はメモリブロック３５ａへの電源の供給と切断を切り替える。
【００３２】
メモリモジュール３０では、図８又は図９のような配置でスイッチ３８を設ける、或いは、図８及び図９のような配置を組み合わせて、スイッチ３８を設けることで、メモリ層３５ｂ単位、メモリブロック３５ａ単位での電源の供給と切断が切り替えられる。
【００３３】
これにより、チップ３１毎の電源の供給と切断の切り替えを行うことも可能である。
このようなメモリモジュール３０を有する電子デバイス１Ａ，１Ｂにおいて、メモリ部３５（メモリ層３５ｂ、メモリブロック３５ａ）に繋がるスイッチ３８のオンオフは、コントロールモジュール２０からの指示に基づいて行われる。
【００３４】
例えば、メモリモジュール３０内の全部又は一部のメモリ部３５に対する電源供給が切断される場合には、ＣＰＵ２１により、全部又は一部のメモリ部３５に繋がるスイッチ３８をオフする指示を示す情報が生成され、チップセット２２から出力される。メモリモジュール３０では、チップセット２２から出力される情報に示されるスイッチ３８がオフされ、そのスイッチ３８に繋がるメモリ部３５に対する電源供給が切断される。
【００３５】
また、メモリモジュール３０内の全部又は一部のメモリ部３５に対する電源供給が開始される場合には、ＣＰＵ２１により、全部又は一部のメモリ部３５に繋がるスイッチ３８をオンする指示を示す情報が生成され、チップセット２２から出力される。メモリモジュール３０では、チップセット２２から出力される情報に示されるスイッチ３８がオンされ、そのスイッチ３８に繋がるメモリ部３５に対する電源供給が開始される。
【００３６】
電子デバイス１Ａ，１Ｂは、メモリモジュール３０内のスイッチ３８に関する情報を、電子デバイス１Ａ，１Ｂが備える不揮発性メモリ領域（例えば上記ＭＲＡＭのメモリ領域又は制御部３４のメモリ領域）に、管理テーブルとして保有する。
【００３７】
図１０は管理テーブルの一例を示す図である。
管理テーブル４０には、メモリモジュール３０内に設けられる各スイッチ３８の接続先のメモリ部３５（メモリ層３５ｂ、メモリブロック３５ａ）を示す情報（「メモリ部」欄４１）、及び各スイッチ３８に付与される識別（ＩＤ）情報（「スイッチＩＤ」欄４２）が記録される。尚、各スイッチ３８の接続先のメモリ部３５を示す情報は、例えば、上記図７のようなメモリ領域３０ａにおけるメモリブロック３５ａのＸＹＺ座標（Ｘ−Ｙ−Ｚ）や、メモリ層３５ｂのＺ座標（Ｚ）とされる。
【００３８】
管理テーブル４０には更に、メモリ部３５への電源供給を不要とする指示の有無を示す情報（「不要メモリ指示」欄４３）、スイッチ３８のオンオフを示す情報（「スイッチ状況」欄４４）、電源供給の有無を示す情報（「電源供給状況」欄４５）が記録される。
【００３９】
ＣＰＵ２１又は制御部３４は、その処理内容や消費電力量等に基づき、このような管理テーブル４０を参照し、各メモリ部３５に対する電源の供給、切断の要、不要についての判定処理を実行する。
【００４０】
続いて、電子デバイス１Ａ，１Ｂでの処理について説明する。
電子デバイス１Ａ，１Ｂでは、まず、スイッチ３８の設定が行われる。
図１１はスイッチの設定処理フローの一例を示す図である。
【００４１】
電子デバイス１Ａ，１Ｂでは、電源が投入された後、まずメモリモジュール３０内の各メモリ部３５に繋がるスイッチ３８について、ＩＤ情報の有無がチェックされる（ステップＳ１）。チェック結果に基づき、ＩＤ情報の無いスイッチ３８に対しては、ＩＤ情報が付与される（ステップＳ２）。電子デバイス１Ａ，１Ｂに対してはじめて電源が投入される際は、各メモリ部３５に繋がるスイッチ３８にＩＤ情報が設定されておらず、各メモリ部３５に繋がるスイッチ３８に対してそれぞれＩＤ情報が付与される。
【００４２】
各スイッチ３８に対して付与されるＩＤ情報は、図１０のような管理テーブル４０に記録される（ステップＳ３）。管理テーブル４０には、各スイッチ３８に対して付与されるＩＤ情報が、それぞれの接続先であるメモリ部３５を示す情報と関連付けられて記録される。管理テーブル４０には更に、ＩＤ情報が付与された各スイッチ３８の接続先のメモリ部３５について、不要メモリ指示、スイッチ状況、電源供給状況を示す情報が記録される。
【００４３】
電子デバイス１Ａ，１Ｂでは、各メモリ部３５の状況（不要メモリ指示、スイッチ状況、電源供給状況）が変更になった場合、管理テーブル４０の記録内容が更新される。
図１２及び図１３は第１の実施の形態に係る電子デバイスの処理フローの一例を示す図である。ここで、図１２には、１回目の電源投入が行われた際の電子デバイスの処理フローを例示し、図１３には、２回目以後の電源投入が行われた際の電子デバイスの処理フローを例示している。
【００４４】
まず、１回目の電源投入が行われた際の電子デバイスの処理フローについて、図１２を参照して説明する。
電子デバイス１Ａ，１Ｂでは、１回目の電源投入が行われると、まず、メモリモジュール３０内の全てのメモリ部３５について、管理テーブル４０の情報（スイッチ３８のＩＤ情報、不要メモリ指示、スイッチ状況、電源供給状況）が記録されているか否か判定される（ステップＳ１０）。メモリモジュール３０内の全てのメモリ部３５について、管理テーブル４０の情報が記録されていない場合には、図１１の処理が実行される。尚、１回目の電源投入時の管理テーブル４０には、メモリモジュール３０内の全てのメモリ部３５（及びそのスイッチ３８）について、不要メモリ指示「無」、スイッチ状況「オン」、電源供給状況「有」であることを示す情報が記録されている。
【００４５】
管理テーブル４０に情報が記録されている場合、電子デバイス１Ａ，１Ｂでは、ＤＲＡＭとＭＲＡＭが含まれるメモリモジュール３０内のメモリ部３５のうち、ＤＲＡＭについて、モードレジスタの設定等、ＤＲＡＭの動作に要する設定情報の設定が行われる（ステップＳ１１）。そして、電子デバイス１Ａ，１Ｂでは、ＤＲＡＭの設定情報が、メモリモジュール３０内のメモリ部３５のうち、ＭＲＡＭのメモリ領域に記憶される（ステップＳ１２）。
【００４６】
電子デバイス１Ａ，１Ｂでは、このようにしてメモリモジュール３０内のＤＲＡＭの設定情報がＭＲＡＭに記憶された後、最大容量のＤＲＡＭが用いられて、ＣＰＵ２１による各種処理が実行される（ステップＳ１３，Ｓ１４）。例えば、電子デバイス１Ａ，１Ｂでは、メモリモジュール３０内の、最大容量のＤＲＡＭが主記憶装置として用いられて、ＣＰＵ２１による各種処理が実行される。
【００４７】
電子デバイス１Ａ，１Ｂでは、ＣＰＵ２１又は制御部３４により、その処理内容や消費電力量等に基づき、メモリモジュール３０内のＤＲＡＭの容量を最大容量から減らすか否か（一部のＤＲＡＭに対する電源供給を切断するか否か）の判定処理が実行される。この判定処理には、管理テーブル４０が用いられる。電子デバイス１Ａ，１Ｂでは、ＤＲＡＭの容量を減らすと判定された場合、減らす容量に相当する一部のＤＲＡＭ（メモリ層３５ｂ、メモリブロック３５ａ）に対して供給されている電源を切断するため、その一部のＤＲＡＭに繋がるスイッチ３８をオフする指示情報が生成される。
【００４８】
電子デバイス１Ａ，１Ｂでは、このような一部のＤＲＡＭに繋がるスイッチ３８をオフする指示情報が生成されない場合には（ステップＳ１５）、最大容量のＤＲＡＭが用いられて、ＣＰＵ２１による各種処理が実行される（ステップＳ１３）。ＣＰＵ２１による各種処理が全て終了した場合には（ステップＳ１４）、電子デバイス１Ａ，１Ｂに対する電源供給が停止される。
【００４９】
一方、電子デバイス１Ａ，１Ｂでは、一部のＤＲＡＭに繋がるスイッチ３８をオフする指示情報が生成された場合には（ステップＳ１５）、その指示情報に示されるスイッチ３８がオフされ、その一部のＤＲＡＭに対する電源供給が切断される。
【００５０】
その際は、まず、電源供給を切断する一部のＤＲＡＭに記憶されているデータが、メモリモジュール３０内の別のメモリ領域、例えば別のＤＲＡＭのメモリ領域やＭＲＡＭのメモリ領域に退避される（ステップＳ１６）。そして、電源供給を切断する一部のＤＲＡＭに記憶されているデータの退避が完了したか否かが判定され（ステップＳ１７）、退避完了後、その一部のＤＲＡＭに繋がるスイッチ３８がオフされ（ステップＳ１８）、その一部のＤＲＡＭに対する電源供給が切断される。
【００５１】
電子デバイス１Ａ，１Ｂでは、このようにしてメモリモジュール３０内の一部のＤＲＡＭに対する電源供給が切断された後は、一部のＤＲＡＭを除く残りのＤＲＡＭが用いられて、ＣＰＵ２１による各種処理が実行される（ステップＳ１９）。ＣＰＵ２１による各種処理が全て終了した場合には（ステップＳ２０）、電子デバイス１Ａ，１Ｂに対する電源供給が停止される。
【００５２】
電子デバイス１Ａ，１Ｂでは、このようなメモリモジュール３０内の一部のＤＲＡＭ（メモリ層３５ｂ、メモリブロック３５ａ）に対する電源供給の切断に伴い、その一部のＤＲＡＭ（及びそのスイッチ３８）について、管理テーブル４０の記録内容が更新される。即ち、その一部のＤＲＡＭとそれに接続されるスイッチ３８についての記録内容が、不要メモリ指示「有」、スイッチ状況「オフ」、電源供給状況「無」であることをそれぞれ示す情報に更新される。
【００５３】
尚、メモリモジュール３０内の、電源供給が切断された一部のＤＲＡＭについては、そのモードレジスタ等の設定情報が消失する。
このようにして一部のＤＲＡＭに対する電源供給が切断された電子デバイス１Ａ，１Ｂでは、上記同様、ＣＰＵ２１により、その処理内容や消費電力量等に基づき、メモリモジュール３０内のＤＲＡＭの容量を減らすか増やすかの判定処理が実行される。
【００５４】
この判定処理において、ＤＲＡＭの容量を減らすと判定された場合には、メモリモジュール３０内の、更に別の一部のＤＲＡＭに対する電源供給を切断するため、その別の一部のＤＲＡＭに繋がるスイッチ３８をオフする指示情報が生成される。このような指示情報が生成された場合（ステップＳ２１）、電子デバイス１Ａ，１Ｂでは、ステップＳ１６以降の処理が実行される。また、電子デバイス１Ａ，１Ｂでは、電源供給の切断に伴い、該当する別の一部のＤＲＡＭについて、管理テーブル４０の記録内容が更新される。
【００５５】
一方、上記判定処理において、ＤＲＡＭの容量を増やすと判定された場合には、メモリモジュール３０内の、電源供給が切断された一部のＤＲＡＭに対する電源供給を再開するため、その一部のＤＲＡＭに繋がるスイッチ３８をオンする指示情報が生成される。このような指示情報が生成された場合（ステップＳ２１）、電子デバイス１Ａ，１Ｂでは、次のような処理が実行される。
【００５６】
まず、電子デバイス１Ａ，１Ｂでは、メモリモジュール３０内の、電源供給を再開する一部のＤＲＡＭに繋がるスイッチ３８がオンされる（ステップＳ２２）。そして、電子デバイス１Ａ，１Ｂでは、その一部のＤＲＡＭについて、ステップＳ１１で設定され、ステップＳ１２でＭＲＡＭに記憶された設定情報が、そのＭＲＡＭから取得され（ステップＳ２３）、取得された設定情報がその一部のＤＲＡＭに設定される（ステップＳ２４）。また、電子デバイス１Ａ，１Ｂでは、電源供給の再開に伴い、該当する一部のＤＲＡＭについて、管理テーブル４０の記録内容が更新される。
【００５７】
その後、電子デバイス１Ａ，１Ｂでは、電源供給が行われているＤＲＡＭが用いられて、ＣＰＵ２１による各種処理が実行される（ステップＳ２５）。ＣＰＵ２１による各種処理が全て終了した場合には（ステップＳ２６）、電子デバイス１Ａ，１Ｂに対する電源供給が停止される。ＣＰＵ２１による各種処理が全て終了していない場合には（ステップＳ２６）、ステップＳ２１以降の処理が実行される。
【００５８】
また、電子デバイス１Ａ，１Ｂでは、ステップＳ２１の判定処理において、ＤＲＡＭの容量を変更しないと判定された場合には、ステップＳ１９以降の処理が実行される。
尚、電子デバイス１Ａ，１Ｂに対する電源供給を停止する時には（ステップＳ１４，Ｓ２０，Ｓ２６）、その時点でのメモリモジュール３０内のＤＲＡＭの設定情報を、改めてＭＲＡＭに記憶するようにしてもよい。
【００５９】
また、メモリ部３５の制御は、ＣＰＵ２１の指示により、制御部３４が制御（処理、管理等）を行うようにしてもよい。
上記のように電子デバイス１Ａ，１Ｂでは、メモリモジュール３０内の、電源供給が切断されて設定情報が消失した一部のＤＲＡＭに対し、電源供給が再開される際、その一部のＤＲＡＭに、ＭＲＡＭに記憶された設定情報が反映される。そのため、電源供給が再開される際に、その一部のＤＲＡＭにモードレジスタ等の設定が改めて行われる場合に比べて、ＤＲＡＭが使用可能な状態となるまでの時間が短縮される。
【００６０】
このように一旦切断したＤＲＡＭへの電源供給を再開する場合に、ＤＲＡＭを素早く立ち上げ、大容量化することができるため、電子デバイス１Ａ，１Ｂにおける、ＤＲＡＭを用いた処理の速度、信頼性の低下を抑制することができる。
【００６１】
電子デバイス１Ａ，１Ｂでは、その処理上、メモリモジュール３０内の一部のＤＲＡＭが不要である場合には、その一部のＤＲＡＭに対する電源供給を切断しておくことができる。そのため、メモリモジュール３０内のＤＲＡＭの省電力化、電子デバイス１Ａ，１Ｂの省電力化を図ることができる。
【００６２】
続いて、２回目以後の電源投入が行われた際の電子デバイスの処理フローについて、図１３を参照して説明する。
電子デバイス１Ａ，１Ｂでは、例えば１回目の電源投入が停止されてから２回目の電源投入が行われると、まず、ＣＰＵ２１により、メモリモジュール３０内のメモリ部３５のうち、ＭＲＡＭが動作可能な状態になっているか否かが判定される（ステップＳ３０）。そして、電子デバイス１Ａ，１Ｂでは、まずＭＲＡＭが用いられて、ＣＰＵ２１による各種処理が実行される（ステップＳ３１）。
【００６３】
これと並行して、電子デバイス１Ａ，１Ｂでは、ＤＲＡＭとＭＲＡＭが含まれるメモリモジュール３０内のメモリ部３５のうち、ＤＲＡＭについて、上記ステップＳ１１で設定され、ステップＳ１２でＭＲＡＭに記憶された設定情報の設定が行われる（ステップＳ３２）。尚、１回目の電源投入が停止された時に改めてＭＲＡＭに設定情報が記憶されている場合には、その設定情報が、メモリモジュール３０内のＤＲＡＭに設定されてもよい。
【００６４】
このように電子デバイス１Ａ，１Ｂでは、２回目の電源投入が行われた際には、ＤＲＡＭではなく、まずＭＲＡＭが用いられて処理が実行され、それと並行して、ＤＲＡＭに対し、ＭＲＡＭに記憶されている設定情報が反映される。電子デバイス１Ａ，１Ｂでは、ＤＲＡＭに設定情報が設定され、ＤＲＡＭが使用可能な状態となるまでは、ＭＲＡＭが用いられて、ＣＰＵ２１による各種処理が実行される。
【００６５】
ＤＲＡＭに対するモードレジスタ等の設定情報の設定には一定の時間を要する。そのため、２回目の電源投入後にＤＲＡＭのみを用いて処理を行おうとすると、設定情報の設定が完了するまではＤＲＡＭを用いた処理が行えない、或いは、高い信頼性で処理が行えない、といった事態が発生し得る。これに対し、上記のように２回目の電源投入後、まずＭＲＡＭを用いて処理を実行し、それと並行してＤＲＡＭに設定情報を設定するようにすることで、素早く処理を開始することができ、処理の速度、信頼性の低下を抑制することができる。
【００６６】
電子デバイス１Ａ，１Ｂでは、上記のようなＤＲＡＭの設定情報の設定後に、又は設定と並行して、ＣＰＵ２１により、その処理内容や消費電力量等に基づき、メモリモジュール３０内のＤＲＡＭの容量を減らすか否かの判定処理が実行される。ＤＲＡＭの容量を減らすと判定された場合には、メモリモジュール３０内の一部のＤＲＡＭに対する電源供給を切断するため、その一部のＤＲＡＭに繋がるスイッチ３８をオフする指示情報が生成される。
【００６７】
電子デバイス１Ａ，１Ｂでは、一部のＤＲＡＭに繋がるスイッチ３８をオフする指示情報が生成された（ＤＲＡＭの容量が減らされる）場合には（ステップＳ３３）、その指示情報に示されるスイッチ３８がオフされる（ステップＳ３４）。そして、一部のＤＲＡＭを除いた、使用可能な状態となった残りのＤＲＡＭが用いられて、ＣＰＵ２１による各種処理が実行される（ステップＳ３５）。ＣＰＵ２１による各種処理が全て終了した場合には（ステップＳ３６）、電子デバイス１Ａ，１Ｂに対する電源供給が停止される。
【００６８】
一方、指示情報が生成されない（ＤＲＡＭの容量が減らされない）場合には（ステップＳ３３）、使用可能な状態となった最大容量のＤＲＡＭが用いられて、ＣＰＵ２１による各種処理が実行される（ステップＳ３５）。ＣＰＵ２１による各種処理が全て終了した場合には（ステップＳ３６）、電子デバイス１Ａ，１Ｂに対する電源供給が停止される。
【００６９】
各種処理が実行される電子デバイス１Ａ，１Ｂでは、上記同様、ＣＰＵ２１により、その処理内容や消費電力量等に基づき、メモリモジュール３０内のＤＲＡＭの容量を減らすか増やすかの判定処理が実行され、判定結果に基づく指示情報が生成される。
【００７０】
電子デバイス１Ａ，１Ｂでは、ＤＲＡＭの容量を減らすために一部のＤＲＡＭに繋がるスイッチ３８をオフする指示情報が生成された場合には（ステップＳ３７）、次のような処理が実行される。
【００７１】
まず、スイッチ３８をオフする一部のＤＲＡＭに記憶されているデータが、メモリモジュール３０内の別のメモリ領域、例えば別のＤＲＡＭのメモリ領域やＭＲＡＭのメモリ領域に退避される（ステップＳ３８）。そして、その一部のＤＲＡＭに記憶されているデータの退避が完了したか否かが判定される（ステップＳ３９）。退避完了後、指示情報に示されるスイッチ３８がオフされ（ステップＳ４０）、一部のＤＲＡＭに対する電源供給が切断される。また、電子デバイス１Ａ，１Ｂでは、電源供給の切断に伴い、管理テーブル４０の該当箇所の記録内容が更新される。
【００７２】
電子デバイス１Ａ，１Ｂでは、このようにして一部のＤＲＡＭに対する電源供給が切断された後は、電源供給が切断されたＤＲＡＭを除く残りのＤＲＡＭが用いられて、ＣＰＵ２１による各種処理が実行される（ステップＳ４１）。ＣＰＵ２１による各種処理が全て終了した場合には（ステップＳ４２）、電子デバイス１Ａ，１Ｂに対する電源供給が停止される。
【００７３】
一方、電子デバイス１Ａ，１Ｂでは、ＤＲＡＭの容量を増やすために一部のＤＲＡＭに繋がるスイッチ３８をオンする指示情報が生成された場合には（ステップＳ３７）、次のような処理が実行される。
【００７４】
まず、電子デバイス１Ａ，１Ｂでは、メモリモジュール３０内の、スイッチ３８をオンする一部のＤＲＡＭに繋がるスイッチ３８がオンされる（ステップＳ４３）。そして、電子デバイス１Ａ，１Ｂでは、その一部のＤＲＡＭについて、その設定情報がＭＲＡＭから取得され（ステップＳ４４）、取得された設定情報がその一部のＤＲＡＭに設定される（ステップＳ４５）。また、電子デバイス１Ａ，１Ｂでは、電源供給の再開に伴い、管理テーブル４０の該当箇所の記録内容が更新される。
【００７５】
その後、電子デバイス１Ａ，１Ｂでは、電源供給が行われているＤＲＡＭが用いられて、ＣＰＵ２１による各種処理が実行される（ステップＳ４６）。ＣＰＵ２１による各種処理が全て終了した場合には（ステップＳ４７）、電子デバイス１Ａ，１Ｂに対する電源供給が停止される。ＣＰＵ２１による各種処理が全て終了していない場合には（ステップＳ４７）、ステップＳ３７以降の処理が実行される。
【００７６】
また、電子デバイス１Ａ，１Ｂでは、ステップＳ３７において、ＤＲＡＭの容量を変更しないと判定された場合には、ステップＳ３５以降の処理が実行される。
尚、電子デバイス１Ａ，１Ｂに対する電源供給を停止する時には（ステップＳ３６，Ｓ４２，Ｓ４７）、その時点でのメモリモジュール３０内のＤＲＡＭの設定情報を、改めてＭＲＡＭに記憶するようにしてもよい。
【００７７】
また、メモリ部３５の制御は、ＣＰＵ２１の指示により、制御部３４が制御（処理、管理等）を行うようにしてもよい。
ここでは電子デバイス１Ａ，１Ｂに対する２回目の電源投入後の処理フローを例にして説明したが、電子デバイス１Ａ，１Ｂに対する３回目以降の電源投入後も、この図１３に示すような処理フローが実行される。
【００７８】
近年、サーバやスーパーコンピュータ等の情報処理装置においては、省電力化が推し進められており、省電力化を実現するための技術の１つとして、ノーマリオフコンピューティングが注目されてきている。上記第１の実施の形態で述べたような手法は、このような省電力化の要求に対し、電子デバイスレベルでの省電力化を実現可能とすると共に、ＤＲＡＭ等のメモリの大容量化を実現可能とする。
【００７９】
例えば、大容量のＤＲＡＭのチップ、或いは複数のＤＲＡＭチップを積層した大容量のＤＲＡＭを備える電子デバイスにおいて、その大容量のＤＲＡＭの、モードレジスタ等の設定情報を、その電子デバイスに設けたＭＲＡＭに記憶しておく。そして、処理上不要な一部のＤＲＡＭに対しては電源供給を切断し、処理上必要となった時にその一部のＤＲＡＭに対する電源供給を再開する。これにより、大容量のＤＲＡＭを備える電子デバイスであっても、その省電力化を図ることができる。一部のＤＲＡＭに対する電源供給を再開する際には、ＭＲＡＭに記憶しておいた設定情報を、その一部のＤＲＡＭに反映させる。これにより、電源供給を一旦切断した後に再開するＤＲＡＭを、素早く使用可能な状態とすることができる。
【００８０】
第１の実施の形態で述べた上記手法によれば、電子デバイス１Ａ，１Ｂが大容量のＤＲＡＭを備える場合でも、電源供給を切断して省電力化を図ると共に、電源供給を再開するＤＲＡＭを早期に立ち上げ、処理の速度、信頼性の低下を抑制することができる。
【００８１】
尚、第１の実施の形態では、揮発性メモリとしてＤＲＡＭを例示したが、揮発性メモリとしては、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等の各種ＤＲＡＭのほか、ＳＲＡＭ（Static Random Access Memory）等を用いることもできる。また、第１の実施の形態では、不揮発性メモリとしてＭＲＡＭを例示したが、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ等、他の不揮発性メモリを用いることも可能である。
【００８２】
また、第１の実施の形態では、ＤＲＡＭの容量を変更する場合を例示したが、ＤＲＡＭの例に従い、ＭＲＡＭ等の不揮発性メモリについて、それに接続されるスイッチ３８を切り替え、その容量を変更することも可能である。
【００８３】
次に、第２の実施の形態について説明する。
ＤＲＡＭを備える電子デバイスでは、例えばその用途によって、ＤＲＡＭの容量が２ＧＢ，４ＧＢ，８ＧＢといったように設定される。このような場合、それぞれの容量のＤＲＡＭを開発、製造したり、それぞれの容量となるようにＤＲＡＭのチップを積層して３Ｄメモリを開発、製造したりすると、電子デバイスやそれを用いるシステムの開発コスト、製造コストの増大を招く可能性がある。
【００８４】
一方、上記電子デバイス１Ａ，１Ｂでは、スイッチ３８を切り替えることで、目的のＤＲＡＭの容量を実現することができる。ここでは、このような手法を、第２の実施の形態として説明する。
【００８５】
図１４は第２の実施の形態に係る電子デバイスの処理フローの一例を示す図である。
電子デバイス１Ａ，１Ｂでは、まず、メモリモジュール３０内の全てのメモリ部３５について、管理テーブル４０の情報（スイッチ３８のＩＤ情報、不要メモリ指示、スイッチ状況、電源供給状況）が記録されているか否か判定される（ステップＳ５０）。メモリモジュール３０内の全てのメモリ部３５について、管理テーブル４０の情報が記録されていない場合には、図１１の処理が実行される。
【００８６】
管理テーブル４０に情報が記録されている場合、電子デバイス１Ａ，１Ｂでは、ＤＲＡＭとＭＲＡＭが含まれるメモリモジュール３０内のメモリ部３５の、ＤＲＡＭについて、その容量が最大容量に設定されているか否かが判定される（ステップＳ５１）。
【００８７】
そして、電子デバイス１Ａ，１Ｂでは、最大容量に設定されたＤＲＡＭについて、モードレジスタ等の設定情報の設定が行われ（ステップＳ５２）、ＤＲＡＭの設定情報が、メモリモジュール３０内のメモリ部３５のうち、ＭＲＡＭのメモリ領域に記憶される（ステップＳ５３）。
【００８８】
電子デバイス１Ａ，１Ｂには、ＤＲＡＭの容量を指定する情報が入力されるようになっている。例えば、最大で８ＧＢのＤＲＡＭを含むメモリモジュール３０を、２ＧＢや４ＧＢのメモリとして使用したい場合に、その容量を指定する情報が、電子デバイス１Ａ，１Ｂに入力される。例えば、製造者や使用者が、所定の入力手段（コンピュータとそれに接続されたキーボードやポインティングデバイス等）を用いて、電子デバイス１Ａ，１Ｂ或いはそれを搭載する電子機器に対して、容量を指定する情報を入力する。電子デバイス１Ａ，１Ｂでは、そのような入力情報に基づき、ＣＰＵ２１により、メモリモジュール３０内のＤＲＡＭの容量を最大容量から減らすか否かが判定される（ステップＳ５４）。この判定により、ＤＲＡＭの容量を変更するか否か、変更する場合には、変更後のＤＲＡＭの容量（指定容量）、その指定容量とするためにオフするスイッチ３８を示す指示情報が生成される。
【００８９】
電子デバイス１Ａ，１Ｂでは、指示情報に基づき、ＤＲＡＭの容量が減らされる場合には、その指示情報で示される指定容量以外の不要なＤＲＡＭ（メモリ層３５ｂ、メモリブロック３５ａ）に記憶されているデータが、別のメモリ領域に退避される（ステップＳ５５）。退避完了後（ステップＳ５６）、その不要なＤＲＡＭに繋がるスイッチ３８がオフされ（ステップＳ５７）、不要なＤＲＡＭに対する電源供給が切断される。尚、ＤＲＡＭにデータが記憶されていない場合には、ステップＳ５５，Ｓ５６をスキップしてもよい。また、電子デバイス１Ａ，１Ｂでは、電源供給の切断に伴い、管理テーブル４０の該当箇所の記録内容が更新される。
【００９０】
電子デバイス１Ａ，１Ｂでは、このような電源供給の切断後、指定容量のＤＲＡＭが用いられて、ＣＰＵ２１による各種処理が実行される（ステップＳ５８）。ＣＰＵ２１による各種処理が全て終了した場合には（ステップＳ５９）、電子デバイス１Ａ，１Ｂに対する電源供給が停止される。
【００９１】
このような処理により、指定容量のＤＲＡＭを含むメモリモジュール３０を備えた電子デバイス１Ａ，１Ｂを実現することができる。
また、電子デバイス１Ａ，１Ｂでは、ＤＲＡＭの容量を更に変更することもできる。電子デバイス１Ａ，１Ｂでは、改めて容量を指定する情報が入力された場合、その入力情報に基づき、ＤＲＡＭの指定容量、その指定容量とするためにオン又はオフするスイッチ３８を示す指示情報が生成され、ステップＳ６０以降の処理が実行される。
【００９２】
即ち、電子デバイス１Ａ，１Ｂでは、指示情報に基づき、メモリモジュール３０内のＤＲＡＭの容量が減らされる場合には（ステップＳ６０）、ステップＳ５５以降の処理が実行される。
【００９３】
一方、電子デバイス１Ａ，１Ｂでは、指示情報に基づき、メモリモジュール３０内のＤＲＡＭの容量が増やされる場合には（ステップＳ６０）、まず、電源供給を再開するＤＲＡＭに繋がるスイッチ３８がオンされる（ステップＳ６１）。そして、電子デバイス１Ａ，１Ｂでは、そのＤＲＡＭについて、その設定情報がＭＲＡＭから取得され（ステップＳ６２）、取得された設定情報がそのＤＲＡＭに設定される（ステップＳ６３）。また、電子デバイス１Ａ，１Ｂでは、電源供給の再開に伴い、管理テーブル４０の該当箇所の記録内容が更新される。
【００９４】
電子デバイス１Ａ，１Ｂでは、電源供給が行われているＤＲＡＭが用いられて、ＣＰＵ２１による各種処理が実行される（ステップＳ６４）。ＣＰＵ２１による各種処理が全て終了した場合には（ステップＳ６５）、電子デバイス１Ａ，１Ｂに対する電源供給が停止される。ＣＰＵ２１による各種処理が全て終了していない場合には（ステップＳ６５）、ステップＳ６０以降の処理が実行される。
【００９５】
また、電子デバイス１Ａ，１Ｂでは、ステップＳ６０において、ＤＲＡＭの容量が変更されない場合には、ステップＳ５８以降の処理が実行される。
尚、電子デバイス１Ａ，１Ｂに対する電源供給を停止する時には（ステップＳ５９，Ｓ６５）、その時点でのメモリモジュール３０内のＤＲＡＭの設定情報を、改めてＭＲＡＭに記憶するようにしてもよい。
【００９６】
第２の実施の形態で述べた上記手法によれば、電子デバイス１Ａ，１Ｂが備えるメモリモジュール３０のＤＲＡＭの容量を、用途等によって切り替えることができ、各種容量に対応可能な電子デバイス１Ａ，１Ｂを実現することができる。電子デバイス１Ａ，１Ｂにおいて、そのメモリモジュール３０のＤＲＡＭの容量を切り替え可能とすることで、異なる容量のメモリを搭載した電子デバイスをそれぞれ開発、製造する場合に比べて、開発コスト、製造コストの増大を抑制することが可能になる。
【００９７】
この第２の実施の形態においても、電子デバイス１Ａ，１Ｂは、使用しないＤＲＡＭへの電源供給を切断することができ、また、使用時にはＭＲＡＭに記憶した設定情報を、電源供給を再開するＤＲＡＭに反映させ、素早く使用可能な状態とすることができる。電子デバイス１Ａ，１Ｂが大容量のＤＲＡＭを備える場合でも、電源供給を切断して省電力化を図ると共に、電源供給を再開するＤＲＡＭを早期に立ち上げ、処理の速度、信頼性の低下を抑制することができる。
【００９８】
尚、第２の実施の形態では、揮発性メモリとしてＤＲＡＭを例示したが、ＳＤＲＡＭ等の各種ＤＲＡＭのほか、ＳＲＡＭ等を用いることもできる。また、第２の実施の形態では、不揮発性メモリとしてＭＲＡＭを例示したが、ＮＡＮＤ等の他の不揮発性メモリを用いることも可能である。
【００９９】
また、第２の実施の形態では、ＤＲＡＭの容量を変更する場合を例示したが、ＤＲＡＭの例に従い、ＭＲＡＭ等の不揮発性メモリについて、それに接続されるスイッチ３８を切り替え、その容量を変更することも可能である。
【０１００】
ここでは、ＤＲＡＭの設定情報をＭＲＡＭに記憶しておき、ＤＲＡＭに対して電源供給を再開する時に、そのＭＲＡＭに記憶された設定情報を、電源供給を再開するＤＲＡＭに反映させる場合を例示した。このほか、ＤＲＡＭの容量を切り替えることを目的とする場合には、メモリモジュール３０内に、必ずしもＭＲＡＭを設けることを要しない。
【０１０１】
図１５及び図１６は電子デバイスの第３の例を説明する図である。ここで、図１５は電子デバイスの構成例を示す図、図１６は電子デバイスが備えるメモリモジュールの構成例を示す図である。
【０１０２】
図１５に示す電子デバイス１Ｃは、コントロールモジュール２０、及び積層構造２Ｃを有するメモリモジュール３０を含む。電子デバイス１Ｃは、メモリモジュール３０に、ＤＲＡＭのメモリ部３５（メモリブロック又はメモリ層）を含み、ＭＲＡＭのメモリ部を含まない点で、上記電子デバイス１Ａと相違する。電子デバイス１Ｃのメモリモジュール３０は、図１６に示すように、制御部３４上に、積層された複数（ｊ個）のＤＲＡＭ層３６を有する階層構造とすることができる。
【０１０３】
電子デバイス１Ｃのメモリモジュール３０では、ＤＲＡＭによって、図７のような３次元構造のメモリ領域３０ａが実現される。電子デバイス１Ｃのメモリモジュール３０では、上記図８又は図９のような配置で、或いは、図８及び図９のような配置を組み合わせて、スイッチ３８が設けられ、メモリ層３５ｂ単位、メモリブロック３５ａ単位での電源の供給と切断が切り替え可能になっている。
【０１０４】
このような電子デバイス１ＣにおけるＤＲＡＭ容量の切り替え処理フローの一例を図１７に示す。
電子デバイス１Ｃでは、まず、メモリモジュール３０内の全てのメモリ部３５について、管理テーブル４０の情報（スイッチ３８のＩＤ情報、不要メモリ指示、スイッチ状況、電源供給状況）が記録されているか否か判定される（ステップＳ７０）。メモリモジュール３０内の全てのメモリ部３５について、管理テーブル４０の情報が記録されていない場合には、図１１の処理が実行される。
【０１０５】
管理テーブル４０に情報が記録されている場合、電子デバイス１Ｃでは、メモリモジュール３０内のメモリ部３５のＤＲＡＭについて、その容量が最大容量に設定されているか否かが判定される（ステップＳ７１）。
【０１０６】
電子デバイス１Ｃでは、最大容量に設定されたＤＲＡＭについて、モードレジスタ等の設定情報の設定が行われる（ステップＳ７２）。
電子デバイス１Ｃには、製造者や使用者等によって、ＤＲＡＭの容量を指定する情報が入力されるようになっている。電子デバイス１Ｃでは、そのような入力情報に基づき、ＣＰＵ２１により、メモリモジュール３０内のＤＲＡＭの容量を最大容量から減らすか否かが判定される（ステップＳ７３）。この判定により、ＤＲＡＭの容量を変更するか否か、変更する場合には、ＤＲＡＭの指定容量、その指定容量とするためにオフするスイッチ３８を示す指示情報が生成される。
【０１０７】
電子デバイス１Ｃでは、指示情報に基づき、ＤＲＡＭの容量が減らされる場合には、その指示情報で示される指定容量以外の不要なＤＲＡＭ（メモリ層３５ｂ、メモリブロック３５ａ）に記憶されているデータが、別のメモリ領域に退避される（ステップＳ７４）。退避完了後（ステップＳ７５）、その不要なＤＲＡＭに繋がるスイッチ３８がオフされ（ステップＳ７６）、不要なＤＲＡＭに対する電源供給が切断される。尚、ＤＲＡＭにデータが記憶されていない場合には、ステップＳ７４，Ｓ７５をスキップしてもよい。また、電子デバイス１Ｃでは、電源供給の切断に伴い、管理テーブル４０の該当箇所の記録内容が更新される。
【０１０８】
電子デバイス１Ｃでは、このような電源供給の切断後、指定容量のＤＲＡＭが用いられて、ＣＰＵ２１による各種処理が実行される（ステップＳ７７）。ＣＰＵ２１による各種処理が全て終了した場合には（ステップＳ７８）、電子デバイス１Ｃに対する電源供給が停止される。
【０１０９】
電子デバイス１Ｃでは、ステップＳ７３において、ＤＲＡＭの容量が減らされない場合には、指示情報に基づき、ステップＳ７７以降の処理が実行される。
また、電子デバイス１Ｃでは、改めて容量を指定する情報が入力された場合には（ステップＳ７９）、その入力情報に基づき、ＤＲＡＭの指定容量、その指定容量とするためにオン又はオフするスイッチ３８を示す指示情報が生成され、次のような処理が実行される。
【０１１０】
即ち、電子デバイス１Ｃでは、指示情報に基づき、容量が減らされる場合には（ステップＳ８０）、ステップＳ７４以降の処理が実行される。電子デバイス１Ｃでは、指示情報に基づき、容量が増やされる場合には（ステップＳ８０）、電源供給を再開するＤＲＡＭに繋がるスイッチ３８がオンされ（ステップＳ８１）、そのＤＲＡＭについて、モードレジスタ等の設定情報の設定が行われる（ステップＳ８２）。尚、ステップＳ８１においては、メモリモジュール３０内の全てのＤＲＡＭに繋がるスイッチ３８をオンし、ステップＳ８２においては、その全てのＤＲＡＭについて、モードレジスタ等の設定情報の設定を行うようにしてもよい。電子デバイス１Ｃでは、設定情報の設定後、ステップＳ７７以降の処理が実行される。
【０１１１】
このようにメモリモジュール３０内にＭＲＡＭを設けない場合でも、メモリモジュール３０内のＤＲＡＭの容量を切り替えることが可能である。
次に、第３の実施の形態について説明する。
【０１１２】
図１８及び図１９は電子デバイスの第４の例を説明する図である。ここで、図１８は電子デバイスの構成例を示す図、図１９は電子デバイスが備えるメモリモジュールの構成例を示す図である。
【０１１３】
図１８に示す電子デバイス１Ｄは、コントロールモジュール２０、及び積層構造２Ｄを有するメモリモジュール３０を含む。電子デバイス１Ｄは、ＤＲＡＭ及びＭＲＡＭのメモリ部３５（メモリブロック又はメモリ層）に加え、更にＮＡＮＤのメモリ部３５（メモリブロック又はメモリ層）を含んでいる点で、上記電子デバイス１Ａと相違する。電子デバイス１Ｄのメモリモジュール３０は、図１９に示すように、制御部３４上に、積層された複数（ｓ個）のＤＲＡＭ層３６、複数（ｔ個）のＭＲＡＭ層３７及び複数（ｕ個）のＮＡＮＤ層５０を有する階層構造とすることができる。
【０１１４】
電子デバイス１Ｄのメモリモジュール３０では、ＤＲＡＭ、ＭＲＡＭ及びＮＡＮＤによって、図７のような３次元構造のメモリ領域３０ａが実現される。電子デバイス１Ｄのメモリモジュール３０では、図８又は図９のような配置で、或いは、図８及び図９のような配置を組み合わせて、スイッチ３８が設けられ、メモリ層３５ｂ単位、メモリブロック３５ａ単位での電源の供給と切断が切り替え可能になっている。
【０１１５】
また、図２０及び図２１は電子デバイスの第５の例を説明する図である。ここで、図２０は電子デバイスの構成例を示す図、図２１は電子デバイスが備えるメモリモジュールの構成例を示す図である。
【０１１６】
図２０に示す電子デバイス１Ｅは、コントロールモジュール２０及びメモリモジュール３０を含む積層構造２Ｅを有する。電子デバイス１Ｅは、ＤＲＡＭ及びＭＲＡＭのメモリ部３５（メモリブロック又はメモリ層）に加え、更にＮＡＮＤのメモリ部３５（メモリブロック又はメモリ層）を含んでいる点で、上記電子デバイス１Ｂと相違する。電子デバイス１Ｅのメモリモジュール３０は、例えば図２１に示すように、コントロールモジュール２０上に、積層された複数（ｓ個）のＤＲＡＭ層３６、複数（ｔ個）のＭＲＡＭ層３７及び複数（ｕ個）のＮＡＮＤ層５０を有する階層構造とすることができる。
【０１１７】
電子デバイス１Ｅのメモリモジュール３０では、ＤＲＡＭ、ＭＲＡＭ及びＮＡＮＤによって、図７のような３次元構造のメモリ領域３０ａが実現される。電子デバイス１Ｅのメモリモジュール３０では、図８又は図９のような配置で、或いは、図８及び図９のような配置を組み合わせて、スイッチ３８が設けられ、メモリ層３５ｂ単位、メモリブロック３５ａ単位での電源の供給と切断が切り替え可能になっている。
【０１１８】
上記のような電子デバイス１Ｄ，１Ｅでは、スイッチ３８により、メモリとしてＤＲＡＭ、ＭＲＡＭ、ＮＡＮＤのいずれを使用するかを切り替えることができる。このような電子デバイス１Ｄ，１Ｅにおけるメモリの切り替え処理フローの一例を図２２に示す。
【０１１９】
電子デバイス１Ｄ，１Ｅでは、まず、メモリモジュール３０内の全てのメモリ部３５について、管理テーブル４０の情報（スイッチ３８のＩＤ情報、不要メモリ指示、スイッチ状況、電源供給状況）が記録されているか否か判定される（ステップＳ９０）。メモリモジュール３０内の全てのメモリ部３５について、管理テーブル４０の情報が記録されていない場合には、図１１の処理が実行される。
【０１２０】
管理テーブル４０に情報が記録されている場合、電子デバイス１Ｃでは、メモリモジュール３０内のメモリ部３５のＤＲＡＭ、ＭＲＡＭ及びＮＡＮＤについて、初期設定が行われる（ステップＳ９１）。例えば、モードレジスタの設定、各種設定のデフォルト、フォーマット等が行われる。
【０１２１】
電子デバイス１Ｄ，１Ｅには、ＤＲＡＭ、ＭＲＡＭ、ＮＡＮＤのいずれを主記憶装置（メモリ）として使用するかを指定する情報が入力されるようになっている。例えば、製造者や使用者が、所定の入力手段（コンピュータとそれに接続されたキーボードやポインティングデバイス等）を用いて、電子デバイス１Ｄ，１Ｅ或いはそれを搭載する電子機器に対して、使用メモリを指定する情報を入力する。電子デバイス１Ｄ，１Ｅでは、そのような入力情報に基づき、ＣＰＵ２１により、選択又は非選択のメモリに繋がるスイッチ３８をオン又はオフする指示情報が生成される。
【０１２２】
即ち、電子デバイス１Ｄ，１Ｅでは、入力情報に基づき、使用メモリとしてＤＲＡＭが選択されているか否か（ステップＳ９２）、ＭＲＡＭが選択されているか否か（ステップＳ９３）、ＮＡＮＤが選択されているか否か（ステップＳ９４）がそれぞれ判定される。そして、電子デバイス１Ｄ，１Ｅでは、その判定結果に基づき、選択又は非選択のメモリに繋がるスイッチ３８をオン又はオフする指示情報が生成され、その指示情報に基づき、使用しないメモリに接続されるスイッチ３８がオフされる（ステップＳ９５，Ｓ９６）。電子デバイス１Ｄ，１Ｅでは、スイッチ３８がオンされているメモリが用いられて、ＣＰＵ２１による各種処理が実行される（ステップＳ９７）。
【０１２３】
このステップＳ９７での処理において、ＤＲＡＭと、ＭＲＡＭ又はＮＡＮＤとが使用メモリに選択されている場合には、図１２及び図１３の例、又は図１４の例に従って、ＤＲＡＭの容量を変更することが可能である。また、ステップＳ９７での処理において、ＭＲＡＭ又はＮＡＮＤが使用メモリに選択されず、ＤＲＡＭが使用メモリに選択されている場合には、図１７の例に従って、ＤＲＡＭの容量を変更することが可能である。また、ＭＲＡＭ又はＮＡＮＤについても、ＤＲＡＭの例に従い、スイッチ３８を切り替えることで、容量を変更することが可能である。
【０１２４】
ＣＰＵ２１による各種処理が全て終了した場合には（ステップＳ９８）、電子デバイス１Ｄ，１Ｅに対する電源供給が停止される。ＣＰＵ２１による各種処理が全て終了していない場合で（ステップＳ９８）、使用するメモリに変更がない場合には（ステップＳ９９）、ステップＳ９７以降の処理が実行される。ＣＰＵ２１による各種処理が全て終了していない場合で（ステップＳ９８）、使用メモリに変更がある場合には（ステップＳ９９）、ステップＳ９１以降の処理が実行される。尚、変更後の使用メモリにＤＲＡＭが含まれる場合で、ＭＲＡＭ等の不揮発性メモリに、ＤＲＡＭの設定情報が記憶されている場合には、ステップＳ９１をスキップし、ステップＳ９２以降の処理を実行するようにしてもよい。
【０１２５】
第３の実施の形態で述べた上記手法によれば、電子デバイス１Ｄ，１Ｅの用途や処理内容等によって、メモリモジュール３０のＤＲＡＭ、ＭＲＡＭ、ＮＡＮＤのうち、いずれを使用するかを切り替える（選択する）ことができる。例えば、大容量メモリが必要な場合にはＤＲＡＭを選択し、データを消失させずに高速で処理を行うために不揮発性メモリが必要な場合にはＭＲＡＭを選択する、といったことが可能になる。
【０１２６】
第３の実施の形態で述べた上記手法によれば、用途や処理内容等に応じたメモリを選択することができ、また、使用しないメモリへの電源供給を切断することができる。汎用性の高い電子デバイス１Ｄ，１Ｅを実現し、また、その省電力化を図ることができる。
【０１２７】
尚、以上の説明では、プロセッサとしてＣＰＵを例示した。プロセッサは、ＣＰＵのほか、ＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）若しくはＰＬＤ（Programmable Logic Device）、又はこれらのうちの２つ以上の組み合わせであってもよい。プロセッサは、マルチプロセッサであってもよい。
【０１２８】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）  揮発性メモリと、
前記揮発性メモリに積層された不揮発性メモリと
を含み、
前記揮発性メモリの設定情報を前記不揮発性メモリに記憶し、
前記揮発性メモリに対する電源供給を切断し再開する時に、前記揮発性メモリに、前記不揮発性メモリに記憶された前記設定情報を設定することを特徴とする電子デバイス。
【０１２９】
（付記２）  前記揮発性メモリは、複数のメモリ部を備え、
前記複数のメモリ部のうち第１メモリ部に対する電源供給を切断し再開する時に、前記第１メモリ部に、前記不揮発性メモリに記憶された前記第１メモリ部の前記設定情報を設定することを特徴とする付記１に記載の電子デバイス。
【０１３０】
（付記３）  前記揮発性メモリに対する電源の供給と切断を切り替えるスイッチを含み、
指示情報に基づいて前記スイッチのオン又はオフを切り替え、前記揮発性メモリに対する電源の供給又は切断を行うことを特徴とする付記１又は２に記載の電子デバイス。
【０１３１】
（付記４）  投入された電源が停止され、次回の電源が投入された時に、
前記不揮発性メモリを使用した処理を実行すると共に、
前記揮発性メモリに、前記不揮発性メモリに記憶された前記設定情報を設定することを特徴とする付記１乃至３のいずれかに記載の電子デバイス。
【０１３２】
（付記５）  前記設定情報は、前記揮発性メモリのモードレジスタの設定情報を含むことを特徴とする付記１乃至４のいずれかに記載の電子デバイス。
（付記６）  積層された複数の揮発性メモリを含み、
前記複数の揮発性メモリは、複数のメモリ部を備え、
指示情報に基づいて、前記複数のメモリ部から、電源供給を行うメモリ部を選択し、前記揮発性メモリの容量を制御することを特徴とする電子デバイス。
【０１３３】
（付記７）  前記複数のメモリ部に対する電源の供給と切断を切り替えるスイッチを含み、
前記指示情報に基づいて前記スイッチのオン又はオフを切り替え、前記複数のメモリ部に対する電源の供給又は切断を行うことによって、前記揮発性メモリの容量を制御することを特徴とする付記６に記載の電子デバイス。
【０１３４】
（付記８）  揮発性メモリと、
前記揮発性メモリに積層された不揮発性メモリと
を含み、
指示情報に基づいて、前記揮発性メモリと前記不揮発性メモリのうち少なくとも一方を選択し、主記憶装置として使用することを特徴とする電子デバイス。
【０１３５】
（付記９）  前記揮発性メモリ及び前記不揮発性メモリに対する電源の供給と切断を切り替えるスイッチを含み、
前記指示情報に基づいて前記スイッチのオン又はオフを切り替え、前記揮発性メモリと前記不揮発性メモリの少なくとも一方を主記憶装置として使用することを特徴とする付記８に記載の電子デバイス。
【０１３６】
（付記１０）  揮発性メモリと、前記揮発性メモリに積層された不揮発性メモリとを含む電子デバイスの制御方法であって、
前記揮発性メモリの設定情報を前記不揮発性メモリに記憶し、
前記揮発性メモリに対する電源供給を切断し再開する時に、前記揮発性メモリに、前記不揮発性メモリに記憶された前記設定情報を設定することを特徴とする電子デバイスの制御方法。
【符号の説明】
【０１３７】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ  電子デバイス
２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ  積層構造
１０  回路基板
１１，３９ｂ  配線
２０  コントロールモジュール
２１  ＣＰＵ
２２  チップセット
３０  メモリモジュール
３０ａ  メモリ領域
３１，３１ａ，３１ｂ，３１ｃ  チップ
３２  導通部
３３  接続部
３４  制御部
３４ａ  セルフチェック機能部
３４ｂ  不良処理部
３４ｃ  切り替え部
３５  メモリ部
３５ａ  メモリブロック
３５ｂ  メモリ層
３６  ＤＲＡＭ層
３７  ＭＲＡＭ層
３８  スイッチ
３９ａ  電極構造
４０  管理テーブル
４１，４２，４３，４４，４５  欄
５０  ＮＡＮＤ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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