(57)【要約】【課題】応答性に優れ振動の少ないスイッチング電源制御回路を提供する。【解決手段】電源制御回路１０Ａは、スイッチング素子ＳＷに流れる出力電流Ｉｓを電流センサＳＡで検出し、その出力電流Ｉｓは変換係数ｒｓが乗じられたＩ−Ｖ変換電圧Ｖｉｒに変換される。Ｉ−Ｖ変換電圧Ｖｉｒには加算器１６０でオフセット電圧Ｖｏｆｓが加算された後、増幅手段１７０で増幅され電流検知信号Ｖｉとしてアナログコンパレータ１８０の一方の入力端子に、他方の入力端子にはＤＡＣ１４０から取り出されたアナログ信号がそれぞれ入力される。アナログコンパレータ１８０から取り出されたリセット信号Ｒｅとクロック信号ＣＬＫでフリップフロップ１９０が駆動され、その出力Ｑから取り出された信号でドライバ１９５を駆動し、ドライバ１９５によってスイッチング素子ＳＷが制御される。【選択図】図１
2015033200.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子と平滑回路を有するスイッチング電源制御回路であって、前記スイッチング電源制御回路は前記スイッチング素子に流れる出力電流を電圧に変換するＩ−Ｖ変換手段を有し、前記Ｉ−Ｖ変換手段は前記出力電流に所定の変換係数を乗じてＩ−Ｖ変換信号に変換し、前記Ｉ−Ｖ変換信号はオフセット電圧が加算されて増幅手段で増幅され、前記平滑回路の出力電圧から算出されたデジタル補償値を第１ＤＡＣでアナログ値に変換し、前記Ｉ−Ｖ変換信号と前記アナログ変換値を第１アナログコンパレータで比較し、前記第１アナログコンパレータで比較した結果信号で前記スイッチング素子を制御することを特徴とするスイッチング電源制御回路。
【請求項２】
前記オフセット電圧を第２ＤＡＣで生成することを特徴とする請求項１に記載のスイッチング電源制御回路。
【請求項３】
前記増幅手段はオペアンプであることを特徴とする請求項１又は２に記載のスイッチング電源制御回路。
【請求項４】
前記増幅手段でのゲインをＧ、前記変換係数をｒｓ、前記第２ＤＡＣのビット数をｎ、前記第２ＤＡＣの出力電圧レンジをＶｄｍ、前記出力電流Ｉｓの検出最小電流をＩｓｍｉｎとしたとき、前記ゲインＧは、Ｇ≧ （Ｖｄｍ／（（２ｎ−１）・ｒｓ・Ｉｓｍｉｎ）に基づき設定されていることを特徴とする請求項１〜３のいずれか１項に記載のスイッチング電源制御回路。
【請求項５】
前記オフセット電圧Ｖｏｆｓは、前記デジタル補償値の上位ビットから前記第２ＤＡＣで生成され、前記デジタル補償値の下位ビットに基づき前記第１ＤＡＣでデジタル値が前記アナログ変換値に変換され、前記アナログコンパレータに入力されることを特徴とする請求項２〜４のいずれか1項に記載のスイッチング電源制御回路。
【請求項６】
前記デジタル補償値を生成するデジタル補償器には、前記出力電圧に基づきアナログ・デジタル変換され前記アナログ・デジタル変換された変換電圧と参照電圧との比較で得られた誤差信号が入力され、前記誤差信号はデジタル制御されたデジタル補償値に変換され前記デジタル補償値は前記第１ＤＡＣに入力されることを特徴とする請求項１に記載のスイッチング電源制御回路。
【請求項７】
前記デジタル制御はＰＩ制御で構成され、前記誤差信号に比例定数と積分定数を加えた加算定数とを積算して第１乗算信号を出力する第１乗算器と、１サイクル前の前記誤差信号を第１遅延信号として出力する第１遅延回路と、前記第１遅延信号に比例定数を積算して第２乗算信号を出力する第２乗算器と、前記第１乗算信号と前記第２乗算信号を加算した加算信号を出力する加算器と、前記加算器から出力された出力信号の１サイクル前の前記出力信号を出力する第２遅延回路を有し、前記加算器から前記デジタル補償値を出力することを特徴とする請求項６に記載のスイッチング電源制御回路。
【請求項８】
前記ＰＩ制御はＣＰＵで実行され、前記ＣＰＵは前記比例定数、前記積分定数、前記誤差信号、前記第１乗算信号、前記第２乗算信号、前記加算信号、前記デジタル補償値を各別に格納するレジスタ群と、前記レジスタ群から取り出されたデータを一時的に格納するデータレジスタと、前記データレジスタに格納された前記データを算術演算するＡＬＵと、前記ＡＬＵでの算術結果を一時的に格納するアキュムレータを有していることを特徴とする請求項７に記載のスイッチング電源制御回路。
【請求項９】
前記増幅手段の電圧利得及び前記オフセット電圧の大きさは、前記デジタル補償値の上位ビットに基づき設定され、前記デジタル・アナログ変換器は前記デジタル補償値の下位ビットに基づきデジタル値がアナログ値に変換されることを特徴とする請求項２に記載のスイッチング電源制御回路。
【請求項１０】
前記増幅手段は可変利得増幅器を有し、前記可変利得増幅器の電圧利得及び前記オフセット電圧は、前記デジタル補償値の上位ビット値で可変されることを特徴とする請求項７に記載のスイッチング電源制御回路。
【請求項１１】
第２アナログコンパレータを有し、前記第２アナログコンパレータの一方の入力端子には前記電流検知信号が入力され、前記第２アナログコンパレータの他方の入力端子には基準電圧が与えられ、前記第１アナログコンパレータから出力される前記結果信号と、前記第２アナログコンパレータから出力される比較結果信号とを論理演算し、前記論理和演算した結果信号で前記スイッチング素子を制御することを特徴とする請求項１に記載のスイッチング電源制御回路。
【請求項１２】
前記第１アナログコンパレータの前記結果信号は、前記クロック信号から所定の期間ハイレベル又はローレベルを生成するタイミング生成信号と論理演算され、前記論理演算された信号に基づき前記スイッチング素子を制御することを特徴とする請求項１に記載のスイッチング電源制御回路。
【請求項１３】
前記所定の変換係数を乗じて生成された電圧及び前記デジタル補償値を生成するデジタル補償器及び前記アナログコンパレータのいずれかにサブハーモニック発振を抑止するためのスロープ補償が施されていることを特徴とする請求項１に記載のスイッチング電源制御回路。
【請求項１４】
前記スイッチング電源制御回路は、トランスを用いる絶縁型スイッチングレギュレータに用いることを特徴とする請求項１〜１３のいずれか１項に記載のスイッチング電源制御回路。
【請求項１５】
前記スイッチング電源制御回路は、トランスを用いない非絶縁型スイッチングレギュレータに用いることを特徴とする請求項１〜１３のいずれか１項に記載のスイッチング電源制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源制御回路に関し、特にスイッチング素子と平滑回路を有する電流モード方式スイッチングレギュレータの制御回路に関する。
【背景技術】
【０００２】
スイッチングレギュレータは、制御方式からみて電圧モード、電流モードなどが知られている。電圧モードは、一般的に制御は単純ではあるが位相補償回路が複雑になることが知られている。一方、電流モードは、制御は比較的複雑になるが位相補償回路の設計が大幅に簡単になることが知られている。又、電流モードはラインレギュレーションすなわちスイッチングレギュレータの入力電圧が変化したときの出力電圧の変化が小さいことも知られている。
【０００３】
特許文献１は高精度のＤＡＣを用いることなく、電流モードで動作させる電源回路の出力の振動を低減することが可能としている。特許文献２は電流モードのスイッチングレユレータに係り、インダクタ電流を表す信号にノイズが乗ったときに、それが指令値に達しないようにオフセットを与えるとしている。特許文献３は、スイッチングレギュレータのインダクタに流れる電流を電圧に変換する種々の回路を提案している。なお、この種の技術分野では、デジタル信号をアナログ信号に変換するデジタル・アナログ変換器は「ＤＡＣ」と称され、アナログ信号をデジタル信号に変換する、アナログ・デジタル変換器は「ＡＤＣ」と称されることが比較的多いので本書ではこれを採用する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１１０１１９号公報
【特許文献２】特開２０００−２８７４３９号公報
【特許文献３】特開２００９−２５４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の第１の目的は、スイッチングレギュレータ回路に流れる電流の検出値と平滑回路の出力電圧から算出されたデジタル補償値との比較を容易ならしめることにある。第２の目的は、精度が高いＤＡＣを採用せずにこれらの比較をアナログコンパレータで行い、平滑回路に生じる出力電圧の振動を低減させ応答性を高めることにある。
【課題を解決するための手段】
【０００６】
本発明の実施態様のスイッチング電源制御回路は、スイッチング素子と平滑回路を有するスイッチング電源制御回路であって、前記スイッチング電源制御回路は前記スイッチング素子に流れる出力電流を電圧に変換するＩ−Ｖ変換手段を有し、前記Ｉ−Ｖ変換手段は前記出力電流に所定の変換係数を乗じてＩ−Ｖ変換信号に変換し、前記Ｉ−Ｖ変換信号にはオフセット電圧が加算されて増幅手段で増幅され、前記平滑回路の出力電圧から算出されたデジタル補償値を第１ＤＡＣでアナログ値に変換し、前記Ｉ−Ｖ変換信号と前記アナログ変換値をアナログコンパレータで比較し、前記アナログコンパレータで比較した結果信号で前記スイッチング素子を制御する。
【０００７】
さらに本発明のスイッチング電源制御回路は、前記オフセット電圧を第２ＤＡＣで生成し、前記増幅手段でのゲインをＧ、前記変換係数をｒｓ、前記第２ＤＡＣのビット数をｎ、前記第２ＤＡＣの出力電圧レンジをＶｄｍ、前記出力電流Ｉｓの検出最小電流をＩｓｍｉｎとしたとき、前記ゲインＧは、Ｇ≧ （Ｖｄｍ／（（２ｎ−１）・ｒｓ・Ｉｓｍｉｎ）に基づき設定されている。
【０００８】
さらに本発明のスイッチング電源制御回路は、前記オフセット電圧Ｖｏｆｓは、前記デジタル補償値の上位ビットから前記第２のＤＡＣで生成され、前記デジタル補償値の下位ビットに基づき前記第１ＤＡＣでデジタル値が前記アナログ変換値に変換され、前記アナログコンパレータに入力される。
【発明の効果】
【０００９】
本発明によれば、スイッチング素子に流れる電流すなわち平滑回路に流れる前の出力電流値に基づき電圧に変換し、変換された電圧をオフセットさせて増幅し易いレベルまでシフトさせ、さらに増幅手段では後段のアナログコンパレータで検出できるレベルまで増幅するようにしたので、高ビットのＤＡＣを採用しなくとも分解能に優れ、さらにアナログコンパレータを採用することによって出力電圧の振動を低減させ応答性を高めることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１実施形態に係るスイッチング電源制御回路の概略構成を示すブロック図である。
【図２】図２は、本発明の第１実施形態に係るスイッチング電源制御回路の主なノードにおけるタイミングチャートを示す。
【図３】図３は、本発明の第１実施形態に係るスイッチング電源制御回路において、インダクタＬに流れる電流及びその電流の電圧変換波形及びオフセットした後の電圧波形を模式的に示したタイミングチャートである。
【図４】図４は、本発明の第１実施形態に係るスイッチング電源制御回路において、デジタル補償器の一実施例を示すブロック図である。
【図５】図５は、図４に示したデジタル補償器１３０の具体的な回路構成を示すブロック図である。
【図６】図６は、図４に示したデジタル補償器１３０の別の具体的な回路構成を示すブロック図である。
【図７】図７は、本発明の第２実施形態に係るスイッチング電源制御回路の概略構成を示すブロック図である。
【図８】図８は、本発明の第３実施形態に係るスイッチング電源制御回路の概略構成を示すブロック図である。
【図９】図９は、本発明の第４実施形態に係るスイッチング電源制御回路の概略構成を示すブロック図である。
【図１０】図１０は、本発明の第５実施形態に係るスイッチング電源制御回路の概略構成を示すブロック図である。
【図１１】図１１は、本発明の第６実施形態に係るスイッチング電源制御回路の概略構成を示すブロック図である。
【図１２】図１２は、本発明の第７実施形態に係るスイッチング電源制御回路の概略構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。
（第１実施形態）
図１は、本発明の第1実施形態に係るスイッチング電源制御回路であり、とりわけパルス幅変調（ＰＷＭ：Pulse Width Modulation）方式の電流モード降圧型スイッチングレギュレータを示している。
【００１２】
図１において、スイッチング電源制御回路１０Ａは、スイッチング素子ＳＷ、平滑回路Ｈおよびスイッチング制御部１００Ａを有する。また、スイッチング素子ＳＷと平滑回路Ｈとの間には、出力電流Ｉｓを検出する電流センサＳＡが設けられている。
【００１３】
スイッチング素子ＳＷは直流電源Ｄにて生成された直流を分断することができ、Ｐチャンネル電界効果トランジスタＭ１およびｎチャンネル電界効果トランジスタＭ２が設けられている。
【００１４】
平滑回路Ｈはスイッチング素子ＳＷにて分断された直流を平滑化することができ、インダクタＬおよびキャパシタＣが設けられている。
【００１５】
Ｐチャンネル電界効果トランジスタＭ１のソースは入力電圧Ｖｉｎが与えられた直流電源Ｄに接続され、ｐチャンネル電界効果トランジスタＭ１のドレインはｎチャンネル電界効果トランジスタＭ２のドレインに接続され、ｎチャンネル電界効果トランジスタＭ２のソースは接地されている。ｐチャンネル電界効果トランジスタＭ１のゲートおよびｎチャンネル電界効果トランジスタＭ２のゲートはドライバ１９５に接続されている。
【００１６】
ｎチャンネル電界効果トランジスタＭ２のドレインはインダクタＬの一端に接続され、インダクタＬの他端はキャパシタＣの一端に接続され、キャパシタＣの他端は接地されている。また、キャパシタＣには負荷Ｒが並列に接続されている。
【００１７】
スイッチング制御回路１００Ａはさらに、平滑回路Ｈの出力電圧Ｖｏｕｔに基づきＡＤ（アナログ・デジタル）変換するＡＤＣ１１０、ＡＤ変換された出力信号Ｖａｄから参照電圧Ｖｒを減算することで誤差信号Ｅｒを算出する減算器１２０、誤差信号Ｅｒの補償を行うことでデジタル補償値Ｕを算出するデジタル補償器１３０、デジタル補償値ＵをＤＡ（デジタル・アナログ）変換するＤＡＣ１４０を有する。ＤＡＣ１４０はデジタル補償器１３０から出力されたデジタル補償値ＵをＤＡＣ１４０の出力信号Ｖｃｔに変換し、変換された出力信号Ｖｃｔはアナログコンパレータ１８０の他方の入力端子に入力される。なお、アナログコンパレータは、いわゆるアナログ制御するために用意されたものであり、サンプリングされていない連続した信号を処理するものである。これは離散的ないわゆるサンプリングして処理するデジタル制御と区別して用いている。
【００１８】
フリップフロップ１９０の出力Ｑがドライバ１９５に入力される。ドライバ１９５は、フリップフロップ１９０の出力Ｑに基づいてスイッチング素子ＳＷすなわち、ｐチャンネル電界効果トランジスタＭ１及びｎチャンネル電界効果トランジスタＭ２がオン、オフ制御される。
【００１９】
ｐチャンネル電界効果トランジスタＭ１がオンしたときは、ｎチャンネル電界効果トランジスタＭ２はオフし、直流電源Ｄからｐチャンネル電界効果トランジスタＭ１を介して電流がキャパシタＣに供給されることにより出力電圧Ｖｏｕｔが上昇する。
【００２０】
ｐチャンネル電界効果トランジスタＭ１がオフしたときは、ｎチャンネル電界効果トランジスタＭ２はオンし、キャパシタＣに蓄積された電荷ｎチャンネル電界効果トランジスタＭ２を介して放電させることにより出力電圧Ｖｏｕｔが下降する。
【００２１】
スイッチング素子ＳＷに流れる出力電流Ｉｓは、Ｉ−Ｖ変換手段１５０で電圧に変換される。Ｉ−Ｖ変換手段１５０は、微少抵抗やインダクタのＤＣＲ（ＤＣ抵抗）、ホール素子、カレントトランス、オペアンプと抵抗との組み合わせなどで構成することができる。Ｉ−Ｖ変換手段１５０から出力されたＩ−Ｖ変換電圧Ｖｉｒは出力電流Ｉｓに所定の変換係数ｒｓ［Ｖ／Ａ]を乗じた大きさであり、Ｉ−Ｖ変換電圧Ｖｉｒ＝ｒｓ×Ｉｓとして表される。本書では、出力電流Ｉｓが１Ａのときに、１ＶのＩ−Ｖ変換電圧Ｖｉｒが出力されるとき、変換係数ｒｓ＝１として定義する。なお、Ｉ−Ｖ変換手段１５０ではインダクタＬに流れるピーク電流に応じた電流が電圧に変換される。したがって、本発明の電流モード形式のスイッチングレギュレータは、いわゆるピーク電流制御形式のスイッチング制御部を有している。ピーク電流モードは平均電流モード比べると過渡応答特性に優れていることが知られている。
【００２２】
出力電流Ｉｓは平滑回路Ｈに流れる前の電流として検知される。すなわち、スイッチング素子ＳＷに流れる電流でもあり、本回路に流れる電流波形が三角形状を成している場合について説明する。この場合、Ｉ−Ｖ変換手段１５０には最大値と最小値をもった三角形状の電流が入力されることになる。したがって、Ｉ−Ｖ変換手段１５０を抵抗で構成した場合にはＩ−Ｖ変換電圧Ｖｉｒは三角形状の電圧として表れる。
【００２３】
ここで、出力電流Ｉｓのピーク値を５［Ａ］、変換係数ｒｓを０．２［Ｖ／Ａ]に設定したときのＩ−Ｖ変換電圧Ｖｉｒのピーク値は、Ｉ−Ｖ変換電圧Ｖｉｒ＝ｒｓ・Ｉｓ＝０．２［Ｖ／Ａ]・５［Ａ］＝１［Ｖ］となる。
【００２４】
さて、電流モード方式のスイッチングレギュレータにおいては、負荷ＲＬに流れる出力電流の微小の変化を検知できれば、制御精度は高まり、出力電圧が目標とする電圧に近づく。しかし、制御精度を高めれば高めるほど回路構成は複雑になり、集積回路の集積度は大きくなりコスト高につながる。
【００２５】
図１に示す回路は、出力電圧の精度を±２％以内に抑えることが要求されている。又、スイッチング素子ＳＷに流れる出力電流Ｉｓはたとえば、±１［ｍＡ］の精度で制御することが要求されている。本発明はこうしたユーザーの要求仕様に応えるために、スイッチングレギュレータ制御回路が１０ビットのＤＡＣを使用される場合でも、出力電流Ｉｓが±１［ｍＡ］変化したときの状態を検知することができるスイッチングレギュレータを提供するものである。そのために、本発明に係るスイッチング電源制御回路１０Ａは、出力電流Ｉｓを、Ｉ-Ｖ変換手段１５０で所定の変換係数ｒｓを乗じてＩ−Ｖ変換電圧Ｖｉｒを生成する。さらに変換係数ｒｓが乗じられた変換電圧にオフセット電圧Ｖｏｆｓを与えてレベルをシフトさせ、さらに、そのレベルシフトされた変換電圧を所定の増幅度で増幅してアナログコンパレータ１８０で、出力電圧Ｖｏｕｔの誤差信号成分が与えられたデジタル補償値ＵのＤＡ変換値を比較するものである。これによって、アナログコンパレータ１８０には出力電流Ｉｓのピーク値が増幅されて入力されるので両者信号の比較の精度を高めることができる。
【００２６】
加算器１６０の一方の入力端子にはＩ−Ｖ変換電圧Ｖｉｒが入力され、加算器１６０の他方の入力端子にはオフセット電圧Ｖｏｆｓが入力される。オフセット電圧ＶｏｆｓはＩ−Ｖ変換電圧を意図した電位にシフトさせるために用意されている。Ｉ−Ｖ変換電圧Ｖｉｒを意図した電位にシフトさせることによって、次段に結合された増幅手段１７０の増幅対象となる電圧範囲を自由に設定することが可能となる。
【００２７】
増幅手段１７０は、加算器１６０から出力された、Ｉ−Ｖ変換電圧Ｖｉｒにオフセットで電圧が加算された変換電圧に、所定のゲインＧを積算した大きさまで増幅する。図１に示した増幅手段１７０のゲインＧは固定されているものを示す。ゲインＧは、ＤＡＣ１４０がとり得る出力電圧レンジをＶｄｍ、ＤＡＣ１４０のビット数をｎ、Ｉ−Ｖ変換部１５０の変換係数をｒｓとすると、Ｇ≧Ｖｄｍ／（（２ｎ−１）・ｒｓ・Ｉｓｍｉｎ）で表される。ここで、ＤＡＣ１４０がとり得る出力電圧レンジＶｄｍはＤＡＣ１４０のフルスケールの電圧値であり、理想的にはＤＡＣの電源電圧にほぼ等しい。ここで、増幅手段１７０のゲインＧの大きさにＤＡＣ１４０のビット数が関わってくるのは、増幅手段１７０から出力される電流検知信号ＶｉとＤＡＣ１４０の出力信号Ｖｃｔとをアナログコンパレータ１８０で比較するためである。なお、加算器１６０と増幅手段１７０を別々に用意せずにたとえばオペアンプを用いこれらを一体的に構成してもよい。
【００２８】
ここで、ＤＡＣ１４０のビット数ｎ＝１０、出力電圧レンジＶｄｍ＝５［Ｖ］、変換係数ｒｓ＝０．２［Ｖ／Ａ］、検出最小電流Ｉｓｍｉｎ＝０．００１［Ａ］としたときのゲインＧを求めると、Ｇ≧２４．４４［倍］となる。また、ＤＡＣ１４０のビット数ｎ＝８とし、他のパラメータを上記のとおりとすると、ゲインＧ≧９８．０４［倍］となる。同様にビット数ｎ＝１２，ｎ＝１４，ｎ＝１５に選ばれたときに増幅手段１７０に要求されるゲインＧを求めると、各々、Ｇ≧６．１１［倍］、Ｇ≧１．５３［倍］、Ｇ≧０．７６［倍］となる。すなわち、ＤＡＣ１４０のビット数ｎが小さいほど増幅手段１７０に求められるゲインＧは大きくなることが分かる。
【００２９】
アナログコンパレータ１８０には増幅手段１７０から出力された電流検知信号Ｖｉと、ＤＡＣ１４０の出力信号Ｖｃｔの２つのアナログ信号が入力されている。２つのアナログ信号の比較結果はリセット信号Ｒｅとしてフリップフリップ１９０のリセット端子Ｒに印加される。フリップフロップ１９０のセット端子Ｓにはたとえば周波数ｆ＝１００ｋＨｚ、すなわち周期Ｔ＝１０μＳのクロック信号が入力されている。スイッチング電源制御回路１０Ａを構成する各素子はスイッチング素子ＳＷを初めとして、クロック信号ＣＬＫに同期して作動する。
【００３０】
なお、図１には電流モードの降圧型スイッチングレギュレータを制御するスイッチング電源制御回路１０Ａを示した。すなわち、出力電圧Ｖｏｕｔは直流電源Ｄの入力電圧Ｖｉｎよりも小さくなるものを示したが、トランスを用いる絶縁型のスイッチングレギュレータや、昇圧型スイッチングレギュレータ、昇降圧型スイッチングレギュレータ、反転型スイッチングレギュレータなどの非絶縁型のスイッチング電源にも幅広く適用することができる。
【００３１】
図２は、図１に示したスイッチング電源制御回路１０Ａの主なノードの電圧（信号波形）を示す。横軸は、時間を表す。図２は、上から順に、フリップフロップ１９０のセット端子Ｓに入力されるクロック信号ＣＬＫ、出力電圧Ｖｏｕｔ、ＡＤＣ１１０の出力信号Ｖａｄ、デジタル補償器１３０から出力されるデジタル補償値Ｕ、ＤＡＣ１４０の出力信号Ｖｃｔについてのタイミングチャートを示す。
【００３２】
クロック信号ＣＬＫは、フリップフロップ１９０のセット端子Ｓに入力される信号を示す。周波数は、例えば１００ｋＨｚ、すなわち周期Ｔ＝１０μＳとなる。
【００３３】
出力電圧Ｖｏｕｔは、平滑回路Ｈに生成されＡＤＣ１１０に印加される。出力電圧Ｖｏｕｔは、中心値がたとえば１２Ｖであり、１２Ｖを中心に数ｍＶ前後のリップル電圧が重畳されている状態を模式的に示している。リップル電圧の大きさはたとえば、時間ｔ１とｔ２のときはリップル電圧Ｖｏ１で同じであるが、時間ｔ３のときはリップル電圧Ｖｏ１よりやや大きいリップル電圧Ｖｏ２に達していることを示している。
【００３４】
ＡＤＣ１１０の出力信号Ｖａｄは、時間ｔ３において、量子化ビット数（以下デジタル値と称する）６１４からデジタル値６１５に遷移した状態を表す。時間ｔ１およびｔ２において、出力電圧Ｖｏｕｔはリップル電圧Ｖｏ１であったため、出力信号Ｖａｄはデジタル値６１４が出力されていたが、時間ｔ３において、出力電圧Ｖｏｕｔがリップル電圧Ｖｏ２と変化したため、出力信号Ｖａｄはデジタル値６１５に遷移した状態を表す。出力電圧Ｖｏｕｔの時間ｔ３において、リップル電圧がＶｏ１からＶｏ２に増加したことに伴って、デジタル値６１４からデジタル値６１５に追随する。またＡＤＣ１１０のサンプリングはクロック信号ＣＬＫのハイレベルからローレベルに遷移するいわゆる負エッジのタイミングで行われている。なお、リップル電圧Ｖｏ１, Ｖｏ２の値と、デジタル値６１４,６１５の値との関係は設計事項の１つであり、当業者はＡＤＣ１１０の出力電圧レンジなどから適宜決定すればよい。
【００３５】
デジタル補償器１３０のデジタル補償値Ｕは、時間ｔ１〜ｔ３においてデジタル値２０６を示し、時間ｔ３以降においてデジタル値２０５を示す。デジタル補償器１３０では、入力される誤差信号Ｅｒが増加すると、デジタル補償値Ｕは減少するように構成されている。また、誤差信号Ｅｒが減少すると、デジタル補償値Ｕは増加するように構成されている。出力信号Ｖａｄが時刻ｔ３においてデジタル値６１４からデジタル値６１５へ１デジタル値増加しているため、デジタル補償器１３０のデジタル補償値Ｕは時間ｔ３において１デジタル値減少した状態を示す。
【００３６】
ＤＡＣ１４０の出力信号Ｖｃｔは、デジタル補償器１３０のデジタル補償値ＵをＤＡＣ１４０においてデジタル値をアナログ値にアナログ変換し出力したものを表す。時間ｔ３において、デジタル補償器１３０のデジタル補償値Ｕの減少に応じて、アナログコンパレータ１８０に入力されるＤＡＣ１４０の出力信号Ｖｃｔも減少する。出力信号Ｖｃｔは、例えば、１．００６８４３Ｖから１．００１９５３Ｖと離散的な値となり、すなわち差分は、０．００４８９Ｖとなる。その差分はＤＡＣ１４０の分解能に応じた値であり、Ｖｄｍ／（２ｎ−１）となる。
【００３７】
図３は、図１に示したスイッチング制御部１００Ａの中のＩ−Ｖ変換手段１５０、加算器１６０、増幅手段１７０に表れる電圧電流信号を模式的に示す。図３は、上から順に、フリップフロップ１９０のセット端子Ｓに入力されるクロック信号ＣＬＫ、出力電流Ｉｓ、Ｉ−Ｖ変換電圧Ｖｉｒ、電流検知信号Ｖｉについてのタイミングチャートを示す。
【００３８】
クロック信号ＣＬＫは、フリップフロップ１９０のセット端子Ｓに入力される信号を示す。周波数は例えば、１００ｋＨｚ、すなわち周期Ｔ＝1０μＳとする。出力電流Ｉｓは、クロック信号ＣＬＫがローレベルからハイレベルに立ち上がる時間ｔ１から電流が流れ始め時間ｔ２でピークに達し、時間ｔ２を過ぎると時間ｔ３に向かって徐々に減少し始める。時間ｔ３−ｔ４では、ほぼ０となる。時間ｔ４から徐々に上昇し始め時間ｔ５でピークに達し、時間ｔ６に向かって減少し始める。クロック信号ＣＬＫのタイミングに応じて出力電流Ｉｓが変わってきていることを示している。
【００３９】
Ｉ−Ｖ変換電圧ＶｉｒはＩ−Ｖ変換手段１５０で電流を電圧に変換し生成される電圧を示す。Ｉ−Ｖ変換電圧Ｖｉｒのタイミングは、出力電流Ｉｓに応じて決定される。変換係数ｒｓが０．２「Ｖ／Ａ」で出力電流Ｉｓが５Ａであるため、ほぼ１Ｖの電圧が出力電流Ｉｓと同じタイミングで検知できる。例えば、１０ビットのＤＡＣにおいて、１Ｖ近傍の値をあわせて、Ｉ−Ｖ変換電圧Ｖｉｒの値とは別にＤＡＣ１４０の出力信号Ｖｃｔを示している。アナログコンパレータ１８０で両者の電圧が比較されるため両者の電圧を示している。ここで、ＤＡＣ１４０の出力信号Ｖｃｔの１Ｖ近傍を示すと１．００６８４３Ｖ、１．００１９５５Ｖおよび０．９９７０６Ｖという具合に離散的な値を取る。
【００４０】
オフセット電圧Ｖｏｆｓは、Ｉ−Ｖ変換電圧Ｖｉｒを所定の電圧分シフトさせる。オフセット電圧はＩ−Ｖ変換電圧Ｖｉｒのピーク値にほぼ等しい直流電圧に設定される。電流検知信号Ｖｉは、オフセット電圧Ｖｏｆｓが与えられたＩ−Ｖ変換電圧Ｖｉｒを増幅手段１７０で増幅された信号を示している。その結果、時間t２において、Ｉ−Ｖ変換電圧Ｖｉｒよりも電流検知信号Ｖｉが１Ｖに近い結果を示している。
【００４１】
図４は、図１に示したデジタル補償器１３０の一実施例を示している。一般的にデジタル回路における制御方法として、Ｐ（Proportional）制御やＰＩ(Proportional integral )制御やＰＩＤ(Proportional Integral Differential) 制御などの制御方式が知られている。      
図４には比例積分方式を用いた、いわゆるＰＩ制御方式を示す。
【００４２】
図４には、誤差信号Ｅｒ、遅延回路４０１，４０５、乗算器４０２，４０３、加算器４０４、デジタル補償値Ｕを示している。遅延回路４０１，４０５にはたとえばＤフリップフロップを信号のビット数分用いる。
【００４３】
図４におけるデジタル補償回路１３０の回路動作について説明する。フリップフロップ１９０のセット端子Ｓに入力されるクロック信号ＣＬＫに基づいて、例えば周波数１００ｋＨｚのとき、１サイクルを１０μＳごとに誤差信号Ｅｒを処理する。誤差信号Ｅｒが遅延回路４０１に入力され、１サイクル前の遅延信号Ｓ１が出力される。１サイクル前の遅延信号Ｓ１と負の比例定数−Ｋｐを乗算器４０２にて計算し、乗算器４０２の出力信号の乗算信号Ｓ２を出力する。誤差信号Ｅｒが乗算器４０３に入力され、比例定数Ｋｐと積分定数Ｋｉの加算値と誤差信号Ｅｒの乗算結果である乗算信号Ｓ３が出力される。加算器４０４にて、乗算器４０２より出力された乗算信号Ｓ２と乗算器４０３より出力された乗算信号Ｓ３が加算された値（Ｓ２＋Ｓ３）が算出される。デジタル補償器１３０の出力されるデジタル補償値Ｕが遅延回路４０５に入力され、１サイクル前の遅延信号Ｓ４が出力される。そして、乗算器４０２の出力された乗算信号Ｓ２と乗算器４０３より出力された乗算信号Ｓ３と遅延回路４０５から出力された１サイクル前の遅延信号Ｓ４が加算器４０４にて計算されデジタル補償値Ｕが算出される。
【００４４】
図５は、ＣＰＵ等を用いて制御を行うＰＩ制御のデジタル補償器１３０の概略構成を示すブロック図である。前に述べた図４では、乗算器４０２，４０３を２つ使用するのに対し、図５では乗算器はＡＬＵ（Arithmetic Logic Unit）５１２のみであるため、回路規模が小さくなる。フリップフロップ１９０のセット端子Ｓに入力されるクロック信号ＣＬＫに基づいて、例えば周波数１００ｋＨｚのとき、１サイクルを１０μＳごとに誤差信号Ｅｒを処理する。
【００４５】
ここで、図５に示すデジタル補償器１３０は、レジスタ群５００を有する。レジスタ群５００にはたとえばレジスタ５０１〜５０９が用意されている。第１レジスタ５０１は、誤差信号Ｅｒを格納する。第２レジスタ５０２は、１サイクル前の遅延信号Ｓ１を格納する。第３レジスタ５０３は、負の比例定数−Ｋｐを格納する。第４レジスタ５０４は、負の比例定数Ｋｐと１サイクル前の遅延信号Ｓ１との乗算値である乗算信号Ｓ２を格納する。第５レジスタ５０５は、比例定数Ｋｐと積分定数Ｋｉの加算値を格納する。第６レジスタ５０６は、比例定数Ｋｐと積分定数Ｋｉの加算値と誤差信号Ｅｒとの乗算信号Ｓ３を格納する。第７レジスタ５０７は、第４レジスタ５０４に格納されている乗算信号Ｓ２と第６レジスタ５０６に格納された乗算信号Ｓ３の加算値（Ｓ２＋Ｓ３）を格納する。第８レジスタ５０８は、１サイクル前の遅延信号Ｓ４を格納する。第９レジスタ５０９は、デジタル補償値Ｕを格納する。データレジスタ５１０とデータレジスタ５１１は、各レジスタより出力された値を一時格納する。ＡＬＵ５１２は、データレジスタ５１０とデータレジスタ５１１に格納された値を算術する。アキュムレータ５１３は、ＡＬＵ５１２の算術結果を一時格納する。ＡＬＵ５１２は加算、減算、乗算、除算を行うことができる。
【００４６】
図５におけるデジタル補償回路１３０のデジタル補償値Ｕを出力するまでの回路動作について説明する。
【００４７】
第２レジスタ５０２に記憶されている値の１サイクル前の誤差信号Ｅｒをデータレジスタ５１０に格納する。第３レジスタ５０３に記憶されている負の比例定数−Ｋｐの値をデータレジスタ５１１に格納する。ここで、ＡＬＵ５１２はデータレジスタ５１０とデータレジスタ５１１の値の乗算を行い、ＡＬＵ５１２より出力された乗算信号Ｓ２をアキュムレータ５１３に格納する。そして、アキュムレータ５１３よりＡＬＵ５１２より出力された乗算信号Ｓ２を第４レジスタ５０４に格納される。次に、第１レジスタ５０１に記録されている減算器１２０より出力される誤差信号Ｅｒをデータレジスタ５１０に格納する。第５レジスタ５０５に記憶されている比例定数Ｋｐと積分定数Ｋｉの加算値をデータレジスタ５１１に格納する。ここで、ＡＬＵ５１２はデータレジスタ５１０に格納された誤差信号Ｅｒとデータレジスタ５１１に格納された比例定数Ｋｐと積分定数Ｋｉの加算値の乗算を行い、ＡＬＵ５１２より出力された乗算信号Ｓ３をアキュムレータ５１３に格納する。アキュムレータ５１３に出力された計算結果である乗算信号Ｓ３を第６レジスタ５０６に出力する。
【００４８】
第３レジスタ５０４に記憶されている乗算信号Ｓ２をデータレジスタ５１０に格納する。第６レジスタ５０６に記憶されている乗算信号Ｓ３をデータレジスタ５１１に格納する。ＡＬＵ５１２はデータレジスタ５１０に格納された乗算信号Ｓ２とデータレジスタ５１１に格納された乗算信号Ｓ３とを足し算し、アキュムレータ５１３に計算結果（Ｓ２＋Ｓ３）が出力される。そしてアキュムレータ５１３に格納されている（Ｓ２＋Ｓ３）を第７レジスタ５０７に格納する。第７レジスタ５０７に格納されている値（Ｓ２＋Ｓ３）をデータレジスタ５１０に格納し、第８レジスタ５０８に格納されている１サイクル前の遅延信号Ｓ４の値をデータレジスタ５１１に格納する。ＡＬＵ５１２はデータレジスタ５１０とデータレジスタ５１１の足し算を行い、アキュムレータ５１３には計算結果（Ｓ２＋Ｓ３＋Ｓ４）の値が出力される。アキュムレータ５１３に計算結果（Ｓ２＋Ｓ３＋Ｓ４）の値をデジタル補償値Ｕの第９レジスタ５０９に格納する。第９レジスタ５０９に格納されたデジタル補償値ＵをＤＡＣ１４０として出力される。
【００４９】
図６は、図４および図５のデジタル補償器１３０におけるＰＩ制御回路のタイミングチャートに示す。フリップフロップ１９０のセット端子Ｓに入力されるクロック信号ＣＬＫに基づいて、例えば周波数１００ｋＨｚのとき、１サイクルを１０μＳごとに誤差信号Ｅｒを検査して、処理を行う。
【００５０】
図６は、上から順にクロック信号ＣＬＫ、誤差信号Ｅｒ、フリップフロップ１９０のセット端子Ｓに入力されるクロック信号ＣＬＫの１サイクル前の遅延信号Ｓ１、比例定数Ｋｐと積分定数Ｋｉの加算値と誤差信号Ｅｒの乗算を行う乗算信号Ｓ２、負の比例定数Ｋｐと誤差信号Ｅｒの乗算を表す乗算信号Ｓ３、１サイクル前の遅延信号Ｓ４、デジタル補償値Ｕを示す。
【００５１】
クロック信号ＣＬＫは、フリップフロップ１９０のセット端子Ｓに入力された信号を示している。周波数は例えば、１００ｋＨｚ、周期Ｔ＝１０μＳの信号を示す。
【００５２】
誤差信号Ｅｒは、クロック信号ＣＬＫの周期ごとに誤差信号Ｅｒが入力される。１サイクル前の遅延信号Ｓ１は誤差信号Ｅｒの１サイクル前の信号を示す。乗算信号Ｓ２は負の比例定数−Ｋｐと１サイクル前の遅延信号Ｓ１の乗算値を示す。乗算信号Ｓ３は比例定数Ｋｐと積分定数Ｋｉとの加算値と誤差信号Ｅｒを乗算した値を示す。１サイクル前の遅延信号Ｓ４は、デジタル補償値Ｕの１サイクル前の値を示す。デジタル補償値Ｕは乗算値Ｓ２と乗算値Ｓ３と１サイクル前の遅延信号Ｓ４の加算値を示す。
Ｐ制御では精度が低いけれど集積度は高く、ＰＩＤ制御では、精度は高いけれど集積度が低いというトレードオフの関係にある。そこで本発明では、精度及び集積度を程よく備えたＰＩ制御を用いることとした。
【００５３】
（第２実施形態）
図７は本発明の第２実施形態に係るスイッチング電源制御回路１０Ｂを示す。第１実施形態（図１）との違いは、スイッチング制御部１００Ｂは、Ｉ−Ｖ変換手段１５０とアナログコンパレータ１８０との間に増幅手段の１つであるオペアンプ１７０Ａを有していることである。すなわち図７に示したオペアンプ１７０Ａは、図１に示した加算器１６０と加算手段１７０の両者の機能を併せもっている。オペアンプ１７０Ａの非反転入力端子にＩ−Ｖ変換電圧Ｖｉｒを入力し、その反転入力端子にオフセット電圧Ｖｏｆｓを印加するようにすることによって、回路構成の簡素化を図ることができる。
【００５４】
（第３実施形態）  
図８は本発明の第３実施形態に係るスイッチング電源制御回路１０Ｃを示す。第１実施形態（図１）との違いは、スイッチング制御部１００Ｃは、オフセット電圧ＶｏｆｓをＤＡＣ６１０で生成するため、デジタル補償器１３０から出力されたデジタル補償値Ｕの上位ビットＵ＿ｍｓｂをＤＡＣ６１０に入力するようにしたことである。又、デジタル補償値Ｕの下位ビットＵ＿ｌｓｂをＤＡＣ１４０でＤＡ変換し、変換した出力信号Ｖｃｔ１をアナログコンパレータ１８０の反転入力端子に入力するようにしたことである。なお、第３実施形態は、オフセット電圧Ｖｏｆｓをデジタル補償値Ｕの上位ビットＵ＿ｍｓｂで生成し、デジタル補償値Ｕの下位ビットＵ＿ｌｓｂをＤＡＣ１４０でＤＡ変換し、変換した値をアナログコンパレータ１８０に入力した。しかし、これらを差し替えるとオフセット電圧Ｖｏｆｓを１Ｖ近傍に設定することはできなくなり不具合が生じる。第３実施形態による回路構成によれば、オフセット電圧Ｖｏｆｓをデジタル的に幾つかのレベルに設定することができるので増幅手段１７０の回路動作点を自在に設定することができる。
【００５５】
（第４実施形態）
図９は本発明の第４実施形態に係るスイッチング電源制御回路１０Ｄを示す。第１実施形態（図１）との違いは、スイッチング制御部１００Ｄは、オフセット電圧ＶｏｆｓをＤＡＣ６１０で生成されるようにし、ＤＡＣ６１０は、デジタル補償器１３０から出力されたデジタル補償値Ｕの上位ビットＵ＿ｍｓｂ２をＤＡ変換するようにしたことである。さらにデジタル補償値Ｕの下位ビットＵ＿ｌｓｂをＤＡＣ１４０でＤＡ変換し、変換したＤＡＣ１４０の出力信号Ｖｃｔ１をアナログコンパレータ１８０の反転入力端子に入力するようにしたことである。さらに可変ゲイン増幅器ＰＧＡ６２０を採用したことである。可変ゲイン増幅器ＰＧＡ６２０は増幅手段１７０に替わる可変ゲイン増幅器である。可変ゲイン増幅器ＰＧＡ６２０のゲインは、デジタル補償値Ｕの上位ビットＵ＿ｍｓｂ１によって制御される。なお、デジタル補償値Ｕの上位ビットＵ＿ｍｓｂ１は可変ゲイン増幅器ＰＧＡ６２０のゲイン調整に用い、もう１つの上位ビットＵ＿ｍｓｂ２は、ＤＡＣ６１０に入力されるようにして別々の上位ビットを用いたが、上位ビットＵ＿ｍｓｂ１と上位ビットＵ＿ｍｓｂ２はまったく同じであってかまわない。図１、図７、図８に示した増幅手段１７０のゲインＧは固定されたものであったが、図９に示した可変ゲイン増幅器ＰＧＡ６２０はゲインＧが調整できるので、ＤＡＣ１４０が比較的低ビットのものから比較的高ビットのものまで広範囲に対応することができるとともに、ゲインを高めることによって出力電流Ｉｓの検出精度をさらに高めることができる。
【００５６】
（第５実施形態）
図１０は本発明の第５実施形態に係るスイッチング電源制御回路１０Ｅを示す。一般的にこの種のスイッチングレギュレータでは過電流保護回路を併設することが少なくない。本発明にかかるスイッチング部１００Ｅは、アナログコンパレータ６３０と論理和回路６４０を有する過電流保護回路７００が併設されている。なお、第５実施形態では論理和回路６４０を用いたが、同等の回路は論理和回路だけではなく、論理回路全般を組み合わせて構成することは当業者には自明である。
【００５７】
アナログコンパレータ６３０の非反転入力端子にはアナログコンパレータ１８０に入力される電流検知信号Ｖｉと同じ信号が増幅手段１７０から印加される。アナログコンパレータ６３０の反転入力端子には基準電圧Ｖｒｅｆが印加されている。基準電圧Ｖｒｅｆは、出力電圧Ｖｏｕｔとは所定の関係をもった大きさに選ばれている。電流検知信号Ｖｉの電圧レベルが基準電圧Ｖｒｅｆを超えたときには、所定以上の過電流がスイッチング素子ＳＷ及び平滑回路Ｈに流入したと判定され、アナログコンパレータ６３０の出力はハイレベルとなる。コンパレータ６３０の出力信号は論理和回路６４０の一方の入力端子に印加される。
【００５８】
論理和回路６４０の他方の入力端子にはアナログコンパレータ１８０の出力信号が印加され、これら両者の信号は論理和回路６４０で論理和演算が行われる。仮に、アナログコンパレータ６３０の出力信号がハイレベルになると、過電流状態と判定され、論理和回路６４０の出力信号はハイレベルとなりフリップフロップ１９０を強制的にリセット状態にしてｐチャンネル電界効果トランジスタＭ１から平滑回路Ｈに流れる電流を停止又は減少させる。
【００５９】
（第６実施形態）
図１１は、本発明の第６実施形態に係るスイッチング電源制御回路１０Ｆを示す。スイッチングレギュレータでは電流モード、電圧モード、或いは降圧型、昇圧型、昇降圧型、反転型、絶縁型・非絶縁型に関わらず、スイッチング素子をオン、オフさせて電源電圧を生成させているためにノイズが発生する。こうしたノイズは、しばしば誤動作の原因となる。特に電流モードの中でもピーク電流モードは、平均電流モードに比べるとノイズの影響を受けやすいことが知られている。本発明の第６実施形態では、こうした誤動作を抑止するためにスイッチング制御部１００Ｆに、マスキング回路７１０を設け、スイッチング素子ＳＷの動作を所定の期間停止させるというものである。マスキング回路７１０は、ブランキング回路とも称される。マスキング回路７１０は、タイミング生成回路６５０と論理積回路６６０を有する。なお、第６実施形態では論理積回路６６０を用いたが、同等の回路は論理積回路だけではなく、論理回路全般を組み合わせて構成することは当業者には自明である。タイミング生成回路６５０は、クロック信号ＣＬＫを基準として所定の時間遅れと所定のパルス幅をもったブランキング（マスキング）パルスを生成する。タイミング生成回路６５０で生成されたブランキングパルスと、アナログコンパレータ１８０から出力された信号は、論理積回路６６０に印加され、両者信号は論理積回路６６０で論理積演算され、その演算された結果信号はフリップフロップ１９０のリセット信号Ｒｅとして取り出され、両者信号が共にたとえばハイレベルのときに、フリップフロップ１９０をリセット状態にし、たとえば、電界効果トランジスタＭ１又はＭ２がスイッチング動作を行うことによるノイズが誤検出され、フリップフロップ１９０がリセットされるという不具合を排除することができる。
【００６０】
（第７実施形態）
図１２は、本発明の第７実施形態に係るスイッチング電源制御回路１０Ｇを示す。ＰＷＭによる電流モード形式のスイッチングレギュレータはオンデューティが５０％を超えるとサブハーモニック発振を起こし制御不能になることが知られている。こうした不具合を抑止するにはスロープ補償を有するスイッチング制御部１００Ｇが用意されている。スロープ補償を施すためのスロープ補償回路は、たとえば、Ｉ−Ｖ変換手段１５０と加算器１６０との間に結合させたり、又はデジタル補償器１３０側に設けたり、又はアナログコンパレータ１８０側に設けることができる。たとえば、アナログコンパレータ１８０の入力側にスロープ補償信号を印加するためのスロープ補償信号生成回路を結合させることができる。
【産業上の利用可能性】
【００６１】
本発明によれば、高ビットのＤＡＣを採用しなくとも分解能に優れさらにアナログコンパレータを採用することによって出力電圧の振動を低減させることができるので安価で高精度をもった電流モード形式のスイッチングレギュレータを提供することができるのでその産業上の利用可能性は極めて高い。
【符号の説明】
【００６２】
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ  スイッチング電源制御回路
１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ  スイッチング制御部
１１０  ＡＤＣ
１２０  減算器
１３０  デジタル補償器
１４０，６１０  ＤＡＣ
１５０  Ｉ−Ｖ変換手段
１６０，４０４  加算器
１７０  増幅手段
１７０Ａ  オペアンプ
１８０，６３０  アナログコンパレータ
１９０  フリップフロップ
１９５  ドライバ
４０１，４０５  遅延回路
４０２，４０３  乗算器
５００  レジスタ群
５１０，５１１  データレジスタ
５１２  ＡＬＵ（Arithmetic Logic Unit）
５１３  アキュムレータ
６２０  可変ゲイン増幅器（ＰＧＡ）
６４０  論理和回路
６５０  タイミング生成回路
６６０  論理積回路
７００  過電流保護回路
７１０  マスキング回路  
Ｃ  キャパシタ
Ｄ  直流電源
Ｈ  平滑回路
Ｌ  インダクタ
Ｍ１  ｐチャンネル電界効果トランジスタ
Ｍ２  ｎチャンネル電界効果トランジスタ
ＲＬ  負荷
ＳＡ  電流センサ
ＳＷ  スイッチング素子
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
【図１】
2015033200.tif 000003
【図２】
2015033200.tif 000004
【図３】
2015033200.tif 000005
【図４】
2015033200.tif 000006
【図５】
2015033200.tif 000007
【図６】
2015033200.tif 000008
【図７】
2015033200.tif 000009
【図８】
2015033200.tif 000010
【図９】
2015033200.tif 000011
【図１０】
2015033200.tif 000012
【図１１】
2015033200.tif 000013
【図１２】
2015033200.tif 000014
【手続補正書】
【提出日】平成26年6月5日(2014.6.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
【特許文献１】特開２０１２−１１０１１９号公報
【特許文献２】特開２０００−２８７４３９号公報
【特許文献３】特開２００９−２５４０４７号公報
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
さらに本発明のスイッチング電源制御回路は、前記オフセット電圧を第２ＤＡＣで生成し、前記増幅手段でのゲインをＧ、前記変換係数をｒｓ、前記第１ＤＡＣのビット数をｎ、前記第１ＤＡＣの出力電圧レンジをＶｄｍ、前記出力電流Ｉｓの検出最小電流をＩｓｍｉｎとしたとき、前記ゲインＧは、Ｇ≧（Ｖｄｍ／（（２n−１）・ｒｓ・Ｉｓｍｉｎ）に基づき設定されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
さらに本発明のスイッチング電源制御回路において、前記オフセット電圧Ｖｏｆｓは、前記デジタル補償値の上位ビットから前記第２ＤＡＣで生成され、前記デジタル補償値の下位ビットに基づき前記第１ＤＡＣでデジタル値が前記アナログ変換値に変換され、前記アナログコンパレータに入力される。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スイッチング素子と、
平滑回路と、
前記スイッチング素子を制御するスイッチング制御回路と、
を有するスイッチング電源制御回路であって、
前記スイッチング制御回路は、
前記スイッチング素子に流れる出力電流に所定の変換係数を乗じてＩ−Ｖ変換電圧を生成するＩ−Ｖ変換手段と、
オフセット電圧が加算された前記Ｉ−Ｖ変換電圧を増幅して電流検知信号を生成する増幅手段と、
前記平滑回路の出力電圧から算出されたデジタル補償値をアナログ変換値に変換する第１ＤＡＣと、
前記電流検知信号と前記アナログ変換値を比較して第１比較結果信号を生成する第１アナログコンパレータと、
前記第１比較結果信号に基づき前記スイッチング素子を制御するドライバと、
を含むことを特徴とするスイッチング電源制御回路。
【請求項２】
前記スイッチング制御回路は、前記オフセット電圧を生成する第２ＤＡＣをさらに含むことを特徴とする請求項１に記載のスイッチング電源制御回路。
【請求項３】
前記増幅手段はオペアンプであることを特徴とする請求項１又は２に記載のスイッチング電源制御回路。
【請求項４】
前記増幅手段でのゲインをＧ、前記変換係数をｒｓ、前記第１ＤＡＣのビット数をｎ、前記第１ＤＡＣの出力電圧レンジをＶｄｍ、前記出力電流Ｉｓの検出最小電流をＩｓｍｉｎとしたとき、前記ゲインＧは、Ｇ≧ （Ｖｄｍ／（（２n−１）・ｒｓ・Ｉｓｍｉｎ）に基づき設定されていることを特徴とする請求項１〜３のいずれか１項に記載のスイッチング電源制御回路。
【請求項５】
前記第２ＤＡＣは、前記デジタル補償値の上位ビットを前記オフセット電圧に変換し、
前記第１ＤＡＣは、前記デジタル補償値の下位ビットを前記アナログ変換値に変換する、
ことを特徴とする請求項２〜４のいずれか1項に記載のスイッチング電源制御回路。
【請求項６】
前記スイッチング制御回路は、前記デジタル補償値を生成するデジタル補償器をさらに含み、前記デジタル補償器には、前記出力電圧に基づきアナログ・デジタル変換された変換電圧と参照電圧との比較で得られた誤差信号が入力され、前記誤差信号はデジタル制御されたデジタル補償値に変換され前記デジタル補償値は前記第１ＤＡＣに入力されることを特徴とする請求項１に記載のスイッチング電源制御回路。
【請求項７】
前記デジタル制御はＰＩ制御で構成されており、
前記デジタル補償器は、
前記誤差信号に比例定数と積分定数の加算値を積算して第１乗算信号を出力する第１乗算器と、
１サイクル前の前記誤差信号を第１遅延信号として出力する第１遅延回路と、
前記第１遅延信号に比例定数を積算して第２乗算信号を出力する第２乗算器と、
前記第１乗算信号と前記第２乗算信号を加算した加算信号を出力する加算器と、
１サイクル前の前記加算信号を第２遅延信号として前記加算器に出力する第２遅延回路と、
を含み、前記加算器から前記デジタル補償値を出力することを特徴とする請求項６に記載のスイッチング電源制御回路。
【請求項８】
前記ＰＩ制御はＣＰＵで実行され、
前記ＣＰＵは、
前記比例定数、前記積分定数、前記誤差信号、前記第１乗算信号、前記第２乗算信号、前記加算信号、前記デジタル補償値を各別に格納するレジスタ群と、
前記レジスタ群から取り出されたデータを一時的に格納するデータレジスタと、
前記データレジスタに格納された前記データを算術演算するＡＬＵ（Arithmetic Logic Unit）と、
前記ＡＬＵでの算術結果を一時的に格納するアキュムレータと、
を含むことを特徴とする請求項７に記載のスイッチング電源制御回路。
【請求項９】
前記増幅手段の電圧利得及び前記オフセット電圧の大きさは、前記デジタル補償値の上位ビットに基づき設定され、前記第１ＤＡＣは前記デジタル補償値の下位ビットを前記アナログ変換値に変換することを特徴とする請求項２に記載のスイッチング電源制御回路。
【請求項１０】
前記増幅手段は可変利得増幅器を有し、前記可変利得増幅器の電圧利得及び前記オフセット電圧は、前記デジタル補償値の上位ビット値で可変されることを特徴とする請求項７に記載のスイッチング電源制御回路。
【請求項１１】
前記スイッチング制御回路は、
前記電流検知信号と基準電圧とを比較して第２比較結果信号を生成する第２アナログコンパレータと、
前記第１比較結果信号と前記第２比較結果信号とを論理演算して論理演算信号を生成する論理回路と、
をさらに含み、
前記ドライバは、前記論理演算信号に基づき前記スイッチング素子を制御することを特徴とする請求項１に記載のスイッチング電源制御回路。
【請求項１２】
前記スイッチング制御回路は、
クロック信号から所定の期間ハイレベル又はローレベルとなるタイミング生成信号を生成するタイミング生成回路と、
前記第１比較結果信号と前記タイミング信号とを論理演算して論理演算信号を生成する論理回路と、
をさらに含み、
前記ドライバは、前記論理演算信号に基づき前記スイッチング素子を制御することを特徴とする請求項１に記載のスイッチング電源制御回路。
【請求項１３】
前記Ｉ−Ｖ電圧、前記デジタル補償値を生成するデジタル補償器、及び、前記アナログコンパレータのいずれかにサブハーモニック発振を抑止するためのスロープ補償が施されていることを特徴とする請求項１に記載のスイッチング電源制御回路。
【請求項１４】
前記スイッチング電源制御回路は、トランスを用いる絶縁型スイッチングレギュレータに用いられることを特徴とする請求項１〜１３のいずれか１項に記載のスイッチング電源制御回路。
【請求項１５】
前記スイッチング電源制御回路は、トランスを用いない非絶縁型スイッチングレギュレータに用いられることを特徴とする請求項１〜１３のいずれか１項に記載のスイッチング電源制御回路。