(57)【要約】【課題】ＭＯＳＦＥＴのオン抵抗増大を抑制し、ＩＧＢＴのオン電圧を低減することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供すること。【解決手段】縦型の炭化珪素ＭＯＳＦＥＴであって、炭化珪素からなるｎ++型半導体基板１のおもて面上にｎ型ドリフト領域２およびｐ型領域２１が順に堆積されている。ｐ型領域２１の表面層に、ｐ+型ベース領域３が選択的に設けられている。ｐ型領域２１の内部に、ｐ型領域２１を貫通してｎ型ドリフト領域２に達するｎ型領域６が設けられている。ｐ+型ベース領域３およびｎ型領域６上に、ｐ型ベース領域４が堆積されている。ｐ型ベース領域４の内部に、ｎ++型ソース領域７と、ｐ型ベース領域４を貫通してｎ型領域６に達するｎ型領域５とが選択的に設けられている。ｎ型領域５からｎ++型ソース領域７にわたってその表面上には、ゲート絶縁膜９を介してゲート電極１０が設けられている。【選択図】図１
2015056644.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型炭化珪素半導体からなる第１導電型ドリフト領域と、
前記第１導電型ドリフト領域の一方の表面上に、第２導電型炭化珪素半導体が堆積されてなる第１の第２導電型半導体領域と、
前記第１の第２導電型半導体領域の、前記第１導電型ドリフト領域側に対して反対側の表面層に、第２導電型不純物が選択的に導入されてなる、前記第１の第２導電型半導体領域よりも抵抗率の低い第２の第２導電型半導体領域と、
前記第１の第２導電型半導体領域を深さ方向に貫通して前記第１導電型ドリフト領域に達する第１の第１導電型半導体領域と、
前記第２の第２導電型半導体領域および前記第１の第１導電型半導体領域の、前記第１導電型ドリフト領域側に対して反対側の表面上に、前記第２の第２導電型半導体領域よりも抵抗率の高い第２導電型炭化珪素半導体が堆積されてなる第３の第２導電型半導体領域と、
前記第３の第２導電型半導体領域を深さ方向に貫通して前記第１の第１導電型半導体領域に達する第２の第１導電型半導体領域と、
前記第３の第２導電型半導体領域の内部に、前記第２の第１導電型半導体領域と離れて選択的に設けられた、前記第１導電型ドリフト領域よりも抵抗率の低い第１導電型ソース領域と、
前記第２の第１導電型半導体領域の表面上、および、前記第３の第２導電型半導体領域の、前記第２の第１導電型半導体領域と前記第１導電型ソース領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第１導電型ソース領域および前記第３の第２導電型半導体領域に接するソース電極と、
前記第１導電型ドリフト領域の他方の表面上に設けられた、前記第１導電型ドリフト領域よりも抵抗率の低い第１導電型炭化珪素半導体からなる第１導電型ドレイン領域と、
前記第１導電型ドレイン領域に接するドレイン電極と、
を備えることを特徴とする炭化珪素半導体装置。
【請求項２】
第１導電型炭化珪素半導体からなる第１導電型ドリフト領域と、
前記第１導電型ドリフト領域の一方の表面上に、第２導電型炭化珪素半導体が堆積されてなる第１の第２導電型半導体領域と、
前記第１の第２導電型半導体領域の、前記第１導電型ドリフト領域側に対して反対側の表面層に、第２導電型不純物が選択的に導入されてなる、前記第１の第２導電型半導体領域よりも抵抗率の低い第２の第２導電型半導体領域と、
前記第１の第２導電型半導体領域を深さ方向に貫通して前記第１導電型ドリフト領域に達する第１の第１導電型半導体領域と、
前記第２の第２導電型半導体領域および前記第１の第１導電型半導体領域の、前記第１導電型ドリフト領域側に対して反対側の表面上に、前記第２の第２導電型半導体領域よりも抵抗率の高い第２導電型炭化珪素半導体が堆積されてなる第３の第２導電型半導体領域と、
前記第３の第２導電型半導体領域を深さ方向に貫通して前記第１の第１導電型半導体領域に達する第２の第１導電型半導体領域と、
前記第３の第２導電型半導体領域の内部に、前記第２の第１導電型半導体領域と離れて選択的に設けられた、前記第１導電型ドリフト領域よりも抵抗率の低い第１導電型エミッタ領域と、
前記第２の第１導電型半導体領域の表面上、および、前記第３の第２導電型半導体領域の、前記第２の第１導電型半導体領域と前記第１導電型エミッタ領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第１導電型エミッタ領域および前記第３の第２導電型半導体領域に接するエミッタ電極と、
前記第１導電型ドリフト領域の他方の表面上に設けられた第２導電型炭化珪素半導体からなる第２導電型コレクタ領域と、
前記第２導電型コレクタ領域に接するコレクタ電極と、
を備えることを特徴とする炭化珪素半導体装置。
【請求項３】
前記第１の第２導電型半導体領域は、前記第２の第２導電型半導体領域を挟んで深さ方向に第３の第２導電型半導体領域と対向することを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記第１の第１導電型半導体領域は、前記第２の第２導電型半導体領域と離れて設けられており、
前記第１の第２導電型半導体領域は、前記第２の第２導電型半導体領域の、前記第１の第１導電型半導体領域側および前記第１導電型ドリフト領域側の周囲を囲むことを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置。
【請求項５】
前記第１の第２導電型半導体領域の厚さは、前記第２の第２導電型半導体領域の厚さよりも０．３μｍ以上厚いことを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置。
【請求項６】
前記第１の第２導電型半導体領域の抵抗率は、前記第２の第２導電型半導体領域の抵抗率よりも１００倍以上高いことを特徴とする請求項１〜５のいずれか一つに記載の炭化珪素半導体装置。
【請求項７】
前記第１の第１導電型半導体領域は、前記第１の第２導電型半導体領域の内部に第１導電型不純物が選択的に導入されてなることを特徴とする請求項１〜６のいずれか一つに記載の炭化珪素半導体装置。
【請求項８】
前記第２の第１導電型半導体領域は、前記第３の第２導電型半導体領域の内部に第１導電型不純物が選択的に導入されてなることを特徴とする請求項１〜７のいずれか一つに記載の炭化珪素半導体装置。
【請求項９】
前記第３の第２導電型半導体領域の内部に第２導電型不純物が選択的に導入されてなる第２導電型コンタクト領域をさらに備え、
前記ソース電極は、前記第１導電型ソース領域および前記第２導電型コンタクト領域に接することを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項１０】
前記第３の第２導電型半導体領域の内部に第２導電型不純物が選択的に導入されてなる第２導電型コンタクト領域をさらに備え、
前記エミッタ電極は、前記第１導電型エミッタ領域および前記第２導電型コンタクト領域に接することを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項１１】
前記第２導電型コレクタ領域と前記第１導電型ドリフト領域との間に、前記第１導電型ドリフト領域よりも抵抗率の低い第１導電型バッファ領域をさらに備えることを特徴とする請求項２または１０に記載の炭化珪素半導体装置。
【請求項１２】
第１導電型炭化珪素半導体基板のおもて面上に、炭化珪素半導体からなる第１導電型ドリフト領域を堆積する第１工程と、
前記第１導電型ドリフト領域の上に、炭化珪素半導体からなる第１の第２導電型半導体領域を堆積する第２工程と、
前記第１の第２導電型半導体領域に第２導電型不純物を選択的に導入し、前記第１の第２導電型半導体領域よりも抵抗率の低い第２の第２導電型半導体領域を形成する第３工程と、
前記第１の第２導電型半導体領域を深さ方向に貫通して前記第１導電型ドリフト領域に達する第１の第１導電型半導体領域を形成する第４工程と、
前記第２の第２導電型半導体領域および前記第１の第１導電型半導体領域の上に、前記第２の第２導電型半導体領域よりも抵抗率の高い炭化珪素半導体からなる第３の第２導電型半導体領域を堆積する第５工程と、
前記第３の第２導電型半導体領域の内部に、前記第１導電型ドリフト領域よりも抵抗率の低い第１導電型ソース領域を選択的に形成する第６工程と、
前記第１導電型ソース領域と離れて、かつ前記第３の第２導電型半導体領域を深さ方向に貫通して前記第１の第１導電型半導体領域に達する第２の第１導電型半導体領域を形成する第７工程と、
前記第２の第１導電型半導体領域の表面上、および、前記第３の第２導電型半導体領域の、前記第２の第１導電型半導体領域と前記第１導電型ソース領域とに挟まれた部分の表面上にゲート絶縁膜を介してゲート電極を形成する第８工程と、
前記第１導電型ソース領域および前記第３の第２導電型半導体領域に接するソース電極を形成する第９工程と、
前記第１導電型炭化珪素半導体基板の裏面に接するドレイン電極を形成する第１０工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１３】
前記第４工程では、前記第１の第２導電型半導体領域に第１導電型不純物を選択的に導入して前記第１の第１導電型半導体領域を形成することを特徴とする請求項１２に記載の炭化珪素半導体装置の製造方法。
【請求項１４】
前記第７工程では、前記第３の第２導電型半導体領域に第１導電型不純物を選択的に導入して前記第２の第１導電型半導体領域を形成することを特徴とする請求項１２または１３に記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記第３工程および前記第４工程後、前記第５工程前に、第１熱処理により、前記第３工程によって導入された第２導電型不純物と、前記第４工程によって導入された第１導電型不純物とを活性化させる第１１工程をさらに含むことを特徴とする請求項１２〜１４のいずれか一つに記載の炭化珪素半導体装置の製造方法。
【請求項１６】
前記第１１工程では、１７５０℃以上１８５０℃以下の温度の前記第１熱処理を行うことを特徴とする請求項１５に記載の炭化珪素半導体装置の製造方法。
【請求項１７】
前記第６工程では、前記第３の第２導電型半導体領域に第１導電型不純物を選択的に導入して前記第１導電型ソース領域を形成し、
前記第５工程後、前記第８工程前に、前記第３の第２導電型半導体領域に第２導電型不純物を選択的に導入して第２導電型コンタクト領域を形成する第１２工程と、
前記第６工程および前記第１２工程後に、前記第１熱処理の温度以下の温度の第２熱処理により、前記第６工程によって導入された第１導電型不純物と、前記第１２工程によって導入された第２導電型不純物とを活性化させる第１３工程と、
をさらに含むことを特徴とする請求項１５または１６に記載の炭化珪素半導体装置の製造方法。
【請求項１８】
第１導電型炭化珪素半導体基板のおもて面上に、炭化珪素半導体からなる第２導電型コレクタ領域を堆積する第１工程と、
前記第１導電型炭化珪素半導体基板の裏面上に、炭化珪素半導体からなる第１の第２導電型半導体領域を堆積する第２工程と、
前記第１の第２導電型半導体領域に第２導電型不純物を選択的に導入し、前記第１の第２導電型半導体領域よりも抵抗率の低い第２の第２導電型半導体領域を形成する第３工程と、
前記第１の第２導電型半導体領域を深さ方向に貫通して前記第１導電型炭化珪素半導体基板に達する第１の第１導電型半導体領域を形成する第４工程と、
前記第２の第２導電型半導体領域および前記第１の第１導電型半導体領域の上に、前記第２の第２導電型半導体領域よりも抵抗率の高い炭化珪素半導体からなる第３の第２導電型半導体領域を堆積する第５工程と、
前記第３の第２導電型半導体領域の内部に、前記第１導電型炭化珪素半導体基板よりも抵抗率の低い第１導電型エミッタ領域を選択的に形成する第６工程と、
前記第１導電型エミッタ領域と離れて、かつ前記第３の第２導電型半導体領域を深さ方向に貫通して前記第１の第１導電型半導体領域に達する第２の第１導電型半導体領域を形成する第７工程と、
前記第２の第１導電型半導体領域の表面上、および、前記第３の第２導電型半導体領域の、前記第２の第１導電型半導体領域と前記第１導電型エミッタ領域とに挟まれた部分の表面上にゲート絶縁膜を介してゲート電極を形成する第８工程と、
前記第１導電型エミッタ領域および前記第３の第２導電型半導体領域に接するエミッタ電極を形成する第９工程と、
前記第２導電型コレクタ領域に接するコレクタ電極を形成する第１０工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１９】
前記第４工程では、前記第１の第２導電型半導体領域に第１導電型不純物を選択的に導入して前記第１の第１導電型半導体領域を形成することを特徴とする請求項１８に記載の炭化珪素半導体装置の製造方法。
【請求項２０】
前記第７工程では、前記第３の第２導電型半導体領域に第１導電型不純物を選択的に導入して前記第２の第１導電型半導体領域を形成することを特徴とする請求項１８または１９に記載の炭化珪素半導体装置の製造方法。
【請求項２１】
前記第３工程および前記第４工程後、前記第５工程前に、第１熱処理により、前記第３工程によって導入された第２導電型不純物と、前記第４工程によって導入された第１導電型不純物とを活性化させる第１１工程をさらに含むことを特徴とする請求項１８〜２０のいずれか一つに記載の炭化珪素半導体装置の製造方法。
【請求項２２】
前記第１１工程では、１７５０℃以上１８５０℃以下の温度の前記第１熱処理を行うことを特徴とする請求項２１に記載の炭化珪素半導体装置の製造方法。
【請求項２３】
前記第６工程では、前記第３の第２導電型半導体領域に第１導電型不純物を選択的に導入して前記第１導電型エミッタ領域を形成し、
前記第５工程後、前記第８工程前に、前記第３の第２導電型半導体領域に第２導電型不純物を選択的に導入して第２導電型コンタクト領域を形成する第１２工程と、
前記第６工程および前記第１２工程後に、前記第１熱処理の温度以下の温度の第２熱処理により、前記第６工程によって導入された第１導電型不純物と、前記第１２工程によって導入された第２導電型不純物とを活性化させる第１３工程と、
をさらに含むことを特徴とする請求項２１または２２に記載の炭化珪素半導体装置の製造方法。
【請求項２４】
前記第１導電型炭化珪素半導体基板は、
炭化珪素半導体からなる第１導電型基体と、
前記第１導電型基体のおもて面上に、前記第１導電型基体よりも抵抗率の高い第１導電型炭化珪素半導体が堆積されてなる第１導電型ドリフト領域と、を備え、
前記第１工程では、前記第１導電型ドリフト領域の上に前記第２導電型コレクタ領域を堆積し、
前記第１工程後、前記第２工程前に、前記第１導電型炭化珪素半導体基板を前記第１導電型基体側から研削していき、前記第１導電型ドリフト領域を露出させることを特徴とする請求項１８〜２３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
【請求項２５】
前記第１工程では、前記第１導電型ドリフト領域の上に前記第１導電型ドリフト領域よりも抵抗率の低い第１導電型炭化珪素半導体からなる第１導電型バッファ領域を堆積した後に、前記第１導電型バッファ領域の上に前記第２導電型コレクタ領域を堆積することを特徴とする請求項２４に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比べて、バンドギャップが広い、絶縁破壊に至る電界強度が大きい、熱伝導率が高いという特長を有する。また、炭化珪素は、シリコンと比べてバルクの移動度（キャリア移動度）が十分に高く、かつシリコンと同様に熱酸化により表面を酸化して絶縁層とすることができる。このため、炭化珪素は、シリコンを用いたパワー半導体装置の限界を超えるパワー半導体装置を作製（製造）可能な半導体材料として実用化されつつある。各種パワー半導体装置のうち、特に、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などの絶縁ゲート型半導体装置が精力的に研究開発されている。例えば、１０ｋＶ以下の耐圧クラスではＭＯＳＦＥＴが主流であり、１０ｋＶを超える耐圧クラスではＩＧＢＴが有力視されている。
【０００３】
また、炭化珪素を用いた半導体装置（以下、炭化珪素半導体装置とする）では、炭化珪素のバンドギャップに起因して、シリコンを用いた半導体装置よりもｐ型ベース領域とｎ型ドリフト領域との間のｐｎ接合間に自然に形成される電位差（ビルトインポテンシャルＶｂｉ）が大きい。このため、ｐ型ベース領域の不純物濃度が、設計条件に基づく適切な素子の閾値電圧に対応した均一な不純物濃度である場合、ｐ型ベース領域とｎ型ドリフト領域との間のｐｎ接合からｎ++型ソース領域に向かって伸びる空乏層が容易にｎ++型ソース領域に接触（パンチスルー）しやすく、高耐圧化が困難である。そのため、ｐ型ベース領域がパンチスルーすることを防止する防止層として、ｐ型ベース領域とｎ型ドリフト領域との間に、ｐ型ベース領域よりも不純物濃度の高いｐ+型領域を設けるのが一般的である（例えば、下記特許文献１（第４，１７図）および下記特許文献２（第１，２図）参照。）。このような構造を有する従来の炭化珪素半導体装置の構造について、ＭＯＳＦＥＴを例に説明する。
【０００４】
図１４は、従来の炭化珪素半導体装置の構造を示す断面図である。図１４には、下記特許文献１で提案されている炭化珪素半導体装置の主要部のハーフセルを模式的に示す。実際の炭化珪素半導体装置の全体構成は、図１４に示すハーフセルの構成がその両端をそれぞれ線対称の軸として連続する構成となる（図１５，１６においても同様）。図１４に示すように、四層周期六方晶（４Ｈ）の炭化珪素からなるｎ++型半導体基板１０１のおもて面上に、エピタキシャル成長によりｎ型ドリフト領域１０２が堆積されている。ｎ型ドリフト領域１０２の、ｎ++型半導体基板１０１側に対して反対側の表面層には、イオン注入領域であるｐ+型ベース領域１０３ａが選択的に設けられ、隣り合うｐ+型ベース領域１０３ａに挟まれた領域にｎ型領域１０６が設けられている。ｐ+型ベース領域１０３ａおよびｎ型領域１０６の表面上には、エピタキシャル成長によりｐ型ベース領域１０４が堆積されている。
【０００５】
ｐ型ベース領域１０４の内部には、ｐ型ベース領域１０４を深さ方向に貫通してｎ型領域１０６に達するように、イオン注入領域であるｎ型領域１０５が選択的に設けられている。また、ｐ型ベース領域１０４の内部には、ｎ型領域１０５と離れて、ｎ++型ソース領域１０７およびｐ++型コンタクト領域１０８が選択的に設けられている。ｎ型領域１０５の表面上から、ｐ型ベース領域１０４の、ｎ型領域１０５とｎ++型ソース領域１０７とに挟まれた部分の表面上、およびｎ++型ソース領域１０７の一部の表面上にわたって、ゲート絶縁膜１０９を介してゲート電極１１０が設けられている。ソース電極１１１は、ｎ++型ソース領域１０７およびｐ++型コンタクト領域１０８に接し、かつ層間絶縁膜１１３によってゲート電極１１０と電気的に絶縁されている。ｎ++型ドレイン領域となるｎ++型半導体基板１０１の裏面には、ドレイン電極１１２が設けられている。
【０００６】
また、上述した図１４の従来の炭化珪素半導体装置において、ｐ+型ベース領域１０３ａを堆積層とした変形例を図１５に示す。図１５は、従来の炭化珪素半導体装置の別の一例の構造を示す断面図である。図１５には、下記特許文献２で提案されている炭化珪素半導体装置の主要部のハーフセルを模式的に示す。図１５に示す従来の炭化珪素半導体装置では、ｐ+型ベース領域１０３ｂは、ｎ型ドリフト領域１０２の、ｎ++型半導体基板１０１側に対して反対側の表面上に堆積されている。ｐ+型ベース領域１０３ｂの内部には、ｐ+型ベース領域１０３ｂを深さ方向に貫通してｎ型ドリフト領域１０２に達するように、イオン注入領域であるｎ型領域１０６が選択的に設けられている。図１５に示す従来の炭化珪素半導体装置のｐ+型ベース領域１０３ｂ以外の構成は、図１４に示す従来の炭化珪素半導体装置と同様である。
【０００７】
上述した図１４，１５に示すようなプレーナゲート構造の縦型炭化珪素半導体装置では、ゲート電極１１０に閾値電圧以上のゲート電圧（正電圧）が印加されることにより、ｐ型ベース領域１０４の、ゲート電極１１０の直下の領域の表面層に電子が誘起され、ｎ型反転層（チャネル）が形成される。そして、このｎ型反転層を介して、ｎ++型ソース領域１０７からｎ型領域１０５に電子が注入される。ｎ型領域１０５に注入された電子は、ｎ型領域１０６およびｎ型ドリフト領域１０２を通ってｎ++型ドレイン領域（ｎ++型半導体基板１０１）に到達する。それによって、ドレイン電極１１２とソース電極１１１とが導通し、ドレイン電極１１２からソース電極１１１へ電流を流すことができる。
【０００８】
このように図１４，１５に示す従来の炭化珪素半導体装置は、ｐ型ベース領域１０４の、ゲート絶縁膜１０９との界面側にチャネルが形成される表面チャネル型である。別の炭化珪素半導体装置として、ｐ型ベース領域１０４に代えて、ゲート絶縁膜１０９とｐ+型ベース領域１０３ａとの間に、チャネルとなるｎ型領域１１４（図１６参照）を設けた埋め込みチャネル型の装置が提案されている（例えば、下記特許文献３（第４６図）および下記特許文献４（第６図）参照。）。この埋め込みチャネル型の炭化珪素半導体装置の構造を図１６に示す。図１６は、従来の半導体装置の別の一例の構造を示す断面図である。
【０００９】
図１６に示すように、チャネルとなるｎ型領域１１４は、ゲート絶縁膜１０９と、ｎ型ドリフト領域１０２、ｐ+型ベース領域１０３ａおよびｎ++型ソース領域１０７との間に設けられている。図１６に示す従来の炭化珪素半導体装置のｎ型領域１１４以外の構成は、図１４に示す従来の炭化珪素半導体装置と同様である。このような埋め込みチャネル型の炭化珪素半導体装置では、ゲート電極１１０にゲート電圧が印加されていないときには、ｎ型領域１１４は、ｐ+型ベース領域１０３ａとＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）ゲート構造とでピンチオフされており、ゲート電圧を増加させていくことで、ｎ型領域１１４の、ゲート絶縁膜１０９との界面から離れた位置に先にチャネルが形成される。
【００１０】
次に、従来の炭化珪素半導体装置の製造方法について、図１４に示す炭化珪素半導体装置を作製（製造）する場合を例に説明する。図１７〜２０は、従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。図１７〜２０には、下記特許文献１の図５に相当する主要プロセス（ゲート絶縁膜１０９を形成するまでの製造プロセス）を示す。まず、図１７に示すように、炭化珪素からなるｎ++型半導体基板（半導体ウェハ）１０１のおもて面上にｎ型ドリフト領域１０２をエピタキシャル成長させる。次に、図１８に示すように、イオン注入用マスクを用いてｎ型ドリフト領域１０２にアルミニウム（Ａｌ）を選択的にイオン注入することにより、ｎ型ドリフト領域１０２の表面層にｐ+型ベース領域１０３ａを選択的に形成する。ｐ+型ベース領域１０３ａの深さおよび不純物濃度は、それぞれ例えば０．５μｍ程度および２×１０18／ｃｍ3程度である。
【００１１】
次に、図１９に示すように、ｎ型ドリフト領域１０２およびｐ+型ベース領域１０３ａの表面上に、アルミニウムがドープされたｐ型ベース領域１０４をエピタキシャル成長させる。ｐ型ベース領域１０４の深さおよび不純物濃度は、それぞれ例えば０．５μｍ程度および５×１０15／ｃｍ3程度である。ｐ型ベース領域１０４のエピタキシャル成長温度は例えば１６００℃である。次に、図２０に示すように、イオン注入用マスクを用いてｐ型ベース領域１０４にリン（Ｐ）を選択的にイオン注入することにより、ｐ型ベース領域１０４の内部にｎ++型ソース領域１０７を選択的に形成する。次に、イオン注入用マスクを用いてｐ型ベース領域１０４にアルミニウムを選択的にイオン注入することにより、ｐ型ベース領域１０４の内部にｐ++型コンタクト領域１０８を選択的に形成する。
【００１２】
イオン注入用マスクを用いてｐ型ベース領域１０４に窒素（Ｎ）を選択的にイオン注入することにより、ｎ型ドリフト領域１０２の、隣り合うｐ+型ベース領域１０３ａ間に挟まれた部分にｎ型領域１０６を形成し、ｐ型ベース領域１０４の内部に、ｎ型領域１０６に達する深さでｎ型領域１０５を選択的に形成する。次に、カーボンのキャップ層をウェハ全面（露出面）に形成した後、ｐ型ベース領域１０４のエピタキシャル成長温度以下の温度（例えば１５００℃）で３０分間のアニール（熱処理）により、各イオン注入領域を活性化させる。次に、カーボンのキャップ層を除去した後、一般的な方法により以降の工程を行い、ゲート絶縁膜１０９、ゲート電極１１０、ソース電極１１１、層間絶縁膜１１３およびドレイン電極１１２などを形成することにより、図１４に示す炭化珪素半導体装置が完成する。
【００１３】
また、炭化珪素半導体装置の別の製造方法として、ベース領域のうちの少なくともドリフト層と接する下層部を、ドリフト層の上にエピタキシャル成長により形成する方法が提案されている（例えば、下記特許文献５参照。）。また、炭化珪素半導体装置の別の製造方法として、次の方法が提案されている。ｐ型不純物がイオン注入によりｐベースに導入されることにより、ｐ+領域が形成される。ｐ+領域のうちｎ+ＳｉＣ基板に対向する底面を含む領域に、他の領域に比べて高濃度のｐ型不純物を含む高濃度領域を有するように、たとえばイオン注入における加速電圧およびドーズ量を制御することにより、ｐ+領域が形成される（例えば、下記特許文献６参照。）。
【００１４】
次に、上述した図１４〜１６に示す炭化珪素半導体装置（炭化珪素ＭＯＳＦＥＴ）をインバータのメインスイッチとして用いた回路について説明する。図２１は、従来のインバータの要部（一相分）の回路構成を示す回路図である。図２１には、例えば、上アーム（高電位側）のメインスイッチとなる炭化珪素ＭＯＳＦＥＴ１２１ａと、下アーム（低電位側）のメインスイッチとなる炭化珪素ＭＯＳＦＥＴ１２１ｂとを直列接続したハーフブリッジ方式のインバータ回路を示す。炭化珪素ＭＯＳＦＥＴ１２１ａ，１２１ｂには、それぞれショットキーバリアダイオード（ＳＢＤ）１２３ａ，１２３ｂが逆並列に接続されている。炭化珪素ＭＯＳＦＥＴ１２１ａと炭化珪素ＭＯＳＦＥＴ１２１ｂとが同時にオンしないように制御される。
【００１５】
下アームの炭化珪素ＭＯＳＦＥＴ１２１ｂがターンオフする際に、回路の寄生インダクタンスによって、下アームの炭化珪素ＭＯＳＦＥＴ１２１ｂのドレイン電圧が電源電圧よりも高くなった場合、上アームの炭化珪素ＭＯＳＦＥＴ１２１ａのボディダイオード１２２ａとショットキーバリアダイオード１２３ａとが同時に通電する。一般的に、ショットキーバリアダイオードは、炭化珪素ＭＯＳＦＥＴのボディダイオードよりも電流容量が大きく、かつ順方向電圧降下が小さくなるように設けられる。このため、下アームの炭化珪素ＭＯＳＦＥＴ１２１ｂのターンオフが終了した後、上アームのショットキーバリアダイオード１２３ａに主に電流が流れる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１１−０２３７５７号公報
【特許文献２】特表２００４−０３６６５５号公報
【特許文献３】特開２０１０−２３９１５２号公報
【特許文献４】特開２０１１−２５４１１９号公報
【特許文献５】特開２００８−２１０８４８号公報
【特許文献６】特開２００９−１９４１６５号公報
【非特許文献】
【００１７】
【非特許文献１】エー・ガレッカス（Ａ．Ｇａｌｅｃｋａｓ）、外２名、リコンビネーション−エンハンスト  エクステンション  オブ  スタッキング  フォールツ  イン  ４Ｈ−ＳｉＣ  ｐ−ｉ−ｎ  ダイオーズ  アンダー  フォワード  バイアス（Ｒｅｃｏｍｂｉｎａｔｉｏｎ−ｅｎｈａｎｃｅｄ  ｅｘｔｅｎｓｉｏｎ  ｏｆ  ｓｔａｃｋｉｎｇ  ｆａｕｌｔｓ  ｉｎ  ４Ｈ−ＳｉＣ  ｐ−ｉ−ｎ  ｄｉｏｄｅｓ  ｕｎｄｅｒ  ｆｏｒｗａｒｄ  ｂｉａｓ）、アプライド  フィジクス  レターズ（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ）、（米国）、アメリカン  インスティテュート  オブ  フィジクス（Ａｍｅｒｉｃａｎ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｐｈｙｓｉｃｓ）、２００２年７月２９日、第８１巻、第５号、ｐ．８８３−８８５
【非特許文献２】エー・アガワル（Ａ．Ａｇａｒｗａｌ）、外３名、ア  ニュー  デグラデーション  メカニズム  イン  ハイ−ボルテージ  ＳｉＣ  パワー  ＭＯＳＦＥＴｓ（Ａ  Ｎｅｗ  Ｄｅｇｒａｄａｔｉｏｎ  Ｍｅｃｈａｎｉｓｍ  ｉｎ  Ｈｉｇｈ−Ｖｏｌｔａｇｅ  ＳｉＣ  Ｐｏｗｅｒ  ＭＯＳＦＥＴｓ）、アイ・トリプル・イー  エレクトロン  デバイス  レターズ（ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ）、２００７年７月、第２８巻、第７号、ｐ．５８７−５８９
【非特許文献３】エス・ハラダ（Ｓ．Ｈａｒａｄａ）、外５名、８．５−ｍΩ・ｃｍ2  ６００−Ｖ  ダブル−エピタキシャル  ＭＯＳＦＥＴｓ  イン  ４Ｈ−ＳｉＣ（８．５−ｍΩ・ｃｍ2  ６００−Ｖ  Ｄｏｕｂｌｅ−Ｅｐｉｔａｘｉａｌ  ＭＯＳＦＥＴｓ  ｉｎ  ４Ｈ−ＳｉＣ）、アイ・トリプル・イー  エレクトロン  デバイス  レターズ（ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ）、２００４年５月、第２５巻、第５号、ｐ．２９２−２９４
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述した図１４〜１６に示す炭化珪素ＭＯＳＦＥＴでは、次の問題が生じる。ｐ+型ベース領域（図１４，１６では符号１０３ａ、図１５では符号１０３ｂで示す）とｎ型ドリフト領域１０２との間のｐｎ接合が順方向に導通されたときに、ｐ+型ベース領域およびｎ型ドリフト領域１０２においてキャリアの再結合が生じる。このキャリアの再結合により放出されるエネルギーによって、ｐ+型ベース領域およびｎ型ドリフト領域１０２における基底面転位（ＢＰＤ）などが進展し、積層欠陥（ＳＦ：ｓｔａｃｋｉｎｇ  ｆａｕｌｔ）が形成されることが報告されている（例えば、上記非特許文献１参照。）。また、積層欠陥の成長により、特にＰｉＮダイオードやＩＧＢＴなどのバイポーラ型素子においてドリフト領域の抵抗増大によって順方向電圧特性が劣化（オン電圧Ｖｏｎ増大）したり、ＭＯＳＦＥＴにおいてオン抵抗Ｒｏｎが増大したりすることが報告されている（例えば、上記非特許文献２参照。）。
【００１９】
また、発明者らが鋭意研究を重ねた結果、次のことが判明した。図１４に示す炭化珪素半導体装置のｐ+型ベース領域１０３ａを形成するためのイオン注入のドーズ量は、例えば１×１０14／ｃｍ2台である。ｐ+型ベース領域１０３ａを形成するためのイオン注入時には、ｐ+型ベース領域１０３ａのアモルファス化を抑制するために、例えば５００℃程度の温度に基板を加熱する。イオン注入直後のｐ+型ベース領域１０３ａの活性化率は明らかにされていないが、その後、ｐ+型ベース領域１０３ａ上にｐ型ベース領域１０４をエピタキシャル成長させる際のエピタキシャル成長温度は上述したように１６００℃前後の温度であり、このｐ型ベース領域１０４のエピタキシャル成長工程は、ｐ+型ベース領域１０３ａの活性化工程を兼ねていることが推測される。
【００２０】
ｎ型領域１０５，１０６、ｎ++型ソース領域１０７およびｐ++型コンタクト領域１０８を活性化するためのアニール（熱処理）は、ｐ型ベース領域１０４のエピタキシャル成長温度よりも低い温度で行われる。しかし、ｐ++型コンタクト領域１０８は、ｐ型ベース領域１０４のエピタキシャル成長温度よりも低いアニール温度では活性化率が低い。例えば１６００℃前後の温度でのアニールでは、ｐ++型コンタクト領域１０８を形成するためにイオン注入された例えばアルミニウムは総ドーズ量の２０数％程度しか活性化されず、ｐ++型コンタクト領域１０８を低抵抗にすることができない。このため、ドレイン−ソース間電圧の時間変化率ｄＶDS／ｄｔが大きい場合に、寄生バイポーラトランジスタがターンオンして誤作動する虞がある。ｐ++型コンタクト領域１０８を低抵抗にするためには、ｐ++型コンタクト領域１０８を活性化するためのアニール温度を１６００℃よりも高くすること求められるが、この場合、次の問題が生じる。
【００２１】
図１３は、図１４の順方向導通時のソース側のｐｎ接合（ｐ+型ベース領域１０３ａとｎ型ドリフト領域１０２との間のｐｎ接合１１７）の順方向導通時の状態を模式的に示す断面図である。ｐ++型コンタクト領域１０８を活性化させるためのアニール温度を１６００℃よりも高くした場合、ｐ+型ベース領域１０３ａを形成するためのイオン注入時における炭化珪素半導体のアモルファス化を十分に抑制することができなかったり、ｐ++型コンタクト領域１０８を活性化させるためのアニール温度が３Ｃ−ＳｉＣ相の安定成長温度（１７００℃程度）と重なる。このため、図１３に示すように、ｐ+型ベース領域１０３ａの内部に、ｎ型ドリフト領域１０２との界面側に、四層周期六方晶（４Ｈ）の炭化珪素よりもバンドギャップが狭いポリタイプ（結晶多形）が生じた領域（以下、低ポリタイプ領域とする）１１９が形成される。また、ｐ+型ベース領域１０３ａの内部には、ｎ型ドリフト領域１０２とのｐｎ接合１１７側にイオン注入による欠陥層１２０が形成される。
【００２２】
このようにｐ+型ベース領域１０３ａの内部に低ポリタイプ領域１１９や欠陥層１２０が形成されることで、ｐ+型ベース領域１０３ａとｎ型ドリフト領域１０２との間のｐｎ接合１１７が順方向に導通されたときに、ｐ+型ベース領域１０３ａとｎ型ドリフト領域１０２との間のｐｎ接合１１７から広がる空乏層（点線で図示）１１８の端部が低ポリタイプ領域１１９や欠陥層１２０に接触する。これにより、ｐ+型ベース領域１０３ａとｎ型ドリフト領域１０２との間のｐｎ接合１１７のビルトインポテンシャルＶｂｉが小さくなってしまう。このような炭化珪素半導体装置を例えば図２１に示すインバータのメインスイッチとして用いた場合、対向アームの炭化珪素ＭＯＳＦＥＴ（例えば下アームの炭化珪素ＭＯＳＦＥＴ１２１ｂとする）がターンオフする際に、上アームの炭化珪素ＭＯＳＦＥＴ１２１ａのボディダイオード１２２ａに流れる電流が増大して導通しやすくなる。このため、ｐ+型ベース領域１０３ａおよびｎ型ドリフト領域１０２における基底面転位の成長が促進され、オン抵抗Ｒｏｎが増大するなど長期的な信頼性が低下するという問題がある。
【００２３】
一方、図１５に示す炭化珪素半導体装置では、エピタキシャル成長によりｐ+型ベース領域１０３ｂが堆積されるため、ｐ+型ベース領域１０３ｂの内部に低ポリタイプ領域は発生しない。しかし、ウェハ表面を平坦に保つために、ｎ型ドリフト領域１０２の表面全面にｐ+型ベース領域１０３ｂを堆積することが望ましい。そして、ｎ型ドリフト領域１０２の表面全面にｐ+型ベース領域１０３ｂを堆積するため、ｎ型領域１０６は、例えば窒素などのｎ型不純物のイオン注入によってｐ+型ベース領域１０３ｂの一部をｎ型に反転させることで形成される（カウンタードーピング）。例えば、１２００Ｖ耐圧クラスの素子の場合、ｎ型ドリフト領域１０２の不純物濃度は５．０×１０15／ｃｍ3〜１．２×１０16／ｃｍ3程度である。ｐ+型ベース領域１０３ｂの不純物濃度は１．０×１０18／ｃｍ3台である。ｎ型領域１０６の不純物濃度は１．０×１０16／ｃｍ3台である。
【００２４】
このような不純物濃度で各領域を形成する場合、ｐ+型ベース領域１０３ｂをｎ型に反転させるためのイオン注入において必要なドーズ量は、ｎ型領域１０６の正味の不純物濃度の１００倍程度となり、ｎ型領域１０６の不純物濃度を制御することは困難である。この問題を解消するための方法として、上記特許文献１や上記非特許文献３には、エッチングによりｐ+型ベース領域１０３ｂを貫通してｎ型ドリフト領域１０２に達する溝を形成し、この溝の内部にｎ型領域１０６をエピタキシャル成長させることが提案されている。しかしながら、この場合、ｎ型領域１０６とｐ+型ベース領域１０３ｂとの間のｐｎ接合界面がエピタキシャル層の側壁との界面になるため、エピタキシャル層の側壁付近の結晶欠陥が品質を低下させる原因となる。また、ウェハ表面の平坦性が損なわれることにより、活性領域の面積が大きいパワー炭化珪素半導体装置の場合に良品率の低下につながる。
【００２５】
図１６に示す埋め込みチャネル型の炭化珪素半導体装置では、図示するように素子構造をＭＯＳＦＥＴとした場合、ｐ+型ベース領域１０３ａをイオン注入によって形成しているため、図１４に示す炭化珪素半導体装置と同様の問題が生じる。また、図１６に示す埋め込みチャネル型の炭化珪素半導体装置では、素子構造をＩＧＢＴとした場合、ｐ+型ベース領域１０３ａとｎ型ドリフト領域１０２との間のｐｎ接合のビルトインポテンシャルＶｂｉが小さくなることで、ｎ型ドリフト領域１０２中の少数キャリア（ホール）に対するエネルギーバリアが低くなり、おもて面側のホールがｐ+型ベース領域１０３ａを経由してソース電極１１１に抜けやすくなる。このため、ｎ型ドリフト領域１０２への少数キャリアの蓄積効果が低くなり、オン電圧Ｖｏｎが高くなるという問題がある。
【００２６】
この発明は、上述した従来技術による問題点を解消するため、絶縁ゲート型電界効果トランジスタにおいてオン抵抗が増大することを抑制することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。この発明は、上述した従来技術による問題点を解消するため、絶縁ゲート型バイポーラトランジスタにおいてオン電圧を低下させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型炭化珪素半導体からなる第１導電型ドリフト領域が設けられている。前記第１導電型ドリフト領域の一方の表面上に、第２導電型炭化珪素半導体が堆積されてなる第１の第２導電型半導体領域が設けられている。前記第１の第２導電型半導体領域の、前記第１導電型ドリフト領域側に対して反対側の表面層に、第２導電型不純物が選択的に導入されてなる、前記第１の第２導電型半導体領域よりも抵抗率の低い第２の第２導電型半導体領域が設けられている。前記第１の第２導電型半導体領域を深さ方向に貫通して前記第１導電型ドリフト領域に達する第１の第１導電型半導体領域が設けられている。前記第２の第２導電型半導体領域および前記第１の第１導電型半導体領域の、前記第１導電型ドリフト領域側に対して反対側の表面上に、前記第２の第２導電型半導体領域よりも抵抗率の高い第２導電型炭化珪素半導体が堆積されてなる第３の第２導電型半導体領域が設けられている。前記第３の第２導電型半導体領域を深さ方向に貫通して前記第１の第１導電型半導体領域に達する第２の第１導電型半導体領域が設けられている。前記第３の第２導電型半導体領域の内部に、前記第２の第１導電型半導体領域と離れて、前記第１導電型ドリフト領域よりも抵抗率の低い第１導電型ソース領域が選択的に設けられている。前記第２の第１導電型半導体領域の表面上、および、前記第３の第２導電型半導体領域の、前記第２の第１導電型半導体領域と前記第１導電型ソース領域とに挟まれた部分の表面上に、ゲート絶縁膜を介してゲート電極が設けられている。前記第１導電型ソース領域および前記第３の第２導電型半導体領域に接するソース電極が設けられている。前記第１導電型ドリフト領域の他方の表面上に、前記第１導電型ドリフト領域よりも抵抗率の低い第１導電型炭化珪素半導体からなる第１導電型ドレイン領域が設けられている。前記第１導電型ドレイン領域に接するドレイン電極が設けられている。
【００２８】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型炭化珪素半導体からなる第１導電型ドリフト領域が設けられている。前記第１導電型ドリフト領域の一方の表面上に、第２導電型炭化珪素半導体が堆積されてなる第１の第２導電型半導体領域が設けられている。前記第１の第２導電型半導体領域の、前記第１導電型ドリフト領域側に対して反対側の表面層に、第２導電型不純物が選択的に導入されてなる、前記第１の第２導電型半導体領域よりも抵抗率の低い第２の第２導電型半導体領域が設けられている。前記第１の第２導電型半導体領域を深さ方向に貫通して前記第１導電型ドリフト領域に達する第１の第１導電型半導体領域が設けられている。前記第２の第２導電型半導体領域および前記第１の第１導電型半導体領域の、前記第１導電型ドリフト領域側に対して反対側の表面上に、前記第２の第２導電型半導体領域よりも抵抗率の高い第２導電型炭化珪素半導体が堆積されてなる第３の第２導電型半導体領域が設けられている。前記第３の第２導電型半導体領域を深さ方向に貫通して前記第１の第１導電型半導体領域に達する第２の第１導電型半導体領域が設けられている。前記第３の第２導電型半導体領域の内部に、前記第２の第１導電型半導体領域と離れて、前記第１導電型ドリフト領域よりも抵抗率の低い第１導電型エミッタ領域が選択的に設けられている。前記第２の第１導電型半導体領域の表面上、および、前記第３の第２導電型半導体領域の、前記第２の第１導電型半導体領域と前記第１導電型エミッタ領域とに挟まれた部分の表面上に、ゲート絶縁膜を介してゲート電極が設けられている。前記第１導電型エミッタ領域および前記第３の第２導電型半導体領域に接するエミッタ電極が設けられている。前記第１導電型ドリフト領域の他方の表面上に、第２導電型炭化珪素半導体からなる第２導電型コレクタ領域が設けられている。前記第２導電型コレクタ領域に接するコレクタ電極が設けられている。
【００２９】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１の第２導電型半導体領域は、前記第２の第２導電型半導体領域を挟んで深さ方向に第３の第２導電型半導体領域と対向することを特徴とする。
【００３０】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１の第１導電型半導体領域は、前記第２の第２導電型半導体領域と離れて設けられており、前記第１の第２導電型半導体領域は、前記第２の第２導電型半導体領域の、前記第１の第１導電型半導体領域側および前記第１導電型ドリフト領域側の周囲を囲むことを特徴とする。
【００３１】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１の第２導電型半導体領域の厚さは、前記第２の第２導電型半導体領域の厚さよりも０．３μｍ以上厚いことを特徴とする。
【００３２】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１の第２導電型半導体領域の抵抗率は、前記第２の第２導電型半導体領域の抵抗率よりも１００倍以上高いことを特徴とする。
【００３３】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１の第１導電型半導体領域は、前記第１の第２導電型半導体領域の内部に第１導電型不純物が選択的に導入されてなることを特徴とする。
【００３４】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２の第１導電型半導体領域は、前記第３の第２導電型半導体領域の内部に第１導電型不純物が選択的に導入されてなることを特徴とする。
【００３５】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３の第２導電型半導体領域の内部に第２導電型不純物が選択的に導入されてなる第２導電型コンタクト領域をさらに備え、前記ソース電極は、前記第１導電型ソース領域および前記第２導電型コンタクト領域に接することを特徴とする。
【００３６】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３の第２導電型半導体領域の内部に第２導電型不純物が選択的に導入されてなる第２導電型コンタクト領域をさらに備え、前記エミッタ電極は、前記第１導電型エミッタ領域および前記第２導電型コンタクト領域に接することを特徴とする。
【００３７】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型コレクタ領域と前記第１導電型ドリフト領域との間に、前記第１導電型ドリフト領域よりも抵抗率の低い第１導電型バッファ領域をさらに備えることを特徴とする。
【００３８】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型炭化珪素半導体基板のおもて面上に、炭化珪素半導体からなる第１導電型ドリフト領域を堆積する第１工程を行う。次に、前記第１導電型ドリフト領域の上に、炭化珪素半導体からなる第１の第２導電型半導体領域を堆積する第２工程を行う。次に、前記第１の第２導電型半導体領域に第２導電型不純物を選択的に導入し、前記第１の第２導電型半導体領域よりも抵抗率の低い第２の第２導電型半導体領域を形成する第３工程を行う。次に、前記第１の第２導電型半導体領域を深さ方向に貫通して前記第１導電型ドリフト領域に達する第１の第１導電型半導体領域を形成する第４工程を行う。次に、前記第２の第２導電型半導体領域および前記第１の第１導電型半導体領域の上に、前記第２の第２導電型半導体領域よりも抵抗率の高い炭化珪素半導体からなる第３の第２導電型半導体領域を堆積する第５工程を行う。次に、前記第３の第２導電型半導体領域の内部に、前記第１導電型ドリフト領域よりも抵抗率の低い第１導電型ソース領域を選択的に形成する第６工程を行う。次に、前記第１導電型ソース領域と離れて、かつ前記第３の第２導電型半導体領域を深さ方向に貫通して前記第１の第１導電型半導体領域に達する第２の第１導電型半導体領域を形成する第７工程を行う。次に、前記第２の第１導電型半導体領域の表面上、および、前記第３の第２導電型半導体領域の、前記第２の第１導電型半導体領域と前記第１導電型ソース領域とに挟まれた部分の表面上にゲート絶縁膜を介してゲート電極を形成する第８工程を行う。次に、前記第１導電型ソース領域および前記第３の第２導電型半導体領域に接するソース電極を形成する第９工程を行う。次に、前記第１導電型炭化珪素半導体基板の裏面に接するドレイン電極を形成する第１０工程を行う。
【００３９】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程では、前記第１の第２導電型半導体領域に第１導電型不純物を選択的に導入して前記第１の第１導電型半導体領域を形成することを特徴とする。
【００４０】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第７工程では、前記第３の第２導電型半導体領域に第１導電型不純物を選択的に導入して前記第２の第１導電型半導体領域を形成することを特徴とする。
【００４１】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程および前記第４工程後、前記第５工程前に、第１熱処理により、前記第３工程によって導入された第２導電型不純物と、前記第４工程によって導入された第１導電型不純物とを活性化させる第１１工程をさらに含むことを特徴とする。
【００４２】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１１工程では、１７５０℃以上１８５０℃以下の温度の前記第１熱処理を行うことを特徴とする。
【００４３】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、さらに次の特徴を有する。前記第６工程では、前記第３の第２導電型半導体領域に第１導電型不純物を選択的に導入して前記第１導電型ソース領域を形成する。そして、前記第５工程後、前記第８工程前に、前記第３の第２導電型半導体領域に第２導電型不純物を選択的に導入して第２導電型コンタクト領域を形成する第１２工程を行う。前記第６工程および前記第１２工程後に、前記第１熱処理の温度以下の温度の第２熱処理により、前記第６工程によって導入された第１導電型不純物と、前記第１２工程によって導入された第２導電型不純物とを活性化させる第１３工程を行う。
【００４４】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型炭化珪素半導体基板のおもて面上に、炭化珪素半導体からなる第２導電型コレクタ領域を堆積する第１工程を行う。次に、前記第１導電型炭化珪素半導体基板の裏面上に、炭化珪素半導体からなる第１の第２導電型半導体領域を堆積する第２工程を行う。次に、前記第１の第２導電型半導体領域に第２導電型不純物を選択的に導入し、前記第１の第２導電型半導体領域よりも抵抗率の低い第２の第２導電型半導体領域を形成する第３工程を行う。次に、前記第１の第２導電型半導体領域を深さ方向に貫通して前記第１導電型炭化珪素半導体基板に達する第１の第１導電型半導体領域を形成する第４工程を行う。次に、前記第２の第２導電型半導体領域および前記第１の第１導電型半導体領域の上に、前記第２の第２導電型半導体領域よりも抵抗率の高い炭化珪素半導体からなる第３の第２導電型半導体領域を堆積する第５工程を行う。次に、前記第３の第２導電型半導体領域の内部に、前記第１導電型炭化珪素半導体基板よりも抵抗率の低い第１導電型エミッタ領域を選択的に形成する第６工程を行う。次に、前記第１導電型エミッタ領域と離れて、かつ前記第３の第２導電型半導体領域を深さ方向に貫通して前記第１の第１導電型半導体領域に達する第２の第１導電型半導体領域を形成する第７工程を行う。次に、前記第２の第１導電型半導体領域の表面上、および、前記第３の第２導電型半導体領域の、前記第２の第１導電型半導体領域と前記第１導電型エミッタ領域とに挟まれた部分の表面上にゲート絶縁膜を介してゲート電極を形成する第８工程を行う。次に、前記第１導電型エミッタ領域および前記第３の第２導電型半導体領域に接するエミッタ電極を形成する第９工程を行う。次に、前記第２導電型コレクタ領域に接するコレクタ電極を形成する第１０工程を行う。
【００４５】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程では、前記第１の第２導電型半導体領域に第１導電型不純物を選択的に導入して前記第１の第１導電型半導体領域を形成することを特徴とする。
【００４６】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第７工程では、前記第３の第２導電型半導体領域に第１導電型不純物を選択的に導入して前記第２の第１導電型半導体領域を形成することを特徴とする。
【００４７】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程および前記第４工程後、前記第５工程前に、第１熱処理により、前記第３工程によって導入された第２導電型不純物と、前記第４工程によって導入された第１導電型不純物とを活性化させる第１１工程をさらに含むことを特徴とする。
【００４８】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１１工程では、１７５０℃以上１８５０℃以下の温度の前記第１熱処理を行うことを特徴とする。
【００４９】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、さらに次の特徴を有する。前記第６工程では、前記第３の第２導電型半導体領域に第１導電型不純物を選択的に導入して前記第１導電型エミッタ領域を形成する。そして、前記第５工程後、前記第８工程前に、前記第３の第２導電型半導体領域に第２導電型不純物を選択的に導入して第２導電型コンタクト領域を形成する第１２工程を行う。前記第６工程および前記第１２工程後に、前記第１熱処理の温度以下の温度の第２熱処理により、前記第６工程によって導入された第１導電型不純物と、前記第１２工程によって導入された第２導電型不純物とを活性化させる第１３工程を行う。
【００５０】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１導電型炭化珪素半導体基板は、炭化珪素半導体からなる第１導電型基体と、前記第１導電型基体のおもて面上に、前記第１導電型基体よりも抵抗率の高い第１導電型炭化珪素半導体が堆積されてなる第１導電型ドリフト領域と、を備え、前記第１工程では、前記第１導電型ドリフト領域の上に前記第２導電型コレクタ領域を堆積し、前記第１工程後、前記第２工程前に、前記第１導電型炭化珪素半導体基板を前記第１導電型基体側から研削していき、前記第１導電型ドリフト領域を露出させることを特徴とする。
【００５１】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程では、前記第１導電型ドリフト領域の上に前記第１導電型ドリフト領域よりも抵抗率の低い第１導電型炭化珪素半導体からなる第１導電型バッファ領域を堆積した後に、前記第１導電型バッファ領域の上に前記第２導電型コレクタ領域を堆積することを特徴とする。
【００５２】
上述した発明によれば、第１導電型ドリフト領域上に第１の第２導電型半導体領域を堆積し、第１の第２導電型半導体領域の内部に第２導電型不純物を導入して第２の第２導電型半導体領域を形成することにより、第１の第２導電型半導体領域と第１導電型ドリフト領域とのｐｎ接合が順方向に導通したときに、第２の第２導電型半導体領域中の低ポリタイプ領域や欠陥層に、第１の第２導電型半導体領域と第１導電型ドリフト領域とのｐｎ接合から広がる空乏層の端部が接触しない。このため、第１の第２導電型半導体領域と第１導電型ドリフト領域とのｐｎ接合のビルトインポテンシャルを炭化珪素のバンドギャップで決まるビルトインポテンシャルとほぼ等しくすることができる。
【発明の効果】
【００５３】
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、絶縁ゲート型電界効果トランジスタにおいてオン抵抗が増大することを抑制することができるという効果を奏する。本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、絶縁ゲート型バイポーラトランジスタにおいてオン電圧を低下させることができるという効果を奏する。
【図面の簡単な説明】
【００５４】
【図１】実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】図１の炭化珪素半導体装置のソース側のｐｎ接合の順方向導通時の状態を模式的に示す断面図である。
【図３】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図９】実施の形態１にかかる炭化珪素半導体装置の電気的特性を示す特性図である。
【図１０】実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。
【図１１】実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１２】実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１３】図１４の順方向導通時のソース側のｐｎ接合の順方向導通時の状態を模式的に示す断面図である。
【図１４】従来の炭化珪素半導体装置の構造を示す断面図である。
【図１５】従来の炭化珪素半導体装置の別の一例の構造を示す断面図である。
【図１６】従来の炭化珪素半導体装置の別の一例の構造を示す断面図である。
【図１７】従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１８】従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１９】従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図２０】従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図２１】従来のインバータの要部（一相分）の回路構成を示す回路図である。
【発明を実施するための形態】
【００５５】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。また、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００５６】
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について、プレーナゲート構造の炭化珪素ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、炭化珪素半導体装置の主要部のハーフセルが示されている。実際の炭化珪素半導体装置の全体構成は、図１に示すハーフセルの構成がその両端をそれぞれ線対称の軸として連続する構成となる（図３〜８，１０〜１２においても同様）。図１に示すように、実施の形態１にかかる炭化珪素半導体装置において、炭化珪素からなるｎ++型半導体基板１のおもて面上には、例えばエピタキシャル層からなるｎ型ドリフト領域２が堆積されている。ｎ型ドリフト領域２の、ｎ++型半導体基板１側に対して反対側の表面上には、例えばエピタキシャル層からなるｐ型領域（第１の第２導電型半導体領域）２１が堆積されている。
【００５７】
ｐ型領域２１の、ｎ型ドリフト領域２側に対して反対側の表面層には、イオン注入領域であるｐ+型ベース領域（第２の第２導電型半導体領域）３が選択的に設けられている。ｐ+型ベース領域３は、ｐ型領域２１とｎ型ドリフト領域２との間のｐｎ接合から離れて設けられている。隣り合うｐ型領域２１に挟まれた領域には、ｎ型領域（第１の第１導電型半導体領域）６が設けられている。ｎ型領域６は、ｐ型領域２１およびｎ型ドリフト領域２に接し、かつｐ+型ベース領域３と離れて設けられている。すなわち、ｐ型領域２１は、ｐ+型ベース領域３の、ｎ型領域６側およびｎ型ドリフト領域２側の周囲を囲む。ｐ型領域２１、ｐ+型ベース領域３およびｎ型領域６の表面（ｎ型ドリフト領域２側に対して反対側の表面）上には、例えばエピタキシャル層からなるｐ型ベース領域（第３の第２導電型半導体領域）４が堆積されている。ｐ型ベース領域４の内部には、ｐ型ベース領域４を深さ方向に貫通してｎ型領域６に達するｎ型領域（第２の第１導電型半導体領域）５が選択的に設けられている。ｎ型領域５，６は、深さ方向に隣接し、接合型電界効果トランジスタ(ＪＦＥＴ）領域を構成する。
【００５８】
ＪＦＥＴ領域を構成するｎ型領域５，６のうち、ゲート絶縁膜９側のｎ型領域５の幅は、ｎ型ドリフト領域２側のｎ型領域６の幅よりも広いのが好ましい。その理由は、ｎ型ドリフト領域２側のｎ型領域６の幅をゲート絶縁膜９側のｎ型領域５の幅よりも狭くすることにより、ドレイン−ソース間に高電圧が印加されたときに、ｎ型領域５によってゲート絶縁膜９周辺の電界を遮断することができるため、ゲート絶縁膜９にかかる電界強度を低減することができるからである。一方、ｎ型ドリフト領域２側のｎ型領域６の幅がゲート絶縁膜９側のｎ型領域５の幅よりも狭くなる分、ｎ型ドリフト領域２側のｎ型領域６が空乏化されやすい。このため、オン抵抗Ｒｏｎを低減するために、ｎ型ドリフト領域２側のｎ型領域６の不純物濃度を、ゲート絶縁膜９側のｎ型領域５の不純物濃度よりも高くするのが好ましい。
【００５９】
また、ｐ型ベース領域４の内部には、ｐ型ベース領域４を深さ方向に貫通してｐ+型ベース領域３に達するｎ++型ソース領域７およびｐ++型コンタクト領域８が選択的に設けられている。ｎ++型ソース領域７は、ｎ型領域５と離れて設けられている。ｐ++型コンタクト領域８は、ｎ++型ソース領域７のｎ型領域５側に対して反対側に接する。すなわち、ｐ+型ベース領域３は、ｎ++型ソース領域７よりもＪＦＥＴ領域側に延在しており、ｐ型ベース領域４の、ｎ++型ソース領域７とｎ型領域５とに挟まれた部分の直下（ｎ型ドリフト領域２側）には、ｐ+型ベース領域３が設けられている。ｐ型ベース領域４（ｎ++型ソース領域７とｎ型領域５とに挟まれた部分）の直下にｐ+型ベース領域３が配置されていることにより、ｐ型ベース領域４がパンチスルーすることを抑制することができる。
【００６０】
ｎ型領域５からｎ++型ソース領域７にわたって、ｎ型領域５の表面上、ｐ型ベース領域４の、ｎ型領域５とｎ++型ソース領域７とに挟まれた部分の表面上、およびｎ++型ソース領域７の一部の表面上には、ゲート絶縁膜９を介してゲート電極１０が設けられている。ソース電極１１は、ｎ++型ソース領域７およびｐ++型コンタクト領域８に低抵抗接続され、かつ層間絶縁膜１３によってゲート電極１０と電気的に絶縁されている。ｎ++型ドレイン領域となるｎ++型半導体基板１の裏面には、ドレイン電極１２が設けられている。
【００６１】
次に、実施の形態１にかかる炭化珪素半導体装置のゲート電極１０に閾値電圧以上のゲート電圧（正電圧）が印加されたときにソース側のｐｎ接合（ｐ型領域２１とｎ型ドリフト領域２との間のｐｎ接合）から広がる空乏層の状態について説明する。図２は、図１の炭化珪素半導体装置のソース側のｐｎ接合の順方向導通時の状態を模式的に示す断面図である。ソース側のｐｎ接合１７を順方向に導通するときのＭＯＳＦＥＴの基本的な動作は、上述した従来の炭化珪素半導体装置（図１４，１５参照）と同様であるため、説明を省略する。図２に示すように、ｐ+型ベース領域３の内部に、ｐ+型ベース領域３を形成するためのイオン注入された不純物を活性化させる際に、四層周期六方晶（４Ｈ）の炭化珪素よりもバンドギャップの狭いポリタイプ（結晶多形）が生じた領域（低ポリタイプ領域）１９が形成される。その理由は、後述するようにイオン注入した不純物を活性化するためのアニールを、例えば３Ｃ−ＳｉＣ相の安定成長温度（１７００℃程度）と重なる程度の温度で行うからである。
【００６２】
また、ｐ+型ベース領域３の内部に、ｐ+型ベース領域３を形成するためのイオン注入による欠陥層２０が形成される。これら欠陥層２０および低ポリタイプ領域１９は、ｐ+型ベース領域３とｎ型ドリフト領域２との間にｐ型領域２１が設けられていることにより、ソース側のｐｎ接合（ｐ型領域２１とｎ型ドリフト領域２との間のｐｎ接合）１７から離れた位置に形成される。このため、ソース側のｐｎ接合１７を順方向に導通したときに、ソース側のｐｎ接合１７から広がる空乏層（点線で図示）１８の端部は、欠陥層２０および低ポリタイプ領域１９に接触しない。したがって、ソース側のｐｎ接合１７のビルトインポテンシャルＶｂｉは、炭化珪素のバンドギャップによるビルトインポテンシャルで決定され、従来の炭化珪素半導体装置におけるソース側のｐｎ接合（ｐ+型ベース領域とｎ型ドリフト領域との間のｐｎ接合）のビルトインポテンシャルよりも大きくなる。
【００６３】
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について、１２００Ｖ耐圧クラスの炭化珪素ＭＯＳＦＥＴを作製（製造）する場合を例に図３〜８を参照しながら説明する。図３〜８は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、例えば、初期基板（ウェハ）として、（０００１）面（いわゆるＳｉ面）または（０００−１）面を結晶軸に対して例えば４°以上８°以下程度傾けた（オフ角を付けた）面を主面とする炭化珪素からなるｎ++型半導体基板１を用意する。ｎ++型半導体基板１は、例えば四層周期六方晶（４Ｈ）の炭化珪素単結晶基板であってもよい。ｎ++型半導体基板１は、例えば、５．０×１０18／ｃｍ3以上４．０×１０19／ｃｍ3以下程度の不純物濃度となるように窒素（Ｎ）などのｎ型不純物がドーピングされたバルク基板である。ｎ++型半導体基板１の厚さは、例えば３２０μｍ程度であってもよい。
【００６４】
次に、例えば反応炉内の側壁に熱源を備えたホットウォール型エピタキシャル成長装置の成長炉にｎ++型半導体基板１を挿入し、成長炉内の温度を例えば１６００℃程度に保持する。次に、成長炉内に水素（Ｈ）ガスを導入し、水素ガスによる化学的なエッチングによりｎ++型半導体基板１の表面を清浄化する。次に、成長炉内に原料ガスとしてモノシラン（ＳｉＨ4）ガスおよびジメチルメタン（Ｃ3Ｈ8）ガスを導入し、ｎ++型半導体基板１のおもて面上に、例えば１．０×１０18／ｃｍ3程度の不純物濃度となるように窒素などのｎ型不純物をドーピングしたｎバッファ層（不図示）をエピタキシャル成長（堆積）させる。ｎバッファ層の厚さは、例えば０．５μｍ以上１．０μｍ程度であってもよい。
【００６５】
次に、このｎバッファ層上に、例えば、５．０×１０15／ｃｍ3以上１．２×１０16／ｃｍ3以下程度の不純物濃度となるように窒素などのｎ型不純物を均一にドーピングしたｎ型ドリフト領域２を例えば１０．０μｍ以上１２．０μｍ以下程度の厚さでエピタキシャル成長させる。さらに、ｎ型ドリフト領域２上に、例えば、５．０×１０15／ｃｍ3以上１．０×１０16／ｃｍ3以下程度の不純物濃度となるようにアルミニウム（Ａｌ）などのｐ型不純物を均一にドーピングしたｐ型領域２１をエピタキシャル成長させる。ｐ型領域２１の不純物濃度は、ｎ型ドリフト領域２の不純物濃度とほぼ同程度であるのがよい。ｐ型領域２１の厚さは、例えば０．８μｍ以上１．０μｍ程度であり、ｐ+型ベース領域３の厚さよりも例えば０．３μｍ以上程度厚いのがよい。これによって、ｎ++型半導体基板１のおもて面上にｎ型ドリフト領域２およびｐ型領域２１が順に堆積されてなるエピタキシャル基板（ウェハ）が形成される。ここまでの状態が図３に示されている。
【００６６】
次に、ＣＶＤ（化学気相成長）法によりｐ型領域２１上に酸化膜（不図示）を形成した後、フォトリソグラフィにより酸化膜をパターニングし、酸化膜の、ｐ+型ベース領域３の形成領域に対応する部分を除去する。次に、酸化膜の残部をマスクとしてｐ型領域２１に例えばアルミニウムをイオン注入し、ｐ型領域２１の表面層にｐ+型ベース領域３を形成する。ｐ+型ベース領域３の抵抗率は、ｐ型領域２１の抵抗率よりも１００倍以上低くなるように設定するのがよい。具体的には、ｐ+型ベース領域３の不純物濃度は、例えば２．０×１０18／ｃｍ3程度であってもよい。ｐ+型ベース領域３を形成するためのイオン注入は、例えば、加速エネルギーを２０ｋｅＶ以上２２０ｋｅＶ以下程度の範囲内とし、総ドーズ量が０．７５×１０14／ｃｍ2以上１．５×１０14／ｃｍ2以下程度となるように１回または連続して複数回行う。また、ｐ+型ベース領域３を形成するためのイオン注入時には、ｐ+型ベース領域３のアモルファス化を抑制するために、基板温度を例えば５００℃以上８００℃以下程度の温度に保持する。次に、ｐ+型ベース領域３を形成するためのイオン注入マスクとして用いた酸化膜の残部を除去する。ここまでの状態が図４に示されている。
【００６７】
次に、ＣＶＤ法によりｐ型領域２１およびｐ+型ベース領域３上に酸化膜（不図示）を形成した後、フォトリソグラフィにより酸化膜をパターニングし、酸化膜の、ｎ型領域６の形成領域に対応する部分を除去する。次に、酸化膜の残部をマスクとしてｐ型領域２１に例えば窒素などのｎ型不純物をイオン注入し、ｐ型領域２１を貫通してｎ型ドリフト領域２に達するｎ型領域６を形成する。ｎ型領域６は、ｎ型不純物のイオン注入によってｐ型領域２１の一部をｎ型に反転させることで形成される（カウンタードーピング）。ｎ型領域６を形成するためのイオン注入は、例えば、加速エネルギーを１５０ｋｅＶ以上４００ｋｅＶ以下程度とし、ドーズ量を１．５×１０12／ｃｍ2以上３．５×１０12／ｃｍ2以下程度としてもよい。また、ｎ型領域６を形成するためのイオン注入時には、ｎ型領域６のアモルファス化を抑制するために、基板温度を例えば５００℃以上８００℃以下程度の温度に保持する。この段階でｎ型領域６を形成せずに、後述するｎ型領域５を形成する際にｎ型領域５とｎ型領域６とを同時に形成してもよい。次に、ｎ型領域６を形成するためのイオン注入マスクとして用いた酸化膜の残部を除去する。
【００６８】
次に、カーボンのキャップ層（不図示）をウェハ全面（露出面）に形成する。このキャップ層は、例えば、スパッタリングにより形成されるアモルファスカーボン層であってもよいし、スパッタリング以外の方法により形成される高温に対する耐性を有するカーボン層であってもよい。次に、例えば、アルゴン（Ａｒ）雰囲気において所定の昇温速度でウェハへの熱負荷を制御して、１７５０℃以上１８５０℃程度の温度で３分間のアニール（熱処理）を行う。このアニールにより、ｐ+型ベース領域３およびｎ型領域６を形成するためにそれぞれイオン注入された不純物は、それぞれ総ドーズ量の８０％以上活性化される。次に、キャップ層を灰化することによって除去した後、ウェハを洗浄する。ここまでの状態が図５に示されている。
【００６９】
このｐ+型ベース領域３およびｎ型領域６を活性化するためのアニールをこの段階で行わずに、後述するｎ++型ソース領域７、ｐ++型コンタクト領域８およびｎ型領域５を活性化するためのアニールにおいて、ｎ++型ソース領域７、ｐ++型コンタクト領域８およびｎ型領域５とともに、ｐ+型ベース領域３およびｎ型領域６を活性化させてもよい。
【００７０】
次に、ホットウォール型エピタキシャル成長装置の成長炉にウェハを挿入し、成長炉内の温度を例えば１６００℃程度に保持する。次に、成長炉内に水素ガスを導入し、水素ガスによる化学的なエッチングによりウェハ表面を清浄化する。次に、成長炉内に原料ガスとしてモノシランガスおよびジメチルメタンガスを導入し、添加ガスとして例えばアルミニウムを含むガスを導入して、ｐ+型ベース領域３およびｎ型領域６の表面上にｐ型ベース領域４をエピタキシャル成長させる。このとき、ｐ型ベース領域４には、例えば４．０×１０15／ｃｍ3以上２．０×１０16／ｃｍ3以下程度の不純物濃度となるようにアルミニウムなどのｐ型不純物を均一にドーピングする。ｐ型ベース領域４の厚さは、例えば０．５μｍ程度であってもよい。ここまでの状態が図６に示されている。
【００７１】
次に、堆積法または熱酸化法によりｐ型ベース領域４上に酸化膜（不図示）を形成した後、フォトリソグラフィにより酸化膜をパターニングし、酸化膜の、ｎ++型ソース領域７の形成領域に対応する部分を除去する。次に、酸化膜の残部をマスクとしてｐ型ベース領域４に例えばリン（Ｐ）などのｎ型不純物をイオン注入し、ｐ型ベース領域４の内部にｎ++型ソース領域７を形成する。ｎ++型ソース領域７を形成するためのイオン注入は、例えば、加速エネルギーを４０ｋｅＶ以上２５０ｋｅＶ以下程度の範囲内とし、総ドーズ量が３．０×１０15／ｃｍ2以上５．０×１０15／ｃｍ2以下程度となるように１回または連続して複数回行う。また、ｎ++型ソース領域７を形成するためのイオン注入時には、ｎ++型ソース領域７のアモルファス化を抑制するために、基板温度を例えば５００℃以上８００℃以下程度の温度に保持する。次に、ｎ++型ソース領域７を形成するためのイオン注入マスクとして用いた酸化膜の残部を除去する。
【００７２】
次に、堆積法または熱酸化法によりｐ型ベース領域４およびｎ++型ソース領域７上に酸化膜（不図示）を形成した後、フォトリソグラフィにより酸化膜をパターニングし、酸化膜の、ｐ++型コンタクト領域８の形成領域に対応する部分を除去する。次に、酸化膜の残部をマスクとしてｐ型ベース領域４に例えばアルミニウムなどのｐ型不純物をイオン注入し、ｐ型ベース領域４の内部にｐ++型コンタクト領域８を形成する。ｐ++型コンタクト領域８を形成するためのイオン注入は、例えば、加速エネルギーを２０ｋｅＶ以上２２０ｋｅＶ以下程度の範囲内とし、総ドーズ量が３．０×１０15／ｃｍ2以上５．０×１０15／ｃｍ2以下程度となるように１回または連続して複数回行う。また、ｐ++型コンタクト領域８を形成するためのイオン注入時には、ｐ++型コンタクト領域８のアモルファス化を抑制するために、基板温度を例えば５００℃以上８００℃以下程度の温度に保持する。次に、ｐ++型コンタクト領域８を形成するためのイオン注入マスクとして用いた酸化膜の残部を除去する。
【００７３】
次に、堆積法または熱酸化法によりｐ型ベース領域４、ｎ++型ソース領域７およびｐ++型コンタクト領域８上に酸化膜（不図示）を形成した後、フォトリソグラフィにより酸化膜をパターニングし、酸化膜の、ｎ型領域５の形成領域に対応する部分を除去する。次に、酸化膜の残部をマスクとしてｐ型ベース領域４に例えば窒素などのｎ型不純物をイオン注入し、ｐ型ベース領域４を貫通してｎ型領域６に達するｎ型領域５を形成する。ｎ型領域５は、ｎ型不純物のイオン注入によってｐ型ベース領域４の一部をｎ型に反転させることで形成される（カウンタードーピング）。ｎ型領域５を形成するためのイオン注入は、例えば、加速エネルギーを２０ｋｅＶ以上３００ｋｅＶ以下程度の範囲内とし、総ドーズ量が１．０×１０12／ｃｍ2以上２．０×１０12／ｃｍ2以下程度となるように１回または連続して複数回行う。また、ｎ型領域５を形成するためのイオン注入時には、ｎ型領域５のアモルファス化を抑制するために、基板温度を例えば５００℃以上８００℃以下程度の温度に保持する。次に、ｎ型領域５を形成するためのイオン注入マスクとして用いた酸化膜の残部を除去する。
【００７４】
次に、カーボンのキャップ層（不図示）をウェハ全面（露出面）に形成する。このキャップ層は、例えば、スパッタリングにより形成されるアモルファスカーボン層であってもよいし、スパッタリング以外の方法により形成される高温に対する耐性を有するカーボン層であってもよい。次に、例えば、アルゴン（Ａｒ）雰囲気において所定の昇温速度でウェハへの熱負荷を制御して、１７５０℃以上１８５０℃程度の温度で３分間のアニール（熱処理）を行う。このアニールにより、ｎ++型ソース領域７、ｐ++型コンタクト領域８およびｎ型領域５を形成するためにそれぞれイオン注入された不純物は、それぞれ総ドーズ量の８０％以上活性化される。具体的には、例えば、ｎ++型ソース領域７の電気的に活性な不純物濃度は、１．０×１０20／ｃｍ3以上２．０×１０20／ｃｍ3以下程度となる。ｐ++型コンタクト領域８の電気的に活性な不純物濃度は、０．５×１０20／ｃｍ3以上１．０×１０20／ｃｍ3以下程度となる。ｎ++型ソース領域７、ｐ++型コンタクト領域８およびｎ型領域５を活性化するためのアニールは、ｐ+型ベース領域３およびｎ型領域６を活性化するためのアニールの温度を超えない温度で行うのがよい。次に、キャップ層を灰化することによって除去した後、ウェハを洗浄する。ここまでの状態が図７に示されている。
【００７５】
次に、熱酸化法により、ｐ型ベース領域４、ｎ型領域５、ｎ++型ソース領域７およびｐ++型コンタクト領域８の表面層を熱酸化してゲート絶縁膜９を形成する。ゲート絶縁膜９の厚さは、素子の閾値電圧に基づいて例えば８０ｎｍ以上１５０ｎｍ以下の範囲内であるのがよい。ゲート絶縁膜９を形成するための熱酸化は、特に限定しないが、例えば、酸素（Ｏ2）雰囲気で１１００℃以上１２００℃以下の温度でのドライ酸化であってもよい。次に、例えば、亜酸化窒素（Ｎ2Ｏ）雰囲気または一酸化窒素（ＮＯ）雰囲気において１３００℃程度の温度でアニールを行う。次に、ゲート絶縁膜９上に、高濃度にリンがドープされたポリシリコン膜を例えば０．３μｍ以上０．６μｍ以下の厚さで堆積する。次に、フォトリソグラフィにより、ポリシリコン膜上に、ポリシリコン膜の、ゲート電極１０として残す部分を覆うレジストマスクを形成する。次に、レジストマスクをマスクとして例えば反応性イオンエッチングやドライエッチングによりポリシリコン膜をエッチングして、ゲート電極１０を形成する。これにより、ウェハおもて面（ｐ型領域２１側の面）に、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が形成される。そして、レジストマスクを除去する。ここまでの状態が図８に示されている。
【００７６】
次に、ウェハおもて面全面に、ＭＯＳゲート構造を覆う層間絶縁膜１３を例えば１μｍの厚さで形成する。層間絶縁膜１３は、例えば、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜などの単層膜、ウェハ側からＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜およびＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を順に積層した複合膜、または、ウェハ側からＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜およびＢＰＳＧ膜を順に積層した複合膜であってもよい。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１３を選択的に除去し、ゲート電極１０を露出するコンタクトホール（不図示）と、ｎ++型ソース領域７およびｐ++型コンタクト領域８を露出するコンタクトホールとを形成する。
【００７７】
次に、ここまでの工程によってウェハ裏面（ｎ++型半導体基板１の裏面）に形成された酸化膜を除去する。次に、ウェハおもて面およびウェハ裏面に、それぞれ１００ｎｍ程度の厚さでニッケル（Ｎｉ）膜（不図示）を堆積する。次に、例えばアルゴン雰囲気において９５０℃以上１０００℃以下の温度での２分間のアニールによりニッケル膜をシリサイド化してニッケルシリサイド膜を形成する。これにより、炭化珪素半導体とニッケルシリサイド膜とのオーミックコンタクト（電気的接触部）が形成される。ニッケルシリサイド膜を形成することにより、ソース電極１１とｎ++型ソース領域７およびｐ++型コンタクト領域８との接続が低抵抗となる。次に、ウェハおもて面全面に、各コンタクトホールに埋め込むように、例えば窒化チタン（ＴｉＮ）膜およびアルミニウム−シリコン（ＡｌＳｉ）膜を順に堆積してなる電極パッドを形成する。
【００７８】
次に、フォトリソグラフィおよびエッチングにより、電極パッドを、ソースパッドとゲートパッドとに分離する。次に、ウェハおもて面全面に、シリコン窒化膜（Ｓｉ3Ｎ4膜）またはポリイミド膜などのパッシベーション膜を形成する。次に、フォトリソグラフィおよびエッチングによりパッシベーション膜を選択的に除去し、ソースパッドおよびゲートパッドを露出させる。次に、ウェハの裏面全面に、窒化チタン膜、ニッケル膜および銀（Ａｇ）膜を順に積層してなる金属積層膜、または、窒化チタン膜、ニッケル膜および金（Ａｕ）膜を順に積層してなる金属積層膜を形成しドレイン電極１２とする。その後、例えば、窒素雰囲気において３００℃以上４００℃以下の温度でドレイン電極１２をシンタリング（焼結）することにより、図１に示す炭化珪素半導体装置が完成する。
【００７９】
上述した実施の形態１にかかる炭化珪素半導体装置の製造方法に従って作製（製造）した１２００Ｖ耐圧クラスの炭化珪素ＭＯＳＦＥＴ（以下、実施例とする）のボディダイオード特性について検証した結果を図９に示す。図９は、実施の形態１にかかる炭化珪素半導体装置の電気的特性を示す特性図である。図９には、比較として、１２００Ｖ耐圧クラスの従来の炭化珪素ＭＯＳＦＥＴ（図１４参照、以下、従来例とする）のボディダイオード特性と、１２００Ｖ耐圧クラスのショットキーバリアダイオード（以下、ＳＢＤとする）の順方向電流−電圧（Ｉ−Ｖ）特性とを示す。電流および電圧測定時の温度を室温（例えば２５℃）とした。図９の横軸には、実施例および従来例のソース−ドレイン間電圧Ｖｓｄと、ＳＢＤのアノード電圧Ｖａとを示す。図９の縦軸には、実施例および従来例のソース−ドレイン間電流Ｉｓｄと、ＳＢＤのアノード電流Ｉａとを示す。
【００８０】
図９に示すように、実施例においては、ボディダイオードの立ち上がり電圧が２．５１Ｖであり、従来例の立ち上がり電圧１．８７Ｖよりも高く、ＳＢＤの立ち上がり電圧０．８３Ｖとの差を従来例よりも大きくすることができることが確認された。このように、炭化珪素ＭＯＳＦＥＴのボディダイオードの立ち上がり電圧とＳＢＤの立ち上がり電圧との差が大きくなることによって、例えば図２１に示すインバータの炭化珪素ＭＯＳＦＥＴ１２１ａ，１２１ｂを実施の形態１にかかる炭化珪素半導体装置で構成する場合において、対向アームの炭化珪素ＭＯＳＦＥＴ（例えば、下アームの炭化珪素ＭＯＳＦＥＴ１２１ｂとする）がターンオフする際に、上アームの炭化珪素ＭＯＳＦＥＴ１２１ａのボディダイオード１２２ａに流れ込む電流が少なくなり導通しにくくなる。このため、上アームの炭化珪素ＭＯＳＦＥＴ１２１ａのｐ+型ベース領域３、ｐ型ベース領域４、ｐ型領域２１およびｎ型ドリフト領域２におけるキャリアの再結合によって生じる基底面転位などの成長が抑制され、オン抵抗Ｒｏｎが増大することを抑制することができる。
【００８１】
また、ｐ型領域２１によってｐ+型ベース領域３の、ｎ型領域６側およびｎ型ドリフト領域２側の周囲を囲むことにより、耐圧を担うｐ型領域２１とｎ型ドリフト領域２およびｎ型領域６との間のｐｎ接合界面に、例えば上記特許文献２，５など従来構造および従来プロセスで発生しやすい基底面転位や低ポリタイプ領域１９が発生することを抑制することができる。
【００８２】
また、上記特許文献５のようにベース領域間に挟まれたＪＦＥＴ領域をエピタキシャル成長により選択的に形成する場合（以下、選択エピタキシャル成長とする）、ｐ+型ベース領域３とＪＦＥＴ領域との間のｐｎ接合界面がエピタキシャル層の側壁との界面になる。一般的に、エピタキシャル層との界面は、結晶方位のずれや、エピタキシャル層表面のファセットの存在により低品質になることが多く、良品率が低下する虞がある。また、選択エピタキシャル成長によってエピタキシャル層を選択的に形成する場合、ウェハ表面の平坦性が損なわれるため、選択エピタキシャル成長後に機械研磨およびウェットエッチングによってウェハ表面のダメージ層を除去する必要がある。このため、選択エピタキシャル成長による工程は、選択エピタキシャル成長により形成される領域の厚さが薄い場合に適していない。それに対して、本発明は、ウェハ表面全面にエピタキシャル層を成長させており、製造プロセス中に選択エピタキシャル成長による工程を含まない。このため、本発明は、厚さの薄い領域を形成する場合に適しており、選択エピタキシャル成長による工程を含む従来技術において生じていた良品率が低下するという問題が生じない。また、本発明は、特にウェハ表面の起伏の少ないプレーナゲート構造に適している。
【００８３】
また、上記特許文献６のように、従来のシリコンを用いたＭＯＳＦＥＴの構造をそのまま炭化珪素ＭＯＳＦＥＴに適用した場合、ドレイン−ソース間に電圧が印加されていない場合（ゼロバイアス）においても、炭化珪素のバンドギャップに起因して、シリコンを用いた場合と比較してソース側のｐｎ接合に形成される空乏層の幅が広くなる。すなわち、ｐ型ベース領域の、ｎ型反転層（チャネル）が形成される部分と、ｎ型ドリフト領域とに挟まれた部分のｐ型不純物濃度が低いため、パンチスルーしやすい構造となっており、ドレイン−ソース間にかかる電圧が上昇する際に、ｐ型ベース領域がパンチスルーしやすく、耐圧が低くなる。それに対して、本発明においては、ｐ型ベース領域４の直下にｐ+型ベース領域３が配置されていることにより、ｐ型ベース領域４（チャネル）がパンチスルーすることを抑制することができる。
【００８４】
以上、説明したように、実施の形態１によれば、ｎ型ドリフト領域上にエピタキシャル成長によりｐ型領域を堆積し、ｐ型領域の内部にイオン注入によりｐ+型ベース領域を形成することにより、ソース側のｐｎ接合が順方向に導通したときに、ｐ+型ベース領域中の低ポリタイプ領域や欠陥層に、ソース側のｐｎ接合から広がる空乏層の端部が接触しない。このため、ソース側のｐｎ接合のビルトインポテンシャルを炭化珪素のバンドギャップで決まるビルトインポテンシャルとほぼ等しくすることができ、従来構造よりも大きくすることができる。これにより、本発明を例えばインバータのメインスイッチに適用する場合に、メインスイッチとなる炭化珪素ＭＯＳＦＥＴのボディダイオードを導通しにくくすることができ、オン抵抗が増大することを抑制することができる。したがって、長期的な信頼性を向上させることができ、炭化珪素ＭＯＳＦＥＴを応用した製品の普及につながる。
【００８５】
また、実施の形態１によれば、ソース側のｐｎ接合のビルトインポテンシャルを炭化珪素のバンドギャップによるビルトインポテンシャルよりも大きくすることができるため、従来構造よりもソース側のｐｎ接合が逆方向に導通したときの漏れ電流を低減することができる。また、実施の形態１によれば、半導体材料として炭化珪素を用いることにより、半導体材料としてシリコンを用いた場合よりも低損失化および高効率化を図ることができる。また、シリコンを用いた半導体装置と同程度の性能を有する炭化珪素半導体装置を構成する場合には、炭化珪素半導体装置を小型化することができる。
【００８６】
また、実施の形態１によれば、ソース側のｐｎ接合のビルトインポテンシャルがｐ+型ベース領域のイオン注入条件およびアニール条件に依存しない。このため、ソース側のｐｎ接合のビルトインポテンシャルを低下させずに、ｐ型ベース領域（チャネル）がパンチスルーしない構造となるように、イオン注入およびアニールによってｐ+型ベース領域、ＪＦＥＴ領域を構成するゲート絶縁膜側のｎ型領域、およびｐ++型コンタクト領域を最適化することができる。また、実施の形態１によれば、ｐ型ベース領域およびｐ型領域へのカウンタードーピングによってＪＦＥＴ領域となるｎ型領域を形成するため、ｐ+型ベース領域へのカウンタードーピングによってＪＦＥＴ領域を形成する従来構造（図１５）よりもＪＦＥＴ領域の不純物濃度の制御性を向上させることができる。
【００８７】
（実施の形態２）
実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図１０は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置は、実施の形態１をＩＧＢＴに適用したものである。すなわち、図１０に示す実施の形態２にかかる炭化珪素半導体装置は、プレーナゲート構造の炭化珪素ＩＧＢＴである。具体的には、ｎ++型ドレイン領域に代えてｐ++型コレクタ領域３１が設けられ、ｐ++型コレクタ領域３１とｎ型ドリフト領域２との間にｎ+型バッファ領域３２が設けられている。ｎ++型ソース領域、ソース電極およびドレイン電極に代えて、それぞれ、ｎ++型エミッタ領域３７、エミッタ電極４１およびコレクタ電極４２が設けられている。実施の形態２にかかる炭化珪素半導体装置のそれ以外の構成は、実施の形態１にかかる炭化珪素半導体装置と同様である。
【００８８】
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について、図４〜８，１１，１２を参照しながら説明する。図１１，１２は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｐ型半導体基板は形成困難であるため、初期基板（ウェハ）として、例えば炭化珪素からなるｎ+型基板（第１導電型基体）のおもて面上にｎ型エピタキシャル層を成長させた一般的なｎ型ウェハを用意する。次に、ｎ型エピタキシャル層上に、一般的な方法によりｎ+型バッファ領域３２およびｐ++型コレクタ領域３１を順にエピタキシャル成長させる。次に、ｐ++型コレクタ領域３１の表面を保護した後、ｎ+型基板の裏面側から研削していき、炭化珪素ＩＧＢＴとしての製品厚さの位置まで研削する。これにより、例えばｎ+型基板が完全に除去され、かつｎ型エピタキシャル層の厚さが初期厚さよりも薄くなる。次に、例えばウェットエッチングにより、研削面の研削ダメージを除去する。この時点で残るｎ型エピタキシャル層がｎ型ドリフト領域２となる。ｎ型ドリフト領域２の厚さは、設計条件に基づいて決定される耐圧にも依存するが、ＭＯＳＦＥＴ構造よりもＩＧＢＴ構造とすることが有利な１０ｋＶ以上の耐圧クラスの場合、１３０μｍ以上とする必要がある。ここまでの状態が図１１に示されている。
【００８９】
次に、ｎ型ドリフト領域２上に、実施の形態１と同様にｐ型領域２１をエピタキシャル成長させる。これにより、ｐ++型コレクタ領域３１、ｎ+型バッファ領域３２、ｎ型ドリフト領域２およびｐ型領域２１が順に積層されてなるエピタキシャル基板（ウェハ）が形成される。ここまでの状態が図１２に示されている。次に、図４〜８に示すように、実施の形態１と同様に、ｐ+型ベース領域３の形成から、ゲート電極１０の形成までの工程を行い、ウェハおもて面（ｐ型領域２１側の面）にＭＯＳゲート構造を形成する。なお、実施の形態２においては、図４〜８の符号１で示す領域に代えて、ｐ++型コレクタ領域３１およびｎ+型バッファ領域３２が形成されている。図７，８の符号７で示す領域がｎ++型エミッタ領域３７である。次に、実施の形態１と同様に、ウェハおもて面全面に層間絶縁膜１３を形成し、層間絶縁膜１３にコンタクトホールを形成した後、ウェハ裏面の酸化膜を除去する。
【００９０】
次に、ウェハおもて面（ＭＯＳゲート構造側の面）に、１００ｎｍ程度の厚さでニッケル（Ｎｉ）膜（不図示）を堆積する。ウェハ裏面（ｐ++型コレクタ領域３１の表面）に、１００ｎｍ程度の厚さでチタン（Ｔｉ）膜（不図示）を堆積する。次に、例えばアルゴン雰囲気において９５０℃以上１０００℃以下の温度での２分間のアニールによりニッケル膜およびチタン膜をそれぞれシリサイド化し、ウェハおもて面にニッケルシリサイド膜を形成して、ウェハ裏面にチタンシリサイド膜を形成する。これにより、炭化珪素半導体とニッケルシリサイド膜、および、炭化珪素半導体とチタンシリサイド膜とのオーミックコンタクト（電気的接触部）が形成される。ニッケルシリサイド層を形成することにより、エミッタ電極４１とｎ++型エミッタ領域３７およびｐ++型コンタクト領域８との接続が低抵抗となる。次に、実施の形態１と同様に、ウェハおもて面にエミッタパッド、ゲートパッドおよびパッシベーション膜を形成し、ウェハの裏面全面にコレクタ電極４２を形成した後、コレクタ電極４２をシンタリングすることにより、図１０に示す炭化珪素半導体装置が完成する。
【００９１】
実施の形態２にかかる炭化珪素半導体装置がオフ状態からオン状態になるときの動作は、次の通りである。オフ状態において、コレクタ電極４２にエミッタ電位よりも高い電圧が印加された状態で、ゲート電極１０に閾値電圧よりも高い電圧が印加されると、ｐ型ベース領域４の、ゲート電極１０の直下の領域がｎ型に反転してｎ型反転層が形成される。そして、エミッタ電極４１からｎ++型エミッタ領域３７、ｎ型反転層およびｎ型領域５，６を通ってｎ型ドリフト領域２に電子が注入される。この電子の注入が起きると、コレクタ側のｐｎ接合が順バイアスされるため、ｐ++型コレクタ領域３１からｎ型ドリフト領域２に少数キャリアであるホールが注入される。ｎ型ドリフト領域２にホールが注入されると、ｎ型ドリフト領域２においてキャリアの中性条件を保つために多数キャリアである電子濃度が高くなり、ｎ型ドリフト領域２の抵抗が低くなる、いわゆる伝導度変調が起こる。このときにコレクタ電極４２とエミッタ電極４１との間に流れる電流による電圧降下が、オン電圧Ｖｏｎである。
【００９２】
実施の形態２にかかる炭化珪素半導体装置においては、ＩＧＢＴの動作原理から、ｐ型領域２１とｎ型ドリフト領域２との間のｐｎ接合（エミッタ側のｐｎ接合）のビルトインポテンシャルＶｂｉは、炭化珪素のバンドギャップで決まるビルトインポテンシャルと等しくなり、ｐ+型ベース領域３の内部のポリタイプや欠陥層の存在に起因して小さくならない。したがって、ｎ型ドリフト領域２中の少数キャリア（ホール）に対するエネルギーバリアが低減されない。このため、オン状態のときにコレクタ側からｎ型ドリフト領域２に注入されたホールは、ｎ型ドリフト領域２からｐ型領域２１およびｐ+型ベース領域３へ抜けにくくなる。これにより、ｎ型ドリフト領域２の、ｐ型領域２１側にホールを蓄積することができ、伝導度変調が促進される（電流導通時の抵抗が小さくなる）ため、オン電圧Ｖｏｎを低減することができる。
【００９３】
以上、説明したように、実施の形態２によれば、ＩＧＢＴを構成する場合においても、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、オン電圧を低減することができるため、導通損失を低減することができる。
【００９４】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ｎ型ドリフト領域上に堆積したｐ型領域の内部にｐ+型ベース領域およびＪＦＥＴ領域を形成する順番や、ｐ型ベース領域の内部にｎ++型ソース領域（またはｎ++型エミッタ領域）、ｐ++型コンタクト領域およびＪＦＥＴ領域を形成する順番は種々変更可能である。また、ｐ型ベース領域のｎ型ドリフト領域側に設けられたｐ+型ベース領域と、ｐ+型ベース領域の、ｎ型ドリフト領域側の周囲を囲むｐ型領域とを備えていればよく、本発明をＭＯＳゲート型のさまざまな炭化珪素半導体装置、例えばトレンチゲート構造の炭化珪素半導体装置に適用することが可能である。また、本発明は、いずれの結晶面方位を主面とするウェハにも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００９５】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどのメインスイッチなどに使用されるパワー炭化珪素半導体装置に有用である。
【符号の説明】
【００９６】
１  ｎ++型半導体基板（ｎ++型ドレイン領域）
２  ｎ型ドリフト領域
３  ｐ+型ベース領域
４  ｐ型ベース領域
５，６  ｎ型領域（ＪＦＥＴ領域）
７  ｎ++型ソース領域
８  ｐ++型コンタクト領域
９  ゲート絶縁膜
１０  ゲート電極
１１  ソース電極
１２  ドレイン電極
１３  層間絶縁膜
１７  ｐ型領域とｎ型ドリフト領域とのｐｎ接合（ソース側のｐｎ接合）
１９  低ポリタイプ領域
２０  欠陥層
２１  ｐ型領域
３１  ｐ++型コレクタ領域
３２  ｎ+型バッファ領域
３７  ｎ++型エミッタ領域
４１  エミッタ電極
４２  コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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