(57)【要約】【課題】階層化されたビット線構造を有する半導体装置において、電圧ストレス試験を短時間で完了する。【解決手段】グローバルビット線ＧＢＬ（１）と、複数のメモリセルＭＣがそれぞれ接続されるローカルビット線ＬＢＬ（１＿１）と、複数のメモリセルＭＣがそれぞれ接続されるローカルビット線ＬＢＬ（１＿２）と、グローバルビット線ＧＢＬ（１）とローカルビット線ＬＢＬ（１＿１）との間に設けられる階層スイッチＨＳＷと、グローバルビット線ＧＢＬ（１）とローカルビット線ＬＢＬ（１＿２）との間に設けられる階層スイッチＨＳＷとを備える。テストモードにおいては、これら階層スイッチＨＳＷをいずれも導通状態とする。これにより、階層化されたビット線構造を有する半導体装置において、電圧ストレス試験を短時間で完了することができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１ビット線と、
複数の第１メモリ回路がそれぞれ接続される第２ビット線と、
複数の第２メモリ回路がそれぞれ接続される第３ビット線と、
前記第１ビット線と前記第２ビット線との間に設けられる第１スイッチと、
前記第１ビット線と前記第３ビット線との間に設けられる第２スイッチと、
前記第１及び第２スイッチを制御する制御回路と、
を備え、
前記制御回路は、第１動作モード時に、前記第１及び第２スイッチを導通状態にし、第２動作モード時に、前記第１スイッチを導通状態にし、且つ、前記第２スイッチを非導通状態にする、
ことを特徴とする半導体装置。
【請求項２】
前記第１動作モードは、電圧ストレス試験を行う動作モードであり、前記第２動作モードは、書き込みまたは読み出しが前記複数の第１及び第２メモリ回路の一つに実施される動作モードである、
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ビット線はいずれのメモリ回路にも直接接続されない
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記複数の第１メモリ回路は、複数の第１選択スイッチ及び複数の第１容量をそれぞれ有し、前記複数の第２メモリ回路は、複数の第２選択スイッチ及び複数の第２容量をそれぞれ有する、
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記制御回路は、前記第１動作モード時に、一つの前記複数の第１メモリ回路が第一電圧を印加されて他の前記複数の第１メモリ回路が第二電圧を印加されるよう動作し、前記複数の第２メモリ回路が前記第二電圧を印加されるよう動作した後、前記一つの前記複数の第１メモリ回路の前記第１選択スイッチを導通状態にして前記他の前記複数の第１メモリ回路の前記第１選択スイッチを非導通状態に制御し、前記複数の第２選択スイッチを非導通状態に制御し、前記第１及び第２スイッチを導通状態に制御する、
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記制御回路は、前記第１動作モード時に、前記複数の第１及び第２メモリ回路が第一電圧を印加されるよう動作した後、前記複数の第１及び第２選択スイッチを非導通状態に制御し、前記第１及び第２スイッチを導通状態に制御し、前記第１ビット線が第二電圧を印加されるよう動作する、
ことを特徴とする請求項４記載の半導体装置。
【請求項７】
前記制御回路は、前記第１及び第２スイッチを同時に導通状態にする、
ことを特徴とする請求項５記載の半導体装置。
【請求項８】
前記制御回路は、前記第１及び第２スイッチを順番に導通状態にする、
ことを特徴とする請求項５記載の半導体装置。
【請求項９】
前記制御回路は、前記第１及び第２スイッチを同時に導通状態にする、
ことを特徴とする請求項６記載の半導体装置。
【請求項１０】
前記制御回路は、前記第１及び第２スイッチを順番に導通状態にする、
ことを特徴とする請求項６記載の半導体装置。
【請求項１１】
第４ビット線と、
前記第１ビット線と前記第４ビット線に接続されたセンスアンプと、
複数の第３メモリ回路がそれぞれ接続される第５ビット線と、
前記第４ビット線と前記第５ビット線との間に設けられる第３スイッチと、
をさらに備え、
前記制御回路は、前記第１動作モード時に、前記第１乃至第３スイッチを導通状態にする
ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
複数の第４メモリ回路がそれぞれ接続される第６ビット線と、
前記第４ビット線と前記第６ビット線との間に設けられる第４スイッチと、
をさらに備え、
前記制御回路は、前記第１動作モード時に、前記第１乃至第４スイッチを導通状態にする
ことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記制御回路は、前記第１動作モード時に、前記第１乃至第４スイッチを導通させた状態で前記センスアンプを活性化させる
ことを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記第１モード時に、前記第１ビット線に第一電圧を印加し、前記第４ビット線に第二電圧を印加し、前記第２モード時に非活性状態に維持されるドライバ回路
をさらに備えることを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、階層化されたビット線構造を有する半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置においては、大容量化と微細化の進展に伴い、ビット線が階層化されることがある。例えば、特許文献１に記載された半導体装置では、ビット線がグローバルビット線とローカルビット線に階層化されている。
【０００３】
この種の半導体装置では、１本のグローバルビット線に複数のローカルビット線が割り当てられる。ローカルビット線には、それぞれ複数のメモリセルが割り当てられる。グローバルビット線と各ローカルビット線との間には、それぞれ階層スイッチが設けられる。これにより、選択されたメモリセルのデータは、ローカルビット線から階層スイッチを介してグローバルビット線に伝送される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２３５６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の試験として、メモリセルに電圧ストレスを印加する電圧ストレス試験がある。階層化されたビット線構造を有する半導体装置において、電圧ストレス試験を短時間で完了する技術が望まれている。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、第１ビット線と、複数の第１メモリ回路がそれぞれ接続される第２ビット線と、複数の第２メモリ回路がそれぞれ接続される第３ビット線と、前記第１ビット線と前記第２ビット線との間に設けられる第１スイッチと、前記第１ビット線と前記第３ビット線との間に設けられる第２スイッチと、前記第１及び第２スイッチを制御する制御回路と備える。前記制御回路は、第１動作モード時に、前記第１及び第２スイッチを導通状態にし、第２動作モード時に、前記第１スイッチを導通状態にし、且つ、前記第２スイッチを非導通状態にする。
【発明の効果】
【０００７】
本発明によれば、階層化されたビット線構造を有する半導体装置において、電圧ストレス試験を短時間で完了することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１〜第４の実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】メモリセルＭＣの回路図である。
【図３】ロウ系制御回路２２の構成を示すブロック図である。
【図４】メモリセルアレイ２１の一部を示す回路図である。
【図５】グローバルビット線用プリチャージスイッチＧＰＳＷ、センスアンプＳＡ、及び、カラムスイッチＹＳＷの回路図である。
【図６】第１及び第２の実施形態において使用するデータコントローラ１８の一部を示す回路図である。
【図７】第１及び第２の実施形態による半導体装置１０の通常動作時における動作を示すタイミング図である。
【図８】第１の実施形態による半導体装置１０のテスト動作時における動作を示すタイミング図である。
【図９】第２の実施形態による半導体装置１０のテスト動作時における動作を示すタイミング図である。
【図１０】第３及び第４の実施形態において使用するデータコントローラ１８の一部を示す回路図である。
【図１１】第３及び第４の実施形態による半導体装置１０の通常動作時における動作を示すタイミング図である。
【図１２】第３の実施形態による半導体装置１０のテスト動作時における動作を示すタイミング図である。
【図１３】第４の実施形態による半導体装置１０のテスト動作時における動作を示すタイミング図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１０】
図１は、本発明の第１〜第４の実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１１】
図１に示すように、半導体装置１０は、クロックジェネレータ１１と、コマンドデコーダ１２と、モードレジスタ１３と、コントローラ１４と、ロウアドレスバッファ１５と、カラムアドレスバッファ１６と、メモリ部１７と、データコントローラ１８と、データラッチ１９と、入出力バッファ２０と、を含む。
【００１２】
クロックジェネレータ１１は、半導体装置１０の外部から、クロック信号ＣＫ、反転クロック信号／ＣＫ、及び、クロックイネーブル信号ＣＫＥを受ける。クロックイネーブル信号ＣＫＥは、クロック信号ＣＫ及び反転クロック信号／ＣＫがそれぞれ有効であるか否かを示す。クロックジェネレータ１１は、これらの信号に基づき、クロック信号ＣＫ及び反転クロック信号／ＣＫに同期する内部クロック信号ＣＬＫを生成する。内部クロック信号ＣＬＫは、コントローラ１４、データラッチ１９、入出力バッファ２０等に供給される。
【００１３】
コマンドデコーダ１２は、半導体装置１０の外部から、外部コマンドＣＭＤを受ける。外部コマンドＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及び、ライトイネーブル信号／ＷＥからなる。外部コマンドＣＭＤは、これらの信号の組み合わせによって、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、テストコマンドなどを表現する。コマンドデコーダは１２、外部コマンドＣＭＤをデコードすることによって、これらコマンドに対応する内部コマンドＩＣＭＤを生成する。内部コマンドＩＣＭＤは、コントローラ１４に供給される。
【００１４】
さらに、コマンドデコーダ１２は、半導体装置１０の外部からアドレス信号Ａ０〜Ａ１６を受ける。アドレス信号Ａ０〜Ａ１６は、メモリ部１７に含まれるメモリセルＭＣを特定する信号であるが、アドレス信号Ａ０〜Ａ１６の一部は、コマンド情報として用いられることがある。メモリ部１７は、メモリセルアレイ２１と、ロウ系制御回路２２と、カラム系制御回路２３と、を含む。
【００１５】
モードレジスタ１３は、半導体装置１０の外部から、アドレス信号Ａ０〜Ａ１６を受ける。これらのアドレス信号Ａ０〜Ａ１６の組み合わせは、半導体装置１０の動作モードを示すコマンドモード情報ＭＯＤＥ（バースト長、ラップタイムなど）を構成している。モードレジスタ１３は、コマンドモード情報ＭＯＤＥを保持し、保持されるコマンドモード情報ＭＯＤＥをコントローラ１４に供給する。
【００１６】
コントローラ１４は、コマンドデコーダ１２から供給される内部コマンドＩＣＭＤ、及び、モードレジスタ１３から供給されるコマンドモード情報ＭＯＤＥに基づき、内部コマンドＩＣＭＤを実行するための制御信号Ｖｃ、制御信号ＲＣＮＴ、制御信号ＣＤＬＭＩＯ、制御信号ＣＷＡＥ、制御信号ＤＦＴＨ、制御信号ＤＦＴＬなど生成する。制御信号Ｖｃは、ロウアドレスバッファ１５及びカラムアドレスバッファ１６に供給される。制御信号ＲＣＮＴは、メモリ部１７に供給される。制御信号ＣＤＬＭＩＯ、制御信号ＣＷＡＥ、制御信号ＤＦＴＨ、制御信号ＤＦＴＬは、データコントローラ１８及びデータラッチ１９に供給される。
【００１７】
具体的には、アクティブコマンドが発行されると、コントローラ１４は制御信号Ｖｃによってロウアドレスバッファ１５を制御する。これにより、ロウアドレスバッファ１５は、アドレス信号Ａ０〜Ａ１６に含まれるロウアドレス信号ＸＡＤＤをロウ系制御回路２２に供給する。さらに、コントローラ１４は、アクティブコマンドが発行されると、制御信号ＲＣＮＴによってロウ系制御回路２２を制御する。ロウ系制御回路２２は、制御信号ＲＣＮＴおよびロウアドレス信号ＸＡＤＤを受けると、ロウアドレス信号ＸＡＤＤをデコードすることによって、いずれかのサブワード線ＳＷＬ（選択スイッチの制御線）を活性化させる。サブワード線ＳＷＬは、ローカルビット線ＬＢＬとメモリセルＭＣとの電気的接続を制御するための信号線である。
【００１８】
また、リードコマンドまたはライトコマンドが発行されると、コントローラ１４は制御信号Ｖｃによってカラムアドレスバッファ１６を制御する。これにより、カラムアドレスバッファ１６は、アドレス信号Ａ０〜Ａ１６に含まれるカラムアドレス信号ＹＡＤＤをカラム系制御回路２３に供給する。カラム系制御回路２３は、カラムアドレス信号ＹＡＤＤを受けると、カラムアドレス信号ＹＡＤＤをデコードすることによって、いずれかのローカルビット線ＬＢＬを選択する。
【００１９】
そして、プリチャージコマンドが発行されると、コントローラ１４は制御信号ＲＣＮＴによってロウ系制御回路２２を制御することにより、サブワード線ＳＷＬをリセットする。これにより、アクティブコマンドが発行されてからプリチャージコマンドが発行されるまでの期間において、当該サブワード線ＳＷＬの活性状態が維持される。したがって、この期間にリードコマンドまたはライトコマンドを発行すれば、メモリセルＭＣに対するデータの読み出しまたは書き込みを実行することができる。
【００２０】
また、コントローラ１４は、アクティブコマンド、リードコマンド、ライトコマンド、及び、プリチャージコマンドが発行されると、制御信号ＲＣＮＴを用いてロウ系制御回路２２の動作を制御する。ロウ系制御回路２２は、上述したサブワード線ＳＷＬの制御動作の他、メインスイッチ制御線ＭＳＬ、ローカルスイッチ制御線ＬＳＬ、イコライズ信号線ＢＬＥＱＧ、および、イコライズ信号線ＢＬＥＱＬの制御動作と、制御信号ＳＡＮ、ＳＡＰの生成を行う。
【００２１】
メインスイッチ制御線ＭＳＬは、後述するメインスイッチドライバＭＳＤとローカルスイッチドライバＬＳＤを接続する。ローカルスイッチ制御線ＬＳＬは、後述する階層スイッチＨＳＷの活性及び非活性を制御する。階層スイッチＨＳＷは、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの電気的接続を制御する。
【００２２】
イコライズ信号線ＢＬＥＱＧは、後述するグローバルビット線用プリチャージスイッチＧＰＳＷの制御線である。イコライズ信号線ＢＬＥＱＬは、後述するローカルビット線用プリチャージスイッチＬＰＳＷの制御線である。制御信号ＳＡＮ、ＳＡＰは、センスアンプＳＡを活性化信号である。
【００２３】
また、コントローラ１４は、アクティブコマンド、リードコマンド、ライトコマンド、及び、プリチャージコマンドが発行されると、制御信号ＣＤＬＭＩＯ、制御信号ＣＷＡＥ、制御信号ＤＦＴＨ、及び、制御信号ＤＦＴＬを用いて、データコントローラ１８およびデータラッチ１９の動作を制御する。制御信号ＤＦＴＨおよび制御信号ＤＦＴＬは、第３及び第４の実施形態において使用される信号であり、テストモード時においてのみ活性化する。第１及び第２の実施形態では、制御信号ＤＦＴＨおよび制御信号ＤＦＴＬは使用されない。
【００２４】
ロウアドレスバッファ１５は、コントローラ１４から供給される制御信号Ｖｃに基づき、アドレス信号Ａ０〜Ａ１６のうちのロウアドレス信号ＸＡＤＤを保持し、保持されるロウアドレス信号ＸＡＤＤをメモリ部１７に供給する。ロウアドレスバッファ１５は、リフレッシュカウンタ２４を含む。リフレッシュカウンタ２４は、メモリセルアレイ２１に含まれる複数のメモリセルＭＣのうち、信号レベルを回復させるリフレッシュ動作の対象となるメモリセルＭＣを特定するためのロウアドレス信号ＸＡＤＤを保持する。
【００２５】
カラムアドレスバッファ１６は、コントローラ１４から供給される制御信号Ｖｃに基づき、アドレス信号Ａ０〜Ａ１６のうちのカラムアドレス信号ＹＡＤＤを保持し、保持されるカラムアドレス信号ＹＡＤＤをメモリ部１７に供給する。
【００２６】
メモリ部１７は、メモリセルアレイ２１、ロウ系制御回路２２、及び、カラム系制御回路２３を備える。メモリセルアレイ２１は、複数のサブワード線ＳＷＬ、複数のローカルビット線ＬＢＬ、複数のローカルビット線ＬＢＬにそれぞれ相補的である複数のローカルビット線／ＬＢＬ、及び、複数のサブワード線ＳＷＬと複数のローカルビット線ＬＢＬ及び複数のローカルビット線／ＬＢＬとの各交点に設けられる複数のメモリセルＭＣを備える。
【００２７】
メモリセルＭＣは、図２に示すように、選択スイッチＴ及び容量Ｃを備える。本実施形態では、選択スイッチＴはＮチャンネル型のＭＯＳトランジスタからなり、ソース／ドレインの一方がローカルビット線ＬＢＬまたは／ＬＢＬに接続され、ソース／ドレインの他方が容量Ｃに接続されている。
【００２８】
また、メモリセルアレイ２１は、複数のセンスアンプＳＡ、複数のグローバルビット線ＧＢＬ、及び、複数のグローバルビット線ＧＢＬにそれぞれ相補的である複数のグローバルビット線／ＧＢＬを備える。一対のグローバルビット線ＧＢＬ及びグローバルビット線／ＧＢＬは、１つのセンスアンプＳＡに接続される。各グローバルビット線ＧＢＬは、複数の階層スイッチＨＳＷを介して複数のローカルビット線ＬＢＬに接続され、１つのグローバルビット線／ＧＢＬは、複数の階層スイッチＨＳＷを介して複数のローカルビット線／ＬＢＬに接続される。このような階層構造により、グローバルビット線ＧＢＬ，／ＧＢＬにはメモリセルＭＣが直接接続されず、グローバルビット線ＧＢＬ，／ＧＢＬとメモリセルＭＣは、ローカルビット線ＬＢＬ，／ＬＢＬを介して接続される。
【００２９】
センスアンプＳＡは、読み出し動作において、メモリセルＭＣからローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬに供給されるリードデータを増幅する。また、センスアンプＳＡは、書き込み動作において、データコントローラ１８からグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬに供給されるライトデータを増幅し、ライトデータをメモリセルＭＣに書き込む。
【００３０】
ロウ系制御回路２２は、ロウアドレスバッファ１５から供給されるロウアドレス信号ＸＡＤＤに基づき、メモリセルアレイ２１の複数のサブワード線ＳＷＬの内のいずれかを活性化させる。カラム系制御回路２３は、カラムアドレスバッファ１６から供給されるカラムアドレス信号ＹＡＤＤに基づき、メモリセルアレイ２１の複数のセンスアンプＳＡの内のいずれかを選択する。
【００３１】
データコントローラ１８は、リードライトアンプ部２５を含む。リードライトアンプ部２５は、読み出し動作において、メモリ部１７から供給されるリードデータを増幅し、リードデータをデータラッチ１９に供給する。また、リードライトアンプ部２５は、書き込み動作において、データラッチ１９から供給されるライトデータを増幅し、ライトデータをメモリ部１７に供給する。
【００３２】
データラッチ１９は、読み出し動作において、データコントローラ１８からパラレルデータとして供給される複数のリードデータをシリアルデータに変換し、且つ、リードデータをデータストローブ信号ＤＱＳと同期させてラッチし、リードデータを入出力バッファ２０に供給する。また、データラッチ１９は、書き込み動作において、入出力バッファ２０からシリアルデータとして供給される複数のライトデータをパラレルデータに変換し、且つ、ライトデータをデータストローブ信号ＤＱＳと同期させてラッチし、ライトデータをデータコントローラ１８に供給する。
【００３３】
入出力バッファ２０は、リードデータＤＱを外部に出力し、ライトデータＤＱを外部から受信する。つまり、入出力バッファ２０は、半導体装置１０の内部データと外部データとを相互に変換するインターフェイスとして機能する。
【００３４】
図３は、ロウ系制御回路２２の構成を示すブロック図である。
【００３５】
ロウ系制御回路２２は、ロウデコーダ３１と、ロウ制御回路３２と、選択スイッチ制御回路３３と、階層スイッチ制御回路３４と、プリチャージスイッチ制御回路３５と、センスアンプ制御回路３６と、を含む。
【００３６】
ロウデコーダ３１は、ロウアドレスバッファ１５から供給されるロウアドレス信号ＸＡＤＤをデコードし、複数のロウデコード信号を含むロウデコード信号群Ｓｒｄを生成する。ロウデコード信号群Ｓｒｄは、選択スイッチ制御回路３３、階層スイッチ制御回路３４、プリチャージスイッチ制御回路３５、及び、センスアンプ制御回路３６に供給される。ロウデコード信号群Ｓｒｄを構成する複数のロウデコード信号は、メモリセルアレイ２１に含まれる複数のマットＭにそれぞれ対応する。
【００３７】
マットＭとは、グローバルビット線ＧＢＬまたは／ＧＢＬが延在する範囲によって定義される。通常動作時においては、ロウデコード信号群Ｓｒｄを構成する複数のロウデコード信号のうち、１つのロウデコード信号が活性化し、これに対応する１つのマットＭが選択される。テスト信号ＴＥＳＴが活性化するテスト動作時においては、ロウデコード信号群Ｓｒｄを構成する全てのロウデコード信号が活性化し、全てのマットＭが選択される。
【００３８】
ロウ制御回路３２は、コントローラ１４から供給される制御信号ＲＣＮＴに基づき、制御信号Ｓ１〜Ｓ４を生成する。制御信号Ｓ１〜Ｓ４は、それぞれ選択スイッチ制御回路３３、階層スイッチ制御回路３４、プリチャージスイッチ制御回路３５、および、センスアンプ制御回路３６に供給される。
【００３９】
選択スイッチ制御回路３３は、通常動作時に、ロウデコーダ３１から供給されるロウデコード信号群Ｓｒｄに基づき、メモリセルアレイ２１に含まれる１つのマットＭの１つのサブマットＳＭの１本のメインワード線ＭＷＬを活性化し、さらに、そのメインワード線ＭＷＬに接続される複数組のサブワード線ＳＷＬの１組を活性化する。また、選択スイッチ制御回路３３は、テスト動作時に、第１及び第２の実施形態においては通常動作時と同様に動作し、第３及び第４の実施形態においては全てのサブワード線ＳＷＬを非活性化させる。
【００４０】
階層スイッチ制御回路３４は、通常動作時に、ロウデコーダ３１から供給されるロウデコード信号群Ｓｒｄに基づき、メモリセルアレイ２１に含まれる１つのマットＭの１つのサブマットＳＭの１つの階層スイッチＨＳＷを導通に制御し、他の全ての階層スイッチＨＳＷを非導通に制御する。また、階層スイッチ制御回路３４は、テスト動作時に、全ての階層スイッチＨＳＷを導通に制御する。
【００４１】
プリチャージスイッチ制御回路３５は、通常動作時に、ロウデコーダ３１から供給されるロウデコード信号群Ｓｒｄに基づき、メモリセルアレイ２１に含まれる１つのマットＭの１つのサブマットＳＭの複数のグローバルビット線用プリチャージスイッチＧＰＳＷ及び複数のローカルビット線用プリチャージスイッチＬＰＳＷを導通または非導通に制御する。また、プリチャージスイッチ制御回路３５は、テスト動作時に、全てのグローバルビット線用プリチャージスイッチＧＰＳＷ及び全てのローカルビット線用プリチャージスイッチＬＰＳＷを非導通に制御する。
【００４２】
センスアンプ制御回路３６は、通常動作時に、ロウデコーダ３１から供給されるロウデコード信号群Ｓｒｄに基づき、メモリセルアレイ２１に含まれる１つのマットＭの両側に位置する２つのセンスアンプ列ＳＡＡを構成する全てのセンスアンプＳＡを活性化させる。また、センスアンプ制御回路３６は、テスト動作時に、全てのセンスアンプＳＡを活性化させる。
【００４３】
図４は、メモリセルアレイ２１の一部を示す回路図である。
【００４４】
メモリセルアレイ２１は複数のマットＭに分割されているが、図４には、所定のマットＭ（ｎ）及びその近傍の回路が示されている。
【００４５】
マットＭ（ｎ）のビット線の構成は、階層ビット線構成であり、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとに階層化され、複数のローカルビット線ＬＢＬが、１つのグローバルビット線ＧＢＬに割り当てられる。グローバルビット線ＧＢＬは第１ビット線に相当し、該グローバルビット線ＧＢＬに割り当てられた複数のローカルビット線ＬＢＬは、第２ビット線及び第３ビット線に相当する。第２ビット線に接続されたメモリセルＭＣはそれぞれ第１メモリ回路に相当し、第３ビット線に接続されたメモリセルＭＣはそれぞれ第２メモリ回路に相当する。さらに、第１ビット線であるグローバルビット線ＧＢＬと第２ビット線であるローカルビット線ＬＢＬとを接続する階層スイッチＨＳＷは、第１スイッチに相当する。第１ビット線であるグローバルビット線ＧＢＬと第３ビット線であるローカルビット線ＬＢＬとを接続する階層スイッチＨＳＷは、第２スイッチに相当する。
【００４６】
また、マットＭ（ｎ）のビット線構成は、オープンビット構成であり、一対のグローバルビット線ＧＢＬ及びグローバルビット線／ＧＢＬが、１つのセンスアンプＳＡの図中両側にそれぞれ接続される。グローバルビット線／ＧＢＬは第４ビット線に相当し、該グローバルビット線／ＧＢＬに割り当てられた複数のローカルビット線ＬＢＬは、第５ビット線及び第６ビット線に相当する。第５ビット線に接続されたメモリセルＭＣはそれぞれ第３メモリ回路に相当し、第６ビット線に接続されたメモリセルＭＣはそれぞれ第４メモリ回路に相当する。さらに、第４ビット線であるグローバルビット線ＧＢＬと第５ビット線であるローカルビット線ＬＢＬとを接続する階層スイッチＨＳＷは、第３スイッチに相当する。第４ビット線であるグローバルビット線ＧＢＬと第６ビット線であるローカルビット線ＬＢＬとを接続する階層スイッチＨＳＷは、第４スイッチに相当する。
【００４７】
また、マットＭ（ｎ)のワード線の構成は、メインワード線ＭＷＬとサブワード線ＳＷＬとに階層化されている。１つのメインワード線ＭＷＬは、１つのメインワードドライバＭＷＤに接続され、且つ、複数のサブワードドライバＳＷＤに共通に接続されている。１つのサブワード線ＳＷＬは、１つのサブワードドライバＳＷＤに接続され、且つ、複数のメモリセルＭＣに共通に接続されている。
【００４８】
また、マットＭ（ｎ)の階層スイッチＨＳＷの制御線の構成は、メインスイッチ制御線ＭＳＬとローカルスイッチ制御線ＬＳＬとに階層化されている。１つのメインスイッチ制御線ＭＳＬは、１つのメインスイッチドライバＭＳＤに接続され、且つ、複数のローカルスイッチドライバＬＳＤに共通に接続されている。１つのローカルスイッチ制御線ＬＳＬは、１つのローカルスイッチドライバＬＳＤに接続され、且つ、複数の階層スイッチＨＳＷに共通に接続されている。
【００４９】
あるサブワード線ＳＷＬが選択されると、これに対応する複数のメモリセルＭＣの選択スイッチＴがそれぞれ導通し、当該容量Ｃが対応するローカルビット線ＬＢＬにそれぞれ接続される。これらの複数のメモリセルＭＣの容量Ｃは、情報を電荷としてそれぞれ保持していて、これらの情報が複数のローカルビット線ＬＢＬにそれぞれ読み出される。ここで、あるローカルスイッチ制御線ＬＳＬにより、複数の階層スイッチＨＳＷがそれぞれ導通し、複数の情報が複数のグローバルビット線ＧＢＬにそれぞれ読み出される。
【００５０】
また、あるイコライズ信号線ＢＬＥＱＬにより、複数のローカルビット線用プリチャージスイッチＬＰＳＷがそれぞれ導通すると、これらのスイッチにそれぞれ接続される複数のローカルビット線ＬＢＬがプリチャージ電圧Ｖｐｒeにプリチャージされる。
【００５１】
なお、図４では、１つのセンスアンプＳＡに関する１つのカラムスイッチＹＳＷ及びグローバルビット線用プリチャージスイッチＧＰＳＷが、それぞれ省略されている。
【００５２】
図５は、グローバルビット線用プリチャージスイッチＧＰＳＷ、センスアンプＳＡ、及び、カラムスイッチＹＳＷの回路図である。
【００５３】
図５には、グローバルビット線用プリチャージスイッチＧＰＳＷ（１）、センスアンプＳＡ（１）、カラムスイッチＹＳＷ（１）が示されている。
【００５４】
グローバルビット線用プリチャージスイッチＧＰＳＷ（１）は、トランジスタＱ１４〜Ｑ１６を有する。トランジスタＱ１４〜Ｑ１６は、プリチャージスイッチ制御回路３５からイコライズ信号線ＢＬＥＱＧ（ｎ）を介して供給されるイコライズ信号により、それぞれ導通し、グローバルビット線ＧＢＬ（１）及びグローバルビット線／ＧＢＬ（１）をプリチャージ電圧Ｖｐｒeにプリチャージする。
【００５５】
センスアンプＳＡ（１）は、トランジスタＱ１０及びトランジスタＱ１１によって構成されるインバータ、及び、トランジスタＱ１２及びトランジスタＱ１３によって構成されるインバータを有し、これらの２つのインバータが循環接続されるラッチである。センスアンプＳＡ（１）は、センスアンプ制御回路３６から供給される制御信号ＳＡＮ及び制御信号ＳＡＰにより活性化し、グローバルビット線ＧＢＬ（１）とグローバルビット線／ＧＢＬ（１）との差電圧を増幅してラッチする。
【００５６】
カラムスイッチＹＳＷ（１）は、トランジスタＱ１７〜Ｑ１８を有する。トランジスタＱ１７〜Ｑ１８は、カラムアドレスバッファ１６が保持するカラムアドレス信号ＹＡＤＤに基づいてカラム系制御回路２３から供給される制御信号ＹＳ（１）により、それぞれ導通する。制御信号ＹＳ（１）が導通すると、グローバルビット線ＧＢＬ（１）がローカルデータ線ＬＩＯ（１）に接続され、グローバルビット線／ＧＢＬ（１）がローカルデータ線／ＬＩＯ（１）に接続される。
【００５７】
図６は、データコントローラ１８の一部を示す回路図である。図６に示すデータコントローラ１８は、後述する第１及び第２の実施形態において使用される。第３及び第４の実施形態において使用されるデータコントローラ１８の回路構成については別途説明する。
【００５８】
図６に示すように、データコントローラ１８は、リードライトアンプ２６と、メインデータ線ＭＩＯをリードライトアンプ２６に接続するトランジスタＴＷＴと、メインデータ線／ＭＩＯをリードライトアンプ２６に接続するトランジスタＴＷＢとを含む。リードライトアンプ２６は、図１に示したリードライトアンプ部２５に含まれる。
【００５９】
リードライトアンプ部２５に含まれる複数のリードライトアンプ２６は、コントローラ１４から供給される制御信号ＣＷＡＥにより活性化する。トランジスタＴＷＴ及びトランジスタＴＷＢは、コントローラ１４から供給される制御信号ＣＤＬＭＩＯにより、それぞれ導通する。
【００６０】
リードライトアンプ２６は、読み出し動作において、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとローカルデータ線ＬＩＯとメインデータ線ＭＩＯとを介し、または、ローカルビット線／ＬＢＬとグローバルビット線／ＧＢＬとローカルデータ線／ＬＩＯとメインデータ線／ＭＩＯとを介し、メモリセルＭＣから供給されるリードデータを増幅してデータラッチ１９に供給する。
【００６１】
また、リードライトアンプは、書き込み動作において、データラッチ１９から供給されるライトデータを増幅し、メインデータ線ＭＩＯとローカルデータ線ＬＩＯとグローバルビット線ＧＢＬとローカルビット線ＬＢＬとを介し、または、メインデータ線／ＭＩＯとローカルデータ線／ＬＩＯとグローバルビット線／ＧＢＬとローカルビット線／ＬＢＬとを介し、ライトデータをメモリセルＭＣに供給する。
【００６２】
次に、半導体装置１０の動作について説明する。
【００６３】
図７は、第１及び第２の実施形態による半導体装置１０の通常動作時における動作を示すタイミング図である。通常動作は、第２動作モードに相当し、いずれかのメモリセルＭＣに対して書き込みまたは読み出しを行う動作モードである。
【００６４】
図７に示す例では、サブワード線ＳＷＬ（１＿１）に対応する所定のメモリセルのデータをローデータからハイデータに上書きする動作が示されている。
【００６５】
まず、アクティブコマンドＡＣＴが発行される前の初期時点では、イコライズ信号線ＢＬＥＱＧ（ｎ−１）がハイレベルであるため、グローバルビット線ＧＢＬ（１）及びグローバルビット線／ＧＢＬ（１）はプリチャージ電圧Ｖｐｒｅにプリチャージされる。また、イコライズ信号線ＢＬＥＱＬ（１）がハイレベルであるため、ローカルビット線ＬＢＬ（１＿１）はプリチャージ電圧Ｖｐｒｅにプリチャージされる。
【００６６】
そして、アクティブコマンドＡＣＴが発行され、同時に、アクセス対象のメモリセルＭＣを指定するロウアドレス信号ＸＡＤＤが入力される。すると、コントローラ１４は制御信号ＲＣＮＴをハイレベルとし、ロウ系制御回路２２が所定の制御を実行する。
【００６７】
まず、階層スイッチ制御回路３４が、メインスイッチ制御線ＭＳＬ（１）及びローカルスイッチ制御線ＬＳＬ（１）をハイレベルに制御する。これにより、グローバルビット線ＧＢＬ（１）とローカルビット線ＬＢＬ（１＿１）とが、階層スイッチＨＳＷを介して接続される。その後、プリチャージスイッチ制御回路３５が、イコライズ信号線ＢＬＥＱＧ（ｎ−１）及びイコライズ信号線ＢＬＥＱＬ（１）をローレベルに制御し、グローバルビット線ＧＢＬおよびローカルビット線ＬＢＬのプリチャージ状態を解除する。その後、選択スイッチ制御回路３３が、メインワード線ＭＷＬ（１）及びサブワード線ＳＷＬ（１＿１）をハイレベルに制御し、ローカルビット線ＬＢＬ（１＿１）とアクセス対象のメモリセルＭＣとを接続する。
【００６８】
これにより、アクセス対象のメモリセルＭＣのローデータが、ローカルビット線ＬＢＬ（１＿１）に読み出され、さらに、対応する階層スイッチＨＳＷを介してローデータがグローバルビット線ＧＢＬ（１）に読み出される。その後、センスアンプ制御回路３６が制御信号ＳＡＮ及び制御信号ＳＡＰを反転させ、センスアンプ列ＳＡＡ（ｎ−１）およびＳＡＡ（ｎ）を構成する全てのセンスアンプＳＡを活性させる。図示しないが、センスアンプＳＡ（１）により、アクセス対象のメモリセルＭＣのローデータが比較増幅され、センスアンプＳＡ（１）内にローデータがラッチされる。
【００６９】
さらに、コントローラ１４は、アクティブコマンドＡＣＴに応答して制御信号ＣＤＬＭＩＯをハイレベルに制御する。これにより、メインデータ線ＭＩＯ（１）とローカルデータ線ＬＩＯ（１）とが接続される。
【００７０】
その後、ライトコマンドＷＲＩＴＥが発行されると、コントローラ１４は、制御信号ＣＷＡＥ及び信号線ＹＳ（１）をハイレベルに制御する。制御信号ＣＷＡＥがハイレベルになると、リードライトアンプ部２５の全てのリードライトアンプ２６が活性化される。また、信号線ＹＳ（１）がハイレベルになると、カラムスイッチＹＳＷを介してローカルデータ線ＬＩＯ（１）とグローバルビット線ＧＢＬ（１）が接続される。すると、外部から供給されたハイデータが、グローバルビット線ＧＢＬ（１）及びローカルビット線ＬＢＬ（１＿１）を介して、アクセス対象のメモリセルＭＣに書き込まれる。
【００７１】
その後、プリチャージコマンドＰＲＥが発行される。すると、制御信号ＲＣＮＴがローレベルに制御され、ロウ系制御回路２２が所定の制御を実行する。具体的には、まず、選択スイッチ制御回路３３によって、メインワード線ＭＷＬ（１）とサブワード線ＳＷＬ（１＿１）がローレベルにリセットされる。さらに、プリチャージスイッチ制御回路３５が、イコライズ信号線ＢＬＥＱＧ（ｎ−１）及びイコライズ信号線ＢＬＥＱＬ（１）をハイレベルに制御する。これと同時に、センスアンプ制御回路３６が、制御信号ＳＡＮ及び制御信号ＳＡＰを反転させる。すると、再び、グローバルビット線ＧＢＬ（１）及びグローバルビット線／ＧＢＬ（１）はプリチャージ電圧Ｖｐｒｅにプリチャージされ、ローカルビット線ＬＢＬ（１＿１）はプリチャージ電圧Ｖｐｒｅにプリチャージされる。また、階層スイッチ制御回路３４が、メインスイッチ制御線ＭＳＬ及びローカルスイッチ制御線ＬＳＬをローレベルに制御する。また、プリチャージコマンドＰＲＥが発行されると、コントローラ１４は制御信号ＣＤＬＭＩＯをローレベルに制御する。
【００７２】
以上により、一連の書き込み動作が完了する。このように、通常動作においては、グローバルビット線ＧＢＬに設けられた複数の階層スイッチＨＳＷのうち、いずれか一つのみが導通し、残りの階層スイッチＨＳＷは非導通状態に維持される。つまり、第１スイッチが導通する場合には第２スイッチは必ず非導通となり、第２スイッチが導通する場合には第１スイッチは必ず非導通となる。
【００７３】
図８は、第１の実施形態による半導体装置１０のテスト動作時における動作を示すタイミング図である。テスト動作は、第１動作モードに相当する。
【００７４】
図示しないが、テスト動作においては、まず偶数番目のマットＭの全てのメモリセルＭＣにハイデータを書き込み、奇数番目のマットＭの全てのメモリセルＭＣにローデータを書き込む。データの書き込み方法は、図７に示した通常動作と同様にして行うことができる。
【００７５】
次に、前述の通常動作に従い、図示しないが、ロウアドレス信号ＸＡＤＤにより、偶数番目のマットＭのサブワード線ＳＷＬ（１＿１）に接続される複数のメモリセルＭＣにローデータを書き込み、奇数番目のマットＭのサブワード線ＳＷＬ（１＿１）に接続される複数のメモリセルＭＣにハイデータを書き込む。
【００７６】
その後、テストモードに入り、コントローラ１４はテスト信号ＴＥＳＴをハイレベルに制御する。
【００７７】
テストモードに入った後、図８に示すように、アクティブコマンドＡＣＴが発行され、同時に、アクセス対象のメモリセルＭＣを指定するロウアドレス信号ＸＡＤＤが再び入力される。すると、コントローラ１４は制御信号ＲＣＮＴをハイレベルに制御し、ロウ系制御回路２２が所定の制御を実行する。
【００７８】
まず、プリチャージスイッチ制御回路３５が、全てのイコライズ信号線ＢＬＥＱＧ及び全てのイコライズ信号線ＢＬＥＱＬをローレベルに制御する。これにより、グローバルビット線ＧＢＬおよびローカルビット線ＬＢＬのプリチャージ状態が解除される。その後、選択スイッチ制御回路３３が、メインワード線ＭＷＬ（１）及びサブワード線ＳＷＬ（１＿１）をハイレベルに制御し、各グローバルビット線ＧＢＬにおいて、ローカルビット線ＬＢＬとアクセス対象のメモリセルＭＣとが接続される。これと同時に、階層スイッチ制御回路３４が、全てのメインスイッチ制御線ＭＳＬ及び全てのローカルスイッチ制御線ＬＳＬを同時にハイレベルに制御し、各グローバルビット線ＧＢＬにおいて、そのグローバルビット線ＧＢＬとそのグローバルビット線ＧＢＬに接続される全てのローカルビット線ＬＢＬとを、階層スイッチＨＳＷを介して同時に接続する。
【００７９】
これにより、偶数番目のマットＭにおいては、アクセス対象のメモリセルＭＣのローデータが、全てのグローバルビット線ＧＢＬ及びこれに対応する全てのローカルビット線ＬＢＬに読み出される。その後、センスアンプ制御回路３６が制御信号ＳＡＮ及び制御信号ＳＡＰを反転させる。これにより、全てのセンスアンプＳＡが活性化し、図示しないが、各センスアンプＳＡにより、アクセス対象のメモリセルＭＣのローデータが比較増幅され、センスアンプＳＡ内でローデータがラッチされる。これにより、偶数番目のマットＭにおいては、全てのローカルビット線ＬＢＬがセンスアンプＳＡによってローデータの書き込みレベル（ｌｏｗ）に駆動される。
【００８０】
この時、アクセス対象のメモリセルＭＣ以外の全てのメモリセルＭＣには、ハイデータが保持されている。このため、アクセス対象外のメモリセルＭＣを構成する選択スイッチＴは、一端において容量Ｃからのハイデータを受け、他端においてローカルビット線ＬＢＬからのローデータを受ける。これにより、選択スイッチＴに電圧ストレスがかかり、電圧ストレス試験が実施される。また、テスト動作時においては、アクティブコマンドＡＣＴが発行されても、コントローラ１４は制御信号ＣＤＬＭＩＯをローレベルに制御する。
【００８１】
その後、プリチャージコマンドＰＲＥが発行される。すると、制御信号ＲＣＮＴがローレベルに制御され、ロウ系制御回路２２が所定の制御を実行する。まず、選択スイッチ制御回路３３によって、メインワード線ＭＷＬ（１）とサブワード線ＳＷＬ（１＿１）をローレベルにリセットする。さらに、プリチャージスイッチ制御回路３５が、イコライズ信号線ＢＬＥＱＧ（ｎ−１）及びイコライズ信号線ＢＬＥＱＬ（１）をハイレベルに制御する。これと同時に、センスアンプ制御回路３６が、制御信号ＳＡＮ及び制御信号ＳＡＰを反転させる。すると、再び、グローバルビット線ＧＢＬ（１）及びグローバルビット線／ＧＢＬ（１）はプリチャージ電圧Ｖｐｒｅにプリチャージされ、ローカルビット線ＬＢＬ（１＿１）はプリチャージ電圧Ｖｐｒｅにプリチャージされる。また、階層スイッチ制御回路３４が、メインスイッチ制御線ＭＳＬ及びローカルスイッチ制御線ＬＳＬをローレベルに制御する。
【００８２】
このような電圧ストレス試験は、図示しないが、所定回数実施される。
【００８３】
尚、図８には、偶数番目のマットＭに関連するテスト動作の波形図が示されているが、奇数番目のマットＭについても同様の試験が行われる。奇数番目のマットＭにおいては、偶数番目のマットＭとは逆のデータによって試験が行われる。つまり、奇数番目のマットＭにおいては、全てのローカルビット線ＬＢＬがセンスアンプＳＡによってハイデータの書き込みレベル（ｈｉｇｈ）に駆動される。この時、アクセス対象のメモリセルＭＣ以外の全てのメモリセルＭＣには、ローデータが保持されている。このため、アクセス対象外のメモリセルＭＣを構成する選択スイッチＴは、一端において容量Ｃからのローデータを受け、他端においてローカルビット線ＬＢＬからのハイデータを受ける。これにより、選択スイッチＴに電圧ストレスがかかり、電圧ストレス試験が実施される。
【００８４】
その後、前述の通常動作に従い、図示しないが、ロウアドレス信号ＸＡＤＤにより、偶数番目のマットＭのサブワード線ＳＷＬ（１＿１）に接続される複数のメモリセルＭＣにハイデータを書き込み、奇数番目のマットＭのサブワード線ＳＷＬ（１＿１）に接続される複数のメモリセルＭＣにローデータを書き込む。
【００８５】
その後、図示しないが、リードコマンドを発行することにより、全てのメモリセルＭＣからデータを読み出す。この時、偶数番目のマットＭにおいては、全てのメモリセルＭＣのリードデータがハイデータであり、奇数番目のマットＭにおいて、全てのメモリセルＭＣのリードデータがローデータであるはずである。したがって、この通りのデータが読み出されれば、全てのメモリセルＭＣに欠陥が存在しないことが分かる。
【００８６】
これに対し、偶数番目のマットＭに属する所定のメモリセルＭＣのリードデータがローデータであり、あるいは、奇数番目のマットＭに属する所定のメモリセルＭＣのリードデータがハイデータであれば、上述した電圧ストレス試験によってデータが反転したことが分かる。これは、ストレス耐性の低い選択スイッチＴにおいて多くのリーク電流が流れた結果、当該メモリセルＭＣのデータが反転したことを意味する。
【００８７】
次に、上記とは逆に、偶数番目のマットＭの全てのメモリセルＭＣにローデータを書き込み、奇数番目のマットＭの全てのメモリセルＭＣにハイデータを書き込んで、上記と同様の電圧ストレス試験を実施する。これにより、全てのメモリセルＭＣに対して双方向の電圧ストレス試験が行われる。
【００８８】
上記の電圧ストレス試験によって検出された不良のあるメモリセルＭＣは、その後の工程で冗長メモリセルに置換される。これにより、当該メモリセルＭＣに対応するアドレスが救済される。
【００８９】
このように、第１の実施形態によれば、テスト動作時において全ての階層スイッチＨＳＷを導通させていることから、グローバルビット線ＧＢＬと複数のローカルビット線ＬＢＬが全て短絡する。これにより、センスアンプＳＡによって駆動されるローデータまたはハイデータが全てのローカルビット線ＬＢＬに印加されることから、一度に多数のメモリセルＭＣに対して電圧ストレス試験を実行することが可能となる。しかも、第１の実施形態においては、全ての階層スイッチＨＳＷを同時に導通させていることから、短時間で電圧ストレス試験を完了することが可能となる。
【００９０】
尚、全ての階層スイッチＨＳＷを導通させるのではなく、１つのグローバルビット線ＧＢＬに割り当てられた半分の階層スイッチＨＳＷを導通させることにより、半分のローカルビット線ＬＢＬに対応する複数のメモリセルＭＣに対して電圧ストレス試験を実行し、その後、残り半分の階層スイッチＨＳＷを導通させることにより、残り半分のローカルビット線ＬＢＬに対応する複数のメモリセルＭＣに対して電圧ストレス試験を実行しても構わない。
【００９１】
図９は、第２の実施形態による半導体装置１０のテスト動作時における動作を示すタイミング図である。
【００９２】
図９に示すように、第２の実施形態においては、階層スイッチ制御回路３４が、メインスイッチ制御線ＭＳＬ及びローカルスイッチ制御線ＬＳＬを順番にハイレベルに制御する。これにより、各グローバルビット線ＧＢＬにおいて、そのグローバルビット線ＧＢＬとそのグローバルビット線ＧＢＬに接続される全てのローカルビット線ＬＢＬとが、階層スイッチＨＳＷを介して順番に接続される。その他の点は、図８に示した動作と同じであることから、重複する説明は省略する。
【００９３】
第２の実施形態においては、階層スイッチＨＳＷが順番に導通することから、センスアンプＳＡの負荷は一度に増大するのではなく、徐々に増大する。このため、センスアンプＳＡの駆動能力が小さい場合であっても、当該電圧ストレス試験を実行することができる。これにより、センスアンプＳＡの占有面積を縮小することが可能となる。
【００９４】
次に、第３及び第４の実施形態について説明する。
【００９５】
図１０は、第３及び第４の実施形態において使用するデータコントローラ１８の一部を示す回路図である。
【００９６】
図１０に示すように、第３及び第４の実施形態において使用するデータコントローラ１８は、ドライバ回路２７を備えている。その他の構成は、図６に示したデータコントローラ１８と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９７】
ドライバ回路２７は、ローカルデータ線ＬＩＯをそれぞれハイレベル及びローレベルに駆動するトランジスタＴ１，Ｔ２と、ローカルデータ線／ＬＩＯをそれぞれハイレベル及びローレベルに駆動するトランジスタＴ３，Ｔ４からなる。トランジスタＴ１，Ｔ３はＰチャンネル型ＭＯＳトランジスタであり、トランジスタＴ２，Ｔ４はＮチャンネル型ＭＯＳトランジスタである。トランジスタＴ１，Ｔ２のゲート電極には、それぞれ制御信号ＤＦＴＨ，ＤＦＴＬが供給される。トランジスタＴ３，Ｔ４のゲート電極には、それぞれ反転した制御信号／ＤＦＴＬ，／ＤＦＴＨが供給される。
【００９８】
これにより、コントローラ１４が制御信号ＤＦＴＨをローレベルに活性化させると、トランジスタＴ１，Ｔ４がオンするため、ローカルデータ線ＬＩＯおよび／ＬＩＯには、それぞれハイレベル及びローレベルのデータが与えられる。また、コントローラ１４が制御信号ＤＦＴＬをハイレベルに活性化させると、トランジスタＴ２，Ｔ３がオンするため、ローカルデータ線ＬＩＯおよび／ＬＩＯには、それぞれローレベル及びハイレベルのデータが与えられる。ここで、ハイレベルのデータとは電圧ＶＡＲＹに相当する。電圧ＶＡＲＹは、制御信号ＳＡＰの活性レベルに等しい。また、ローレベルのデータとは電圧ＶＳＳに相当する。電圧ＶＳＳは、制御信号ＳＡＮの活性レベルに等しい。
【００９９】
尚、コントローラ１４が制御信号ＤＦＴＨまたはＤＦＴＬを活性化させるのは、テスト動作時に限られる。通常動作時においては、コントローラ１４は制御信号ＤＦＴＨおよびＤＦＴＬを非活性レベルに維持する。また、テスト動作時においては、コントローラ１４は制御信号ＣＤＬＭＩＯをローレベルに維持する。これにより、テスト動作時においては、トランジスタＴＷＴ及びトランジスタＴＷＢが非導通に固定される。
【０１００】
図１１は、第３及び第４の実施形態による半導体装置１０の通常動作時における動作を示すタイミング図である。
【０１０１】
図１１に示す例では、サブワード線ＳＷＬ（１＿１）に対応する所定のメモリセルのデータをローデータからハイデータに上書きする動作が示されている。図１１に示すように、第３及び第４の実施形態による半導体装置１０の通常動作時における動作は、図７に示した第１及び第２の実施形態による半導体装置１０の通常動作時における動作と基本的に同じである。異なる点は、制御信号ＤＦＴＨおよびＤＦＴＬが存在する点である。但し、通常動作時においては、制御信号ＤＦＴＨがハイレベルに固定され、制御信号ＤＦＴＬがローレベルに固定される。これにより、ドライバ回路２７を構成するトランジスタＴ１〜Ｔ４が全て非導通となる。
【０１０２】
図１２は、第３の実施形態による半導体装置１０のテスト動作時における動作を示すタイミング図である。
【０１０３】
第１及び第２の実施形態と同様、テスト動作においては、まず偶数番目のマットＭの全てのメモリセルＭＣにハイデータを書き込み、奇数番目のマットＭの全てのメモリセルＭＣにローデータを書き込む。データの書き込み方法は、図７に示した通常動作と同様にして行うことができる。
【０１０４】
その後、テストモードに入り、コントローラ１４はテスト信号ＴＥＳＴをハイレベルに制御する。すると、制御信号ＤＦＴＬおよびＤＦＴＬがハイレベルに制御され、ローカルデータ線ＬＩＯがローレベルに駆動され、ローカルデータ線／ＬＩＯがハイレベルに駆動される。
【０１０５】
その後、アクティブコマンドＡＣＴが発行され、所定期間が経過すると、全ての制御信号ＹＳがハイレベルに制御される。これにより、各グローバルビット線ＧＢＬはローカルデータ線ＬＩＯに接続され、各グローバルビット線／ＧＢＬはローカルデータ線／ＬＩＯに接続される。したがって、各グローバルビット線ＧＢＬにはハイデータが供給され、各グローバルビット線／ＧＢＬにはローデータが供給された状態となる。
【０１０６】
また、アクティブコマンドＡＣＴが発行され、同時に、ロウアドレス信号ＸＡＤＤが入力される。すると、制御信号ＲＣＮＴがハイレベルに制御され、ロウ系制御回路２２が所定の制御を実行する。まず、プリチャージスイッチ制御回路３５が、全てのイコライズ信号線ＢＬＥＱＧ及び全てのイコライズ信号線ＢＬＥＱＬをローレベルに制御する。これにより、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬのプリチャージ状態が解除される。
【０１０７】
その後、階層スイッチ制御回路３４が、全てのメインスイッチ制御線ＭＳＬ及び全てのローカルスイッチ制御線ＬＳＬを同時にハイレベルに制御し、各グローバルビット線ＧＢＬにおいて、そのグローバルビット線ＧＢＬとそのグローバルビット線ＧＢＬに接続される全てのローカルビット線ＬＢＬとを、階層スイッチＨＳＷを介して同時に接続する。
【０１０８】
その後、ロウアドレス信号ＸＡＤＤを利用し、センスアンプ制御回路３６が制御信号ＳＡＮ及び制御信号ＳＡＰを反転させる。これにより、全てのセンスアンプＳＡが活性化し、図示しないが、各センスアンプＳＡにより、アクセス対象のメモリセルＭＣのローデータが比較増幅され、センスアンプＳＡ内でローデータがラッチされる。
【０１０９】
この時、偶数番目のマットＭにおいては、全てのメモリセルＭＣにハイデータが保持されている。このため、各メモリセルＭＣを構成する選択スイッチＴは、一端において容量Ｃからのハイデータを受け、他端においてローカルビット線ＬＢＬからのローデータを受ける。一方、奇数番目のマットＭにおいては、全てのメモリセルＭＣにローデータが保持されている。このため、各メモリセルＭＣを構成する選択スイッチＴは、一端において容量Ｃからのローデータを受け、他端においてローカルビット線ＬＢＬからのハイデータを受ける。これにより、選択スイッチＴに電圧ストレスがかかり、電圧ストレス試験が実施される。また、テスト動作時においては、アクティブコマンドＡＣＴが発行されても、コントローラ１４は制御信号ＣＤＬＭＩＯをローレベルに制御する。
【０１１０】
その後、プリチャージコマンドＰＲＥが発行される。すると、制御信号ＲＣＮＴがローレベルに制御され、ロウ系制御回路２２が所定の制御を実行する。まず、プリチャージスイッチ制御回路３５が、全てのイコライズ信号線ＢＬＥＱＧ及び全てのイコライズ信号線ＢＬＥＱＬをハイレベルに制御する。これと同時に、センスアンプ制御回路３６が、制御信号ＳＡＮ及び制御信号ＳＡＰを反転させる。すると、再び、グローバルビット線ＧＢＬ及びグローバルビット線／ＧＢＬはプリチャージ電圧Ｖｐｒｅにプリチャージされ、全てのローカルビット線ＬＢＬ及びローカルビット線／ＬＢＬはプリチャージ電圧Ｖｐｒｅにプリチャージされる。また、階層スイッチ制御回路３４が、全てのメインスイッチ制御線ＭＳＬ及び全てのローカルスイッチ制御線ＬＳＬをローレベルに制御する。
【０１１１】
このような電圧ストレス試験は、図示しないが、所定回数実施される。
【０１１２】
その後、図示しないが、リードコマンドを発行することにより、全てのメモリセルＭＣからデータを読み出す。この時、偶数番目のマットＭにおいては、全てのメモリセルＭＣのリードデータがハイデータであり、奇数番目のマットＭにおいて、全てのメモリセルＭＣのリードデータがローデータであるはずである。したがって、この通りのデータが読み出されれば、全てのメモリセルＭＣに欠陥が存在しないことが分かる。
【０１１３】
これに対し、偶数番目のマットＭに属する所定のメモリセルＭＣのリードデータがローデータであり、あるいは、奇数番目のマットＭに属する所定のメモリセルＭＣのリードデータがハイデータであれば、上述した電圧ストレス試験によってデータが反転したことが分かる。これは、ストレス耐性の低い選択スイッチＴにおいて多くのリーク電流が流れた結果、当該メモリセルＭＣのデータが反転したことを意味する。
【０１１４】
次に、図示しないが、偶数番目のマットＭの全てのメモリセルＭＣにローデータを書き込み、奇数番目のマットＭの全てのメモリセルＭＣにハイデータを書き込んだ後、コントローラ１４は、制御信号ＤＦＴＨおよびＤＦＴＬをローレベルに制御する。これにより、ローカルデータ線ＬＩＯがハイレベルに駆動され、ローカルデータ線／ＬＩＯがローレベルに駆動される。この状態で、上記と同様の電圧ストレス試験を実施すれば、全てのメモリセルＭＣに対して双方向の電圧ストレス試験を行うことができる。
【０１１５】
上記の電圧ストレス試験によって検出された不良のあるメモリセルＭＣは、その後の工程で冗長メモリセルに置換される。これにより、当該メモリセルＭＣに対応するアドレスが救済される。
【０１１６】
このように、第３の実施形態によれば、ドライバ回路２７を設けるとともに、テスト動作時において全ての制御信号ＹＳをハイレベルに制御している。このため、各マットＭに含まれる全てのローカルビット線ＬＢＬに、同一データを強制的に印加することができる。これにより、より短時間で電圧ストレス試験を完了することが可能となる。
【０１１７】
尚、テスト動作を行う前に、偶数番目のマットＭの全てのメモリセルＭＣにハイデータ（またはローデータ）を書き込み、奇数番目のマットＭの全てのメモリセルＭＣにローデータ（またはハイデータ）を書き込む動作についても、ドライバ回路２７を用いて一括して実行しても構わない。この場合、ドライバ回路２７を用いて各ローカルビット線ＬＢＬにハイデータ又はローデータを供給した状態で、複数のサブワード線ＳＷＬを順番にスキャンすればよい。
【０１１８】
また、ドライバ回路２７を用いる代わりに、半導体装置１０の外部からライトデータとして同様のハイデータ又はローデータを供給する構成としても構わない。
【０１１９】
図１３は、第４の実施形態による半導体装置１０のテスト動作時における動作を示すタイミング図である。
【０１２０】
図１３に示すように、第４の実施形態においては、階層スイッチ制御回路３４が、メインスイッチ制御線ＭＳＬ及びローカルスイッチ制御線ＬＳＬを順番にハイレベルに制御する。これにより、各グローバルビット線ＧＢＬにおいて、そのグローバルビット線ＧＢＬとそのグローバルビット線ＧＢＬに接続される全てのローカルビット線ＬＢＬとが、階層スイッチＨＳＷを介して順番に接続される。その他の点は、図１２に示した動作と同じであることから、重複する説明は省略する。
【０１２１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１２２】
例えば、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、階層化されたビット線構造を有する他の半導体装置に適用することも可能である。
【符号の説明】
【０１２３】
１０      半導体装置
１１      クロックジェネレータ
１２      コマンドデコーダ
１３      モードレジスタ
１４      コントローラ
１５      ロウアドレスバッファ
１６      カラムアドレスバッファ
１７      メモリ部
１８      データコントローラ
１９      データラッチ
２０      入出力バッファ
２１      メモリセルアレイ
２２      ロウ系制御回路
２３      カラム系制御回路
２４      リフレッシュカウンタ
２５      リードライトアンプ部
２６      リードライトアンプ
２７      ドライバ回路
３１      ロウデコーダ
３２      ロウ制御回路
３３      選択スイッチ制御回路
３４      階層スイッチ制御回路
３５      プリチャージスイッチ制御回路
３６      センスアンプ制御回路
ＢＬＥＱＧ，ＢＬＥＱＬ    イコライズ信号線
Ｃ        容量
ＧＢＬ，／ＧＢＬ    グローバルビット線
ＧＰＳＷ  グローバルビット線用プリチャージスイッチ
ＨＳＷ    階層スイッチ
ＬＢＬ，／ＬＢＬ    ローカルビット線
ＬＩＯ，／ＬＩＯ    ローカルデータ線
ＬＰＳＷ  ローカルビット線用プリチャージスイッチ
ＬＳＤ    ローカルスイッチドライバ
ＬＳＬ    ローカルスイッチ制御線
Ｍ        マット
ＭＣ      メモリセル
ＭＩＯ，／ＭＩＯ    メインデータ線
ＭＳＤ    メインスイッチドライバ
ＭＳＬ    メインスイッチ制御線
ＭＷＤ    メインワードドライバ
ＭＷＬ    メインワード線
Ｑ１０〜Ｑ１８    トランジスタ
ＳＡ      センスアンプ
ＳＡＡ    センスアンプ列
ＳＭ      サブマット
ＳＷＤ    サブワードドライバ
ＳＷＬ    サブワード線
Ｔ        選択スイッチ
Ｔ１〜Ｔ４    トランジスタ
ＴＷＢ，ＴＷＴ    トランジスタ
ＹＳ      信号線
ＹＳＷ    カラムスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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