(57)【要約】【課題】エンハンスメント型ＭＯＳＦＥＴのターンオフ時間の短縮化を図ることが可能な半導体装置を提供する。【解決手段】半導体装置１０は、フォトダイオードアレイ２、抵抗Ｒ１、エンハンスメント型ＭＯＳＦＥＴ４、デプレッション型ＭＯＳＦＥＴ７およびインピーダンス回路９を備える。ＭＯＳＦＥＴ４は、ゲートがフォトダイオードアレイ２のアノード、ドレインが出力端８ａ、ソースが出力端８ｂとそれぞれ接続されている。ＭＯＳＦＥＴ７は、ドレインがＭＯＳＦＥＴ４のゲート、ソースが抵抗Ｒ１の一端、ゲートが抵抗Ｒ１の他端とそれぞれ接続されている。抵抗Ｒ１は、上記一端がＭＯＳＦＥＴ４のソース、上記他端がフォトダイオードアレイ２のカソードとそれぞれ接続されている。インピーダンス回路９は、ＭＯＳＦＥＴ７のゲートと、ＭＯＳＦＥＴ７のドレインおよびフォトダイオードアレイ２のアノードの接続点Ｐ１との間の電路上に設けられている。【選択図】図１
2015015544.tif 000002
【特許請求の範囲】
【請求項１】
外部の発光素子からの光を受光可能なフォトダイオードアレイと、前記フォトダイオードアレイと直列に接続された第１抵抗と、エンハンスメント型ＭＯＳＦＥＴと、第１のデプレッション型ＭＯＳＦＥＴと、前記フォトダイオードアレイにより前記光が受光されたときにインピーダンス値が大きくなり、前記フォトダイオードアレイにより前記光が受光されないときに前記インピーダンス値が小さくなるように構成されたインピーダンス回路とを備え、前記エンハンスメント型ＭＯＳＦＥＴは、第１ゲート端子が前記フォトダイオードアレイの第１アノード側、第１ドレイン端子が一対の出力端のうちの一方の出力端、第１ソース端子が前記一対の出力端のうちの他方の出力端とそれぞれ電気的に接続され、前記第１のデプレッション型ＭＯＳＦＥＴは、第２ドレイン端子が前記エンハンスメント型ＭＯＳＦＥＴの前記第１ゲート端子、第２ソース端子が前記第１抵抗の一端、第２ゲート端子が前記第１抵抗の他端とそれぞれ電気的に接続され、前記第１抵抗は、前記一端が前記エンハンスメント型ＭＯＳＦＥＴの前記第１ソース端子、前記他端が前記フォトダイオードアレイの第１カソード側とそれぞれ電気的に接続され、前記インピーダンス回路は、前記第１のデプレッション型ＭＯＳＦＥＴの前記第２ゲート端子と、前記第１のデプレッション型ＭＯＳＦＥＴの前記第２ドレイン端子および前記フォトダイオードアレイの前記第１アノード側の接続点との間の電路上に設けられていることを特徴とする半導体装置。
【請求項２】
前記インピーダンス回路は、フォトトランジスタと、前記フォトトランジスタと直列に接続された第２抵抗と、ｎｐｎ型のバイポーラトランジスタとを有し、前記第２抵抗は、一端が前記バイポーラトランジスタの第１コレクタ端子と電気的に接続され、他端が前記バイポーラトランジスタの第１ベース端子と電気的に接続され、且つ、前記フォトトランジスタの第２コレクタ端子と電気的に接続され、前記バイポーラトランジスタの第１エミッタ端子は、前記フォトトランジスタの第２エミッタ端子と電気的に接続され、前記バイポーラトランジスタは、前記第１コレクタ端子が前記フォトダイオードアレイの前記第１アノード側と電気的に接続され、且つ、前記エンハンスメント型ＭＯＳＦＥＴの前記第１ゲート端子と電気的に接続され、前記第１エミッタ端子が前記第１のデプレッション型ＭＯＳＦＥＴの前記第２ゲート端子と電気的に接続され、前記フォトトランジスタは、前記発光素子と光結合されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記インピーダンス回路は、フォトダイオードと、前記フォトダイオードと並列に接続された第３抵抗と、第２のデプレッション型ＭＯＳＦＥＴとを有し、前記フォトダイオードは、第２カソード側が前記第３抵抗の一端、第２アノード側が前記第３抵抗の他端とそれぞれ電気的に接続され、前記第３抵抗は、前記一端が前記第２のデプレッション型ＭＯＳＦＥＴの第３ゲート端子、前記他端が前記第２のデプレッション型ＭＯＳＦＥＴの第３ソース端子とそれぞれ電気的に接続され、前記第２のデプレッション型ＭＯＳＦＥＴは、第３ドレイン端子が前記フォトダイオードアレイの前記第１アノード側と電気的に接続され、且つ、前記エンハンスメント型ＭＯＳＦＥＴの前記第１ゲート端子と電気的に接続され、前記第３ソース端子が前記第１のデプレッション型ＭＯＳＦＥＴの前記第２ゲート端子と電気的に接続され、前記フォトダイオードは、前記発光素子と光結合されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記発光素子と、請求項１ないし請求項３のいずれか１項に記載の半導体装置とを備えていることを特徴とする半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれを用いた半導体リレーに関するものである。
【背景技術】
【０００２】
従来から、半導体装置およびそれを用いた半導体リレーが提案されている（例えば、特許文献１）。特許文献１には、２個のＭＯＳ素子、受光素子アレイおよび制御回路等で構成された半導体装置と、ＬＥＤ等の発光素子を有する発光装置とを備えた半導体リレーが記載されている。
【０００３】
また、従来から、半導体リレーとして、図４に示す構成を有する固体リレーが提案されている（特許文献２）。
【０００４】
固体リレーは、発光ダイオード６５と、光起電力ダイオードアレイ６１と、光起電力ダイオードアレイ６１と直列に接続された抵抗器６２と、出力用ＭＯＳＦＥＴ６３と、ノーマリ・オン型の駆動用トランジスタ６４とを備えている。特許文献２には、発光ダイオード６５が、一対の入力端子６６ａ，６６ｂ間に接続されている旨が記載されている。また、特許文献２には、出力用ＭＯＳＦＥＴ６３が、ノーマリ・オフ型のｎチャネルＭＯＳＦＥＴである旨が記載されている。
【０００５】
上述の固体リレーでは、一対の入力端子６６ａ，６６ｂ間に入力電流が流れると、発光ダイオード６５が光信号を発生し、この光信号により光起電力ダイオードアレイ６１の両端に起電力が発生する。また、固体リレーでは、光起電力ダイオードアレイ６１の両端に起電力が発生すると、抵抗器６２の端子間電圧により駆動用トランジスタ６４のゲートが負電圧にバイアスされ、駆動用トランジスタ６４が高インピーダンス状態（オフ状態）となる。これにより、固体リレーでは、出力用ＭＯＳＦＥＴ６３のゲート静電容量を充電することが可能となる。
【０００６】
一方、固体リレーでは、一対の入力端子６６ａ，６６ｂ間に流れる入力電流が遮断されると、光起電力ダイオードアレイ６１の両端に発生した起電力がなくなる。これにより、固体リレーでは、駆動用トランジスタ６４および抵抗器６２を介して流れていた電流がなくなるので、駆動用トランジスタ６４がオン状態に戻る。よって、固体リレーでは、出力用ＭＯＳＦＥＴ６３のゲート静電容量に蓄積された電荷を放電することが可能となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１０７７７号公報
【特許文献２】特開昭６３−９９６１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述の固体リレーでは、一対の入力端子６６ａ，６６ｂ間に流れる入力電流が遮断されると、抵抗器６２に流れていた電流がなくなるので、駆動用トランジスタ６４がオフ状態からオン状態になる。
【０００９】
しかしながら、固体リレーでは、抵抗器６２に流れていた電流がなくなると、駆動用トランジスタ６４のゲート・ソース間に電圧が印加されていない状態となるので、駆動用トランジスタ６４のオン抵抗が大きくなる。よって、固体リレーでは、出力用ＭＯＳＦＥＴ６３のゲート静電容量（ゲート・ソース間の静電容量）に蓄積された電荷を放電するのに時間がかかる可能性があるので、出力用ＭＯＳＦＥＴ６３がターンオフするのに時間がかかる可能性がある。
【００１０】
本発明は上記事由に鑑みて為されたものであり、その目的は、エンハンスメント型ＭＯＳＦＥＴのターンオフ時間の短縮化を図ることが可能な半導体装置およびそれを用いた半導体リレーを提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、外部の発光素子からの光を受光可能なフォトダイオードアレイと、前記フォトダイオードアレイと直列に接続された第１抵抗と、エンハンスメント型ＭＯＳＦＥＴと、第１のデプレッション型ＭＯＳＦＥＴと、前記フォトダイオードアレイにより前記光が受光されたときにインピーダンス値が大きくなり、前記フォトダイオードアレイにより前記光が受光されないときに前記インピーダンス値が小さくなるように構成されたインピーダンス回路とを備え、前記エンハンスメント型ＭＯＳＦＥＴは、第１ゲート端子が前記フォトダイオードアレイの第１アノード側、第１ドレイン端子が一対の出力端のうちの一方の出力端、第１ソース端子が前記一対の出力端のうちの他方の出力端とそれぞれ電気的に接続され、前記第１のデプレッション型ＭＯＳＦＥＴは、第２ドレイン端子が前記エンハンスメント型ＭＯＳＦＥＴの前記第１ゲート端子、第２ソース端子が前記第１抵抗の一端、第２ゲート端子が前記第１抵抗の他端とそれぞれ電気的に接続され、前記第１抵抗は、前記一端が前記エンハンスメント型ＭＯＳＦＥＴの前記第１ソース端子、前記他端が前記フォトダイオードアレイの第１カソード側とそれぞれ電気的に接続され、前記インピーダンス回路は、前記第１のデプレッション型ＭＯＳＦＥＴの前記第２ゲート端子と、前記第１のデプレッション型ＭＯＳＦＥＴの前記第２ドレイン端子および前記フォトダイオードアレイの前記第１アノード側の接続点との間の電路上に設けられていることを特徴とする。
【００１２】
この半導体装置において、前記インピーダンス回路は、フォトトランジスタと、前記フォトトランジスタと直列に接続された第２抵抗と、ｎｐｎ型のバイポーラトランジスタとを有し、前記第２抵抗は、一端が前記バイポーラトランジスタの第１コレクタ端子と電気的に接続され、他端が前記バイポーラトランジスタの第１ベース端子と電気的に接続され、且つ、前記フォトトランジスタの第２コレクタ端子と電気的に接続され、前記バイポーラトランジスタの第１エミッタ端子は、前記フォトトランジスタの第２エミッタ端子と電気的に接続され、前記バイポーラトランジスタは、前記第１コレクタ端子が前記フォトダイオードアレイの前記第１アノード側と電気的に接続され、且つ、前記エンハンスメント型ＭＯＳＦＥＴの前記第１ゲート端子と電気的に接続され、前記第１エミッタ端子が前記第１のデプレッション型ＭＯＳＦＥＴの前記第２ゲート端子と電気的に接続され、前記フォトトランジスタは、前記発光素子と光結合されていることが好ましい。
【００１３】
この半導体装置において、前記インピーダンス回路は、フォトダイオードと、前記フォトダイオードと並列に接続された第３抵抗と、第２のデプレッション型ＭＯＳＦＥＴとを有し、前記フォトダイオードは、第２カソード側が前記第３抵抗の一端、第２アノード側が前記第３抵抗の他端とそれぞれ電気的に接続され、前記第３抵抗は、前記一端が前記第２のデプレッション型ＭＯＳＦＥＴの第３ゲート端子、前記他端が前記第２のデプレッション型ＭＯＳＦＥＴの第３ソース端子とそれぞれ電気的に接続され、前記第２のデプレッション型ＭＯＳＦＥＴは、第３ドレイン端子が前記フォトダイオードアレイの前記第１アノード側と電気的に接続され、且つ、前記エンハンスメント型ＭＯＳＦＥＴの前記第１ゲート端子と電気的に接続され、前記第３ソース端子が前記第１のデプレッション型ＭＯＳＦＥＴの前記第２ゲート端子と電気的に接続され、前記フォトダイオードは、前記発光素子と光結合されていることが好ましい。
【００１４】
本発明の半導体リレーは、前記発光素子と、前記半導体装置とを備えていることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置においては、エンハンスメント型ＭＯＳＦＥＴのターンオフ時間の短縮化を図ることが可能となる。
【００１６】
本発明の半導体リレーにおいては、エンハンスメント型ＭＯＳＦＥＴのターンオフ時間の短縮化を図ることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】実施形態１の半導体装置を用いた半導体リレーの回路図である。
【図２】実施形態１の半導体装置のインピーダンス回路の回路図である。
【図３】実施形態２の半導体装置のインピーダンス回路の回路図である。
【図４】従来例の固体リレーの回路図である。
【発明を実施するための形態】
【００１８】
（実施形態１）
以下、本実施形態の半導体装置１０について、図１および図２を参照しながら説明する。
【００１９】
半導体装置１０は、例えば、半導体リレー１１に用いられるものである。
【００２０】
半導体リレー１１は、発光素子１と、発光素子１からの光を受光可能なフォトダイオードアレイ２を有する半導体装置１０と、一対の入力端子５ａ，５ｂと、一対の出力端子６ａ，６ｂとを備えている。
【００２１】
発光素子１としては、例えば、発光ダイオードなどを用いることができる。発光素子１のアノード側は、一対の入力端子５ａ，５ｂのうちの一方の入力端子５ａに接続されている。発光素子１のカソード側は、一対の入力端子５ａ，５ｂのうちの他方の入力端子５ｂに接続されている。なお、本実施形態では、発光素子１として、発光ダイオードを用いているが、これを特に限定するものではない。
【００２２】
半導体装置１０は、複数個のフォトダイオード２ａが直列に接続されたフォトダイオードアレイ２と、第１抵抗Ｒ１と、エンハンスメント型ＭＯＳＦＥＴ４と、第１のデプレッション型ＭＯＳＦＥＴ７と、インピーダンス回路９と、一対の出力端８ａ，８ｂとを備えている。なお、本実施形態では、エンハンスメント型ＭＯＳＦＥＴ４として、例えば、ｎチャネルのエンハンスメント型ＭＯＳＦＥＴを用いている。また、本実施形態では、デプレッション型ＭＯＳＦＥＴ７として、例えば、ｎチャネルのデプレッション型ＭＯＳＦＥＴを用いている。
【００２３】
フォトダイオードアレイ２は、発光素子１と光結合されている。本実施形態では、フォトダイオードアレイ２と発光素子１とを光結合させるために、フォトダイオードアレイ２と発光素子１とを対向して配置させてある。これにより、フォトダイオードアレイ２は、発光素子１からの光を受光することが可能となる。
【００２４】
エンハンスメント型ＭＯＳＦＥＴ４の第１ドレイン端子は、一対の出力端８ａ，８ｂのうちの一方の出力端８ａを介して、一対の出力端子６ａ，６ｂのうちの一方の出力端子６ａに接続されている。エンハンスメント型ＭＯＳＦＥＴ４の第１ソース端子は、一対の出力端８ａ，８ｂのうちの他方の出力端８ｂを介して、一対の出力端子６ａ，６ｂのうちの他方の出力端子６ｂに接続されている。エンハンスメント型ＭＯＳＦＥＴ４の第１ゲート端子は、フォトダイオードアレイ２の第１アノード側に接続されている。
【００２５】
デプレッション型ＭＯＳＦＥＴ７の第２ドレイン端子は、エンハンスメント型ＭＯＳＦＥＴ４の第１ゲート端子に接続されている。デプレッション型ＭＯＳＦＥＴ７の第２ソース端子は、第１抵抗Ｒ１の一端に接続されている。デプレッション型ＭＯＳＦＥＴ７の第２ゲート端子は、第１抵抗Ｒ１の他端に接続されている。
【００２６】
第１抵抗Ｒ１の上記一端は、出力端子６ｂに接続されている。第１抵抗Ｒ１の上記他端は、フォトダイオードアレイ２の第１カソード側に接続されている。
【００２７】
インピーダンス回路９は、図２に示すように、フォトトランジスタ１２と、第２抵抗Ｒ２と、ｎｐｎ型のバイポーラトランジスタ１３とを有している。
【００２８】
フォトトランジスタ１２は、発光素子１と光結合されている。本実施形態では、フォトトランジスタ１２と発光素子１とを光結合させるために、フォトトランジスタ１２と発光素子１とを対向して配置させてある。これにより、フォトトランジスタ１２は、発光素子１からの光を受光することが可能となる。
【００２９】
第２抵抗Ｒ２の一端は、バイポーラトランジスタ１３の第１コレクタ端子に接続されている。第２抵抗Ｒ２の他端は、バイポーラトランジスタ１３の第１ベース端子に接続されている。また、第２抵抗Ｒ２の上記他端は、フォトトランジスタ１２の第２コレクタ端子に接続されている。
【００３０】
バイポーラトランジスタ１３の第１コレクタ端子は、フォトダイオードアレイ２（図１参照）の第１アノード側に接続されている。また、バイポーラトランジスタ１３の第１コレクタ端子は、エンハンスメント型ＭＯＳＦＥＴ４の第１ゲート端子に接続されている。バイポーラトランジスタ１３の第１エミッタ端子は、フォトトランジスタ１２の第２エミッタ端子に接続されている。また、バイポーラトランジスタ１３の第１エミッタ端子は、デプレッション型ＭＯＳＦＥＴ７の第２ゲート端子に接続されている。すなわち、インピーダンス回路９は、図１に示すように、デプレッション型ＭＯＳＦＥＴ７の第２ゲート端子と、デプレッション型ＭＯＳＦＥＴ７の第２ドレイン端子およびフォトダイオードアレイ２の第１アノード側の接続点Ｐ１との間の電路上に設けられている。
【００３１】
また、半導体装置１０は、エンハンスメント型ＭＯＳＦＥＴ４のゲート・ソース間の静電容量を充電および放電可能な充放電回路３を備えている。半導体装置１０では、フォトダイオードアレイ２、デプレッション型ＭＯＳＦＥＴ７、第１抵抗Ｒ１およびインピーダンス回路９が、充放電回路３を構成している。
【００３２】
以下、本実施形態の半導体装置１０を用いた半導体リレー１１の動作について、説明する。
【００３３】
半導体リレー１１では、発光素子１が消灯状態から点灯状態になると、フォトダイオードアレイ２に光起電力Ｖ1が発生する。また、半導体リレー１１では、フォトダイオードアレイ２に光起電力Ｖ1が発生すると、この光起電力Ｖ1がデプレッション型ＭＯＳＦＥＴ７のドレイン・ソース間に供給されデプレッション型ＭＯＳＦＥＴ７にドレイン電流が流れる。これにより、半導体リレー１１では、第１抵抗Ｒ１に電流が流れ、第１抵抗Ｒ１の両端電圧が上昇する。
【００３４】
また、半導体リレー１１では、発光素子１が消灯状態から点灯状態になると、フォトトランジスタ１２がオン状態になる。よって、インピーダンス回路９では、フォトトランジスタ１２のコレクタ・エミッタ間が短絡されるので、バイポーラトランジスタ１３がオフ状態を維持する。これにより、インピーダンス回路９では、発光素子１が消灯状態から点灯状態になったとき、インピーダンス回路９のインピーダンス値が大きくなる。ここにおいて、インピーダンス回路９では、発光素子１が消灯状態から点灯状態になったとき、インピーダンス回路９のインピーダンス値が大きくなるように、第２抵抗Ｒ２の抵抗値を大きく設定することが好ましい。本実施形態では、第２抵抗Ｒ２の抵抗値を、バイポーラトランジスタ１３のオン抵抗よりも大きく設定している。また、本実施形態では、第２抵抗Ｒ２の抵抗値を、例えば、５０ＭΩに設定してある。
【００３５】
したがって、本実施形態の半導体リレー１１では、発光素子１が消灯状態から点灯状態になったとき、インピーダンス回路９のインピーダンス値が大きくなるので、フォトダイオードアレイ２で発生した光起電力Ｖ1を、デプレッション型ＭＯＳＦＥＴ７のドレイン・ソース間に、効率よく供給することが可能となる。
【００３６】
また、半導体リレー１１では、第１抵抗Ｒ１の両端電圧がデプレッション型ＭＯＳＦＥＴ７の第１閾値電圧以上になると、デプレッション型ＭＯＳＦＥＴ７がオン状態からオフ状態になる。
【００３７】
一方、半導体リレー１１では、発光素子１が点灯状態から消灯状態になると、フォトダイオードアレイ２で発生した光起電力Ｖ1が低下し、第１抵抗Ｒ１の両端電圧が低下する。また、半導体リレー１１では、第１抵抗Ｒ１の両端電圧がデプレッション型ＭＯＳＦＥＴ７の上記第１閾値電圧未満になると、デプレッション型ＭＯＳＦＥＴ７がオフ状態からオン状態になる。これにより、半導体リレー１１では、エンハンスメント型ＭＯＳＦＥＴ４のゲート・ソース間の静電容量に蓄積された電荷を放電することが可能となる。
【００３８】
また、半導体リレー１１では、発光素子１が点灯状態から消灯状態になると、フォトトランジスタ１２がオン状態からオフ状態になり、バイポーラトランジスタ１３がオフ状態からオン状態となる。これにより、インピーダンス回路９では、バイポーラトランジスタ１３のコレクタ・エミッタ間が短絡されるので、このインピーダンス回路９のインピーダンス値が、発光素子１が点灯状態のときのインピーダンス回路９のインピーダンス値よりも小さくなる。
【００３９】
したがって、半導体リレー１１では、発光素子１が点灯状態から消灯状態になると、エンハンスメント型ＭＯＳＦＥＴ４のゲート・ソース間の静電容量に蓄積された電荷を、インピーダンス回路９と第１抵抗Ｒ１の経路で放電するので、第１抵抗Ｒ１に電流が流れる。これにより、半導体リレー１１では、デプレッション型ＭＯＳＦＥＴ７のゲート・ソース間に電圧が印加された状態となる。よって、半導体リレー１１では、デプレッション型ＭＯＳＦＥＴ７のオン抵抗を小さくすることが可能となり、図４に示した従来例の固体リレーにおける出力用ＭＯＳＦＥＴ６３に比べて、エンハンスメント型ＭＯＳＦＥＴ４のゲート・ソース間の静電容量に蓄積された電荷を、より早く放電することが可能となる。しかして、半導体リレー１１では、従来例の固体リレーにおける出力用ＭＯＳＦＥＴ６３に比べて、エンハンスメント型ＭＯＳＦＥＴ４を、より早くターンオフすることが可能となる。言い換えれば、半導体リレー１１では、従来例の固体リレーにおける出力用ＭＯＳＦＥＴ６３に比べて、エンハンスメント型ＭＯＳＦＥＴ４のターンオフ時間の短縮化を図ることが可能となる。
【００４０】
ところで、デプレッション型ＭＯＳＦＥＴ７のオン抵抗は、一般的に、デプレッション型ＭＯＳＦＥＴ７のゲート・ソース間に印加される電圧が大きくなるに従って小さくなる。また、デプレッション型ＭＯＳＦＥＴ７のゲート・ソース間に印加される電圧は、エンハンスメント型ＭＯＳＦＥＴ４のゲート・ソース間電圧を、インピーダンス回路９と第１抵抗Ｒ１で構成された分圧回路により分圧した電圧となる。したがって、半導体リレー１１では、発光素子１が点灯状態から消灯状態になったとき、デプレッション型ＭＯＳＦＥＴ７のゲート・ソース間に印加される電圧を大きくするために、インピーダンス回路９のインピーダンス値を、第１抵抗Ｒ１の抵抗値（本実施形態では、１０ＭΩ）よりも小さく設定することが好ましい。これにより、半導体リレー１１では、発光素子１が点灯状態から消灯状態になると、デプレッション型ＭＯＳＦＥＴ７のゲート・ソース間に印加された電圧が大きくなるので、デプレッション型ＭＯＳＦＥＴ７のオン抵抗を小さくすることが可能となる。よって、半導体リレー１１では、従来例の固体リレーにおける出力用ＭＯＳＦＥＴ６３に比べて、エンハンスメント型ＭＯＳＦＥＴ４のゲート・ソース間の静電容量に蓄積された電荷を、より早く放電することが可能となる。なお、発光素子１が消灯状態のときのインピーダンス回路９のインピーダンス値は、バイポーラトランジスタ１３のオン抵抗により決まる。
【００４１】
以上説明した本実施形態の半導体装置１０は、外部の発光素子１からの光を受光可能なフォトダイオードアレイ２と、フォトダイオードアレイ２と直列に接続された第１抵抗Ｒ１と、エンハンスメント型ＭＯＳＦＥＴ４と、第１のデプレッション型ＭＯＳＦＥＴ７とを備えている。また、半導体装置１０は、フォトダイオードアレイ２により前記光が受光されたときにインピーダンス値が大きくなり、フォトダイオードアレイ２により前記光が受光されないときに前記インピーダンス値が小さくなるように構成されたインピーダンス回路９を備えている。エンハンスメント型ＭＯＳＦＥＴ４は、第１ゲート端子がフォトダイオードアレイ２の第１アノード側、第１ドレイン端子が一対の出力端８ａ，８ｂのうちの一方の出力端８ａ、第１ソース端子が一対の出力端８ａ，８ｂのうちの他方の出力端８ｂとそれぞれ電気的に接続されている。第１のデプレッション型ＭＯＳＦＥＴ７は、第２ドレイン端子がエンハンスメント型ＭＯＳＦＥＴ４の前記第１ゲート端子、第２ソース端子が第１抵抗Ｒ１の一端、第２ゲート端子が第１抵抗Ｒ１の他端とそれぞれ電気的に接続されている。第１抵抗Ｒ１は、前記一端がエンハンスメント型ＭＯＳＦＥＴ４の前記第１ソース端子、前記他端がフォトダイオードアレイ２の第１カソード側とそれぞれ電気的に接続されている。インピーダンス回路９は、第１のデプレッション型ＭＯＳＦＥＴ７の前記第２ゲート端子と、第１のデプレッション型ＭＯＳＦＥＴ７の前記第２ドレイン端子およびフォトダイオードアレイ２の前記第１アノード側の接続点Ｐ１との間の電路上に設けられている。これにより、本実施形態の半導体装置１０では、エンハンスメント型ＭＯＳＦＥＴ４のターンオフ時間の短縮化を図ることが可能となる。
【００４２】
また、本実施形態の半導体装置１０では、インピーダンス回路９が、フォトトランジスタ１２と、フォトトランジスタ１２と直列に接続された第２抵抗Ｒ２と、ｎｐｎ型のバイポーラトランジスタ１３とを有している。すなわち、半導体装置１０では、インピーダンス回路９を半導体素子（具体的には、フォトトランジスタ１２、第２抵抗Ｒ２およびバイポーラトランジスタ１３）で構成しているので、インピーダンス回路９を、例えば、フォトダイオードアレイ２やデプレッション型ＭＯＳＦＥＴ７などと同じチップ上に形成することが可能となり、半導体装置１０の小型化を図ることが可能となる。
【００４３】
また、本実施形態の半導体リレー１１は、発光素子１と、半導体装置１０とを備えている。これにより、本実施形態の半導体リレー１１では、エンハンスメント型ＭＯＳＦＥＴ４のターンオフ時間の短縮化を図ることが可能となる。
【００４４】
（実施形態２）
本実施形態の半導体装置１０は、基本構成が図１に示した実施形態１と同じであり、図３に示すように、インピーダンス回路９の構成が実施形態１と相違する。なお、本実施形態では、実施形態１と同様の構成要素に同一の符号を付して説明を適宜省略する。
【００４５】
インピーダンス回路９は、フォトダイオード１４と、第３抵抗Ｒ３と、第２のデプレッション型ＭＯＳＦＥＴ１５とを有している。なお、本実施形態では、デプレッション型ＭＯＳＦＥＴ１５として、例えば、ｎチャネルのデプレッション型ＭＯＳＦＥＴを用いている。
【００４６】
フォトダイオード１４は、発光素子１と光結合されている。本実施形態では、フォトダイオード１４と発光素子１とを光結合させるために、フォトダイオード１４と発光素子１とを対向して配置させてある。これにより、フォトダイオード１４は、発光素子１からの光を受光することが可能となる。
【００４７】
フォトダイオード１４の第２カソード側は、第３抵抗Ｒ３の一端に接続されている。フォトダイオード１４の第２アノード側は、第３抵抗Ｒ３の他端に接続されている。
【００４８】
第３抵抗Ｒ３の上記一端は、デプレッション型ＭＯＳＦＥＴ１５の第３ゲート端子に接続されている。第３抵抗Ｒ３の上記他端は、デプレッション型ＭＯＳＦＥＴ１５の第３ソース端子に接続されている。
【００４９】
デプレッション型ＭＯＳＦＥＴ１５の第３ドレイン端子は、フォトダイオードアレイ２（図１参照）の第１アノード側に接続されている。また、デプレッション型ＭＯＳＦＥＴ１５の第３ドレイン端子は、エンハンスメント型ＭＯＳＦＥＴ４の第１ゲート端子に接続されている。デプレッション型ＭＯＳＦＥＴ１５の第３ソース端子は、デプレッション型ＭＯＳＦＥＴ７の第２ゲート端子に接続されている。
【００５０】
以下、本実施形態の半導体装置１０を用いた半導体リレー１１の動作について、説明する。なお、実施形態１の半導体リレー１１と同様の動作については、説明を適宜省略する。
【００５１】
半導体リレー１１では、発光素子１が消灯状態から点灯状態になると、フォトダイオード１４に光起電力Ｖ2が発生する。また、半導体リレー１１では、フォトダイオード１４に光起電力Ｖ2が発生すると、この光起電力Ｖ2が第３抵抗Ｒ３の両端間に供給され、第３抵抗Ｒ３の両端電圧が上昇する。また、半導体リレー１１では、第３抵抗Ｒ３の両端電圧がデプレッション型ＭＯＳＦＥＴ１５の第２閾値電圧以上になると、デプレッション型ＭＯＳＦＥＴ１５がオン状態からオフ状態になる。これにより、インピーダンス回路９では、発光素子１が消灯状態から点灯状態になったとき、インピーダンス回路９のインピーダンス値が大きくなる。これにより、半導体リレー１１では、フォトダイオードアレイ２で発生した光起電力Ｖ1を、デプレッション型ＭＯＳＦＥＴ７のドレイン・ソース間に、効率よく供給することが可能となる。
【００５２】
一方、半導体リレー１１では、発光素子１が点灯状態から消灯状態になると、フォトダイオード１４で発生した光起電力Ｖ2が低下し、第３抵抗Ｒ３の両端電圧も低下する。また、半導体リレー１１では、第３抵抗Ｒ３の両端電圧がデプレッション型ＭＯＳＦＥＴ１５の上記第２閾値電圧未満になると、デプレッション型ＭＯＳＦＥＴ１５がオフ状態からオン状態になる。これにより、インピーダンス回路９では、デプレッション型ＭＯＳＦＥＴ１５のドレイン・ソース間が短絡されるので、このインピーダンス回路９のインピーダンス値が、発光素子１が点灯状態のときのインピーダンス回路９のインピーダンス値よりも小さくなる。
【００５３】
したがって、半導体リレー１１では、発光素子１が点灯状態から消灯状態になると、エンハンスメント型ＭＯＳＦＥＴ４のゲート・ソース間の静電容量に蓄積された電荷を、インピーダンス回路９と第１抵抗Ｒ１の経路で放電するので、第１抵抗Ｒ１に電流が流れる。これにより、半導体リレー１１では、デプレッション型ＭＯＳＦＥＴ７のゲート・ソース間に電圧が印加された状態となる。よって、半導体リレー１１では、デプレッション型ＭＯＳＦＥＴ７のオン抵抗を小さくすることが可能となり、図４に示した従来例の固体リレーにおける出力用ＭＯＳＦＥＴ６３に比べて、エンハンスメント型ＭＯＳＦＥＴ４のゲート・ソース間の静電容量に蓄積された電荷を、より早く放電することが可能となる。しかして、半導体リレー１１では、従来例の固体リレーにおける出力用ＭＯＳＦＥＴ６３に比べて、エンハンスメント型ＭＯＳＦＥＴ４を、より早くターンオフすることが可能となる。言い換えれば、半導体リレー１１では、従来例の固体リレーにおける出力用ＭＯＳＦＥＴ６３に比べて、エンハンスメント型ＭＯＳＦＥＴ４のターンオフ時間の短縮化を図ることが可能となる。なお、発光素子１が消灯状態のときのインピーダンス回路９のインピーダンス値は、デプレッション型ＭＯＳＦＥＴ１５のオン抵抗により決まる。
【００５４】
以上説明した本実施形態の半導体装置１０では、インピーダンス回路９が、フォトダイオード１４と、フォトダイオード１４と並列に接続された第３抵抗Ｒ３と、第２のデプレッション型ＭＯＳＦＥＴ１５とを有している。すなわち、半導体装置１０では、インピーダンス回路９を半導体素子（具体的には、フォトダイオード１４、第３抵抗Ｒ３およびデプレッション型ＭＯＳＦＥＴ１５）で構成しているので、インピーダンス回路９を、例えば、フォトダイオードアレイ２やデプレッション型ＭＯＳＦＥＴ７などと同じチップ上に形成することが可能となり、半導体装置１０の小型化を図ることが可能となる。
【００５５】
また、半導体リレー１１では、発光素子１が消灯状態から点灯状態になったとき、インピーダンス回路９のインピーダンス値が、オフ状態であるデプレッション型ＭＯＳＦＥＴ１５のインピーダンス値で決まるので、第３抵抗Ｒ３の抵抗値が無視できる。これにより、本実施形態の半導体リレー１１では、インピーダンス回路９の第３抵抗Ｒ３の抵抗値を、実施形態１におけるインピーダンス回路９の第２抵抗Ｒ２の抵抗値よりも小さく設定することが可能となる。
【００５６】
ところで、本願発明者らは、例えば、実施形態１の半導体装置１０において、インピーダンス回路９、フォトダイオードアレイ２、デプレッション型ＭＯＳＦＥＴ７などを１チップ化する場合、チップの中で、面積として第２抵抗Ｒ２の占める割合が大きいと考えた。
【００５７】
本実施形態の半導体装置１０では、第３抵抗Ｒ３の抵抗値を第２抵抗Ｒ２の抵抗値よりも小さく設定することができるので、例えば、インピーダンス回路９、フォトダイオードアレイ２、デプレッション型ＭＯＳＦＥＴ７などを１チップ化した場合、実施形態１に比べて、チップのサイズを小さくすることが可能となり、半導体装置１０の小型化をさらに図ることが可能となる。
【符号の説明】
【００５８】
１  発光素子
２  フォトダイオードアレイ
４  エンハンスメント型ＭＯＳＦＥＴ
７  第１のデプレッション型ＭＯＳＦＥＴ
８ａ  一方の出力端
８ｂ  他方の出力端
９  インピーダンス回路
１０  半導体装置
１１  半導体リレー
１２  フォトトランジスタ
１３  バイポーラトランジスタ
１４  フォトダイオード
１５  第２のデプレッション型ＭＯＳＦＥＴ
Ｐ１  接続点
Ｒ１  第１抵抗
Ｒ２  第２抵抗
Ｒ３  第３抵抗
【図１】
2015015544.tif 000003
【図２】
2015015544.tif 000004
【図３】
2015015544.tif 000005
【図４】
2015015544.tif 000006