(57)【要約】      （修正有）【課題】ゲート電極の直下にP型窒化物半導体層を有するデバイス特性の劣化を抑制する電界効果型半導体素子及びその製造方法を提供する。【解決手段】半導体層４の上に、ｐ型決定不純物を含有する第３の半導体層からなり、ｐ型半導体となる領域の第１の部分５ａと、ｐ型決定不純物を含有する半導体からなり、第１の部分５ａよりも結晶性が低下している第２の部分５ｂと、第３の半導体層の第１の部分５ａの上に形成されたゲート電極１１を有する。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１の化合物半導体からなる第１の半導体層と、該第１の半導体層の上に、該第１の化合物半導体と異なる格子定数を有し、第２の化合物半導体からなる第２の半導体層と、前記第１の半導体層の前記第２の半導体層側に生じている２次元キャリアガス層と前記第２の半導体層の上に、ｐ型決定不純物を含有する第３の半導体からなり、ｐ型半導体となる領域の第１の部分と、ｐ型決定不純物を含有する第３の半導体からなり、前記第１の部分よりも結晶性が低下している第２の部分と、前記第３の半導体層の第１の部分の上に形成されたゲート電極と、を有する電界効果型半導体素子。
【請求項２】
前記第３の半導体層の第２の部分は前記第３の半導体層の第１の部分に比べて高抵抗であることを特徴とする請求項１の電界効果型半導体素子。
【請求項３】
前記第３の半導体層の第２の部分は、還移金属又は軽元素を含有することを特徴とする請求項１又は２の電界効果型半導体素子。
【請求項４】
前記第１の半導体層の上に前記２次元キャリアガス層と電気的に接続するドレイン電極と、前記第１の半導体層の上に前記２次元キャリアガス層と電気的に接続するソース電極と、を有し、前記第３の半導体層の第２の部分は前記ドレイン電極とゲート電極間、及び前記ソース電極とゲート電極間に配置されており、前記第３の半導体層は窒化物半導体から成ることを特徴とする請求項１又は２又は３の電界効果型半導体素子。
【請求項５】
前記第３の半導体層の第２の部分の上にゲート電極と電気的に接続されたフィールドプレート電極が配置されていることを特徴とする請求項１〜４何れか１項に記載の電界効果型半導体素子。
【請求項６】
前記第３の半導体層の第２の部分と前記第２の半導体層との間に、ｐ型の特性を打ち消す不純物が第２の部分と第１の部分との間である、前記第３の半導体層の第３の部分が配置されていることを特徴とする請求項１〜５何れか１項に記載の電界効果型半導体素子。
【請求項７】
第１の化合物半導体からなる第１の半導体層の上に、前記第１の化合物半導体と異なる格子定数を有し、第２の化合物半導体で構成される第２の半導体層を形成し、前記第１の半導体層の前記第２の半導体層側に生じている２次元キャリアガス層を生じさせる工程と、前記第２の半導体層の上に活性化したｐ型不純物を含有するｐ型半導体からなる第３の半導体層を形成する工程と、前記第３の半導体層の上にゲート電極を形成する工程と、前記ゲート電極が設けられていない又はその予定が無い前記第３の半導体層の結晶性を低下した前記第３の半導体層の第２の部分を形成して、前記第３の半導体層の第２の部分の直下の前記第１の半導体層の前記第２の半導体層側に電流通路となりえる２次元キャリアガス層を生じさせる工程と、当該ゲート電極を間に配置するように、前記２次元キャリアガス層と電気的に接続されたドレイン電極とソース電極を形成する工程と、を有する電界効果型半導体素子の製造方法。
【請求項８】
前記第３の層の第２の部分は、窒素、鉄、ヘリウムから選択された１つをイオン注入することで形成することを特徴とする請求項７の電界効果型半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型半導体素子即ちＨＥＭＴ( High Electron Mobility Transistor)とその製造方法に関する。
【背景技術】
【０００２】
電界効果型半導体素子（High Electron Mobility Transistor、以下、ＨＥＭＴと記載）において、バンドギャップの異なる異種の半導体材料を接合することにより、その界面に２次元電子ガス層（２ＤＥＧ層）を含む２次元キャリアガス層を、活性化した不純物がドーピングされていない電子走行層に発生させることができる。これにより、不純物に衝突せずに電子が移動するため、電子の移動速度が高速となり、スイッチング速度及び感度を向上させることができる。なお、ＨＥＭＴはその構造からヘテロ接合電界効果トランジスタ（ＨＦＥＴ）ともいう。また、ＧａＮ，ＩｎＧａＮ，ＡｌＩｎＧａＮ等の窒化ガリウム系化合物半導体材料は、ＧａＡｓ系の材料に比較してバンドギャップエネルギーが大きいため、この材料を用いた電子デバイスは耐圧性・効率等で優れている。
【０００３】
例えば、ＡｌＧａＮ／ＧａＮのヘテロ構造を形成すると、バリア層として機能するＡｌＧａＮ層とチャネル層として機能するＧａＮ層との間に発生する格子ひずみによるピエゾ分極と自発分極との相乗効果により、２次元電子ガス層が生じ、電子の移動度は非常に高くなる。これより、シリコン（Ｓi）材料の限界を大きく上回る低オン抵抗が実現されている。しかし、このようなＨＥＭＴの閾値が負側であり、ノーマリーオン型の半導体素子である。したがって、高出力を用途とする電源デバイスなどにこのようなＨＥＭＴを使用することは難しい。この解決法の１つとして、下記特許文献のように、ゲート電極とバリア層との間にP型の窒化物半導体を設けて、ゲート電極の直下の２次元電子ガス層の濃度を減少させ、ノーマリーオフ型の半導体素子を実現する方法が公知である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１９３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に示されるような半導体素子においては、ゲート電極と窒化ガリウム系化合物半導体材料との間のP型窒化物半導体層は、一般的にバリア層と同様にＭＯＣＶＤ法等によって形成される。ＭＯＣＶＤ法等でバリア層を形成すると、バリア層の上面全体にP型窒化物半導体層が形成されてしまうため、ゲート電極直下又は／且つゲート電極直下近傍などの２次元電子ガスを生じさせないためにP型窒化物半導体層を必要とする領域以外を、例えばドライエッチングなどで除去する必要がある。ドライエッチングでP型窒化物半導体層を除去する方法では、P型窒化物半導体層を残存しないように設計値よりも過剰にドライエッチングを行うと、P型窒化物半導体層直下の層まで過剰なドライエッチングによるダメージが生じたり、P型窒化物半導体層直下の２次元電子ガスを発生させるバリア層を必要以上に削ってしまうことになり、結果的にデバイス特性の劣化を招く問題がある。
【０００６】
そこで本発明は、ゲート電極の直下にP型窒化物半導体層を有するデバイス特性の劣化を抑制する電界効果型半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様の電界効果型半導体素子によれば、第１の化合物半導体からなる第１の半導体層と、該第１の半導体層の上に、該第１の化合物半導体と異なる格子定数を有し、第２の化合物半導体からなる第２の半導体層と、前記第１の半導体層の前記第２の半導体層側に生じている２次元キャリアガス層と前記第２の半導体層の上に、ｐ型決定不純物を含有する第３の半導体からなり、ｐ型半導体となる領域の第１の部分と、ｐ型決定不純物を含有する第３の半導体からなり、前記第１の部分よりも結晶性が低下している第２の部分と、前記第３の半導体層の第１の部分の上に形成されたゲート電極と、を有する。
また、本発明の一態様の電界効果型半導体素子の製造方法によれば、第１の化合物半導体からなる第１の半導体層の上に、前記第１の化合物半導体と異なる格子定数を有し、第２の化合物半導体で構成される第２の半導体層を形成し、前記第１の半導体層の前記第２の半導体層側に生じている２次元キャリアガス層を生じさせる工程と、前記第２の半導体層の上に活性化したｐ型不純物を含有するｐ型半導体からなる第３の半導体層を形成する工程と、前記第３の半導体層の上にゲート電極を形成する工程と、前記ゲート電極が設けられていない又はその予定が無い前記第３の半導体層の結晶性を低下した前記第３の半導体層の第２の部分を形成し、前記第３の半導体層の第２の部分の直下の前記第１の半導体層の前記第２の半導体層側に電流通路となりえる２次元キャリアガス層を生じさせる工程と、当該ゲート電極を間に配置するように、前記２次元キャリアガス層と電気的に接続されたドレイン電極とソース電極を形成する工程と、を有する。
【発明の効果】
【０００８】
本発明によれば、ゲート電極の直下にP型窒化物半導体層を有するデバイス特性の劣化を抑制する電界効果型半導体素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に従う電界効果型半導体素子（ＨＥＭＴ）の製造工程の一部を示す図である。
【図２】本発明の実施例１に従う電界効果型半導体素子（ＨＥＭＴ）の製造工程の一部を示す図である。
【図３】本発明の実施例１に従う電界効果型半導体素子（ＨＥＭＴ）の製造工程の一部を示す図である。
【図４】本発明の実施例１に従う電界効果型半導体素子（ＨＥＭＴ）の製造工程の一部を示す図である。
【図５】本発明の実施例１に従う電界効果型半導体素子（ＨＥＭＴ）の製造工程の一部を示す図である。
【図６】本発明の実施例１に従う電界効果型半導体素子（ＨＥＭＴ）の断面図である。
【図７】本発明の第２の実施例に従う電界効果型半導体素子（ＨＥＭＴ）の断面図である。
【図８】本発明の第３の実施例に従う電界効果型半導体素子（ＨＥＭＴ）の断面図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各領域の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
（第１の実施例）
図１から図５に本発明の実施例１に従う電界効果型半導体素子（ＨＥＭＴ）の製造工程順が示されており、図６に本発明の実施例１に従う電界効果型半導体素子（ＨＥＭＴ）の断面構造が示されている。この実施例１に従う電界効果型半導体素子は典型的な従来のＨＥＭＴと異なる構造を有するが、基本構成は従来のＨＥＭＴと同一であるので、ＨＥＭＴと呼ぶことにする。
【００１２】
実施例１に従うＨＥＭＴを製造する時には、先ず図１に示す基板１を用意する。基板１は、一方の主面１ａとこれに対向する他方の主面１ｂとを有し、半導体材料をエピタキシャル成長させるための成長基板の機能と、これ等を機械的に支持するための支持基板の機能とを有する。本実施例では、コストの低減を図るために基板１がシリコンで形成されている。しかし、基板１をシリコン以外のシリコンカーバイト（ＳｉＣ）、ＧａＮ等の半導体、又はサファイア、セラミック等の絶縁体で形成することもできる。また、基板１に導電型決定不純物を添加して導電性を有する半導体基板とすることができる。
【００１３】
次に、基板１の一方の主面１ａ上に周知のＭＯＣＶＤ法等のエピタキシャル成長法でバッファ層２を形成する。図１では、図示を簡略化するためにバッファ層２が１つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層２は、ＡｌＮ（窒化アルミニウム）から成る第１のサブレイヤ−（第１の副層）とＧａＮ（窒化ガリウム）から成る第２のサブレイヤー（第２の副層）とが交互に積層された多層構造バッファである。このバッファ層２はＨＥＭＴの動作に直接に関係していないので、これを省くこともできる。また、バッファ層２の半導体材料をＡｌＮ、ＧａＮ以外の３−５族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。
【００１４】
次に、バッファ層２の上に周知のＭＯＣＶＤ法で第１の半導体材料をエピタキシャル成長させて第１の半導体層としての電子走行層（チャネル層）３を例えば１〜５μｍの厚さに形成する。第１の半導体材料は、少なくともＧａとＮとを含む第１の窒化物半導体であることが望ましい。また、第１の窒化物半導体は、ＡｌxＩｎyＧａ1-x-yＮ，ここで、xは０≦x＜１を満足する数値、yは０≦y＜１を満足する数値、x＋yは零又は１よりも小さい値、で示すことができる窒化物半導体であることが望ましい。本実施例の電子走行層３は、アンドープＧａＮ（窒化ガリウム）から成る。なお、電子走行層３をＭＯＣＶＤ法以外のエピタキシャル成長方法で形成することもできる。
【００１５】
次に、電子走行層３の上に周知のＭＯＣＶＤ法で第２の半導体材料をエピタキシャル成長させて第２の半導体層としての電子供給層（バリア層）４を図１に示すように得る。電子走行層３の上に周知のＭＯＣＶＤ法で第２の半導体材料を成長させると、電子走行層３の主面上には比較的結晶性が良く且つ連続的に即ち格子整合状態に成長した第２の半導体層としての電子供給層４が得られる。第２の半導体材料から成る電子供給層４は、第１の半導体材料から成る電子走行層３よりも大きいバンドギャプを有し且つ電子走行層３よりも小さい格子定数を有する。従って、電子供給層４は自発分極する他にピエゾ分極も生じ、これ等の分極に基づく電界で電子走行層３の上面近傍に沿って、図１において点線で示す２次元キャリアガス層（又は２次元電子ガス層）８が生じる。
【００１６】
電子供給層４は電子走行層３を形成している第１の半導体材料よりも大きいバンドギャプを有し且つ第１の半導体材料よりも小さい格子定数を有する第２の半導体材料の成長工程で形成される。第２の半導体材料は、少なくともＡｌとＧａとＮとを含む第２の窒化物半導体材料であることが望ましい。即ち、第２の半導体材料は、ＡｌaＧａ1-aＮ， ここで、ａは０＜ａ＜１を満足し且つ前記第１の窒化物半導体材料を示す式におけるｘよりも大きい値であり、好ましくは０．２〜０．４、より好ましくは０．３で示される窒化物半導体、又はＡｌaＩｎbＧａ1-a-bＮ，ここで、ａは０＜ａ＜１を満足し且つ前記第１の窒化物半導体材料を示す式におけるｘよりも大きい数値、ｂは０≦ｂ＜１を満足する数値、ａ＋ｂは零よりも大きく且つ１よりも小さい値、で示される窒化物半導体、又はＩｎbＧａ1-bＮ、ここで、ｂは０＜ｂ＜１を満足する数値、で示される窒化物半導体であることが望ましい。本実施例では第２の窒化物半導体材料としてＡｌ0.3Ｇａ0.7Ｎが使用されている。なお、電子供給層４を、アンドープの第２の窒化物半導体材料の成長で形成する代りに、ｎ型（第１導電型）の不純物を添加した第２の窒化物半導体、又は別の窒化物半導体、又は別の化合物半導体の成長で形成することもできる。
【００１７】
次に、図２に示すように、電子供給層４の上に周知のＭＯＣＶＤ法で第３の半導体材料をエピタキシャル成長させて第３の半導体層５として例えば１００〜２００ｎｍの厚さに形成する。この時、第３の半導体層５はｐ型決定不純物が活性化した状態で存在しており、ｐ型半導体としての特性を示し、電子走行層３の上面近傍に沿って生じていた２次元キャリアガス層（又は２次元電子ガス層）８が消滅か、又は電流通路となり得る電子濃度を有するチャネルが生じない。第３の半導体材料は、少なくともＧａとＮとを含む窒化物半導体であることが望ましい。なお、第３の半導体層５へドープしたＭｇのドーパント量は１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３程度であるが、第３の半導体層５の厚みやドーパント量は第３の半導体層５のｐ型不純物の活性化状態や結晶性等にも依存するので、この限りでは無い。また、第３の半導体材料は、ＡｌαＩｎβＧａ1-α-βＮ，ここで、ａは０≦α≦１を満足する数値、ｂは０≦β≦１を満足する数値、α＋βは零又は１よりも小さい値、で示すことができる窒化物半導体であることが望ましい。本実施例の第３の半導体層５は、Ｐ型不純物としてマグネシウム（Ｍｇ）を含有するＰ型ＧａＮ（窒化ガリウム）又はＡｌaＧａ1-aＮから成る。なお、第３の半導体層５をＭＯＣＶＤ法以外のエピタキシャル成長方法で形成することもできる。
【００１８】
次に、図３で示すように第３の半導体層５の主面５１の全面に例えばチタン（Ｔｉ）を所望の厚み（例えば２５ｎｍ）に蒸着し、続いてアルミニウム（Ａｌ）を所望の厚み（例えば５００ｎｍ）に蒸着し、その後フォトリソグラフイ技術で第３の半導体層５の第１の部分５ａの少なくとも一部を残すように所望のパターンにすることによってゲート電極１１が形成される。
【００１９】
次に、図４に示すように、ゲート電極１１をマスクにして、第３の半導体層５の上方から、第３の半導体層５のｐ型の特性を打ち消す不純物、例えば窒素（N）、鉄（Fe）等の還移金属、又はヘリウム（He）や水素（陽子）等の軽元素を注入して、ｐ型の特性を打ち消す程度の結晶性の低下を生じさせる。ここで、好ましくは、鉄（Fe）、又はヘリウム（He）等を窒化物半導体に含有させると、窒化物半導体は高抵抗化する。よって上記注入すると、ゲート電極１１直下の第３の半導体層５の第１の部分５ａと、半導体層５の第１の部分５ａよりも高抵抗で、比較的結晶性が劣化したゲート電極１１の周囲の第２の部分５ｂが得られるので、好ましい。図３で消滅した２次元キャリアガス層８が復活する程度まで第２の部分５ｂの結晶性を劣化させる。一方、第３の半導体層５の第１の部分５ａは上記注入による結晶性の劣化が生じておらず、２次元キャリアガス層８は電流通路となる程度まで復活していないか又は消滅している。なお、図４の工程と図３の工程を逆としても良い。この場合、ゲート電極１１をマスクとする代わりにレジスト等をマスクとして使用し、イオン注入を行われる。
【００２０】
次に、図５に示すように、第３の半導体層５の第２の部分５ｂの所定の領域をウェットエッチング又はドライエッチング法にて取り除き、ソース電極９、ドレイン電極１０が形成されている。ソース電極９、ドレイン電極１０は電子供給層４を貫通して電子走行層３に達し、２次元キャリアガス層８と電気的に結合されている。ソース電極９、ドレイン電極１０は、例えばチタン（Ｔｉ）を所望の厚み（例えば２５ｎｍ）に蒸着し、続いてアルミニウム（Ａｌ）を所望の厚み（例えば５００ｎｍ）に蒸着し、その後フォトリソグラフイ技術で所望のパターンにすることによってそれぞれ形成されている。この実施例のソース電極９及びドレイン電極１０は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体でそれぞれ形成されているが、これ以外の低抵抗性接触（オーミック接触）可能な金属で形成することもできる。チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体でそれぞれ形成されているが、これ以外の低抵抗性接触（オーミック接触）可能な金属で形成することもできる。また、ソース電極９及びドレイン電極１０は２次元キャリアガス層８との間に極めて薄い電子供給層４を介して２ＤＥＧ層８に電気的に結合されても良い。
【００２１】
図６に示すＨＥＭＴのゲート電極１１に電圧が印加されていない時（ノーマリ状態）には、電子走行層３のゲート電極１１直下に沿った領域に２次元キャリアガス層８が生じないか、又は電流通路となり得る電子濃度を有するチャネルが生じない。これにより、２次元キャリアガス層８はゲート電極１１の下で分断される。従って、たとえドレイン電極１０の電位がソース電極９の電位よりも高くても、ソース電極９とドレイン電極１０との間に電流が流れず、ソース電極９とドレイン電極１０との間は電気的にオフ状態に保たれ、ＨＥＭＴはノーマリオフ特性を示す。
【００２２】
ゲート電極１１とソース電極９との間に所定の閾値よりも高い電圧を印加すると、電子走行層３におけるゲート電極１１に対向している部分にチャネルが生じ、ソース電極９とドレイン電極１０との間がオン状態になる。従って、ドレイン電極１０の電位をソース電極９の電位よりも高くし、且つゲート電極１１に閾値よりも高い電圧を印加すると、電子がソース電極９、２次元キャリアガス層８、及びドレイン電極１０の経路で流れる。
【００２３】
図１〜図５の実施例１のＨＥＭＴの製造方法及び図６の実施例１のＨＥＭＴは次の効果を有する。
（１）第３の半導体層５の第１の部分５ａは、Ｐ型の不純物が活性状態で存在する半導体の部分であり、ゲート電極１１の下の部分に２次元キャリアガス層８が生じていない。一方、第３の半導体層５の第２の部分５ｂは、第１の部分５ａと比較して結晶性が低下したＰ型特性を打ち消された半導体層であり、第３の半導体層５の第２の部分５ｂ直下の電子走行層３におけるゲート電極１１の下の部分に電流通路となり得る２次元キャリア層８が生じている。従って、デバイス特性の良いノーマリオフを有するＨＥＭＴを提供することができる。
（２）実施例１ではイオン注入法を用いて第３の半導体層５の第２の部分５ｂを形成するので、ドライエッチングにて第３の半導体層５の第２の部分５ｂを除去する方法に比べて、制御が容易であり、第３の半導体層５の第２の部分５ｂ直下の半導体層まで過剰なドライエッチングによるダメージが生じ、第３の半導体層５の第２の部分５ｂ直下の２次元電子キャリアガス層８を発生させる電子供給層４等を必要以上に削ってしまうことが抑制され、結果的にオン抵抗等のデバイス特性や製造ばらつきを改善することができる。
（３）第３の半導体層５の第２の部分５ｂに第３の半導体層５を高抵抗化させる原子を注入することにより、第３の半導体層５の第１の部分５ａよりも高い抵抗率を有するので、ゲートリーク電流の低減を図ることができる。特に第３の半導体層５の第２の部分５ｂをゲート電極１１とドレイン電極１０との間に形成しているので、ドレイン・ゲート間のゲートリーク電流の低減を図ることができる。また、第３の半導体層５の第２の部分５ｂを削らないので、電界効果型半導体素子の上面に凹凸が形成される点が抑制され、後工程のマスク工程などのプロセスを行い易い。
【００２４】
（第２の実施例）
次に、図７に示す第２の実施例に従うＨＥＭＴを説明する。但し、図７及び後述する図８において図６と実質的に同一の部分には同一の参照符号を付してその説明を省略する。図７の実施例２のＨＥＭＴは、第３の半導体層５の第２の部分５b上であって、ゲート電極１１−ドレイン電極１０間のドレイン電極１０側に絶縁膜３０を付加し、絶縁膜３０が形成されていない第３の半導体層５の第２の部分５b上から絶縁膜３０上に至るゲートフィールドプレート２０を付加し、この他は図６と同一としたものである。第３の半導体層５の第２の部分５bは第３の半導体層５の第１の部分５ａよりも高い抵抗率を有する。第３の半導体層５の第２の部分５b上にゲート電極１１を延長したゲートフィールドプレート２０とすることで、ゲートフィールドプレート２０と電子供給層４又はドレイン電極１０との間を流れるゲートリーク電流の低減を図ることができ、ゲート・ドレイン間のリーク電流を低減することができる。この実施例では絶縁膜３０が、シリコン酸化物（ＳｉＯ2）から成る絶縁物で形成されている。しかし、絶縁膜３０を、ＳｉＯx（ｘは１〜２の数値）で示されるシリコン酸化物、又はＳｉ3Ｎ4、ＳｉＮx（ここで、ｘはＳｉに対するＮの割合を示す任意の数値）、ＳｉＮ及びＳｉ2Ｎ3等のシリコン窒化物（絶縁物）、又はＡｌＯｘ（ｘはＯの割合を示す任意の数値）等のアルミニウム酸化物（絶縁物）、又は低温のエピタキシャル成長過程で形成された多結晶ＡｌＮ（窒化物半導体）で形成することもできる。なお、ゲートフィールドプレート２０は絶縁膜３０上に形成されておらず、絶縁膜３０が形成されていないゲート電極１１側の第３の半導体層５の第２の部分５b上のみに形成されていても良い。
【００２５】
（第３の実施例）
次に、図８に示す第３の実施例に従うＨＥＭＴを説明する。図８の第３の実施例のＨＥＭＴは、第３の半導体層５の第２の部分５bと電子供給層４との間の領域に、第３の半導体層５の第２の部分５bよりも比較的ｐ型の特性を打ち消す不純物が高く第３の半導体層５の第２の部分５ａよりも比較的ｐ型の特性を打ち消す不純物が低い第３の半導体層５の第３の部分５ｃを付加したものあり、この他は図６と同一としたものである。第３の半導体層５の第３の部分５ｃはＰ型のキャップ層として機能し、電流コラプスを低減する効果を有する。ここで、第３の部分５ｃは第３の半導体層５の第２の部分５bに向かうにつれてｐ型の特性を打ち消す不純物、例えば窒素（N）、鉄（Fe）、又はヘリウム（He）等の濃度が高くなる勾配を有していても良い。また、第２の実施例のように、第３の半導体層５の第３の部分５ｃ上であって、ゲート電極１１−ドレイン電極１０間のドレイン電極１０側に絶縁膜３０を付加し、絶縁膜３０が形成されていない第３の半導体層５の第３の部分５b１上から絶縁膜３０上に至るゲートフィールドプレート２０を付加しても良い。
【００２６】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００２７】
１・・・・基板
２・・・・バッファ層
３・・・・電子走行層
４・・・・電子供給層
５・・・・第３の半導体層
５ａ・・・第１の部分
５ｂ・・・第２の部分
５ｃ・・・第３の部分
８・・・・２次元キャリアガス層
９・・・・ソース電極
１０・・・ドレイン電極
１１・・・ゲート電極
２０・・・ゲートフィールドプレート
３０・・・絶縁膜
【図１】
2015126034.tif 000003
【図２】
2015126034.tif 000004
【図３】
2015126034.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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