(57)【要約】【課題】アナログ・デジタル変換の高速化及び高精度化を図ることが可能な半導体集積回路を提供する。【解決手段】半導体集積回路は、入力アナログ信号が入力され、前記入力アナログ信号をアナログ／デジタル変換した第１のデジタル信号を出力する第１の変換回路を備える。半導体集積回路は、前記第１の変換回路により前記第１のデジタル信号をデジタル／アナログ変換した基準アナログ信号と、前記入力アナログ信号とが入力され、前記基準アナログ信号と前記入力アナログ信号との差に応じた増幅信号を出力するアンプ回路と、を備える。半導体集積回路は、前記増幅信号をアナログ／デジタル変換した第２のデジタル信号を出力する第２の変換回路を備える。半導体集積回路は、前記第１のデジタル信号と前記第２のデジタル信号とを演算した出力信号を出力する出力回路を備える。【選択図】図１
2015109543.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号が入力され、前記入力アナログ信号をアナログ／デジタル変換した第１のデジタル信号を出力する第１の変換回路と、
前記第１の変換回路により前記第１のデジタル信号をデジタル／アナログ変換した基準アナログ信号と、前記入力アナログ信号とが入力され、前記基準アナログ信号と前記入力アナログ信号との差に応じた増幅信号を出力するアンプ回路と、
前記増幅信号をアナログ／デジタル変換した第２のデジタル信号を出力する第２の変換回路と、
前記第１のデジタル信号と前記第２のデジタル信号とを演算した出力信号を出力する出力回路と、を備える
ことを特徴とする半導体集積回路。
【請求項２】
前記第１の変換回路は、
前記第１のデジタル信号をデジタル／アナログ変換して前記基準アナログ信号を出力するデジタル／アナログ変換回路と、
前記入力アナログ信号と前記基準アナログ信号とが入力され、前記入力アナログ信号と前記基準アナログ信号との大小関係に応じた比較結果信号を出力するコンパレータと、
前記入力アナログ信号が前記基準アナログ信号以上になったことによる前記比較結果信号の論理の変化を、カウントし、得られたカウント値に基づいて前記第１のデジタル信号を出力するカウンタと、を備える
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１のデジタル信号のデジタル値は、前記カウント値に対応することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記出力回路は、
前記デジタル／アナログ変換回路がデジタル／アナログ変換を開始してから第１の変換期間が経過した時の第１のデジタル信号のデジタル値と、前記第１の変換期間を経過してから第２の変換期間が経過した時の第２のデジタル信号のデジタル値と、を演算する
ことを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記第１の変換期間および前記第２の変換期間は、予め設定されていることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記第１の変換期間は、前記デジタル／アナログ変換回路の分解能の限界値に達するタイミングで終了するように設定されている
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記出力回路は、前記第１のデジタル信号により規定されるデジタル値が前記出力信号の上位ビットを構成し、且つ、前記第２のデジタル信号により規定されるデジタル値が前記出力信号の下位ビットを構成するように、前記演算を実行する
ことを特徴とする請求項１ないし６のいずれか一項に記載の半導体集積回路。
【請求項８】
前記アンプ回路は、
前記基準アナログ信号と前記入力アナログ信号との差を演算し、この演算結果に応じた演算信号を出力する演算部と、
前記演算信号を増幅して得られた信号を前記増幅信号として出力するアンプ部と、を有する
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項９】
入射された光の受光量に応じた入力アナログ信号を信号端子から出力する受光セルと、
前記入力アナログ信号が入力され、前記入力アナログ信号をアナログ／デジタル変換した第１のデジタル信号を出力する第１の変換回路と、
前記第１の変換回路により前記第１のデジタル信号をデジタル／アナログ変換した基準アナログ信号と、前記入力アナログ信号とが入力され、前記基準アナログ信号と前記入力アナログ信号との差に応じた増幅信号を出力するアンプ回路と、
前記増幅信号をアナログ／デジタル変換した第２のデジタル信号を出力する第２の変換回路と、
前記第１のデジタル信号と前記第２のデジタル信号とを演算した出力信号を出力する出力回路と、を備える
ことを特徴とするイメージセンサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路およびイメージセンサ回路に関する。
【背景技術】
【０００２】
近年、イメージセンサ回路の画素数の増大に伴って、画素から出力されるセンサ信号の時定数が非常に大きくなっている。
【０００３】
そして、高フレームレート化や、高精度化の要求に伴い、イメージセンサ回路のＡＤＣに対する要求はますます厳しくなっている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Shaker, Mohamed O. , “A 6-bit 130-MS/s low-power tracking ADC in 90 nm CMOS”, Circuits and Systems (MWSCAS), 2010 53rd IEEE International Midwest Symposium on
【発明の概要】
【発明が解決しようとする課題】
【０００５】
アナログ・デジタル変換の高速化及び高精度化を図ることが可能な半導体集積回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体集積回路は、入力アナログ信号が入力され、前記入力アナログ信号をアナログ／デジタル変換した第１のデジタル信号を出力する第１の変換回路を備える。半導体集積回路は、前記第１の変換回路により前記第１のデジタル信号をデジタル／アナログ変換した基準アナログ信号と、前記入力アナログ信号とが入力され、前記基準アナログ信号と前記入力アナログ信号との差に応じた増幅信号を出力するアンプ回路と、を備える。半導体集積回路は、前記増幅信号をアナログ／デジタル変換した第２のデジタル信号を出力する第２の変換回路を備える。半導体集積回路は、前記第１のデジタル信号と前記第２のデジタル信号とを演算した出力信号を出力する出力回路を備える。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態に係るイメージセンサ回路１０００の構成の一例を示すブロック図である。
【図２】図２は、画素（受光セル）数が少ない場合と多い場合におけるセトリング時間の一例を示す入力アナログ信号の波形図である。
【図３】図３は、セトリング時間の経過後にアナログ／デジタル変換を実行する従来例の入力アナログ信号の波形図である。
【図４】図４は、セトリング時間において並行して第１のアナログ／デジタル変換を実行し、セトリング期間の経過後に第２のアナログ／デジタル変換を実行する第１の実施形態の入力アナログ信号の一例を示す図である。
【発明を実施するための形態】
【０００８】
以下、実施例について図面に基づいて説明する。
【第１の実施形態】
【０００９】
図１は、第１の実施形態に係るイメージセンサ回路１０００の構成の一例を示すブロック図である。
【００１０】
図１に示すように、イメージセンサ回路１０００は、受光セルＣｅと、第１の変換回路Ｃ１と、第２の変換回路Ｃ２と、アンプ回路ＡＭＰと、出力回路ＭＵＸと、を備える。
【００１１】
なお、第１の変換回路Ｃ１と、第２の変換回路Ｃ２と、アンプ回路ＡＭＰと、出力回路ＭＵＸとは、半導体集積回路１００を構成する。
【００１２】
受光セルＣｅは、入射された光の受光量に応じた入力アナログ信号Ａｉｎを信号端子ＴＳから出力する。
【００１３】
この受光セルＣｅは、例えば、図１に示すように、受光回路ＰＣと、第１のＭＯＳトランジスタＭ１と、第２のＭＯＳトランジスタＭ２と、電流源Ｉｓとを含む。
【００１４】
また、第１のＭＯＳトランジスタＭ１は、電源ＶＤＤと信号端子ＴＳとの間に接続され且つゲートにアドレス信号Ａｄｄが供給されるようになっている。
【００１５】
この第１のＭＯＳトランジスタＭ１は、アドレス信号Ａｄｄによりアドレス指定される（アドレス信号Ａｄｄが“Ｈｉｇｈ”レベルになる）とオンする。
【００１６】
一方、第１のＭＯＳトランジスタＭ１は、アドレス信号Ａｄｄによりアドレス指定されていない場合（アドレス信号Ａｄｄが“Ｌｏｗ”レベルになる）、オフしている。
【００１７】
第２のＭＯＳトランジスタＭ２は、電源ＶＤＤと信号端子ＴＳとの間で第１のＭＯＳトランジスタＭ１と直列に接続され且つ受光に応じた電圧Ｖｐがゲートに供給されるようになっている。
【００１８】
なお、第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２は、例えば、図１に示すように、ｎＭＯＳトランジスタである。
【００１９】
また、電流源Ｉｓは、信号端子ＴＳと接地ＶＳＳとの間に接続され且つ定電流Ｉｂを出力するようになっている。
【００２０】
そして、受光回路ＰＣは、光を受光し且つこの受光に応じた電圧（画素信号）Ｖｐを第２のＭＯＳトランジスタＭ２のゲートに出力するようになっている。
【００２１】
この受光回路ＰＣは、例えば、図１に示すように、第１のリセットｎＭＯＳトランジスタＭｘと、第２のリセットｎＭＯＳトランジスタＭｙと、フォトダイオードＰＤと、を含む。
【００２２】
第１のリセットｎＭＯＳトランジスタＭｘは、電源ＶＤＤにドレインが接続され、第２のＭＯＳトランジスタＭ２のゲートにソースが接続されている。この第１のリセットｎＭＯＳトランジスタＭｘのゲートには、所定の電圧が印加されている。
【００２３】
第２のリセットｎＭＯＳトランジスタＭｙは、第２のＭＯＳトランジスタＭ２のゲートにドレインが接続されている。この第２のリセットｎＭＯＳトランジスタＭｙのゲートには、所定の電圧が印加されている。
【００２４】
フォトダイオードＰＤは、第２のリセットｎＭＯＳトランジスタＭｙのソースにカソードが接続され、接地ＶＳＳにアノードが接続されている。
【００２５】
そして、例えば、第１のリセットｎＭＯＳトランジスタＭｘがオンし、且つ、第２のリセットｎＭＯＳトランジスタＭｙがオフすることにより、電圧Ｖｐの値がリセットされる（電圧Ｖｐの値が電源電圧になる）。
【００２６】
一方、第１のリセットｎＭＯＳトランジスタＭｘがオフし、且つ、第２のリセットｎＭＯＳトランジスタＭｙがオンすることにより、電圧Ｖｐの値が受光に応じた値になる。
【００２７】
ここで、例えば、アドレス信号Ａｄｄを“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルにする。これにより、受光セルＣｅの第１のＭＯＳトランジスタＭ１がオンする。
【００２８】
これにより、受光に応じた電圧Ｖｐに応じて信号端子ＴＳの入力アナログ信号Ａｉｎが変化する。  また、第１の変換回路Ｃ１は、入力アナログ信号Ａｉｎが入力され、この入力アナログ信号Ａｉｎをアナログ／デジタル変換した第１のデジタル信号Ｄｍを出力する。この第１の変換回路Ｃ１は、セトリング時間中に、ｍビットのアナログ／デジタル変換を実行する。
【００２９】
この第１の変換回路Ｃ１は、例えば、図１に示すように、デジタル／アナログ変換回路ＤＡＣと、コンパレータＣＭＰと、カウンタＣｏと、を備える。
【００３０】
デジタル／アナログ変換回路ＤＡＣは、第１のデジタル信号Ｄｍをデジタル／アナログ変換して基準アナログ信号Ａｒを出力する。
【００３１】
コンパレータＣＭＰは、入力アナログ信号Ａｉｎと基準アナログ信号Ａｒとが入力され、入力アナログ信号Ａｉｎと基準アナログ信号Ａｒとの大小関係に応じた比較結果信号Ｃｘを出力する。
【００３２】
カウンタＣｏは、入力アナログ信号Ａｉｎが基準アナログ信号Ａｒ以上になったことによる比較結果信号Ｃｘの論理の変化を、カウントし、得られたカウント値に基づいて第１のデジタル信号Ｄｍを出力する。
【００３３】
なお、第１のデジタル信号Ｄｍのデジタル値は、例えば、カウンタＣｏのカウント値に対応する。
【００３４】
また、アンプ回路ＡＭＰは、第１の変換回路Ｃ１により第１のデジタル信号Ｄｍをデジタル／アナログ変換した基準アナログ信号Ａｒと、入力アナログ信号Ａｉｎとが入力される。そして、このアンプ回路ＡＭＰは、基準アナログ信号Ａｒと入力アナログ信号Ａｉｎとの差に応じた増幅信号Ｇｘを出力する。
【００３５】
このアンプ回路ＡＭＰは、例えば、図１に示すように、演算部Ｚと、アンプ部Ｇと、を有する。
【００３６】
演算部Ｚは、基準アナログ信号Ａｒと入力アナログ信号Ａｉｎとの差を演算し、この演算結果に応じた演算信号Ｚｘを出力する。
【００３７】
アンプ部Ｇは、演算信号Ｚｘを増幅して得られた信号を前記増幅信号Ｇｘとして出力する。
【００３８】
第２の変換回路Ｃ２は、増幅信号Ｇｘをアナログ／デジタル変換した第２のデジタル信号Ｄｎを出力する。この第２の変換回路Ｃ２は、セトリング時間後に、ｎビットのアナログ／デジタル変換を実行する。
【００３９】
出力回路ＭＵＸは、第１のデジタル信号Ｄｍと第２のデジタル信号Ｄｎとを演算した出力信号Ｄ（ｍ＋ｎ）を出力する。
【００４０】
例えば、出力回路ＭＵＸは、第１のデジタル信号Ｄｍにより規定されるｍビットのデジタル値が出力信号Ｄ（ｍ＋ｎ）の上位ビットを構成し、且つ、第２のデジタル信号Ｄｎにより規定されるｎビットのデジタル値が出力信号Ｄ（ｍ＋ｎ）の下位ビットを構成するように、演算を実行する。
【００４１】
なお、出力回路ＭＵＸは、デジタル／アナログ変換回路ＤＡＣがデジタル／アナログ変換を開始してから第１の変換期間が経過した時の第１のデジタル信号Ｄｍのデジタル値と、第１の変換期間を経過してから第２の変換期間が経過した時の第２のデジタル信号Ｄｎのデジタル値と、を演算する。
【００４２】
ここで、例えば、第１の変換期間および前記第２の変換期間は、予め設定されている。そして、第１の変換期間は、デジタル／アナログ変換回路の分解能の限界値に達するタイミングで終了するように設定されている。
【００４３】
このような出力回路ＭＵＸより出力された出力信号Ｄ（ｍ＋ｎ）が、受光した光（アナログ信号）をＡ／Ｄ変換したデジタル値となる。
【００４４】
次に、以上のような構成を有するイメージセンサ回路１０００の動作特性について説明する。ここで、図２は、画素（受光セル）数が少ない場合と多い場合におけるセトリング時間の一例を示す入力アナログ信号の波形図である。また、図３は、セトリング時間の経過後にアナログ／デジタル変換を実行する従来例の入力アナログ信号の波形図である。また、図４は、セトリング時間において並行して第１のアナログ／デジタル変換を実行し、セトリング期間の経過後に第２のアナログ／デジタル変換を実行する第１の実施形態の入力アナログ信号の一例を示す図である。
【００４５】
図２に示すように、画素（受光セル）数が少ない場合、受光セルに関係する寄生容量が小さくなるため、入力アナログ信号の電圧が所定値になるセトリング時間は短くなる。
【００４６】
一方、画素（受光セル）数が多い場合、受光セルに関係する寄生容量が大きくなるため、入力アナログ信号の電圧が所定値になるセトリング時間は長くなる。
【００４７】
このように画素（受光セル）数が多い場合、セトリング時間が長くなるため、アナログ／デジタル変換時間を短縮する必要がある（図３）。この場合、Ａ／Ｄ変換回路を超高速に動かす必要から消費電力が大幅に増加してしまう。
【００４８】
受光セル（画素）数がさらに増え、高精度化(例えば、14bit以上)要求をされると、現状では信号線の時定数の関係から必要なＡ／Ｄ変換時間が確保できない可能性が高い。
【００４９】
そこで、第１の実施形態では、図４に示すように、セトリング時間（第１の変換期間）において並行して第１の変換回路Ｃ１による第１のアナログ／デジタル変換を実行し、セトリング期間の経過後、第２の変換期間だけ、第２の変換回路Ｃ２による第２のアナログ／デジタル変換を実行する。
【００５０】
そして、既述のように、出力回路ＭＵＸは、デジタル／アナログ変換回路ＤＡＣがデジタル／アナログ変換を開始してから第１の変換期間（ここでは上記セトリング時間に対応する）が経過した時の第１のデジタル信号Ｄｍのデジタル値と、第１の変換期間を経過してから第２の変換期間が経過した時の第２のデジタル信号Ｄｎのデジタル値と、を演算する。
【００５１】
そして、出力回路ＭＵＸは、第１のデジタル信号Ｄｍと第２のデジタル信号Ｄｎとを演算した出力信号Ｄ（ｍ＋ｎ）を出力する。既述のように、出力回路ＭＵＸは、例えば、第１のデジタル信号Ｄｍにより規定されるｍビットのデジタル値が出力信号Ｄ（ｍ＋ｎ）の上位ビットを構成し、且つ、第２のデジタル信号Ｄｎにより規定されるｎビットのデジタル値が出力信号Ｄ（ｍ＋ｎ）の下位ビットを構成するように、演算を実行する。
【００５２】
そして、出力回路ＭＵＸより出力された出力信号Ｄ（ｍ＋ｎ）が、受光した光（アナログ信号）をＡ／Ｄ変換したデジタル値となる。
【００５３】
これにより、入力アナログ信号Ａｉｎをアナログ／デジタル変換する時間を短縮するとともに、２段階のアナログ／デジタル変換によりアナログ／デジタル変換を高精度化することができる。
【００５４】
すなわち、本実施例に係る半導体集積回路によれば、アナログ・デジタル変換の高速化及び高精度化を図ることができる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５６】
１００  半導体集積回路
１０００  イメージセンサ回路
Ｃｅ  受光セル
Ｃ１  第１の変換回路
Ｃ２  第２の変換回路
ＡＭＰ  アンプ回路
ＭＵＸ  出力回路
【図１】
2015109543.tif 000003
【図２】
2015109543.tif 000004
【図３】
2015109543.tif 000005
【図４】
2015109543.tif 000006