(57)【要約】相変化メモリ構造に関連した方法、デバイス、およびシステムが本明細書に記載される。相変化メモリ構造を形成する一方法は、第１の導体素子上および相変化メモリセルの誘電材料上に絶縁材料を形成することと、第１の導体素子と自己整合した加熱部を形成することと、加熱部、および導電材料上に形成された絶縁材料の少なくとも一部の上に相変化材料を形成することと、相変化材料上に相変化メモリセルの第２の導体素子を形成することと、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
相変化メモリ構造を形成する方法であって、
第１の導体素子上および相変化メモリセルの誘電材料上に絶縁材料を形成することと、
前記第１の導体素子と自己整合した加熱部を形成することと、
前記加熱部、および前記導電材料上に形成された前記絶縁材料の少なくとも一部の上に相変化材料を形成することと、
前記相変化材料上に前記相変化メモリセルの第２の導体素子を形成することと、を含む方法。
【請求項２】
前記絶縁材料の一部を修正することにより、前記加熱部を形成することを含む、請求項１に記載の方法。
【請求項３】
前記加熱部上および前記絶縁材料の修正されていない部分の上に前記相変化材料を形成することを含む、請求項２に記載の方法。
【請求項４】
前記絶縁材料の前記部分を修正することは、前記絶縁材料の前記部分を加熱することを含む、請求項２に記載の方法。
【請求項５】
前記絶縁材料の前記部分を加熱することは、
高速熱アニーリング（ＲＴＡ）工程と、
レーザアニーリング工程と、
マイクロ波加熱工程と、の少なくとも１つを含む、請求項１乃至４のいずれか１項に記載の方法。
【請求項６】
前記絶縁材料の前記部分を修正することは、前記加熱部を形成するために、前記絶縁材料と前記第１の導体素子の材料との間に反応を発生させることを含む、請求項２に記載の方法。
【請求項７】
前記絶縁材料は、窒化アルミニウム（ＡｌＮ）であり、前記第１の導体素子の前記材料は、チタニウム（Ｔｉ）および窒化チタン（ＴｉＮ）の少なくとも１つであり、前記反応は、窒化アルミニウムチタン（ＴｉＡｌＮ）加熱部を形成する、請求項６に記載の方法。
【請求項８】
前記絶縁材料は、窒化ケイ素（ＳｉＮ）であり、前記第１の導体素子の前記材料は、窒化チタン（ＴｉＮ）および窒化タンタル（ＴａＮ）の少なくとも１つであり、前記反応は、窒化ケイ素チタン（ＴｉＳｉＮ）加熱部および窒化ケイ素タンタル（ＴａＳｉＮ）加熱部の少なくとも１つを形成する、請求項６に記載の方法。
【請求項９】
マスキングおよびエッチング工程を介して、前記第１の導体素子と自己整合した前記加熱部を形成することを含む、請求項１乃至４のいずれか１項に記載の方法。
【請求項１０】
前記第１の導体素子を形成することは、下部電極を形成することを含み、前記第２の導体素子を形成することは、頂部電極を形成することを含む、請求項１乃至４のいずれか１項に記載の方法。
【請求項１１】
相変化メモリ構造を形成する方法であって、
相変化メモリセルの第１の導体素子上に絶縁接着材料を形成することと、
前記絶縁接着材料の少なくとも一部を加熱することにより、前記第１の電極と自己整合した界面加熱部を形成することであって、前記界面加熱部は、前記絶縁接着材料と異なる材料である、形成することと、
前記界面加熱部上に相変化材料を形成することと、
前記相変化材料上に第２の電極を形成することと、を含む方法。
【請求項１２】
前記第１の電極の側表面が誘電材料と接触するように、前記第１の電極を形成することと、
前記誘電材料の上部表面の少なくとも一部の上に、前記絶縁接着材料を形成することと、を含む、請求項１１に記載の方法。
【請求項１３】
前記界面加熱部の上部表面上、および前記絶縁接着材料の少なくとも一部の上部表面上に、前記相変化材料を形成することを含む、請求項１２に記載の方法。
【請求項１４】
誘電材料内に形成されたビア内に電極材料を堆積することにより、前記第１の電極を形成することと、
前記第１の電極上に前記絶縁接着材料を形成する前に、前記第１の電極上で平坦化工程を実施することと、を含む請求項１１に記載の方法。
【請求項１５】
前記絶縁接着材料の前記少なくとも一部を加熱することは、前記相変化メモリ構造上で熱アニーリング工程を実施することを含む、請求項１１乃至１４のいずれか１項に記載の方法。
【請求項１６】
前記絶縁接着材料の前記少なくとも一部を加熱することは、前記絶縁接着材料の前記少なくとも一部の上でマイクロ波加熱工程を実施することを含む、請求項１１乃至１４のいずれか１項に記載の方法。
【請求項１７】
前記絶縁接着材料の前記少なくとも一部を加熱することは、前記絶縁接着材料の前記少なくとも一部の上でレーザアニーリング工程を実施することを含む、請求項１１乃至１４のいずれか１項に記載の方法。
【請求項１８】
前記第１の電極上に前記絶縁接着材料を形成する前に、かつ前記絶縁接着材料の前記少なくとも一部を加熱する前に、原位置のプラズマ処理工程を実施することにより、前記第１の電極の酸化を低減させることを含む、請求項１１乃至１４のいずれか１項に記載の方法。
【請求項１９】
相変化メモリ構造であって、
誘電材料と接触する側表面を有する下部電極と、
前記下部電極と頂部電極との間の相変化材料と、
前記相変化材料の少なくとも一部に対して接着界面を提供する第１の部分を有する、絶縁材料と、
前記下部電極と自己整合し、前記下部電極と前記相変化材料との間に配置された界面加熱部であって、前記界面加熱部は、前記絶縁材料の修正された部分であり、前記絶縁材料と異なる材料である、界面加熱部と、を含むメモリ構造。
【請求項２０】
前記絶縁材料の前記第１の部分は、前記誘電材料および前記下部電極の平坦にされた表面上に形成される、請求項１９に記載のメモリ構造。
【請求項２１】
前記下部電極は、前記誘電材料内に形成されたビア内に形成され、前記絶縁材料の前記第１の部分によって提供された前記接着界面は、前記相変化材料と前記誘電材料との間の接着に比べて増加した接着力を含む、請求項１９に記載のメモリ構造。
【請求項２２】
前記自己整合した界面加熱部は、前記絶縁材料と前記下部電極の材料との間の反応によって形成される、請求項１９に記載のメモリ構造。
【請求項２３】
前記絶縁材料は、約１０ｎｍ未満の厚さを有する、請求項１９に記載のメモリ構造。
【請求項２４】
前記下部電極は金属接点と結合され、前記金属接点は、前記相変化メモリ構造に対応する、アクセストランジスタのソースおよびドレイン領域の少なくとも１つと結合される、請求項１９乃至２３のいずれか１項に記載のメモリ構造。
【請求項２５】
前記絶縁材料は、窒化アルミニウム（ＡｌＮ）および窒化ケイ素（ＳｉＮ）の少なくとも１つである、請求項１９乃至２３のいずれか１項に記載のメモリ構造。
【請求項２６】
前記界面加熱部は、
窒化アルミニウムチタン（ＴｉＡｌＮ）と、
窒化ケイ素チタン（ＴｉＳｉＮ）と、
窒化ケイ素タンタル（ＴａＳｉＮ）と、を含む群からの材料を含む、請求項２５に記載のメモリ構造。
【請求項２７】
アクセスデバイスと、
導体接点を介して前記アクセスデバイスに結合された第１の電極と、
前記第１の電極上に形成され、かつ前記第１の電極と自己整合した、界面加熱部と、
前記自己整合した界面加熱部上、および前記第１の電極と接触する側表面を有する、誘電材料上に形成された絶縁材料の少なくとも一部の上に形成された、相変化材料と、
前記相変化材料上に形成された第２の電極と、を含む相変化メモリセルであって、
前記自己整合した界面加熱部は、前記自己整合した界面加熱部が前記絶縁材料と異なる材料であるように、加熱工程を介して修正された前記絶縁材料の一部である、相変化メモリセル。
【請求項２８】
前記界面加熱部は、前記メモリセルのプログラミングに役立つために、熱を発生するように構成される、請求項２７に記載のデバイス。
【請求項２９】
前記界面加熱部は、前記第１の電極への加熱損失を低減を助ける為に、熱伝導率の誘導を有する、請求項２７または２８のいずれか１項に記載のデバイス。
【請求項３０】
相変化メモリセルを作動させる方法であって、前記方法は、
前記相変化メモリセルの頂部電極と下部電極との間の電圧差を提供することによって、前記メモリセルをプログラミングすることと、
前記下部電極上に形成され、かつ前記下部電極と自己整合した、界面加熱部を介して、前記メモリセルの相変化材料の活性領域に局部集中された加熱を提供することと、を含み、
前記界面加熱部は、前記メモリセルをプログラミングするために、前記活性領域の状態の切換えに役立つ前記電圧差に応答して熱を発生する、方法。
【請求項３１】
前記界面加熱部は、前記相変化材料と前記下部電極との間に配置された、誘電材料の修正された部分である、請求項３０に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に半導体メモリデバイスおよび方法に関し、より詳細には、相変化メモリ構造および方法に関する。
【背景技術】
【０００２】
メモリデバイスは、通常コンピュータまたは他の電子装置内に内蔵の、半導体の、集積回路として提供される。メモリのタイプの中でとりわけ、ランダム・アクセス・メモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、同期型ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）、相変化ランダム・アクセス・メモリ（ＰＣＲＡＭ）、およびフラッシュメモリを含む、多くの異なるタイプのメモリがある。
【０００３】
ＰＣＲＡＭデバイスなどの抵抗可変メモリデバイスは、データを記憶するために異なる抵抗状態の中にプログラミングできる、たとえば、カルコゲニド合金などの構造的相変化材料を含むことができる。相変化メモリセルは非揮発性であり、相変化メモリセル内に記憶された特定のデータは、セルの抵抗を検知することによって（たとえば、相変化材料の抵抗に基づいた電流および／または電圧の変化を検知することによって）読み取ることができる。
【０００４】
抵抗可変メモリデバイスがカルコゲニド合金を含む場合、カルコゲニド合金は、可逆構造の相変化（たとえば、非晶質から結晶質へ）を示すことができる。少量のカルコゲニド合金は、セルが高速切換えのプログラム可能な抵抗器として作用することができる回路に統合されることが可能である。このプログラム可能な抵抗器は、結晶質状態（低抵抗率）と非晶質状態（高抵抗率）との間の抵抗率のダイナミックレンジの４０倍を超えることを示すことができ、また、各セル内で複数ビットの記憶が可能な、複数の中間状態を示すこともできる。すなわち、抵抗可変メモリは、メモリセルのプログラミングを介して、多くの異なる抵抗レベルの１つにマルチレベルセル（ＭＬＣ）の機能性を達成させる場合がある。
【０００５】
相変化メモリセルの経時的な信頼性は、要因の中でとりわけ、相変化材料と下層の基板との間の粘着力、および／または相変化材料を溶融するのに十分な電力を提供するために使用される電流密度などの、様々な要因によって影響を及ぼされる可能性がある。一例として、大電流密度は、相変化メモリセルの導電材料内に望ましくない電子移動をもたらす可能性があり、場合によっては相変化材料内に相分離をもたらすことがある。
【図面の簡単な説明】
【０００６】
【図１】本開示の１つまたは複数の実施形態による、１つまたは複数の相変化メモリ構造を有する、相変化メモリアレイの一部の概略図である。
【図２Ａ】本開示の１つまたは複数の実施形態による、相変化メモリ構造の形成を示す断面図である。
【図２Ｂ】本開示の１つまたは複数の実施形態による、相変化メモリ構造の形成を示す断面図である。
【図２Ｃ】本開示の１つまたは複数の実施形態による、相変化メモリ構造の形成を示す断面図である。
【図２Ｄ】本開示の１つまたは複数の実施形態による、相変化メモリ構造の形成を示す断面図である。
【図３】本開示の１つまたは複数の実施形態による、相変化メモリ構造の一部の断面図である。
【図４】本開示の１つまたは複数の実施形態による、メモリデバイスの一部の断面図である。
【発明を実施するための形態】
【０００７】
相変化メモリ構造に関連した方法、デバイス、およびシステムが説明されている。相変化メモリ構造を形成する一方法は、第１の導体素子上および相変化メモリセルの誘電材料上に絶縁材料を形成することと、第１の導体素子と自己整合した加熱部を形成することと、加熱部、および導電材料上に形成された絶縁材料の少なくとも一部の上に相変化材料を形成することと、相変化材料上に相変化メモリセルの第２の導体素子を形成することと、を含む。
【０００８】
本開示の実施形態は、以前の相変化メモリセルと比較して、相変化材料と下層の基板との間に改善された粘着力を提供すること、相変化メモリセルに関連したプログラミングする電流密度を低減することなどの、様々な利点を提供することができる。プログラミングする電流密度を低減することは、利点の中でとりわけ、相変化メモリセルの信頼性を増加させることができる。
【０００９】
本開示の以下の詳述において、その一部を形成する添付図面を参照とし、本開示の１つまたは複数の実施形態が、どのように実施され得るかを例示として示されている。これらの実施形態は、当業者が本開示の実施形態を実施できるように、十分詳細に説明されており、他の実施形態が利用されてもよく、工程、電気的、および／または構造変化が、本開示の範囲から逸脱することなくなされてもよいことを理解されたい。本明細書で使用される場合、識別子「Ｎ」および「Ｍ」は、特に図面内の参照番号については、そのように識別された多くの特定の特性が、本開示の１つまたは複数の実施形態とともに含まれることが可能であることを示す。
【００１０】
本明細書の図は、その中で図面番号に対応する最初の桁または複数の桁、および残りの桁が、図面における要素または構成部品を識別する、番号付けの慣例に従う。異なる図間の同様の要素または構成部品は、同様の桁の使用によって識別されてもよい。たとえば、１０１は、図１において要素「０１」を参照してもよく、同様の要素は、図４では４０１として参照されてもよい。理解されるように、本明細書の様々な実施形態に示された要素を、本開示の多数の追加実施形態を提供するように、追加、変更、および／または除去することができる。加えて、図に提供された要素の比率および相対的な大きさは、本発明の様々な実施形態を示すことを意図するものであり、限定的な解釈に使用されるべきではない。
【００１１】
本開示で使用される場合、用語「ウエハ」および「基板」は、交換可能で使用され、シリコン・オン・インシュレータ（ＳＯＩ）またはシリコン・オン・サファイア（ＳＯＳ）技術、ドープおよび非ドープ半導体、ベース半導体基板部によって担持されるシリコンのエピタキシャル層、ならびに他の半導体構造を含むと理解されたい。さらに、以下の詳述において「ウエハ」または「基板」を参照する場合、以前の工程ステップを利用して、ベース半導体構造または基板部内に領域または接点を形成してもよい。
【００１２】
図１は、本開示の１つまたは複数の実施形態による、１つまたは複数の相変化メモリ構造を有する、相変化メモリアレイ１００の一部の概略図である。図１に示された実施形態では、メモリアレイ１００は、それぞれが関連したアクセスデバイス１０１および抵抗可変素子１０３（たとえば、相変化材料１０３）を有する、多くの相変化メモリを含む。アクセスデバイス１０１を作動して（たとえば、オンオフして）、抵抗可変素子１０３上でデータプログラミング（たとえば、書込み）および／またはデータ検知（たとえば、読取り）などの作動を実行するために、メモリセルにアクセスすることができる。
【００１３】
図１に示された実施形態では、アクセスデバイス１０１は、金属酸化物半導体電磁効果トランジスタ（ＭＯＳＦＥＴ）である。図１に示されたように、各メモリセルに関連した各ＭＯＳＦＥＴ１０１のゲートは、多くのアクセス線１０５−０（ＷＬ０）、１０５−１（ＷＬ１）、…、１０５−Ｎ（ＷＬＮ）の１つに結合される（すなわち、各アクセス線１０５−０、１０５−１、…、１０５−Ｎは、相変化メモリセルの行に結合される）。アクセス線１０５−０、１０５−１、…、１０５−Ｎは、本明細書では「ワード線」と呼ばれてもよい。識別子「Ｎ」は、メモリアレイが多くのワード線を含むことができることを示すために使用される。
【００１４】
抵抗可変素子１０３は、ゲルマニウム・アンチモン・テルリウム（ＧＳＴ）材料（たとえば、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ２Ｓｂ２Ｔｅ７、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７などのＧｅ−Ｓｂ−Ｔｅ材料）などの相変化カルコゲニド合金であることが可能である。ハイフンで結んだ化学成分表記は、本明細書で使用される場合、特定の混合物または化合物に含まれる要素を示し、示された要素に関与するすべての化学量論を表すことが意図される。他の相変化材料は、様々な相変化材料の中でとりわけ、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、およびＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含むことができる。
【００１５】
図１に示された実施形態では、各抵抗可変素子１０３は、多くのデータ線１０７−０（ＢＬ０）、１０７−１（ＢＬ１）、…、１０７−Ｍ（ＢＬＭ）の１つに結合される（すなわち、各データ線１０７−０、１０７−１、…、１０７−Ｍは、相変化メモリセルの列に結合される）。データ線１０７−０、１０７−１、…、１０７−Ｍは、本明細書では「ビット線」または「検知線」と呼ばれてもよい。識別子「Ｍ」は、メモリアレイが多くのビット線を含むことができることを示すために使用される。デジタル環境におけるアドレス指定を容易にするために、ワード線１０５−１、…、１０５−Ｎの数およびビット線１０７−１、…、１０７−Ｍの数のそれぞれは、２つ（たとえば、ワード線２５６とビット線４，０９６）の電力であることが可能である。しかし、実施形態は、ワード線および／またはビット線の特定の数に限定されない。
【００１６】
作動中、適切な電圧および／または電流信号（たとえば、パルス）を、アレイ１００の相変化メモリセルにデータをプログラミングし、かつ／またはアレイ１００の相変化メモリセルからデータを読み取るために、ビット線１０７−０、１０７−１、…、１０７−Ｍおよびワード線１０５−０、１０５−１、…、１０５−Ｎに印加することができる。一例として、アレイ１００の相変化メモリセルによって記憶されたデータを、アクセスデバイス１０１をターンオンすることによって、また相変化要素１０３を通過する電流を検知することによって、決定することができる。読み取られるメモリセルに関連したビット線上で検知された電流は、相変化素子１０３の抵抗レベルに対応し、次いで特定のデータ値（たとえば、１、０、００１、１１１、１０１１などの２進値）に対応する。
【００１７】
本開示の実施形態は、図１に示された例示的アレイ１００に限定されない。たとえば、特定のメモリセルに関連したアクセスデバイス１０１は、ＭＯＳＦＥＴ以外のデバイスであることが可能である。一部の実施形態では、アクセスデバイス１０１は、アクセスデバイスのタイプの中でとりわけ、バイポーラ接合トランジスタ（ＢＪＴ）またはダイオード（たとえば、ｐ−ｎダイオード、ショットキーダイオード、またはツェナーダイオード）であることが可能である。図１に示されていないが、相変化メモリアレイ１００は、制御装置、ならびに様々な書込み／読取り回路および／または他の制御回路を含む他のメモリ構成部品に結合されることが可能であることが、当業者には理解されよう。
【００１８】
図２Ａ〜２Ｄは、本開示の１つまたは複数の実施形態による、相変化メモリ構造の形成を示す断面図である。図２Ａ〜２Ｄに示されたメモリセル構造は、誘電材料２０４内に形成された導体接点２０６を含む基板２０２を含む、ベース半導体構造を含む。基板２０２は、とりわけ、シリコン基板、シリコン・オン・インシュレータ（ＳＯＩ）基板、またはシリコン・オン・サファイア（ＳＯＳ）基板であることが可能である。誘電材料２０４は、誘電材料の中でとりわけ、二酸化ケイ素（ＳｉＯ２）もしくは窒化ケイ素（ＳｉＮ）などの窒化物または酸化物であることが可能である。導体接点２０６は、タングステン（Ｗ）または他の適切な誘電材料などの（図２Ａ〜２Ｄに示されたような）金属からなることが可能であり、たとえば、マスキングおよびエッチング工程を介して、誘電材料２０４内に形成されることが可能である。図２Ａ〜２Ｄに示されていないが、接点２０６は、特定のメモリセル（たとえば、図１に示されたようなＰＣＲＡＭセル）に対応するアクセスデバイス（たとえば、アクセストランジスタ）に結合されることが可能である。
【００１９】
図２Ａ〜２Ｄに示された構造は、導体接点２０６上に形成された第１の導体素子２０８（たとえば、第１の電極）を含む。第１の導体素子２０８は、下部電極（ＢＥ）２０８であることが可能である。下部電極２０８は、たとえば、チタニウム（Ｔｉ）、窒化チタン（ＴｉＮ）（たとえば、チタンに富んだＴｉＮ）、タンタル（Ｔａ）、および／または窒化タンタル（ＴａＮ）などの誘電材料であることが可能である。下部電極２０８は、適切な工程の中でとりわけ、マスキングおよびエッチングによって形成されることが可能である。下部電極２０８の１つまたは複数の側表面は、誘電材料２０４と接触する。
【００２０】
図２Ａに示されたように、本開示の１つまたは複数の実施形態に従って相変化メモリ構造を形成することは、下部電極２０８および誘電材料２０４上に絶縁材料２１２を形成することを含む。１つまたは複数の実施形態では、誘電材料２０４および／または下部電極２０８の上部表面は、その上に絶縁材料２１２を形成する前に、化学機械平坦化（ＣＭＰ）または他の適切な工程を介して平坦化されることが可能である。
【００２１】
絶縁材料２１２は、たとえば、窒化アルミニウム（ＡｌＮ）または窒化ケイ素（ＳｉＮ）などの材料であることが可能であり、誘電材料２０４と、図２Ｃ〜２Ｄに関連して説明された相変化材料２１６などの相変化材料との間に接着界面を提供することができる。すなわち、絶縁材料２１２とその上に形成された相変化材料との間の接着力は、様々な実施形態では、誘電材料２０４とその上に形成された相変化材料との間の接着力より大きい。したがって、絶縁材料２１２を、絶縁接着材料と呼ぶことができる。相変化材料と下層の基板との間の向上した接着力は、利点の中でとりわけ、相変化メモリデバイスの長期の信頼性を増加させることなどの利点を提供することができる。
【００２２】
絶縁材料２１２は、約２ｎｍ〜３ｎｍの厚さを有することが可能であるが、実施形態は、特定の厚さに限定されない。たとえば、一部の実施形態では、絶縁材料２１２の厚さは、約１０ｎｍ以下である。しかし、絶縁材料２１２の厚さは、様々な実施形態では、約２ｎｍ未満、または約１０ｎｍを超えることが可能である。
【００２３】
図２Ｂは、界面加熱部２１４を示す。様々な実施形態では、加熱部２１４は、下部電極２０８と自己整合する。たとえば、加熱部２１４は、絶縁材料２１２の一部（たとえば、下部電極２０８上に形成された材料２１２の一部）を修正することによって形成されることが可能である。１つまたは複数の実施形態では、自己整合した加熱部２１４を形成するために絶縁材料２１２を修正することは、加熱部２１４が絶縁体２１２と異なる材料であるように、絶縁材料２１２と下部電極材料２０８との間の反応を発生することを含む。一例として、下部電極２０８および／またはその上に形成された絶縁材料２１２を加熱することによって、反応を発生させることが可能である。
【００２４】
たとえば、図２Ａに示されたメモリ構造は、加熱工程の中でとりわけ、高速熱アニーリング（ＲＴＡ）、レーザアニーリング、またはマイクロ波加熱工程などの、熱アニール工程を介して加熱されることが可能である。このような工程は、絶縁材料２１２と下部電極２０８との間の固相反応を促進することができる。
【００２５】
一例として、下部電極２０８は、窒化チタン（ＴｉＮ）であることが可能であり、絶縁材料２１２は、窒化アルミニウム（ＡｌＮ）材料であることが可能である。このような実施形態では、熱アニール工程（たとえば、Ｎ２では約５分間に約５００℃で）は、加熱部２１４としてエピタキシャル窒化アルミニウムチタン（たとえば、Ｔｉ２ＡｌＮ）を形成することができる。一部の実施形態では、ＡｌＮ絶縁体２１２を含むＴｉＮ下部電極２０８の熱反応は、たとえば、Ｔｉ３Ａｌ２Ｎ２およびＴｉ３ＡｌＮなどの他のＴｉＡｌＮ合金相を有する加熱部２１４を形成することができる。
【００２６】
別の例としては、下部電極２０８は、チタニウム（Ｔｉ）電極であることが可能であり、絶縁材料２１２は、ＡｌＮであることが可能である。Ｔｉ下部電極２０８は、（たとえば、下部電極２０８の表面に実施されたＣＭＰ工程後に）酸化することがあるので、さらなる処理を使用して、酸化チタン（ＴｉＯｘ）をＴｉに変えた後に、加熱工程を使用して絶縁材料２１２を修正してもよい。たとえば、原位置のプラズマ処理を使用して、少なくともＴｉＯｘの一部を金属チタンに還元することができる。一例として、ＴｉＯｘは、非熱プラズマの中でとりわけ、放電プラズマ、マイクロ波駆動の非熱プラズマ、誘電材料バリアプラズマ、パルスコロナ放電プラズマ、グロー放電プラズマ、および／または大気圧プラズマジェットなどの非熱プラズマ上に露出されることが可能である。次いで、還元されたＴｉは、絶縁材料２１２のＡｌＮと反応して、Ｔｉ２ＡｌＮまたは他の窒化アルミニウムチタン合金相を形成することができる。
【００２７】
別の例としては、下部電極２０８は、窒化タンタル（ＴａＮ）電極であることが可能であり、絶縁材料２１２はＳｉＮであることが可能である。このような実施形態では、構造上で実施された熱アニール工程は、窒化ケイ素タンタル（ＴａＳｉＮ）加熱部２１４を形成することができる。
【００２８】
図２Ｃに示されたように、相変化材料２１６は、絶縁材料２１２および下部電極２０８上に形成されることが可能であり、第２の誘電材料２１８（たとえば、頂部電極）は、相変化材料２１６上に形成されることが可能である。頂部電極２１８は、相変化メモリセルのビット線であることが可能であるか、またはセルのビット線に（たとえば、接触プラグを介して）結合されることが可能である。
【００２９】
図２Ｄは、相変化材料２１６の活性領域２２０を示す。活性領域２２０は、下部電極２０８と頂部電極２１８との間の電流に起因する加熱に応答して、（たとえば、結晶質から非晶質に、またその逆に）相を変化させる相変化材料２１６の一部を表す。
【００３０】
下部電極２０８と相変化材料２１６との間の界面で自己整合した加熱部２１４は、様々な利点を提供する。たとえば、加熱部２１４は、局部集中された熱を相変化材料２１６に提供し、相変化材料２１６は、活性領域２２０の切替えに役立つことができる、かつ／または切換えならびにメモリセルの作動に関連した電力を誘発するために、必要とされる電流密度を低減することができる。加熱部２１４は、下部電極２０８と比べて低い熱伝導率を有し、これは（たとえば、ヒートシンク効果に起因して）下部電極２０８への加熱損失を低減させる。加熱部２１４はまた、下部電極２０８に比べて高い抵抗性を有し、その結果、加熱部２１４は、高温耐性を有する電流を伝導することができ、これはたとえば、相変化メモリセルの完全性および／または信頼性を増加することができる。
【００３１】
一部の実施形態では、加熱部２１４は、マスキングおよびエッチング工程を介して形成されることが可能である。たとえば、絶縁材料２１２の一部（たとえば、下部電極２１４上に形成された部分）を（たとえば、エッチング工程を介して）取り除くことができ、材料２１４（たとえば、Ｔｉ２ＡｌＮ）をその場所に堆積することができる。しかし、下部電極上に材料２１４を形成するためのマスキングおよびエッチングは、上述の以前の方法と比較して、追加の処理ステップを含む可能性があり、下部電極２０８を有する加熱部２１４の自己整合を提供しない。
【００３２】
図４に関連して下に説明されたように、図２Ｄに示されたメモリ構造は、アクセスデバイス（たとえば、アクセストランジスタ）ならびに他の構成部品および／または特定のメモリセル（たとえば、図１に示されたようなＰＣＲＡＭセル）に対応する回路に結合されることが可能である。
【００３３】
図３は、本開示の１つまたは複数の実施形態による、相変化メモリ構造の一部の断面図を示す。図３に示された例は、誘電材料３０４内に形成された導体接点３０６を含む基板３０２を含む、ベース半導体構造を含む、閉じ込められた相変化メモリセル構造である。誘電材料３１３は、接点３０６および誘電材料３０４上に形成される。ビアを誘電材料３１３内に形成することができ、下部電極３０８をその中に堆積することができる。加熱部材料３１４を下部電極３０８上に形成することができ、相変化材料３１６を加熱部３１４上に形成することができる。加熱部３１４は、図２Ａ〜２Ｄに関連して上述されたように、下部電極上に形成された絶縁材料を修正することによって形成されることが可能である。たとえば、加熱部３１４は、たとえば、熱アニール工程、レーザアニーリング工程、またはマイクロ波加熱工程などの、加熱工程を介して形成されることが可能である。図３に示された相変化メモリ構造は、相変化材料３１６および誘電材料３１３上に形成された頂部電極３１８を含む。
【００３４】
図４は、本開示の１つまたは複数の実施形態による、メモリデバイス４５０の一部の断面図である。メモリデバイス４５０は、本明細書に記載された実施形態に従って形成された多くの相変化メモリセルを含む。図４に示された例は、第１の堆積４３０−１および第２の堆積４３０−２を含む。第１の堆積４３０−１は、第１の相変化メモリセルに対応し、第２の堆積４３０−２は、第２の相変化メモリセル（たとえば、図１に記載された相変化メモリセルなどの相変化メモリセル）に応答する。個別の堆積４３０−１および４３０−２は、たとえば、適切な材料を通してマスキングおよびエッチング工程によって形成されることが可能である。
【００３５】
それぞれの堆積４３０−１および４３０−２は、それぞれの相変化材料（たとえば、ＧＳＴ）４１６−１および４１６−２上に形成されたそれぞれの頂部電極（ＴＥ）４１８−１および４１８−２を含む。相変化材料４１６−１および４１６−２は、絶縁体４１２−１および４１２−２、ならびにそれぞれの下部電極４０８−１および４０８−２と自己整合された界面加熱部４１４−１および４１４−２上に形成される。
【００３６】
加熱部４１４−１および４１４−２は、図２Ａ〜２Ｄに関連して上述されたように、絶縁材料４１２−１および４１２−２の一部を修正することによって形成されることが可能である。たとえば、加熱工程を使用して、下部電極（ＢＥ）材料４０８−１／４０８−２（たとえば、示されたようなＴｉ）と絶縁材料４１２−１／４１２−２（たとえば、示されたようなＡｌＮ）との間に反応を発生して、界面加熱部４１４−１／４１４−２（たとえば、示されたようなＴｉ２ＡｌＮ）を形成することができる。絶縁材料４１２−１および４１４−２は、相変化材料４１６−１および４１６−２と下層の誘電材料４０４（たとえば、ＳｉＯ２）との間に接着界面を提供することができる。
【００３７】
下部電極４０８−１および４０８−２は、誘電材料４０４内に形成され、誘電材料４０４は、それぞれの導体接点４４６上に形成される。この例では、接点４４６は、ドレイン接点である。すなわち、接点４４６は、堆積４３０−１および４３０−２をそれぞれのアクセスデバイス４０１（たとえば、アクセストランジスタ）のドレイン接点４４４に結合させる。この例では、アクセスデバイス４０１は、関連したソース４４３、ドレイン４４４、およびゲート４４５領域を有する、ＭＯＳＦＥＴ（金属酸化物半導体電磁効果トランジスタ）デバイスであり、ベース基板４０２上に形成される。しかし、実施形態は、特定のタイプのアクセスデバイスに限定されない。たとえば、上述のように、アクセスデバイス４０１は、相変化メモリセルを作動するためのアクセスデバイスのタイプの中でとりわけ、ダイオードまたはＢＪＴであることが可能である。一例として、基板４０２は、ｎ型ソース４４３およびドレイン４４４領域を有するｐ型半導体基板であることが可能である。
【００３８】
また、相変化メモリデバイス４５０は、１つまたは複数のアクセスデバイス４０１のソース領域４４３に結合されたソース接点４４７を含む。ソース接点４４７およびドレイン接点４４６は、誘電材料４４８（たとえば、ＳｉＯ２）内に形成され、誘電材料４４９（たとえば、ＳｉＮ）は、トランジスタ４０１のゲート堆積を中心に形成されて、トランジスタ４０１を接点４４６および４４７から電気的に絶縁する。実施形体は、特定の誘電材料４４８および４４９に限定されない。
【００３９】
上述のように、本明細書に記載された実施形態に関連した相変化メモリセル構造は、様々な利点を提供することができる。たとえば、自己整合した加熱部４１４−１および４１４−２は、局部集中された熱をメモリセルの活性領域４２０−１および４２０−２に提供でき、活性領域４２０−１および４２０−２は、活性領域内の構造的相転移を誘発するために必要とされる電流を削減できる。電流の削減は、メモリデバイスに関連した電力消費を削減することができ、メモリデバイスの長期の信頼性および／または完全性を向上させることができる。接着絶縁材料４１２−１および４１２−２は、以前の手法に比べて、相変化材料４１６−１および４１６−２と下層の基板との間の接着力を向上させることができる。さらに、自己整合した加熱部４１４−１／４１４−２を形成するために、加熱工程を介して絶縁材料４１２−１／４１２−２の一部を修正することは、製造工程の複雑さを増すことなく、様々な利点を提供できる。
【００４０】
結論
相変化メモリ構造に関連した方法、デバイス、およびシステムが説明されている。相変化メモリ構造を形成する一方法は、第１の導体素子上および相変化メモリセルの誘電材料上に絶縁材料を形成することと、第１の導体素子と自己整合した加熱部を形成することと、加熱部、および導電材料上に形成された絶縁材料の少なくとも一部の上に相変化材料を形成することと、相変化材料上に相変化メモリセルの第２の導体素子を形成することと、を含む。
【００４１】
特定の実施形態が本明細書に示され、記載されたが、同じ成果を達成するために判断された構成を、示された特定の実施形態に置換できることは、当業者には理解されよう。本開示は、本開示の様々な実施形態の適応または変形を網羅することを意図する。
【００４２】
上記の説明は、例示的方法でなされたものであり、限定的な方法でなされたものではないことを理解されたい。上記の実施形態の組合せ、および本明細書に具体的に記載されていない他の実施形態が、上記の説明を検討すると、当業者には明らかになろう。本開示の様々な実施形態の範囲には、そこで上記の構造および方法が使用される他の適用が含まれる。したがって、本開示の様々な実施形態の範囲は、添付の特許請求の範囲を参照して、権利が与えられる該特許請求の範囲の等価物の全範囲とともに、決定されるべきである。
【００４３】
前述の発明を実施するための形態において、様々な特徴は、本開示を合理化する目的で、単一の実施形態において一緒にグループ化されている。開示のこの方法は、本開示の開示された実施形態が、各特許請求の範囲に明白に挙げられたものよりも多くの特徴を使用しなければならないという意図を反映するものと解釈されるべきではない。
【００４４】
むしろ、以下の特許請求の範囲が反映するように、発明性のある主題は、単一の開示された実施形態のすべての特徴より少ない特徴に存在する。したがって、以下の特許請求の範囲は、本明細書の発明を実施するための形態に組み込まれ、各請求項はそれ自体が個別に実施形態として独立している。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【手続補正書】
【提出日】平成25年3月28日(2013.3.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
相変化メモリ構造を形成する方法であって、
第１の導体素子上および相変化メモリセルの誘電材料上に絶縁材料を形成することと、
前記第１の導体素子と自己整合した加熱部を形成することと、
前記加熱部、および前記導電材料上に形成された前記絶縁材料の少なくとも一部の上に相変化材料を形成することと、
前記相変化材料上に前記相変化メモリセルの第２の導体素子を形成することと、を含む方法。
【請求項２】
前記絶縁材料の一部を修正することにより、前記加熱部を形成することを含む、請求項１に記載の方法。
【請求項３】
前記加熱部上および前記絶縁材料の修正されていない部分の上に前記相変化材料を形成することを含む、請求項２に記載の方法。
【請求項４】
前記絶縁材料の前記部分を修正することは、前記絶縁材料の前記部分を加熱することを含む、請求項２に記載の方法。
【請求項５】
前記絶縁材料の前記部分を修正することは、前記加熱部を形成するために、前記絶縁材料と前記第１の導体素子の材料との間に反応を発生させることを含む、請求項２に記載の方法。
【請求項６】
前記絶縁材料は、窒化アルミニウム（ＡｌＮ）であり、前記第１の導体素子の前記材料は、チタニウム（Ｔｉ）および窒化チタン（ＴｉＮ）の少なくとも１つであり、前記反応は、窒化アルミニウムチタン（ＴｉＡｌＮ）加熱部を形成する、請求項５に記載の方法。
【請求項７】
前記絶縁材料は、窒化ケイ素（ＳｉＮ）であり、前記第１の導体素子の前記材料は、窒化チタン（ＴｉＮ）および窒化タンタル（ＴａＮ）の少なくとも１つであり、前記反応は、窒化ケイ素チタン（ＴｉＳｉＮ）加熱部および窒化ケイ素タンタル（ＴａＳｉＮ）加熱部の少なくとも１つを形成する、請求項５に記載の方法。
【請求項８】
相変化メモリ構造であって、
誘電材料と接触する側表面を有する下部電極と、
前記下部電極と頂部電極との間の相変化材料と、
前記相変化材料の少なくとも一部に対して接着界面を提供する第１の部分を有する、絶縁材料と、
前記下部電極と自己整合し、前記下部電極と前記相変化材料との間に配置された界面加熱部であって、前記界面加熱部は、前記絶縁材料の修正された部分であり、前記絶縁材料と異なる材料である、界面加熱部と、を含むメモリ構造。
【請求項９】
前記絶縁材料の前記第１の部分は、前記誘電材料および前記下部電極の平坦にされた表面上に形成される、請求項８に記載のメモリ構造。
【請求項１０】
前記下部電極は、前記誘電材料内に形成されたビア内に形成され、前記絶縁材料の前記第１の部分によって提供された前記接着界面は、前記相変化材料と前記誘電材料との間の接着に比べて増加した接着力を含む、請求項８に記載のメモリ構造。
【請求項１１】
前記絶縁材料は、窒化アルミニウム（ＡｌＮ）および窒化ケイ素（ＳｉＮ）の内の少なくとも１つである、請求項８から１０のいずれかに記載のメモリ構造。
【請求項１２】
前記界面加熱部は、
窒化アルミニウムチタン（ＴｉＡｌＮ）と、
窒化ケイ素チタン（ＴｉＳｉＮ）と、
窒化ケイ素タンタル（ＴａＳｉＮ）と、を含む群からの材料を含む、請求項１５に記載のメモリ構造。
【請求項１３】
前記自己整合した界面加熱部は、前記絶縁材料および前記下部電極の材料との間の反応によって形成される、請求項８から１０のいずれかに記載のメモリ構造。
【請求項１４】
前記絶縁材料は、約１０ｎｍ未満の厚さを有する、請求項８から１０のいずれかに記載のメモリ構造。
【請求項１５】
抵抗可変メモリ構造であって、
誘電材料と接触する側表面を有する下部電極、
前記下部電極および頂部電極間の抵抗可変材料、
前記抵抗可変材料の少なくとも一部に対して接着界面を提供する第１の部分を有する絶縁材料、および
前記下部電極と自己整合し、前記下部電極および前記抵抗可変材料間に位置する、界面加熱部
を含み、
前記界面加熱部は、前記絶縁材料の修正された部分であり、前記絶縁材料と異なる材料である、
抵抗可変メモリ構造。
【請求項１６】
前記絶縁材料の第１の部分は、前記誘電材料および前記下部電極の平坦にされた表面上に形成される、請求項１５に記載のメモリ構造。
【請求項１７】
前記下部電極は、前記誘電材料内に形成されたビア内に形成され、前記絶縁材料の第１の部分により提供される前記接着界面は、前記抵抗可変材料および前記誘電材料間の接着力に比べて増加した接着力を含む、請求項１５に記載のメモリ構造。
【国際調査報告】
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