(57)【要約】【課題】オン抵抗変動を抑制でき、電流損失も低減可能とする。【解決手段】フィールドプレート１４をＬＯＣＯＳ酸化膜３上におけるゲート電極１１とドレイン電極１２との間に配置すると共にドレイン電極１２に電気的に接続し、フィールドプレート１４をドレイン電位に固定する。これにより、フィールドプレート１４内の負の帯電の可動イオンをドレイン配線層１６ａなどを通じて引き抜くことができ、フィールドプレート１４内に負電荷が帯電することを抑制することが可能となる。よって、ソース―ドレイン間における電流経路に及ぼす影響を低減でき、オン抵抗の変動を抑制できる。また、フィールドプレート１４をドレイン電位に固定しており、フィールドプレート１４の両端に電位差が生じる構造ではないため、フィールドプレート１４の両端の電位差に基づく電流の流れを抑制できる。これにより、電流損失も低減することが可能となる。【選択図】図１
2015135950.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（２）を有する半導体基板（１）と、
前記ドリフト層の内における該ドリフト層の表層部に形成された第１導電型または第２導電型の第１不純物層（４）と、
前記ドリフト層の内における該ドリフト層の表層部に形成された第２導電型のチャネル層（６）と、
前記チャネル層内における該チャネル層の表層部において、該チャネル層の終端部よりも内側で終端するように形成された第１導電型の第２不純物層（７）と、
前記チャネル層と前記第１不純物層との間における前記ドリフト層の上に形成された分離用絶縁膜（３）と、
前記チャネル層の表面のうち、前記第２不純物層と前記ドリフト層との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されると共に前記分離用絶縁膜に繋げて形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜の表面に形成されると共に、前記ゲート絶縁膜上から前記分離用絶縁膜上に至るように形成されたゲート電極（１１）と、
前記第１不純物層と電気的に接続された第１電極（１２）と、
前記第２不純物層および前記チャネル層と電気的に接続された第２電極（１３）と、
前記ゲート電極と前記第１電極との間における前記分離用絶縁膜の上に、前記第１電極に電気的に接続されることで前記第１電極の電位に固定されるフィールドプレート（１４）と、を有する横型トランジスタが備えられ、
前記フィールドプレートの方が前記ゲート電極よりも、前記第１電極と前記第２電極との間に流される電流の方向における寸法が大きくされていることを特徴とする半導体装置。
【請求項２】
前記第１電極を中心として前記フィールドプレート、前記ゲート電極および前記第２電極が前記第１電極の周囲を囲んだレイアウトとされており、
前記第１電極の中心をセル中心として、該セル中心に対する径方向において、前記フィールドプレートの方が前記ゲート電極よりも寸法が大きくされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極と前記フィールドプレートとの間の上において、前記横型トランジスタ側への水分の浸入を防止する防湿機能を有する防湿膜（１７ｂ、１８ａ、２０ｂ）が備えられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１不純物層、前記第２不純物層、前記チャネル層、前記ゲート電極および前記分離用絶縁膜の上には層間絶縁膜（１７）が形成されており、該層間絶縁膜に、前記防湿膜が備えられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記防湿膜はシリコン窒化膜であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１不純物層、前記第２不純物層、前記チャネル層、前記ゲート電極および前記分離用絶縁膜の上に備えられた第１層間絶縁膜（１７）と、
前記層間絶縁膜の上に形成された第１金属配線層（１６）と、
前記第１金属配線層の上に形成された第２層間絶縁膜（１８）と、
前記層間絶縁膜の上に形成された第２金属配線層（２０）と、を有し、
前記防湿膜は、前記第２金属配線層の一部（２０ｂ）によって構成されていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１不純物層、前記第２不純物層、前記チャネル層、前記ゲート電極および前記分離用絶縁膜の上に備えられた第１層間絶縁膜（１７）と、
前記層間絶縁膜の上に形成された第１金属配線層（１６）と、
前記第１金属配線層の上に形成された第２層間絶縁膜（１８）と、を有し、
前記第２層間絶縁膜に、前記防湿膜が備えられていることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型の半導体スイッチング素子を有する半導体装置に関するものであり、特に半導体スイッチング素子として横型ＭＯＳＦＥＴなどが備えられる半導体装置に適用すると好適である。
【背景技術】
【０００２】
従来、特許文献１において、耐圧やその信頼性を高めた横型ＭＯＳＦＥＴが提案されている。この横型ＭＯＳＦＥＴでは、ゲートを挟んでソース側とドレイン側の双方において、厚い絶縁膜の上に導電性のフィールドプレートを設けるようにしている。このフィールドプレートはＰｏｌｙ−Ｓｉなどによって構成されており、他の電極などと電気的に接続されていないフローティング電位とされている。
【０００３】
このようなフィールドプレートを備えることで、ゲート電極とドレイン層との間の電位差が大きくなったときに、フィールドプレートがゲート電極とドレイン層との中間電位に設定される。このため、ゲート電極とフィールドプレートとの間の電位差およびフィールドプレートとドレイン層との間の電位差がゲート電極とドレイン電極との間の電位差ほど大きくなくなり、厚い絶縁膜の下方における電界集中が小さくなる。したがって、耐圧の向上を図ることが可能となる。
【０００４】
また、従来、横型ＩＧＢＴの高電位側と低電位側との間に抵抗性のフィールドプレートを設け、高電位側から低電位側に向かうに連れて電位を低下させていくようにする構造もある。このフィールドプレートは、例えば渦巻状とされ、その両端が高電位部位と低電位部位の双方に接続されている。このようなフィールドプレートを備えることで、フィールドプレートの下方でも電位が徐々に変化するような電位分布にでき、電界集中を抑制して、電界集中による破壊防止やスイッチング時の損失抑制を図ることを可能にしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１７８４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のようにフィールドプレートをフローティング電位とする場合には、フィールドプレートを構成するＰｏｌｙ−Ｓｉ中もしくは絶縁膜とＰｏｌｙ−Ｓｉとの界面に電荷が帯電し易く、それがオン抵抗の変動を引き起こす。図１１に示した横型ＭＯＳＦＥＴの推定モデルを用いてシミュレーションを行ったところ、層間絶縁膜となるＢＰＳＧ（Boro-phospho silicate glass）膜Ｊ１中の可動イオンがＬＯＣＯＳ酸化膜Ｊ２に蓄積され、それが電流経路に影響を及ぼしていることが確認された。すなわち、図１１に示したように、ＬＯＣＯＳ酸化膜Ｊ２に蓄積された可動イオンのマイナス電荷によって電流経路がＬＯＣＯＳ酸化膜Ｊ２とドリフト層Ｊ３との界面より深い位置に電流経路が形成される。このため、十分にオン抵抗変動を抑制できないという問題があった。
【０００７】
一方、フィールドプレートの両端を高電位部位と低電位部位に接続する形態とする場合、両端間の電位差に基づいてフィールドプレートに１μＡ以上の電流が流れてしまい、電流損失が大きいという問題が発生する。
【０００８】
本発明は上記点に鑑みて、オン抵抗変動を抑制でき、電流損失も低減可能なフィールドプレートを備えた半導体スイッチング素子を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（２）を有する半導体基板（１）と、ドリフト層の内における該ドリフト層の表層部に形成された第１導電型または第２導電型の第１不純物層（４）と、ドリフト層の内における該ドリフト層の表層部に形成された第２導電型のチャネル層（６）と、チャネル層内における該チャネル層の表層部において、該チャネル層の終端部よりも内側で終端するように形成された第１導電型の第２不純物層（７）と、チャネル層と第１不純物層との間におけるドリフト層の上に形成された分離用絶縁膜（３）と、チャネル層の表面のうち、第２不純物層とドリフト層との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されると共に分離用絶縁膜に繋げて形成されたゲート絶縁膜（１０）と、ゲート絶縁膜の表面に形成されると共に、ゲート絶縁膜上から分離用絶縁膜上に至るように形成されたゲート電極（１１）と、第１不純物層と電気的に接続された第１電極（１２）と、第２不純物層およびチャネル層と電気的に接続された第２電極（１３）と、ゲート電極と第１電極との間における分離用絶縁膜の上に、第１電極に電気的に接続されることで第１電極の電位に固定されるフィールドプレート（１４）と、を有する横型トランジスタが備えられていることを特徴としている。
【００１０】
このように、フィールドプレートを分離用絶縁膜上におけるゲート電極と第１電極との間に配置すると共に第１電極に電気的に接続することで、フィールドプレートを第１電極の電位に固定している。したがって、フィールドプレート内の負の帯電の可動イオンを第１電極が接続される配線などを通じて引き抜くことができ、フィールドプレート内に負電荷が帯電することを抑制することが可能となる。これにより、分離用絶縁膜の下方に位置するドリフト層の表面部、つまり第１不純物層と第２不純物層との間における電流経路に及ぼす影響を低減でき、オン抵抗の変動を抑制することが可能となる。
【００１１】
また、フィールドプレートを第１電極の電位に固定しており、フィールドプレートの両端に電位差が生じる構造ではないため、フィールドプレートの両端の電位差に基づく電流の流れを抑制できる。これにより、電流損失も低減することが可能となる。
【００１２】
よって、オン抵抗変動を抑制でき、電流損失も低減可能なフィールドプレートを備えた半導体スイッチング素子を有する半導体装置とすることが可能となる。
【００１３】
さらに、請求項１に記載の発明では、フィールドプレートの方がゲート電極よりも、第１電極と第２電極との間に流される電流の方向における寸法が大きくされていることを特徴としている。
【００１４】
このように、フィールドプレートの寸法をゲート電極の寸法よりも大きくすることで、ゲート電極の寸法をフィールドプレートの寸法よりも大きくする場合と比較して、オン抵抗変動を小さすることができる。したがって、よりオン抵抗変動を抑制することが可能となる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態にかかる横型ＭＯＳＦＥＴを備えた半導体装置の断面図である。
【図２】図１に示す横型ＭＯＳＦＥＴを備えた半導体装置の上面レイアウト図である。
【図３】ドレイン電極１２に高電圧を印加した場合の可動イオンの影響を示した断面図である。
【図４】オン抵抗変動の抑制効果について条件を変更して各種実験を行った結果を示した図である。
【図５】図１に示す横型ＭＯＳＦＥＴを備えた半導体装置の製造工程を示した断面図である。
【図６】図５に続く横型ＭＯＳＦＥＴを備えた半導体装置の製造工程を示した断面図である。
【図７】図６に続く横型ＭＯＳＦＥＴを備えた半導体装置の製造工程を示した断面図である。
【図８】本発明の第２実施形態にかかる横型ＭＯＳＦＥＴを備えた半導体装置の断面図である。
【図９】図８に示す横型ＭＯＳＦＥＴを備えた半導体装置の製造工程を示した断面図である。
【図１０】本発明の第３実施形態にかかる横型ＭＯＳＦＥＴを備えた半導体装置の断面図である。
【図１１】シミュレーションに用いた横型ＭＯＳＦＥＴの推定モデルを示す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１８】
（第１実施形態）
本発明の第１実施形態にかかる横型ＭＯＳＦＥＴを備えた半導体装置について、図１および図２を参照して説明する。なお、図１および図２は、横型ＭＯＳＦＥＴの１セル分を図示したものであるが、実際にはこのセルが複数個配列され、必要に応じて他の素子、例えばＣＭＯＳなどが形成されることで半導体装置が構成されている。
【００１９】
図１に示すように、本実施形態では、半導体基板としてＳＯＩ基板１を用いて横型ＭＯＳＦＥＴを形成している。ＳＯＩ基板１は、ｐ型シリコンなどによって構成された支持基板１ａ上に、埋込絶縁膜としての埋込酸化膜（BOX:Buried Oxide）１ｂを介して、ｎ型シリコンからなる活性層１ｃを形成することにより構成されている。本実施形態では、活性層１ｃのうちの埋込酸化膜１ｂ側にｎ+型埋込高濃度層１ｄを形成しており、これを含めてＳＯＩ基板１を構成しているが、ｎ+型埋込高濃度層１ｄについては無くても良い。そして、ＳＯＩ基板１のうち、活性層１ｃをｎ-型ドリフト層２として機能させており、このｎ-型ドリフト層２の表層部に、横型ＭＯＳＦＥＴを構成する各部が形成されている。
【００２０】
ｎ-型ドリフト層２の表面には、分離用絶縁膜としてのＬＯＣＯＳ酸化膜３が形成されており、ＬＯＣＯＳ酸化膜３によって横型ＭＯＳＦＥＴを構成する各部が分離されている。そして、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分に、図２に示すように上面形状が円形状のｎ+型ドレイン領域４が形成されている。このｎ+型ドレイン領域４の周囲はｎ-型ドリフト層２よりも高不純物濃度とされたｎ型バッファ層（ｎ型ウェル層）５にて囲まれている。
【００２１】
また、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分に、ｎ+型ドレイン領域４を中心としてチャネルｐウェル層６、ｎ+型ソース領域７、ｐ+型コンタクト層８およびｐ+型ディープ層９が形成されている。
【００２２】
チャネルｐウェル層６は、表面にチャネル領域を形成するための部分である。このチャネルｐウェル層６は、図２に示すように、ｎ+型ドレイン領域４を中心として、ｎ+型ドレイン領域４の周囲を１周囲むように同心状に配置されている。
【００２３】
また、ｎ+型ソース領域７は、チャネルｐウェル層６の表層部において、ｎ+型ドレイン領域４から離間して配置され、チャネルｐウェル層６の終端位置よりも内側で終端するように形成されている。このｎ+型ソース領域７も、図２に示したようにｎ+型ドレイン領域４の周囲を略１周囲むように同心状に配置されている。
【００２４】
ｐ+型コンタクト層８は、チャネルｐウェル層６をソース電位に固定するためのものであり、チャネルｐウェル層６よりも高不純物濃度とされている。このｐ+型コンタクト層８も、図２に示すようにｎ+型ドレイン領域４を中心として、ｎ+型ドレイン領域４の周囲を１周囲むように同心状に配置されている。
【００２５】
ｐ+型ディープ層９は、ドレインからソースへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このｐ+型ディープ層９も、ｎ+型ドレイン領域４を中心として、ｎ+型ドレイン領域４の周囲を１周囲むように同心状に配置されている。このｐ+型ディープ層９により、ｎ+型ソース領域７とチャネルｐウェル層６およびｎ-型ドリフト層２にて構成される寄生ｎｐｎトランジスタが動作し難くなるようにでき、ターンオフ時間を改善することが可能となる。
【００２６】
チャネルｐウェル層６の表面には、ゲート絶縁膜１０を介してドープトＰｏｌｙ−Ｓｉで構成されたゲート電極１１が配置されている。このゲート電極１１に対してゲート電圧を印加することで、チャネルｐウェル層６の表面部にチャネル領域が形成されるようになっている。より詳しくは、ゲート絶縁膜１０はチャネル領域上に形成されると共にＬＯＣＯＳ酸化膜３に繋がるように形成されており、ゲート電極１はゲート絶縁膜１０上からＬＯＣＯＳ酸化膜３上に至るように形成されている。
【００２７】
ｎ+型ドレイン領域４の表面には、ｎ+型ドレイン領域４に対して電気的に接続された第１電極に相当するドレイン電極１２が形成されている。ドレイン電極１２は、ｎ+型ドレイン領域４の上において複数本に分けて配列されており、本実施形態の場合、後述する１ｓｔＡｌ層１６の一部によってドレイン電極１２を構成している。なお、図１中の破線は、複数個備えられているドレイン電極１２を簡略化して図示したものである。
【００２８】
ｎ+型ソース領域７およびｐ+型コンタクト層８の表面には、これらｎ+型ソース領域７およびｐ+型コンタクト層８に対して電気的に接続された第２電極に相当するソース電極１３が形成されている。ドレイン電極１２を囲むようにゲート電極１１やソース電極１３などが形成されていることから、図１に示す断面では、ドレイン電極１２の両側にゲート電極１１やソース電極１３などが配置された構造となっている。しかしながら、実際にはドレイン電極１２の両側に配置されたゲート電極１１やソース電極１３は別断面において連結されている。
【００２９】
また、ドレイン−ゲート間、換言すればチャネルｐウェル層６とｎ+型ドレイン領域４との間におけるｎ-型ドレイン領域４の上に形成されたＬＯＣＯＳ酸化膜３の表面には、ドープトＰｏｌｙ−Ｓｉが延設されて構成されたフィールドプレート１４が形成されている。フィールドプレート１４は、第１金属配線層に相当する１ｓｔＡｌ層１６の一部によって構成したコンタクト配線１５やドレイン配線層１６ａを介してドレイン電極１２に電気的に接続されている。このため、フィールドプレート１４は、ドレイン電位に固定されている。本実施形態の場合、セル中心（ドレイン中心）に対する径方向において、フィールドプレート１４の方がゲート電極１１よりも寸法が大きくなるようにしてある。
【００３０】
さらに、ゲート電極１１やフィールドプレート１４およびＬＯＣＯＳ酸化膜３などの表面に第１層間絶縁膜１７が形成されている。層間絶縁膜１７は、単層膜であっても構わないが、本実施形態ではＢＰＳＧ膜１７ａとシリコン窒化膜（ＳｉＮ膜）１７ｂとの積層膜によって構成している。単層膜の場合、ＢＰＳＧ膜１７ａのみを用いるのが一般的であるが、ここでは防湿膜として機能するシリコン窒化膜１７ｂをその上に積層することで素子側への水分の浸入防止を図っている。
【００３１】
この第１層間絶縁膜１７の各所にコンタクトホールが形成されている。このコンタクトホールを通じて、ドレイン電極１２がｎ+型ドレイン領域４と接続され、ソース電極１３がｎ+型ソース領域７およびｐ+型コンタクト層８と接続され、フィールドプレート１４がコンタクト配線１５と接続されている。なお、図１中には示していないが、ゲート電極１１もコンタクトホールを通じて別断面に形成されたゲート配線と接続されている。
【００３２】
第１層間絶縁膜１７の表面には１ｓｔＡｌ層１６がパターニングされており、１ｓｔＡｌ層１６によって、ドレイン配線１６ａおよびソース配線１６ｂが構成されている。これらのうちのドレイン配線層１６ａにドレイン電極１２およびコンタクト配線１５が接続されることで、フィールドプレート１４がドレイン電極１２に接続されている。また、ソース配線層１６ｂにソース電極１３が接続されている。
【００３３】
また、１ｓｔＡｌ層１６の表面を含めて第１層間絶縁膜１７の表面にはＴＥＯＳ（TetraEthOxySilane）などにより構成された第２層間絶縁膜１８が形成されている。この第２層間絶縁膜１８にも各所にコンタクトホールが形成されており、コンタクトホール内にドレイン配線プラグ１９ａやソース配線プラグ１９ｂが形成されている。第２層間絶縁膜１８の表面には、第２金属配線層に相当する２ｎｄＡｌ層２０がパターニングされており、ドレイン配線層２０ａにドレイン配線プラグ１９ａが接続され、ソース配線層２０ｂにソース配線プラグ１９ｂが接続されている。なお、ここではドレイン配線プラグ１９ａやソース配線プラグ１９ｂと２ｎｄＡｌ層２０を別構成として説明しているが、ドレイン配線プラグ１９ａやソース配線プラグ１９ｂを２ｎｄＡｌ層２０によって構成しても良い。
【００３４】
図２に示すように、ドレイン配線層２０ａはセルの中央部に配置され、円形状をなしている。そして、このドレイン配線層２０ａを中心として、ドレイン配線層２０ａを囲むようにソース配線層２０ｂが形成されており、図２に示すように紙面左側において外部と接続されている。また、ソース配線層２０ｂは部分的に切り欠いてあり、この切り欠いた部分からゲート電極１１に接続されたゲート引出配線２０ｃがセル外側に延設され、外部と接続されている。
【００３５】
さらに、２ｎｄＡｌ層２０の表面を含めて第２層間絶縁膜１８の表面にはＴＥＯＳ（TetraEthOxySilane）などにより構成された第３層間絶縁膜２１が形成されている。この第３層間絶縁膜２１にも各所にコンタクトホールが形成されており、コンタクトホール内にドレイン配線プラグ２２が形成されている。第３層間絶縁膜２１の表面には、３ｒｄＡｌ層がパターニングされることでドレイン配線層２３が形成されており、ドレイン配線層２３にドレイン配線プラグ２２が接続されている。図２に示すようにソース配線２１ｂの延設方向と反対側（紙面右側）に向けてドレイン配線層２３がセル外方に延設されており、外部と接続されている。
【００３６】
以上のような構造により、本実施形態にかかる横型ＭＯＳＦＥＴを備えた半導体装置が構成されている。このように構成される半導体装置に備えられた横型ＭＯＳＦＥＴでは、ゲート電極１１に対して所望のゲート電圧を印加すると、ゲート電極１１の下方に位置するチャネルｐウェル層６の表層部に反転型のチャネル領域が形成される。このチャネル領域を通じて、ソース電極１３とドレイン電極１２との間が導通する。これにより、ソース―ドレイン間に電流を流すというＭＯＳＦＥＴ動作を行う。
【００３７】
このような横型ＭＯＳＦＥＴにおいて、本実施形態では、フィールドプレート１４をＬＯＣＯＳ酸化膜３上におけるゲート電極１１とドレイン電極１２との間に配置すると共にドレイン電極１２に電気的に接続している。このため、フィールドプレート１４をドレイン電位に固定することが可能となる。したがって、フィールドプレート１４内の負の帯電の可動イオンをドレイン配線層１６ａなどを通じて引き抜くことができ、フィールドプレート１４内に負電荷が帯電することを抑制することが可能となる。これにより、ＬＯＣＯＳ酸化膜３の下方に位置するｎ-型ドリフト層２の表面部、つまりソース―ドレイン間における電流経路に及ぼす影響を低減でき、オン抵抗の変動を抑制することが可能となる。
【００３８】
また、フィールドプレート１４をドレイン電位に固定しており、フィールドプレート１４の両端に電位差が生じる構造ではないため、フィールドプレート１４の両端の電位差に基づく電流の流れを抑制できる。これにより、電流損失も低減することが可能となる。
【００３９】
よって、オン抵抗変動を抑制でき、電流損失も低減可能なフィールドプレート１４を備えた半導体スイッチング素子を有する半導体装置とすることが可能となる。
【００４０】
フィードプレート１４をドレイン電極１２に電気的に接続するのではなく、ゲート電極１１に電気的に接続し、ゲート電位によってＬＯＣＯＳ酸化膜３の表面を覆うことも考えられる。しかしながら、ドレイン電極１２に高電圧を印加すると、図３に示すようにドレイン側に可動イオンが偏って蓄積され、可動イオンのマイナス電荷の影響でｎ-型ドリフト層２の表層部に反転層が形成されて電流経路に影響を及ぼす。具体的には、図中一点鎖線の矢印で示したようにｎ-型ドリフト層２のうちＬＯＣＯＳ酸化膜３に接する表面部に電流経路が形成されるべきである。ところが、図３中の破線矢印で示したように、可動イオンのマイナスイオンの影響で形成された反転層を迂回してｎ-型ドリフト層２の比較的深い位置に電流経路が形成される。
【００４１】
このため、フィールドプレート１４をドレイン電極１２に電気的に接続し、ドレイン電極１２側において可動イオンを引き抜くことで、ゲート電極１１に電気的に接続するよりもオン抵抗変動を抑制することが可能となる。
【００４２】
特に、本実施形態では、ドレイン配線層２０ａを中心として、ドレイン配線層２０ａを囲むようにソース配線層２０ｂを形成した構成としており、ドレイン側の方がソース側よりも狭い面積で電流を流すことになる。このため、ドレイン側の方がソース側よりも電流密度が大きくなり、フィールドプレート１４の配置位置によって電流密度が異なることから、オン抵抗変動の抑制効果に差が生じる。したがって、ドレイン電極１２側において可動イオンを引き抜けるようにすることで、より効果的にオン抵抗変動を抑制できる。
【００４３】
また、オン抵抗変動の抑制効果は、フィールドプレート１４とゲート電極１１との寸法関係や防湿性能など、様々な要因によって変化する。このため、本実施形態では、セル中心に対する径方向において、フィールドプレート１４の方がゲート電極１１よりも寸法が大きくなるようにしたり、第１層間絶縁膜１７に防湿膜として機能するシリコン窒化膜１７ｂを備えるようにしている。
【００４４】
これについて、図４を参照して説明する。図４は、オン抵抗変動の抑制効果について条件を変更して各種実験を行った結果を示している。具体的には、フィールドプレート１４とゲート電極１１との間の開口部面積、セル中心に対する径方向でのフィールドプレート１４やゲート電極１１の寸法、フィールドプレート１４の接続形態を変えて実験を行った。また、第１層間絶縁膜１７をＢＰＳＧ膜１７ａのみとした状態とした場合についても実験を行った。
【００４５】
この図４に示すように、フィールドプレート１４とゲート電極１１との間の開口部面積を変えた場合、その開口面積を大きくするほどオン抵抗変動量が大きくなった。このため、フィールドプレート１４とゲート電極１１との間はできるだけ短くし、これらの間の開口部面積を少なくすることによってオン抵抗変動を抑制することが可能となる。
【００４６】
また、フィールドプレート１４とゲート電極１１との間の開口部面積をほぼ等しくしつつ、セル中心に対する径方向において、フィールドプレート１４とゲート電極１１の寸法を変化させた場合、フィールドプレート１４の寸法が大きいほどオン抵抗変動が小さかった。つまり、フィールドプレート１４の寸法を大きくしつつゲート電極１１の寸法を小さくした場合の方が、ゲート電極１１の寸法を大きくしつつフィールドプレート１４の寸法を小さくした場合と比較して、オン抵抗変動が小さかった。このため、セル中心に対する径方向において、フィールドプレート１４の方がゲート電極１１よりも寸法が大きくなるようにすることで、よりオン抵抗変動を抑制することが可能となる。
【００４７】
また、フィールドプレート１４をフローティング状態にした場合、フローティング状態にしていない場合と比較してオン抵抗変動量が大きくなった。このことからも、フィールドプレート１４をドレイン電位に固定することで、オン抵抗変動を抑制することが可能になると言える。
【００４８】
さらに、第１層間絶縁膜１７に防湿膜として機能するシリコン窒化膜１７ｂを備えなかった場合には、素子側への水分の浸入が発生し、水分によって可動イオンが生成されることでオン抵抗変動が生じていることが判る。このため、本実施形態のように、シリコン窒化膜１７ｂを備えて防湿機能を発揮させることで、外部からの可動イオンの侵入も防ぐことが可能となり、よりオン抵抗変動を抑制することが可能になる。
【００４９】
次に、本実施形態に掛かる横型ＭＯＳＦＥＴを備えた半導体装置の製造方法について図５〜図７を参照して説明する。なお、ここでは図１に示した横型ＭＯＳＦＥＴをＣＭＯＳと共に形成する場合を例に挙げて説明する。
【００５０】
〔図５（ａ）に示す工程〕
まず、ｐ型シリコンなどによって構成された支持基板１ａの上に、埋込酸化膜１ｂを介してｎ型シリコンからなる活性層１ｃが形成され、活性層１ｃのうちの埋込酸化膜１ｂ側にｎ+型埋込高濃度層１ｄが形成されたＳＯＩ基板１を用意する。
【００５１】
〔図５（ｂ）に示す工程〕
一般的なトレンチ分離工程を行うことで、活性層１ｃに対して横型ＭＯＳＦＥＴとＣＭＯＳを構成する各素子とを分離するためのトレンチ分離構造３０を形成する。例えば、図示しないエッチングマスクを用いて素子分離用のトレンチ３１を形成したのち、熱酸化を行うことでトレンチ３１の内壁面に熱酸化膜３２を形成する。次いで、Ｐｏｌｙ−Ｓｉ層３３を成膜することでトレンチ３１内を埋め込む。そして、ＣＭＰ（Chemical Mechanical Polishing）などによって表面の平坦化を行う。このようにして、横型ＭＯＳＦＥＴ形成領域およびＣＭＯＳ形成領域を分離すると共に、ＣＭＯＳ形成領域におけるＮｃｈＭＯＳＦＥＴ形成領域とＰｃｈＭＯＳＦＥＴ形成領域とを分離するようにトレンチ分離構造３０を形成することができる。
【００５２】
〔図５（ｃ）に示す工程〕
ｎ型バッファ層５の形成領域が開口した図示しないマスクを配置した後、ｎ型不純物（例えばリン）をイオン注入する。また、ｎ型不純物のイオン注入時に用いたマスクを除去したのち、改めてｐ+型ディープ層９の形成領域が開口した図示しないマスクを配置し、ｐ型不純物（例えばボロン）をイオン注入する。そして、熱処理によって注入された不純物を熱拡散させることでｎ型バッファ層５およびｐ+型ディープ層９を形成する。
【００５３】
〔図５（ｄ）に示す工程〕
ＬＯＣＯＳ酸化工程を行う。例えば、基板表面全面に酸化膜と窒化膜を順に形成したのち、窒化膜のうちのＬＯＣＯＳ酸化膜形成領域を開口させる。さらに、熱酸化を行ったのち、シリコン酸化膜およびＬＯＣＯＳ酸化膜形成領域以外の部分の酸化膜を除去する。これにより、ＬＯＣＯＳ酸化膜３が形成される。
【００５４】
〔図６（ａ）に示す工程〕
ＣＭＯＳ形成領域におけるＮｃｈＭＯＳＦＥＴ形成領域が開口した図示しないマスクを配置した後、ｐ型不純物をイオン注入する。また、ｐ型不純物のイオン注入時に用いたマスクを除去したのち、改めてＰｃｈＭＯＳＦＥＴ形成領域が開口した図示しないマスクを配置し、ｎ型不純物をイオン注入する。そして、熱処理によって注入された不純物を熱拡散させることでｐ型ウェル層４０およびｎ型ウェル層５０を形成する。
【００５５】
そして、熱酸化を行うことで、横型ＭＯＳＦＥＴ形成領域にゲート絶縁膜１０を形成すると共に、ＮｃｈＭＯＳＦＥＴ形成領域にゲート酸化膜４１を形成し、ＰｃｈＭＯＳＦＥＴ形成領域にゲート酸化膜５１を形成する。
【００５６】
〔図６（ｂ）に示す工程〕
Ｐｏｌｙ−Ｓｉ層を成膜したのち、これをパターニングする。これにより、横型ＭＯＳＦＥＴ形成領域にゲート電極１１およびフィールドプレート１４を同時に形成すると共に、ＮｃｈＭＯＳＦＥＴ形成領域にゲート電極４２を形成し、ＰｃｈＭＯＳＦＥＴ形成領域にゲート電極５２を形成する。
【００５７】
〔図６（ｃ）に示す工程〕
チャネルｐ型ウェル層６の形成領域が開口した図示しないマスクを配置した後、ｐ型不純物をイオン注入する。そして、熱処理によって注入されたｐ型不純物を熱拡散させることでチャネルｐ型ウェル層６を形成する。
【００５８】
〔図６（ｄ）に示す工程〕
横型ＭＯＳＦＥＴ形成領域およびＮｃｈＭＯＳＦＥＴ形成領域における各種ｎ+型不純物層の形成領域が開口した図示しないマスクを配置した後、ｎ型不純物をイオン注入する。そして、熱処理によって注入されたｎ型不純物を熱拡散させることで横型ＭＯＳＦＥＴ形成領域にｎ+型ソース領域７およびｎ+型ドレイン領域４を形成すると共に、ＮｃｈＭＯＳＦＥＴ形成領域にｎ+型ソース領域４３およびｎ+型ドレイン領域４４を形成する。
【００５９】
〔図７（ａ）に示す工程〕
横型ＭＯＳＦＥＴ形成領域およびＰｃｈＭＯＳＦＥＴ形成領域における各種ｐ+型不純物層の形成領域が開口した図示しないマスクを配置した後、ｐ型不純物をイオン注入する。そして、熱処理によって注入されたｐ型不純物を熱拡散させることで横型ＭＯＳＦＥＴ形成領域にｐ+型コンタクト層８を形成すると共に、ＰｃｈＭＯＳＦＥＴ形成領域にｐ+型ソース領域５３およびｐ+型ドレイン領域５４を形成する。
【００６０】
〔図７（ｂ）に示す工程〕
基板表面全面に、ＢＰＳＧ膜１７ａをデポジションする。また、ここでは図示していないが、ＢＰＳＧ膜１７ａの表面にシリコン窒化膜１７ｂもデポジションすることによって第１層間絶縁膜１７を形成する。
【００６１】
〔図７（ｃ）に示す工程〕
各種コンタクトホールの形成位置が開口する図示しないマスクを配置した後、第１層間絶縁膜１７をエッチングすることで各種コンタクトホールを形成する。
【００６２】
〔図７（ｄ）に示す工程〕
１ｓｔＡｌ層１６を成膜したのち、これをパターニングする。これにより、横型ＭＯＳＦＥＴ形成領域では、ドレイン電極１２、ソース電極１３、コンタクト配線１５、ドレイン配線層１６ａおよびソース配線層１６ｂを形成する。また、ＮｃｈＭＯＳＦＥＴ形成領域では、ゲート配線４５、ソース電極４６およびドレイン電極４７を形成し、ＰｃｈＭＯＳＦＥＴ形成領域では、ゲート配線５５、ソース電極５６およびドレイン電極５７を形成する。
【００６３】
この後の工程については図示しないが、従来と同様の手法によって、第２層間絶縁膜１８の形成工程、２ｎｄＡｌ層２０の形成工程、第３層間絶縁膜２１の形成工程および３ｒｄＡｌ層によるドレイン配線層２３の形成工程などを行う。これにより、図１に示した横型ＭＯＳＦＥＴと共に、ＮｃｈＭＯＳＦＥＴおよびＰｃｈＭＯＳＦＥＴを有するＣＭＯＳが形成された半導体装置が完成する。
【００６４】
このように、本実施形態にかかる半導体装置では、横型ＭＯＳＦＥＴにおけるゲート電極１１を形成する際にフィールドプレート１４を同時に形成していることから、製造工程の増加なしでフィールドプレート１４を形成することができる。このため、従来の製造工程と同じ構成によって本実施形態にかかる半導体装置を製造することができる。
【００６５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して防湿膜の形成位置を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６６】
本実施形態では、第２層間絶縁膜１８の一部として防湿膜を備えるようにしている。具体的には、図８に示すように、１ｓｔＡｌ層１６の表面を含めて第１層間絶縁膜１７の表面に、防湿膜を構成するシリコン窒化膜１８ａを形成し、さらにＴＥＯＳ膜１８ｂを構成することによって第２層間絶縁膜１８を構成している。このように、第２層間絶縁膜１８の一部として防湿膜を備えることもできる。
【００６７】
このような構造の半導体装置は、第１実施形態で示した図５〜図７に示す工程を経た後、例えば図９に示す工程を行うことにより製造される。具体的には、図９（ａ）に示すように、図７（ｄ）の工程によりパターニングした各電極や配線上を含めて第１層間絶縁膜１７の表面にシリコン窒化膜１８ａを成膜した後、更にＴＥＯＳ膜１８ｂを成膜する。そして、各種コンタクトホールの形成位置が開口する図示しないマスクを配置した後、図９（ｂ）に示すように第２層間絶縁膜１８をエッチングすることで各種コンタクトホールを形成する。その後、２ｎｄＡｌ層２０を成膜したのち、これをパターニングする。これにより、ドレイン配線プラグ１９ａ、ソース配線プラグ１９ｂ、ドレイン配線層２０ａおよびソース配線層２０ｂなどが構成される。
【００６８】
このように、第２層間絶縁膜１８の一部として防湿膜を備えるようにしても、第１実施形態と同様の効果を得ることができる。ただし、防湿膜については、水分浸入による電荷の蓄積の抑制を図るために設けられるものであることから、より電荷が蓄積されるＬＯＣＯＳ酸化膜３の表面の近くに形成されるのが好ましい。したがって、第１実施形態に示したように、第１層間絶縁膜１７の一部として防湿膜を備えるようにした方が、よりオン抵抗変動を抑制できる。
【００６９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して防湿膜の形成位置を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７０】
図１０に示すように、本実施形態では、２ｎｄＡｌ層２０の一部、具体的にはソース配線層２０ｂを電荷が蓄積されるゲート電極１１とフィールドプレート１４との間におけるＬＯＣＯＳ酸化膜３の上方まで配置している。すなわち、シリコン窒化膜１７ｂに加えて、２ｎｄＡｌ層２０の一部を防湿膜として機能させるようにしている。ゲート電極１１とドレイン電極１２との間には電位差が生じることから、ゲート電極１１とドレイン電極１２に電気的に接続されるフィールドプレート１４とは所定の間隔が設けられて離間配置される。基板表面に対する法線方向から見て、これらゲート電極１１とフィールドプレート１４との間と重なるように、２ｎｄＡｌ層２０が形成されるようにしている。
【００７１】
このように、２ｎｄＡｌ層２０をゲート電極１１とフィールドプレート１４との間におけるＬＯＣＯＳ酸化膜３の上方まで配置することで防湿膜として機能させられる。これにより、オン抵抗変動の抑制効果を向上させることが可能となる。
【００７２】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７３】
例えば、横型ＭＯＳＦＥＴのレイアウト例として円形状のものを例に挙げて説明したが、必ずしも円形状である必要はない。例えば、ソースおよびドレインが共に直線状とされたレイアウトであっても良い。また、ドレイン側を長円形にし、コレクタ側をドレイン周囲を囲むように形成された長円形としても良い。また、ドレイン側をセル中心に配置する場合を説明したが、逆に、コレクタ側をセル中心に配置する構成としても良い。ただし、チャネル幅を稼げるようにするためには、ドレイン側をセル中心に配置した方が好ましい。これらいずれの場合においても、フィールドプレート１４の方がゲート電極１１よりも、第１電極に相当するドレイン電極１２と第２電極に相当するソース電極１３との間に流される電流の方向における寸法が大きくされていれば、上記効果を得ることができる。
【００７４】
また、上記実施形態では、防湿膜として機能するシリコン窒化膜１７ｂをＢＰＳＧ膜１７ａの表面全面の上に積層することで素子側への水分の浸入防止を図っている。しかしながら、オン抵抗変動に特に影響があるのは電荷が蓄積されるゲート電極１１とフィールドプレート１４との間におけるＬＯＣＯＳ酸化膜３の上方である。このため、少なくともゲート電極１１とフィールドプレート１４との間におけるＬＯＣＯＳ酸化膜３の上方に防湿膜が形成されていればオン抵抗変動の抑制効果がある。
【００７５】
ただし、防湿膜の形成範囲が狭いと、防湿膜の外縁を回り込んで水分が浸入する可能性がある。したがって、上記実施形態で示すように、ＢＰＳＧ膜１７ａの表面全面、つまり各電極などのコンタクト部を除いた基板表面全面に防湿膜を形成すると、より水分の浸入を防げて好ましい。
【００７６】
また、防湿膜は少なくとも１層形成されていれば良い。例えば、第３実施形態では、シリコン窒化膜１７ｂと２ｎｄＡｌ層２０を防湿膜とする場合について説明したが、２ｎｄＡｌ層２０のみによって構成しても良い。また、第２実施形態で示した第２層間絶縁膜１８の一部と第３実施形態に示した２ｎｄＡｌ層２０によって防湿膜を構成しても良いし、第１、第２層間絶縁膜１７、１８および２ｎｄＡｌ層２０のすべてによって構成しても良い。さらに、防湿膜の形成位置についても上記各実施形態で示した場所以外であっても良い。
【００７７】
また、図５〜図７を用いて説明したように、半導体装置に備えられる各種不純物層の形成工程の一例を示したが、各種製造工程について順番の入れ替えが可能なものについては、適宜変更しても良い。例えば、図６（ｂ）〜（ｄ）に示す工程についてはどの順番に行っても良いため、適宜順番を入れ替えることができる。
【００７８】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの横型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの横型ＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、横型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造の横型ＩＧＢＴに対しても本発明を適用することができる。横型ＩＧＢＴは、上記第１実施形態に対して、第１導電型の第２不純物層に相当するｎ+型ソース領域７がｎ+型エミッタ領域となり、第１導電型の第１不純物層に相当するｎ+型ドレイン領域４が第２導電型となるｐ+型コレクタ領域とされるだけである。その他の構造や製造方法に関しては、横型ＩＧＢＴとする場合であっても上記第１実施形態と同様である。
【符号の説明】
【００７９】
１                ＳＯＩ基板
４                ｐ+型ドレイン領域
６                チャネルｐ型ウェル層
７                ｎ+型ソース領域
１１              ゲート電極
１２              ドレイン電極
１３              ソース電極
１４              フィールドプレート
１６ａ            ドレイン配線層
１７、１８、２１  第１〜第３層間絶縁膜
１７ｂ            シリコン窒化膜
【図１】
2015135950.tif 000003
【図２】
2015135950.tif 000004
【図３】
2015135950.tif 000005
【図４】
2015135950.tif 000006
【図５】
2015135950.tif 000007
【図６】
2015135950.tif 000008
【図７】
2015135950.tif 000009
【図８】
2015135950.tif 000010
【図９】
2015135950.tif 000011
【図１０】
2015135950.tif 000012
【図１１】
2015135950.tif 000013