(57)【要約】  シンセサイザーに用いられる等の位相ロック・ループ（ＰＬＬ２００）が、２つの継続的（アナログ）制御ループ及び１つのデジタルオンオフ（「バンバン」）制御ループを有する。ＰＬＬ２００の制御ループは、電圧制御発振器（ＶＣＯ２０８）のための付加的な個別の時間制御を提供する。制御ループは、コース電圧（ＶＣ）及び入力信号（ＩＮ）を測定し、スイッチド・キャパシタ・アレイ（２１４）を調整してセトリング時間を低減する助けとなる。プレシジョン・ロック検出器（２２２）が入力位相エラーを監視し、ナローウィンドウ回路（２２６）及びワイドウィンドウ回路（２２８）が電圧ウィンドウを特定する。プレシジョン・ロック検出器（２２２）からのロック検出及びナロー及びワイドウィンドウ回路（２２６、２２８）からの電圧ウィンドウに基づいて、ウィンドウ調節回路２２４がオンオフ（バンバン）コントローラ２３０のための閾値電圧ＶＨ、ＶＬを設定する。
2013523009.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
電圧制御発振器（ＶＣＯ）であって、
少なくとも部分的に入力信号に基づく第１の調整電圧を受け取る容量性ネットワークと、
前記容量性ネットワークに結合されるスイッチド・キャパシタ・アレイと、
を有する前記ＶＣＯ、
前記第１の調整電圧及び参照電圧を受け取り、前記参照電圧と前記第１の調整電圧との間の差を増幅する増幅器、
前記参照電圧及び前記参照電圧と前記第１の調整電圧との間の前記増幅された差を受け取るスイッチ、
前記スイッチからの出力を受け取り、第２の調整電圧を生成するキャリブレーションキャパシタ、及び
前記入力信号及び前記第２の調整電圧を受け取る制御ループであって、前記装置がリセットするとき前記参照電圧を前記キャリブレーションキャパシタに印加するように前記制御ループが前記スイッチを制御し、更に、前記ＶＣＯの静電容量を調節して位相及び周波数ロックを全般的に維持するように前記制御ループが前記スイッチド・キャパシタ・アレイを制御する、前記制御ループ、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、前記ＶＣＯが、
前記容量性ネットワークに結合される誘導性ネットワーク、及び
前記容量性ネットワークに結合されるＶＣＯ増幅器、
を更に含む、装置。
【請求項３】
請求項１に記載の装置であって、前記制御ループが、
プレシジョン・ロック検出器、
前記プレシジョン・ロック検出器に結合されるウィンドウ調節回路、
前記ウィンドウ調節回路に結合されるナローウィンドウ回路、
前記ウィンドウ調節回路に結合されるワイドウィンドウ調節回路、
前記入力信号を受け取る分周器、
前記ウィンドウ調節回路及び前記分周器に結合されるオンオフコントローラ、及び
前記オンオフコントローラ及び前記スイッチド・キャパシタ・アレイに結合されるカウンタ、
を更に含む、装置。
【請求項４】
請求項３に記載の装置であって、前記オンオフコントローラが、
第１の入力端子と第２の入力端子と出力端子とを有する第１のコンパレータであって、前記第１のコンパレータの前記第１の入力端子が前記スイッチに結合され、前記第１のコンパレータの前記第２の入力端子が前記ウィンドウ調節回路に結合される、前記第１のコンパレータ、及び
第１の入力端子と第２の入力端子と出力端子とを有する第２のコンパレータであって、前記第２のコンパレータの前記第１の入力端子が前記スイッチに結合され、前記第２のコンパレータの前記第２の入力端子が前記ウィンドウ調節回路に結合される、前記第２のコンパレータ、
を更に含む、装置。
【請求項５】
請求項４に記載の装置であって、前記オンオフコントローラが、
前記分周器に結合される第１のインバータ、
前記第１のコンパレータの前記出力端子に及び前記分周器に結合される第１のフリップフロップ、
前記第１のフリップフロップと前記カウンタとの間に接続される第２のインバータ、
前記第１のフリップフロップ及び前記第１のインバータに結合される第２のフリップフロップ、
第２のコンパレータの前記出力端子及び前記分周器に結合される第３のフリップフロップ、
前記第３のフリップフロップ及び前記第１のインバータに結合される第４のフリップフロップ、
前記第３及び第４のフリップフロップの各々に及び前記カウンタに結合される第１の論理ゲート、及び
前記第１及び第２のフリップフロップの各々に及び前記スイッチに結合される第２の論理ゲート、
を更に含む、装置。
【請求項６】
請求項５に記載の装置であって、前記第１、第２、第３、及び第４のフリップフロップがＤフリップフロップである、装置。
【請求項７】
請求項５に記載の装置であって、前記第１及び第２の論理ゲートがＯＲゲートである、装置。
【請求項８】
請求項１に記載の装置であって、前記スイッチがマルチプレクサである、装置。
【請求項９】
装置であって、
入力信号を受け取る位相／周波数検出器（ＰＦＤ）、
前記ＰＦＤに結合されるチャージポンプ、
前記チャージポンプに結合され、第１の調整電圧を生成するループフィルタ、
前記第１の調整電圧及び参照電圧を受け取る増幅器、
第１の入力端子と第２の入力端子と出力端子とを有するスイッチであって、前記第１の入力端子が前記参照電圧を受け取り、前記第２の入力端子が前記増幅器に結合される、前記スイッチ、
前記スイッチの前記出力端子に結合され、第２の調整電圧を生成するキャリブレーションキャパシタ、
ＶＣＯであって、
容量性ネットワークに結合される誘導性ネットワークと、
前記誘導性ネットワークに結合される容量性ネットワークであって、前記第１及び第２の調整電圧を受け取るように前記ループフィルタ及びキャリブレーションキャパシタに結合される前記容量性ネットワークと、
前記誘導性ネットワークに結合されるスイッチド・キャパシタ・アレイと、
前記誘導性ネットワークに結合されるＶＣＯ増幅器と、
を有する前記ＶＣＯ、
前記ＶＣＯ及び前記ＰＦＤに結合される分周器、及び
前記入力信号を受け取り、前記スイッチと前記キャリブレーションキャパシタと前記スイッチド・キャパシタ・アレイとに結合される制御ループであって、前記装置がリセットするとき前記参照電圧を前記キャリブレーションキャパシタに印加するように前記制御ループが前記スイッチを制御し、更に、前記ＶＣＯの静電容量を調整して位相及び周波数ロックを全般的に維持するように前記制御ループが前記スイッチド・キャパシタ・アレイを制御する、前記制御ループ、
を含む、装置。
【請求項１０】
請求項９に記載の装置であって、前記分周器が第１の分周器であり、前記制御ループが、
前記ＰＦＤに結合されるプレシジョン・ロック検出器、
前記プレシジョン・ロック検出器に結合されるウィンドウ調節回路、
前記ウィンドウ調節回路に結合されるナローウィンドウ回路、
前記ウィンドウ調節回路に結合されるワイドウィンドウ調節回路、
前記入力信号を受け取る第２の分周器、
前記ウィンドウ調節回路及び前記第２の分周器に結合されるバンバンコントローラ、及び
前記バンバンコントローラ及び前記スイッチド・キャパシタ・アレイに結合されるカウンタ、
を更に含む、装置。
【請求項１１】
請求項１０に記載の装置であって、前記バンバンコントローラが、
第１の入力端子と第２の入力端子と出力端子とを有する第１のコンパレータであって、前記第１のコンパレータの前記第１の入力端子が前記スイッチに結合され、前記第１のコンパレータの前記第２の入力端子が前記ウィンドウ調節回路に結合される、前記第１のコンパレータ、及び
第１の入力端子と第２の入力端子と出力端子とを有する第２のコンパレータであって、前記第２のコンパレータの前記第１の入力端子が前記スイッチに結合され、前記第２のコンパレータの前記第２の入力端子が前記ウィンドウ調節回路に結合される、前記第２のコンパレータ、
を更に含む、装置。
【請求項１２】
請求項１１に記載の装置であって、前記バンバンコントローラが、
前記分周器に結合される第１のインバータ、
第１のコンパレータの前記出力端子に及び前記分周器に結合される第１のフリップフロップ、
前記第１のフリップフロップと前記カウンタとの間に接続される第２のインバータ、
前記第１のフリップフロップ及び前記第１のインバータに結合される第２のフリップフロップ、
前記第２のコンパレータの前記出力端子及び前記分周器に結合される第３のフリップフロップ、
前記第３のフリップフロップ及び前記第１のインバータに結合される第４のフリップフロップ、
前記第３及び第４のフリップフロップの各々に及び前記カウンタに結合される第１の論理ゲート、及び
前記第１及び第２のフリップフロップの各々に及び前記スイッチに結合される第２の論理ゲート、
を更に含む、装置。
【請求項１３】
請求項１２に記載の装置であって、前記第１、第２、第３、及び第４のフリップフロップがＤフリップフロップであり、前記第１及び第２の論理ゲートがＯＲゲートである、装置。
【請求項１４】
装置であって、
入力信号を受け取るＰＦＤ、
前記ＰＦＤに結合されるチャージポンプ、
前記チャージポンプに結合されるループフィルタであって、第１の調整電圧を生成する前記ループフィルタ、
前記第１の調整電圧及び参照電圧を受け取る増幅器、
第１の入力端子と第２の入力端子と出力端子とを有するスイッチであって、前記第１の入力端子が前記参照電圧を受け取り、前記第２の入力端子が前記増幅器に結合される、前記スイッチ、
前記スイッチの前記出力端子に結合され、第２の調整電圧を生成するキャリブレーションキャパシタ、
ＶＣＯであって、
容量性ネットワークに結合される誘導性ネットワークと、
前記誘導性ネットワークに結合される容量性ネットワークであって、前記第１及び第２の調整電圧を受け取るように前記ループフィルタ及びキャリブレーションキャパシタに結合される前記容量性ネットワークと、
前記誘導性ネットワークに結合されるスイッチド・キャパシタ・アレイと、
前記誘導性ネットワークに結合されるＶＣＯ増幅器と、
を有する前記ＶＣＯ、
前記ＶＣＯ及び前記ＰＦＤに結合される第１の分周器、及び
制御ループであって、
前記ＰＦＤに結合されるプレシジョン・ロック検出器と、
第１の入力端子と第２の入力端子と出力端子とを有する第１のコンパレータであって、前記第１のコンパレータの前記第１の入力端子が前記スイッチに結合され、前記第１のコンパレータの前記第２の入力端子が前記ウィンドウ調節回路に結合される、前記第１のコンパレータと、
第１の入力端子と第２の入力端子と出力端子とを有する第２のコンパレータであって、前記第２のコンパレータの前記第１の入力端子が前記スイッチに結合され、前記第２のコンパレータの前記第２の入力端子が前記ウィンドウ調節回路に結合される、前記第２のコンパレータと、
前記入力信号を受け取る第２の分周器と、
前記第２の分周器に結合される第１のインバータと、
前記第２のコンパレータの前記出力端子に及び前記分周器に結合される第１のＤフリップフロップと、
前記第１のＤフリップフロップに結合される第２のインバータと、
前記第１のＤフリップフロップ及び前記第１のインバータに結合される第２のＤフリップフロップと、
前記第２のコンパレータの前記出力端子及び前記分周器に結合される第３のＤフリップフロップと、
第３のＤフリップフロップ及び前記第１のインバータに結合される第４のＤフリップフロップと、
前記第３及び第４のＤフリップフロップの各々に結合される第１のＯＲゲートと、
前記第１及び第２のＤフリップフロップの各々に及び前記第１のコンパレータの前記第２の入力端子に結合される第２のＯＲゲートと、
前記第２のインバータ、前記第２のＯＲゲート、及び前記スイッチド・キャパシタ・アレイに結合されるカウンタと、
を有する、前記制御ループ、
を含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的に位相ロック・ループ（ＰＬＬ）に関し、更に特定して言えば、ＰＬＬフィードバック制御の改良に関連する。
【背景技術】
【０００２】
位相ロック・ループ（ＰＬＬ）は、シンセサイザーサブシステムにおいて通常用いられる。継続的キャリブレーションを用いる従来のＰＬＬ１００の一例を図１に示す。ＰＬＬ１００は、位相／周波数検出器（ＰＦＤ）２０２、チャージポンプ２０４、ループフィルタ２０６、デュアル利得電圧制御発振器（ＶＣＯ）１０２、分周器２２０、増幅器２１８、及びキャリブレーションキャパシタＣＣＴで全般的に構成される。この構成では、低帯域幅ループ（誤差増幅器２１８及びＶＣＯ１０２で形成される）及び高帯域幅ループ（分周器２２０及びＶＣＯ１０２で形成される）の２つの個別のアナログループがあり、低帯域幅ループがコース調整電圧ＶＣをＶＣＯ１０２に印加することができ、高帯域幅ループがファイン調整電圧ＶＦをＶＣＯ１０２に印加することができるようになっている。
【０００３】
オペレーションにおいて、高帯域幅ループが、従来の単一パスＰＬＬとして動作し、ファイン調整電圧ＶＦのＶＣＯ１０２への印加を伴うＶＣＯ１０２のための低調整利得特性を提供するのに対し、低帯域幅ループは、広い周波数調整範囲特性の提供を可能にする。特に、低帯域幅ループでは、相互コンダクタンス誤差増幅器２１８がファイン調整電圧ＶＦ（ループフィルタ２０６からの出力）と参照電圧ＲＥＦとの差を増幅し、この差がキャパシタＣＣＴへの電流として印加されて、広いＶＣＯ調整帯域幅に対しＶＣＯ１０２に印加されるコース調整電圧ＶＣを生成するようになっている。低周波数ループは、高帯域幅ループが動作可能となる範囲内に広帯域ＶＣＯを粗く調整し得る。これは、ＶＣＯ１０２に継続的（であるが低周波数の）補正を提供することによって成される。低帯域幅ループは、入力信号内の低周波数変化のみを追跡できるため、このループは、ＰＬＬ１００のスパー（spur）レベル及び広帯域位相ノイズ性能への直接的な影響は少ししか有さない。
【０００４】
高帯域幅ループは、ファインＶＣＯ調整利得がノンゼロとなる、ＶＣＯのファイン周波数入力調整範囲内に入る周波数にＶＣＯが調整されるまで動作しない。高帯域幅ループは一般に、全般的に関連するノイズ特性の設定を担う。従来の単一ループＰＬＬでは、調整範囲とノイズ性能との間のトレードオフが密につながっている。２つのループの利用はこのトレードオフを効果的に切り離し、ＰＬＬ１００に他の従来の単一パスＰＬＬに比べて良好な性能を提供させることができる。
【０００５】
しかし、この構成の欠点は、ＰＬＬ１００のセトリング時間が遅いことである。一般的に、遅いセトリング時間は、低帯域幅のコース調整ループに起因し得る。別の欠点は、キャパシタＣＣＴのサイズであり、これは増幅器２１８のノイズを抑制するため大抵非常に大きい。これらの欠点のため、ＰＬＬ１００が望ましくないシステムが幾つかある。従って、改良された性能特性を備えたＰＬＬが求められている。
【０００６】
幾つかの他の従来の回路は、ＩＥＥＥ２００７カスタムインテグレーテッドサーキットコンファレンス、５４７〜５５０頁のウー（Wu）らの「適合的調整コースループを備えた４．２ＧＨｚ  ＰＬＬ周波数シンセサイザー」、２００５年６月のＩＥＥＥジャーナルオブソリッドステートサーキット、Ｖｏｌ．４０、Ｎｏ．６、１３０３〜１３０９頁のノニス（Nonis）らの「新しい低ジッタアナログデュアル調整ＬＣ−ＶＣＯ  ＰＬＬアーキテクチャのモデリング、設計及び特徴付け」、２００６年１２月のＩＥＥＥジャーナルオブソリッドステートサーキット、Ｖｏｌ．４１、Ｎｏ．１２、２９３０〜２９４４頁のペロ（Perrott）らの「ハイブリッドアナログ／デジタルループフィルタ及びオールデジタル・リファレンスレス周波数取得を用いる２．５Ｇｂ／ｓマルチレート０．２５μｍＣＭＯＳクロック及びデータリカバリー回路」、米国特許番号第６，６５８，７４８号、米国特許番号第６，９５２，１２４号、米国特許番号第７，０１５，７６３号、米国特許番号第７，１３３，４８５号、米国特許番号第７，３０１，４０７号、米国特許番号第７，３８５，４５２号、米国特許公開番号２００２／０００８５９３、米国特許公開番号２００３／０１４１９３６、米国特許公開番号２００５／０２１２６０９、米国特許公開番号２００５／０２１２６１４、米国特許公開番号２００７／００５７７３６、及びテキサス・インスツルメンツ・インコーポレーテッドのクロックジェネレータ部品番号ＣＤＣＥ４２１のデータシートに記載されている。
【発明の概要】
【０００７】
従って、本発明の例示の一実施例は或る装置を提供する。この装置は、少なくとも部分的に入力信号に基づく第１の調整電圧を受け取る容量性ネットワークと、容量性ネットワークに結合されるスイッチド・キャパシタ・アレイとを有する電圧制御発振器（ＶＣＯ）、第１の調整電圧及び参照電圧を受け取る増幅器であって、参照電圧と第１の調整電圧との間の差を増幅する増幅器、参照電圧及び参照電圧と第１の調整電圧との間の増幅された差を受け取るスイッチ、スイッチからの出力を受け取り、第２の調整電圧を生成するキャリブレーションキャパシタ、及び入力信号及び第２の調整電圧を受け取る制御ループであって、装置がリセットするとき参照電圧をキャリブレーションキャパシタに印加するように制御ループがスイッチを制御し、更に、ＶＣＯの静電容量を調節して位相及び周波数ロックを全般的に維持するように制御ループがスイッチド・キャパシタ・アレイを制御する、制御ループを含む。
【０００８】
本発明の例示の一実施例に従って、ＶＣＯが、容量性ネットワークに結合される誘導性ネットワーク、及び容量性ネットワークに結合されるＶＣＯ増幅器を更に含む。
【０００９】
本発明の例示の一実施例に従って、制御ループが、プレシジョン・ロック検出器、プレシジョン・ロック検出器に結合されるウィンドウ調節回路、ウィンドウ調節回路に結合されるナローウィンドウ回路、ウィンドウ調節回路に結合されるワイドウィンドウ調節回路、入力信号を受け取る分周器、ウィンドウ調節回路及び分周器に結合されるバンバンコントローラ、及びバンバンコントローラ及びスイッチド・キャパシタ・アレイに結合されるカウンタを更に含む。
【００１０】
本発明の例示の一実施例に従って、バンバンコントローラが、第１の入力端子と第２の入力端子と出力端子とを有する第１のコンパレータであって、第１のコンパレータの第１の入力端子がスイッチに結合され、第１のコンパレータの第２の入力端子がウィンドウ調節回路に結合される第１のコンパレータ、及び第１の入力端子と第２の入力端子と出力端子とを有する第２のコンパレータであって、第２のコンパレータの第１の入力端子がスイッチに結合され、第２のコンパレータの第２の入力端子がウィンドウ調節回路に結合される第２のコンパレータを更に含む。
【００１１】
本発明の例示の一実施例に従って、バンバンコントローラが、分周器に結合される第１のインバータ、第１のコンパレータの出力端子に及び分周器に結合される第１のフリップフロップ、第１のフリップフロップとカウンタとの間に接続される第２のインバータ、第１のフリップフロップ及び第１のインバータに結合される第２のフリップフロップ、第２のコンパレータの出力端子及び分周器に結合される第３のフリップフロップ、第３のフリップフロップ及び第１のインバータに結合される第４のフリップフロップ、第３及び第４のフリップフロップの各々に及びカウンタに結合される第１の論理ゲート、及び第１及び第２のフリップフロップの各々に及びスイッチに結合される第２の論理ゲートを更に含む。
【００１２】
本発明の例示の一実施例に従って、第１、第２、第３、及び第４のフリップフロップがＤフリップフロップである。
【００１３】
本発明の例示の一実施例に従って、第１及び第２の論理ゲートがＯＲゲートである。
【００１４】
本発明の例示の一実施例に従って、スイッチがマルチプレクサである。
【００１５】
本発明の例示の一実施例に従って、スイッチが単極双投スイッチである。
【００１６】
本発明の例示の一実施例に従って或る装置が提供される。この装置は、入力信号を受け取る位相／周波数検出器（ＰＦＤ）、ＰＦＤに結合されるチャージポンプ、チャージポンプに結合され、第１の調整電圧を生成するループフィルタ、第１の調整電圧及び参照電圧を受け取る増幅器、第１の入力端子と第２の入力端子と出力端子とを有するスイッチであって、第１の入力端子が参照電圧を受け取り、第２の入力端子が増幅器に結合されるスイッチ、スイッチの出力端子に結合され、第２の調整電圧を生成するキャリブレーションキャパシタ、ＶＣＯであって、容量性ネットワークに結合される誘導性ネットワークと、誘導性ネットワークに結合される容量性ネットワークであって、第１及び第２の調整電圧を受け取るようにループフィルタ及びキャリブレーションキャパシタに結合される容量性ネットワークと、誘導性ネットワークに結合されるスイッチド・キャパシタ・アレイと、誘導性ネットワークに結合されるＶＣＯ増幅器とを有するＶＣＯ、ＶＣＯ及びＰＦＤに結合される分周器、及び、入力信号を受け取り、スイッチとキャリブレーションキャパシタとスイッチド・キャパシタ・アレイとに結合される制御ループであって、この装置がリセットするとき参照電圧をキャリブレーションキャパシタに印加するように制御ループがスイッチを制御し、更に、ＶＣＯの静電容量を調整して位相及び周波数ロックを全般的に維持するように制御ループがスイッチド・キャパシタ・アレイを制御する制御ループを含む。
【００１７】
本発明の例示の一実施例に従って或る装置が提供される。この装置は、入力信号を受け取るＰＦＤ、ＰＦＤに結合されるチャージポンプ、チャージポンプに結合され、第１の調整電圧を生成するループフィルタ、第１の調整電圧及び参照電圧を受け取る増幅器、第１の入力端子と第２の入力端子と出力端子とを有するスイッチであって、第１の入力端子が参照電圧を受け取り、第２の入力端子が増幅器に結合されるスイッチ、スイッチの出力端子に結合され、第２の調整電圧を生成するキャリブレーションキャパシタ、ＶＣＯであって、容量性ネットワークに結合される誘導性ネットワークと、誘導性ネットワークに結合される容量性ネットワークであって、第１及び第２の調整電圧を受け取るようにループフィルタ及びキャリブレーションキャパシタに結合される容量性ネットワークと、誘導性ネットワークに結合されるスイッチド・キャパシタ・アレイと、誘導性ネットワークに結合されるＶＣＯ増幅器とを有するＶＣＯ、ＶＣＯ及びＰＦＤに結合される第１の分周器、及び制御ループであって、ＰＦＤに結合されるプレシジョン・ロック検出器と、第１の入力端子と第２の入力端子と出力端子とを有する第１のコンパレータであって、第１のコンパレータの第１の入力端子がスイッチに結合され、第１のコンパレータの第２の入力端子がウィンドウ調節回路に結合される第１のコンパレータと、第１の入力端子と第２の入力端子と出力端子とを有する第２のコンパレータであって、第２のコンパレータの第１の入力端子がスイッチに結合され、第２のコンパレータの第２の入力端子がウィンドウ調節回路に結合される第２のコンパレータと、入力信号を受け取る第２の分周器と、第２の分周器に結合される第１のインバータと、第２のコンパレータの出力端子に及び分周器に結合される第１のＤフリップフロップと、第１のＤフリップフロップに結合される第２のインバータと、第１のＤフリップフロップ及び第１のインバータに結合される第２のＤフリップフロップと、第２のコンパレータの出力端子及び分周器に結合される第３のＤフリップフロップと、第３のＤフリップフロップ及び第１のインバータに結合される第４のＤフリップフロップと、第３及び第４のＤフリップフロップの各々に結合される第１のＯＲゲートと、第１及び第２のＤフリップフロップの各々に及び第１のコンパレータの第２の入力端子に結合される第２のＯＲゲートと、第２のインバータと第２のＯＲゲートとスイッチド・キャパシタ・アレイとに結合されるカウンタとを有する制御ループを含む。
【００１８】
例示の実施例を添付の図面を参照して説明する。
【図面の簡単な説明】
【００１９】
【図１】図１は、継続的キャリブレーションを用いる従来のＰＬＬの一例の回路図である。
【００２０】
【図２】図２は、本発明の例示の一実施例に従った継続的及び個別の制御を備えたＰＬＬの一例の回路図である。
【００２１】
【図３】図３は、図２のバンバンコントローラの更に詳細な例の回路図である。
【発明を実施するための形態】
【００２２】
図２において、参照符号２００は、本発明の例示の一実施例に従ったＰＬＬを全般的に示す。ＰＬＬ２００は全般的に、ＰＦＤ２０２、チャージポンプ２０４、ループフィルタ２０６、ＶＣＯ２０８、増幅器２１８、スイッチＳ１、分周器２２０、及び制御ループで構成される。ＶＣＯ２０８は全般的に、誘導性ネットワーク２１０、容量性ネットワーク２１２、スイッチド・キャパシタ・アレイ２１４、及びＶＣＯ増幅器２１６で構成される。制御ループは全般的に、プレシジョン・ロック検出器２２２、ナローウィンドウ回路２２６、ワイドウィンドウ回路２２８、ウィンドウ調節回路２２４、バンバンコントローラ２３０、カウンタ２３２、及び分周器２３４で構成される。
【００２３】
全般的に、ＰＦＤ２０２、チャージポンプ２０４、ループフィルタ２０６、ＶＣＯ２０８、及び分周器２２０は、ＰＬＬ１００の高帯域幅ループに類似して、高帯域幅ループとして動作して、入力信号から出力信号ＯＵＴを生成する。ＰＦＤ２０２は、分周器２２０からのフィードバック信号を入力信号ＩＮと比較して、チャージポンプ２０４のためのアップ及びダウン信号を生成する。チャージポンプ２０４からの出力は、ループフィルタ２０６によりフィルタされてＶＣＯ２０８の容量性ネットワーク２１２のためのファイン調整電圧ＶＦを生成し、これはインダクタ・キャパシタ（ＬＣ）ＶＣＯを動作させる。また、増幅器２１８及びキャリブレーションキャパシタＣＣＴは、ＰＬＬ１００の低帯域幅ループに類似して全般的に低帯域幅ループの一部として動作する。
【００２４】
オペレーションにおいて、ＰＬＬ２００の制御ループは、ＶＣＯ２０８のための付加的な個別の時間制御を提供するが、これは、ＰＬＬ１００では成されない。典型的に、制御ループは、コース電圧ＶＣ及び入力信号ＩＮを測定して、スイッチド・キャパシタ・アレイ２１４（これは一般的に金属・絶縁体・金属（ＭＩＭ）キャパシタで構成される）をＰＬＬ２００のセトリング時間を（ＰＬＬ１００に比して）全般的に低減する助けとなるように調節する。これは、ＰＬＬ２００が動作ウィンドウの一つの外にあるとき、動作ウィンドウを設定し、キャパシタ・アレイに調節を行うことによって全般的に成される。
【００２５】
まずプレシジョン・ロック検出器２２２、ウィンドウ調節回路２２４、ナローウィンドウ回路２２６、及びワイドウィンドウ回路２２８にうつると、これらの回路は全般的に、ＰＬＬ２００のための動作ウィンドウを設定する。プレシジョン・ロック検出器２２２は全般的に、入力位相エラーを監視する非常に高精度なロック検出器であり、ナローウィンドウ回路２２６及びワイドウィンドウ回路２２８の各々が電圧ウィンドウを特定する。例えば、ナローウィンドウ回路２２６に対するナロー電圧ウィンドウは約０．８Ｖ〜約１．０Ｖの間であり得、ワイドウィンドウ回路２２８に対するワイド電圧ウィンドウは約０．５Ｖ〜約１．５Ｖの間であり得る。プレシジョン・ロック検出器２２２からのロック検出、及び回路２２６及び／又は２２８からの電圧ウィンドウに基づいて、ウィンドウ調節回路２２４は、ワイド電圧ウィンドウ又はナロー電圧ウィンドウに対応する、バンバンコントローラ２３０のための閾値電圧ＶＨ及びＶＬを設定し得る。
【００２６】
「バンバンコントローラ」という用語は、監視されるコンディションが高閾値を上回るか又は低閾値を下回るかに基づいて２つの状態間で急激に切り替えるオンオフコントローラ（「ヒステリシスコントローラ」と呼ぶこともある）を指すために用いられる。この用語は、「オン」状態に対応する一状態と「オフ」状態に対応する一状態のバイナリ入力を受け取る回路の制御に関連してよく用いられる。
【００２７】
ＰＬＬ２００がリセットされる（これは一般的に、どの電圧ウィンドウが用いられているかに応じて、コース調整電圧ＶＣがワイド電圧ウィンドウ又はナロー電圧ウィンドウの外にある時に起こる）とき、バンバンコントローラ２３０は、プレシジョン・ロック検出器２２２、ウィンドウ調節回路２２４、及びスイッチＳ１のためのリセット信号ＲＥＳＥＴをアサートする。リセットの間、プレシジョン・ロック検出器２２２及びウィンドウ調節回路２２４は、ナロー電圧ウィンドウ回路２２６により設定されたナロー電圧ウィンドウに全般的に対応するように閾値電圧ＶＨ及びＶＬをリセットし、スイッチＳ１（これは単極双投スイッチ又はマルチプレクサであり得る）は、キャリブレーションキャパシタＣＣＴ及び容量性ネットワーク（これは一般的にバラクターで構成される）に参照電圧ＲＥＦを印加するよう設定される。ＲＥＳＥＴがアサートされる時間期間は、分周器２３４によって供給されるサンプリングクロック信号の周期によって決まる。リセット期間の間、キャパシタＣＣＴが電圧ＶＣ＝ＶＲＥＦまで充電される。電圧ＶＲＥＦは、ＶＨ及びＶＬにより設定されるウィンドウ内でセンターになるようされて、コンパレータ３１２及び３１０の出力を「０」にすることが意図されている。ＶＣが再びセンターにされると、サンプリングクロックの次の立ち上がりエッジがＲＥＳＥＴ事象を終わらせ、これにより、バンバンコントローラ２３０が、増幅器２１８の出力をキャパシタＣＣＴに印加するようにスイッチＳ１を設定し、そのため低帯域幅ループが再びイネーブルになるようにする。ＲＥＳＥＴ事象は更に、バンバンコントローラ２３０が、アップ信号ＵＰ及び調整信号ＴＵＮＥの正のパルスをクロックカウンタ２３２に提供するようにさせ、クロックカウンタ２３２はスイッチド・キャパシタ・アレイ２１４を制御する。信号ＵＰの論理レベルは、カウンタがインクリメントするか又はデクリメントするか、及びＶＣＯ周波数が増加するか又は低減するかを決める。ＶＨを上回って上昇するＶＣによりＲＥＳＥＴ事象が生じる場合、信号ＵＰ＝論理ハイであり、ＶＣＯデジタル調整周波数が増加する。ＶＬを下回って低下するＶＣによりＲＥＳＥＴ事象が生じる場合、ＵＰ＝論理ローであり、デジタル調整周波数ワードが低減する。ＶＣがＶＬとＶＨの間にある限り、リセット事象はなく、ＴＵＮＥの正のエッジもなく、カウンタ２３２の如何なる調整もない。
【００２８】
ＲＥＳＥＴ期間の終了時、低帯域幅ループが再び動作可能となるが、ＶＣＯに新たなデジタル調整ワードが印加される。このループは、新たなデジタル調整ワードを備えた位相ロックを取得するようＶＣを調節するよう試み得る。信号ＶＣが再びＶＨ又はＶＬを交差する場合、別のＲＥＳＥＴ事象が生じ得、デジタル調整ワードはそれに応じて調節され得る。このプロセスは、このループが、ナローウィンドウ設定を用いてＶＬとＶＨの間の電圧にセトリングされるＶＣを備えた位相ロックを取得するまで反復し得る。プレシジョン・ロック検出器２２２が、位相ロックが得られたことを感知した後、ウィンドウ調節回路２２４はワイド電圧ウィンドウに対応するよう閾値電圧を調節する。
【００２９】
２つの電圧ウィンドウを有する一つの理由は、初期デジタルロックが達成されると、ＰＬＬ２００の混乱及び継続的（低帯域幅及び高帯域幅）ループにおける再セトリングを避けるため、制御ループが調節し続ける（即ち、特定の周波数又は温度範囲を超えて）ことを全般的に防ぐために望ましいことが多いことである。この状況は、コース調整電圧ＶＣが初期ロックの間ナロー電圧ウィンドウのエッジでセトリングすべきである場合に起こり得る。この状況では、バンバン制御ループをトリガするために少量のノイズ又は温度ドリフトしか取り除かない可能性がある。この状態は、ワイド電圧ウィンドウを含むこと及びその利用を介してヒステリシスを付加することにより全般的に避けることができる。
【００３０】
図３に移ると、バンバンコントローラの一例を更に詳細にみることができる。典型的に、閾値電圧ＶＨ及びＶＬ（これらは全般的にナロー電圧ウィンドウ又はワイド電圧ウィンドウに対応する）が、それぞれ、コンパレータ３１２の負の入力端子及び３１０の正の入力端子に印加され、コース調整電圧ＶＣがコンパレータ３１２及び３１０の正の及び負の入力端子に印加される。コンパレータ３１２及び３１０の出力は、Ｄフリップフロップ３１４及び３１８及び３１６及び３２０によりラッチされる。フリップフロップ３１４及び３１８は、サンプリングクロック２３４の立ち上がりエッジによりトリガされ、フリップフロップ３１６及び３２０は、インバータ３２２に起因するサンプリングクロック２３４の立ち下がりエッジによりトリガされて、ＲＥＳＥＴ、ＵＰ制御、及びカウンタ２３２クロック入力のためのＴＵＮＥパルスの生成のための、コンパレータ出力信号の（ハーフサンプリング期間）遅延されたバージョンを利用可能にすることに注意されたい。
【００３１】
電圧ＶＣが閾値電圧ＶＨを上回って調整されるとき、コンパレータ３１２が「１」を出力する。この出力は、それぞれサンプリングクロック２３４の立ち上がりエッジ及び立ち下がりエッジでＤフリップフロップ３１４及び３１６によりラッチされる。代替として、コース調整電圧が閾値電圧ＶＬを下回って下がる場合、コンパレータ３１０が「１」を出力し、これは、Ｄフリップフロップ３１８及び３２０によりラッチされる。コンパレータ３１２又は３１４からの「１」に基づいて、ＯＲゲート３２４は論理ハイ信号又は「１」を出力し、これはリセット信号ＲＥＳＥＴのアサート、及びカウンタ２３２及びスイッチド・キャパシタ・アレイ２１４（ＶＣＯ周波数を増加又は低減させるように）をインクリメント又はデクリメントする必要性に対応する。インクリメント又はデクリメントの決定は、出力フリップフロップ３１４（コンパレータ３１２の遅延されたサンプル）に基づき、ここで、論理ハイ出力は、ＶＨ閾値が交差されること、及びＶＣＯの周波数が低すぎることを示す。この指示がインバータ３２８を介して通過して信号ＵＰをつくり、これは、カウンタ２３２のアップ／ダウン制御に印加される。カウンタ２３２は更に、アップ／ダウン調節が行われるように正に向かうクロックエッジを必要とする。これは、調整パルス信号ＴＵＮＥに対応して、ＯＲゲート３２６の出力により供給される。ＴＵＮＥの立ち上がりエッジは、任意のサンプリング期間の間に１度のみ及びＶＣがＶＨを上回って上昇する又はＶＬを下回って低下する場合にのみ、起こる。また、フリップフロップ３１６及び３２０によりもたらされるハーフサンプリング期間遅延は、カウンタ２３２の信頼性の高いオペレーションを確実にするため、信号ＵＰ（カウンタアップ／ダウン制御）に関連するＴＵＮＥクロックエッジの適切なタイミングを可能にする。
【００３２】
バンバンコントローラ２３０の信頼性の高いオペレーションは、プレシジョン・ロック検出器２２２のロバスト性に大きく依存し、プレシジョン・ロック検出器２２２は、ＰＦＤ２０２及びチャージポンプ２０４内の低ＤＣオフセットを有することに依存することに注意されたい。従来の単一ループＰＬＬでは、チャージポンプ出力電圧が供給レール内の任意の電圧で自由にセトリングし、その結果、最適には及ばないＤＣオフセット性能となる。一方、ＰＬＬが低帯域幅ループを包含することで、増幅器２１８内の高利得のため、典型的に中間供給電圧に位置する電圧ＲＥＦに等しいチャージポンプ電圧（ＶＦ）でセトリングする。これは、それがオフセット問題を担うチャージポンプ内のアップ／ダウン電流源の整合を著しく改善するため、有利な状態である。そしてこれは、単一ループアーキテクチャを用いて可能なものより高いプレシジョン・ロック検出器の設計を可能にする。低帯域幅ループのこの重要な利点は、ＰＬＬ２００のバンバンコントローラアルゴリズムを実装する際に活用される。
【００３３】
その結果、ＰＬＬ２００の構成は、従来のＰＬＬと比べ幾つかの利点が実現される。ＶＣＯ２０８の総アナログ調整範囲は、スイッチド・キャパシタ・アレイ２１４内のデジタル制御されたＭＩＭキャパシタの利用を介して低減され得、ＶＣＯ２０８のファイン及びコース調整利得の低減もある。また、ＶＣＯ２０８の位相ノイズは、非線形調整キャパシタ（例えば、バラクター）と線形調整キャパシタ（例えば、ＭＩＭキャパシタ）の比を調節することにより改善され得る。参照スパー及びハーモニクスの低減だけでなく、所定の位相ノイズに対するＶＣＯ電流を低減させ、かつ、電流がノイズ性能を制約するＰＬＬ２００内の任意の場所で電流を低減させる能力もある。パラスティックに対する感度の低減もあり、セトリング時間はＰＬＬ１００に比較して低減される。
【００３４】
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した１つ又はそれ以上の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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