(57)【要約】      （修正有）【課題】デバイスサイズを大きくすることなく、また、カットオフ電流を小さくすることなく、ＥＳＤ耐量を向上できる高耐圧の接合型電界効果トランジスタを提供する。【解決手段】高耐圧ＪＦＥＴ１００において、ｎドリフト層４の表面層にｐフローティング層１８を配置することで、ｎドリフト層４の抵抗Ｒを高め、ｐｎ接合１９で分担する電圧を低く抑えることで、デバイスサイズを大きくすることなく、また、カットオフ電流を小さくすることなく、ＥＳＤ耐量を向上することができる。【選択図】図２
2015135844.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域の表面層に形成された第２導電型のドレイン領域と、
前記ドレイン領域と接し前記半導体領域の表面層に形成された第２導電型のドリフト領域と、
前記ドリフト領域と接し前記ドレイン領域から離れて前記半導体領域の表面層に形成された第２導電型のソース領域と、
前記半導体領域上に形成された層間絶縁膜と、
を備えた接合型電界効果トランジスタにおいて、
前記ドリフト領域の表面層に前記ソース層と離れて形成され電気的にフローティング状態に保持される、第１導電型のフローテイング領域を備えること特徴とする接合型電界効果トランジスタ。
【請求項２】
前記ドリフト領域および前記ソース領域は、前記ドレイン領域を囲むように形成されることを特徴とする請求項１に記載の接合型電界効果トランジスタ。
【請求項３】
前記ソース領域は複数の領域からなり、
該ソース領域の間は、前記半導体領域または前記半導体領域より不純物濃度の高い第１導電型のゲート領域が配置されることを特徴とする請求項２に記載の接合型電界効果トランジスタ。
【請求項４】
前記層間絶縁膜内に設けられた抵抗素子を備えたことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記抵抗素子がポリシリコンで形成され、その平面形状が渦巻き状であることを特徴とする請求項１ないし４のいずれか一項に記載の接合型電界効果トランジスタ。
【請求項６】
前記抵抗素子が前記ドレイン領域に電気的に接続されることを特徴とする請求項４または５に記載の接合型電界効果トランジスタ。
【請求項７】
第１導電型半導体基板の表面に配置された第２導電型のドリフト領域と、前記ドリフト領域と接するよう配置された第２導電型のドレイン領域と、前記ドレイン領域と反対側に前記ドリフト領域に接するように配置された第２導電型のソース領域と、前記ソース領域および前記ドリフト領域に接するように配置された第１導電型のゲート領域と、前記ドレイン領域の表面に配置された前記ドレイン領域より不純物濃度が高い第２導電型のドレインコンタクト領域と、前記ソース領域の表面に配置された前記ソース領域より不純物濃度が高い第２導電型のソースコンタクト領域と、前記ゲート領域の表面に配置された前記ゲート領域より不純物濃度が高い第１導電型のゲートコンタクト領域と、前記ドレインコンタクト領域、前記ソースコンタクト領域、前記ゲートコンタクト領域を露出して前記ドリフト領域上、前記ドレイン領域上、前記ソース領域上に配置される絶縁膜と、前記絶縁膜上に配置されたポリシリコンゲート電極と、前記絶縁膜と前記ポリシリコンゲート電極を被覆して配置された第1層間絶縁膜と、前記第１層間絶縁膜上に前記ドレインコンタクト領域と接続して配置されたドレイン電極と、前記第１層間絶縁膜上に前記ソースコンタクト領域に接続して配置されたソース電極と、前記第１層間絶縁膜上に前記ゲートコンタクト領域および前記ポリシリコンゲート電極に接続して配置されたゲート電極配線と、前記第１層間絶縁膜上と前記第１ドレイ電極上と前記第１ソース電極上および前記ゲート電極配線上を被覆して配置された第２層間絶縁膜と、前記第２層間絶縁膜上に前記ドレイン電極に接続して配置されたドレイン電極配線と、前記第２層間絶縁膜上に前記ソース電極に接続して配置されたソース電極配線を備える接合型電界効果トランジスタにおいて、
前記ドリフト領域の表面層に形成され電気的にフローティング状態に保持される第１導電型のフローティング領域を備えることを特徴とする接合型電界効果トランジスタ。
【請求項８】
前記フローティング領域は、前記ソース領域および前記ドレイン領域から離れて形成されることを特徴とする請求項７に記載の接合型電界効果トランジスタ。
【請求項９】
前記第１層間絶縁膜の内部に一端が前記ドレイン電極に電気的に接続するポリシリコンで形成された抵抗素子を備えることを特徴とする請求項７に記載の接合型電界効果トランジスタ。
前記
【請求項１０】
前記ドレインコンタクト領域の平面形状が円形であり、前記ドレインコンタクト領域と同心円状に前記ドレイン領域を配置し、前記ドレイン領域を取り囲んでリング状に前記フローティング領域を配置し、前記ドリフト領域を取り囲み前記ドリフト領域に接して配置されたゲート領域を備えることを特徴とする請求項７〜９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スイッチング電源などを起動する起動回路に用いられる高耐圧の接合型電界効果トランジスタ（高耐圧ＪＦＥＴと称す）に関する。
【背景技術】
【０００２】
図８は、スイッチング電源装置５００の回路図である。スイッチング電源装置５００は、ＡＣ１００ＶないしＡＣ２００Ｖの交流を整流するブリッジ回路からなる整流器５１、整流器５１から出力される全波整流された電流を平滑する平滑コンデンサ５２、スイッチング電源装置５００を制御・保護する制御回路５３および入力と出力を絶縁するトランス５４を備える。トランス５４の一次側５４ａに流れる電流をオン・オフ制御するＭＯＳＦＥＴ５５と制御回路５３の直流電源となる電源コンデンサ５６を備える。トランス５４の二次側５４ｂには整流ダイオード５７と出力コンデンサ５８を備え、出力端子５９から直流電圧が出力される。
【０００３】
前記の制御回路５３は、起動回路６０、低電圧停止回路６１、レギュレータ６２およびＢＯコンパレータ６３を備える。また、発信器６４、ドライバ回路６５、出力アンプ６６、ラッチ回路６７およびＰＷＭコンパレータ６８を備える。
【０００４】
前記の起動回路６０は、スイッチング電源装置５００の立ち上がり時に電源コンデンサ５６に電流を供給して電源コンデンサ５６を充電して、制御回路５３の直流電源とする。前記の低電圧停止回路６１は電源コンデンサ５６の電圧が所定の電圧以下に低下したとき起動回路６０を停止する。前記のＢＯコンパレータ６３は高電圧入力端子ＶＨにダイオード７１を通して入力される入力電圧のレベルを検出・監視し、高耐圧ＪＦＥＴ８０を保護する機能（ブラウンアウト機能）がある。前記のドライバ回路６５は出力アンプ６６を介してトランス５４の一次側５４ａに接続するＭＯＳＦＥＴ５５のオン・オフを制御する。このＭＯＳＦＥＴ５５をオン・オフすることで、トランス５４の二次側５４ｂの電圧を制御し、出力コンデンサ５８から所定の直流電圧を出力する。このスイッチング電源装置５００を構成するその他の部品については本発明に直接関係しないため説明を省略する。
【０００５】
図９は、図８の制御回路５３を構成する起動回路６０の回路図である。起動回路６０は起動素子である高耐圧ＪＦＥＴ７０と起動補助回路９０（起動内部回路）および入力電圧検出抵抗で構成された抵抗回路９２を備える。高耐圧ＪＦＥＴ７０は複数のソースを有し、第１ＪＦＥＴ部７１ａと第２ＪＦＥＴ部７１ｂを備える。起動補助回路９０は高耐圧ＪＦＥＴ７０のソースから電流が供給されるＭＯＳＦＥＴ９１およびその他のＪＦＥＴやＭＯＳＦＥＴなどを備える。起動回路６０の高電圧入力端子ＶＨから高電圧が高耐圧ＪＦＥＴ７０のドレインに入力され、高耐圧ＪＦＥＴ７０と起動補助回路９０のＭＯＳＦＥＴ９１を経由してＶＣＣ端子から電源コンデンサ５６へ電流が供給される。この電源コンデンサ５６は制御回路５３の電源となり、この起動回路６０を通してスイッチング電源装置５００は起動される。その他の回路については説明はここでは省略する。高電圧入力端子ＶＨから入力される電圧は、その電圧を検出するための抵抗回路９２で分圧されてＢＯ端子（ブラウンアウト端子）に入力される。また、高電圧入力端子ＶＨから入力された電流は高耐圧ＪＦＥＴ７０を介して起動補助回路９０のＭＯＳＦＥＴ９１に流れて行き、ＶＣＣ端子を経由して電源コンデンサ５６を充電する。
【０００６】
図１０は、従来の高耐圧ＪＦＥＴ７０の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ−Ｏ線で切断した要部断面図である。この起動素子である高耐圧ＪＦＥＴ７０は、第１ＪＦＥＴ部５０２と第２ＪＦＥＴ部５０３で構成され、ｐ基板７１上にゲートとなるｐゲート領域７２、ｐゲート領域７２で三方を囲まれるｎソース領域７３、ｎソース領域７３に繋がるｎドリフト領域７４、ｎドリフト領域７４に繋がるｎドレイン領域７５を備える。ｐゲート領域７２の表面層に配置されるｐコンタクト領域であるｐ＋ゲート領域７６、ｎソース領域７３およびｎドレイン領域７５の表面層に配置されるｎコンタクト領域であるｎ＋ソース領域７７、ｎ＋ドレイン領域７８を備える。ｎ＋ソース領域７７とｎ＋ドレイン領域７８に挟まれたｎソース領域７３上、ｎドリフト領域７４上、ｎドレイン領域７５上に配置されるＬＯＣＯＳ酸化膜７９を備える。ＬＯＣＯＳ酸化膜７９上に配置されｐ＋ゲート領域７６と接続するポリシリコンゲート電極８０、ポリシリコンゲート電極８０を含めてＬＯＣＯＳ酸化膜７９上を被覆する第１層間絶縁膜８１を備える。ｐ＋ゲート領域７６、ｎ＋ソース領域７７、ｎ＋ドレイン領域７８に接続し第１層間絶縁膜８１上に配置される金属のゲート電極配線８２、金属のソース電極８３、金属のドレイン電極８４を備える。また、第１層間絶縁膜８１上に配置される第２層間絶縁膜８５、第２層間絶縁膜８５上に配置され、ソース電極８３に接続するソース電極配線８６、ドレイン電極８４に接続するドレイン電極配線８７（ドレインパッド電極でありＶＨ端子である）を備える。
【０００７】
前記のドレイン電極配線８７、ドレイン電極８４、ｎ＋ドレイン領域７８、ｎドレイン領域７５は中心部に配置されそれぞれは中心が同一の円形をしている（それぞれは同心円である）。また、前記ｎドリフト領域７４の内端は前記ｎドレイン領域７５に接し、外端はｐゲート領域７２およびｎソース領域７３に接する。
【０００８】
前記のｐゲート領域７２は外周端は円形状であり、内端は凹凸状になっている。ｎソース領域３はこの凹凸の凹部に入り込むように配置され、中心に向かう側の端部はｎドリフト領域７４に接する。
【０００９】
つぎに、高耐圧ＪＦＥＴ７０の動作を説明する。高耐圧ＪＦＥＴ７０の第２ドレイン電極配線８７（ドレインパッド電極）に、例えば、ＡＣ１００を整流した電圧を印加すると、高耐圧ＪＦＥＴ７０の中央に配置されたｎドレイン領域７５から周辺に配置されたｎソース領域７３を経由して起動補助回路９０に電流が流れ、ＶＣＣを経由して電源コンデンサ５６を充電する。電源コンデンサ５６が所定の電圧になった時点で制御回路５３は動作を開始する。
【００１０】
高耐圧ＪＦＥＴ７０を通して流れる電流により高耐圧ＪＦＥＴ７０のｎソース領域７３の電位（ソース電位）が上昇し、ソースを取り囲むように形成されたｐゲート領域７２とのｐｎ接合８９が逆バイアスされる。この逆バイアスにより、ｎソース領域７３とｎドリフト領域７４に空乏層が拡がる。ｎソース領域７３の両側にあるｐゲート領域７２からｎソース領域７３とｎドリフト領域７４に広がった空乏層８９は両側のｐゲート領域７２で挟まれたｎドリフト領域７４のピンチオフ点Ｐで繋がり高耐圧ＪＦＥＴ７０はカットオフ状態になる。そのため、ｎ＋ソース領域７７の電位により空乏層の拡がり方が変わり、一定電流値が変わってくる。カットオフ電圧が高くなると電流を流れなくなり、高耐圧高耐圧ＪＦＥＴ７０はオフ状態となる。完全にこのカットオフ状態になるまででは、高耐圧ＪＦＥＴ７０を通って流れるカットオフ電流は一定の電流になり、ｎ＋ソース層７７から第１ソース電極８３および第２ソース電極配線８６を経由して起動補助回路９０のＪＦＥＴ９１のドレインＤに流れて行き、さらにその電流はＪＦＥＴ９１のソースＳからＶＣＣ端子を経由して電源コンデンサ５６へ出力される。
【００１１】
図１１は、高耐圧ＪＦＥＴ７０がピンチオフした状態を説明する図である。ｐゲート層７２からｎドリフト層７４へ広がった空乏層９５によりドレイン電流が一定となる。さらにｎソース領域７３の電位が上昇すると空乏層９５が繋がって、高耐圧ＪＦＥＴ７０はピンチオフしてドレイン電圧が上昇してもドレイン電流は流れず高耐圧ＪＦＥＴ７０はオフ状態となる。増加せず一定になる。空乏層９５が繋がった箇所をピンチオフ点Ｐとする。このピンチオフした時点の電圧をカットオフ電圧Ｖｃｕｔ、電流をカットオフ電流Ｉｃｕｔという。
【００１２】
ＶＣＣ端子からは電源コンデンサ５６に初期にはカットオフ電流Ｉｃｕｔが流れる。しかし、電源コンデンサ５６が充電されてるにつれて、電源コンデンサ５６に充電される電流はカットオフ電流Ｉｃｕｔから低下し、電源コンデンサ５６が所定の電源電圧に達した時点でスイッチング電源装置５００が動作を開始する。そうすると電源コンデンサ５６から制御回路５３に電流が供給され、電源コンデンサ５６の電圧は低下する。この低下を補償するように高耐圧入力端子ＶＨから高耐圧ＪＦＥＴ７０、ＪＦＥＴ９１およびＶＣＣ端子を経由して電源コンデンサ５６に電流が供給されて、電源コンデンサ５６はスイッチング電源装置５００の動作中は一定の電圧を維持する。しかし、高耐圧ＪＦＥＴ７０のカットオフ電流Ｉｃｕｔが小さい場合は、電源コンデンサ５６へ供給する電流が小さくなり、電源コンデンサ５６の電圧を一定に維持することができなくなる。
【００１３】
スイッチング電源装置５００を組立する場合、高耐圧ＪＦＥＴ７０にＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）サージが導入される場合がある。このＥＳＤサージには２種類あり、一つは、ＭＭ±（マシーンモデル）であり、もう一つはＨＢＭ±（ヒューマンボディモデル）である。
【００１４】
ＭＭ−およびＨＢＭ−に対しては、ｎソース領域７３、ｎドリフト領域７４およびｎドレイン領域７５とｐ基板７１で構成される大面積の寄生ダイオードが順方向バイアスになり、マイナスのＥＳＤサージに対しては高耐圧ＪＦＥＴ７０自体で保護できる。また、ＭＭ＋は２００Ｖ程度の低電圧であるため、高耐圧ＪＦＥＴ７０自体でＥＳＤサージに対して保護できる。
【００１５】
しかし、ＨＢＭ＋は１０００Ｖ〜２０００Ｖ程度以上と高いため、高耐圧ＪＦＥＴ７０自体ではＥＳＤサージに対する保護は困難である。
特許文献１には、中心にドレインを配置し、周囲に多数のソースを配置した横型の接合型電界効果トランジスタが記載されている。
【００１６】
特許文献２，３には、入力パッド電極から並列に入力電圧検出用の抵抗素子が形成され、この抵抗素子がドレイン領域上の層間絶縁膜内に配置されることが記載されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００７−１２６５９号公報
【特許文献２】特開２００８−１５３６３６号公報
【特許文献３】特開２００８−１３０７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
前記の高耐圧ＪＦＥＴ７０で制御回路５３をＥＳＤサージから保護するために、ＥＳＤ保護素子を高耐圧ＪＦＥＴ７０に併設する方法がある。
一つは、高耐圧ＪＦＥＴ７０上に厚い絶縁膜を形成して、その上にＥＳＤ保護素子を形成し、このＥＳＤ保護素子を高耐圧ＪＦＥＴ７０に並列接続する。しかし、この方法は工程が複雑になりコストが増大する。もう一つは、高耐圧ＪＦＥＴ７０とは別の箇所にＥＳＤ保護素子を形成する。しかし、この方法ではチップサイズが増大する。
【００１９】
これらの課題を解決するためには、高耐圧ＪＦＥＴ７０のＥＳＤ耐量を上げて高耐圧ＪＦＥＴ７０自体でＥＳＤサージに対する保護機能を持たせる必要がある。
高耐圧ＪＦＥＴ７０のＥＳＤ耐量を向上させるためには、二つの方法がある。一つはｎドリフト領域７４の抵抗を上げて、ＥＳＤサージ電圧をドリフト領域で分担させる。もう一つはソース耐圧を増大させる。
【００２０】
一つ目のｎドリフト領域７４の抵抗を大きくするためには、（１）ｎドリフト領域７４の長さを長くする。（２）ｎドリフト領域７４の不純物濃度を低くして、ｎドリフト領域７４の抵抗を大きくする。などの方法がある。
【００２１】
これらの二つの方法はいずれもＥＳＤサージが入力されたときに、ゲートであるｐゲート領域７２とｎソース領域７３のｐｎ接合８９での電界強度を弱めることから、ＥＳＤ耐量を向上させる効果がある。
【００２２】
しかし、ｎドリフト領域７４の長さを長くすると、高耐圧ＪＦＥＴ７０のデバイスサイズが大きくなりチップサイズが大きくなる。一方、ｎドリフト領域７４の不純物濃度を下げた場合は、高耐圧ＪＦＥＴ７０のカットオフ電圧Ｖｃｕｔが低くなり、カットオフ電流Ｉｃｕｔが小さくなる。そのため、起動補助回路９０を経由して電源コンデンサ５６へ流れる電流が不十分になり、電源コンデンサ５６を十分充電できなくなる。そうすると電源コンデンサ５６の電圧が低下し、制御回路５３の動作を不安定にする。
【００２３】
二つ目のソース耐圧を増大させる方法としては、ｐゲート領域７２の不純物濃度を下げて、ｐｎ接合８９のアバランシェ耐圧Ｖａｖを高める方法がある。
しかし、空乏層の伸びがｐ拡散領域７２側で大きくなり、ｎソース領域７３側に伸びる空乏層は狭くなる。そのため、通常使用時の高耐圧ＪＦＥＴ７０のカットオフ電圧Ｖｃｕｔが高くなり、ｎソース領域７３に接続される起動補助回路９０を構成するＪＦＥＴ７０の耐圧を超えてしまう。
【００２４】
図１２は、ＥＳＤ耐量の測定方法と高耐圧ＪＦＥＴ７０内の電界強度分布を示した図であり、同図（ａ）は測定方法を説明した図であり、同図（ｂ）は個耐圧ＪＦＥＴ７０のＸ−Ｘ線上の電界強度分布を示した図である。ＥＳＤ耐量の測定は高耐圧ＪＦＥＴ７０の第２ドレイン電極配線８７にＥＳＤパルス発生器９６の正極のプローブ９７ａを接触させ、負極のプローブ９７ｂは制御回路５３の共通グランドパッド９８に接触させる。共通グランドパッド９８にゲート電極配線８２が接続する。ＥＳＤパルス発生器９６からＥＳＤサージを高耐圧ＪＦＥＴ７０に印加して、高耐圧ＪＦＥＴ７０が破壊する電圧を測定してＥＳＤ耐量を求める。
【００２５】
このとき、ｐゲート領域７２とｎソース領域７３のｐｎ接合８９での電界強度が最も高く、ピンチオフ点Ｐでの電界強度はこれよりも低い。また、空乏層はｎドリフト領域７４全域に広がり、ｎドレイン領域７５内にも入り込む。
【００２６】
ＥＳＤサージに対する保証は、前記したように、ＭＭ±とＨＢＭ±の２つのモードがある。ＭＭ±はマシンモードで２００Ｖ程度あり、ＨＢＭ±はヒューマンボディモードで１０００Ｖから２０００Ｖ程度ある。
【００２７】
そのため、図１２に示すように、高耐圧ＪＦＥＴ７０のＥＳＤ耐量試験はｐゲート領域７２をグランドにして、ｎドレイン領域７５にＥＳＤサージ電圧を印加する。サージ電圧は、例えば、１００Ｖ刻みで上昇させて、高耐圧ＪＦＥＴ７０が破壊する電圧を測定する。測定された破壊電圧より１ステップ前の電圧（＝破壊電圧−１００Ｖ）をＥＳＤ耐量とした。高耐圧ＪＦＥＴ７０の破壊は、アバランシェ電流とそのアバランシェ電流が流れるときのアバランッシェ電圧の積で発生する損失が過大になって起こる。そのため、前記の破壊電圧は、破壊時のアバランシェ電圧であり、ＥＳＤ耐量は破壊直前のアバランシェ電圧である。
【００２８】
また、ＥＳＤサージによる高耐圧ＪＦＥＴ７０の破壊箇所は、ｎソース領域７３とｐゲート領域７２のｐｎ接合８９であり、この箇所に電界が集中する。これは、この箇所のｐｎ接合８９のアバランシェ電圧Ｖａｖがｐゲート領域７２とｎドリフト領域７４のアバランシェ電圧より低いため、この箇所のｐｎ接合８９が先にアバランシェに突入するためである。
【００２９】
図１３は、ｎドリフト領域７４の長さＬとＥＳＤ耐量の関係を示した図である。ｎドリフト領域７４の長さＬはｎ＋ソース領域７７とｎ＋ドレイン領域７８の間の距離にほぼ等しい。ｎドリフト領域７４の長さＬを長くすると、空乏層の伸びる範囲が広がるために、前記のｐｎ接合８９での電界強度が低下しＥＳＤ耐量は向上する。
【００３０】
図１４は、高耐圧ＪＦＥＴ７０に流れる電流と印加電圧の関係を示し、同図（ａ）はゲートとソースをグランドにしてドレインに電圧を印加した場合の図、同図（ｂ）はゲートをグランドにしてドレインに電圧を印加した場合（ソースはグランドに接続しなで浮遊電位状態にする）のアバランシェ電圧Ｖａｖを示す図である。同図（ａ）ではカットオフ電圧Ｖｃｕｔ、カットオフ電流Ｉｃｕｔを調査するために必要である。図示しないが、実動作時には、カットオフ電圧Ｖｃｕｔまでは電流が増えるが、カットオフ電圧Ｖｃｕｔを過ぎると、カットオフ電流Ｉｃｕｔは一定になる。しかし、実動作では、カットオフ電流Ｉｃｕｔは電源コンデンサ５６に供給され、電源コンデンサ５６の電圧が上昇すると、電流は小さくなる。また、同図（ｂ）に示すアバランシェ電圧Ｖａｖがそれぞれの高耐圧ＪＦＥＴ７０（Ａ，Ｂ，Ｃ，Ｄ）のＥＳＤ耐量となる。
【００３１】
Ａが標準的な従来構造の高耐圧ＪＦＥＴ、Ｂがｎドリフト領域の長さＬをＡに比べて長くした従来構造の高耐圧ＪＦＥＴ、ＣがＡに比べて低濃度のｎドリフト領域を有する従来構造の高耐圧ＪＦＥＴ、ＤがＡに比べて低濃度のゲートのｐ拡散領域を有する従来構造の高耐圧ＪＦＥＴである。
【００３２】
Ａは、ｎドリフト領域で分担する電圧の割合が小さく、ソースとゲートのｐ拡散領域のｐｎ接合で分担する電圧の割合が高いため、ソース側でＥＳＤ破壊を起こしＥＳＤ耐量が低い。
【００３３】
Ｂは、ｎドリフト領域の長さが長い分だけ抵抗が高くなり、ｎドリフト領域で分担する電圧の割合が大きく、ソースとドリフトのｐｎ接合で分担する電圧の割合が低くなる。その結果、ソース側でのＥＳＤ破壊を抑制できるがデバイスサイズは大きくなる。
【００３４】
Ｃは、ｎドリフト領域の不純物濃度が低く、ｎドリフト領域とゲートのｐ拡散領域のｐｎ接合のアバランシェ耐圧は高くなる。そのため、ＥＳＤ耐量は向上する。
しかし、カットオフ電圧Ｖｃｕｔが低くなり、ソースへ流れるカットオフ電流Ｉｃｕｔが小さくなる。その結果、起動補助回路の動作が不安定になる場合を生じる。
【００３５】
Ｄは、ゲートのｐ拡散領域の不純物濃度が低いため、カットオフ電圧Ｖｃｕｔが高く、カットオフ電流Ｉｃｕｔも高くなる。また、ソース耐圧が上昇し、ＥＳＤ耐量は向上するが、向上幅が狭く、高いＥＳＤ耐量を得るのは困難である。
【００３６】
Ａ，Ｂ，Ｃ，Ｄでのカットオフ電圧ＶｃｕｔをＰ１，Ｐ２，Ｐ３，Ｐ４とし、カットオフ電流ＩｃｕｔをＩ１，Ｉ２．Ｉ３，Ｉ４とすると、Ｐ１＜Ｐ２，Ｐ３＜Ｐ１，Ｐ１＜Ｐ４となり、Ｉ１＝Ｉ２，Ｉ３＜Ｉ１，Ｉ１＜Ｉ４となる。
【００３７】
また、Ａ，Ｂ，Ｃ，ＤでのＥＳＤサージ耐量（＝破壊直前のアバランシェ電圧Ｖａｖ）をＶ１，Ｖ２，Ｖ３、Ｖ４とすると、Ｖ４＜Ｖ１＜Ｖ３＜Ｖ２となり、Ｖ３とＶ２はＥＳＤ保証値の２０００Ｖ以上とすることができる。しかし、前記したようにＡはＥＳＤ耐量が低く、Ｂはデバイスチップが大きくなり、Ｃはカットオフ電流Ｉｃｕｔが小さくなり、ＤはＥＳＤ耐量が低いという不都合を生じる。
【００３８】
前記の特許文献１〜３には、本発明に関係するフローティング領域をドリフト領域の表面層に配置することについては記載されていない。
この発明の目的は、前記の課題を解決して、デバイスサイズを大きくすることなく、また、カットオフ電流を小さくすることなく、ＥＳＤ耐量を向上できる高耐圧の接合型電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００３９】
第１導電型の半導体領域の表面層に形成された第２導電型のドレイン領域と、前記ドレイン領域と接し前記半導体領域の表面層に形成された第２導電型のドリフト領域と、前記ドリフト領域と接し前記ドレイン領域から離れて前記半導体領域の表面層に形成された第２導電型のソース領域と、前記半導体領域上に形成された層間絶縁膜と、を備えた接合型電界効果トランジスタにおいて、前記ドリフト領域の表面層に前記ソース層と離れて形成され電気的にフローティング状態に保持される、第１導電型のフローテイング領域を備える構成とする。
【００４０】
また、前記ドリフト領域および前記ソース領域は、前記ドレイン領域を囲むように形成される構成するする。
また、前記ソース領域は複数の領域からなり、該ソース領域の間は、前記半導体領域または前記半導体領域より不純物濃度の高い第１導電型のゲート領域が配置されると好ましい。
【００４１】
また、前記層間絶縁膜内に設けられた抵抗素子を備えることが好ましい。
また、前記抵抗素子がポリシリコンで形成され、その平面形状が渦巻き状であることが好ましい。
【００４２】
また、前記抵抗素子が前記ドレイン領域に電気的に接続されることが好ましい。
また、第１導電型半導体基板の表面に配置された第２導電型のドリフト領域と、前記ドリフト領域と接するよう配置された第２導電型のドレイン領域と、前記ドレイン領域と反対側に前記ドリフト領域に接するように配置された第２導電型のソース領域と、前記ソース領域および前記ドリフト領域に接するように配置された第１導電型のゲート領域と、前記ドレイン領域の表面に配置された前記ドレイン領域より不純物濃度が高い第２導電型のドレインコンタクト領域と、前記ソース領域の表面に配置された前記ソース領域より不純物濃度が高い第２導電型のソースコンタクト領域と、前記ゲート領域の表面に配置された前記ゲート領域より不純物濃度が高い第１導電型のゲートコンタクト領域と、前記ドレインコンタクト領域、前記ソースコンタクト領域、前記ゲートコンタクト領域を露出して前記ドリフト領域上、前記ドレイン領域上、前記ソース領域上に配置される絶縁膜と、前記絶縁膜上に配置されたポリシリコンゲート電極と、前記絶縁膜と前記ポリシリコンゲート電極を被覆して配置された第1層間絶縁膜と、前記第１層間絶縁膜上に前記ドレインコンタクト領域と接続して配置されたドレイン電極と、前記第１層間絶縁膜上に前記ソースコンタクト領域に接続して配置されたソース電極と、前記第１層間絶縁膜上に前記ゲートコンタクト領域および前記ポリシリコンゲート電極に接続して配置されたゲート電極配線と、前記第１層間絶縁膜上と前記第１ドレイ電極上と前記第１ソース電極上および前記ゲート電極配線上を被覆して配置された第２層間絶縁膜と、前記第２層間絶縁膜上に前記ドレイン電極に接続して配置されたドレイン電極配線と、前記第２層間絶縁膜上に前記ソース電極に接続して配置されたソース電極配線を備える接合型電界効果トランジスタにおいて、前記ドリフト領域の表面層に形成され電気的にフローティング状態に保持される第１導電型のフローティング領域を備える構成とする。
【００４３】
また、前記フローティング領域は、前記ソース領域および前記ドレイン領域から離れて形成される構成とする。
また、前記第１層間絶縁膜の内部に一端が前記ドレイン電極に電気的に接続するポリシリコンで形成された抵抗素子を備える構成とする。
【００４４】
また、前記ドレインコンタクト領域の平面形状が円形であり、前記ドレインコンタクト領域と同心円状に前記ドレイン領域を配置し、前記ドレイン領域を取り囲んでリング状に前記フローティング領域を配置し、前記ドリフト領域を取り囲み前記ドリフト領域に接して配置されたゲート領域を備えるとよい。
【発明の効果】
【００４５】
この本発明により、デバイスサイズを大きくすることなく、また、カットオフ電流を小さくすることなく、ＥＳＤ耐量を向上できる高耐圧の接合型電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【００４６】
【図１】この発明に係る第１実施例の高耐圧ＪＦＥＴ１００の要部平面図である。
【図２】図１の断面図であり、（ａ）は図１のＡ−Ｏ線で切断した要部断面図、（ｂ）は図１のＢ−Ｏ線で切断した要部断面図である。
【図３】起動回路の構成図である。
【図４】ＥＳＤ破壊時の電界強度分布を示した図であり、（ａ）は図２（ａ）の高耐圧ＪＦＥＴ１００の要部断面図、（ｂ）は図２（ａ）のＸ−Ｘ線上の電界強度分布図である。
【図５】高耐圧ＪＦＥＴ１００に流れる電流と印加電圧の関係を示し、（ａ）はゲートとソースをグランドにしてドレインに電圧を印加した場合の図、（ｂ）はゲートとドレインに電圧を印加した場合のアバランシェ電圧を示す図である。
【図６】この発明に係る第２実施例の高耐圧ＪＦＥＴ１００の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ｏ線で切断した要部断面図である。
【図７】この発明に係る第３実施例の接合型電界効果トランジスタ３００の構成図であり、（ａ）は要部断面図、（ｂ）は同図（ａ）のＣ−Ｃ’線で切断した要部断面図である。
【図８】スイッチング電源装置５００の回路図である。
【図９】図８の制御回路５３を構成する起動回路６０の回路図である。
【図１０】従来の高耐圧ＪＦＥＴ７０の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ｏ線で切断した要部断面図である。
【図１１】高耐圧ＪＦＥＴ７０がピンチオフした状態を説明する図である。
【図１２】ＥＳＤ耐量の測定方法と高耐圧ＪＦＥＴ７０内の電界強度分布を示した図であり、（ａ）は測定方法を説明した図であり、（ｂ）は高耐圧ＪＦＥＴ７０のＸ−Ｘ線上の電界強度分布を示した図である。
【図１３】ｎドリフト領域７４の長さとＥＳＤ耐量の関係を示した図である。
【図１４】高耐圧ＪＦＥＴ７０に流れる電流と印加電圧の関係を示し、（ａ）はゲートとソースをグランドにしてドレインに電圧を印加した場合の図、（ｂ）はゲートとドレインに電圧を印加した場合のアバランシェ電圧Ｖａｖを示す図である。
【発明を実施するための形態】
【００４７】
実施の形態を以下の実施例で説明する。以下の説明において、ｎはｎ型導電型、ｐはｐ型導電型を示し、肩に付した＋は不純物濃度が高濃度であることを示す。
【実施例１】
【００４８】
図１および図２は、この発明に係る第１実施例の高耐圧ＪＦＥＴ１００の構成図であり、図１は要部平面図、図２（ａ）は図１のＡ−Ｏ線で切断した要部断面図、図２（ｂ）は図１のＢ−Ｏ線で切断した要部断面図である。高耐圧ＪＦＥＴ１００は、半導体基板１からなる半導体領域に形成されている。高耐圧ＪＦＥＴ１００は第１ＪＦＥＴ部１０２と第２ＪＦＥＴ部１０３で構成される。
【００４９】
図３は、起動回路４０の構成図である。この起動回路４０は図９の起動回路６０に相当する。起動回路４０は、高耐圧ＪＦＥＴ１００と起動補助回路４１（起動内部回路ともいう）および抵抗回路４２で構成される。高耐圧ＪＦＥＴ１００は、第１ＪＦＥＴ部１０２と第２ＪＦＥＴ部１０３の２個のＪＦＥＴ部を備え、高耐圧ＪＦＥＴ部１０２，１０３の各ソースは起動補助回路４１のＪＦＥＴ４３のゲートとドレインに抵抗やＭＯＳＦＥＴを介して接続し、ＪＦＥＴ４３のソースはＶＣＣ端子に接続する。また、抵抗回路４２は図９の抵抗回路９２に相当し、高耐圧入力端子ＶＨ、ＢＯ端子およびグランドに接続する。
【００５０】
図１および図２において、高耐圧ＪＦＥＴ１００は、ｐ基板１上にｐゲート領域２、ｐゲート領域２で三方を囲まれるｎソース領域３、ｎソース領域３に繋がるｎドリフト領域４、ｎドリフト領域４に繋がるｎドレイン領域５を備える。ｐゲート領域２の表面層に配置されるｐコンタクト領域であるｐ＋ゲート領域６（ゲートコンタクト領域）、ｎソース領域３およびｎドレイン領域５の表面層に配置されるｎコンタクト領域であるｎ＋ソース領域７（ソースコンタクト領域）、ｎ＋ドレイン領域８（ドレインコンタクト領域）を備える。ｎ＋ソース領域７とｎ＋ドレイン領域８に挟まれたｎソース領域３上、ｎドリフト領域４上、ｎドレイン領域５上に配置されるＬＯＣＯＳ酸化膜９を備える。ｎ＋ソース領域７とｎ＋ドレイン領域８はＬＯＣＯＳ酸化膜９および薄い酸化膜９ａ上のポリシリコンゲート電極１０がｐ＋ゲート領域６のマスクを果たす。ＬＯＣＯＳ酸化膜９上に配置され、ゲート電極配線１２に接続するポリシリコンゲート電極１０、ポリシリコンゲート電極１０を含めてＬＯＣＯＳ酸化膜９上を被覆する第１層間絶縁膜１１を備える。ポリシリコンゲート電極１０はｐゲート領域２とは薄い酸化膜９ａで電気的に絶縁されている。これは、ポリシリコンゲート電極１０がｐゲート領域２に接すると、ｐゲート領域２に広がる空乏層が低い電圧でｐ＋ゲート領域６に達して、ＥＳＤ耐量を低下させるためである。また、ｐ＋ゲート領域６、ｎ＋ソース領域７、ｎ＋ドレイン領域８に接続し第１層間絶縁膜１１上に配置される金属製（例えば、アルミ・シリコンなど）のゲート電極配線１２、金属製（例えば、アルミ・シリコンなど）のソース電極１３、金属製（例えば、アルミ・シリコンなど）のドレイン電極１４を備える。また、第１層間絶縁膜１１上に配置される第２層間絶縁膜１５、第２層間絶縁膜１５上に配置され、ソース電極１３に接続するソース電極配線１６、ドレイン電極１４に接続するドレイン電極配線１７（ドレインパッド電極でありＶＨ端子である）を備える。前記ｎドリフト領域４の表面層に前記ｎソース領域３および前記ｎドレイン領域５からそれぞれ離して配置されるｐフローティング領域１８を備える。
【００５１】
図１には示されていないが、高耐圧ＪＦＥＴ１００は、中央に１個のドレイン電極配線１７（ｎ＋ドレイン領域８に接続する）、回りに２個のソース電極配線１６（ｎ＋ソース領域７に接続する）とゲート電極配線１２（ｐ＋ゲート領域６に接続する）を有し、ここでは一つのソース電極配線１６に３個のｎ＋ソース領域７（第１ＪＦＥＴ部１０２）または５個のｎ＋ソース領域７（第２ＪＦＥＴ部１０３）が接続する。尚、電極配線とは電極とこの電極に接続する配線を合わせていう。
【００５２】
また、前記のｐフローティング領域１８は電気的に浮遊電位にあり、そのドーズ量は５×１０１１ｃｍ−２〜２×１０１２ｃｍ−２程度であり、深さは２μｍ程度である。また、ｎドリフト領域４のドーズ量は１×１０１２ｃｍ−２程度で深さは８μｍ程度である。そのため、ｐフローティング領域１８の不純物濃度はｎドリフト領域４の不純物濃度の２倍から４倍程度高くなる。
【００５３】
前記のドレイン電極配線１７、ドレイン電極１４、ｎ＋ドレイン領域８、ｎドレイン領域５はそれぞれ中心部に配置され、各部の中心は一致し平面形状は同心円となっている。また、前記ｎドリフト領域４の内端（中心側）は前記ｎドレイン領域５に接し、外端（外周側）はｐゲート領域２およびｎソース領域３に接する。
【００５４】
前記のｐゲート領域２は外周端は円形状であり、内端は凹凸状になっている。ｎソース領域３はこの凹凸の凹部に入り込むように配置され、ｎドレイン領域５に向かう側の端部はｎドリフト領域４に接する。また、ｎドリフト領域４の表面層には前記したように、ｎソース領域３とｎドレイン領域５から離してｐフローティング領域１８が配置され、前記したように電気的には浮遊電位となっている。
【００５５】
ｐフローティング領域１８を設けることで、ｎドリフト領域４内を流れる電流Ｉｄは表面層には流れずに深い箇所を流れる。この深い箇所は不純物濃度が表面層より低く、また電流経路は上下方向に狭くなるため、横方向の抵抗Ｒは高くなる。その結果、ｎドリフト領域４で分担する電圧の割合が増加して、ｐゲート領域２とｎソース領域３のｐｎ接合１９で分担する電圧の割合が小さくなる。ｐｎ接合１９で分担する電圧が低くなること（これは、ソース電位の上昇が抑えられることを意味する）でＥＳＤ耐量が向上する。
【００５６】
また、ｐフローティング領域１８を設けることで、このｐフローティング領域１８直下のｎドリフト領域４に広がる空乏層が伸びやすくなり、ｐゲート領域２とｎソース領域３のｐｎ接合１９の電界強度を低下させる。そのため、ＥＳＤ耐量は向上する。
【００５７】
また、ｎドリフト領域４上にｐフローティング領域１８を配置するため、デバイスサイズ（高耐圧ＪＦＥＴ１００のサイズ）は増大することがない。
また、前記のｐｎ接合１９を形成するｐゲート領域２とｎソース領域３の構造を従来構造と同じにすることで、カットオフ電流Ｉｃｕｔを従来構造と同じにできる。
【００５８】
また、このｐフローティング領域１８を図示しない他の回路の素子（例えば、横型のＭＯＳＦＥＴなど）のｐオフセット領域やｐウェル領域などと同時に形成することで、製造コストを抑制できる。
【００５９】
また、このｐフローティング領域１８はリサーフ構造と構造的に類似しているが、このｐフローティング領域１８はｎドリフト領域４の横方向の抵抗Ｒを高め、空乏層の広がりをよくするために設けたものであり、抵抗を低めるてオン抵抗を下げるために設けたリサーフ構造とは基本的に目的が異なる。そのためｐフローティング領域１８を、多数に分割して設けてもよい。分割の仕方としては、ｎドレイン領域５を取り囲む複数のリング状にしたり、島状に分散させたりする方法がある。
【００６０】
また、ｐフローティング領域１８は、前記のｎドレイン領域５に接しても構わない。一方、ｎソース領域３には接触させずに、例えば、２０μｍ程度開けるとよい。これは、ｎソース領域３に接近すると、空乏層の広がりに影響を与えてカットオフ電圧Ｖｃｕｔが変化するためである。
【００６１】
また、本発明により、デバイスサイズを大きくすることなく、またソース構造を変更することなくＥＳＤ耐量を向上させることができる。例えば、ＥＳＤ耐量を２０００Ｖ程度以上に上げることができる。
【００６２】
図４は、ＥＳＤ破壊時の電界強度分布を示した図であり、同図（ａ）は図２（ａ）の高耐圧ＪＦＥＴ１００の要部断面図、同図（ｂ）は図２（ａ）のＸ−Ｘ線上の電界強度分布図である。電界強度分布は従来構造も参考までに点線で示した。ｐｎ接合１９の電界強度が最も高く、この箇所が絶縁破壊を起こす。また，ピンチオフ点で電界強度の極大値が発生する。ｐｎ接合１９の電界強度がシリコンの絶縁破壊強度（５×１０５Ｖ／ｃｍ程度）に達するとＥＳＤ破壊を起こす。
【００６３】
図４（ｂ）において、電界強度と距離の積分値がＥＳＤ破壊時に印加される電圧になる。従来構造に比べるとｎドリフト領域４の電界強度は緩やかに低下する。そのため、積分値（面積）が増加した分だけ電圧が高くなり、ＥＳＤ耐量が向上する。
【００６４】
図５は、高耐圧ＪＦＥＴ１００に流れる電流と印加電圧の関係を示し、同図（ａ）はゲートとソースをグランドにしてドレインに電圧を印加した場合の図、同図（ｂ）はゲートとドレインに電圧を印加した場合（ソースとドレインには電圧を印加しない）のアバランシェ電圧Ｖａｖを示す図である。同図（ａ）および同図（ｂ）には参考までに従来構造（Ａ、Ｂ，Ｃ，Ｄ）も点線で示した。
【００６５】
同図（ａ）によると、高耐圧ＪＦＥＴ１００では、カットオフ電流Ｉｃｕｔは従来構造Ａ，Ｂと同じであるが、カットオフ電圧Ｖｃｕｔは上昇する。一方、同図（ｂ）によると、ＥＳＤサージ耐量（破壊直前のアバランシェ電圧Ｖａｖ）は従来構造のＡ，Ｄより高くなる。そのため、本発明の高耐圧ＪＦＥＴ１００では２０００Ｖ以上のＥＳＤ耐量が得られる。尚、アバランシェ電圧Ｖａｖはｐｎ接合１９おいてアバランシェが発生する電圧である。また、ｐｎ接合１９のアバランシェ電圧Ｖａｖはｐゲート領域２とｎドリフト領域４のｐｎ接合のアバランシェ電圧より低いため、ＥＳＤ破壊箇所はｐｎ接合１９で発生する。
【実施例２】
【００６６】
図６は、この発明に係る第２実施例の高耐圧ＪＦＥＴ２００の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ−Ｏ線で切断した要部断面図である。
図１および図２との違いは、第１層間絶縁膜１１内にポリシリコンで形成された渦巻き状の抵抗素子２０を設けた点である。渦巻き状の抵抗素子２０は、ドレイン電極１４とグランドの間に接続された入力電圧検出用抵抗であり、図３の抵抗回路４２を構成する。この抵抗素子２０はｎドリフト領域４に広がる空乏層の伸びを均一化する働きもする。抵抗素子２０を設けることで、さらにＥＳＤ耐量を向上させることができる。
【実施例３】
【００６７】
図７は、この発明に係る第３実施例の高耐圧ＪＦＥＴ３００の構成図であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＣ−Ｃ’線で切断した要部断面図である。
図１および図２との違いは、ゲートとなるｐ＋基板３１側およびｐ拡散領域３３側からｎドリフト領域３２内に縦方向（上下方向）に伸びる空乏層３９が互いに接してピンチオフ状態になる縦型の高耐圧ＪＦＥＴである点である。この場合もｐフローティング領域１８を設けることでＥＳＤ耐量を向上させることができる。また、図６（ａ）に示すポリシリコンの渦巻き状の抵抗素子２０を層間絶縁膜３７内に形成することでＥＳＤ耐量をさらに向上させることができる。
【００６８】
尚、図中の符号で３４はｎソース領域、３５はｎドレイン領域、３６はＬＯＣＯＳ酸化膜、３８はグランド電極、Ｓはソース電極、Ｇはゲート電極およびＤはドレイン電極である。
【００６９】
尚、前記の実施例１〜３の高耐圧ＦＥＴ１００〜３００は、高耐圧ＪＦＥＴ単体、もしくは高耐圧ＪＦＥＴを含む起動回路４０を備えた図８に相当するの制御回路を同一半導体基板に形成したスイッチング電源用制御ＩＣなどを示めす。
【符号の説明】
【００７０】
１    ｐ基板
２    ｐゲート領域
３，３４  ｎソース領域
４，３２  ｎドリフト領域
５，３５  ｎドレイン領域
６    ｐ＋ゲート領域
７    ｎ＋ソース領域
８    ｎ＋ドレイン領域
９，３６  ＬＯＣＯＳ酸化膜
１０    ポリシリコンゲート電極
１１    第１層間絶縁膜
１２    ゲート電極配線
１３    ソース電極
１４    ドレイン電極
１５    第２層間絶縁膜
１６    ソース電極配線
１７    ドレイン電極配線
１８    ｐフローティング領域
１９    ｐｎ接合
２０    抵抗素子
３１    ｐ＋基板
３３    ｐ拡散領域
３７    層間絶縁膜
３８    グランド電極
３９    空乏層
４０    起動回路
４１    起動補助回路
４２    抵抗回路
４３    ＪＦＥＴ
１００、２００、３００  高耐圧ＪＦＥＴ
【図１】
2015135844.tif 000003
【図２】
2015135844.tif 000004
【図３】
2015135844.tif 000005
【図４】
2015135844.tif 000006
【図５】
2015135844.tif 000007
【図６】
2015135844.tif 000008
【図７】
2015135844.tif 000009
【図８】
2015135844.tif 000010
【図９】
2015135844.tif 000011
【図１０】
2015135844.tif 000012
【図１１】
2015135844.tif 000013
【図１２】
2015135844.tif 000014
【図１３】
2015135844.tif 000015
【図１４】
2015135844.tif 000016