(57)【要約】【課題】  信頼性が高く、且つ、素子間ばらつきが低減された、２種類以上のＭＩＭ容量素子を搭載した半導体装置及びその製造方法を提供する。【解決手段】  上部電極１０７と下部電極１０３の間に狭持された容量絶縁膜の厚さが夫々異なる第１のＭＩＭ容量素子Ｃ１、及び、第２のＭＩＭ容量素子Ｃ２が、半導体基板１０１上に設けられている。第１のＭＩＭ容量素子Ｃ１の容量絶縁膜は、第１の容量絶縁膜１０４と、第１の絶縁膜１０４より上層に形成された第２の容量絶縁膜１０６との厚膜で構成され、第２のＭＩＭ容量素子Ｃ２の容量絶縁膜は、第２の容量絶縁膜１０６のみで構成されている。半導体基板１０１上には、さらに、容量絶縁膜が、第１の容量絶縁膜１０４と第２の容量絶縁膜１０６で構成された厚膜部分と、第２の絶縁膜１０６のみで構成された薄膜部分を含んで構成された第３のＭＩＭ容量素子Ｃ３が形成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、上部電極と下部電極の間に狭持された容量絶縁膜の厚さが夫々異なる少なくとも２種類のＭＩＭ容量素子が設けられた半導体装置であって、
前記容量絶縁膜が、第１の絶縁膜と、前記第１の絶縁膜より上層に形成された第２の絶縁膜との厚膜で構成された第１のＭＩＭ容量素子と、
前記容量絶縁膜が、前記第２の絶縁膜のみで構成された第２のＭＩＭ容量素子と、
前記容量絶縁膜が前記第１及び前記第２の絶縁膜で構成された厚膜部分と、前記容量絶縁膜が前記第２の絶縁膜のみで構成された薄膜部分とを含む第３のＭＩＭ容量素子と、を備え、
前記第１のＭＩＭ容量素子、前記第２のＭＩＭ容量素子、及び、前記第３のＭＩＭ容量素子の前記上部電極が夫々同一層で形成され、前記第１のＭＩＭ容量素子、前記第２のＭＩＭ容量素子、及び、前記第３のＭＩＭ容量素子の前記下部電極が夫々同一層で形成されていることを特徴とする半導体装置。
【請求項２】
前記第３のＭＩＭ容量素子において、前記容量絶縁膜の前記厚膜部分が前記薄膜部分よりも前記第１のＭＩＭ容量素子側にあって、前記第１のＭＩＭ容量素子を囲むように環状に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜の膜材料若しくは膜厚の少なくとも何れか一方が、前記第２の絶縁膜と異なることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
請求項１〜３の何れか一項に記載の半導体装置の製造方法であって、
半導体基板上に、層間絶縁膜、及び第１の導電層を堆積する工程と、
第１の絶縁膜を堆積する工程と、
第１形成領域の全面を覆い、第２形成領域の全面を開口し、且つ、前記第１形成領域を超えて前記第１形成領域に隣接する第３形成領域の一部を覆うレジストパターンを用いて、前記第１の絶縁膜をパターニングする工程と、
第２の絶縁膜、及び第２の導電層を堆積する工程と、
少なくとも前記第３形成領域内に残存する前記第１の絶縁膜の周縁上に形成された前記第２の導電層及び前記第２の絶縁膜の段差部分を覆うレジストパターンを用いて、前記第２の絶縁膜及び前記第２の導電層を加工し、前記第２の導電層がパターニングされた上部電極を前記第１〜第３形成領域毎に分離形成する工程と、
少なくとも前記上部電極が形成された領域を覆うレジストパターンを用いて、前記第１の導電層を加工し、前記第１の導電層がパターニングされた下部電極を形成する工程を有し、
前記第１形成領域内に、前記第１の絶縁膜と前記第２の絶縁膜を容量絶縁膜とする第１のＭＩＭ容量素子、前記第２形成領域内に、前記第２の絶縁膜のみを容量絶縁膜とする第２のＭＩＭ容量素子、及び、前記第３形成領域内に、前記第１及び前記第２の絶縁膜を容量絶縁膜とする厚膜容量絶縁膜と前記第２の絶縁膜のみを容量絶縁膜とする薄膜容量絶縁膜とを有する第３のＭＩＭ容量素子を、夫々形成することを特徴とする製造方法。
【請求項５】
前記第１の絶縁膜の堆積後、前記第２の絶縁膜を堆積する前に、前記第１形成領域に残存する前記第１の絶縁膜の膜厚を測定する工程と、
前記第１の絶縁膜の膜厚の測定値に応じて、前記第２の絶縁膜を堆積する工程において堆積する前記第２の絶縁膜の膜厚を設定する工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＭ（Metal-Insulator-Metal）容量素子を有する半導体装置に関する。
【背景技術】
【０００２】
従来、アナログ集積回路においては、ＭＯＳ型の容量素子に比べて、容量のバイアス電圧依存性の少ないことや基板からのノイズの影響が受けにくいことから、多層配線上に形成されたＭＩＭ容量素子が用いられている。
【０００３】
ＭＩＭ容量素子に対して要求される性能としては、（１）単位面積当たりの容量が大きいこと、（２）所望の電源電圧や動作環境に対して充分な信頼性を有していること、（３）ウェハー間やウェハー面内間等での絶対的な容量ばらつきが少ないこと、及び、（４）近接する２つ以上のＭＩＭ容量素子間の相対的なばらつきが少ないこと等が挙げられる。
【０００４】
単位面積当たりの容量を大きくするためには、容量絶縁膜の厚さを薄くすることが一般的であるが、信頼性の低下を伴う。さらに、容量絶縁膜の厚さが薄いことにより、容量絶縁膜の形成時の膜厚ばらつきが大きくなったり、また、電極と絶縁膜の界面の影響を受けやすくなるため、絶縁膜のリーク電流が増加したりする。この結果、容量ばらつき及び素子間の相対的なばらつきも大きくなってしまう。
【０００５】
ＭＩＭ容量素子に用いられる容量絶縁膜は、アルミ系合金や銅配線上に形成されるため、４００℃以下の温度で処理可能なプラズマ系ＣＶＤにより成膜されたシリコン酸化膜もしくはシリコン窒化膜で形成されることが多い。しかしながら、この手法では堆積速度が早いため、容量絶縁膜の厚さが５０ｎｍ以下では処理時間が短く、厚さ調整を行うための調整幅が荒くなってしまう場合がある。
【０００６】
上記の問題を解決するための方法として、図９に示す構造のＭＩＭ容量素子が特許文献１に開示されている。図９に示すＭＩＭ容量素子は、絶縁膜３００上に、下部電極３０１と中間電極３０４の間、及び上部電極３０７と中間電極３０４の間に夫々容量絶縁膜３０２、３０５を形成し、下部電極３０１と上部電極３０７を電気的に接続したものである。
【０００７】
この方法では、容量絶縁膜の耐圧、リーク特性、及び、製造時の堆積条件を保ったままで、単位面積当たりの容量を最大２倍にすることが可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２００６４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、上記特許文献１に記載の方法では、中間電極３０４の加工が必要なこと、及び、上部電極３０７の加工時に容量絶縁膜３０５をエッチングストップ膜として使用するため、工程の複雑化を伴う。また、容量絶縁膜３０５表面へのダメージが起こり得る。この結果、容量絶縁膜の種類が限定的になったり、耐圧やリーク電流特性の悪化が起こったりする問題がある。
【００１０】
一方で、耐圧の向上に対しては、容量絶縁膜の膜厚を厚くすることで、１層で形成した場合と同等の単位面積当たりの容量を維持したままで最大２倍にまで向上できるに過ぎない。このため、例えば、１．８Ｖ系回路と２０Ｖ系回路を混載したような集積回路では、両方の回路の要求を満たすようなＭＩＭ容量素子を実現するのは困難である。
【００１１】
本発明は、上記の状況を鑑み、容易で低コストな工程の追加のみで、高容量密度のＭＩＭ容量素子と、高容量精度若しくは高耐圧のＭＩＭ容量素子とを同一の基板上に混載可能とする半導体装置及びその製造方法を提供することをその目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る半導体装置は、半導体基板上に、上部電極と下部電極の間に狭持された容量絶縁膜の厚さが夫々異なる少なくとも２種類のＭＩＭ容量素子が設けられた半導体装置であって、
前記容量絶縁膜が、第１の絶縁膜と、前記第１の絶縁膜より上層に形成された第２の絶縁膜との厚膜で構成された第１のＭＩＭ容量素子と、
前記容量絶縁膜が、前記第２の絶縁膜のみで構成された第２のＭＩＭ容量素子と、を備え、
前記第１のＭＩＭ容量素子と前記第２のＭＩＭ容量素子の前記上部電極が夫々同一層で形成され、前記第１のＭＩＭ容量素子と前記第２のＭＩＭ容量素子の前記下部電極が夫々同一層で形成されていることを第１の特徴とする。
【００１３】
上記第１の特徴の本発明に係る半導体装置は、更に、
前記容量絶縁膜が前記第１及び前記第２の絶縁膜で構成された厚膜部分と、前記容量絶縁膜が前記第２の絶縁膜のみで構成された薄膜部分とを含む第３のＭＩＭ容量素子を備え、
前記第１のＭＩＭ容量素子、前記第２のＭＩＭ容量素子、及び、前記第３のＭＩＭ容量素子の前記上部電極が夫々同一層で形成され、前記第１のＭＩＭ容量素子、前記第２のＭＩＭ容量素子、及び、前記第３のＭＩＭ容量素子の前記下部電極が夫々同一層で形成されていることを第２の特徴とする。
【００１４】
上記第２の特徴の本発明に係る半導体装置は、更に、前記第３のＭＩＭ容量素子において、前記容量絶縁膜の前記厚膜部分が前記薄膜部分よりも前記第１のＭＩＭ容量素子側にあって、前記第１のＭＩＭ容量素子を囲むように環状に形成されていることを第３の特徴とする。
【００１５】
上記第２又は第３の特徴の本発明に係る半導体装置は、更に、前記第３のＭＩＭ容量素子が、前記第１のＭＩＭ容量素子を囲む位置に環状に形成されていることを第４の特徴とする。
【００１６】
なお、ここで、第３のＭＩＭ容量素子（容量絶縁膜）が環状に形成されているとしたが、閉じたループを有するように形成されていれば、円環状や方形の環状に限定されるものではない。
【００１７】
上記第４の特徴の本発明に係る半導体装置は、更に、前記第３のＭＩＭ容量素子の前記下部電極と前記第１のＭＩＭ容量素子の前記下部電極が、連続して形成されている構成とすることができる。
【００１８】
上記第４の特徴の本発明に係る半導体装置は、更に、前記第３のＭＩＭ容量素子の前記下部電極と前記第１のＭＩＭ容量素子の前記下部電極が、分離形成されている構成とすることができる。
【００１９】
上記第２乃至第４の何れかの特徴の本発明に係る半導体装置は、更に、前記第３のＭＩＭ容量素子の前記上部電極は、電圧が印加されないダミー電極であることを第５の特徴とする。
【００２０】
上記第１乃至第５の何れかの特徴の本発明に係る半導体装置は、更に、前記第１のＭＩＭ容量素子を構成する前記上部電極の外周側部の下方において、前記下部電極上に前記第１の絶縁膜が形成されていることが好ましい。
【００２１】
上記第１乃至第５の何れかの特徴の本発明に係る半導体装置は、更に、前記第１の絶縁膜の膜材料若しくは膜厚の少なくとも何れか一方が、前記第２の絶縁膜と異なっていても良い。
【００２２】
上記第１乃至第５の何れかの特徴の本発明に係る半導体装置は、更に、前記第１の絶縁膜と前記第２の絶縁膜の少なくとも何れか一方が、２種類以上の積層膜で形成されていても良い。
【００２３】
上記第１乃至第５の何れかの特徴の本発明に係る半導体装置は、更に、前記下部電極及び前記上部電極の少なくとも何れか一方が、金属膜、半導体膜、若しくはこれらの膜の積層膜で形成されていても良い。
【００２４】
上記目的を達成するための本発明に係る半導体装置の製造方法は、上記第１乃至第５の何れかの特徴の本発明に係る半導体装置の製造方法であり、
半導体基板上に、層間絶縁膜、及び第１の導電層を堆積する工程と、
第１の絶縁膜を堆積する工程と、
少なくとも第１形成領域の全面を覆い、第２形成領域を開口する所定のレジストパターンを用いて、前記第１の絶縁膜をパターニングする工程と、
第２の絶縁膜、及び第２の導電層を堆積する工程と、
少なくとも前記第１形成領域と前記第２形成領域の全面を覆う所定のレジストパターンを用いて、前記第２の絶縁膜及び前記第２の導電層を加工し、前記第２の導電層がパターニングされた上部電極を前記第１及び第２形成領域毎に分離形成する工程と、
少なくとも前記上部電極が形成された領域を覆う所定のレジストパターンを用いて、前記第１の導電層を加工し、前記第１の導電層がパターニングされた下部電極を形成する工程を有し、
前記第１形成領域内に、前記第１の絶縁膜と前記第２の絶縁膜を容量絶縁膜とする第１のＭＩＭ容量素子、及び、前記第２形成領域内に、前記第２の絶縁膜のみを容量絶縁膜とする第２のＭＩＭ容量素子を、夫々形成することを第１の特徴とする。
【００２５】
上記第１の特徴の本発明に係る半導体装置の製造方法は、更に、
前記第１の絶縁膜をパターニングする工程が、前記第１形成領域の全面を覆い、且つ、前記第１形成領域を超えて前記第１形成領域に隣接する第３形成領域の一部を覆うレジストパターンを用いて、前記第１の絶縁膜をパターニングする工程であり、
前記第２の絶縁膜及び前記第２の導電層の加工が、前記第３形成領域内に残存する前記第１の絶縁膜の周縁上に形成された前記第２の導電層及び前記第２の絶縁膜の段差部分を覆う所定のレジストパターンにより行われることで、前記第２の導電層がパターニングされた上部電極が前記第１〜第３形成領域毎に分離形成され、
前記第３形成領域内に、前記第１及び前記第２の絶縁膜を容量絶縁膜とする厚膜容量絶縁膜と前記第２の絶縁膜のみを容量絶縁膜とする薄膜容量絶縁膜とを有する第３のＭＩＭ容量素子を形成することを第２の特徴とする。
【００２６】
上記第２の特徴の本発明に係る半導体装置の製造方法は、更に、前記第３形成領域が、前記第１形成領域の全外周を囲む環状の領域であることが好ましい。ここで、第３形成領域が環状の領域であるとは、第３形成領域が閉じたループを有していることを意味し、円環状や方形環状に限定されるものではない。
【００２７】
上記第２の特徴の本発明に係る半導体装置の製造方法は、更に、前記下部電極を形成する工程において、前記第１形成領域上の前記第１の導電層と前記第３形成領域上の前記第１の導電層が分断されるように、前記第１の導電層のパターニングを行う構成とすることができる。
【００２８】
上記第１又は第２の特徴の本発明に係る半導体装置の製造方法は、更に、
前記第１の絶縁膜の堆積後、前記第２の絶縁膜を堆積する前に、前記第１形成領域に残存する前記第１の絶縁膜の膜厚を測定する工程と、
前記第１の絶縁膜の膜厚の測定値に応じて、前記第２の絶縁膜を堆積する工程において堆積する前記第２の絶縁膜の膜厚を設定する工程を有することを第３の特徴とする。
【発明の効果】
【００２９】
本発明に依れば、第１のＭＩＭ容量素子は絶縁膜が厚く形成され、絶縁膜の形成時の膜厚ばらつきや電極界面の影響が少なくなるために、高容量精度、若しくは高耐圧となる。一方、第２のＭＩＭ容量素子は絶縁膜が薄く形成され、高容量密度になる。上記２種類の容量素子は、回路に応じて所望の特性を容易に作り分けることができる。
【００３０】
このとき、第１のＭＩＭ容量素子に近接して、第３のＭＩＭ容量素子を形成することができる。第３のＭＩＭ容量素子は、パターニング後の第１の絶縁膜上に第２の絶縁膜を堆積した際に生じる段差部分に形成する。
【００３１】
一実施形態において、第３のＭＩＭ容量素子は、かかる段差部分の上部電極を除去せず、敢えて残した結果として形成される。第３のＭＩＭ容量素子はダミーの素子であり、ＭＩＭ容量素子としては使用されない。
【００３２】
しかしながら、かかる段差部分の上部電極を除去せず、敢えて残存させたことにより、段差部分の上部電極をエッチング除去する際に生じるエッチング残渣の問題や、容量絶縁膜のダメージの問題を回避できる。これにより、第１及び第２のＭＩＭ容量素子は、信頼性の高く、ばらつきの少ない素子となる。回路上の用途に応じて、２種類のＭＩＭ容量素子を使い分けることにより、高機能な半導体装置を実現できる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態に係る半導体装置のデバイス構造を示す模式的断面図
【図２】本発明の一実施形態に係る半導体装置の平面レイアウトを示すレイアウト図
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す模式的な工程断面図
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す模式的な工程断面図
【図５】本発明の一実施形態に係る半導体装置の製造方法において、第３のＭＩＭ容量素子を形成しない場合の問題点を示す工程断面図
【図６】本発明の一実施形態に係る半導体装置のデバイス構造を示す模式的断面図
【図７】本発明の一実施形態に係る半導体装置の平面レイアウトを示すレイアウト図
【図８】本発明の一実施形態に係る半導体装置の製造方法の一例を示すフローチャート
【図９】従来のＭＩＭ容量素子の構造の一例を示す構造断面図
【発明を実施するための形態】
【００３４】
〈第１実施形態〉
以下に、本発明の一実施形態に係る半導体装置（以降、適宜「本発明装置１」と称する）及びその製造方法の構成につき、図面を参照して詳細に説明する。図１に、本発明装置１の断面構造の模式図を示す。図２に、本発明装置１の平面レイアウト図を示す。なお、図１は、図２のＸ−Ｘ’方向における構造断面図となる。また、図１に示す構造断面図、及び図２に示すレイアウト図では、適宜、要部を強調して表示されており、図面上の各構成要素の寸法の縮尺と実際の寸法の縮尺とは必ずしも一致するものではない。これは以降の構造断面図やレイアウト図についても同様とする。
【００３５】
図１及び図２において、第１形成領域Ａ１（図２の点線で囲まれた領域）内に第１のＭＩＭ容量素子Ｃ１、第２形成領域Ａ２内に第２のＭＩＭ容量素子Ｃ２、第３形成領域Ａ３（図２の点線より外側の領域）内に第３のＭＩＭ容量素子Ｃ３が、夫々、半導体基板１０１の表面上に形成された絶縁膜１０２上に形成されている。かかる第１〜第３のＭＩＭ容量素子Ｃ１〜Ｃ３は、夫々が上部電極１０７と下部電極１０３の間に容量絶縁膜が狭持された構造を有し、第１〜第３のＭＩＭ容量素子Ｃ１〜Ｃ３の上部電極１０７は、同一層で形成されている。同様に、第１〜第３のＭＩＭ容量素子Ｃ１〜Ｃ３の下部電極１０３は、同一層で形成されている。
【００３６】
第１のＭＩＭ容量素子Ｃ１は、容量絶縁膜が厚く形成された高容量精度若しくは高耐圧の素子であり、上部電極１０７と下部電極１０３の間に第１の容量絶縁膜１０４及び第２の容量絶縁膜１０６を狭持してなる。下部電極１０３上に第１の容量絶縁膜１０４が形成され、かかる第１の容量絶縁膜１０４上に第２の容量絶縁膜１０６が形成されている。したがって、第１のＭＩＭ容量素子Ｃ１を構成する容量絶縁膜は、第１の容量絶縁膜１０４及び第２の容量絶縁膜１０６からなる厚膜で構成されている。
【００３７】
一方、第２のＭＩＭ容量素子Ｃ２は、容量絶縁膜が薄く形成された高容量密度の素子であり、上部電極１０７と下部電極１０３の間に第２の容量絶縁膜１０６を狭持してなる。したがって、第２のＭＩＭ容量素子Ｃ２を構成する容量絶縁膜は、第２の容量絶縁膜１０６のみである。
【００３８】
第１のＭＩＭ容量素子Ｃ１を囲む位置に、第３のＭＩＭ容量素子Ｃ３が配置されている。第３のＭＩＭ容量素子Ｃ３が形成される第３形成領域Ａ３は、第１のＭＩＭ容量素子Ｃ１が形成される第１形成領域Ａ１に隣接して、第１形成領域Ａ１の全外周を囲むように、環状の閉じた領域となっている。第３のＭＩＭ容量素子Ｃ３を構成する容量絶縁膜は、第１の容量絶縁膜１０４及び第２の容量絶縁膜１０６からなる厚膜で構成された、第１ＭＩＭ容量素子Ｃ１寄りに位置する環状の厚膜部分と、第２の容量絶縁膜１０６のみで構成された薄膜部分からなる。つまり、図１及び図２に示すように、かかる容量絶縁膜の厚膜部分は、環状の第３形成領域Ａ３の内周側（第１形成領域Ａ１側）に形成され、薄膜部分は、環状の第３形成領域Ａ３の外周側に形成されている。
【００３９】
第１及び第２のＭＩＭ容量素子Ｃ１、Ｃ２の下部電極１０３、及び、第１及び第２のＭＩＭ容量素子Ｃ１、Ｃ２の上部電極１０７は、夫々、層間絶縁膜１０９を貫通するコンタクトプラグ１１１を介して、上層配線１１２と接続される。一方、本実施形態において、第３のＭＩＭ容量素子はダミーの容量素子であり、容量素子としては使用しないため、第３のＭＩＭ容量素子Ｃ３の上部電極１０７は上層配線１１２と接続せず、電圧が印加されないフローティング状態としている。
【００４０】
また、第１のＭＩＭ容量素子Ｃ１を構成する上部電極１０７の外周側部の下方には、下部電極１０３上に第１の容量絶縁膜１０４が残存しているが、第２の容量絶縁膜１０６が形成されていない領域が存在している。
【００４１】
以下に、図１に示す本発明装置１の製造方法につき、図面を参照して説明する。図３及び図４に、本発明装置１の製造方法を示す製造工程の模式的な工程断面図を示す。
【００４２】
先ず、図３（ａ）に示すように、半導体基板１０１の表面上に絶縁膜１０２を第１〜第３形成領域Ａ１〜Ａ３の全面に堆積し、さらに、例えばＰＶＤ（Physical Vapor Deposition）法により、上層からＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉの積層膜で構成された下部電極膜（第１の導電層）１０３を第１〜第３形成領域Ａ１〜Ａ３の全面に堆積する。また、図示はしないが、通常、半導体基板１０１上であって絶縁膜１０２の下方には、トランジスタ等の素子や配線が形成される。
【００４３】
次に、図３（ｂ）に示すように、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、第１の容量絶縁膜１０４を、第１〜第３形成領域Ａ１〜Ａ３の全面に堆積する。ここでは、第１の容量絶縁膜１０４はシリコン酸化膜であり、その膜厚は２０ｎｍ程度である。第１の容量絶縁膜１０４は単層の膜、あるいは２種類以上の絶縁膜材料を積層した積層膜であってもよい。
【００４４】
次に、第１〜第３形成領域Ａ１〜Ａ３の全面をフォトレジスト１０５で覆う。そして、第１形成領域Ａ１の全面を覆い、第２形成領域Ａ２の全面を開口し、且つ、第１形成領域Ａ１を超えて第１形成領域Ａ１に隣接する第３形成領域Ａ３の一部を覆うように、公知のフォトリソグラフィー技術及びエッチング技術を用いてフォトレジスト１０５をパターニングする。このようにして形成されたレジストパターンを用いて、図３（ｃ）に示すように、第１の容量絶縁膜１０４をドライエッチングにより除去し、下部電極膜１０３表面を露出させる。一方、第１形成領域Ａ１の全面、及び第３形成領域Ａ３の一部の第１形成領域Ａ１に隣接する内周部には、第１の容量絶縁膜１０４を残存させる。これにより、図２の破線で囲まれた領域内において、第１の容量絶縁膜１０４がパターニングされ形成される。
【００４５】
その後、図４（ａ）に示すように、フォトレジスト１０５の除去後、プラズマＣＶＤ法により第２の容量絶縁膜１０６を、第１〜第３形成領域Ａ１〜Ａ３の全面に堆積する。ここでは、第２の容量絶縁膜１０６はシリコン酸化膜であり、その膜厚は２０ｎｍ程度である。第２の容量絶縁膜１０６は単層の膜、あるいは２種類以上の絶縁膜材料を積層した積層膜であってもよい。さらに、第２の容量絶縁膜１０６上に、上層からＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉの積層膜で構成された上部電極膜（第２の導電層）１０７を第１〜第３形成領域Ａ１〜Ａ３の全面に堆積する。
【００４６】
このとき、第１形成領域Ａ１の全部、及び、第３形成領域Ａ３の一部に第１の容量絶縁膜１０４が形成されていることにより、第３形成領域Ａ３内の第１の容量絶縁膜１０４の周縁（図２の破線部分）上において、第２の容量絶縁膜１０６及び上部電極膜１０７に段差が生じている。
【００４７】
次に、第１〜第３形成領域Ａ１〜Ａ３の全面をフォトレジスト１０８で覆う。そして、所定のパターンとなるように、公知のフォトリソグラフィー技術及びエッチング技術を用いてフォトレジスト１０８をパターニングする。このようにして形成されたレジストパターンを用いて、図４（ｂ）に示すように、第１の容量絶縁膜１０４が形成されていない領域の下部電極膜１０３が露出するまで、上部電極膜１０７、及び第２の容量絶縁膜１０６をドライエッチング法で除去する。このとき、第１の容量絶縁膜１０４が形成されている領域に対しては、第１の容量絶縁膜１０４の一部または全部の膜厚がオーバーエッチングされても構わない。
【００４８】
これにより、上部電極膜１０７、及び第２の容量絶縁膜１０６は、第１〜第３形成領域Ａ１〜Ａ３毎に分離形成される。上部電極膜（第２の導電層）１０７は、パターニングされた上部電極１０７となる。
【００４９】
その後、フォトレジスト１０８を除去した後、第１〜第３形成領域Ａ１〜Ａ３の全面をフォトレジスト１０９で覆う。そして、上部電極１０７の形成領域を覆う所定のパターンとなるように、公知のフォトリソグラフィー技術及びエッチング技術を用いてフォトレジスト１０９をパターニングする。このようにして形成されたレジストパターンを用いて、図４（ｃ）に示すように、下部電極膜１０３をドライエッチング法で除去し、下部電極膜（第１の導電層）１０３をパターニングする。ここで、下部電極膜１０３は他の回路部分での配線としても使用することができるので、配線としても使用する場合は、このとき同時にパターニングを行う。
【００５０】
その後、フォトレジスト１０９の除去後さらに層間絶縁膜１１０を全面に堆積する。
【００５１】
その後、層間絶縁膜１１０を貫通し、下部電極１０３又は上部電極１０７と接続するコンタクトホール１１１、及びコンタクトホール１１１上に上層配線１１２を形成し、図１に示す本発明装置１が製造される。
【００５２】
上記の本発明装置１の製造方法では、第３形成領域Ａ３内の第２の容量絶縁膜１０６及び上部電極膜１０７の段差部分を覆うフォトレジスト１０８を用いて第２の容量絶縁膜１０６及び上部電極膜１０７を加工するため、図４（ｂ）に示す工程の後であっても、段差部分の第２の容量絶縁膜１０６及び上部電極膜１０７はエッチング除去されることなく残存し、結果として第３のＭＩＭ容量素子が形成される。
【００５３】
これに対し、段差部分の第２の容量絶縁膜１０６及び上部電極膜１０７をエッチング除去するとした場合、図４（ｂ）の後、例えば図５（ａ）に示すような第３形成領域Ａ３を開口するフォトレジスト１０８のパターンを用いて、段差部分のエッチングを行うことになる。
【００５４】
ところが、かかる段差部分の上部電極膜１０７は、平面部分と比較して垂直方向の膜厚が厚く形成される。このため、平面部分の厚さ相当分をエッチングする条件で上部電極膜１０７をエッチングすると、段差部分において上部電極膜１０７の残渣１２０が残存してしまう。この状況を図５（ｂ）に示す。特に、上部電極膜１０７のエッチングは異方性エッチングで行われるため、段差部分に残渣１２０が残りやすい。
【００５５】
残渣１２０を完全に取り除くために、エッチングを続けると、図５（ｃ）に示すように、マスクとなるフォトレジスト１０８が目減り又は無くなったり、下地膜（ここでは、第２の容量絶縁膜１０６）の目減り及びダメージが発生したりし、この結果、形成される第１及び第２のＭＩＭ容量素子の特性や信頼性が悪化し、素子間のばらつきが大きくなるといった問題が生じる。
【００５６】
しかしながら、本発明装置１では、第２の容量絶縁膜１０６及び上部電極膜１０７のエッチング工程において段差部分の上部電極膜１０７を除去しないこととしたことにより、第３のＭＩＭ容量素子が別途形成されるものの、第１及び第２のＭＩＭ容量素子としては、信頼性の高く、ばらつきの少ない素子を実現できる。
【００５７】
〈第２実施形態〉
以下に、本発明の一実施形態に係る半導体装置（以降、適宜「本発明装置２」と称する）及びその製造方法の構成につき、図面を参照して詳細に説明する。図６に、本発明装置２の断面構造の模式図を示す。図７に、本発明装置２の平面レイアウト図を示す。なお、図７は、図６のＸ−Ｘ’方向における構造断面図となる。
【００５８】
本発明装置２は、本発明装置１では第１のＭＩＭ容量素子Ｃ１及び第３のＭＩＭ容量素子Ｃ３間で連続して一体形成されていた下部電極１０３を、第１のＭＩＭ容量素子Ｃ１及び第３のＭＩＭ容量素子Ｃ３間で分離形成するようにしたものであり、他の特徴については本発明装置１と略同様である。
【００５９】
図６及び図７に示すように、第１形成領域Ａ１内に第１のＭＩＭ容量素子Ｃ１、第２形成領域Ａ２内に第２のＭＩＭ容量素子Ｃ２、第３形成領域Ａ３内に第３のＭＩＭ容量素子Ｃ３が、夫々、半導体基板１０１の表面上に形成された絶縁膜１０２上に形成されている。かかる第１〜第３のＭＩＭ容量素子Ｃ１〜Ｃ３は、夫々が上部電極１０７と下部電極１０３の間に容量絶縁膜が狭持された構造を有しているが、本発明１と同様、容量絶縁膜の構成が夫々異なっている。第１のＭＩＭ容量素子Ｃ１を構成する容量絶縁膜は、第１の容量絶縁膜１０４及び第２の容量絶縁膜１０６からなる厚膜で構成されている。これに対し、第２のＭＩＭ容量素子Ｃ２を構成する容量絶縁膜は、第２の容量絶縁膜１０６のみである。第１のＭＩＭ容量素子Ｃ１を囲むように配置された第３のＭＩＭ容量素子Ｃ３を構成する容量絶縁膜は、第１の容量絶縁膜１０４及び第２の容量絶縁膜１０６からなる厚膜で構成された、第１のＭＩＭ容量素子Ｃ１寄り（内周側）に位置する環状の厚膜部分と、第２の容量絶縁膜１０６のみで構成された外周側の薄膜部分からなる。
【００６０】
本発明装置２は、第１のＭＩＭ容量素子Ｃ１及び第３のＭＩＭ容量素子Ｃ３との間で下部電極１０３が分離形成されているため、第１のＭＩＭ容量素子Ｃ１は、第３のＭＩＭ容量素子Ｃ３による寄生容量の影響を受けない。このため、本発明装置１と比較して寄生容量が少なく、より高容量精度の第１のＭＩＭ容量素子Ｃ１を実現できる。しかしながら、第１のＭＩＭ容量素子Ｃ１と第３のＭＩＭ容量素子Ｃ３との間に、下部電極１０３を分離するためのスペース（図７の分離領域１２１）が必要であり、面積的に不利となる。
【００６１】
これに対し、本発明装置１では、第１のＭＩＭ容量素子Ｃ１は、第３のＭＩＭ容量素子Ｃ３による寄生容量の影響を受けるため、本発明装置２と比較して容量精度に劣るが、素子占有面積の点で有利となる。したがって、第１のＭＩＭ容量素子Ｃ１については、本発明装置１の構成を採用するか、本発明装置２の構成を採用するかを、用途に応じて使い分けることができる。
【００６２】
本発明装置２の製造方法は、図４（ｃ）において、第１形成領域Ａ１と第３形成領域Ａ３の境界線上に開口部を有するようにフォトレジスト１０９をパターニングし、下部電極膜１０３をエッチングすることを除き、上述した本発明装置１の製造方法とほぼ同様であり、詳細な説明を割愛する。
【００６３】
〈第３実施形態〉
以下に、本発明装置１又は２の製造方法の一実施形態について、詳細に説明する。図８は本実施形態における本発明装置１又は２の製造方法の工程順を示すフローチャートである。図８に示す製造方法は、図３、図４に示した製造方法において、第１の容量絶縁膜１０４の加工後、形成された第１の容量絶縁膜１０４の膜厚を測定し、測定された膜厚に応じて堆積する第２の容量絶縁膜１０６の膜厚を調整する工程（ステップＳ２０６、Ｓ２０７）を追加したものである。以下に、図８とともに、図３、図４の工程図を適宜参照し、本実施形態の製造方法につき説明する。
【００６４】
先ず、半導体基板１０１の表面上に絶縁膜１０２を第１〜第３形成領域Ａ１〜Ａ３の全面に堆積する（ステップＳ２０１）。このとき、半導体基板１０１上には、トランジスタ等の素子や配線が予め形成されていてもよい。
【００６５】
次に、下部電極膜を（第１の導電層）１０３を第１〜第３形成領域Ａ１〜Ａ３の全面に堆積する（ステップＳ２０２）。このときの状態が図３（ａ）に対応する。
【００６６】
次に、第１の容量絶縁膜１０４を、第１〜第３形成領域Ａ１〜Ａ３の全面に堆積する（ステップＳ２０３）。このときの状態が図３（ｂ）に対応する。
【００６７】
次に、フォトレジスト１０５をパターニングして、第１の容量絶縁膜１０４を加工し（ステップＳ２０４）、第１形成領域Ａ１の全面、及び第３形成領域Ａ３の一部の第１形成領域Ａ１に隣接する内周部（図２、図７の破線で示す領域）に、第１の容量絶縁膜１０４を残存させる。このときの状態が図３（ｃ）に対応する。その後、フォトレジスト１０５を除去する（ステップＳ２０５）。
【００６８】
その後、追加ステップＳ２０６では、ステップＳ２０４〜Ｓ２０５で形成された第１の容量絶縁膜１０４の膜厚を測定する。かかる膜厚の測定には、光学的手法（例えば、反射率分光法）を用いることができる。
【００６９】
そして、その後の追加ステップＳ２０７では、測定された第１の容量絶縁膜１０４の膜厚値に応じて、次工程において堆積する第２の容量絶縁膜１０６の膜厚を調整し、第１の容量絶縁膜１０４と第２の容量絶縁膜１０６による合成容量が設定値となるように、第２の容量絶縁膜１０６の膜厚を設定する。第１の容量絶縁膜１０４と第２の容量絶縁膜１０６が同一の膜材料で形成される場合は、単純に厚さの合計が設定値となるように、第２の容量絶縁膜１０６の膜厚を設定すればよい。
【００７０】
その後、ステップＳ２０７で設定された膜厚で、第２の容量絶縁膜１０６を、第１〜第３形成領域Ａ１〜Ａ３の全面に堆積し、第２の容量絶縁膜１０６上に、上部電極膜（第２の導電層）１０７を全面に堆積する（ステップＳ２０８）。このときの状態が図４（ａ）に対応する。
【００７１】
次に、フォトレジスト１０８をパターニングして、上部電極膜１０７及び第２の容量絶縁膜１０６を加工する（ステップＳ２０９）。このときの状態が図４（ｂ）に対応する。
【００７２】
次に、フォトレジスト１０８を除去した後、フォトレジスト１０９をパターニングして、下部電極膜１０３を加工する（ステップＳ２１０）。このときの状態が図４（ｃ）に対応する。
【００７３】
その後、層間絶縁膜１１０を全面に堆積し、下部電極１０３又は上部電極１０７と接続するコンタクトホール１１１、及び、コンタクトホール１１１上に上層配線１１２を形成して（ステップＳ２１１）、図１に示す本発明装置１、又は図６に示す本発明装置２が製造される。
【００７４】
本実施形態の製造方法では、第１の容量絶縁膜１０４の堆積後に、堆積された第１の容量絶縁膜１０４の膜厚を測定し、測定された膜厚値に応じて、堆積する第２の容量絶縁膜１０６の膜厚を調整することにより、第１のＭＩＭ容量素子Ｃ１の容量精度をより高めることができる。
【００７５】
なお、上記実施形態では、第１の容量絶縁膜１０４の膜厚の測定（ステップＳ２０６）を第１の容量絶縁膜１０４を加工し（ステップＳ２０４）、フォトレジスト１０５を除去した（ステップＳ２０５）後に行うとしたが、第１の容量絶縁膜１０４を全面に堆積した（ステップＳ２０３）直後に行うものとしてもよい。この場合、第２の容量絶縁膜１０６の膜厚の設定（ステップＳ２０７）は、ステップＳ２０４、Ｓ２０５の前か後かを問わず、第１の容量絶縁膜１０４の膜厚の測定（ステップＳ２０６）より後、第２の容量絶縁膜１０６の堆積（ステップＳ２０８）より前に行えばよい。
【００７６】
また、上記第１〜第３実施形態では、第１の容量絶縁膜１０４と第２の容量絶縁膜１０６は同一の膜材料（シリコン酸化膜）で同一の膜厚としたが、必ずしも同一の材料又は同一の膜厚にする必要はない。例えば、第１の容量絶縁膜１０４は上層よりシリコン窒化膜／シリコン酸化膜の積層膜、第２の容量絶縁膜はシリコン酸化膜のみの単層膜としてもよく、材料や膜厚の組合せは用途等に応じて自由に選択できる。また、容量絶縁膜の成膜方法についてもＣＶＤ法、ＰＶＤ法に限られず、下部電極表面を酸化させる手法等を適宜使用することができる。同様に、下部電極１０３、上部電極１０７を形成する材料についても、導電性を有している限り、各種の金属膜や半導体膜、又はそれら２種類以上を組み合わせた積層膜であってもよく、その成膜方法についてもＣＶＤ法やＰＶＤ法に限られるものではない。
【００７７】
以上、本発明によれば、高容量精度若しくは高耐圧の第１のＭＩＭ容量素子Ｃ１と、高容量密度の第２のＭＩＭ容量素子Ｃ２を同一の基板上に混載可能とし、且つ、第１及び第２のＭＩＭ容量素子Ｃ１及びＣ２は、信頼性が高く、素子間ばらつきの少ない素子となる。回路上の用途に応じて、２種類のＭＩＭ容量素子を使い分けることにより、高機能な半導体装置を実現できる。
【産業上の利用可能性】
【００７８】
本発明は、半導体装置としての利用が可能であり、特に容量絶縁膜の厚さが異なる２種類以上のＭＩＭ容量素子を同一基板上に設けてなる半導体装置、好ましくはアナログ集積回路に利用可能である。
【符号の説明】
【００７９】
１、２：  本発明の一実施形態に係る半導体装置（本発明装置）
１０１：  半導体基板
１０２、３００：  絶縁膜
１０３：  下部電極（第１の導電層）
１０４：  第１の容量絶縁膜
１０５、１０８、１０９：  フォトレジスト
１０６：  第２の容量絶縁膜
１０７：  上部電極（第２の導電層）
１１０、３０６：  層間絶縁膜
１１１：  コンタクトプラグ
１１２：  上層配線
１２０：  エッチング残渣
１２１：  分離領域
３０１：  下部電極
３０２、３０５：  容量絶縁膜
３０４：  中間電極
３０７：  上部電極
Ａ１：  第１形成領域
Ａ２：  第２形成領域
Ａ３：  第３形成領域
Ｃ１：  第１のＭＩＭ容量素子
Ｃ２：  第２のＭＩＭ容量素子
Ｃ３：  第３のＭＩＭ容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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