(57)【要約】集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）、およびかかるデバイスを、ＥＰＩによって画定されるフィン高さが浅溝アイソレーションを超えた状態でバルクウェハ上に製作する方法が提供される。ＦｉｎＦＥＴチャネルは、半導体バルク内部のＳＴＩ領域上にある。一方、フィンはＳＴＩ領域を超えて、半導体バルクの内部に埋設されているソース領域およびドレイン領域まで及ぶ。バルクソース領域およびバルクドレイン領域によって、外部ＦｉｎＦＥＴ抵抗の削減が実現され、バルクソース領域およびバルクドレイン領域に及ぶフィンによって、従来のシリコンオンインシュレータ（ＳＯＩ）デバイスに優る熱的特性の改善が実現される。【選択図】図１
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【特許請求の範囲】
【請求項１】
集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）を含む装置であって、
バルク領域と、
前記バルク領域の第１の部分内に配置される、複数の実質的に平行な浅溝アイソレーション（ＳＴＩ）領域と、
前記バルク領域の第２の部分において、前記複数のＳＴＩ領域のうち隣接する領域間にそれぞれ配置される、複数のソース領域およびドレイン領域と、
前記複数のＳＴＩ領域に実質的に垂直に配置される複数のフィン領域であって、前記複数のＳＴＩ領域の一部の上に配置される第１の部分と、前記複数のソース領域およびドレイン領域の一部の内部に配置される第２の部分とを含む複数のフィン領域と、
前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のＳＴＩ領域のそれぞれの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域と、
を備える装置。
【請求項２】
前記複数のフィン領域が、エピタキシャル膜の複数の部分を備える、請求項１に記載の装置。
【請求項３】
前記複数のフィン領域が、シリコンベース膜の複数の部分を備える、請求項１に記載の装置。
【請求項４】
前記複数のフィン領域が、ガリウムヒ素膜の複数の部分を備える、請求項１に記載の装置。
【請求項５】
前記複数のフィン領域が、ダイヤモンドべースの膜の複数の部分を備える、請求項１に記載の装置。
【請求項６】
前記複数のフィン領域が、カーボンナノチューブの膜の複数の部分を備える、請求項１に記載の装置。
【請求項７】
集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）を製造する方法であって、 
バルク領域の第１の部分内に複数の浅溝アイソレーション（ＳＴＩ）領域をエッチングし、充填することと、 
複数のソース領域およびドレイン領域のそれぞれが、前記複数のＳＴＩ領域のうち隣接する領域間に配置されるように、前記バルク領域の第２の部分内に前記複数のソース領域およびドレイン領域を埋設することと、
前記複数のＳＴＩ領域の一部の上に配置される第１の部分と、前記複数のソース領域およびドレイン領域の一部内に配置される第２の部分とを含む複数のフィン領域を、前記複数のＳＴＩ領域に対して実質的に垂直に配置されるように形成することと、
複数のゲート領域を、前記複数のフィン領域のそれぞれの部分の上に配置し、前記複数のＳＴＩ領域のそれぞれの上に配置し、前記複数のソース領域およびドレイン領域の隣接する領域から横方向に離れて配置することと、
を含む方法。
【請求項８】
前記複数のフィン領域を形成することは、エピタキシャル膜を堆積し、成長させることを含む、請求項７に記載の方法。
【請求項９】
前記複数のフィン領域を形成することは、シリコンベース膜を堆積し、成長させることを含む、請求項７に記載の方法。
【請求項１０】
前記複数のフィン領域を形成することは、ガリウムヒ素膜を堆積し、成長させることを含む、請求項７に記載の方法。
【請求項１１】
前記複数のフィン領域を形成することは、ダイヤモンドベースの膜を堆積し、成長させることを含む、請求項７に記載の方法。
【請求項１２】
前記複数のフィン領域を形成することは、カーボンナノチューブ膜を堆積し、成長させることを含む、請求項７に記載の方法。
【請求項１３】
集積回路設計システムによって実行されるときに、前記集積回路設計システムに集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）を作成させる複数の実行可能な命令を備えるコンピュータ可読媒体であって、 
前記集積フィンベース電界効果トランジスタは、
バルク領域と、 
前記バルク領域の第１の部分内に配置される、複数の実質的に平行な浅溝アイソレーション（ＳＴＩ）領域と、 
前記バルク領域の第２の部分において、前記複数のＳＴＩ領域のうち隣接する領域間にそれぞれ配置される、複数のソース領域およびドレイン領域と、
前記複数のＳＴＩ領域に実質的に垂直に配置される複数のフィン領域であって、前記複数のＳＴＩ領域の一部の上に配置される第１の部分と、前記複数のソース領域およびドレイン領域の一部の内部に配置される第２の部分とを含む複数のフィン領域と、 
前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のＳＴＩ領域のそれぞれ１つの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域と、を備える、
コンピュータ可読媒体。
【請求項１４】
前記複数のフィン領域が、エピタキシャル膜の複数の部分を備える、請求項１３に記載の装置。
【請求項１５】
前記複数のフィン領域が、シリコンベース膜の複数の部分を備える、請求項１３に記載の装置。
【請求項１６】
前記複数のフィン領域が、ガリウムヒ素膜の複数の部分を備える、請求項１３に記載の装置。
【請求項１７】
前記複数のフィン領域が、ダイヤモンドベースの膜の複数の部分を備える、請求項１３に記載の装置。
【請求項１８】
前記複数のフィン領域が、カーボンナノチューブ膜の複数の部分を備える、請求項１３に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ)等の複数のゲート電界効果トランジスタ（ＦＥＴ）、特にＦｉｎＦＥＴとしても知られるフィンベースの電界効果トランジスタに関する。
【背景技術】
【０００２】
現在の電子装置の中で唯一の最重要デバイスは、おそらくＭＯＳＦＥＴである。かかるデバイスはトランジスタとして使用されるだけではなく、抵抗およびキャパシタンス等の受動素子としても使用されている。かかるデバイスをずっと小さな寸法まで縮小する能力によって、多くの携帯システムおよびポケットサイズのシステムを可能にする点まで電子装置をより小さくすることができた。しかしながら、デバイス縮小の現在のペースでは、平面トランジスタは、サイズの最小化に関して、その限界にまもなく到達すると予測されている。さらに、これらのデバイスは、小さくなるにつれて、デバイスによる消費電力量を増加するオフ状態漏れ電流等の望ましくない短チャネル効果にますます悩まされるようになる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
その結果、マルチゲートＭＯＳＦＥＴは、複数の表面で複数のゲートを使用し、それによってより効果的にオフ状態漏れ電流を抑制することから、関心が高まっている。さらに、これらのマルチゲートは、オン状態での強化電流、つまり駆動電流も許容する。かかる利点から、電力消費量はより少なくなり、デバイスの性能は強化される。さらに、かかる非平面デバイスは、従来の平面トランジスタよりも小さく、それによってさらに高い電流密度、ひいてはより小さなシステムサイズを可能にしている。
【０００４】
開発されたマルチゲートＭＯＳＦＥＴの一つはＦｉｎＦＥＴである。ＦｉｎＦＥＴでは、伝導チャネルが、デバイスの本体として働く薄いシリコンの「フィン」の回りに配置されている。フィンの寸法が、トランジスタにとって有効なチャネル長を確立する。
【課題を解決するための手段】
【０００５】
従来のＦｉｎＦＥＴは、シリコンオーバインシュレータ（ＳＯＩ）技法を使用して製造される。しかしながら、かかるデバイスは多くの場合、例えば相対的に大きな外部抵抗だけではなく、弱い熱放散等の熱的特性が乏しい。したがって、改善されたＦｉｎＦＥＴが望まれている。
【図面の簡単な説明】
【０００６】
【図１】例示的な実施形態に従った集積ＦｉｎＦＥＴの平面図である。
【図２】線２ａに沿った図１のＦｉｎＦＥＴの断面図である。
【図３】線２ｂに沿った図１のＦｉｎＦＥＴの断面図である。
【図４】線２ｃに沿った図１のＦｉｎＦＥＴの断面図である。
【図５】線２ｄに沿った図１のＦｉｎＦＥＴの断面図である。
【図６】浅溝アイソレーション（ＳＴＩ）の製造中における図１のデバイスの断面図である。
【図７】浅溝アイソレーション（ＳＴＩ）の製造中における図１のデバイスの断面図である。
【図８】浅溝アイソレーション（ＳＴＩ）の製造中における図１のデバイスの断面図である。
【図９】ＴＥＯＳ酸化物を用いた浅溝アイソレーション（ＳＴＩ）の製造中の断面図である。
【図１０】ＴＥＯＳ酸化物を用いた浅溝アイソレーション（ＳＴＩ）の製造中の断面図である。
【図１１】ＴＥＯＳ酸化物を用いた浅溝アイソレーション（ＳＴＩ）の製造中の断面図である。
【図１２】ＴＥＯＳ酸化物を用いた浅溝アイソレーション（ＳＴＩ）の製造中の断面図である。
【図１３】Ｎ−ウェルおよびＰ−ウェルの埋設を示す断面図である。
【図１４】ＥＰＩ成長における断面図である。
【図１５】ＥＰＩ成長における断面図である。
【図１６】ＥＰＩハードマスクの堆積における断面図である。
【図１７】ＥＰＩハードマスクの堆積における断面図である。
【図１８】ＥＰＩフィンマンドレルの製造における断面図である。
【図１９】ＥＰＩフィンマンドレルの製造における断面図である。
【図２０】マンドレルスペーサの製造における断面図である。
【図２１】マンドレルスペーサの製造における断面図である。
【図２２】スペーサのエッチングにおける断面図である。
【図２３】スペーサのエッチングにおける断面図である。
【図２４】マンドレルの除去における断面図である。
【図２５】マンドレルの除去における断面図である。
【図２６】フィンハードマスクのエッチングにおける断面図である。
【図２７】フィンハードマスクのエッチングにおける断面図である。
【図２８】スペーサの除去における断面図である。
【図２９】スペーサの除去における断面図である。
【図３０】フィンのエッチングにおける断面図である。
【図３１】フィンのエッチングにおける断面図である。
【図３２】不要なフィンを除去するために隔離するときの断面図である。
【図３３】不要なフィンを除去するために隔離するときの断面図である。
【図３４】不要なフィンの除去における断面図である。
【図３５】不要なフィンの除去における断面図である。
【図３６】不要なフィンを隔離するために使用されるレジストの除去における断面図である。
【図３７】不要なフィンを隔離するために使用されるレジストの除去における断面図である。
【図３８】高Ｋゲート材料の堆積における断面図である。
【図３９】高Ｋゲート材料の堆積における断面図である。
【図４０】金属ゲートの堆積における断面図である。
【図４１】金属ゲートの堆積における断面図である。
【図４２】金属ゲートのハードマスクの断面図である。
【図４３】金属ゲートのハードマスクの断面図である。
【図４４】金属ゲートレジストの堆積における断面図である。
【図４５】金属ゲートレジストの堆積における断面図である。
【図４６】ハードマスクのエッチングにおける断面図である。
【図４７】ハードマスクのエッチングにおける断面図である。
【図４８】レジスト除去における断面図である。
【図４９】金属ゲートおよび高Ｋゲートのエッチングにおける断面図である。
【図５０】金属ゲートおよび高Ｋゲートのエッチングにおける断面図である。
【図５１】金属ゲートおよび高Ｋゲートのエッチングにおける断面図である。
【図５２】スペーサの堆積およびエッチングにおける断面図である。
【図５３】スペーサの堆積およびエッチングにおける断面図である。
【図５４】Ｐ−ソース／ドレインおよびＮ−ソース／ドレインの埋設物の断面図である。
【図５５】Ｐ−ソース／ドレインおよびＮ−ソース／ドレインの埋設物の断面図である。
【図５６】Ｐ−ＥＰＩ統合およびＮ−ＥＰＩ統合における断面図である。
【図５７】Ｐ−ＥＰＩ統合およびＮ−ＥＰＩ統合における断面図である。
【図５８】ＴＥＯＳ酸化物の堆積における断面図である。
【図５９】ＴＥＯＳ酸化物の堆積における断面図である。
【図６０】局所的な相互接続の製造における断面図である。
【図６１】他の例示的な実施形態に係る集積ＦｉｎＦＥＴの平面図である。
【図６２】線１３１ａに沿った図６１のＦｉｎＦＥＴの断面図である。
【図６３】線１３１ｂに沿った図６１のＦｉｎＦＥＴの断面図である。
【図６４】線１３１ｃに沿った図６１のＦｉｎＦＥＴの断面図である。
【図６５】線１３１ｄに沿った図６１のＦｉｎＦＥＴの断面図である。
【図６６】従来のＦｉｎＦＥＴの平面図である。
【図６７】線２３３ａに沿った図６６のデバイスの断面図である。
【図６８】線２３３ｂに沿った図６６のデバイスの断面図である。
【図６９】線２３３ｃに沿った図６６のデバイスの断面図である。
【図７０】線２３３ｄに沿った図６６のデバイスの断面図である。
【発明を実施するための形態】
【０００７】
以下の詳細な説明では、現在請求されている発明の実施形態例を、添付図面を参照して説明する。かかる説明は、本発明の範囲に関して説明するためのものであって、本発明の範囲を限定するものではない。かかる実施形態は、当業者が本発明を実施できるほど十分に詳細に説明され、他の実施形態は本発明の精神または範囲から逸脱することなくいくつかの変形とともに実施し得ることが理解される。
【０００８】
集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）と、ＥＰＩによって画定されるフィンの高さが、浅溝アイソレーション（ＳＴＩ）領域を超えた状態で、かかるトランジスタをバルクウェハ上に製造する方法とが提供される。ＦｉｎＦＥＴチャネルは、半導体バルク内のＳＴＩ領域上にある。一方、フィンは、ＳＴＩ領域を超えて、半導体バルク内に埋設されるソース領域およびドレイン領域に及ぶ。バルクソース領域およびバルクドレイン領域によって、外部ＦｉｎＦＥＴ抵抗の削減が実現される。バルクソース領域およびバルクドレイン領域に及びフィンによって、従来のシリコンオンインシュレータ（ＳＯＩ）デバイスを超えた熱的特性の改善が実現される。
【０００９】
有利なことに、かかるデバイスは、ソース領域およびドレイン領域をバルク内、およびチャネルの近くに配置できることによって、外部抵抗を最小限に抑える。さらに有利なことに、ドープされていないチャネルのエピタキシャル（ＥＰＩ）ベースのフィンが、浅溝アイソレーション（ＳＴＩ）上に配置され、したがってＥＰＩ層より低い可変性およびより安定性があるフィン（例えばアンダーカットがない）によってフィンの高さをより良く制御することができる。さらに有利なことに、かかるデバイスは、バルクソース領域およびバルクドレイン領域からだけではなく、ＳＴＩ層における追加の歪みの導入によっても性能の強化を可能にする。さらに有利なことに、熱放散は、フィンがバルク基板とともにソース領域およびドレイン領域と接続されることによって増加する。
【００１０】
例示的な実施形態によれば、ＦｉｎＦＥＴチャンネルは、ＳＴＩの上に完全に存在することになる。一方、フィンは、ＳＴＩを超えてバルクソース領域およびバルクドレイン領域に及ぶ。ソース領域およびドレイン領域は、下記の従来のソースおよびドレインの埋設物と、ウェルとを用いて形成することができる。バルクソース領域およびバルクドレイン領域にフィンが及ぶことによって、ＳＯＩとは対照的に、従来のバルク技術を使用するものに類似した熱特性の改善が可能になる。ＦｉｎＦＥＴチャネルがＳＴＩ上に存在することによって、チャネル領域内のフィンの高さは、ＳＴＩ上に堆積されるＥＰＩ層によって決まる。バルクソース領域およびバルクドレイン領域は、外部抵抗を削減するのに役立つ。デバイスアーキテクチャは、チャネルおよびゲートの下方、およびバルクソース領域およびバルクドレイン領域からのＳＴＩ層における歪み強化技術に関して柔軟性を含む。
【００１１】
図１と、図２から図５とを参照すると、例示的な実施形態に係るＦｉｎＦＥＴ１は、図で十分に示されるように、バルクソース、バルクドレインおよびＥＰＩ統合領域３、浅溝アイソレーション４、ゲート電極５、エピタキシャルフィン６、ＥＰＩ統合７、Ｐ型ソース領域およびドレイン領域８、スペーサ９、局所相互接続１０、Ｐ型バルク基板１１、Ｐ−ウェル１２、Ｎ−ウェル１３、高Ｋ膜１４、およびＮ型ソース領域およびドレイン領域１５、シリサイド１６、ゲートハードマスク１７、およびＴＥＯＳ領域１８を含む。以下、より詳細に説明すると、浅溝アイソレーション（ＳＴＩ）領域はバルク内に配置され、ソース領域およびドレイン領域は、隣接するＳＴＩ領域間に配置される。フィンは、ＳＴＩ領域に対して実質的に垂直に配置され、当該フィンの一部がＳＴＩ領域上に配置され、当該フィンのその他の部分はソース領域およびドレイン領域内に配置される。ゲート電極のそれぞれは、フィンのそれぞれの部分上であって、ソース領域およびドレイン領域から側面方向に離れて（つまり、ソース領域およびドレイン領域の上方に位置しないように）配置される。
【００１２】
以下に説明される処理ステップは、事実上従来と同様であり、したがって当業者には周知である。処理ステップが説明される順序は、必ずしも、かかる処理ステップが実施され得る唯一の順序ではなく、むしろ一例として示されている。
【００１３】
図６から図８を参照すると、線２ｃおよび線２ｄ（図１）に沿って示されるように、フォトレジスト２１は、ＳＴＩトレンチ２２、２３を作製するために、バルク１１の上に堆積され、エッチングで取り除かれる。
【００１４】
図９から図１２を参照すると、それぞれ線２ｃおよび線２ｄに沿って交互に示されるように、ＴＥＯＳ酸化物２４は、堆積された後に、化学機械研磨（ＣＭＰ）によって除去される。これによって、ＳＴＩトレンチがＴＥＯＳ酸化物２４によって充填される。
【００１５】
図１３を参照すると、Ｐ−ウェル１２およびＮ−ウェル１３が埋設される。
【００１６】
図１４および図１５を参照すると、それぞれ線２ｃおよび線２ｄに沿って示されるように、図の右側に示される順序で、ＥＰＩ層２５が成長し、平坦化され、統合される。当業者によって容易に理解されるように、ＥＰＩ層を成長させることは、製造プロセスのこの段階における一例に過ぎない。回路の製作に一般的使用される他の種類の半導体材料も使用できる。他の種類の半導体材料は、ここに示されているように側面方向により大きくなった他のシリコンベースの膜の他に、ガリウムヒ素（ＧａＡｓ）、ダイヤモンドベースの膜、またはカーボンナノチューブ膜（たとえば堆積を使用する）をも含む。
【００１７】
図１６から図１７を参照すると、それぞれ線２ｃおよび線２ｄに沿って示されるように、ハードマスク２６がＥＰＩ層２５の上に堆積される。
【００１８】
図１８から図１９を参照すると、それぞれ線２ｃおよび線２ｄに沿って示されるように、フィンマンドレルレジスト２７がＥＰＩ層２６の上に堆積される。
【００１９】
図２０から図２１を参照すると、それぞれ線２ｃから線２ｄに沿って示されるように、マンドレルスペーサを形成するための材料２８が堆積される。
【００２０】
図２２から図２３を参照すると、それぞれ線２ｃから線２ｄに沿って示されるように、最終的にスペーサ２８ａとして働く部分が残るようにエッチングされる。
【００２１】
図２４から図２５を参照すると、それぞれ線２ｃから線２ｄに沿って示されるように、マンドレル２７が除去される。
【００２２】
図２６から図２７を参照すると、それぞれ線２ｃから線２ｄに沿って示されるように、ハードマスク２６がエッチングされ、その結果、スペーサ２８ａの下方にハードマスク領域２６ａが残る。
【００２３】
図２８から図２９を参照すると、それぞれ線２ｃから線２ｄに沿って示されるように、スペーサ２８ａが除去される。
【００２４】
図３０から図３１を参照すると、それぞれ線２ｃから線２ｄに沿って示されるように、フィンが、ＥＰＩ層２５をエッチングすることで形成され、それによってＥＰＩ層の部分２５ａがハードマスク部分２６ａの真下に残る。
【００２５】
図３２から図３３を参照すると、それぞれ線２ｃから２ｄに沿って示されるように、不要なフィンを除去する間、必要なフィンを保護するために、マスキング材料２９が適用される。
【００２６】
図３４から図３５を参照すると、それぞれ線２ｃから線２ｄに沿って示されるように、不要なフィンが除去される。
【００２７】
図３６から図３７を参照すると、それぞれ線２ｃから２ｄに沿って示されるように、マスキング材料２９が除去され、それによって必要なフィンが露出する。
【００２８】
図３８から図３９を参照すると、それぞれ線２ｃから線２ｄに沿って示されるように、高Ｋゲート材料３１が堆積される。
【００２９】
図４０から図４１を参照すると、それぞれ線２ｃから線２ｄに示されるように、ゲート電極用の金属層３２が堆積される。当業者によって容易に理解されるように、これまで説明した例示的な製造プロセスは、単一ゲート金属化方式である。さらに理解されるように、周知の技術に従って、より複雑なプロセスを使用できる。例えば、Ｐ−チャネルデバイス用の金属と、Ｎ−チャネルデバイス用の別の金属とを使用してより複雑なゲートを製造してもよい。さらに、ゲートは、周知技術のように、最初にゲートを製造するフロー、または代替のゲートフローを用いて製造することができる。
【００３０】
図４２から図４３を参照すると、それぞれ線２ｃから線２ｄに沿って示されるように、ハードマスク３３が堆積される。
【００３１】
図４４から図４５を参照すると、それぞれ線２ｃから２ｄに沿って示されるように、マスキング材料３４が、金属層３３の上に選択的に適用される。
【００３２】
図４６から図４７を参照すると、それぞれ線２ｃから線２ｄに沿って示されるように、ハードマスク３３がエッチングされ、それによって、選択された部分３３ａだけが残る。
【００３３】
図４８を参照すると、マスキング材料３４が除去される。
【００３４】
図４９から図５１を参照すると、ゲート金属層３２および高Ｋゲート材料３１がエッチングされ、それによって、選択された部分３２ａ、３１aが残る。
【００３５】
図５２から図５３を参照すると、線２ｃに沿って示されるように、スペーサ材料３５が選択的に堆積され、次いでエッチングで取り除かれ、それによって、選択された部分３５ａが残る。
【００３６】
図５４から図５５を参照すると、線２ｄに沿って示されるように、マスキング材料３６が堆積され、エッチングされ、その後Ｐ型ソース領域およびドレイン領域３７、ならびにＮ型ソース領域およびドレイン領域３８が埋設される。
【００３７】
図５６から図５７を参照すると、線２ｄに沿って示されるように、Ｐ−ＥＰＩ３９ｐおよびＮ−ＥＰＩ３９ｎの統合が適用される。
【００３８】
図５８から図５９を参照すると、それぞれ線２ｃから線２ｄに沿って示されるようにＴＥＯＳ４１が適用される。
【００３９】
図６０を参照すると、線２ｄに沿って示されるように、例えばタングステンの堆積によって局所的な相互接続４２の形成が可能になるように、ＴＥＯＳ酸化物４１がエッチングされる。その後、化学機械平坦化（ＣＭＰ）が使用され、平面が形成される。
【００４０】
図６１から図６５を参照すると、他の実施形態によるＦｉｎＦＥＴ１３１は、図で十分に示されるように、バルクソース、バルクドレインおよびＥＰＩ統合領域１３３、浅溝アイソレーション１３４、ゲート電極１３５、エピタキシャルフィン１３６、ＥＰＩ統合１３７、Ｐ型ソースおよびドレイン領域１３８、スペーサ１３９、局所相互接続１４０、Ｐ型バルク基板１４１、Ｐ−ウェル１４２、Ｎ−ウェル１４３、高Ｋ膜１４４、およびＮ型ソースおよびドレイン領域１４５、シリサイド１４６、ゲートハードマスク１４７、およびＴＥＯＳ酸化物１４８、超薄ボックス１４９およびエピタキシャルシリコンフィン１５０を含む。多量のエピタキシャル材料１３７がフィンに使用されることで、有利なことに、デバイスチャネル内部で増加した歪みを使用できるようになる。
【００４１】
図６６から図７０を参照すると、従来のＦｉｎＦＥＴ２３２は、ソース領域、ドレイン領域およびＥＰＩ統合領域２３４、浅溝アイソレーション２３５、ゲート電極２３６、エピタキシャルフィン２３７、ＥＰＩ統合２３８、スペーサ２３９、Ｐ型ソース領域およびドレイン領域２４０、局所相互接続２４１、ＴＥＯＳ酸化物２４２、高Ｋ膜２４３、ゲートハードマスク２４４、シリサイド２４７、および、図で十分で示されるように、Ｐ型バルク基板２４５上に順に堆積されるボックス２４６とＮ型ソース領域およびドレイン領域２４８とを含む。スペーサ２３９は、ソース領域およびドレイン領域の拡散中にゲート２３６を保護するだけではなく、歪み材料がゲート２３６に近づきすぎないようにする。さらに、フィンを取り囲むＥＰＩ統合７の量を少なくすることによって、潜在的な歪みの影響を最小限に抑える。
【００４２】
また、ＣＤＲＯＭ、ＲＡＭ、他の形態のＲＯＭ、ハードディスクドライブ、分散メモリ、または他の適切なコンピュータ可読媒体等であるが、これに限定されないメモリを含む、コンピュータ可読媒体上に記憶される実行可能な命令に基づいて集積回路を作成する集積回路設計システム（たとえば、デジタルプロセッサ付きのワークステーション）が既知である。命令は、ハードウェア記述言語（ＨＤＬ）または他の適切な言語等であるが、これらに限定されない任意の適切な言語で表されてよい。コンピュータ可読媒体は、集積回路設計システムによって実行されると、集積回路設計システムに、上述されたようなデバイスまたは回路を含む集積回路を作成させる実行可能命令を含む。コードは、ワークステーションまたはシステム（不図示）内の１つまたは複数の処理デバイスによって実行される。したがって、本明細書に説明されるデバイスまたは回路も、かかる命令を実行するかかる集積回路によって集積回路として作成され得る。
【００４３】
本発明の構造および操作方法における他の変形態様および改変態様は、本発明の範囲および精神から逸脱するおとなく当業者に明らかになる。本発明は、特定の好ましい実施形態と関連して説明されてきたが、請求される通りの本発明がかかる特定の実施形態に不当に制限されるべきではないことが理解されるべきである。以下の特許請求の範囲が本発明の範囲を定め、これらの請求項およびその同等物の範囲内の構造および方法がそれによってカバーされることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【国際調査報告】
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