(57)【要約】【目的】酸化物半導体膜とソースまたはドレイン電極間の接触抵抗を低減することが可能な半導体装置を提供する。【構成】実施形態の半導体装置は、ソース電極１２と、ドレイン電極１４と、酸化物半導体膜２２０と、ゲート絶縁膜２１０と、ゲート電極１０と、を備えている。ドレイン電極は、前記ソース電極から離れて配置される。酸化物半導体膜は、前記ソース電極と前記ドレイン電極との下部に、前記ソース電極と前記ドレイン電極とを繋ぐように配置される。ゲート絶縁膜は、前記酸化物半導体膜下に形成され、前記ソース電極と前記ドレイン電極との少なくとも１つの下部側の膜厚が、前記ソース電極と前記ドレイン電極との間の前記酸化物半導体膜のチャネル領域下の膜厚よりも薄くなるように形成される。ゲート電極は、前記ゲート絶縁膜下に配置され、前記ソース電極と前記ドレイン電極とにそれぞれ一部が重なる位置に形成される。【選択図】図１
2015038925.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極と、
前記ソース電極から離れて配置されたドレイン電極と、
前記ソース電極と前記ドレイン電極との下部に、前記ソース電極と前記ドレイン電極とを繋ぐように配置された酸化物半導体膜と、
前記酸化物半導体膜下に形成され、前記ソース電極と前記ドレイン電極との少なくとも１つの下部側の膜厚が、前記ソース電極と前記ドレイン電極との間の前記酸化物半導体膜のチャネル領域下の膜厚よりも薄くなるように形成されたゲート絶縁膜と、
前記ゲート絶縁膜下に配置され、前記ソース電極と前記ドレイン電極とにそれぞれ一部が重なる位置に形成されたゲート電極と、
を備え、
前記ソース電極と前記ドレイン電極との少なくとも１つの下部側の前記ゲート絶縁膜の膜厚は、前記チャネル領域下の前記ゲート絶縁膜の膜厚の０．６５倍以下であることを特徴とする半導体装置。
【請求項２】
ソース電極と、
前記ソース電極から離れて配置されたドレイン電極と、
前記ソース電極と前記ドレイン電極との下部に、前記ソース電極と前記ドレイン電極とを繋ぐように配置された酸化物半導体膜と、
前記酸化物半導体膜下に形成され、前記ソース電極と前記ドレイン電極との少なくとも１つの下部側の膜厚が、前記ソース電極と前記ドレイン電極との間の前記酸化物半導体膜のチャネル領域下の膜厚よりも薄くなるように形成されたゲート絶縁膜と、
前記ゲート絶縁膜下に配置され、前記ソース電極と前記ドレイン電極とにそれぞれ一部が重なる位置に形成されたゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項３】
ソース電極と、
前記ソース電極から離れて配置されたドレイン電極と、
前記ソース電極と前記ドレイン電極との下部に、前記ソース電極と前記ドレイン電極とを繋ぐように配置された酸化物半導体膜と、
前記酸化物半導体膜下に形成され、前記ソース電極と前記ドレイン電極との少なくとも１つの下部側の領域の誘電率が、前記ソース電極と前記ドレイン電極との間の前記酸化物半導体膜のチャネル領域下の領域の誘電率よりも高くなるように形成されたゲート絶縁膜と、
前記ゲート絶縁膜下に配置され、前記ソース電極と前記ドレイン電極とにそれぞれ一部が重なる位置に形成されたゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項４】
前記ソース電極と前記ドレイン電極との少なくとも１つの下部側の領域の前記ゲート絶縁膜の材料として、窒化シリコン（ＳｉＮ）とアルミナ（Ａｌ２Ｏ３）との少なくとも１つが用いられ、
前記チャネル領域下の領域の前記ゲート絶縁膜の材料として、酸化シリコン（ＳｉＯ２）が用いられることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記ソース電極と前記ドレイン電極との少なくとも１つの下部側の領域の前記ゲート絶縁膜の誘電率は、前記チャネル領域下の領域の前記ゲート絶縁膜の誘電率の１．５倍以上であることを特徴とする請求項３又は４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）の酸化物であるＩｎＧａＺｎＯ等の酸化物半導体膜を用いた薄膜トランジスタ（ＴＦＴ）が開発されている。このＩｎＧａＺｎＯ薄膜トランジスタは、低温でも容易に作製でき、移動度が１０ｃｍ２／Ｖｓ以上と高いことが知られている。そのため、多層配線中に埋め込むＢＥＯＬ（ｂａｃｋ  ｅｎｄ  ｏｆ  ｌｉｎｅ）トランジスタの実現が期待されている。その他にも、次世代の液晶パネルへの応用等が期待されている。
【０００３】
ここで、ＩｎＧａＺｎＯ薄膜トランジスタでは、ＩｎＧａＺｎＯと、ソースまたはドレイン電極（例えばモリブデン（Ｍｏ）やタンタル（Ｔａ））との間で、仕事関数差からショットキー接合が形成される。そのため、オーミック接合に比べて接触抵抗が大きくなってしまう。ゲート長が、例えば１０μｍ程度以上のトランジスタでは、チャネル抵抗のほうが接触抵抗よりも割合が十分大きく、ドレイン電流に与える影響に対して接触抵抗が大きな問題になっていなかった。しかしながら、パターンの微細化に伴ってチャネル長が短くなってくると、接触抵抗が占める割合が大きくなり、接触抵抗によってドレイン電流が十分に確保することが困難になるといった問題が生じ得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２４８５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、上述した問題点を克服し、酸化物半導体膜とソースまたはドレイン電極間の接触抵抗を低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、ソース電極と、ドレイン電極と、酸化物半導体膜と、ゲート絶縁膜と、ゲート電極と、を備えている。ドレイン電極は、前記ソース電極から離れて配置される。酸化物半導体膜は、前記ソース電極と前記ドレイン電極との下部に、前記ソース電極と前記ドレイン電極とを繋ぐように配置される。ゲート絶縁膜は、前記酸化物半導体膜下に形成され、前記ソース電極と前記ドレイン電極との少なくとも１つの下部側の膜厚が、前記ソース電極と前記ドレイン電極との間の前記酸化物半導体膜のチャネル領域下の膜厚よりも薄くなるように形成される。ゲート電極は、前記ゲート絶縁膜下に配置され、前記ソース電極と前記ドレイン電極とにそれぞれ一部が重なる位置に形成される。
【０００７】
また、他の実施形態の半導体装置は、ソース電極と、ドレイン電極と、酸化物半導体膜と、ゲート絶縁膜と、ゲート電極と、を備えている。ドレイン電極は、前記ソース電極から離れて配置される。酸化物半導体膜は、前記ソース電極と前記ドレイン電極との下部に、前記ソース電極と前記ドレイン電極とを繋ぐように配置される。ゲート絶縁膜は、前記酸化物半導体膜下に形成され、前記ソース電極と前記ドレイン電極との少なくとも１つの下部側の領域の誘電率が、前記ソース電極と前記ドレイン電極との間の前記酸化物半導体膜のチャネル領域下の領域の誘電率よりも高くなるように形成される。ゲート電極は、前記ゲート絶縁膜下に配置され、前記ソース電極と前記ドレイン電極とにそれぞれ一部が重なる位置に形成される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態における半導体装置の構成を示す断面図である。
【図２】第１の実施形態の比較例におけるゲート電圧−ドレイン電流についての電流特性のシミュレーション結果の一例を示す図である。
【図３】ＴＦＴにおける接触抵抗測定ＴＥＧの一例を示す図である。
【図４】ゲート長とオン抵抗との関係の一例を示す図である。
【図５】ドレイン電流と接触抵抗との関係の一例を示す図である。
【図６】接触抵抗とゲート電圧との関係の一例を示す図である。
【図７】ドレイン電流が１０％減少する場合と２０％減少する場合との各パラメータの一例を示す図である。
【図８】第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図９】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図１０】第２の実施形態における半導体装置の構成を示す断面図である。
【図１１】第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図１２】第２の実施形態における半導体装置の製造方法の工程断面図である。
【図１３】第３の実施形態における半導体装置の構成を示す断面図である。
【図１４】第３の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図１５】第３の実施形態における半導体装置の製造方法の工程断面図である。
【図１６】第４の実施形態における半導体装置の基本構成を示す断面図である。
【図１７】第４の実施形態における半導体装置の製造方法の一部の工程断面図である。
【図１８】第４の実施形態における半導体装置の製造方法の他の一部の工程断面図である。
【図１９】第４の実施形態における半導体装置の構成の一例を示す断面図である。
【図２０】第４の実施形態における半導体装置の構成の他の一例を示す断面図である。
【図２１】第４の実施形態における半導体装置の構成の他の一例を示す断面図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
第１の実施形態について、以下、図面を用いて説明する。
【００１０】
図１は、第１の実施形態における半導体装置の構成を示す断面図である。図１では、半導体装置として、ＩｎＧａＺｎＯ膜（ＩＧＺＯ膜）等の酸化物半導体膜を用いたボトムゲート型のＴＦＴの一例が示されている。図１において、基板２００上には、ゲート電極１０が形成される。また、基板２００として、例えば、直径３００ミリのシリコンウェハからなるシリコン基板が用いられる。ここでは、図示していないが、基板２００には、配線や各種の素子等が形成されていても構わない。また、図示していないが、例えば、多層配線層の所定の配線と同層或いは層間にゲート電極１０が形成されても構わない。言い換えれば、Ｓｉ基板上にＬＳＩが形成され、その上層の配線層に酸化物半導体膜を用いた薄膜トランジスタが作成されていてもよい。但し、これに限るものではなく、ガラスなどの絶縁性基板上に作られる場合であってもよい。
【００１１】
ゲート電極１０上には、ゲート絶縁膜２１０が配置される。ゲート絶縁膜２１０は、ゲート電極１０及び基板２００上に形成される。ゲート絶縁膜２１０上には、酸化物半導体膜２２０が配置される。酸化物半導体膜２２０として、例えば、ＩｎＧａＺｎＯ膜を用いると好適である。ＩｎＧａＺｎＯ膜の他に、ＩｎＺｎＯ膜、ＺｎＯ膜、ＺｎＡｌＯ膜、ＺｎＣｕＯ膜、ＮｉＯ膜、ＳｎＯ膜、ＣｕＯ膜、ＧａＯ膜、及びＩｎＯ膜等を用いることもできる。酸化物半導体膜２２０は、例えば、ゲート電極１０のゲート長方向の幅よりも大きい幅で形成されると好適である。
【００１２】
酸化物半導体膜２２０上には、絶縁膜２３０が配置される。絶縁膜２３０は、酸化物半導体膜２２０を覆うようにゲート絶縁膜２１０上に形成される。また、絶縁膜２３０中には、ソース電極１２とドレイン電極１４が配置される。ソース電極１２とドレイン電極１４は、離れて（非接触で）配置される。ソース電極１２は、ゲート電極１０のゲート長方向の一方の端部と少なくとも一部が重なる位置で酸化物半導体膜２２０に接続される。ドレイン電極１４は、ゲート電極１０のゲート長方向の他方の端部と少なくとも一部が重なる位置で酸化物半導体膜２２０に接続される。よって、酸化物半導体膜２２０は、ソース電極１２とドレイン電極１４との下部に配置されて、ソース電極１２とドレイン電極１４とを繋ぐ。
【００１３】
ここで、第１の実施形態では、酸化物半導体膜２２０下に形成されるゲート絶縁膜２１０について、ソース電極１２の下部領域（Ａｓ）の膜厚とドレイン電極１４の下部領域（Ａｄ）の膜厚が、ソース電極１２とドレイン電極１４との間の酸化物半導体膜２２０のチャネル領域（Ａｃｈ）下の膜厚よりも薄くなるように形成される。図１の例では、ソース電極１２下とドレイン電極１４下との両方の領域（Ａｓ及びＡｄ）について、ゲート絶縁膜２１０の膜厚を薄くしているが、これに限るものではない。ソース電極１２とドレイン電極１４との少なくとも１つの下部側の膜厚（Ａｓ或いは／及びＡｄ）が、チャネル領域（Ａｃｈ）下の膜厚よりも薄くなるように形成される場合であっても良い。言い換えれば、ゲート絶縁膜２１０を薄くする部分は、ソース電極下部のみ、ドレイン電極下部のみ、またはその両方の、いずれであるかは問わない。かかる構成により、ソースまたはドレイン電極下部の酸化物半導体膜２２０にかかる電界が強くなり、ソースまたはドレイン電極下部にキャリアが集中して接触抵抗を低減させることができる。その結果、ドレイン電流の低下を抑制できる。
【００１４】
なお、ドレイン電流を下げる要因となる接触抵抗は、ＩｎＧａＺｎＯ等の酸化物半導体膜２２０とソース電極１２間の寄与が最も大きい。よって、少なくともソース下部のゲート絶縁膜２１０は薄くするのが望ましい。また、酸化物半導体膜２２０とドレイン電極１４間の接触抵抗も小さくはないので、ドレイン電極下部も薄くするのも、ドレイン電流を低下させないことに関しては効果的である。一方で、ソース電極１２下部のみ薄くして、ドレイン電極１４下部を薄くしない構造では、ドレイン電極１４に高電圧を印加するパワーデバイスにおいて効果的である。また、ゲート絶縁膜２１０全体を薄くするわけではないので、ゲート電圧などの設計を変更させる必要がなく、ゲート容量が大きく変わらないようにできる。
【００１５】
図２は、第１の実施形態の比較例におけるゲート電圧−ドレイン電流についての電流特性のシミュレーション結果の一例を示す図である。図２では、比較例（１）として、ソース及びドレイン電極とＩｎＧａＺｎＯ膜の接触が理想的にオーミック接合である場合と、比較例（２）として、仕事関数差が０．３Ｖあるショットキー接合の場合と、のＩｄ−Ｖｇ電流特性のシミュレーション結果を示す。比較例（１）（２）では、共に、ゲート絶縁膜の膜厚がソース及びドレイン電極下とＩｎＧａＺｎＯ膜のチャネル領域下とにおいて同じ膜厚に形成された場合を想定している。図２に示すように、オーミック接合に比べて、ショットキー接合ではドレイン電流（駆動電流）が大きく減少してしまうことがわかる。また、ショットキー接合による接触抵抗により、ゲート電圧を大きくしてもドレイン電流がある程度の値で収束し、頭打ちしてしまうことがわかる。
【００１６】
図３は、ＴＦＴにおける接触抵抗測定ＴＥＧの一例を示す図である。図３において、測定ＴＥＧに関しては、ゲート電極が最下層にあり、図示しないゲート絶縁膜を介してＩｎＧａＺｎＯ膜がＬ字型に配置されている。ＩｎＧａＺｎＯ膜上には図示しない絶縁膜が配置され、絶縁膜には、４か所のコンタクト１〜４が開けられている。コンタクト１は、ＩｎＧａＺｎＯ膜と配線１に接続され、配線１とコンタクト１によって電圧モニター端子１（印加電圧Ｖ１）が構成される。コンタクト２は、ゲート電極と配線２に接続され、ゲート電極と配線２とコンタクト２によってゲート端子（印加電圧Ｖｇ）が構成される。コンタクト３は、ＩｎＧａＺｎＯ膜と配線３に接続され、配線３とコンタクト３によってドレイン端子（印加電圧Ｖｄ）が構成される。また、配線３とコンタクト３によって電圧モニター端子２（印加電圧Ｖ２）が構成される。コンタクト４は、ＩｎＧａＺｎＯ膜と配線４に接続され、配線４とコンタクト４によってソース端子（印加電圧０Ｖ）が構成される。すなわち、一点鎖線で囲まれた箇所がトランジスタを構成する。
【００１７】
ドレイン端子及びゲート端子に各電圧を印加してソース−ドレイン間にドレイン電流Ｉｄを流し、電圧モニター端子１及び２に電流が流れないように電圧を測定すると、電圧モニター端子１では、コンタクト３に接触している部分のＩｎＧａＺｎＯの電位を測定できる。一方、電圧モニター端子２では、配線３（ドレイン端子）の電位を測定できる。よって、コンタクト３でのＩｎＧａＺｎＯ−ドレイン端子間の接触抵抗Ｒは、Ｒ＝（Ｖ２−Ｖ１）／Ｉｄによって求めることができる。
【００１８】
図４は、ゲート長とオン抵抗との関係の一例を示す図である。図４では、縦軸にオン抵抗Ｒｏｎ、横軸にゲート長Ｌｇを示す。図４の例では、オーバードライブ電圧を５Ｖとして、ゲート長Ｌｇを可変にした場合のオン抵抗Ｒｏｎをプロットし、１次関数で近似した場合のグラフを示している。オン抵抗Ｒｏｎは、ドレイン電圧Ｖｄをドレイン電流Ｉｄで割った値で定義される。図４の例では、グラフの傾きからチャネル抵抗は、１．１８×１０５Ω／μｍとなる。オン抵抗Ｒｏｎには、チャネル抵抗と接触抵抗が含まれているが、例えば、後述する図５中に示すＴＥＧ測定結果において接触抵抗は従来５３ｋΩ程度であり、ゲート長Ｌｇが１μｍ程度でチャネル抵抗と接触抵抗が同程度になることがわかる。よって、ゲート長Ｌｇが例えば１μｍ以下になってくると接触抵抗がドレイン電流Ｉｄに与える影響が顕著になる。
【００１９】
図５は、ドレイン電流と接触抵抗との関係の一例を示す図である。図５では、図３に示した測定ＴＥＧでの測定結果から接触抵抗Ｒｓｄとチャネル抵抗Ｒｃｈとを分離し、仮に、接触抵抗Ｒｓｄが変化した場合のドレイン電流Ｉｄの変化をシミュレーションにて計算した結果の一例を示す。図５に示すように、接触抵抗Ｒｓｄが増加するのに伴い、ドレイン電流Ｉｄが減少していく。図５では、図５のグラフから接触抵抗Ｒｓｄ＝０の場合のドレイン電流Ｉｄ０（縦軸切片）と比較して、ドレイン電流Ｉｄが１０％減少した場合の接触抵抗値Ｒｓｄ１と２０％減少した場合の接触抵抗値Ｒｓｄ２とを示す。
【００２０】
図６は、接触抵抗とゲート電圧との関係の一例を示す図である。図６には、図３に示した測定ＴＥＧを用いて、ゲート電圧Ｖｇが変化した場合の接触抵抗Ｒｓｄの変化を測定した結果の一例を示す。図６に示すグラフから、図５で得られたドレイン電流Ｉｄが１０％減少する場合の接触抵抗値Ｒｓｄ１となるゲート電圧値Ｖｇ１と、２０％減少する場合の接触抵抗値Ｒｓｄ２となるゲート電圧値Ｖｇ２を外挿により求めることができる。
【００２１】
図７は、ドレイン電流が１０％減少する場合と２０％減少する場合との各パラメータの一例を示す図である。図７には、ドレイン電流が１０％減少する場合と２０％減少する場合とについて、それぞれ、接触抵抗Ｒｓｄ、ゲート電圧Ｖｇ、Ｖｇ＝８Ｖとの電圧比、及び、かかる電圧比と同様の電界強度になるゲート絶縁膜の膜厚比を示している。ゲート絶縁膜の膜厚比は、電圧比の逆数で近似できる。図７の例では、ドレイン電流が２０％減少する場合、接触抵抗Ｒｓｄが２５．４ｋΩ、ゲート電圧Ｖｇが１２．３Ｖ、電圧比が１．５４、及び、ゲート絶縁膜の膜厚比が０．６５となる。一方、ドレイン電流が１０％減少する場合、接触抵抗Ｒｓｄが１０．６ｋΩ、ゲート電圧Ｖｇが２０．５Ｖ、電圧比が２．５６、及び、ゲート絶縁膜の膜厚比が０．３９となる。
【００２２】
よって、チャネル部分に接するゲート絶縁膜の厚さに対する、ソース及びドレイン電極下部のゲート絶縁膜の膜厚比は、接触抵抗が無い場合のドレイン電流に対して２０％の減少に留めることを想定すると、０．６５が指標となることがわかる。また、接触抵抗が無い場合のドレイン電流に対して１０％の減少に留めることを想定すると、０．３９が指標となることがわかる。
【００２３】
そこで、第１の実施形態では、ソース電極１２下とドレイン電極１４下との両方の領域（Ａｓ及びＡｄ）についてのゲート絶縁膜２１０の膜厚が、チャネル領域（Ａｃｈ）下の膜厚の０．６５倍以下になるように形成する。より好ましくは、０．３９倍以下になるように形成する。かかる構成により、ドレイン電流の減少を抑制できる。
【００２４】
図８は、第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図８において、第１の実施形態における半導体装置の製造方法は、ゲート電極形成工程（Ｓ１０２）と、ゲート絶縁膜形成工程（Ｓ１０４）と、開口部形成工程（Ｓ１０８）と、酸化物半導体膜形成工程（Ｓ１１６）と、絶縁膜形成工程（Ｓ１１８）と、開口部形成工程（Ｓ１２０）と、ソース・ドレイン電極形成工程（Ｓ１２２）と、いう一連の工程を実施する。
【００２５】
図９に、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図９では、図８のゲート電極形成工程（Ｓ１０２）からソース・ドレイン電極形成工程（Ｓ１２２）までを示している。
【００２６】
図９（ａ）において、ゲート電極形成工程（Ｓ１０２）として、基板２００上にゲート電極１０を形成する。例えば、スパッタ法を用いて、基板２００上に、電極材料を例えば１０〜３０ｎｍの膜厚で堆積する。ここでは、例えば、３０ｎｍの膜厚で形成する。電極材料として、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、及びモリブデン（Ｍｏ）等を用いることができる。また、基板２００として、上述したように、例えば、直径３００ミリのシリコンウェハからなるシリコン基板が用いられる。ここでは、図示していないが、基板２００には、配線や各種の素子等が形成されていても構わない。堆積後、パターニング工程として、図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て電極材料上にレジストパターンを形成する。そして、エッチング工程として、露出した電極材料を異方性エッチング法により除去することで、ゲート電極１０を形成できる。ゲート電極１０の幅は、例えば、２μｍ以下に形成する。
【００２７】
図９（ｂ）において、ゲート絶縁膜形成工程（Ｓ１０４）として、化学気相成長（ＣＶＤ）法を用いて、ゲート電極１０上にゲート絶縁膜２１０を例えば１０〜５０ｎｍの膜厚で形成する。ここでは、例えば、３０ｎｍの膜厚で形成する。ゲート絶縁膜２１０の材料として、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及び、酸窒化シリコン（ＳｉＯＮ）等を用いると好適である。形成方法として、プラズマＣＶＤ法や原子層気相成長（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ、あるいは、ａｔｏｍｉｃ  ｌａｙｅｒ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ）法を用いると好適である。
【００２８】
次に、開口部形成工程（Ｓ１０８）として、ＴＦＴのソースとドレインの下部にあたるゲート絶縁膜２１０を、チャネル領域下にあたるゲート絶縁膜２１０よりも薄くする。具体的には、ゲート絶縁膜２１０上からソースとドレインの位置について、ゲート絶縁膜２１０が所定の膜厚になるように開口部１５０，１５２を形成する。開口部１５０，１５２は、例えば、幅１μｍ以下のサイズで形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てゲート絶縁膜２１０上にレジストパターンが形成された基板２００に対し、露出したゲート絶縁膜２１０を異方性エッチング法により除去することで、基板２００の表面に対し、略垂直に開口部１５０，１５２を形成することができる。例えば、一例として、反応性イオンエッチング（ＲＩＥ）法により開口部１５０，１５２を形成すればよい。ここでは、上述したように、ソースとドレインとの両方の領域（Ａｓ及びＡｄ）についてのゲート絶縁膜２１０の膜厚が、チャネル領域（Ａｃｈ）下の膜厚の０．６５倍以下になるように開口部１５０，１５２を形成する。より好ましくは、０．３９倍以下になるように開口部１５０，１５２を形成する。一方、ソースとドレインとの領域（Ａｓ及びＡｄ）についてのゲート絶縁膜２１０の膜厚は、２．５ｎｍ以上にすると好適である。これにより、ゲート電極１０へリーク電流が流れないようにできる。
【００２９】
なお、ここでは、ソースとドレインの両方の位置について、ゲート絶縁膜２１０の膜厚を薄くしている例を示したが、これに限るものではない。ソースとドレインのどちらか一方の位置について、ゲート絶縁膜２１０の膜厚を薄くしてもよい。
【００３０】
図９（ｃ）において、酸化物半導体膜形成工程（Ｓ１１６）として、例えばスパッタ法を用いて、ゲート絶縁膜２１０上に、酸化物半導体膜２２０を例えば１０〜３０ｎｍの膜厚で形成する。ここでは、例えば、３０ｎｍの膜厚で形成する。酸化物半導体膜２２０は、ソースとドレインの位置に形成された開口部１５０，１５２を埋め込むように形成される。その後、酸化物半導体膜２２０について、エッチング法により活性領域を残すようにパターニングすることで所定のサイズの酸化物半導体膜２２０を形成する。酸化物半導体膜２２０の材料として、例えば、ＩｎＧａＺｎＯ膜を用いると好適である。ＩｎＧａＺｎＯ膜の他に、ＩｎＺｎＯ膜、ＺｎＯ膜、ＺｎＡｌＯ膜、ＺｎＣｕＯ膜、ＮｉＯ膜、ＳｎＯ膜、ＣｕＯ膜、ＧａＯ膜、及びＩｎＯ膜等を用いることもできる。酸化物半導体膜２２０は、例えば、ゲート電極１０のゲート長方向の幅よりも大きい幅で形成されると好適である。
【００３１】
図９（ｄ）において、絶縁膜形成工程（Ｓ１１８）として、ＣＶＤ法を用いて、酸化物半導体膜２２０及びゲート絶縁膜２１０上に絶縁膜２３０を例えば１００〜２００ｎｍの膜厚で形成する。ここでは、ゲート絶縁膜２１０上に、例えば、１５０ｎｍの膜厚で形成する。絶縁膜２３０の材料として、例えば、ＳｉＯ２、ＳｉＮ、及び、ＳｉＯＮ等を用いると好適である。形成方法として、プラズマＣＶＤ法や原子層気相成長法を用いると好適である。絶縁膜２３０は、酸化物半導体膜２２０を覆うように形成され、酸化物半導体膜２２０の保護膜となる。
【００３２】
次に、開口部形成工程（Ｓ１２０）として、絶縁膜２３０上から酸化物半導体膜２２０表面まで絶縁膜２３０を貫通するように、開口部２５０，２５２を形成する。ゲート電極１０のゲート長方向の一方の端部と少なくとも一部が重なる位置にソース用の開口部２５０（コンタクトホール）を形成する。同時に、ゲート電極１０のゲート長方向の他方の端部と少なくとも一部が重なる位置にドレイン用の開口部２５２（コンタクトホール）を形成する。開口部２５０，２５２は、例えば、幅１μｍ以下のサイズで形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て絶縁膜２３０上にレジストパターンが形成された基板２００に対し、露出した絶縁膜２３０を異方性エッチング法により除去することで、基板２００の表面に対し、略垂直に開口部２５０，２５２を形成することができる。例えば、一例として、反応性イオンエッチング（ＲＩＥ）法により開口部２５０，２５２を形成すればよい。なお、ソースとドレインの間の酸化物半導体膜２２０の領域幅がチャネル長となる。言い換えれば、開口部２５０，２５２間の長さがチャネル長となる。ここでは、例えば、チャネル長が１μｍ以下になるように形成すると好適である。
【００３３】
図９（ｅ）において、ソース・ドレイン電極形成工程（Ｓ１２２）として、まず、スパッタ法を用いて、開口部２５０，２５２を完全に埋め込むように、絶縁膜２３０上に、電極材料２４０を例えば２００〜４００ｎｍの膜厚で堆積する。ここでは、例えば、３００ｎｍの膜厚で形成する。電極材料２４０として、例えば、Ｍｏ、ＴａＮ、ＴｉＮ、アルミニウム（Ａｌ）、及び、ルテニウム（Ｒｕ）等の金属を用いることができる。或いは、複数の金属材料を堆積させても構わない。堆積後は、パターニング工程として、図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て電極材料２４０上にレジストパターンを形成する。そして、エッチング工程として、露出した電極材料２４０を異方性エッチング法により除去することで、ソース電極１２、及びドレイン電極１４を形成できる。ここでは、ソース電極１２、及びドレイン電極１４について、絶縁膜２３０中の部分を図示しているが、開口部２５０，２５２を埋め込んだ上で、さらに絶縁膜２３０上に図示しない電極部分がそれぞれ形成されてもよい。
【００３４】
以上のように、第１の実施形態によれば、ソース電極１２下とドレイン電極１４下との領域（Ａｓ及びＡｄ）についてのゲート絶縁膜２１０の膜厚を、チャネル領域（Ａｃｈ）下の膜厚よりも薄くすることで、電界強度を高め、接触抵抗を低減できる。その結果、ドレイン電流の低下を抑制できる。また、ソース電極１２下とドレイン電極１４下との領域のゲート絶縁膜２１０の膜厚と、チャネル領域（Ａｃｈ）下の膜厚との比を制御することで、ドレイン電流の減少率を制御できる。
【００３５】
（第２の実施形態）
第１の実施形態では、ソース電極１２下とドレイン電極１４下との領域のゲート絶縁膜２１０の膜厚と、チャネル領域（Ａｃｈ）下の膜厚との比を制御する構成について説明したが、接触抵抗を低減する手法はこれに限るものではない。第２の実施形態では、ゲート絶縁膜の誘電率を制御することで接触抵抗を低減する構成について説明する。以下、特に説明しない点は第１の実施形態と同様である。
【００３６】
図１０は、第２の実施形態における半導体装置の構成を示す断面図である。図１０では、第２の実施形態における半導体装置として、ＩｎＧａＺｎＯ膜（ＩＧＺＯ膜）等の酸化物半導体膜を用いたボトムゲート型のＴＦＴの一例が示されている。図１０において、基板２００上には、ゲート電極１０が形成される。
【００３７】
ゲート電極１０及び基板２００上には、ゲート絶縁膜２１０として、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４の積層膜が配置される。ここでは、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）の誘電率が、ソース電極１２とドレイン電極１４との間の酸化物半導体膜２２０のチャネル領域下の領域（Ａｃｈ）の誘電率よりも高くなるように、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４を形成する。図１０の例では、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）については、第１のゲート絶縁膜２１２のみによってゲート絶縁膜２１０を構成する。そして、チャネル領域下の領域（Ａｃｈ）については、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４の積層膜によってゲート絶縁膜を構成する。但し、これに限るものではなく、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）についても、誘電率がチャネル領域下の領域（Ａｃｈ）の誘電率よりも高くなれば、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４の積層膜によってゲート絶縁膜２１０を構成してもよい。
【００３８】
ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）の第１のゲート絶縁膜２１２、及びその他の領域の第２のゲート絶縁膜２１４上には、酸化物半導体膜２２０が配置される。酸化物半導体膜２２０として、例えば、ＩｎＧａＺｎＯ膜を用いると好適である。ＩｎＧａＺｎＯ膜の他に、ＩｎＺｎＯ膜、ＺｎＯ膜、ＺｎＡｌＯ膜、ＺｎＣｕＯ膜、ＮｉＯ膜、ＳｎＯ膜、ＣｕＯ膜、ＧａＯ膜、及びＩｎＯ膜等を用いることもできる。酸化物半導体膜２２０は、例えば、ゲート電極１０のゲート長方向の幅よりも大きい幅で形成されると好適である。
【００３９】
酸化物半導体膜２２０上には、絶縁膜２３０が配置される。絶縁膜２３０は、酸化物半導体膜２２０を覆うようにゲート絶縁膜２１０上にも形成される。また、絶縁膜２３０中には、ソース電極１２とドレイン電極１４が配置される。ソース電極１２とドレイン電極１４は、離れて配置される。ソース電極１２は、ゲート電極１０のゲート長方向の一方の端部と少なくとも一部が重なる位置で酸化物半導体膜２２０に接続される。ドレイン電極１４は、ゲート電極１０のゲート長方向の他方の端部と少なくとも一部が重なる位置で酸化物半導体膜２２０に接続される。よって、酸化物半導体膜２２０は、ソース電極１２とドレイン電極１４との下部に配置されて、ソース電極１２とドレイン電極１４とを繋ぐ。
【００４０】
第２の実施形態では、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４とを組み合わせて用いることで、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）の誘電率が、ソース電極１２とドレイン電極１４との間の酸化物半導体膜２２０のチャネル領域下の領域（Ａｃｈ）の誘電率よりも高くなるようにゲート絶縁膜２１０を形成する。図７に示した結果から、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）の誘電率は、接触抵抗が無い場合のドレイン電流に対して２０％の減少に留めるために、チャネル領域下の領域（Ａｃｈ）の誘電率の１．５４倍が指標となることがわかる。また、接触抵抗が無い場合のドレイン電流に対して１０％の減少に留めるために２．５６倍が指標となることがわかる。
【００４１】
そこで、第２の実施形態では、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）の誘電率が、チャネル領域（Ａｃｈ）下の誘電率の１．５倍以上になるように形成する。より好ましくは、２．５６倍以上になるように形成する。かかる構成により、ドレイン電流の減少を抑制できる。例えば、かかる誘電率比になるように、以下のように第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４との組を設定する。第１の組み合わせとして、第１のゲート絶縁膜２１２に、窒化シリコン（ＳｉＮ）とアルミナ（Ａｌ２Ｏ３）との少なくとも１つを用いる。第２のゲート絶縁膜２１４に、酸化シリコン（ＳｉＯ２）を用いる。かかる第１の組み合わせにより、誘電率比を１．５倍以上にできる。第２の組み合わせとして、第１のゲート絶縁膜２１２に、Ｔａ２Ｏ５とＴｉＯ２とＹ２Ｏ３との少なくとも１つを用いる。第２のゲート絶縁膜２１４に、ＳｉＮを用いる。かかる第２の組み合わせにより、誘電率比を２倍以上にできる。第３の組み合わせとして、第１のゲート絶縁膜２１２に、Ｔａ２Ｏ５とＴｉＯ２とＹ２Ｏ３との少なくとも１つを用いる。第２のゲート絶縁膜２１４に、ＳｉＯ２を用いる。かかる第３の組み合わせにより、誘電率比を４倍以上にできる。第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４とを積層させる場合の膜厚比は誘電率を考慮して適宜設定すればよい。
【００４２】
第２の実施形態によれば、ソースまたはドレイン電極下部のゲート電界が、チャネル下部と比較してより強くなることにより、酸化物半導体膜２２０とソース電極１２またはドレイン電極１４間の接触抵抗を低下させることができる。なお、第１のゲート絶縁膜２１２があるのは、ソース電極１２下部のみ、ドレイン電極１４下部のみ、並びにソース及びドレイン電極両方の下部のいずれであるかを問わない。ドレイン電流を下げる要因となる接触抵抗は、酸化物半導体膜２２０とソース電極１２間の寄与が最も大きい。よって、少なくともソース電極下部は、誘電率の高い第１のゲート絶縁膜２１２にすることがより望ましい。また、酸化物半導体膜２２０とドレイン電極１４間の接触抵抗も小さくはないので、ドレイン電極下部も第１のゲート絶縁膜２１２にすればドレイン電流を低下させないことに関してはより効果的である。また、第１のゲート絶縁膜２１２が、ソースまたはドレイン電極下部以外には存在していなくてもよい。この場合、トランジスタにおいて高誘電率の絶縁膜が占める割合が小さくなるので、配線容量を下げる効果もある。
【００４３】
また、ＩｎＧａＺｎＯ等の酸化物半導体膜２２０を用いたＴＦＴは電子蓄積型のトランジスタであるため、各電極への印加電圧は例えばソース０Ｖ、ドレイン１０Ｖ、ゲート１０Ｖのようになる。このように、ソースとゲート電極間の電界が一番強くなる。このとき、ソース電極下部に第１のゲート絶縁膜２１２を有する構造であれば、ソース及びゲート電極間のゲート絶縁膜２１０は、第１の実施形態のように、ほかの部分と比較して薄くなっていないため、第１の実施形態と比較してソースの耐圧性がより改善される。
【００４４】
また、一般にＳｉＯ２を用いてゲート絶縁膜２１０を形成するとトランジスタのノイズ特性が良くなるため、第１のゲート絶縁膜２１２にＳｉＯ２よりも高誘電率の絶縁膜、第２のゲート絶縁膜２１４にＳｉＯ２を用いると、トランジスタのノイズ特性を損ねることなく、接触抵抗を低下させることができる。
【００４５】
図１１は、第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図１１において、第２の実施形態における半導体装置の製造方法は、ゲート電極形成工程（Ｓ１０２）と、ゲート絶縁膜（１）形成工程（Ｓ１０６）と、開口部形成工程（Ｓ１１０）と、ゲート絶縁膜（２）形成工程（Ｓ１１２）と、平坦化工程（Ｓ１１４）と、酸化物半導体膜形成工程（Ｓ１１６）と、絶縁膜形成工程（Ｓ１１８）と、開口部形成工程（Ｓ１２０）と、ソース・ドレイン電極形成工程（Ｓ１２２）と、いう一連の工程を実施する。
【００４６】
図１２に、第２の実施形態における半導体装置の製造方法の工程断面図が示されている。図１２では、図１１のゲート電極形成工程（Ｓ１０２）からソース・ドレイン電極形成工程（Ｓ１２２）までを示している。
【００４７】
図１２（ａ）において、ゲート電極形成工程（Ｓ１０２）として、基板２００上にゲート電極１０を形成する。ゲート電極形成工程（Ｓ１０２）の内容は第１の実施形態と同様である。
【００４８】
図１２（ｂ）において、ゲート絶縁膜（１）形成工程（Ｓ１０６）として、化学気相成長（ＣＶＤ）法を用いて、ゲート電極１０上に第１のゲート絶縁膜２１２を例えば１０〜５０ｎｍの膜厚で形成する。ここでは、例えば、３０ｎｍの膜厚で形成する。第１のゲート絶縁膜２１２の材料として、例えば、ＳｉＮとＡｌ２Ｏ３との少なくとも１つを用いる。或いは、Ｔａ２Ｏ５とＴｉＯ２とＹ２Ｏ３との少なくとも１つを用いる。形成方法として、プラズマＣＶＤ法や原子層気相成長法を用いると好適である。
【００４９】
次に、開口部形成工程（Ｓ１１０）として、ソースとドレインの下部以外の領域について、第１のゲート絶縁膜２１２をエッチングして、開口部を形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て第１のゲート絶縁膜２１２上にレジストパターンが形成された基板２００に対し、露出した第１のゲート絶縁膜２１２を異方性エッチング法により除去することで、基板２００の表面に対し、略垂直に開口部を形成することができる。例えば、一例として、反応性イオンエッチング（ＲＩＥ）法により開口部を形成すればよい。上述したように、ソースとドレインの下部以外の領域について、第１のゲート絶縁膜２１２を残しても良いし、すべて除去しても構わない。
【００５０】
図１２（ｃ）において、ゲート絶縁膜（２）形成工程（Ｓ１１２）として、ＣＶＤ法を用いて、第１のゲート絶縁膜２１２上に第２のゲート絶縁膜２１４を例えば１０〜５０ｎｍの膜厚で形成する。ここでは、例えば、３０ｎｍの膜厚で形成する。開口部形成工程（Ｓ１１０）においてソースとドレインの下部以外の領域について、第１のゲート絶縁膜２１２をすべて除去した場合には、第１のゲート絶縁膜２１２、露出した酸化物半導体膜２２０、及び基板２００上に第２のゲート絶縁膜２１４を例えば１０〜５０ｎｍの膜厚で形成すればよい。第１のゲート絶縁膜２１２の材料として、例えば、ＳｉＮとＡｌ２Ｏ３との少なくとも１つを用いた場合、第２のゲート絶縁膜２１４に、ＳｉＯ２を用いる。第１のゲート絶縁膜２１２に、Ｔａ２Ｏ５とＴｉＯ２とＹ２Ｏ３との少なくとも１つを用いた場合、第２のゲート絶縁膜２１４に、ＳｉＮ或いはＳｉＯ２を用いる。形成方法として、プラズマＣＶＤ法や原子層気相成長法を用いると好適である。
【００５１】
図１２（ｄ）において、平坦化工程（Ｓ１１４）として、化学機械研磨（ＣＭＰ）法を用いて、開口部からはみ出した余分な第２のゲート絶縁膜２１４を第１のゲート絶縁膜２１２表面が露出するまで研磨除去して、平坦化する。かかる工程により、ソースとドレインの下部の領域について、誘電率の低い第２のゲート絶縁膜２１４を除去できる。
【００５２】
図１２（ｅ）において、酸化物半導体膜形成工程（Ｓ１１６）として、スパッタ法を用いて、第１のゲート絶縁膜２１２上、及び第２のゲート絶縁膜２１４上に、酸化物半導体膜２２０を例えば１０〜３０ｎｍの膜厚で形成する。ここでは、例えば、３０ｎｍの膜厚で形成する。その後、酸化物半導体膜２２０について、エッチング法により活性領域を残すようにパターニングすることで所定のサイズの酸化物半導体膜２２０を形成する。酸化物半導体膜２２０は、ゲート電極１０のゲート長方向に関しゲート電極１０よりも広い幅で形成すると良い。その他の内容は第１の実施形態と同様である。
【００５３】
図１２（ｆ）において、絶縁膜形成工程（Ｓ１１８）として、ＣＶＤ法を用いて、酸化物半導体膜２２０及び第２のゲート絶縁膜２１４上に絶縁膜２３０を例えば１００〜２００ｎｍの膜厚で形成する。その他の内容は第１の実施形態と同様である。
【００５４】
次に、開口部形成工程（Ｓ１２０）として、絶縁膜２３０上から酸化物半導体膜２２０表面まで絶縁膜２３０を貫通するように、開口部を形成する。開口部形成工程（Ｓ１２０）の内容は第１の実施形態と同様である。
【００５５】
その後、ソース・ドレイン電極形成工程（Ｓ１２２）として、ソース・ドレイン用の開口部を完全に埋め込むように、ソース電極１２、及びドレイン電極１４を形成する。ソース・ドレイン電極形成工程（Ｓ１２２）の内容は第１の実施形態と同様である。
【００５６】
（第３の実施形態）
第３の実施形態では、第１の実施形態のようにソース・ドレイン下部のゲート絶縁膜をチャネル領域よりも膜厚を薄くすると共に、さらに、ソース・ドレイン下部のゲート絶縁膜の誘電率をチャネル領域の誘電率よりも高める構成について説明する。以下、特に、説明しない点は第１の実施形態或いは第２の実施形態と同様である。
【００５７】
図１３は、第３の実施形態における半導体装置の構成を示す断面図である。図１３では、第３の実施形態における半導体装置として、ＩｎＧａＺｎＯ膜（ＩＧＺＯ膜）等の酸化物半導体膜を用いたボトムゲート型のＴＦＴの一例が示されている。図１３において、基板２００上には、ゲート電極１０が形成される。
【００５８】
ゲート電極１０及び基板２００上には、ゲート絶縁膜２１０として、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４の積層膜が配置される。第３の実施形態では、第２の実施形態とは逆に、下層側に誘電率が低い第２のゲート絶縁膜２１４が、上層側に誘電率が高い第１のゲート絶縁膜２１２が配置されるように積層される。ここでは、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）の誘電率が、ソース電極１２とドレイン電極１４との間の酸化物半導体膜２２０のチャネル領域下の領域（Ａｃｈ）の誘電率よりも高くなるように、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４を形成する。図１３の例では、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）については、下層側の第２のゲート絶縁膜２１４の膜厚がチャネル領域下の領域（Ａｃｈ）における第２のゲート絶縁膜２１４の膜厚よりも薄くなるように形成する。かかる構成により、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）に形成されるゲート絶縁膜２１０については、チャネル領域下の領域（Ａｃｈ）よりも第１のゲート絶縁膜２１２が占める量が大きくなる。よって、ソース・ドレイン下部のゲート絶縁膜２１０の誘電率をチャネル領域下部の誘電率よりも高めることができる。
【００５９】
第１のゲート絶縁膜２１２上には、酸化物半導体膜２２０が配置される。酸化物半導体膜２２０として、例えば、ＩｎＧａＺｎＯ膜を用いると好適である。ＩｎＧａＺｎＯ膜の他に、ＩｎＺｎＯ膜、ＺｎＯ膜、ＺｎＡｌＯ膜、ＺｎＣｕＯ膜、ＮｉＯ膜、ＳｎＯ膜、ＣｕＯ膜、ＧａＯ膜、及びＩｎＯ膜等を用いることもできる。酸化物半導体膜２２０は、例えば、ゲート電極１０のゲート長方向の幅よりも大きい幅で形成されると好適である。
【００６０】
酸化物半導体膜２２０上には、絶縁膜２３０が配置される。絶縁膜２３０は、酸化物半導体膜２２０を覆うようにゲート絶縁膜２１０上にも形成される。また、絶縁膜２３０中には、ソース電極１２とドレイン電極１４が配置される。ソース電極１２とドレイン電極１４は、離れて配置される。ソース電極１２は、ゲート電極１０のゲート長方向の一方の端部と少なくとも一部が重なる位置で酸化物半導体膜２２０に接続される。ドレイン電極１４は、ゲート電極１０のゲート長方向の他方の端部と少なくとも一部が重なる位置で酸化物半導体膜２２０に接続される。よって、酸化物半導体膜２２０は、ソース電極１２とドレイン電極１４との下部に配置されて、ソース電極１２とドレイン電極１４とを繋ぐ。
【００６１】
また、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４との組は、第２の実施形態と同様である。
【００６２】
第３の実施形態によれば、ゲート絶縁膜２１０の膜厚制御および誘電率の制御により、ソースまたはドレイン電極下部のゲート電界が、チャネル下部と比較してより強くできる。よって、酸化物半導体膜２２０とソース電極１２またはドレイン電極１４間の接触抵抗を低下させることができる。その他、第１と第２の実施形態の他の効果を発揮できる。
【００６３】
図１４は、第３の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図１４において、第３の実施形態における半導体装置の製造方法は、ゲート電極形成工程（Ｓ１０２）と、ゲート絶縁膜（１）形成工程（Ｓ１０７）と、開口部形成工程（Ｓ１０８）と、ゲート絶縁膜（２）形成工程（Ｓ１１３）と、酸化物半導体膜形成工程（Ｓ１１６）と、絶縁膜形成工程（Ｓ１１８）と、開口部形成工程（Ｓ１２０）と、ソース・ドレイン電極形成工程（Ｓ１２２）と、いう一連の工程を実施する。
【００６４】
図１５に、第３の実施形態における半導体装置の製造方法の工程断面図が示されている。図１５では、図１４のゲート電極形成工程（Ｓ１０２）からソース・ドレイン電極形成工程（Ｓ１２２）までを示している。
【００６５】
図１５（ａ）において、ゲート電極形成工程（Ｓ１０２）として、基板２００上にゲート電極１０を形成する。ゲート電極形成工程（Ｓ１０２）の内容は第１の実施形態と同様である。
【００６６】
図１５（ｂ）において、ゲート絶縁膜（１）形成工程（Ｓ１０７）として、化学気相成長（ＣＶＤ）法を用いて、ゲート電極１０上に第２のゲート絶縁膜２１４を例えば１０〜３０ｎｍの膜厚で形成する。ここでは、例えば、２０ｎｍの膜厚で形成する。第２のゲート絶縁膜２１４の材料及び形成方法は、第２の実施形態と同様である。
【００６７】
次に、開口部形成工程（Ｓ１０８）として、ソースとドレインの下部にあたる第２のゲート絶縁膜２１４を、酸化物半導体膜２２０のチャネル領域にあたる第２のゲート絶縁膜２１４よりも薄くする。具体的には、第２のゲート絶縁膜２１４上からソースとドレインの位置について、第２のゲート絶縁膜２１４が所定の膜厚になるように開口部１５０，１５２を形成する。開口部１５０，１５２は、例えば、幅１μｍ以下のサイズで形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て第２のゲート絶縁膜２１４上にレジストパターンが形成された基板２００に対し、露出した第２のゲート絶縁膜２１４を異方性エッチング法により除去することで、基板２００の表面に対し、略垂直に開口部１５０，１５２を形成することができる。例えば、一例として、反応性イオンエッチング（ＲＩＥ）法により開口部１５０，１５２を形成すればよい。
【００６８】
なお、ここでは、ソースとドレインの両方の位置について、第２のゲート絶縁膜２１４の膜厚を薄くしている例を示したが、これに限るものではない。ソースとドレインのどちらか一方の位置について、第２のゲート絶縁膜２１４の膜厚を薄くしてもよい。
【００６９】
図１５（ｃ）において、ゲート絶縁膜（２）形成工程（Ｓ１１３）として、ＣＶＤ法を用いて、第２のゲート絶縁膜２１４上に第１のゲート絶縁膜２１２を例えば１０〜３０ｎｍの膜厚で形成する。ここでは、例えば、２０ｎｍの膜厚で形成する。開口部形成工程（Ｓ１０８）においてソースとドレインの下部の領域について、第２のゲート絶縁膜２１４をすべて除去した場合には、第２のゲート絶縁膜２１４、露出した酸化物半導体膜２２０、及び基板２００上に第１のゲート絶縁膜２１２を例えば１０〜３０ｎｍの膜厚で形成すればよい。第１のゲート絶縁膜２１２の材料及び形成方法は、第２の実施形態と同様である。
【００７０】
図１５（ｄ）において、酸化物半導体膜形成工程（Ｓ１１６）として、スパッタ法を用いて、第１のゲート絶縁膜２１２上に、酸化物半導体膜２２０を例えば１０〜３０ｎｍの膜厚で形成する。ここでは、例えば、３０ｎｍの膜厚で形成する。酸化物半導体膜２２０は、ソースとドレインの位置に形成された開口部１５０，１５２を埋め込むように形成される。その後、酸化物半導体膜２２０について、エッチング法により活性領域を残すようにパターニングすることで所定のサイズの酸化物半導体膜２２０を形成する。酸化物半導体膜２２０は、例えば、ゲート電極１０のゲート長方向の幅よりも大きい幅で形成すると良い。その他の内容は第１の実施形態と同様である。
【００７１】
図１５（ｅ）において、絶縁膜形成工程（Ｓ１１８）として、ＣＶＤ法を用いて、酸化物半導体膜２２０及び第１のゲート絶縁膜２１２上に絶縁膜２３０を例えば１００〜２００ｎｍの膜厚で形成する。その他の内容は第１の実施形態と同様である。
【００７２】
次に、開口部形成工程（Ｓ１２０）とソース・ドレイン電極形成工程（Ｓ１２２）の各工程を実施する。開口部形成工程（Ｓ１２０）とソース・ドレイン電極形成工程（Ｓ１２２）の各工程の内容は、第１の実施形態と同様である。
【００７３】
（第４の実施形態）
第４の実施形態では、ゲート電極１０の材料に銅（Ｃｕ）を用いて埋め込み構造によりゲート電極１０を形成する構成について説明する。以下、特に説明しない点は第１の実施形態と同様である。
【００７４】
図１６は、第４の実施形態における半導体装置の基本構成を示す断面図である。図１６では、半導体装置として、ＩｎＧａＺｎＯ膜（ＩＧＺＯ膜）等の酸化物半導体膜を用いたボトムゲート型のＴＦＴの一例が示されている。図１６において、基板２００上には、絶縁膜２０１が形成される。そして、ゲート電極１０としてのＣｕが、絶縁膜２０１上面と同じ高さ位置にＣｕの表面（上面）が形成されるように埋め込まれている。また、図示していないが、例えば、多層配線層の所定の配線と同層或いは層間にゲート電極１０が形成されても構わない。
【００７５】
また、ゲート電極１０の材料として用いられたＣｕの周囲への拡散を防止するため、Ｃｕ膜２０２の側面及び底面を取り囲むようにバリアメタル膜２０４が配置される。バリアメタル膜２０４の材料として、チタン（Ｔｉ）、Ｔａ、ＴａＮ、タングステン（Ｗ）、ＴｉＮ、窒化タングステン（ＷＮ）もしくはＴａとＴａＮ等これらを組み合わせた積層膜を用いることができる。
【００７６】
さらに、Ｃｕ膜２０２上面を覆うように導電性のバリアメタル膜２０６（キャップ膜）が例えば５〜１０ｎｍの膜厚で配置される。バリアメタル膜２０６は、Ｃｕの埋め込み構造よりも幅広く形成される。バリアメタル膜２０６の材料として、Ｔｉ、Ｔａ、ＴａＮ、Ｗ、ＴｉＮ、ＷＮもしくはＴａとＴａＮ等これらを組み合わせた積層膜を用いることができる。
【００７７】
バリアメタル膜２０６上にゲート絶縁膜２１０が配置される。ゲート絶縁膜２１０は、バリアメタル膜２０６及び絶縁膜２１０上に形成される。ゲート絶縁膜２１０上には、酸化物半導体膜２２０が配置される。酸化物半導体膜２２０として、例えば、ＩｎＧａＺｎＯ膜を用いると好適である。ＩｎＧａＺｎＯ膜の他に、ＩｎＺｎＯ膜、ＺｎＯ膜、ＺｎＡｌＯ膜、ＺｎＣｕＯ膜、ＮｉＯ膜、ＳｎＯ膜、ＣｕＯ膜、ＧａＯ膜、及びＩｎＯ膜等を用いることもできる。酸化物半導体膜２２０は、例えば、ゲート電極１０の一部を構成することになるバリアメタル膜２０６のゲート長方向の幅よりも大きい幅で形成されると好適である。
【００７８】
酸化物半導体膜２２０上には、絶縁膜２３０が配置される。絶縁膜２３０は、酸化物半導体膜２２０を覆うようにゲート絶縁膜２１０上にも形成される。また、絶縁膜２３０中には、ソース電極１２とドレイン電極１４が配置される。ソース電極１２とドレイン電極１４は、離れて配置される。ソース電極１２は、ゲート電極１０の一部を構成することになるバリアメタル膜２０６のゲート長方向の一方の端部と少なくとも一部が重なる位置で酸化物半導体膜２２０に接続される。ドレイン電極１４は、ゲート電極１０の一部を構成することになるバリアメタル膜２０６のゲート長方向の他方の端部と少なくとも一部が重なる位置で酸化物半導体膜２２０に接続される。よって、酸化物半導体膜２２０は、ソース電極１２とドレイン電極１４との下部に配置されて、ソース電極１２とドレイン電極１４とを繋ぐ。ここでは、これらソース電極１２とドレイン電極１４の材料にも、Ｃｕが用いられる。Ｃｕを用いる場合、周囲へのＣｕの拡散を防止するため、ソース電極１２とドレイン電極１４をそれぞれ構成するＣｕ膜２４４の側面及び底面を取り囲むようにバリアメタル膜２４２が配置される。バリアメタル膜２４２の材料として、チタン（Ｔｉ）、Ｔａ、ＴａＮ、タングステン（Ｗ）、ＴｉＮ、窒化タングステン（ＷＮ）もしくはＴａとＴａＮ等これらを組み合わせた積層膜を用いることができる。
【００７９】
図１６において、バリアメタル膜２０６を配置しない場合、Ｃｕの拡散を防止するために、ゲート絶縁膜２１０として、Ｃｕの拡散を防止可能な材料に限定される。例えば、ＳｉＮ等を用いることになる。さらに、ゲート絶縁膜２１０の膜厚は、Ｃｕの拡散を防止可能な膜厚以上に制限される。そのため、上述した第１の実施形態のようなゲート絶縁膜２１０の薄膜化が困難となり、接触抵抗を低減することが困難である。これに対して、第４の実施形態では、図１６に示すように、ゲート電極１０となるＣｕ膜２０２の上面をＣｕ膜２０２よりも線幅が広いバリアメタル膜２０６で覆う。これにより、Ｃｕの上方への拡散を防止できる。その結果、ゲート絶縁膜２１０の材料の制限を無くすことができる。さらに、Ｃｕ拡散防止に対するゲート絶縁膜２１０の膜厚の制限を無くすことができるので、バリアメタル膜２０６を配置しない場合に比べて、ゲート絶縁膜２１０の膜厚を薄くできる。その結果、ソース電極１２及びドレイン電極１４と酸化物半導体膜２２０との接触抵抗を低減できる。さらに、バリアメタル膜２０６はＣｕ膜２０２と導通し、一体となってゲート電極１０を構成するので、Ｃｕ膜２０２の幅寸法に関わらず、バリアメタル膜２０６の幅によってゲート長およびゲート幅（図面奥方向のサイズ）を広くできる（制御できる）。そのため、Ｃｕ膜２０２のサイズが小さくても構わない。
【００８０】
図１７に、第４の実施形態における半導体装置の製造方法の一部の工程断面図が示されている。
【００８１】
図１７（ａ）において、絶縁膜形成工程として、例えば、ＣＶＤ法を用いて、基板上に絶縁膜２０１を形成する。絶縁膜２０１として、例えば、ＳｉＯ２を用いる。
【００８２】
次に、ゲート電極形成工程として、ダマシンプロセスによりゲート電極１０となるＣｕ配線を形成する。すなわち、まず、リソグラフィ及びエッチングプロセスにより絶縁膜２０１に開口部（溝）を形成する。次に、例えば、スパッタ法を用いて、絶縁膜２０１上、開口部の側壁および底面にＣｕ拡散防止用のバリアメタル膜２０４を例えば５〜１０ｎｍの膜厚で堆積させる。バリアメタル膜２０４としては、上述したように、Ｔｉ、Ｔａ、ＴａＮ、Ｗ、ＴｉＮ、ＷＮもしくはＴａとＴａＮ等これらを組み合わせた積層膜を用いることができる。ここでは、例えば、ＴａＮを用いる。そして、例えば、スパッタ法を用いて、バリアメタル膜２０４上に、シード膜となるＣｕ薄膜を形成した後に、電解めっき法により、開口部を埋め込むように、数１００ｎｍ程度の膜厚で、Ｃｕ膜２０２を形成する。そして、ＣＭＰ法を用いて、開口部からはみ出た余分なＣｕ膜２０２およびバリアメタル膜２０４を研磨除去する。これにより、絶縁膜２０１中にＣｕの埋め込み構造を形成できる。
【００８３】
図１７（ｂ）において、バリアメタル膜形成工程として、Ｃｕの埋め込み構造上および絶縁膜２０１上にバリアメタル膜２０６を例えば５〜１０ｎｍの膜厚で形成する。そして、Ｃｕの埋め込み構造よりも幅寸法が大きいサイズでＣｕ膜２０２上を完全に覆うように、エッチング法によりパターニングすることで所定のサイズのバリアメタル膜２０６を形成する。
【００８４】
図１７（ｃ）において、ゲート絶縁膜形成工程として、ＣＶＤ法を用いて、バリアメタル膜２０６及び絶縁膜２０１上にゲート絶縁膜２１０を例えば１０〜５０ｎｍの膜厚で形成する。ここでは、例えば、３０ｎｍの膜厚で形成する。ゲート絶縁膜２１０の材料及び形成方法は、第１の実施形態と同様である。
【００８５】
図１７（ｄ）において、酸化物半導体膜形成工程として、スパッタ法を用いて、ゲート絶縁膜２１０上に、酸化物半導体膜２２０を例えば１０〜３０ｎｍの膜厚で形成する。ここでは、例えば、３０ｎｍの膜厚で形成する。その後、酸化物半導体膜２２０について、エッチング法により活性領域を残すようにパターニングすることで所定のサイズの酸化物半導体膜２２０を形成する。酸化物半導体膜２２０の幅は、バリアメタル膜２０６よりも広い幅で形成すると良い。その他の内容は第１の実施形態と同様である。
【００８６】
図１８に、第４の実施形態における半導体装置の製造方法の他の一部の工程断面図が示されている。
【００８７】
図１８（ａ）において、絶縁膜形成工程として、ＣＶＤ法を用いて、酸化物半導体膜２２０及びゲート絶縁膜２１０上に絶縁膜２３０を例えば１００〜２００ｎｍの膜厚で形成する。ここでは、ゲート絶縁膜２１０上に、例えば、１５０ｎｍの膜厚で形成する。絶縁膜２３０の材料は、第１の実施形態と同様である。絶縁膜２３０は、酸化物半導体膜２２０を覆うように形成され、酸化物半導体膜２２０の保護膜となる。
【００８８】
図１８（ｂ）において、開口部形成工程として、絶縁膜２３０上から酸化物半導体膜２２０表面まで絶縁膜２３０を貫通するように、開口部を形成する。ゲート電極１０の一部を構成するバリアメタル膜２０６のゲート長方向の一方の端部と少なくとも一部が重なる位置にソース用の開口部２５０（コンタクトホール）を形成する。同時に、ゲート電極１０の一部を構成するバリアメタル膜２０６のゲート長方向の他方の端部と少なくとも一部が重なる位置にドレイン用の開口部２５２（コンタクトホール）を形成する。その他の内容は第１の実施形態と同様である。
【００８９】
その後、ソース・ドレイン電極形成工程として、まず、スパッタ法を用いて、絶縁膜２３０上、開口部２５０，２５２の側壁および底面にＣｕ拡散防止用のバリアメタル膜２４２を例えば５〜１０ｎｍの膜厚で堆積させる。バリアメタル膜２４２としては、上述したように、Ｔｉ、Ｔａ、ＴａＮ、Ｗ、ＴｉＮ、ＷＮもしくはＴａとＴａＮ等これらを組み合わせた積層膜を用いることができる。ここでは、例えば、ＴａＮを用いる。そして、例えば、スパッタ法を用いて、バリアメタル膜２４２上に、シード膜となるＣｕ薄膜を形成した後に、電解めっき法により、開口部を埋め込むように、数１００ｎｍ程度の膜厚で、Ｃｕ膜２４４を形成する。そして、ＣＭＰ法を用いて、開口部からはみ出た余分なＣｕ膜２４４およびバリアメタル膜２４２を研磨除去する。これにより、図１６に示したように、絶縁膜２３０中に埋め込まれたＣｕのソース電極１２とドレイン電極１４を形成できる。
【００９０】
このように、バリアメタル膜２０６でＣｕ膜２０２上を覆うことによって、Ｃｕ拡散防止のためのゲート絶縁膜２１０の材料および膜厚の制限が無くなったことにより、ゲート電極材料にＣｕを用いる場合にも、第１〜第３の実施形態を適用可能にできる。
【００９１】
図１９は、第４の実施形態における半導体装置の構成の一例を示す断面図である。図１９では、図１６に示した第４の実施形態の基本構造と図１に示した第１の実施形態とを組み合わせた構成例を示している。具体的には、以下のように構成される。
【００９２】
図１９において、基板２００上には、絶縁膜２０１が形成される。そして、ゲート電極１０として、Ｃｕ膜２０２がバリアメタル膜２０４を介して絶縁膜２０１に埋め込まれ、さらに、Ｃｕ膜２０２上面を覆うようにバリアメタル膜２０６が配置される。ゲート電極１０の構成内容は図１６と同様である。
【００９３】
バリアメタル膜２０６上にゲート絶縁膜２１０が配置される。ゲート絶縁膜２１０は、バリアメタル膜２０６及び絶縁膜２０１上に形成される。ゲート絶縁膜２１０上には、酸化物半導体膜２２０が配置される。酸化物半導体膜２２０上には、絶縁膜２３０が配置される。絶縁膜２３０は、酸化物半導体膜２２０を覆うようにゲート絶縁膜２１０上にも形成される。また、絶縁膜２３０中には、ソース電極１２とドレイン電極１４が配置される。ソース電極１２とドレイン電極１４は、離れて配置される。酸化物半導体膜２２０、絶縁膜２３０、及びソース電極１２とドレイン電極１４との構成内容は図１６と同様である。
【００９４】
ここで、図１９の例では、酸化物半導体膜２２０下に形成されるゲート絶縁膜２１０について、ソース電極１２の下部領域（Ａｓ）側の膜厚とドレイン電極１４の下部領域（Ａｄ）側の膜厚が、ソース電極１２とドレイン電極１４との間の酸化物半導体膜２２０のチャネル領域（Ａｃｈ）下の膜厚よりも薄くなるように形成される。図１９の例では、ソース電極１２下とドレイン電極１４下との両方の領域（Ａｓ及びＡｄ）について、ゲート絶縁膜２１０の膜厚を薄くしているが、これに限るものではない。ソース電極１２とドレイン電極１４との少なくとも１つの下部側の膜厚（Ａｓ或いは／及びＡｄ）が、チャネル領域（Ａｃｈ）下の膜厚よりも薄くなるように形成される場合であっても良い。言い換えれば、ゲート絶縁膜２１０を薄くする部分は、ソース電極下部のみ、ドレイン電極下部のみ、またはその両方の、いずれであるかは問わない。かかる構成により、ソースまたはドレイン電極下部の酸化物半導体膜２２０にかかる電界が強くなり、ソースまたはドレイン電極下部にキャリアが集中して接触抵抗を低減させることができる。その結果、ドレイン電流の低下を抑制できる。さらに、バリアメタル膜２０６はＣｕ膜２０２と導通し、一体となってゲート電極１０を構成するので、Ｃｕ膜２０２の幅寸法に関わらず、バリアメタル膜２０６の幅によってゲート長およびゲート幅（図面奥方向のサイズ）を広くできる（制御できる）。その他の効果は、第１の実施形態と同様である。
【００９５】
図１９に示す半導体装置の製造方法については、絶縁膜２０１を形成する工程からバリアメタル膜２０６を形成する工程までの各工程は、図１７で説明した内容と同様である。そして、ゲート絶縁膜２１０を形成する工程から絶縁膜２３０に開口部を形成する工程までの各工程は、第１の実施形態と同様である。そして、ソース・ドレイン電極形成工程の内容は、上述した通りである。
【００９６】
図２０は、第４の実施形態における半導体装置の構成の他の一例を示す断面図である。図２０では、図１６に示した第４の実施形態の基本構成と図１０に示した第２の実施形態とを組み合わせた構成例を示している。具体的には、以下のように構成される。
【００９７】
図２０において、基板２００上には、絶縁膜２０１が形成される。そして、ゲート電極１０として、Ｃｕ膜２０２がバリアメタル膜２０４を介して絶縁膜２０１に埋め込まれ、さらに、Ｃｕ膜２０２上面を覆うようにバリアメタル膜２０６が配置される。ゲート電極１０の構成内容は図１６と同様である。
【００９８】
バリアメタル膜２０６及び絶縁膜２０１上には、ゲート絶縁膜２１０として、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４の積層膜が配置される。ここでは、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）の誘電率が、ソース電極１２とドレイン電極１４との間の酸化物半導体膜２２０のチャネル領域下の領域（Ａｃｈ）の誘電率よりも高くなるように、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４を形成する。図２０の例では、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）については、第１のゲート絶縁膜２１２のみによってゲート絶縁膜２１０を構成する。そして、チャネル領域下の領域（Ａｃｈ）については、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４の積層膜によってゲート絶縁膜を構成する。但し、これに限るものではなく、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）についても、誘電率がチャネル領域下の領域（Ａｃｈ）の誘電率よりも高くなれば、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４の積層膜によってゲート絶縁膜２１０を構成してもよい。
【００９９】
ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）の第１のゲート絶縁膜２１２、及びその他の領域の第２のゲート絶縁膜２１４上には、酸化物半導体膜２２０が配置される。酸化物半導体膜２２０上には、絶縁膜２３０が配置される。絶縁膜２３０は、酸化物半導体膜２２０を覆うようにゲート絶縁膜２１０上にも形成される。また、絶縁膜２３０中には、ソース電極１２とドレイン電極１４が配置される。ソース電極１２とドレイン電極１４は、離れて配置される。酸化物半導体膜２２０、絶縁膜２３０、及びソース電極１２とドレイン電極１４の構成内容は図１６と同様である。
【０１００】
ここで、図２０の例では、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４とを組み合わせて用いることで、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）の誘電率が、ソース電極１２とドレイン電極１４との間の酸化物半導体膜２２０のチャネル領域下の領域（Ａｃｈ）の誘電率よりも高くなるようにゲート絶縁膜２１０を形成する。第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４の組み合わせ内容等は、第２の実施形態と同様である。
【０１０１】
図２０の例によれば、ソースまたはドレイン電極下部のゲート電界が、チャネル下部と比較してより強くなることにより、酸化物半導体膜２２０とソース電極１２またはドレイン電極１４間の接触抵抗を低下させることができる。なお、第１のゲート絶縁膜２１２があるのは、ソース電極１２下部のみ、ドレイン電極１４下部のみ、並びにソース及びドレイン電極両方の下部のいずれであるかを問わない点は第２の実施形態と同様である。さらに、バリアメタル膜２０６はＣｕ膜２０２と導通し、一体となってゲート電極１０を構成するので、Ｃｕ膜２０２の幅寸法に関わらず、バリアメタル膜２０６の幅によってゲート長およびゲート幅（図面奥方向のサイズ）を広くできる（制御できる）。その他の効果は、第２の実施形態と同様である。
【０１０２】
図２０に示す半導体装置の製造方法については、絶縁膜２０１を形成する工程からバリアメタル膜２０６を形成する工程までの各工程は、図１７で説明した内容と同様である。そして、第１のゲート絶縁膜２１２を形成する工程から絶縁膜２３０に開口部を形成する工程までの各工程は、第２の実施形態と同様である。そして、ソース・ドレイン電極形成工程の内容は、上述した通りである。
【０１０３】
図２１は、第４の実施形態における半導体装置の構成の他の一例を示す断面図である。図２１では、図１６に示した第４の実施形態の基本構成と図１３に示した第３の実施形態とを組み合わせた構成例を示している。具体的には、以下のように構成される。
【０１０４】
図２１において、基板２００上には、絶縁膜２０１が形成される。そして、ゲート電極１０として、Ｃｕ膜２０２がバリアメタル膜２０４を介して絶縁膜２０１に埋め込まれ、さらに、Ｃｕ膜２０２上面を覆うようにバリアメタル膜２０６が配置される。ゲート電極１０の構成内容は図１６と同様である。
【０１０５】
バリアメタル膜２０６及び絶縁膜２０１上には、ゲート絶縁膜２１０として、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４の積層膜が配置される。図２１の例では、第３の実施形態と同様、第２の実施形態とは逆に、下層側に誘電率が低い第２のゲート絶縁膜２１４が、上層側に誘電率が高い第１のゲート絶縁膜２１２が積層される。ここでは、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）の誘電率が、ソース電極１２とドレイン電極１４との間の酸化物半導体膜２２０のチャネル領域下の領域（Ａｃｈ）の誘電率よりも高くなるように、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４を形成する。図２１の例では、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）については、下層側の第２のゲート絶縁膜２１４の膜厚がチャネル領域下の領域（Ａｃｈ）における第２のゲート絶縁膜２１４の膜厚よりも薄くなるように形成する。かかる構成により、ソース電極１２とドレイン電極１４の下部側の領域（Ａｓ及びＡｄ）に形成されるゲート絶縁膜２１０については、チャネル領域下の領域（Ａｃｈ）よりも第１のゲート絶縁膜２１２が占める量が大きくなる。よって、ソース・ドレイン下部のゲート絶縁膜２１０の誘電率をチャネル領域下部の誘電率よりも高めることができる。
【０１０６】
第１のゲート絶縁膜２１２上には、酸化物半導体膜２２０が配置される。酸化物半導体膜２２０上には、絶縁膜２３０が配置される。絶縁膜２３０は、酸化物半導体膜２２０を覆うようにゲート絶縁膜２１０上にも形成される。また、絶縁膜２３０中には、ソース電極１２とドレイン電極１４が配置される。ソース電極１２とドレイン電極１４は、離れて配置される。酸化物半導体膜２２０、絶縁膜２３０、及びソース電極１２とドレイン電極１４の構成内容は図１６と同様である。
【０１０７】
また、第１のゲート絶縁膜２１２と第２のゲート絶縁膜２１４との組は、第２の実施形態と同様である。
【０１０８】
図２１の例によれば、ゲート絶縁膜２１０の膜厚制御および誘電率の制御により、ソースまたはドレイン電極下部のゲート電界が、チャネル下部と比較してより強くできる。よって、酸化物半導体膜２２０とソース電極１２またはドレイン電極１４間の接触抵抗を低下させることができる。さらに、バリアメタル膜２０６はＣｕ膜２０２と導通し、一体となってゲート電極１０を構成するので、Ｃｕ膜２０２の幅寸法に関わらず、バリアメタル膜２０６の幅によってゲート長およびゲート幅（図面奥方向のサイズ）を広くできる（制御できる）。その他の効果は、第３の実施形態と同様である。
【０１０９】
図２１に示す半導体装置の製造方法については、絶縁膜２０１を形成する工程からバリアメタル膜２０６を形成する工程までの各工程は、図１７で説明した内容と同様である。そして、第２のゲート絶縁膜２１４を形成する工程から絶縁膜２３０に開口部を形成する工程までの各工程は、第３の実施形態と同様である。そして、ソース・ドレイン電極形成工程の内容は、上述した通りである。
【０１１０】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、図１６、図１９〜図２１の例では、ソース電極１２およびドレイン電極１４について、Ｃｕを材料としたが、これに限るものではない。第１〜第３の実施形態と同様の材料を用いて形成してもよい。
【０１１１】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置および半導体装置の製造方法は、本発明の範囲に包含される。
【０１１２】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【符号の説明】
【０１１３】
１０  ゲート電極、１２  ソース電極、１４  ドレイン電極、２１０  ゲート絶縁膜、２１２  第１のゲート絶縁膜、２１４  第２のゲート絶縁膜、２２０  酸化物半導体膜、２３０  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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