(57)【要約】      （修正有）【課題】半導体集積回路におけるフィルタ回路の周波数特性を、より高精度に補償する。【解決手段】半導体集積回路は、フィルタ回路１と、前記フィルタ回路の特性を規定する第１のパラメータを調整することによって前記フィルタ回路の特性を補償する第１のフィルタ特性補償回路２と、前記第１のパラメータを調整後のフィルタ回路において、前記フィルタ回路の特性を規定する第２のパラメータを調整することによって前記フィルタ回路の特性を補償する第２のフィルタ特性補償回路３と、前記第２のパラメータが所定の許容範囲外である場合、前記第２のパラメータが前記許容範囲内となるように、前記第１のパラメータを再調整するフィルタ特性調整結果補正回路４と、を備える。【選択図】図３０
2015012332.tif 000002
【特許請求の範囲】
【請求項１】
フィルタ回路と、
前記フィルタ回路の特性を規定する第１のパラメータを調整することによって前記フィルタ回路の特性を補償する第１のフィルタ特性補償回路と、
前記第１のパラメータを調整後のフィルタ回路において、前記フィルタ回路の特性を規定する第２のパラメータを調整することによって前記フィルタ回路の特性を補償する第２のフィルタ特性補償回路と、
前記第２のパラメータが所定の許容範囲外である場合、前記第２のパラメータが前記許容範囲内となるように、前記第１のパラメータを再調整するフィルタ特性調整結果補正回路と、
を備えた半導体集積回路。
【請求項２】
前記第１のフィルタ特性補償回路及び前記第２のフィルタ特性補償回路は、前記第１のパラメータ及び前記第２のパラメータを調整する制御回路を共有して含み、
前記制御回路は、前記フィルタ回路に所定の入力信号を入力し、前記フィルタ回路が前記入力信号を処理して出力した出力信号と、前記出力信号の期待値となる所定の基準信号との比較結果に基づいて、前記出力信号が前記基準信号により近づくように、前記フィルタ回路の特性を補償するものであり、
前記制御回路は、前記第１のパラメータを調整する場合には前記比較結果に基づいた調整値を前記第１のパラメータに対するものに変更することで前記第１のフィルタ特性補償回路として機能し、前記第２のパラメータを調整する場合には前記比較結果に基づいた調整値を前記第２のパラメータに対するものに変更することで前記第２のフィルタ特性補償回路として機能する、
請求項１に記載の半導体集積回路。
【請求項３】
前記第１のパラメータは、前記フィルタ回路におけるカットオフ周波数であり、
前記第２のパラメータは、前記フィルタ回路におけるＱ値である、
請求項１に記載の半導体集積回路。
【請求項４】
前記第１のパラメータは、前記フィルタ回路におけるＱ値であり、
前記第２のパラメータは、前記フィルタ回路におけるカットオフ周波数である、
請求項１に記載の半導体集積回路。
【請求項５】
前記第１のフィルタ特性補償回路は、前記フィルタ回路における容量値を調整することで前記カットオフ周波数を調整し、
前記第２のフィルタ特性補償回路は、前記フィルタ回路における抵抗値を調整することで前記Ｑ値を調整する、
請求項３に記載の半導体集積回路。
【請求項６】
前記第２のフィルタ特性補償回路は、前記フィルタ回路に所定のＱ値調整入力信号を入力し、前記フィルタ回路が前記Ｑ値調整入力信号を処理して出力した出力信号と、前記出力信号の期待値となる所定の基準信号との比較結果に基づいて、前記出力信号が前記基準信号により近づくように、前記Ｑ値を調整するものであり、
前記Ｑ値調整入力信号は、前記フィルタ特性調整結果補正回路が前記カットオフ周波数を再調整する周波数範囲において、前記カットオフ周波数の変化に応じた前記出力信号の変化が単調増加性あるいは単調減少性を有する周波数である、
請求項３に記載の半導体集積回路。
【請求項７】
前記Ｑ値調整入力信号は、前記単調増加性を有する周波数であり、
前記フィルタ特性調整結果補正回路は、前記Ｑ値が前記許容範囲の下限値以下である場合は前記カットオフ周波数を減少させ、前記Ｑ値が前記許容範囲の上限値以上である場合は前記カットオフ周波数を増加させる、
請求項６に記載の半導体集積回路。
【請求項８】
前記Ｑ値調整入力信号は、前記単調減少性を有する周波数であり、
前記フィルタ特性調整結果補正回路は、前記Ｑ値が前記許容範囲の下限値以下である場合は前記カットオフ周波数を増加させ、前記Ｑ値が前記許容範囲の上限値以上である場合は前記カットオフ周波数を減少させる、
請求項６に記載の半導体集積回路。
【請求項９】
フィルタ回路の特性を規定する第１のパラメータを調整することによって前記フィルタ回路の特性を補償するステップと、
前記第１のパラメータを調整後のフィルタ回路において、前記フィルタ回路の特性を規定する第２のパラメータを調整することによって前記フィルタ回路の特性を補償するステップと、
前記第２のパラメータが所定の許容範囲外である場合、前記第２のパラメータが前記許容範囲内となるように、前記第１のパラメータを再調整するステップと、
前記第１のパラメータを再調整後のフィルタにおいて、前記第２のパラメータを前記許容範囲内となるように再調整するステップと、
を備えたフィルタ特性補償方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびフィルタ特性補償方法に関するもので、例えばフィルタの周波数特性を補正する技術に関する。
【背景技術】
【０００２】
特許文献１乃至５には、フィルタ回路の特性を補償する技術が開示されている。フィルタ特性の劣化は、半導体製造プロセスのバラツキにより、カットオフ周波数とＱ値がばらつくことにより発生する。
【０００３】
カットオフ周波数のバラツキは、主に抵抗と容量のバラツキが支配的である。Ｑ値のバラツキは、抵抗比、あるいは容量比のバラツキが支配的であり、寄生によりその比がばらつく。また、アクティブフィルタの場合、使用するオペアンプなどの能動回路の特性にも、左右され、プロセスバラツキにより能動回路の特性がばらつくとＱ値もばらつく。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８４１３０号公報
【特許文献２】特開２０１２−０２３４３３号公報
【特許文献３】特開２０１０−１６５９１号公報
【特許文献４】特開２００７−２８１６０４号公報
【特許文献５】特開２０１２−１５６９３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明者らは、フィルタ回路として用いられる半導体集積回路の開発に際し、様々な課題を見出した。本願で開示される各実施の形態は、例えばフィルタ回路に好適な半導体集積回路を提供する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一態様に係る半導体集積回路は、フィルタ回路の特性を規定する第１のパラメータを調整後に、フィルタ回路の特性を規定する第２のパラメータを調整し、第２のパラメータが所定の許容範囲外である場合、第１のパラメータを再調整する。
【発明の効果】
【０００７】
前記一実施の形態によれば、例えばフィルタ回路に好適であって、良質な半導体集積回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３を含む実施の形態１による半導体集積回路の他の構成を示す図である。
【図２】図１に示した実施の形態１による半導体集積回路の更に詳細な構成を示す図である。
【図３】図１と図２とに示した実施の形態１による半導体集積回路のカットオフ周波数補償回路２の構成を示す図である。
【図４】図３に示すフィルタ回路１のフィルタ容量１５１の構成を示す図である。
【図５】図３に示す抵抗回路２０、電圧・電流変換器３０、充電回路４０の構成を示す図である。
【図６】図４を参照して説明した図２のチャンネル選択フィルタ１のフィルタ容量１５１の容量値をキャリブレーションするためのキャリブレーション動作を説明する図である。
【図７】図１と図２に示した実施の形態１による半導体集積回路のＱ値補償回路３によって調整されるチャンネル選択フィルタとしてのフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の構成を示す図である。
【図８】図７に示した実施の形態１によるフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３のデコーダＲ３＿ＤＥＣに供給されるＱ値調整信号としてのＱコードＱｃｏｄｅと帰還抵抗Ｒ３の抵抗値との関係を示す図である。
【図９】図７に示した実施の形態１によるフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の複数の抵抗Ｒ３１、Ｒ３２…Ｒ３８の抵抗値の関係を示す図である。
【図１０】図１と図２に示した実施の形態１による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の周波数特性校正動作を説明する図である。
【図１１】図１０に示した実施の形態１による半導体集積回路のフィルタ回路１の周波数特性校正動作のステップＳ２のＱ値補償動作において、Ｑ値補償回路３の制御回路５１がＱ値調整入力信号を生成する様子を説明する図である。
【図１２】図１０に示した実施の形態１による半導体集積回路のフィルタ回路１の周波数特性校正動作のステップＳ２のＱ値補償動作を更に詳細に説明する図である。
【図１３】ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む実施の形態２による半導体集積回路の他の構成を示す図である。
【図１４】図１３に示した実施の形態２による半導体集積回路のＱ値補償回路３に含まれた基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２からそれぞれ生成される基準電圧ＶｒｅｆＱ、ＶｒｅｆＡ、ＶｒｅｆＢの関係を示す図である。
【図１５】図１３に示した実施の形態２による半導体集積回路のＱ値補償回路３に含まれた３個の基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２と切り換えスイッチＳＷ６０と振幅比較器５０との構成を示す図である。
【図１６】図１３に示す実施の形態２による半導体集積回路のＱ値補償動作の実行後にフィルタ回路１の出力端子から生成されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有する出力電圧信号Ｖｏｕｔとその出力信号ピーク電圧Ｖｏｕｔｐｋと略一定の値に設定された基準電圧ＶｒｅｆＱとの関係を示す図である。
【図１７】図１３に示す実施の形態２による半導体集積回路において、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋの変動低減のための入力信号補償動作が実行される様子を示す図である。
【図１８】図１３に示した実施の形態２による半導体集積回路において、Ｑ値補償動作において、値補償回路３の制御回路５１がＱ値調整入力信号を生成する様子を説明する図である。
【図１９】図１３に示した実施の形態２による半導体集積回路のフィルタ回路１のＱ値補償動作を説明する図である。
【図２０】ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む実施の形態３による半導体集積回路の他の構成を示す図である。
【図２１】ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なマルチモード・レシーバーを直交ダイレクト・ダウンコンバージョン方式で構成する際にIチャンネルとＱチャンネルのチャンネル選択フィルタとしての複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄと、これらフィルタ回路の周波数特性を設定するための共通のカットオフ周波数補償回路２と複数のＱ値補償回路３Ａ、３Ｂ、３Ｃ、３Ｄとを含む実施の形態４による半導体集積回路の他の構成を示す図である。
【図２２】ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なマルチモード・レシーバーを直交ダイレクト・ダウンコンバージョン方式で構成する際にIチャンネルとＱチャンネルのチャンネル選択フィルタとしての複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄと、これらフィルタ回路の周波数特性を設定するための共通のカットオフ周波数補償回路２と複数のＱ値補償回路３Ａ、３Ｃとを含む実施の形態５による半導体集積回路の他の構成を示す図である。
【図２３】図２２に示した実施の形態５による半導体集積回路のI系アナログベースバンド回路２１０に含まれた第１Ｑ値補償回路３Ａの構成を示す図である。
【図２４】図２２に示す実施の形態５による半導体集積回路に内蔵されたチャンネル選択フィルタとしての複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄの周波数特性校正動作を説明する図である。
【図２５】同相成分のIチャンネルと直交成分のＱチャンネルの２系統のアナログベースバンド部を有する実施の形態６による直交ダウンコンバージョン方式の受信機のチャンネル選択フィルタに、上述した実施の形態１から実施の形態５までのいずれかの形態による半導体集積回路に内蔵されたフィルタ回路を適用した構成を示す図である。
【図２６】マルチ入力マルチ出力(ＭＩＭＯ)通信システムに使用される実施の形態６による直交ダウンコンバージョン方式の受信機のチャンネル選択フィルタに、上述した実施の形態１から実施の形態５までのいずれかの形態による半導体集積回路に内蔵されたフィルタ回路を適用した構成を示す図である。
【図２７】図２６に示した実施の形態７による直交ダイレクトダウンコンバージョン方式の受信機のための半導体集積回路に含まれたＱ値補償回路３の構成を示す図である。
【図２８】ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む実施の形態８による半導体集積回路の他の構成を示す図である。
【図２９】ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む実施の形態８による半導体集積回路の他の構成を示す図である。
【図３０】ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とカットオフ周波数調整結果補正回路４を含む本実施の形態９による半導体集積回路の他の構成を示す図である。
【図３１】図３０に示した本実施の形態１による半導体集積回路の更に詳細な構成を示す図である。
【図３２】図３０と図３１に示した本実施の形態９による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の周波数特性校正動作を説明する図である。
【図３３】図３０と図３１に示した本実施の形態９による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１のカットオフ周波数補正動作を説明する図である。
【図３４】Ｑ＝１２ｄＢ、ｆｃ＝１０ＭＨｚの２次フィルタのフィルタ特性を示す図である。
【図３５】カットオフ周波数の誤差とカットオフ周波数誤差が無い場合に対する出力振幅誤差との関係を示す図である。
【図３６】カットオフ周波数を１０ＭＨｚとしＱ値調整入力信号の周波数を１１ＭＨｚに設定した場合の、カットオフ周波数の誤差に対する出力振幅誤差の関係を示す図である。
【図３７】カットオフ周波数を１０ＭＨｚとしＱ値調整入力信号の周波数を８．９ＭＨｚに設定した場合の、カットオフ周波数の誤差に対する出力振幅誤差の関係を示す図である。
【図３８】図３３のＳ４３０における判定条件と、カットオフ周波数誤差に対する出力振幅誤差と、カットオフ周波数補正信号の増減値の符号とを示す図である。
【図３９】ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数Ｑ値補償回路５とカットオフ周波数調整結果補正回路４を含む実施の形態１０による半導体集積回路の他の構成を示す図である。
【図４０】図３９に示した実施の形態１０による半導体集積回路の更に詳細な構成を示す図である。
【図４１】実施の形態１０によるフィルタ回路１のフィルタ容量１５１に供給されるカットオフ周波数調整結果としてのｆコードｆｃｏｄｅと帰還容量Ｃの容量値との関係を示す図である。
【図４２】図３９に示した実施の形態１０による半導体集積回路のフィルタ回路１の周波数特性校正動作のステップＳ１のカットオフ周波数補償動作を更に詳細に説明する図である。
【図４３】ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数Ｑ値補償回路６とＱ値調整結果補正回路７を含む実施の形態１１による半導体集積回路の他の構成を示す図である。
【図４４】図４３に示した実施の形態１１による半導体集積回路の更に詳細な構成を示す図である。
【図４５】図４３と図４４に示した本実施の形態１１による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の周波数特性校正動作を説明する図である。
【図４６】図４３と図４４に示した本実施の形態１１による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１のＱ値補正動作を説明する図である。
【発明を実施するための形態】
【０００９】
＜発明者らによる事前検討＞
実施の形態の説明をする前に、本発明者らが事前検討した内容について説明する。
【００１０】
上述したように、フィルタ回路では、半導体製造プロセスのバラツキにより、カットオフ周波数とＱ値がばらつくことにより、周波数特性もばらついてしまうという問題がある。ここで、カットオフ周波数は、抵抗と容量のバラツキを補正することで補償をすることができる。また、Ｑ値は、寄生の影響を受けないように大きな抵抗あるいは容量を使用し、能動回路特性が劣化してもフィルタ特性に影響しないように、大電流を流すことで補償をしていた。しかしながら、これらの手法では、面積と電流の削減が困難であり、Ｑ値の補償も困難であるという課題があった。
【００１１】
特に、近年の移動体通信では異なる受信帯域幅での伝送を行うため、送受信に用いるフィルタ回路も帯域幅を可変する必要がある。例えば、ＬＴＥは１．４ＭＨｚ〜２０ＭＨｚの帯域幅に対応する。従来の３Ｇ等の５ＭＨｚ帯域に比べて４倍以上の帯域幅に対応するため、寄生の影響と能動回路の特性ずれの影響が顕著となり、Ｑ値のバラツキも３Ｇに比べてＬＴＥの方が大きくなる。そのため、高いカットオフ周波数に対応するためには回路面積と消費電力の削減が困難であった。
【００１２】
また、低消費電力化と低面積化と妨害抑圧量確保を両立するため、Ｑ値を上げてフィルタ次数を下げる手段が有効であるが、Ｑ値のバラツキが大きくなってしまうという課題があり、Ｑ値を上げフィルタ次数を下げて、消費電力を削減することが困難であった。
【００１３】
このような問題に対して、特許文献５に開示の半導体集積回路はカットオフ周波数補償回路によりフィルタの容量成分を調整することによってフィルタのカットオフ周波数を調整し、カットオフ周波数補償回路によるフィルタのカットオフ周波数の調整後に、フィルタの抵抗成分を調整することによってフィルタのＱ値を調整することで、フィルタの周波数特性を正確に設定可能としている。
【００１４】
しかしながら、特許文献５に開示の半導体集積回路は、カットオフ周波数の補償に誤差があると、その後に調整されるＱ補償にも誤差が生じ、結果としてフィルタ特性が理想と外れてしまい、受信信号が劣化してしまう恐れがあるという課題がある。例えば、補償後のカットオフ周波数の誤差が大きい場合、Ｑ値補償値がその上限値あるいは下限値に張り付いてしまい、フィルタ特性を十分に補償することができなくなってしまう可能性がある。
【００１５】
＜１．実施の形態の概要＞
【００１６】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１７】
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１８】
〔１〕本発明の代表的な実施の形態では、半導体集積回路は、フィルタ回路（１）と路第１のフィルタ特性補償回路(２、５、６)と、第２のフィルタ特性補償回路(３、５、６)と、フィルタ特性調整結果補正回路（４、７）を有する（図３０、３９、４４参照）。
【００１９】
第１のフィルタ特性補償回路は、フィルタ回路の特性を規定する第１のパラメータを調整することによって前記フィルタ回路の特性を補償する。
【００２０】
第２のフィルタ特性補償回路は、第１のパラメータを調整後のフィルタ回路において、フィルタ回路の特性を規定する第２のパラメータを調整することによってフィルタ回路の特性を補償する。
【００２１】
フィルタ特性調整結果補正回路は、第２のパラメータが所定の許容範囲外である場合、第２のパラメータが前記許容範囲内となるように、第１のパラメータを再調整する。
【００２２】
上記の代表的な実施の形態によれば、半導体集積回路におけるフィルタ回路の周波数特性を、より高精度に補償することができる。
【００２３】
＜２．実施の形態の詳細＞
次に、実施の形態について更に詳述する。尚、実施の形態として最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００２４】
［実施の形態１］
《半導体集積回路の構成》
図１は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３を含む本実施の形態１による半導体集積回路の構成を示す図である。
【００２５】
チャンネル選択フィルタとしてのフィルタ回路１の入力端子に入力切り換えスイッチＳＷ１０の出力端子が接続される。入力切り換えスイッチＳＷ１０の一方の入力端子にダイレクト・コンバージョン・マルチモード・レシーバーの受信ミキサから生成されるベースバンド入力信号が供給され、入力切り換えスイッチＳＷ１０の他方の入力端子にＱ値補償回路３から生成されるＱ値調整入力信号が供給される。入力切り換えスイッチＳＷ１０の切り換え制御端子にはＱ値補償回路３から生成されるスイッチ制御信号が供給される。
【００２６】
カットオフ周波数補償回路２は素子バラツキに起因するフィルタ回路１のカットオフ周波数のバラツキを補償するカットオフ周波数調整結果をフィルタ回路１に出力する。一方、Ｑ値補償回路３は入力切り換えスイッチＳＷ１０を制御することによって素子バラツキに起因するＱ値のバラツキを補償するためにＱ値調整入力信号とスイッチ制御信号とを入力切り換えスイッチＳＷ１０に出力して、最終的にＱ値調整信号をフィルタ回路１に出力する。
【００２７】
《半導体集積回路の更に詳細な構成》
図２は、図１に示した本実施の形態１による半導体集積回路の更に詳細な構成を示す図である。
【００２８】
図２に示すように、チャンネル選択フィルタとしてのフィルタ回路１は、バイカッド(biquad)構成のアクティブＲＣローパスフィルタによって構成されている。すなわち、図２のフィルタ回路１では、第１段目が入力抵抗Ｒ１と演算増幅器ＯＰ１と帰還容量Ｃ１を含む完全積分器によって構成され、第２段目が入力抵抗Ｒ２と演算増幅器ＯＰ２と帰還容量Ｃ２と帰還抵抗Ｒ３を含む不完全積分器によって構成されている。
【００２９】
第１段目では、入力抵抗Ｒ１の一端と他端とは入力切り換えスイッチＳＷ１０の出力端子と演算増幅器ＯＰ１の反転入力端子とにそれぞれ接続され、帰還容量Ｃ１は演算増幅器ＯＰ１の反転入力端子と出力端子の間に接続され、演算増幅器ＯＰ１の非反転入力端子にはコモンモード電圧Ｖｃが供給される。第２段目では、入力抵抗Ｒ２の一端と他端とは第１段目の演算増幅器ＯＰ１の出力端子と第２段目の演算増幅器ＯＰ２の反転入力端子とにそれぞれ接続され、帰還容量Ｃ２と帰還抵抗Ｒ３は演算増幅器ＯＰ２の反転入力端子と出力端子の間に並列接続され、演算増幅器ＯＰ２の非反転入力端子にはコモンモード電圧Ｖｃが供給される。
【００３０】
第２段目の演算増幅器ＯＰ２の出力端子は電圧利得が１の信号反転器ＩＮＶの入力端子に接続され、信号反転器ＩＮＶの出力端子は抵抗Ｒ４を介して第１段目の演算増幅器ＯＰ１の反転入力端子に接続されている。電圧利得が１の信号反転器ＩＮＶは、入力抵抗Ｒ４と演算増幅器ＯＰ３と帰還抵抗Ｒ４によって構成されている。すなわち、入力抵抗Ｒ４が演算増幅器ＯＰ３の反転入力端子に接続され、帰還抵抗Ｒ４が演算増幅器ＯＰ３の反転入力端子と出力端子との間に接続され、演算増幅器ＯＰ３の非反転入力端子にはコモンモード電圧Ｖｃが供給される。入力抵抗Ｒ４と帰還抵抗Ｒ４とが略同一の抵抗値に設定されることによって、信号反転器ＩＮＶは電圧利得が１(ユニティ・ゲイン)の反転バッファ増幅器として機能する。
【００３１】
図２に示したチャンネル選択フィルタの入力電圧と出力電圧とをそれぞれＶ１とＶ２として、第１段目の演算増幅器ＯＰ１の出力端子の電圧をＶ３とする。第１段目の演算増幅器ＯＰＡ１の入力端子の電流の総和はゼロであるので、次式が成立する。
【００３２】
【数１】
2015012332.tif 000003
【００３３】
また、第２段目の演算増幅器ＯＰ２の入力端子の電流の総和もゼロであるので、次式が成立する。
【００３４】
【数２】
2015012332.tif 000004
【００３５】
上記(２)式から、次式が成立する。
【００３６】
【数３】
2015012332.tif 000005
【００３７】
上記(３)式を上記(１)式に代入すると、次式が成立する。
【００３８】
【数４】
2015012332.tif 000006
【００３９】
上記(４)式を変形すると、次式が成立する。
【００４０】
【数５】
2015012332.tif 000007
【００４１】
ここで、ｓ＝ｊ・２πｆであって、Ｃ１＝Ｃ２＝Ｃ、Ｒ２＝Ｒ４の場合には、ω0とＱとカットオフ周波数ｆｃとは、それぞれ次式で与えられる。
【００４２】
【数６】
2015012332.tif 000008
【００４３】
【数７】
2015012332.tif 000009
【００４４】
【数８】
2015012332.tif 000010
【００４５】
また上記(５)式で与えられる伝達関数Ｈ(ｓ)は、カットオフ周波数ｆｃ(＝１／２πＣＲ２)よりも十分に低い周波数の入力信号では、下記のような直流ゲインＤＣｇａｉｎになる。
【００４６】
【数９】
2015012332.tif 000011
【００４７】
更に上記(５)式で与えられる伝達関数Ｈ(ｓ)はカットオフ周波数ｆｃ(＝１／２πＣＲ２)では、下記のように近似される。
【００４８】
【数１０】
2015012332.tif 000012
【００４９】
従って、図２に示す本実施の形態１では、ダイレクト・コンバージョン・マルチモード・レシーバーのチャンネル選択フィルタをＬＴＥ方式の各ベースバンド信号帯域幅に対応させるために、カットオフ周波数を略１０ＭＨｚ→７．５ＭＨｚ→５ＭＨｚ→２．５ＭＨｚ→１．５ＭＨｚ→７００ｋＨｚと、高周波数から低周波数に切り換える。その結果、周波数ｆの低下に従ってｓ＝ｊ・２πｆの値も低下するので、伝達関数Ｈ(s)を周波数ｆの低下に対して略一定とするために、周波数ｆの低下に従って帰還容量Ｃの値を増加させ、ω0の値を低下する。
【００５０】
また半導体集積回路に集積可能な帰還容量Ｃの値の増加は面積増加につながるため、周波数ｆの低下に従ってＱ＝Ｒ3／Ｒ2の値を低下させて、上記(５)式の分母の第２項の増加によって、伝達関数Ｈ(s)を周波数ｆの低下に対して略一定とすることが可能である。そのためには、図１に示す本実施の形態１によるチャンネル選択フィルタにおいて、第２段の演算増幅器ＯＰ２の反転入力端子と反転出力端子との間に接続されている帰還抵抗Ｒ３を可変抵抗として、周波数ｆの低下に従って可変帰還抵抗Ｒ３の抵抗値を低下するものである。
【００５１】
《カットオフ周波数補償回路２とＱ値補償回路３との機能》
図２に示した本実施の形態１による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の直流ゲインＤＣｇａｉｎは上記(９)式で示されたようにＤＣｇａｉｎ＝Ｒ２／Ｒ１で決定される。更に容量Ｃ１＝Ｃ２＝Ｃとすると、カットオフ周波数ｆｃとＱ値とはそれぞれ上記(８)式と上記(７)式とで示されたようにｆｃ＝１／２πＣＲ２とＱ＝Ｒ３／Ｒ２とで決定することができる。
【００５２】
図１と図２に示した本実施の形態１による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の周波数特性校正動作では、半導体集積回路の素子バラツキによってカットオフ周波数ｆｃが影響されないように、最初にカットオフ周波数補償回路２が容量Ｃ１、Ｃ２の容量値Ｃを正確な値に補償することによって、上記(８)式で示されるカットオフ周波数ｆｃをＬＴＥ方式の所望のベースバンド信号帯域幅に設定する。
【００５３】
その後、図１と図２とに示した本実施の形態１による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の周波数特性校正動作では、半導体集積回路の素子バラツキによってＱ値が影響されないように、Ｑ値補償回路３が帰還抵抗Ｒ３の抵抗値を調整することによって、上記(７)式で示されるＱ値を所望の値に設定する。
【００５４】
図２に示すようにＱ値補償回路３は、フィルタ回路１の出力振幅と基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱとを比較する振幅比較器５０と、振幅比較器５０の振幅比較結果が供給される制御回路５１と、Ｑ値制御情報を格納する制御レジスタ５２によって構成されている。
【００５５】
制御回路５１から生成されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有するＱ値調整入力信号が入力切り換えスイッチＳＷ１０を介してフィルタ回路１の入力端子に供給されるので、上記(５)式で示される伝達関数Ｈ(ｓ)に依存する出力電圧信号がフィルタ回路１の出力端子に生成される。振幅比較器５０と制御回路５１とはフィルタ回路１の出力振幅と基準電圧ＶｒｅｆＱとが一致するように、帰還抵抗Ｒ３の抵抗値を調整するＱ値制御情報を制御レジスタ５２に設定するものである。
【００５６】
その結果、図２に示したＱ値補償回路３を使用することによって、ダイレクト・コンバージョン・マルチモード・レシーバーの受信ミキサから生成されるＬＴＥ方式の所望のベースバンド入力信号の信号帯域幅においてカットオフ周波数ｆｃの付近の信号成分に対するフィルタ回路１の利得としてのＱ値を所望の値に設定することが可能となる。
【００５７】
入力切り換えスイッチＳＷ１０を介してフィルタ回路１の入力端子に供給されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有するＱ値調整入力信号の入力信号ピーク電圧Ｖｉｎｐｋは、フィルタ回路１の演算増幅器ＯＰ１と演算増幅器ＯＰ２の非反転入力端子に供給されるコモンモード電圧Ｖｃと電圧振幅Ｖpk1とによって下記のようになる。
【００５８】
【数１１】
2015012332.tif 000013
【００５９】
一方、フィルタ回路１の演算増幅器ＯＰ１と演算増幅器ＯＰ２では、出力端子の直流電圧レベルが非反転入力端子に供給されるコモンモード電圧Ｖｃと一致するようにコモンモードフィードバック(ＣＭＦＢ)回路が使用されている。その結果、フィルタ回路１の出力端子から生成されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有する出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋは、下記のようになる。
【００６０】
【数１２】
2015012332.tif 000014
【００６１】
一方、フィルタ回路１において設定すべき所望のＱ値がＱ０であるとすると、基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱは、下記のように設定されている。
【００６２】
【数１３】
2015012332.tif 000015
【００６３】
Ｑ値補償回路３がＱ値を所望の値Ｑ０に設定するＱ値補償動作を開始した直後において例えば初期のＱ値が所望の値Ｑ０よりも大きい場合には、上記(１２)式のフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋは上記(１３)式の基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱよりも大きな値となる。このような場合には、振幅比較器５０と制御回路５１とはフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋと基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱとが一致するように帰還抵抗Ｒ３の抵抗値を減少することでＱ値を初期のＱ値よりも低下する。その後、更に振幅比較器５０と制御回路５１とはフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋと基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱとが一致しているか判別して、いまだフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱよりも大きな値である場合には、Ｑ値を更に減少する。このような動作を反復することにより、半導体集積回路の素子バラツキがあったとしても、フィルタ回路１のＱ値を所望の値に設定することが可能となる。
【００６４】
Ｑ値補償回路３によるＱ値補償動作はＱ値補償回路３が帰還抵抗Ｒ３の抵抗値を調整することで上記(７)式に示されるＱ値を所望の値に調整することが可能なので、Ｑ値を所望の値に調整することが可能となる。
【００６５】
《カットオフ周波数補償回路の構成》
図３は、図１と図２とに示した本実施の形態１による半導体集積回路のカットオフ周波数補償回路２の構成を示す図である。
【００６６】
図３に示したように、カットオフ周波数補償回路２は、基準電圧発生器１０、抵抗回路２０、電圧・電流変換器３０、充電回路４０、放電回路５５、切り換えスイッチ６０、キャリブレーション容量７０、電圧比較器８０、ラッチ９０を含んでいる。さらに、カットオフ周波数補償回路２は、クロック供給回路１００、リセット回路１１０、サーチ回路１２０、チャンネル選択フィルタ１、キャリブレーション終了制御回路１６０を含んでいる。また、図３に示すカットオフ周波数補償回路２とチャンネル選択フィルタ１とは、半導体集積回路を構成するシリコン半導体チップの内部に集積化されている。
【００６７】
特に図３に示したチャンネル選択フィルタ１は、図２に示したフィルタ回路１で説明したように、第１段目が入力抵抗Ｒ１と演算増幅器ＯＰ１と帰還容量Ｃ１を含む完全積分器によって構成され、第２段目が入力抵抗Ｒ２と演算増幅器ＯＰ２と帰還容量Ｃ２と帰還抵抗Ｒ３を含む不完全積分器によって構成され、更に信号反転器ＩＮＶと帰還抵抗Ｒ４とを含んでいる。  
【００６８】
更に図３に示したチャンネル選択フィルタ１は、図３の右下に象徴的に示すように、図２に示すフィルタ回路１に含まれた２個の帰還容量Ｃ１と帰還容量Ｃ２との各容量としてのフィルタ容量１５１とを含むものである。
【００６９】
図３に示すカットオフ周波数補償回路２は、チャンネル選択フィルタ１の通常動作に先立ったキャリブレーション動作を実行することによってチャンネル選択フィルタ１を所定の周波数特性にチューニングする。周波数チューニングは、フィルタ容量１５１のチューニングによって実行される。従って、カットオフ周波数補償回路２によるキャリブレーション動作の実行完了の後に、所定の周波数特性にチューニングされたチャンネル選択フィルタ１はＬＴＥ方式に対応するダイレクト・コンバージョン・マルチモード・レシーバーで妨害信号を抑圧するものである。
【００７０】
以下に、カットオフ周波数補償回路２を構成する各回路の構成と動作とに関して、更に詳細に説明する。
【００７１】
基準電圧発生器１０は、例えば、バンドギャップリファレンス電圧発生回路等によって構成されることによって、半導体集積回路の製造プロセス、動作温度、電源電圧等の影響を実質的に受けることが無い略安定したバンドギャップリファレンス電圧ＶBRGを生成する。すなわち、基準電圧発生器１０からのバンドギャップリファレンス電圧ＶBRGは、変動の極めて小さな定電圧として考えることができる。また、外部から高精度の電源電圧が供給される場合は、前記電源電圧を抵抗を用いて分圧し、その電圧を基準電圧として用いることも可能である。
【００７２】
抵抗回路２０は、図３の左下に示すように、抵抗Ｒ１とＭＯＳトランジスタで構成されオン状態とされたスイッチＳＷ０との直列接続によって構成されている。抵抗回路２０の抵抗Ｒ１とスイッチＳＷ０との直列接続によって電圧・電流変換器３０の電流が決定される。すなわち、スイッチＳＷ０を構成するＭＯＳトランジスタのオン抵抗をＲon(ＳＷ０)とすると、電圧・電流変換器３０の変換電流Ｉは、次式で与えられる。
【００７３】
【数１４】
2015012332.tif 000016
【００７４】
電圧・電流変換器３０からの変換電流Ｉは充電回路４０に供給されることによって、充電回路４０の充電電流の値は変換電流Ｉの値によって設定される。充電回路４０の充電電流が切り換えスイッチ６０を介してキャリブレーション容量７０を充電することで、キャリブレーション容量７０の端子電圧は増加する。放電回路５５の放電電流の値は充電回路４０の充電電流の値よりも極めて大きく設定されているので、放電回路５５の極めて大きな放電電流が切り換えスイッチ６０を介してキャリブレーション容量７０を高速放電することで、キャリブレーション容量７０の端子電圧は急速に減少する。
【００７５】
切り換えスイッチ６０はクロック供給回路１００から供給されるクロック信号ＣＬＫに応答してクロック信号ＣＬＫのローレベル“０”の期間に充電回路４０の充電電流をキャリブレーション容量７０に供給するので、キャリブレーション容量７０は充電回路４０の充電電流によって充電されることができる。また、切り換えスイッチ６０はクロック信号ＣＬＫのハイレベル“１”の期間に放電回路５５の大きな放電電流をキャリブレーション容量７０から流出させるので、キャリブレーション容量７０は放電回路５５の大きな放電電流によって高速放電されることができる。
【００７６】
キャリブレーション容量７０の容量値とチャンネル選択フィルタ１に含まれるフィルタ容量１５１の容量値とは、サーチ回路１２０の出力からのマルチビット・ディジタル制御信号１７０によって制御可能とされている。図３の右下に示すように、チャンネル選択フィルタ１に含まれるフィルタ容量１５１は、並列接続の複数の容量Ｃｎ、Ｃｎ−１…Ｃ１を含み、複数の容量Ｃｎ、Ｃｎ−１…Ｃ１には複数のスイッチＳＷｎ、ＳＷｎ−１…ＳＷ１が直列接続されている。左から１番目の容量Ｃｎは最大のウェイト(重み)の容量値を持ち、左から１番目のスイッチＳＷｎはマルチビット・ディジタル制御信号１７０の最上位ビット(ＭＳＢ：Most Significant Bit)によってオン・オフが制御される。左から２番目の容量Ｃｎ−１は２番目のウェイト(重み)の容量値を持ち、左から２番目のスイッチＳＷｎ−１はマルチビット・ディジタル制御信号１７０の２番目の上位ビットによってオン・オフが制御される。以下同様に構成され、最後の左からｎ番目の容量Ｃ１は最小のウェイト(重み)の容量値を持ち、左からｎ番目のスイッチＳＷ１はマルチビット・ディジタル制御信号１７０の最下位ビット(ＬＳＢ：Least Significant Bit)によってオン・オフが制御される。サーチ回路１２０からのマルチビット・ディジタル制御信号１７０によって制御されるフィルタ容量１５１によって、チャンネル選択フィルタ１のフィルタ特性を決定するカットオフ周波数ｆｃが設定される。
【００７７】
キャリブレーション容量７０はチャンネル選択フィルタ１に含まれるフィルタ容量１５１と全く同一の構成、あるいは各容量値のウェイトの比が同一の構成で形成されるとともに、キャリブレーション容量７０はサーチ回路１２０からのマルチビット・ディジタル制御信号１７０によってチャンネル選択フィルタ１に含まれるフィルタ容量１５１と全く同一の方法で制御される。その結果、サーチ回路１２０からのマルチビット・ディジタル制御信号１７０の制御によるキャリブレーション容量７０の容量値の変化は、チャンネル選択フィルタ１に含まれるフィルタ容量１５１の容量値の変化と全く同一となる。
【００７８】
また電圧比較器８０は、非反転入力端子に供給されるキャリブレーション容量７０の端子電圧と反転入力端子に供給される基準電圧発生器１０からのバンドギャップリファレンス電圧ＶBRGの電圧レベルの差を検出する。
【００７９】
ラッチ９０はクロック信号ＣＬＫに応答してクロック信号ＣＬＫのローレベル“０”の期間に電圧比較器８０の出力信号を取り込むので、充電回路４０の充電電流によって充電されるキャリブレーション容量７０の充電速度の大小の判断としての電圧比較器８０の出力信号がラッチ９０にラッチされる。また、キャリブレーション容量７０の充電速度の大小の判断回数は、サーチ回路１２０の出力からのマルチビット・ディジタル制御信号１７０のビット数と等しいものである。図３に示すチャンネル選択フィルタ１のキャリブレーション動作の間の複数回の充電速度の判断結果はラッチ９０の複数個のフリップフロップに順次格納されて、キャリブレーション動作の完了時点でのラッチ９０の複数個のフリップフロップの格納結果は図１に示すフィルタを理想的な特性にチューニングするための制御情報となっている。尚、キャリブレーション動作期間中にサーチ回路１２０は、例えばバイナリー・サーチ(Binary Search：２探査法)と呼ばれる所定のサーチ・アルゴリズムに従ってフィルタ容量１５１の複数のスイッチＳＷｎ、ＳＷｎ−１…ＳＷ１のオン・オフ制御のためのラッチ９０の複数のフリップフロップの格納情報を順次決定する。尚、充電回路４０とキャリブレーション容量７０とは時間積分器を構成して、キャリブレーション動作の間での複数回の積分速度としての複数回の充電速度の大小の判断結果からチューニング制御情報が生成されている。このように、バイナリー・サーチ(２探査法)によるサーチ・アルゴリズムを使用して半導体集積回路の内蔵フィルタの周波数特性を補償する校正方法は、特許文献３に記載されたものである。また、サーチ回路１２０でのサーチ・アルゴリズムには、バイナリー・サーチ以外のリニア・サーチやニュートン法によるサーチ等の他のサーチ・アルゴリズムを使用することも可能である。サーチ回路１２０がクロック信号ＣＬＫのカウントによって前記積分速度を計測する構成の場合、クロック信号ＣＬＫが必ずしもスイッチ６０とラッチ９０に直接接続される必要はない。この場合、前記充電速度の大小の判断が１回終了するたびに、前記クロック信号の代わりに、キャリブレーション容量７０が放電され、電圧比較器８０の出力信号を取り込むように、制御信号を入力する構成にすれば良い。
【００８０】
《チャンネル選択フィルタのフィルタ容量》
図４は、図３に示すチャンネル選択フィルタ１のフィルタ容量１５１の構成を示す図である。図４に示すようにフィルタ容量１５１は第１端子Ｔ１と第２端子Ｔ２との間に並列接続の５個の容量Ｃ5、Ｃ4、Ｃ3、Ｃ2、Ｃ1を含み、５個の容量Ｃ5…Ｃ1には５個のスイッチＳＷ5、ＳＷ4、ＳＷ3、ＳＷ2、ＳＷ1が直列接続されている。
【００８１】
また、５個の容量Ｃ5…Ｃ1には１個の固定容量Ｃ6が接続され、この左から１番目の固定容量Ｃ6は最大のウェイト３２Ｃの容量値を持っている。次に左から２番目の容量Ｃ5は２番目のウェイト１６Ｃの容量値を持ち、左から１番目のスイッチＳＷ5はマルチビット・ディジタル制御信号１７０の最上位ビット(ＭＳＢ)の信号Ｄ5によってオン・オフが制御される。左から３番目の容量Ｃ4は３番目のウェイト８Ｃの容量値を持ち、左から２番目のスイッチＳＷ4はマルチビット・ディジタル制御信号１７０の２番目の上位ビットの信号Ｄ4によってオン・オフが制御される。以下同様に構成されて、最後の左から６番目の容量Ｃ１は最小ウェイトの１Ｃ容量値を持ち、左から５番目のスイッチＳＷ1はマルチビット・ディジタル制御信号１７０の最下位ビット(ＬＳＢ) の信号Ｄ1によってオン・オフが制御される。サーチ回路１２０からのマルチビット・ディジタル制御信号１７０によって制御されるフィルタ容量１５１の容量値によって、チャンネル選択フィルタ１のフィルタ特性を決定するカットオフ周波数ｆｃが設定される。
【００８２】
図４のフィルタ容量１５１の５個のスイッチＳＷ5…ＳＷ1は、左下に示すように並列接続されたＰチャンネルＭＯＳトランジスタＰＭＯＳとＮチャンネルＭＯＳトランジスタＮＭＯＳとＣＭＯＳ構成のインバータ回路Ｉｎｖによって構成されている。５個のスイッチＳＷ5…ＳＷ1は、マルチビット・ディジタル制御信号１７０のハイレベルの信号Ｄ5…Ｄ1によってオン状態に制御される。
【００８３】
また、図３に示すキャリブレーション容量７０は、図４に示したフィルタ容量１５１の構成と全く同様な構成で形成されることができる。
【００８４】
また、フィルタ容量の構成は図４に限定されるものではない。ＬＴＥが受信可能なマルチモード・レシーバーは、容量を可変する範囲が非常に大きいため、例えば、容量Ｃ５とスイッチＳＷ５とディジタル信号Ｄ５の関係と同様に、ディジタル信号Ｄ６がＭＳＢとなるように信号を追加し、容量Ｃ６に対しディジタル信号Ｄ６によって制御されるスイッチＳＷ６を直列に挿入しても良い。この場合は、容量Ｃ６もマルチビット・ディジタル制御信号１７０によって制御可能となるため、より大きな可変範囲の容量を構成することができる。
【００８５】
《抵抗回路、電圧・電流変換器、充電回路》
図５は、図３に示す抵抗回路２０、電圧・電流変換器３０、充電回路４０の構成を示す図である。
【００８６】
図５に示すように、抵抗回路２０は抵抗Ｒ１とスイッチＳＷ０との直列接続によって構成される。スイッチＳＷ０は並列接続されたＰチャンネルＭＯＳトランジスタＰＭＯＳとＮチャンネルＭＯＳトランジスタＮＭＯＳとＣＭＯＳ構成のインバータ回路Ｉｎｖによって構成されている。スイッチＳＷ０では、ＮチャンネルＭＯＳトランジスタＮＭＯＳのゲートにはハイレベルの電源電圧Ｖddが供給され、ＰチャンネルＭＯＳトランジスタＰＭＯＳのゲートにはローレベルのインバータ回路Ｉｎｖの出力信号が供給されている。従って、スイッチＳＷ０のＮチャンネルＭＯＳトランジスタＮＭＯＳとＰチャンネルＭＯＳトランジスタＰＭＯＳとは、常時オン状態に制御されている。
【００８７】
図５の抵抗回路２０のスイッチＳＷ０と図２のフィルタ容量１５１の５個のスイッチＳＷ5…ＳＷ1とは、半導体集積回路のシリコンＣＭＯＳ製造プロセスによって同一の製造条件で同時に製造されることができる。従って、図３の抵抗回路２０のスイッチＳＷ０のＣＭＯＳスイッチのオン抵抗と図２のフィルタ容量１５１の５個のスイッチＳＷ5…ＳＷ1のＣＭＯＳスイッチのオン抵抗とは、略等しい値となる。
【００８８】
図５に示すように、電圧・電流変換器３０は、ダイオード接続のＰチャンネルＭＯＳトランジスタＱp1と演算増幅器ＯＰ_ＡｍｐとＮチャンネルＭＯＳトランジスタＱ10と抵抗回路２０とによって構成されている。基準電圧発生器１０のバンドギャップリファレンス電圧ＶBRGは演算増幅器ＯＰ_Ａｍｐの非反転入力端子(＋)に供給される。演算増幅器ＯＰ_Ａｍｐの出力端子はＮチャンネルＭＯＳトランジスタＱ10のゲートに接続され、ＮチャンネルＭＯＳトランジスタＱ10のソースと抵抗回路２０の抵抗Ｒ1の一端は演算増幅器ＯＰ_Ａｍｐの反転入力端子(−)に接続されている。ゲート・ドレインの接続によってダイオード接続の形式とされたＰチャンネルＭＯＳトランジスタＱp1は、電源電圧ＶddとＮチャンネルＭＯＳトランジスタＱ10のコレクタとの間に接続されている。
【００８９】
図３に示すように、充電回路４０は、電源電圧Ｖddとキャリブレーション容量７０との間に接続されたＰチャンネルＭＯＳトランジスタＱp2によって構成されている。充電回路４０のＰチャンネルＭＯＳトランジスタＱp2のソース・ゲート間には電圧・電流変換器３０のダイオード接続ＰチャンネルＭＯＳトランジスタＱp1のソース・ゲート電圧が供給されるので、２個のＰチャンネルＭＯＳトランジスタＱp1、Ｑp2はカレントミラーを構成している。例えば、ＭＯＳトランジスタＱp1、Ｑp2の素子サイズを同一とすることよって、カレントミラーの出力側の充電回路４０のＰチャンネルＭＯＳトランジスタＱp2の充電電流はカレントミラーの入力側の電圧・電流変換器３０と抵抗回路２０とに流れる電圧・電流変換器３０の変換電流Ｉによって設定されることができる。
【００９０】
また、カレントミラーの出力側の充電回路４０のＰチャンネルＭＯＳトランジスタＱp2の充電電流により形成されるキャリブレーション容量７０の端子電圧Ｖtは、電圧比較器８０の非反転入力端子に供給される。また、前記ＮチャンネルＭＯＳトランジスタＱ１０はＮＰＮトランジスタに置き換えても良い。
【００９１】
《フィルタ容量のキャリブレーション動作》
図６は、図４を参照して説明した図２のチャンネル選択フィルタ１のフィルタ容量１５１の容量値をキャリブレーションするためのキャリブレーション動作を説明する図である。
【００９２】
図６のイニシャライズ期間Ｐ０に示すように、図示されてはいないがキャリブレーション動作コマンドに応答して、リセット回路１１０からハイレベルＨのリセット信号Ｒｅｓｅｔが生成される。ハイレベルＨのリセット信号Ｒｅｓｅｔのハイレベルに応答して、ラッチ９０の複数のフリップフロップとサーチ回路１２０とは初期化される。すなわち、ラッチ９０に含まれる最上位ビット(ＭＳＢ) のフリップフロップＤ５から最下位ビット(ＬＳＢ) のフリップフロップＤ１までの５ビットの非反転出力信号は、全てハイレベルの初期状態にセットされる。
【００９３】
次に、第１期間Ｐ１で、リセット信号ＲｅｓｅｔがローレベルLとなって、クロック供給回路１００からハイレベルＨのクロック信号ＣＬＫが生成され、キャリブレーション動作が開始される。まず第１期間Ｐ１の前半では、クロック信号ＣＬＫがハイレベルＨであるので、キャリブレーション容量７０は放電回路５５の大きな放電電流によって高速放電される。次に第１期間Ｐ１の後半ではクロック信号ＣＬＫがローレベルＬであるので、キャリブレーション容量７０は充電回路４０の充電電流によって充電される。キャリブレーション容量７０とチャンネル選択フィルタ１のフィルタ容量１５１とは、イニシャライズ期間Ｐ０で、図４に示す最大のウェイト３２Ｃの容量値の１個の固定容量Ｃ6のみで構成されている。
【００９４】
半導体集積回路のシリコンＣＭＯＳ製造プロセスの偏差によって、キャリブレーション容量７０の初期値の固定容量Ｃ6の容量値が増大したとする。すると、第１期間Ｐ１の後半で、電圧比較器８０の非反転入力端子に供給されるキャリブレーション容量７０の端子電圧Ｖtの電圧レベルは、反転入力端子に供給されるリファレンス電圧ＶBRGの電圧レベルを超過できない。従って、第１期間Ｐ１の後半で、電圧比較器８０の出力信号はローレベルＬとなる。第１期間Ｐ１の後半では、ローレベルＬのクロック信号ＣＬＫに応答して、電圧比較器８０のローレベルＬの出力信号がラッチ９０の最上位ビット(ＭＳＢ) のフリップフロップＤ５にセットされる。従って、ラッチ９０の最上位ビット(ＭＳＢ) のフリップフロップＤ５の内容は、初期状態のハイレベルＨから図６の実線Ｄ５(ＳＷ５)に示すようにローレベルＬに変化する。この場合には、次の第２期間Ｐ２では、ラッチ９０のフリップフロップＤ５のローレベルＬによってスイッチＳＷ5はオフ状態に制御されるので、キャリブレーション容量７０の第２期間Ｐ２での初期値は固定容量Ｃ6のみとなる。
【００９５】
一方、半導体集積回路のシリコンＣＭＯＳ製造プロセスの偏差によって、キャリブレーション容量７０の初期値の固定容量Ｃ6の容量値が減少したとする。すると、第１期間Ｐ１の後半では電圧比較器８０の非反転入力端子に供給されるキャリブレーション容量７０の端子電圧Ｖtの電圧レベルは、反転入力端子に供給されるリファレンス電圧ＶBRGの電圧レベルを超過するものとなる。従って、第１期間Ｐ１の後半で、電圧比較器８０の出力信号はハイレベルＨとなる。第１期間Ｐ１の後半で、ローレベルＬのクロック信号ＣＬＫに応答して、電圧比較器８０のハイレベルＨの出力信号がラッチ９０の最上位ビット(ＭＳＢ) のフリップフロップＤ５にセットされる。従って、ラッチ９０の最上位ビット(ＭＳＢ) のフリップフロップＤ５の内容は、図６の破線Ｄ５(ＳＷ５)に示すように初期状態のハイレベルＨの状態で維持される。この場合には次の第２期間Ｐ２で、ラッチ９０のフリップフロップＤ５のハイレベルＨによってスイッチＳＷ5はオン状態に制御されるので、キャリブレーション容量７０の第２期間Ｐ２での初期値は固定容量Ｃ6に容量Ｃ5のウェイト１６Ｃの容量値が追加された容量となる。
【００９６】
次に、第２期間Ｐ２では、キャリブレーション容量７０の初期値の容量値は、上述のように第１期間Ｐ１の動作の相違によって、固定容量Ｃ6の容量値のみの場合と、固定容量Ｃ6の容量値に対して容量Ｃ5のウェイト１６Ｃの容量値が追加される場合とがある。
【００９７】
第２期間Ｐ２から第５期間Ｐ５までの、キャリブレーション容量７０の容量値を調整するディジタル信号Ｄ４からＤ１についても、第１期間Ｐ１と同様に制御する。
【００９８】
以上のようにして、イニシャライズ期間Ｐ０からスタートされるキャリブレーション動作の第１期間Ｐ１から第５期間Ｐ５までの動作によって、ラッチ９０の最上位フリップフロップＤ５から最下位フリップフロップＤ１の内容がセットされる。ラッチ９０の５ビットフリップフロップＤ５〜Ｄ１の内容によって、キャリブレーション動作の後の通常動作期間のチャンネル選択フィルタ１のフィルタ容量１５１の容量値が決定される。すなわち、フィルタ容量１５１の容量値に対して図４の固定容量Ｃ6に他の容量Ｃ5…容量Ｃ1が追加されるか否が、ラッチ９０の５ビットフリップフロップＤ５〜Ｄ１の内容によって決定される。
【００９９】
第６期間Ｐ６の後半にキャリブレーション終了制御回路１６０から、ハイレベルＨのキャリブレーション終了信号ＣＡＬが生成される。第６期間Ｐ６の後半でのキャリブレーション終了信号ＣＡＬのローレベルＬからハイレベルＨへの変化に応答して、チャンネル選択フィルタ１のフィルタ容量１５１の５個のスイッチＳＷ5…ＳＷ1のオン・オフ制御を最終的に決定することも可能である。すなわち、信号ＣＡＬのローレベルＬからハイレベルＨへの変化に応答して、ラッチ９０の５ビットの内容をチャンネル選択フィルタ１のフィルタ容量１５１の５個のスイッチＳＷ5…ＳＷ1のオン・オフ制御を最終的に決定する他のラッチの５ビットフリップフロップへ転送するようにすることも可能である。
【０１００】
このように、バイナリー・サーチ(２探査法)によるサーチ・アルゴリズム以外を使用する場合は、図６のシーケンスもアルゴリズムに応じて変更すれば良い。
【０１０１】
《周波数特性校正動作》
図１０は、図１と図２に示した本実施の形態１による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の周波数特性校正動作を説明する図である。
【０１０２】
図１０に示すように、ステップＳ０で周波数特性校正動作が開始されると、最初のステップＳ１で半導体集積回路の素子バラツキによってカットオフ周波数ｆｃが影響されないように、カットオフ周波数補償回路２が容量Ｃ１、Ｃ２の容量値Ｃを正確な値に補償することによって、上記(８)式で示されるカットオフ周波数ｆｃがＬＴＥ方式の所望のベースバンド信号帯域幅に設定される。この初のステップＳ１にて実行されるカットオフ周波数補償動作の詳細は、図３乃至図６を参照して既に説明した通りである。
【０１０３】
その後、次のステップＳ２では半導体集積回路の素子バラツキによってＱ値が影響されないように、Ｑ値補償回路３が帰還抵抗Ｒ３の抵抗値を調整することによって、上記(７)式で示されるＱ値が所望の値に設定される。
【０１０４】
《Ｑ値補償動作》
図７は、図１と図２に示した本実施の形態１による半導体集積回路のＱ値補償回路３によって調整されるチャンネル選択フィルタとしてのフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の構成を示す図である。
【０１０５】
図７に示すように、フィルタ回路１の帰還抵抗Ｒ３は、複数の抵抗Ｒ３１、Ｒ３２…Ｒ３８と、切り換えスイッチＲ３＿ＳＷと、デコーダＲ３＿ＤＥＣによって構成されている。更に、切り換えスイッチＲ３＿ＳＷは複数のスイッチＳＷＲ３１、ＳＷＲ３２…ＳＷＲ３７を含み、デコーダＲ３＿ＤＥＣの入力端子にはＱ値補償回路３から生成されるＱ値調整信号としてのＱコードＱｃｏｄｅが供給され、デコーダＲ３＿ＤＥＣのデコード出力信号によって切り換えスイッチＲ３＿ＳＷの複数のスイッチＳＷＲ３１、ＳＷＲ３２…ＳＷＲ３７のオン状態・オフ状態が制御される。
【０１０６】
更に帰還抵抗Ｒ３の一方の端子と他方の端子との間には、８個の抵抗Ｒ３１、Ｒ３２…Ｒ３８が直列接続される。第１抵抗Ｒ３１と第２抵抗Ｒ３２の第１共通接続点と帰還抵抗Ｒ３の他方の端子の間には第１スイッチＳＷＲ３１が接続され、第２抵抗Ｒ３２と第３抵抗Ｒ３３の第３共通接続点と帰還抵抗Ｒ３の他方の端子の間には第２スイッチＳＷＲ３２が接続され、以下同様に第７抵抗Ｒ３７と第８抵抗Ｒ３８の第７共通接続点と帰還抵抗Ｒ３の他方の端子の間には第７スイッチＳＷＲ３７が接続されている。
【０１０７】
図８は、図７に示した本実施の形態１によるフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３のデコーダＲ３＿ＤＥＣに供給されるＱ値調整信号としてのＱコードＱｃｏｄｅと帰還抵抗Ｒ３の抵抗値との関係を示す図である。
【０１０８】
図９は、図７に示した本実施の形態１によるフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の複数の抵抗Ｒ３１、Ｒ３２…Ｒ３８の抵抗値の関係を示す図である。
【０１０９】
図８に示すように、Ｑ値補償回路３から生成されるＱ値調整信号としてのＱコードＱｃｏｄｅは最小値の０から最大値の７まで変化する。切り換えスイッチＲ３＿ＳＷでは、最小値の０のＱコードＱｃｏｄｅに応答して第１スイッチＳＷＲ３１のみがオン状態となるので、帰還抵抗Ｒ３の調整抵抗は第１抵抗Ｒ３１の抵抗値で設定されて、次に大きな値１のＱコードＱｃｏｄｅに応答して第２スイッチＳＷＲ３２のみがオン状態となるので、帰還抵抗Ｒ３の調整抵抗は第１抵抗Ｒ３１と第２抵抗Ｒ３１の合計の抵抗値で設定され、以下同様に最大値の７のＱコードＱｃｏｄｅに応答して切り換えスイッチＲ３＿ＳＷの複数のスイッチＳＷＲ３１、ＳＷＲ３２…ＳＷＲ３７の全てがオフ状態となるので、帰還抵抗Ｒ３の調整抵抗は第１抵抗Ｒ３１から第７抵抗Ｒ３７の全抵抗の総合計の抵抗値で設定される。
【０１１０】
従って、本実施の形態１によるフィルタ回路１の第２段目の不完全積分器の入力抵抗Ｒ２の抵抗値を５ｋΩに設定すると、上記(７)式のＱ＝Ｒ３／Ｒ２の関係で与えられるＱ値は図８に示したように最小値の８ｄＢから最大値の１５ｄＢまで１ｄＢステップで調整されることが可能となる。
【０１１１】
図７では抵抗Ｒ３の値を可変するための制御方法として、直列に接続された抵抗を切り替える構成を示したが、これに限定するものではない。すなわち、並列に接続された抵抗を切り替える構成でも良い。この場合、図７と同じ可変幅の抵抗を構成するには、トータルの抵抗値が大きくなり面積増大に繋がる反面、抵抗値が大きいため切り替えのためのスイッチのオン抵抗の影響が少なく、高精度化が可能となる。また、低面積と高精度を両立するため、抵抗を直並列に切り替える構成にしても良い。
【０１１２】
《Ｑ値調整入力信号の生成》
図１１は、図１０に示した本実施の形態１による半導体集積回路のフィルタ回路１の周波数特性校正動作のステップＳ２のＱ値補償動作において、Ｑ値補償回路３の制御回路５１がＱ値調整入力信号を生成する様子を説明する図である。
【０１１３】
図１１に示すように、ステップＳ１０でＱ値調整入力信号生成動作が開始される。最初のステップＳ１１では、Ｑ値調整入力信号としての入力信号電圧Ｖinのピーク電圧Ｖinpkに関して、Ｖinpk＝コモンモード電圧Ｖｃ＋振幅Ｖpk1の関係を設定する。この電圧設定は、ステップＳ１２のカットオフ周波数ｆｃの半周期１／２ｆｃの期間継続される。
【０１１４】
さらに次のステップＳ１３で、Ｑ値調整入力信号としての入力信号電圧Ｖinのピーク電圧Ｖinpkに関して、Ｖinpk＝コモンモード電圧Ｖｃ−振幅Ｖpk1の関係を設定する。この電圧設定も、ステップＳ１４のカットオフ周波数ｆｃの半周期１／２ｆｃの期間継続された後、ステップＳ１５でＱ値調整入力信号生成動作が終了される。その結果、図１１に示したＱ値調整入力信号生成動作によって、一周期分のＱ値調整入力信号Ｖinが生成されることが可能となる。
【０１１５】
《Ｑ値補償動作の詳細》
図１２は、図１０に示した本実施の形態１による半導体集積回路のフィルタ回路１の周波数特性校正動作のステップＳ２のＱ値補償動作を更に詳細に説明する図である。
【０１１６】
図１２に示すように、ステップＳ１２０でＱ値補償動作が開始される。ステップＳ１２１では、入力切り換えスイッチＳＷ１０の切り換え制御端子に供給されるＱ値補償回路３からのスイッチ制御信号による選択によって、入力切り換えスイッチＳＷ１０の他方の入力端子に供給されるＱ値補償回路３からのＱ値調整入力信号が選択されフィルタ回路１の入力端子に供給される。
【０１１７】
ステップＳ１２２では、Ｑ値補償回路３の制御回路５１は、Ｑ値調整信号としてのＱコードＱｃｏｄｅを４の値に設定する。４のＱコードＱｃｏｄｅは、図８に示したＱコードＱｃｏｄｅの最小値０と最大値７との中間の値である。
【０１１８】
ステップＳ１２３では、Ｑ値補償回路３の制御回路５１は、Ｍ値の初期値を１に設定する。図８に示したＱコードＱｃｏｄｅの最小値０から最大値７までは、図７に示す本実施の形態１によるフィルタ回路１の帰還抵抗Ｒ３のデコーダＲ３＿ＤＥＣに供給される３ビットのＱ値調整信号によって指定可能である。ステップＳ１２２で設定されたＱコードＱｃｏｄｅの中間値４から最大値７までの変化はワンステップ変化のＱコードＱｃｏｄｅの３回の増加で可能である。一方、ステップＳ１２２で設定されたＱコードＱｃｏｄｅの中間値４から最小値０までの変化はワンステップ変化のＱコードＱｃｏｄｅの４回の減少で可能である。ステップＳ１２４からステップ１３２のループ処理において３回の増加もしくは３回の減少を実行してステップ１３４で４回目の減少を実行するために、ステップＳ１２３で、Ｍ値が初期値１に設定される。
【０１１９】
ステップＳ１２４で、Ｑ値補償回路３の制御回路５１は、Ｎ値の初期値を１に設定する。すなわち、ステップＳ１２５からステップ１２７のループ処理は、図１１に示したＱ値調整入力信号生成動作によりＮ周期分のＱ値調整入力信号Ｖinが生成されることを待つための処理である。
【０１２０】
ステップＳ１２５では、図１１に示したＱ値調整入力信号生成動作が実行されることによって、一周期分のＱ値調整入力信号Ｖinが生成される。
【０１２１】
ステップＳ１２６では、Ｎ値が規定値１によりも大きいか否かがＱ値補償回路３の制御回路５１によって判定される。例えば、規定値１＝２とした場合、ステップＳ１２６の最初の判定結果は「ＮＯ」となるので、ステップＳ１２７でＱ値補償回路３の制御回路５１によってＮ値は、＋１インクリメントされる。ステップＳ１２７の処理の後に、ステップＳ１２５に移行するので、ステップＳ１２５の二回目の処理によって、Ｑ値調整入力信号としての入力信号電圧Ｖinのピーク電圧Ｖinpkに関してＶinpk＝コモンモード電圧Ｖｃ−振幅Ｖpk1の関係が半周期１／２ｆｃの期間に設定される。
【０１２２】
ステップＳ１２６での２回目の判定結果は「ＹＥＳ」となるので、ステップＳ１２８に移行する。ステップＳ１２８では、Ｑ値補償回路３の制御回路５１によってＭ値がＱコードＱｃｏｄｅの中間値である４未満か判定される。ステップＳ１３２でのＭ＝Ｍ＋１の処理によるＭ値が４となる以前には、ステップＳ１２８の判定結果は必然的に「ＹＥＳ」となるので、ステップＳ１２９に移行する。
【０１２３】
ステップＳ１２９では、周期Ｌ／ｆｃの期間の間、上記(１２)式で与えられるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記(１３)式で与えられる基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱを超えたか否かがＱ値補償回路３によって判定される。周期Ｌ／ｆｃの期間の間、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱを越えなかったとステップＳ１２９で判定された場合にはステップＳ１３０に移行する一方、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱを超えなかったとステップＳ１２９で判定された場合にはステップＳ１３１に移行する。
【０１２４】
ステップＳ１３０では、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱよりも大きな値であるとステップＳ１２９で判定されたので、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋを減少するためにＱ値補償回路３の制御回路５１によってＱコードＱｃｏｄｅは−１ディクリメントされる。従って、図７に示した本実施の形態１による半導体集積回路のチャンネル選択フィルタとしてのフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の抵抗値はワンステップ減少される。その結果、上記(７)式のＱ＝Ｒ３／Ｒ２と図８とで示されるＱ値がワンステップ減少されるので、次のステップＳ１２９で判定されるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが減少されるものとなる。
【０１２５】
ステップＳ１３１では、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱよりも小さな値であるとステップＳ１２９で判定されたので、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋを増加するためにＱ値補償回路３の制御回路５１によってＱコードＱｃｏｄｅは＋１インクリメントされる。従って、図７に示した本実施の形態１による半導体集積回路のチャンネル選択フィルタとしてのフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の抵抗値はワンステップ増加される。その結果、上記(７)式のＱ＝Ｒ３／Ｒ２と図８とで示されるＱ値がワンステップ増加されるので、次のステップＳ１２９で判定されるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが増加されるものとなる。
【０１２６】
ステップＳ１３０の処理もしくはステップＳ１３１の処理の後、ステップＳ１３２のＭ＝Ｍ＋１の処理に移行して、ステップＳ１２４からステップ１３２のループ処理が更に２回だけ追加的に実行され、ＱコードＱｃｏｄｅと帰還抵抗Ｒ３とフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが更に２回だけ変更される。それ以降ではステップＳ１３２でのＭ＝Ｍ＋１の処理によるＭ値が４となるので、ステップＳ１２８の判定結果は必然的に「ＮＯ」となるので、ステップＳ１３３に移行する。
【０１２７】
ステップＳ１３３では、周期Ｌ／ｆｃの期間の間、上記(１２)式で与えられるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記(１３)式で与えられる基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱを超えたか否かがＱ値補償回路３によって判定される。周期Ｌ／ｆｃの期間の間、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱを超えたとステップＳ１３３で判定された場合にはステップＳ１３４に移行する一方、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱを超えなかったとステップＳ１２３で判定された場合にはステップＳ１３５に移行する。
【０１２８】
ステップＳ１３４では、ステップＳ１２４からステップ１３２の合計３回のループ処理によってＱコードＱｃｏｄｅと帰還抵抗Ｒ３とフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが合計３回減少されたにもかかわらず未だに出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱよりも大きな値であるとステップＳ１３３で判定されたので、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋを減少するためにＱ値補償回路３の制御回路５１によってＱコードＱｃｏｄｅは最終的に−１ディクリメントされＱコードＱｃｏｄｅの最小値０に設定される。従って、図７に示した本実施の形態１による半導体集積回路のチャンネル選択フィルタとしてのフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の抵抗値は、ＱコードＱｃｏｄｅの最小値０に対応した最小の抵抗値に減少される。
【０１２９】
ステップＳ１３５では、ステップＳ１２４からステップ１３２の合計３回のループ処理によってＱコードＱｃｏｄｅと帰還抵抗Ｒ３とフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが合計３回増加されたにもかかわらず未だに出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱよりも小さな値であるとステップＳ１３３で判定されたので、本当はフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋを増加させたいものである。しかし、この時点では、ＱコードＱｃｏｄｅは初期値４から最大値７まで既に変化しているので、ＱコードＱｃｏｄｅをこれ以上増大することは不可能となっている。従って、ステップＳ１３５では、Ｑ値補償回路３の制御回路５１は、ステップＳ１２４からステップ１３２の合計３回のループ処理によって設定された最大値７のＱコードＱｃｏｄｅを最終的な値として設定するものである。
【０１３０】
ステップＳ１３４の処理もしくはステップＳ１３５の処理の後、ステップＳ１３６では入力切り換えスイッチＳＷ１０の切り換え制御端子に供給されるＱ値補償回路３からのスイッチ制御信号による選択によって、入力切り換えスイッチＳＷ１０の一方の入力端子に供給されるダイレクト・コンバージョン・マルチモード・レシーバーの受信ミキサから生成されるベースバンド入力信号が選択されフィルタ回路１の入力端子に供給される。ステップＳ１３６の処理の後、ステップＳ１３７でＱ値補償動作が終了される。
【０１３１】
Ｓ１２６におけるＮ値はＳ１２９あるいはＳ１３３を判定する前に、Ｑ値調整入力信号Ｖｉｎが入力される周期の数を示し、小さいほどＱ補償の時間が短くできる。一方、Ｓ１３０とＳ１３１の処理により、ＱコードＱｃｏｄｅの切り替えが生じると、その影響によりＱ値調整入力信号Ｖｉｎを入力しても、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記（１２）式で与えられる値に安定しないため、誤差を生じる可能性がある。そのため、少なくともＮ値は２以上を設定する。
【０１３２】
Ｓ１２９およびＳ１３３におけるＬ値は、Ｑ値補償回路３が上記（１２）式で与えられるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記（１３）式で与えられる基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱを超えたか否かを判断する判定周期を示す。Ｌ値を大きくすると、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記（１３）式で与えられる基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱを超えてないのにも係らず、外部ノイズ等により超えたと誤判定される確率が大きくなるが、Ｌ値が１未満であると常に超えていないと誤判定される。また、Ｌ値が大きいほどＱ値補償動作の処理時間が長くなるため、少なくとも１以上にＬ値を設定する。
【０１３３】
また、本実施の形態のＱ値調整入力信号の周波数はフィルタ回路１のカットオフ周波数と同じが好適だが、厳密に同じでなくても良い。Ｑ値調整入力信号の周波数を決定しているのは図１１におけるＳ１２とＳ１４の処理時間である。この処理時間は一般的にはＩＣや外部クロック信号により制限される。従って、Ｑ値調整入力信号の周波数をフィルタ回路１のカットオフ周波数ｆｃに合わせることは困難である。また、合わせたとしても、Ｓ１２とＳ１４の処理時間が異なり、デューティ比５０％に設定することが困難な場合がある。しかしながら、Ｑ値調整入力信号の周波数はｆｃ＋／−２０％、デューティ比：６０％〜４０％程度でもＱ値補償は実行できる。この場合、上記（１２）式で与えられるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記（１３）式で与えられる基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱと同じになったとしても、所望のＱからずれが生じるのは明らかである。しかしながら、ずれの量は一定に保たれるため、前記ずれの量を補正するようにＱコードＱｃｏｄｅを調整すれば良い。ＱコードＱｃｏｄｅを調整は、例えば図１２の処理によって決まったＱコードＱｃｏｄｅを一定値加減算すれば良い。
【０１３４】
［実施の形態２］
《半導体集積回路の他の構成》
図１３は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む実施の形態２による半導体集積回路の他の構成を示す図である。
【０１３５】
図１３に示す本実施の形態２による半導体集積回路が、図２に示した実施の形態１による半導体集積回路と相違するのは、下記の点である。
【０１３６】
すなわち、図２に示した実施の形態１による半導体集積回路のＱ値補償回路３は、フィルタ回路１の出力振幅と基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱとを比較する振幅比較器５０と、振幅比較器５０の振幅比較結果が供給される制御回路５１と、Ｑ値制御情報を格納する制御レジスタ５２とによって構成されていた。それに対して、図１３に示す本実施の形態２による半導体集積回路のＱ値補償回路３には、３個の基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２と２個の制御レジスタ５２、５３と、切り換えスイッチＳＷ６０が使用される。
【０１３７】
すなわち、図１３に示した本実施の形態２による半導体集積回路では、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記(１２)式で与えられるようにＱ値にのみ依存するたけではなく上記(９)式で与えられる直流ゲインＤＣｇａｉｎに依存することが考慮されたものである。上記(９)式のＤＣｇａｉｎ＝Ｒ２／Ｒ１で与えられるフィルタ回路１の直流ゲインＤＣｇａｉｎが素子バラツキにより変動すると、上記(１２)式のＶoutpk＝Ｖc＋DCgain・Ｑ・Ｖpk1で与えられるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが変動するものとなる。
【０１３８】
従って、図１３に示した本実施の形態２による半導体集積回路では、Ｑ値補償動作に先立ってフィルタ回路１の直流ゲインＤＣｇａｉｎの変動をＱ値調整入力信号の入力信号ピーク電圧Ｖｉｎｐｋの調整によって補償を行う入力信号補償動作が実行される。すなわち、上記(１２)式のＶoutpk＝Ｖc＋DCgain・Ｑ・Ｖpk1において、直流ゲインＤＣｇａｉｎの変動を入力信号ピーク電圧Ｖｉｎｐｋの変化によって相殺するものである。尚、図１３に示した本実施の形態２による半導体集積回路では、Ｑ値補償動作に先立った入力信号補償動作は、図１０に示したフィルタ回路１の周波数特性校正動作のステップＳ１のカットオフ周波数補償動作の次に実行されるものである。
【０１３９】
図１３に示した本実施の形態２による半導体集積回路では、入力信号補償動作を実行するためにＱ値調整入力信号の入力信号ピーク電圧Ｖｉｎｐｋの調整を、正の振幅のピーク電圧Ｖinpk＋＝コモンモード電圧Ｖｃ＋振幅Ｖpk1＋と負の振幅のピーク電圧Ｖinpk−＝コモンモード電圧Ｖｃ−振幅Ｖpk1−とで実行するものである。
【０１４０】
Ｑ値調整入力信号の正の振幅の入力信号ピーク電圧Ｖｉｎｐｋ＋の調整のために基準電圧生成器Ｒｅｆ６１から生成される基準電圧ＶｒｅｆＡが使用される。Ｑ値調整入力信号の負の振幅の入力信号ピーク電圧Ｖｉｎｐｋ−の調整のために基準電圧生成器Ｒｅｆ６２から生成される基準電圧ＶｒｅｆＢが使用される。基準電圧ＶｒｅｆＡと基準電圧ＶｒｅｆＢとの中間電圧が、フィルタ回路１の演算増幅器ＯＰ１と演算増幅器ＯＰ２の非反転入力端子に供給されるコモンモード電圧Ｖｃの電圧レベルに設定されている。
【０１４１】
図１７は、図１３に示す本実施の形態２による半導体集積回路において、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋの変動低減のための入力信号補償動作が実行される様子を示す図である。
【０１４２】
図１７に示すように、ステップＳ６０で入力信号補償動作が開始される。ステップＳ６１では、図１３に示す本実施の形態２による半導体集積回路において、切り換えスイッチＳＷ６０を介して振幅比較器５０の非反転入力端子にはＱ値調整入力信号の正の振幅の入力信号ピーク電圧Ｖｉｎｐｋ＋の調整のために基準電圧生成器Ｒｅｆ６１から生成される基準電圧ＶｒｅｆＡが供給される。
【０１４３】
ステップＳ６２では、フィルタ回路１のカットオフ周波数ｆｃの半周期１／２ｆｃの期間よりも相当長期間の間に、Ｑ値調整入力信号の正の振幅のピーク電圧Ｖinpk＋＝コモンモード電圧Ｖｃ＋振幅Ｖpk1＋が、入力切り換えスイッチＳＷ１０を介してフィルタ回路１の入力端子に供給される。従って、フィルタ回路１は、上記(９)式のＤＣｇａｉｎ＝Ｒ２／Ｒ１で与えられる直流ゲインＤＣｇａｉｎに従ってＱ値調整入力信号の正の振幅のピーク電圧を直流増幅する。この時に、フィルタ回路１の出力端子から生成される正振幅の出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋ＋は、下記のようになる。
【０１４４】
【数１５】
2015012332.tif 000017
【０１４５】
上記(１５)式で与えられる正振幅の出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋ＋が基準電圧生成器Ｒｅｆ６１から生成される基準電圧ＶｒｅｆＡと一致するように、振幅比較器５０の出力信号によってＱ値調整入力信号の正の振幅の＋振幅Ｖpk1＋の大きさが設定される。この設定値は、制御レジスタ５３の内部に設定結果Ａとして格納される。Ｑ値補償回路３の制御回路５１は、制御レジスタ５３内部に格納された設定結果Ａに応答してＱ値調整入力信号の正の振幅のピーク電圧Ｖinpk＋＝コモンモード電圧Ｖｃ＋振幅Ｖpkの正の振幅の＋振幅Ｖpk1＋の大きさを調整する。
【０１４６】
従って、ステップＳ６３では、Ｑ値補償回路３の制御レジスタ５３の内部に設定結果Ａが格納される。
【０１４７】
ステップＳ６４では、図１３に示す本実施の形態２による半導体集積回路において、切り換えスイッチＳＷ６０を介して振幅比較器５０の非反転入力端子にはＱ値調整入力信号の負の振幅の入力信号ピーク電圧Ｖｉｎｐｋ−の調整のために基準電圧生成器Ｒｅｆ６２から生成される基準電圧ＶｒｅｆＢが供給される。
【０１４８】
ステップＳ６５では、フィルタ回路１のカットオフ周波数ｆｃの半周期１／２ｆｃの期間よりも相当長期間の間に、Ｑ値調整入力信号の負の振幅のピーク電圧Ｖinpk−＝コモンモード電圧Ｖｃ−振幅Ｖpk1−が、入力切り換えスイッチＳＷ１０を介してフィルタ回路１の入力端子に供給される。従って、フィルタ回路１は、上記(９)式のＤＣｇａｉｎ＝Ｒ２／Ｒ１で与えられる直流ゲインＤＣｇａｉｎに従ってＱ値調整入力信号の負の振幅のピーク電圧を直流増幅する。この時に、フィルタ回路１の出力端子から生成される負振幅の出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋ−は、下記のようになる。
【０１４９】
【数１６】
2015012332.tif 000018
【０１５０】
上記(１６)式で与えられる負振幅の出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋ−が基準電圧生成器Ｒｅｆ６２から生成される基準電圧ＶｒｅｆＢと一致するように、振幅比較器５０の出力信号によってＱ値調整入力信号の負の振幅の−振幅Ｖpk1−の大きさが設定される。この設定値は、制御レジスタ５３の内部に設定結果Ｂとして格納される。Ｑ値補償回路３の制御回路５１は、制御レジスタ５３内部に格納された設定結果Ｂに応答してＱ値調整入力信号の負の振幅のピーク電圧Ｖinpk−＝コモンモード電圧Ｖｃ−振幅Ｖpk−の負の振幅の−振幅Ｖpk1の大きさを調整する。
【０１５１】
従って、ステップＳ６６では、Ｑ値補償回路３の制御レジスタ５３の内部に設定結果Ｂが格納される。最後のステップＳ６７で、入力信号補償動作が終了される。
【０１５２】
図１５は、図１３に示した本実施の形態２による半導体集積回路のＱ値補償回路３に含まれた３個の基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２と切り換えスイッチＳＷ６０と振幅比較器５０との構成を示す図である。
【０１５３】
図１５に示したように、３個の基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２は、電源電圧Ｖｄｄと接地電位との間に直列接続された４個の抵抗Ｒ６０、Ｒ６１、Ｒ６２、Ｒ６３によって構成されている。例えば、電源電圧Ｖｄｄを１Ｖに設定して、４個の抵抗Ｒ６０、Ｒ６１、Ｒ６２、Ｒ６３を３０ｋΩ、１５ｋΩ、１０ｋΩ、４５ｋΩにそれぞれ設定する。その結果、基準電圧ＶｒｅｆＱ、ＶｒｅｆＡ、ＶｒｅｆＢは、それぞれ０．７Ｖ、０．５５Ｖ、０．４５Ｖに設定される。
【０１５４】
また図１５に示したように、振幅比較器５０は、Ｎチャンネル差動ＭＯＳトランジスタＱｎ１、Ｑｎ２と、Ｐチャンネル負荷ＭＯＳトランジスタＱｐ１、Ｑｐ２と、Ｐチャンネル駆動ＭＯＳトランジスタＱｐ３と、出力ＣＭＯＳインバータＩＮＶと、２個の電流源Ｉｓ１、Ｉｓ２と、平滑容量Ｃｒｅｆとによって構成されている。
【０１５５】
図１４は、図１３に示した本実施の形態２による半導体集積回路のＱ値補償回路３に含まれた基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２からそれぞれ生成される基準電圧ＶｒｅｆＱ、ＶｒｅｆＡ、ＶｒｅｆＢの関係を示す図である。
【０１５６】
図１４に示すように、基準電圧ＶｒｅｆＡと基準電圧ＶｒｅｆＢとの中間電圧が、フィルタ回路１の演算増幅器ＯＰ１と演算増幅器ＯＰ２の非反転入力端子に供給されるコモンモード電圧Ｖｃの電圧レベルに設定されている。基準電圧ＶｒｅｆＡとコモンモード電圧Ｖｃとの電圧差ＶｒｅｆＡ−ＶｃはＱ値調整入力信号の正の振幅の＋振幅Ｖpk1＋のＤＣｇａｉｎ倍の大きさと等しく、コモンモード電圧Ｖｃと基準電圧ＶｒｅｆＢとの電圧差Ｖｃ−ＶｒｅｆＢはＱ値調整入力信号の負の振幅の−振幅Ｖpk1−のＤＣｇａｉｎ倍の大きさと等しい。
【０１５７】
さらに基準電圧ＶｒｅｆＱは、上記(１３)式のＶrefQ＝Ｖc＋DCgain・Ｑ0・Ｖpk1により与えられるので、ＶrefQ＝Ｖc＋DCgain・(ＶrefA−Ｖc)・Ｑ0となる。一方、上記(１３)式では、直流ゲインＤＣｇａｉｎはフィルタ回路１の理想の値であり、Ｑ値は理想の所望値Ｑ０であるので、図１４に示す基準電圧ＶｒｅｆＱは半導体集積回路の素子バラツキと無関係に略一定の値に設定されている。
【０１５８】
図１３に示す本実施の形態２による半導体集積回路では、図１７に示した入力信号補償動作の実行終了の後に、振幅比較器５０と略一定の値に設定された基準電圧ＶｒｅｆＱとを使用して、Ｑ値補償動作が実行される。このＱ値補償動作が実行されている期間に、フィルタ回路１の出力端子から生成されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有する出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋは、上記(１２)式のＶoutpk＝Ｖc＋DCgain・Ｑ・Ｖpk1で与えられる。
【０１５９】
一方、その以前に実行された入力信号補償動作により直流ゲインＤＣｇａｉｎの変動量と入力信号ピーク電圧Ｖｉｎｐｋの変化量は反対極性で同一の絶対値に設定されているので、直流ゲインＤＣｇａｉｎの変動は入力信号ピーク電圧Ｖｉｎｐｋの変化によって相殺されている。また、上記(１２)式のＶoutpk＝Ｖc＋DCgain・Ｑ・Ｖpk1において、出力信号ピーク電圧Ｖｏｕｔｐｋは直流ゲインＤＣｇａｉｎの変動量以外にも、図１３を構成する演算増幅器のＤＣオフセットやコモンモード電圧Ｖｃの変動の影響を受ける。しかしながら、これらの変動量があったとしても、前述の通り図１４に示される関係は同じに保たれるため、入力信号ピーク電圧Ｖｉｎｐｋにより各変動分が相殺されるのは明らかである。従って、Ｑ値補償動作の実行期間にフィルタ回路１の出力端子から生成されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有する出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋは、直流ゲインＤＣｇａｉｎの変動および各演算増幅器のＤＣオフセット、コモンモード電圧の変動と無関係に、Ｑ値にのみ依存するものとなる。
【０１６０】
図１６は、図１３に示す本実施の形態２による半導体集積回路のＱ値補償動作の実行後にフィルタ回路１の出力端子から生成されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有する出力電圧信号Ｖｏｕｔとその出力信号ピーク電圧Ｖｏｕｔｐｋと略一定の値に設定された基準電圧ＶｒｅｆＱとの関係を示す図である。
【０１６１】
従って、振幅比較器５０と略一定の値に設定された基準電圧ＶｒｅｆＱを使用したＱ値補償動作の実行によってフィルタ回路１の実際のＱ値は理想の所望値Ｑ０に設定されるので、半導体集積回路の素子バラツキによる直流ゲインＤＣｇａｉｎの変動および各演算増幅器のＤＣオフセット、コモンモード電圧の変動があっても、フィルタ回路１の実際のＱ値を所望の値に設定することが可能となる。
【０１６２】
図１８は、図１３に示した本実施の形態２による半導体集積回路において、Ｑ値補償動作において、値補償回路３の制御回路５１がＱ値調整入力信号を生成する様子を説明する図である。
【０１６３】
図１８に示すＱ値調整入力信号の生成方法が図１１に示したＱ値調整入力信号の生成方法と相違するのは、図１８に示すＱ値調整入力信号の生成方法では制御レジスタ５３内部に格納された設定結果Ａと設定結果Ｂとに応答してＱ値調整入力信号の正の振幅＋Ｖpk1＋と負の振幅−Ｖpk1−の大きさが調整されることである。
【０１６４】
図１８に示すように、ステップＳ７０でＱ値調整入力信号生成動作が開始される。最初のステップＳ７１では、Ｑ値調整入力信号としての入力信号電圧Ｖinのピーク電圧Ｖinpkに関して、Ｖinpk＝コモンモード電圧Ｖｃ＋振幅Ｖpk1＋の関係を設定する。この設定において、制御レジスタ５３内部に格納された設定結果Ａを使用して、Ｑ値調整入力信号の正の振幅＋Ｖpk1＋が調整される。この電圧設定は、ステップＳ７２のカットオフ周波数ｆｃの半周期１／２ｆｃの期間継続される。
【０１６５】
さらに次のステップＳ７３で、Ｑ値調整入力信号としての入力信号電圧Ｖinのピーク電圧Ｖinpkに関して、Ｖinpk＝コモンモード電圧Ｖｃ−振幅Ｖpk1−の関係を設定する。この設定において、制御レジスタ５３内部に格納された設定結果Ｂを使用して、Ｑ値調整入力信号の負の振幅−Ｖpk1−が調整される。この電圧設定も、ステップＳ７４のカットオフ周波数ｆｃの半周期１／２ｆｃの期間継続された後、ステップＳ７５でＱ値調整入力信号生成動作が終了される。その結果、図１８に示したＱ値調整入力信号生成動作によって、一周期分のＱ値調整入力信号Ｖinが生成されることが可能となる。
【０１６６】
《Ｑ値補償動作の詳細》
図１９は、図１３に示した本実施の形態２による半導体集積回路のフィルタ回路１のＱ値補償動作を説明する図である。
【０１６７】
図１９に示す本実施の形態２によるＱ値補償動作が図１２に示した実施の形態１によるＱ値補償動作と相違するのは、図１９のＱ値補償動作にはステップＳ１３８とステップＳ１３９とが追加されていることである。
【０１６８】
図１９のＱ値補償動作に追加されたステップＳ１３８では、図１７で説明したフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋの変動低減のための入力信号補償動作が実行されるものである。
【０１６９】
図１９のＱ値補償動作に追加されたステップＳ１３９では、図１５に示した本実施の形態２による半導体集積回路のＱ値補償回路３に含まれた切り換えスイッチＳＷ６０によって基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱが振幅比較器５０に供給されるものである。ステップＳ１３８とステップＳ１３９の以外は、図１９に示す本実施の形態２によるＱ値補償動作は図１２に示した実施の形態１によるＱ値補償動作と同一であるので、それ以上の図１９のＱ値補償動作の説明を省略する。
【０１７０】
また、本実施例のＱ値調整入力信号の周波数はフィルタ回路１のカットオフ周波数と同じが好適だが、実施例１と同様に、厳密に同じでなくても良い。
【０１７１】
［実施の形態３］
《半導体集積回路の他の構成》
図２０は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む実施の形態３による半導体集積回路の他の構成を示す図である。
【０１７２】
図２０に示す本実施の形態３による半導体集積回路が、図２に示した実施の形態１による半導体集積回路と相違するのは、下記の点である。
【０１７３】
すなわち、図２０に示す本実施の形態３による半導体集積回路では、チャンネル選択フィルタとしてのフィルタ回路１は、サレンキー(Ｓａｌｌｅｎ−Ｋｅｙ)型のアクティブＲＣローパスフィルタによって構成されている。良く知られているように、図２０のサレンキー型ローパスフィルタ回路１は、演算増幅器ＯＰ１の反転入力端子と出力端子を容量Ｃ２を介して入力の２個の直列抵抗Ｒ１、Ｒ２の接続ノードに接続したものである。このチャンネル選択フィルタとしてのフィルタ回路１は、ベースバンド信号帯域幅である所望のチャンネル以外の信号を除去するものである。
【０１７４】
サレンキー型のアクティブＲＣローパスフィルタによって構成されたフィルタ回路１は、ω0とカットオフ周波数ｆｃとＱ値とは、Ｒ１＝Ｒ２＝Ｒの場合には、それぞれ次式で与えられる。
【０１７５】
【数１７】
2015012332.tif 000019
【０１７６】
【数１８】
2015012332.tif 000020
【０１７７】
【数１９】
2015012332.tif 000021
【０１７８】
しかし、図２０のサレンキー型ローパスフィルタ回路１では、演算増幅器ＯＰ１の非反転入力端子に無視できない寄生容量Ｃｐが存在する場合には、第１容量Ｃ１が実効的に増加したようになる。従って、カットオフ周波数ｆｃとＱ値とは、上述した理想値から変化するものとなる。第１容量Ｃ１と第２容量Ｃ２を寄生容量Ｃｐに比較して大きな容量値とすれば、特性変動は補償されるが半導体集積回路の半導体チップ面積と製造コストとが増加してしまう。
【０１７９】
そこでカットオフ周波数補償回路２によって第１容量Ｃ１と第２容量Ｃ２とを図２に示した実施の形態１と同様に単純に補償したとしても、カットオフ周波数補償動作後のカットオフ周波数ｆｃは理想値より変化したものとなり、Ｑ値も理想値より変化したままとなる。
【０１８０】
従って、図２０に示す実施の形態３による半導体集積回路では、カットオフ周波数補償回路２によって第１容量Ｃ１と第２容量Ｃ２とを図２に示した実施の形態１と同様に単純に補償した後に、基準電圧生成器Ｒｅｆ５０と振幅比較器５０とＱ値補償回路３を使用して第１容量Ｃ１の容量値のみの調整によってＱ値を理想値に調整するものである。このように最後のＱ値補償動作によって、サレンキー型ローパスフィルタ回路１のカットオフ周波数ｆｃは更に理想値に設定されるようになる。
【０１８１】
［実施の形態４］
《直交ダイレクト・ダウンコンバージョン方式の受信機》
図２１は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なマルチモード・レシーバーを直交ダイレクト・ダウンコンバージョン方式で構成する際にIチャンネルとＱチャンネルのチャンネル選択フィルタとしての複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄと、これらフィルタ回路の周波数特性を設定するための共通のカットオフ周波数補償回路２と複数のＱ値補償回路３Ａ、３Ｂ、３Ｃ、３Ｄとを含む実施の形態４による半導体集積回路の他の構成を示す図である。
【０１８２】
図２１に示したように、I系アナログベースバンド回路２１０は、第１入力切り換えスイッチＳＷ１０と第１ベースバンド増幅器Ａｍｐ１と第１フィルタ回路１Ａと第１Ｑ値補償回路３Ａと第２入力切り換えスイッチＳＷ１１と第２フィルタ回路１Ｂと第２Ｑ値補償回路３Ｂと第２ベースバンド増幅器Ａｍｐ２と共通のカットオフ周波数補償回路２とによって構成されている。
【０１８３】
図２１に示したように、Ｑ系アナログベースバンド回路２１１は、第３入力切り換えスイッチＳＷ１２と第３ベースバンド増幅器Ａｍｐ３と第３フィルタ回路１Ｃと第３Ｑ値補償回路３Ｃと第４入力切り換えスイッチＳＷ１３と第４フィルタ回路１Ｄと第４Ｑ値補償回路３Ｄと第４ベースバンド増幅器Ａｍｐ４によって構成されている。
【０１８４】
最初に、図２１に示した本実施の形態４による半導体集積回路では、共通のカットオフ周波数補償回路２によるカットオフ周波数補償動作は、図１と図２に示す実施の形態１による半導体集積回路で実行されるカットオフ周波数補償動作と全く同一であるので、説明を省略する。すなわち、複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄに対し、同時にカットオフ周波数補償動作が可能である。
【０１８５】
その次に、図２１に示した本実施の形態４による半導体集積回路では、Ｑ値補償動作が実行される。すなわち、I系アナログベースバンド回路２１０では第１Ｑ値補償回路３Ａによる第１フィルタ回路１ＡのＱ値補償動作と第２Ｑ値補償回路３Ｂによる第２フィルタ回路１ＢのＱ値補償動作とが並列に実行され、更にＱ系アナログベースバンド回路２１１では第３Ｑ値補償回路３Ｃによる第３フィルタ回路１ＣのＱ値補償動作と第４Ｑ値補償回路３Ｄによる第４フィルタ回路１ＤのＱ値補償動作とが並列に実行される。ここでのＱ値補償動作は、図１と図２に示す実施の形態１による半導体集積回路で実行されるＱ値補償動作と全く同一であるので、説明を省略する。すなわち、複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄに対し、同時にＱ値補償動作が可能である。
【０１８６】
［実施の形態５］
《直交ダイレクト・ダウンコンバージョン方式の受信機》
図２２は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なマルチモード・レシーバーを直交ダイレクト・ダウンコンバージョン方式で構成する際にIチャンネルとＱチャンネルのチャンネル選択フィルタとしての複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄと、これらフィルタ回路の周波数特性を設定するための共通のカットオフ周波数補償回路２と複数のＱ値補償回路３Ａ、３Ｃとを含む実施の形態５による半導体集積回路の他の構成を示す図である。
【０１８７】
図２２に示す本実施の形態５による半導体集積回路が図２１に示した実施の形態４による半導体集積回路と相違するのは、下記の点である。
【０１８８】
すなわち、図２２に示す本実施の形態５による半導体集積回路からは、図２１に示した本実施の形態４による半導体集積回路に含まれていた第２入力切り換えスイッチＳＷ１１と第４入力切り換えスイッチＳＷ１３と第２Ｑ値補償回路３Ｂと第４Ｑ値補償回路３Ｄとが省略されている。
【０１８９】
従って、I系アナログベースバンド回路２１０では第１フィルタ回路１Ａの出力端子と第２フィルタ回路１Ｂの入力端端子が直接接続され、Ｑ系アナログベースバンド回路２１１では第３フィルタ回路１Ｃの出力端子と第４フィルタ回路１Ｄの入力端端子が直接接続されている。
【０１９０】
更に、I系アナログベースバンド回路２１０では、第１フィルタ回路１Ａの出力信号は第２フィルタ回路１Ｂと第２ベースバンド増幅器Ａｍｐ２とを介して第１Ｑ値補償回路３Ａに供給される。同様に、Ｑ系アナログベースバンド回路２１１では、第３フィルタ回路１Ｃの出力信号は第４フィルタ回路１Ｄと第４ベースバンド増幅器Ａｍｐ４とを介して第３Ｑ値補償回路３Ｃに供給される。
【０１９１】
図２３は、図２２に示した本実施の形態５による半導体集積回路のI系アナログベースバンド回路２１０に含まれた第１Ｑ値補償回路３Ａの構成を示す図である。
【０１９２】
図２に示した実施の形態１による半導体集積回路のＱ値補償回路３と比較して、図２３に示す第１Ｑ値補償回路３Ａには第２基準電圧生成器Ｒｅｆ５１と切り換えスイッチＳＷ６０とが追加されている。
【０１９３】
図２３に示した第１Ｑ値補償回路３Ａでは、切り換えスイッチＳＷ６０が第１基準電圧生成器Ｒｅｆ５０の第１基準電圧ＶｒｅｆＱ１を選択することにより、振幅比較器５０は前段の第１フィルタ回路１Ａの出力振幅と第１基準電圧ＶｒｅｆＱ１とを比較する。従って、振幅比較器５０と制御回路５１は前段の第１フィルタ回路１Ａの出力振幅と第１基準電圧ＶｒｅｆＱ１が一致するように、前段のＱ１値制御情報を制御レジスタ５２に設定する。また更に切り換えスイッチＳＷ６０が第２基準電圧生成器Ｒｅｆ５１の第２基準電圧ＶｒｅｆＱ２を選択することにより、振幅比較器５０は後段の第２フィルタ回路１Ｂの出力振幅と第２基準電圧ＶｒｅｆＱ２とを比較する。従って、振幅比較器５０と制御回路５１は後段の第２フィルタ回路１Ｂの出力振幅と第２基準電圧ＶｒｅｆＱ２が一致するように、後段のＱ２値制御情報を制御レジスタ５２に設定する。図２２に示した本実施の形態５による半導体集積回路のＱ系アナログベースバンド回路２１１に含まれた第３Ｑ値補償回路３Ｃも、図示されていないが図２２に示したI系アナログベースバンド回路２１０に含まれた第１Ｑ値補償回路３Ａと同様に構成されている。
【０１９４】
図２４は、図２２に示す本実施の形態５による半導体集積回路に内蔵されたチャンネル選択フィルタとしての複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄの周波数特性校正動作を説明する図である。
【０１９５】
ステップＳ２００で周波数特性校正動作が開始されると、ステップＳ２０１でカットオフ周波数補償動作が開始される。
【０１９６】
すると、ステップＳ２０２では、共通のカットオフ周波数補償回路２は、カットオフ周波数調整結果をI系アナログベースバンド回路２１０の第１フィルタ回路１ＡとＱ系アナログベースバンド回路２１１の第３フィルタ回路１Ｃに適用するので、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃとが補償すべきカットオフ周波数に設定される。
【０１９７】
ステップＳ２０３では、カットオフ周波数補償回路２は、I系アナログベースバンド回路２１０の後段の第２フィルタ回路１ＢとＱ系アナログベースバンド回路２１１の後段の第４フィルタ回路１Ｄのカットオフ周波数を、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃに設定されたカットオフ周波数よりも高い周波数に暫定的に設定する。
【０１９８】
この理由は、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１ＣとのＱ値補償動作の間に、I系アナログベースバンド回路２１０では、前段の第１フィルタ回路１Ａの出力信号が後段の第２フィルタ回路１Ｂと第２ベースバンド増幅器Ａｍｐ２とを介して第１Ｑ値補償回路３Ａに供給され、Ｑ系アナログベースバンド回路２１１では、前段の第３フィルタ回路１Ｃの出力信号が後段の第４フィルタ回路１Ｄと第４ベースバンド増幅器Ａｍｐ４とを介して第３Ｑ値補償回路３Ｃに供給されるためである。すなわち、前段の第１フィルタ回路１Ａと第３フィルタ回路１Ｃの出力信号が後段の第２フィルタ回路１Ｂと第４フィルタ回路１Ｄとによって影響されないように、後段の第２フィルタ回路１Ｂと第４フィルタ回路１Ｄのカットオフ周波数を暫定的に高い周波数に設定するものである。
【０１９９】
ステップＳ２０４では、第１Ｑ値補償回路３Ａの制御回路５１から生成されるＱ値調整入力信号と第３Ｑ値補償回路３Ｃの制御回路５１から生成されるＱ値調整入力信号の周波数を、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃに設定されたカットオフ周波数と略等しい周波数に設定する。
【０２００】
ステップＳ２０５では、第１Ｑ値補償回路３Ａと第３Ｑ値補償回路３Ｃでは、切り換えスイッチＳＷ６０が第１基準電圧生成器Ｒｅｆ５０の第１基準電圧ＶｒｅｆＱ１を選択するものである。
【０２０１】
ステップＳ２０６では、第１Ｑ値補償回路３Ａの振幅比較器５０は第１基準電圧ＶｒｅｆＱ１と前段の第１フィルタ回路１Ａの出力振幅とを比較することで、前段の第１フィルタ回路１Ａの前段のＱ１値制御情報が第１Ｑ値補償回路３Ａの制御レジスタ５２に設定されるものである。次に、ステップＳ２０６では、第３Ｑ値補償回路３Ｃの振幅比較器５０は第１基準電圧ＶｒｅｆＱ１と前段の第３フィルタ回路１Ｃの出力振幅とを比較することで、前段の第３フィルタ回路１Ｃの前段のＱ１値制御情報が第３Ｑ値補償回路３Ｃの制御レジスタ５２に設定される。
【０２０２】
ステップＳ２０７では、共通のカットオフ周波数補償回路２は、カットオフ周波数調整結果をI系アナログベースバンド回路２１０の後段の第２フィルタ回路１ＢとＱ系アナログベースバンド回路２１１の後段の第４フィルタ回路１Ｄに適用することによって、後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄとを補償すべきカットオフ周波数に設定する。
【０２０３】
この時に、後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄに設定すべきカットオフ周波数が前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃに設定されたカットオフ周波数より高い周波数である場合には、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃのカットオフ周波数を後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄに設定すべきカットオフ周波数よりも高い周波数に暫定的に設定する。
【０２０４】
この理由は、その後に実行される後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１ＤのＱ値補償動作の間に、第１Ｑ値補償回路３Ａの制御回路５１から生成されるＱ値調整入力信号と第３Ｑ値補償回路３Ｃの制御回路５１から生成されるＱ値調整入力信号とがそれぞれ前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃとを介して後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄに供給されるためである。すなわち、後段の第２フィルタ回路１Ｂと第４フィルタ回路１ＤのＱ値調整入力信号前段の第１フィルタ回路１Ａと第３フィルタ回路１Ｃによって影響されないように、前段の第１フィルタ回路１Ａと第３フィルタ回路１Ｃのカットオフ周波数を暫定的に高い周波数に設定するものである。
【０２０５】
従って、後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１ＤのＱ値補償動作の実行が完了した後には、前段の第１フィルタ回路１Ａと第３フィルタ回路１Ｃのカットオフ周波数は、この高い暫定値からステップＳ２０２で設定した本来のカットオフ周波数の値に復帰される。
【０２０６】
ステップＳ２０８では、第１Ｑ値補償回路３Ａの制御回路５１から生成されるＱ値調整入力信号と第３Ｑ値補償回路３Ｃの制御回路５１から生成されるＱ値調整入力信号の周波数を、後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄに設定されたカットオフ周波数と略等しい周波数に設定する。
【０２０７】
ステップＳ２０９では、第１Ｑ値補償回路３Ａと第３Ｑ値補償回路３Ｃでは、切り換えスイッチＳＷ６０が第２基準電圧生成器Ｒｅｆ５１の第２基準電圧ＶｒｅｆＱ２を選択するものである。
【０２０８】
ステップＳ２１０では、第１Ｑ値補償回路３Ａの振幅比較器５０は第２基準電圧ＶｒｅｆＱ２と後段の第２フィルタ回路１Ｂの出力振幅とを比較することで、後段の第２フィルタ回路１Ｂの後段のＱ２値制御情報が第１Ｑ値補償回路３Ａの制御レジスタ５２に設定されるものである。次に、ステップＳ２１０では、第３Ｑ値補償回路３Ｃの振幅比較器５０は第２基準電圧ＶｒｅｆＱ２と後段の第４フィルタ回路１Ｄの出力振幅とを比較することで、後段の第４フィルタ回路１Ｄの後段のＱ２値制御情報が第３Ｑ値補償回路３Ｃの制御レジスタ５２に設定される。
【０２０９】
ステップＳ２１１では、ステップＳ２００で開始された周波数特性校正動作が完了する。この時に、後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄに設定すべきカットオフ周波数が前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃに設定されたカットオフ周波数より高い周波数であった場合には、前段の第１フィルタ回路１Ａと第３フィルタ回路１Ｃとに暫定的に設定された高いカットオフ周波数の設定情報は破棄され、前段の第１フィルタ回路１Ａと第３フィルタ回路１ＣはステップＳ２０２で設定した本来のカットオフ周波数の値に復帰される。
【０２１０】
ステップＳ２０７において、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃのカットオフ周波数を後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄに設定すべきカットオフ周波数よりも高い周波数に暫定的に設定したが、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃとが補償すべきカットオフ周波数に設定しても良い。この結果、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃの周波数特性校正に誤差が含まれていたとしても、後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄの周波数特性校正により、前記誤差を補償するように後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄの周波数特性校正が実行される。
【０２１１】
更に図２２に示す本実施の形態５による半導体集積回路では、I系アナログベースバンド回路２１０の第２ベースバンド増幅器Ａｍｐ２の出力端子と第１Ｑ値補償回路３Ａの入力端子との間にデジタル信号処理回路を接続する一方、同様にＱ系アナログベースバンド回路２１１の第４ベースバンド増幅器Ａｍｐ４の出力端子と第３Ｑ値補償回路３Ｃの入力端子との間にデジタル信号処理回路を接続することも可能である。
【０２１２】
この場合にはデジタル信号処理回路の出力信号はデジタルデータであるので、第１Ｑ値補償回路３Ａと第３Ｑ値補償回路３Ｃのアナログ回路で構成された振幅比較器５０の代わりにデジタルコンパレータが使用される。従って、デジタルコンパレータは事前に制御レジスタ等に格納された基準デジタルデータとデジタル信号処理回路の出力信号であるデジタルデータとを比較して、その比較結果によってＱ値補償動作を実行する。
【０２１３】
デジタル信号処理回路はアナログデジタル変換器(ＡＤＣ)とデジタル実効値演算器とによって構成され、例えばI系アナログベースバンド回路２１０の第２ベースバンド増幅器Ａｍｐ２のアナログ出力信号はアナログデジタル変換器(ＡＤＣ)によりデジタル出力信号に変換される。アナログデジタル変換器(ＡＤＣ)のデジタル出力信号はデジタル実効値演算器に供給されることよって、デジタル実効値演算器はデジタル出力信号の実効値を演算する。デジタル実効値演算器実効値の演算方法は、サンプリング値を二乗して、二乗出力を加算して、加算出力を加算回数で除算して平均化して、平均化出力の平方根を算出する方法を採用することが可能である。
【０２１４】
また、サンプリング処理から平均化までの処理を反復して、更にこの反復処理の結果の平均化して、平均化出力の平方根を算出する方法を採用することで、加算結果を保存するレジスタサイズを削減することができる。更に平均化処理の平均回数の増加で雑音が低減されるので、高精度のＱ値補償動作を実行することが可能となる。また二乗出力を加算する加算回数が２のべき乗の場合には、デジタル除算はシフト演算で代用されることが可能であり、デジタル除算の回路規模を削減することが可能となる。また、１／ｆｃの整数倍の時間まで加算し、そのタイミングで平均化すれば、平均化の打ち切りタイミングによる影響を軽減するためのデジタルフィルタ処理をしなくとも平均化可能であり、小面積化に繋がる。
【０２１５】
また、例えばアナログデジタル変換器（ＡＤＣ）のサンプリング周波数が３．２ｆｃとすれば、１／ｆｃの２０倍の時間であれば平均化に必要な加算回数は６４回となり、シフト演算可能でデジタルフィルタ不要となる条件を満たす。１／ｆｃの２０倍のタイミングで平均化を完了し比較するには、図１２あるいは図１９のフローのＳ１２９およびＳ１３３においてＬ値を２０に設定すれば良い。
【０２１６】
デジタル処理にて実効値を用いる方法では、アナログの基準電圧に対し、フィルタ出力のピーク電圧を比較する必要が無いため、雑音により比較結果の誤差が生じる懸念が少なくなる。また、図１５に示した基準電圧生成においても、抵抗比のバラツキにより比較結果の誤差が生じる懸念があった。デジタル処理にて実効値を用いる構成では、デジタル値で比較し、比較されるフィルタ出力は実効値の演算回路により平均化されるため、雑音にも強いＱ補償が可能となる。また、微細プロセスを用いれば、デジタル回路はアナログ回路に比べ小さく実現可能なため、低面積化可能となる。また、図２３のように周波数校正を実行したいＱ値が複数あり、基準電圧が複数ある場合は、デジタル値を複数用意し選択する構成にすれば対応可能である。この場合、デジタル値を記憶するレジスタを設けておけば良い。さらには、ソフトウェアにより外部から任意の値に基準電圧と目標とするＱ値を設定可能な構成にしておけば、フィルタ回路の周波数特性は素子バラツキに依存しない任意の値に調整可能となるため、ソフトウェア無線器における高精度なアナログフィルタ回路を提供することが可能となる。
【０２１７】
［実施の形態６］
《直交ダウンコンバージョン方式の受信機》
図２５は、同相成分のIチャンネルと直交成分のＱチャンネルの２系統のアナログベースバンド部を有する実施の形態６による直交ダウンコンバージョン方式の受信機のチャンネル選択フィルタに、上述した実施の形態１から実施の形態５までのいずれかの形態による半導体集積回路に内蔵されたフィルタ回路を適用した構成を示す図である。
【０２１８】
図２５に示した本実施の形態６による直交ダイレクトダウンコンバージョン方式の受信機は、アンテナ２２１、バンドパスフィルタ２２２、低雑音増幅器２２３、Ｉ信号ミキサ２２４、第１チャンネル選択フィルタ２２５、第１増幅器２２６、Ｑ信号ミキサ２２７、第２チャンネル選択フィルタ２２８、第２増幅器２２９、９０度移相器２３０、ＲＦ電圧制御発振器２３１を具備している。
【０２１９】
図２５の直交ダイレクトダウンコンバージョン方式の受信機では、低雑音増幅器２２３、Ｉ信号ミキサ２２４、第１チャンネル選択フィルタ２２５、第１増幅器２２６、Ｑ信号ミキサ２２７、第２チャンネル選択フィルタ２２８、第２増幅器２２９、９０度移相器２３０、ＲＦ電圧制御発振器２３１は、携帯電話端末に搭載される半導体集積回路の半導体チップに集積化されている。
【０２２０】
ＲＦ電圧制御発振器(ＶＣＯ) ２３１と９０度移相器２３０とによって、９０度の位相差を持つＩローカル信号とＱローカル信号とがＩ信号ミキサ２２４とＱ信号ミキサ２２７とにそれぞれ供給される。アンテナ２２１によって受信されたＲＦ受信信号はバンドパスフィルタ２２２を介して低雑音増幅器２２３の入力端子に供給され、低雑音増幅器２２３のＲＦ受信増幅信号は直交ダウンコンバージョンミキサを構成するＩ信号ミキサ２２４とＱ信号ミキサ２２７にそれぞれ供給される。Ｉ信号ミキサ２２４から生成されるＩベースバンド信号は第１チャンネル選択フィルタ２２５と第１増幅器２２６に供給される一方、Ｑ信号ミキサ２２７から生成されるＱベースバンド信号は第２チャンネル選択フィルタ２２８と第２増幅器２２９とに供給される。
【０２２１】
図２５に示した直交ダイレクトダウンコンバージョン方式の受信機では、同相成分のIチャンネルのための第１チャンネル選択フィルタ２２５と直交成分のＱチャンネルのための第２チャンネル選択フィルタ２２８とに、上述した実施の形態１から実施の形態５までのいずれかの形態によるフィルタ回路が使用されたものである。
【０２２２】
［実施の形態７］
《直交ダウンコンバージョン方式の受信機》
図２６は、マルチ入力マルチ出力(ＭＩＭＯ：Multi-Input Multi-Output)通信システムに使用される実施の形態６による直交ダウンコンバージョン方式の受信機のチャンネル選択フィルタに、上述した本実施の形態１から実施の形態５までのいずれかの形態による半導体集積回路に内蔵されたフィルタ回路を適用した構成を示す図である。
【０２２３】
図２６に示した本実施の形態７による直交ダイレクトダウンコンバージョン方式の受信機は、このＭＩＭＯ通信システムとダイバーシティ受信とに対応するものである。すなわち、図２６に示した受信機は、メインの受信アンテナ４００と、アンテナスイッチとＲＦフィルタとからなるフロントエンドモジュール４０１と、受信ミキサ４０３と、チャンネル選択フィルタ４０７と、アナログデジタル変換器(ＡＤＣ)４０９だけではなく、ＭＩＭＯ通信システムとダイバーシティ受信とに対応するための受信アンテナ５００と、アンテナスイッチとＲＦフィルタとからなるフロントエンドモジュール５０１と、受信ミキサ５０３と、チャンネル選択フィルタ５０７と、アナログデジタル変換器(ＡＤＣ)５０９とを含んでいる。図２６に示した受信機において、破線４２０の内部の回路が受信機のための半導体集積回路の半導体チップに集積化されている。受信機のための半導体集積回路４２０には、ベースバンド信号処理ＬＳＩ４１０が接続されている。
【０２２４】
メインのアナログデジタル変換器４０９はチャンネル選択フィルタ４０７から生成されるアナログベースバンド受信信号をデジタルベースバンド受信信号に変換してベースバンド信号処理ＬＳＩ４１０に供給して、サブ側でのアナログデジタル変換器５０９はチャンネル選択フィルタ４０７から生成されるアナログベースバンド受信信号をデジタルベースバンド受信信号に変換してベースバンド信号処理ＬＳＩ４１０に供給するものである。尚、メインの受信ミキサ４０３とサブの受信ミキサ５０３には、直交復調のための９０度移相器４０５とＲＦキャリア発振器４０４とが接続されている。また、ベースバンド信号処理ＬＳＩ４１０から生成されるデジタルベースバンド送信信号はデジタルアナログ変換器(ＤＡＣ)４１２によりアナログベースバンド送信信号に変換され、ＲＦ送信信号生成部４１１に供給される。ＲＦ送信信号生成部４１１から生成されるＲＦ送信信号は、フロントエンドモジュール４０１を介して送信アンテナとしても機能する受信アンテナ４００に供給される。
【０２２５】
特に図２６に示した本実施の形態７による直交ダイレクトダウンコンバージョン方式の受信機では、メインのチャンネル選択フィルタ４０７とサブ側のチャンネル選択フィルタ５０７とに、上述した実施の形態１から実施の形態５までのいずれかの形態による半導体集積回路に内蔵されたフィルタ回路が使用されるものである。
【０２２６】
図２７は、図２６に示した本実施の形態７による直交ダイレクトダウンコンバージョン方式の受信機のための半導体集積回路に含まれたＱ値補償回路３の構成を示す図である。
【０２２７】
図２７に示すように、図２６に示した半導体集積回路に含まれたＱ値補償回路３は、直交復調のＩ側とＱ側とダイバーシティ受信のメイン側とサブ側の合計４つの受信パスに対応するQ補償回路である。図２７に示すＱ補償回路では、各パスのコンパレータ出力の結果は加算器５０２によって加算され、制御回路５１に加算結果を出力する。図２７に示す各パスのＱ値補償回路３は、図１３に示した実施の形態２と全く同様に、３個の基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２と２個の制御レジスタ５２、５３と切り換えスイッチＳＷ６０を含んでいる。従って、図２６に示した本実施の形態７による半導体集積回路のメインのチャンネル選択フィルタ４０７とサブ側のチャンネル選択フィルタ５０７では、図１３に示した実施の形態２と全く同様に、カットオフ周波数補償動作とＱ値補償動作との間に入力信号補償動作が実行されるものである。
【０２２８】
図２７に示す各パスのＱ値補償回路３では、振幅比較器５０はチャンネル選択フィルタの出力振幅を第１基準電圧生成器Ｒｅｆ５０の第１基準電圧ＶｒｅｆＱ１と比較する。その際に、チャンネル選択フィルタの出力振幅が第１基準電圧生成器Ｒｅｆ５０の第１基準電圧ＶｒｅｆＱ１とより大きいと判断した場合には、振幅比較器５０の比較結果はハイレベル“１”となり、逆にチャンネル選択フィルタの出力振幅が第１基準電圧生成器Ｒｅｆ５０の第１基準電圧ＶｒｅｆＱ１とより小さいと判断した場合には、振幅比較器５０の比較結果はローレベル“０”となる。全パスの比較結果を加算器５０２によって加算されて、加算器５０２の加算結果が３以上の場合には、チャンネル選択フィルタの出力振幅が第１基準電圧生成器Ｒｅｆ５０の第１基準電圧ＶｒｅｆＱ１とより大きいと判断して、チャンネル選択フィルタのＱ値補償動作が実行される。
【０２２９】
このようにして、図２６と図２７とに示した本実施の形態７による直交ダイレクトダウンコンバージョン方式の受信機のための半導体集積回路によれば、複数のパスのうち１つのパスの結果が雑音の影響を受けたとしても、その他のパスの結果によって平均化されるので、強い雑音耐性を持つ高精度のＱ値補償動作を実行することが可能となる。
【０２３０】
［実施の形態８］
図２８は、ロング・ターム・エボリューション（ＬＴＥ）方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む実施の形態８による半導体集積回路の他の構成を示す図である。
【０２３１】
図２８に示す本実施の形態８による半導体集積回路が、図１３に示した実施の形態２による半導体集積回路と相違するのは、下記の点である。
【０２３２】
すなわち、図１３に示した実施の形態１による半導体集積回路のフィルタ回路１は、第１段目の演算増幅器ＯＰ１と第２段目の演算増幅器ＯＰ２との各演算増幅器は、単一の出力端子を有するシングルエンド出力型の演算増幅器を利用していた。それに対して、図２８に示す本実施の形態８による半導体集積回路のフィルタ回路１には、非反転入力端子および反転入力端子の差動入力端子と非反転出力端子および反転出力端子の差動出力端子とを有する完全差動型演算増幅器を、図１３に示した第１段目の演算増幅器ＯＰ１と第２段目の演算増幅器ＯＰ２に使用する。その際に、入力抵抗Ｒ４と演算増幅器ＯＰ３と帰還抵抗Ｒ４によって構成された信号反転器ＩＮＶは省略されて、その代わりに２個の帰還抵抗Ｒ４が第１段目の演算増幅器ＯＰ１の差動入力端子と第２段目の演算増幅器ＯＰ２の差動出力端子との間に接続される。振幅比較器５０に入力される出力振幅は差動出力の片側である＋出力が接続される。
【０２３３】
さらには、高利得の差動増幅回路で問題となるＤＣオフセットキャンセル機能を低面積で実現する手段として、Ｑ値補償回路３と共用化する。このため、制御回路５１は差動出力である＋出力と−出力とが一致する設定値ＤＯＳをレジスタ５４に記憶し、前記設定値ＤＯＳを読み出すことでＤＣオフセットキャンセル信号を生成し、Ｑ値調整入力信号と切り替えられるようにスイッチＳＷ１００を具備し、前記スイッチＳＷ１００は演算増幅器ＯＰ１の反転入力はＱ値調整入力信号およびＤＣオフセットキャンセル信号が入力切り替えスイッチＳＷ１０からの入力信号と加算可能なように抵抗Ｒ１を介し接続される。振幅比較器５０に接続される切り替えスイッチＳＷ６００は差動出力の片側である−出力が接続可能なように構成される。また、入力切り替えスイッチＳＷ１０は、演算増幅器ＯＰ１の非反転入力と反転入力に入力信号を接続するか、コモンモード電圧Ｖｃを接続するか切り替えることができるように接続される。
【０２３４】
Ｑ値補償の際には、スイッチＳＷ１００をＱ値調整入力信号が接続されるように制御される。さらに、入力切り替えスイッチＳＷ１０は差動入力端子である＋入力と−入力から信号が入らないように、コモンモード電圧Ｖｃに接続されるように制御される。前記スイッチＳＷ１００と入力切り替えスイッチＳＷ１０の制御以外は、本実施の形態８によるＱ値補償動作は図１９に示した実施の形態２によるＱ値補償動作と同一であるので、説明を省略する。
【０２３５】
ＤＣオフセットキャンセル動作は、Ｑ値補償によるＤＣオフセットの変動分の影響をもキャンセルするため、Ｑ値補償の完了後に行う。ＤＣオフセットキャンセル動作は、−出力が振幅比較器５０に入力されるようにスイッチＳＷ６００を制御する。さらに、入力切り替えスイッチＳＷ１０は差動入力端子である＋入力と−入力からの信号に含まれるＤＣオフセットが入力されるように、＋入力と−入力へ接続されるように制御される。さらに、ＤＣオフセットキャンセル信号がスイッチＳＷ１００に入力されるように制御される。ＤＣオフセットキャンセル動作は、前記入力切り替えスイッチＳＷ１０とスイッチＳＷ６００、スイッチＳＷ１００以外は、実施の形態２による入力信号補償動作と同一のシーケンスで実行可能である。すなわち、差動出力である＋出力と−出力とが一致するように、設定値ＤＯＳがレジスタ５４に記憶されることとなる。
【０２３６】
ＤＣオフセットキャンセル動作が完了後、所望信号を受信する場合は、入力切り替えスイッチＳＷ１０とスイッチＳＷ１００はＤＣオフセットキャンセル動作中と同様に制御される。レジスタ５４に記憶された設定値ＤＯＳによって、ＤＣオフセットキャンセル信号は差動出力端子のＤＣオフセットがキャンセルされるように出力される。加えて、実施の形態２と同様に、Ｑ値調整信号により周波数特性が校正される。
【０２３７】
すなわち、図２８に示した本実施の形態８による半導体集積回路では、ＤＣオフセットキャンセル機能をＱ値補償回路３と共用化することが可能となる。
【０２３８】
また、Ｑ値調整入力信号とＤＣオフセットキャンセル信号はデジタル値で、前記デジタル値によって引き抜く電流量を制御するデジタルアナログ変換器によってデジタル−アナログ変換されたＱ値調整入力信号とＤＣオフセットキャンセル信号を用いる構成でも良い。具体的な構成例を図２９に示す。
【０２３９】
すなわち、図２９は、ロング・ターム・エボリューション（ＬＴＥ）方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む本実施の形態８による半導体集積回路の他の構成を示す図である。
【０２４０】
図２９が、図２８に示される構成と相違するのは、下記の点である。
【０２４１】
すなわち、Ｑ値調整入力信号とＤＣオフセットキャンセル信号はデジタル値で、前記デジタル値によって引き抜く電流量を制御するデジタルアナログ変換器ＤＡＣ１を具備し、引き抜く電流の接続先を制御するスイッチＳＷ１０１を具備する。スイッチＳＷ１０１は抵抗Ｒ１を介して、前記デジタルアナログ変換器ＤＡＣ１が演算増幅器ＯＰ１の反転入力か非反転入力へ接続されるように制御される。前記デジタルアナログ変換器ＤＡＣ１は電流を引き抜く構成のため、Ｑ値調整入力信号の正の振幅の＋振幅Ｖｐｋ１＋の調整時、およびその調整結果である設定結果Ａの適用時は、スイッチＳＷ１０１は演算増幅器ＯＰ１の非反転入力に接続するように制御される。一方、Ｑ値調整入力信号の負の振幅の−振幅Ｖｐｋ１−の調整時、およびその調整結果である設定結果Ｂの適用時は、スイッチＳＷ１０１は演算増幅器ＯＰ１の反転入力に接続するように制御される。
【０２４２】
また、ＤＣオフセットキャンセル動作は、振幅比較器５０によってＤＣオフセットキャンセル信号を入力しない状態で、＋出力が−出力より大きいと判断された場合は、スイッチＳＷ１０１は演算増幅器ＯＰ１の反転入力に接続するように制御される。一方、振幅比較器５０によってＤＣオフセットキャンセル信号を入力しない状態で、＋出力が−出力より小さいと判断された場合は、スイッチＳＷ１０１は演算増幅器ＯＰ１の非反転入力に接続するように制御される。
【０２４３】
すなわち、図２９に示した構成例では、Ｑ値補償動作とＤＣオフセットキャンセル動作は引き抜く電流量を制御するデジタルアナログ変換器を用いることが可能となる。言い換えれば、引き抜く電流は負の電圧しか発生できないため、単方向電圧生成しかできないデジタルアナログ変換器をもちいても、Ｑ値補償動作とＤＣオフセットキャンセル動作が可能となる。引き抜く電流量を制御するデジタルアナログ変換器、流し込むことも可能なデジタルアナログ変換器に比べ簡易なため、面積低減が可能となる。また、流し込む電流量を制御するデジタルアナログ変換器のみを用いる場合は、スイッチＳＷ１０１の制御を引き抜く電流量を制御するデジタルアナログ変換器のみを用いる場合に対して逆にすれば対応可能である。
【０２４４】
［実施の形態９］
《半導体集積回路の他の構成》
図３０は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とカットオフ周波数調整結果補正回路４を含む実施の形態９による半導体集積回路の他の構成を示す図である。
【０２４５】
図３０に示す本実施の形態９による半導体集積回路が、図１に示した実施の形態１による半導体集積回路と相違するのは、下記の点である。
【０２４６】
すなわち、図１に示した実施の形態１による半導体集積回路は、フィルタ回路１、カットオフ周波数補償回路２、及びＱ値補償回路３を有していた。それに対して、図３０に示す本実施の形態９による半導体集積回路は、さらに、カットオフ周波数調整結果補正回路４を有している。
【０２４７】
チャンネル選択フィルタとしてのフィルタ回路１の入力端子に入力切り換えスイッチＳＷ１０の出力端子が接続され、入力切り換えスイッチＳＷ１０の一方の入力端子にダイレクト・コンバージョン・マルチモード・レシーバーの受信ミキサから生成されるベースバンド入力信号が供給され、入力切り換えスイッチＳＷ１０の他方の入力端子にＱ値補償回路３から生成されるＱ値調整入力信号が供給され、入力切り換えスイッチＳＷ１０の切り換え制御端子にはＱ値補償回路３から生成されるスイッチ制御信号が供給される。
【０２４８】
カットオフ周波数補償回路２は素子バラツキに起因するフィルタ回路１のカットオフ周波数のバラツキを補償するカットオフ周波数調整結果をカットオフ周波数調整結果補正回路４に出力する。一方、Ｑ値補償回路３は入力切り換えスイッチＳＷ１０を制御することによって素子バラツキに起因するＱ値のバラツキを補償するためにＱ値調整入力信号とスイッチ制御信号とを入力切り換えスイッチＳＷ１０に出力して、最終的にＱ値調整信号をフィルタ回路１およびカットオフ周波数調整結果補正回路４に出力する。カットオフ周波数調整結果補正回路４はＱ値調整信号に基づきカットオフ周波数調整結果を補正したカットオフ周波数補正結果を、フィルタ回路１に出力する。
【０２４９】
《カットオフ周波数調整結果補正回路の構成》
カットオフ周波数調整結果補正回路４は、図３１に示される通り閾値格納用レジスタ４２１、比較器４２２、及び加算器４２３を有する。閾値格納用レジスタ４２１は、Ｑ値調整信号に対する上限閾値及び下限閾値が予め格納されている。比較器４２２は、Ｑ値調整信号と閾値格納用レジスタ４２１に格納された閾値とを比較し、その比較結果に基づいてカットオフ周波数補正信号を生成し出力する。加算器４２３は、カットオフ周波数調整結果をカットオフ周波数補正信号に基づいて補正し、補正後のカットオフ周波数調整結果をカットオフ周波数補正結果として出力する。カットオフ周波数補正動作の実行時にはカットオフ周波数調整結果補正回路４をオンし、カットオフ周波数補正結果をフィルタ回路１に出力する。一方、カットオフ周波数補正動作の実行時以外にはカットオフ周波数調整結果補正回路４をオフし、加算器４２３においてカットオフ周波数調整結果をバイパスしてフィルタ回路１に出力する。
【０２５０】
《周波数特性校正動作》
図３２に具体的なフィルタ特性校正のフローチャートを示す。図３２は、図１０で示した周波数特性校正動作に対し、図３０と図３１に示した実施の形態９による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の周波数特性校正動作を説明する図である。
【０２５１】
図３２が図１０と異なる点はステップＳ３とステップＳ４が追加されている点である。ステップＳ１乃至Ｓ２の処理は図１０と同じであるため説明は省略する。
【０２５２】
ステップＳ３では、比較器４２２はＱ値調整信号と閾値格納用レジスタ４２１に格納されている上限閾値および下限閾値とを比較する。Ｑ値調整信号が上限閾値および下限閾値の範囲内（Ｑ値調整信号が下限閾値よりも大きい、かつ、Ｑ値調整信号が上限閾値よりも小さい）であればステップＳ５に進み処理を終了する。Ｑ値調整信号が上限閾値および下限閾値の範囲外（Ｑ値調整信号が下限閾値以下、もしくは、Ｑ値調整信号が上限閾値以上）であればステップＳ４に進み、カットオフ周波数調整結果を補正する。
【０２５３】
《カットオフ周波数補正動作》
図３３にカットオフ周波数補正動作の具体的流れを示す。図３２のステップＳ３のＱ値調整信号の比較フローにおいて、Ｑ値調整信号が上限閾値と下限閾値の間の範囲外であれば、本カットオフ周波数補正動作に入る。カットオフ周波数補正動作はＱ値調整信号が上限閾値と下限閾値のどちらを超えたかによってフローが分かれる。ステップＳ４３０において、比較器４２２はＱ値調整信号が上限閾値以上か否かを判断することにより、後の制御を決定する。
【０２５４】
Ｑ値調整信号が上限閾値未満であると判断された場合は、ステップＳ４３１に進む。この場合、ステップＳ３で既にＱ値調整信号が上限閾値と下限閾値の間の範囲外と判断されており、かつＱ値調整信号が上限閾値未満であるため、Ｑ値調整信号は下限閾値以下となる。ステップＳ４３１では、比較器４２２は加算器４２３に現在入力しているカットオフ周波数補正信号に対し符号Ｓを有する規定値Ａを加算して、新たなカットオフ周波数補正信号を算出する。以降、比較器４２２は規定値Ａが加算されたカットオフ周波数補正信号を加算器４２３に入力する。
【０２５５】
一方、Ｑ値調整信号が上限閾値以上であると判断された場合は、ステップＳ４３２に進む。ステップＳ４３２では、比較器４２２は加算器４２３に現在入力しているカットオフ周波数補正信号に対し符号Ｓと反対の極性の符号ＳＢを有する規定値Ｂを加算して、新たなカットオフ周波数補正信号を算出する。以降、比較器４２２は規定値Ｂが加算されたカットオフ周波数補正信号を加算器４２３に入力する。
【０２５６】
ここで、フィルタ回路１のフィルタ特性およびＱ値調整入力信号の周波数、ならびにステップＳ４３０の比較方法によって、ステップＳ４３１とステップＳ４３２内の符号Ｓと符号ＳＢの極性が変わる。これらの関係を次に説明する。
【０２５７】
前提として、Ｑ値調整信号は図８に示すようにその大きさに比例してＱ値が大きくなるとする。即ち、出力振幅ＶｏｕｔｐｋはＱ値調整信号に比例して大きくなるとする。また、図４に示すようにフィルタ容量１５１はディジタル信号Ｄ５〜Ｄ１によって制御される。ディジタル信号Ｄ５〜Ｄ１はカットオフ周波数補償動作によって決定され、カットオフ周波数調整結果としてフィルタ回路１に適用される。図４の構成によれば、カットオフ周波数調整結果に比例してフィルタ容量１５１の容量値は増え、カットオフ周波数は減少する。即ち、カットオフ周波数調整結果が容量値と対応付けられている場合は、カットオフ周波数調整結果を増加させることは即ちフィルタ回路１の容量値を増加させることになるため、フィルタ回路１のカットオフ周波数は減少することとなる。
【０２５８】
図３４に示すように、Ｑ＝１２ｄＢ、ｆｃ＝１０ＭＨｚの２次フィルタのフィルタ特性の校正を例として考える。ここで、Ｑ値調整入力信号の周波数はカットオフ周波数と同一とし、図３２におけるステップＳ１においてカットオフ周波数補償動作において誤差が発生した場合を考える。（５）式を解けばカットオフ周波数誤差と出力振幅誤差との関係は、図３５に示す通りとなる。尚、カットオフ周波数誤差は期待値（１０ＭＨｚ）に対するカットオフ周波数の誤差と定義する。出力振幅誤差はカットオフ周波数誤差０％及びＱ値誤差０％における出力振幅ＶｒｅｆＱに対する実際の出力振幅の誤差と定義する。
【０２５９】
図３４に示すようにＤＣ利得に対してピークがある周波数特性を有するフィルタはカットオフ周波数の補償の誤差に対し出力振幅誤差が単調増加あるいは単調減少しない特性を示す。すなわち、カットオフ周波数誤差が２％を超えない場合にはカットオフ周波数誤差が２％に近づくように変化するに従って出力振幅誤差が単調増加し、カットオフ周波数誤差が２％を超える場合にはカットオフ周波数誤差が２％から遠ざかるように変化するに従って出力振幅誤差が単調減少する。
【０２６０】
より具体的な例として、カットオフ周波数の誤差を±１０％の範囲内で補正する場合を考える。上述したように、カットオフ周波数とＱ値調整入力信号の周波数が同一である場合にカットオフ周波数誤差が２％となる地点における周波数を、Ｑ値調整入力信号の周波数が超えるか超えないかで、図３２におけるステップＳ４の動作方法が異なってくる。
【０２６１】
そこで、カットオフ周波数補正結果を図３３で示すフローで決定する場合には、許容するカットオフ周波数の誤差に応じた出力振幅誤差の単調増加性もしくは単調減少性が保たれる範囲となるようにＱ値調整入力信号の周波数を設定する必要がある。
【０２６２】
図３６にカットオフ周波数を１０ＭＨｚとしＱ値調整入力信号の周波数を１１ＭＨｚに設定した場合の、カットオフ周波数誤差に対する出力振幅誤差の関係を示す。すなわち、カットオフ周波数誤差が±１０％の範囲内では、常にＱ値調整入力信号の周波数が上記のカットオフ周波数誤差が２％となる地点における周波数を超えるように、Ｑ値調整入力信号の周波数が設定されている場合について示している。言い換えると、カットオフ周波数誤差に応じた出力振幅誤差の単調増加性が保たれるようにＱ値調整入力信号の周波数が設定されている。
【０２６３】
図３７には、カットオフ周波数を１０ＭＨｚとしＱ値調整入力信号の周波数を８．９ＭＨｚに設定した場合の、カットオフ周波数の誤差に対する出力振幅誤差の関係を示す。すなわち、カットオフ周波数誤差が±１０％の範囲内では、常にＱ値調整入力信号の周波数が上記のカットオフ周波数誤差が２％となる地点における周波数を超えないように、Ｑ値調整入力信号の周波数が設定されている場合について示している。言い換えると、カットオフ周波数誤差に応じた出力振幅誤差の単調減少性が保たれるようにＱ値調整入力信号の周波数が設定されている。
【０２６４】
図３６に示す通り、カットオフ周波数誤差に対して出力振幅誤差が単調増加性を示す場合は、ステップＳ４３１において符号Ｓは“＋”とする。すなわち、この場合はＱ値調整信号が下限閾値以下であるため、カットオフ周波数補正信号を増加させて、カットオフ周波数を減少させる。これにより、出力振幅が低くなるため、その分だけ出力振幅を基準電圧ＶｒｅｆＱに近づけるためにＱ値調整信号を低くする必要がなくなる。そのため、Ｑ値調整信号を高くしてＱ値調整信号を上限閾値と下限閾値の範囲内に収めることができる。一方、ステップＳ４３２において符号ＳＢはＳと逆の符号である“−”となる。すなわち、この場合はＱ値調整信号が上限閾値以上であるため、カットオフ周波数補正信号を減少させて、カットオフ周波数を増加させる。これにより、出力振幅が高くなるため、その分だけ出力振幅を基準電圧ＶｒｅｆＱに近づけるためにＱ値調整信号を高くする必要がなくなる。そのため、Ｑ値調整信号を低くしてＱ値調整信号を上限閾値と下限閾値の範囲内に収めることができる。
【０２６５】
ここでステップＳ４３０では、その判定条件を“Ｑ値調整信号≦下限閾値”としても良い。言い換えると、Ｑ値調整信号が下限閾値以下であるか否かを判定するようにしても良い。この場合はステップＳ４３１とステップＳ４３２内の符号Ｓと符号ＳＢとは前述と逆となる。
【０２６６】
一方、図３７に示す通り、カットオフ周波数誤差に対して出力振幅誤差が単調減少性を示す場合は、ステップＳ４３１において符号Ｓは“−”となり、ステップＳ４３２においての符号ＳＢは“＋”となる。この場合においても、ステップＳ４３０では、その判定条件を“Ｑ値調整信号≦下限閾値”としても良い。言い換えると、Ｑ値調整信号が下限閾値以下であるか否かを判定するようにしても良い。この場合はステップＳ４３１とステップＳ４３２内の符号Ｓと符号ＳＢとは前述と逆となる。これらの関係を纏めると、図３８に示す通りとなる。
【０２６７】
以上を纏めると、Ｑ値調整信号が上限閾値以上の場合は閾値VrefQよりも出力振幅Voutpkが低いが、これ以上Ｑ値を大きくしての調整が困難な状態であるため、カットオフ周波数調整結果を、カットオフ周波数を上げる方向に補正することで、出力振幅Voutpkを閾値VrefQに近づける動作となる。一方、Ｑ値調整信号が下限閾値以下の場合は閾値VrefQよりも出力振幅Voutpkが高いが、これ以上Ｑ値を小さくしての調整が困難な状態であるため、カットオフ周波数調整結果を、カットオフ周波数を下げる方向に補正することで、出力振幅Voutpkを閾値VrefQに近づける動作となる。閾値VrefQはバラツキが無い理想状態での出力振幅であることから、出力振幅Voutpkを閾値VrefQに近づけることによって、素子バラツキや演算増幅器特性の影響を受けたフィルタ特性を補正することが可能となる。一般的に、素子バラツキの影響は回路に用いる素子面積に比例し、演算増幅器の特性は電流が大きいほど安定する。即ち、本構成によれば素子面積が小さな素子や低電流の演算増幅器により、フィルタ特性がばらついたとしても、補償することが可能となる。
【０２６８】
図３３で与えた規定値Ａと規定値Ｂの極性は符号Ｓ、ＳＢで表せるため、大きさは絶対値とし期待する補正の精度と処理時間から任意の値を予め決定するようにすれば良い。例えば規定値Ａ、Ｂの値が小さいほど高精度化できるが大きなカットオフ周波数誤差がある場合は、補正動作に時間がかかる。
【０２６９】
図３３ではリニア・サーチと呼ばれる探索法を用いて補正値を探索したが別の手段でも補正値の探索は可能である。例えばバイナリ・サーチでも、カットオフ周波数補正動作は可能である。リニア・サーチおよびバイナリ・サーチ共に、補正範囲において正確な補正値を得るためには、図３６および図３７に示したように補正すべきカットオフ周波数誤差に対して出力振幅が単調増加あるいは単調減少することが望ましい。その他、ニュートン法など補正値の変化量に対する出力振幅の変化量から探索する方法ならば、図３５のように補正すべきカットオフ周波数誤差に対して出力振幅が単調増加性又は単調減少性を有していないとしても、正確な補正値を得ることができる。また、図３５のようなピークを持つフィルタ特性ならば、出力振幅が最大となる値を探索するように補正値を調整しても良い。
【０２７０】
以上に説明したカットオフ周波数補正動作によれば、例えば上限閾値をＱ値調整信号（Ｑｃｏｄｅ）の最大値７とし、下限閾値をＱ値調整信号（Ｑｃｏｄｅ）の最小値０とすることで、Ｑ値調整信号（Ｑｃｏｄｅ）を１〜６の範囲内に収めることができる。すなわち、Ｑ値調整信号（Ｑ値補償値）が上限値あるいは下限値に張り付いてしまい、フィルタ特性を十分に補償することができなくなってしまうことを回避することができる。
【０２７１】
以上に説明した本実施の形態９によれば、半導体集積回路を低消費電力化・低面積化することができる。その理由は、寄生の影響を受けないように大きな抵抗あるいは容量を使用せずとも、寄生に対するＱ値のバラツキを補償することができるため、小さな抵抗あるいは容量を使用して低面積化することができるからである。また、能動回路（オペアンプ）の特性に対するＱ値のバラツキを補償することができるため、低電流の能動回路を使用して低消費電力化することができるからである。さらには、能動回路の特性に対するカットオフ周波数補償の誤差も補正されるため、低電流の能動回路を使用して低電流化できるからでる。また、Ｑ値を上げてフィルタ次数を下げるフィルタ構成適用が可能となり、次数が下がった分、回路面積と消費電力を削減することができるからである。
【０２７２】
さらに、本実施の形態９によれば、フィルタ特性の補償を高精度化することができる。その理由は、フィルタに対するカットオフ周波数補償に誤差があったとしても、その誤差を低減するようにカットオフ周波数を再調整しているため、フィルタ特性の補償の精度が上がる。言い換えれば、低精度のカットオフ周波数補償回路を用いたとしても、その精度を補うことが可能となる。
【０２７３】
［実施の形態１０］
《半導体集積回路の他の構成》
図３９は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数Ｑ値補償回路５とカットオフ周波数調整結果補正回路４を含む実施の形態１０による半導体集積回路の他の構成を示す図である。
【０２７４】
本実施の形態１０は、カットオフ周波数補償回路とＱ値補償回路をカットオフ周波数Ｑ値補償回路５として共用化した実施の形態である。カットオフ周波数Ｑ値補償回路５によりフィルタ回路１のカットオフ周波数ｆｃとＱ値を補償して、素子バラツキがある場合でも、所望のフィルタ特性を得ることができる。
【０２７５】
カットオフ周波数Ｑ値補償回路５は入力切り換えスイッチＳＷ１０を制御することによって素子バラツキに起因するフィルタ回路１のカットオフ周波数のバラツキを補償するためのカットオフ周波数調整入力信号として流用されるＱ値調整入力信号とスイッチ制御信号とを入力切り換えスイッチＳＷ１０に出力して、最終的にカットオフ周波数調整結果をカットオフ周波数調整結果補正回路４に出力する。同様にＱ値調整信号をフィルタ回路１およびカットオフ周波数調整結果補正回路４に出力する。カットオフ周波数調整結果補正回路４はＱ値調整信号に基づきカットオフ周波数調整結果を補正したカットオフ周波数補正結果をフィルタ回路１に出力する。
【０２７６】
《半導体集積回路の更に詳細な構成》
図３０と異なる点は、カットオフ周波数補償回路を独立に設ける必要が無い点である。本回路の具体的構成例を図４０に示す。図４０では、制御回路５がカットオフ周波数調整結果を出力し、フィルタ回路１内の容量にカットオフ周波数調整結果を入力することにより、他の実施の形態と同様にカットオフ周波数を補償可能としている。ここで、本実施の形態１０では、カットオフ周波数調整結果をＱコードＱｃｏｄｅと類似したｆコードｆｃｏｄｅとすることで、ＱコードＱｃｏｄｅによるＱ値の制御と同様に、制御回路５がカットオフ周波数を制御することを可能としている。カットオフ周波数調整結果はＱ値調整結果と同様に制御レジスタ５２に格納されるものとする。
【０２７７】
《カットオフ周波数補償動作》
本実施の形態１０によるフィルタ容量１５１は、図４に示した実施の形態１によるフィルタ容量１５１と同様の構成である。すなわち、ｆコードｆｃｏｄｅはＤ５をＭＳＢ、Ｄ１をＬＳＢとする５ビットのバイナリデータで表され、ＱコードＱｃｏｄｅと同様に、便宜的に１０進数で表現する。
【０２７８】
図４１は、フィルタ容量１５１のカットオフ周波数調整結果としてのｆコードｆｃｏｄｅとフィルタ容量１５１の容量値との関係を示す図である。
【０２７９】
図４１に示すように、ｆコードｆｃｏｄｅに応答してスイッチＳＷ１〜５が制御され、フィルタ容量１５１の容量値は、スイッチがオンさている容量が並列接続により合計された形で表現することができる。
【０２８０】
従って、本実施の形態１０によるフィルタ回路１のフィルタ容量１５１は、ｆコードｆｃｏｄｅを変化させることによって、最小値の３２Ｃから最大値６３Ｃまで１Ｃステップで調整されることが可能となる。
【０２８１】
《カットオフ周波数補償動作の詳細》
図４２は、図３９に示した本実施の形態１０による半導体集積回路のフィルタ回路１の周波数特性校正動作のステップＳ１のカットオフ周波数補償動作を更に詳細に説明する図である。ここで、以下に説明するカットオフ周波数補償動作は、図３６に示すようにカットオフ周波数の誤差に応じた出力振幅誤差の単調増加性が保たれるようにＱ値調整入力信号の周波数が設定された場合について説明する。
【０２８２】
ここで、カットオフ周波数補償動作によるカットオフ周波数調整結果をｆｃｏｄｅとすれば、図１２と図１９のフローにおけるＳ１２２、Ｓ１２８における値をｆｃｏｄｅのビット数に応じた値に置き換え、Ｓ１３０、Ｓ１３１、Ｓ１３４、Ｓ１３５におけるＱｃｏｄｅをｆｃｏｄｅに置き換えることにより、カットオフ周波数補償動作を行うことが可能となる。図４２では、Ｓ１２２、Ｓ１２８、Ｓ１３０、Ｓ１３１、Ｓ１３４、Ｓ１３５のそれぞれを置き換えた処理を、Ｓ１４０〜Ｓ１４５として示している。
【０２８３】
以下、図１２に示した実施の形態１によるＱ値補償動作及び図１９に示した実施の形態２によるＱ値補償動作と相違する点について説明する。なお、図４２に示すように本実施の形態１０のカットオフ周波数補償動作では、Ｑ値調整入力信号をカットオフ周波数補償動作においてカットオフ周波数を調整するための入力信号として流用する。
【０２８４】
ステップＳ１４０では、カットオフ周波数Ｑ値補償回路６の制御回路５１は、カットオフ周波数調整結果としてのｆコードｆｃｏｄｅを１６の値に設定する。１６のｆコードｆｃｏｄｅは、図４１に示したｆコードｆｃｏｄｅの最小値０と最大値３１の中間の値である。
【０２８５】
ステップＳ１４０で設定されたｆコードｆｃｏｄｅの中間値１６から最大値３１までの変化はワンステップ変化のｆコードｆｃｏｄｅの１５回の増加で可能である。一方、ステップＳ１４０で設定されたｆコードｆｃｏｄｅの中間値１６から最小値０までの変化はワンステップ変化のｆコードｆｃｏｄｅの１６回の減少で可能である。ステップＳ１２４からステップ１３２のループ処理において１５回の増加もしくは１５回の減少を実行してステップ１４５で１６回目の減少を実行するために、ステップＳ１２３で、Ｍ値が初期値１に設定される。
【０２８６】
ステップＳ１４１では、カットオフ周波数Ｑ値補償回路６の制御回路５１によってＭ値が１６未満か判定される。ステップＳ１３２でのＭ＝Ｍ＋１の処理によるＭ値が１６となる前には、ステップＳ１４１の判定結果は必然的に「ＹＥＳ」となるので、ステップＳ１２９に移行する。
【０２８７】
ステップＳ１４２では、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱよりも大きな値であるとステップＳ１２９で判定されたので、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋを減少するためにカットオフ周波数Ｑ値補償回路６の制御回路５１によってｆコードｆｃｏｄｅは＋１インクリメントされる。従って、図４１に示した本実施の形態１０による半導体集積回路のチャンネル選択フィルタとしてのフィルタ回路１のフィルタ容量１５１の容量値はワンステップ増加される。その結果、上記(８)式のｆｃ＝１／２πＣＲ２と図４１で示されるカットオフ周波数がワンステップ減少されるので、次のステップＳ１２９で判定されるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが減少されるものとなる。
【０２８８】
ステップＳ１４３では、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱ以下であるとステップＳ１２９で判定されたので、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋを増加するためにカットオフ周波数Ｑ値補償回路６の制御回路５１によってｆコードｆｃｏｄｅは−１ディクリメントされる。従って、図４１に示した本実施の形態１０による半導体集積回路のチャンネル選択フィルタとしてのフィルタ回路１のフィルタ容量１５１の容量値はワンステップ減少される。その結果、上記(８)式のｆｃ＝１／２πＣＲ２と図４１で示されるカットオフ周波数がワンステップ増加されるので、次のステップＳ１２９で判定されるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが増加されるものとなる。
【０２８９】
ステップＳ１４５では、ステップＳ１２４からステップ１３２の合計１５回のループ処理によってｆコードｆｃｏｄｅが合計１５回減少され、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが合計１５回増加されたにもかかわらず未だに出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱよりも小さな値であるとステップＳ１３３で判定されたので、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋを増加するためにカットオフ周波数Ｑ値補償回路６の制御回路５１によってｆコードｆｃｏｄｅは最終的に−１デクリメントされｆコードｆｃｏｄｅの最小値０に設定される。従って、フィルタ回路１のフィルタ容量１５１の容量値は、ｆコードｆｃｏｄｅの最小値０に対応した最大の容量値に減少される。
【０２９０】
ステップＳ１４４では、ステップＳ１２４からステップ１３２の合計１５回のループ処理によってｆコードｆｃｏｄｅが合計１５回増加され、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが合計１５回減少されたにもかかわらず未だに出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱ以上であるとステップＳ１３３で判定されたので、本当はフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋを減少させたいものである。しかし、この時点では、ｆコードｆｃｏｄｅは初期値１６から最大値３１まで既に変化しているので、ｆコードｆｃｏｄｅをこれ以上増加することは不可能となっている。従って、ステップＳ１４４では、カットオフ周波数Ｑ値補償回路６の制御回路５１は、ステップＳ１２４からステップ１３２の合計１５回のループ処理によって設定された最大値３１のｆコードｆｃｏｄｅを最終的な値として設定するものである。
【０２９１】
なお、図４２に示したカットオフ周波数補償動作では、図３６に示すようにカットオフ周波数の誤差に応じた出力振幅誤差の単調増加性が保たれるようにＱ値調整入力信号の周波数が設定された場合について説明したが、これに限られない。図３７に示すようにカットオフ周波数の誤差に応じた出力振幅誤差の単調減少性が保たれるようにＱ値調整入力信号の周波数を設定してカットオフ周波数補償動作を実行するようにしてもよい。ただし、この場合は、カットオフ周波数に対する出力振幅の増減の関係が逆となるため、Ｓ１４２〜Ｓ１４５におけるｆコードｆｃｏｄｅの増減も逆とする必要がある。例えば、Ｓ１４２及びＳ１４４では“ｆｃｏｄｅ＝ｆｃｏｄｅ−１”とし、Ｓ１４３では“ｆｃｏｄｅ＝ｆｃｏｄｅ＋１”とし、Ｓ１４５では“ｆｃｏｄｅ＝ｆｃｏｄｅ”とする必要がある。
【０２９２】
《カットオフ周波数補正動作》
本実施の形態１０のカットオフ周波数補正動作が実施の形態９のカットオフ周波数補正動作と異なる点はカットオフ周波数補正信号に加算する規定値Ａ、Ｂをｆｃｏｄｅの任意のステップ数とすることである。例えば、図３６に示すようにカットオフ周波数の誤差に応じた出力振幅誤差の単調増加性が保たれるようにＱ値調整入力信号の周波数が設定されているときには、Ｑ値調整信号が上限閾値以上である場合はｆｃｏｄｅをワンステップ減少させ、Ｑ値調整信号が上限閾値未満である場合はｆｃｏｄｅをワンステップ増加させるようにしてもよい。
【０２９３】
本実施の形態１０によれば、フィルタ容量Ｃ１およびＣ２をカットオフ周波数調整結果により制御し、Ｑ値補償前にフィルタの出力振幅を補償する。ここでは、Ｑ値補償されていないため、カットオフ周波数調整結果はＱ値のバラツキ分誤差を含む場合がある。カットオフ周波数調整結果が誤差を含んでいたとしても、後のＱ値補償動作およびカットオフ周波数補正動作によりカットオフ周波数調整結果を補正することが可能となる。
【０２９４】
即ち、本実施の形態１０によれば、カットオフ周波数補償回路とＱ値補償回路の大部分を共用化できるため、回路面積の低減を図ることが可能となる。
【０２９５】
また、カットオフ周波数補償動作Ｓ１をスキップすることも可能である。カットオフ周波数が素子バラツキにより理想値からずれている場合に、カットオフ周波数補償動作をスキップすることは、カットオフ周波数補償動作における誤差が素子バラツキと同量であることと等価である。即ち、Ｑ値補償動作によりＱ値は上限閾値と下限閾値の範囲で補償され、カットオフ周波数調整結果補償動作によって、カットオフ周波数を補償することができる。
【０２９６】
以上に説明した本実施の形態１０によれば、半導体集積回路を、より低面積化することができる。その理由は、カットオフ周波数補償動作とＱ値補償動作の回路を共用化して冗長な部分を削減することができるからである。
【０２９７】
［実施の形態１１］
《半導体集積回路の他の構成》
図４３は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数Ｑ値補償回路６とＱ値調整結果補正回路７を含む実施の形態１１による半導体集積回路の他の構成を示す図である。
【０２９８】
本実施の形態１１は、図３９に対してカットオフ周波数調整結果補正回路４の代わりにＱ値調整結果補正回路７を用いた実施の形態である。カットオフ周波数Ｑ値補償回路６によりフィルタ回路のカットオフ周波数とＱ値は補償され、素子バラツキがある場合でも、所望のフィルタ特性を得ることができる。ただし、カットオフ周波数Ｑ値補償回路６は、カットオフ周波数Ｑ値補償回路５と同様にフィルタ回路１のカットオフ周波数とＱ値を補償するが、カットオフ周波数の補償とＱ値の補償との関係が逆となる点が異なる。
【０２９９】
カットオフ周波数Ｑ値補償回路６は入力切り換えスイッチＳＷ１０を制御することによって素子バラツキに起因するＱ値のバラツキを補償するためにＱ値調整入力信号とスイッチ制御信号とを入力切り換えスイッチＳＷ１０に出力して、最終的にＱ値調整結果補正回路７に出力する。また、カットオフ周波数Ｑ値補償回路６は入力切り換えスイッチＳＷ１０を制御することによって素子バラツキに起因するカットオフ周波数のバラツキを補償するためのカットオフ周波数調整入力信号として流用されるＱ値調整入力信号とスイッチ制御信号とを入力切り換えスイッチＳＷ１０に出力して、最終的にカットオフ周波数調整結果をフィルタ回路１およびＱ値調整結果補正回路７に出力する。Ｑ値調整結果補正回路７はカットオフ周波数調整結果に基づきＱ値調整信号を補正したＱ値補正結果をフィルタ回路１に出力する。
【０３００】
本回路のより詳細な構成例を図４４に示す。図４４では、制御回路５１よりカットオフ周波数調整結果が出力され、フィルタ回路１内の容量に前記カットオフ周波数調整結果が入力されることにより、他の実施例と同様にカットオフ周波数が補償可能となる。
【０３０１】
《Ｑ値調整結果補正回路の構成》
Ｑ値調整結果補正回路７は、図４４に示される通り閾値格納用レジスタ４２１と比較器４２２、及び加算器４２３を有する。閾値格納用レジスタ４２１は、カットオフ周波数調整結果に対する上限閾値及び下限閾値が予め格納されている。比較器４２２はカットオフ周波数調整結果と閾値格納用レジスタ４２１に格納された閾値とを比較し、その比較結果によりＱ値補正信号を生成し出力する。加算器４２３は、Ｑ値調整信号をＱ値補正信号に基づいて補正し、補正後のＱ値調整信号をＱ値補正結果として出力する。Ｑ値補正動作の実行時にはＱ値調整結果補正回路７をオンし、Ｑ値補正結果をフィルタ回路に出力する。一方、Ｑ値補正動作の実行時以外にはＱ値調整結果補正回路７をオフし、加算器４２３においてＱ値調整信号をバイパスしてフィルタ回路１に出力する。
【０３０２】
《周波数特性校正動作》
図４５に具体的なフィルタ特性校正のフローチャートを示す。図４５は、図３２で示した周波数特性校正動作に対し、図４３と図４４に示した実施の形態１１による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の周波数特性校正動作を説明する図である。
【０３０３】
図４５が図３３と異なる点はカットオフ周波数補償とＱ値補償の関係が逆となっている点である。したがって、ステップＳ２のＱ値補償動作後に、ステップＳ１のカットオフ周波数補償動作が実行される。ステップＳ２のＱ値補償動作及びステップＳ１のカットオフ周波数補償動作は実施の形態１０と同様なので説明は省略する。
【０３０４】
図３３のステップＳ４では、比較器４２２はＱ値調整信号と閾値とを比較していたが、図４５では、それに代えてステップＳ６として、比較器４２２はカットオフ周波数調整結果を閾値格納用レジスタ４２１に格納されている上限閾値および下限閾値と同様に比較する。そして、カットオフ周波数調整結果が上限閾値および下限閾値の範囲外であればステップＳ７に進み、Ｑ値調整信号を補正する。
【０３０５】
《Ｑ値補正動作》
図４６にＱ値補正動作の具体的流れを示す。図４５のステップＳ６のカットオフ調整結果の比較フローにおいて、カットオフ周波数調整結果が上限閾値と下限閾値の間の範囲外であれば、本Ｑ値補正動作に入る。Ｑ値補正動作はカットオフ周波数調整結果が上限閾値と下限閾値のどちらを超えたかによってフローが分かれる。ステップＳ４４０において、比較器４２２はカットオフ周波数調整結果が上限閾値以上か否かを判断することにより、後の制御を決定する。ここで、以下に説明するＱ値補正動作は、カットオフ周波数補償動作において、図３６に示すようにカットオフ周波数の誤差に応じた出力振幅誤差の単調増加性が保たれるようにＱ値調整入力信号の周波数が設定されている場合について説明する。
【０３０６】
カットオフ周波数調整結果が上限閾値未満であると判断された場合は、ステップＳ４４１に進む。この場合、ステップＳ６で既にカットオフ周波数調整結果が上限閾値と下限閾値の間の範囲外と判断されており、かつカットオフ周波数調整結果が上限閾値未満であるため、カットオフ周波数調整結果は下限閾値以下となる。ステップＳ４４１では、比較器４２２は加算器４２３に現在入力しているＱ値補正信号に対し符号Ｓを有する規定値Ａを加算して、新たなＱ値補正信号を算出する。以降、比較器４２２は規定値Ａが加算されたＱ値補正信号を加算器４２３に入力する。
【０３０７】
一方、カットオフ周波数調整結果が上限閾値以上であると判断された場合は、ステップＳ４４２に進む。ステップＳ４４２では、比較器４２２は加算器４２３に現在入力しているＱ値補正信号に対し符号Ｓと反対の極性の符号ＳＢを有する規定値Ｂを加算して、新たなＱ値補正信号を算出する。以降、比較器４２２は規定値Ｂが加算されたＱ値補正信号を加算器４２３に入力する。
【０３０８】
ここで、ステップＳ４４１において符号Ｓは“＋”とする。すなわち、この場合はカットオフ周波数調整結果が下限閾値以下であるため、Ｑ値調整信号を増加させる。これにより、出力振幅が高くなるため、その分だけ出力振幅を基準電圧ＶｒｅｆＱに近づけるためにカットオフ周波数調整結果を低くして、カットオフ周波数を増加させる必要がなくなる。そのため、カットオフ周波数調整結果を高くしてカットオフ周波数調整結果を上限閾値と下限閾値の範囲内に収めることができる。一方、ステップＳ４４２において符号ＳＢはＳと逆の符号である“−”となる。すなわち、この場合はカットオフ周波数調整結果が上限閾値以上であるため、Ｑ値調整信号を減少させる。これにより、出力振幅が低くなるため、その分だけ出力振幅を基準電圧ＶｒｅｆＱに近づけるためにカットオフ周波数調整結果を高くして、カットオフ周波数を減少させる必要がなくなる。そのため、カットオフ周波数調整結果を低くしてカットオフ周波数調整結果を上限閾値と下限閾値の範囲内に収めることができる。
【０３０９】
ここでステップＳ４４０では、その判定条件を“カットオフ周波数調整結果≦下限閾値”としても良い。言い換えると、カットオフ周波数調整結果が下限閾値以下であるか否かを判定するようにしても良い。この場合はステップＳ４４１とステップＳ４４２内の符号Ｓと符号ＳＢとは前述と逆となる。
【０３１０】
一方、カットオフ周波数補償動作において、図３７に示す通り、カットオフ周波数誤差に対して出力振幅誤差が単調減少性を示すようにＱ値調整入力信号の周波数が設定されている場合は、ステップＳ４４１において符号Ｓは“−”となり、ステップＳ４４２においての符号ＳＢは“＋”となる。この場合においても、ステップＳ４３０では、その判定条件を“カットオフ周波数調整信号≦下限閾値”としても良い。言い換えると、カットオフ周波数調整信号が下限閾値以下であるか否かを判定するようにしても良い。この場合はステップＳ４４１とステップＳ４４２内の符号Ｓと符号ＳＢとは前述と逆となる。
【０３１１】
ここで、Ｑ値補正信号に加算する規定値Ａ、ＢはＱｃｏｄｅの任意のステップ数とすればよい。例えば、カットオフ周波数調整結果が上限閾値以上である場合はｆｃｏｄｅをワンステップ減少させ、カットオフ周波数調整結果が上限閾値未満である場合はｆｃｏｄｅをワンステップ増加させるようにしてもよい。
【０３１２】
以上に説明したＱ値補正動作によれば、例えば上限閾値をカットオフ周波数調整結果（ｆｃｏｄｅ）の最大値３１とし、下限閾値をカットオフ周波数調整結果（ｆｃｏｄｅ）の最小値０とすることで、カットオフ周波数調整結果（ｆｃｏｄｅ）を１〜３０の範囲内に収めることができる。すなわち、カットオフ周波数調整結果（カットオフ周波数補償値）が上限値あるいは下限値に張り付いてしまい、フィルタ特性を十分に補償することができなくなってしまうことを回避することができる。
【０３１３】
即ち、本実施の形態によれば、Ｑ値補償動作後にカットオフ周波数補償動作を実行することが可能となる。このため、Ｑ値補償動作においてＱ値補償結果に誤差があったとしても、カットオフ周波数調整結果を予め決められた値以内になるように、Ｑ値補償値を調整することによりフィルタ特性の校正の高精度化が可能となる。
【０３１４】
実施の形態１乃至１１はカットオフ周波数補償後にＱ値補償動作を行う構成であったが、本実施の形態の構成によればＱ値補償動作を行った後にカットオフ周波数補償を行う事が可能となる。加えて、Ｑ値補償値に誤差があったとしても、カットオフ周波数調整結果に基づきＱ値補償値を補正することで、Ｑ値調整値の誤差を補正できる高精度のフィルタ校正手法を提供することが可能となる。
【０３１５】
以上に説明した本実施の形態１１によれば、実施の形態９、１０と同様に、低消費電力化・低面積化することができる。また、本実施の形態１１は、実施の形態１〜１０においては、カットオフ周波数補償動作後にＱ値補償動作を行っていたが、その逆も可能であることを示す実施の形態となる。
【０３１６】
本実施の形態は、携帯電話用・無線ＬＡＮ・ＵＷＢ等のＲＦＩＣ及びソフトウェア無線用ＲＦＩＣ等に適用することができる。また、本実施の形態は、電気・光通信用ＩＣ等のフィルタ回路を用いる製品全般に適用することができる。そして、それらの製品のフィルタ回路の特性のプロセスバラツキを補償することができる。
【０３１７】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０３１８】
例えば、本実施の形態のチャンネル選択フィルタとしてのフィルタ回路は、図２に示したように第１段目の演算増幅器ＯＰ１と第２段目の演算増幅器ＯＰ２との各演算増幅器は、単一の出力端子を有するシングルエンド出力型の演算増幅器にのみ限定されるものではない。すなわち、図２８に示すように差動出力型に変更することも可能である
【０３１９】
更に、本実施の形態のチャンネル選択フィルタとしてのフィルタ回路は、図２に示したように演算増幅器ＯＰ１、ＯＰ２と抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と容量Ｃ１、Ｃ２を使用したアクティブＲＣローパスフィルタにのみ限定されるものではない。例えば、図２において完全積分器と不完全積分器を入れ替えた構成でも良い。この場合でも、上記式（５）から（１６）の関係性は同じである。
【０３２０】
また、抵抗成分として入力電圧を出力電流に変換する機能を持った演算トランスコンダクタンス増幅器(ＯＴＡ：Operational Transconductance Amplifier)を使用したＧｍＣフィルタを使用することも可能である。演算トランスコンダクタンス増幅器(ＯＴＡ)のトランスコンダクタンスＧｍは、出力電流Ｉout／入力電圧Ｖinで与えられるので、抵抗の逆数となる。演算トランスコンダクタンス増幅器(ＯＴＡ)の入力電圧・出力電流の変換係数であるトランスコンダクタンスＧｍは、演算トランスコンダクタンス増幅器(ＯＴＡ)のバイアス電流を変化することで調整可能である。従って、ＧｍＣフィルタにおける本実施の形態のＱ値補償動作は、演算トランスコンダクタンス増幅器(ＯＴＡ)のバイアス電流の変化で実行することが可能である。また更に、ＧｍＣフィルタにおける本実施の形態のカットオフ補償動作は、ＧｍＣフィルタの出力端子と接地端子の間に接続される容量の容量値を変化することで調整可能である。尚、その際、シングルエンド入力・シングルエンド出力型の演算トランスコンダクタンス増幅器(ＯＴＡ)と差動入力端子と差動出力端子とを有する完全差動型の演算トランスコンダクタンス増幅器(ＯＴＡ)とのいずれの型でも使用することが可能である。
【０３２１】
また、本実施の形態はロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なマルチモード・レシーバーのチャンネル選択フィルタへの適用に限定されない。すなわち、通信方式に関係性のある補正用信号などを用いていないため、例えばＧＳＭ（登録商標）とマルチモード方式に対応可能なデュアルモード・レシーバー向けのチャンネル選択フィルタや、無線ＬＡＮ向けでも良い。その他、光通信やテレビ通信向けのチャンネル選択フィルタに対して適用も可能であることは明らかである。
【符号の説明】
【０３２２】
１  フィルタ回路
２  カットオフ周波数補償回路
３  Ｑ値補償回路
ＳＷ１０  入力切り換えスイッチ
ＯＰ１、ＯＰ２  抵抗
Ｒ１、Ｒ２、Ｒ３、Ｒ４  信号品質測定回路
Ｃ１、Ｃ２  容量
５０  振幅比較器
５１  制御回路
５２  制御レジスタ
Ｒｅｆ５０  基準電圧生成器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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