(57)【要約】【課題】反転テストの際に投入するリードコマンドを１回分に減らすことで、テスト時間を短縮する。【解決手段】半導体装置は、カラムイネーブル信号ＹＥＤＡの活性状態を制御するカラム系制御回路３４と、データアンプイネーブル信号ＤＡＥの活性状態を制御するリードライト制御回路３６とを備える。カラム系制御回路３４及びリードライト制御回路３６は、テストモード情報ＴＭＸが活性化されている場合における、カラムイネーブル信号ＹＥＤＡが活性化されるタイミングからデータアンプイネーブル信号ＤＡＥが活性化されるタイミングまでの経過時間ＴＹＳ＿ＤＡＥが、テストモード情報ＴＭＸが活性化されていない場合の該経過時間ＴＹＳ＿ＤＡＥに比べて長くなるよう、それぞれカラムイネーブル信号ＹＥＤＡ及びデータアンプイネーブル信号ＤＡＥの活性状態を制御する。【選択図】図３
2015133162.tif 000002
【特許請求の範囲】
【請求項１】
ビット線対と、
ＩＯ線対と、
リードライトバスと、
カラムイネーブル信号の活性状態を制御するカラム系制御回路と、
データアンプイネーブル信号の活性状態を制御するリード制御回路と、
前記カラムイネーブル信号が活性状態であるときに前記ビット線対を前記ＩＯ線対に接続し、前記カラムイネーブル信号が非活性状態であるときに前記ビット線対を前記ＩＯ線対から切り離すカラムスイッチと、
前記データアンプイネーブル信号が活性化したタイミングで前記ＩＯ線対間の電位差を検出し、検出結果をリードデータとして前記リードライトバスに供給するデータアンプと、
テストモードにエントリしている場合に活性化されるテストモード情報を記憶するモードレジスタとを備え、
前記カラム系制御回路及び前記リード制御回路は、前記テストモード情報が活性化されている場合における、前記カラムイネーブル信号が活性化されるタイミングから前記データアンプイネーブル信号が活性化されるタイミングまでの経過時間が、前記テストモード情報が活性化されていない場合の該経過時間に比べて長くなるよう、それぞれ前記カラムイネーブル信号及び前記データアンプイネーブル信号の活性状態を制御する
ことを特徴とする半導体装置。
【請求項２】
前記カラム系制御回路及び前記リード制御回路は、前記データアンプイネーブル信号が活性化したタイミングより後のタイミングで前記カラムイネーブル信号が非活性に戻るよう、それぞれ前記カラムイネーブル信号及び前記データアンプイネーブル信号の活性状態を制御する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
内部リードコマンドを生成するコマンドデコーダをさらに備え、
前記カラム系制御回路は、前記内部リードコマンドの生成に応じて前記カラムイネーブル信号の活性状態を制御するよう構成され、
前記コマンドデコーダによって前記内部リードコマンドが生成されるタイミングと、前記カラム系制御回路によって前記カラムイネーブル信号が活性化されるタイミングとの時間的な関係は、前記テストモード情報が活性化されている場合と活性化されていない場合とで同じである
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
ビット線対と、
ＩＯ線対と、
リードライトバスと、
第１のカラムイネーブル信号の活性状態を制御するとともに、前記第１のカラムイネーブル信号に基づいて第２のカラムイネーブル信号を生成するカラム系制御回路と、
データアンプイネーブル信号の活性状態を制御するリード制御回路と、
前記第２のカラムイネーブル信号が活性状態であるときに前記ビット線対を前記ＩＯ線対に接続し、前記第２のカラムイネーブル信号が非活性状態であるときに前記ビット線対を前記ＩＯ線対から切り離すカラムスイッチと、
前記データアンプイネーブル信号が活性化したタイミングで前記ＩＯ線対間の電位差を検出し、検出結果をリードデータとして前記リードライトバスに供給するデータアンプと、
テストモードにエントリしている場合に活性化されるテストモード情報を記憶するモードレジスタと、
クロック信号を生成するクロック生成回路とを備え、
前記リード制御回路は、
前記第１のカラムイネーブル信号に基づいて第１のパルス信号を生成する第１のパルス信号生成回路と、
前記クロック信号に基づいて第２のパルス信号を生成する第２のパルス信号生成回路と、
前記テストモード情報が活性化されていない場合に前記第１のパルス信号を出力する一方、前記テストモード情報が活性化されている場合に前記第２のパルス信号を出力する第１のマルチプレクサとを有し、
前記リード制御回路は、前記第１のマルチプレクサの出力信号に基づいて前記データアンプイネーブル信号の活性状態を制御するよう構成される
ことを特徴とする半導体装置。
【請求項５】
前記クロック信号の第１のエッジに同期してリード状態信号を活性化するコマンドデコーダをさらに備え、
前記第２のパルス信号生成回路は、前記第１のエッジに続く前記クロック信号の第２のエッジに同期して前記リード状態信号をラッチし、ラッチした該リード状態信号と前記クロック信号の論理積信号を前記第２のパルス信号として出力するよう構成される
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のパルス信号生成回路は、前記第１のカラムイネーブル信号の活性化タイミングに同期して前記リード状態信号をラッチし、ラッチした該リード状態信号と前記第１のカラムイネーブル信号の否定論理積信号を前記第１のパルス信号として出力するよう構成される
ことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記リード制御回路は、
前記テストモード情報が活性化されていない場合には、前記第１のパルス信号の活性化タイミングを第１の遅延時間だけ遅延させたタイミングで前記データアンプイネーブル信号を活性化し、
前記テストモード情報が活性化されている場合には、前記第２のパルス信号の非活性化タイミングを第１の遅延時間だけ遅延させたタイミングで前記データアンプイネーブル信号を活性化する
ことを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記カラム系制御回路は、前記テストモード情報が活性化されていない場合に、第２の遅延時間に基づいて前記第１のカラムイネーブル信号を非活性状態とするタイミングを決定するための第１の信号ルートを選択する一方、前記テストモード情報が活性化されている場合に、前記データアンプイネーブル信号に基づいて前記第１のカラムイネーブル信号を非活性状態とするタイミングを決定するための第２の信号ルートを選択する第２のマルチプレクサを有し、
前記カラム系制御回路は、前記第２のマルチプレクサが選択した信号ルートを用いて前記第１のカラムイネーブル信号の活性状態を制御するよう構成される
ことを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第２のマルチプレクサが前記第２の信号ルートを選択した場合、前記カラム系制御回路は、前記データアンプイネーブル信号の活性化に応じて前記第１のカラムイネーブル信号を非活性化するタイミングを決定する
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２のマルチプレクサが前記第１の信号ルートを選択した場合、前記カラム系制御回路は、前記第１のカラムイネーブル信号の活性期間の時間長を前記第２の遅延時間とする
ことを特徴とする請求項８又は９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、リード動作時にビット線対の電位差が反転してしまう可能性のある半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置が備えるメモリセルは、メモリセルに近い側から順にビット線対、ＩＯ線対、及びリードライトバスを介して、データ入出力端子に接続される。ビット線対とＩＯ線対の間にはカラムスイッチが、ＩＯ線対とリードライトバスの間にはデータアンプが、それぞれ設置される。以下、これらの構成を利用して行うリード動作について、その概略を説明する。
【０００３】
リード動作では一般に、アクトコマンド、リードコマンド、プリチャージコマンドの３つのコマンドが使用される。まずリード動作を始める前の段階（例えば、前回のリード動作の直後）で、プリチャージコマンドにより、複数のビット線対のそれぞれが電源電位の１／２の電位にプリチャージされる。また、複数のＩＯ線対のそれぞれは、カラムスイッチがオフである間、電源電位にプリチャージされる。リード動作は、こうして各線がプリチャージされた状態で開始される。
【０００４】
リード動作を開始する際には、まずアクトコマンドが、ロウアドレスとともに投入される。アクトコマンドを受けた半導体装置は、ロウアドレスにより特定されるワード線を活性化する。これにより、活性化したワード線に対応する複数のセルトランジスタがそれぞれオンの状態となり、対応する複数のセルキャパシタがそれぞれ対応するビット線対に接続される。すると、これらのビット線対を構成する２本のビット線の間に、対応するセルキャパシタに蓄積されているデータを反映した微小な電位差が生ずる。この微小な電位差は、各ビット線対に接続されるセンスアンプによって、増幅及び保持される。
【０００５】
続いてリードコマンドが、カラムアドレスとともに投入される。リードコマンドを受けた半導体装置は、カラムアドレスにより特定されるカラムスイッチを、所定時間にわたりオンの状態とする。これにより、ビット線対間の電位差がＩＯ線対間に反映される。なお、ＩＯ線対は上述したように電源電位にプリチャージされているため、高電位状態となっているビット線に接続されるＩＯ線の電位は変化せず、低電位状態となっているビット線に接続されるＩＯ線の電位のみが、下がる方向に変化する。
【０００６】
カラムスイッチをオンの状態としてから所定の経過時間が経過した後、半導体装置は、データアンプを活性化する。これにより、ＩＯ線対間の電位差がリードデータとしてリードライトバスに供給され、データ出力回路によりデータ入出力端子から出力される。ここまでで、一連のリード動作が完了する。その後、プリチャージコマンドが投入されて、ビット線対が上記のようにプリチャージされる。
【０００７】
特許文献１には、以上のようなリード動作を行うＤＲＡＭの例が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−１３１２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、実際に製造された半導体装置においては、カラムスイッチをオンした後、ＩＯ線対のプリチャージ電位（＝電源電位）に引きずられてビット線対間の電位差が反転し、それに伴ってＩＯ線間の電位差も反転してしまうことがある。センスアンプの能力不足によるものだが、このような反転が生ずる半導体装置は不良品として処理することが適当である。そこで、半導体装置の製造工程においては、実際にリード動作を行わせることによって、上記のような反転を生ずるか否かがテストされる。以下、このテストのことを「反転テスト」と称する。反転テストの結果、反転が生ずると判定された半導体装置は、不良品として処分される。
【００１０】
反転テストは、半導体装置がまだウエハ状態にあるときに、テスタを用いて実行される。具体的に説明すると、まずテスタから各メモリセルに、所定のテスト用データが書き込まれる。これはライト動作である。次に、テスタから半導体装置を制御することによってリード動作を行わせ、書き込んだテスト用データをデータ入出力端子から出力させる。最後に、出力されたデータと書き込んだデータとをテスタにてビットごとに比較し、一致していた場合には正常、一致していなかった場合には上記の反転が生じたと判定される。
【００１１】
しかしながら、これまでの半導体装置では、テスタからリード動作を行わせる際、アクトコマンドとプリチャージコマンドの間にリードコマンドを２回分投入する必要があった。つまり、通常のリード動作よりリードコマンドの投入回数が１回分多く、その結果、反転テストの実行に長時間を要していた。以下、この点について詳しく説明する。
【００１２】
ビット線対間の電位差が反転するのは、低電位状態となっているビット線の電位が、対応するＩＯ線のプリチャージ電位に引きずられて上昇するためである。したがって、ビット線対間の電位差が実際に反転し、さらにそれがＩＯ線対間の電位差にも反映されるまでには、対応するカラムスイッチがオンになってからある程度の時間を要する。そして、この時間は通常、上述した所定の経過時間（カラムスイッチのオンからデータアンプの活性化までの時間）に比べて長い。したがってデータアンプは、仮にビット線間の電位差が反転するとしても、反転前のＩＯ線対間の電位差を検出してしまうことになる。これでは、データ入出力端子から出力されたデータには反転が反映されない。
【００１３】
そこで、２回目のリードコマンドを投入することにより、再度カラムスイッチのオンオフを行う。これにより、ビット線対間及びＩＯ線対間の電位差が再度反転し、元の正しい状態に戻るが、その際にデータ入出力端子から出力されるデータは、１回目のリードコマンドの投入に伴って反転した状態のビット線対間の電位差を反映したものとなる。
【００１４】
このように、２回分のリードコマンドを利用すれば、ビット線対間の反転した電位差を、データ入出力端子から出力されるデータに適切に反映することが可能になる。したがって、これまでの半導体装置では、反転テストの際に２回分のリードコマンドを投入していたが、これでは１回しかリードコマンドを投入しない場合に比べてテスト時間が長くなってしまうため、改善が求められている。
【課題を解決するための手段】
【００１５】
本発明の一側面による半導体装置は、ビット線対と、ＩＯ線対と、リードライトバスと、カラムイネーブル信号の活性状態を制御するカラム系制御回路と、データアンプイネーブル信号の活性状態を制御するリード制御回路と、前記カラムイネーブル信号が活性状態であるときに前記ビット線対を前記ＩＯ線対に接続し、前記カラムイネーブル信号が非活性状態であるときに前記ビット線対を前記ＩＯ線対から切り離すカラムスイッチと、前記データアンプイネーブル信号が活性化したタイミングで前記ＩＯ線対間の電位差を検出し、検出結果をリードデータとして前記リードライトバスに供給するデータアンプと、テストモードにエントリしている場合に活性化されるテストモード情報を記憶するモードレジスタとを備え、前記カラム系制御回路及び前記リード制御回路は、前記テストモード情報が活性化されている場合における、前記カラムイネーブル信号が活性化されるタイミングから前記データアンプイネーブル信号が活性化されるタイミングまでの経過時間が、前記テストモード情報が活性化されていない場合の該経過時間に比べて長くなるよう、それぞれ前記カラムイネーブル信号及び前記データアンプイネーブル信号の活性状態を制御することを特徴とする。
【００１６】
本発明の他の一側面による半導体装置は、ビット線対と、ＩＯ線対と、リードライトバスと、第１のカラムイネーブル信号の活性状態を制御するとともに、前記第１のカラムイネーブル信号に基づいて第２のカラムイネーブル信号を生成するカラム系制御回路と、データアンプイネーブル信号の活性状態を制御するリード制御回路と、前記第２のカラムイネーブル信号が活性状態であるときに前記ビット線対を前記ＩＯ線対に接続し、前記第２のカラムイネーブル信号が非活性状態であるときに前記ビット線対を前記ＩＯ線対から切り離すカラムスイッチと、前記データアンプイネーブル信号が活性化したタイミングで前記ＩＯ線対間の電位差を検出し、検出結果をリードデータとして前記リードライトバスに供給するデータアンプと、テストモードにエントリしている場合に活性化されるテストモード情報を記憶するモードレジスタと、クロック信号を生成するクロック生成回路とを備え、前記リード制御回路は、前記第１のカラムイネーブル信号に基づいて第１のパルス信号を生成する第１のパルス信号生成回路と、前記クロック信号に基づいて第２のパルス信号を生成する第２のパルス信号生成回路と、前記テストモード情報が活性化されていない場合に前記第１のパルス信号を出力する一方、前記テストモード情報が活性化されている場合に前記第２のパルス信号を出力する第１のマルチプレクサとを有し、前記リード制御回路は、前記第１のマルチプレクサの出力信号に基づいて前記データアンプイネーブル信号の活性状態を制御するよう構成されることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、カラムスイッチがオンとなってからデータアンプが活性化するまでの間に、ＩＯ線対間の電位差が反転する時間を十分に取ることが可能になる。したがって、反転テストの際に投入するリードコマンドを１回分に減らすことが可能になるので、テスト時間を短縮することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の好ましい第１の実施の形態による半導体装置１の構成を示すブロック図である。
【図２】図１に示したクロック入力回路２０の内部構成を示す図である。
【図３】図１に示したコマンドデコーダ３１、カラム系制御回路３４、及びリードライト制御回路３６それぞれの内部構成を示す図である。
【図４】半導体装置１が通常動作を行う場合のタイミング図である。
【図５】半導体装置１の反転テストを行う場合のタイミング図である。
【図６】本発明の背景技術による半導体装置に備えられるコマンドデコーダ３１、カラム系制御回路３４、及びリードライト制御回路３６それぞれの内部構成を示す図である。
【図７】図６に示した半導体装置の反転テストを行う場合のタイミング図であり、ビット線対ＢＬｐの反転が生じない場合を示している。
【図８】図６に示した半導体装置の反転テストを行う場合のタイミング図であり、ビット線対ＢＬｐの反転が生ずる場合を示している。
【図９】本発明の好ましい第２の実施の形態による半導体装置に備えられるコマンドデコーダ３１、カラム系制御回路３４、及びリードライト制御回路３６それぞれの内部構成を示す図である。
【図１０】図９に示した半導体装置の反転テストを行う場合のタイミング図である。
【図１１】本発明の変形例による半導体装置の反転テストを行う場合のタイミング図である。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２０】
本発明の第１の実施の形態による半導体装置１は、主にモバイル用途に用いられるＬＰＤＤＲ２(Low Power Double Date Rate 2)  ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)であり、外部端子として、クロック端子１１ａ，１１ｂ、コマンドアドレス端子１２ａ、チップ選択端子１２ｂ、クロックイネーブル端子１２ｃ、データ入出力端子１３、及びデータストローブ端子１４ａ，１４ｂを備えて構成される。その他、半導体装置１は電源端子なども備えているが、これらについては図示を省略している。以下、まず初めに半導体装置１の全体的な構成を概説し、その後、本願発明に直接関わる構成について詳しく説明する。
【００２１】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，ＣＫＢが供給される端子であり、供給された外部クロック信号ＣＫ，ＣＫＢは、クロック入力回路２０（クロック生成回路）に供給される。なお、本明細書において信号名の末尾に「Ｂ」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，ＣＫＢは互いに相補の信号である。
【００２２】
クロック入力回路２０は、図２に示すように、外部クロック信号ＣＫ，ＣＫＢがそれぞれ非反転入力端子と反転入力端子に供給されるオペアンプ２０ａを有して構成される。オペアンプ２０ａの出力端子からは内部クロック信号ＰＣＬＫが、反転出力端子からは内部クロック信号ＰＣＬＫＢがそれぞれ出力される。図４及び図５に例示するように、内部クロック信号ＰＣＬＫ，ＰＣＬＫＢの振動周期は、外部クロック信号ＣＫ，ＣＫＢの振動周期に等しくなる。
【００２３】
ここで、図４と図５とでは、外部クロック信号ＣＫ，ＣＫＢの振動周期が互いに等しくなっている（１クロック分の時間長が互いに同じ値になっている）。しかしながら、実際の半導体装置１では、通常動作を行う場合（図４）の振動周期に比べて、反転テストを行う場合（図５）の振動周期が長くなる場合がある。これは、反転テストを行うためのテスタ（バッチテスタなど）の動作速度が数百ｎｓ〜数μｓと、通常動作時に用いられる外部のコントローラの動作速度に比べて遅い場合があるためである。本願発明の背景技術による半導体装置では、本願発明の主たる課題である２回分のリードコマンドが必要という点に加え、このことも、反転テストのテスト時間を長くする要因のひとつとなっている。
【００２４】
内部クロック信号ＰＣＬＫ，ＰＣＬＫＢは、タイミング発生回路２１及び分周回路２２に供給される。タイミング発生回路２１は各種の内部クロックＩＣＬＫを生成し、これを各種内部回路に供給する役割を果たす。また、分周回路２２は、内部クロック信号ＰＣＬＫ，ＰＣＬＫＢを分周することによって、互いに位相の異なる８相の分周クロック信号ＣＬＫ０〜ＣＬＫ７を生成する機能を有する。分周クロック信号ＣＬＫ０〜ＣＬＫ７の周波数は外部クロック信号ＣＫの周波数の１／４であり、互いに内部クロック信号ＰＣＬＫ，ＰＣＬＫＢの１／４クロックサイクルずつ位相がずれている。なお、ここでは８相としているが、例えば４相としてもよい。分周クロック信号ＣＬＫ０〜ＣＬＫ７は、逓倍回路２３に供給される。
【００２５】
逓倍回路２３は、分周クロック信号ＣＬＫ０〜ＣＬＫ７を逓倍することによって内部クロック信号ＣＬＫＤＱを生成する回路である。逓倍回路２３によって生成される内部クロック信号ＣＬＫＤＱの周波数は、外部クロック信号ＣＫの周波数と同一である。つまり逓倍回路２３は、分周回路２２によって周波数が外部クロック信号ＣＫの１／４とされた分周クロック信号ＣＬＫ０〜ＣＬＫ７を逓倍することによって、周波数が外部クロック信号ＣＫと同一である内部クロック信号ＣＬＫＤＱを再生する役割を果たす。内部クロック信号ＣＬＫＤＱは、遅延調整回路２４に供給される。
【００２６】
遅延調整回路２４は、内部クロック信号ＣＬＫＤＱを受け、これを遅延させることによって内部クロック信号ＣＬＫＤＱａを生成する回路である。遅延調整回路２４での遅延時間は、記憶回路２５から読み出された遅延コードＣＯＤＥに基づいて定められる。記憶回路２５は、光学ヒューズ素子や電気ヒューズ素子（アンチヒューズ素子を含む）などの不揮発性記憶素子によって、遅延コードＣＯＤＥを記憶する回路である。遅延調整回路２４から出力される内部クロック信号ＣＬＫＤＱａは、データ入出力回路４６及びストローブ回路４７に供給される。
【００２７】
コマンドアドレス端子１２ａは、コマンド信号及びアドレス信号を構成するコマンドアドレス信号ＣＡｉ（ＣＡ０〜ＣＡ９）が供給される端子である。また、チップ選択端子１２ｂはチップ選択信号ＣＳが供給される端子であり、クロックイネーブル端子１２ｃはクロックイネーブル信号ＣＫＥが供給される端子である。これらの信号は、コマンドアドレス入力回路３０に供給される。
【００２８】
コマンドアドレス入力回路３０は、コマンドデコーダ３１を含んで構成される。コマンドデコーダ３１は、内部クロックＩＣＬＫに同期して、コマンドアドレス信号ＣＡｉからコマンド信号を抽出して、その保持、デコード、カウントなどを行い、これによって、内部アクトコマンド、内部リードコマンド、内部ライトコマンド、内部プリチャージコマンドなどの各種内部コマンドを生成する回路である。コマンドデコーダ３１は、他に、内部リードコマンドとともに活性化されるリード状態信号や、内部ライトコマンドとともに活性化されるライト状態信号などの生成も行う。生成された内部コマンド及び状態信号は、モードレジスタ３３、カラム系制御回路３４、ロウ系制御回路３５、及びリードライト制御回路３６に供給される。
【００２９】
図示していないが、コマンドアドレス入力回路３０はアドレスラッチ回路も含んで構成される。アドレスラッチ回路は、内部クロックＩＣＬＫに同期して、コマンドアドレス信号ＣＡｉに含まれるアドレス信号をラッチする回路である。アドレスラッチ回路にラッチされたアドレス信号のうち、ロウアドレスについてはロウ系制御回路３５に供給され、カラムアドレスについてはカラム系制御回路３４に供給される。また、半導体装置１がモードレジスタセットモードにエントリしている場合には、アドレス信号はモードレジスタ３３に供給され、これによってモードレジスタ３３の内容が更新される。モードレジスタ３３に記憶される情報には、テストモード情報ＴＭ１，ＴＭＸ，ＴＥＳＴが含まれる。このうち、テストモード情報ＴＭ１，ＴＭＸは、半導体装置１が反転テストのテストモードにエントリしている際に活性化される情報である。
【００３０】
ロウ系制御回路３５は、コマンドデコーダ３１から内部アクトコマンドが供給された場合に、アドレスラッチ回路にラッチされたロウアドレスに基づいてロウデコーダ４１を制御する回路である。ロウデコーダ４１は、ロウ系制御回路３５の制御を受けて、メモリセルアレイ４０に含まれる複数のワード線ＷＬのうち、ロウアドレスによって特定されるものを活性化するよう構成される。
【００３１】
なお、メモリセルアレイ４０内においては複数のワード線ＷＬと複数のビット線対ＢＬｐが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１対のビット線対ＢＬｐ、及び１個のメモリセルＭＣのみを示している）。ロウデコーダ４１によって活性化されたワード線ＷＬに対応するメモリセルＭＣでは、図示しないセルキャパシタが対応するビット線対ＢＬｐに接続される。これにより、そのビット線対ＢＬｐを構成する２本のビット線の間に、セルキャパシタに蓄積されていた電荷を反映した電位差が現れる。ビット線対ＢＬｐには、センス回路４２に含まれるセンスアンプＳＡが接続される。センスアンプＳＡは、対応するビット線対ＢＬｐ間の電位差を増幅して保持する役割を果たす回路である。ビット線対ＢＬｐは、カラムスイッチ４３を介してＩＯ線対ＭＩＯｐに接続される。なお、ＩＯ線対ＭＩＯｐは、ローカルＩＯ線とメインＩＯ線に階層化されていてもよい。
【００３２】
カラム系制御回路３４は、コマンドデコーダ３１から内部リードコマンド又は内部ライトコマンドが供給された場合に、アドレスラッチ回路にラッチされたカラムアドレスに基づいてカラムデコーダ４４を制御する回路である。カラム系制御回路３４は、この制御を、カラムイネーブル信号ＹＥ（第１のカラムイネーブル信号）の活性状態を制御するとともに、このカラムイネーブル信号ＹＥに基づいてカラムイネーブル信号ＹＥＤＡ（第２のカラムイネーブル信号）を生成し、さらに、生成したカラムイネーブル信号ＹＥＤＡを、カラムアドレスを示すアドレス信号ＹＰＤＡＩとともにカラムデコーダ４４に供給することによって行う。なお、カラムイネーブル信号ＹＥは、本来、カラム系制御回路３４の内部信号であるが、半導体装置１ではリードライト制御回路３６にも供給される。
【００３３】
カラムデコーダ４４は、カラム系制御回路３４の制御を受けて、それぞれ複数のビット線対ＢＬｐのいずれかに対応する複数のカラムスイッチ４３のうち、カラムアドレスによって特定されるものを選択する回路である。カラムデコーダ４４がカラムスイッチ４３を選択状態とする期間は、カラムイネーブル信号ＹＥＤＡが活性状態である期間によって規定される。カラムスイッチ４３は、カラムデコーダ４４によって選択されているビット線対ＢＬｐを対応するＩＯ線対ＭＩＯｐに接続し、選択されていないビット線対ＢＬｐを対応するＩＯ線対ＭＩＯｐから切り離すスイッチ回路である。
【００３４】
ＩＯ線対ＭＩＯｐは、データアンプ４５を介してリードライトバスＲＤｐに接続される。データアンプ４５は、リード動作時においては、センス回路４２によって増幅された電位差（リードデータＤＱ）をさらに増幅してデータ入出力回路４６に供給する役割を果たし、ライト動作時においては、データ入出力回路４６から供給されるライトデータＤＱを増幅してセンス回路４２に供給する役割を果たす。データアンプ４５及びデータ入出力回路４６の動作は、リードライト制御回路３６（リード制御回路）によって制御される。
【００３５】
リードライト制御回路３６は、コマンドデコーダ３１からリード状態信号又はライト状態信号が供給された場合に、データアンプ４５の制御を行うよう構成される。リードライト制御回路３６は、この制御を、データアンプイネーブル信号ＤＡＥの活性状態を制御することによって行う。リード動作時のデータアンプ４５は、データアンプイネーブル信号ＤＡＥが活性化したタイミングでＩＯ線対ＭＩＯｐ間の電位差を検出し、検出結果をリードデータＤＱとしてリードライトバスＲＤｐに供給する。なお、データアンプイネーブル信号ＤＡＥは、データアンプ４５の他にカラム系制御回路３４にも供給される。
【００３６】
データ入出力端子１３は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路４６に接続されている。データ入出力回路４６は、データ出力回路４６ａ及びデータ入力回路４６ｂを有している。データ出力回路４６ａは、リード動作時に、リードデータＤＱを内部クロック信号ＣＬＫＤＱａに同期して出力する回路である。一方、データ入力回路４６ｂは、ライト動作時に、内部データストローブ信号ＩＤＱＳ，ＩＤＱＳＢに同期してライトデータＤＱの取り込みを行う回路である。本実施の形態による半導体装置１はＤＬＬ回路を備えていないため、内部クロック信号ＣＬＫＤＱａは、外部クロック信号ＣＫ，ＣＫＢとは非同期である。したがって、リードデータＤＱは、外部クロック信号ＣＫ，ＣＫＢとは非同期に出力される。ただし、本願発明は、ＤＬＬ回路を備え、リードデータＤＱを外部クロック信号ＣＫ，ＣＫＢと同期して出力する半導体装置にも好適に適用可能である。
【００３７】
データストローブ端子１４ａ，１４ｂは、それぞれ外部データストローブ信号ＤＱＳ，ＤＱＳＢの入出力を行うための端子であり、ストローブ回路４７に接続される。ストローブ回路４７は、リード動作時においてはリードデータＤＱに同期して外部データストローブ信号ＤＱＳ，ＤＱＳＢの出力を行い、ライト動作時においては外部データストローブ信号ＤＱＳ，ＤＱＳＢに基づいて内部データストローブ信号ＩＤＱＳ，ＩＤＱＳＢの生成を行う機能を有している。
【００３８】
ストローブ回路４７から出力される内部データストローブ信号ＩＤＱＳ，ＩＤＱＳＢは、測定回路３７にも供給される。測定回路３７は、クロック端子１１ａ，１１ｂに外部クロック信号ＣＫ，ＣＫＢが入力された後、内部クロック信号ＣＬＫＤＱａの対応するアクティブエッジがデータ入出力回路４６に到達するまでの伝搬時間をモニタするためのレプリカ回路である。測定回路３７による測定結果Ｓは、データ入出力回路４６及びデータ入出力端子１３を介して外部に出力される。測定回路３７は、モードレジスタ３３に記憶されるテストモード情報ＴＥＳＴが活性化されている場合に動作するよう構成される。
【００３９】
以上、半導体装置１の全体的な構成を概説した。次に、半導体装置１の構成のうち本願発明に直接関わる部分（コマンドデコーダ３１、カラム系制御回路３４、及びリードライト制御回路３６）について詳しく説明するが、以下では、まず初めに背景技術による半導体装置のコマンドデコーダ３１、カラム系制御回路３４、及びリードライト制御回路３６について、図６〜図８を参照しながら詳しく説明し、その後、半導体装置１のコマンドデコーダ３１、カラム系制御回路３４、及びリードライト制御回路３６について、図３〜図５を参照しながら詳しく説明することにする。なお、背景技術による半導体装置は、カラム系制御回路３４及びリードライト制御回路３６の構成の一部のみが本発明による半導体装置１と異なっており、他の点では本発明による半導体装置１と同様の構成を備えている。また、ここで説明する背景技術による半導体装置の構成及び動作は、本願の出願時点で公知になっているものではない。
【００４０】
図６に示すように、本願発明の背景技術によるコマンドデコーダ３１には、コマンドアドレス信号ＣＡｉ、テストモード情報ＴＭ１、及び内部クロック信号ＰＣＬＫＢが供給される。このうちコマンドアドレス信号ＣＡｉは、反転テストを行う際には外部のテスタから、通常動作時には外部のコントローラからそれぞれ供給される。また、テストモード情報ＴＭ１及び内部クロック信号ＰＣＬＫＢは、それぞれ図１に示したモードレジスタ３３及びクロック入力回路２０から供給される。コマンドデコーダ３１は、これらの信号を受けて、内部アクトコマンド、内部リードコマンド、内部ライトコマンド、及び内部プリチャージコマンドを含む各種の内部コマンドＣＩＮＴｈと、リード状態信号ＲＤＳＴＴとを生成するよう構成される。
【００４１】
コマンドデコーダ３１の動作について、図７に示した反転テストに伴うリード動作の場合を例に取って、詳しく説明する。反転テストに伴うリード動作を行う場合、図７に示すように、外部のテスタから８つのコマンドアドレス信号ＣＡｉが順次、外部クロック信号ＣＫに対してダブルレートでコマンドデコーダ３１に供給される。具体的には、外部クロック信号ＣＫの連続する８つのエッジｅ１〜ｅ８（ｅ１，ｅ３，ｅ５，ｅ７はライズエッジ、ｅ２，ｅ４，ｅ６，ｅ８はフォールエッジ）のそれぞれに同期して、コマンドアドレス信号ＣＡＲ０，ＣＡＦ０，ＣＡＲ１０，ＣＡＦ１０，ＣＡＲ１１，ＣＡＦ１１，ＣＡＲ２，ＣＡＦ２が供給される。
【００４２】
コマンドアドレス信号ＣＡＲ０，ＣＡＦ０は、アクトコマンド及びロウアドレスを含む１つのコマンドアドレス信号ＣＡｉを表している。また、コマンドアドレス信号ＣＡＲ１０，ＣＡＦ１０は、リードコマンド及びカラムアドレスを含む１つのコマンドアドレス信号ＣＡｉを表している。同様に、コマンドアドレス信号ＣＡＲ１１，ＣＡＦ１１も、リードコマンド及びカラムアドレスを含む１つのコマンドアドレス信号ＣＡｉを表している。また、コマンドアドレス信号ＣＡＲ２，ＣＡＦ２は、プリチャージコマンドを含む１つのコマンドアドレス信号ＣＡｉを表している。なお、リードコマンドが２回続けて供給されているのは、上述したように、本願発明の背景技術による半導体装置では、ビット線対ＢＬｐ間の電位差の反転を検出するために２回分のリードコマンドが必要になるからである。
【００４３】
コマンドデコーダ３１は、こうして供給されたコマンドアドレス信号ＣＡｉをデコードすることにより、まず内部状態ｓｔａｔｅを確立する。コマンドアドレス信号ＣＡｉの内容が上記のようなものであることから、ここで確立される内部状態ｓｔａｔｅは、順次、アクト（ＡＣＴ）、リード（ＲＥＡＤ）、リード（ＲＥＡＤ）、及びプリチャージ（ＰＲＥ）となる。
【００４４】
なお、内部状態ｓｔａｔｅの確立は、図７に示すように、内部クロック信号ＰＣＬＫＢに対してシングルレートで行われる。つまり、内部状態ｓｔａｔｅの活性期間の時間長は、内部クロック信号ＰＣＬＫＢの１クロック分の時間長ＴＣＫに等しい。ダブルレートからシングルレートへの変換は、図６に示した分周回路３１ａを利用して行われる。
【００４５】
アクト状態を確立したコマンドデコーダ３１は、図６及び図７には示していないが、ロウ系制御回路３５（図１）に指示することによって、コマンドアドレス信号ＣＡＲ０，ＣＡＦ０に含まれるロウアドレスに対応するワード線ＷＬの活性化を行う。これにより、上述したように、このワード線ＷＬに対応する複数のセルキャパシタがそれぞれ対応するビット線対ＢＬｐに接続され、図７の時刻ｔ１に示すように、ビット線対ＢＬｐ間の電位差にセルキャパシタの電位が反映される。なお、図７には、ビット線対ＢＬｐを構成する一方のビット線ＢＬ０の電位がローレベルに、ビット線対ＢＬｐを構成する他方のビット線ＢＬ１の電位がハイレベルになる例を示している。ワード線ＷＬを活性化した後、ロウ系制御回路３５は、引き続いてセンスアンプを活性化する。これにより、図７の時刻ｔ２に示すように、ビット線対ＢＬｐ間の電位差が電源電位に等しい値まで増幅される。
【００４６】
アクト状態に続いて１回目のリード状態を確立したコマンドデコーダ３１は、図７に示すようにリード状態信号ＲＤＳＴＴを活性化するとともに、内部リードコマンドＲＥＡＤを生成する。リード状態信号ＲＤＳＴＴ及び内部リードコマンドＲＥＡＤはともに、リード状態が維持されている間、活性状態に維持される。
【００４７】
内部リードコマンドＲＥＡＤである内部コマンドＣＩＮＴｈは、図６に示すように、カラム系制御回路３４に供給される。内部リードコマンドＲＥＡＤを受けたカラム系制御回路３４は、カラムデコーダ４４を制御することによって、コマンドアドレス信号ＣＡｉに含まれるカラムアドレスに対応するカラムスイッチ４３を接続状態とする。これにより、対応するビット線対ＢＬｐが対応するＩＯ線対ＭＩＯｐに接続され、その結果、図７の時刻ｔ３に示すように、ＩＯ線対ＭＩＯｐの電位差にビット線対ＢＬｐの電位差が反映される。上述したように、ＩＯ線対ＭＩＯｐは電源電位にプリチャージされていることから、図７の例では、電位がローレベルとなっているビット線ＢＬ０に接続されたＩＯ線ＭＩＯ０の電位が低下し、一方で、電位がハイレベルとなっているビット線ＢＬ１に接続されたＩＯ線ＭＩＯ１の電位は、電源電位を維持することになる。
【００４８】
また、リード状態信号ＲＤＳＴＴは、図６に示すように、リードライト制御回路３６に供給される。リード状態信号ＲＤＳＴＴを受けたリードライト制御回路３６は、カラム系制御回路３４がカラムスイッチ４３を接続状態としたタイミングから少し遅れたタイミング（図７に示した経過時間ＴＹＳ−ＤＡＥだけ遅れたタイミング。図７の時刻ｔ４）で、データアンプ４５を活性化する。データアンプ４５は、活性化されたタイミングでＩＯ線対ＭＩＯｐ間の電位差を検出し、その結果をリードデータとしてリードライトバスＲＤｐに出力する。そして、このリードデータが、図１に示したデータ出力回路４６ａによって、データ入出力端子１３から外部に出力されることになる。この場合の「外部」とは、外部のテスタである。
【００４９】
ここまで、１回目のリード状態にかかる半導体装置の動作について説明したが、２回目のリード状態にかかる半導体装置の動作も同様である（図７の時刻ｔ５，ｔ６を参照）。その結果、外部のテスタから見ると、リードデータが２回続けて出力されることになる。
【００５０】
最後に、２回分のリード状態が終了した後にプリチャージ状態を確立したコマンドデコーダ３１は、図７の時刻ｔ７に示すように、ビット線対ＢＬｐをプリチャージ状態とする。これにより、一連のリード動作が終了し、次のリード動作又はライト動作を行えるようになる。
【００５１】
以下、背景技術によるカラム系制御回路３４及びリードライト制御回路３６の構成及び動作について、図６及び図７を参照しながら、詳しく説明する。
【００５２】
図６に示すように、背景技術によるカラム系制御回路３４は、内部コマンドＣＩＮＴｈ（内部リードコマンドＲＥＡＤ又は内部ライトコマンド）及び内部クロック信号ＰＣＬＫＢを受けてカラム用内部クロック信号ＹＥＰを生成するカラム用内部クロック信号生成回路５０と、カラム用内部クロック信号ＹＥＰからワンショットパルス信号ＹＥＰ１を生成するワンショットパルス信号生成回路５１と、ワンショットパルス信号ＹＥＰ１のパルス幅を調整することにより補正ワンショットパルス信号ＹＥＰ２を生成するパルス幅生成回路５２と、補正ワンショットパルス信号ＹＥＰ２を遅延させることによりカラムイネーブル信号ＹＥを生成する遅延回路５３と、カラムイネーブル信号ＹＥを遅延させることによりカラムイネーブル信号ＹＥＤＡを生成する遅延回路５４とを有して構成される。カラム系制御回路３４は、これらの回路の動作により、内部クロック信号ＰＣＬＫのライズエッジｆ４とフォールエッジｆ５の間のタイミング（内部コマンドＣＩＮＴｈが活性化されるタイミングに対応するエッジと、その次のエッジの間のタイミング）でカラムイネーブル信号ＹＥＤＡを活性化し、かつ、カラムイネーブル信号ＹＥＤＡの活性期間の時間長を、パルス幅生成回路５２に含まれる遅延回路５２ａの遅延時間Ｄ５２ａ（第２の遅延時間）とすることを実現する。以下、そのための各回路個々の構成及び動作について、詳しく説明する。なお、カラム系制御回路３４に関する以下の説明は、リード動作の場合とライト動作の場合とに共通である。
【００５３】
カラム用内部クロック信号生成回路５０は、内部クロック信号ＰＣＬＫＢが非活性状態から活性状態に変化したタイミングで内部コマンドＣＩＮＴｈをラッチし、その結果と内部クロック信号ＰＣＬＫＢとの論理積信号を、カラム用内部クロック信号ＹＥＰとして出力するように構成される。これにより、カラム用内部クロック信号ＹＥＰは、図７に示すように半クロック分の時間長を有する信号となる。
【００５４】
ワンショットパルス信号生成回路５１は、カラム用内部クロック信号ＹＥＰを遅延時間Ｄ５１ａにわたって遅延させてなる信号を出力する遅延回路５１ａを有しており、遅延回路５１ａの出力の反転信号とカラム用内部クロック信号ＹＥＰとの否定論理積信号を、ワンショットパルス信号ＹＥＰ１として出力するよう構成される。遅延時間Ｄ５１ａは、内部クロック信号ＰＣＬＫＢの周期に比べて十分短い時間に設定される。これにより、ワンショットパルス信号ＹＥＰ１は、図７に示すように、カラム用内部クロック信号ＹＥＰの活性化と同時期にローレベルに活性化し、そこから遅延時間Ｄ５１ａにわたって活性状態を維持するパルス状の信号となる。
【００５５】
なお、ワンショットパルス信号生成回路５１には、リセット信号ＲＳＴの反転信号も供給される。リセット信号ＲＳＴは、半導体装置１をリセットする場合にハイレベルに活性化される信号であり、ワンショットパルス信号生成回路５１は、リセット信号ＲＳＴが活性化されている場合には、カラム用内部クロック信号ＹＥＰの反転信号をワンショットパルス信号ＹＥＰ１として出力するよう構成される。
【００５６】
パルス幅生成回路５２は、ワンショットパルス信号ＹＥＰ１に基づいて中間信号ＹＥＰ１ａ〜ＹＥＰ１ｃ、及び補正ワンショットパルス信号ＹＥＰ２を生成する回路である。具体的に説明すると、パルス幅生成回路５２は、中間信号ＹＥＰ１ｂの反転信号を遅延時間Ｄ５２ａにわたって遅延させることによって中間信号ＹＥＰ１ｃを生成する遅延回路５２ａを有して構成される。また、パルス幅生成回路５２は、中間信号ＹＥＰ１ａとリセット信号ＲＳＴの反転信号との否定論理積信号を中間信号ＹＥＰ１ｂとして生成し、ワンショットパルス信号ＹＥＰ１及び中間信号ＹＥＰ１ｂの論理積信号と、中間信号ＹＥＰ１ｃとの否定論理和信号を、中間信号ＹＥＰ１ａとして生成するよう構成される。補正ワンショットパルス信号ＹＥＰ２は、中間信号ＹＥＰ１ａの反転信号である。これにより、補正ワンショットパルス信号ＹＥＰ２は、リセット信号ＲＳＴが活性化されていない場合、図７に示すように、カラム用内部クロック信号ＹＥＰの活性化と同時期にローレベルに活性化し、そこから遅延時間Ｄ５２ａにわたって活性状態を維持する信号となる。
【００５７】
一方、リセット信号ＲＳＴが活性化されている場合のパルス幅生成回路５２は、ワンショットパルス信号ＹＥＰ１を補正ワンショットパルス信号ＹＥＰ２として出力することになる。この場合のワンショットパルス信号ＹＥＰ１は上述したようにカラム用内部クロック信号ＹＥＰの反転信号に等しいので、補正ワンショットパルス信号ＹＥＰ２もカラム用内部クロック信号ＹＥＰの反転信号に等しい信号となる。
【００５８】
遅延回路５３は、補正ワンショットパルス信号ＹＥＰ２を遅延時間Ｄ５３にわたって遅延させる回路である。遅延回路５３の出力段には、インバータ回路が設けられる。したがって、カラムイネーブル信号ＹＥは、図７に示すように、補正ワンショットパルス信号ＹＥＰ２の反転信号を、遅延時間Ｄ５３だけ遅らせた信号となる。
【００５９】
カラムイネーブル信号ＹＥは、図６に示すように、数段（図では２段）のバッファ回路を経て、カラムイネーブル信号ＹＥＡとしてラッチ回路５５ｊに供給される。ラッチ回路５５ｊは、カラムアドレスＹＡｊのビットごとに設けられており、カラムイネーブル信号ＹＥＡが活性化されたタイミングで、対応するカラムアドレスＹＡｊをラッチする機能を有する。ラッチされたカラムアドレスＹＡｊはプリデコーダ５６によってデコードされたうえで、図７に示すアドレス信号ＹＰＤＡＩとしてカラムデコーダ４４に供給される。
【００６０】
遅延回路５４は、カラムイネーブル信号ＹＥを遅延時間Ｄ５４にわたって遅延させる回路である。遅延回路５４の出力信号は、図６に示すように、数段（図では２段）のバッファ回路を経て、カラムイネーブル信号ＹＥＤＡとしてカラムデコーダ４４に供給される。こうして生成されたカラムイネーブル信号ＹＥＤＡは、図７に示すように、内部クロック信号ＰＣＬＫのライズエッジｆ４とフォールエッジｆ５の間のタイミングで活性化し、かつ、活性期間の時間長が遅延時間Ｄ５２ａ（第２の遅延時間）に等しい信号となっている。
【００６１】
カラムデコーダ４４は、カラムイネーブル信号ＹＥＤＡが活性化している間、同時に供給されているアドレス信号ＹＰＤＡＩに基づいてカラムスイッチ信号ＹＳｍを活性化させる。カラムスイッチ信号ＹＳｍが活性状態にある間、アドレス信号ＹＰＤＡＩによって特定されるカラムスイッチ４３（図１）が接続状態となる。これにより、図７の時刻ｔ３に示すように、ビット線対ＢＬｐ間の電位差がＩＯ線対ＭＩＯｐにも反映されることになる。図７の例では、ビット線ＢＬ０に対応するＩＯ線ＭＩＯ０の電位が低下し、ビット線ＢＬ１に対応するＩＯ線ＭＩＯ１の電位は電源電位を維持することになる。カラムスイッチ信号ＹＳｍが非活性に戻された後（カラムスイッチ４３が切断状態に戻った後）には、ＩＯ線対ＭＩＯｐの電位はともに元の状態（電源電位）に戻る。
【００６２】
次に、背景技術によるリードライト制御回路３６は、図６に示すように、リード動作に関して、リード状態信号ＲＤＳＴＴ及びカラムイネーブル信号ＹＥを受けてリード状態パルス信号Ｐ１（第１のパルス信号）を生成するリード状態パルス信号生成回路６０（第１のパルス信号生成回路）と、リード状態パルス信号Ｐ１を反転させることにより反転リード状態パルス信号Ｐ１ｉを生成するインバータ回路６３と、反転リード状態パルス信号Ｐ１ｉからワンショットパルス信号ＤＡＥＰ１を生成するワンショットパルス信号生成回路６４と、ワンショットパルス信号ＤＡＥＰ１のパルス幅を調整することにより補正ワンショットパルス信号ＤＡＥＰ２を生成するパルス幅生成回路６５と、補正ワンショットパルス信号ＤＡＥＰ２を遅延させることによりデータアンプイネーブル信号ＤＡＥを生成する遅延回路６６とを有して構成される。リードライト制御回路３６は、これらの回路の動作により、リード状態パルス信号Ｐ１の活性化タイミングを遅延回路６６の遅延時間Ｄ６６（第１の遅延時間）だけ遅延させたタイミングで、データアンプイネーブル信号ＤＡＥを活性化することを実現する。以下、そのための各回路個々の構成及び動作について、詳しく説明する。なお、リードライト制御回路３６に関する以下の説明は、リード動作の場合に関するものである。
【００６３】
リード状態パルス信号生成回路６０は、カラムイネーブル信号ＹＥが非活性状態から活性状態に変化したタイミングに同期してリード状態信号ＲＤＳＴＴをラッチし、その結果とカラムイネーブル信号ＹＥとの否定論理積信号をリード状態パルス信号Ｐ１として出力するように構成される。これにより、リード状態パルス信号Ｐ１は、図７に示すように、カラムイネーブル信号ＹＥの活性化と同時期にローレベルに活性化し、そこから遅延時間Ｄ５２ａにわたって活性状態を維持する信号となる。
【００６４】
ワンショットパルス信号生成回路６４は、インバータ回路６３から出力される反転リード状態パルス信号Ｐ１ｉを遅延時間Ｄ６４ａにわたって遅延させてなる信号を出力する遅延回路６４ａを有しており、遅延回路６４ａの出力の反転信号と反転リード状態パルス信号Ｐ１ｉとの否定論理積信号をワンショットパルス信号ＤＡＥＰ１として出力するよう構成される。遅延時間Ｄ６４ａは、内部クロック信号ＰＣＬＫＢの周期に比べて十分短い時間に設定される。これにより、ワンショットパルス信号ＤＡＥＰ１は、図７に示すように、カラムイネーブル信号ＹＥの活性化と同時期にローレベルに活性化し、そこから遅延時間Ｄ６４ａにわたって活性状態を維持する信号となる。
【００６５】
パルス幅生成回路６５は、セット入力端子Ｓ及びリセット入力端子Ｒを有し、補正ワンショットパルス信号ＤＡＥＰ２を出力するＳＲラッチ回路６５ａと、自身の出力である補正ワンショットパルス信号ＤＡＥＰ２を遅延時間Ｄ６５ｂにわたって遅延させる遅延回路６５ｂとを有して構成される。ＳＲラッチ回路６５ａのセット入力端子Ｓにはワンショットパルス信号ＤＡＥＰ１の反転信号が、リセット入力端子Ｒには遅延回路６５ｂの出力信号と上述したリセット信号ＲＳＴの論理和信号が、それぞれ供給される。これにより、補正ワンショットパルス信号ＤＡＥＰ２は、リセット信号ＲＳＴが活性化されていない場合、カラムイネーブル信号ＹＥの活性化と同時期にローレベルに活性化し、そこから遅延時間Ｄ６５ｂにわたって活性状態を維持する信号となる。一方、リセット信号ＲＳＴが活性化されている場合のパルス幅生成回路６５の出力は、ローレベルに固定される。
【００６６】
遅延回路６６は、補正ワンショットパルス信号ＤＡＥＰ２の反転信号を遅延時間Ｄ６６にわたって遅延させる回路である。遅延回路５４の出力信号は、図６に示すように、さらに反転されて図７に示すデータアンプイネーブル信号ＤＡＥとなり、さらに数段（図では２段）のバッファ回路を経て、データアンプ４５に供給される。こうして生成されたデータアンプイネーブル信号ＤＡＥの活性化タイミングは、図７に示すように、内部クロック信号ＰＣＬＫのライズエッジｆ４とフォールエッジｆ５の間に位置し、リード状態パルス信号Ｐ１の活性化タイミングを遅延時間Ｄ６６（第１の遅延時間）だけ遅延させたタイミングとなっている。
【００６７】
データアンプ４５は、データアンプイネーブル信号ＤＡＥが活性化したタイミング（図７に示した時刻ｔ４）でＩＯ線対ＭＩＯｐ間の電位差を検出し、検出された電位差に基づいてリードデータを生成して、リードライトバスＲＤｐに出力するよう構成される。これにより、図１に示したデータ出力回路４６ａ及びデータ入出力端子１３を経て、外部のテスタに対してリードデータが出力されることになる。
【００６８】
ここで、カラムスイッチ信号ＹＳｍが活性化してからデータアンプイネーブル信号ＤＡＥが活性化するまでの経過時間ＴＹＳ−ＤＡＥは、図７から理解されるように、遅延時間Ｄ６６と遅延時間Ｄ５４の差Ｄ６６−Ｄ５４に等しくなる。
【００６９】
遅延時間Ｄ６６，Ｄ５４の具体的な値は、経過時間ＴＹＳ−ＤＡＥが、ビット線対ＢＬｐ間の電位差がＩＯ線対ＭＩＯｐ間の電位差に、データアンプ４５によって検出可能な程度にまで反映されるのに必要な最短限度の値となるように設定される。最短限度とするのは、できるだけ高速な動作を実現するためである。なお、上述したように、反転テストを行う場合の外部クロック信号ＣＫ，ＣＫＢの振動周期は、通常動作を行う場合のそれに比べて長くなる場合があるが、この点は経過時間ＴＹＳ−ＤＡＥの長短に影響しない。逆に言えば、外部クロック信号ＣＫ，ＣＫＢの振動周期が長くなるからと言って、反転テストを行う場合の経過時間ＴＹＳ−ＤＡＥが、通常動作を行う場合に比べて長くなることはない。
【００７０】
以上が、背景技術によるカラム系制御回路３４及びリードライト制御回路３６の構成及び動作である。続いて、背景技術による半導体装置の反転テストにおいて２回分のリードコマンドが必要になる理由について、詳しく説明する。
【００７１】
図７に示すように、ビット線対ＢＬｐを構成する２本のビット線ＢＬ０，ＢＬ１のうち、リード動作時にローレベルに遷移したビット線ＢＬ０の電位は、対応するＩＯ線ＭＩＯ０に接続された後、そのプリチャージ電位に引きずられて変化する。とはいえ通常であれば、センスアンプＳＡによってビット線ＢＬ０の電位が保持されるため、図７に矢印Ｂで示すように、ビット線ＢＬ０の電位の変化は僅かな量に留まる。
【００７２】
しかし、センスアンプＳＡの能力が不足していると、図８に矢印Ｃで示すように、ビット線対ＢＬｐがＩＯ線対ＭＩＯｐに接続された後、ビット線対ＢＬｐ間の電位差が反転してしまう場合がある。この反転は、ＩＯ線対ＭＩＯｐ間の電位差にも反映される。したがって、本来であれば、このような反転が発生した場合、メモリセル内に予め書き込んでおいたデータとは異なるデータが、リードデータとして出力されることになるはずである。
【００７３】
しかしながら、経過時間ＴＹＳ−ＤＡＥが上述したように短い時間に設定されているため、実際の半導体装置では、図８に示すように、ＩＯ線対ＭＩＯｐ間の電位差が反転する前にデータアンプ４５が活性化してしまい、その結果、出力されるリードデータは、ビット線対ＢＬｐ間の電位差に反転が発生しているにもかかわらず、メモリセル内に予め書き込んでおいたデータに等しいデータとなる。これでは、ビット線対ＢＬｐ間の電位差の反転を検出できないので、背景技術による半導体装置では、テスタから２回分のリードコマンドを連続して供給することにより、２回目に出力されるリードデータには、ビット線対ＢＬｐ間の電位差の反転が確実に反映されるようにしている。
【００７４】
すなわち、図８に示すように、２回目のリードコマンドに伴ってカラムアクセスが行われる時点（図７に示した時刻ｔ５）では、すでにビット線対ＢＬｐ間の電位差が反転した状態となっている。したがって、データアンプ４５が２回目に活性化する時点（図７に示した時刻ｔ６）では、ＩＯ線対ＭＩＯｐ間の電位差が反転している。その結果、２回目に出力されるリードデータは、ビット線対ＢＬｐ間の電位差の反転が反映されたものとなるのである。
【００７５】
しかしながら、このように２回分のリードコマンドが必要となると、その分、反転テストの実行時間が長くなることになる。つまり、図７に示すように、背景技術による半導体装置では、１ビット分の反転テストを行うために４クロック分の時間が必要となっているが、そのうち１クロック分は、２回目のリードコマンドに伴う動作のために必要な時間である。したがって、もし仮に２回目のリードコマンドが不要となれば、１ビット分の反転テストを行うために必要な時間を３クロック分に短縮できることになる。
【００７６】
本実施の形態による半導体装置１では、１回のリードコマンドでビット線対ＢＬｐ間の電位差の反転を確実に検出できるようにすることにより、１ビット分の反転テストを行うために必要な時間を３クロック分に短縮することを可能にする。具体的には、まずデータアンプイネーブル信号ＤＡＥの活性化タイミングを、背景技術に比べて遅らせる。具体的には、データアンプイネーブル信号ＤＡＥの活性化を、リード状態パルス信号Ｐ１の活性化タイミングではなく、内部クロック信号ＰＣＬＫに同期してリード状態信号ＲＤＳＴＴをラッチすることにより得られるリード状態パルス信号Ｐ２の非活性化タイミングを、遅延回路６６の遅延時間Ｄ６６（第１の遅延時間）だけ遅延させたタイミングで行うようにする。また、上記のようにデータアンプイネーブル信号ＤＡＥの活性化タイミングを遅らせつつも、データアンプイネーブル信号ＤＡＥが活性化したタイミングより後のタイミングで、カラムイネーブル信号ＹＥＤＡが非活性に戻るようにし、一方で、カラムイネーブル信号ＹＥＤＡの活性化タイミングは背景技術と同じとする。具体的には、カラムイネーブル信号ＹＥについて、活性化については背景技術と同じ仕組みで実施しつつ、非活性化するタイミングを、遅延時間Ｄ５２ａ（第２の遅延時間）の経過ではなくデータアンプイネーブル信号ＤＡＥの活性化に応じて決定するようにする。
【００７７】
以上の動作によれば、カラムイネーブル信号ＹＥＤＡが活性化されるタイミングからデータアンプイネーブル信号ＤＡＥが活性化されるタイミングまでの経過時間ＴＹＳ−ＤＡＥが、背景技術に比べて長くなる。また、データアンプイネーブル信号ＤＡＥが活性化するタイミングまで、ＩＯ線対ＭＩＯｐ間の電位差にビット線対ＢＬｐ間の電位差が反映された状態が維持される（データアンプイネーブル信号ＤＡＥが活性化する前に、ＩＯ線対ＭＩＯｐ間の電位差がプリチャージ状態に戻ってしまうことがない）。したがって、カラムスイッチ４３がオンとなってからデータアンプ４５が活性化するまでの間に、ＩＯ線対ＭＩＯｐ間の電位差が反転する時間を十分に取ることが可能になるので、反転テストの際に投入するリードコマンドを１回分に減らすことが可能になる。
【００７８】
以下、背景技術による半導体装置との相違点を中心に、以上の動作を実現するための半導体装置１の構成について、上で説明していない通常のリード動作についての説明も交えながら、詳しく説明する。
【００７９】
コマンドデコーダ３１には、上述したようにテストモード情報ＴＭ１が供給される。テストモード情報ＴＭ１が活性化している場合、すなわち反転テストを行う場合、コマンドデコーダ３１には、図５に示すように、外部クロック信号ＣＫの連続する６つのエッジｅ１〜ｅ６のそれぞれに同期して、上述したコマンドアドレス信号ＣＡＲ０，ＣＡＦ０，ＣＡＲ１０，ＣＡＦ１０，ＣＡＲ２，ＣＡＦ２が供給される。背景技術による半導体装置では必要であったコマンドアドレス信号ＣＡＲ１１，ＣＡＦ１１は、半導体装置１のコマンドデコーダ３１に対しては供給されない。コマンドデコーダ３１は、これらのコマンドアドレス信号ＣＡｉを受け、アクト（ＡＣＴ）、リード（ＲＥＡＤ）、及びプリチャージ（ＰＲＥ）の順に、シングルレートで連続して、内部状態ｓｔａｔｅを確立する。
【００８０】
一方、テストモード情報ＴＭ１が活性化していない場合、すなわち通常のリード動作を行う場合にも、コマンドデコーダ３１には反転テストを行う場合と同様のコマンドアドレス信号ＣＡｉが供給される。ただし、この場合には、反転テストの場合のように連続して供給されるわけではなく、所定の時間間隔を空けて順次、各コマンドアドレス信号ＣＡｉが供給される。図４には、こうして供給されるコマンドアドレス信号のうち、リードコマンド及びカラムアドレスを含む１つのコマンドアドレス信号ＣＡｉを表すコマンドアドレス信号ＣＡＲ，ＣＡＦのみを示している。コマンドデコーダ３１は、これらのコマンドアドレス信号ＣＡｉを受け、アクト（ＡＣＴ）、リード（ＲＥＡＤ）、及びプリチャージ（ＰＲＥ）の順に、シングルレートで内部状態ｓｔａｔｅを確立する。図４には、このうちリード状態のみを示している。
【００８１】
アクト状態及びプリチャージ状態における半導体装置１の動作は、上述した背景技術によるものと同じである。一方、リード状態における半導体装置１の動作には、上述した背景技術によるものと異なる点がある。以下、半導体装置１のカラム系制御回路３４及びリードライト制御回路３６の構成も説明しながら、詳しく説明する。
【００８２】
図３と図６を比較すると理解されるように、半導体装置１のカラム系制御回路３４は、パルス幅生成回路５２内にマルチプレクサ５２ｂ（第２のマルチプレクサ）を有している点で、背景技術によるカラム系制御回路３４と異なっている。また、半導体装置１のリードライト制御回路３６は、リード状態パルス信号生成回路６１（第２のパルス信号生成回路）及びマルチプレクサ６２（第１のマルチプレクサ）を有している点で、背景技術によるリードライト制御回路３６と異なっている。
【００８３】
リード状態パルス信号生成回路６１は、内部クロック信号ＰＣＬＫに基づいてリード状態パルス信号Ｐ２（第２のパルス信号）を生成する回路である。具体的には、内部クロック信号ＰＣＬＫが非活性状態から活性状態に変化したタイミング（リード状態信号ＲＤＳＴＴが活性化されるタイミングである内部クロック信号ＰＣＬＫのフォールエッジｆ４に続く内部クロック信号ＰＣＬＫのライズエッジｆ５が到来したタイミング）に同期してリード状態信号ＲＤＳＴＴをラッチし、その結果と内部クロック信号ＰＣＬＫとの論理積信号をリード状態パルス信号Ｐ２として出力するよう構成される。これにより、リード状態パルス信号Ｐ２は、図５に示すように、リード状態の中盤に到来する内部クロック信号ＰＣＬＫのライズエッジｆ５に同期して活性化され、半クロック分の時間にわたって活性状態を維持する信号となる。
【００８４】
マルチプレクサ６２は、リード状態パルス信号Ｐ１，Ｐ２のいずれか一方を選択して出力する回路である。マルチプレクサ６２は、図１に示したモードレジスタ３３からテストモード情報ＴＭＸの供給を受けており、このテストモード情報ＴＭＸが活性化されている場合（反転テストを行う場合）にリード状態パルス信号Ｐ２を選択し、活性化されていない場合（通常動作を行う場合）にリード状態パルス信号Ｐ１を選択するよう構成される。
【００８５】
マルチプレクサ５２ｂは、テストモード情報ＴＭＸが活性化されていない場合（通常動作を行う場合）に、遅延時間Ｄ５２ａ（第２の遅延時間）に基づいてカラムイネーブル信号ＹＥを非活性状態とするタイミングを決定するための第１の信号ルートＳ１を選択する一方、テストモード情報ＴＭＸが活性化されている場合（反転テストを行う場合）に、データアンプイネーブル信号ＤＡＥに基づいてカラムイネーブル信号ＹＥを非活性状態とするタイミングを決定するための第２の信号ルートＳ２を選択する回路である。すなわち、マルチプレクサ５２ｂは、テストモード情報ＴＭＸが活性化されていない場合（通常動作を行う場合）に中間信号ＹＥＰ１ｃを選択し、活性化されている場合（反転テストを行う場合）にデータアンプイネーブル信号ＤＡＥを選択するよう構成される。
【００８６】
通常のリード動作を行う場合、コマンドデコーダ３１は、図４に示すように、リード状態の確立からリードレイテンシＲＬで規定される時間（図４の例では１クロック分の時間）が経過した後のタイミング（図４の例では内部クロック信号ＰＣＬＫのフォールエッジｆ４）で、リード状態信号ＲＤＳＴＴの活性化及び内部リードコマンドＲＥＡＤの生成を行う。
【００８７】
この場合、マルチプレクサ６２の出力はリード状態パルス信号Ｐ１となり、マルチプレクサ５２ｂの出力は中間信号ＹＥＰ１ｃとなる。つまり、データアンプイネーブル信号ＤＡＥの活性化タイミングは、図４に示すように、リード状態パルス信号Ｐ１の活性化タイミングを遅延時間Ｄ６６（第１の遅延時間）だけ遅延させたタイミングとなる。また、カラム系制御回路３４では、図３に示した第１の信号ルートＳ１を用いてカラムイネーブル信号ＹＡＥの活性状態の制御が行われ、その結果として、カラムイネーブル信号ＹＥＤＡの時間長は遅延時間Ｄ５２ａ（第２の遅延時間）に等しくなる。これらの結果は、図７を参照して説明した背景技術におけるものと同じ結果である。したがって、カラムスイッチ信号ＹＳｍが活性化してからデータアンプイネーブル信号ＤＡＥが活性化するまでの経過時間ＴＹＳ−ＤＡＥも、背景技術による半導体装置と同じく、遅延時間Ｄ６６と遅延時間Ｄ５４の差Ｄ６６−Ｄ５４に等しくなる。
【００８８】
一方、反転テストを行う場合、コマンドデコーダ３１は、図５に示すように、リード状態の確立と同じタイミング（図４の例では内部クロック信号ＰＣＬＫのフォールエッジｆ４）で、リード状態信号ＲＤＳＴＴの活性化及び内部リードコマンドＲＥＡＤの生成を行う。この場合、マルチプレクサ６２の出力はリード状態パルス信号Ｐ２となり、マルチプレクサ５２ｂの出力はデータアンプイネーブル信号ＤＡＥとなる（図３に示した第２の信号ルートＳ２を用いて、カラムイネーブル信号ＹＡＥの活性状態の制御が行われる）。その結果、カラム系制御回路３４及びリードライト制御回路３６は、背景技術におけるものと異なる動作をすることになる。以下、詳しく説明する。
【００８９】
まずリードライト制御回路３６は、マルチプレクサ６２の出力がリード状態パルス信号Ｐ２となることから、リード状態パルス信号Ｐ１の活性化タイミングではなくリード状態パルス信号Ｐ２の非活性化タイミングを遅延時間Ｄ６６（第１の遅延時間）だけ遅延させることによって、データアンプイネーブル信号ＤＡＥの活性化タイミングを決定することになる。したがって、データアンプイネーブル信号ＤＡＥの活性化タイミングは、図７と図５を比較すると理解されるように、背景技術による半導体装置におけるそれと比べ、大きく遅延する。
【００９０】
次にカラム系制御回路３４は、マルチプレクサ５２ｂの出力がデータアンプイネーブル信号ＤＡＥとなることから、データアンプイネーブル信号ＤＡＥの活性化に応じてカラムイネーブル信号ＹＥを非活性化するタイミングを決定することになる。したがって、カラムイネーブル信号ＹＥ，ＹＥＤＡそれぞれの非活性化タイミングは、図７と図５を比較すると理解されるように、背景技術による半導体装置におけるこれらの信号と比べ、大きく遅延する。一方で、カラムイネーブル信号ＹＥＤＡの活性化のタイミングは、背景技術による場合や通常動作を行う場合と変わらない、すなわち、コマンドデコーダ３１によって内部リードコマンドＲＥＡＤが生成されるタイミングと、カラム系制御回路３４によってカラムイネーブル信号ＹＥＤＡが活性化されるタイミングとの時間的な関係は、背景技術による場合や通常動作を行う場合と同じであるので、活性期間の時間長が大きく延びることになる。
【００９１】
各信号が以上のように変化する結果として、反転テストを行う場合における経過時間ＴＹＳ−ＤＡＥは、内部クロック信号ＰＣＬＫの１クロック分の時間長をＴＣＫとすると、ＴＣＫ−Ｄ５３−Ｄ５４＋Ｄ６６に等しくなる。したがって、通常動作を行う場合（図４参照）や背景技術（図７、図８参照）における経過時間ＴＹＳ−ＤＡＥ（＝Ｄ６６−Ｄ５４）に比べると、ＴＣＫ−Ｄ５３−Ｄ５４＋Ｄ６６−（Ｄ６６−Ｄ５４）＝ＴＣＫ−Ｄ５３だけ長いことになる。通常、遅延時間Ｄ５３はＴＣＫに比べて小さいので、半導体装置１において反転テストを行う場合の経過時間ＴＹＳ−ＤＡＥは、通常動作を行う場合や背景技術における経過時間ＴＹＳ−ＤＡＥに比べ、長くなっていると言える。
【００９２】
経過時間ＴＹＳ−ＤＡＥがこのように長い時間に設定されているため、図５に示すように、仮にビット線対ＢＬｐ間の電位差が反転したとして、データアンプ４５が活性化する時点（時刻ｔ４）では、その反転がＩＯ線対ＭＩＯｐ間の電位差にも十分に反映されることになる。また、カラムイネーブル信号ＹＥを非活性化するタイミングがデータアンプイネーブル信号ＤＡＥの活性化に応じて決定されていることから、データアンプイネーブル信号ＤＡＥが活性化する前にＩＯ線対ＭＩＯｐ間の電位差がプリチャージ状態に戻ってしまうこともない。その結果、ビット線対ＢＬｐ間の電位差が反転してしまった場合に出力されるリードデータは、メモリセル内に予め書き込んでおいたデータと異なるデータとなる。つまり、反転テストの際に投入するリードコマンドが１回分だけであっても、テスタは、ビット線対ＢＬｐ間の電位差の反転を好適に検出することができることになる。
【００９３】
以上説明したように、半導体装置１によれば、カラムスイッチ４３がオンとなってからデータアンプ４５が活性化するまでの間に、ＩＯ線対間の電位差が反転する時間を十分に取ることが可能になる。したがって、反転テストの際に投入するリードコマンドを１回分に減らせるので、反転テストのテスト時間を短縮することが可能になる。
【００９４】
次に、図９及び図１０を参照しながら、本発明の第２の実施の形態による半導体装置について説明する。本実施の形態による半導体装置は、図６に示した背景技術による半導体装置に、マルチプレクサ７０，７３，７４、カラムイネーブル信号生成回路７１、及びデータアンプイネーブル信号生成回路７２を付加したものである。また、本実施の形態による半導体装置の反転テストを行う場合、半導体装置１の反転テストを行う場合と同様、コマンドアドレス信号ＣＡＲ１１，ＣＡＦ１１（図７参照）は供給されない。その他の点では、背景技術による半導体装置と同様であるので、以下では相違点を中心に、本実施の形態による半導体装置の構成及び動作について詳しく説明する。
【００９５】
まず、マルチプレクサ７３は、遅延回路５３の出力信号の反転信号及びカラムイネーブル信号生成回路７１の出力信号のいずれか一方を選択し、カラムイネーブル信号ＹＥとして出力する回路である。マルチプレクサ７３は、図１に示したモードレジスタ３３からテストモード情報ＴＭＸの供給を受けており、このテストモード情報ＴＭＸが活性化されている場合（反転テストを行う場合）にカラムイネーブル信号生成回路７１の出力信号を選択し、活性化されていない場合（通常動作を行う場合）に遅延回路５３の出力信号の反転信号を選択するよう構成される。したがって、通常動作を行う場合のカラムイネーブル信号ＹＥは、図７に示したものと同様の信号となる。一方、反転テストを行う場合には、カラムイネーブル信号生成回路７１によってカラムイネーブル信号ＹＥが生成されることになる。
【００９６】
カラムイネーブル信号生成回路７１は、図９に示すように、カラム用内部クロック信号ＹＥＰを遅延時間Ｄ７１ａにわたって遅延させてなる信号を出力する遅延回路７１ａを有しており、遅延回路７１ａの出力信号とカラム用内部クロック信号ＹＥＰとの論理和信号を出力するよう構成される。こうして生成される反転テスト実行時のカラムイネーブル信号ＹＥは、図１０に示すように、カラム用内部クロック信号ＹＥＰの活性化と同時期にハイレベルに活性化し、カラム用内部クロック信号ＹＥＰが非活性に戻るタイミングから遅延時間Ｄ７１ａが経過するまで活性状態を維持する信号となる。
【００９７】
次に、マルチプレクサ７０は、カラムイネーブル信号ＹＥ及び内部クロック信号ＰＣＬＫＢのいずれか一方を選択して出力する回路である。マルチプレクサ７０も、図１に示したモードレジスタ３３からテストモード情報ＴＭＸの供給を受けており、このテストモード情報ＴＭＸが活性化されている場合（反転テストを行う場合）に内部クロック信号ＰＣＬＫＢを選択し、活性化されていない場合（通常動作を行う場合）にカラムイネーブル信号ＹＥを選択するよう構成される。また、マルチプレクサ７４は、遅延回路６６の出力信号の反転信号及びデータアンプイネーブル信号生成回路７２の出力信号のいずれか一方を選択し、データアンプイネーブル信号ＤＡＥとして出力する回路である。マルチプレクサ７４も、図１に示したモードレジスタ３３からテストモード情報ＴＭＸの供給を受けており、このテストモード情報ＴＭＸが活性化されている場合（反転テストを行う場合）にデータアンプイネーブル信号生成回路７２の出力信号を選択し、活性化されていない場合（通常動作を行う場合）に遅延回路６６の出力信号の反転信号を選択するよう構成される。したがって、通常動作を行う場合のデータアンプイネーブル信号ＤＡＥは、図７に示したものと同様の信号となる。一方、反転テストを行う場合には、リード状態パルス信号生成回路６０にカラムイネーブル信号ＹＥに代えて内部クロック信号ＰＣＬＫＢが供給され、かつ、データアンプイネーブル信号生成回路７２によってデータアンプイネーブル信号ＤＡＥが生成されることになる。
【００９８】
データアンプイネーブル信号生成回路７２は、図９に示すように、反転リード状態パルス信号Ｐ１ｉを遅延時間Ｄ７２ａにわたって遅延させてなる信号を出力する遅延回路７２ａを有しており、遅延回路７２ａの出力信号の反転信号と反転リード状態パルス信号Ｐ１ｉとの否定論理和信号をデータアンプイネーブル信号ＤＡＥとして出力するよう構成される。こうして生成される反転テスト実行時のデータアンプイネーブル信号ＤＡＥは、図１０に示すように、反転リード状態パルス信号Ｐ１ｉの非活性化と同時期にハイレベルに活性化し、そこから遅延時間Ｄ７２ａにわたって活性状態を維持する信号となる。
【００９９】
カラムイネーブル信号ＹＥ及びデータアンプイネーブル信号ＤＡＥが以上のようなものとなる結果、本実施の形態による半導体装置において反転テストを行う場合の経過時間ＴＹＳ−ＤＡＥは、０．５ＴＣＫ−Ｄ５４に等しくなる。したがって、通常動作を行う場合（図４参照）や背景技術（図７、図８参照）における経過時間ＴＹＳ−ＤＡＥ（＝Ｄ６６−Ｄ５４）に比べると、０．５ＴＣＫ−Ｄ５４−（Ｄ６６−Ｄ５４）＝０．５ＴＣＫ−Ｄ６６だけ長いことになる。通常、遅延回路６６における遅延時間Ｄ６６は０．５ＴＣＫに比べて小さいので、本実施の形態による半導体装置において反転テストを行う場合の経過時間ＴＹＳ−ＤＡＥは、通常動作を行う場合や背景技術における経過時間ＴＹＳ−ＤＡＥに比べ、長くなっていると言える。
【０１００】
このように、本実施の形態による半導体装置によっても、第１の実施の形態による半導体装置１と同様、通常動作を行う場合や背景技術における経過時間ＴＹＳ−ＤＡＥに比べて長い経過時間ＴＹＳ−ＤＡＥを実現することができる。また、データアンプイネーブル信号ＤＡＥが活性化したタイミングより後のタイミングで、カラムイネーブル信号ＹＥＤＡを非活性化することが可能になる。したがって、反転テストの際に投入するリードコマンドを１回分に減らせるので、反転テストのテスト時間を短縮することが可能になる。
【０１０１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０２】
例えば、上記各実施の形態では、コマンドアドレス信号ＣＡＦ０が投入されるタイミング（外部クロック信号ＣＫＢのライズエッジｅ２）に同期してアクト状態を確立していたが、コマンドデコーダ３１の内部で、コマンドアドレス信号ＣＡＲ０，ＣＡＦ０を半クロックの間保持し、図１１に示すように、外部クロック信号ＣＫＢのフォールエッジｅ３に同期してアクト状態を確立することとしてもよい。こうすると、ワード線ＷＬが活性化されてからカラムアクセスが実行されるまでの時間（図１１に示す時間ｔＲＣＤ）が短くなるが、この時間ｔＲＣＤが短いほど、ビット線対ＢＬｐ間の電位差の反転が発生しやすくなる。したがって上記のようにすることで、より厳格な基準で反転テストを行うことが可能になる。
【０１０３】
また、図１１のように構成する場合において、外部テスタから供給する外部クロック信号ＣＫＢのロー幅（ローレベルである場合の時間幅）を適宜調整することとしてもよい。こうすれば、時間ｔＲＣＤを最適化することが可能になる。
【符号の説明】
【０１０４】
１                  半導体装置
１１ａ，１１ｂ      クロック端子
１２ａ              コマンドアドレス端子
１２ｂ              チップ選択端子
１２ｃ              クロックイネーブル端子
１３                データ入出力端子
１４ａ，１４ｂ      データストローブ端子
２０                クロック入力回路
２０ａ              オペアンプ
２１                タイミング発生回路
２２                分周回路
２３                逓倍回路
２４                遅延調整回路
２５                記憶回路
３０                コマンドアドレス入力回路
３１                コマンドデコーダ
３１ａ              分周回路
３３                モードレジスタ
３４                カラム系制御回路
３５                ロウ系制御回路
３６                リードライト制御回路
３７                測定回路
４０                メモリセルアレイ
４１                ロウデコーダ
４２                センス回路
４３                カラムスイッチ
４４                カラムデコーダ
４５                データアンプ
４６                データ入出力回路
４６ａ              データ出力回路
４６ｂ              データ入力回路
４７                ストローブ回路
５０                カラム用内部クロック信号生成回路
５１，６４          ワンショットパルス信号生成回路
５１ａ，５２ａ，５３，５４，６４ａ，６５ｂ，６６，７１ａ，７２ａ  遅延回路
５２                パルス幅生成回路
５２ｂ，６２，７０，７３，７４  マルチプレクサ
５５ｊ              ラッチ回路
５６                プリデコーダ
６０，６２          リード状態パルス信号生成回路
６３                インバータ回路
６５                パルス幅生成回路
６５ａ              ラッチ回路
７１                カラムイネーブル信号生成回路
７２                データアンプイネーブル信号生成回路
ＢＬ０，ＢＬ１      ビット線
ＢＬｐ              ビット線対
ＭＣ                メモリセル
ＭＩＯ０，ＭＩＯ１  ＩＯ線
ＭＩＯｐ            ＩＯ線対
ＲＤｐ              リードライトバス
Ｓ１                第１の信号ルート
Ｓ２                第２の信号ルート
ＳＡ                センスアンプ
ＷＬ                ワード線
【図１】
2015133162.tif 000003
【図２】
2015133162.tif 000004
【図３】
2015133162.tif 000005
【図４】
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【図５】
2015133162.tif 000007
【図６】
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【図７】
2015133162.tif 000009
【図８】
2015133162.tif 000010
【図９】
2015133162.tif 000011
【図１０】
2015133162.tif 000012
【図１１】
2015133162.tif 000013