(57)【要約】【課題】深溝から引き出されて形成されたゲート電極による段差が低減された半導体装置の製造方法を提供すること。【解決手段】複数の光電変換素子が配列された半導体基板の垂直方向に溝を形成する溝形成工程と、前記溝の内壁に酸化膜を形成した後に第１の導電体材料を埋め込み、当該溝およびその上部に亘って第１の導電体材料層を形成する第１の導電体材料層形成工程と、前記第１の導電体材料層のうち、前記溝に埋め込まれた第１の導電体部分以外の第１の導電体材料層部分を除去して第１の導電体を形成する第１の導電体形成工程と、前記第１の導電体の上部に、当該第１の導電体と導通してなる上部ゲート電極を形成する上部ゲート電極形成工程と、を備えることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の光電変換素子が配列された半導体基板の垂直方向に溝を形成する溝形成工程と、
前記溝の内壁に酸化膜を形成した後に第１の導電体材料を埋め込み、当該溝およびその上部に亘って第１の導電体材料層を形成する第１の導電体材料層形成工程と、
前記第１の導電体材料層のうち、前記溝に埋め込まれた第１の導電体部分以外の第１の導電体材料層部分を除去して第１の導電体を形成する第１の導電体形成工程と、
前記第１の導電体の上部に、当該第１の導電体と導通してなる上部ゲート電極を形成する上部ゲート電極形成工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記上部ゲート電極と同一の導電性を有する不純物拡散層を、該上部ゲート電極に接して形成する不純物拡散層形成工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物拡散層と逆の導電性を有する第２の導電体を、前記半導体基板上に該不純物拡散層と隣接して形成する第２の導電体形成工程を備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の導電体を遮光する遮光部材を形成する遮光部材形成工程を備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記遮光部材形成工程は、前記上部ゲート電極と、前記第２の半導体とが導通するように前記遮光部材を形成することを特徴とする請求項４に記載の半導体の製造方法。
【請求項６】
半導体基板と、
前記半導体基板上に配列された複数の光電変換素子と、
隣り合う前記光電変換素子の間の位置で前記半導体基板に形成された溝と、
前記溝に埋め込まれた第１の導電体と、
前記第１の導電体の上部に形成され、該第１の導電体と導通してなる上部ゲート電極と、を備え、
前記第１の導電体の層と前記上部ゲート電極の層とでは、粒度が異なることを特徴とする半導体装置。
【請求項７】
前記上部ゲート電極と同一の導電性を有する不純物拡散層を備え、
前記不純物拡散層は、前記上部ゲート電極と接して設けられていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記不純物拡散層と隣接して設けられ、該不純物拡散層とは逆の導電性を有する第２の導電体を備え、
前記第２の導電体と前記不純物拡散層とが同電位であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２の導電体を遮光する遮光部材を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記遮光部材はメタル配線であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記光電変換素子はフォトトランジスタであることを特徴とする請求項６乃至１０のいずれかに記載の半導体装置。
【請求項１２】
前記溝は、前記複数の光電変換素子のそれぞれが隣り合う位置に設けられていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項１３】
半導体基板と、
前記半導体基板上に配列された複数のフォトトランジスタを有するイメージセンサと、
前記イメージセンサの１画素内で前記半導体基板の面に垂直な方向に形成された溝と、
前記溝に埋め込まれた第１の導電体と、
前記第１の導電体の上部に形成され、該第１の導電体と導通してなる電極と、を備え、
前記電極と前記フォトトランジスタのエミッタ層とが接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
光電変換素子を二次元的に配列したデバイスとして、ＣＭＯＳセンサ、ＣＣＤセンサなどの固体撮像素子がある。
特にＣＭＯＳセンサは、光電変換素子にフォトダイオードを用いて、その信号を画素毎に設置したＭＯＳＦＥＴ（metal-oxide-semiconductor  field-effect  transistor）で選択的に出力するという構成から、光電変換素子、画素毎の出力選択スイッチ、周辺回路といった構成要素を全て一般的なＣＭＯＳ半導体プロセスで同一基板上に作りこめる。そして、近年のプロセスルールの微細化に伴って、１画素の寸法の縮小による高解像度化が進められている。
【０００３】
光電変換素子であるフォトダイオードは、ＰＮ接合によって形成され、そこに逆バイアス電圧を加えることで空乏層を拡げ、その空乏層幅によって電荷に変換できる光の波長が決まる。ＰＮ接合は、Ｓｉ基板に対して縦方向に形成され、空乏層は基板の深さ方向に拡がるため、入射した光はＳｉ基板の深い部分で光電変換されることになる。入射する光は画素に対して垂直方向だけでなく、ある程度傾きを持ったものもあるため、光によって発生する電荷は、その発生箇所によっては入射した画素の隣の画素へ出力される可能性がある。画素の微細化が進められるに従って、このような画素出力の混同は起きやすくなる。
【０００４】
ここで図５に示すように、一画素を深溝により分離することで隣り合う画素同士で発生した光電荷の混同を防ぎ、光電荷の混同を防ぐことができる。
図５は一般的なトレンチゲート電極を備える半導体装置の構成を示す上面概略図であり、後述する図１、図２、図３および図４は図５におけるＡ−Ａ’断面の構成を示す図である。
図５に示すように、画素アレイ領域およびトレンチゲート電極取り出し部において、図面垂直方向に深く形成された溝（トレンチ）に形成された深溝埋め込みポリシリコン９が形成されていて、一画素を深溝により分離しながら、Ｎ型ゲート電極３と共にゲート電極として機能する。
【０００５】
図示の如く、深溝によって画素同士は電気的に完全に分離されるため、隣り合う画素同士を酸化膜とＰＮ接合で分離する一般的なＣＭＯＳ半導体プロセスによる手法と比べて、隣り合う画素の距離を縮めやすく、微細化がしやすいという利点がある。
以上のことは、Ｎ型とＰ型を入れ替えても、同様のことが言える。
【０００６】
本発明者等も特許文献１（特開２０１３−１８７５２７号公報）において、Ｓｉ基板を用いた半導体装置であって、光電変換素子を二次元に配置したイメージセンサを備え、その各画素がそれぞれ深溝で分離され、この深溝にゲート電極を埋め込んだ構造について開示している。
しかしながら、従来の深溝に埋め込まれたゲート電極を引き出す方法は、光照射時に光電流が発生しないようにＳｉ基板との絶縁性を目的として、図４に示すように深溝埋め込みポリシリコン９を成膜した際のポリシリコンをＮ型ゲート電極３として残してエッチングしていた。このため、Ｎ型ゲート電極３の段差が製造の最終工程まで残ってしまう構造であり、埋め込んだポリシリコンによる段差（図４中のＮ型ゲート電極の厚み：０．６μｍ程度）が大きくなるため、平坦化が難しく微細プロセスでは写真製版やエッチング工程のパターン形成不良が発生する場合があるという問題があった。
また詳細は後述するが、単に平坦化を容易にするための手法をとると、光照射時にゲート電極の引き出し部分で寄生フォトトランジスタによる光電流が発生してしまうという問題がある。
【０００７】
また、特許文献２（特開２００２−１７６１７９号公報）には、コンタクトホール領域の面積を低減する目的で、階層の異なる複数の配線構造をまたがるようなコンタクトホールを形成する手法について開示されている。この手法では、配線材料を埋め込むという点では似ている点があるが、平坦化が難しいという問題は解消できていない。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、以上の従来技術における問題に鑑みてなされたものであり、深溝から引き出されて形成されたゲート電極による段差を低減する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するための本発明に係る半導体装置の製造方法は、複数の光電変換素子が配列された半導体基板の垂直方向に溝を形成する溝形成工程と、前記溝の内壁に酸化膜を形成した後に第１の導電体材料を埋め込み、当該溝およびその上部に亘って第１の導電体材料層を形成する第１の導電体材料層形成工程と、前記第１の導電体材料層のうち、前記溝に埋め込まれた第１の導電体部分以外の第１の導電体材料層部分を除去して第１の導電体を形成する第１の導電体形成工程と、前記第１の導電体の上部に、当該第１の導電体と導通してなる上部ゲート電極を形成する上部ゲート電極形成工程と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、深溝から引き出されて形成されたゲート電極による段差を低減する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る半導体装置におけるゲート電極の引き出し部分の第１の実施の形態を示す概略断面図である。
【図２Ａ】本発明に係る半導体装置の製造方法の第１の実施の形態におけるプロセスフローを示す第１の図である。
【図２Ｂ】本発明に係る半導体装置の製造方法の第１の実施の形態におけるプロセスフローを示す第２の図である。
【図２Ｃ】本発明に係る半導体装置の製造方法の第１の実施の形態におけるプロセスフローを示す第３の図である。
【図３】本発明に係る半導体装置の第１の実施の形態における寄生バイポーラトランジスタについて説明するための概略断面図である。
【図４】従来のトレンチゲート電極を備える半導体装置におけるゲート電極の引き出し部分の構成を示す概略断面図である。
【図５】トレンチゲート電極を備える半導体装置の構成を示す上面概略図である。
【図６】本発明に係る半導体装置におけるゲート電極の引き出し部分の第２の実施の形態を示す概略断面図である。
【図７】図６に示す半導体装置の上面概略図である。
【図８Ａ】本発明に係る半導体装置の製造方法の第２の実施の形態におけるプロセスフローを示す第１の図である。
【図８Ｂ】本発明に係る半導体装置の製造方法の第２の実施の形態におけるプロセスフローを示す第２の図である。
【図８Ｃ】本発明に係る半導体装置の製造方法の第２の実施の形態におけるプロセスフローを示す第３の図である。
【発明を実施するための形態】
【００１２】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に配列された複数の光電変換素子と、隣り合う前記光電変換素子の間の位置で前記半導体基板に形成された溝と、前記溝に埋め込まれた第１の導電体と、前記第１の導電体の上部に形成され、該第１の導電体と導通してなる上部ゲート電極と、を備え、前記第１の導電体の層と前記上部ゲート電極の層とでは、粒度が異なることを特徴とする。
また、本発明に係る半導体装置の製造方法は、複数の光電変換素子が配列された半導体基板の垂直方向に溝を形成する溝形成工程と、前記溝の内壁に酸化膜を形成した後に第１の導電体材料を埋め込み、当該溝およびその上部に亘って第１の導電体材料層を形成する第１の導電体材料層形成工程と、前記第１の導電体材料層のうち、前記溝に埋め込まれた第１の導電体部分以外の第１の導電体材料層部分を除去して第１の導電体を形成する第１の導電体形成工程と、前記第１の導電体の上部に、当該第１の導電体と導通してなる上部ゲート電極を形成する上部ゲート電極形成工程と、を備えることを特徴とする。
【００１３】
次に、本発明に係る半導体装置および半導体装置の製造方法についてさらに詳細に説明する。
尚、以下に述べる実施の形態は、本発明の好適な実施の形態であるから技術的に好ましい種々の限定が付されているが、本発明の範囲は以下の説明において本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【００１４】
≪第１の実施の形態≫
まず、本発明の第１の実施の形態の特徴について簡単に説明する。
本発明では、二次元イメージセンサの画素分離の方法にＰＮ接合を使わずに、深溝を形成し、該深溝の表面を酸化し、ポリシリコンで埋め、このポリシリコンを電極として取り出すとき、深溝に埋め込まれたポリシリコン（深溝埋め込みポリシリコン９）と、後で成膜されるゲートポリシリコン（Ｎ型ゲート電極３）とを導通させることで平坦化が達成できる。
これは、埋め込んだポリシリコンを平坦化させながら電極として取り出せるように、埋め込んだポリシリコンをエッチバックで除去し平坦化させてから、一般的なＣＭＯＳ半導体プロセスにおけるポリシリコンゲート電極の形成プロセスを経ることで実現している。
【００１５】
＜半導体装置＞
図１は、本発明に係る半導体装置の第１の実施の形態におけるゲート電極の引き出し部分の構成を示す概略断面図であり、図５のＡ−Ａ’断面について示したものである。
本実施の形態における半導体装置は、半導体基板上に配列された複数の光電変換素子（不図示）を有する。光電変換素子は二次元状に配列されていることが好ましく、またフォトトランジスタであることが好ましい。
ここで半導体基板とは、Ｎ＋Ｓｉ半導体基板１と、Ｎ型Ｓｉ層２と、Ｎ型ゲート電極３とがこの順に積層された構成を有する。
【００１６】
この半導体基板には複数の光電変換素子のそれぞれが隣り合う間の位置において、基板垂直方向に溝が形成されている。
この溝はＮ型ゲート電極３と、Ｎ型Ｓｉ層２の途中までの深さを有していて、その溝の表面には深溝内壁酸化膜８が形成され、内部には深溝埋め込みポリシリコン９が充填されている。
深溝埋め込みポリシリコン９は本発明における溝に埋め込まれた第１の導電体であり、その上部に上部ゲート電極としてのＮ型ゲート電極３が形成されている。
【００１７】
本発明では、深溝埋め込みポリシリコン９の上面が平坦であり、この深溝埋め込みポリシリコン９の上面に形成されるＮ型ゲート電極３も平坦な構成となっていて、これらが導通されゲート電極として機能している。
また、本発明に係る半導体装置では、Ｎ型ゲート電極３を０．２μｍ程度まで薄く形成されていて、Ｎ型ゲート電極３とその下の層との段差が従来と比して低減されている。図４に示す従来の半導体装置の構成の場合、Ｎ型ゲート電極３の厚さ（段差）が０．６μｍ程度である。
なお、深溝埋め込みポリシリコン９とＮ型ゲート電極３との接合面は、結晶粒界が不連続である（粒度が異なっている）。
【００１８】
また、Ｎ型ゲート電極３と接するように、Ｎ型ゲート電極３と同一の導電性を有する不純物拡散層であるＮ型不純物拡散層４が設けられている。図１に示すように、Ｎ型ゲート電極３がＮ型不純物拡散層４の上部に積層される配置関係となっていて、Ｎ型不純物拡散層４の水平方向の一端は深溝内壁酸化膜８と接している。
さらに、このＮ型不純物拡散層４と隣接するように（深溝内壁酸化膜８とは反対側の水平方向端部に接するように）、Ｎ型不純物拡散層４と逆の導電性を有する第２の導電体であるＰ＋不純物拡散層５が設けられている。図１に示すように、Ｎ型不純物拡散層４とＰ＋不純物拡散層５とは同一平面状に設けられた配置関係となっていて、深溝に挟まれた領域においてＰ＋不純物拡散層５の左右両端にＮ型不純物拡散層４が設けられている。
ここで、Ｎ型不純物拡散層４とＰ＋不純物拡散層５とは同電位であることが好ましい。
【００１９】
本発明では、第２の導電体であるＰ＋不純物拡散層５を遮光する遮光部材が光の入射側に設けられていることが好ましく、遮光部材としてはメタル配線６が好ましいものとして挙げられる。このような構成とすることで、余分に発生する光電流が増幅されることを防ぐことができる。
メタル配線６は、Ｎ型ゲート電極３およびＰ＋不純物拡散層５と導通するように設けられている。このような構成とすることで、光電流の発生を防ぐことができる。
メタル配線６とＮ＋Ｓｉ半導体基板１等との間には層間絶縁膜１０が形成されている。
なお、上述した本発明に係る半導体装置を構成する各部材には、周知慣用されているいずれの材料も用いることができる。
【００２０】
＜半導体装置の製造方法＞
次に、本発明に係る半導体装置の製造方法の一例（第１の実施の形態）について説明する。
図２Ａは本発明に係る半導体装置の製造方法の一例におけるプロセスフローを示す第１の図、図２Ｂは本発明に係る半導体装置の製造方法の一例におけるプロセスフローを示す第２の図、図２Ｃは本発明に係る半導体装置の製造方法の一例におけるプロセスフローを示す第３の図である。
図２Ａ〜図２Ｃに記載された（ａ）〜（ｊ）の工程に沿って画素分離用の深溝に電極を作成し半導体装置を製造するための詳細なプロセスフローを説明する。
【００２１】
先ず、図２Ａ（ａ）に示すようにＮ＋Ｓｉ半導体基板１上にＮ型Ｓｉ層２をエピタキシャル成長させたＮ型エピＳｉ基板を用いる。光電変換素子を形成する領域へ、例えば、３０ｋｅＶ，５×１０13ｃｍ-2の条件でボロン注入を行い、Ｎ2雰囲気中で１１５０℃、１時間のドライブイン拡散を行い、Ｐ型導電体７を形成する。
【００２２】
（溝形成工程）
次に、深溝を形成するためのハードマスクとして、ＨＴＯ（high-temperature  oxide）膜１１を４００ｎｍ程度成膜する。深溝を形成する領域をマスクを用いてパターニングし、酸化膜エッチングを行うことでハードマスクを形成する。ここで、深溝の幅は、例えば０．３〜０．４μｍ程度に設定する（図２Ａ（ｂ）参照）。
【００２３】
次に、ハードマスクを使って深溝を形成する。例えば、ＳＦ6，Ｏ2，Ａｒガスを用いたマイクロ波プラズマエッチングを行い、Ｐ型導電体７及びＮ型Ｓｉ層２を垂直方向に加工し、３．０〜５．０μｍ程度の深さの溝を形成する（図２Ａ（ｃ）参照）。
ここで、ハードマスクもエッチングされるため、ＨＴＯ膜１１は１００ｎｍ程度に薄くなっている（図２Ｂ（ｄ）参照）。
【００２４】
次に、ＨＴＯ膜１１をウェットエッチングにより除去し、深溝の内壁を酸化する。更にその酸化膜を除去する。ここで例えば、酸化は１０５０℃のドライ酸化により１３０ｎｍ程度行う。この酸化膜を除去することで、マイクロ波プラズマエッチングのダメージを除去できるため、深溝形成時に発生する可能性のある結晶欠陥を緩和し、フォトダイオードを形成するＰＮ接合にリークが起こることを防ぐ。
【００２５】
（第１の導電体材料層形成工程）
次に、画素同士を絶縁分離するために再度酸化膜を形成する。ここで例えば、酸化は８５０℃のウェット酸化により２０ｎｍ程度行い深溝内壁酸化膜８を形成する。次いで、深溝を埋めるためにポリシリコンを、例えば８００ｎｍ程度成膜する（図２Ｂ（ｅ）参照）。
このとき、第１の導電体材料であるポリシリコンは、表面が深溝内壁酸化膜８に覆われた深溝並びにその上部（直上部およびＰ型導電体７上部）に亘って第１の導電体材料層が形成される。第１の導電体材料層は、後に第１の導電体となる深溝内部の深溝埋め込みポリシリコン９部分（第１の導電体部分）と、それ以外の部分（深溝埋め込みポリシリコン９直上部およびＰ型導電体７上部に形成された部分）とからなる。
【００２６】
（第１の導電体形成工程）
次に、第１の導電体材料層であるポリシリコンを全面エッチングし、深溝に埋め込んだポリシリコン（深溝埋め込みポリシリコン９）部分以外の第１の導電体材料層部分を除去することで、第１の導電体である深溝埋め込みポリシリコン９を形成する（図２Ｂ（ｆ）参照）。これによって深溝埋め込みポリシリコン９の上面は除去されて、周囲の部分との高低差を有しない平坦な形状となる。
【００２７】
（上部ゲート電極形成工程、不純物拡散層形成工程）
次に、一般的なＣＭＯＳデバイスプロセスに則ってＬＯＣＯＳ（local  oxidation  of  silicon）酸化工程を経るが、深溝部分はＬＯＣＯＳ酸化膜ができないようにしておき、ゲート酸化膜を形成する。ゲート酸化膜としては、例えば１３．５ｎｍ程度で図２（ｆ）の上面全体に形成されるものであるが、後述するように除去されるため図示は省略する。
さらに、第１のゲートポリシリコンである深溝形成部分の埋め込みポリシリコン（深溝埋め込みポリシリコン９：Ｎ型）と第２のゲートポリシリコン（Ｎ型ゲート電極３）とが電気的にコンタクトを取る領域（接合面）は、ゲート酸化膜のエッチングを行う。次いで、ゲート酸化膜を除去してから、第２のゲートポリシリコンを成膜し、Ｎ＋型ポリシリコンゲート（Ｎ型ゲート電極３）とするために、リンデポジションを行う（図２Ｂ（ｇ）参照）。このとき、リンデポジションを行うことで高濃度のリンが第２のゲートポリシリコンに拡散されるため、そのままその直下のＰ型導電体表面にもリンが拡散され、Ｎ型不純物拡散層４が形成される。
しかる後に第２のゲートポリシリコンをパターニングし、Ｎ型ゲート電極３を形成する（図２Ｃ（ｈ）参照）。
【００２８】
ここで、深溝埋め込みポリシリコン９と、これと接合し導通してなるＮ型ゲート電極３との接合面では、結晶粒界が不連続となっている。また、第２のゲートポリシリコンをパターニングする前にゲート酸化膜をエッチングすることでその痕跡が残る。なお、結晶粒界が不連続であるとは、換言すると、第１の導電体（深溝埋め込みポリシリコン９）の層と、上部ゲート電極（Ｎ型ゲート電極３）の層では粒度が異なるということである。
これに対して従来の製造方法で作製された図４に示すような構成の場合、深溝埋め込みポリシリコン９の上面を除去することなくそのままＮ型ゲート電極３として用いる（新たに形成することがない）ため、接合面自体が存在せず、言うまでもなく結晶粒界が一様に不連続となる面は存在しない。また、ゲート酸化膜をエッチングすることを要しないため、その痕跡が残ることがない。
【００２９】
なお、本発明に係る半導体装置の製造方法によれば、Ｎ型ゲート電極３を０．２μｍ程度まで薄く形成することができる。これに対して従来の製造方法で作製された図４に示すような構成の場合、深溝埋め込みポリシリコン９を深溝の底まで詰めるために過剰な量を要し、Ｎ型ゲート電極３の厚さ（段差）が０．６μｍ程度になってしまう。
【００３０】
また、本発明の場合はイメージセンサであるため、受光素子以外の領域に配置された引き出しゲート電極にも光が照射される。図３に示すように、第２のゲートポリシリコンによって生成されたＮ型不純物拡散層４をエミッタ、Ｐ型導電体７をベース、Ｎ型Ｓｉ層２をコレクタとする寄生バイポーラトランジスタが構成されてしまう。また、前述のエミッタ、ベース、コレクタと埋め込みゲート電極とで縦構造の寄生ＭＯＳトランジスタが同時に構成されてしまう。
【００３１】
（第２の導電体形成工程、遮光部材形成工程）
これを防ぐため、Ｐ型導電体７領域に、例えば、３０ｋｅＶ，３×１０15ｃｍ-2の条件でボロン注入を行い、高濃度不純物拡散層であるＰ＋不純物拡散層５を形成して電極を取れるようにし、Ｐ型導電体７とＮ型不純物拡散層４をメタル配線６で接続し、寄生バイポーラのエミッタとベースを短絡する。こうすることで、寄生バイポーラトランジスタと寄生ＭＯＳトランジスタをダイオードとして動作させることができ、フォトトランジスタの機能がもつ暗電流や光電流の増幅を抑制することができる。
【００３２】
ただし、前述の構造でも寄生フォトダイオードが存在するので光電流が発生する。フォトダイオードとして動作する寄生バイポーラ領域の全面に遮光部材であるメタル配線６をかぶせることで遮光されるので、余分な光電流をほぼ無視できる程度（暗電流）に低減することができる（図２Ｃ（ｉ）および図２Ｃ（ｊ）参照）。
【００３３】
遮光部材であるメタル配線６は周知慣用の方法により形成することができるが、例えば一般的なＬＳＩの製造方法により、チタン、アルミニウムに１％のシリコンが添加されたもの（Ｔｉ−Ａｌ−１％Ｓｉ）をスパッタリングで成膜することで形成する。
層間絶縁膜１０は周知慣用の方法により形成することができるが、例えば一般的なＬＳＩの製造方法より、ＴＥＯＳ酸化膜を８００ｎｍ程度成膜し、９２０℃のリフロー処理を行うことで形成する。
【００３４】
≪第２の実施の形態≫
次に、本発明の第２の実施の形態について説明する。この第２の実施の形態では、画素分離の際に形成される深溝の電極を画素分離のためだけでなく、１画素領域内に設ける態様である。
ここで、図６は本発明に係る半導体装置におけるゲート電極の引き出し部分の第２の実施の形態を示す概略断面図である。なお、図７は図６に示す半導体装置の上面概略図であり、図６はこの図７のＡ−Ａ’断面図である。
図６および図７に示すように、１画素領域内に深溝が形成された構成となっている。
【００３５】
また、図８を参照しながら本発明に係る半導体装置の製造方法のその他の例（第２の実施の形態）、即ち、本発明における蓄積容量用深溝電極作成の詳細なプロセスフローについて説明する。
図８Ａは本発明に係る半導体装置の製造方法におけるその他の例のプロセスフローを示す第１の図、図８Ｂは本発明に係る半導体装置の製造方法におけるその他の例のプロセスフローを示す第２の図、図８Ｃは本発明に係る半導体装置の製造方法におけるその他の例のプロセスフローを示す第３の図である。
図８Ａ〜図８Ｃに記載された（ａ）〜（ｊ）の工程に沿って半導体装置を製造するための詳細なプロセスフローを説明する。
【００３６】
先ず、図８Ａ（ａ）に示すようにＮ＋Ｓｉ半導体基板１上にＮ型Ｓｉ層２をエピタキシャル成長させたＮ型エピＳｉ基板を用いる。光電変換素子を形成する領域へ、例えば、３０ｋｅＶ，５×１０13ｃｍ-2の条件でボロン注入を行い、Ｎ2雰囲気中で１１５０℃、１時間のドライブイン拡散を行い、Ｐ型導電体７を形成する。
【００３７】
（溝形成工程）
次に、深溝を形成するためのハードマスクとして、ＨＴＯ（high-temperature  oxide）膜１１を４００ｎｍ程度成膜する。深溝を形成する領域をマスクを用いてパターニングし、酸化膜エッチングを行うことでハードマスクを形成する。ここで、深溝の幅は、例えば０．３〜０．４μｍ程度に設定する（図８Ａ（ｂ）参照）。
【００３８】
次に、ハードマスクを使って深溝を形成する。例えば、ＳＦ6，Ｏ2，Ａｒガスを用いたマイクロ波プラズマエッチングを行い、Ｐ型導電体７及びＮ型Ｓｉ層２を垂直方向に加工し、３．０〜５．０μｍ程度の深さの溝を形成する（図８Ａ（ｃ）参照）。
ここで、ハードマスクもエッチングされるため、ＨＴＯ膜１１は１００ｎｍ程度に薄くなっている（図８Ｂ（ｄ）参照）。
【００３９】
次に、ＨＴＯ膜１１をウェットエッチングにより除去し、深溝の内壁を酸化する。更にその酸化膜を除去する。ここで例えば、酸化は１０５０℃のドライ酸化により１３０ｎｍ程度行う。この酸化膜を除去することで、マイクロ波プラズマエッチングのダメージを除去できるため、深溝形成時に発生する可能性のある結晶欠陥を緩和し、フォトダイオードを形成するＰＮ接合にリークが起こることを防ぐ。
【００４０】
（第１の導電体材料層形成工程）
次に、再度酸化膜を形成する。ここで例えば、酸化は８５０℃のウェット酸化により２０ｎｍ程度行い深溝内壁酸化膜８を形成する。次いで、深溝を埋めるためにポリシリコンを、例えば８００ｎｍ程度成膜する（図８Ｂ（ｅ）参照）。
このとき、第１の導電体材料であるポリシリコンは、表面が深溝内壁酸化膜８に覆われた深溝並びにその上部（直上部およびＰ型導電体７上部）に亘って第１の導電体材料層が形成される。第１の導電体材料層は、後に第１の導電体となる深溝内部の深溝埋め込みポリシリコン９部分（第１の導電体部分）と、それ以外の部分（深溝埋め込みポリシリコン９直上部およびＰ型導電体７上部に形成された部分）とからなる。
【００４１】
（第１の導電体形成工程）
次に、第１の導電体材料層であるポリシリコンを全面エッチングし、深溝に埋め込んだポリシリコン（深溝埋め込みポリシリコン９）部分以外の第１の導電体材料層部分を除去することで、第１の導電体である深溝埋め込みポリシリコン９を形成する（図８Ｂ（ｆ）参照）。これによって深溝埋め込みポリシリコン９の上面は除去されて、周囲の部分との高低差を有しない平坦な形状となる。
【００４２】
（上部ゲート電極形成工程、不純物拡散層形成工程）
次に、一般的なＣＭＯＳデバイスプロセスに則ってＬＯＣＯＳ（local  oxidation  of  silicon）酸化工程を経るが、深溝部分はＬＯＣＯＳ酸化膜ができないようにしておき、ゲート酸化膜５ａを形成する。ゲート酸化膜５ａとしては、例えば１３．５ｎｍ程度で図８（ｆ）の上面全体に形成されるものであるが、後述するように一部が除去される。
さらに、第１のゲートポリシリコンである深溝形成部分の埋め込みポリシリコン（深溝埋め込みポリシリコン９：Ｎ型）と第２のゲートポリシリコン（Ｎ型ゲート電極３）とが電気的にコンタクトを取る領域（接合面）は、ゲート酸化膜５ａのエッチングを行う。次いで、ゲート酸化膜５ａを除去してから、第２のゲートポリシリコンを成膜し、Ｎ＋型ポリシリコンゲート（Ｎ型ゲート電極３）とするために、リンデポジションを行う（図８Ｃ（ｇ）参照）。このとき、リンデポジションを行うことで高濃度のリンが第２のゲートポリシリコンに拡散されるため、そのままその直下のＰ型導電体表面にもリンが拡散され、Ｎ型不純物拡散層４が形成される。
しかる後に第２のゲートポリシリコンをパターニングし、Ｎ型ゲート電極３を形成する（図８Ｃ（ｈ）参照）。
【００４３】
（遮光部材形成工程）
さらに、Ｎ型ゲート電極３をメタル配線６で接続し、層間絶縁膜１０を形成する。（図８Ｃ（ｉ）参照）。
遮光部材であるメタル配線６は周知慣用の方法により形成することができるが、例えば一般的なＬＳＩの製造方法により、チタン、アルミニウムに１％のシリコンが添加されたもの（Ｔｉ−Ａｌ−１％Ｓｉ）をスパッタリングで成膜することで形成する。
層間絶縁膜１０は周知慣用の方法により形成することができるが、例えば一般的なＬＳＩの製造方法より、ＴＥＯＳ酸化膜を８００ｎｍ程度成膜し、９２０℃のリフロー処理を行うことで形成する。
【００４４】
ここで、深溝埋め込みポリシリコン９と、これと接合し導通してなるＮ型ゲート電極３との接合面では、結晶粒界が不連続となっている。また、第２のゲートポリシリコンをパターニングする前にゲート酸化膜をエッチングすることでその痕跡が残る。なお、結晶粒界が不連続であるとは、換言すると、第１の導電体（深溝埋め込みポリシリコン９）の層と、上部ゲート電極（Ｎ型ゲート電極３）の層では粒度が異なるということである。
【００４５】
なお、本実施形態に係る半導体装置の製造方法によれば、Ｎ型ゲート電極３を薄く形成することができる。
【００４６】
本実施の形態では、画素分離の際に形成される深溝の電極を、画素分離のためだけでなくエミッタに接続する蓄積容量成分として利用することにより、光電変換素子の飽和露光量を増大させることができる。
これについて以下に、詳細に説明する。
【００４７】
光電変換素子を二次元的に配列したデバイスとして、ＣＭＯＳセンサ、ＣＣＤセンサなどの固体撮像素子がある。特にＣＭＯＳセンサは、光電変換素子にフォトダイオードを用いて、その信号を画素毎に設置したＭＯＳＦＥＴで選択的に出力するという構成から、光電変換素子、画素毎の出力選択スイッチ、周辺回路といった構成要素を全て一般的なＣＭＯＳ半導体プロセスで同一基板上に作りこめるという特徴があり、プロセスルールの微細化に伴って、１画素の寸法の縮小による高解像度化が進められている。
【００４８】
さて、光電変換素子であるフォトダイオードは、ＰＮ接合によって形成され、そこに逆バイアス電圧を加えることで空乏層を拡げ、そこに入射した光が光電変換され、電荷が発生する。一般的なＣＭＯＳイメージセンサでは、発生した電荷をフローティングディフュージョン領域に蓄積し、それを電圧として読み出すことで信号として取り出している。
【００４９】
この光電変換素子をフォトトランジスタとし、フローティングディフュージョンを用いず、電荷を電圧に変換することなく、フォトトランジスタのエミッタからの電流を信号として取り出す構造が既に知られている。このとき、光電変換素子自体、つまりベース−エミッタ間に光電変換によって発生した電荷が蓄積されるため、ベース−エミッタ間の蓄積容量によって、光電変換可能な光量の上限、すなわち飽和露光量が決まる。
【００５０】
図６に示すように、エミッタに、埋め込まれた深溝領域を接続することで、ベース−深溝内壁酸化膜−深溝埋め込みポリシリコンのＭＯＳ容量が形成され、ベース−エミッタ間の蓄積容量を増やすことができる。
【００５１】
二次元イメージセンサの深溝に埋め込まれたゲート電極と、フォトトランジスタのベース領域間で構成される静電容量を、光電変換素子の飽和露光量を増大させるための蓄積電荷容量素子として利用しているものである。本実施の形態では、光電変換素子に蓄積する電荷量を増やして、飽和露光量を大きくし、なおかつ画素サイズの増大を抑えることができる。
【００５２】
なお、従来の光電変換素子では、飽和露光電荷量が小さいため、電荷蓄積法によって駆動した際に感知できる入射光の上限が低いという問題が生じる場合があり、さらなる改良が望まれる。そこで、かかる問題を解決するための蓄積容量素子を設けることが考えられるが、蓄積容量素子の面積が大きく画素サイズが大きくなってしまうという新たな問題が発生する場合がある。
これに対して上述した本実施の形態によれば、かかる問題を解決することができる。
【００５３】
なお、以上のこと（第１の実施の形態および第２の実施の形態で説明したこと）はＮ型とＰ型を入れ替えても同様のことが言える。
以上説明したとおり、本発明によれば、深溝から引き出されて形成されたゲート電極による段差が低減された半導体装置および該半導体装置の製造方法が提供される。
【符号の説明】
【００５４】
１  Ｎ＋Ｓｉ半導体基板
２  Ｎ型Ｓｉ層
３  Ｎ型ゲート電極
４  Ｎ型不純物拡散層
５  Ｐ＋不純物拡散層
６  メタル配線
７  Ｐ型導電体
８  深溝内壁酸化膜
９  深溝埋め込みポリシリコン
１０  層間絶縁膜
１１  ＨＴＯ膜
【先行技術文献】
【特許文献】
【００５５】
【特許文献１】特開２０１３−１８７５２７号公報
【特許文献２】特開２００２−１７６１７９号公報
【図１】
2015135944.tif 000003
【図２Ａ】
2015135944.tif 000004
【図２Ｂ】
2015135944.tif 000005
【図２Ｃ】
2015135944.tif 000006
【図３】
2015135944.tif 000007
【図４】
2015135944.tif 000008
【図５】
2015135944.tif 000009
【図６】
2015135944.tif 000010
【図７】
2015135944.tif 000011
【図８Ａ】
2015135944.tif 000012
【図８Ｂ】
2015135944.tif 000013
【図８Ｃ】
2015135944.tif 000014