(57)【要約】【課題】パワートランジスタのゲート損失を低減し、パワートランジスタの効率を改善する。【解決手段】オン／オフ駆動されるパワートランジスタに流れる負荷電流を検出する電流検出回路を有するスイッチング電源装置において、電流検出回路で検出された負荷電流の値に応じてパワートランジスタをオンさせる駆動電圧のレベルを変更する。【選択図】図１
2015012741.tif 000002
【特許請求の範囲】
【請求項１】
オン／オフ駆動されるパワートランジスタに流れる負荷電流を検出する電流検出手段を有するスイッチング電源装置において、前記電流検出手段で検出された前記負荷電流の値に応じてパワートランジスタをオンさせる駆動電圧のレベルを設定することを特徴とするスイッチング電源装置。
【請求項２】
請求項１に記載のスイッチング電源装置において、
前記電流検出手段で検出した電流を電圧に変換する電流/電圧変換手段と、該電流/電圧変換手段から出力する電圧のレベルをモニタする電圧監視手段と、該電圧監視手段で得られたモニタ結果に応じて前記パワートランジスタをオンさせる駆動電圧のレベルを決めるドライバレギュレータとを備えたことを特徴とするスイッチング電源装置。
【請求項３】
請求項２に記載のスイッチング電源装置において、
前記ドライバレギュレータは、第１の基準電圧に対応して前記駆動電圧のレベルを決める制御系を備え、前記第１の基準電圧が前記電圧監視手段のモニタ結果に応じて切り替えられることを特徴とするスイッチング電源装置。
【請求項４】
請求項２に記載のスイッチング電源装置において、
前記ドライバレギュレータは、第１の基準電圧に対応して前記駆動電圧のレベルを決める制御系を備え、該制御系を構成する抵抗の値が前記電圧監視手段のモニタ結果に応じて切り替えられることを特徴とするスイッチング電源装置。
【請求項５】
請求項１に記載のスイッチング電源装置おいて、
前記電流検出手段で検出した電流に比例した電流を出力する比例電流生成手段と、該比例電流生成手段で生成された電流に対応して第２の基準電圧を変更する基準電圧変更手段とを備え、該基準電圧変更手段で変更された第２の基準電圧に対応して前記駆動電圧のレベルを決めることを特徴とするスイッチング電源装置。
【請求項６】
請求項５に記載のスイッチング電源装置において、
前記基準電圧変更手段は、前記第２の基準電圧を発生する抵抗素子に接続されたトランジスタに対して前記比例電流生成手段で生成された電流に対応する電流を流すことで前記第２の基準電圧を変更することを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワートランジスタの効率を高めたスイッチング電源装置に関する。
【背景技術】
【０００２】
スイッチング電源装置は、パワートランジスタにＰＭＯＳトランジスタを使用する降圧型のものでは、図８に示すように構成される。１０ＣはＩＣで構成されるスイッチング電源回路本体であり、入力電圧ＶＩＮの入力端子１１、出力端子１２、接地端子１３、および帰還端子１４を備える。１５は制御回路であり、帰還端子１４に入力する帰還電圧ＶＦＢに応じたＰＷＭ（パルス幅変調）信号を生成する。１６はＰｃｈドライバ回路であり、制御回路１５から入力するＰＷＭ信号に基づいてパワートランジスタであるＰＭＯＳトランジスタＭＰ１をオン／オフ駆動する。１７ＨはＰｃｈドライバ１６に駆動電圧ＶＤＲＶを供給するドライバレギュレータである。出力端子１２にはダイオードＤ１のカソードとインダクタＬ１の一端が接続される。インダクタＬ１の他端には、出力コンデンサＣ１と出力電圧ＶＯＵＴ検出用の抵抗ＲＢ１，ＲＢ２が並列接続される。
【０００３】
このスイッチング電源装置は、パワートランジスタＭＰ１がオンしたときに、入力電圧ＶＩＮによって流れる電流によりインダクタＬ１にエネルギーを蓄積するとともに出力コンデンサＣ１に電荷を蓄積する。また、パワートランジスタＭＰ１がオフしたときに、インダクタＬ１に発生する逆起電力をダイオードＤ１で整流して出力コンデンサＣ１に蓄積する。これらを繰り返すことにより出力電圧ＶＯＵＴを生成して、負荷に供給する。
【０００４】
出力電圧ＶＯＵＴは、抵抗ＲＢ１，ＲＢ２によって分圧された帰還電圧ＶＦＢに変換され、制御回路１５に取り込まれる。制御回路１５は、取り込んだ帰還電圧ＶＦＢと内部に設定した出力基準電圧（図示せず）との誤差をオペアンプによって増幅し、これによって得られた誤差電圧を発振器で生成される三角波電圧とコンパレータで比較してＰＷＭ信号を生成する。Ｐｃｈドライバ１６は、そのＰＷＭ信号を増幅してパワートランジスタＭＰ１のオン／オフを駆動する。このようにしてパワートランジスタＭＰ１のオン／オフがＰＷＭ信号によって制御されることで、出力電圧ＶＯＵＴが前記した基準電圧に対応した一定電圧となるように制御される。
【０００５】
ところで、スイッチング電源回路におけるパワートランジスタＭＰ１のゲート損失ＰＧは、
ＰＧ＝ＱＧ・ＶＧＳ
＝ＣＧＳ・ＶＧＳ2・ＦＳ                          （１）
で表される（例えば、非特許文献１参照）。ＱＧはゲート入力電荷（Ｃ）、ＣＧＳはゲート・ソース間容量（Ｆ）、ＶＧＳはゲート・ソース間電圧（Ｖ）、ＦＳはスイッチング周波数（Ｈｚ）である。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】稲葉保著、「パワーＭＯＳＦＥＴ活用の基礎と実際」、４１頁、ＣＱ出版社、２０１０年２月１日発行
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上のように、パワートランジスタは、ゲート・ソース間電圧ＶＧＳの二乗に比例してゲート損失が増大し、スイッチング電源回路の負荷電流が少ないときの損失は顕著となる。
【０００８】
本発明の目的は、負荷電流に応じてパワートランジスタを駆動する電圧のレベルを変化させることにより、ゲート損失を低減し、パワートランジスタの効率を大幅に改善できるようにしたスイッチング電源装置を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１にかかる発明のスイッチング電源装置は、オン／オフ駆動されるパワートランジスタに流れる負荷電流を検出する電流検出手段を有するスイッチング電源装置において、前記電流検出手段で検出された前記負荷電流の値に応じてパワートランジスタをオンさせる駆動電圧のレベルを設定することを特徴とする。
請求項２にかかる発明は、請求項１に記載のスイッチング電源装置において、前記電流検出手段で検出した電流を電圧に変換する電流/電圧変換手段と、該電流/電圧変換手段から出力する電圧のレベルをモニタする電圧監視手段と、該電圧監視手段で得られたモニタ結果に応じて前記パワートランジスタをオンさせる駆動電圧のレベルを決めるドライバレギュレータとを備えたことを特徴とする。
請求項３にかかる発明は、請求項２に記載のスイッチング電源装置において、前記ドライバレギュレータは、第１の基準電圧に対応して前記駆動電圧のレベルを決める制御系を備え、前記第１の基準電圧が前記電圧監視手段のモニタ結果に応じて切り替えられることを特徴とする。
請求項４にかかる発明は、請求項２に記載のスイッチング電源装置において、前記ドライバレギュレータは、第１の基準電圧に対応して前記駆動電圧のレベルを決める制御系を備え、該制御系を構成する抵抗の値が前記電圧監視手段のモニタ結果に応じて切り替えられることを特徴とする。
請求項５にかかる発明は、請求項１に記載のスイッチング電源装置おいて、前記電流検出手段で検出した電流に比例した電流を出力する比例電流生成手段と、該比例電流生成手段で生成された電流に対応して第２の基準電圧を変更する基準電圧変更手段とを備え、該基準電圧変更手段で変更された第２の基準電圧に対応して前記駆動電圧のレベルを決めることを特徴とする。
請求項６にかかる発明は、請求項５に記載のスイッチング電源装置において、前記基準電圧変更手段は、前記第２の基準電圧を発生する抵抗素子に接続されたトランジスタに対して前記比例電流生成手段で生成された電流に対応する電流を流すことで前記第２の基準電圧を変更することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、負荷電流の大きさに応じてパワートランジスタの駆動電圧のレベルが変化するので、パワートランジスタの効率を改善できる。特に大容量スイッチング電源装置用のゲート入力電荷の大きなパワートランジスタを利用した場合に効果的である。また、ＰＦＭ（パルス周波数変調）制御に切り替えるなど制御方法を変更することなくＰＷＭ制御のままで効率を改善することができる。
【図面の簡単な説明】
【００１１】
【図１】パワートランジスタにＰＭＯＳトランジスタを使用した本発明の実施例１の降圧型のスイッチング電源装置の回路図である。
【図２Ａ】実施例１のスイッチング電源装置において電圧監視回路の部分を具体化したスイッチング電源装置の回路図である。
【図２Ｂ】実施例１のスイッチング電源装置において電圧監視回路の部分を具体化した別の例のスイッチング電源装置の回路図である。
【図３Ａ】実施例１のスイッチング電源装置の電流検出回路と電流/電圧変換回路を具体化した回路図である。
【図３Ｂ】実施例１のスイッチング電源装置の電流検出回路と電流/電圧変換回路を具体化した別の例の回路図である。
【図４Ａ】実施例１のスイッチング電源装置のドライバレギュレータを具体化した回路図である。
【図４Ｂ】実施例１のスイッチング電源装置のドライバレギュレータを具体化した別の例の回路図である。
【図４Ｃ】実施例１のスイッチング電源装置のドライバレギュレータを具体化した別の例の回路図である。
【図４Ｄ】実施例１のスイッチング電源装置のドライバレギュレータを具体化した別の例の回路図である。
【図５】パワートランジスタにＰＭＯＳトランジスタを使用した本発明の実施例２のスイッチング電源装置の回路図である。
【図６】実施例２のスイッチング電源装置の電流監視回路とドライバレギュレータを具体化した回路図である。
【図７Ａ】ＮＭＯＳトランジスタを使用した本発明の実施例３の昇圧型のスイッチング電源装置に適用するドライバレギュレータの具体的回路図である。
【図７Ａ】実施例３のスイッチング電源装置のドライバレギュレータの別の例の具体的回路図である。
【図８】パワートランジスタにＰＭＯＳトランジスタを使用した従来の降圧型のスイッチング電源装置の回路図である。
【発明を実施するための形態】
【００１２】
＜実施例１＞
図１に本発明の実施例１の降圧型のスイッチング電源装置の構成を示す。図８で説明したものと同じもにには同じ符号を付けて詳しい説明は省略する。１７はＰｃｈドライバ１６に可変の駆動電圧ＶＤＲＶを供給するためのドライバレギュレータである。このドライバレギュレータ１７から出力する電圧ＶＤＲＶの値は、パワートランジスタＭＰ１に流れる負荷電流を検出する電流検出回路１８によって検出された電流値を電流監視回路１９によってモニタした結果に応じて設定される。
【００１３】
これによって、負荷電流が大きくなれば電圧ＶＤＲＶは低く制御され、パワートランジスタＭＰ１のゲート・ソース間電圧ＶＧＳが大きくなる。逆に、負荷電流が小さくなれば電圧ＶＤＲＶは高く制御され、パワートランジスタＭＰ１のゲート・ソース間電圧ＶＧＳが小さくなる。このように、負荷電流に応じてパワートランジスタＭＰ１のゲート・ソース間電圧ＶＧＳが制御されることで、そのパワートランジスタＭＰ１のゲート損失が低減される。
【００１４】
図２Ａに図１の電流監視回路１９を具体化した電流監視回路１９Ａを有するスイッチング電源装置の構成を示す。電流監視回路１９Ａは、電流検出回路１８で検出された電流を電圧に変換する電流/電圧変換回路１９１と、その電流/電圧変換回路１９１の出力電圧Ｖ１を、互いに異なるｎ個（ｎは２以上の正の整数）の基準電圧Ｖｒｅｆ１１〜Ｖｒｅｆ１ｎ（Ｖｒｅｆ１１＜Ｖｒｅｆ１２＜・・・＜Ｖｒｅｆ１ｎ）と比較することで、入力する電圧Ｖ１の大きさを判定するウインドコンパレータ１９２と、そのウインドコンパレータ１９２のｎ個の出力信号をパワートランジスタＭＰ１のオフ時間も制御回路１５からのクロックＣＬＫによって保持し、信号Ｐ１〜Ｐｎとして出力するラッチ回路ＬＴ１〜ＬＴｎとを備える。
【００１５】
この電圧監視回路１９Ａは、電流/電圧変換回路１９１の出力電圧Ｖ１が、例えばＶｒｅｆ１１≦Ｖ１＜Ｖｒｅｆ１２であれば、最下位のラッチＬＴ１の出力Ｐ１が“Ｈ”になり、残りのラッチＬＴ２〜ＬＴｎの出力Ｐ２〜Ｐｎは“Ｌ”となる。また、Ｖｒｅｆ１２≦Ｖ１＜Ｖｒｅｆ１３の範囲にあれば、２番目のラッチＬＴ２が出力Ｐ２が“Ｈ”なり、残りのラッチＬＴ１，ＬＴ３〜ＬＴｎの出力Ｐ１，Ｐ３〜Ｐｎは“Ｌ”となる。つまり、Ｖ１＜Ｖｒｅｆ１１は、負荷電流が零として検出せず、Ｖｒｅｆ１１以上を示した電圧Ｖ１に対応した１個のラッチのみが、パワートランジスタＭＰ１がオフであっても出力を“Ｈ”にして保持する。これにより、ドライバレギュレータ１７Ａの出力する駆動電圧ＶＤＲＶは、電圧監視回路１９Ａの出力の数ｎに応じて多値（ｎ値）で可変される。
【００１６】
図２Ｂに図１の電流監視回路１９を具体化した別の例の電流監視回路１９Ｂを有するスイッチング電源装置の構成を示す。図２Ａの電圧監視回路１９Ａと異なるところは、ウインドコンパレータ１９２を、ｎ個の個別のコンパレータＣＰ１〜ＣＰｎに置き換えた点である。これによって、電圧監視回路１９Ｂは、サーモメータ信号を出力する。例えばＶｒｅｆ１３≦Ｖ１＜Ｖｒｅｆ１４の範囲にあれば、コンパレータＣＰ１〜ＣＰ３の出力が“Ｈ”となり、残りのコンパレータＣＰ４〜ＣＰｎの出力が“Ｌ”となる。このサーモメータ信号はラッチ回路ＬＴ１〜ＬＴｎによってパワートランジスタＭＰ１がオフであっても保持され、信号Ｑ１〜Ｑｎとして、ドライバレギュレータ１７Ｂに入力する。これにより、ドライバレギュレータ１７Ｂ（又は１７Ｃ，１７Ｄ）の出力する駆動電圧ＶＤＲＶは、電圧監視回路１９Ｂの出力の数ｎに応じて多値（ｎ値）で可変される。
【００１７】
図３Ａに電流検出回路１８と電流/電圧変換回路１９１の具体例を示す。電流検出回路１８は、検出抵抗Ｒ１と、その検出抵抗Ｒ１を介して入力電圧ＶＩＮがソースに印加する検出ＰＭＯＳトランジスタＭＰ２とで構成され、そのトランジスタＭＰ２はパワートランジスタＭＰ１とゲートおよびドレインが共通接続されている。
【００１８】
また、電流/電圧変換回路１９１は、ソースに抵抗Ｒ２を介して入力電圧ＶＩＮが印加し、ドレインが抵抗Ｒ３を介して接地に接続されたＰＭＯＳトランジスタＭＰ３と、トランジスタＭＰ２のソースの電圧Ｖ２とトランジスタＭＰ３のソースの電圧Ｖ３の差分に応じてトランジスタＭＰ３のゲートを制御するオペアンプＯＰ１とで構成され、電圧Ｖ３が電圧Ｖ３に等しくなるようにトランジスタＭＰ３に流れる電流が制御されることで、そのトランジスタＭＰ３のドレインにパワートランジスタＭＰ１に流れる負荷電流に比例した電圧Ｖ１が生成される。
【００１９】
図３Ｂにパワートランジスタを内蔵しないスイッチング電源回路本体１０Ａに外付けされるパワートランジスタＭＰ１Ａを使用する場合の電流検出回路１８Ａと電流監視回路１９１の具体例を示す。ここでは、負荷電流を検出する電流検出回路１８Ａとして、そのパワートランジスタＭＰ１Ａのソースに接続した検出抵抗Ｒ４を使用し、そのトランジスタＭＰ１Ａのソースに生じる電圧Ｖ２’を電流検出端子２０から取り込み、オペアンプＯＰ１において電圧Ｖ３と比較することにより、図３Ａと同様な制御により、トランジスタＭＰ３のドレインにパワートランジスタＭＰ１Ａに流れる負荷電流に比例した電圧Ｖ１が生成される。なお、パワートランジスタＭＰ１Ａは、Ｐｃｈドライバ１６の出力側が接続される駆動端子２１に、ゲートが接続される。
【００２０】
図４Ａにドライバレギュレータ１７Ａの具体的回路を示す。このドライバレギュレータ１７Ａは、ｎ個の基準電圧Ｖｒｅｆ２１〜Ｖｒｅｆ２ｎ（Ｖｒｅｆ２１＜Ｖｒｅｆ２２＜・・・＜Ｖｒｅｆ２ｎ）の内から前記した図２Ａの電流監視回路１９Ａから出力する信号Ｐ１〜Ｐｎによって選択された１つの基準電圧が非反転入力端子に入力するオペアンプＯＰ２と、そのオペアンプＯＰ２の出力電圧に応じて抵抗Ｒ４の非接地側の電圧Ｖ４がオペアンプＯＰ２の非反転端子の電圧と同じになるように制御されるＮＭＯＳトランジスタＭＮ１と、そのトランジスタＭＮ１のドレインと抵抗Ｒ５との共通接続点の電圧Ｖ５が非反転入力端子に入力されるオペアンプＯＰ３と、抵抗Ｒ６とＲ７の共通接続点の電圧Ｖ６が電圧Ｖ５と同じになるように動作するＰＭＯＳトランジスタＭＰ４と、そのトランジスタＭＰ４のドレインと抵抗Ｒ８の共通接続点の電圧Ｖ７に応じてドレイン電流を流すＭＯＳトランジスタＭＮ２とを備える。Ｐｃｈドライバ１６に出力する駆動電圧ＶＤＲＶは、トランジスタＭＮ２のドレインから取り出される。
【００２１】
ここで、抵抗Ｒ５に発生する電圧をＶａ（＝ＶＩＮ−Ｖ５）、抵抗Ｒ６，Ｒ７の直列回路に発生する電圧をＶｂ（＝ＶＩＮ−ＶＤＲＶ）とすると、
Ｖｂ＝Ｖａ×（１＋Ｒ７/Ｒ６）                           （２）
で与えられる。また、電圧Ｖａは抵抗Ｒ５とそこに流れる電流Ｉ５によって発生し、
Ｖａ＝Ｒ５×Ｉ５                                        （３）
となる。また、
Ｉ５＝Ｖ４／Ｒ４                                        （４）
であるので、
Ｖｂ＝Ｒ５×Ｉ５×（１＋Ｒ７/Ｒ６）
＝Ｒ５×（Ｖ４／Ｒ４）×（１＋Ｒ７/Ｒ６）           （５）
となる。よって、電圧Ｖｂ、つまり駆動電圧ＶＤＲＶを変化させるには、電圧Ｖ４、抵抗Ｒ４〜Ｒ７を変化させればよい。図４Ａは電圧Ｖ４を変化させる例、後記する図４Ｂは抵抗Ｒ４を変化させる例、図４Ｃは抵抗Ｒ５を変化させる例、図４Ｄは抵抗Ｒ６を変化させる例である。
【００２２】
図４Ａのドライバレギュレータ１７Ａでは、パワートランジスタＭＰ１に流れる負荷電流が最大のときは、電流監視回路１９Ａの出力は信号Ｐｎが“Ｈ”で、残りのＰ１〜Ｐｎ−１が“Ｌ”になるので、最も高い基準電圧Ｖｒｅｆ２ｎが選択される。これにより、電圧Ｖ４＝Ｖｒｅｆ２ｎと最大となり、これに応じて電圧Ｖ５が最低値となり、Ｐｃｈドライバ１６の駆動電圧ＶＤＲＶが最低値となる。この結果、パワートランジスタＭＰ１をオンさせるときのゲート電圧ＶＧが最低値となり、そのゲート・ソース間電圧ＶＧＳが最大値となる。このように、パワートランジスタＭＰ１に流れる負荷電流が大きいときは、パワートランジスタＭＰ１のゲート・ソース間電圧ＶＧＳが最大値となる。
【００２３】
一方、パワートランジスタＭＰ１に流れる負荷電流が最小のときは、電流監視回路１９Ａの出力は信号Ｐ１が“Ｈ”で、残りのＰ２〜Ｐｎが“Ｌ”になるので、最も低い基準電圧Ｖｒｅｆ２１が選択される。これにより、電圧Ｖ４＝Ｖｒｅｆ２１と最小となり、これに応じて電圧Ｖ５，Ｖ６が最大値になり、Ｐｃｈドライバ１６の駆動電圧ＶＤＲＶが最大値となる。この結果、パワートランジスタＭＰ１をオンさせるときのゲート電圧ＶＧが最大値となり、そのゲート・ソース間電圧ＶＧＳが最小値となる。このように、パワートランジスタＭＰ１に流れる負荷電流が小さいときは、パワートランジスタＭＰ１のゲート・ソース間電圧ＶＧＳが小さくなり、ゲート損失が軽減される。
【００２４】
図４Ｂに別の例のドライバレギュレータ１７Ｂの具体的回路を示す。ここでは、図４Ａのドライバレギュレータ１７Ａにおける抵抗Ｒ４をｎ個の抵抗Ｒ４１〜Ｒ４ｎで構成し、それらの内、図２Ｂの電流監視回路１９Ｂの出力信号Ｑ１〜Ｑｎの内の“Ｈ”になった信号に対応する抵抗が並列接続されるようにしている。オペアンプＯＰ２に入力する基準電圧を図４Ａのドライバレギュレータ１７の最低の基準電圧Ｖｒｅｆ２１に設定し、全部の抵抗Ｒ４１〜Ｒ４ｎが並列接続されたときの合計抵抗値が図４Ａの抵抗値Ｒ４に等しくなるよう設定しておく。
【００２５】
これにより、パワートランジスタＭＰ１に流れる負荷電流が最大のときは、電流監視回路１９Ｂの出力信号Ｑ１〜Ｑｎがすべて“Ｈ”となるので、全部の抵抗Ｒ４１〜Ｒ４ｎが並列接続され、電圧Ｖ４＝Ｖｒｅｆ２１となり、抵抗Ｒ５を流れる電流Ｉ５が最大になり、これにより電圧Ｖ５，Ｖ６は図４Ａにおける最低値と同じになり、Ｐｃｈドライバ１６に供給する駆動電圧ＶＤＲＶが最低値となり、パワートランジスタＭＰ１のゲート・ソース間電圧ＶＧＳが大きな電圧に制御される。
【００２６】
一方、パワートランジスタＭＰ１に流れる負荷電流が最小のときは、電流監視回路１９Ｂの出力信号Ｑ１が“Ｈ”で残りが“Ｌ”となるので、抵抗Ｒ４１のみが接続され、電圧Ｖ４＝Ｖｒｅｆ２１となるが、抵抗Ｒ５を流れる電流は最小となるので、電圧Ｖ５，Ｖ６が最高値となり、Ｐｃｈドライバ１６に供給する駆動電圧ＶＤＲＶが最高値となり、パワートランジスタＭＰ１のゲート・ソース間電圧ＶＧＳが小さな電圧に制御され、ゲート損失が軽減される。
【００２７】
図４Ｃに別の例のドライバレギュレータ１７Ｃの具体的回路を示す。ここでは、図４Ａのドライバレギュレータ１７Ａにおける抵抗Ｒ５を抵抗Ｒ５１〜Ｒ５ｎを直列接続して構成し、それらのいずれか１又は２以上を図２Ｂの電流監視回路１９Ｂの出力信号Ｑ１〜Ｑｎの反転信号ＸＱ１〜ＸＱｎによって短絡するようにしている。オペアンプＯＰ２に入力する基準電圧として、図４Ａのドライバレギュレータ１７Ａの最低の基準電圧Ｖｒｅｆ２１に設定し、全部の抵抗Ｒ５１〜Ｒ５ｎが直列接続されたときの合計抵抗値が、図４Ａの抵抗値Ｒ５に等しくなるよう設定しておく。
【００２８】
これにより、パワートランジスタＭＰ１に流れる負荷電流が最大のときは、電流監視回路１９Ｂの出力信号Ｑ１〜Ｑｎがすべて“Ｈ”となるので、その反転信号ＸＱ１〜ＸＱｎはすべて“Ｌ”となり、全部の抵抗Ｒ５１〜Ｒ５ｎが直列接続される。このため、電圧Ｖ５は最低値となり、これにより電圧Ｖ６も最低値となり、Ｐｃｈドライバ１６に供給する駆動電圧ＶＤＲＶが最低値となり、パワートランジスタＭＰ１のゲート・ソース間電圧ＶＧＳが大きな電圧に制御される。
【００２９】
一方、パワートランジスタＭＰ１に流れる負荷電流が最小のときは、電流監視回路１９Ｂの出力信号Ｑ１のみが“Ｈ”となり、残りが“Ｌ”となるので、反転信号ＸＱ１が“Ｌ”で残りが“Ｈ”となり、抵抗Ｒ５１が接続され、抵抗Ｒ５２〜Ｒ５ｎが短絡される。このため、電圧Ｖ５は最高値となり、これにより電圧Ｖ６も最高値となり、Ｐｃｈドライバ１６に供給する駆動電圧ＶＤＲＶが最高値となり、パワートランジスタＭＰ１のゲート・ソース間電圧ＶＧＳが小さな電圧に制御され、ゲート損失が軽減される。
【００３０】
図４Ｄに別の例のドライバレギュレータ１７Ｄの具体的回路を示す。ここでは、図４Ａのドライバレギュレータ１７Ａにおける抵抗Ｒ６を１個の抵抗Ｒ６０とｎ個の抵抗Ｒ６１〜Ｒ６ｎで構成し、それらを図２Ｂの電流監視回路１９Ｂの出力信号Ｑ１〜Ｑｎによって並列接続するようにしている。オペアンプＯＰ２に入力する基準電圧を図４のドライバレギュレータ１７の最低の基準電圧Ｖｒｅｆ２１に設定し、抵抗Ｒ６０〜Ｒ６ｎが並列接続されたときの合計抵抗値が、図４Ａの抵抗値Ｒ６に等しくなるよう設定しておく。
【００３１】
これにより、パワートランジスタＭＰ１に流れる負荷電流が最大のときは、電流監視回路１９Ｂの出力信号Ｑ１〜Ｑｎがすべて“Ｈ”となるので、すべての抵抗Ｒ６０〜Ｒ６ｎが接続され、最小抵抗値を示す。電圧Ｖ６は電圧Ｖ５と等しいため、Ｐｃｈドライバ１６に供給する駆動電圧ＶＤＲＶが最低値となり、パワートランジスタＭＰ１のゲート・ソース間電圧ＶＧＳが大きな電圧に制御される。
【００３２】
一方、パワートランジスタＭＰ１に流れる負荷電流が最小のときは、電流監視回路１９Ｂの出力信号Ｑ１が“Ｈ”を示し残りのＱ２〜Ｑｎが“Ｌ”を示すので、抵抗Ｒ６０，Ｒ６１が接続され、最大抵抗値を示す。電圧Ｖ６は電圧Ｖ５と等しいため、これによりＰｃｈドライバ１６に供給する駆動電圧ＶＤＲＶが最高値となり、パワートランジスタＭＰ１のゲート・ソース間電圧ＶＧＳが小さな電圧に制御され、ゲート損失が軽減される。
【００３３】
＜実施例２＞
図５に本発明の実施例２のスイッチング電源装置の構成を示す。１０ＢはＩＣで構成されるスイッチング電源装置本体である。以上説明した実図４Ａ〜図４Ｄでは、ドライバレギュレータ１７Ａ〜１７Ｄに出力する電圧ＶＤＲＶを、ｎ値に変更する例で説明したが、本実施例２では、ドライバレギュレータ１７に出力する電圧ＶＤＲＶを、リニアに変更する例である。ここでは、電流監視回路１９を、負荷電流に比例する電流を生成する比例電流生成回路１９３と、その比例電流生成回路１９３の出力信号によって電圧Ｖ５を変更する基準電圧変更回路１９４とで構成している。電圧Ｖ５は基準電圧Ｖｒｅｆ２ｎに連動する電圧であるので、基準電圧（請求項では第２の基準電圧と記載）として扱うことができる。
【００３４】
図６にその具体的回路を示す。比例電流生成回路１９３は、ＰＭＯＳトランジスタＭＰ５のソースの電圧Ｖ８が、電流検出回路１８から出力する電圧Ｖ２と等しくなるように制御するオペアンプＯＰ４、トランジスタＭＰ５および抵抗Ｒ９で構成され、トランジスタＭＰ５のドレインに電圧Ｖ２に比例した電流Ｉａを出力する。基準電圧変更回路１９４は、ＰＭＯＳトランジスタＭＰ６，ＭＰ７で構成されたカレントミラー回路と、そのトランジスタＭＰ６のドレイン電圧をサンプルホールドしてトランジスタＭＰ７のゲートに入力させるサンプルホールド回路１９５とで構成されている。そして、トランジスタＭＰ５とＭＰ６のドレインは電流源Ｉ１に共通接続されている。
【００３５】
トランジスタＭＰ５のドレイン電流Ｉａは、
Ｉａ＝（ＶＩＮ−Ｖ２）／Ｒ９                                （６）
によって与えられるので、トランジスタＭＰ６のドレイン電流Ｉｂは、
Ｉｂ＝Ｉ１−Ｉａ                                            （７）
となる。電流Ｉａが電流Ｉ１を超えると、電流Ｉｂは流れなくなる。また、パワートランジスタＭＰ１がオフしたときは負荷電流が流れないので、電圧Ｖ２は発生せず電流Ｉａが流れなくなるが、サンプルホールド回路１９５によって直前のトランジスタＭＰ６のドレイン電圧を保持しておくことにより、トランジスタＭＰ７はドレイン電流Ｉｂを継続して流す。
【００３６】
よって、パワートランジスタＭＰ１の負荷電流が大きくなるほど、電流Ｉａが大きくなるので、基準電圧変更回路１９４の出力電流Ｉｂが少なくなり、電圧Ｖ５が低下する。このため、Ｐｃｈドライバ１６に出力される駆動電圧ＶＤＲＶも低下し、パワートランジスタＭＰ１のゲート・ソース間電圧ＶＧＳが大きな電圧に制御される。
【００３７】
一方、パワートランジスタＭＰ１の負荷電流が小さくなると、電流Ｉａが小さくなるので基準電圧変更回路１９４の出力電流Ｉｂが大きくなり、電圧Ｖ５が上昇する。このため、Ｐｃｈドライバ１６に出力される電圧ＶＤＲＶも上昇し、パワートランジスタＭＰ１のゲート・ソース間電圧ＶＧＳが小さな電圧に制御され、ゲート損失が軽減される。
【００３８】
＜実施例３＞
図７Ａに本発明の実施例３のスイッチング電源装置の具体的なドライバレギュレータ１７Ｆを示す。本実施例３は、昇圧型のスイッチング電源装置（具体的構成は省略する）に適用したものである。このスイッチング電源回路では、パワートランジスタとしてＮＭＯＳトランジスタを使用するので、ドライバレギュレータ１７Ｆの出力電圧ＶＤＲＶが高くなるとパワートランジスタのＶＧＳが増大し、低くなると減少する。
【００３９】
図７Ａにおいて、このドライバレギュレータ１７Ｆは、ｎ個の基準電圧Ｖｒｅｆ３１〜Ｖｒｅｆ３ｎ（Ｖｒｅｆ３１＜Ｖｒｅｆ３２＜・・・＜Ｖｒｅｆ３ｎ）の内から、前記した図２Ａの電流監視回路１９Ａから出力する信号Ｐ１〜Ｐｎによって選択された１つの基準電圧が非反転入力端子に入力するオペアンプＯＰ１１と、そのオペアンプＯＰ１１の出力電圧に応じて抵抗Ｒ１２，Ｒ１３の共通接続点の電圧Ｖ１１がオペアンプＯＰ１１の非反転端子の電圧と同じになるように制御されるＮＭＯＳトランジスタＭＮ１１，ＭＮ１２と、抵抗Ｒ１１とを備える。Ｎｃｈドライバ（図示せず）に出力する駆動電圧ＶＤＲＶは、トランジスタＭＮ１２のソースから取り出される。この電圧ＶＤＲＶは、
ＶＤＲＶ＝Ｖ１１×（１＋Ｒ１２/Ｒ１３）                      （８）
となる。
【００４０】
これにより、ＮＭＯＳのパワートランジスタに流れる負荷電流が最大のときは、図２Ａの電流監視回路１９Ａの出力信号Ｐｎが“Ｈ”で残りが“Ｌ”となるので、最大の基準電圧Ｖｒｅｆ３ｎが接続される。このため、電圧Ｖ１１は最高値となり、これによりＮｃｈドライバに供給する駆動電圧ＶＤＲＶが最高値となり、ＮＭＯＳパワートランジスタのゲート・ソース間電圧ＶＧＳが大きな電圧に制御される。
【００４１】
一方、ＮＭＯＳのパワートランジスタに流れる負荷電流が最小のときは、電流監視回路１９Ａの出力信号Ｐ１が“Ｈ”で残りが“Ｌ”となるので、最低の基準電圧Ｖｒｅｆ３１が接続される。このため、電圧Ｖ１１は最低値となり、これによりＮｃｈドライバに供給する駆動電圧ＶＤＲＶが最低値となり、ＮＭＯＳパワートランジスタのゲート・ソース間電圧ＶＧＳが小さな電圧に制御され、ゲート損失が軽減される。
【００４２】
図７Ｂに本発明の実施例３のスイッチング電源装置の別の例の具体的なドライバレギュレータ１７Ｇを示す。本実施例３は、オペアンプＯＰ１１の基準電圧として図７Ａの最大の基準電圧Ｖｒｅｆ３ｎが接続されている。そして、図７Ａにおける抵抗Ｒ１２を抵抗Ｒ１２０とｎ個の抵抗Ｒ１２１〜Ｒ１２ｎを直列接続して構成し、そのいずれか１つ以上を前記した図２Ｂの電流監視回路１９Ｂから出力する信号Ｑ１〜Ｑｎの反転信号ＸＱ１〜ＸＱｎによって選択するようにしたものである。
【００４３】
これにより、ＮＭＯＳのパワートランジスタに流れる負荷電流が最大のときは、図２Ｂの電流監視回路１９Ｂの出力信号Ｑ１〜Ｑｎのすべてが“Ｈ”となり、その反転信号ＸＱ１〜ＸＱｎが“Ｌ”となるので、抵抗Ｒ１２０〜Ｒ１２ｎのすべてが接続され、合計抵抗値が最大になる。このため、Ｎｃｈドライバに出力する駆動電圧ＶＤＲＶが最大値に設定される。よって、ＮＭＯＳパワートランジスタのゲート・ソース間電圧ＶＧＳが大きな電圧に制御される。
【００４４】
一方、ＮＭＯＳのパワートランジスタに流れる負荷電流が最小のときは、図２の電流監視回路１９Ｂの出力信号の反転信号ＸＱ１が“Ｌ”で残りの反転信号ＸＱ２〜ＸＱｎが“Ｈ”となるので、抵抗Ｒ１２０，Ｒ１２１が接続されるが残りの抵抗ＲＲ１２０，１２２〜Ｒ１２ｎは短絡され、合計抵抗値が最小になる。このため、Ｎｃｈドライバに供給する駆動電圧ＶＤＲＶが最低値となり、ＮＭＯＳパワートランジスタのゲート・ソース間電圧ＶＧＳが小さな電圧に制御され、ゲート損失が軽減される。
【符号の説明】
【００４５】
１０，１０Ａ，１０Ｂ，１０Ｃ：スイッチング電源装置、１１：入力端子、１２：出力端子、１３：接地端子、１４：帰還端子、１５：制御回路、１６：Ｐｃｈドライバ、１７，１７Ａ，１７Ｂ、１７Ｃ，１７Ｄ，１７Ｅ，１７Ｆ，１７Ｇ，１７Ｈ：ドライバレギュレータ、１８：電流検出回路、１９，１９Ａ，１９Ｂ：電流監視回路、２０：電流検出端子、２１：駆動端子
【図１】
2015012741.tif 000003
【図２Ａ】
2015012741.tif 000004
【図２Ｂ】
2015012741.tif 000005
【図３Ａ】
2015012741.tif 000006
【図３Ｂ】
2015012741.tif 000007
【図４Ａ】
2015012741.tif 000008
【図４Ｂ】
2015012741.tif 000009
【図４Ｃ】
2015012741.tif 000010
【図４Ｄ】
2015012741.tif 000011
【図５】
2015012741.tif 000012
【図６】
2015012741.tif 000013
【図７Ａ】
2015012741.tif 000014
【図７Ｂ】
2015012741.tif 000015
【図８】
2015012741.tif 000016
【手続補正書】
【提出日】平成25年7月5日(2013.7.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
【図１】パワートランジスタにＰＭＯＳトランジスタを使用した本発明の実施例１の降圧型のスイッチング電源装置の回路図である。
【図２Ａ】実施例１のスイッチング電源装置において電圧監視回路の部分を具体化したスイッチング電源装置の回路図である。
【図２Ｂ】実施例１のスイッチング電源装置において電圧監視回路の部分を具体化した別の例のスイッチング電源装置の回路図である。
【図３Ａ】実施例１のスイッチング電源装置の電流検出回路と電流/電圧変換回路を具体化した回路図である。
【図３Ｂ】実施例１のスイッチング電源装置の電流検出回路と電流/電圧変換回路を具体化した別の例の回路図である。
【図４Ａ】実施例１のスイッチング電源装置のドライバレギュレータを具体化した回路図である。
【図４Ｂ】実施例１のスイッチング電源装置のドライバレギュレータを具体化した別の例の回路図である。
【図４Ｃ】実施例１のスイッチング電源装置のドライバレギュレータを具体化した別の例の回路図である。
【図４Ｄ】実施例１のスイッチング電源装置のドライバレギュレータを具体化した別の例の回路図である。
【図５】パワートランジスタにＰＭＯＳトランジスタを使用した本発明の実施例２のスイッチング電源装置の回路図である。
【図６】実施例２のスイッチング電源装置の電流監視回路とドライバレギュレータを具体化した回路図である。
【図７Ａ】ＮＭＯＳトランジスタを使用した本発明の実施例３の昇圧型のスイッチング電源装置に適用するドライバレギュレータの具体的回路図である。
【図７Ｂ】実施例３のスイッチング電源装置のドライバレギュレータの別の例の具体的回路図である。
【図８】パワートランジスタにＰＭＯＳトランジスタを使用した従来の降圧型のスイッチング電源装置の回路図である。