(57)【要約】【課題】  ソフトエラー発生予兆を精度良く検出して修復し、ソフトエラー耐性を向上した電子装置を提供することを目的とする。【解決手段】  ＣＭＯＳＦＥＴで構成される電子装置であって、フォールトの発生と該フォールトの発生の位置を検出するフォールト判定部を有することを特徴とする電子装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＣＭＯＳＦＥＴで構成される電子装置であって、
フォールトの発生と該フォールトの発生の位置を検出するフォールト判定部を有することを特徴とする電子装置。
【請求項２】
請求項１に記載の電子装置であって、
制御部を備え、
前記フォールト判定部は、
ウェル内に電子装置の機能を担う部分とは独立した拡散層と、
前記拡散層に設けられた第１のノード及び第２のノードと、
前記第１のノードに所定の電位を供給する電位設定部と、
前記電位設定部の電位供給をオンオフするための切換部と、
前記第２のノードに接続されたグランドと、
前記第１のノードの電位を計測する電位測定部と、を有し、
前記制御部で前記第１のノードに前記電位設定部で電位を与え、その後前記切換部で前記電位設定部の供給をオフし、前記電位測定部で前記第１のノードの電位を計測して、フォールトの発生及び発生位置を検出することを特徴とする電子装置。
【請求項３】
請求項２に記載した電子装置であって、
電子装置はその一部または全体を相互にフォールトの影響が伝搬しない構造とする機能単位ごとの機能ブロックで構成されていることを特徴とする電子装置。
【請求項４】
請求項３に記載の電子装置であって、
前記フォールト判定部で検出されたフォールトの発生位置の近傍領域のみに修復動作を実行することを特徴とする電子装置。
【請求項５】
請求項４に記載した電子装置であって、
前記機能ブロック毎に、状態を記憶するチェックポイントを設け、フォールトの発生した時点の機能ブロックの状態を記憶し、フォールト発生位置近傍の機能ブロックのみにチェックポイントからの動作を再実行、その他の機能ブロックは一旦停止状態に保ち、フォールトが発生した機能ブロックが同調できる状態になったら、機能ブロック群全体を再稼働することを特徴とする電子装置。
【請求項６】
請求項１に記載した電子装置であって、
同一ワードに属するビットの演算をする論理ゲート、フリップフロップを同じウェル内に配置しないことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソフトエラーによって発生する不具合を検出・回避する技術に関する。
【背景技術】
【０００２】
半導体デバイスの微細化に伴い、環境放射線（地上における宇宙線中性子やα線）ソフトエラーの問題が特にＳＲＡＭ（Static Random Access Memory）や論理ゲート、クロック系などについて顕在化している。地上に到達した極めて高いエネルギーを有する中性子がデバイスを構成する原子核内に突入すると、核内の核子（中性子、陽子）が衝突を繰り返し、特に高いエネルギーを持った核子は核外に放出される。
【０００３】
核子が核外に飛び出すだけの運動エネルギーを持ち得ない状態になると、励起状態にある残留原子核から陽子、中性子、重陽子、アルファ粒子などの軽粒子が蒸発する過程が続き、最終的に残留核も反挑エネルギーを持つためこれらの２次粒子は全てその飛程に見合った距離をデバイスの中で飛ぶことになる。
【０００４】
半導体パッケージなどに含まれる放射性同位元素から発生するα線や、核反応の結果発生する電荷を持った２次イオンがＳＲＡＭの“ｈｉｇｈ”状態にあるストレージノードの空乏層を通過すると、電子はノードに吸収され、正孔は反対方向に流れイオンの飛跡に沿って電荷収集領域が広がるファネリングメカニズムによって当初の空乏層に発生した以上の電荷がストレージノードに収集される。データが反転するために必要な臨界電荷量以上の電荷が収集されると“ｈｉｇｈ”状態が“ｌｏｗ”状態に推移し、保持データに誤りが発生する。これをソフトエラーという。
【０００５】
フリップフロップについてのソフトエラー対策としては、ＤＩＣＥ（Dual Inter-locked storage CEll）が知られている（非特許文献１参照）。ＤＩＣＥは、ＭＯＳ(Metal-Oxide-Semiconductor)型の限定と中間出力を利用した耐性化技術であり、ＤＩＣＥを構成する４個のノードのどのノードがエラーを起こしても初期状態に戻る。
【０００６】
また、他のソフトエラー対策技術として、特開２０１１−１７０６０６号公報（特許文献１）に記載の技術がある。特許文献１には、「電子機器１０は、所定数の命令毎に設けられたチェックポイントを実行する都度、演算装置１４内の順序回路に含まれるフリップフロップの状態を示すデータを取って置き、ソフトエラーの予兆を検出した場合に、直前のチェックポイントにおける命令の実行後に取って置いたデータに基づいて演算装置１４内の順序回路に含まれるフリップフロップの状態を設定し、直前のチェックポイントに対応する命令の次の命令から実行を再開する。」ことが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１７０６０６号公報
【非特許文献】
【０００８】
【非特許文献１】T.Calin, M.Nicolaidis, and R.velazco, "Upset hardened memory design for submicron CMOS technology", IEEE Trans. Nuclear Science, Vol.43, No.6, pp.2874-2878 Dec.1996
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年の半導体デバイスの微細化に伴い、隣接するノード間の距離が短くなる傾向にあり、１回のα線または核反応の結果発生した２次イオンの入射によって発生した電荷が複数のノードに影響を与えるＭＮＵ（Multi-Node Upset）が問題となっている。
【００１０】
上記したＤＩＣＥでは、対になっている二つのノードに同時にソフトエラーが発生すると、次のクロック時にこの状態で安定してしまうため、エラーを修復することができない。
【００１１】
これに対して、特許文献１に記載の発明は、ＬＡＢＩＲ（inter-LAyer Built-In Reliability）といい、電子システムを図１１に示すようにデバイス層、コンポーネント層、システム層の三階層から成るものとしてとらえる。それに対応して、図１２に示すようにフォールト（ノイズ）、エラー（ＳＲＡＭ、ＤＲＡＭ(Dynamic Random Access Memory)、フリップフロップなどのメモリ要素でのデータの予期しない反転）、障害（failure、最終的に電子装置が予期しない停止・暴走・誤作動をする）の不具合の階層構造が存在する。
【００１２】
特許文献１の発明では、ＭＮＵが、デバイスの単一のウェル内に発生する高電位部位に起因することに着目し、図１３に示すようにメモリ部、ロジック部に関わらず、ウェルの端部で電位変化をエラーの「予兆」として増幅器１７０、ＡＤコンバータ１７１からなる予兆検出部１７で検出し、コンポーネント内の電位判定部１６で、「予兆」によるエラー発生確率を判定し、発生確率が一定の閾値より高い場合には、システム層でデータ保持部１１で保持されたチェックポイントのデータでフリップフロップデータを書き戻し、チェックポイントから再実行動作に入るという手法を基本とする。
【００１３】
システム層での対応は、一定時間間隔でシステムの状態を記憶し、修復動作命令が電位判定部１６からあった時に、「予兆」の発生する前の状態にシステムを復元させ、そこから再実行（rollback）に入るものである。
【００１４】
該実施例によれば、リプリケーション（同じ命令列を２回繰り返して実行し、結果が異なれば、再度繰り返す）＋再実行のように、常に２回繰り返すのではなく、頻度はそれほど高くない「予兆」を検出した場合のみ再実行をかけるので、リプリケーション＋再実行に比べ、処理時間、消費電力の大幅な削減が期待できる特徴がある。
【００１５】
一方、特許文献１に示された実施例では、通常、数千以上のノードが収容されているウェルの端部だけで電位検出を図るので、感度が十分確保できない場合があること、チップ全体に再実行をかける内容であるため、近年のシステムオンチップ（ＳＯＣ）、ネットワークオンチップ（ＮＯＣ）などのように、チップの多機能化、巨大化が進むと、修復動作そのものが時間を要し、負荷の大きいものになると同時に、実質的に電子装置を停止せざるを得ない点に問題がある。
【００１６】
巨大化が進むスーパーコンピュータでは、修復法として、チェックポイントデータ保存（命令列であらかじめ決めた命令実行後のシステムの状態（メモリ、フリップフロップ、キャッシュなど）を複製しておき、何らかのエラー検出手段でエラーが検出された場合、チェックポイントの情報を用いてシステムをチェックポイントの状態に戻し、再実行する手法。）＋再実行法が用いられることが多いが、全体としてのエラーの発生間隔が、チェックポイントの間隔より短くなり、チェックできない箇所が生じる恐れがある。
【００１７】
本発明は、上記のような状況に鑑み、ソフトエラー発生予兆を精度良く検出して修復し、ソフトエラー耐性を向上した電子装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、例えば特許請求の範囲に記載の構成を採用する。
【００１９】
本願は上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、ＣＭＯＳＦＥＴで構成される電子装置であって、フォールトの発生と該フォールトの発生の位置を検出するフォールト判定部を有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、ソフトエラー発生予兆を精度良く検出して修復し、ソフトエラー耐性を向上した電子装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係る電子機器中のデバイス内付加ノード５によるフォールト検出原理を示す図である。
【図２】付加ノード５のウェル内配置と外部制御・検出回路の構成を示す概念図である。
【図３】外部制御・検出回路の別の例を示す概念図である。
【図４】付加ノードを配置した（明示せず）機能プロック２０内のフォールト検出・制御装置の構成を示す概念図である。
【図５】機能ブロックでのフォールトの検出と検出後のブロック単独の動作を示すフローチャートである。
【図６】機能ブロック２８の配置と信号の受発信のための構成を示す概念図である。
【図７】機能ブロックのウェル部分を相互に分離する手法を示す概念図である。
【図８】電子装置３９内で、機能ブロック群３２と外部制御系の構成例を示す概念図である。
【図９】機能ブロック群３２と外部回路の信号受発信の概要を示すフローチャートである。
【図１０】同じワードに属するビットの論理セル４５のウェルに対する二通り（Ａ）、(Ｂ)の配置を示す図である。
【図１１】公知例に示された３階層の電子装置構成とＬＡＢＩＲに基づく機能配分を示す概念図である。
【図１２】フォールトからエラー、エラーから障害（Failure）の至る事象の階層構造をまとめた概念図である。
【図１３】公知例に示されたフォールト検出装置を示す概念図である。
【図１４】ＣＭＯＳＦＥＴデバイスのウェルの典型的なストライプ構造とＣＭＯＳデバイスのp+ノード４０、n+ノードの配置例を示す概念図である。
【図１５】ソフトエラーの典型的なメカニズムである電荷収集メカニズムを説明する概念図である。
【図１６】ＳＲＡＭ１ビットの中での電荷収集メカニズムによる環境中性子起因のソフトエラーの発生メカニズムを示す図である。
【図１７】１３０ｎｍＳＲＡＭの中性子加速照射実験で発見された、電源電流の離散ピーク電流値の実測結果を示す図である。。
【図１８】１３０ｎｍＳＲＡＭの中性子加速照射実験で発見された、ＭＣＵの特殊なエラービット分布の例を示す図である。
【図１９】ＭＣＢＩ（Multi-Coupled Bipolar Interaction）と名付けられた新しいエラーモードの初期メカニズムを説明する概念図である。
【図２０】ＭＣＢＩで、最終的にはp-ウェルで寄生サイリスタがＯＮになるまでのメカニズムを説明する概念図である。
【図２１】照射実験で見いだされた特異なエラービットの分布をＭＣＢＩによって説明する図である。
【図２２】ソフトエラーモンテカルロシミュレーションコードＣＯＲＩＭＳによる電荷収集メカニズムによるＳＲＡＭのＳＥＵ断面積の計算結果を中性子エネルギーの関数として示す図である。
【図２３】ＣＯＲＩＭＳによるＭＣＵのみのＳＥＵ断面積の計算結果を示す図である。
【図２４】簡易ＭＣＢＩモデルをＣＯＲＩＭＳに導入して電荷収集メカニズム、ＭＣＢＩメカニズム両方によるＳＥＵ断面積の中性子エネルギー依存性の計算結果を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態の概要および本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態の概要および実施の形態を説明する全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
まずはじめに、本実施例に本願発明の前提となる技術及び知見について説明する。
【００２４】
本実施例において着目する電子デバイスのフォールトとは、ウェル内で発生し、エラーを引き起こす要因と成り得るノイズである。図１４に示しているが、典型的なＣＭＯＳＦＥＴ(Complementary MOS field-effect transistor)デバイスは、基板表面部分（厚さ１μm程度）は、ｐ−ウェル１とｎ−ウェル３のストライプ構造になっており、メモリ（図の例ではＳＲＡＭ）も、論理ゲート（図の例ではＯＲゲート）も、そのストライプ構造の上に、ｐ＋ノード４０、ｎ＋ノード４１、さらにその上に配線層が形成される。
【００２５】
従来から知られているフォールトの発生メカニズムを図１５により説明する。図１５（ａ）は２次イオンがデバイスに衝突する直前のイメージであり、図１５（ｂ）は２次イオンがデバイスに衝突して、通過した直後のイメージを説明するための図である。
【００２６】
２次イオン２がｎＭＯＳＦＥＴの”Ｈｉｇｈ”データ状態にあるｎ＋ノード４１直下の空乏層（ｐｎ接合７）を通過すると、発生した電子・正孔対は空乏層内の電界に沿って、ｎＭＯＳＦＥＴでは電子はノードに、正孔はその反対方向に流れ、グラウンドに吸収される。
【００２７】
発生した電荷の移動に伴って、空乏層内の電界はノードから遠方に、イオンの飛跡に沿って延び（ファネリング効果と呼ぶ）、最初の空乏層内の電荷より多くの電荷を収集するようになる。この収集電荷がメモリの臨界電荷量（データの反転が生じる閾値となる電荷量）より多くなるとソフトエラーとなる。このメカニズムを電荷収集メカニズムと呼ぶ。
【００２８】
例えば、環境中性子起因のフォールトは、中性子と電子装置を構成する元素の原子核と中性子の核破砕反応を経由して発生する。
【００２９】
図１６を用いて核破砕反応を伴うフォールト発生の仕組みについて説明する。高エネルギー中性子４６がデバイス内に突入し、構成する例えばＳｉなどの原子核と衝突し、核内に入り込むと、核内で中性子と核子（中性子、陽子）とが衝突を繰り返して核のポテンシャル以上のエネルギーを持つようになり、このエネルギーが格外に放出され、エネルギーが分散される。このように個々の核子が核外に飛び出すエネルギーを持ちえない状態まで至る過程をＩＮＣ（Ｉｎｔｒａ−Nｕｃｌｅａｒ  Ｃａｓｃａｄｅ）過程と称する。
【００３０】
励起状態にある残留核では、ＩＮＣに続いて蒸発過程と呼ばれる、中性子、陽子、アルファ粒子など軽粒子が放出される過程が続き、放出が終了した残留核も運動エネルギーを持つので、Ｓｉより軽い粒子、２次イオンがデバイス内を飛び回ることになり、図１５に示したものと同じ現象が起きることになる。
【００３１】
特にＳＲＡＭで複数のビットが一回の中性子入射（シングルイベント効果、ＳＥＥ（Single Event Effects）。  ＳＥＥが原因でメモリにソフトエラーが発生する場合をSingle Event Upset（ＳＥＵ）と呼ぶ）で同時にエラーになる現象が確認され、これはＭＮＵ（Ｍｕｌｔｉ−Ｎｏｄｅ−Ｕｐｓｅｔ）と呼ばれている。
【００３２】
ＭＮＵが同一ワード（データの一単位で漢字やアルファベット、数字一語を形成するために必要なビットから構成され、エラー検出・修復するための冗長ビットを付加して１ワードとすることもある。）のビットで発生すると、メモリの強力なソフトエラー対策であるＥＣＣ（２ビットエラー検出、１ビットエラー修復）でも、同一ワード２ビット以上エラーのＭＢＵ（Ｍｕｌｔｉ−Ｂｉｔ  Ｕｐｓｅｔ）になると、データの修復ができないため、システムダウンなどに繋がるため大きな問題となる。
【００３３】
発明者らは、そのようなＭＮＵの原因となる電荷収集メカニズムとは異なる別モードが１３０ｎｍ以降のトリプルウェル構造のＳＲＡＭで多発していることを中性子照射実験により発見した。実験はＳＲＡＭについて行い、エラービットの２次元パターンが図１７に例示するように、データパターンによって異なることを明らかにした。
【００３４】
すなわち、”１”、”０”が縦横交互にならぶチェッカーボード（ＣＢ）パターンでは、ワード線方向に２ビット横並びのエラーがビット線方向に一ビットおきに並び、全て”０”または全て”１”のデータパターンでは、ビット線方向に一列になって連続してエラーが発生する。
【００３５】
また、図１８に示すように、ＭＮＵに伴って電源電流の離散ピークが出現し、その電流値は、中性子エネルギーＥｐ（ＭｅＶ）に伴って増加することも見出した。
発明者は、シミュレーション解析を通じて上記のＭＮＵのメカニズムを解明し、以下の図１９，２１で説明する現象を、ＭＣＢＩ（Multi-Coupled Bipolar Interaction）と名づけた。
【００３６】
すなわち、図１９に示すように、ｐ−ウェル１内のｐｎ接合７をイオン２が通過した場合に、ｐ−ウェル１内に発生した電子はｎ側に吸収され、ｐ−ウェル１内に正孔が残って電位が高くなり一部の寄生トランジスタ６がＯＮになり電流が流れる。
【００３７】
図２０はＭＣＢＩが起こる仕組みを時系列として説明したものである。図１９で説明した２次イオンのウェル通過と、一部の寄生トランジスタがオンになる現象が、図２０のステップ（１）、（２）である。この後、ステップ（３）としてドレイン端でのインパクトイオン化（高エネルギー電子により、正孔が放出される現象）が生じる。そして、ステップ（４）では、ステップ（３）によりｐ−ウェル電位がさらに上昇し、ソースとデイープｎ−ウェル間の寄生トランジスタがＯＮとなって電流が流れる。すると、今度はｐ−ウェルの電位を低下させるため、ｐ−ウェル１内のｎｐｎ寄生トランジスタがＯＮとなり、全体として寄生サイリスタがＯＮになってｐ−ウェル内の多数の”Ｈｉｇｈ”ノードがエラーになる。
【００３８】
図２１はＭＣＢＩメカニズムによって、特異なエラービット分布が形成されるメカニズムを説明する図である。すなわち、チェッカーボード、オール１の場合、それぞれ、ビット（図では２ｘ３の６ビット分を示してある。）のデータの中身（“０”、“１”）は図示したようになり、それに応じてＨ（“Ｈｉｇｈ”）とＬ（”Ｌｏｗ”のノードのならびが決まるが、ｐ−ウェル内で仮に楕円で示した領域でＭＣＢＩが発生すると、Ｈのノードを持ったビットのみがエラーになる。
【００３９】
すなわち、チェッカーボードではワード線方向２つずつ、ビット線方向２ビット間隔でエラーが発生しやすく、オール１では、ビット線方向に一列だけ連続してエラーが発生しやすくなり、図１７に示した実験結果と一致する。
【００４０】
ここで、２２ｎｍプロセスまでのCMOSデバイスのソフトエラーのスケーリング効果のシミュレーション解析結果を説明する。図２２に示すＳＥＵ断面積では低エネルギー中性子ほど寄与が大きい。ＳＥＵ断面積が低エネルギー側でピークを持つ傾向は微細化が進行するほど顕著で、ピーク位置も低エネルギー側にシフトする。これは微細化により臨界電荷量が減少する結果、陽子の寄与が顕著になることに対応している。
【００４１】
すなわち、陽子は全体としての発生量は他のイオンより圧倒的に大きいが、ＳＲＡＭ臨界電荷量が大きいうちは電荷付与密度が他のイオンに比べ極めて小さいためソフトエラーへの寄与は小さかったが、微細化が進んで臨界電荷量が小さくなると、陽子でも十分データを反転できるいようになったことを意味する。さらに、中性子のエネルギーが低いほど発生する陽子のエネルギーも小さいため、陽子による電荷発生密度も高くなるため，エラー発生率も高くなることになる。
【００４２】
図２３に示すＭＣＵのみの断面積は２００ＭｅＶ程度以上まで幅が広く、６０〜１００ＭｅＶ程度で最大値を持つ。微細化に伴う形状の大きな変化は無い。これは、ＳＥＵ断面積では軽粒子、特に陽子の寄与が大きいことに対し、ＭＣＵでは陽子の寄与はほとんど無く、重い２次イオンの寄与が大きいことに対応していると考える。すなわち、微細化に伴って臨界電荷量が小さくなる結果、発生数が大きい軽粒子の寄与がＳＥＵでは大きくなるのに対し、ＭＣＵを起こしやすい重い２次イオンは中性子エネルギーが高いほど発生しやすいため、低エネルギー中性子の影響を受けないことに起因する。
【００４３】
図２４に、40nm、65nmSRAMについて、電荷収集メカニズム、MCBIメカニズム両方によるSEU断面積の計算結果を示した。図２２との比較により、デバイスの微細化が進行するにつれ、圧倒的多数のソフトエラーがMCBIメカニズムによるものになることがわかる。
【００４４】
以上を踏まえて、ＣＭＯＳ論理デバイスへの影響を説明する。微細化が進むほどエラー数そのものも増加するため、論理デバイスもＣＭＯＳである限りＳＲＡＭ同様にエラー率は増加する。２２ｎｍでは、６トランジスタＳＲＡＭで中性子核反応１回あたり最大約１００万ビット程度の範囲に影響がおよび、ＭＣＵの多重度も最大１００ビット以上になる結果を特許文献１で示したが、トランジスタ（論理回路のノード１個分に対応）にして１００万個以上の範囲で、１００個以上のトランジスタが同時にエラーになることを意味している。
【００４５】
以上のような知見に基づき、本発明の実施の形態について以下に説明する。
【００４６】
図１は、本発明の一実施形態に係るフォールトの検出メカニズムを説明する図である。ＭＣＢＩで説明した原理をそのまま応用し、ｐ−ウェル１内に本来の電子装置の機能とは無関係のｎ＋ノード対５を一対形成する。この付加ノード対５のうち、一方の付加ノード５０の電位をＨｉｇｈに保ってフローテイング状態にし、他方の付加ノード５１は電源電圧Ｖｓｓの電位に保つようにする。また、付加ノード５０と５１間にはゲートを形成しない。
【００４７】
この構成により、付加ノード５０は本来のデバイスとも完全に隔離されているので、付加ノード５０の電位は一定に保たれる。このとき、付加ノード５０の近傍を２次イオン２が通過すると、ＭＣＢＩで説明したように寄生トランジスタがＯＮになり、付加ノード５０と５１は導通状態となり、付加ノード５０の電位はＶｓｓに変化する。この付加ノード５０の電位変化を検知すれば、付加ノード対５の近傍で、フォールトが発生したことがわかる。
【００４８】
この付加ノード対５は、通常の拡散層を形成する工程で同時に形成することができ、新たなマスクを作成する必要はないため、製造コストを製造コスト増加は軽減される。
【００４９】
この付加ノード対５はＳＲＡＭと異なり、電位修復メカニズムは無いため、ＳＲＡＭのノードに比べ、容易に電位変化が起こることが期待できる。ノードの不純物濃度や、形状、電位を通常のＳＲＡＭノードと異なる値にすることにより、検出感度の調整も可能である。
【００５０】
図２はフォールト発生を検出するための判定部の構成である。付加ノード対５をｐ−ウェル内に一定の間隔（例えば１６ビットおき）で配置し、その電位設定、検出、演算のための基本構成を示す図である。電位設定装置１４は、付加ノード５０の電位をスイッチ１０をＯＮにして設定したのち、スイッチ１０を切って、付加ノード５０を電気的にフローテイング状態に保つ装置である。付加ノード５０の電位は、独立した配線で接続し、マルチプレクサ８により切り替えて順次計測装置１６により計測する。
【００５１】
計測装置１６の入力は付加ノード５０の電位に影響を与えないため、高インピーダンスにする必要がある。計測装置１６により、フォールトが検出された場合、記憶装置９にフォールトの位置、発生時刻、最後の書き込みフリップフロップの位置などが伝送される。
【００５２】
また、個々の付加ノード５０に配線を独立に接続するのではなく、図３に示すように、縦または横に複数の付加ノード５０を一本の配線で接続し、１個または複数の付加ノードの電位変化を全体の付加ノードの電位変化として検知することも可能である。この場合、一個の付加ノード５０の近傍でＭＣＢＩが起きれば、組になっている付加ノードすべての電位が低下する。よって、配線数を減らすことができるメリットがある。
【００５３】
図４はフォールト検出を受けて実際の修復を実行する基本単位（以後機能ブロックと称する。）を示す。例えば、フリップフロップブロック２１と組合せ論理ブロック２２を交互に配置した制御・演算装置２０を想定する。ブロックは１ワード分のビット数の演算・制御を想定する。リードライト部２３はフリップフロップのデータを読み込み、チェックポイントデータをメモリ２４に記憶し、修復時はチェックポイントデータをフリップフロップ、メモリ、キャッシュなどに書き込む機能を持つものである。
【００５４】
チェックポイントデータは最新のフリップフロップの書き込みデータでも良い。メモリデータ等は必要に応じて、外部の上位制御・演算装置間での読み書きに対応するため、Ｉ／Ｏ２６を配置する。フォールト判定装置２７は機能ブロック全領域を対象としてフォールトをモニタする。フォールト判定装置２７は基本的には電源と配線、マルチプレクサのみなので、エラーは起こしにくいと考えられるが、必要な部分には多重系を採用するなどで耐性強化する。
【００５５】
図５は機能ブロックのフォールト検出・修復のフローチャートを示す図で、まず、付加ノード５０の電位を監視し（Ｓ１００）、フォールトが検出されなければ巡回監視し続ける。
【００５６】
次にフォールトが検出された場合（Ｓ１０１）、まずクロック制御装置２４でクロックを遮断し、機能ブロックの動作を一旦止める（Ｓ１０２）。次に、最後のチェックポイントデータを記憶部で記憶後（Ｓ１０３）、フォールト判定装置２７から上位制御・演算装置にフォールト発生情報を発信する（Ｓ１０４）。
【００５７】
機能ブロック群全体を監視・制御する上位の制御・演算装置はフォールトの発生していない機能ブロックにチェックポイントデータの保存命令を発信し、全機能ブロックの保存が完了した後、全機能ブロックの動作を一旦停止させる、など、図９にて後述する、種々の条件を設定した上で、フォールト修復命令と修復停止命令のポインタをフォールト発生機能ブロック２９に発信する。フォールト発生機能ブロック２９はこの修復命令を受信したら（Ｓ１０５）、チェックポイントデータを該当するフリップフロップに書き戻し（Ｓ１０６）、Ｓ１０５で受信した修復終了命令ポインタまで再実行し（Ｓ１０７）、付加ノード電位を再設定し（Ｓ１０８）、修復終了を上位制御・演算装置に発信する。（Ｓ１０９）。再稼働命令を受信したら（Ｓ１１０）、全機能ブロックと共に再稼働を実行する（Ｓ１１１）。
【００５８】
図６は機能ブロック２８の配置の一例で、電子装置の動作を独立性の高い部分に切り分け、例えば碁盤目状に配置し、それぞれの機能ブロック２８に必要なグローバル配線（クロック、Ｓｅｔ／ｒｅｓｅｔ、フォールト発生信号、再稼働(reboot)）やデータ通信用のＢＵＳ３０などを接続する。機能ブロックはＡＬＵやＡＤＣ、ＤＡＣ、ＣＰＵなどあっても良く、機能ブロックの一つが上位制御・演算装置であっても良い。フォールト発生機能ブロック２９でフォールトが発生した場合、フォールト発生機能ブロックの位置や、関連情報が上位制御・演算装置に発信される。
【００５９】
機能ブロックはノイズ伝搬の観点からも独立性が確保されていることが望ましく、図７はこのような独立性を確保するための方法を示す図で、ストライプ状のウェルの必要な位置に、分離層３１を配置するものである。この分離層３１は、金属以外で、酸化物であっても、付加ノードを配置するウェルと反対極性の半導体でも良い。
【００６０】
図８は上位制御・演算装置の構成を示す概念図であって、チップまたはボード３９の中に、図６に一例を示した機能ブロック群３２、データや割込み信号などのＡＤコンバータを含む入力装置３３、制御信号、演算結果など出力のためのＤＡコンバータを含む出力装置３４、全体の制御を実行するＣＰＵなどの演算装置３５、ＰＬＬなどのクロック発生装置３７、クロック制御装置３８、再稼働条件などの設定値や途中制御ログ、演算結果などを保持するメモリ３６などから構成される。前記したように、これら全てが機能ブロック群であっても良い。
【００６１】
図９は、上位制御・演算装置の動作フローチャートである。
上位制御・演算装置は、機能ブロック２９からのフォールト発生信号を受信したら（Ｓ２００）、その強度が強い場合や、持続時間が長い場合（例えば１クロック長以上）は憂慮兆候と判定し（Ｓ２０１）、機能ブロック単体からのフォールト発生信号を受けた時、全機能ブロックにＳｔａｎｄ−ｂｙ命令を発し（Ｓ２０２）、全機能ブロックを一旦停止させ、全機能ブロックのＳｔａｎｄ−ｂｙ状態を確認したら（Ｓ２０３）で、最終実行命令ポインタ情報を受信し（Ｓ２０４）、その情報から再稼働条件を機能ブロックごとに演算・決定・発信する（Ｓ２０５）。フォールト発生機能ブロックには、修復終了条件とともに、修復開始命令を発信する（Ｓ２０６）。該機能ブロックから修復終了信号を受信したら（Ｓ２０７）、全機能ブロックに再稼働命令を発信する。（Ｓ２０８）
図１０は、チェックポイントデータを収納するメモリや、パラレルパイプ方式の演算で用いるフリップフロップそのものにＭＣＢＩが発生した場合、同一ワードのビットがメモリと異なって、近接する場合が少なくないため、ＥＣＣの効果を無にするＭＢＵが発生しやすい。
【００６２】
このＭＢＵ発生を抑制するための追加措置として、同じワードに対応するビット単位の論理ゲートの配置をストライプの長手方向に連続させるのではなく、ストライプの方向と直交する方向に配置するものである。こうすることによって、同じワードに属するビットの演算は異なるウェル内で実行されるので、論理演算の過程でＭＢＵが発生する確率をより低減することが期待できる。
【符号の説明】
【００６３】
１・・・ｐ−ウェル、２・・・荷電粒子（２次イオン）、３・・・n-ウェル、デイープn-ウェル、５・・・付加ノード対、５０・・・付加ノード（ソース）、５１・・・付加ノード（ドレイン）、６・・・寄生トランジスタ、７・・・ｐｎ接合、８マルチプレクサ、９・・・フォールト情報演算装置、１０・・・スイッチ、１１・・・データ保持部、１２・・・制御部、１３・・・命令実行部、１４・・・電位設定装置、１５・・・電位測定・設定装置、１６・・・電位判定部、１７・・・電位測定部、１７０・・・ＡＤＣ、１７１・・・増幅器、１８・・・ワード線位置情報伝達ワイヤ、１９・・・ビット線位置情報伝達ワイヤ、２０・・・単一機能ブロック、２１・・・フリップフロップブロック、２２・・・組合せ論理回路、２３・・・書き込み・読み出し装置、２４・・・クロック信号制御装置、２５・・・メモリ（チェックポイント、命令ポインタなど）、２６・・・Ｉ／Ｏ、２７・・・フォールト判定・付加ノード電位設定装置、２８・・・機能ブロック、２９・・・フォールト発生機能ブロック、３０・・・データ伝送ＢＵＳ、３１・・・機能ブロック分離層、３２・・・機能ブロック群、３３・・・入力装置（ＡＤコンバータなど）、３４・・・出力装置（ＤＡコンバータなど）、３５・・・演算装置、３６・・・メモリ、３７・・・クロック発生装置、３８・・・クロック制御装置、３９・・・チップまたはボード、４０・・・p+ノード、４１・・・n+ノード、４２・・・フリップフロップ回路、４３・・・ＮＯＲ回路、４４・・・ＮＡＮＤ回路、４５・・・１ビット対応論理ゲート（論理セル）、４６・・・高エネルギー中性子、４７・・・アイソレーション酸化膜、４８・・・電位低（L）のノード、４９・・・電位高（H）のノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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