(57)【要約】【課題】  成膜時の基板温度を下げたり、あるいは成膜時の各成分元素の組成比が設定値からずれたとしても、不純物がｐｎ接合界面に析出することを抑制できる光電変換装置及びその製造方法並びに電子機器を提供すること。【解決手段】  回路素子１０を有する回路部が形成された基板１に、回路素子に接続される光電変換部２０を形成する光電変換装置の製造方法であって、基板上にて光電変換部を形成する領域に下部電極８を形成する工程と、下部電極に導通するｎ型半導体膜２１を形成する工程と、ｎ型半導体膜にｐｎ接合されるカラコパイライト構造を有するｐ型半導体膜２２を形成する工程と、ｐ型半導体膜に導通する上部電極２３を形成する工程とを有する。不純物２２Ｄは、ｐｎ接合界面でなくｐ型半導体膜２２の表面に形成される。【選択図】      図４
2015056512.tif 000002
【特許請求の範囲】
【請求項１】
回路素子を有する回路部が形成された基板に、前記回路素子に接続される光電変換部を形成する光電変換装置の製造方法であって、
前記基板上にて前記光電変換部を形成する領域に下部電極を形成する工程と、
前記下部電極に導通するｎ型半導体膜を形成する工程と、
前記ｎ型半導体膜にｐｎ接合されるカラコパイライト構造を有するｐ型半導体膜を形成する工程と、
前記ｐ型半導体膜に導通する上部電極を形成する工程と、
を有することを特徴とする光電変換装置の製造方法。
【請求項２】
前記ｐ型半導体膜を形成する工程は、
前記ｎ型半導体膜上に前記ｐ型半導体膜の前駆体を形成する工程と、
前記前駆体が形成された前記基板を、VIＢ（６Ｂ）族元素を含む雰囲気でアニールする工程と、
を含むことを特徴とする請求項１に記載の光電変換装置の製造方法。
【請求項３】
前記ｐ型半導体膜は、ＣｕＩｎＸＧａ１−ＸＳｅ２（０≦Ｘ≦１）であることを特徴とする請求項１または２に記載の光電変換装置の製造方法。
【請求項４】
前記アニール工程は５２０℃以下で行われることを特徴とする請求項３に記載の光電変換装置の製造方法。
【請求項５】
前記アニール工程は、前記回路部に形成される金属配線層の耐熱温度以下で行われることを特徴とする請求項１乃至４のいずれか一項記載の光電変換装置の製造方法。
【請求項６】
前記ｐ型半導体膜を形成した後に、前記ｐ型半導体膜の表面に析出した不純物を除去する工程をさらに有することを特徴とする請求項１乃至５のいずれか一項記載の光電変換装置の製造方法。
【請求項７】
前記光電変換部は、前記基板の厚さ方向から見て前記回路部と重ならない領域に形成され、前記基板及び前記下部電極は、前記基板に入射される光の波長に対して透明な材料にて形成されることを特徴とする請求項１乃至５のいずれか一項記載の光電変換装置の製造方法。
【請求項８】
裏面から入射される光の波長に対して透明な基板と、
前記基板に形成される回路素子を含む回路部と、
前記基板の表面側であって、前記基板の厚さ方向から見て前記回路部と重ならない領域に設けられた光電変換部と、
を有し、
前記光電変換部は、
前記波長に対して透明な下部電極と、
前記下部電極に導通するｎ型半導体膜と、
前記ｎ型半導体膜にｐｎ接合されるカラコパイライト構造を有するｐ型半導体膜と、
前記ｐ型半導体膜に導通する上部電極と、
を含むことを特徴とする光電変換装置。
【請求項９】
請求項８に記載の光電変換装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置及びその製造方法並びに電子機器等に関する。
【背景技術】
【０００２】
従来、カルコパイライト構造のp型半導体薄膜、特にＣＩＳ膜（例えばＣｕＩｎＳｅ２）やＣＩＧＳ膜（例えばＣｕＩｎＧａＳｅ２）等のＣＩＳ系薄膜は、可視光から近赤外光までの広い波長域に渡って高い光感度を有するため、光検出素子への適用が望まれている。アレイ基板へのＣＩＳ系薄膜の成膜を、三段階に分けたＰＶＤ(Physical Vapor Deposition)プロセスを適用することが提案されている（特許文献１の図５、特許文献２の図７）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＷＯ２００８／０９３８３４号公報
【特許文献２】特開２０１１―００３８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
アレイ基板へのＣＩＳ系薄膜の成膜に三段階に分けたＰＶＤプロセスを採用した理由は、低温プロセスの実現にある。太陽電池を製造する場合と異なり、光検出するためには基板上には回路部が搭載され、回路部特に金属配線の耐熱性が問題となるからである。
しかし、アレイ基板へのＣＩＳ系薄膜の成膜を、基板温度が低くして実施すると、各成分元素が相互に拡散し難くなる。そのため、ＣｕＳｅ等のセレン化合物が析出される。このセレン化合物がｐｎ接合界面に析出すると、光感度が低下し、リーク電流が増大するという問題が生じる。
【０００５】
また、各成分元素が相互に拡散し易い基板温度で成膜しても、例えばＣｕＩｎＳｅ２やＣｕＩｎＧａＳｅ２を成膜する時の成分元素の組成比Ｃｕ：Ｉｎ：Ｓｅ＝１：１：２が厳密に調整できないと、余剰となったＣｕとＳｅによりセレン化合物（ＣｕＳｅ）がｐｎ接合界面に析出されてしまう。
【０００６】
本発明の幾つかの態様は、成膜時の基板温度を下げたり、あるいは成膜時の各成分元素の組成比が設定値からずれたとしても、不純物がｐｎ接合界面に析出することを抑制できる光電変換装置及びその製造方法並びに電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
（１）本発明の一態様は、
回路素子を有する回路部が形成された基板に、前記回路素子に接続される光電変換部を形成する光電変換装置の製造方法であって、
前記基板上にて前記光電変換部を形成する領域に下部電極を形成する工程と、
前記下部電極に導通するｎ型半導体膜を形成する工程と、
前記ｎ型半導体膜にｐｎ接合されるカラコパイライト構造を有するｐ型半導体膜を形成する工程と、
前記ｐ型半導体膜に導通する上部電極を形成する工程と、
を有する光電変換装置の製造方法に関する。
【０００８】
本発明の一態様では、ＩＢ（１Ｂ）族元素と、IIIＢ（３Ｂ）族元素と、VIＢ（６Ｂ）族元素とを含んで構成されるカラコパイライト構造を有するｐ型半導体膜と、ｎ型半導体膜とでｐｎ接合を形成する。そのｐｎ接合を形成するにあたって、ｎ型半導体膜を形成した後に、そのｎ型半導体膜とｐｎ接合されるｐ型半導体膜を形成している。従って、ｐ型半導体膜を形成した時に、ＩＢ（１Ｂ）族元素とVIＢ（６Ｂ）族元素との化合物（例えばセレン化合物等）等の不純物が析出したとしても、その不純物はｐ型半導体膜の表面に析出することになり、ｐｎ接合界面に析出することが抑制される。つまり、主としてｐｎ接合界面に不純物が析出することは本発明の一態様に係る製造方法では許容しながらも、本製造方法により製造された光電変換装置は光感度の低下やリーク電流の増大を抑制できる。
【０００９】
（２）本発明の一態様では、前記ｐ型半導体膜を形成する工程は、前記ｎ型半導体膜上に前記ｐ型半導体膜の前駆体を形成する工程と、前記前駆体が形成された前記基板をVIＢ（６Ｂ）族元素を含む雰囲気でアニールする工程と、を含むことができる。
【００１０】
ｐ型半導体膜は、例えばスパッタ法により基板に形成されたｐ型半導体膜の前駆体を、VIＢ（６Ｂ）族元素を含む雰囲気でアニールすることで形成できる。このアニール工程は、VIＢ（６Ｂ）族元素が例えばセレン（Ｓｅ）であればセレンアニールであり、IＢ（６Ｂ）族元素が例えば硫黄（Ｓ）であれば硫化アニールとなり、前駆体はセレン化又は硫化によりｐ型半導体膜となる。この他、ｐ型半導体膜は、特許文献１，２に開示されたＰＶＤプロセスを適用して形成しても良い。
【００１１】
（３）本発明の一態様では、前記ｐ型半導体膜は、ＣｕＩｎＸＧａ１−ＸＳｅ２（０≦Ｘ≦１）とすることができる。
【００１２】
この一般式で示されるセレン系薄膜（ＣＩＳ膜又はＣＩＧＳ膜）は、可視光から近赤外光までの広い波長域に渡って高い光感度を有するため、光電変換装置の好適である。特に近赤外光に対して光吸収を高くするためには、上記一般式にてＸの値を１に近づけてＧａの比率を少なくすればよい。
【００１３】
（４）本発明の一態様では、前記アニール工程は５２０℃以下で行うことができる。
【００１４】
ｐ型半導体膜をセレン系薄膜（ＣＩＳ膜又はＣＩＧＳ膜）とすると、不純物としてＣｕＳｅが析出する。ＣｕＳｅの融点は５２３℃であるので、アニール温度が融点以上であれば不純物を溶融させることができても、５２０℃以下は不純物を溶融できない条件である。このような条件下でアニール工程が実施されても、不純物であるＣｕＳｅはｐｎ接合界面には析出されず、ｐ型半導体膜の表面に形成されるので、光電変換装置は光感度の低下やリーク電流の増大を抑制できる。
【００１５】
（５）本発明の一態様では、前記アニール工程は、前記回路部に形成される金属配線層の耐熱温度以下で行うことができる。
【００１６】
本発明の一態様に係る製造方法では、比較的低温のアニールに起因して不純物が析出されることは許容されるので、アニール温度より高い耐熱温度を有する金属配線材料の選択の自由度が広げられる。
【００１７】
（６）本発明の一態様では、前記ｐ型半導体膜を形成した後に、前記ｐ型半導体膜の表面に析出した不純物を除去する工程をさらに有することができる。
【００１８】
不純物は主としてｐ型半導体の表面に析出するので、ｐ型半導体膜の形成後に、その表面を例えばライトエッチングすることで不純物を除去することができる。なお、不純物は完全に除去する必要はない。ＩＢ（１Ｂ）族元素とVIＢ（６Ｂ）族元素との化合物である不純物は導電性を有するので、ｐ型半導体膜と上部電極との間に不純物が介在しても導電を阻害するものではないからである。ｐ型半導体膜の表面を平坦化する目的で不純物を除去しても良い。
【００１９】
（７）本発明の一態様では、前記光電変換部は、前記基板の厚さ方向から見て前記回路部と重ならない領域に形成され、前記基板及び前記下部電極は、前記基板に入射される光の波長に対して透明な材料にて形成することができる。
【００２０】
本発明の一態様に係る方法により製造される光電変換装置は、表面側に光電変換部が形成される基板の裏面側から入射される光を電気信号に変換することになる。ｐ型半導体膜は光吸収層として機能するので、基板の表面から光を入射させるとｐ型半導体膜で吸収されてしまい、ｐｎ接合界面に到達しないからである。基板の裏面から入射される光をｐｎ接合界面に到達させるために、基板及び下部電極は入射光の波長に対して透明な材料にて形成される。
【００２１】
（８）本発明の他の態様は、
入射される光の波長に対して透明な基板と、
前記基板上に形成される回路素子を含む回路部と、
前記基板上であって、前記基板の厚さ方向から見て前記回路部と重ならない領域に設けられた光電変換部と、
を有し、
前記光電変換部は、
前記波長に対して透明な下部電極と、
前記下部電極に導通するｎ型半導体膜と、
前記ｎ型半導体膜にｐｎ接合されるカラコパイライト構造を有するｐ型半導体膜と、
前記ｐ型半導体膜に導通する上部電極と、
を含む光電変換装置に関する。
【００２２】
本発明巣の他の態様に係る光電変換装置は、表面側に光電変換部が形成された基板の裏面側から入射される光を電気信号に変換する。基板の裏面から入射された光は、入射光の波長に対して透明な基板を介して光電変換部に入射される。このとき、基板の厚さ方向から見て回路部と重ならない領域に光電変換部が設けられているので、回路部によって遮光されても、光電変換部に入射される光に悪影響はない。光電変換部に入射した光は、入射光の波長に対して透明な材料にて形成され下部電極を透過し、バッファー層として機能するｎ型半導体膜を介して、ｐｎ接合界面に到達される。本発明の一態様に係る光電変換装置は、本発明の一態様に係る製法により製造されてｐｎ接合界面に不純物が析出することが抑制されているので、光感度の低下やリーク電流の増大を抑制できる。
【００２３】
（９）本発明のさらに他の態様は、上述した光電変換装置を備えた電子機器を定義している。
【００２４】
電子機器は、上述したように光感度の低下やリーク電流の増大を抑制できる光電変換装置を備えているので、高品質な画像を実現できる。
【図面の簡単な説明】
【００２５】
【図１】図１（Ａ）は光電変換装置としてのイメージセンサーの概略配線図であり、図１（Ｂ）は光電変換素子としてのフォトセンサーの等価回路図である。
【図２】光電変換素子としてのフォトセンサーの配置を示すイメージセンサーの概略平面図である。
【図３】実施形態１における、図２のＡ−Ａ’線で切ったフォトセンサーの概略断面図である。
【図４】図４（Ａ）〜図４（Ｅ）はアニール工程以前の実施形態２におけるフォトセンサーの製造工程を示す概略断面図である。
【図５】図５（Ａ）〜図５（Ｄ）はアニール工程より後に実施される実施形態２におけるフォトセンサーの製造工程を示す概略断面図である。
【図６】実施形態２の製法により製造されるフォトセンサーの断面図である。
【図７】比較例であるフォトセンサーの断面図である。
【図８】図８（Ａ）は電子機器としての生体認証装置を示す概略斜視図であり、図８（Ｂ）は電子機器としての生体認証装置の概略断面図である。
【図９】生体認証装置の変形例を示す概略断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各図においては、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせている。
【００２７】
また、以下の形態において、例えば「基板上に」等と記載された場合は、基板の上に接するように配置される場合、または基板の上に他の構成物を介して配置される場合、または基板の上に一部が接するように配置され、一部が他の構成物を介して配置される場合を表すものとする。
【００２８】
（実施形態１）
＜光電変換装置＞
まず、実施形態１の光電変換装置としてのイメージセンサーについて、図１〜図３を参照して説明する。
【００２９】
図１（Ａ）は光電変換装置としてのイメージセンサーの電気的な構成を示す概略配線図、同図（Ｂ）は光電変換素子としてのフォトセンサーの等価回路図である。図２はイメージセンサーにおいてフォトセンサーの配置を示す概略部分平面図、図３は図２のＡ−Ａ’線で切ったフォトセンサーの構造を示す概略断面図である。
【００３０】
図１（Ａ）に示すように、本実施形態の光電変換装置としてのイメージセンサー１００は、素子領域Ｆにおいて互いに交差して延在する複数の走査線３ａと、複数のデータ線６と、を有している。また、イメージセンサー１００は、複数の走査線３ａが電気的に接続された走査線回路１０２と、複数のデータ線６が電気的に接続されたデータ線回路１０１と、を有している。
【００３１】
そして、イメージセンサー１００は、走査線３ａとデータ線６の交差点付近に対応して設けられ、素子領域Ｆにおいてマトリックス状に配置された複数の画素の各々には、光電変換素子としてのフォトセンサー５０を有している。なお、走査線回路１０２を素子領域Ｆの両側に設けてもよい。こうすると、一本の走査線３ａを両側から駆動することができる。あるいは、奇数本目の走査線３ａを一方の走査線回路１０２により駆動し、偶数本目の走査線３ａを他方の走査線回路１０２により駆動しても良い。
【００３２】
図１（Ｂ）に示すように、光電変換素子としてのフォトセンサー５０は、スイッチング素子としての薄膜トランジスター（ＴＦＴ）１０と、光電変換部としてのフォトダイオード２０と、保持容量３０とを含んで構成されている。ＴＦＴ１０のゲート電極は走査線３ａに接続され、ＴＦＴ１０のソース電極はデータ線６に接続されている。光電変換部としてのフォトダイオード２０の一端はＴＦＴ１０のドレイン電極に接続され、他端はデータ線６と並行して設けられた定電位線１２に接続されている。保持容量３０の一方の電極はＴＦＴ１０のドレイン電極に接続され、他方の電極は走査線３ａと並行して設けられた定電位線３ｂに接続されている。
【００３３】
図２に示すように、光電変換素子としてのフォトセンサー５０は、走査線３ａとデータ線６とによって平面的に区切られた領域に設けられている。より詳しくは、走査線３ａとデータ線６とによって平面的に区切られた領域に、フォトダイオード２０の下部電極８が配置される。この下部電極８の大部分はフォトダイオード２０のセンサー領域２０ａとして利用されるが、他の一部は、下部電極８とＴＦＴ１０とのコンタクト領域２０ｂとして用いられる。なお、図２では、ＴＦＴ１０はソース線６の裏側に配置されている。また、図２では保持容量３０は図示していない。
【００３４】
図３に示すように、光電変換素子としてのフォトセンサー５０は、入射光の波長に対して透明なガラス基板１に形成されている。基板１上には、基板１の表面を覆うように酸化シリコン（ＳｉＯ２）の下地絶縁膜１ａが形成され、下地絶縁膜１ａ上には、ＴＦＴ１０の形成領域と対向する位置に遮光膜１ｂが形成されている。遮光膜１ｂを覆って形成されたＳｉＯ２等の絶縁膜１ｃ上に、例えば膜厚５０ｎｍ程度の多結晶シリコンの半導体膜２が島状に形成されている。さらに、半導体膜２を覆って、例えば膜厚１００ｎｍ程度のＳｉＯ２などの絶縁材料によってゲート絶縁膜３が形成されている。なお、ゲート絶縁膜３は、半導体膜２を覆うとともに絶縁膜１ｃも覆っている。
【００３５】
ゲート絶縁膜３上において、半導体膜２のチャネル形成領域２ｃに対向する位置にゲート電極３ｇが形成されている。ゲート電極３ｇは、図２に示した走査線３ａに電気的に接続されており、例えば膜厚５００ｎｍ程度のモリブデン（Ｍｏ）などの高融点金属材料を用いて形成されている。
【００３６】
ゲート電極３ｇ及びゲート絶縁膜３を覆って、膜厚８００ｎｍ程度のＳｉＯ２によって第１層間絶縁膜４が形成されている。半導体膜２のドレイン領域２ｄと、ソース領域２ｓとを覆うゲート絶縁膜３、及び第１層間絶縁膜４の部分にコンタクトホール４ａ，４ｂが形成される。
【００３７】
これらのコンタクトホール４ａ，４ｂを埋めると共に第１層間絶縁膜４を覆うように、例えば膜厚５００ｎｍ程度のＭｏなどの高融点金属材料からなる導電膜が形成され、当該導電膜をパターニングすることにより、ドレイン電極５ｄ、ソース電極５ｓ及びデータ線６（図４では省略）が形成される。
【００３８】
ソース電極５ｓはコンタクトホール４ａを介して半導体膜２のソース領域２ｓに接続され、さらにデータ線６（図４では省略）とも接続されている。ドレイン電極５ｄはコンタクトホール４ｂを介して半導体膜２のドレイン領域２ｄに接続されている。
【００３９】
ドレイン電極５ｄ、ソース電極５ｓ、データ線６及び第１層間絶縁膜４を覆って第２層間絶縁膜７ａ及び平坦化膜７ｂが形成されている。第２層間絶縁膜７ａは、例えば膜厚８００ｎｍ程度の窒化シリコン（Ｓｉ３Ｎ４）を用いて形成され、平坦化膜７ｂは酸化シリコン（ＳｉＯ２）で形成されている。
【００４０】
パターニングされた平坦化膜７ｂ上には、光電変換部としてのフォトダイオード２０の下部電極８が形成されている。下部電極８は、平坦化膜７ｂに形成されたコンタクトホール７ｃを介してドレイン電極５ｄと接続されている。下部電極８は、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの入射波長に対して透明な透明導電膜からなる。
【００４１】
下部電極８上には、ｎ型半導体膜であるバッファー層２１が島状に形成されている。バッファー層２１は膜厚５０ｎｍ程度の硫化カドミウム（ＣｄＳ）膜で形成されている。ＣｄＳの代わりに、酸化亜鉛（ＺｎＯ）、硫化亜鉛（ＺｎＳ）等で形成されていてもよい。
【００４２】
バッファー層２１上には、膜厚１ｕｍ程度のＣＩＳ膜やＣＩＧＳ膜から成るカルコパイライト構造を有するｐ型半導体膜２２が形成されている。下部電極８、カルコパイライト構造を有する半導体膜２２を覆うように第３層間絶縁膜１１が形成されている。第３層間絶縁膜１１は膜厚５００ｎｍ程度のＳｉ３Ｎ４を用いて形成されている。
【００４３】
第３層間絶縁膜１１上に、カルコパイライト構造を有するｐ型半導体膜２２と接続するように、上部電極２３が形成されている。全てのフォトダイオード２０の上部電極２３は、図１（Ｂ）に示すように定電位線１２に共通接続されるので、上部電極２３は基板１の全面に形成されるべた電極とすることができる。なお、本実施形態では、上部電極２３は下部電極８と同じＩＴＯで形成するが、上部電極２３は入射光の波長に対して不透明でもよい。
【００４４】
下部（透明）電極８と、バッファー層であるｎ型半導体膜２１と、カルコパイライト構造を有するｐ型半導体膜２２と、上部電極２３と、によって、光電変換部としてのフォトダイオード２０が構成されている。
【００４５】
本実施形態において、基板１上に設けられた回路部とは、図１（Ａ）及び図１（Ｂ）に示した走査線３ａ、データ線６、定電位線３ｂ、１２及びこれらの配線に接続した回路素子であるＴＦＴ１０、保持容量３０を含むものである。なお、データ線６が接続されるデータ線回路１０１と、走査線３ａが接続される走査線回路１０２とは、それぞれ集積回路として別途基板１に外付けすることができる。
【００４６】
このような光電変換装置としてのイメージセンサー１００によれば、定電位線３ｂ、１２によって光電変換部としてのフォトダイオード２０に逆バイアスを印加した状態で、フォトダイオード２０に対して図４に示すように基板１の裏面側より光が入射される。それにより、ｎ型半導体であるバッファー層２１とｐ型半導体膜２２とのｐｎ接合を有するフォトダイオード２０に光電流が流れ、それに応じた電荷が保持容量３０に蓄積される。
【００４７】
また、複数の走査線３ａのそれぞれによって複数のＴＦＴ１０をＯＮ（選択）させることで、データ線６には、各フォトセンサー５０が備える保持容量３０に蓄積された電荷に対応する信号が順次出力される。従って、素子領域Ｆにおいてそれぞれのフォトセンサー５０が受光した光の強度をそれぞれ検出することができる。
【００４８】
本実施形態の光電変換部としてのフォトダイオード２０は、ｎ型半導体であるバッファー層２１とｐ型半導体膜２２とのｐｎ接合界面に析出される不純物が抑制されていることにより、光感度の低下やリーク電流の増大を抑制できる。この点は、上記構造からも明らかであるが、以下に示す製造方法を説明した上で詳述する。
【００４９】
（実施形態２）
＜光電変換装置の製造方法＞
図４（Ａ）〜（Ｅ）及び図５（Ａ）〜（Ｄ）に示す製造方法は、図４に示す平坦化膜７ｂまでが形成された基板１が準備され、その基板１に光電変換部としてのフォトダイオード２０を形成する方法を示している。平坦化膜７ｂまでの形成工程は、通常の半導体装置の製造方法と同様にして実施できるので、説明を省略する。
【００５０】
図４（Ａ）に示すように、平坦化膜７ｂ上に下部電極８が例えばＩＴＯにより形成される。下部電極８はフォトリソグラフィ―工程とエッチング工程を経て、図４に示すフォトダイオード２０のセンサー領域２０ａにパターニング形成される。
【００５１】
図４（Ｂ）に示すように下部電極８を覆ってｎ型導電層９が例えばＺｎＯ膜で形成された後に、図４（Ｃ）に示すようにｎ型導電層９を覆ってｎ型半導体膜であるバッファー層２１が、例えばＣＢＤ（Chemical Bath Deposition）法等によってＣｄＳ膜により形成される。なお、図４には示されていないｎ型導電層９は、低リーク化のために設けられているが、必須ではない。
【００５２】
図４（Ｄ）に示すように、バッファー層２１上に、スパッタリング法等によって、Ｃｕ―Ｇａ合金膜２２ＡとＩｎ膜２２Ｂを形成する。Ｃｕ―Ｇａ合金膜２２ＡとＩｎ膜２２Ｂは、後のセレン化アニールによってカルコパイライト構造を有するｐ型半導体膜２２となる前駆体としてのプリカーサ膜である。プリカーサ膜の合計膜厚は５００ｎｍ程度である。
【００５３】
図４（Ｅ）はセレン化アニール工程を示す。図４（Ｄ）の工程が終了した後、この基板１をセレン化アニールすることによって、プリカーサ膜であるＣｕ―Ｇａ合金膜２２ＡとＩｎ膜２２Ｂはカルコパイライト構造を有するｐ型半導体膜（ＣＩＧＳ膜）２２となる。セレン化アニールは、セレン化水素（Ｈ２Ｓｅ）ガスを含む雰囲気中で、好ましくは５２０℃以下、例えば５００℃程度の温度によるアニールである。５００℃は、本実施形態で用いた金属配線層３ｇ，５ｄ，５ｓ，６の形成材料である高融点金属Ｍｏの耐熱温度よりも低い。
【００５４】
ここで、カルコパイライト構造を有するｐ型半導体膜２２として例えばＣｕＩｎＳｅ２やＣｕＩｎＧａＳｅ２を成膜する時には、成分元素の組成比Ｃｕ：Ｉｎ：Ｓｅ＝１：１：２が厳密に調整される必要がある。そうでないと、余剰となったＣｕとＳｅによりセレン化合物（ＣｕＳｅ）２２Ｄが析出されてしまう。ＣｕＳｅの融点は５２３℃であるので、５２０℃以下のアニール温度では溶融されない。しかし、本実施形態では、セレン化合物２２Ｄはｐｎ接合界面には析出せず、図４（Ｅ）に示すようにもっぱらｐ型半導体膜２２の表面に析出される。
【００５５】
このように、実施形態２に係る製造方法では、ｎ型半導体膜２１を形成した後にｐ型半導体膜２２を形成している。それにより、図４に示す本実施形態１に係るフォトダイオード２０では、基板１に近い側に位置するｎ型半導体膜２１の上にｐ型半導体膜２２が接合された構造となり、ｐｎ接合界面に析出されるセレン化合物２２Ｄを抑制できる。それにより、図４に示すフォトダイオード２０では、光感度の低下やリーク電流の増大を抑制できる。
【００５６】
図５（Ａ）は、図４（Ｅ）に示すｐ型半導体膜２２上のセレン化合物２２Ｄを除去する追加的工程を示している。セレン化合物２２Ｄは、例えばライトエッチングすることで除去することができる。なお、セレン化合物２２Ｄは完全に除去する必要はない。セレン化合物２２Ｄは導電性を有するので、p型半導体膜２２と上部電極２３との間に介在しても導電を阻害するものではないからである。ｐ型半導体膜２２の表面を平坦化する目的でセレン化合物２２Ｄを除去しても良い。
【００５７】
その後は、下部電極８上のｎ型導電層９、ｎ型半導体膜２１及びｐ型半導体膜２２をフォトリソグラフィ工程によりパターニングし（図５（Ｂ）参照）、それらを覆うように第３層間絶縁膜１１をＳｉ３Ｎ４により形成し、開口１１ａを形成する（図５（Ｂ）参照）。最後に、開口１１ａを介してｐ型半導体膜２２と接続される上部電極２３を形成することで（図５（Ｄ）参照）、フォトダイオード２０が完成する。
【００５８】
図６は、実施形態２の製法により製造されたフォトダイオード２０を示し、上述したセレン化合物２２Ｄが析出し易い場所は、図６にて符号Ａで示すｐ型半導体膜２２と上部電極２３との界面である。一方、図７はｐ型半導体膜２２の上にｎ型金導体膜２１を積層形成した比較例の構造を示す。図７では、セレン化合物２２Ｄが析出し易い場所は、図７にて符号Ｂで示すｐ型半導体膜２２とｎ型半導体膜２１との界面である。よって、図７の比較例ではｐ型半導体膜２２とｎ型半導体膜２１との界面にて析出されるセレン化合物により、光感度の低下やリーク電流の増大が生じする。
【００５９】
（実施形態３）
＜生体認証装置＞
次に、本実施形態の電子機器としての生体認証装置について、図８を参照して説明する。図８（Ａ）は生体認証装置を示す概略斜視図、図８（Ｂ）は概略断面図である。
【００６０】
図８（Ａ）及び（Ｂ）に示すように、本実施形態の電子機器としての生体認証装置５００は、指の静脈パターンを光検出（撮像）して、予め登録された個人ごとの静脈パターンと比較することで、生体認証装置５００にかざされた指を持つ個人を特定して認証する装置である。
【００６１】
具体的には、かざされた指を所定の場所に配置する溝を有した被写体受け部５０２と、上記実施形態の光電変換装置としてのイメージセンサー１００が取り付けられた撮像部５０４と、被写体受け部５０２と撮像部５０４との間に配置されたマイクロレンズアレイ５０３と、を備えている。
【００６２】
被写体受け部５０２には、溝に沿って両側に複数配置された光源５０１が内蔵されている。光源５０１は、外光に影響されずに静脈パターンを撮像するため、可視光以外の近赤外光を射出する例えば発光ダイオード（ＬＥＤ）やＥＬ素子などが用いられている。
【００６３】
光源５０１によって指の中の静脈パターンが照明され、その映像光がマイクロレンズアレイ５０３に設けられたマイクロレンズ５０３ａによってイメージセンサー１００に向けて集光される。マイクロレンズ５０３ａは、イメージセンサー１００のフォトセンサー５０ごとに対応して設けても良いし、複数のフォトセンサー５０と対となるように設けても良い。
【００６４】
なお、光源５０１を内蔵した被写体受け部５０２とマイクロレンズアレイ５０３との間に、複数の光源５０１による照明光の輝度ムラを補正する光学補償板を設けても良い。このような生体認証装置５００によれば、近赤外光を受光して、照明された静脈パターンを映像パターンとして正確に出力可能なイメージセンサー１００を備えているので、確実に生体（人体）を認証することができる。
【００６５】
なお、本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。変形例を以下に述べる。
【００６６】
（変形例１）
上記実施形態のイメージセンサー１００において、フォトセンサー５０の電気的な構成とその接続は、これに限定されない。例えば、フォトダイオード２０からの電気的な出力をＴＦＴ１０のゲート電極３ｇに接続して、ソース電極５ｓとドレイン電極５ｄとの間の電圧や電流の変化として受光を検出するとしても良い。
【００６７】
（変形例２）
上記実施形態のイメージセンサー１００において、カルコパイライト構造を有する半導体膜２２に含まれるVIＢ（６Ｂ）族元素はセレン（Ｓｅ）としたが、必ずしもＳｅに限定されない。例えば、VIＢ（６Ｂ）族元素を硫黄（Ｓ）とし、カルコパイライト構造を有する半導体膜２２をＣＩＳ膜としても良い。また、カルコパイライト構造を有する半導体膜２２に含まれるVIＢ（６Ｂ）族元素は、ＳｅとＳの２元素でも良い。
【００６８】
（変形例３）
上記実施形態の光電変換装置の製造方法において、プリカーサ膜はＣｕ―Ｇａ合金膜２１ＡとＩｎ膜２１Ｂとしたが、これに限定されない。例えば、Ｃｕ―Ｇａ合金膜の代わりに、Ｃｕ膜を成膜しても良い。この場合、カルコパイライト構造を有する半導体膜は、ＣＩＳ膜となる。また、成膜順序を変更して、Ｉｎ膜を成膜した後に、Ｃｕ−Ｇａ合金膜やＣｕ膜を成膜しても良い。更に、積層数を増やして、Ｃｕ―Ｇａ合金膜とＩｎ膜を何層にも積層しても良い。また、積層膜ではなく、Ｃｕ―Ｉｎ−Ｇａ合金膜やＣｕ−Ｉｎ合金膜を成膜しても良い。
【００６９】
（変形例４）
上記実施形態のイメージセンサー１００が搭載される電子機器は、生体認証装置５００に限定されない。例えば、指紋や眼球の虹彩を撮像する固体撮像装置にも適用することができる。また、生体認証装置５１０は、図９に示すように、被写体受け部５０２と撮像部５０４との間に、マイクロレンズアレイ５０３と発光装置５１２を有することができる。発光装置５１２は、複数の発光素子（例えば有機ＥＬ等）５１２ａを有している。これにより図８（Ａ）に示す光源５０１を被写体受け部５０２に設ける必要はない。図９の構造では、発光素子（例えば有機ＥＬ等）５１２ａからフォトダイオード２０に直接光が入射することを阻止する遮光部５０４ａを撮像部５０４に設けても良い。
【符号の説明】
【００７０】
１  基板、５ｄ，５ｓ，６  金属配線、８  下部電極、１０  回路素子（ＴＦＴ）、２０  光電変換部（フォトセンサー）２１  ｎ型半導体膜、２２  ｐ型半導体膜、２２Ａ，２２Ｂ，２２Ｃ  ｐ型半導体膜の前駆体、２２Ｄ  不純物（セレン化合物）、２３  上部電極、１００  光電変換装置（イメージセンサー）、１０１  データ線回路、１０２  走査線回路、５００，５１０  電子機器（生体認証装置）、５０１  光源、５０２  被写体受け部、５０３  マイクロレンズアレイ、５０３ａ  マイクロレンズ、５０４  撮像部、５１２  発光装置、Ｆ  素子領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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