(57)【要約】【課題】差動増幅器２０と出力段増幅器３０とからなり、差動増幅器２０の正相出力と出力段増幅器３０の出力との間に位相補償回路４０を有する演算増幅器１００において、電源電圧除去比の改善された演算増幅器１００を提供することを課題とする。【解決手段】差動増幅器２０の逆相出力に、位相補償回路４０と同じ構成の補正回路１０を有し、位相補償回路４０および補正回路１０は、抵抗Ｒ２とキャパシタンスＣ２を直列接続した回路で、補正回路１０の抵抗Ｒ２とキャパシタンスＣ２は、位相補償回路４０の抵抗Ｒ１とキャパシタンスＣ１を出力段増幅器３０の増幅度で除した値を持つ回路であることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動増幅器と出力段増幅器とからなり、差動増幅器の正相出力と出力段増幅器の出力との間に位相補償回路を有する演算増幅器において、
差動増幅器の逆相出力に、位相補償回路と同じ構成の補正回路を有することを特徴とする演算増幅器。
【請求項２】
位相補償回路および補正回路は、抵抗とキャパシタンスを直列接続した回路であることを特徴とする請求項１に記載の演算増幅器。
【請求項３】
補正回路と並列に、他のキャパシタンスを設けたことを特徴とする請求項１または２に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧除去比の改善された演算増幅器に関する。
【背景技術】
【０００２】
演算増幅器（オペアンプ）は、電子回路の基本となる増幅器で、応用範囲も広く、多用されている。よく利用されるオペアンプは、差動増幅回路と、その正相出力で駆動される出力段増幅器と、で構成される回路で、基本的な２段増幅構成の演算増幅器である。そして、発振を防止するために、差動増幅器の正相出力と出力段増幅器の出力間に位相補償回路を設けている。
【０００３】
図５は、このような演算増幅器の代表的な回路例である。図５（ａ）は、ＮチャンネルＭＯＳトランジスタを入力素子とし、（ｂ）はＰチャンネルＭＯＳトランジスタを入力素子としている。図５（ａ）の演算増幅器１２０では、差動増幅器２２の非反転入力トランジスタＭ２のドレインから正相で出力され、出力段増幅器３２のトランジスタＭ６に入力している。また、正相出力とバッファ増幅器３２の出力との間には位相補償回路４２が接続されている。図５（ｂ）の演算増幅器１３０では、差動増幅器２３の非反転入力トランジスタＭ２のドレインから正相で出力され、出力段増幅器３３のトランジスタＭ６に入力している。また、正相出力と出力段増幅器３３の出力との間には位相補償回路４３が接続されている。
【０００４】
なお、差動増幅器の反転入力トランジスタからの出力を逆相出力、非反転入力トランジスタからの出力を正相出力としている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３０６５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
オペアンプの性能の指標の一つに、電源電圧除去比がある。電源電圧に重畳されるノイズの影響を示す指標で、その値が大きいほど、影響が少ない。電源電圧除去比はまた、電源電圧変動による入力オフセット電圧の変動比であるため、改善するためには電源電圧変動が小さくなるようにするために、一例として、電源ラインに大きな静電容量を付加して電源のインピーダンスを小さくする必要がある。しかし、この対応では、集積回路の面積が増大したり、集積回路外部に静電容量が必要になるという問題がある。
【０００７】
また、電源電圧除去比は演算増幅器の利得が低下するにしたがって減少するため、演算増幅器内の差動増幅器のトランスコンダクタンスを大きくするか、位相補償回路の静電容量を小さくして周波数帯域を広くして対応する必要がある。しかし、演算増幅器内の差動増幅トランスコンダクタンスを大きくしたり、位相補償回路の静電容量を小さくして周波数帯域を広げると、位相余裕が減少して回路の安定性が損なわれる問題がある。
【０００８】
さらに、演算増幅器は非反転入力と反転入力の電位差を増幅率だけ増加することが理想であるが、実際には電源電圧変動により回路の動作点が変化するため出力電圧が変動する。したがって、電源電圧除去比を改善するためには、電源電圧変動による入力オフセット電圧の変動をできるだけ抑える必要がある。
【０００９】
以上のような問題点から本願発明は、差動増幅器と出力段増幅器とからなり、差動増幅器の正相出力と出力段増幅器の出力との間に位相補償回路を有する演算増幅器において、電源電圧除去比の改善された演算増幅器を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、
差動増幅器と出力段増幅器とからなり、差動増幅器の正相出力と出力段増幅器の出力との間に位相補償回路を有する演算増幅器において、
差動増幅器の逆相出力に、位相補償回路と同じ構成の補正回路を有することを特徴とする演算増幅器としたものである。
【００１１】
本発明の請求項２の発明は、
位相補償回路および補正回路は、抵抗とキャパシタンスを直列接続した回路であることを特徴とする請求項１に記載の演算増幅器としたものである。
【００１２】
本発明の請求項３の発明は、
補正回路と並列に、他のキャパシタンスを設けたことを特徴とする請求項１または２に記載の演算増幅器。
としたものである。
【発明の効果】
【００１３】
本発明の演算増幅器は以上のような構成であるので差動増幅器と出力段増幅器とからなり、差動増幅器の正相出力と出力段増幅器の出力との間に位相補償回路を有する演算増幅器において、従来よりも電源電圧除去比の改善された演算増幅器とすることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の演算増幅器の実施の形態例を示した説明図である。
【図２】本発明の演算増幅器の電源電圧除去比の特性の例を示した説明図である。
【図３】本発明の演算増幅器を使用した回路構成の例を示した説明図である。
【図４】本発明の演算増幅器を使用した回路構成の他の例を示した説明図である。
【図５】従来の演算増幅器の例を示した説明図である。
【発明を実施するための形態】
【００１５】
以下本発明を実施するための形態につき説明する。図１は、本発明の演算増幅器の実施の形態例を示した説明図である。図１（ａ）は、差動増幅器２０の入力トランジスタＭ１、Ｍ２が、Ｎチャンネルトランジスタ、図１（ｂ）は、差動増幅器２１の入力トランジスタＭ１、Ｍ２が、Ｐチャンネルトランジスタを利用した例である。本形態例の演算増幅器１００、１１０は、差動増幅器２０、２１と出力段増幅器３０、３１とからなり、差動増幅器２０、２１の正相出力と出力段増幅器３０、３１の出力との間に位相補償回路４０、４１を有する演算増幅器１００、１１０を前提とする。そして、差動増幅器２０、２１の逆相出力と接地との間に、位相補償回路４０、４１と同じ構成の補正回路１０、１１を有する。本実施形態例では、出力段増幅器としてソース接地増幅回路を用いているが、これは代表的な２段増幅構成の演算増幅器の例である。また、位相補償回路４０、４１として、抵抗Ｒ１とキャパシタンスＣ１との直列接続回路を例示しているが、これも通常よく利用されている位相補償回路である。
【００１６】
本実施形態では、以上のような構成であって、次のような作用効果を有する。
演算増幅器の電源電圧除去比（ＰＳＲＲ）は以下の式で表すことができる。
ＰＳＲＲ＝Δ（Ｖｄｄ−Ｖｓｓ）／ΔＶｏｓｔ
Δ（Ｖｄｄ−Ｖｓｓ）：電源電圧変動
ΔＶｏｓｔ：入力オフセット電圧変動
Ｖｄｄ、Ｖｓｓ：それぞれ電源電圧、接地電圧
これから判るように、入力オフセット電圧が変動すると、電源電圧除去比が悪くなる。
【００１７】
図５に示した従来の２段増幅構成の演算増幅器では、非反転入力トランジスタ（Ｍ２）のドレインノードには、出力段トランジスタ（Ｍ６）のゲートと、直列接続された抵抗（Ｒ１）と容量（Ｃ１）による位相補償回路とが接続されている。これに対し反転出力の、反転入力トランジスタ（Ｍ１）のドレインノードには負荷トランジスタ（Ｍ３）しか接続されていない。このためＭ２側ドレインノードとインピーダンスの差が生じ、入力オフセットとして電源電圧除去比を劣化させる。
【００１８】
本願発明の演算増幅器は、図１（ａ）、（ｂ）に示したように、差動増幅器２０、２１の正相出力と出力段増幅器３０、３１の出力との間に位相補償回路４０、４１を有する。そして、差動増幅器２０、２１の逆相出力と接地との間に、位相補償回路２０、２１と同じ構成の補正回路１０、１１を有する。
【００１９】
具体的に例示すれば、反転入力トランジスタ（Ｍ１）のドレインノードにも非反転入力トランジスタ（Ｍ２）のドレインノードに接続されている位相補償回路（Ｒ１、Ｃ１）と同じ構成を有する補正回路（Ｒ２、Ｃ２）を追加することでインピーダンスを揃え、入力オフセットを低減して高周波領域の電源電圧除去比を改善できる。
【００２０】
なお、本発明の演算増幅器の位相補償回路は、正相出力と接地間には、正相出力から見た出力段増幅器の素子などによる浮遊容量成分が接続されている。補正回路の直列接続回路と並列に、この浮遊容量のキャパシタンスを設けることで、さらに差動増幅器の２入力のインピーダンスを整合でき、入力オフセットもさらに低減できる。
【００２１】
図２は、図１（ａ）に示した回路の周波数に対する電源電圧除去比の特性の一例を、シミュレーション結果で示した説明図である。位相補償回路４０のＲ１は２ｋオーム、Ｃ１は１ｐＦ、補正回路１０のＲ２は２ｋオーム、Ｃ２はＣ１に浮遊容量成分０．１ｐＦを加算した１．１ｐＦとなっている。あわせて、補正回路の無い従来の回路の特性も示した。説明図からわかる通り、１０ｋＨｚから１０ＭＨｚにかけて電源電圧除去比が改善していることがわかる。
【００２２】
本発明の演算増幅器を使用して電源電圧除去比が改善できる一般的な回路構成を図３、図４に示す。
図３（ａ）では反転増幅器、図３（ｂ）では非反転増幅器、図４（ａ）ボルテージフォロア回路、図４（ｂ）レギュレータ回路を例示した。
【００２３】
レギュレータの出力トランジスタＭ１は大きな電流を流すためサイズを大きくする必要があり、ゲートとソース間の寄生容量は大きくなる。この場合、演算増幅器の負荷容量は対電源に付加されることになり、位相補償容量も正相出力と電源間とを接続した回路となる。
【００２４】
そのため、図４（ｂ）のレギュレータ回路では、図１、２の補正回路も対電源に接続す
る必要がある。
【符号の説明】
【００２５】
１００、１１０・・・・演算増幅器
１２０、１３０・・従来の演算増幅器
１０、１１・・・補正回路
２０、２１・・・差動増幅器
３０、３１・・・・出力段増幅器
４０、４１・・・・位相補償回路
２２、２３・・・差動増幅器
３２、３３・・・・出力段増幅器
４２、４３・・・・位相補償回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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