(57)【要約】      （修正有）【課題】消費電力を低減したフィルタ付き放射線耐性フリップフロップを実現する。【解決手段】フリップフロップ回路１０Ａは、第一段階２６と第二段階２８を備えている。第一段階と第二段階は各々、インターリーブフィルタ３２，３６を備えている。第一段階のインターリーブフィルタが、第一段階遅延回路と、フリップフロップ回路の入力に結合した第一入力、及び第一段階遅延回路の出力に結合した第二入力を備えている第一段階出力バッファと、を含んでいる。【選択図】図１
2015056892.tif 000002
【特許請求の範囲】
【請求項１】
第一段階と、
第二段階と、を含み、
前記第一段階と第二段階が各々、インターリーブフィルタを備えているフリップフロップ回路。
【請求項２】
第一段階のインターリーブフィルタが、
第一段階遅延回路と、
フリップフロップ回路の入力に結合した第一入力、及び前記第一段階遅延回路の出力に結合した第二入力を備えている第一段階出力バッファと、を含んでいる、請求項１に記載のフリップフロップ回路。
【請求項３】
更に、第一段階出力バッファの出力と、フリップフロップの入力との間に結合した第一段階フィードバックインバータを含んでいる、請求項２に記載のフリップフロップ回路。
【請求項４】
第一段階遅延回路が、固定遅延回路を備えている、請求項２に記載のフリップフロップ回路。
【請求項５】
第一段階遅延回路が、選択可能遅延回路を備えている、請求項２に記載のフリップフロップ回路。
【請求項６】
第二段階のインターリーブフィルタが、
第二段階遅延回路と、
前記第二段階の入力に結合した第一入力、及び前記第二段階遅延回路の出力に結合した第二入力を備えている第二段階出力バッファと、を含んでいる、請求項１に記載のフリップフロップ回路。
【請求項７】
更に、第二段階出力バッファの出力と、第二段階の入力との間に結合した第二段階フィードバックインバータを含んでいる、請求項６に記載のフリップフロップ回路。
【請求項８】
第二段階遅延回路が、固定遅延回路を備えている、請求項６に記載のフリップフロップ回路。
【請求項９】
第二段階遅延回路が、選択可能遅延回路を備えている、請求項６に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示内容の実施形態は、一般に電子回路に関し、より詳細には、シングルイベントアップセット(single event upsets)、及びシングルイベントトランジェント（single even transients: SETs）に対する感度を緩和するフィルタ付き低電力、放射線耐性フリップフロップ回路に関する。
【背景技術】
【０００２】
フリップフロップは、高性能デジタル特定用途向け集積回路（Application Specific Integrated Circuits: ASIC）、及び混合信号システムオンチップ（Systems-on-Chip: SOC）の論理パイプライン(logic pipelines)内で使用できる。技術が拡大するにつれて、電力密度も一般に増大し、低電力を用いる新しい論理回路を開発することが必要になる。この傾向は、宇宙用途に設計されたＡＳＩＣ、及びＳＯＣではよりいっそう明確であり、そこでは、エネルギ粒子によって生じるシングルイベントエフェクト（Single Event Effects: ＳＥＥ）の緩和に用いられる空間的及び一時的冗長技術(spatial and temporal redundancy)が、電力密度の懸念を悪化させる可能性がある。
【０００３】
フリップフロップ内のシングルイベントは、蓄積したデータを反転させ、シングルイベントアップセット（Single Event Upset: SEU）を発生させる可能性がある。論理ゲート内のシングルイベントは、フリップフロップによって捕捉可能なシングルイベントトランジェント（Single Event Transients: SETs）を生成する。
【０００４】
空間的冗長性を使用して、フリップフロップ内のＳＥＵを緩和できる。空間的冗長性は、フリップフロップの二つ以上の複製を用いて、前記フリップフロップ内のアップセットに対する感受性を低減できる。更に、トランジェントフィルタを用いて、フリップフロップの前のロジック内で生成されるトランジェントを低減又は除去し、前記トランジェントが、フリップフロップによって捕捉されないようにできる。一つ以上の冗長フリップフロップ、及びトランジェントフィルタの追加は、一般に電力を増大させ、性能を著しく低下させる。冗長性の影響は、フリップフロップトポロジ(flip-flop topology)に依存するが、トランジェントフィルタの影響は、全てのフリップフロップトポロジに対して同様である。
【０００５】
トランジェントフィルタ付きの二重インターロックストレージセル（Dual Interlocked Storage Cell: DICE）フリップフロップを用いて、フリップフロップ入力におけるＳＥＴを除去できる。ＤＩＣＥフリップフロップは、二つのフリップフロップのストレージノードをインターロックすることによってＳＥＵ耐性を改善する。しかし、ＤＩＣＥフリップフロップは、一般に非耐性のフリップフロップの少なくとも二倍の電力を用いる。
【０００６】
三重モジュール式冗長（Triple Modular Redundancy: TMR）フリップフロップも、フリップフロップを三重化し、正しい結果を選択するために多数派の判断を用いることで、ＳＥＵ耐性を改善している。しかし、ＴＭＲフリップフロップは一般に、非耐性のフリップフロップの電力の三倍以上を使用する。
【０００７】
抵抗器−コンデンサ（ＲＣ）フィルタも、フリップフロップ内のＳＥＵを緩和するために使用できる。しかし、抵抗器とコンデンサは一般に、現在の処理技術では非常に大きな面積を必要とする。
【０００８】
従って、上記の識別された問題、及び他の問題を解決するシステム及び方法を提供することが望ましい。
【発明の概要】
【０００９】
一実施形態によると、フリップフロップ回路は、第一段階と第二段階を備えている。第一段階と第二段階は各々、インターリーブフィルタを備えている。
【００１０】
別の実施形態によると、フリップフロップ回路は、第一段階を備えている。第一段階は、第一段階インターリーブフィルタと、第一段階インターリーブフィルタ入力、及び第一段階インターリーブフィルタ出力に結合した第一段階フィードバックインバータと、を備えている。フリップフロップ回路は、第二段階を備えている。第二段階は、第二段階インターリーブフィルタと、第二段階インターリーブフィルタ入力、及び第二段階インターリーブフィルタ出力に結合した第二段階フィードバックインバータと、を備えている。スイッチング装置は、第一段階と第二段階との間に結合されている。
【００１１】
更に別の実施形態によると、多段階フリップフロップ回路は、前記多段階フリップフロップの入力に結合した第一段階インターリーブフィルタを備えている。第一段階フィードバックインバータは、多段階フリップフロップの入力、及び第一段階インターリーブフィルタ出力に結合する。第二段階インターリーブフィルタは、第一段階インターリーブフィルタ出力に結合する。第二段階フィードバックインバータは、第一段階インターリーブフィルタ出力、及び第二段階インターリーブフィルタ出力に結合する。スイッチング装置は、第一段階と第二段階との間に結合する。
【００１２】
更に、本開示内容は、以降の付記に従う実施形態を含んでいる。
【００１３】
付記１．第一段階と第二段階を含み、前記第一段階と第二段階が各々、インターリーブフィルタを備えている、フリップフロップ回路。
【００１４】
付記２．第一段階のインターリーブフィルタが、第一段階遅延回路と、フリップフロップ回路の入力に結合した第一入力、及び前記第一段階遅延回路の出力に結合した第二入力を備えている第一段階出力バッファと、を含んでいる、付記１に記載のフリップフロップ回路。
【００１５】
付記３．更に、第一段階出力バッファの出力と、フリップフロップの入力との間の結合した第一段階フィードバックインバータを含んでいる、付記２に記載のフリップフロップ回路。
【００１６】
付記４．第一段階遅延回路が、固定遅延回路を備えている、付記２に記載のフリップフロップ回路。
【００１７】
付記５．第一段階遅延回路が、選択可能遅延回路を備えている、付記２に記載のフリップフロップ回路。
【００１８】
付記６．第二段階のインターリーブフィルタが、第二段階遅延回路と、前記第二段階の入力に結合した第一入力、及び前記第二段階遅延回路の出力に結合した第二入力を備えている第二段階出力バッファと、を含んでいる、付記１に記載のフリップフロップ回路。
【００１９】
付記７．更に、第二段階出力バッファの出力と、第二段階の入力との間に結合した第二段階フィードバックインバータを含んでいる、付記６に記載のフリップフロップ回路。
【００２０】
付記８．第二段階遅延回路が、固定遅延回路を備えている、付記６に記載のフリップフロップ回路。
【００２１】
付記９．第二段階遅延回路が、選択可能遅延回路を備えている、付記６に記載のフリップフロップ回路。
【００２２】
付記１０．第一段階インターリーブフィルタ入力、及び第一段階インターリーブフィルタ出力を含んでいる第一段階インターリーブフィルタと、前記第一段階インターリーブフィルタ入力、及び第一段階インターリーブフィルタ出力に結合した第一段階フィードバックインバータと、を含んでいる第一段階と、第二段階インターリーブフィルタ入力、及び第二段階インターリーブフィルタ出力を備えている第二段階インターリーブフィルタと、前記第二段階インターリーブフィルタ入力、及び第二段階インターリーブフィルタ出力に結合した第二段階フィードバックインバータを含んでいる第二段階と、前記第一段階と第二段階との間に結合したスイッチング装置と、を含んでいるフリップフロップ回路。
【００２３】
付記１１．第一段階インターリーブフィルタが、第一段階遅延回路と、前記第一段階遅延回路に結合されている第一段階出力バッファと、を含み、前記第一段階出力バッファが、複数のトランジスタを含み、前記複数のトランジスタが、インターリーブされている、付記１０に記載のフリップフロップ回路。
【００２４】
付記１２．第一段階遅延回路が、固定遅延回路を備えている、付記１１に記載のフリップフロップ回路。
【００２５】
付記１３．第一段階遅延回路が、選択可能遅延回路を備えている、付記１１に記載のフリップフロップ回路。
【００２６】
付記１４．第二段階インターリーブフィルタが、第二段階遅延回路と、前記第二段階遅延回路に結合した第二段階出力バッファと、を含み、前記第二段階出力バッファが、複数のトランジスタを含み、前記複数のトランジスタが、インターリーブされている、付記１０に記載のフリップフロップ回路。
【００２７】
付記１５．第二段階遅延回路が、固定遅延回路を備えている、付記１４に記載のフリップフロップ回路。
【００２８】
付記１６．第二段階遅延回路が、選択可能遅延回路を備えている、付記１４に記載のフリップフロップ回路。
【００２９】
付記１７．多段階フリップフロップの入力に結合した第一段階インターリーブフィルタと、前記多段階フリップフロップの入力、及び第一段階インターリーブフィルタ出力に結合した第一段階フィードバックインバータと、前記第一段階インターリーブフィルタ出力に結合した第二段階インターリーブフィルタと、前記第一段階インターリーブフィルタ出力、及び第二段階インターリーブフィルタ出力に結合した第二段階フィードバックインバータと、前記第一段階と第二段階との間に結合したスイッチング装置と、を含んでいる多段階フリップフロップ回路。
【００３０】
付記１８．第一段階インターリーブフィルタと第二段階インターリーブフィルタが各々、固定遅延回路を備えている、付記１７に記載の多段階フリップフロップ回路。
【００３１】
付記１９．第一段階インターリーブフィルタと第二段階インターリーブフィルタが各々、選択可能遅延回路を備えている、付記１７に記載の多段階フリップフロップ回路。
【００３２】
付記２０．第一段階インターリーブフィルタが、固定遅延回路を備え、第二段階インターリーブフィルタが、選択可能遅延回路を備えている、付記１７に記載の多段階フリップフロップ回路。
【００３３】
特徴、機能、及び利点は、本開示内容の様々な実施形態内で別個に実現可能であってもよく、更に他の実施形態内で組み合わせてもよい。
【図面の簡単な説明】
【００３４】
本開示内容の実施形態は、詳細な説明と添付の図面からより十分に理解される。
【図１】放射線耐性フリップフロップの一実施形態のブロック図である。
【図２】図１の放射線耐性フリップフロップの簡略化された回路図である。
【図３】放射線耐性フリップフロップの別の実施形態のブロック図である。
【図４】図３の放射線耐性フリップフロップの簡略化された回路図である。
【図５】放射線耐性フリップフロップの別の実施形態のブロック図である。
【図６】図５の放射線耐性フリップフロップの簡略化された回路図である。
【詳細な説明】
【００３５】
図１と２を参照しながら、論理回路１０を説明する。本実施形態では、論理回路１０は、フリップフロップ１０Ａとして構成できる。フリップフロップ１０Ａは、他のシングルイベントエフェクト緩和論理回路より低い消費電力で、シングルイベントアップセット、及びシングルイベントトランジェント（ＳＥＴ）に対する感度を緩和するように設計できる。フリップフロップ１０Ａは、アップセットとなる前にフィルタ処理する必要がある内部トランジェントとして、シングルイベントを処理する。
【００３６】
フリップフロップ１０Ａは、入力バッファ１４を備えていてもよい。本実施形態では、入力バッファ１４は、インバータ１４Ａであってもよい。インバータは、一対のトランジスタ１６と１８から構成できる。一対のトランジスタ１６と１８は、相補型ＭＯＳＦＥＴであってもよい。図のように、トランジスタ１６は、Ｐ型ＭＯＳＦＥＴ等のＰ型トランジスタであってもよく、トランジスタ１８は、Ｎ型ＭＯＳＦＥＴ等のＮ型トランジスタであってもよい。トランジスタ１６は、電源ＶＤＤに結合でき、トランジスタ１８は、電源ＶＳＳに結合できる。
【００３７】
スイッチング装置２０は、インバータ１４Ａの出力に結合できる。スイッチング装置２０を用いて、インバータ１４Ａの出力を受け渡しできる。一実施形態によると、スイッチング装置２０は、パスゲート２０Ａであってもよい。パスゲート２０Ａを用いて、インバータ１４Ａから出力される論理レベルを、フリップフロップ１０Ａの第一段階２６に受け渡しできる。パスゲート２０Ａは、一対のトランジスタ２２と２４から構成できる。図のように、トランジスタ２２は、Ｐ型ＭＯＳＦＥＴ等のＰ型トランジスタであってもよく、トランジスタ２４は、Ｎ型ＭＯＳＦＥＴ等のＮ型トランジスタであってもよい。トランジスタ２２は、クロック信号ＣＬＫに結合でき、トランジスタ２４は、反転クロック信号ＮＣＬＫに結合できる。
【００３８】
本実施形態では、フリップフロップ１０Ａは、第一段階２６と第二段階２８を備えている多段階フリップフロップである。スイッチング装置３０は、第一段階２６の出力と、第二段階２８の入力との間に配置できる。一実施形態によると、スイッチング装置３０は、パスゲート３０Ａであり、パスゲート３０Ａを用いて、第一段階２６から出力される論理レベルを、第二段階２８の入力に受け渡しできる。パスゲート３０Ａは、一対のトランジスタ６０と６２から構成できる。図のように、トランジスタ６０は、Ｐ型ＭＯＳＦＥＴ等のＰ型トランジスタであってもよく、トランジスタ６２は、Ｎ型ＭＯＳＦＥＴ等のＮ型トランジスタであってもよい。トランジスタ６２は、クロック信号ＣＬＫに結合でき、トランジスタ６０は、反転クロック信号ＮＣＬＫに結合できる。
【００３９】
本実施形態では、第一段階２６は、第一段階インターリーブフィルタ３２を備えていてもよい。第一段階フィードバックインバータ３４は、第一段階インターリーブフィルタ３２の出力と、第一段階インターリーブフィルタ３２の入力との間に結合できる。同様に第二段階２８は、第二段階インターリーブフィルタ３６を備えていてもよい。第二段階フィードバックインバータ３８は、第二段階インターリーブフィルタ３６の出力と、第二段階インターリーブフィルタ３６の入力との間に結合できる。
【００４０】
第一段階インターリーブフィルタ３２は、パスゲート２０Ａ上の反転クロック信号ＮＣＬＫがオン（高論理レベル）のときの、フリップフロップ１０Ａの前の論理部からくるトランジェント、パスゲート２０Ａ上の反転クロック信号ＮＣＬＫがオフのときの、パスゲート２０Ａ内で生成される任意のトランジェント、第一段階フィードバックインバータ３４内で生成される任意のトランジェント、及び第一段階インターリーブフィルタ３２内で生成される任意のトランジェントを遮断するように構成されている。同様に、第二段階インターリーブフィルタ３６は、パスゲート３０Ａ上のクロック信号ＣＬＫがオンのときの、第一段階インターリーブフィルタ３２内で生成されるトランジェント、第一段階２６から出力される論理レベルを第二段階２８の入力に渡すために用いられるパスゲート３０Ａ内で生成される任意のトランジェント、及びパスゲート３０Ａ上のクロック信号ＣＬＫがオフのときの、第二段階フィードバックインバータ３８内で生成される任意のトランジェント、及び第二段階インターリーブフィルタ３６内で生成される任意のトランジェントを遮断するように構成されている。
【００４１】
図２に示したように、第一段階インターリーブフィルタ３２は、第一段階遅延回路４０と第一段階出力バッファ４２から構成できる。本実施形態では、第一段階遅延回路４０は、固定遅延回路４０Ａであってもよい。固定遅延回路４０Ａは、固定持続時間の遅延を提供する複数の直列接続のトランジスタ遅延素子３９から構成できる。固定遅延回路４０Ａの持続時間は、特定用途向け集積回路（ＡＳＩＣ）の設計段階中に選択できる。遅延時間は、処理、電圧及び温度の関数であってもよい。例えば、ＡＳＩＣが、スローコーナで製造される場合、遅延はより大きくなるが、ＡＳＩＣ内の論理回路によって生成される種類のトランジェントに比例できる。
【００４２】
第一段階出力バッファ４２は、Ｃゲート４２Ａであってもよい。図の実施形態では、Ｃゲート４２Ａは、二つの直列のＰＭＯＳトランジスタ４４、４６と、二つの直列のＮＭＯＳトランジスタ４８、５０から構成できる。Ｃゲート４２Ａの各入力５２Ａと５２Ｂは、ＰＭＯＳトランジスタ４４又は４６の一方、及びＮＭＯＳトランジスタ４８又は５０の一方のゲートを制御する。図の実施形態では、入力５２Ａは、ＰＭＯＳトランジスタ４４のゲート、及びＮＭＯＳトランジスタ５０のゲートを制御できる。入力５２Ｂは、ＰＭＯＳトランジスタ４６のゲート、及びＮＭＯＳトランジスタ４８のゲートを制御できる。
【００４３】
パスゲート２０Ａの出力は、Ｃゲート５２Ａの入力４２Ａ、及び固定遅延回路４０Ａに送ってもよい。固定遅延回路４０Ａの出力は、Ｃゲート４２Ａの入力５２Ｂに送ってもよい。Ｃゲート４２Ａの入力５２Ａと５２Ｂが一致する場合、Ｃゲート４２Ａは、インバータとして機能できる。Ｃゲート４２Ａの入力５２Ａと５２Ｂが一致しない場合、Ｃゲート４２Ａは、その出力を駆動しなくてもよく（高インピーダンス状態）、Ｃゲート４２Ａの出力は、その現在値を維持できる。Ｃゲート４２Ａは、単一ノードに影響を与える放射線イベントに敏感ではない。しかし、トランジスタ４４と４６、又はトランジスタ４８と５０に影響を与える二重ノードストライクを発生させる放射線イベントは、Ｃゲート４２Ａの出力においてＳＥＴを発生させる可能性がある。
【００４４】
Ｃゲート４２Ａの二重ノードストライクを許容可能なレベルまで低減するために必要な間隔は、Ｃゲート４２Ａ内のＰＭＯＳトランジスタ４４、４６と、ＮＭＯＳトランジスタ４８、５０をインターリーブすることによって実現できる。第一段階遅延回路４０は、Ｃゲート４２Ａ内のインターリーブＰＭＯＳトランジスタ４４、４６の間、及びインターリーブＮＭＯＳトランジスタ４８、５０の間に配置し、任意の無駄な空間なしで、所望のノード間隔を実現できる。
【００４５】
第二段階インターリーブフィルタ３６は、第二段階遅延回路４１と、第二段階出力バッファ４３から構成できる。本実施形態では、第二段階遅延回路４１は、固定遅延回路４１Ａであってもよい。固定遅延回路４１Ａは、固定持続時間の遅延を提供する複数の直列接続のトランジスタ遅延素子４７から構成できる。固定遅延回路４１Ａの持続時間は、特定用途向け集積回路（ＡＳＩＣ）の設計段階中に選択できる。遅延時間は、処理、電圧及び温度の関数であってもよい。例えば、ＡＳＩＣがスローコーナで製造される場合、遅延はより大きくなるが、前記ＡＳＩＣ内の論理回路によって生成される種類のトランジェントに比例できる。
【００４６】
第二段階出力バッファ４３は、Ｃゲート４３Ａであってもよい。図の実施形態では、Ｃゲート４３Ａは、二つの直列のＰＭＯＳトランジスタ７４、７６と、二つの直列のＮＭＯＳトランジスタ７８、８０から構成できる。Ｃゲート４３Ａの各入力５３Ａと５３Ｂは、ＰＭＯＳトランジスタ７４又は７６の一方、及びＮＭＯＳトランジスタ７８又は８０の一方のゲートを制御する。図の実施形態では、入力５３Ａは、ＰＭＯＳトランジスタ７４のゲート、及びＮＭＯＳトランジスタ８０のゲートを制御できる。入力５３Ｂは、ＰＭＯＳトランジスタ７６のゲート、及びＮＭＯＳトランジスタ７８のゲートを制御できる。
【００４７】
パスゲート３０Ａの出力は、Ｃゲート４３Ａの入力５３Ａ、及び固定遅延回路４１Ａに送ってもよい。固定遅延回路４１Ａの出力は、Ｃゲート４３Ａの入力５３Ｂに送ってもよい。Ｃゲート４３Ａの入力５３Ａと５３Ｂが一致する場合、Ｃゲート４３Ａは、インバータとして機能できる。Ｃゲート４３Ａの入力５３Ａと５３Ｂが一致しない場合、Ｃゲート４３Ａは、その出力を駆動しなくてもよく（高インピーダンス状態）、Ｃゲート４３Ａの出力は、その現在値を維持できる。Ｃゲート４３Ａからの出力は、その後、インバータ８６に送ってもよい。
【００４８】
Ｃゲート４３Ａの二重ノードストライクを許容可能なレベルまで低減するために必要な間隔は、Ｃゲート４３Ａ内のＰＭＯＳトランジスタ７４、７６と、ＮＭＯＳトランジスタ７８、８０をインターリーブすることによって実現できる。第二段階遅延回路４１は、Ｃゲート４３Ａ内のインターリーブＰＭＯＳトランジスタ７４、７６の間、及びインターリーブＮＭＯＳトランジスタ７８、８０の間に配置し、任意の無駄な空間なしで、所望のノード間隔を実現できる。
【００４９】
図１と２のフリップフロップ１０Ａは、トランジェント、及びアップセットに対して非常に耐性があり、最も低いエネルギを利用し、グローバルクロックツリー上に最も低い負荷を加える。フリップフロップ１０Ａのセットアップ時間は、データ入力に固定遅延フィルタを備えている二重インターロックセル（ＤＩＣＥ）フリップフロップのものと同等であるが、より大きなクロック入力対フリップフロップ出力（ＣＬＫ対Ｑ）遅延を備えている。
【００５０】
フリップフロップ１０Ａは、低電力実施形態と考えられる。フリップフロップ１０Ａの第一段階インターリーブフィルタ３２と第二段階インターリーブフィルタ３６は、各々固定遅延時間を備えるように構成できる。第一段階及び第二段階インターリーブフィルタ３２と３６の各々の構成によって、フリップフロップ１０Ａは、以降で説明する実施形態より低い量のエネルギを利用可能である。従って、フリップフロップ１０Ａは、低電力実施形態と考えられる。
【００５１】
ここで図３と４を参照すると、フリップフロップ１０Ｂの別の実施形態が示されている。フリップフロップ１０Ｂは、入力バッファ１４を備えていてもよい。本実施形態では、入力バッファ１４は、インバータ１４Ａであってもよい。インバータは、一対のトランジスタ１６と１８から構成できる。一対のトランジスタ１６と１８は、相補型ＭＯＳＦＥＴであってもよい。図のように、トランジスタ１６は、Ｐ型ＭＯＳＦＥＴ等のＰ型トランジスタであってもよく、トランジスタ１８は、Ｎ型ＭＯＳＦＥＴ等のＮ型トランジスタであってもよい。トランジスタ１６は、電源ＶＤＤに結合でき、トランジスタ１８は、電源ＶＳＳに結合できる。
【００５２】
スイッチング装置２０は、インバータ１４Ａの出力に結合できる。スイッチング装置２０を用いて、インバータ１４Ａの出力を受け渡しできる。一実施形態によると、スイッチング装置２０は、パスゲート２０Ａであってもよい。パスゲート２０Ａを用いて、インバータ１４Ａから出力される論理レベルを、フリップフロップ１０Ｂの第一段階２６に受け渡しできる。パスゲート２０Ａは、一対のトランジスタ２２と２４から構成できる。図のように、トランジスタ２２は、Ｐ型ＭＯＳＦＥＴ等のＰ型トランジスタであってもよく、トランジスタ２４は、Ｎ型ＭＯＳＦＥＴ等のＮ型トランジスタであってもよい。トランジスタ２２は、クロック信号ＣＬＫに結合でき、トランジスタ２４は、反転クロック信号ＮＣＬＫに結合できる。
【００５３】
本実施形態では、フリップフロップ１０Ｂは、第一段階２６と第二段階２８を備えている多段階フリップフロップである。スイッチング装置３０は、第一段階２６の出力と、第二段階２８の入力との間に配置できる。一実施形態によると、スイッチング装置３０は、パスゲート３０Ａであり、パスゲート３０Ａを用いて、第一段階２６から出力される論理レベルを、第二段階２８の入力に受け渡しできる。パスゲート３０Ａは、一対のトランジスタ６０と６２から構成できる。図のように、トランジスタ６０は、Ｐ型ＭＯＳＦＥＴ等のＰ型トランジスタであってもよく、トランジスタ６２は、Ｎ型ＭＯＳＦＥＴ等のＮ型トランジスタであってもよい。トランジスタ６２は、クロック信号ＣＬＫに結合でき、トランジスタ６０は、反転クロック信号ＮＣＬＫに結合できる。
【００５４】
本実施形態では、第一段階２６は、第一段階インターリーブフィルタ３２を備えていてもよい。第一段階フィードバックインバータ３４は、第一段階インターリーブフィルタ３２の出力と、第一段階インターリーブフィルタ３２の入力との間に結合できる。第二段階２８は、第二段階選択可能インターリーブフィルタ３６Ａを備えていてもよい。第二段階フィードバックインバータ３８は、第二段階選択可能インターリーブフィルタ３６Ａの出力と、第二段階選択可能インターリーブフィルタ３６Ａの入力との間に結合できる。
【００５５】
第一段階インターリーブフィルタ３２は、パスゲート２０Ａ上の反転クロック信号ＮＣＬＫがオンのときの、フリップフロップ１０Ｂの前の論理部からくるトランジェント、及びパスゲート２０Ａ上の反転クロック信号ＮＣＬＫがオフのときの、パスゲート２０Ａ内で生成される任意のトランジェント、第一段階フィードバックインバータ３４内で生成される任意のトランジェント、及び第一段階インターリーブフィルタ３２内で生成される任意のトランジェントを遮断するように構成されている。同様に、第二段階選択可能インターリーブフィルタ３６Ａは、パスゲート３０Ａ上のクロック信号ＣＬＫがオンのときの、第一段階インターリーブフィルタ３２内で生成されるトランジェント、及び第一段階２６から出力される論理レベルを第二段階２８の入力に渡すために用いられるパスゲート３０Ａ内で生成される任意のトランジェント、及びパスゲート３０Ａ上のクロック信号ＣＬＫがオフのときの、第二段階フィードバックインバータ３８内で生成される任意のトランジェント、及び第二段階２８の第二段階選択可能インターリーブフィルタ３６Ａ内で生成される任意のトランジェントを遮断するように構成されている。
【００５６】
図４に示したように、第一段階インターリーブフィルタ３２は、第一段階遅延回路４０と、第一段階出力バッファ４２から構成できる。本実施形態では、第一段階遅延回路４０は、固定遅延回路４０Ａであってもよい。固定遅延回路４０Ａは、固定持続時間の遅延を提供する複数の直列接続のトランジスタ遅延素子３９から構成できる。固定遅延回路４０Ａの持続時間は、特定用途向け集積回路（ＡＳＩＣ）の設計段階中に選択できる。遅延時間は、処理、電圧及び温度の関数であってもよい。例えば、ＡＳＩＣが、スローコーナで製造される場合、遅延はより大きくなるが、ＡＳＩＣ内の論理回路によって生成される種類のトランジェントに比例できる。
【００５７】
第一段階出力バッファ４２は、Ｃゲート４２Ａであってもよい。図の実施形態では、Ｃゲート４２Ａは、二つの直列のＰＭＯＳトランジスタ４４、４６と、二つの直列のＮＭＯＳトランジスタ４８、５０から構成できる。Ｃゲート４２Ａの各入力５２Ａと５２Ｂは、ＰＭＯＳトランジスタ４４又は４６の一方、及びＮＭＯＳトランジスタ４８又は５０の一方のゲートを制御する。図の実施形態では、入力５２Ａは、ＰＭＯＳトランジスタ４４のゲート、及びＮＭＯＳトランジスタ５０のゲートを制御できる。入力５２Ｂは、ＰＭＯＳトランジスタ４６のゲート、及びＮＭＯＳトランジスタ４８のゲートを制御できる。
【００５８】
パスゲート２０Ａの出力は、Ｃゲート４２Ａの入力５２Ａ、及び固定遅延回路４０Ａに送ってもよい。固定遅延回路４０Ａの出力は、Ｃゲート４２Ａの入力５２Ｂに送ってもよい。Ｃゲート４２Ａの入力５２Ａと５２Ｂが一致する場合、Ｃゲート２２Ａは、インバータとして機能できる。Ｃゲート４２Ａの入力５２Ａと５２Ｂが一致しない場合、Ｃゲート４２Ａは、その出力を駆動しなくてもよく（高インピーダンス状態）、Ｃゲート４２Ａの出力は、その現在値を維持できる。
【００５９】
Ｃゲート４２Ａの二重ノードストライクを許容可能なレベルまで低減するために必要な間隔は、Ｃゲート４２Ａ内のＰＭＯＳトランジスタ４４、４６と、ＮＭＯＳトランジスタ４８、５０をインターリーブすることによって実現できる。第一段階遅延回路４０は、Ｃゲート４２Ａ内のインターリーブＰＭＯＳトランジスタ４４、４６の間、及びインターリーブＮＭＯＳトランジスタ４８、５０の間に配置し、任意の無駄な空間なしで、所望のノード間隔を実現できる。
【００６０】
図３と４において、第二段階選択可能インターリーブフィルタ３６Ａは、第二段階遅延回路４１と、第二段階出力バッファ４３から構成できる。本実施形態では、第二段階遅延回路４１は、選択可能遅延回路４１Ｂである。選択可能遅延回路４１Ｂは、複数の直列接続トランジスタ遅延素子４７から構成でき、前記複数の直接接続トランジスタ遅延素子４７の各々が、固定持続時間の遅延を提供する。各トランジスタ遅延素子４７は、固定遅延回路４０Ａのトランジスタ遅延素子３９用に示したものと同様である。各トランジスタ遅延素子４７の持続時間は、ＡＳＩＣの設計段階中に選択できる。遅延は、処理、電圧及び温度の関数であってもよい。
【００６１】
各トランジスタ遅延素子４７は、多重化器５１に結合できる。トランジスタ遅延素子４７は、連続的に次々と配置でき、各トランジスタ遅延素子４７の出力は、多重化器５１の入力と、次のトランジスタ遅延素子４７の入力に結合する。多重化器５１の出力は、Ｃゲート４３Ａの第二入力５３Ｂに接続できる。一つ以上の選択信号は、多重化器５１に送ってもよく、それを用いて、ユーザが選択した所望のプログラム可能な時間遅延に、選択可能遅延回路４１Ｂを構成できる。選択信号を用いて、多重化器５１に信号を送り、Ｃゲート４３Ａの第二入力５３Ｂに、トランジスタ遅延素子４７からのどの出力を送るかを選択できる。本実施形態では、選択信号ＮＣＬＫ及びＣＬＫは、多重化器５１に送ってもよく、それを用いて、選択可能遅延回路４１Ｂを構成できる。別の実施形態では、ＡＳＩＣの入力ピンに連結されたユーザ制御選択信号は、多重化器５１に送ってもよく、それを用いて、選択可能遅延回路４１Ｂを構成できる。
【００６２】
第二段階出力バッファ４３は、Ｃゲート４３Ａであってもよい。図の実施形態では、Ｃゲート４３Ａは、二つの直列のＰＭＯＳトランジスタ７４、７６と、二つの直列のＮＭＯＳトランジスタ７８、８０から構成できる。Ｃゲート４３Ａの各入力５３Ａと５３Ｂは、ＰＭＯＳトランジスタ７４又は７６の一方、及びＮＭＯＳトランジスタ７８又は８０の一方のゲートを制御する。図の実施形態では、入力５３Ａは、ＰＭＯＳトランジスタ７４のゲート、及びＮＭＯＳトランジスタ８０のゲートを制御できる。入力５３Ｂは、ＰＭＯＳトランジスタ７６のゲート、及びＮＭＯＳトランジスタ７８のゲートを制御できる。
【００６３】
パスゲート３０Ａの出力は、Ｃゲート４３Ａの入力５３Ａ、及び選択可能遅延回路４１Ｂに送ってもよい。選択可能遅延回路４１Ｂの出力は、Ｃゲート４３Ａの入力５３Ｂに送ってもよい。Ｃゲート４３Ａの入力５３Ａと５３Ｂが一致する場合、Ｃゲート４３Ａは、インバータとして機能できる。Ｃゲート４３Ａの入力５３Ａと５３Ｂが一致しない場合、Ｃゲート４３Ａは、その出力を駆動しなくてもよく（高インピーダンス状態）、Ｃゲート４３Ａの出力は、その現在値を維持できる。Ｃゲート４３Ａからの出力は、その後、インバータ８６に送ってもよい。
【００６４】
Ｃゲート４３Ａの二重ノードストライクを許容可能なレベルまで低減するために必要な間隔は、Ｃゲート４３Ａ内のＰＭＯＳトランジスタ７４、７６と、ＮＭＯＳトランジスタ７８、８０をインターリーブすることによって実現できる。第二段階遅延回路４１は、Ｃゲート４３Ａ内のインターリーブＰＭＯＳトランジスタ７４、７６の間、及びインターリーブＮＭＯＳトランジスタ７８、８０の間に配置し、任意の無駄な空間なしで、所望のノード間隔を実現できる。
【００６５】
フリップフロップ１０Ｂでは、第一段階２６は、固定遅延を備えている第一段階インターリーブフィルタ３２を備え、フリップフロップ１０Ｂの前の論理部で生成されるトランジェントの大部分を遮断する。フリップフロップ１０Ｂの第二段階２８は、複数のトランジスタ遅延素子４７と、第二段階ラッチクロックＮＣＬＫに連結された多重化器５１の選択入力付きの第二段階選択可能インターリーブフィルタ３６Ａを備えている。第二段階ラッチクロックゲートがオンのとき、最も短い遅延が選択され、より小さなＣＬＫ対Ｑ遅延、つまり臨界フリップフロップ性能パラメータをもたらす。第二段階ラッチクロックゲートがオフのとき、より大きな遅延が選択され、アップセットに対してより大きな耐性を提供する。フリップフロップ１０Ｂは、トランジェント及びアップセットに対して非常に耐性があり、低電力形態より６％だけ多くのエネルギを利用し、１５％だけ多くの負荷をグローバルクロックツリー上に加える。そのセットアップ時間及びＣＬＫ対Ｑ遅延は、データ入力に固定遅延フィルタを備えているＤＩＣＥフリップフロップのものと同等である。
【００６６】
フリップフロップ１０Ｂは、バランスのとれた実施形態と考えてもよい。フリップフロップ１０Ｂは、第一段階２６と第二段階２８を備えるように構成され、第一段階２６は、第一段階インターリーブフィルタ３２を備え、第二段階２８は、第二段階選択可能インターリーブフィルタ３６Ａを備えている。バランスのとれた実施形態では、第一段階インターリーブフィルタ３２は、固定遅延時間を備えるように構成され、第二段階選択可能インターリーブフィルタ３６Ａは、選択可能遅延時間を備えている。フリップフロップ１０Ｂは、第二段階選択可能インターリーブフィルタ３６Ａの遅延時間を選択可能にするので、バランスのとれた実施形態と考えてもよい。しかし、第二段階選択可能インターリーブフィルタ３６Ａ用の遅延時間を選択する機能は、フリップフロップ１０Ａに比べて、フリップフロップ１０Ｂの消費電力を増大させる。
【００６７】
ここで図５〜６を参照すると、フリップフロップ１０Ｃの別の実装形態が示されている。フリップフロップ１０Ｃは、入力バッファ１４を備えていてもよい。本実施形態では、入力バッファ１４は、インバータ１４Ａであってもよい。インバータ１４Ａは、一対のトランジスタ１６と１８から構成できる。一対のトランジスタ１６と１８は、相補型ＭＯＳＦＥＴであってもよい。図のように、トランジスタ１６は、Ｐ型ＭＯＳＦＥＴ等のＰ型トランジスタであってもよく、トランジスタ１８は、Ｎ型ＭＯＳＦＥＴ等のＮ型トランジスタであってもよい。トランジスタ１６は、電源ＶＤＤに結合でき、トランジスタ１８は、電源ＶＳＳに結合できる。
【００６８】
スイッチング装置２０は、インバータ１４Ａの出力に結合できる。スイッチング装置２０を用いて、インバータ１４Ａの出力を受け渡しできる。一実施形態によると、スイッチング装置２０は、パスゲート２０Ａであってもよい。パスゲート２０Ａを用いて、インバータ１４Ａから出力される論理レベルを、フリップフロップ１０Ｃの第一段階２６に受け渡しできる。パスゲート２０Ａは、一対のトランジスタ２２と２４から構成できる。図のように、トランジスタ２２は、Ｐ型ＭＯＳＦＥＴ等のＰ型トランジスタであってもよく、トランジスタ２４は、Ｎ型ＭＯＳＦＥＴ等のＮ型トランジスタであってもよい。トランジスタ２２は、クロック信号ＣＬＫに結合でき、トランジスタ２４は、反転クロック信号ＮＣＬＫに結合できる。
【００６９】
本実施形態では、フリップフロップ１０Ｃは、第一段階２６と第二段階２８を備えている多段階フリップフロップである。スイッチング装置３０は、第一段階２６の出力と、第二段階２８の入力との間に配置できる。一実施形態によると、スイッチング装置３０は、パスゲート３０Ａであり、パスゲート３０Ａを用いて、第一段階２６から出力される論理レベルを、第二段階２８の入力に受け渡しできる。パスゲート３０Ａは、一対のトランジスタ６０と６２から構成できる。図のように、トランジスタ６０は、Ｐ型ＭＯＳＦＥＴ等のＰ型トランジスタであってもよく、トランジスタ６２は、Ｎ型ＭＯＳＦＥＴ等のＮ型トランジスタであってもよい。トランジスタ６２は、クロック信号ＣＬＫに結合でき、トランジスタ６０は、反転クロック信号ＮＣＬＫに結合できる。
【００７０】
本実施形態では、第一段階２６は、第一段階選択可能インターリーブフィルタ３２Ａを備えていてもよい。第一段階フィードバックインバータ３４は、第一段階選択可能インターリーブフィルタ３２Ａの出力と、第一段階選択可能インターリーブフィルタ３２Ａの入力との間に結合できる。第二段階２８は、第二段階選択可能インターリーブフィルタ３６Ａを備えていてもよい。第二段階フィードバックインバータ３８は、第二段階選択可能インターリーブフィルタ３６Ａの出力と、第二段階選択可能インターリーブフィルタ３６Ａの入力との間に結合できる。
【００７１】
第一段階選択可能インターリーブフィルタ３２Ａは、パスゲート２０Ａ上の反転クロック信号ＮＣＬＫがオンのときの、フリップフロップ１０Ｃの前の論理部からくるトランジェント、及びパスゲート２０Ａ上の反転クロック信号ＮＣＬＫがオフのときの、パスゲート２０Ａ内で生成される任意のトランジェント、第一段階フィードバックインバータ３４内で生成される任意のトランジェント、及び第一段階選択可能インターリーブフィルタ３２Ａ内で生成される任意のトランジェントを遮断するように構成されている。同様に、第二段階選択可能インターリーブフィルタ３６Ａは、パスゲート３０Ａ上のクロック信号ＣＬＫがオンのときの、第一段階インターリーブフィルタ３２Ａ内で生成されるトランジェント、及び第一段階２６から出力される論理レベルを第二段階２８の入力に渡すために用いられるパスゲート３０Ａ内で生成される任意のトランジェント、及びパスゲート３０Ａ上のクロック信号ＣＬＫがオフのときの、第二段階フィードバックインバータ３８内で生成される任意のトランジェント、及び第二段階選択可能インターリーブフィルタ３６Ａ内で生成される任意のトランジェントを遮断するように構成されている。
【００７２】
図６に示したように、第一段階選択可能インターリーブフィルタ３２Ａは、選択可能遅延回路４０Ｂと第一段階出力バッファ４２から構成できる。本実施形態では、選択可能遅延回路４０Ｂは、複数の直列接続のトランジスタ遅延素子３９から構成できる。各トランジスタ遅延素子３９の持続時間は、ＡＳＩＣの設計段階中に選択できる。遅延は、処理、電圧及び温度の関数であってもよい。
【００７３】
各トランジスタ遅延素子３９は、多重化器３１に結合できる。トランジスタ遅延素子３９は、連続的に次々と配置でき、各トランジスタ遅延素子３９の出力は、多重化器３１の入力と、次のトランジスタ遅延素子３９の入力に結合する。多重化器３１の出力は、Ｃゲート４２Ａの第二入力５２Ｂに接続できる。一つ以上の選択信号ＣＬＫは、多重化器３１に送ってもよく、それを用いて、ユーザが選択した所望のプログラム可能な時間遅延に、選択可能遅延回路４０Ｂを構成できる。選択信号ＣＬＫを用いて、多重化器３１に信号を送り、Ｃゲート４２Ａの第二入力５２Ｂに、トランジスタ遅延素子３９からのどの出力を送るかを選択できる。
【００７４】
第一段階出力バッファ４２は、Ｃゲート４２Ａであってもよい。図の実施形態では、Ｃゲート４２Ａは、二つの直列のＰＭＯＳトランジスタ４４、４６と、二つの直列のＮＭＯＳトランジスタ４８、５０から構成できる。Ｃゲート４２Ａの各入力５２Ａと５２Ｂは、ＰＭＯＳトランジスタ４４又は４６の一方、及びＮＭＯＳトランジスタ４８又は５０の一方のゲートを制御する。図の実施形態では、入力５２Ａは、ＰＭＯＳトランジスタ４４のゲート、及びＮＭＯＳトランジスタ５０のゲートを制御できる。入力５２Ｂは、ＰＭＯＳトランジスタ４６のゲート、及びＮＭＯＳトランジスタ４８のゲートを制御できる。
【００７５】
パスゲート２０Ａの出力は、Ｃゲート４２Ａの入力５２Ａ、及び選択可能遅延回路４０Ｂに送ってもよい。選択可能遅延回路４０Ｂの出力は、Ｃゲート４２Ａの入力５２Ｂに送ってもよい。Ｃゲート４２Ａの入力５２Ａと５２Ｂが一致する場合、Ｃゲート２２Ａは、インバータとして機能できる。Ｃゲート４２Ａの入力５２Ａと５２Ｂが一致しない場合、Ｃゲート４２Ａは、その出力を駆動しなくてもよく（高インピーダンス状態）、Ｃゲート４２Ａの出力は、その現在値を維持できる。
【００７６】
Ｃゲート４２Ａの二重ノードストライクを許容可能なレベルまで低減するために必要な間隔は、Ｃゲート４２Ａ内のＰＭＯＳトランジスタ４４、４６と、ＮＭＯＳトランジスタ４８、５０をインターリーブすることによって実現できる。選択可能遅延回路４０Ｂは、Ｃゲート４２Ａ内のインターリーブＰＭＯＳトランジスタ４４、４６の間、及びインターリーブＮＭＯＳトランジスタ４８、５０の間に配置し、任意の無駄な空間なしで、所望のノード間隔を実現できる。
【００７７】
図５と６では、第二段階選択可能インターリーブフィルタ３６Ａは、第二段階遅延回路４１と、第二段階出力バッファ４３から構成できる。本実施形態では、第二段階遅延回路４１は、第二段階選択可能遅延回路４１Ｂである。第二段階選択可能遅延回路４１Ｂは、複数のトランジスタ遅延素子４７から構成できる。各トランジスタ遅延素子４７は、固定遅延回路４１Ａ用に示したものと同様の直列接続のトランジスタからなる。各トランジスタ遅延素子４７の持続時間は、ＡＳＩＣの設計段階中に選択できる。遅延は、処理、電圧及び温度の関数であってもよい。
【００７８】
各トランジスタ遅延素子４７は、多重化器５１に結合できる。トランジスタ遅延素子４７は、連続的に次々と配置でき、各トランジスタ遅延素子４７の出力は、多重化器５１の入力と、次のトランジスタ遅延素子４７の入力に結合する。多重化器５１の出力は、Ｃゲート４３Ａの第二入力５３Ｂに接続できる。一つ以上の選択信号ＮＣＬＫは、多重化器５１に送ってもよく、それを用いて、ユーザが選択した所望のプログラム可能な時間遅延に、選択可能遅延回路４１Ｂを構成できる。選択信号ＮＣＬＫを用いて、多重化器５１に信号を送り、Ｃゲート４３Ａの第二入力５３Ｂに、固定遅延回路４７からのどの出力を送るかを選択できる。
【００７９】
第二段階出力バッファ４３は、Ｃゲート４３Ａであってもよい。図の実施形態では、Ｃゲート４３Ａは、二つの直列のＰＭＯＳトランジスタ７４、７６と、二つの直列のＮＭＯＳトランジスタ７８、８０から構成できる。Ｃゲート４３Ａの各入力５３Ａと５３Ｂは、ＰＭＯＳトランジスタ７４又は７６の一方、及びＮＭＯＳトランジスタ７８又は８０の一方のゲートを制御する。図の実施形態では、入力５３Ａは、ＰＭＯＳトランジスタ７４のゲート、及びＮＭＯＳトランジスタ８０のゲートを制御できる。入力５３Ｂは、ＰＭＯＳトランジスタ７６のゲート、及びＮＭＯＳトランジスタ７８のゲートを制御できる。
【００８０】
パスゲート３０Ａの出力は、Ｃゲート４３Ａの入力５３Ａ、及び選択可能遅延回路４１Ｂに送ってもよい。選択可能遅延回路４１Ｂの出力は、Ｃゲート４３Ａの入力５３Ｂに送ってもよい。Ｃゲート４３Ａの入力５３Ａと５３Ｂが一致する場合、Ｃゲート４３Ａは、インバータとして機能できる。Ｃゲート４３Ａの入力５３Ａと５３Ｂが一致しない場合、Ｃゲート４３Ａは、その出力を駆動しなくてもよく（高インピーダンス状態）、Ｃゲート４３Ａの出力は、その現在値を維持できる。Ｃゲート４３Ａからの出力は、その後、インバータ８６に送ってもよい。
【００８１】
Ｃゲート４３Ａの二重ノードストライクを許容可能なレベルまで低減するために必要な間隔は、Ｃゲート４３Ａ内のＰＭＯＳトランジスタ７４、７６と、ＮＭＯＳトランジスタ７８、８０をインターリーブすることによって実現できる。選択可能遅延回路４１Ｂは、Ｃゲート４３Ａ内のインターリーブＰＭＯＳトランジスタ７４、７６の間、及びインターリーブＮＭＯＳトランジスタ７８、８０の間に配置し、任意の無駄な空間なしで、所望のノード間隔を実現できる。
【００８２】
フリップフロップ１０Ｃは、第一段階２６の用のマスタラッチクロックに連結された複数の遅延、及び多重化器選択入力を備えた第一段階選択可能インターリーブフィルタ３２Ａを用いて、セットアップ時間を低減する。マスタラッチクロックゲートがオン、つまり、反転クロック信号ＮＣＬＫがオンの場合、より小さな遅延が選択され、フリップフロップセットアップ時間を低減し、電気的性能を向上させるために、シングルイベントトランジェント耐性を相殺する。マスタラッチクロックゲートがオフ、つまり、反転クロック信号ＮＣＬＫがオフの場合、より大きな遅延時間が選択され、フリップフロップの堅牢なＳＥＵ特性を維持する。第二段階２８は、図３〜４と同じ設計を備えている。この実装は、高速のフリップフロップが必要とされるクリティカルタイミングパスで有用である。フリップフロップ１０Ｃは、アップセットに対して非常に耐性があるが、トランジェントに対してはあまり耐性がなく、低電力形態より１５％多くのエネルギを利用し、グローバルクロックツリーに３０％多くの負荷を加える。そのセットアップ時間及びＣＬＫ対Ｑ遅延は、フィルタなしのＤＩＣＥフリップフロップと同等である。
【００８３】
フリップフロップ１０Ｂは、高性能実施形態と考えてもよい。フリップフロップ１０Ｃは、第一段階選択可能インターリーブフィルタ３２Ａを備えている第一段階２６、及び第二段階選択可能インターリーブフィルタ３６Ａを備えている第二段階２８を備えるように構成できる。高性能実施形態では、第一段階及び第二段階選択可能インターリーブフィルタ３２Ａと３６Ａは各々、選択可能遅延時間を備えるように構成される。従って、第一段階及び第二段階選択可能インターリーブフィルタ３２Ａと３６Ａ用の遅延時間は各々、所望の遅延時間に基づいて選択できる。フリップフロップ１０Ｃは、高速のフリップフロップが必要とされるクリティカルタイミングパス内で有用な高性能実施形態である。
【００８４】
本開示内容の実施形態は、様々な具体的な実施形態に関して説明してきたが、当業者は、本開示内容の実施形態を、請求項の精神及び範囲内の修正形態と共に実施できることを理解できる。
【図１】
2015056892.tif 000003
【図２】
2015056892.tif 000004
【図３】
2015056892.tif 000005
【図４】
2015056892.tif 000006
【図５】
2015056892.tif 000007
【図６】
2015056892.tif 000008
【外国語明細書】
2015056892000001.pdf
2015056892000002.pdf
2015056892000003.pdf
2015056892000004.pdf