(57)【要約】【課題】トランジスタの遮断時に発生する過電圧を一定の設定起電圧以下に抑制し、高速に過電流を遮断し、素子の特性ばらつきにも対応できるトランジスタの駆動回路及び半導体遮断器並びにその遮断制御方法を提供すること。【解決手段】半導体スイッチの電流−電圧特性を求め、遮断時の第1のゲート制御電圧Ｖ１は、過電流値Ｉｏｖと起電圧上限値Ｖｄｍａｘ若しくは電源電圧値Ｖｄｄから電流−電圧特性図より決める。第２のゲート制御電圧Ｖ２は、電流値がゼロと電源電圧Ｖｄｄ若しくは起電圧上限値Ｖｄｍａｘから電流−電圧特性図より決める。ゲート制御電圧Ｖ１からゲート制御電圧Ｖ２へと降圧する遮断時間Ｔｆは、回路インダクタンスＬ、起電圧上限値Ｖｄｍａｘ、電源電圧Ｖｄｄ、過電流閾値Ｉｏｖより演算により求める。【選択図】図１
2015012706.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタのソース側の電流を検出する電流検出部と、
前記トランジスタの電流−電圧特性に基づいて導出される第１のゲート制御電圧値及び第２のゲート制御電圧値が記憶される制御電圧記憶部と、
前記トランジスタのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に遷移させるまでの時間である基準遷移時間値を記憶する遷移時間記憶部と、
前記電流検出部の出力と前記第１のゲート制御電圧値と前記第２のゲート制御電圧値及び前記基準遷移時間値とに基づいて前記トランジスタの動作を制御するゲート制御部と
を備えていることを特徴とするトランジスタの駆動回路。
【請求項２】
前記制御電圧記憶部の前記第１のゲート制御電圧値が、
前記トランジスタの電流−電圧特性に関連し、
ドレイン電圧が直流電源電圧で、ドレイン電流が過電流閾値であることより決定される第１のゲート電圧値か、
前記ドレイン電圧が起電圧上限値で、前記ドレイン電流が過電流閾値であることより決定される前記第２のゲート電圧値か、
前記第２のゲート電圧値より大きく、前記第１のゲート電圧値以下であるゲート電圧値か
のいずれかであることを特徴とする請求項１に記載のトランジスタの駆動回路。
【請求項３】
前記制御電圧記憶部の前記第２のゲート制御電圧値が、
前記トランジスタの電流−電圧特性に関連し、
前記ドレイン電圧が前記電源電圧で、前記ドレイン電流がゼロであることより決定される第３のゲート電圧値か、
前記ドレイン電圧が起電圧上限値で、前記ドレイン電流がゼロであることより決定される第４のゲート電圧値か、
前記第４のゲート電圧値より大きく、前記第３のゲート電圧値以下であるゲート電圧値か
のいずれかであることを特徴とする請求項１又は２に記載のトランジスタの駆動回路。
【請求項４】
前記トランジスタのドレイン側に直流電源と回路インダクタンスとを備え、さらに、前記回路インダクタンスと前記過電流閾値と前記起電圧上限値と前記直流電源電圧により、前記基準遷移時間値を計算する遷移時間演算部を備えていることを特徴とする請求項１，２又は３に記載のトランジスタの駆動回路。
【請求項５】
前記基準遷移時間値Ｔｆが、
Ｔｆ＝Ｌ×Ｉｏｖ／（Ｖｄｍａｘ−Ｖｄｄ）
の関係式により計算される値であることを特徴とする請求項４に記載のトランジスタの駆動回路。
【請求項６】
前記ゲート制御部が、前記トランジスタの前記ゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に降圧する変化時間を、前記基準遷移時間に基づいて決定することを特徴とする請求項１乃至５のいずれかに記載のトランジスタの駆動回路。
【請求項７】
前記ゲート制御部が、前記トランジスタのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に降圧する変化時間を、前記基準遷移時間より長くなるように制御することを特徴とする請求項６に記載のトランジスタの駆動回路。
【請求項８】
前記ゲート制御部が、前記トランジスタのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に経過時間に沿って線形に降圧することを特徴とする請求項６又は７に記載のトランジスタの駆動回路。
【請求項９】
前記ゲート制御部が、前記トランジスタのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に降圧するとき、前記ドレイン電圧値を前記起電圧上限値に一致するように制御することを特徴とする請求項６又は７に記載のトランジスタの駆動回路。
【請求項１０】
前記ドレイン電圧値を検出する電圧検出部を備え、前記ゲート制御部が、前記トランジスタのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に降圧するとき、前記ドレイン電圧値を前記起電圧上限値に一致するように制御することを特徴とする請求項９に記載のトランジスタの駆動回路。
【請求項１１】
前記ゲート制御部が、前記制御電圧記憶部及び前記遷移時間記憶部に接続される線形ゲート電圧生成部と、該線形ゲート電圧生成部から出力されるゲート信号に基づいて前記トランジスタのゲート信号を補正するゲート電圧補正部とを備えていることを特徴とする請求項６又は７に記載のトランジスタの駆動回路。
【請求項１２】
前記ゲート制御部が、前記トランジスタのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に降圧するとき、前記ドレイン電流を線形に減少するように制御することを特徴とする請求項６又は７に記載のトランジスタの駆動回路。
【請求項１３】
前記ゲート制御部が、前記トランジスタのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に降圧するとき、前記電流検出部の電流値を用いて前記ドレイン電流を線形に減少するように制御することを特徴とする請求項１２に記載のトランジスタの駆動回路。
【請求項１４】
前記ゲート制御部が、前記トランジスタのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に降圧するとき、前記ゲート電圧値を時間に線形に降圧する場合のゲート電圧値と、前記ドレイン電圧値が前記起電圧上限値に一致するように制御する場合のゲート電圧値との中間の領域のゲート電圧値をとるように制御することを特徴とする請求項６又は７に記載のトランジスタの駆動回路。
【請求項１５】
前記トランジスタが、接合型電界効果トランジスタで、該接合型電界効果トランジスタが、シリコン，シリコンカーバイド又はガリウムナイトライドを半導体材料として形成されていることを特徴とする請求項１乃至１４のいずれかに記載のトランジスタの駆動回路。
【請求項１６】
前記接合型電界効果トランジスタが、ノーマリオン型の接合型電界効果トランジスタであることを特徴とする請求項１５に記載のトランジスタの駆動回路。
【請求項１７】
直流電源と負荷装置との間に設けられトランジスタと、請求項１乃至１６のいずれかに記載のトランジスタの駆動回路とを備えていることを特徴とする半導体遮断器。
【請求項１８】
請求項１乃至１６のいずれかに記載のトランジスタの駆動回路と、直流電源からの給電線に接続された負荷装置と、前記直流電源との間に設けられた半導体遮断器の遮断制御方法において、
前記半導体遮断器が、
前記給電線を流れる電流を検出する電流検出部と、前記給電線に流れる電流を制御する半導体スイッチと、該半導体スイッチの電流−電圧特性に関連するゲート制御電圧値の制御電圧記憶部と、前記半導体スイッチの２つのゲート制御電圧間の基準遷移時間値を記憶する遷移時間記憶部と、前記電流検出部の出力と前記ゲート制御電圧値及び前記基準遷移時間値から前記半導体スイッチの駆動状態を決定するゲート制御部とを備え、
前記制御電圧記憶部の第１のゲート制御電圧値を、
前記半導体スイッチの電流−電圧特性に関連し、
ドレイン電圧値が直流電源電圧値で、ドレイン電流値が給電線を流れる過電流閾値であることより決定される第１のゲート電圧値か、
前記ドレイン電圧値が起電圧上限値で、前記ドレイン電流値が給電線を流れる過電流閾値であることより決定される第２のゲート電圧値か、
前記第２のゲート電圧値より大きく、前記第１のゲート電圧値以下であるゲート電圧値のいずれかとし、
前記制御電圧記憶部の第２のゲート制御電圧値を、
前記半導体スイッチの電流−電圧特性に関連し、
前記ドレイン電圧値が前記直流電源電圧で、前記ドレイン電流値がゼロであることより決定される第３のゲート電圧値か、
前記ドレイン電圧値が前記起電圧上限値で、前記ドレイン電流がゼロであることより決定される第４のゲート電圧値か、
前記第４のゲート電圧値より大きく、前記第３のゲート電圧値以下であるゲート電圧値のいずれかとし、
前記制御電圧記憶部の前記基準遷移時間値を、
前記直流電源電圧値と前記半導体スイッチ間の回路インダクタンスと前記給電線を流れる前記過電流閾値と前記ドレイン電圧の前記起電圧上限値と前記直流電源電圧値とから前記基準遷移時間値を計算し、
前記給電線に流れる電流が前記過電流閾値を超えたことを前記電流検出部で検出したのち、前記半導体スイッチのゲート電圧値を前記第１のゲート制御電圧値とし、前記基準遷移時間値に基づいて前記第２のゲート制御電圧値に降圧することを特徴とする半導体遮断器の遮断制御方法。
【請求項１９】
前記基準遷移時間値Ｔｆを
Ｔｆ＝Ｌ×Ｉｏｖ／（Ｖｄｍａｘ−Ｖｄｄ）
で計算することを特徴とする請求項１８に記載の半導体遮断器の遮断制御方法。
【請求項２０】
前記ゲート制御部が、前記半導体スイッチのゲート電圧値を前記第１のゲート制御電圧値から前記第２の制御電圧値に降圧する遷移時間を前記基準遷移時間値より長くなるように制御することを特徴とする請求項１８又は１９に記載の半導体遮断器の遮断制御方法。
【請求項２１】
前記ゲート制御部が、前記半導体スイッチのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に経過時間に沿って線形に降圧することを特徴とする請求項１８，１９又は２０に記載の半導体遮断器の遮断制御方法。
【請求項２２】
前記ゲート制御部が、前記半導体スイッチのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に降圧するとき、前記ドレイン電圧値を前記起電圧上限値に一致するように制御することを特徴とする請求項１８，１９又は２０に記載の半導体遮断器の遮断制御方法。
【請求項２３】
前記ドレイン電圧値を検出する電圧検出部を備え、
前記ゲート制御部が、前記半導体スイッチのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に降圧するとき、前記ドレイン電圧値を前記起電圧上限値に一致するように制御することを特徴とする請求項１８，１９又は２０に記載のする半導体遮断器の遮断制御方法。
【請求項２４】
前記ゲート制御部が、前記制御電圧記憶部及び前記遷移時間記憶部に接続される線形ゲート電圧生成部と、該線形ゲート電圧生成部に接続されたゲート電圧補正部とを備え、該ゲート電圧補正部により、前記線形ゲート電圧生成部から出力されるゲート信号に基づいて前記トランジスタのゲート信号を補正することを特徴とする請求項１８，１９又は２０に記載の半導体遮断器の遮断制御方法。
【請求項２５】
前記ゲート制御部が、前記半導体スイッチのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に降圧するとき、前記ドレイン電流値を線形に減少するように制御することを特徴とする請求項１８，１９又は２０に記載の半導体遮断器の遮断制御方法。
【請求項２６】
前記ゲート制御部が、前記半導体スイッチのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に降圧するとき、前記電流検出部の電流検出値を用いて前記ドレイン電流値を線形に減少するように制御することを特徴とする請求項１８，１９又は２０に記載の半導体遮断器の遮断制御方法。
【請求項２７】
前記ゲート制御部が、前記半導体スイッチのゲート電圧値を前記第１のゲート制御電圧値から前記第２のゲート制御電圧値に降圧するとき、前記ゲート電圧値を経過時間に沿って線形に降圧する場合のゲート電圧値と、前記ドレイン電圧値を前記起電圧上限値に一致するように制御する場合のゲート電圧値との中間の領域のゲート電圧値をとるように制御することを特徴とする請求項１８，１９又は２０に記載の半導体遮断器の遮断制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタの駆動回路及びそれを用いた半導体遮断器並びにその遮断制御方法に関し、より詳細には、過電流を短時間に限流するとともに、スナバ回路を使わずトランジスタの遮断時に発生する過電圧を設定値以下に抑制することができるトランジスタの駆動回路及び半導体遮断器並びにその遮断制御方法に関する。
【背景技術】
【０００２】
近年、電源側から直流給電で負荷に電力供給を行う開発がなされている。交流−直流変換、直流−交流変換の回数を減らし、その変換での損失をなくす試みであるが、直流給電では、負荷側に短絡事故、地絡などが発生し過電流が生じた場合の回路の遮断方法に、交流の場合とは異なる遮断方法が必要となる。遮断素子となる半導体として、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラトランジスタなどを利用する方式が検討されているが、直流が流れている状態で回路を遮断、開放すると、回路上の回路インダクタンスにより半導体素子のドレインやコレクタに高起電圧の発生や発振が発生し、素子を破壊する可能性や、発振の収束に長い時間を要する可能性などの問題がある。
【０００３】
また、回路インダクタンスに蓄えられたエネルギーをどこかで消費する必要があるが、通常は各種のスナバ回路が用いられ、大電流を扱う場合にはスナバ回路に使う素子が大型化する。遮断装置としては、他にヒューズや遮断ブレーカ（ＭＣＣＢ）があるが、短絡時の遮断時間がミリ秒のオーダーと長い。半導体遮断器では、この速度が数１０マイクロ秒と期待されている。また、再利用性の点でヒューズは交換が必要であり、遮断ブレーカ（ＭＣＣＢ）も繰り返し利用で接点抵抗の劣化の課題があり、半導体遮断器はこの繰り返し利用性でも優れている。
【０００４】
なお、スナバ回路（Ｓｎｕｂｂｅｒ  ｃｉｒｃｕｉｔ）とは、電気回路中にあってスイッチの遮断時に生じる過渡的な高電圧を吸収する保護回路のことで、回路の電流を突然遮断すると回路インダクタンスによって電圧が急上昇するが、スナバ回路がこのスパイク状の高電圧を抑制することで、スイッチ自身や周囲の電子部品の損傷を防ぎ電磁ノイズを最小化するという機能を有する。
【０００５】
例えば、特許文献１には、半導体スイッチを用い、スナバ回路を用いないスナバレス構成の半導体遮断器が開示されている。半導体スイッチとして、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）を用いている。
図１４は、特許文献１に記載されている直流電流遮断装置のブロック構成図である。従来の直流電流遮断装置は、スイッチ部１２と並列に抵抗Ｒと容量Ｃを直列にしたＲＣスナバ回路を設けている（特許文献１の図１２参照）。この特許文献１に記載の直流電流遮断装置１０は、給電線１７上に短絡事故により過電流が流れると、電流検出部１１により検出され、制御回路１３の過電流判定部１４により過電流発生と認識され、スイッチ駆動部１５からスイッチ部１２のトランジスタのゲートにスイッチをオン状態からオフ状態に遷移させるためのゲート制御電圧が供給される。このゲート制御電圧は、ゆっくりと徐々に下げられるが、任意波形発生部１６により事前に設定される様々なゲート電圧降下の波形パターンが使われる。
【０００６】
また、例えば、特許文献２では、半導体スイッチとして静電誘導トランジスタ（ＳＩＴ）を用いている。静電誘導トランジスタは、接合型電界効果トランジスタ（ＪＦＥＴ）の一種であり、ゲート電圧によりｐｎ接合部の空乏層幅を制御し、電導チャンネルをオン、オフするものである。
図１５は、特許文献２に記載されている半導体遮断装置のブロック構成図である。その動作は、上述した特許文献１と類似のものになっている。この半導体遮断器２１は、電流センサ３２と電流計測部３３で電流値を記憶部５４に蓄積し、この情報をもとに制御部５２は過電流の発生を判断する。また、制御部５２は電流値情報と入力インターフェース３５を介して外部から設定記憶部５３に設定された波形制御パラメータとから半導体部３１のゲート信号の制御を決定する。なお、符号２２は電源装置、２３は負荷装置、３４はトランジスタ駆動回路、４１，４２は直流出力線、４３，４４は直流入力線、５１はドライブ部を示している。
【０００７】
図１６は、図１５における半導体遮断装置の遮断動作を説明するための回路モデル図である。図１７は、図１６における遮断動作時の各部の電圧と電流の時間変化を示す図である。時間ｔ２で過電流が検出され、それ以降のゲート制御電圧の制御波形と回路のドレイン電流、ドレイン・ソース電圧などが示されている。
トランジスタがオン状態となるゲート電圧を電圧Ｖ１、オフ状態となるゲート電圧を電圧Ｖ２とし、それぞれ０Ｖ、−２０Ｖとなっている。過電流を検出してから、時刻ｔ３でゲート電圧Ｖｇｓを電圧Ｖ５に下げ、一定時間後に電圧Ｖ３に上昇させ、Ｔ１の時間をかけて電圧Ｖ４まで下げる。時刻ｔ６でオフ電圧Ｖ２とする。この間にドレイン電圧Ｖｄは急速に上昇し、徐々に電源電圧に収束している。
【０００８】
上述した特許文献２では、半導体スイッチとして静電誘導トランジスタを用いているため、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）の場合と異なりスイッチのオン抵抗値を制御するためのゲート電圧Ｖｇｓの制御電圧幅が広くとれ、遮断特性もよく、数１０マイクロ秒で遮断が終了している。
図１８（ａ），（ｂ）は、非特許文献１に記載されている電圧Ｖａ，Ｖｂの決定法に関する説明図で、図１９は、電圧Ｖａ，Ｖｂの決定法を用いた場合の複数サンプルでの結果を表に示した図である。
【０００９】
電圧Ｖ３＝Ｖａは、トランジスタのオン状態と中間状態の境のゲート電圧、電圧Ｖ４＝Ｖｂは中間状態とオフ電圧の境の電圧である。この電圧Ｖ３と電圧Ｖ４を決定するために三角波のゲート波形を図１６のトランジスタにかけ、トランジスタがオフ状態から電流が流れだす電圧をＶ４とし、オン状態からゲート電圧を下げていき電流が減少し始まる電圧をＶ３と決めることを提案している。上述したように、図１９は、複数のサンプルに対し、この決め方の電圧Ｖ３、電圧Ｖ４で駆動したときのドレイン電圧Ｖｄのピーク電圧値（ｏｖｅｒ  ｖｏｌｔａｇｅ）を示しており、特性の異なるサンプルに対して過電圧の抑制ができたと述べられている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−６７４４０号公報
【特許文献２】特開２０１０−２２０３２５号公報
【非特許文献】
【００１１】
【非特許文献１】平成２５年電気学会全国大会論文番号４−１３８「直流給電システム用遮断器に用いるＳｉＣ−ＳＩＴのゲート電圧設定方法の検討」（平成２５年３月５日発行）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したように、特許文献１では、半導体スイッチとして絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）を用いている。この絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）では、ゲート電圧Ｖｇｓが閾値Ｖｔｈの前後で急速にオンとオフの状態が切り替わり、トランジスタのオン抵抗値は小さい状態と非常に大きな値の間を遷移する。
この特許文献１の遮断回路は、スナバレスにするために、このスイッチがオン状態からオフ状態に遷移するときの導通抵抗で電流を消費させるが、このためには、回路インダクタンスに蓄えられたエネルギーに応じて消費時間を十分にかせぐ必要があり、ゲート制御電圧はゆっくりと徐々に下げる必要がある。また、特許文献１では、ミリ秒のオーダーのゲート制御時間を考えており、従来のヒューズや遮断ブレーカ（ＭＣＣＢ）と同等の遮断応答時間となり、半導体遮断器として期待される数１０マイクロ秒の遮断応答は難しい。
【００１３】
そのため、ゲート電圧Ｖｇｓを閾値Ｖｔｈ付近に精度よく保ち、徐々に電圧を下げられれば応答時間を早くできる可能性があるが、半導体トランジスタではよく知られているように閾値Ｖｔｈは素子毎にばらつき、ゲート電圧Ｖｇｓを一定に設定しても素子毎に特性が大きく変わってしまう。このため、素子が変わっても特性が安定するような、閾値ばらつきの対策が必要となる。
【００１４】
また、上述した特許文献２では、静電誘導トランジスタのノーマリオン特性を利用したゲート電圧制御により高速な遮断特性が実現されることが記載されているが、上述したゲート電圧制御において、ゲート電圧Ｖ３、ゲート電圧Ｖ４、ゲート電圧Ｖ５、Ｔ１時間などを素子特性との関係でどのように決めるか、その情報が開示されていない。
つまり、ゲート電圧Ｖ３がオフ電位に近い場合は、急速にトランジスタがオフされるためドレイン電圧は急速に上昇し高い起電圧が発生し、素子を破壊する可能性がある。
【００１５】
ゲート電圧Ｖ３がオン電位に近い場合は、電流値の減少が小さくドレイン電圧は電源電圧以下になる可能性があり、結局、遮断までの時間が長くなる。
ドレイン電圧の許容される上昇値は、トランジスタの耐圧やトランジスタが接続された回路システムの特性に依存し、システム的に規定される。この規定された上限の起電圧値を起電圧上限値と定義する。また、過電流を検出して遮断動作に入るときの過電流値も、大きく成り過ぎるとトランジスタの破壊につながり、更にトランジスタが接続された回路システムに影響を与えるのでシステム的に規定される。この規定された上限の過電流値を過電流閾値と定義する。
【００１６】
また、非特許文献１では、上述した特許文献２で開示されていなかった電圧Ｖ３，電圧Ｖ４の設定法が提案され、その設定法で駆動した場合に起電圧の抑制ができるとされているが、起電圧を一定の設定電圧以下に制御するゲート電圧の設定法にはなっていない。また、遮断時間の設定法も開示されていない。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、トランジスタの遮断時に発生する過電圧を一定の設定起電圧以下に抑制し、高速に過電流を遮断し、素子の特性ばらつきにも対応できるトランジスタの駆動回路及び半導体遮断器並びにその遮断制御方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、トランジスタ（６６）のソース側の電流を検出する電流検出部（６７）と、前記トランジスタ（６６）の電流−電圧特性に基づいて導出される第１のゲート制御電圧値（Ｖ１）及び第２のゲート制御電圧値（Ｖ２）が記憶される制御電圧記憶部（７０）と、前記トランジスタ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に遷移させるまでの時間である基準遷移時間値（Ｔｆ）を記憶する遷移時間記憶部（７１）と、前記電流検出部（６７）の出力と前記第１のゲート制御電圧値（Ｖ１）と前記第２のゲート制御電圧値（Ｖ２）及び前記基準遷移時間値（Ｔｆ）とに基づいて前記トランジスタ（６６）の動作を制御するゲート制御部（６９）とを備えていることを特徴とするトランジスタの駆動回路である。（図１乃至図３，図５；実施例１，３，５）
【００１８】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記制御電圧記憶部（７０）の前記第１のゲート制御電圧値（Ｖ１）が、前記トランジスタ（６６）の電流−電圧特性に関連し、ドレイン電圧（Ｖｄｓ）が直流電源電圧（Ｖｄｄ）で、ドレイン電流（Ｉｄ）が過電流閾値（Ｉｏｖ）であることより決定される第１のゲート電圧値（Ｖ１ａ）か、前記ドレイン電圧（Ｖｄｓ）が起電圧上限値（Ｖｄｍａｘ）で、前記ドレイン電流（Ｉｄ）が過電流閾値（Ｉｏｖ）であることより決定される前記第２のゲート電圧値（Ｖ１ｂ）か、前記第２のゲート電圧値（Ｖ１ｂ）より大きく、前記第１のゲート電圧値（Ｖ１ａ）以下であるゲート電圧値（Ｖｇｓ）かのいずれかであることを特徴とする。（図７）
【００１９】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記制御電圧記憶部（７０）の前記第２のゲート制御電圧値（Ｖ２）が、前記トランジスタ（６６）の電流−電圧特性に関連し、前記ドレイン電圧（Ｖｄｓ）が前記電源電圧（Ｖｄｄ）で、前記ドレイン電流（Ｉｄ）がゼロであることより決定される第３のゲート電圧値（Ｖ２ｂ）か、前記ドレイン電圧（Ｖｄｓ）が起電圧上限値（Ｖｄｍａｘ）で、前記ドレイン電流（Ｉｄ）がゼロであることより決定される第４のゲート電圧値（Ｖ２ａ）か、前記第４のゲート電圧値（Ｖ２ａ）より大きく、前記第３のゲート電圧値（Ｖ２ｂ）以下であるゲート電圧値（Ｖｇｓ）かのいずれかであることを特徴とする。（図７）
【００２０】
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記トランジスタ（６６）のドレイン側に直流電源（９２）と回路インダクタンス（Ｌ）とを備え、さらに、前記回路インダクタンス（Ｌ）と前記過電流閾値（Ｉｏｖ）と前記起電圧上限値（Ｖｄｍａｘ）と前記直流電源電圧（Ｖｄｄ）により、前記基準遷移時間値（Ｔｆ）を計算する遷移時間演算部（７３）を備えていることを特徴とする。（図２，図５）
また、請求項５に記載の発明は、請求項４に記載の発明において、前記基準遷移時間値Ｔｆが、Ｔｆ＝Ｌ×Ｉｏｖ／（Ｖｄｍａｘ−Ｖｄｄ）の関係式により計算される値であることを特徴とする。
【００２１】
また、請求項６に記載の発明は、請求項１乃至５のいずれかに記載の発明において、前記ゲート制御部（６９）が、前記トランジスタ（６６）の前記ゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に降圧する変化時間を、前記基準遷移時間（Ｔｆ）に基づいて決定することを特徴とする。
また、請求項７に記載の発明は、請求項６に記載の発明において、前記ゲート制御部（６９）が、前記トランジスタ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に降圧する変化時間を、前記基準遷移時間（Ｔｆ）より長くなるように制御することを特徴とする。
【００２２】
また、請求項８に記載の発明は、請求項６又は７に記載の発明において、前記ゲート制御部（６９）が、前記トランジスタ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に経過時間に沿って線形に降圧することを特徴とする。
また、請求項９に記載の発明は、請求項６又は７に記載の発明において、前記ゲート制御部（６９）が、前記トランジスタ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に降圧するとき、前記ドレイン電圧値（Ｖｄｓ）を前記起電圧上限値（Ｖｄｍａｘ）に一致するように制御することを特徴とする。
【００２３】
また、請求項１０に記載の発明は、請求項９に記載の発明において、前記ドレイン電圧値（Ｖｄｓ）を検出する電圧検出部（７４）を備え、前記ゲート制御部（６９）が、前記トランジスタ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に降圧するとき、前記ドレイン電圧値（Ｖｄｓ）を前記起電圧上限値（Ｖｄｍａｘ）に一致するように制御することを特徴とする。（図３；実施例５）
【００２４】
また、請求項１１に記載の発明は、請求項６又は７に記載の発明において、前記ゲート制御部（６９）が、前記制御電圧記憶部（７０）及び前記遷移時間記憶部（７１）に接続される線形ゲート電圧生成部（８１）と、該線形ゲート電圧生成部（８１）から出力されるゲート信号に基づいて前記トランジスタ（６６）のゲート信号を補正するゲート電圧補正部（８２）とを備えていることを特徴とする。（図４）
また、請求項１２に記載の発明は、請求項６又は７に記載の発明において、前記ゲート制御部（６９）が、前記トランジスタ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に降圧するとき、前記ドレイン電流（Ｉｄｓ）を線形に減少するように制御することを特徴とする。
【００２５】
また、請求項１３に記載の発明は、請求項１２に記載の発明において、前記ゲート制御部（６９）が、前記トランジスタ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に降圧するとき、前記電流検出部（６７）の電流値を用いて前記ドレイン電流（Ｉｄｓ）を線形に減少するように制御することを特徴とする。
【００２６】
また、請求項１４に記載の発明は、請求項６又は７に記載の発明において、前記ゲート制御部（６９）が、前記トランジスタ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に降圧するとき、前記ゲート電圧値（Ｖｇｓ）を時間に線形に降圧する場合のゲート電圧値（Ｖｇｓ）と、前記ドレイン電圧値（Ｖｄｓ）が前記起電圧上限値（Ｖｄｍａｘ）に一致するように制御する場合のゲート電圧値（Ｖｇｓ）との中間の領域のゲート電圧値（Ｖｇｓ）をとるように制御することを特徴とする。
【００２７】
また、請求項１５に記載の発明は、請求項１乃至１４のいずれかに記載の発明において、前記トランジスタ（６６）が、接合型電界効果トランジスタで、該接合型電界効果トランジスタが、シリコン，シリコンカーバイド又はガリウムナイトライドを半導体材料として形成されていることを特徴とする。
また、請求項１６に記載の発明は、請求項１５に記載の発明において、前記接合型電界効果トランジスタが、ノーマリオン型の接合型電界効果トランジスタであることを特徴とする。
【００２８】
また、請求項１７に記載の発明は、直流電源（６２）と負荷装置（６３）との間に設けられトランジスタ（６６）と、請求項１乃至１６のいずれかに記載のトランジスタの駆動回路とを備えていることを特徴とする半導体遮断器である。（図１乃至図３；実施例２，４，６）
また、請求項１８に記載の発明は、請求項１乃至１６のいずれかに記載のトランジスタの駆動回路と、直流電源（６２）からの給電線に接続された負荷装置（６３）と、前記直流電源（６２）との間に設けられた半導体遮断器（６１）の遮断制御方法において、前記半導体遮断器（６１）が、前記給電線を流れる電流を検出する電流検出部（６７）と、前記給電線に流れる電流を制御する半導体スイッチ（６６）と、該半導体スイッチ（６６）の電流−電圧特性に関連するゲート制御電圧値の制御電圧記憶部（７０）と、前記半導体スイッチ（６６）の２つのゲート制御電圧（Ｖ１，Ｖ２）間の基準遷移時間値（Ｔｆ）を記憶する遷移時間記憶部（７１）と、前記電流検出部（６７）の出力と前記ゲート制御電圧値（Ｖ１，Ｖ２）及び前記基準遷移時間値（Ｔｆ）から前記半導体スイッチ（６６）の駆動状態を決定するゲート制御部（６９）とを備え、前記制御電圧記憶部（７０）の第１のゲート制御電圧値（Ｖ１）を、前記半導体スイッチ（６６）の電流−電圧特性に関連し、ドレイン電圧値（Ｖｄｓ）が直流電源電圧値（Ｖｄｄ）で、ドレイン電流値（Ｉｄｓ）が給電線を流れる過電流閾値であることより決定される第１のゲート電圧値（Ｖ１ａ）か、前記ドレイン電圧値（Ｖｄｓ）が起電圧上限値（Ｖｄｍａｘ）で、前記ドレイン電流値（Ｉｄｓ）が給電線を流れる過電流閾値（Ｉｏｖ）であることより決定される第２のゲート電圧値（Ｖ１ｂ）か、前記第２のゲート電圧値（Ｖ１ｂ）より大きく、前記第１のゲート電圧値（Ｖ１ａ）以下であるゲート電圧値（Ｖｇｓ）のいずれかとし、前記制御電圧記憶部（７０）の第２のゲート制御電圧値（Ｖ２）を、前記半導体スイッチ（６６）の電流−電圧特性に関連し、前記ドレイン電圧値（Ｖｄｓ）が前記直流電源電圧（Ｖｄｄ）で、前記ドレイン電流値（Ｉｄｓ）がゼロであることより決定される第３のゲート電圧値（Ｖ２ｂ）か、前記ドレイン電圧値（Ｖｄｓ）が前記起電圧上限値（Ｖｄｍａｘ）で、前記ドレイン電流（Ｉｄｓ）がゼロであることより決定される第４のゲート電圧値（Ｖ２ａ）か、前記第４のゲート電圧値（Ｖ２ａ）より大きく、前記第３のゲート電圧値（Ｖ２ｂ）以下であるゲート電圧値（Ｖｇｓ）のいずれかとし、前記制御電圧記憶部（７０）の前記基準遷移時間値（Ｔｆ）を、前記直流電源電圧値（Ｖｄｄ）と前記半導体スイッチ（６６）間の回路インダクタンス（Ｌ）と前記給電線を流れる前記過電流閾値（Ｉｏｖ）と前記ドレイン電圧（Ｖｄｓ）の前記起電圧上限値（Ｖｄｍａｘ）と前記直流電源電圧値（Ｖｄｄ）とから前記基準遷移時間値（Ｔｆ）を計算し、前記給電線に流れる電流が前記過電流閾値（Ｉｏｖ）を超えたことを前記電流検出部（６７）で検出したのち、前記半導体スイッチ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）とし、前記基準遷移時間値（Ｔｆ）に基づいて前記第２のゲート制御電圧値（Ｖ２）に降圧することを特徴とする。（図１乃至図３，図５，図７；実施例２，４，６）
【００２９】
また、請求項１９（請求項５に対応）に記載の発明は、請求項１８に記載の発明において、前記基準遷移時間値ＴｆをＴｆ＝Ｌ×Ｉｏｖ／（Ｖｄｍａｘ−Ｖｄｄ）で計算することを特徴とする。
また、請求項２０（請求項７に対応）に記載の発明は、請求項１８又は１９に記載の発明において、前記ゲート制御部（６９）が、前記半導体スイッチ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２の制御電圧値（Ｖ２）に降圧する遷移時間を前記基準遷移時間値（Ｔｆ）より長くなるように制御することを特徴とする。
【００３０】
また、請求項２１（請求項８に対応）に記載の発明は、請求項１８，１９又は２０に記載の発明において、前記ゲート制御部（６９）が、前記半導体スイッチ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に経過時間に沿って線形に降圧することを特徴とする。
また、請求項２２（請求項９に対応）に記載の発明は、請求項１８，１９又は２０に記載の発明において、前記ゲート制御部（６９）が、前記半導体スイッチ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に降圧するとき、前記ドレイン電圧値（Ｖｄｓ）を前記起電圧上限値（Ｖｄｍａｘ）に一致するように制御することを特徴とする。
【００３１】
また、請求項２３（請求項１０に対応）に記載の発明は、請求項１８，１９又は２０に記載の発明において、前記ドレイン電圧値（Ｖｄｓ）を検出する電圧検出部（７４）を備え、前記ゲート制御部（６９）が、前記半導体スイッチ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に降圧するとき、前記ドレイン電圧値（Ｖｄｓ）を前記起電圧上限値（Ｖｄｍａｘ）に一致するように制御することを特徴とする。
【００３２】
また、請求項２４（請求項１１に対応）に記載の発明は、請求項１８，１９又は２０に記載の発明において、前記ゲート制御部（６９）が、前記制御電圧記憶部（７０）及び前記遷移時間記憶部（７１）に接続される線形ゲート電圧生成部（８１）と、該線形ゲート電圧生成部（８１）に接続されたゲート電圧補正部（８２）とを備え、該ゲート電圧補正部（８２）により、前記線形ゲート電圧生成部（８１）から出力されるゲート信号に基づいて前記トランジスタ（６６）のゲート信号を補正することを特徴とする。（図４）
また、請求項２５（請求項１２に対応）に記載の発明は、請求項１８，１９又は２０に記載の発明において、前記ゲート制御部（６９）が、前記半導体スイッチ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に降圧するとき、前記ドレイン電流値（Ｉｄｓ）を線形に減少するように制御することを特徴とする。
【００３３】
また、請求項２６（請求項１３に対応）に記載の発明は、請求項１８，１９又は２０に記載の発明において、前記ゲート制御部（６９）が、前記半導体スイッチ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に降圧するとき、前記電流検出部（６７）の電流検出値を用いて前記ドレイン電流値（Ｉｄｓ）を線形に減少するように制御することを特徴とする。
【００３４】
また、請求項２７（請求項１４に対応）に記載の発明は、請求項１８，１９又は２０に記載の発明において、前記ゲート制御部（６９）が、前記半導体スイッチ（６６）のゲート電圧値（Ｖｇｓ）を前記第１のゲート制御電圧値（Ｖ１）から前記第２のゲート制御電圧値（Ｖ２）に降圧するとき、前記ゲート電圧値（Ｖｇｓ）を経過時間に沿って線形に降圧する場合のゲート電圧値（Ｖｇｓ）と、前記ドレイン電圧値（Ｖｄｓ）を前記起電圧上限値（Ｖｄｍａｘ）に一致するように制御する場合のゲート電圧値（Ｖｇｓ）との中間の領域のゲート電圧値（Ｖｇｓ）をとるように制御することを特徴とする。
【発明の効果】
【００３５】
本発明によれば、設定された起電圧上限値や過電流閾値に対応し、良好な遮断動作となる遮断時間を設定できるトランジスタの駆動回路が実現できる。
また、本発明の半導体遮断器及びその遮断制御方法により、直流遮断器において発生する過電圧をシステム仕様の起電圧上限値以下に抑制し、過電流閾値に対応して最適な時間で遮断することが可能になる。また、遮断器設置環境による回路インダクタンスや半導体スイッチ素子の特性ばらつきなども考慮に入れ、対応可能な上述のゲート制御が可能となる。
【図面の簡単な説明】
【００３６】
【図１】本発明に係るトランジスタの駆動回路及びそのトランジスタの駆動回路を用いた半導体遮断器を説明するためのブロック構成図である。
【図２】実施例１に遷移時間演算部を加えたトランジスタの駆動回路及びそのトランジスタの駆動回路を用いた半導体遮断器を説明するためのブロック構成図である。
【図３】実施例１に電圧検出部を加えたトランジスタの駆動回路及びそのトランジスタの駆動回路を用いた半導体遮断器を説明するためのブロック構成図である。
【図４】図３に示した本実施例６に係る半導体遮断器のドレイン電圧を用いた遮断動作の説明図である。
【図５】（ａ），（ｂ）は、半導体スイッチの動作を説明するための遮断回路及びそのゲート波形図である。
【図６】（ａ），（ｂ）は、半導体スイッチのＩ−Ｖ特性を説明する図である。
【図７】素子特性２の素子についてＩ−Ｖ特性を求めた例を示す図である。
【図８】（ａ），（ｂ）は、ゲート電圧Ｖ１と遮断時のドレイン起電圧の関係の測定例を示す図である。
【図９】（ａ）及び（ｂ）は、ゲート制御電圧と遮断時間を説明するための図である。
【図１０】素子特性２の場合のＩ−Ｖ特性を示す図である。
【図１１】（ａ）乃至（ｃ）は、素子特性１の遮断時の電流波形及び電圧波形を示す図である。
【図１２】（ａ）及び（ｂ）は、素子特性２の遮断時の電流波形及び電圧波形を示す図である。
【図１３】（ａ），（ｂ）は、素子特性１の遮断時の電流波形及び電圧波形を示す図である。
【図１４】特許文献１に記載されている直流電流遮断装置のブロック構成図である。
【図１５】特許文献２に記載されている半導体遮断装置のブロック構成図である。
【図１６】図１５における半導体遮断装置の遮断動作を説明するための回路モデル図である。
【図１７】図１６における遮断動作時の各部の電圧と電流の時間変化を示す図である。
【図１８】（ａ），（ｂ）は、非特許文献１に記載されている電圧Ｖａ，Ｖｂの決定法に関する説明図である。
【図１９】電圧Ｖａ，Ｖｂの決定法を用いた場合の複数サンプルでの結果を表に示した図である。
【発明を実施するための形態】
【００３７】
以下、図面を参照して本発明の各実施例について説明する。  
図１は、本発明に係るトランジスタの駆動回路及びそのトランジスタの駆動回路を用いた半導体遮断器を説明するためのブロック構成図である。図中符号６１は半導体遮断器、６２は直流電源、６３は負荷装置、６４は正側給電線、６５は負側給電線、６６は半導体スイッチ（トランジスタ）、６７は電流検出部、６８は電流変換部（電流計測部）、６９はゲート制御部、７０は制御電圧記憶部、７１は遷移時間記憶部、７２はシステムコントローラを示している。なお、トランジスタの駆動回路は、電流検出部６７と電流変換部（電流計測部）６８とゲート制御部６９と制御電圧記憶部７０と遷移時間記憶部７１とで構成されている。
【実施例１】
【００３８】
本実施例１に係る発明は、図１に示したトランジスタの駆動回路である。本実施例１のトランジスタの駆動回路は、過電流を短時間に限流するとともに、トランジスタの遮断時に発生する過電圧を指定された上限値以下に抑制することができるトランジスタ６６の駆動回路である。
つまり、本実施例１のトランジスタの駆動回路は、トランジスタ６６のソース側の電流を検出する電流検出部６７と、トランジスタ６６の電流−電圧特性に基づいて導出される第１のゲート制御電圧値Ｖ１及び第２のゲート制御電圧値Ｖ２が記憶される制御電圧記憶部７０と、トランジスタ６６のゲート電圧値Ｖｇｓを第１のゲート制御電圧値Ｖ１から第２のゲート制御電圧値Ｖ２に遷移させるまでの時間である基準遷移時間値Ｔｆを記憶する遷移時間記憶部７１と、電流検出部６７の出力と第１のゲート制御電圧値Ｖ１と第２のゲート制御電圧値Ｖ２及び基準遷移時間値Ｔｆとに基づいてトランジスタ６６の動作を制御するゲート制御部６９とを備えている。
【００３９】
また、ゲート制御部６９は、トランジスタ６６のゲート電圧値Ｖｇｓを第１のゲート制御電圧値Ｖ１から第２のゲート制御電圧値Ｖ２に降圧する変化時間を、基準遷移時間Ｔｆに基づいて決定するものである。
また、ゲート制御部６９は、トランジスタ６６のゲート電圧値Ｖｇｓを第１のゲート制御電圧値Ｖ１から第２のゲート制御電圧値Ｖ２に降圧する変化時間を、基準遷移時間Ｔｆより長く、特に、１割以上長くなるように制御するものである。
【００４０】
また、ゲート制御部６９は、トランジスタ６６のゲート電圧値Ｖｇｓを第１のゲート制御電圧値Ｖ１から第２のゲート制御電圧値Ｖ２に経過時間に沿って線形に降圧するものである。
また、ゲート制御部６９は、トランジスタ６６のゲート電圧値Ｖｇｓを第１のゲート制御電圧値Ｖ１から第２のゲート制御電圧値Ｖ２に降圧するとき、ドレイン電圧値Ｖｄｓを起電圧上限値Ｖｄｍａｘに一致するように制御するものである。
【００４１】
また、ゲート制御部６９は、トランジスタ６６のゲート電圧値Ｖｇｓを第１のゲート制御電圧値Ｖ１から第２のゲート制御電圧値Ｖ２に降圧するとき、ドレイン電流Ｉｄｓを線形に減少するように制御するものである。
また、ゲート制御部６９は、トランジスタ６６のゲート電圧値Ｖｇｓを第１のゲート制御電圧値Ｖ１から第２のゲート制御電圧値Ｖ２に降圧するとき、電流検出部６７の電流値を用いてドレイン電流Ｉｄｓを線形に減少するように制御するものである。
【００４２】
また、ゲート制御部６９は、トランジスタ６６のゲート電圧値Ｖｇｓを第１のゲート制御電圧値Ｖ１から第２のゲート制御電圧値Ｖ２に降圧するとき、ゲート電圧値Ｖｇｓを時間に線形に降圧する場合のゲート電圧値Ｖｇｓと、ドレイン電圧値Ｖｇｓが起電圧上限値Ｖｄｍａｘに一致するように制御する場合のゲート電圧値Ｖｇｓとの中間の領域のゲート電圧値Ｖｇｓをとるように制御するものである。
【００４３】
また、電流検出部６７は、トランジスタ６のソース側の電流を検出するものである。電流計測部６８は、電流検出部６７で検出された電流値をアナログ値、またはデジタル値でゲート制御部６９に出力する。ゲート制御部６９は、計測された電流値と過電流閾値とを比較し、これを超えたとき、トランジスタ６のゲート電圧を制御電圧記憶部７０の２つの制御電圧値と、この２つの制御電圧の間の時間変化の間隔を決める遷移時間記憶部７１の遷移時間値から決定し、トランジスタ６６の駆動状態を決定する。このゲート電圧制御により、トランジスタ６のドレイン電圧は、指定された過電圧の上限値以下になるように制御され、また、ドレイン電流は短時間で減少する。
【００４４】
また、トランジスタ６６は、電界効果トランジスタであることが好ましい。また、電界効果トランジスタが接合型電界効果トランジスタで、接合型電界効果トランジスタが、シリコン，シリコンカーバイド又はガリウムナイトライドを半導体材料として形成されていることが好ましい。また、接合型電界効果トランジスタが、ノーマリオン型の接合型電界効果トランジスタであることが好ましい。
【００４５】
上述したように、本発明のトランジスタの駆動回路によれば、過電流を短時間に限流するとともに、トランジスタの遮断時に発生する過電圧を指定された上限値以下に抑制することができる。
【実施例２】
【００４６】
本実施例２に係る発明は、図１に示した半導体遮断器である。本実施例２の半導体遮断器６１は、上述した実施例１におけるトランジスタの駆動回路を用い、直流電源６２からの給電線６４，６５に接続された負荷装置６３と、直流電源６２との間に設けられた半導体遮断器６１である。
つまり、直流電源６２と負荷装置６３との間に設けられトランジスタ６６と、上述したトランジスタの駆動回路及び以下に説明する各実施例に記載のトランジスタの駆動回路とを備えている半導体遮断器６１である。
【００４７】
電流検出部６７は、給電線６５を流れる電流を検出するものである。電流計測部６８は、電流検出部６７で検出された電流値をアナログ値、またはデジタル値でゲート制御部６９に出力する。また、半導体スイッチ６６は、給電線６４に流れる電流を制御するものである。
また、ゲート制御部６９は、計測された給電線の電流値と過電流閾値とを比較し、これを超えたとき、半導体スイッチ６６のゲート電圧を制御電圧記憶部７０の２つの制御電圧値と、この２つの制御電圧の間の時間変化の間隔を決める遷移時間記憶部７１の遷移時間値から決定し、半導体スイッチ６６の駆動状態を決定する。このゲート電圧制御により、半導体スイッチ６６のドレイン電圧は、指定された過電圧の上限値以下になるように制御され、また、ドレイン電流は短時間で減少する。
【００４８】
電流検出部６７は、電流センサであってホール素子などを用いた非接触タイプでもシャント抵抗を用いたタイプでもよい。また、シリコンホール素子を用い、電流計測部６８などと１チップ化してもよい。
ゲート制御部６９は、過電流閾値の記憶部をもち、電流計測部６８からの電流値と過電流閾値の比較を行い、電流値が過電流閾値より大きくなったときに半導体スイッチを流れる電流を遮断するためのゲート電圧制御動作に入る。半導体スイッチをオフ状態にするためにゲート電圧は、第1のゲート制御電圧値から、一定の時間を経て第２のゲート制御電圧値に設定されるが、これは制御電圧記憶部７０の値を用い、ＤＡコンバータによりゲート出力電圧を変え、また、２つの制御電圧値の時間変化の間隔はクロック回路で時間計測し、ＤＡコンバータへの入力制御電圧値を変えることで行うことができる。
【００４９】
また、半導体スイッチ６６は、電界効果トランジスタであることが好ましい。また、電界効果トランジスタが接合型電界効果トランジスタで、接合型電界効果トランジスタが、シリコン，シリコンカーバイド又はガリウムナイトライドを半導体材料として形成されていることが好ましい。また、接合型電界効果トランジスタが、ノーマリオン型の接合型電界効果トランジスタであることが好ましい。
【００５０】
上述したように、本発明の半導体遮断器によれば、過電流を短時間に限流するとともに、トランジスタの遮断時に発生する過電圧を指定された上限値以下に抑制することができる。
また、本発明の半導体遮断器の遮断制御方法は、上述した実施例１のトランジスタの駆動回路を用い、直流電源６２からの給電線６４，６５に接続された負荷装置６３と、直流電源６２との間に設けられた半導体遮断器６１の遮断制御方法である。
【００５１】
半導体遮断器６１は、上述したように、給電線を流れる電流を検出する電流検出部６７と、給電線に流れる電流を制御する半導体スイッチ６６と、この半導体スイッチ６６の電流−電圧特性に関連するゲート制御電圧値の制御電圧記憶部７０と、半導体スイッチ６６の２つのゲート制御電圧Ｖ１，Ｖ２間の基準遷移時間値Ｔｆを記憶する遷移時間記憶部７１と、電流検出部６７の出力とゲート制御電圧値Ｖ１，Ｖ２及び基準遷移時間値Ｔｆから半導体スイッチ６６の駆動状態を決定するゲート制御部６９とを備えている。
【００５２】
制御電圧記憶部７０の第１のゲート制御電圧値Ｖ１を、半導体スイッチ６６の電流−電圧特性に関連し、ドレイン電圧値Ｖｄｓが直流電源電圧値Ｖｄｄで、ドレイン電流値Ｉｄｓが給電線を流れる過電流閾値であることより決定される第１のゲート電圧値Ｖ１ａか、又はドレイン電圧値Ｖｄｓが起電圧上限値Ｖｄｍａｘで、ドレイン電流値Ｉｄｓが給電線を流れる過電流閾値Ｉｏｖであることより決定される第２のゲート電圧値Ｖ１ｂか、又は第２のゲート電圧値Ｖ１ｂより大きく、第１のゲート電圧値Ｖ１ａ以下であるゲート電圧値Ｖｇｓのいずれかとしている。
【００５３】
また、制御電圧記憶部７０の第２のゲート制御電圧値Ｖ２を、半導体スイッチ６６の電流−電圧特性に関連し、ドレイン電圧値Ｖｄｓが直流電源電圧Ｖｄｄで、ドレイン電流値Ｉｄｓがゼロであることより決定される第３のゲート電圧値Ｖ２ｂか、又はドレイン電圧値Ｖｄｓが起電圧上限値Ｖｄｍａｘで、ドレイン電流Ｉｄｓがゼロであることより決定される第４のゲート電圧値Ｖ２ａか、又は第４のゲート電圧値Ｖ２ａより大きく、第３のゲート電圧値Ｖ２ｂ以下であるゲート電圧値Ｖｇｓのいずれかとしている。
【００５４】
また、制御電圧記憶部７０の基準遷移時間値Ｔｆを、直流電源電圧値Ｖｄｄと半導体スイッチ６６間の回路インダクタンスＬと給電線を流れる過電流閾値Ｉｏｖとドレイン電圧Ｖｄｓの起電圧上限値Ｖｄｍａｘと直流電源電圧値Ｖｄｄとから基準遷移時間値Ｔｆを計算している。
そして、給電線に流れる電流が過電流閾値Ｉｏｖを超えたことを電流検出部６７で検出したのち、半導体スイッチ６６のゲート電圧値Ｖｇｓを第１のゲート制御電圧値Ｖ１とし、基準遷移時間値Ｔｆに基づいて第２のゲート制御電圧値Ｖ２に降圧する。この基準遷移時間値Ｔｆを、上述した関係式Ｔｆ＝Ｌ×Ｉｏｖ／（Ｖｄｍａｘ−Ｖｄｄ）で計算する。
【実施例３】
【００５５】
図２は、実施例１に遷移時間演算部を加えたトランジスタの駆動回路及びそのトランジスタの駆動回路を用いた半導体遮断器を説明するためのブロック構成図である。図中符号７３は遷移時間演算部を示している。その他、図１と同じ機能を有する構成要素には同一の符号を付してある。
【００５６】
本実施例３に係る発明は、図２に示したトランジスタの駆動回路である。本実施例３のトランジスタの駆動回路は、実施例１のトランジスタの駆動回路と、遷移時間演算部７３とを有する。遷移時間演算部７３は、システムコントローラ７２から、回路インダクタンスＬと、トランジスタのソース側を流れる電流の過電流閾値Ｉｏｖと、ドレイン電圧の起電圧上限値Ｖｄｍａｘと、直流電源の電圧値Ｖｄｄの情報を受け、次式（１）の遷移時間Ｔｆを演算する。また、演算結果を遷移時間記憶部７１に記憶する。
Ｔｆ＝Ｌ×Ｉｏｖ／（Ｖｄｍａｘ−Ｖｄｄ）・・・（１）
【００５７】
この演算は、遷移時間演算部７３の内部に乗算器、及び加算器をもち計算することも、加算器だけを用いて計算することも可能である。この演算をシステムコントローラ側でソフト的に実施し、結果を遷移時間記憶部７１に書き込み場合は実施例２となる。
つまり、本実施例３のトランジスタの駆動回路は、トランジスタ６６のドレイン側に直流電源９２と回路インダクタンスＬとを備え、さらに、回路インダクタンスＬと過電流閾値Ｉｏｖと起電圧上限値Ｖｄｍａｘと直流電源電圧Ｖｄｄにより、基準遷移時間値Ｔｆを計算する遷移時間演算部７３を備え、この基準遷移時間値Ｔｆは、上述したＴｆ＝Ｌ×Ｉｏｖ／（Ｖｄｍａｘ−Ｖｄｄ）の関係式により計算される値である。
【実施例４】
【００５８】
本実施例４に係る発明は、図２に示した半導体遮断器である。本実施例２の半導体遮断器６１は、上述した実施例３におけるトランジスタの駆動回路を用い、直流電源２からの給電線６４，６５に接続された負荷装置６３と、直流電源６２との間に設けられた半導体遮断器６１である。
また、本発明の半導体遮断器の遮断制御方法は、上述した実施例３のトランジスタの駆動回路を用い、直流電源６２からの給電線６４，６５に接続された負荷装置６３と、直流電源６２との間に設けられた半導体遮断器６１の遮断制御方法である。
【実施例５】
【００５９】
図３は、実施例１に電圧検出部を加えたトランジスタの駆動回路及びそのトランジスタの駆動回路を用いた半導体遮断器を説明するためのブロック構成図である。図中符号７４は電圧検出部を示している。その他、図１と同じ機能を有する構成要素には同一の符号を付してある。
本実施例５に係る発明は、トランジスタの駆動回路である。本実施例５のトランジスタの駆動回路は、実施例１のトランジスタの駆動回路と電圧検出部７４とを備えている。この電圧検出部７４は、トランジスタのドレイン電圧を検出し、ゲート制御部６９に出力する。このゲート制御部６９は、計測された電流値が過電流閾値を超えたとき、トランジスタ６６のゲート電圧を制御電圧記憶部７０の２つの制御電圧値と、この２つの制御電圧の間の変化時間の間隔を決める遷移時間記憶部７１の遷移時間値と、電圧検出部７４からのドレイン電圧とから決定し、トランジスタ６６の駆動状態を決定する。
【００６０】
つまり、本実施例のトランジスタの駆動回路は、ドレイン電圧値Ｖｄｓを検出する電圧検出部７４を備え、ゲート制御部６９は、トランジスタ６６のゲート電圧値Ｖｇｓを第１のゲート制御電圧値Ｖ１から第２のゲート制御電圧値Ｖ２に降圧するとき、ドレイン電圧値Ｖｄｓを起電圧上限値Ｖｄｍａｘに一致するように制御するものである。
【実施例６】
【００６１】
本実施例６に係る発明は、図３に示した半導体遮断器である。本実施例６の半導体遮断器６１は、上述した実施例５におけるトランジスタの駆動回路を用い、直流電源６２からの給電線６４，６５に接続された負荷装置６３と、直流電源６２との間に設けられた半導体遮断器６１である。
また、本発明の半導体遮断器６１の遮断制御方法は、上述した実施例５のトランジスタの駆動回路を用い、直流電源６２からの給電線６４，６５に接続された負荷装置６３と、直流電源６２との間に設けられた半導体遮断器６１の遮断制御方法である。
【００６２】
図４は、図３に示した本実施例６に係る半導体遮断器のドレイン電圧を用いた遮断動作の説明図である。図中符号８１は線形ゲート電圧生成部、８２はゲート電圧補正部、８３はＤＡＣコード生成器、９１は回路インダクタンス、９２は直流電源を示している。
ゲート制御部６９は、制御電圧記憶部７０及び遷移時間記憶部７１に接続される線形ゲート電圧生成部８１と、この線形ゲート電圧生成部８１から出力されるゲート信号に基づいてトランジスタ６６のゲート信号を補正するゲート電圧補正部８２とを備えている。
そして、ゲート制御部６９は、ゲート電圧補正部８２により、線形ゲート電圧生成部８１から出力されるゲート信号に基づいてトランジスタ６６のゲート信号を補正する。
【００６３】
さらに、図４を参照し、実施例６の遮断動作を説明する。簡単のため給電線は一方向だけにしている。半導体スイッチ６６のドレイン側電圧が電圧検出部７４で検出され、図３に示したゲート制御部の一部の機能ブロックであるゲート制御部６９に入力される。ゲート制御部６９は、線形ゲート電圧生成部８１とゲート電圧補正部８２よりなり、線形ゲート電圧生成部８１から出力されるゲート信号がゲート電圧補正回路８２の出力により補正されて半導体スイッチ６６のゲート電圧となる。
【００６４】
ゲート制御部６９は、給電線を流れる電流値が過電流閾値より大きくなったときに半導体スイッチ６６を流れる電流を遮断するためのゲート電圧制御動作に入る。線形ゲート電圧生成部８１は、出力するゲート電圧値を第１のゲート制御電圧値Ｖ１から第２のゲート制御電圧値Ｖ２まで時間間隔Ｔｆで線形に変化させる。ＤＡＣコード生成器８３は、ゲート制御電圧値Ｖ１からゲート制御電圧値Ｖ２の間の電圧を時間Ｔｆに線形に計算生成し、生成された電圧値を符号コード化してＤＡコンバータに入力し、ゲート電圧が出力される。この制御されたゲート電圧で、そのまま半導体スイッチを駆動して遮断動作を行わせることも可能である。
【００６５】
本実施例６では、遮断特性を更に向上させるためにゲート電圧補正回路８２により線形ゲート電圧生成部８１の出力ゲート電圧を補正する。ゲート電圧補正回路８２は、電圧検出部７４で検出したドレイン電圧値（Ｖｄｉｎ）と起電圧上限値（Ｖｒｅｆ）の大きさの差を検出し、ドレイン電圧値（Ｖｄｉｎ）が起電圧上限値（Ｖｒｅｆ）より小さい場合は、半導体スイッチ６６のゲート電圧を低下させ、ドレイン電圧値が起電圧上限値に近づくようにフィードバックをかけるように働く。ドレイン電圧の起電圧値が大きいほど過電流が消費される時間が短いので、許される起電圧上限値に制御することは電流値の減少がもっとも効率よい制御になっている。
【００６６】
また、このゲート補正回路８２は、ドレイン電圧値（Ｖｄｉｎ）が起電圧上限値（Ｖｒｅｆ）より大きくなろうとする場合は半導体スイッチ６６のゲート電圧を高くし、ドレイン電圧値が起電圧上限値を超えないように抑制するように働く。なお、このフィードバック動作は遮断動作が進み、電流値がゼロに近くなると回路的にドレイン電圧を起電圧上限値に制御することができなくなり、線形ゲート電圧生成部８１の出力が支配的になり遮断動作が進み、ドレイン電圧は電源電圧値となる。
【００６７】
ゲート制御部６９は、線形ゲート電圧生成部８１とゲート電圧補正回路８２の組み合わせで構成されているが、遮断動作時にドレイン電圧が起電圧上限値になるようにフィードバックがかかる回路構成であればよい。
また、半導体スイッチ６６は、電界効果トランジスタであることが好ましい。また、電界効果トランジスタが接合型電界効果トランジスタで、接合型電界効果トランジスタが、シリコン，シリコンカーバイド又はガリウムナイトライドを半導体材料として形成されていることが好ましい。また、接合型電界効果トランジスタが、ノーマリオン型の接合型電界効果トランジスタであることが好ましい。
【００６８】
上述したように、本発明の半導体遮断器６１によれば、過電流を短時間に限流するとともに、半導体遮断器の遮断時に発生する過電圧を指定された上限値以下に抑制することができる。
次に、半導体遮断器の動作について、特に、本発明の基本動作を司る制御電圧値、遷移時間に関連して説明する。
【００６９】
図５（ａ），（ｂ）は、半導体スイッチの動作を説明するための遮断回路及びそのゲート波形図である。
最初に、図５（ａ）に基づいて、半導体遮断器の半導体スイッチ動作について説明する。遮断器が過電流を検知して遮断動作を行う状況は、図５（ａ）の遮断検討回路で同等に説明される。図５（ｂ）のゲート信号（波形）９３でゲート電圧Ｖｇｓがオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎになると、半導体スイッチ（トランジスタ）６６は、オン状態で電源電圧（ＶＤＤ）９２により電流値が増加していく。負荷側に短絡事故などが発生した場合、給電路に過電流が流れる。図５（ａ）の半導体スイッチ（トランジスタ）６６のドレイン電流が給電線に流れる電流で、この電流値が過電流閾値Ｉｏｖに達したとき、遮断動作を始める。ゲート波形では、Ｖｏｎレベルから第1のゲート制御電圧値Ｖ１レベルへとゲート電圧を下げて半導体スイッチ（トランジスタ）６６をＯＮ状態から中間状態へと遷移させ、トランジスタのドレイン−ソース間の抵抗値を上げて電流値を下げる。
【００７０】
本発明では、このゲート波形の制御を図５（ｂ）に示すように、Ｖｏｎから第1のゲート制御電圧値Ｖ１へ、更に一定の時間間隔で第２のゲート制御電圧値Ｖ２に下げるゲート波形制御を前提として遮断動作を考える。
遮断時にゲート電圧を急激に下げるとトランジスタのドレイン側についている給電路の回路インダクタンスのためにドレイン電圧が急激に上昇する。この発生する起電圧は、トランジスタの耐圧や給電経路に接続されている機器に依存して上限値があり、この上限値を起電圧上限値Ｖｄｍａｘとする。通常動作時に給電路を流れる電流により、回路インダクタンスに電気エネルギーがたまっている。遮断時には、回路インダクタンスのエネルギーをトランジスタの抵抗で消費するために電流を流す時間が必要であるが、この電流が消費され、遮断動作が短くなるゲート電圧制御が望まれる。
【００７１】
図６（ａ），（ｂ）は、半導体スイッチ（トランジスタ）のＩ−Ｖ特性を説明する図である。通常、トランジスタのＩ−Ｖ特性はカーブトレーサにより測定されるが、本発明のトランジスタが動作する領域は高電圧、高電流領域であるため通常のカーブトレーサでは測定ができない。本発明者らは、スイッチング時のドレイン電圧、ドレイン電流値をもとにＩ−Ｖ特性を求め、このＩ−Ｖ特性図により遮断時の起電圧上限値Ｖｄｍａｘやゲート制御電圧値が関係していることを見出した。
【００７２】
図６（ａ）は、図５（ａ）の回路に図５（ｂ）のゲート駆動波形で、Ｖ１＝Ｖ２とした場合のドレイン電圧とドレイン電流の変化を示している。ゲート電圧がオン電圧から第１のゲート制御電圧Ｖ１に下げるとドレイン電流が下がり、ドレイン電圧も下がるが、この過程のドレイン電流Ｉｄｓとドレイン電圧Ｖｄｓの関係を、ゲート電圧Ｖｇｓと電源電圧Ｖｄｄを変えながら測定したのが図６（ｂ）である。なお、図６（ｂ）は、素子特性１の場合で、構造、プロセスに依存して、このＩ−Ｖ特性が変わってくる。本発明の実施例では、素子特性１と素子特性２の素子について実施している。
【００７３】
図７は、素子特性２の素子についてＩ−Ｖ特性を求めた例を示す図である。複数のラインは異なるゲート電圧Ｖｇｓに対応し、Ｖｇｓ１からＶｇｓ１２まではゲート電圧の差ΔＶｇｓが０．２Ｖで、小さくなっていく。
図７を用いて図５（ａ）の回路での起電圧上限値Ｖｄｍａｘ、ゲート制御電圧Ｖｇｓなどについて説明する。図５（ａ）の回路で過電流が増加し過電流閾値Ｉｏｖに達したとき、この実施例では１０Ａに達したとき、図７のＩ−Ｖ特性図ではドレイン電圧はゼロであるので、左の電流軸上１０ＡのところＡ点にいる。次に、ゲート制御電圧を第１のゲート制御電圧値Ｖ１にするが、このとき、Ｉ−Ｖ特性図上で、ドレイン電流は、ほぼ過電流閾値Ｉｏｖで、１０Ａで一定のまま、ドレイン電圧が電源電圧Ｖｄｄとなる点はゲート電圧ＶｇｓがＶ１ａであり、過電流閾値Ｉｏｖが１０Ａ、ドレイン電圧が起電圧上限値Ｖｄｍａｘとなる点はゲート電圧ＶｇｓがＶ１ｂとなっている。ゲート起電圧ＶｇｓがＶ１ｂよりも小さい場合は、起電圧は、上限値のＶｄｍａｘよりも大きくなることが分かる。
【００７４】
つまり、制御電圧記憶部７０の第１のゲート制御電圧値Ｖ１は、トランジスタ６６の電流−電圧特性に関連し、ドレイン電圧Ｖｄｓが直流電源電圧Ｖｄｄで、ドレイン電流Ｉｄが過電流閾値Ｉｏｖであることより決定される第１のゲート電圧値Ｖ１ａか、又はドレイン電圧Ｖｄｓが起電圧上限値Ｖｄｍａｘで、ドレイン電流Ｉｄが過電流閾値Ｉｏｖであることより決定される第２のゲート電圧値Ｖ１ｂか、又は第２のゲート電圧値Ｖ１ｂより大きく、第１のゲート電圧値Ｖ１ａ以下であるゲート電圧値Ｖｇｓかのいずれかである。
【００７５】
このようにＩ−Ｖ特性をもとめ、電源電圧、起電圧上限の値をもとにゲート電圧を制御した場合の実施例を次に示す。
図８（ａ），（ｂ）は、ゲート電圧Ｖ１と遮断時のドレイン起電圧の関係の測定例を示す図である。図８（ａ）は電流遮断波形で、図８（ｂ）は電流遮断特性を表に示す図である。図８（ａ）に示す電流遮断波形は、電源電圧１００Ｖ，起電圧上限値を１５０Ｖ，過電流閾値を２Ａとした場合に、第１のゲート制御電圧Ｖ１を図８（ｂ）に示す電流遮断特性表の（１）から（３）まで変えた場合のドレイン電流Ｉｄｓ，ドレイン電圧Ｖｄｓの変化を示している。第２のゲート制御電圧Ｖ２は一定としている。本実施例は、素子特性２の素子を使っている。
【００７６】
図８（ｂ）に示す（２）は、ゲート制御電圧Ｖ１＝−４．４Ｖで、ゲート起電圧がＶ１に変わった時に、起電圧上限値１５０Ｖとなる。（１）はゲート制御電圧Ｖ１＝−４．３Ｖで、ゲート起電圧がＶ１に変わった時に、ドレイン電圧が電源電圧１００Ｖ付近になる。（１）のゲート制御電圧では、ドレイン電圧Ｖｄｓの立ち上がり時は、起電圧上限値１５０Ｖに達しないが、それ以降でドレイン電圧Ｖｄｓのピーク電圧が、起電圧上限値１５０Ｖに達し、更に減少する。（１）と（２）で遮断開始時の電流値の減少傾向は、（２）の方が大きい。（３）は比較のためにゲート制御電圧を（２）よりも低くした場合である。ドレイン電圧は、起電圧上限値の１５０Ｖを超え、２７０Ｖに達しているが、遮断開始時のドレイン電流Ｉｄｓの減少は、他よりも大きくなっている。
【００７７】
また、ゲート電圧Ｖ１が（１）より大きい場合は、ドレイン電圧Ｖｄｓの立ち上がり時の電圧は、電源電圧１００Ｖより低くなり、トランジスタのオン状態に近いことになる。このときのドレイン電流の減少の仕方は、（１）の場合より悪くなる方向であり不利となる。図７の説明において、（１）のゲート駆動条件がゲート電圧Ｖ１ａに、（２）のゲート駆動条件がゲート電圧Ｖ１ｂに対応している。
【００７８】
図９（ａ）及び（ｂ）は、ゲート制御電圧と遮断時間を説明するための図である。図１０は、素子特性２の場合のＩ−Ｖ特性を示す図である。図９（ａ）及び（ｂ）と図１０に基づいて第２のゲート制御電圧Ｖ２と第１のゲート制御電圧Ｖ１との時間間隔Δｔについて説明する。図９（ａ）に示すモデル回路は、図５（ａ）の遮断回路でトランジスタ部を抵抗に置き換えた図である。トランジスタはゲート電圧制御により可変抵抗値と同等であることを示している。
【００７９】
このモデル回路は、次の式（２）の微分方程式を満たす。
Ｌ＊（ｄＩ／ｄｔ）＋Ｒ（ｔ）＊Ｉ＝Ｖｄｄ・・・（２）
過電流値Ｉｏｖが遮断動作によりＴｆ後にゼロになるとすると、式（２）より、遮断時間Ｔｆは、次式（３）で表現される。
【００８０】
【数１】
2015012706.tif 000003
【００８１】
式（３）中のＲ＊Ｉの項は、ドレイン電圧Ｖｄｓに等しい。
遮断時間Ｔｆは、積分の中が小さいほど、小さいことになるが、この値は、ドレイン電圧Ｖｄｓがどのような軌跡をたどるかに依存する。図１０で、過電流値Ｉｏｖ、起電圧上限値Ｖｄｍａｘからドレイン電圧Ｖｄｓが“ａ”と“ｂ”の２つの軌跡を取る場合を比較すると、式（３）の積分の中の分母が（Ｖｄｓ−Ｖｄｄ）であるから、“ａ”の軌跡をたどるほうが収束時間Ｔｆは、小さいことが分かる。なお、電流値が十分小さくなった状況では、ゲート電圧を制御してもトランジスタの抵抗値はほぼ一定値になり、遮断に要する時間は、式（３）とは異なる表現となるが、全体の概遮断時間は、式（３）で近似できる。
【００８２】
ドレイン電圧Ｖｄｓが、“ａ”の軌跡をとるようにゲート電圧制御できたとすると、遮断時間Ｔｆは、式（３）の積分の中のＶｄｓ＝Ｖｄｍａｘのときに最も小さくなる。このとき、積分の中は一定値、Ｌ／（Ｖｄｍａｘ−Ｖｄｄ）になり、積分の外にだせる。結局、遮断時間Ｔｆの理想値は、以下の式（４）
Ｔｆ＝Ｌ×Ｉｏｖ／（Ｖｄｍａｘ−Ｖｄｄ）・・・（４）
となる。実際の遮断時間は、このＴｆより長くなるが、式（２）中のインダクタンスＬとトランジスタ抵抗値Ｒの他に寄生の容量Ｃがある場合は、式（４）の遮断時間Ｔｆより小さな遮断時間となる場合もある。
【００８３】
また、ドレイン電圧Ｖｄｓが、“ａ”の軌跡をとるようにゲート電圧制御ができた場合の電流値の時間変化は、数（２）式で、Ｒ（ｔ）＊Ｉ＝Ｖｄｍａｘとなることから、以下の式（５）となる。
ｄＩ／ｄｔ＝（Ｖｄｄ−Ｖｄｍａｘ）／Ｌ・・・（５）
電流Ｉについて解くと、以下の式（６）
Ｉ（ｔ）＝Ｉｏｖ−（Ｖｄｍａｘ−Ｖｄｄ）／Ｌ＊ｔ・・・（６）
となり、電流は、過電流値Ｉｏｖから時間に線形に減少することになる。ドレイン電流を線形に減少するようにゲート電圧制御することとドレイン電圧をＶｄｍａｘに一定にするようにゲート制御することが同等であることが分かる。
【００８４】
第２のゲート制御電圧Ｖ２は、電流値がゼロの状態で、ドレイン電圧Ｖｄｓが電源電圧Ｖｄｄとなるゲート電圧Ｖ２ｂから、ドレイン電圧ＶｄｓがＶｄｍａｘになるゲート電圧Ｖ２ａを含む電圧値の間の電圧が可能である。ゲート電圧ＶｇｓがＶ２ａより小さい場合は、ドレイン起電圧がＶｄｍａｘを超える可能性があるので適用できない。ゲート電圧ＶｇｓがＶ２ｂより大きい場合は電流が残っておりドレイン電圧Ｖｄｓが電源電圧Ｖｄｄより小さい可能性があり収束していない状況となる。
【００８５】
素子毎にＩ−Ｖ特性、半導体スイッチの閾値が異なることが起こるが、これらは素子のデータシートの仕様書で記述される特性値の範囲で限定される。Ｉ−Ｖ特性がばらつく範囲を事前に検討することで、起電圧上限値を超えないゲート電圧Ｖｇｓを選択し、第１のゲート制御電圧とすることが可能である。また、同様に、電流遮断時の第２のゲート制御電圧も素子特性がばらついても電流が切れるゲート電圧を選択することが可能である。これにより用いる半導体スイッチ毎の、また遮断器毎のゲート電圧や遮断時間の調整をせずに済ますことも可能となる。
【００８６】
図１１（ａ）乃至（ｃ）は、素子特性１の遮断時の電流波形及び電圧波形を示す図である。素子特性１の素子を用い、上述の第１のゲート制御電圧Ｖ１、第２のゲート制御電圧Ｖ２、遮断時間Ｔｆの決め方をした場合の遮断波形を示している。第１のゲート制御電圧Ｖ１から第２のゲート制御電圧Ｖ２までのゲート電圧の時間変化は遮断時間Ｔｆで線形に変化させている。
【００８７】
給電線の回路インダクタンスＬは５００ｕＨ、電源電圧１００Ｖ、起電圧上限値１５０Ｖの条件で、過電流閾値４Ａの場合は、遮断時間Ｔｆは、式（４）よりＴｆ＝４０ｕｓ、過電流閾値８Ａの場合、遮断時間Ｔｆ＝８０ｕｓとなる。
図１１（ａ）は、Ｖ１＝−４．６８、Ｖ２＝−４．８５、Δｔ＝４０ｕｓの場合の遮断波形図である。第２のゲート制御電圧Ｖ２は、Ｉ−Ｖ特性図で電流＝ゼロ、ドレイン電圧＝１００Ｖのときのゲート電圧Ｖｇｓである。
【００８８】
図１１（ｂ）は、ゲート制御電圧は同じで、遮断時間Ｔｆ＝４５ｕｓと１割ほど長くした場合である。図１１（ａ）では、遮断時間Ｔｆ＝４０ｕｓではドレイン電圧が収束しきれておらず、ゲート電圧Ｖｇｓのオフ時に発振しているが、遮断時間Ｔｆを１割程度伸ばすと発振が抑えられ、電流、電圧の遮断ができている。
図１１（ｃ）は、過電流閾値を４Ａから８Ａにし、遮断時間を９０ｕｓとした場合の遮断波形図である。Ｖ１＝−４．２３、Ｖ２＝−４．８５である。過電流閾値が８Ａになったことにより遮断時間Ｔｆは８０ｕｓと計算されるが、１割ほど延長し、９０ｕｓとした。電流、電圧とも遮断ができている。
【００８９】
図１２（ａ）及び（ｂ）は、素子特性２の遮断時の電流波形及び電圧波形を示す図である。素子特性２の素子を用い、上述の第１のゲート制御電圧Ｖ１，第２のゲート制御電圧Ｖ２，遮断時間Ｔｆの決め方をした場合の遮断波形を示している。
給電線の回路インダクタンスＬは５００ｕＨ、電源電圧１００Ｖ、起電圧上限値２００Ｖの条件で、過電流閾値４Ａの場合は、遮断時間Ｔｆは、式（４）よりＴｆ＝２０ｕｓである。
【００９０】
図１２（ａ）に示したゲート電圧波形は、第１のゲート制御電圧Ｖ１と第２のゲート制御電圧Ｖ２までの時間間隔は、基準遷移時間Ｔｆの２０ｕｓと一定であるが、その間のゲート電圧は、経過時間に対して線形でなく、ドレイン電圧がＶｄｍａｘに一定となるように変化させている。Ｖ１＝−４．７８，Ｖ２＝−５．４８である。時間軸で１８ｕｓ付近が電圧Ｖ１，３８ｕｓ付近が電圧Ｖ２である。それ以後のゲート電圧は、それまでのゲート電圧の時間変化を延長する格好で減少させている。
【００９１】
図１２（ｂ）は、ドレイン電圧及び電流波形である。ドレイン電圧は、その制御により２００Ｖに固定されている時間が続いている。また、ドレイン電流は、ドレイン電圧が一定に保たれている３０ｕｓ付近までは電流がほぼ直線的に減少している。ドレイン電流及び電圧は、第１のゲート制御電圧Ｖ１と第２のゲート制御電圧Ｖ２の間のゲート電圧を、ドレイン電圧をＶｄｍａｘに一定となるように制御することで、ほぼ遮断時間Ｔｆ＝２０ｕｓで収束している。
【００９２】
図１３（ａ），（ｂ）は、素子特性１の遮断時の電流波形及び電圧波形を示す図である。素子特性１の素子を用い、上述した第１のゲート制御電圧Ｖ１，第２のゲート制御電圧Ｖ２，遮断時間Ｔｆの決め方をし、ゲート制御電圧Ｖ１と第２のゲート制御電圧Ｖ２の間の電圧をドレイン電圧が起電圧上限値Ｖｄｍａｘになるようにゲート電圧を変えている。図１２（ａ）のゲート電圧波形と同じゲート電圧制御をしている。
【００９３】
給電線の回路インダクタンスＬは５００ｕＨ，電源電圧１００Ｖ，起電圧上限値１５０Ｖ，過電流閾値８Ａの場合で、遮断時間Ｔｆは、式（４）よりＴｆ＝８０ｕｓである。
図１３（ａ）は、ゲート電圧波形図である。“ａ”の曲線はドレイン電圧がＶｄｍａｘになるように、Ｉ−Ｖ特性図より求めたゲート電圧の時間波形で、“ｂ”が実際に作成したゲート電圧波形である。
【００９４】
図１３（ｂ）に電流と電圧波形とゲート電圧波形を示す。電流値，ドレイン電圧値ともに遮断時間８０ｕｓで収束している。図１１（ｃ）では、ゲート電圧をゲート制御電圧Ｖ１とゲート制御電圧Ｖ２の間を時間に線形に変化させ、９０ｕｓで収束する波形を示したが、ドレイン電圧を起電圧上限値に一致させるようにゲート電圧を制御すると収束性がよくなっている。図１３（ａ），（ｂ）と図１１（ａ）乃至（ｃ）の例より、ゲート制御電圧Ｖ１からゲート制御電圧Ｖ２への時間変化のさせ方は、ゲート制御電圧Ｖ１とゲート制御電圧Ｖ２の間を線形に時間変化させる場合のゲート波形とドレイン電圧が起電圧上限値になるようにゲート電圧を制御した場合のゲート波形の２つの波形の間の波形とすることが可能であることが分かる。好ましくは、ドレイン電圧を起電圧上限値に一致させるような制御がよい。
【００９５】
以上のように、半導体スイッチのＩ−Ｖ特性を求め、電源電圧，起電圧上限値，過電流閾値などのシステム仕様から第１のゲート制御電圧と第２のゲート制御電圧及び遮断時間を決めることで、遮断時にドレイン電圧が起電圧上限値以下に抑制でき、また、遮断時間を適正に定めることができる。
【符号の説明】
【００９６】
１０  直流電流遮断装置
１１  電流検出部
１２  スイッチ部
１３  制御回路
１４  過電流判定部
１５  スイッチ駆動部
１６  任意波形発生部
１７  給電線
２１  半導体遮断器
２２  電源装置
２３  負荷装置
３１  半導体部
３２  電流センサ
３３  電流計測部
３４  トランジスタ駆動回路
３５  入力インターフェース
４１，４２  直流出力線
４３，４４  直流入力線
５１  ドライブ部
５２  制御部
５３  設定記憶部
５４  記憶部
６１  半導体遮断器
６２  直流電源
６３  負荷装置
６４  正側給電線
６５  負側給電線
６６  半導体スイッチ（トランジスタ）
６７  電流検出部
６８  電流変換部（電流計測部）
６９  ゲート制御部
７０  制御電圧記憶部
７１  遷移時間記憶部
７２  システムコントローラ
７３  遷移時間演算部
７４  電圧検出部
８１  線形ゲート電圧生成部
８２  ゲート電圧補正部
８３  ＤＡＣコード生成器
９１  回路インダクタンス
９２  直流電源
９３  ゲート信号
【図１】
2015012706.tif 000004
【図２】
2015012706.tif 000005
【図３】
2015012706.tif 000006
【図４】
2015012706.tif 000007
【図５】
2015012706.tif 000008
【図６】
2015012706.tif 000009
【図７】
2015012706.tif 000010
【図８】
2015012706.tif 000011
【図９】
2015012706.tif 000012
【図１０】
2015012706.tif 000013
【図１１】
2015012706.tif 000014
【図１２】
2015012706.tif 000015
【図１３】
2015012706.tif 000016
【図１４】
2015012706.tif 000017
【図１５】
2015012706.tif 000018
【図１６】
2015012706.tif 000019
【図１７】
2015012706.tif 000020
【図１８】
2015012706.tif 000021
【図１９】
2015012706.tif 000022