(57)【要約】【課題】可変抵抗素子に対する、データ書き込み時間の長期化を防止することに寄与する書き込みパルス幅設定方法を提供する。【解決手段】書き込みパルス幅設定方法は、第１及び第２端子間に接続される抵抗変化型のメモリセルに対して、第１及び第２端子間に電圧の印加を開始してからデータの書き込みが完了するまでの期間を示す第１パルス幅を複数回測定し、複数回測定した第１パルス幅のうちの最大のパルス幅を、メモリセルへのデータ書き込み動作時に使用するパルス幅として第１記憶領域に設定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２端子間に接続される抵抗変化型のメモリセルに対して、前記第１及び第２端子間に電圧の印加を開始してからデータの書き込みが完了するまでの期間を示す第１パルス幅を複数回測定し、
前記複数回測定した第１パルス幅のうちの最大のパルス幅を、前記メモリセルへのデータ書き込み動作時に使用するパルス幅として第１記憶領域に設定する、書き込みパルス幅設定方法。
【請求項２】
前記データの書き込みの完了は、前記メモリセルの抵抗状態に基づいて生成される信号レベルが、第１レベルから第２レベルに変化することによって検知する、請求項１の書き込みパルス幅設定方法。
【請求項３】
前記メモリセルの抵抗状態に基づいて生成される信号レベルは、前記第１及び第２端子間に前記電圧の印加を開始した時、前記第１レベルである、請求項２の書き込みパルス幅設定方法。
【請求項４】
前記複数回測定した第１パルス幅のうちの最大のパルス幅を、前記メモリセルへのデータ書き込み動作時に使用するパルス幅として前記第１記憶領域に設定した後に、
前記第１及び第２端子間に電圧の印加を開始してからデータの書き込みが完了するまでの期間を示す第２パルス幅を複数回測定し、
前記複数回測定した第２パルス幅のうちの最大のパルス幅を、前記メモリセルへのデータ書き込み動作時に使用するパルス幅として第２記憶領域に設定する、請求項１の書き込みパルス幅設定方法。
【請求項５】
前記第１記憶領域及び前記第２記憶領域は、互いに物理的に同一な領域である、請求項４の書き込みパルス幅設定方法。
【請求項６】
前記メモリセルは、ＳＴＴ−ＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ−Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のセルである、請求項１乃至５のいずれか一項に記載の書き込みパルス幅設定方法。
【請求項７】
第１及び第２端子間に接続される抵抗変化型の第１メモリセルに対して、前記第１及び第２端子間に電圧の印加を開始してからデータの書き込みが完了するまでの期間を示す第１パルス幅を複数回測定し、
前記複数回測定した第１パルス幅のうちの最大のパルス幅によって、第３及び第４端子間に接続される抵抗変化型の第２メモリセルにデータを書き込む、データ書き込み方法。
【請求項８】
前記第１及び第２メモリセルのそれぞれは、ＳＴＴ−ＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ−Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のセルである、請求項７のデータ書き込み方法。
【請求項９】
電流が印加されることにより抵抗状態が変化するメモリセルを含むメモリセルアレイと、
前記メモリセルアレイに含まれる前記メモリセルを模したレプリカメモリセルと、
前記レプリカメモリセルの抵抗状態を変化させるのに必要な電流印加期間を、複数回計測する計測回路と、
前記計測回路による複数回の計測結果から、最大の電流印加期間を定める回路と、
前記最大の電流印加期間、前記メモリセルに電流を印加することで、前記メモリセルにデータを書き込む制御回路と、
を備える半導体装置。
【請求項１０】
前記計測回路は、所定の間隔ごとに、前記電流印加期間の複数回計測を行う請求項９の半導体装置。
【請求項１１】
チップ温度を計測するチップ温度検知回路をさらに備え、
前記計測回路は、前記チップ温度の変動が所定範囲を超えた場合に、前記電流印加期間の複数回計測を行う請求項９又は１０の半導体装置。
【請求項１２】
電源電圧を計測する電源電圧変動検知回路をさらに備え、
前記計測回路は、前記電源電圧の変動が所定範囲を超えた場合に、前記電流印加期間の複数回計測を行う請求項９乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記メモリセル及び前記レプリカメモリセルは、第１の方向に第１電流を印加することにより第１抵抗状態に書き込まれ、前記第１の方向とは逆の第２の方向に第２電流を印加することにより第２抵抗状態に書き込まれる、請求項９乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記メモリセルの抵抗状態を読み出すことで得られる第１データを保持するラッチを備え、
前記制御回路は、前記ラッチが保持している前記第１データと、前記メモリセルから読み出した第２データとが、が異なる場合に、前記第２データを前記メモリセルに書き込む、請求項１３の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き込みパルス幅設定方法、データ書き込み方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やフラッシュメモリは、それぞれ、揮発性・不揮発性の半導体記憶装置として広く用いられている。これらのメモリを置き換える目的のもと、様々な半導体記憶装置の開発が進んでいる。中でも、抵抗変化型素子を用いて、その抵抗状態により論理０と論理１の情報を記憶する抵抗変化型のメモリセルが知られている。
【０００３】
抵抗変化型素子の書き込みは、高抵抗状態を低抵抗状態に変化させる書き込みと、低抵抗状態を高抵抗状態に変化させる書き込みと、の２通りがある。書き込み動作の一例として、論理０の情報を書き込む場合と論理１の情報を書き込む場合とで抵抗変化型素子に印加する電圧又は電流の向きを逆にするバイポーラスイッチング型の抵抗変化型メモリセルが、知られている。
【０００４】
例えば、バイポーラスイッチング型の抵抗変化型素子は、磁気トンネル接合（ＭＴＪ；Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子を用いてスピン注入磁化反転書き込みを行うＳＴＴ−ＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ−Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や金属酸化物等を用いるＲｅ−ＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ−Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などがある。
【０００５】
非特許文献１は、ＳＴＴ−ＲＡＭ及びＳＴＴ−ＲＡＭにおけるバイポーラスイッチング型の書き込み動作の一例を開示する。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Yahya Lakys, etc. “Self-Enabled “Error-Free” Switching Circuit for Spin Transfer Torque MRAM and Logic,” IEEE TRANZACTIONS ON MAGNETICS, Vol. 48, No.9, Sept.2012
【発明の概要】
【発明が解決しようとする課題】
【０００７】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。
【０００８】
以下の分析は、本発明者らによってなされたものである。
【０００９】
一般的に、ある１つのメモリセルに対する１回の書き込み動作（例えば、１つのメモリセルが示す論理情報が論理０から論理１に変化させる動作）において、（ｉ）印加時間の長い１つの書き込みパルス、又は、（ｉｉ）印加時間の短い複数の書き込みパルス、のどちらか一方が使われることが考慮される。
【００１０】
非特許文献１は、主に、上記（ｉ）を、“ｃｏｎｖｅｎｔｉｏｎａｌ”な手段としてＦｉｇ．３で開示し、上記（ｉｉ）を、“Ｐｒｏｐｏｓｅｄ”な手段としてＦｉｇ．４で開示する。
【００１１】
非特許文献１が提案する書き込み動作（Ｆｉｇ．４）では、磁気トンネル接合素子にデータを書き込む際の書き込みパルス全体を、幅の短いパルスに分割し、パルスを印加した直後に磁気トンネル接合素子の状態を読み出し、書き込みが成功したと判断した時点で書き込みパルスの印加を停止する。
【００１２】
上述した一般的なＳＴＴ−ＲＡＭにおける書き込み動作では、上記（ｉ）の「印加時間の長い１つの書き込みパルス」を使うことが主流と考慮されるが、この文献１が提案する技術は、これとは異なる。
【００１３】
非特許文献１では、上記（ｉ）及び（ｉｉ）のいずれの書き込み動作においても、書き込み電流の印加時間や書き込みパルスの時間幅は、どのように取得されるかについて言及されていない。つまり、非特許文献１は、メモリセルの書き込みに必要なパルスの時間幅（言い換えれば、書き込み電流又は電圧の最適な印加時間）をどのように最適な値として決定し、その最適な値をどのように取得するかについて、全く言及していない。
【００１４】
さらに、非特許文献１が提案する上記（ｉｉ）に関する書き込み動作では、書き込みパルスの印加と、比較読み出しが交互に繰り返される。そして、メモルセルの抵抗値が変化、すなわちＭＴＪ素子の磁化方向が平行状態から反平行状態又は反平行状態から平行状態に変化したことを示す比較読み出し結果（Ｓｅｌｆ−Ｅｎａｂｌｅ信号）が生じると、書き込みパルスの印加が終了する。そのため、非特許文献１が提案する１回の書き込みパルスの時間幅は、ある程度粗い調整であっても、十分に短くすれば動作上問題ないと理解される。
【００１５】
なお、次のような問題も指摘できる。非特許文献１が開示する技術は、短いパルスを印加するたびに磁気トンネル接合素子の状態を読み出すため、データ書き込みプロセス全体として、書き込み時間が増加する問題がある。また、磁気トンネル接合素子の状態を読み出す際に、磁気トンネル接合素子に印加する電流の向きが、書き込み電流の方向と異なる場合には、読み出し動作が書き込み動作を阻害し、書き込み時間がさらに増加する。以上のように、非特許文献１が開示する技術では、磁気トンネル接合素子にデータを書き込む際の時間が長くなる可能性がある。
【課題を解決するための手段】
【００１６】
本発明の第１の視点によれば、第１及び第２端子間に接続される抵抗変化型のメモリセルに対して、前記第１及び第２端子間に電圧の印加を開始してからデータの書き込みが完了するまでの期間を示す第１パルス幅を複数回測定し、前記複数回測定した第１パルス幅のうちの最大のパルス幅を、前記メモリセルへのデータ書き込み動作時に使用するパルス幅として第１記憶領域に設定する、書き込みパルス幅設定方法が提供される。
【００１７】
本発明の第２の視点によれば、第１及び第２端子間に接続される抵抗変化型の第１メモリセルに対して、前記第１及び第２端子間に電圧の印加を開始してからデータの書き込みが完了するまでの期間を示す第１パルス幅を複数回測定し、前記複数回測定した第１パルス幅のうちの最大のパルス幅によって、第３及び第４端子間に接続される抵抗変化型の第２メモリセルにデータを書き込む、データ書き込み方法が提供される。
【００１８】
本発明の第３の視点によれば、電流が印加されることにより抵抗状態が変化する、複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイに含まれるメモリセルを模したレプリカメモリセルと、前記レプリカメモリセルの抵抗状態を変化させるのに必要な電流印加期間を、複数回計測する計測回路と、前記計測回路による複数回の計測結果から、最大の電流印加期間を定める回路と、前記最大の電流印加期間、前記メモリセルに電流を印加することで、前記メモリセルにデータを書き込む制御回路と、を備える半導体装置が提供される。
【発明の効果】
【００１９】
本発明の各視点によれば、抵抗変化型素子に対する、書き込みパルスの最適な時間幅（言い換えれば、書き込み電流又は電圧の最適な印加時間）が獲得される。ひいては、データ書き込み時間の長期化を防止することに寄与する書き込みパルス幅設定方法、データ書き込み方法及び半導体装置が、提供される。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態に係るメモリセルアレイ２とその周辺回路のブロック図の一例である。
【図２】第１の実施形態に係る半導体装置１の全体構成を示すブロック図である。
【図３】プリチャージ回路４１、メモリセルアレイ４２、セレクタ４３の内部構成と接続形態の一例を示す図である。
【図４】ワード線ＷＬ０とローカルビット線ＬＢＬ０が選択された場合の各信号の動作波形の一例を示す図である。
【図５】書き込みパルス幅モニタ１００の構成の一例を示す図である。
【図６】書き込みパルス幅計測回路１０１の内部構成の一例を示す図である。
【図７】書き込みパルス幅計測回路１０１の動作を示す波形図の一例を示す図である。
【図８】書き込みパルス幅サンプリング回路１０２と書き込みパルス生成回路１０３の内部構成の一例を示す図である。
【図９】書き込みパルス幅モニタ制御の一例を示すフローチャートである。
【図１０】データビットのリード・ライトに使用する主たる回路構成の一例を示す図である。
【図１１】半導体装置１の動作波形（読み出し・書き込み動作）の一例を示す図である。
【図１２】第２実施形態に係る書き込みパルス幅サンプリング回路１０２ａと書き込みパルス生成回路１０３の内部構成の一例を示す図である。
【図１３】第３実施形態に係る書き込みパルス幅サンプリング回路１０２ｂと書き込みパルス生成回路１０３の内部構成の一例を示す図である。
【図１４】第４の実施形態に係る半導体装置のデータビットのリード・ライトに使用する主たる回路構成の一例を示す図である。
【図１５】第４の実施形態に係る半導体装置の動作波形の一例を示す図である。
【図１６】第５の実施形態に係る情報処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００２１】
［第１の実施形態］
第１の実施形態について、図面を用いて説明する。
【００２２】
図１は、メモリセルアレイ２とその周辺回路のブロック図の一例である。詳しくは後述するが、書き込みパルス幅モニタ１００を含む回路構成が開示される。
【００２３】
第１乃至第３の各実施形態では、第１及び第２端子間（例えば、図６に示す抵抗Ｒ０１及びＲ０２の一端）に接続される抵抗変化型のメモリセル（例えば、図６の磁気トンネル接合素子２０５及びセルトランジスタ２０６で示すレプリカメモリセル）に対して、第１及び第２端子間に電圧の印加を開始してからデータの書き込みが完了するまでの期間を示す第１パルス幅（例えば、図７の時刻Ｔ０．５〜Ｔ２．５）を複数回測定し、複数回測定した第１パルス幅のうちの最大のパルス幅を、メモリセルへのデータ書き込み動作時に使用するパルス幅として第１記憶領域（例えば、図８のパルス幅レジスタ３０４）に設定する、書き込みパルス幅設定方法が提供される。
【００２４】
第１乃至第３の各実施形態に係る書き込みパルス幅設定方法によれば、例えば、図１に示す書き込みパルス幅モニタ１００において、データビット用セルアレイ３４−１に含まれるメモリセルを模したメモリセルにデータを書き込むのに要する時間（第１パルス幅）を複数回計測し、データ書き込みに要する最大時間を第１記憶領域に設定される。複数回測定した第１パルス幅のうちの最大のパルス幅が、書き込みパルスの最適な時間幅（言い換えれば、書き込み電流又は電圧の最適な印加時間）として獲得され、第１記憶領域に設定される。また、この第１記憶領域に設定された書き込み時間を用いて、データビット用セルアレイ３４−１に含まれるメモリセルにデータを書き込むことで、磁気トンネル接合素子に対する、データ書き込み時間の長期化を防止できる。第１記憶領域には、セルアレイの抵抗状態を変化させるのに十分な時間の中から最大時間が選択され、設定されているためである。
【００２５】
次に、第１乃至第３の実施形態では、第１及び第２端子間（例えば、図６に示す抵抗Ｒ０１及びＲ０２の一端）に接続される抵抗変化型の第１メモリセル（例えば、図６の磁気トンネル接合素子２０５及びセルトランジスタ２０６で示すレプリカメモリセル）に対して、第１及び第２端子間に電圧の印加を開始してからデータの書き込みが完了するまでの期間を示す第１パルス幅（例えば、図７の時刻Ｔ０．５〜Ｔ２．５）を複数回測定し、複数回測定した第１パルス幅のうちの最大のパルス幅によって、第３及び第４端子間（例えば、図３のローカルビット線ＬＢＬ０とコモンソース電圧ＶＣＳを供給する電源線の間）に接続される抵抗変化型の第２メモリセル（例えば、図３の参照符号４４で示す通常メモリセル）にデータを書き込む、データ書き込み方法が提供される。
【００２６】
第１乃至第３の各実施形態に係るデータ書き込み方法によれば、複数回測定した第１パルス幅のうちの最大のパルス幅が、書き込みパルスの最適な時間幅（言い換えれば、書き込み電流又は電圧の最適な印加時間）として獲得され、そのパルス時間幅を用いて、書き込み動作が実行される。ひいては、データ書き込み時間の長期化を防止できる。
【００２７】
次に、第１乃至第３の実施形態では、電流が印加されることにより抵抗状態が変化する、複数のメモリセル（例えば、図３の参照符号４４）を含むメモリセルアレイ（例えば、図１のデータビット用セルアレイ３４−１）と、メモリセルアレイに含まれるメモリセルを模したレプリカメモリセル（例えば、図６の参照符号２０５及び２０６）と、レプリカメモリセルの抵抗状態を変化させるのに必要な電流印加期間を、複数回計測する計測回路（例えば、図６の書き込みパルス幅計測回路１０１）と、計測回路による複数回の計測結果から、最大の電流印加期間を定める回路（例えば、図８の比較回路３０３）と、最大の電流印加期間、メモリセルに電流を印加することで、メモリセルにデータを書き込む制御回路（例えば、図８の書き込みパルス生成回路１０３）と、を備える半導体装置が提供される。
【００２８】
図２は、第１の実施形態に係る半導体装置１の全体構成を示すブロック図である。
【００２９】
図２に示す半導体装置１は、メモリセルアレイを備える。このメモリセルアレイは、抵抗変化型メモリセルとしてスピン注入磁化反転書き込みを行う磁気ランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）を使用したメモリセルアレイ２ａ〜２ｈを備える。メモリセルアレイは、複数のバンク、例えば、バンク０から７、で構成される。なお、以降の説明において、メモリセルアレイ２ａ〜２ｈを区別する特段の理由がない場合には、単に「メモリセルアレイ２」と表記する。
【００３０】
半導体装置１は、外部端子として外部クロック端子ＣＫ、／ＣＫ、クロックイネーブル端子ＣＫＥ、コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、データ入出力端子ＤＱ、アドレス信号端子ＡＤＤを備える。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味している。従って、例えば、ＣＫ、／ＣＫは互いに相補の信号である。
【００３１】
クロック発生回路１１は、外部クロック信号ＣＫ、／ＣＫとクロックイネーブル信号ＣＫＥを入力する。クロック発生回路１１は、半導体装置１内部で必要とされる内部クロック信号を発生し、各部に供給する。
【００３２】
コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥには、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが供給される。これらのコマンド信号は、コマンドデコーダ１２に供給される。コマンドデコーダ１２は、入力したコマンド信号をデコードし、チップ制御回路１３に供給する。
【００３３】
モードレジスタ１４には、半導体装置１の動作モードが設定される。チップ制御回路１３は、コマンドデコーダ１２の出力及びモードレジスタ１４に設定された動作モードを入力し、それらに基づいて各種制御信号を生成する。チップ制御回路１３は、生成した各種制御信号を、アレイ制御回路１５、リードライトアンプ（ＲＷアンプ）１６、ラッチ回路１７、データ入出力バッファ１８、カラムアドレスバッファ１９、バンク及びロウアドレスバッファ２０に供給する。
【００３４】
アドレス信号ＡＤＤは、バンクを特定するバンクアドレスと、ワード線ＷＬを特定するロウアドレスと、ビット線（グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬにより構成される）を特定するカラムアドレスと、を含む。アドレス信号ＡＤＤのうち、バンク及びロウアドレスは、バンク及びロウアドレスバッファ２０に供給され、カラムアドレスはカラムアドレスバッファ１９に供給される。
【００３５】
バンク及びロウアドレスバッファ２０は、バンク０〜７のいずれかを特定してロウアドレスを出力する。また、バンク及びロウアドレスバッファ２０が出力するロウアドレスは、ロウデコーダ２１によりデコードされ、このデコードに応じて、いずれかのワード線ＷＬが選択される。
【００３６】
カラムアドレスバッファ１９が出力するカラムアドレスは、カラムデコーダ２２によりデコードされ、このデコードに応じて、複数のビット線のうち、カラムアドレスに対応するビット線が選択される。選択されたビット線に対応するメモリセルアレイ内のラッチ回路（図示せず）は、Ｉ／Ｏ線対８９を介してリードライトアンプ１６に接続される。
【００３７】
リードライトアンプ１６は、ラッチ回路１７及びデータ入出力バッファ１８を介して、外部端子であるデータ入出力端子ＤＱと接続されているリードアンプ回路及びライトアンプ回路である。ラッチ回路１７及びデータ入出力バッファ１８には、クロック発生回路１１から内部クロック信号が供給されメモリセルアレイとデータ入出力端子ＤＱの間のデータの入出力のタイミングが制御される。
【００３８】
次に、メモリセルアレイ２とその周辺回路について説明する。
【００３９】
図１は、メモリセルアレイ２とその周辺回路のブロック図の一例である。上述のように、チップ制御回路１３にはコマンドデコーダ１２が生成するコマンド信号が入力される。
【００４０】
また、ライトやリード等の動作時に、チップ制御回路１３は、コマンド信号に応じて、リードライトアンプ１６と、ロウデコーダ２１と、カラムデコーダ２２と、プリチャージ回路３１−１及び３１−２と、セレクタ３２と、センスアンプ＆レジスタ制御回路３３の各部を制御するための制御信号を生成する。
【００４１】
ここで、チップ制御回路１３は、後述する書き込みパルス幅モニタ１００を含んで構成される。書き込みパルス幅モニタ１００は、書き込みパルス／ＷＰ１、／ＷＰ０を生成して、後述する書き込み回路３８に供給する。
【００４２】
カラムアドレスバッファ１９、バンク＆ロウアドレスバッファ２０が出力するアドレス信号は、プリチャージ回路３１−１及び３１−２と、ロウデコーダ２１と、セレクタ３２と、カラムデコーダ２２と、に送られる。アドレス信号を入力するこれらの回路は、入力されたアドレス信号に従ってメモリセルアレイ２に含まれるメモリセルの選択を行う。
【００４３】
メモリセルアレイ２は、データビット用セルアレイ３４−１と、リファレンス用セルアレイ３４−２と、を含んで構成される。
【００４４】
データビット用セルアレイ３４−１は、半導体装置１の外部から供給されるデータを記憶するメモリセルを含む領域である。即ち、データビット用セルアレイ３４−１は、複数のメモリセルを含み、データ情報を記憶するように構成されている。
【００４５】
リファレンス用セルアレイ３４−２は、データビット用セルアレイ３４−１に含まれるメモリセルからデータを読み出す際に、読み出し信号と大小が比較されるリファレンス信号を生成する際に使用されるメモリセルを含む領域である。具体的には、論理データの「０」と「１」に対応する抵抗値の中間の抵抗値を持つメモリセルがリファレンス用セルアレイ３４−２に含まれる。あるいは、論理データの「０」と「１」に対応する抵抗値を持つ２個のメモリセルがリファレンス用セルアレイ３４−２に含まれ、その抵抗値の中間値からリファレンス信号を生成してもよい。なお、以降の説明において、データビット用セルアレイ３４−１に含まれるメモリセルをデータビット用セル、リファレンス用セルアレイ３４−２に含まれるメモリセルをリファレンス用セル、とそれぞれ表記する。また、データビット用セルアレイ３４−１の１ページは、５１２ビットとする。
【００４６】
メモリセルアレイ２に含まれる各領域は、外部から供給されたアクティブコマンド及びロウアドレスに応じてロウデコーダ２１により選択されたワード線ＷＬ（図示せず）により、複数のデータビット用セル、リファレンス用セルが選択される。これらのセルのうち、セレクタ３２により選択された５１２個のデータビット用セルがビット線（図示せず）を介してセンスアンプ（ＳＡ）３５−１〜３５−５１２の一方の入力端に接続される。なお、以降の説明において、センスアンプ３５−１〜３５−５１２を区別する特段の理由がない場合には、単に「センスアンプ３５」と表記する。
【００４７】
リファレンス用セルは、リファレンス信号発生回路３６に接続されている。リファレンス信号発生回路３６は、リファレンス用セルから読み出した信号に基づいてリファレンス信号（参照信号）を生成する。リファレンス信号発生回路３６は、生成したリファレンス信号を、センスアンプ３５の他方の入力端に供給する。
【００４８】
ここで、データビット用セルから読み出される信号は、信号電圧又は信号電流の形式であって、リファレンス信号は、対応する参照電圧又は参照電流として、センスアンプ３５に供給される。本実施形態では、信号電流の形式のリファレンス信号を用いるため、リファレンス信号発生回路３６が生成するリファレンス信号をリファレンス電流ＩＲＥＦと表記する。
【００４９】
また、本実施形態では、リファレンス電流ＩＲＥＦが、５１２個のセンスアンプ３５により共有される場合について説明するが、リファレンス信号の供給形態を限定する趣旨ではない。例えば、５１２個のセンスアンプ３５を複数のブロックに分割し、複数のリファレンス信号を生成し、各ブロックに供給する形態であってもよい。
【００５０】
センスアンプ３５によりセンス増幅された５１２ビットのデータビットは、レジスタ（ＲＧ）３７−１〜３７−５１２に書き込まれる。レジスタ３７−１〜３７−５１２は、データ情報を、一時的に保持する手段である。なお、以降の説明において、レジスタ３７−１〜３７−５１２を区別する特段の理由がない場合には、単に「レジスタ３７」と表記する。レジスタ３７にデータビットが書き込まれた後、半導体装置１は、ページモードによるアクセス期間に遷移する。
【００５１】
アクセス期間中の半導体装置１は、外部から供給されるリード・ライトコマンド、カラムアドレスに応答し、レジスタ３７−１〜３７−５１２のうち、アクセス対象となる少なくとも１以上のレジスタに対する読み出し・書き込みを行う。その後、外部から供給されるプリチャージコマンドに応答し、レジスタ３７−１〜３７−５１２が保持するデータが、データビット用セルに書き込まれる。
【００５２】
データビット用セルへのデータ書き込みは、書き込み回路（ＷＤ）３８−１〜３８−５１２が、グローバルビット線ＧＢＬを駆動することにより行われる。書き込み回路３８−１〜３８−５１２は、それぞれ、対応するレジスタが保持するデータをメモリセルに書き込むための手段である。書き込み回路３８−１〜３８−５１２は、外部から供給されるデータを、データビット用セルアレイ３４−１に書き込む。なお、以降の説明において、書き込み回路３８−１〜３８−５１２を区別する特段の理由がない場合には、単に「書き込み回路３８」と表記する。
【００５３】
センスアンプ＆レジスタ制御回路３３は、センスアンプ３５、レジスタ３７に対する包括的な制御を実行する。具体的には、センスアンプ＆レジスタ制御回路３３は、チップ制御回路１３から供給される制御信号に応じて、リードパルス信号ＲＰを生成する。
【００５４】
次に、プリチャージ回路、メモリセルアレイ、セレクタの構成及び接続について説明する。
【００５５】
図３は、プリチャージ回路４１、メモリセルアレイ４２、セレクタ４３の内部構成と接続形態の一例を示す図である。
【００５６】
図３は、プリチャージ回路３１−１、データビット用セルアレイ３４−１、セレクタ３２のうち１本のグローバルビット線ＧＢＬｉ（但し、ｉは０〜５１１）に対応する回路図の一例である。
【００５７】
なお、プリチャージ回路４１は、プリチャージ回路３１−１の一部である。同様に、メモリセルアレイ４２はデータビット用セルアレイ３４−１の一部、セレクタ４３はセレクタ３２の一部である。
【００５８】
図３を参照すると、メモリセルアレイ４２はｍ（ｍは正の整数、以下同じ）本のワード線ＷＬ０〜ＷＬｍ−１と、ｋ（ｋは正の整数、以下同じ）本のローカルビット線ＬＢＬ０〜ＬＢＬｋ−１と、それらの交点に配置されるｍ×ｋ個のメモリセル４４から構成される。メモリセル４４は、磁気トンネル接合素子４５と、セルトランジスタ４６と、から構成されている。なお、磁気トンネル接合素子４５は、可変抵抗型素子の一種である。
【００５９】
図３に示すように、メモリセル４４のそれぞれは、コモンソース電圧ＶＣＳを供給する電源線との接続端とローカルビット線ＬＢＬの配線との接続端の間に接続されている。また、メモリセル４４のそれぞれは、第１の方向に第１電流を印加することにより第１抵抗状態（例えば、低抵抗状態）に書き込まれ、第１及び第２端子間の第１の方向とは逆の第２の方向に第２電流を印加することにより第２抵抗状態（例えば、高抵抗状態）に書き込まれる。なお、コモンソース電圧ＶＣＳは、例えば、図４に示すようにＶＤＤとＶＳＳの中間値であり、また、電源電圧の半分の値（１／２×ＶＤＤ）で良い。
【００６０】
プリチャージ回路４１は、ｋ個のプリチャージトランジスタＰＣＦＥＴ０〜ＰＣＦＥＴｋ−１を含んで構成される。プリチャージ回路４１に含まれる各プリチャージトランジスタＰＣＦＥＴのそれぞれは、対応するプリチャージ信号ＰＣ０〜ＰＣｋ−１をゲートにて受け付ける。各プリチャージトランジスタＰＣＦＥＴは、ゲートに接続されたプリチャージ信号ＰＣがハイレベルに制御されると、ローカルビット線ＬＢＬをコモンソース電圧ＶＣＳにプリチャージする手段である。
【００６１】
１本のローカルビット線ＬＢＬが選択される場合には、選択される１本のローカルビット線ＬＢＬに対応するプリチャージ信号ＰＣに限りローレベルに制御されることで、選択されたローカルビット線ＬＢＬはコモンソース電圧ＶＣＳを供給する電源線から切り離される。
【００６２】
セレクタ４３は、ｋ個の接続トランジスタＳＷＦＥＴ０〜ＳＷＦＥＴｋ−１を含んで構成される。セレクタ４３に含まれる各接続トランジスタＳＷＦＥＴのそれぞれは、対応する接続信号ＳＷ０〜ＳＷｋ−１をゲートにて受け付ける。各接続トランジスタＳＷＦＥＴは、半導体装置１がプリチャージ状態の場合には、接続信号ＳＷがローレベルに制御され、各ローカルビット線ＬＢＬをグローバルビット線ＧＢＬから切り離す手段である。
【００６３】
１本のローカルビット線ＬＢＬが選択される場合には、選択される１本のローカルビット線ＬＢＬに対応する接続信号ＳＷに限りハイレベルに制御されることで、選択されたローカルビット線ＬＢＬがグローバルビット線ＧＢＬに接続される。１本のワード線ＷＬが選択され活性化された状態においては、選択された１本のローカルビット線ＬＢＬはコモンソース電圧ＶＣＳから切り離され、且つ、グローバルビット線ＧＢＬに接続される。なお、その際、残余の非選択なローカルビット線ＬＢＬはコモンソース電圧ＶＣＳにプリチャージされた状態が維持される。
【００６４】
選択されたワード線ＷＬと選択されたローカルビット線ＬＢＬに接続する１個のメモリセル４４は、セルトランジスタ４６の主端子（ソース又はドレイン）がコモンソース電圧ＶＣＳに接続され、磁気トンネル接合素子４５の一端がローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬに接続される。一方、選択されたワード線ＷＬと非選択なローカルビット線ＬＢＬに接続する残余のｋ−１個のメモリセル４４は、両端がコモンソース電圧ＶＣＳに接続されるため、セルトランジスタ４６がオンしたとしても、磁気トンネル接合素子４５には電圧が印加されない。そのため、磁気トンネル接合素子４５に電流が流れることもないため、メモリセル４４が記憶するデータが破壊されることがない。
【００６５】
図４は、ワード線ＷＬ０とローカルビット線ＬＢＬ０が選択された場合の各信号の動作波形の一例を示す図である。
【００６６】
図４の時刻Ｔ０１〜Ｔ０２の期間において、後述するようにアクティブコマンドに応答して高抵抗状態に対応するデータ「０」が読み出され、その後ページアクセス期間を経て、プリチャージコマンドに応答して低抵抗状態に対応するデータ「１」が書き込まれる。
【００６７】
（データ「０」の読み出し動作）
プリチャージ期間では、プリチャージ信号ＰＣ０〜ＰＣｋ−１は電圧ＶＰＰに制御され、接続信号ＳＷ０〜ＳＷｋ−１とワード線ＷＬ０〜ＷＬｍ−１は電圧ＶＳＳに制御されている。また、ローカルビット線ＬＢＬは、コモンソース電圧ＶＣＳにプリチャージされており、グローバルビット線ＧＢＬは後述するＧＢＬドライバ５２によりコモンソース電圧ＶＣＳにプリチャージされている。
【００６８】
その後のセル選択期間では、プリチャージ信号ＰＣ０が電圧ＶＳＳに、接続信号ＳＷ０及びワード線ＷＬ０が電圧ＶＰＰに、それぞれ制御されることで、ローカルビット線ＬＢＬ０がグローバルビット線ＧＢＬに接続される。その際、センスラッチ期間の開始に先立ち、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は、読み出し電圧ＶＲＥＡＤに設定・保持され、メモリセルに読み出し電流ＩＲＥＡＤ０が流れる。
【００６９】
読み出し電流ＩＲＥＡＤ０は、高抵抗状態にあるメモリセルに対応した小さな電流値であるので、リファレンス電流ＩＲＥＦの電流値よりも小さい。
【００７０】
その後のセンスラッチ期間では、読み出し電流ＩＲＥＡＤ０とリファレンス電流ＩＲＥＦの電流差が、センスアンプ３５によりセンス増幅され、レジスタ３７にデータ「０」が保持される。なお、センスラッチ期間では、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は、実質的に読み出し電圧ＶＲＥＡＤに保持される。
【００７１】
センスラッチ期間の終了に伴い、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は、コモンソース電圧ＶＣＳとなる。その後、半導体装置１はページアクセス期間に移行する。
【００７２】
ページアクセス期間では、リードコマンドに対応してレジスタ３７からデータが読み出される。あるいは、ライトコマンドに対応してレジスタ３７にデータが書き込まれる。ページアクセスは、レジスタ３７に対して行われ、グローバルビット線ＧＢＬの電位はコモンソース電圧ＶＣＳに保持され、各種の制御信号の状態も変化しない。即ち、ページアクセス期間では、メモリセルへのアクセスは生じない。
【００７３】
（データ「１」の書き込み動作）
セル書き込み期間は、カラムアクセスにより書き込みが行われたレジスタ３７のデータが、プリチャージコマンドに対応してメモリセルに書き込まれる期間である。具体的には、セル書き込み期間では、データ「１」の書き込みに対応して、書き込み回路３８が、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位を電圧ＶＤＤに駆動し、データビット用セルにデータ「１」を書き込む。
【００７４】
その後の選択解除期間では、ワード線ＷＬ０と接続信号ＳＷ０は、電圧ＶＳＳに制御される。
【００７５】
その後のプリチャージ期間では、プリチャージ信号ＰＣ０が電圧ＶＰＰに制御され、ローカルビット線ＬＢＬ０の電位はコモンソース電圧ＶＣＳにプリチャージされる。また、グローバルビット線ＧＢＬの電位は、書き込み回路３８により、コモンソース電圧ＶＣＳにプリチャージされる。
【００７６】
図４の時刻Ｔ０２〜Ｔ０３の期間は、アクティブコマンドに応答して低抵抗状態に対応するデータ「１」が読み出され、その後ページアクセス期間を経て、プリチャージコマンドに応答して高抵抗状態に対応するデータ「０」が書き込まれる。図４の時刻Ｔ０２〜Ｔ０３の期間におけるプリチャージ期間からセル選択期間での動作は、データ「０」を読み出す際の動作と相違する点はないので、その説明を省略する。
【００７７】
（データ「１」の読み出し動作）
データ「１」を読み出す場合には、センスラッチ期間の開始に先立ち、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は、読み出し電圧ＶＲＥＡＤに設定・保持され、メモリセルに読み出し電流ＩＲＥＡＤ１が流れる。読み出し電流ＩＲＥＡＤ１は、低抵抗状態にあるメモリセルに対応した大きな電流値であるので、リファレンス電流ＩＲＥＦの電流値よりも大きい。
【００７８】
センスラッチ期間では、読み出し電流ＩＲＥＡＤ１とリファレンス電流ＩＲＥＦの電流差が、センスアンプ３５によりセンス増幅され、レジスタ３７にデータ「１」が保持される。このセンスラッチ期間では、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は、実質的に読み出し電圧ＶＲＥＡＤに保持されている。センスラッチ期間の終了に伴い、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は、コモンソース電圧ＶＣＳとなる。
【００７９】
その後、半導体装置１はページアクセス期間に移行するが、その際の動作は、データ「０」を読み出す際の動作と相違する点は存在しないので、その説明を省略する。
【００８０】
（データ「０」の書き込み動作）
プリチャージコマンドに対応するセル書き込み期間では、データ「０」の書き込みに対応して、書き込み回路３８が、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位を電圧ＶＳＳに駆動し、データビット用セルにデータ「０」を書き込む。その後の選択解除期間のプリチャージ期間の動作は、データ「０」を読み出す際の動作と相違する点は存在しないので、その説明を省略する。
【００８１】
次に、書き込みパルス幅モニタ１００について詳しく説明する。
【００８２】
図５は、図１に示される書き込みパルス幅モニタ１００の構成の一例を示す図である。
【００８３】
図５に示すように、書き込みパルス幅モニタ１００は、書き込みパルス幅計測回路１０１と、書き込みパルス幅サンプリング回路１０２と、書き込みパルス生成回路１０３と、を含んで構成される。
【００８４】
図６は、図５に示される書き込みパルス幅計測回路１０１の内部構成の一例を示す図である。
【００８５】
書き込みパルス幅計測回路１０１は、タイミング信号ＳＴとデータ信号ＳＤを入力し、パルス幅モニタ出力信号ＰＷ１、ＰＷ０を出力する。タイミング信号ＳＴとデータ信号ＳＤは、書き込みパルス幅サンプリング回路１０２から供給される信号である。パルス幅モニタ出力信号ＰＷ１は、メモリセルにデータ「１」を書き込む際に要する時間を示す信号である。同様に、パルス幅モニタ出力信号ＰＷ０は、メモリセルにデータ「０」を書き込む際に要する時間を示す信号である。
【００８６】
書き込みパルス幅計測回路１０１は、書き込み回路レプリカ２０１と、メモリアレイレプリカ２０２と、インバータ回路ＩＮＶ０１及びＩＮＶ０２と、トランスファーゲートＴＧ０１及びＴＧ０２と、Ｎチャネル型ＭＯＳトランジスタＮ０１及びＮ０２と、コンパレータ２０３及び２０４と、論理積回路ＡＮＤ０１及びＡＮＤ０２と、を含んで構成されている。
【００８７】
書き込み回路レプリカ２０１は、２つの論理積回路ＡＮＤ０３及びＡＮＤ０４を含み、後述するＧＢＬドライバ５２と同じ書き込み電圧を生成するように構成される。
【００８８】
メモリアレイレプリカ２０２は、データビット用セルを模した回路である。具体的には、メモリアレイレプリカ２０２は、磁気トンネル接合素子２０５と、セルトランジスタ２０６と、データビット用セルアレイ３４−１内の配線（ビット線、コモンソース電圧ＶＣＳを供給する電源線）の寄生抵抗、寄生容量を模した抵抗Ｒ０１、Ｒ０２、容量Ｃ０１〜Ｃ０４を含んで構成される。レプリカメモリセルは、磁気トンネル接合素子２０５と、セルトランジスタ２０６を含んで構成される。
【００８９】
メモリアレイレプリカ２０２に含まれる磁気トンネル接合素子２０５及びセルトランジスタ２０６により、データビット用セルアレイ３４−１に含まれるメモリセルのレプリカを形成する。このメモリセルのレプリカは、第１端子（抵抗Ｒ０１の一端）及び第２端子（抵抗Ｒ０２の一端）の間に接続される抵抗変化型のメモリセルである。また、メモリアレイレプリカはデータビット用セルアレイ３４−１内に実際の回路と同様に配置したものを用いても良い。このようにするとレプリカの精度を向上させることができる。
【００９０】
なお、コンパレータ２０３の反転入力端子には、トランスファーゲートＴＧ０１を介して、メモリアレイレプリカ２０２の出力電圧が、入力電圧ＶＩ１として供給される。また、コンパレータ２０３の非反転入力端子には、電源生成回路（図示せず）により生成された参照電圧ＶＲ１が供給される。参照電圧ＶＲ１は、入力電圧ＶＩ１がデータ「１」に相当する電圧か否かを判定するための閾値電圧である。コンパレータ２０４の入力端子にも、コンパレータ２０３と同様に、入力電圧ＶＩ０と参照電圧ＶＲ０が供給される。
【００９１】
図７は、図６に示される書き込みパルス幅計測回路１０１の動作を示す波形図の一例を示す図である。
【００９２】
時刻Ｔ０において、磁気トンネル接合素子２０５の抵抗値（ＭＴＪの抵抗値）は、データ「０」を保持しているため、高抵抗を示している。また、タイミング信号ＳＴ、コンパレータ２０３及び２０４への入力電圧ＶＩ１及びＶＩ０、パルス幅モニタ出力信号ＰＷ１及びＰＷ０はいずれも電圧ＶＳＳである。なお、カウンタクロックＣＣＫの周波数には制限はないが、本実施形態においては、時刻Ｔ０〜Ｔ１の期間に４サイクル動作する周波数の信号が供給されている。但し、パルス幅モニタの精度が向上するため、カウンタクロックＣＣＫの周波数は高いほど望ましい。
【００９３】
（データ「１」の書き込み時間計測）
データ「１」の書き込みパルス幅を計測する場合を説明する。
【００９４】
時刻Ｔ０において、データ信号ＳＤが電圧ＶＤＤに制御される。
【００９５】
時刻Ｔ０．５において、タイミング信号ＳＴが電圧ＶＤＤに制御されると、パルス幅モニタ出力信号ＰＷ１が電圧ＶＤＤに駆動される。その際、論理回路ＡＮＤ０３は、Ｈｉｇｈレベルの信号ＳＴ及びＨｉｇｈレベルのＩＮＶ０２の出力信号を受けて、Ｈｉｇｈレベルの信号を出力し、論理回路ＡＮＤ０４は、Ｈｉｇｈレベルの信号ＳＴ及びＬｏｗレベルのＩＮＶ０１の出力信号を受けて、Ｌｏｗレベルの信号を出力する。これにより、書き込み回路レプリカ２０１は、メモリアレイレプリカ２０２内の磁気トンネル接合素子２０５からセルトランジスタ２０６の方向に向けて書き込み電流を流す。
【００９６】
磁気トンネル接合素子２０５が高抵抗状態にあると、セルトランジスタ２０６のソース電位である入力電圧ＶＩ１の電圧は、上昇する（図７に示すＶＩ１Ａレベルになる）。但し、その際の入力電圧ＶＩ１は、コンパレータ２０３における参照電圧ＶＲ１よりも低い電位である。従って、パルス幅モニタ出力信号ＰＷ１は、電圧ＶＤＤを維持する。
【００９７】
次に、時刻Ｔ２．５において、磁気トンネル接合素子２０５が低抵抗状態に変化すると、書き込み電流値が増加するため、入力電圧ＶＩ１は、上昇し、参照電圧ＶＲ１よりも大きくなる（図７に示すＶＩ１Ｂレベルになる）。その結果、パルス幅モニタ出力信号ＰＷ１が、電圧ＶＳＳに駆動され、データ「１」を書き込む際のパルス幅が出力される。図７においては、カウンタクロックＣＣＫの８周期（時刻Ｔ０．５〜Ｔ２．５）に相当する時間が、データ「１」を書き込むパルス幅となる。
【００９８】
このように、データの書き込みの完了は、メモリセルの抵抗状態に基づいて生成される信号レベルが、第１レベル（例えば、電圧ＶＤＤ）から第２レベル（例えば、電圧ＶＳＳ）に変化することによって検知できる。また、メモリセルの両端に電圧バイアスの印加を開始した時、メモリセルの抵抗状態に基づいて生成される信号レベルは、第１レベル（例えば、電圧ＶＤＤ）である。
【００９９】
時刻Ｔ４．５において、タイミング信号ＳＴが再び電圧ＶＳＳとなると、書き込み電流が停止し、入力電圧ＶＩ１も電圧ＶＳＳとなる。なお、ここでは説明を簡単にするためにメモリアレイレプリカ回路をＶＤＤとＶＳＳで駆動しているが、例えば図３に示すアレイ構成に適用するためにはＶＤＤとＶＳＳの代わりにＶＤＤとＶＣＳで駆動するようにすれば良いことが判る。
【０１００】
（データ「０」の書き込み時間計測）
データ「０」の書き込みパルス幅を計測する場合を説明する。
【０１０１】
時刻Ｔ５において、データ信号ＳＤが電圧ＶＳＳに制御される。
【０１０２】
時刻Ｔ５．５にて、タイミング信号ＳＴが電圧ＶＤＤに制御されると、パルス幅モニタ出力信号ＰＷ０が電圧ＶＤＤに駆動される。その際、論理回路ＡＮＤ０３は、Ｈｉｇｈレベルの信号ＳＴ及びＬｏｗレベルのＩＮＶ０２の出力信号を受けて、Ｌｏｗレベルの信号を出力し、論理回路ＡＮＤ０４は、Ｈｉｇｈレベルの信号ＳＴ及びＨｉｇｈレベルのＩＮＶ０１の出力信号を受けて、Ｈｉｇｈレベルの信号を出力する。これにより、書き込み回路レプリカ２０１はメモリアレイレプリカ２０２内のセルトランジスタ２０６から磁気トンネル接合素子２０５の方向に向けて書き込み電流を流す。
【０１０３】
この場合の磁気トンネル接合素子２０５は低抵抗状態にあるので、セルトランジスタ２０６のソース電位である入力電圧ＶＩ０は、コモンソース電圧ＶＣＳを供給する電源線の寄生抵抗を示す抵抗Ｒ０２による電圧降下分の電圧に上昇する（図７が示すＶＩ０Ａレベルになる）。但し、その際の入力電圧ＶＩ０は、コンパレータ２０４における参照電圧ＶＲ０より低い電位である。従って、パルス幅モニタ出力信号ＰＷ０は、電圧ＶＤＤを維持する。
【０１０４】
時刻Ｔ９において、磁気トンネル接合素子２０５が高抵抗状態に変化すると、書き込み電流値が減少するため、入力電圧ＶＩ０は、上昇し、参照電圧ＶＲ０よりも大きくなる（図７が示すＶＩ０Ｂレベルになる）。その結果、パルス幅モニタ出力信号ＰＷ０が、電圧ＶＳＳに駆動され、データ「０」を書き込む際のパルス幅が出力される。図７においては、カウンタクロックＣＣＫの１４周期（時刻Ｔ５．５〜Ｔ９）に相当する時間が、データ「０」を書き込むパルス幅となる。
【０１０５】
時刻Ｔ９．５において、タイミング信号ＳＴが再び電圧ＶＳＳとなると、書き込み電流が停止し、入力電圧ＶＩ０も電圧ＶＳＳとなる。なお、ここでは説明を簡単にするためにメモリアレイレプリカ回路をＶＤＤとＶＳＳで駆動しているが、例えば図３に示すアレイ構成に適用するためにはＶＤＤとＶＳＳの代わりにＶＣＳとＶＳＳで駆動するようにすれば良いことが判る。
【０１０６】
図８は、図５に示される書き込みパルス幅サンプリング回路１０２と書き込みパルス生成回路１０３の内部構成の一例を示す図である。
【０１０７】
図８に示すように、書き込みパルス幅サンプリング回路１０２は、位相同期回路３０１と、クロックカウンタ３０２と、比較回路３０３と、パルス幅レジスタ３０４と、遅延量生成回路３０５と、可変遅延回路３０６と、遅延量制御回路３０７と、遅延量レジスタ３０８と、繰り返し測定カウンタ３０９と、書き込みパルス幅モニタ制御回路３１０と、測定間隔タイマー３１１と、位相比較＆遅延制御回路３１２と、２つの論理積回路ＡＮＤ０５及びＡＮＤ０６と、バッファ回路ＢＵＦＦ０１と、を含んで構成される。また、書き込みパルス生成回路１０３は、可変遅延回路４０１と、インバータ回路ＩＮＶ０３と、否定論理積回路ＮＡＮＤ０１と、を含んで構成される。
【０１０８】
書き込みパルス幅サンプリング回路１０２は、パルス幅モニタ出力信号ＰＷ１、ＰＷ０と、カウンタクロックＣＣＫと、リセット信号ＲＳＴを受け付ける。書き込みパルス幅サンプリング回路１０２は、上述のタイミング信号ＳＴとデータ信号ＳＤを出力する。
【０１０９】
書き込みパルス生成回路１０３は、ライトイネーブル信号ＷＥを受け付け、書き込みパルス／ＷＰ１、／ＷＰ０を出力する。書き込みパルス生成回路１０３の可変遅延回路４０１は、書き込みパルス幅サンプリング回路１０２の遅延量レジスタ３０８に基づいて決定される遅延量が設定される構成であり、これに応じて、書き込みパルス生成回路１０３が出力する書き込みパルス／ＷＰ１、／ＷＰ０の時間幅（書き込みバイアスの印加時間）が決まる。
【０１１０】
なお、書き込みパルス幅サンプリング回路１０２及び書き込みパルス生成回路１０３は、それぞれ、データ「１」とデータ「０」に対応して、２系統存在する。より具体的には、データ「１」に対応する書き込みパルス幅サンプリング回路１０２には、パルス幅モニタ出力信号ＰＷ１が入力され、データ「１」に対応する書き込みパルス生成回路１０３は、書き込みパルス／ＷＰ１を生成し、出力する。データ「０」に対応する書き込みパルス幅サンプリング回路１０２、書き込みパルス生成回路１０３についても同様である。
【０１１１】
（パルス幅の測定）
半導体装置１に電源が投入される際、又は、モードレジスタセットコマンドが半導体装置１に投入される際、モードレジスタ１４に対して、書き込みパルス幅の繰り返し測定を行う回数Ｎと、繰り返し測定ルーチンを起動する間隔Ｔと、が設定される。
【０１１２】
その後、リセット信号ＲＳＴの活性化に伴い、繰り返し測定カウンタ３０９、測定間隔タイマー３１１、クロックカウンタ３０２及びパルス幅レジスタ３０４が初期化されると、書き込みパルス幅モニタ制御回路３１０は、カウンタクロックＣＣＫに同期してタイミング信号ＳＴとデータ信号ＳＤを書き込みパルス幅計測回路１０１に送出する。
【０１１３】
タイミング信号ＳＴとデータ信号ＳＤを書き込みパルス幅計測回路１０１に送出されると、パルス幅モニタ出力信号ＰＷ１及びＰＷ０を用いたパルス幅の測定が始まる。
【０１１４】
クロックカウンタ３０２は、論理積回路ＡＮＤ０５を介して入力するパルス幅モニタ出力信号ＰＷ１、ＰＷ０のパルス幅が、カウンタクロックＣＣＫの何周期分に相当するかをカウントする。
【０１１５】
比較回路３０３は、クロックカウンタ３０２のカウント値と、パルス幅レジスタ３０４が保持する値と、を比較し、大きい方の値をパルス幅レジスタ３０４に登録する。
【０１１６】
書き込みパルス幅モニタ制御回路３１０は、上記の動作について、データ「１」及びデータ「０」に対応する２系統の書き込みパルス幅サンプリング回路１０２と書き込みパルス生成回路１０３を用いて、Ｎ回繰り返して行う。その結果、Ｎ回の繰り返し測定が終了すると、パルス幅レジスタ３０４には、最も長いパルス幅が登録される。
【０１１７】
Ｎ回の繰り返し測定が終了すると、書き込みパルス幅モニタ制御回路３１０は、位相比較＆遅延制御回路３１２を起動する。
【０１１８】
位相比較＆遅延制御回路３１２は、測定開始信号を位相同期回路３０１に送出する。位相同期回路３０１は、カウンタクロックＣＣＫを入力すると共に、単発のパルスを生成し、論理積回路ＡＮＤ０６と可変遅延回路３０６に供給する。
【０１１９】
遅延量生成回路３０５は、パルス幅レジスタ３０４に登録された値に基づいてカウンタクロックＣＣＫからパルス幅モニタ出力信号ＰＷ１、ＰＷ０に相当する遅延量を生成する。生成された遅延量と可変遅延回路３０６が出力する遅延量が、位相比較＆遅延制御回路３１２にて、比較される。その比較結果に基づいて、位相比較＆遅延制御回路３１２はＵＰ／ＤＮ信号を生成し、２つの回路の遅延量が近付く方向に遅延量制御回路３０７が参照する遅延量情報を変更する。遅延量情報は、遅延量制御回路３０７や位相比較及び遅延制御回路３１２等に設けられたレジスタ（図示せず）に格納される。
【０１２０】
位相比較＆遅延制御回路３１２は、２つの回路の遅延量の差が規定値より小さくなるまで位相比較を繰り返し、規定値より小さくなった段階で位相比較を終了する。位相比較＆遅延制御回路３１２は、遅延量情報を用いて、書き込みパルス生成回路１０３に含まれる可変遅延回路４０１が参照する遅延量レジスタ３０８の値を更新する。
【０１２１】
遅延量レジスタ３０８の値が更新された後は、上記した一連のシーケンスにより計測された書き込みパルス幅の最大値と実質的に同じパルス幅を持つ書き込みパルス／ＷＰ１、／ＷＰ０が、ライトイネーブル信号ＷＥの活性化に応じて、生成される。
【０１２２】
ここで、測定間隔タイマー３１１の値が、期間Ｔを超えない間は、当該期間の最初に生成された書き込みパルス／ＷＰ１、／ＷＰ０を用いたデータの書き込みが行われる。一方、測定間隔タイマー３１１の値が、期間Ｔを超えると遅延量レジスタ３０８の値が更新される。つまり、期間Ｔを越えると新たな書き込みパルス幅モニタのシーケンスが始まる。
【０１２３】
以上の動作は、図９に示すフローチャートのようにまとめることができる。
【０１２４】
図９は、書き込みパルス幅モニタ制御の一例を示すフローチャートである。
【０１２５】
半導体装置１に電源等が投入されると、ステップＳ１０１において、モードレジスタ１４に測定回数Ｎと測定間隔Ｔが設定される。
【０１２６】
ステップＳ１０２において、リセット信号ＲＳＴが活性化することに応じて、パルス幅レジスタ３０４等の回路が初期化される。
【０１２７】
ステップＳ１０３において、書き込みパルス幅モニタ制御回路３１０が、書き込みパルス幅計測回路１０１と書き込みパルス幅サンプリング回路１０２とを制御し、カウンタクロックＣＣＫを用いてパルス幅モニタ出力信号ＰＷ１、ＰＷ０のパルス幅をＮ回サンプリングし、パルス幅レジスタ３０４が保持する値が最大値となるように更新する。即ち、抵抗変化型のメモリセルの両端に電圧バイアスの印加を開始してからデータの書き込みが完了するまでの期間を示すパルス幅（パルス幅モニタ出力信号ＰＷ１、ＰＷ０のパルス幅）を複数回測定する。
【０１２８】
上記のＮ回のサンプリングが終了すると、ステップＳ１０４において、位相比較及び遅延制御回路３１２が、パルス幅レジスタ３０４とカウンタクロックＣＣＫを用いて、遅延量生成回路３０５が生成した遅延時間と可変遅延回路３０６の出力を比較し、両者の差分が規定値以下になるように可変遅延回路３０６の遅延量を制御する。
【０１２９】
ステップＳ１０５において、上記の差分が規定値以下となることに応じて、遅延量レジスタ３０８の値が更新される。
【０１３０】
ステップＳ１０６において、書き込みパルス／ＷＰ１、／ＷＰ０が、ライトイネーブル信号ＷＥの活性化に応じて、遅延量レジスタ３０８を参照しつつ、生成される。即ち、書き込みパルス／ＷＰ１、／ＷＰ０が、記憶領域（パルス幅レジスタ３０４）に設定された、複数回測定したパルス幅のうちの最大のパルス幅を参照して生成される。
【０１３１】
ステップＳ１０７において、測定間隔タイマー３１１の値と、測定間隔Ｔとの比較が行われ、測定間隔タイマー３１１の値が測定間隔Ｔ以上であれば、ステップＳ１０２以降の処理が繰り返される。即ち、複数回測定した第１パルス幅のうちの最大のパルス幅を、メモリセルへのデータ書き込み動作時に使用するパルス幅として第１記憶領域（パルス幅レジスタ３０４）に設定した後に所定の期間経過すると、再び、メモリセルの両端に電圧バイアスの印加を開始してからデータの書き込みが完了するまでの期間を示す第２パルス幅を複数回測定し、複数回測定した第２パルス幅のうちの最大のパルス幅を、メモリセルへのデータ書き込み動作時に使用するパルス幅として第２記憶領域（パルス幅レジスタ３０４）に設定する。また、第１記憶領域及び第２記憶領域は、互いに物理的に同一な領域、パルス幅レジスタ３０４である。
【０１３２】
図１０は、データビットのリード・ライトに使用する主たる回路構成の一例を示す図である。
【０１３３】
図１０に示されるように、カラムデコーダ２２と、読み出し制御回路５３と、書き込み制御回路５１と、ＧＢＬドライバ５２及びそれらを接続する配線の構成が開示される。なお、ここで開示される構成は、図１のセンスアンプ（ＳＡ）３５、レジスタ（ＲＧ）３７、書き込み回路３８、及びカラムデコーダ２２の回路ブロックに対応する構成である。なお、図１０におけるサフィックス「ｉ」は、図１に対応して１〜５１２のいずれかの値とする。
【０１３４】
読み出し制御回路５３は、センスアンプ３５と、レジスタ３７とを含んで構成される。カラムデコーダ２２は、グローバルビット線ＧＢＬごとに対応してＮチャネル型ＭＯＳトランジスタＮ０３及びＮ０４を含んで構成される。
【０１３５】
書き込み制御回路５１は、書き込み回路３８に含まれる回路であって、３つのＮチャネル型ＭＯＳトランジスタと、２つのＰチャネル型ＭＯＳトランジスタと、インバータ回路ＩＮＶ０４と、否定論理和回路ＮＯＲ０１と、セレクタ６２と、を含んで構成される。ＧＢＬドライバ５２は、２つのＮチャネル型ＭＯＳトランジスタと、４つのＰチャネル型ＭＯＳトランジスタと、インバータ回路ＩＮＶ０５と、を含んで構成される。
【０１３６】
また、データビット用セルへのアクセスには、カラムデコーダ２２と、読み出し制御回路５３、書き込み制御回路５１と、ＧＢＬドライバ５２と、が使用される。
【０１３７】
アクセスのうちのロウコマンド動作において、ＧＢＬドライバ５２及び読み出し制御回路５３は、次のように動作する。ワード線ＷＬ及びローカルビット線ＬＢＬによりデータビット用セルが選択された状態にて、リードパルス信号ＲＰがハイレベルに制御されると、Ｎチャネル型ＭＯＳトランジスタ６１が導通する。その結果、グローバルビット線ＧＢＬとセンスアンプ３５が接続され、センスアンプ３５は、グローバルビット線ＧＢＬに流れる読み出し電流ＩＲＥＡＤと、リファレンス電流ＩＲＥＦの電流値を比較し、その大小関係に応じた読み出しデータを出力する。レジスタ３７は、出力された読み出しデータをラッチする。
【０１３８】
アクセスのうちのカラムコマンド動作において、レジスタ３７は、入出力端子ＩＯＤと反転入出力端子／ＩＯＤにより外部とデータの授受を行う。カラムデコーダ２２内のＮチャネル型ＭＯＳトランジスタＮ０３及びＮ０４は、ゲートによりＹスイッチ選択信号ＹＳを受け付け、レジスタ３７の入出力端子ＩＯＤ及び反転入出力端子／ＩＯＤと、Ｉ／Ｏ線対８９と、を選択的に接続する。Ｙスイッチ選択信号ＹＳにより選択されたレジスタ３７と外部との間で、データの入出力が行われる。なお、Ｙスイッチ選択信号ＹＳは、カラムデコーダ２２がカラムアドレスをデコードすることで得られる信号である。
【０１３９】
書き込み制御回路５１は、ページアクセス期間にＹスイッチ選択信号ＹＳにより対応するレジスタ３７が選択されそのレジスタに対して書込みが行われた場合にＧＢＬドライバ５２を駆動してメモリセルにレジスタ３７のデータをメモリセルに書き込む制御を行う。具体的にはページアクセス期間中に書き込みコマンドが投入されることで、ライトイネーブル信号ＷＥがハイレベルに制御され、且つ、カラムアドレスにより選択されたＹスイッチ選択信号ＹＳがハイレベルに制御されると、ノードＡ０１の電位をローレベルとする。
【０１４０】
アクセスのうちのプリチャージコマンド動作において、書き込み制御回路５１は、書き込みが行われたレジスタ３７のデータのみが、プリチャージコマンドに応答したセル書き込み期間にメモリセルに対して書き込まれるように制御する。
【０１４１】
プリチャージコマンドに対応してセル書き込み期間になると、書き込みパルス／ＷＰ１、／ＷＰ０のそれぞれが、書き込みパルス幅モニタにより設定されたパルス幅で駆動される。また、セレクタ６２は、反転入出力端子／ＩＯＤが示す書き込みデータに対応する書き込みパルス／ＷＰ１、／ＷＰ０を選択し、ＧＢＬドライバ５２を制御する。その結果、グローバルビット線ＧＢＬが、反転入出力端子／ＩＯＤのデータに応じて電圧ＶＤＤ又はＶＳＳに駆動され、メモリセルにデータが書き込まれる。
【０１４２】
一般的なＤＲＡＭのアクセスでは、センスアンプからメモリセルのデータ書き込みは、カラムコマンドに応じて行う動作であるが、ここで開示する当該書き込みは、プリチャージコマンドに応じて行う動作である。
【０１４３】
このような制御により、１ページ分の５１２個のレジスタ３７のうち、書き込みが行われたレジスタのみがセル書き込み動作の対象となる。その結果、１ページ分の５１２個のデータビット用セルのうち、実際に書き込み状態に制御され、書き込み電流が流れるデータビット用セルの個数が削減され、半導体装置１の消費電力が減少する。
【０１４４】
また、ページアクセス期間では、レジスタ３７が保持するデータに限り書き込みが行われるので、一般的なＤＲＡＭと比較した場合にはメモリセルへの書き込み時間の長いＳＴＴ−ＲＡＭのメモリセルを用いたとしても、カラムアクセスのサイクル時間が増加することはない。
【０１４５】
上記の制御を行うために必要な回路面積（図１０に示す各回路の面積）は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）のようなセンスアンプと比較すれば増加する。しかし、図３に示すように、グローバルビット線ＧＢＬの配線ピッチは、ローカルビット線ＬＢＬの配線ピッチの数倍〜数十倍に緩和されるため、これらのビット線に接続する回路の配線ピッチもＤＲＡＭと比較すると緩和される。そのため、図１０に示す各回路のレイアウトは容易に行うことができると共に、ＤＲＡＭと比較すれば、必要な回路の数が減少するのでチップ面積の増加が抑制できる。
【０１４６】
次に、第１の実施形態に係る半導体装置１の動作について説明する。
【０１４７】
図１１は、半導体装置１の動作波形（読み出し・書き込み動作）の一例を示す図である。
【０１４８】
時刻Ｔ０１において、アクティブコマンドＡＣＴとロウアドレスＸＡ及び図示しないバンクアドレスが入力されると、当該バンクにおいて書き込み制御回路５１の反転プリチャージ信号／ＰＣがハイレベルに、ロウアドレスＸＡに対応した反転プリチャージ／ＰＣ信号（図示せず）がローレベルに制御される。その後、ロウアドレスＸＡにより選択されたワード線ＷＬがハイレベル（電圧ＶＰＰ）に制御される。
【０１４９】
さらにその後、リードパルス信号ＲＰが一定期間ハイレベルに制御されると、グローバルビット線ＧＢＬの電位が、コモンソース電圧ＶＣＳから読み出し電圧ＶＲＥＡＤに駆動され、グローバルビット線ＧＢＬに読み出し電流ＩＲＥＡＤが流れる。この読み出し電流ＩＲＥＡＤを、センスラッチすることで、入出力端子ＩＯＤ及び反転入出力端子／ＩＯＤのデータが読み出しデータに応じて更新される。
【０１５０】
時刻Ｔ０２において、ページアクセス期間となり、リードコマンドＲＤとカラムアドレスＹＡ及び図示しないバンクアドレスが入力されると、当該バンクにおいてカラムアドレスＹＡに対応してＹスイッチ選択信号ＹＳｉが一定期間ハイレベルに制御され、入出力端子ＩＯＤ及び反転入出力端子／ＩＯＤのデータが、Ｉ／Ｏ線対８９に読み出される。
【０１５１】
時刻Ｔ０３において、ライトコマンドＷＴとカラムアドレスＹＡ及び図示しないバンクアドレスが入力されると、当該バンクにおいてライトイネーブル信号ＷＥが一定期間ハイレベルに制御されと共に、Ｙスイッチ選択信号ＹＳｉが一定期間ハイレベルに制御される。その結果、入出力端子ＩＯＤ及び反転入出力端子／ＩＯＤのデータが、Ｉ／Ｏ線対８９から反転書き込みされる。その際、Ｙスイッチ選択信号ＹＳｉがハイレベル、且つ、ライトイネーブル信号ＷＥがハイレベルの期間において、ノードＡ０１がローレベルに遷移する。
【０１５２】
時刻Ｔ０４において、プリチャージコマンドＰＲＥが及び図示しないバンクアドレスと共に入力されると、当該バンクにおいてセル書き込み動作が開始され、その後書き込みパルス／ＷＰ１、／ＷＰ０が、それぞれのパルス幅に従って一定期間ローレベルに制御されると、書き込みデータに従って、例えば、グローバルビット線ＧＢＬ１がハイレベルに、グローバルビット線ＧＢＬ０がローレベルに駆動され、データビット用セルに反転データが書き込まれる。その後、ワード線ＷＬがローレベルに制御され、さらにその後、反転プリチャージ信号／ＰＣがローレベルに制御され、ノードＡ０１がハイレベルにプリチャージされることで、一連のページアクセス動作が完了する。
【０１５３】
なお、プリチャージコマンドは外部から印加される場合に加えて、プリチャージ動作を伴ったリード又はライトコマンドによりリード又はライト動作の終了後に自動的に発行されるようにしてもよい。このような場合であっても、半導体装置１は、外部からプリチャージコマンドが発行された場合と同様の動作を行う。
【０１５４】
以上のように、第１の実施形態に係る半導体装置１では、メモリセルアレイのレプリカ回路であるメモリアレイレプリカ２０２とＧＢＬドライバ５２のレプリカ回路である書き込み回路レプリカ２０１を用いて、メモリセルにデータを書き込む際のパルス幅を計測した結果に基づいて、書き込みパルス／ＷＰ１、／ＷＰ０のパルス幅を設定する。より具体的には、磁気トンネル接合素子（ＭＴＪ素子）反平行状態から平行状態に書き込む場合のパルス幅（データ「１」を書き込む際のパルス幅）と、平行状態から反平行状態に書き込む場合のバルス幅（データ「０」を書き込む際のパルス幅）を、予め定めた回数、レプリカ回路を用いて交互に測定し、それぞれの書き込みにおける最も長いパルス幅を使用して、通常の書き込みに用いる書き込みパルス幅を設定する。
【０１５５】
スピン注入磁化反転型の磁気ランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）には、磁気トンネル接合素子の状態を反転させるのに必要な時間は確率的に分布するという特性がある。この特性に基づくと、複数回のモニタ測定の最大値を、最適な書き込みパルス時間幅として利用する事が有用であると考慮される。
【０１５６】
本発明の各実施形態では、上述の特性を利用し、複数回のモニタ測定の最大値を、最適な書き込みパルス時間幅として用いることで書き込みエラーを少なくする。ひいては、書き込み時間が不必要に長期化することを防止する。複数回のモニタ測定の最大値を、最適な書き込みパルス幅として、通常のデータ書き込み時に使用する。
【０１５７】
本実施形態は、パルス時間幅を最適な値に調整するため、上述した（ｉ）印加時間の長い１つの書き込みパルスを使う書き込み方式に適している。
【０１５８】
なお、非特許文献１の技術には、磁気トンネル接合素子の状態を読み出すたびに電流が消費されるため、データ書き込み時の消費電力が増加する問題があるが、第１の実施形態に係る半導体装置１にはそのような問題が生じない。
【０１５９】
［第２実施形態］
図１２は、第２実施形態に係る書き込みパルス幅サンプリング回路１０２ａと書き込みパルス生成回路１０３の内部構成の一例を示す図である。
【０１６０】
第１の実施形態では、測定間隔タイマー３１１により予め定めた時間間隔で、パルス幅モニタシーケンスの起動間隔を定める場合を説明したが、パルス幅モニタシーケンスの起動間隔を限定する趣旨ではない。以下、第２実施形態として、パルス幅モニタシーケンス起動の契機及び実現回路を説明する。
【０１６１】
第２実施形態は、チップ温度の変動幅を予めモードレジスタ１４に設定しておき、その変動幅を超えたときにパルス幅モニタシーケンスを起動する構成である。
【０１６２】
具体的には、書き込みパルス幅サンプリング回路１０２ａは、図１２に示すように、第１実施形態（図８）に示される測定間隔タイマー３１１に代えて、チップ温度検知回路３１３を備える。書き込みパルス幅モニタ制御回路３１０ａは、チップ温度検知回路３１３の出力を定期的に確認し、半導体装置１内部の温度変動が所定の範囲を超えた場合に、パルス幅モニタシーケンスを起動する。その他の構成は、上述した第１実施形態と同様である。
【０１６３】
第２実施形態半導体装置１では、書き込みパルス幅の設定ルーチンを、予め定めた時間間隔ではなく、チップ温度の変動幅により繰り返す。その結果、チップ温度の時間的な変動を補償することができる。
【０１６４】
［第３実施形態］
図１３は、第３実施形態に係る書き込みパルス幅サンプリング回路１０２ｂと書き込みパルス生成回路１０３の内部構成の一例を示す図である。
【０１６５】
第３実施形態は、電源電圧の変動幅を予めモードレジスタ１４に設定しておき、その変動幅を超えたときにパルス幅モニタシーケンスを起動する構成である。
【０１６６】
具体的には、書き込みパルス幅サンプリング回路１０２ｂは、図１３に示すように、第１実施形態（図８）に示される測定間隔タイマー３１１に代えて、電源電圧変動検知回路３１４を備える。書き込みパルス幅モニタ制御回路３１０ｂは、電源電圧変動検知回路３１４の出力を定期的に確認し、半導体装置１の電源電圧の変動が所定の範囲を超えた場合に、パルス幅モニタシーケンスを起動する。その他の構成は、上述した第１実施形態と同様である。
【０１６７】
チップ温度の変動幅をシーケンス起動の契機とする場合も、電源電圧の変動幅をシーケンス起動の契機とする場合も、基本的な動作シーケンスは、測定間隔タイマー３１１を用いるパルス幅モニタシーケンスの起動と相違する点は存在しないので、さらなる説明を省略する。
【０１６８】
第３実施形態に係る半導体装置１では、書き込みパルス幅の設定ルーチンを、予め定めた時間間隔ではなく、電源電圧の変動幅により繰り返す。その結果、電源電圧の時間的な変動を補償することができる。
【０１６９】
[変形例]
変形例としては、レプリカ回路を用いて測定した最も長いパルス幅に、マージンを加えて書き込みパルス幅を設定しても良い。あるいは、書き込みパルス幅に予め上限を定めておき、レプリカ回路を用いて測定した最も長いパルス幅がその上限を超えた場合には予め定めた上限値を用いるようにしても良い。この上限値は通常使用には問題無い程度の低い確率で発生する非常に長い書き込みパルス幅を排除するために用いることができる。これらの場合には、上記マージンの値や書き込みパルス幅の上限を予めモードレジスタ１４に設定するようにしても良い。このような場合であっても、基本的な動作シーケンスは変らないのでその説明は省略する。
【０１７０】
他の変形例としては、上述した第１乃至第３に係る各方式のいずれか２以上を、適宜組み合わせても良い。（ｉ）予め定めた時間間隔、（ｉｉ）チップ温度の変動幅、（ｉｉｉ）電源電圧の変動幅、のいずれか２以上を組み合わせ、いずれかの契機を検知することに応じて、上述した計測動作シーケンスを実行する構成でも良い。例えば、図１２において、ＯＲ論理構成回路を追加し、図１２のチップ温度検知回路３１３の出力を一方の入力で受け、図１３に示される電源電圧変動検知回路３１４の出力を他方の入力で受け、その出力を書き込みパルス幅モニタ制御回路３１０ａに供給するように構成し、この変形例を実現しても良い。
【０１７１】
［第４の実施形態］
第４の実施形態について図面を参照して説明する。
【０１７２】
図１４は、第４の実施形態に係る半導体装置のデータビットのリード・ライトに使用する主たる回路構成の一例を示す図である。
【０１７３】
第１の実施形態（図１０）に示される書き込み制御回路５１に代えて、第４の実施形態に係る書き込み制御回路５１ａが図１４に開示される。これ以外の各構成は、第１の実施形態に係る各構成に相違する点は存在しないので、それらの説明は、ここで省略される。図１４において図１０と同一構成要素には、同一の符号を付し、その説明を省略する。
【０１７４】
図１４を参照すると、書き込み制御回路５１ａは、排他的論理和回路ＥＸＯＲ０１と、ラッチ６３と、Ｎチャネル型ＭＯＳトランジスタＮ１０と、を含んで構成される。
【０１７５】
第１の実施形態（図１０）に係る書き込み制御回路５１は、トランジスタ０５が存在し、また、トランジスタ０７のゲートがＹＳ信号を受けるが、第４の実施形態に係る書き込み制御回路５１ａは、このトランジスタ０５が存在せず、トランジスタ０７のゲートがＹＳ信号を受けない。このような回路構成の相違がある。
【０１７６】
書き込み制御回路５１ａは、リードパルス信号ＲＰがハイレベルの期間において、データビット用セルから読み出したデータをラッチ６３に取り込む。その際、反転入出力端子／ＩＯＤに書き込まれるデータが、最初にラッチ６３に取り込んだデータビット用セルのデータと異なる場合に限り、ノードＡ０１がローレベルに制御される。
【０１７７】
その結果、データビット用セルに反転データを書き込む場合に限り、グローバルビット線ＧＢＬが駆動されるため、第１の実施形態に係る半導体装置１よりもさらに書き込み電流を削減できる。
【０１７８】
図１５は、第４の実施形態に係る半導体装置の動作波形の一例を示す図である。
【０１７９】
ライトコマンドＷＴが投入された後の動作において、図１５（第４の実施形態）に示す動作波形は、ＹＳ信号がＨｉｇｈに遷移し、且つ、入出力端子ＩＯＤ及び反転入出力端子／ＩＯＤが反転すると、それに応じて、トランジスタ０７のゲートが制御されるため、ノードＡ０１がローレベルに遷移する。他方、図１１（第１の実施形態）に示す動作波形は、ＹＳ信号がＨｉｇｈに遷移する事のみによって、ノードＡ０１がローレベルに遷移する。上述した回路構成の相違によって、この動作波形の相違が生じる。次では、この相違点に限り説明を行い、他の説明を省略する。
【０１８０】
時刻Ｔ０１において、アクティブコマンドの供給に応じてＲＰ信号がＨｉｇｈレベルに遷移すると、書き込み制御回路５１ａのトランジスタＮ１０がＯＮとなり、レジスタ３７が保持するデータは、レジスタ３７からラッチ６３に送られ、ラッチ６３は、このデータを取り込み、保持する。
【０１８１】
時刻Ｔ０３において、ライトコマンドＷＴの供給に応じてＹＳ信号がＨｉｇｈレベルに遷移すると、対応するカラムデコータＮ０３及びＮ０４がＯＮとなり、レジスタ３７がＩ／Ｏ線対８９から供給されるデータを保持する。排他的論理和回路ＥＸＯＲ０１は、このレジスタ３７が保持したデータと、上述したラッチ６３が保持したデータと、論理演算する。
【０１８２】
時刻Ｔ０３−１において、排他的論理和回路ＥＸＯＲ０１は、この論理演算結果に応じて、トランジスタＮ０７のゲートを制御する。
【０１８３】
ここで、ライトコマンドＷＴと共に供給されるデータと、レジスタ３７が保持するデータが異なる場合、つまり、メモリセルに記憶しているデータと新規に供給された書き込みデータとが異なる場合（反転データを書き込む場合）にのみ、トランジスタＮ０７がＯＮとなり、ノードＡ０１の電位が電圧ＶＳＳとなる。
【０１８４】
Ｔ０４において、プリチャージコマンドの供給に応じて、書き込みパルス（／ＷＰ０及び／ＷＰ１）がＬｏｗに遷移する。
【０１８５】
ここで、ノードＡ０１の電位が電圧ＶＳＳである場合のみに、グローバルビット線ＧＢＬ１及びＧＢＬ０が駆動される（図１１が示すように、ＧＢＬ０がＬｏｗレベル、ＧＢＬ１がＨｉｇｈレベルとなる）。
【０１８６】
第４の実施形態に係る半導体装置１ａにおいても、複数回のモニタ測定の最大値を用いることでエラーが少なく、且つ、書き込み時間が不必要に長期化することを防止できる。
【０１８７】
さらに、データビット用セルに反転データを書き込む場合に限り、グローバルビット線ＧＢＬが駆動されるため、第１の実施形態に係る半導体装置１よりもさらに書き込み電流を削減できる。
【０１８８】
［第５の実施形態］
図１６を参照しながら、第５の実施形態について説明する。
【０１８９】
図１６は、第５の実施形態に係る情報処理システムの構成を示すブロック図である。
【０１９０】
第５の実施形態は、前述の各実施形態に係る半導体装置（ここでは、半導体装置１として説明する）と、マルチコアプロセッサ５０１（ホスト５０１）を含む情報処理システムを構成している。
【０１９１】
マルチコアプロセッサ５０１は、図１６に示すように、コア＿１〜コア＿４（５０２ａ〜ｄ）、Ｉ／Ｏ５０３、外部記憶装置制御ブロック５０４、及びオンチップメモリ５０５を含んで構成される。外部記憶装置制御ブロック５０４は、半導体装置１とコマンド信号、アドレス信号、及びデータ信号をやり取りすることにより、半導体装置１を制御している。
【０１９２】
１つの例として、第１実施形態に係る測定間隔タイマー３１１は、半導体装置１ではなく、マルチコアプロセッサ５０１、例えば、外部記憶装置制御ブロック５０４内、に配置される構成とし、計測動作の周期は、マルチコアプロセッサ５０１が管理する構成としても良い。
【０１９３】
他の例として、半導体装置１にパリティビットを追加し、ホスト５０１でＥＣＣを用いたエラー訂正を行う構成とし、エラー検出頻度に応じてモードレジスタ１４に設定する測定回数Ｎや測定間隔、測定した最も長いパルス幅を加えたマージン、あるいは書き込みパルス幅の上限を変更する構成としても良い。また、半導体装置１そのものにＥＣＣを用いたエラー訂正機能を持たせて、エラー情報をホスト５０１に送るようにしても良い。このように制御することで本発明の効果を最大限に引き出すことができるようになる。
【０１９４】
例えば、ホスト５０１は、外部記憶装置制御ブロック５０４内にエラー検出部を設けても良く、このエラー検出部は、半導体装置１のメモリセルの読み出しによって生じるエラーを検出し、その検出頻度が多くなった場合に、指示命令を生成する構成としても良い。この指示命令に応じて、ホスト５０１は、書き込みパルスの時間幅やその取得時に使う測定回数Ｎ等のパラメータを変更する命令を半導体装置１に送る構成としても良い。
【０１９５】
第５の実施形態に係る情報処理システムによれば、抵抗変化型メモリセルを用いた、書き込み時間を高速化しつつ書き込み時の消費電流を抑制したメインメモリをマルチコアプロセッサ５０１に対して提供することができる。また、ページモード動作時にはカラムアクセスサイクル時間の増加を抑えてＤＲＡＭ相当の仕様を実現できる。
【０１９６】
なお、各実施形態で開示した半導体装置において、抵抗変化型素子としてスピン注入磁化反転書き込みを行うＳＴＴ−ＲＡＭを使用する場合について説明したが、それに限定されず、発明を逸脱しない範囲において、例えば、金属酸化物等を用いるＲｅ−ＲＡＭ（Resistive Random Access Memory）や、相変化メモリ（ＰＣＭ；Phase Change Memory）を使用した半導体装置に対しても、各実施形態の開示内容を適用することが可能である。
【０１９７】
なお、引用した上記の非特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【０１９８】
１、１ａ  半導体装置
２、２ａ〜２ｈ、４２  メモリセルアレイ
１１  クロック発生回路
１２  コマンドデコーダ
１３  チップ制御回路
１４  モードレジスタ
１５  アレイ制御回路
１６  リードライトアンプ
１７  ラッチ回路
１８  データ入出力バッファ
１９  カラムアドレスバッファ
２０  バンク及びロウアドレスバッファ
２１  ロウデコーダ
２２  カラムデコーダ
３１−１、３１−２、４１  プリチャージ回路
３２、４３、６２  セレクタ
３３  センスアンプ＆レジスタ制御回路
３４−１  データビット用セルアレイ
３４−２  リファレンス用セルアレイ
３５、３５−１〜３５−５１２  センスアンプ
３６  リファレンス信号発生回路
３７、３７−１〜３７−５１２  レジスタ
３８、３８−１〜３８−５１２  書き込み回路
４４  メモリセル
４５、２０５  磁気トンネル接合素子
４６、２０６  セルトランジスタ
５１、５１ａ  書き込み制御回路
５２  ＧＢＬドライバ
５３  読み出し制御回路
６１、Ｎ０１〜Ｎ１０  Ｎチャネル型ＭＯＳトランジスタ
６３  ラッチ
８９  Ｉ／Ｏ線対
１００  書き込みパルス幅モニタ
１０１  書き込みパルス幅計測回路
１０２、１０２ａ、１０２ｂ  書き込みパルス幅サンプリング回路
１０３  書き込みパルス生成回路
２０１  書き込み回路レプリカ
２０２  メモリアレイレプリカ
２０３、２０４  コンパレータ
３０１  位相同期回路
３０２  クロックカウンタ
３０３  比較回路
３０４  パルス幅レジスタ
３０５  遅延量生成回路
３０６  可変遅延回路
３０７  遅延量制御回路
３０８  遅延量レジスタ
３０９  繰り返し測定カウンタ
３１０、３１０ａ、３１０ｂ  書き込みパルス幅モニタ制御回路
３１１  測定間隔タイマー
３１２  位相比較＆遅延制御回路
３１３  チップ温度検知回路
３１４  電源電圧変動検知回路
４０１  可変遅延回路
５０１  マルチコアプロセッサ
５０２ａ〜５０２ｄ  コア
５０３  Ｉ／Ｏ
５０４  外部記憶装置制御ブロック
５０５  オンチップメモリ
ＡＮＤ０１〜ＡＮＤ０６  論理積回路
ＢＵＦＦ０１  バッファ回路
Ｃ０１〜Ｃ０４  容量
ＥＸＯＲ０１  排他的論理和回路
ＩＮＶ０１〜ＩＮＶ０５  インバータ回路
ＮＡＮＤ０１  否定論理積回路
ＮＯＲ０１  否定論理和回路
Ｐ０１〜Ｐ０６  Ｐチャネル型ＭＯＳトランジスタ
ＰＣＦＥＴ０〜ＰＣＦＥＴｋ−１  プリチャージトランジスタ
Ｒ０１、Ｒ０２  抵抗
ＳＷＦＥＴ０〜ＳＷＦＥＴｋ−１  接続トランジスタ
Ｔ０１、Ｔ０２  トランスファーゲート
【図１】
2015049918.tif 000003
【図２】
2015049918.tif 000004
【図３】
2015049918.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2015049918.tif 000009
【図８】
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【図９】
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【図１０】
2015049918.tif 000012
【図１１】
2015049918.tif 000013
【図１２】
2015049918.tif 000014
【図１３】
2015049918.tif 000015
【図１４】
2015049918.tif 000016
【図１５】
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【図１６】
2015049918.tif 000018