(57)【要約】【課題】半導体装置及びその駆動方法を提供する。【解決手段】半導体装置は、映像駆動回路から第１同期信号を提供され、これを第１同期信号と異なる第２同期信号に変換する転換ロジックと、転換ロジックから第２同期信号を提供され、これを利用してイメージセンシングを行うイメージセンシングモジュールとを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
映像駆動回路から第１同期信号を提供され、これを前記第１同期信号と異なる第２同期信号に変換する転換ロジックと、
前記転換ロジックから前記第２同期信号を提供され、これを利用してイメージセンシングを行うイメージセンシングモジュールとを含む半導体装置。
【請求項２】
前記映像駆動回路は前記第１同期信号を利用して第１フレームレート（ｆｒａｍｅ  ｒａｔｅ）でイメージ信号を出力する請求項１に記載の半導体装置。
【請求項３】
前記イメージセンシングモジュールは、前記第２同期信号を利用してイメージを前記第１フレームレートと異なる第２フレームレートでセンシングする請求項２に記載の半導体装置。
【請求項４】
前記転換ロジックは、前記第１同期信号をダウンコンバートして前記第１同期信号を前記第２同期信号に変換する請求項３に記載の半導体装置。
【請求項５】
前記転換ロジックは、前記第１同期信号をアップコンバートして前記第１同期信号を前記第２同期信号に変換する請求項３に記載の半導体装置。
【請求項６】
前記転換ロジックは、予め定められた転換比率によって前記第１同期信号を前記第２同期信号に変換する請求項３に記載の半導体装置。
【請求項７】
前記転換ロジックは、前記転換比率が保存された保存部を含む請求項６に記載の半導体装置。
【請求項８】
前記映像駆動回路は、
前記イメージセンシングモジュールから提供されたイメージ信号がバッファリングされるフレームバッファと、
前記第１同期信号に応じて前記フレームバッファにバッファリングされたイメージ信号が第１フレームレートで出力されるように前記フレームバッファをコントロールするコントロールロジックを含む請求項１に記載の半導体装置。
【請求項９】
前記フレームバッファはグラフィックＲＡＭ（ＧＲＡＭ、Ｇｒａｐｈｉｃ  ＲＡＭ）を含む請求項８に記載の半導体装置。
【請求項１０】
前記イメージセンシングモジュールから前記映像駆動回路に提供されるイメージ信号はオンザフライ（ｏｎ  ｔｈｅ  ｆｌｙ）で提供される請求項１に記載の半導体装置。
【請求項１１】
前記第１同期信号は垂直同期信号（ｖｅｒｔｉｃａｌ  ｓｙｎｃ  ｓｉｇｎａｌ）を含む請求項１に記載の半導体装置。
【請求項１２】
前記転換ロジックは、
前記第１同期信号をカウントするカウンタと、
前記カウンタのカウント結果と変換比率を比較して制御信号を生成する比較部と、
前記比較部から前記制御信号を提供をされ、これに基づいて前記第２同期信号を生成して出力する信号生成部を含む請求項１に記載の半導体装置。
【請求項１３】
前記転換ロジックはアプリケーションプロセッサ（ＡＰ、Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）の内部に配置される請求項１に記載の半導体装置。
【請求項１４】
イメージセンシングモジュールとインターフェースを行う第１インターフェースと、
映像駆動回路とインターフェースを行う第２インターフェースと、
前記映像駆動回路から第１同期信号を提供され、これを前記イメージセンシングモジュールを制御する第２同期信号に変換する転換ロジックとを含む半導体装置。
【請求項１５】
前記映像駆動回路は、前記第１同期信号を利用して第１フレームレート（ｆｒａｍｅ  ｒａｔｅ）でイメージ信号を出力し、
前記イメージセンシングモジュールは、前記第２同期信号を利用してイメージを前記第１フレームレートと異なる第２フレームレートでセンシングする請求項１４に記載の半導体装置。
【請求項１６】
前記イメージセンシングモジュールから提供されたイメージ信号に対してＩＳＰ（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ）を行うイメージセンシングインターフェースモジュールをさらに含む請求項１４に記載の半導体装置。
【請求項１７】
前記イメージセンシングインターフェースモジュールから提供されたイメージ信号に対してプリ−プロセシング（ｐｒｅ−ｐｒｏｃｅｓｓｉｎｇ）を行うプリ−プロセシングユニットをさらに含み、
前記映像駆動回路は、前記第１フレームレートで出力されるイメージ信号を予め定められたエンコーディング方法によりエンコードするエンコーダを含む  請求項１６に記載の半導体装置。
【請求項１８】
中央処理部と、
前記中央処理部とバスにより連結されるマルチメディアシステムをさらに含み、
前記マルチメディアシステムは前記転換ロジックを含む請求項１７に記載の半導体装置。
【請求項１９】
イメージ信号を出力する映像駆動回路と、
前記映像駆動回路から第１同期信号を提供され、これをイメージセンシングに利用される第２同期信号に変換する転換ロジックとを含み、
前記映像駆動回路は、
イメージ信号を受信する第１インターフェースと、
表示部とインターフェースを行う第２インターフェースと、
前記イメージ信号を前記第１インターフェースと前記第２インターフェースとの間でバッファリングするフレームバッファと、
予め定められたエンコーディング方法により前記イメージ信号をエンコードし、前記フレームバッファに提供するエンコーダと、
前記フレームバッファから提供された前記イメージ信号をデコードして前記第２インターフェースに提供するデコーダを含む半導体装置。
【請求項２０】
イメージを第１フレームレートで表示するのに利用される第１垂直同期信号を提供し、
前記第１垂直同期信号を前記第１垂直同期信号と異なる第２垂直同期信号に変換し、
前記第２垂直同期信号を利用してイメージを前記第１フレームレートと異なる第２フレームレートでセンシングすることを含む半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、電子製品の携帯性が重要になっている。多くの携帯用の電子製品はバッテリにより動作する。ところが、電子製品に含まれる表示部（例えば、ＬＣＤまたはＯＬＥＤで構成された表示部）のサイズが大きくなり、解像度が高まると表示部でイメージを表示するのにますます多くの電力が要求されるようになる。
したがって、表示部で高解像度イメージを表示しつつも、電力消費を減らすための研究が盛んに行なわれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開２０１２−０１７６５３７９号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、イメージ表示のための電力消費を低減させた半導体装置を提供することにある。
【０００５】
本発明が解決しようとする他の技術的課題は、イメージ表示のための電力消費を低減させた半導体装置の駆動方法を提供することにある。
【０００６】
本発明の技術的課題は、上述した技術的課題に制限されず、上述以外の他の技術的課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明の一実施形態による半導体装置は、映像駆動回路から第１同期信号を提供され、これを前記第１同期信号と異なる第２同期信号に変換する転換ロジックと、前記転換ロジックから前記第２同期信号を提供され、これを利用してイメージセンシングを行うイメージセンシングモジュールとを含む。
【０００８】
前記技術的課題を達成するための本発明の他の実施形態による半導体装置は、イメージセンシングモジュールとインターフェースを行う第１インターフェースと、映像駆動回路とインターフェースを行う第２インターフェースと、前記映像駆動回路から第１同期信号を提供され、これを前記イメージセンシングモジュールを制御する第２同期信号に変換する転換ロジックとを含む。
【０００９】
前記技術的課題を達成するための本発明のまた他の実施形態による半導体装置は、イメージ信号を出力する映像駆動回路と、前記映像駆動回路から第１同期信号を提供され、これをイメージセンシングに利用される第２同期信号に変換する転換ロジックとを含み、前記映像駆動回路は、イメージ信号を受信する第１インターフェースと、表示部とインターフェースを行う第２インターフェースと、前記イメージ信号を前記第１インターフェースと前記第２インターフェースとの間でバッファリングするフレームバッファと、予め定められたエンコーディング方法により前記イメージ信号をエンコードしてフレームバッファに提供するエンコーダと、前記フレームバッファから提供されたイメージ信号をデコードして前記第２インターフェースに提供するデコーダとを含む。
【００１０】
前記他の技術的課題を達成するための本発明の一実施形態による半導体装置の駆動方法は、イメージを第１フレームレートで表示するのに利用される第１垂直同期信号を提供し、前記第１垂直同期信号を前記第１垂直同期信号と異なる第２垂直同期信号に変換し、前記第２垂直同期信号を利用してイメージを前記第１フレームレートと異なる第２フレームレートでセンシングすることを含む。
【００１１】
その他実施形態の具体的な内容は詳細な説明及び図面に含まれている。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による半導体装置のブロック図。
【図２】図１に示す映像駆動回路の例示的なブロック図。
【図３】図１に示す転換ロジックの例示的なブロック図。
【図４Ａ】本発明の一実施形態による半導体装置の駆動方法を説明するための順序図。
【図４Ｂ】本発明の一実施形態による第１同期信号が第２同期信号に変換される過程を説明するための図。
【図４Ｃ】本発明の他の実施形態による第１同期信号が第２同期信号に変換される過程を説明するための図。
【図５】本発明の他の実施形態による半導体装置のブロック図。
【図６】本発明のまた他の実施形態による半導体装置のブロック図。
【図７】図６に示す映像駆動回路の例示的なブロック図。
【図８Ａ】本発明のまた他の実施形態による半導体装置のブロック図。
【図８Ｂ】図８Ａに示す中央処理部の概略的な構成を示すブロック図。
【図９】図８Ａに示す半導体装置がパッケージングされた様子を示す図。
【図１０】本発明の実施形態による半導体装置が採用された例示的な電子システムの構成を示すブロック図。
【図１１】図１０に示す電子システムがスマートフォンに適用される例を示す図。
【図１２】図１０に示す電子システムがタブレットＰＣに適用される例を示す図。
【図１３】図１０に示す電子システムがノートブックに適用される例を示す図。
【発明を実施するための形態】
【００１３】
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。本発明は、特許請求の範囲によってのみ定義される。図面に表示する構成要素のサイズおよび相対的なサイズは説明を明瞭にするため、誇張したものであり得る。明細書全体にかけて同一参照符号は同一構成要素を指称し、「および／または」は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００１４】
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ  ｔｏ）」と指称されるものは、他の素子と直接連結またはカップリングされた場合または中間に他の素子を介在する場合をすべて含む。一方、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と指称されるものは中間に他の素子が介在しないことを示す。
【００１５】
本明細書で使用された用語は実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書で、単数型は文句で特に言及しない限り複数型も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作および／または素子は一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。
【００１６】
第１、第２などが多様な素子、構成要素を叙述するために使用されるが、これら素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要素であり得ることは勿論である。
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用され得る。また一般に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的にまたは過度に解釈しない。
【００１７】
以下、図１〜図３を参照して本発明の一実施形態による半導体装置について説明する。
【００１８】
図１は、本発明の一実施形態による半導体装置のブロック図である。図２は、図１に示す映像駆動回路の例示的なブロック図である。図３は、図１に示す転換ロジックの例示的なブロック図である。
【００１９】
図１を参照すると、半導体装置１は、イメージセンシングモジュール１０、映像駆動回路２０、転換ロジック３０、および表示部４０を含む。
【００２０】
映像駆動回路２０は、第１同期信号ＳＳ１を利用して第１フレームレート（ｆｒａｍｅ  ｒａｔｅ）Ｘ１でイメージ信号ＩＳを表示部４０に出力する。映像駆動回路２０からイメージ信号ＩＳを提供される表示部４０にはイメージが第１フレームレートＸ１で出力される。
【００２１】
本発明のいくつかの実施形態で、映像駆動回路２０は、例えば、ＤＤＩ（Ｄｉｓｐｌａｙ  Ｄｒｉｖｉｎｇ  ＩＣ）であり得、表示部４０は、例えば、ＬＣＤまたはＯＬＥＤで構成されたディスプレイであり得る。
【００２２】
一方、本発明の他のいくつかの実施形態で、第１同期信号ＳＳ１は、イメージ信号ＩＳを第１フレームレートＸ１で出力するのに利用される垂直同期信号（ｖｅｒｔｉｃａｌ  ｓｙｎｃ  ｓｉｇｎａｌ）であり得る。このような垂直同期信号は、表示部４０に一フレームのイメージが表示される毎に生成される。しかし、本発明はこれに制限されず、表示部４０に一フレームのイメージが表示される毎に生成される信号であれば、いずれも本発明の技術的思想による第１同期信号ＳＳ１として採用できる。
【００２３】
図２を参照すると、映像駆動回路２０は、レシーバ（Ｒｘ）２２、フレームバッファ２４、トランスミッタ（Ｒｘ）２６、およびコントロールロジック２８を含む。
【００２４】
レシーバ（Ｒｘ）２２は、外部（例えば、図１のイメージセンシングモジュール１０）から入力されるイメージ信号ＩＳを受信する。本発明のいくつかの実施形態で、このようなレシーバ（Ｒｘ）２２は高速シリアルインターフェースを採用する。具体的には、レシーバ（Ｒｘ）２２はＭＩＰＩ（Ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ）を採用できるが、本発明はこれに制限されない。例えば、レシーバ（Ｒｘ）２２が採用できるインターフェースとしては、ＬＶＤＳ  （ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）、ＤＶＩ  （ｄｉｇｉｔａｌ  ｖｉｓｕａｌ  ｉｎｔｅｒｆａｃｅ）、ＨＤＭＩ（登録商標）（ｈｉｇｈ−ｄｅｆｉｎｉｔｉｏｎ  ｍｕｌｔｉｍｅｄｉａ  ｉｎｔｅｒｆａｃｅ）、ＤＰ  （ｄｉｓｐｌａｙ  ｐｏｒｔ）、ＳＶＤＬ  （ｓｃａｌａｂｌｅ  ｖｅｒｓａｔｉｌｅ  ｄａｔａ  ｌｉｎｋ）などが挙げられる。
【００２５】
本発明のいくつかの実施形態で、レシーバ（Ｒｘ）２２に入力されるイメージ信号ＩＳは例えば、イメージセンシングモジュール（図１の１０）によりセンシングされたイメージ信号だけではなく、イメージセンシングモジュール（図１の１０）によりセンシングされたイメージに対して別途のイメージ処理モジュール（図示せず）により必要なイメージプロセシングが行われたイメージ信号であり得る。すなわち、本実施形態で、レシーバ（Ｒｘ）２２に入力されるイメージ信号ＩＳとしては予めイメージプロセシングが行われたイメージ信号であることを排除しない。
【００２６】
フレームバッファ２４は、イメージセンシングモジュール（図１の１０）から提供されたイメージ信号ＩＳをバッファリング（ｂｕｆｆｅｒｉｎｇ）する。このようにフレームバッファ２４でバッファリングされたイメージ信号は第１同期信号ＳＳ１に同期して、トランスミッタ（Ｒｘ）２６に出力される。
【００２７】
本発明のいくつかの実施形態で、このようなフレームバッファ２４としては例えば、グラフィックＲＡＭ（ＧＲＡＭ、Ｇｒａｐｈｉｃ  ＲＡＭ）が採用され得る。このように映像駆動回路２０にグラフィックＲＡＭが採用される場合、第１同期信号ＳＳ１として使用される垂直同期信号が発生する毎にグラフィックＲＡＭに保存された映像信号がトランスミッタ（Ｒｘ）２６に出力される。
【００２８】
しかし、本発明はこれに制限されず、必要に応じてフレームバッファ２４の構成はいくらでも変形できる。例えば、本発明の他のいくつかの実施形態で、フレームバッファ２４としては例えば、複数のフリップフロップ（ｆｌｉｐ−ｆｌｏｐ）で構成されたレジスタ（ｒｅｇｉｓｔｅｒ）が採用され得る。この際、レジスタは表示部４０に出力される一フレームのイメージに該当するイメージ信号を保存するように構成することができる。
【００２９】
トランスミッタ（Ｒｘ）２６は、フレームバッファ２４から提供されるイメージ信号ＩＳを受信し、これを外部（例えば、図１の表示部４０）に出力する。本発明のいくつかの実施形態で、このようなトランスミッタ（Ｒｘ）２６もレシーバ（Ｒｘ）２２と同様に高速シリアルインターフェースを採用することができる。具体的には、トランスミッタ（Ｒｘ）２６は例えば、ＲＳＤＳ  （ｒｅｄｕｃｅ  ｓｗｉｎｇ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）、ｍｉｎｉ−ＬＶＤＳ、ＰＰＤＳ  （ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）、ＡｉＰｉ  （ａｄｖａｎｃｅｄ  ｉｎｔｒａ  ｐａｎｅｌ  ｉｎｔｅｒｆａｃｅ）、ｅＲＶＤＳ  （ｅｎｈａｎｃｅｄ  ｒｅｄｕｃｅｄ  ｖｏｌｔａｇｅ  ｓｉｇｎａｌｉｎｇ）などを採用するが、本発明はこれに制限されない。
【００３０】
コントロールロジック２８は第１同期信号ＳＳ１に応じてフレームバッファ２４にバッファリングされたイメージ信号ＩＳが第１フレームレートＸ１で出力されるようにフレームバッファ２４をコントロールすることができる。図面では、コントロールロジック２８とフレームバッファ２４とを分離して示しているが、本発明はこれに制限されない。すなわち、本発明のいくつかの実施形態で、コントロールロジック２８とフレームバッファ２４とは統合されて実現され得る。
【００３１】
一方、コントロールロジック２８から生成された第１同期信号ＳＳ１は図面に示したように映像駆動回路２０の外部にも出力され得る。このため、本実施形態による映像駆動回路２０には、内部で生成した第１同期信号ＳＳ１を外部に出力する端子が配置され得る。
【００３２】
以上では図２を参照して映像駆動回路２０の例示的な構成について説明したが、本発明は図２に示した構成に制限されない。必要に応じて映像駆動回路２０の構成は図２と違うようにいくらでも変形できる。
【００３３】
再び図１を参照すると、転換ロジック３０は、映像駆動回路２０から第１同期信号ＳＳ１を提供され、これを第１同期信号ＳＳ１とは異なる他の第２同期信号ＳＳ２に変換する。
【００３４】
本発明のいくつかの実施形態で、転換ロジック３０は例えば、第１同期信号ＳＳ１をダウンコンバートすることによって（例えば、第１同期信号ＳＳ１の一部を省略することによって）、第１同期信号ＳＳ１を第２同期信号ＳＳ２に変換できる。具体的には、例えば、ユーザなどによって予め定められた転換比率が２：１であるとき、転換ロジック３０は偶数番目の第１同期信号ＳＳ１を省略することによって、第１同期信号ＳＳ１を第２同期信号ＳＳ２に変換することができる。このような転換ロジック３０の具体的な動作については後述する。
【００３５】
また、本発明の他のいくつかの実施形態で、転換ロジック３０は例えば、第１同期信号ＳＳ１をアップ（ｕｐ）コンバートすることによって（例えば、第１同期信号ＳＳ１に新たな信号を追加することによって）、第１同期信号ＳＳ１を第２同期信号ＳＳ２に変換できる。具体的には、例えば、ユーザなどによって予め定められた転換比率が１：２であるとき、転換ロジック３０は第１同期信号ＳＳ１の周期が半分に減るように新たな同期信号を追加することによって、第１同期信号ＳＳ１を第２同期信号ＳＳ２に変換することができる。
【００３６】
以下では図３を参照して本実施形態による転換ロジック３０の例示的な構成について説明するが、本発明は後述する説明に制限されない。必要に応じて転換ロジック３０の構成はいくらでもこれと異なる構成に変形できる。
【００３７】
図３を参照すると、転換ロジック３０は、カウンタ３２、保存部３４、比較部３６、および信号生成部３８を含み得る。
【００３８】
カウンタ３２は第１同期信号ＳＳ１をカウントする。具体的には、カウンタ３２は第１同期信号ＳＳ１が入力される毎に、カウント数を増加させる役割を果たす。
【００３９】
保存部３４はユーザなどによって予め定められた第１同期信号ＳＳ１と第２同期信号ＳＳ２との間の変換比率３４ａを保存する。図３は保存部３４が転換ロジック３０の内部に配置されている場合を示しているが、本発明はこれに制限されず、必要に応じて保存部３４は転換ロジック３０外部に配置されることも可能である。
【００４０】
比較部３６はカウンタ３２のカウント結果と保存部３４に保存された変換比率３４ａを比較して制御信号ＣＳを生成する。例えば、前述した例のように、転換比率３４ａが２：１であるとき、比較部３６はカウンタ３２のカウント結果が奇数である毎に制御信号ＣＳを生成する。
【００４１】
信号生成部３８は比較部３６から制御信号ＣＳを提供され、これに基づいて第２同期信号ＳＳ２を生成して出力する。本実施形態で、このように生成された第２同期信号ＳＳ２は第１同期信号ＳＳ１と異なる信号であり得る。具体的には例えば、第２同期信号ＳＳ２は第１同期信号ＳＳ１より周期が長い信号であり得る。
【００４２】
再び図１を参照すると、イメージセンシングモジュール１０は、転換ロジック３０から第２同期信号ＳＳ２を提供され、これを利用して第１フレームレートＸ１と異なる第２フレームレートＸ２でイメージセンシングを行う。本発明のいくつかの実施形態で、第２フレームレートＸ２は第１フレームレートＸ１より小さい場合もある。具体的には、例えば、前述した例のように、転換比率（図３の３４ａ）が２：１であるとき、イメージセンシングモジュール１０は第１フレームレートＸ１の半分である第２フレームレートＸ２でイメージセンシングを行うことができる。さらに具体的には、例えば、前述した例のように、転換比率（図３の３４ａ）が２：１であるとき、第１フレームレートＸ１は６０ｆｐｓ（ｆｒａｍｅ  ｐｅｒ  ｓｅｃｏｎｄ）であり、第２フレームレートＸ２は３０ｆｐｓであり得るが、本発明はこれに制限されない。
【００４３】
以上で説明したようにイメージセンシングモジュール１０は転換ロジック３０から第２同期信号ＳＳ２を提供され、これに基づいてイメージセンシング動作を行う。したがって、このようなイメージセンシングモジュール１０には外部（例えば、転換ロジック３０）から第２同期信号ＳＳ２を提供されるための端子が配置され得る。
【００４４】
本発明のいくつかの実施形態で、このようなイメージセンシングモジュール１０は、例えば、カメラモジュール（ｃａｍｅｒａ  ｍｏｄｕｌｅ）であり得るが、本発明はこれに制限されない。
【００４５】
以下、図１ないし図４Ｃを参照して本発明の一実施形態による半導体装置の動作について説明する。
【００４６】
図４Ａは、本発明の一実施形態による半導体装置の駆動方法を説明するための順序図である。図４Ｂは、本発明の一実施形態による第１同期信号が第２同期信号に変換される過程を説明するための図である。図４Ｃは、本発明の他の実施形態による第１同期信号が第２同期信号に変換される過程を説明するための図である。
【００４７】
先に図４Ａを参照すると、第１同期信号ＳＳ１を提供する（Ｓ１００）。このような第１同期信号ＳＳ１は例えば、映像駆動回路２０のコントロールロジック２８により生成される。
【００４８】
本発明のいくつかの実施形態で、このような第１同期信号ＳＳ１は表示部４０でイメージを第１フレームレートＸ１で表示するのに利用される垂直同期信号（ｖｅｒｔｉｃａｌ  ｓｙｎｃ  ｓｉｇｎａｌ）であり得る。しかし、前述したように、本発明はこれに制限されない。
【００４９】
次に図４Ａを参照すると、第１同期信号ＳＳ１を第２同期信号ＳＳ２に変換する（Ｓ１１０）。本発明のいくつかの実施形態で、このような変換動作は転換ロジック３０により行われる。以下では、説明の便宜上、ユーザなどによって予め定められた第１同期信号ＳＳ１と第２同期信号ＳＳ２との間の転換比率３４ａが２：１である場合を例に挙げて本実施形態による半導体装置の駆動方法ついて説明する。
【００５０】
図３を参照すると、転換ロジック３０のカウンタ３２は提供される第１同期信号ＳＳ１をカウントする。そして、カウンタ３２によるカウント結果は比較部３６に提供される。比較部３６は保存部３４に保存された変換比率３４ａに応じて制御信号ＣＳを生成する。ここでは転換比率３４ａが２：１であるため、比較部３６は例えば、カウンタ３２のカウント結果が奇数である場合のみ制御信号ＣＳを生成する。信号生成部３８は、比較部３６から制御信号ＣＳを提供される毎に、例えば、パルス信号を生成する。
【００５１】
このように転換ロジック３０から最終的に生成される第２同期信号ＳＳ２と転換ロジック３０に提供される第１同期信号ＳＳ１との関係は、例えば図４Ｂに示す通りである。
【００５２】
具体的には、図４Ｂを参照すると、偶数番目の第１同期信号ＳＳ１が省略され、第２同期信号ＳＳ２が生成されているため、第２同期信号ＳＳ２の周期は第１同期信号ＳＳ１の２倍である。このため、同一時間のあいだ第１同期信号ＳＳ１に基づいてセンシングされるか出力されるイメージは、第２同期信号ＳＳ２に基づいてセンシングされるか出力されるイメージの２倍となる。したがって、第１同期信号ＳＳ１に基づいてセンシングされるか出力されるイメージのフレームレートは、第２同期信号ＳＳ２に基づいてセンシングされるか出力されるイメージのフレームレートの２倍である。
【００５３】
一方、転換ロジック３０から最終的に生成される第２同期信号ＳＳ２と転換ロジック３０に提供される第１同期信号ＳＳ１との関係は、例えば図４Ｃに示す通りである。
【００５４】
具体的には、図４Ｃを参照すると、第１同期信号ＳＳ１の間に第２同期信号ＳＳ２が生成されているため、第２同期信号ＳＳ２の周期は第１同期信号ＳＳ１の１／２倍である。このため、同一時間のあいだ第１同期信号ＳＳ１に基づいてセンシングされるか出力されるイメージは、第２同期信号ＳＳ２に基づいてセンシングされるか出力されるイメージの１／２倍となる。したがって、第１同期信号ＳＳ１に基づいてセンシングされるか出力されるイメージのフレームレートは、第２同期信号ＳＳ２に基づいてセンシングされるか出力されるイメージのフレームレートの１／２倍である。
【００５５】
再び図４Ａを参照すると、第２同期信号ＳＳ２に基づいてイメージセンシングを行う（Ｓ１２０）。本発明のいくつかの実施形態で、このようなセンシング動作はイメージセンシングモジュール１０によって行われる。イメージセンシングモジュール１０は第２同期信号ＳＳ２に基づいてイメージセンシングを行うので、イメージセンシングモジュール１０は第１フレームレートＸ１と異なる第２フレームレートＸ２でイメージセンシングを行う。
【００５６】
図４Ｂを参照して説明したように、第２同期信号ＳＳ２に基づいてセンシングされるか出力されるイメージのフレームレートは、第１同期信号ＳＳ１に基づいてセンシングされるか出力されるイメージのフレームレートの半分であり得る。したがって、イメージセンシングモジュール１０は第１フレームレートＸ１の半分である第２フレームレートＸ２でイメージセンシングを行うことができる。本発明のいくつかの実施形態で、第１フレームレートＸ１は６０ｆｐｓであり、第２フレームレートＸ２は２４ｆｐｓまたは３０ｆｐｓであり得るが、本発明はこれに制限されない。
【００５７】
また図４Ｃを参照して説明したように、第２同期信号ＳＳ２に基づいてセンシングされるか出力されるイメージのフレームレートは、第１同期信号ＳＳ１に基づいてセンシングされるか出力されるイメージのフレームレートの２倍である。したがって、イメージセンシングモジュール１０は第１フレームレートＸ１の２倍である第２フレームレートＸ２でイメージセンシングを行うことができる。
【００５８】
再び図４Ａを参照すると、第１同期信号ＳＳ１に基づいてセンシングしたイメージを出力する（Ｓ１３０）。これについてさらに具体的に説明する。
【００５９】
先に、前述したようにイメージセンシングモジュール１０は第２フレームレートＸ２でイメージをセンシングしてイメージ信号ＩＳを生成する。そして、このように生成されたイメージ信号ＩＳは映像駆動回路２０のレシーバ（Ｒｘ）２２を経てフレームバッファ２４にバッファリングされる。
【００６０】
本発明のいくつかの実施形態で、イメージセンシングモジュール１０から映像駆動回路２０に提供されるイメージ信号ＩＳはオンザフライ（ｏｎ  ｔｈｅ  ｆｌｙ）で提供され得る。すなわち、イメージセンシングモジュール１０から映像駆動回路２０にイメージ信号ＩＳが提供される過程で、イメージ信号ＩＳが例えば、ＤＲＡＭのようなメモリに別途に保存されない場合もある。
【００６１】
一方、映像駆動回路２０のフレームバッファ２４にバッファリングされたイメージ信号ＩＳは、前述したように、コントロールロジック２８により第１同期信号ＳＳ１に同期して、トランスミッタ（Ｒｘ）２６に出力される。したがって、映像駆動回路２０から出力されるイメージ信号ＩＳは、第２フレームレートＸ２より大きい第１フレームレートＸ１で出力される。
【００６２】
このように映像駆動回路２０が、第１フレームレートＸ１より小さい第２フレームレートＸ２でセンシングされたイメージ信号を第２フレームレートＸ２より大きい第１フレームレートＸ１で出力する場合、次のような方法が利用される。
【００６３】
例えば、映像駆動回路２０は偶数番目のフレームごとにバッファリングされたイメージ信号ＩＳを重複して出力する方法を使用できる。具体的には、例えば、イメージセンシングモジュール１０によってＴという時間のあいだＡＢＣというイメージ信号ＩＳがセンシングされた場合、映像駆動回路２０は同じＴという時間のあいだＡＡＢＢＣＣというイメージ信号ＩＳを表示部４０に出力することによってセンシングされたイメージと同じイメージが表示部４０に表示されるようにすることができる。
【００６４】
一方、本実施形態による映像駆動回路２０の動作は前記例に制限されず、映像駆動回路２０の動作はいくらでもこれと異なる動作に変形できる。
【００６５】
以上ではユーザなどによって予め定められた第１同期信号ＳＳ１と第２同期信号ＳＳ２との間の転換比率３４ａが２：１である場合を例に挙げて半導体装置１の駆動方法について説明した。仮に、ユーザなどによって予め定められた第１同期信号ＳＳ１と第２同期信号ＳＳ２との間の転換比率３４ａがこれとは異なる１：２である場合、以上で説明した動作を逆に行うことによって半導体装置１が駆動され得る。
【００６６】
例えば、転換ロジック３０は第１同期信号ＳＳ１の周期が半分に減るように新たな同期信号を追加することによって第１同期信号ＳＳ１を第２同期信号ＳＳ２に変換する。
【００６７】
また、イメージセンシングモジュール１０は第２同期信号ＳＳ２に基づいてイメージセンシングを行うので、イメージセンシングモジュール１０は第１フレームレートＸ１の２倍の第２フレームレートＸ２でイメージセンシングを行うことができる。
【００６８】
一方、映像駆動回路２０は例えば、偶数番目のフレームごとにバッファリングされたイメージ信号ＩＳを省略する方法を用いることによって第１フレームレートＸ１より大きい第２フレームレートＸ２でセンシングされたイメージ信号を第２フレームレートＸ２より小さい第１フレームレートＸ１で出力することができる。
【００６９】
具体的には、例えば、イメージセンシングモジュール１０によってＴという時間のあいだＡＢＣＤＥＦというイメージ信号ＩＳがセンシングされた場合、映像駆動回路２０は同じＴという時間のあいだＡＣＥというイメージ信号ＩＳを表示部４０に出力することによってセンシングされたイメージと同じイメージが表示部４０に表示されるようにすることもできる。
【００７０】
同様に、本実施形態による映像駆動回路２０の動作は前記例に制限されず、映像駆動回路２０の動作はいくらでもこれと異なる動作に変形できる。
【００７１】
以上で説明した半導体回路１の駆動方法に基づいて、本技術分野の通常の知識を有する者は、第１同期信号ＳＳ１と第２同期信号ＳＳ２との間の転換比率３４ａがＮ（Ｎは自然数）：１である場合と、１：Ｍ（Ｍは自然数）である場合に本実施形態がどのように変形実施できるかについて十分に理解することができる。したがって、詳しい説明は省略する。
【００７２】
以上で説明した本実施形態による半導体装置１のように、映像駆動回路２０で生成された同期信号を利用してイメージセンシングモジュール１０がセンシング動作を行う場合、イメージセンシングモジュール１０と映像駆動回路２０との間の同期化のための別途の動作は必要ない。このため、イメージセンシングモジュール１０から提供されたイメージ信号ＩＳは映像駆動回路２０にオンザフライ（ｏｎ  ｔｈｅ  ｆｌｙ）で提供されるようになる。
【００７３】
仮に、これとは異なり、イメージセンシングモジュール１０と映像駆動回路２０との間の同期化のための別途の動作が必要な場合、このような動作過程で不必要な電力消費が発生する。例えば、イメージセンシングモジュール１０と映像駆動回路２０との間の同期化のためにイメージセンシングモジュール１０から提供されたイメージ信号ＩＳが例えば、ＤＲＡＭなどに保存されてから映像駆動回路２０に提供されると、ＤＲＡＭ動作に伴う不必要な電力消費が発生する。また、ＤＲＡＭがこのようにセンシングされたイメージを表示するのに持続的に利用されると、ＤＲＡＭのバンド幅（ｂａｎｄｗｉｄｔｈ）の側面からも非効率的であり得る。
【００７４】
しかし、本実施形態による半導体装置１では、センシングされたイメージを表示するに際し、このような必要のない動作が省略されるため、センシングされたイメージを表示するのに半導体装置１の電力消費を低減できる。
【００７５】
次に、図５を参照して本発明の他の実施形態による半導体装置について説明する。
【００７６】
図５は、本発明の他の実施形態による半導体装置のブロック図である。以下では前述した実施形態と同じ内容については重複する説明を省略して差異点を中心に説明する。
【００７７】
図５を参照すると、本実施形態による半導体装置２の転換ロジック３０は、アプリケーションプロセッサ（ＡＰ、Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）５０の内部に配置される。この際、イメージセンシングモジュール１０、映像駆動回路２０、および表示部４０は図示するようにアプリケーションプロセッサ５０の外部に配置される。
【００７８】
一方、本実施形態で、アプリケーションプロセッサ５０は、転換ロジック３０の他に、イメージセンシングインターフェースモジュール５２と、トランスミッタ（Ｔｘ）５４を含み得る。
【００７９】
イメージセンシングインターフェースモジュール５２は、外部（例えば、図１のイメージセンシングモジュール１０）から入力されるイメージ信号ＩＳを受信する役割を果たす。本発明のいくつかの実施形態で、このようなイメージセンシングインターフェースモジュール５２は高速シリアルインターフェースを採用できる。具体的には、イメージセンシングインターフェースモジュール５２は、例えば、ＭＩＰＩ（Ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ）、ＬＶＤＳ（ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）、ＤＶＩ（ｄｉｇｉｔａｌ  ｖｉｓｕａｌ  ｉｎｔｅｒｆａｃｅ）、ＨＤＭＩ（ｈｉｇｈ−ｄｅｆｉｎｉｔｉｏｎ  ｍｕｌｔｉｍｅｄｉａ  ｉｎｔｅｒｆａｃｅ）、ＤＰ（ｄｉｓｐｌａｙ  ｐｏｒｔ）、ＳＶＤＬ（ｓｃａｌａｂｌｅ  ｖｅｒｓａｔｉｌｅ  ｄａｔａ  ｌｉｎｋ）などを採用するが、本発明はこれに制限されない。
【００８０】
一方、イメージセンシングインターフェースモジュール５２はイメージセンシングモジュール１０から提供されたイメージ信号に対してＩＳＰ（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ）を行う役割を果たす場合もある。この場合、イメージセンシングインターフェースモジュール５２にはＩＳＰを行うための別途の回路が配置される。
【００８１】
アプリケーションプロセッサ５０内に配置されたトランスミッタ（Ｔｘ）５４は、イメージセンシングインターフェースモジュール５２から出力されたイメージ信号ＩＳを外部（例えば、映像駆動回路２０）に出力することができる。本発明のいくつかの実施形態で、このようなトランスミッタ（Ｔｘ）５４もイメージセンシングインターフェースモジュール５２と同様に高速シリアルインターフェースを採用できる。具体的には、トランスミッタ（Ｔｘ）５４は、例えば、ＲＳＤＳ（ｒｅｄｕｃｅ  ｓｗｉｎｇ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）、ｍｉｎｉ−ＬＶＤＳ、ＰＰＤＳ（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）、ＡｉＰｉ（ａｄｖａｎｃｅｄ  ｉｎｔｒａ  ｐａｎｅｌ  ｉｎｔｅｒｆａｃｅ）、ｅＲＶＤＳ（ｅｎｈａｎｃｅｄ  ｒｅｄｕｃｅｄ  ｖｏｌｔａｇｅ  ｓｉｇｎａｌｉｎｇ）などを採用するが、本発明はこれに制限されない。
【００８２】
次に図６及び図７を参照して本発明のまた他の実施形態による半導体装置について説明する。
【００８３】
図６は、本発明のまた他の実施形態による半導体装置のブロック図である。図７は、図６の映像駆動回路の例示的なブロック図である。以下では前述した実施形態と同様の内容については重複する説明を省略して差異点を中心に説明する。
【００８４】
図６を参照すると、本実施形態による半導体装置３のアプリケーションプロセッサ６０は、転換ロジック３０、イメージセンシングインターフェースモジュール６２、トランスミッタ（Ｔｘ）６４、およびプリ−プロセシングユニット６６を含み得る。
【００８５】
転換ロジック３０、イメージセンシングインターフェースモジュール６２、およびトランスミッタ（Ｔｘ）６４に関する説明は前述した実施形態と同様であるため、重複する説明は省略する。
【００８６】
プリ−プロセシングユニット６６は、イメージセンシングインターフェースモジュール６２から提供されたイメージ信号に対してプリ−プロセシング（ｐｒｅ−ｐｒｏｃｅｓｓｉｎｇ）を行う。このようなプリ−プロセシング作業は後述するエンコーディング作業のために必要な前処理作業である。
【００８７】
一方、図７を参照すると、本実施形態による半導体装置３の映像駆動回路７０は、レシーバ（Ｒｘ）７２、エンコーダ７３、フレームバッファ７４、デコーダ７５、トランスミッタ７６、およびコントロールロジック７８を含み得る。
【００８８】
ここで、レシーバ（Ｒｘ）７２、フレームバッファ７４、トランスミッタ７６、およびコントロールロジック７８に関する説明は前述した実施形態と同様であるため、重複する説明は省略する。
【００８９】
エンコーダ７３は、予め定められたエンコーディング方法に従い入力されたイメージ信号ＩＳをエンコードする。具体的には、エンコーダ７３は、第１フレームレートＸ１を有するイメージ信号ＩＳを例えば、ＭＰＥＧ−４、Ｈ．２６４などのように予め定められたエンコーディング方法に従いエンコードする。このようにエンコードされたイメージ信号はフレームバッファ７４に保存される。デコーダ７５はフレームバッファ７４から出力されたエンコードされたイメージ信号をデコードし、これをトランスミッタ７６に提供する。これによって、表示部４０にはイメージが表示される。
【００９０】
次に図８Ａないし図９を参照して本発明のまた他の実施形態による半導体装置について説明する。
【００９１】
図８Ａは、本発明のまた他の実施形態による半導体装置のブロック図である。図８Ｂは、図８Ａの中央処理部の概略的な構成を示すブロック図である。図９は、図８Ａの半導体装置がパッケージングされている場合を示す図である。
【００９２】
先ず、図８Ａを参照すると、半導体装置４はアプリケーションプロセッサ１００と、ＤＲＡＭ１６０を含む。
【００９３】
アプリケーションプロセッサ１００は中央処理部１１０、マルチメディアシステム１２０、バス１３０、メモリシステム１４０、周辺回路１５０を含み得る。
【００９４】
中央処理部１１０は半導体装置４の駆動に必要な演算を行う。本発明のいくつかの実施形態で、中央処理部１１０は複数のコアを含むマルチコア環境で構成され得る。
【００９５】
一方、本発明のいくつかの実施形態で、中央処理部１１０は、図８Ｂに示されているように、第１クラスタ１１２と第２クラスタ１１６を含むように構成される場合もある。
【００９６】
第１クラスタ１１２は、中央処理部１１０の内部に配置され、第１クラスタ１１２はｎ（ここでｎは自然数）個の第１コア１１４を含み得る。図８Ｂでは、説明の便宜上、第１クラスタ１１２が４個（すなわち、ｎ＝４）の第１コア（１１４ａ〜ｄ）を含む場合を例に挙げて説明するが、本発明はこれに制限されない。
【００９７】
第２クラスタ１１６も同様に中央処理部１１０の内部に配置され、第２クラスタ１１６のｎ個の第２コア１１８を含み得る。このような第２クラスタ１１６は図面に示すように第１クラスタ１１２と互いに区分されて配置される。ここでも説明の便宜上、第２クラスタ１１６が４個（すなわち、ｎ＝４）の第２コア（１１８ａ〜ｄ）を含む場合を例に挙げるが、本発明はこれに制限されない。
【００９８】
一方、図８Ｂには第１クラスタ１１２に含まれた第１コア１１４の個数と第２クラスタ１１６に含まれた第２コア１１８の個数が互いに同じである場合を図面に示されているが、本発明はこれに制限されない。本発明のいくつかの実施形態で、第１クラスタ１１２に含まれた第１コア１１２の個数と第２クラスタ１１６に含まれた第２コア１１８の個数は図面に示されている場合と異なる場合もある。
【００９９】
また、図８Ｂには中央処理部１１０の内部に第１クラスタ１１２と第２クラスタ１１６のみが配置されている場合を示しているが、本発明はこれに制限されない。必要に応じて、中央処理部１１０の内部には第１及び第２クラスタ（１１２、１１６）と区分され、第３コア（図示せず）を含む第３クラスタ（図示せず）が追加的に配置される場合もある。
【０１００】
本実施形態で、第１クラスタ１１２に含まれた第１コア１１４の単位時間当り演算量と、第２クラスタ１１６に含まれた第２コア１１８の単位時間当り演算量は互いに異なる場合もある。
【０１０１】
本発明のいくつかの実施形態で、第１クラスタ１１２は、例えば、リトルクラスタ（ｌｉｔｔｌｅ  ｃｌｕｓｔｅｒ）であり、第２クラスタ１１６はビッグクラスタ（ｂｉｇ  ｃｌｕｓｔｅｒ）であり得る。この場合、第１クラスタ１１２に含まれた第１コア１１４の単位時間当り演算量は、第２クラスタ１１６に含まれた第２コア１１８の単位時間当り演算量より小さい場合もある。
【０１０２】
したがって、第１クラスタ１１２に含まれたすべての第１コア１１４がイネーブルされ、演算を行う場合の単位時間当り演算量は、第２クラスタ１１６に含まれたすべての第２コア１１８がイネーブルされ、演算を行う場合の単位時間当りの演算量に比べて小さい場合もある。
【０１０３】
一方、本実施形態で、第１クラスタ１１２に含まれた第１−１ないし第１−４コア（１１４ａ〜ｄ）間の単位時間当りの演算量は互いに同一であり得、第２クラスタ１１６に含まれた第２−１ないし第２−４コア（１１８ａ〜ｄ）間の単位時間当りの演算量も互いに同一であり得る。すなわち、例えば、第１−１ないし第１−４コア（１１４ａ〜ｄ）のそれぞれの単位時間当りの演算量が１０であると仮定すると、第２−１ないし第２−４コア（１１８ａ〜ｄ）のそれぞれの単位時間当りの演算量は４０であり得る。
【０１０４】
パワー管理部１１９は第１クラスタ１１２と第２クラスタ１１６を必要に応じてイネーブル（ｅｎａｂｌｅ）させたりディセーブル（ｄｉｓａｂｌｅ）させたりすることができる。具体的には、パワー管理部１１９は、第１クラスタ１１２によって演算が必要な場合、第１クラスタ１１２をイネーブルさせ、第２クラスタ１１６をディセーブルさせることができる。そして、パワー管理部１１９は逆に、第２クラスタ１１６により演算が必要な場合、第２クラスタ１１６をイネーブルさせ、第１クラスタ１１２をディセーブルさせることができる。また、パワー管理部１１９は、遂行すべき演算量が第１クラスタ１１２に含まれた第１−１コア１１４ａにより十分に処理可能な場合、第１クラスタ１１４ａはイネーブルさせ、第２クラスタ１１６はディセーブルさせるが、第１クラスタ１１２内でも、第１−１コア１１４ａはイネーブルさせ、第１−２ないし第１−４コア（１１４ｂ〜ｄ）はディセーブルさせる。すなわち、本実施形態によるパワー管理部１１９は第１及び第２クラスタ（１１２、１１６）の全体に対し、イネーブルするかどうかを決定することもでき、第１クラスタ１１２に含まれた第１−１ないし第１−４コア（１１４ａ〜ｄ）のそれぞれと、第２クラスタ１１６に含まれた第２−１ないし第２−４コア（１１８ａ〜ｄ）のそれぞれに対し、イネーブルするかどうかを決定することもできる。
【０１０５】
本発明のいくつかの実施形態で、このようなパワー管理部１１９が第１及び第２クラスタ（１１２、１１６）及び／またはそれに含まれた複数のコア（１１２ａ〜ｄ、１１６ａ〜ｄ）をイネーブルさせることは、第１及び第２クラスタ（１１２、１１６）及び／またはそれに含まれた複数のコア（１１２ａ〜ｄ、１１６ａ〜ｄ）に電源を供給し、これらを動作させることであり得る。そして、パワー管理部１１９が第１及び第２クラスタ（１１２、１１６）及び／またはそれに含まれた複数のコア（１１２ａ〜ｄ、１１６ａ〜ｄ）をディセーブルさせることは、第１及び第２クラスタ（１１２、１１６）及び／またはそれに含まれた複数のコア（１１２ａ〜ｄ、１１６ａ〜ｄ）に供給される電源を遮断してこれらの動作を中断させることであり得る。
【０１０６】
このようなパワー管理部１１９は半導体装置４の動作環境に応じて、特定クラスタ（１１２、１１６）及び／またはそれに含まれた複数のコア（１１２ａ〜ｄ、１１６ａ〜ｄ）のみをイネーブルさせることによって、半導体装置４の全体のパワー消費を管理することができる。
【０１０７】
再び図８Ａを参照すると、マルチメディアシステム１２０は、半導体装置４で各種マルチメディア機能を行うのに利用される。このようなマルチメディアシステム１２０は３Ｄエンジン（３Ｄ  ｅｎｇｉｎｅ）モジュール、ビデオコーデック（ｖｉｄｅｏ  ｃｏｄｅｃ）、ディスプレイシステム（ｄｉｓｐｌａｙ  ｓｙｓｔｅｍ）、カメラシステム（ｃａｍｅｒａ  ｓｙｓｔｅｍ）、ポスト−プロセッサ（ｐｏｓｔ  −ｐｒｏｃｅｓｓｏｒ）などを含み得る。
【０１０８】
本発明のいくつかの実施形態で、前述した本発明の実施形態による半導体装置（１〜３）の転換ロジック３０、イメージセンシングインターフェースモジュール（５２、６２）、プリ−プロセシングユニット６６などはこのようなマルチメディアシステム１２０の構成要素として提供され得る。
【０１０９】
バス１３０は、中央処理部１１０、マルチメディアシステム１２０、メモリシステム１４０、および周辺回路１５０が互いにデータ通信をするのに利用される。本発明のいくつかの実施形態で、このようなバス１３０は多層構造を有することができる。具体的なバス１３０の例としては、多層ＡＨＢ（ｍｕｌｔｉ−ｌａｙｅｒ  Ａｄｖａｎｃｅｄ  Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  Ｂｕｓ）、または多層ＡＸＩ（ｍｕｌｔｉ−ｌａｙｅｒ  Ａｄｖａｎｃｅｄ  ｅＸｔｅｎｓｉｂｌｅ  Ｉｎｔｅｒｆａｃｅ）が利用されるが、本発明はこれに制限されない。
【０１１０】
メモリシステム１４０は、アプリケーションプロセッサ１００が外部メモリ（例えば、ＤＲＡＭ１６０）に連結されて高速動作するのに必要な環境を提供する。本発明のいくつかの実施形態で、メモリシステム１４０は外部メモリ（例えば、ＤＲＡＭ１６０）をコントロールするための別途のコントローラ（例えば、ＤＲＡＭコントローラ）を含み得る。
【０１１１】
周辺回路１５０は、半導体装置４が外部装置（例えば、メインボード）と円滑に接続されるのに必要な環境を提供する。このため、周辺回路１５０は半導体装置４に接続される外部装置が互換可能なようにする多様なインターフェースを備えることができる。
【０１１２】
ＤＲＡＭ１６０は、アプリケーションプロセッサ１００が動作するのに必要な動作メモリとして機能する。本発明のいくつかの実施形態で、ＤＲＡＭ１６０は、図面に示すようにアプリケーションプロセッサ１００の外部に配置される。具体的には、ＤＲＡＭ１６０は図９に示すようにアプリケーションプロセッサ１００とＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）形態でパッケージングされ得る。
【０１１３】
図９を参照すると、このような半導体パッケージは、パッケージ基板ＰＳ、ＤＲＡＭ１６０、アプリケーションプロセッサ１００を含み得る。
【０１１４】
パッケージ基板ＰＳは複数のパッケージボールＰＢを含み得る。複数のパッケージボールＰＢはパッケージ基板ＰＳの内部の信号ラインを介してアプリケーションプロセッサ１００のチップボールＣＢと電気的に接続され、また、パッケージ基板ＰＳの内部の信号ラインを介してジョイントボールＪＢと電気的に接続され得る。
【０１１５】
一方、ＤＲＡＭ１６０は図面に示すようにワイヤーボンディングを介してジョイントボールＪＢと電気的に接続され得る。
【０１１６】
アプリケーションプロセッサ１００はＤＲＡＭ１６０の下部に配置され得る。アプリケーションプロセッサ１００のチップボールＣＢはジョイントボールＪＢを介してＤＲＡＭ１６０と電気的に接続され得る。
【０１１７】
一方、図８ＡにはＤＲＡＭ１６０がアプリケーションプロセッサ１００の外部に配置された場合のみを示しているが、本発明はこれに制限されない。必要に応じてＤＲＡＭ１６０はアプリケーションプロセッサ１００の内部にも配置され得る。
【０１１８】
次に図１０を参照して本発明の実施形態による半導体装置が採用される例示的な電子システムについて説明する。
【０１１９】
図１０は、本発明の実施形態による半導体回路が採用された例示的な電子システムの構成を示すブロック図である。
【０１２０】
図１０を参照すると、電子システム９００は、メモリシステム９０２、プロセッサ９０４、ＲＡＭ９０６、ユーザーインターフェース９０８、通信システム９１２及びマルチメディアシステム９１４を含み得る。
【０１２１】
このような、メモリシステム９０２、プロセッサ９０４、ＲＡＭ９０６、ユーザーインターフェース９０８、通信システム９１２及びマルチメディアシステム９１４は、例えば、バス（Ｂｕｓ、９２０）を利用してデータ通信をすることができる。
【０１２２】
プロセッサ９０４はプログＲＡＭを実行し、電子システム９００を制御する役割を果たす。プロセッサ９０４は少なくとも一つのマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、そしてこれらと類似の機能を遂行できる論理素子のうち少なくとも何れか一つを含み得る。本発明のいくつかの実施形態で、プロセッサ９０４は動作速度を向上するためＬ１とＬ２のような動作キャッシュ（ｃａｃｈｅ）を含み得る。
【０１２３】
ＲＡＭ９０６はプロセッサ９０４の動作メモリとして使用され得る。このようなＲＡＭ９０６は例えば、ＤＲＡＭのような揮発性メモリからなる。
【０１２４】
一方、プロセッサ９０４及びＲＡＭ９０６は一つの半導体素子または半導体パッケージでパッケージングされて実現される。本発明のいくつかの実施形態で、プロセッサ９０４及びＲＡＭ９０６はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）形態でパッケージングされて実現されるが、本発明はこれに制限されない。
【０１２５】
ユーザーインターフェース９０８は電子システム９００にデータを入力または出力するのに利用される。このようなユーザーインターフェース９０８の例としては、キーパッド、キーボード、タッチセンサ、カメラモジュール、および表示装置（ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ）などが挙げられる。
【０１２６】
このような各ユーザーインターフェース９０８は電子システム９００内で独立的なシステムとして実現され得る。例えば、キーパッド、キーボード、カメラモジュール、およびタッチセンサなどは入力システム（ｉｎｐｕｔ  ｓｙｓｔｅｍ）として実現され得、表示装置はディスプレイシステム（ｄｉｓｐｌａｙ  ｓｙｓｔｅｍ）として実現され得る。
【０１２７】
このような入力システムは、前述した本発明の実施形態による半導体装置（１〜３）のイメージセンシングモジュール１０を含み得る。そして、ディスプレイシステムは前述した本発明の実施形態による半導体装置（１〜３）の映像駆動回路（２０、７０）を含み得る。
【０１２８】
メモリシステム９０２はプロセッサ９０４の動作のためのコード、プロセッサ９０４により処理されたデータまたは外部から入力されたデータを保存するための少なくとも一つ以上の不揮発性メモリ装置を含み得る。このようなメモリシステム９０２は駆動のための別途のコントローラを含み得る。
【０１２９】
コントローラはホスト（Ｈｏｓｔ）と不揮発性メモリ装置を連結するように構成され得る。ホストからの要請に応答してコントローラは不揮発性メモリ装置をアクセスするように構成され得る。例えば、コントローラは不揮発性メモリ装置の読み取り、書き込み、消去、そして背景（ｂａｃｋｇｒｏｕｎｄ）の動作を制御するように構成され得る。
【０１３０】
一方、コントローラは不揮発性メモリ装置及びホストの間にインターフェースを提供するように構成され得る。また、コントローラは不揮発性メモリ装置を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成され得る。
【０１３１】
例示的には、コントローラはＲＡＭ（ＲＡＭ、Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、プロセシングユニット（ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）、ホストインターフェース（ｈｏｓｔ  ｉｎｔｅｒｆａｃｅ）、そしてメモリインターフェース（ｍｅｍｏｒｙ  ｉｎｔｅｒｆａｃｅ）のような公知の構成要素をさらに含み得る。ＲＡＭ（ＲＡＭ）はプロセシングユニットの動作メモリ、不揮発性メモリ装置及びホストの間のキャッシュメモリ、そして不揮発性メモリ装置及びホストの間のバッファメモリのうち少なくとも一つのとして利用される。プロセシングユニットはコントローラの諸般動作を制御することができる。
【０１３２】
ホストインターフェースはホストとコントローラの間のデータ交換を行うためのプロトコルを含み得る。例示的には、コントローラはＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｍａｌｌ  ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ  ｓｍａｌｌ  ｄｉｓｋ  ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコルなどのように多様なインターフェースプロトコルのうち少なくとも一つのを介して外部（ホスト）と通信するように構成され得る。メモリインターフェースは不揮発性メモリ装置とインターフェースを行うことができる。例えば、メモリインターフェースはＮＡＮＤインターフェースまたはＮＯＲインターフェースを含み得る。
【０１３３】
メモリシステム９０２はエラー訂正ブロックを追加的に含むように構成され得る。エラー訂正ブロックはエラー訂正コード（ＥＣＣ）を利用してメモリシステム９０２に保存されたデータのエラーを検出して訂正するように構成され得る。例示的には、エラー訂正ブロックは前述したコントローラの構成要素として提供され得る。しかし、本発明はこれに制限されない。エラー訂正ブロックは不揮発性メモリ装置の構成要素として提供され得る。
【０１３４】
一方、モバイル機器やデスクトップコンピュータのような情報処理システムではメモリシステム９０２として不揮発性メモリの一例であるフラッシュメモリが取り付けられ得る。このようなフラッシュメモリは半導体ディスク装置（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）の形態で構成され得る。この場合、電子システム９００は大容量のデータをフラッシュメモリに安定的に保存することができる。
【０１３５】
メモリシステム９０２は一つの半導体装置に集積される。例示的には、メモリシステム９０２は一つの半導体装置に集積され、メモリカードを構成することができる。例えば、メモリシステム９０２は一つの半導体装置に集積され、ＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ  ｍｅｍｏｒｙ  ｃａｒｄ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ａｓｓｏｃｉａｔｉｏｎ）、コンパックフラッシュカード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーザルフラッシュ記憶装置（ＵＦＳ）などのようにメモリカードを構成することができる。
【０１３６】
例示的には、メモリシステム９０２は多様な形態のパッケージで実装され得る。例えば、メモリシステム９０２はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式によりパッケージングされ得る。
【０１３７】
通信システム９１２は電子システム９００と外部との通信プロセスを処理するシステムである。マルチメディアシステム９１４は電子システム９００内で各種マルチメディアプロセシングを行うシステムである。マルチメディアシステム９１４は、例えば、グラフィックエンジン（ｇｒａｐｈｉｃ  ｅｎｇｉｎｅ）、ビデオコーデック（ｖｉｄｅｏ  ｃｏｄｅｃ）、カメラモジュール（ｃａｍｅｒａ  ｍｏｄｕｅ）などを含み得る。
【０１３８】
前述した本発明の実施形態による半導体装置（１〜３）の転換ロジック３０、イメージセンシングインターフェースモジュール（５２、６２）、プリ−プロセシングユニット６６などはこのようなマルチメディアシステム９１４の構成要素として提供され得る。
【０１３９】
図１０に示す電子システム９００は多様な電子機器の電子制御装置に適用され得る。図１１は、図１０に示す電子システム９００がスマートフォン１０００に適用される例である。このように電子システム（図１０の９００）がスマートフォン１０００に適用される場合、電子システム（図１０の９００）または電子システム（図１０の９００）の一部はＳｏＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）形態で実現されたアプリケーションプロセッサを含み得る。
【０１４０】
一方、電子システム（図１０の９００）はこの他にも様々な他の電子機器にも適用される。図１２は、図１０に示す電子システム９００がタブレットＰＣ１１００に適用される例を示す図であり、図１３は、図１０の電子システム９００がノートブック１２００に適用される例を示す図である。
【０１４１】
その他に、電子システム（図１０の９００）は個人用コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ  ＭｏｂｉｌｅＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ  ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、３次元テレビ（３−ｄｉｍｅｎｓｉｏｎａｌ  ｔｅｌｅｖｉｓｉｏｎ）、デジタルオーディオレコーダ（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ）、デジタルオーディオプレーヤ（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、デジタル録画装置（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｒｅｃｏｒｄｅｒ）、デジタル映像プレーヤ（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｐｌａｙｅｒ）、デジタルビデオレコーダ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ）、デジタルビデオプレーヤ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置のうち一つ、コンピューターネットワークを構成する多様な電子装置のうち一つ、テレマティックスネットワークを構成する多様な電子装置のうち一つ、ＲＦＩＤ装置、またはコンピューターシステムを構成する多様な構成要素のうち一つなどのような電子装置の多様な構成要素のうち一つとして提供され得る。
【０１４２】
一方、電子システム（図１０の９００）が無線通信を行うことができる装備である場合、電子システム（図１０の９００）はＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）、ＧＳＭ（登録商標）（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＮＡＤＣ（Ｎｏｒｔｈ  Ａｍｅｒｉｃａｎ  Ｄｉｇｉｔａｌ  Ｃｅｌｌｕｌａｒ）、Ｅ−ＴＤＭＡ（Ｅｎｈａｎｃｅｄ−Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）、ＷＣＤＡＭ（Ｗｉｄｅｂａｎｄ  Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）、ＣＤＭＡ２０００のような通信システムで使用され得る。
【０１４３】
以上添付する図面を参照して本発明の実施形態について説明したが、本発明は前記実施形態に限定されず、互いに異なる多様な形態で製造され得、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解できるであろう。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【０１４４】
１０    イメージセンシングモジュール
２０、７０    映像駆動回路
３０    転換ロジック
４０    表示部
【図１】
2015049511.tif 000003
【図２】
2015049511.tif 000004
【図３】
2015049511.tif 000005
【図４Ａ】
2015049511.tif 000006
【図４Ｂ】
2015049511.tif 000007
【図４Ｃ】
2015049511.tif 000008
【図５】
2015049511.tif 000009
【図６】
2015049511.tif 000010
【図７】
2015049511.tif 000011
【図８Ａ】
2015049511.tif 000012
【図８Ｂ】
2015049511.tif 000013
【図９】
2015049511.tif 000014
【図１０】
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【図１１】
2015049511.tif 000016
【図１２】
2015049511.tif 000017
【図１３】
2015049511.tif 000018