(57)【要約】【課題】上部電極と下部電極の間の耐圧低下及び短絡を抑制すること。【解決手段】基板１０上に下部電極１６を形成する工程と、下部電極１６上に誘電体膜１８を形成する工程と、誘電体膜１８上にＡｕを含む上部電極２０を形成する工程と、上部電極２０の上面及び下面の少なくとも一方に、上部電極２０よりも融点が高い高融点金属層２４を形成する工程と、下部電極１６、誘電体膜１８、上部電極２０、及び高融点金属層２４を覆う第２絶縁膜２６を形成する工程と、第２絶縁膜２６をドライエッチングし上部電極２０又は高融点金属層２４を露出する開口２８を形成する工程と、を有する電子部品の製造方法。【選択図】図２Ｅ
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【特許請求の範囲】
【請求項１】
基板上に下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上にＡｕを含む上部電極を形成する工程と、
前記上部電極の上面及び下面の少なくとも一方に、前記上部電極よりも融点が高い高融点金属層を形成する工程と、
前記下部電極、前記誘電体膜、前記上部電極、及び前記高融点金属層を覆う絶縁膜を形成する工程と、
前記絶縁膜をドライエッチングし前記上部電極又は前記高融点金属層を露出する開口を形成する工程と、を有する電子部品の製造方法。
【請求項２】
前記上部電極又は前記高融点金属層の表面上の前記開口内から前記絶縁膜上に延在して高融点金属からなる配線下地層を形成する工程と、
前記配線下地層上に配線層を形成する工程と、を有する請求項１に記載の電子部品の製造方法。
【請求項３】
前記高融点金属層はＴｉ、Ｐｔ、Ｔａ、Ｍｏ、及びＷのいずれかを含む、請求項１又は２に記載の電子部品の製造方法。
【請求項４】
前記高融点金属層は前記上部電極の上面及び下面の少なくとも一方の全面に形成される、請求項１から３のいずれか１項に記載の電子部品の製造方法。
【請求項５】
前記高融点金属層は前記上部電極の上面から側面を覆って形成される、請求項１から４のいずれか１項に記載の電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、上部電極と下部電極との間に誘電体膜を備えた電子部品の製造方法に関する。
【背景技術】
【０００２】
半導体装置等に用いられる容量素子として、基板上に下部電極、誘電体膜、及び上部電極が順に形成された容量素子が知られている。例えば、下部電極上に開口を有する絶縁膜が形成され、この開口に誘電体膜と上部電極が形成された容量素子が知られている（例えば、特許文献１参照）。また、基板上に形成された下部電極、誘電体膜、及び上部電極を覆う絶縁膜に開口を形成し、この開口に上部電極に電気的に接続される配線層が形成された容量素子が知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１１００２３号公報
【特許文献２】特開２０１０−８０７８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上部電極に電気的に接続される配線層は、下部電極、誘電体膜、及び上部電極を覆う絶縁膜を形成した後、上部電極上の絶縁膜をエッチングして開口を形成し、この開口に配線層を形成することで得られる。しかしながら、この場合、絶縁膜の形成における温度によって上部電極が再結晶化してクラスター間に間隙が発生するため、絶縁膜へのエッチングにおいて間隙を介して誘電体膜もエッチングされることが生じてしまう。このため、配線層が誘電体膜に形成された間隙に埋め込まれてしまい、その結果、上部電極と下部電極との間の耐圧低下や短絡が生じてしまう。
【０００５】
そこで、上部電極と下部電極との間の耐圧低下及び短絡を抑制することが可能な電子部品の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明は、基板上に下部電極を形成する工程と、前記下部電極上に誘電体膜を形成する工程と、前記誘電体膜上にＡｕを含む上部電極を形成する工程と、前記上部電極の上面及び下面の少なくとも一方に、前記上部電極よりも融点が高い高融点金属層を形成する工程と、前記下部電極、前記誘電体膜、前記上部電極、及び前記高融点金属層を覆う絶縁膜を形成する工程と、前記絶縁膜をドライエッチングし前記上部電極又は前記高融点金属層を露出する開口を形成する工程と、を有する電子部品の製造方法である。
【発明の効果】
【０００７】
本願発明によれば、上部電極と下部電極との間の耐圧低下及び短絡を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１に係る容量素子を示す断面図である。
【図２Ａ】図２Ａは、実施例１に係る容量素子の製造方法を示す断面図（その１）である。
【図２Ｂ】図２Ｂは、実施例１に係る容量素子の製造方法を示す断面図（その２）である。
【図２Ｃ】図２Ｃは、実施例１に係る容量素子の製造方法を示す断面図（その３）である。
【図２Ｄ】図２Ｄは、実施例１に係る容量素子の製造方法を示す断面図（その４）である。
【図２Ｅ】図２Ｅは、実施例１に係る容量素子の製造方法を示す断面図（その５）である。
【図２Ｆ】図２Ｆは、実施例１に係る容量素子の製造方法を示す断面図（その６）である。
【図２Ｇ】図２Ｇは、実施例１に係る容量素子の製造方法を示す断面図（その７）である。
【図３Ａ】図３Ａは、比較例１に係る容量素子の製造方法を示す断面図（その１）である。
【図３Ｂ】図３Ｂは、比較例１に係る容量素子の製造方法を示す断面図（その２）である。
【図３Ｃ】図３Ｃは、比較例１に係る容量素子の製造方法を示す断面図（その３）である。
【図３Ｄ】図３Ｄは、比較例１に係る容量素子の製造方法を示す断面図（その４）である。
【図４】図４は、実施例２に係る容量素子を示す断面図である。
【図５】図５は、実施例３に係る容量素子を示す断面図である。
【発明を実施するための形態】
【０００９】
［本願発明の実施形態の説明］
最初に、本願発明の実施形態の内容を列記して説明する。
本願発明は、基板上に下部電極を形成する工程と、前記下部電極上に誘電体膜を形成する工程と、前記誘電体膜上にＡｕを含む上部電極を形成する工程と、前記上部電極の上面及び下面の少なくとも一方に、前記上部電極よりも融点が高い高融点金属層を形成する工程と、前記下部電極、前記誘電体膜、前記上部電極、及び前記高融点金属層を覆う絶縁膜を形成する工程と、前記絶縁膜をドライエッチングし前記上部電極又は前記高融点金属層を露出する開口を形成する工程と、を有する電子部品の製造方法である。高融点金属層は、絶縁膜の形成における温度によって再結晶化してクラスター間に間隙が発生することが起こり難い。このため、上部電極の上面及び下面の少なくとも一方に高融点金属層を形成することで、誘電体膜がエッチングされることを抑制でき、その結果、上部電極と下部電極との間の耐圧低下及び短絡を抑制することができる。
【００１０】
前記上部電極又は前記高融点金属層の表面上の前記開口内から前記絶縁膜上に延在して高融点金属からなる配線下地層を形成する工程と、前記配線下地層上に配線層を形成する工程と、を有することが好ましい。
【００１１】
前記高融点金属層はＴｉ、Ｐｔ、Ｔａ、Ｍｏ、及びＷのいずれかを含むことが好ましい。このような高融点金属層は、絶縁膜の形成における温度によって再結晶化してクラスター間に間隙が発生することが起こり難いためである。
【００１２】
前記高融点金属層は前記上部電極の上面及び下面の少なくとも一方の全面に形成されることが好ましい。誘電体膜がエッチングされることを抑制するためである。
【００１３】
前記高融点金属層は前記上部電極の上面から側面を覆って形成されることが好ましい。耐湿性の向上が図れるためである。
【００１４】
［本願発明の実施形態の詳細］
本願発明の実施形態に係る電子部品の製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本願発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、本願発明の効果がある限りにおいて他の成分が含まれていてもよい。
【実施例１】
【００１５】
図１は、実施例１に係る容量素子を示す断面図である。図１のように、実施例１の容量素子１００は、例えばＧａＡｓ基板である基板１０上に、ＧａＡｓ系半導体層１２が形成されている。ＧａＡｓ系半導体とは、ＧａとＡｓを含むＩＩＩ−Ｖ族化合物半導体のことであり、具体例としてＧａＡｓ、ＡｌＧａＡｓ、ＡｌＧａＩｎＡｓ等が挙げられる。ＧａＡｓ系半導体層１２は、例えば高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）を構成するＧａＡｓチャネル層とＡｌＧａＡｓ電子供給層とを含む。
【００１６】
ＧａＡｓ系半導体層１２上に第１絶縁膜１４が設けられている。第１絶縁膜１４は、例えば厚さ２００ｎｍの窒化シリコン膜である。第１絶縁膜１４上に下部電極１６が設けられている。下部電極１６は、例えば厚さ２００ｎｍの金（Ａｕ）を含む金属膜である。下部電極１６上に誘電体膜１８が設けられている。誘電体膜１８は、例えば厚さ２５０ｎｍの窒化シリコン膜である。
【００１７】
誘電体膜１８上に上部電極２０が設けられている。上部電極２０は、例えば厚さ３００ｎｍの金（Ａｕ）を含む金属膜である。上部電極２０には、結晶化されたクラスター間に間隙２２が発生している。間隙２２の開口の大きさは、例えば１μｍ以下である。間隙２２の少なくとも一部は、例えば上部電極２０を貫通している。上部電極２０の上面に、上部電極２０よりも融点が高い高融点金属層２４が設けられている。高融点金属層２４は、例えば上部電極２０の上面全面に設けられている。高融点金属層２４は、例えば厚さ５０ｎｍのチタン（Ｔｉ）を含む金属膜である。高融点金属層２４では、クラスター間の間隙は発生していない。
【００１８】
下部電極１６、誘電体膜１８、上部電極２０、及び高融点金属層２４を覆って第２絶縁膜２６が設けられている。第２絶縁膜２６は、例えば厚さ１．４μｍのポリイミド膜である。高融点金属層２４上における第２絶縁膜２６に開口２８が形成されている。開口２８内の高融点金属層２４上から第２絶縁膜２６上に延在して配線下地層３０が設けられている。配線下地層３０は、例えば高融点金属層２４側から厚さ３００ｎｍのチタン（Ｔｉ）と厚さ２００ｎｍの金（Ａｕ）が順に積層された金属膜である。なお、配線下地層３０は、チタン（Ｔｉ）を含む他に、白金（Ｐｔ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のいずれかを含む場合でもよい。配線下地層３０上に配線層３２が設けられている。配線層３２は、例えば厚さ１．０μｍの金めっき層である。したがって、配線下地層３０は、例えば配線層３２を形成するためのめっき用シード層として機能する。
【００１９】
配線層３２を覆って第３絶縁膜３４が設けられている。第３絶縁膜３４上に第４絶縁膜３６が設けられている。第３絶縁膜３４は、例えば厚さ２００ｎｍの窒化シリコン膜である。第４絶縁膜３６は、例えば厚さ２．０μｍのポリイミド膜である。
【００２０】
次に、実施例１に係る容量素子の製造方法について説明する。図２Ａから図２Ｇは、実施例１に係る容量素子の製造方法を示す断面図である。図２Ａのように、例えばＧａＡｓ基板である基板１０上に、例えば有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ＧａＡｓ系半導体層１２を成長させる。ＧａＡｓ系半導体層１２上に、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、窒化シリコン膜からなる第１絶縁膜１４を成膜する。第１絶縁膜１４上に、例えばスパッタ法を用いて、金（Ａｕ）を含む金属膜からなる下部電極１６を堆積する。下部電極１６上に、例えばＣＶＤ法を用いて、窒化シリコン膜からなる誘電体膜１８を成膜する。誘電体膜１８上に、例えば蒸着法及びリフトオフ法を用いて、所望のパターン形状をした金（Ａｕ）を含む金属膜（例えばＡｕ）からなる上部電極２０とチタン（Ｔｉ）を含む金属膜からなる高融点金属層２４とを形成する。また、上部電極２０は、金（Ａｕ）を含む金属膜をスパッタ法を用いて形成することもできる。
【００２１】
図２Ｂのように、上部電極２０及び高融点金属層２４を覆うマスク層４０をマスクとして、誘電体膜１８に対してエッチングを行い、所望のパターン形状をした誘電体膜１８とする。
【００２２】
図２Ｃのように、上部電極２０、高融点金属層２４、及び誘電体膜１８を覆うマスク層４２をマスクとして、下部電極１６に対してエッチングを行い、所望のパターン形状をした下部電極１６とする。
【００２３】
図２Ｄのように、下部電極１６、誘電体膜１８、上部電極２０、及び高融点金属層２４を覆うように、例えばスピンコート法を用いて、ポリイミド膜からなる第２絶縁膜２６を塗布する。その後、第２絶縁膜２６に対して、例えば３５０℃、１．５時間の条件でキュアを行う。金（Ａｕ）を含む金属膜からなる上部電極２０は、この熱処理の温度によって金（Ａｕ）が再結晶化し、その際に結晶化されたクラスター間に間隙２２が発生する。間隙２２には、上部電極２０の上面と下面との間を貫通するものが少なからず存在する。一方、高融点金属層２４は、上部電極２０よりも融点の高い金属層（例えば、金（Ａｕ）の融点である１０６４℃よりも融点が高い金属層）が用いられているため、再結晶化が抑制され、クラスター間の間隙が発生し難い。
【００２４】
図２Ｅのように、例えばフッ素系ガスを用いたドライエッチングによって、高融点金属層２４上の第２絶縁膜２６を除去して、高融点金属層２４を露出する開口２８を形成する。この際、上部電極２０上に設けられた高融点金属層２４には間隙が発生していないため、上部電極２０下の誘電体膜１８がエッチングされることが抑制される。
【００２５】
図２Ｆのように、例えば蒸着法及びリフトオフ法を用いて、開口２８内の高融点金属層２４上から第２絶縁膜２６上に延在する配線下地層３０を形成する。配線下地層３０上に、例えばめっき法を用いて、金めっきからなる配線層３２を形成する。
【００２６】
図２Ｇのように、配線層３２を覆うように、例えばＣＶＤ法を用いて、窒化シリコン膜からなる第３絶縁膜３４を成膜する。その後、第３絶縁膜３４上に、例えばスピンコート法を用いてポリイミド膜からなる第４絶縁膜３６を塗布してキュアを行う。以上の工程を含んで、実施例１の容量素子が形成される。
【００２７】
ここで、実施例１の容量素子の効果を説明するにあたり、まず、比較例１の容量素子について説明する。図３Ａから図３Ｄは、比較例１に係る容量素子の製造方法を示す断面図である。図３Ａのように、実施例１の図２Ａから図２Ｃで説明した方法と同様の方法によって、基板１０上に、ＧａＡｓ系半導体層１２、第１絶縁膜１４、下部電極１６、誘電体膜１８、及び上部電極２０を形成する。
【００２８】
図３Ｂのように、下部電極１６、誘電体膜１８、及び上部電極２０を覆うように、例えばスピンコート法を用いて、ポリイミド膜からなる第２絶縁膜２６を塗布する。その後、第２絶縁膜２６に対して、例えば３５０℃、１．５時間の条件でキュアを行う。実施例１の図２Ｄで説明したように、この熱処理の温度によって、上部電極２０は再結晶化してクラスター間に間隙２２が発生する。
【００２９】
図３Ｃのように、例えばフッ素系ガスを用いたドライエッチングによって、上部電極２０上の第２絶縁膜２６を除去して、上部電極２０を露出する開口２８を形成する。この際、第２絶縁膜２６に対するドライエッチングによって、上部電極２０に形成された間隙２２を介して、上部電極２０下の誘電体膜１８もエッチングされる。これにより、上部電極２０から誘電体膜１８にかけて延びる間隙３８（具体的には誘電体膜１８に形成された間隙は、ピンホールであるが、ここでは、総称して間隙３８とする）が形成され、誘電体膜１８の厚さが薄くなる箇所や、下部電極１６の上面が露出する箇所が生じる。
【００３０】
図３Ｄのように、例えば蒸着法及びリフトオフ法を用いて、開口２８内の上部電極２０上から第２絶縁膜２６上に延在する配線下地層３０を形成した後、配線下地層３０上に、例えばめっき法を用いて、配線層３２を形成する。配線下地層３０及び配線層３２は、上部電極２０から誘電体膜１８にかけて延びる間隙３８にも形成される。なお、図３Ｄでは、図の明瞭化のために、間隙３８に形成された配線下地層３０については図示を省略している。その後、実施例１の図２Ｇで説明した工程を行うことで、比較例１の容量素子が形成される。
【００３１】
比較例１によれば、上部電極２０から誘電体膜１８にかけて延在する間隙３８に、配線層３２等が形成されている。間隙３８では、誘電体膜１８の厚さが薄かったり、下部電極１６の上面が露出したりしている。このため、上部電極２０と下部電極１６との間の耐圧低下や短絡が生じてしまう。
【００３２】
一方、実施例１によれば、図２Ａのように、金（Ａｕ）を含む上部電極２０の上面に、上部電極２０よりも融点の高い高融点金属層２４を形成する。そして、図２Ｄのように、下部電極１６、誘電体膜１８、上部電極２０、及び高融点金属層２４を覆う第２絶縁膜２６を形成した後、図２Ｅのように、第２絶縁膜２６をドライエッチングして高融点金属層２４を露出する開口２８を形成する。Ａｕを含む上部電極２０は、第２絶縁膜２６の形成における温度によって再結晶化してクラスター間に間隙２２が発生し易いが、高融点金属層２４は、上部電極２０で間隙２２が発生した場合でも、間隙が発生し難い。このため、第２絶縁膜２６をドライエッチングして高融点金属層２４を露出する開口２８を形成する工程を行っても、誘電体膜１８がエッチングされることが抑制される。よって、上部電極２０と下部電極１６との間の耐圧低下及び短絡を抑制することができる。例えば、図２Ｆのように、高融点金属層２４の表面上の開口２８内から第２絶縁膜２６上に延在して高融点金属（例えばＴｉ、Ｐｔ、Ｔａ、Ｍｏ、及びＷのいずれかを含む）からなる配線下地層３０を形成し、配線下地層３０上に配線層３２を形成した場合でも、上部電極２０と下部電極１６との間の耐圧低下及び短絡を抑制することができる。
【００３３】
高融点金属層２４は、第２絶縁膜２６の形成における温度によって再結晶化してクラスター間に間隙が発生することが起こり難いように、チタン（Ｔｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のいずれかを含むことが好ましい。また、高融点金属層２４は、第２絶縁膜２６に対するエッチングにおいて除去されない程度の厚さを有することが望まれる。例えば、高融点金属層２４の厚さは、３０ｎｍ以上の場合が好ましく、４０ｎｍ以上の場合がより好ましく、５０ｎｍ以上の場合がさらに好ましい。
【００３４】
金（Ａｕ）を含む上部電極２０は、第２絶縁膜２６の形成における温度が２５０℃以上の場合に再結晶化してクラスター間に間隙２２が発生し易く、３００℃以上の場合により発生し易く、３５０℃以上の場合にさらに発生し易い。第２絶縁膜２６がポリイミド膜を含む場合、図２Ｄで説明したように、第２絶縁膜２６に対して３５０℃程度の温度でキュアを行う。よって、上部電極２０は再結晶化してクラスター間に間隙２２が発生し易くなるため、高融点金属層２４を形成することが好ましい。また、第２絶縁膜２６が窒化シリコン膜及び酸化シリコン膜のいずれかを含む場合でも、第２絶縁膜２６の形成における温度が２５０℃以上となる。このため、上部電極２０は再結晶化してクラスター間に間隙２２が発生し易くなるため、高融点金属層２４を形成することが好ましい。なお、第２絶縁膜２６の形成における温度の上限は、上部電極２０の融点以下である。
【００３５】
実施例１では、ＧａＡｓ系半導体層１２上に、下部電極１６、誘電体膜１８、及び上部電極２０を含むＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタが設けられた場合を例に示したが、窒化物半導体層上やＳｉ半導体層上に設けられた場合でもよい。窒化物半導体とは、窒素を含むＩＩＩ−Ｖ族化合物半導体のことであり、具体例として、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＡｌＩｎＧａＮ等が挙げられる。
【実施例２】
【００３６】
図４は、実施例２に係る容量素子を示す断面図である。なお、間隙２２には、配線下地層３０及び配線層３２が形成されるが、図の明瞭化のために、配線下地層３０の図示は省略している。図４のように実施例２の容量素子２００では、高融点金属層２４ａが、上部電極２０の下面に形成されている。高融点金属層２４ａは、例えば上部電極２０の下面全面に形成されている。上部電極２０は、実施例１で説明したように、第２絶縁膜２６の形成における温度によって再結晶化してクラスター間に間隙２２が発生している。第２絶縁膜２６は、上部電極２０上に開口２８を有して形成されている。開口２８に形成された配線層３２等は、上部電極２０の間隙２２にも形成されている。その他の構成は、実施例１の図１と同じであるため説明を省略する。実施例２の容量素子は、実施例１の図２Ａにおける上部電極２０と高融点金属層２４ａの形成順を変えることで、実施例１と同様の方法によって製造することができる。
【００３７】
実施例２によれば、上部電極２０の下面に、高融点金属層２４ａを形成している。これによっても、第２絶縁膜２６をドライエッチングして開口２８を形成する際に、誘電体膜１８がエッチングされることが抑制される。よって、上部電極２０と下部電極１６との間の耐圧低下及び短絡を抑制することができる。
【００３８】
実施例１及び実施例２のように、上部電極２０の上面及び下面の少なくとも一方に高融点金属層を形成することで、第２絶縁膜２６をドライエッチングして上部電極２０又は高融点金属層２４を露出する開口２８を形成しても、誘電体膜１８がエッチングされることを抑制できる。よって、上部電極２０と下部電極１６との間の耐圧低下及び短絡を抑制することができる。また、高融点金属層は、誘電体膜１８がエッチングされることを抑制する観点から、上部電極２０の上面及び下面の少なくとも一方の全面に形成されることが好ましい。
【実施例３】
【００３９】
図５は、実施例３に係る容量素子を示す断面図である。図５のように、実施例３の容量素子３００では、高融点金属層２４ｂは、上部電極２０の上面から側面を覆って形成されている。その他の構成は、実施例１の図１と同じであるため説明を省略する。実施例３の容量素子は、実施例１の図２Ａにおいて、異なるレジスト膜をマスクに用いた蒸着法及びリフトオフ法によって上部電極２０と高融点金属層２４ｂとを形成することで、実施例１と同様の方法によって製造することができる。
【００４０】
実施例３によれば、上部電極２０の上面から側面を覆う高融点金属層２４ｂを形成しているため、上部電極２０と下部電極１６との間の耐圧低下及び短絡を抑制できることに加え、耐湿性を向上させることができる。
【００４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４２】
１０  基板
１２  ＧａＡｓ系半導体層
１４  第１絶縁膜
１６  下部電極
１８  誘電体膜
２０  上部電極
２２  間隙
２４  高融点金属層
２４ａ  高融点金属層
２４ｂ  高融点金属層
２６  第２絶縁膜
２８  開口
３０  配線下地層
３２  配線層
３４  第３絶縁膜
３６  第４絶縁膜
４０  マスク層
４２  マスク層
１００  容量素子
２００  容量素子
３００  容量素子
【図１】
2015133424.tif 000003
【図２Ａ】
2015133424.tif 000004
【図２Ｂ】
2015133424.tif 000005
【図２Ｃ】
2015133424.tif 000006
【図２Ｄ】
2015133424.tif 000007
【図２Ｅ】
2015133424.tif 000008
【図２Ｆ】
2015133424.tif 000009
【図２Ｇ】
2015133424.tif 000010
【図３Ａ】
2015133424.tif 000011
【図３Ｂ】
2015133424.tif 000012
【図３Ｃ】
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【図３Ｄ】
2015133424.tif 000014
【図４】
2015133424.tif 000015
【図５】
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