(57)【要約】【課題】キャリア濃度の高い領域で高い移動度を得ることができ、素子特性の向上をはかる。【解決手段】化合物半導体を用いた電界効果型半導体装置であって、絶縁体１２上に一方向に延在したＦｉｎ構造に形成され、該Ｆｉｎ構造の２つの側面が（１１１）Ｂ面であるIII-Ｖ族半導体からなる化合物半導体層２１と、化合物半導体層２１上に形成されたゲート電極２３と、ゲート電極２３を挟んで化合物半導体層２１に設けられたソース／ドレイン電極と、を備えた。【選択図】      図１
2015056523.tif 000002
【特許請求の範囲】
【請求項１】
Ｉｎ及びＧａを含むIII-Ｖ族半導体からなり、表面が（１１１）Ｂ面で平坦に形成された化合物半導体層と、
前記化合物半導体層上に形成されたゲート電極と、
前記ゲート電極を挟んで前記化合物半導体層に設けられたソース／ドレイン電極と、
を具備したことを特徴とする電界効果型半導体装置。
【請求項２】
絶縁体上に一方向に延在したＦｉｎ構造に形成され、該Ｆｉｎ構造の２つの側面が（１１１）Ｂ面であるIII-Ｖ族半導体からなる化合物半導体層と、
前記化合物半導体層上に形成されたゲート電極と、
前記ゲート電極を挟んで前記化合物半導体層に設けられたソース／ドレイン電極と、
を具備したことを特徴とする電界効果型半導体装置。
【請求項３】
前記化合物半導体層は、Ｆｉｎ底面のＦｉｎ上部へ向かう法線が［-1００］方向の場合は前記Ｆｉｎ構造を［０-1１］方向に、Ｆｉｎ底面からＦｉｎ上部へ向かう法線が［１００］方向の場合は前記Ｆｉｎ構造を［０１１］方向に延在して形成したものであることを特徴とする、請求項２に記載の電界効果型半導体装置。
【請求項４】
前記化合物半導体層は、Ｉｎx Ｇａ1-x Ａｓ（０＜ｘ＜１）であることを特徴とする、請求項１又は２に記載の電界効果型半導体装置。
【請求項５】
絶縁体上に、III-Ｖ族半導体からなる化合物半導体層を形成する工程と、
前記化合物半導体層を、側面に（１１１）Ｂ面が露出するようにＦｉｎ構造に加工する工程と、
前記Ｆｉｎ構造に加工された前記化合物半導体層上にゲート電極を形成する工程と、
を含むことを特徴とする電界効果型半導体装置の製造方法。
【請求項６】
前記Ｆｉｎ構造に加工する工程として、Ｆｉｎ底面のＦｉｎ上部へ向かう法線が［-1００］方向の場合は前記化合物半導体層を［０-1１］方向に延在するＦｉｎ構造に形成し、Ｆｉｎ底面のＦｉｎ上部へ向かう法線が［１００］方向の場合は［０１１］方向に延在するＦｉｎ構造に形成し、次いで気相成長法で前記化合物半導体層の再成長を行い、前記Ｆｉｎ構造の両側面に（１１１）Ｂ面のファセットを形成することを特徴とする、請求項５記載の電界効果型半導体装置の製造方法。
【請求項７】
前記化合物半導体層としてＩｎx Ｇａ1-x Ａｓ（０＜ｘ＜１）を用いたことを特徴とする、請求項５又は６に記載の電界効果型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、化合物半導体を用いた電界効果型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴのチャネルに従来のＳｉより電子移動度の高いIII-Ｖ族半導体を用いる研究が精力的に行われている。さらに、III-Ｖ族半導体を用いたＭＯＳＦＥＴの面方位依存性に関する検討もなされており、ＧａＡｓやＩｎＧａＡｓにおいて、通常の（１００）面より（１１１）Ａ面の方が高い移動度が得られることが報告されている（例えば、非特許文献１，２参照）。
【０００３】
一方、ゲートの静電支配力に優れ、短チャネル効果を効果的に抑制するマルチゲートＭＯＳＦＥＴが既に実用化される段階となっている。従って、III-Ｖ族半導体を用いたＭＯＳＦＥＴにおいてもマルチゲート構造との融合が必然であると考えられる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】M. Xu et al., IEDM Tech. Dig. 865 (2009).
【非特許文献２】H. Ishii, APEX 2, 121101 (2009).
【非特許文献３】N. Taoka et al., IEDM Tech. Dig. 610 (2011).
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ＩｎＧａＡｓのＭＯＳ界面では、ゲート電圧を高く印加したキャリア濃度の高い領域での移動度劣化が課題となっている。これは、伝導帯中に高密度で存在する界面準位（トラップ）の影響で、フェルミ準位が伝導帯中のある位置に固定されてしまい、ゲート電圧をある電圧以上に印加しても伝導に寄与するキャリア濃度が増大しないためと指摘されている（例えば、非特許文献３参照）。
【０００６】
一方、微細マルチゲート構造を形成するには、ＩｎＧａＡｓ層にエッチング加工を施して細いＦｉｎ構造を形成する必要があるが、通常のリソグラフィーとＲＩＥ等の異方性エッチングを用いてトップダウン的に微細Ｆｉｎを形成した場合には、Ｆｉｎ幅の揺らぎが生じる。Ｆｉｎ幅の揺らぎはＭＯＳＦＥＴのトランジスタ特性バラつきや移動度劣化の原因となる。
【０００７】
発明が解決しようとする課題は、キャリア濃度の高い領域で高い移動度を得ることができ、素子特性の向上をはかり得る電界効果型半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の電界効果型半導体装置は、Ｉｎ及びＧａを含むIII-Ｖ族半導体からなり、表面が（１１１）Ｂ面で平坦に形成された化合物半導体層と、前記化合物半導体層上に形成されたゲート電極と、前記ゲート電極を挟んで前記化合物半導体層に設けられたソース／ドレイン電極と、を具備したことを特徴とする。
【０００９】
また、実施形態の電界効果型半導体装置は、絶縁体上に一方向に延在したＦｉｎ構造に形成され、該Ｆｉｎ構造の２つの側面が（１１１）Ｂ面であるIII-Ｖ族半導体からなる化合物半導体層と、前記化合物半導体層上に形成されたゲート電極と、前記ゲート電極を挟んで前記化合物半導体層に設けられたソース／ドレイン電極と、を具備したことを特徴とする。
【００１０】
また、実施形態の電界効果型半導体装置の製造方法は、絶縁体上に、III-Ｖ族半導体からなる化合物半導体層を形成する工程と、前記化合物半導体層を、側面に（１１１）Ｂ面が露出するようにＦｉｎ構造に加工する工程と、前記Ｆｉｎ構造に加工された前記化合物半導体層上にゲート電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
ＩｎＧａＡｓ等のIII-Ｖ族半導体の（１１１）Ｂ面においては、通常の（１００）面と比べてトラップの影響が小さく、特にキャリア濃度の高い領域で高移動度が得られる。従って本発明のように、III-Ｖ属半導体層の（１１１）Ｂ面をチャネル面とすることにより、ＭＯＳＦＥＴの高性能・低消費電力化が実現できる。さらに、２つの（１１１）Ｂファセット面を有するマルチゲートＩｎＧａＡｓ−ＭＯＳＦＥＴにおいては、ファセット形成の際にＦｉｎ幅の揺らぎが低減されるため、素子間の特性バラつきを抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係わるマルチゲートＭＯＳＦＥＴの概略構造を示す鳥瞰図。
【図２】第１の実施形態に係わるマルチゲートＭＯＳＦＥＴの概略構造を示す断面図。
【図３】第１の実施形態に係わるマルチゲートＭＯＳＦＥＴの変形例を示す鳥瞰図。
【図４】図１及び図２のマルチゲートＭＯＳＦＥＴの製造工程を示す断面図。
【図５】図１及び図２のマルチゲートＭＯＳＦＥＴの製造工程を示す断面図。
【図６】（１１１）Ｂ面を有するマルチゲートＭＯＳＦＥＴの移動度特性を示す図。
【図７】第２の実施形態に係わる平面型ＭＯＳＦＥＴの概略構造を示す断面図。
【発明を実施するための形態】
【００１３】
以下、実施形態の電界効果型半導体装置及びその製造方法を、図面を参照して説明する。
【００１４】
（第１の実施形態）
図１及び図２は、第１の実施形態に係わるマルチゲートＭＯＳＦＥＴの概略構造を説明するためのもので、図１は鳥瞰図、図２は断面図である。
【００１５】
Ｓｉ等の支持基板１１上にＳｉＯ2 やＡｌ2Ｏ3 等の埋め込み絶縁膜１２が形成され、この絶縁膜１２上にＩｎ1-x Ｇａx Ａｓ（０＜ｘ＜１）からなる化合物半導体層２１が形成されている。化合物半導体層２１は、Ｆｉｎ底面のＦｉｎ上部へ向かう法線が［-1００］方向の場合は、［０-1１］方向に延在して形成され、側面に（１１１）Ｂ面が露出するようにＦｉｎ状に加工されている。そして、化合物半導体層２１上にゲート絶縁膜２２を介してゲート電極２３が形成されている。即ち、チャネルの電流方向と垂直な断面に、２つの（１１１）Ｂ面が存在し、そのチャネルを包み込むようにゲート電極２３が配置されている。また、ゲート電極２３を挟んで化合物半導体層２１にソース／ドレイン領域（図示せず）が形成されている。
【００１６】
これにより、電流方向が［０-1１］方向となるようにマルチゲートＭＯＳＦＥＴが構成されている。
【００１７】
なお、図３に示すように、Ｆｉｎ底面のＦｉｎ上部へ向かう法線が［１００］方向の場合、化合物半導体層２１は、［０１１］方向に延在して形成され、側面に（１１１）Ｂ面が露出するようにＦｉｎ状に加工される。即ち、電流方向が［０１１］方向となるようにマルチゲートＭＯＳＦＥＴが構成される。
【００１８】
ゲート絶縁膜２２の材料としては、Ａｌ2Ｏ3 ，ＨｆＯ2 ，Ｌａ2Ｏ3 等やそれらの混合物を用いることができる。ゲート電極２３の材料としては、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｎｉ，Ａｕ，Ｐｔ等の各種金属やＮｉＳｉｘやＮｉＧｅｘ等の合金、また高濃度ドーピングを施したｐｏｌｙ−Ｓｉ1-xＧｅx 等を用いることができる。ゲートスタック構造及び材料に制限は無い。
【００１９】
ソース／ドレイン構造としては、Ｎｉ−ＩｎＧａＡｓ等の金属電極をチャネルに隣接させる、いわゆるメタルＳ／Ｄ構造としても良いし、ドーピング層と金属コンタクトにより形成しても良く、その構造に制限は無い。さらに、ソース／ドレインの電極材料としては、Ｎｉ，Ｃｏ，Ｐｔ，Ｗ，Ｐｄ，Ａｌ，Ｃｕ，Ａｕ，ＡｕＧｅ，Ｔｉ，ＴｉＮ等やそれら合金を用いることができる。
【００２０】
なお、本実施形態では、チャネル下面にゲート電極は存在していないが、下部絶縁体をエッチングし、ゲート電極がチャネル全体を覆う、いわゆるゲートオールアラウンド構造としても構わない。
【００２１】
次に、本実施形態のマルチゲートＭＯＳＦＥＴの製造方法について、図４及び図５を参照して説明する。ここでは、Ｆｉｎ底面のＦｉｎ上部へ向かう法線が［-1００］方向となるマルチゲートＭＯＳＦＥＴの製造方法を示すが、Ｆｉｎ底面のＦｉｎ上部へ向かう法線が［１００］方向での場合も、Ｆｉｎ方向が９０°異なる［０１１］方向となること以外は、ここで示す製造方法と全く同一な製造方法となる。
【００２２】
まず、図４（ａ）に示すように、Ｓｉ等の支持基板１１上に埋め込み絶縁膜１２を介してＩｎx Ｇａ1-x Ａｓ（０＜ｘ＜１）層１３が形成された基板、いわゆるＩｎＧａＡｓ−ＯＩ（InGaAs on Insulator）基板を用意し、これを元基板として使用する。ＩｎＧａＡｓ−ＯＩ基板の作製法に特に制限は無い。例えば、ＩｎＰ基板等にエピタキシャル成長されたＩｎＧａＡｓ層をＳｉ等の支持基板１１に絶縁膜１２を介して貼り合わせ、ＩｎＰ層を取り除くことで作製することができる。ここでは、前述したように、基板表面の上方へ向かう法線方向を［-1００］方向とする。
【００２３】
ＩｎＧａＡｓ層１３の膜厚は、マルチゲート構造に適した１００ｎｍ程度以下とすることが望ましい。短チャネル効果を抑制するという観点からは、５０ｎｍ以下とすることが更に望ましい。ＩｎＧａＡｓ層１３下の絶縁膜１２には、ＳｉＯ2 ，ＳｉＮ，Ａｌ2Ｏ3 ，ＨｆＯ2 等の絶縁膜や、それらの混合物を用いることができる。絶縁膜１３の膜厚は、一定の電源電圧で大きな閾値変調が得られ、且つ、リーク電流が問題とならない範囲で薄膜化することが望ましい。典型的には５０ｎｍ程度以下とすることが望ましい。
【００２４】
このような、ＩｎＧａＡｓ−ＯＩ基板に対して、まず微細なＦｉｎ加工を行う。Ｆｉｎの方向は電流方向が［０-1１］方向となるように設定する。このために、図４（ｂ）に示すように、ＩｎＧａＡｓ−ＯＩ基板上に、［０-1１］方向に延びたハードマスク１４を形成する。ハードマスク１４としては、ＳｉＯ2 ，ＳｉＮ，Ａｌ2Ｏ3 等を用いることができる。
【００２５】
次いで、図４（ｃ）に示すように、ＲＩＥ（Reactive Ion Etching）等でＩｎＧａＡｓ層１３をエッチングすることで、ＩｎＧａＡｓ層１３をストライプ状に加工する。この加工に際し、ＳｉＯ2 等のハードマスク１４の代わりに、レジストをマスクにＩｎＧａＡｓ層１３をエッチングしても良い。
【００２６】
また、図５（ｄ）に示すように、Ｆｉｎ構造のスリミングのために、ハードマスク１４やレジストが残存した状態で、ウェットエッチング等を用いて横方向エッチングを行っても良い。形成されるＦｉｎ構造の幅は、５０ｎｍ以下、さらに望ましくは、２０ｎｍ以下とする。
【００２７】
次いで、図５（ｅ）に示すように、ハードマスク１４を除去したＩｎＧａＡｓ−ＯＩのＦｉｎ構造に対し、有機金属気相成長（ＭＯＣＶＤ）法等の結晶成長技術を用いてＩｎＧａＡｓの再成長を行う。典型的な成長温度は６００℃以下である。
【００２８】
このように、ＩｎＧａＡｓ−ＯＩのＦｉｎに対して再成長を行うと、図５（ｆ）に示すように、Ｆｉｎ構造の側面に（１１１）Ｂファセットが選択的に形成されることが判明した。これは、（１１１）Ｂ面の結晶成長速度が他の面と比べて遅いためである。これにより、［０-1１］方向に延在し、（１１１）Ｂ面を両側面に有する、断面が三角形状の化合物半導体層２１が形成される。
【００２９】
なお、Ｆｉｎ構造の両側面に（１１１）Ｂ面が形成されるのは、Ｆｉｎ方向を（０-1１）方向に規定し、成膜法として気相成長法を用いた場合の特有の現象であり、本発明者らの鋭意研究及び実験によって初めて得られたものである。
【００３０】
また、Ｆｉｎ方向を９０度回転させて［０-1-1］とした場合には、図５（ｇ）に示すように、Ｆｉｎ構造の側面に（１１１）Ｂ面が形成される。即ち、［０-1-１］方向に延在し、（１１１）Ｂ面を両側面に有する、断面が逆三角形状の化合物半導体層２１が形成されることになる。
【００３１】
このような、２つの（１１１）Ｂ面を持つＩｎＧａＡｓ−ＯＩのＦｉｎ構造に対して、ゲート絶縁膜２２の形成、ゲート電極２３の形成、及びＳ／Ｄ電極形成を行って、マルチゲートＩｎＧａＡｓ−ＯＩのＭＯＳＦＥＴ完成させる。
【００３２】
ＩｎＧａＡｓの再成長により形成された（１１１）Ｂ面をチャネルに持つマルチゲートＭＯＳＦＥＴは、再成長を施さないマルチゲートＭＯＳＦＥＴに比べて、図６に示すように移動度が増大することが確認された。これは、（１１１）Ｂ面の優れたＭＯＳ界面特性を反映した結果であり、（１１１）Ｂ面を有するマルチゲートＩｎＧａＡｓ−ＯＩのＭＯＳＦＥＴは高性能・低消費電力化へ極めて有望である。
【００３３】
なお、図６中のＡはＳｉを用いたＭＯＳＦＥＴ、ＢはバルクＩｎＧａＡｓを用いたＭＯＳＦＥＴ、Ｃは前記図５（ｅ）の状態で形成したＭＯＳＦＥＴ、Ｄは本実施形態で形成したＭＯＳＦＥＴの特性である。
【００３４】
このように本実施形態によれば、ＩｎＧａＡｓ層の（１１１）Ｂ面をチャネル面にしているため、トラップの影響が小さく、特にキャリア濃度の高い領域で高移動度が得られることになる。このため、ＭＯＳＦＥＴの高性能・低消費電力化をはかることができる。
【００３５】
また、Ｆｉｎ構造を［０-1１］方向に規定した状態でＭＯＣＶＤ法を用いてＩｎＧａＡｓ層の再成長を行うことにより、２つの（１１１）Ｂ面のファセットが再現性良く形成される。このため、Ｆｉｎ構造の形成に伴うＦｉｎ幅の揺らぎを防止することができる。これにより、短チャネル効果耐性に優れたマルチゲートＭＯＳＦＥＴのトランジスタ特性バラつきや移動度劣化を抑制することができる。
【００３６】
（第２の実施形態）
図７は、第２の実施形態に係わる平面型ＭＯＳＦＥＴの概略構造を示す断面図である。
【００３７】
表面が（１１１）Ｂ面で平坦に形成されたＩｎＧａＡｓ基板３１上に、ゲート絶縁膜３２を介してゲート電極３３が形成されている。さらに、ゲート電極３３を挟んでＩｎＧａＡｓ基板３１の表面部にソース／ドレイン領域３４が形成されている。
【００３８】
ゲート絶縁膜３２の材料としては、第１の実施形態と同様に、Ａｌ2Ｏ3 ，ＨｆＯ2 ，Ｌａ2Ｏ3 等やそれらの混合物を用いることができる。ゲート電極２３の材料としては、第１の実施形態と同様に、各種金属や合金、また高濃度ドーピングのｐｏｌｙ−ＳｉＧｅ等を用いることができる。さらに、ソース／ドレインの材料及び構造としては、第１の実施形態と同様の変形が可能である。
【００３９】
なお、ゲート電極３３の形成方向はチャネルの電流方向を規定するが、本実施形態ではチャネルの電流方向は特に規定する必要がないため、ゲート電極３３の形成方向は特に制限されない。
【００４０】
このように本実施形態によれば、表面が平坦なＩｎＧａＡｓ基板３１の（１１１）Ｂ面をチャネル面としているので、キャリア濃度の高い領域で高い移動度を得ることができ、素子特性の向上をはかることができる。これは、ＭＯＳＦＥＴの高性能・低消費電力化に有効である。
【００４１】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００４２】
実施形態では、チャネル材料をＩｎx Ｇａ1-x Ａｓ（０＜ｘ＜１）にすることを前提としていたが、チャネル材料は必ずしもＩｎx Ｇａ1-x Ａｓに限るものではなく、（Ａｌ，Ｇａ，Ｉｎ）（III族元素）と（Ｎ，Ｐ，Ａｓ，Ｓｂ）（Ｖ族元素）の幾つかで構成される化合物に採用することも可能である。また、無論、チャネルは均一組成である必要はなく、傾斜的に組成が変調されたものや上記化合物が任意に積層された構造にも採用することが可能である。
【００４３】
また、第１の実施形態において、前記図５（ｆ）のようなファセットを形成する方法としては、必ずしもＭＯＣＶＤ法に限らず分子線エピタキシャル法（ＭＢＥ）であっても良い。
【００４４】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
１１…支持基板
１２…埋め込み絶縁膜
１３…ＩｎＧａＡｓ層
１４…ハードマスク
２１…ファセット加工されたＩｎＧａＡｓ層（化合物半導体層）
２２…ゲート絶縁膜
２３…ゲート電極
３１…ＩｎＧａＡｓ基板
３２…ゲート絶縁膜
３３…ゲート電極
３４…ソース／ドレイン領域
【図１】
2015056523.tif 000003
【図２】
2015056523.tif 000004
【図３】
2015056523.tif 000005
【図４】
2015056523.tif 000006
【図５】
2015056523.tif 000007
【図６】
2015056523.tif 000008
【図７】
2015056523.tif 000009