(57)【要約】      （修正有）【課題】寿命に達した後に読み出しデータ制御可能な強誘電体メモリセルを提供する。【解決手段】メモリセル１は、第１トランジスタ１１と、第２トランジスタ２１と、第１強誘電体容量１２と、第２強誘電体容量２２とを有する。第１強誘電体容量１２は、第１上部電極と、第１下部電極と、第１上部電極と第１下部電極との間に配置される第１強誘電体とを有する。第２強誘電体容量２２は、第２上部電極と、第２下部電極と、第２上部電極と第２下部電極との間に配置される第２強誘電体とを有する。第１上部電極は、第１トランジスタ１１のドレインに接続され、第１下部電極は、プレート線ＰＬに接続される。第２上部電極は、プレート線ＰＬに接続され、第２下部電極は、第２トランジスタ２１のドレインに接続される。【選択図】図６
2015049919.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタと、
第２トランジスタと、
第１上部電極と、第１下部電極と、前記第１上部電極と前記第１下部電極との間に配置される第１強誘電体とを有する第１強誘電体容量と、
第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に配置される第２強誘電体とを有する第２強誘電体容量と、を有するメモリセルであって、
前記第１上部電極は、前記第１トランジスタのドレインに接続され、
前記第１下部電極は、プレート線に接続され、
前記第２上部電極は、前記プレート線に接続され、
前記第２下部電極は、前記第２トランジスタのドレインに接続される、
ことを特徴とするメモリセル。
【請求項２】
前記第１上部電極は、前記第１下部電極を形成する導体と異なる導体で形成され、
前記第２上部電極は、前記第１上部電極を形成する導体と同一の導体で形成され、
前記第２下部電極は、前記第１下部電極を形成する導体と同一の導体で形成される、請求項１に記載のメモリセル。
【請求項３】
前記第１上部電極はＩｒＯｘ膜であり、前記第１下部電極はＰｔ膜である、請求項２に記載のメモリセル。
【請求項４】
第１トランジスタと、
第２トランジスタと、
第１上部電極と、第１下部電極と、前記第１上部電極と前記第１下部電極との間に配置される第１強誘電体とを有する第１強誘電体容量と、
第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に配置される第２強誘電体とを有する第２強誘電体容量と、を有するメモリセルであって、
前記第１上部電極は、前記第１トランジスタのドレインに接続され、
前記第１下部電極は、プレート線に接続され、
前記第２上部電極は、前記プレート線に接続され、
前記第２下部電極は、前記第２トランジスタのドレインに接続されるメモリセルと、
前記メモリセルが寿命に達した後に、前記メモリセルから出力されるデータによりリセットされる論理回路ブロックと、
を有する、半導体装置。
【請求項５】
第１トランジスタと、
第２トランジスタと、
第１上部電極と、第１下部電極と、前記第１上部電極と前記第１下部電極との間に配置される第１強誘電体とを有する第１強誘電体容量と、
第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に配置される第２強誘電体とを有する第２強誘電体容量と、を有するメモリセルであって、
前記第１上部電極は、前記第１トランジスタのドレインに接続され、
前記第１下部電極は、プレート線に接続され、
前記第２上部電極は、前記プレート線に接続され、
前記第２下部電極は、前記第２トランジスタのドレインに接続されるメモリセルと、
前記複数のメモリセルのいくつかが寿命に達した後に、前記寿命に達したいくつかのメモリセルから出力されるデータによりリセットされる論理回路ブロックと、
を有する、半導体装置。
【請求項６】
ソースが第１ビットラインに接続される第１トランジスタと、
ソースが前記第１ビットラインと逆相の第２ビットラインに接続される第２トランジスタと、
第１上部電極と、第１下部電極と、前記第１上部電極と前記第１下部電極との間に配置される第１強誘電体とを有する第１強誘電体容量と、
第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に配置される第２強誘電体とを有する第２強誘電体容量と、を有する第１メモリセルであって、
前記第１上部電極は、前記第１トランジスタのドレインに接続され、
前記第１下部電極は、プレート線に接続され、
前記第２上部電極は、前記プレート線に接続され、
前記第２下部電極は、前記第２トランジスタのドレインに接続される、第１メモリセルと、
ソースが前記第１ビットラインと同相の第３ビットラインに接続される第３トランジスタと、
ソースが前記第２ビットラインと同相の第４ビットラインに接続される第４トランジスタと、
第３上部電極と、第３下部電極と、前記第３上部電極と前記第３下部電極との間に配置される第３強誘電体とを有する第３強誘電体容量と、
第４上部電極と、第４下部電極と、前記第４上部電極と前記第４下部電極との間に配置される第４強誘電体とを有する第４強誘電体容量と、を有する第２メモリセルであって、
前記第３上部電極は、プレート線に接続され、
前記第３下部電極は、前記第３トランジスタのドレインに接続され、
前記第４上部電極は、前記第４トランジスタのドレインに接続され、
前記第４下部電極は、前記プレート線に接続される、第２メモリセルと、
を有することを特徴とするメモリ。
【請求項７】
第１トランジスタと、
第２トランジスタと、
第１上部電極と、第１下部電極と、前記第１上部電極と前記第１下部電極との間に配置される第１強誘電体とを有する第１強誘電体容量と、
第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に配置される第２強誘電体とを有する第２強誘電体容量と、を有する第１メモリセルであって、
前記第１上部電極は、前記第１トランジスタのドレインに接続され、
前記第１下部電極は、プレート線に接続され、
前記第２上部電極は、前記プレート線に接続され、
前記第２下部電極は、前記第２トランジスタのドレインに接続される、第１メモリセルと、
第３トランジスタと、
第４トランジスタと、
第３上部電極と、第３下部電極と、前記第３上部電極と前記第３下部電極との間に配置される第３強誘電体とを有する第３強誘電体容量と、
第４上部電極と、第４下部電極と、前記第４上部電極と前記第４下部電極との間に配置される第４強誘電体とを有する第４強誘電体容量と、を有する第２メモリセルであって、
前記第３上部電極は、前記第３トランジスタのドレインに接続され、
前記第３下部電極は、プレート線に接続され、
前記第４上部電極は、前記第４トランジスタのドレインに接続され、
前記第４下部電極は、前記プレート線に接続される、第２メモリセルと、
を有することを特徴とするメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル、メモリ及び半導体装置に関する。
【背景技術】
【０００２】
強誘電体メモリ（Ferroelectric Random Access Memory、ＦＲＡＭ（登録商標）、ＦｅＲＡＭ）では、強誘電体容量を記憶素子として使用しており電源オフ時であっても情報を保持できるため、ＩＣカードの記憶媒体等として使用されている。
【０００３】
図１は、従来の強誘電体メモリセルの一例の回路ブロック図である。図２（ａ）は図１に示す強誘電体メモリセルの平面図であり、図２（ｂ）は図２（ａ）のＡ−Ａ´線に沿う断面図であり、図２（ｃ）は図２（ａ）のＢ−Ｂ´線に沿う断面図である。
【０００４】
強誘電体メモリセル１００は、２Ｔ２Ｃ（２トランジスタ２キャパシタ）型メモリセルであり、第１トランジスタ１１と、第１強誘電体容量１２と、第２トランジスタ２１と、第２強誘電体容量２２とを有する。第１強誘電体容量１２は、ＩｒＯｘ膜である上部電極１２１（以下、ＴＥＬとも称する）と、Ｐｔ膜である下部電極（以下、ＢＥＬとも称する）１２２と、上部電極と下部電極との間に配置されるＰＺＴ（ジルコン酸チタン酸鉛）膜である強誘電体１２３とを有する。第２強誘電体容量２２は、ＩｒＯｘ膜である上部電極２２１と、Ｐｔ膜である下部電極２２２と、上部電極と下部電極との間に配置されるＰＺＴ膜である強誘電体２２３とを有する。強誘電体メモリセル１００は、センスアンプ１０１と、第１ビットライン接地用トランジスタ１０２と、第２ビットライン接地用トランジスタ１０３と、ビットライン共通トランジスタ１０４とに接続される。第１トランジスタ１１及び第２トランジスタ２１は半導体基板１０５に形成される。上部電極１２１は強誘電体１２３の半導体基板１０５の反対側の面に配置され、下部電極１２２は強誘電体１２３の半導体基板１０５と対向する面に配置される。上部電極２２１は強誘電体２２３の半導体基板１０５の反対側の面に配置され、下部電極２２２は強誘電体２２３の半導体基板１０５と対向する面に配置される。
【０００５】
第１トランジスタ１１のソースは第１ビットラインＢＬに接続され、第１トランジスタ１１のゲートはワード線ＷＬに接続され、第１トランジスタ１１のドレインは第１強誘電体容量１２の上部電極２２１に接続される。第２トランジスタ２１のソースは第２ビットラインＢＬＢに接続され、第２トランジスタ２１のゲートはワード線ＷＬに接続され、第２トランジスタ２１のドレインは第２強誘電体容量２２の上部電極２２１に接続される。
【０００６】
第１強誘電体容量１２の上部電極は第１トランジスタ１１のドレインに接続され、第１強誘電体容量１２の下部電極１２２はプレート線ＰＬに接続される。第２強誘電体容量２２の上部電極２２１は第２トランジスタ２１のドレインに接続され、第２強誘電体容量２２の下部電極２２２はプレート線ＰＬに接続される。第１強誘電体容量１２及び第２強誘電体容量２２の上部電極２２１と第１トランジスタ１１及び第２トランジスタ２１のドレインはそれぞれ、金属配線３４１及び３４２を介して接続される。第１強誘電体容量１２及び第２強誘電体容量２２の下部電極が共にプレート線ＰＬに接続されることにより、第１強誘電体容量１２及び第２強誘電体容量２２の電気特性を互いに近づけることができる。
【０００７】
センスアンプ１０１は、第１ビットラインＢＬ及び第２ビットラインＢＬＢに接続される。センスアンプ１０１は、第１ビット線ＢＬ及び第２ビット線ＢＬＢに流れる電荷を電圧に変換し、変換した電圧の差を電源電圧ＶＤＤまで増幅する。
【０００８】
第１ビットライン接地用トランジスタ１０２及び第２ビットライン接地用トランジスタ１０３のソースはそれぞれ接地される。第１ビットライン接地用トランジスタ１０２及び第２ビットライン接地用トランジスタ１０３のドレインはそれぞれ第１ビットラインＢＬ及び第２ビットラインＢＬＢに接続される。第１ビットライン接地用トランジスタ１０２及び第２ビットライン接地用トランジスタ１０３のゲートは共通の配線に接続される。ビットライン共通トランジスタ１０４のソース及びドレインはそれぞれ第１ビットラインＢＬ及び第２ビットラインＢＬＢに接続される。
【０００９】
強誘電体メモリセル１００の書き込みは、第１強誘電体容量１２及び第２強誘電体容量２２に正又は負の電圧を印加して分極させることにより実行される。また、強誘電体メモリセル１００の読み出しは、第１強誘電体容量１２及び第２強誘電体容量２２に正電圧を印加したときの分極反転電流を検出することにより実行される。
【００１０】
書き込み動作においては、ワード線ＷＬを選択状態にして、第１トランジスタ１１及び第２トランジスタ２１をオンする。ビット線ＢＬとプレート線ＰＬとの間に正又は負の電圧が加えられると、第１強誘電体容量１２又は第２強誘電体容量２２にこの電圧が印加され、所望のデータが書き込まれる。第１強誘電体容量１２に「０」を書き込む場合は、第１ビット線ＢＬを０Ｖとし、プレート線ＰＬを電源電圧ＶＤＤにする。また第１強誘電体容量１２に「１」を書き込む場合は、第１ビット線ＢＬを電源電圧ＶＤＤとし、プレート線ＰＬを０Ｖに設定する。第２強誘電体容量２２に「０」を書き込む場合は、第２ビット線ＢＬＢを０Ｖとし、プレート線ＰＬを電源電圧ＶＤＤにする。また第２強誘電体容量２２に「１」を書き込む場合は、第２ビット線ＢＬＢを電源電圧ＶＤＤとし、プレート線ＰＬを０Ｖに設定する。書き込み動作後に第１トランジスタ１１及び第２トランジスタ２１がオフされた後でも、第１強誘電体容量１２及び第２強誘電体容量２２の分極は保持されるので、書き込まれたデータは不揮発データとして保持される。
【００１１】
図３（ａ）は読み出し動作時の動作を示すタイミングチャートであり、図３（ｂ）〜（ｅ）はそれぞれ図３（ａ）に示す動作における印加電圧と分極量との関係を示す図である。図３（ｂ）〜（ｅ）において、黒丸は第１強誘電体容量１２の動作を示し、白丸は第２強誘電体容量２２の動作を示す。また、図３（ｂ）〜（ｅ）において、横軸は第１強誘電体容量１２及び第２強誘電体容量２２に印加される電圧を示し、縦軸は分極量を示す。図３（ａ）〜（ｅ）では、第１強誘電体容量１２には「１」が記憶され、第２強誘電体容量２２には「０」が記憶される。すなわち、第１強誘電体容量１２の残留分極は分極反転するＰタームであり、第２強誘電体容量２２の残留分極は分極反転しないＵタームである。
【００１２】
読み出し動作においては、まず、ワード線ＷＬを選択状態にして、第１トランジスタ１１及び第２トランジスタ２１をオンする。このとき、第１強誘電体容量１２及び第２強誘電体容量２２には電荷が蓄積されていないので、図２（ａ）の（１）及び図２（ｂ）に示すように、第１ビット線ＢＬ及び第２ビット線ＢＬＢの電位は変化しない。
【００１３】
次いで、図３（ａ）の（２）及び図３（ｃ）に示すように、プレート線ＰＬを電源電圧ＶＤＤに設定する。このとき、第１ビット線ＢＬ及び第２ビット線ＢＬＢは略０Ｖに保たれており、第１強誘電体容量１２及び第２強誘電体容量２２には正電圧が印加される。
【００１４】
第１強誘電体容量１２には「１」が記憶されているので、第１強誘電体容量１２に印加される電圧は書き込み時と反対極性であるために、分極の反転が起こり、大きな反転電荷が第１ビット線ＢＬに流れる。一方、第２強誘電体容量２２には「０」が記憶されているので、第２強誘電体容量２２に印加される電圧は書き込み時と同一の極性であるために、分極の反転は起こらず、比較的小さな電荷が第２ビット線ＢＬＢに流れる。センスアンプ１０１は、第１ビット線ＢＬ及び第２ビット線ＢＬＢに流れる電荷を電圧に変換し、変換した電圧の差を電源電圧ＶＤＤまで増幅する。
【００１５】
次いで、図３（ａ）の（３）及び図３（ｄ）に示すように、プレート線ＰＬを０Ｖに設定する。プレート線ＰＬを０Ｖに設定すると、第１ビット線ＢＬの電圧は電源電圧ＶＤＤであるので、第１強誘電体容量１２には、電源電圧ＶＤＤの反転電圧が印加される。一方、第２ビット線ＢＬＢの電圧は０Ｖであるので、第２強誘電体容量２２に印加される電圧は０Ｖになる。
【００１６】
そして、図３（ａ）の（４）及び図３（ｅ）に示すように、第１ビット線ＢＬの電圧を０Ｖに設定すると、第１強誘電体容量１２に印加される電圧も０Ｖに戻る。
【００１７】
また、強誘電体メモリに使用される強誘電体容量の経年劣化を示す種々の経年劣化モデルが知られている。
【００１８】
図４（ａ）は保持特性の劣化を概略的に示す図であり、図４（ｂ）は疲労を概略的に示す図であり、図４（ｃ）はインプリント現象を概略的に示す図である。図４（ａ）〜４（ｃ）において、横軸は強誘電体容量に印加される電圧を示し、縦軸は強誘電体容量の分極量を示す。図４（ａ）〜４（ｃ）において、破線は電気特性の劣化が生じていないヒステリシス曲線を示す。図４（ａ）において、実線は保持特性の劣化が生じたときのヒステリシス曲線を示し、図４（ｂ）において、実線は疲労が生じたときのヒステリシス曲線を示し、図４（ｃ）において、実線はインプリント現象が起きたときのヒステリシス曲線を示す。
【００１９】
図４（ａ）に示す保持特性の劣化は、強誘電体容量の分極量が経時的に減少するものである。保持特性は、リテンション（Retention）特性とも称される。図４（ｂ）に示す疲労は、強誘電体容量が分極反転を繰り返すことにより分極量が減少するものである。疲労は、ファティーグ（Fatigue）とも称される。図４（ｃ）に示すインプリント現象は、強誘電体容量が一方の方向に分極させた状態を長時間維持していると、ヒステリシス曲線が一方の電圧方向に変位して、反対方向に分極し難くなるものである。すなわち、強誘電体容量に「１」が記憶された状態を長時間維持していると、強誘電体容量は「０」を記憶し難くなり、強誘電体容量に「０」が記憶された状態を長時間維持していると、強誘電体容量は「１」を記憶し難くなる。
【００２０】
図５（ａ）は強誘電体容量に「０」が記憶された状態を長時間維持していた場合のヒステリシス曲線の変位を示す図であり、図５（ｂ）は強誘電体容量に「１」が記憶された状態を長時間維持していた場合のヒステリシス曲線の変位を示す図である。図５（ａ）及び５（ｂ）において、横軸は強誘電体容量に印加される電圧を示し、縦軸は強誘電体容量の分極量を示す。また、図５（ａ）及び５（ｂ）において、実線はインプリント現象が起きていない強誘電体容量のヒステリシス曲線を示し、破線はインプリント現象が起きている強誘電体容量のヒステリシス曲線を示す。また、図５（ａ）及び５（ｂ）において、矢印Ａはインプリント現象が起きている強誘電体容量のヒステリシス曲線と縦軸の負方向との交点を示し、矢印Ｂはインプリント現象が起きている強誘電体容量のヒステリシス曲線と横軸の正方向との交点を示す。また、図５（ａ）及び５（ｂ）において、矢印Ｃはインプリント現象が起きている強誘電体容量のヒステリシス曲線の印加電圧及び分極量の極大値を示す。また、図５（ａ）及び５（ｂ）において、矢印Ｄはインプリント現象が起きている強誘電体容量のヒステリシス曲線と縦軸の正方向との交点を示し、矢印Ｅはインプリント現象が起きている強誘電体容量のヒステリシス曲線と横軸の負方向との交点を示す。また、図５（ａ）及び５（ｂ）において、矢印Ｆはインプリント現象が起きている強誘電体容量のヒステリシス曲線の印加電圧及び分極量の極小値を示す。
【００２１】
図５（ａ）に示すように、強誘電体容量に「０」が記憶された状態を長時間維持していた場合、ヒステリシス曲線は、インプリント現象により横軸の負方向に変位するので、矢印Ｅで示されるヒステリシス曲線の負方向の電圧の絶対値が大きくなる。強誘電体容量に記憶されたデータを「０」から「１」に書き換えるとき、強誘電体容量はヒステリシス曲線のＤ、Ｅ、Ｆ及びＡの順に遷移するので、矢印Ｅで示される電圧の絶対値が大きくなると、「０」から「１」に書き換え難くなる。また、矢印Ａで示されるヒステリシス曲線の負方向の分極量の絶対値がインプリント現象により小さくなるので、Ｐタームが減少することになり、強誘電体容量に記憶されたデータを「０」から「１」が書き換えられた場合でも「１」を読み出し難くなる。
【００２２】
図５（ｂ）に示すように、強誘電体容量に「１」が記憶された状態を長時間維持していた場合、ヒステリシス曲線は、インプリント現象により横軸の正方向に変位するので、矢印Ｅで示されるヒステリシス曲線の正方向の電圧の絶対値が大きくなる。強誘電体容量に記憶されたデータを「１」から「０」に書き換えるとき、強誘電体容量はヒステリシス曲線のＡ、Ｂ、Ｃ及びＤの順に遷移するので、矢印Ｂで示される電圧の絶対値が大きくなると、「１」から「０」に書き換え難くなる。また、矢印Ｄで示されるヒステリシス曲線の正方向の分極量の絶対値がインプリント現象により大きくなるので、Ｕタームが増加することになり、強誘電体容量に記憶されたデータを「１」から「０」が書き換えられた場合でも「０」を読み出し難くなる。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００４−１５２４６３号公報
【特許文献２】特開２００５−００４８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
第１強誘電体容量１２及び第２強誘電体容量２２の特性が劣化して、強誘電体メモリセル１００への所望のデータの書き込み又は読み出しが不可能になったとき、強誘電体メモリセル１００は寿命に達することになる。強誘電体メモリセル１００では、寿命を長くするために、第１強誘電体容量１２及び第２強誘電体容量２２の構造及び接続関係は同一になるように形成されている。しかしながら、強誘電体メモリセル１００では、第１強誘電体容量１２及び第２強誘電体容量２２の何れの特性が劣化するか制御できず、寿命に達した後に読み出されるデータが「０」又は「１」の何れのデータになるかを制御することは容易ではない。
【００２５】
本発明は、寿命に達した後に読み出されるデータが「０」又は「１」の何れのデータになるかを制御することが可能な強誘電体メモリセルを提供することを目的とする。
【課題を解決するための手段】
【００２６】
１つの実施形態では、メモリセルは、第１トランジスタと、第２トランジスタと、第１強誘電体容量と、第２強誘電体容量とを有する。第１強誘電体容量は、第１上部電極と、第１下部電極と、第１上部電極と第１下部電極との間に配置される第１強誘電体とを有する。第２強誘電体容量は、第２上部電極と、第２下部電極と、第２上部電極と第２下部電極との間に配置される第２強誘電体とを有する。第１上部電極は、第１トランジスタのドレインに接続され、第１下部電極は、プレート線に接続される。第２上部電極は、プレート線に接続され、第２下部電極は、第２トランジスタのドレインに接続される。
【発明の効果】
【００２７】
本発明では、寿命に達した後に読み出されるデータが「０」又は「１」の何れのデータになるかを制御することが可能な強誘電体メモリセルを提供することが可能になった。
【図面の簡単な説明】
【００２８】
【図１】従来の強誘電体メモリセルの一例の回路ブロック図である。
【図２】（ａ）は図１に示す強誘電体メモリセルの平面図であり、（ｂ）は（ａ）のＡ−Ａ´線に沿う断面図であり、（ｃ）は（ａ）のＢ−Ｂ´線に沿う断面図である。
【図３】（ａ）は読み出し動作時の動作を示すタイミングチャートであり、（ｂ）〜（ｅ）は（ａ）に示す動作における印加電圧と分極量との関係を示す図である。
【図４】（ａ）は保持特性の劣化を概略的に示す図であり、（ｂ）は疲労を概略的に示す図であり、（ｃ）はインプリント現象を概略的に示す図である。
【図５】（ａ）は強誘電体容量に「０」が記憶された状態を長時間維持していた場合のヒステリシス曲線の変位を示す図であり、（ｂ）は強誘電体容量に「１」が記憶された状態を長時間維持していた場合のヒステリシス曲線の変位を示す図である。
【図６】第１実施形態に係る強誘電体メモリセルの回路ブロック図である。
【図７】（ａ）は図６に示す強誘電体メモリセルの平面図であり、（ｂ）は（ａ）のＡ−Ａ´線に沿う断面図であり、（ｃ）は（ａ）のＢ−Ｂ´線に沿う断面図である。
【図８】強誘電体メモリセルの加速度試験の結果を示す図である。
【図９】図６に示す強誘電体メモリセルに記憶されるデータが「０」であるときのヒステリシス曲線を示し、（ａ）はインプリント現象が起きていない状態での第１強誘電体容量のヒステリシス曲線を示し、（ｂ）はインプリント現象が起きていない状態での第２強誘電体容量のヒステリシス曲線を示し、（ｃ）はインプリント現象が起きている状態での第１強誘電体容量のヒステリシス曲線を示し、（ｄ）はインプリント現象が起きている状態での第２強誘電体容量のヒステリシス曲線を示す。
【図１０】図６に示す強誘電体メモリセルに記憶されるデータが「１」であるときのヒステリシス曲線を示し、（ａ）はインプリント現象が起きていない状態での第１強誘電体容量のヒステリシス曲線を示し、（ｂ）はインプリント現象が起きていない状態での第２強誘電体容量のヒステリシス曲線を示し、（ｃ）はインプリント現象が起きている状態での第１強誘電体容量のヒステリシス曲線を示し、（ｄ）はインプリント現象が起きている状態での第２強誘電体容量のヒステリシス曲線を示す。
【図１１】第２実施形態に係る強誘電体メモリセルの回路ブロック図である。
【図１２】半導体装置の一例の回路ブロック図である。
【図１３】半導体装置の他の例の回路ブロック図である。
【図１４】半導体装置の更に他の例の回路ブロック図である。
【図１５】半導体装置の更に他の例の回路ブロック図である。
【図１６】半導体装置の更に他の例の回路ブロック図である。
【発明を実施するための形態】
【００２９】
以下図面を参照して、本発明に係るメモリセル、メモリ及び半導体装置について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。
【００３０】
図６は、第１実施形態に係る強誘電体メモリセルの回路ブロック図である。図７（ａ）は図６に示す強誘電体メモリセルの平面図であり、図７（ｂ）は図７（ａ）のＡ−Ａ´線に沿う断面図であり、図７（ｃ）は図７（ａ）のＢ−Ｂ´線に沿う断面図である。
【００３１】
強誘電体メモリセル１は、図１を参照して説明した強誘電体メモリセル１００と同様に、第１トランジスタ１１と、第１強誘電体容量１２と、第２トランジスタ２１と、第２強誘電体容量２２とを有する。強誘電体メモリセル１は、第２強誘電体容量２２の下部電極２２２が第２トランジスタ２１のドレインに接続され、第２強誘電体容量２２の上部電極２２１がプレート線ＰＬに接続されることが強誘電体メモリセル１００と相違する。第２強誘電体容量２２の下部電極２２２は、金属配線層３５１を介して第２トランジスタ２１のドレインに接続される。また、第２強誘電体容量２２の上部電極２２１は、金属配線層３５２を介してプレート線ＰＬに接続される。
【００３２】
強誘電体メモリセル１では、第１強誘電体容量１２と第２強誘電体容量２２との間でプレート線ＰＬに接続される電極が反対になっている。第１強誘電体容量１２では、下部電極１２２がプレート線ＰＬに接続されているのに対し、第２強誘電体容量２２では、上部電極２２１プレート線ＰＬに接続されている。以下、下部電極がプレート線ＰＬに接続されている状態をＢＥＬドライブと称し、上部電極がプレート線ＰＬに接続されている状態をＴＥＬドライブと称する。
【００３３】
本発明の発明者は、強誘電体メモリセル１のように第１強誘電体容量１２と第２強誘電体容量２２との間でプレート線ＰＬに接続される電極を反対にすることにより、寿命に達した後に読み出されるデータを制御することができることを見出した。以下、プレート線ＰＬに接続される電極を反対にすることにより、寿命に達した後に読み出されるデータが制御可能である理由を説明する。
【００３４】
図８は、ＢＥＬドライブである強誘電体メモリセルと、ＴＥＬドライブである強誘電体メモリセルの加速度試験の結果を示す図である。図８において、横軸は加速度試験の経過時間を示し、縦軸は寿命に達したと判定された強誘電体メモリセルの個数を対数表示で示す。
【００３５】
図８に示す加速度試験は、プレート線ＰＬから電圧を印加して実施された。すなわち、ＴＥＬドライブである強誘電体メモリセルでは、プレート線ＰＬから上部電極を介して電圧が印加され、ＢＥＬドライブである強誘電体メモリセルでは、プレート線ＰＬから下部電極を介して電圧が印加された。
【００３６】
図８に示す加速度試験は、強誘電体メモリセルをＢＥＬドライブからＴＥＬドライブにすることにより、強誘電体メモリセルの寿命が指数関数的に短くなることを示している。これは、データの読み出し及び書き込みのために、プレート線に電圧を周期的に印加し続けると、ＴＥＬドライブである強誘電体メモリセルの寿命は、ＢＥＬドライブである強誘電体メモリセルの寿命よりも非常に短くなることを示している。
【００３７】
第１強誘電体容量１２の上部電極１２１及び第２強誘電体容量２２の上部電極２２１はそれぞれＩｒＯｘ膜であり、第１強誘電体容量１２の下部電極１２２及び第２強誘電体容量２２の下部電極２２２はそれぞれＰｔ膜である。また、第１強誘電体容量１２の強誘電体１２３及び第２強誘電体容量２２の強誘電体２２３はそれぞれ、ＰＺＴ膜である。上部電極１２１及び２２１と強誘電体１２３及び２２３との間の界面にはそれぞれ、ＩｒＯｘ膜とＰＺＴ膜とが反応することにより反応膜が形成される。一方、Ｐｔ膜は安定な膜であるため、下部電極１２２及び２２２と強誘電体１２３及び２２３との間の界面には、反応膜が形成され難い。
【００３８】
第１強誘電体容量１２のように、ＢＥＬドライブである場合、データを読み出すときなどにプレート線ＰＬに電圧が印加されると、下部電極１２２から上部電極１２１に向かって電流が流れるので、電子は上部電極１２１から下部電極１２２に向かって流れる。電子が上部電極１２１から下部電極１２２に向かって流れるとき、上部電極１２１の内部のＩｒＯｘが電子により強誘電体１２３の内部に押し出される。しかしながら、ＩｒＯｘは、分子量が比較的大きいために、電子により移動され難い。また、ＩｒＯｘ膜とＰＺＴ膜とが反応することにより上部電極１２１と強誘電体１２３との間の界面に反応膜が形成されているので、上部電極１２１の内部のＩｒＯｘは、強誘電体１２３の内部に更に押し出され難くなる。
【００３９】
第２強誘電体容量２２のように、ＴＥＬドライブである場合、データを読み出すときなどにプレート線ＰＬに電圧が印加されると、上部電極２２１から下部電極２２２に向かって電流が流れるので、電子は下部電極２２２から上部電極２２１に向かって流れる。電子が下部電極２２２から上部電極２２１に向かって流れるとき、下部電極２２２の内部のＰｔが電子により強誘電体２２３の内部に押し出される。Ｐｔは、ＩｒＯｘと比較すると分子量が小さいため、ＩｒＯｘと比較すると電子により移動され易い。また、下部電極２２２と強誘電体２２３との間の界面に反応膜が形成され難いので、反応膜が形成されているＢＥＬドライブと比較して、Ｐｔは強誘電体２２３の内部に更に押し出され易くなる。
【００４０】
ＢＥＬドライブである第１強誘電体容量１２では、上部電極１２１の内部のＩｒＯｘが強誘電体１２３の内部に押し出され難いので、電気特性の劣化すなわちインプリント現象は起き難いと考えられる。一方、ＴＥＬドライブである第２強誘電体容量２２では、下部電極２２２の内部のＰｔが強誘電体１２３の内部に押し出され易いので、電気特性の劣化すなわちインプリント現象は起き易いと考えられる。
【００４１】
図９（ａ）及び９（ｂ）はそれぞれ、強誘電体メモリセル１に記憶されるデータが「０」である場合にインプリント現象が起きていない状態での第１強誘電体容量１２及び第２強誘電体容量２２のヒステリシス曲線を示す。図９（ｃ）及び９（ｄ）はそれぞれ、強誘電体メモリセル１に記憶されるデータが「０」である場合に第２強誘電体容量２２がインプリント現象が起きている状態での第１強誘電体容量１２及び第２強誘電体容量２２のヒステリシス曲線を示す。図９（ａ）〜９（ｄ）において、横軸は強誘電体容量に印加される電圧を示し、縦軸は強誘電体容量の分極量を示す。
【００４２】
図９（ａ）及び９（ｂ）に示すように、インプリント現象が起きていないとき、強誘電体メモリセル１の読み出し動作では、第１強誘電体容量１２から電荷量Ｑ10が流れ、第２強誘電体容量２２から電荷量Ｑ20が流れる。第２強誘電体容量２２から流れる電荷量Ｑ20は、第１強誘電体容量１２から流れる電荷量Ｑ10より大きいので、強誘電体メモリセル１に記憶されるデータは「０」であると判定される。
【００４３】
図９（ｄ）に示すように、ＴＥＬドライブである第２強誘電体容量２２には「１」が記憶されているので、インプリント現象が起きると、第２強誘電体容量２２のヒステリシス曲線は横軸の正方向に変位する。第２強誘電体容量２２のヒステリシス曲線が横軸の正方向に変位することにより、強誘電体メモリセル１の読み出し動作時に第２強誘電体容量２２から流れる電荷量Ｑ21はインプリント現象が起きていないときの電荷量Ｑ20よりも大きく減少する。強誘電体メモリセル１の読み出し動作時に第２強誘電体容量２２から流れる電荷量Ｑ21が第１強誘電体容量１２から流れる電荷量Ｑ11よりも小さくなったとき、強誘電体メモリセル１に記憶されるデータは、誤判定されて「１」であると判定される。
【００４４】
このように、強誘電体メモリセル１に記憶されるデータが「０」である場合にインプリント現象が起きてヒステリシス曲線が変位すると、強誘電体メモリセル１から読み出されるデータは「１」であると判定されることになる。
【００４５】
図１０（ａ）及び１０（ｂ）はそれぞれ、強誘電体メモリセル１に記憶されるデータが「１」である場合にインプリント現象が起きていない状態での第１強誘電体容量１２及び第２強誘電体容量２２のヒステリシス曲線を示す。図１０（ｃ）及び１０（ｄ）はそれぞれ、強誘電体メモリセル１に記憶されるデータが「１」である場合に第２強誘電体容量２２のインプリント現象が起きている状態での第１強誘電体容量１２及び第２強誘電体容量２２のヒステリシス曲線を示す。図１０（ａ）〜１０（ｄ）において、横軸は強誘電体容量に印加される電圧を示し、縦軸は強誘電体容量の分極量を示す。
【００４６】
図１０（ａ）及び１０（ｂ）に示すように、インプリント現象が起きていないとき、強誘電体メモリセル１の読み出し動作では、第１強誘電体容量１２から電荷量Ｑ12が流れ、第２強誘電体容量２２から電荷量Ｑ22が流れる。第１強誘電体容量１２から流れる電荷量Ｑ12は、第２強誘電体容量２２から流れる電荷量Ｑ22より大きいので、強誘電体メモリセル１に記憶されるデータは「１」であると判定される。
【００４７】
図１０（ｄ）に示すように、ＴＥＬドライブである第２強誘電体容量２２には「０」が記憶されているので、インプリント現象が起きると、第２強誘電体容量２２のヒステリシス曲線は横軸の負方向に変位する。第２強誘電体容量２２のヒステリシス曲線が横軸の負方向に変位することにより、強誘電体メモリセル１の読み出し動作時に第２強誘電体容量２２から流れる電荷量Ｑ23はインプリント現象が起きていないときの電荷量Ｑ22よりも減少する。しかしながら、強誘電体メモリセル１の読み出し動作時に第２強誘電体容量２２から流れる電荷量Ｑ23が第１強誘電体容量１２から流れる電荷量Ｑ13よりも小さいことは、インプリント現象が起きても変わらない。
【００４８】
強誘電体メモリセル１に記憶されるデータが「１」である場合にインプリント現象が起きた場合、強誘電体メモリセル１から読み出されるデータは、誤判定されることなく「１」であると判定されることになる。
【００４９】
強誘電体メモリセル１では、記憶されるデータが「０」である場合及び記憶されるデータが「１」である場合のいずれの場合でも、インプリント現象が起きて寿命に達した後に読み出されるデータは、「１」であると判定されることになる。
【００５０】
また、強誘電体メモリセル１では、第２強誘電体容量２２は、ＴＥＬドライブであるので、ＢＥＬドライブである第１強誘電体容量１２よりも早く寿命に達する。
【００５１】
図１１は、第２実施形態に係る強誘電体メモリセルの回路ブロック図である。
【００５２】
強誘電体メモリセル２は、第１強誘電体容量１２がＴＥＬドライブであり、第２強誘電体容量２２がＢＥＬドライブである。すなわち、強誘電体メモリセル２は、第１強誘電体容量１２及び第２強誘電体容量２２の接続関係が強誘電体メモリセル１の接続関係と反対になっている。強誘電体メモリセル２では、第１強誘電体容量１２の下部電極が第１トランジスタ１１のドレインに接続され、第１強誘電体容量１２の上部電極がプレート線ＰＬに接続される。また、強誘電体メモリセル２では、第２強誘電体容量２２の上部電極が第２トランジスタ２１のドレインに接続され、第２強誘電体容量２２の下部電極がプレート線ＰＬに接続される。
【００５３】
強誘電体メモリセル２では、記憶されるデータが「１」であるときに、ＴＥＬドライブである第１強誘電体容量１２に「１」が記憶されている。ＴＥＬドライブである第１強誘電体容量１２は、ＢＥＬドライブである第２強誘電体容量２２よりもインプリント現象によるヒステリシスの変位が早く進行する。第１強誘電体容量１２のインプリント現象が起きて、第１強誘電体容量１２のヒステリシス曲線は正方向に変位して、強誘電体メモリセル１の読み出し動作時に第１強誘電体容量１２から流れる電荷は経時的に小さくなる。強誘電体メモリセル１の読み出し動作時に第１強誘電体容量１２から流れる電荷量が第２強誘電体容量２２から流れる電荷量よりも小さくなったとき、強誘電体メモリセル２に記憶されるデータは、誤判定されて「０」であると判定される。
【００５４】
強誘電体メモリセル２では、記憶されるデータが「０」であるときに、ＴＥＬドライブである第１強誘電体容量１２に「０」が記憶されている。第１強誘電体容量１２のインプリント現象が起きると、第１強誘電体容量１２のヒステリシス曲線は負方向に変位して、強誘電体メモリセル１の読み出し動作時に第１強誘電体容量１２から流れる電荷は経時的に小さくなる。しかしながら、強誘電体メモリセル１の読み出し動作時に第１強誘電体容量１２から流れる電荷量が第２強誘電体容量２２から流れる電荷量よりも小さいことは、インプリント現象が起きても変わらない。強誘電体メモリセル１に記憶されるデータが「０」である場合にインプリントが起きた場合でも、強誘電体メモリセル１から読み出されるデータは、誤判定されることなく「０」であると判定されることになる。
【００５５】
強誘電体メモリセル２では、記憶されるデータが「０」である場合及び記憶されるデータが「１」である場合のいずれの場合でも、インプリント現象が起きて寿命に達した後に読み出されるデータは、「０」であると判定されることになる。
【００５６】
強誘電体メモリセル１では、寿命に達した後に読み出されるデータは「１」であり、強誘電体メモリセル２では、寿命に達した後に読み出されるデータは「０」であり、寿命に達した後に読み出されるデータを選択的に制御できる。
【００５７】
強誘電体メモリセル１では、ＴＥＬドライブである第２強誘電体容量２２の寿命が短くなり、強誘電体メモリセル２では、ＴＥＬドライブである第１強誘電体容量１２の寿命が短くなる。強誘電体メモリセル１及び２では、ＴＥＬドライブである強誘電体容量を有するので、ＢＥＬドライブのみで形成される従来の強誘電体メモリセル１００よりも寿命を短くできる。
【００５８】
図１２は、強誘電体メモリセル１を搭載した半導体装置３０の回路ブロック図である。
【００５９】
半導体装置３０は、強誘電体メモリセル１と、論理回路ブロック３１と、論理回路ブロックリセット回路３２と、反転素子３３とを有する。
【００６０】
強誘電体メモリセル１には「０」が記憶されている。しかしながら、強誘電体メモリセル１が寿命に達した後に強誘電体メモリセル１から読み出されるデータは「１」である。強誘電体メモリセル１から読み出されるデータは、反転素子３３を介して論理回路ブロックリセット回路３２に入力される。
【００６１】
論理回路ブロックリセット回路３２は、反転素子３３から「０」が入力されると、論理回路ブロック３１の動作をリセットする構成を有する。論理回路ブロックリセット回路３２は、強誘電体メモリセル１が寿命に達する前は反転素子３３を介して「１」が入力されるが、強誘電体メモリセル１が寿命に達した後は反転素子３３を介して「０」が入力される。論理回路ブロック３１は、強誘電体メモリセル１が寿命に達した後に論理回路ブロックリセット回路３２によってリセットされるので、所望のリセット状態にすることができる。
【００６２】
図１３は、強誘電体メモリセル１を搭載した半導体装置４０の回路ブロック図である。
【００６３】
半導体装置４０は、一対の強誘電体メモリセル１と、論理回路ブロック４１と、論理回路ブロックリセット回路４２と、ＮＡＮＤ素子４３とを有する。論理回路ブロックリセット回路４２は、論理回路ブロックリセット回路３２の同様に「０」が入力されると、論理回路ブロック４１の動作をリセットする構成を有する。
【００６４】
半導体装置４０では、一対の強誘電体メモリセル１の双方が寿命に達した後に、論理回路ブロック４１が論理回路ブロックリセット回路４２によってリセットされる。半導体装置４０では、一対の強誘電体メモリセル１の何れかの寿命が所望の寿命よりも短い場合でも、他方の強誘電体メモリセル１が寿命に達するまで、論理回路ブロック４１がリセットされるおそれはない。半導体装置４０では、所望の寿命よりも早く論理回路ブロック４１がリセットされる可能性を低くすることができる。
【００６５】
図１４は、強誘電体メモリセル１及び２を搭載した半導体装置５０の回路ブロック図である。
【００６６】
半導体装置５０は、強誘電体メモリセル１及び２と、論理回路ブロック５１と、論理回路ブロック５１の内部に配置されるセルフ寿命タイマ情報生成部５２とを有する。
【００６７】
強誘電体メモリセル１は、「０」が記憶されているが、寿命に達した後は反転データである「１」が読み出される。強誘電体メモリセル２は、「１」が記憶されているが、寿命に達した後は反転データである「０」が読み出される。セルフ寿命タイマ情報生成部５２は、強誘電体メモリセル１から「１」が入力され且つ強誘電体メモリセル２から「０」が入力されると、セルフ寿命タイマ情報を生成する構成を有する。論理回路ブロック５１は、セルフ寿命タイマ情報生成部５２がセルフ寿命タイマ情報を生成すると、半導体装置５０の外部にセルフ寿命タイマ信号を出力する構成を有する。
【００６８】
半導体装置５０は、半導体装置５０に搭載される他の素子よりも寿命が短い強誘電体メモリセル１及び２が寿命に達した後にセルフ寿命タイマ信号を出力するので、他の素子が寿命に達する前にセルフ寿命タイマ信号を出力することができる。
【００６９】
図１５は、強誘電体メモリセル１を搭載した半導体装置６０の回路ブロック図である。
【００７０】
半導体装置６０は、３つの強誘電体メモリセル１と、論理回路ブロック６１と、論理回路ブロック６１の内部に配置されるセルフ寿命タイマ情報生成部６２とを有する。
【００７１】
強誘電体メモリセル１は、「０」が記憶されているが、寿命に達した後は反転データである「１」が読み出される。セルフ寿命タイマ情報生成部６２は、３つの強誘電体メモリセル１の全てから「１」が入力されると、セルフ寿命タイマ情報を生成する構成を有する。論理回路ブロック６１は、セルフ寿命タイマ情報生成部６２がセルフ寿命タイマ情報を生成すると、半導体装置６０の外部にセルフ寿命タイマ信号を出力する構成を有する。
【００７２】
半導体装置６０では、３つの強誘電体メモリセル１の何れか２つの強誘電体メモリセル１の寿命が所望の寿命よりも短い場合でも、他の強誘電体メモリセル１が寿命に達するまで、論理回路ブロック４１がリセットされるおそれはない。半導体装置６０では、所望の寿命よりも早くセルフ寿命タイマ信号を出力する可能性を低くできる。
【００７３】
図１６は、強誘電体メモリセル１及び２を搭載した半導体装置７０の回路ブロック図である。
【００７４】
半導体装置７０は、認証データ記憶部７２と、一般データ記憶部７３とを有するメモリブロック７１を有する。
【００７５】
認証データ記憶部７２は、複数の強誘電体メモリセル１と、複数の強誘電体メモリセル２とを有する。認証データ記憶部７２は、ＩＤ番号、パスワード等の半導体装置７０を使用するユーザに固有なデータを記憶する。一般データ記憶部７３は、半導体装置７０の使用履歴等のデータを記憶する。
【００７６】
認証データ記憶部７２に配置される強誘電体メモリセル１及び２を適当に配置することにより、認証データ記憶部７２に配置される強誘電体メモリセル１及び２が全て寿命が達した後に、所望のデータを読み出すことができる。例えば、複数の強誘電体メモリセル１及び２が交互に配置された８ビットの記憶領域を認証データ記憶部７２が有する場合、複数の強誘電体メモリセル１及び２が全て寿命が達した後は、８ビットの記憶領域から「０１０１０１０１」を読み出すことができる。
【００７７】
強誘電体メモリセル１、２及び１００を混載したメモリでは、記憶される情報に応じて、強誘電体メモリセルを使い分けることができる。また、強誘電体メモリセル１００のセル領域の面積は、強誘電体メモリセル１及び２のセル領域の面積より小さいので、強誘電体メモリセル１００を強誘電体メモリセル１及び２と混載させることにより、メモリの面積を小さくすることができる。
【００７８】
強誘電体メモリセル１及び２では、強誘電体容量の上部電極はＩｒＯｘ膜であり、誘電体容量の下部電極はＰｔ膜であるが、強誘電体容量の上部電極及び下部電極はそれぞれ、他の金属膜にしてもよい。ＴＥＬドライブよりもＢＥＬドライブの方がインプリント現象が起き易い金属膜が採用される場合、強誘電体容量が寿命に達した後に読み出されるデータは、強誘電体メモリセル１及び２が寿命に達した後に読み出されるデータと反対のデータになる。
【００７９】
また、強誘電体メモリセル１及び２では、強誘電体容量の上部電極及び下部電極を形成する金属膜を相違させることで、ＴＥＬドライブ時の寿命とＢＥＬドライブ時の寿命とを相違させている。しかしながら、強誘電体容量の上部電極と強誘電体の間の界面の面積と強誘電体容量の下部電極と強誘電体の間の界面の面積とを相違させるなど、他の方法によってＴＥＬドライブ時の寿命とＢＥＬドライブ時の寿命とを相違させてもよい。
【００８０】
また、半導体装置３０及び４０では、強誘電体メモリセル１は、論理回路ブロック３１及び４１をそれぞれリセットするために使用されるが、他の半導体装置、又は他の機器に搭載される装置に搭載される回路のフェールセーフ回路として使用してもよい。
【符号の説明】
【００８１】
１、２、１００    強誘電体メモリセル
１１    第１トランジスタ
２１    第２トランジスタ
１２    第１強誘電体容量
２２    第２強誘電体容量
３０、４０、５０、６０、７０    半導体装置
１０１    センスアンプ
１０２    第１ビットライン接地用トランジスタ
１０３    第２ビットライン接地用トランジスタ
１０４    ビットライン共通トランジスタ
１２１    上部電極（第１上部電極）
１２２    下部電極（第１下部電極）
１２３    強誘電体（第１強誘電体）
２２１    上部電極（第２上部電極）
２２２    下部電極（第２下部電極）
２２３    強誘電体（第２強誘電体）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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