(57)【要約】【課題】データバス信号とデータストローブ信号間のタイミングマージンを確保することが可能なインターフェース回路を提供する。【解決手段】インターフェース回路は、基準クロック信号を出力するＰＬＬ回路を備える。インターフェース回路は、前記基準クロック信号が入力され、第１の制御クロック信号を出力する第１のクロックツリーを備える。インターフェース回路は、前記第１の制御クロック信号および入力データ信号が入力されるデータ回路を備える。インターフェース回路は、データ回路の出力信号に基づいて、出力データ信号およびデータストローブ信号を出力する。【選択図】図１
2015056777.tif 000002
【特許請求の範囲】
【請求項１】
信号を変換するインターフェース回路であって、
基準クロック信号を出力するＰＬＬ回路と、
前記基準クロック信号が入力され、第１の制御クロック信号を出力する第１のクロックツリーと、
前記第１の制御クロック信号および入力データ信号が入力されるデータ回路と、を備え、
前記データ回路は、
前記第１の制御クロック信号が入力され、前記第１の制御クロック信号を分周することにより、前記入力データ信号と周波数が同じであり且つ位相が互いに異なる複数の分周クロック信号を出力するクロック分周器と、
前記複数の分周クロック信号が入力され、第１の切替信号に応じて、前記複数の分周クロック信号のうちの何れか１つを選択した信号を第１の選択信号として出力する第１のマルチプレクサと、
前記第１の選択信号が入力され、前記第１の選択信号の位相を遅延させた遅延信号を出力するＤＬＬ回路と、
前記第１の選択信号と前記遅延信号とが入力され、第２の切替信号に応じて、前記第１の選択信号と前記遅延信号のうちの何れか１つを選択した信号を第２の選択信号として出力する第２のマルチプレクサと、
前記第２の選択信号が入力され、第２の制御クロック信号を出力する第２のクロックツリーと、
前記複数の分周クロック信号のうち、前記基準クロック信号と位相が同じ第１の分周クロック信号が入力され、第３の制御クロック信号を第１の出力端子に出力する第３のクロックツリーと、
前記入力データ信号と前記第３の制御クロック信号が入力され、前記入力データ信号を前記第３の制御クロック信号に同期化させた第１の信号と第２の信号を出力する論理回路と、
前記第１の信号および前記第２の信号が入力され、前記第２の制御クロック信号に応じて、前記第１の信号および前記第２の信号の何れか１つを選択した信号を第３の選択信号として第２の出力端子に出力する第３のマルチプレクサと、を備え、
前記インターフェース回路は、
前記第３の制御クロック信号に基づいて、前記データストローブ信号をデータストローブ端子に出力し、
前記第３の選択信号に基づいて、前記出力データ信号をデータバス端子に出力するインターフェース回路。
【請求項２】
前記基準クロック信号の周波数は、前記複数の分周クロック信号の周波数の２倍である請求項１に記載のインターフェース回路。
【請求項３】
通常動作時において、
前記第１のマルチプレクサは、前記第１の切替信号に応じて、前記複数の分周クロック信号のうち、前記第１の分周クロック信号を選択して、前記第１の選択信号として出力し、
さらに、前記第２のマルチプレクサは、前記第２の切替信号に応じて、前記第１の選択信号を選択して、前記第２の選択信号として出力し、
一方、ギアマージンテスト時において、
前記第１のマルチプレクサは、前記第１の切替信号に応じて、前記複数の分周クロック信号のうち、前記第１の分周クロック信号と異なる第２の分周クロック信号を選択して、前記第１の選択信号として出力し、
さらに、前記第２のマルチプレクサは、前記第２の切替信号に応じて、前記遅延信号を選択して、前記第２の選択信号として出力する請求項１または２に記載のインターフェース回路。
【請求項４】
前記第３のマルチプレクサは、
前記第２の制御クロック信号が第１の電圧レベルである場合には、前記第１の信号を選択して第３の選択信号として第２の出力端子に出力し、
一方、前記第２の制御クロック信号が前記第１の電圧レベルと異なる第２の電圧レベルである場合には、前記第２の信号を選択して第３の選択信号として第２の出力端子に出力する請求項１から３のいずれか一項に記載のインターフェース回路。
【請求項５】
前記第３のクロックツリーにおける信号の位相の遅延量は、前記第２のクロックツリーにおける信号の位相の遅延量と等しい請求項１から４のいずれか一項に記載のインターフェース回路。
【請求項６】
前記クロック分周器は、位相が９０ｄｅｇずつ異なる４相の分周クロック信号を出力する請求項２に記載のインターフェース回路。
【請求項７】
前記インターフェース回路は、
前記第１の出力端子の前記第３の制御クロック信号が入力され、前記データストローブ信号を出力する第１の出力バッファ回路と、
前記第２の出力端子の前記第３の選択信号が入力され、前記出力データ信号を出力する第２の出力バッファ回路と、をさらに備える請求項１から６のいずれか一項に記載のインターフェース回路。
【請求項８】
前記データ回路は、
前記第１の選択信号の位相を遅延させる第１の遅延調整バッファ回路と、
前記第３の制御クロック信号の位相を遅延させる第２の遅延調整バッファ回路と、をさらに備える請求項１から７のいずれか一項に記載のインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、インターフェース回路に関する。
【背景技術】
【０００２】
ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）方式などの高速パラレルインターフェースにおいて、データバス信号をデータストローブ信号に同期させて取り込む場合、データバス信号とクロック信号との遅延のバラツキを低減することが重要である。このようなバラツキが大きくなると、データ有効ウィンドウが小さくなり、データの取込みが正常に行えなくなることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００７−５３６７７３
【特許文献２】特開２００８−２３６２７３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データバス信号とデータストローブ信号間のタイミングマージンを確保することが可能なインターフェース回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様に係るインターフェース回路は、信号を変換する。インターフェース回路は、基準クロック信号を出力するＰＬＬ回路を備える。インターフェース回路は、前記基準クロック信号が入力され、第１の制御クロック信号を出力する第１のクロックツリーを備える。インターフェース回路は、前記第１の制御クロック信号および入力データ信号が入力されるデータ回路を備える。
【０００６】
前記データ回路は、前記第１の制御クロック信号が入力され、前記第１の制御クロック信号を分周することにより、前記入力データ信号と周波数が同じであり且つ位相が互いに異なる複数の分周クロック信号を出力するクロック分周器を備える。データ回路は、前記複数の分周クロック信号が入力され、第１の切替信号に応じて、前記複数の分周クロック信号のうちの何れか１つを選択した信号を第１の選択信号として出力する第１のマルチプレクサを備える。データ回路は、前記第１の選択信号が入力され、前記第１の選択信号の位相を遅延させた遅延信号を出力するＤＬＬ回路を備える。データ回路は、前記第１の選択信号と前記遅延信号とが入力され、第２の切替信号に応じて、前記第１の選択信号と前記遅延信号のうちの何れか１つを選択した信号を第２の選択信号として出力する第２のマルチプレクサを備える。データ回路は、前記第２の選択信号が入力され、第２の制御クロック信号を出力する第２のクロックツリーを備える。データ回路は、前記複数の分周クロック信号のうち、前記基準クロック信号と位相が同じ第１の分周クロック信号が入力され、第３の制御クロック信号を第１の出力端子に出力する第３のクロックツリーを備える。データ回路は、前記入力データ信号と前記第３の制御クロック信号が入力され、前記入力データ信号を前記第３の制御クロック信号に同期化させた第１の信号と第２の信号を出力する論理回路を備える。データ回路は、前記第１の信号および前記第２の信号が入力され、前記第２の制御クロック信号に応じて、前記第１の信号および前記第２の信号の何れか１つを選択した信号を第３の選択信号として第２の出力端子に出力する第３のマルチプレクサを備える。
【０００７】
前記インターフェース回路は、前記第３の制御クロック信号に基づいて、データストローブ信号をデータストローブ端子に出力し、前記第３の選択信号に基づいて、出力データ信号をデータバス端子に出力する。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１に係るインターフェース回路１００の構成の一例を示す回路図である。
【図２】図２は、インターフェース回路１００の第３のマルチプレクサＭＵＸ３の各信号の一例を示す波形図である。
【図３】図３は、比較例に係るインターフェース回路のマルチプレクサの各信号の一例を示す波形図である。
【図４】図４は、実施例２に係るインターフェース回路２００の構成の一例を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、実施例について図面に基づいて説明する。
【実施例１】
【００１０】
図１は、実施例１に係るインターフェース回路１００の構成の一例を示す回路図である。なお、このインターフェース回路１００は、例えば、ＤＤＲ方式などの高速パラレルインターフェース規格に従って、ＤＲＡＭなどのメモリとの間でデータなどを仲介するために用いられる。この場合、インターフェース回路１００は、ＳＤＲ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ）方式からＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）方式に信号を変換する。
【００１１】
このインターフェース回路１００は、図１に示すように、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路ＰＬと、第１のクロックツリーＣＬ１と、複数（ここでは２個）のデータ回路ＤＣと、第１の出力バッファ回路Ｂ１と、第２の出力バッファ回路Ｂ２と、を備える。
【００１２】
ＰＬＬ回路ＰＬは、基準クロック信号を出力する。
【００１３】
第１のクロックツリーＣＬ１は、基準クロック信号が入力され、第１の制御クロック信号Ｋ１を出力する。なお、この第１の制御クロック信号は、基準クロック信号と同じ周波数２ｆ０の信号である。
【００１４】
データ回路ＤＣは、第１の制御クロック信号Ｋ１が端子ＴＫを介して入力され、入力データ信号（ライトデータ信号）が端子ＴＤｉｎ１、ＴＤｉｎ２を介して入力される。
【００１５】
第１の出力バッファ回路Ｂ１は、データ回路ＤＣが出力した信号（第１の出力端子ＴＳｏｕｔの第３の制御クロック信号Ｋ３）が入力され、データストローブ信号ＤＱＳをデータストローブ端子ＴＱＳに出力する。
【００１６】
第２の出力バッファ回路Ｂ２[Ｎ：０]は、データ回路ＤＣが出力した信号（第２の出力端子ＴＤｏｕｔの第３の選択信号Ｘ）が入力され、出力データ信号（データバス信号）ＤＱ[Ｎ：０]をデータバス端子ＴＱに出力する。
【００１７】
このように、インターフェース回路１００は、第３の制御クロック信号Ｋ３に基づいて、データストローブ信号ＤＱＳを出力する。
【００１８】
インターフェース回路１００は、第３の選択信号Ｘに基づいて、出力データ信号（データバス信号）ＤＱ[Ｎ：０]を出力する。
【００１９】
ここで、データ回路ＤＣは、例えば、図１に示すように、クロック分周器ＤＩＶと、第１のマルチプレクサＭＵＸ１と、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路ＤＬと、第２のマルチプレクサＭＵＸ２と、第３のマルチプレクサＭＵＸ３[N:０]と、第２のクロックツリーＣＬ２と、第３のクロックツリーＣＬ３と、論理回路Ｚ（第１のフリップフロップ回路ＦＦ１[N:０]、第２のフリップフロップ回路ＦＦ２[N:０]）を備える。
【００２０】
以下、説明を簡単にするため、バス信号の記述を省略する。また、第１から３のマルチプレクサＭＵＸ１、ＭＵＸ２、ＭＵＸ３で発生する遅延はゼロとして説明する。本発明において、これらで発生する遅延調整用レプリカをデータ回路ＤＣ内の適切な箇所に挿入することを妨げない。
【００２１】
クロック分周器ＤＩＶは、第１の制御クロック信号（基準クロック信号）Ｋ１が入力され、この第１の制御クロック信号Ｋ１を分周することにより、入力データ信号と周波数が同じであり且つ位相が互いに異なる複数の分周クロック信号Ｖ１〜Ｖ４を出力する。このクロック分周器ＤＩＶは、例えば、図１に示すように、位相が９０ｄｅｇずつ異なる４相（０ｄｅｇ、９０ｄｅｇ、１８０ｄｅｇ、２７０ｄｅｇ）の分周クロック信号を出力する。なお、少なくとも、インターフェース回路１００をDDRとして動作させるには、０ｄｅｇ、９０ｄｅｇの２相が必要になる。図１の例では、２倍周期のクロックを分周することで、容易にデューティがそろった０°、9０°の２相を生成することができる。後述のように、２倍周期の信号のライズエッジどうし、フォールエッジどうしを選択することで２相を実現できる。そして、その反転位相の１８０ｄｅｇ、２７０ｄｅｇも容易に作ることができる。また、他に9０ｄｅｇを作る組み合わせとして、DDRのシステムで4倍の周波数をクロックとして配るのは周波数が高くなるが、4倍の周波数から8相のクロック(０ｄｅｇ/45ｄｅｇ/9０ｄｅｇ/１３5ｄｅｇ/１8０ｄｅｇ/…)を生成するようにしてもよい。
【００２２】
第１のクロックツリーＣＬ１においてデューティがずれた基準クロック信号（第１の制御クロック信号Ｋ１）を、このクロック分周器ＤＩＶで分周することで、デューティを回復させることができる。より詳しくは、クロック分周器ＤＩＶ中で、隣接するライズエッジのみ、もしくはフォールエッジのみを選択することで、基準クロックBKの倍周期のデューティを回復した信号を生成することができる。
【００２３】
なお、このクロック分周器ＤＩＶは、例えば、入力された信号の周波数を２分の１に分周する。この場合、基準クロック信号（第１の制御クロック信号Ｋ１）の周波数２ｆ０は、複数の分周クロック信号Ｖ１〜Ｖ４の周波数ｆ０の２倍である。
【００２４】
また、第１のマルチプレクサＭＵＸ１は、複数の分周クロック信号Ｖ１〜Ｖ４が入力され、外部から入力される第１の切替信号Ｓ１に応じて、複数の分周クロック信号Ｖ１〜Ｖ４のうちの何れか１つを選択した信号を第１の選択信号Ｍ１として出力する。
【００２５】
例えば、通常動作時において、第１のマルチプレクサＭＵＸ１は、第１の切替信号Ｓ１に応じて、複数の分周クロック信号Ｖ１〜Ｖ４のうち、第１の分周クロック信号Ｖ１を選択して、第１の選択信号Ｍ１として出力する。
【００２６】
一方、ギアマージンテスト時において、第１のマルチプレクサＭＵＸ１は、第１の切替信号Ｓ１に応じて、複数の分周クロック信号Ｖ１〜Ｖ４のうち、第１の分周クロック信号Ｖ１と異なる第２の分周クロック信号Ｖ２、Ｖ３、Ｖ４を選択して、第１の選択信号Ｍ１として出力する。
【００２７】
なお、ギアマージンテストは、どの位相範囲でデータを正常に送信可能であるかを判断する試験である。ギアマージンテストの実施に当たっては、少なくともＤＤＲ化したＤＱデータ出力１ＢＩＴ分に相当する位相遅延量(クロック分周器ＤＩＶの位相では１８０ｄｅｇに相当)の調整が必要となる。
【００２８】
また、ＤＬＬ回路ＤＬは、第１の選択信号Ｍ１が入力され、第１の選択信号Ｍ１の位相を遅延させた遅延信号ＳＤを出力する。
【００２９】
第２のマルチプレクサＭＵＸ２は、第１の選択信号Ｍ１と遅延信号ＳＤとが入力され、外部から入力される第２の切替信号Ｓ２に応じて、第１の選択信号Ｍ１と遅延信号ＳＤのうちの何れか１つを選択した信号を第２の選択信号Ｍ２として出力する。
【００３０】
例えば、通常動作時において、第２のマルチプレクサＭＵＸ２は、第２の切替信号Ｓ２に応じて、入力された第１の選択信号Ｍ１を選択して、第２の選択信号Ｍ２として出力する。
【００３１】
一方、ギアマージンテスト時において、第２のマルチプレクサＭＵＸ２は、第２の切替信号Ｓ２に応じて、入力された遅延信号ＳＤを選択して、第２の選択信号Ｍ２として出力する。
【００３２】
また、図１に示すように、第２のクロックツリーＣＬ２は、第２の選択信号Ｍ２が入力され、第２の制御クロック信号Ｋ２を出力する。
【００３３】
第３のクロックツリーＣＬ３は、複数の分周クロック信号Ｖ１〜Ｖ４のうち、基準クロック信号（第１の制御クロック信号Ｋ１）と位相が同じ第１の分周クロック信号Ｖ１が入力され、第３の制御クロック信号Ｋ３を第１の出力端子ＴＳｏｕｔに出力する。
【００３４】
なお、この第３のクロックツリーＣＬ３における信号の位相の遅延量は、第２のクロックツリーＣＬ２における信号の位相の遅延量と等しくなるように設定される。
【００３５】
なお、第１ないし第３のクロックツリーＣＬ１〜ＣＬ３は、例えば、インバータまたはバッファで構成される。
【００３６】
また、論理回路Ｚは、入力データ信号と第３の制御クロック信号Ｋ３が入力され、入力データ信号を第３の制御クロック信号Ｋ３に同期化させた第１の信号Ａと第２の信号Ｂを出力する。
【００３７】
ここで、この論理回路Ｚは、例えば、図１に示すように、第１のフリップフロップ回路ＦＦ１と、第２のフリップフロップ回路ＦＦ２とを含む。
【００３８】
そして、第１のフリップフロップ回路ＦＦ１は、データ端子に第１の入力データ信号が入力され、クロック端子に第３の制御クロック信号Ｋ３が入力され、第１の信号Ａを出力する。
【００３９】
そして、第２のフリップフロップ回路ＦＦ２は、データ端子に第２の入力データ信号が入力され、クロック端子に第３の制御クロック信号Ｋ３が反転して入力され、第２の信号Ｂを出力する。
【００４０】
また、第３のマルチプレクサＭＵＸ３は、第１の信号Ａおよび第２の信号Ｂが入力され、第２の制御クロック信号Ｋ２（第３の切替信号Ｓ）に応じて、第１の信号Ａおよび第２の信号Ｂの何れか１つを選択した信号を第３の選択信号Ｘとして第２の出力端子ＴＤｏｕｔに出力する。
【００４１】
例えば、この第３のマルチプレクサＭＵＸ３は、第２の制御クロック信号Ｋ２（第３の切替信号Ｓ）が第１の電圧レベル（例えば、“Ｈｉｇｈ”レベル）である場合には、第１の信号Ａを選択して第３の選択信号Ｘとして第２の出力端子ＴＤｏｕｔに出力する。
【００４２】
一方、第３のマルチプレクサＭＵＸ３は、第２の制御クロック信号Ｋ２（第３の切替信号Ｓ）が第１の電圧レベルと異なる第２の電圧レベル（例えば、“Ｌｏｗ”レベル）である場合には、第２の信号Ｂを選択して第３の選択信号Ｘとして第２の出力端子ＴＤｏｕｔに出力する。
【００４３】
次に、以上のような構成を有するインターフェース回路１００の動作の一例について説明する。図２は、インターフェース回路１００の第３のマルチプレクサＭＵＸ３の各信号の一例を示す波形図である。また、図３は、比較例に係るインターフェース回路のマルチプレクサの各信号の一例を示す波形図である。
【００４４】
既述のように、通常動作時において、第１のマルチプレクサＭＵＸ１は、第１の切替信号Ｓ１に応じて、複数の分周クロック信号Ｖ１〜Ｖ４のうち、第１の分周クロック信号Ｖ１を選択して、第１の選択信号Ｍ１として出力する。
【００４５】
さらに、第２のマルチプレクサＭＵＸ２は、第２の切替信号Ｓ２に応じて、入力された第１の選択信号Ｍ１を選択して、第２の選択信号Ｍ２として出力する。
【００４６】
一方、ギアマージンテスト時において、第１のマルチプレクサＭＵＸ１は、第１の切替信号Ｓ１に応じて、複数の分周クロック信号Ｖ１〜Ｖ４のうち、第１の分周クロック信号Ｖ１と異なる第２の分周クロック信号Ｖ２、Ｖ３、Ｖ４を選択して、第１の選択信号Ｍ１として出力する。
【００４７】
さらに、第２のマルチプレクサＭＵＸ２は、第２の切替信号Ｓ２に応じて、入力された遅延信号ＳＤを選択して、第２の選択信号Ｍ２として出力する。
【００４８】
このように、ギアマージンテストの際は、第１の分周クロック信号Ｖ１に対して位相がシフトしている第２の分周クロック信号Ｖ２、Ｖ３、Ｖ４をＤＬＬ回路ＤＬで遅延させた遅延信号ＳＤを使用する。すなわち、位相シフト量はＤＬＬ回路ＤＬで求められる最大位相シフト量は９０ｄｅｇ分で済み、従来の１８０ｄｅｇと比較して小さくすることができるので、必要とするDLL回路中のディレイ素子の個数を少なくできるため、ＤＬＬ回路ＤＬの回路面積の縮小を図ることができる。
【００４９】
なお、このＤＬＬ回路ＤＬの遅延オフセット量がテスト時に無視できない場合がある。この場合、オフセット量の影響をキャンセルするために、第１の分周クロック信号Ｖ１に対して２７０ｄｅｇもしくは１８０ｄｅｇだけ位相がシフトした第２の分周クロック信号Ｖ３、Ｖ４を第１のマルチプレクサＭＵＸ１で選択するようにする。これより、第３のクロックツリーＣＬ３にオフセットキャンセル用のスキュー調整レプリカを追加する必要がなくなる。
【００５０】
そして、図２に示すように、第３のマルチプレクサＭＵＸ３は、第２の制御クロック信号Ｋ２（第３の切替信号Ｓ）が第１の電圧レベル（例えば、“Ｈｉｇｈ”レベル）である場合には、第１の信号Ａを選択して第３の選択信号Ｘ（“１”、“３”、“５”、“７”）として第２の出力端子ＴＤｏｕｔに出力する。
【００５１】
一方、第３のマルチプレクサＭＵＸ３は、第２の制御クロック信号Ｋ２（第３の切替信号Ｓ）が第１の電圧レベルと異なる第２の電圧レベル（例えば、“Ｌｏｗ”レベル）である場合には、第２の信号Ｂを選択して第３の選択信号Ｘ（“２”、“４”、“６”、“８”）として第２の出力端子ＴＤｏｕｔに出力する。
【００５２】
このように、第２の制御クロック信号Ｋ２（第３の切替信号Ｓ）のライズエッジ、フォールエッジで、データバス信号の元となる第３の選択信号Ｘが生成される。これにより、ＳＤＲ方式からＤＤＲ方式に変換される。
【００５３】
そして、既述のように、基準クロックBKの倍周期のデューティを回復することにより、第２の制御クロック信号Ｋ２（第３の切替信号Ｓ）のデューティの劣化が抑制されているので、第３の選択信号Ｘの各データの期間のバラツキが低減される。    
すなわち、本実施例に係るインターフェース回路１００では、クロック信号のデューティの劣化が抑制されているため、データバス信号とクロック信号との間の遅延のバラツキを低減することができる。
【００５４】
なお、従来は、ＰＬＬ回路の出力から、データ出力(DQ、DQS)までのクロックツリー(インバータまたはバッファで構成）が長く、トランジスタのプロセスバラツキの影響を受けやすい。また、電源の揺れによってクロックツリーのノイズが載りやすい。ノイズが載ると、マルチプレクサを制御する切替信号のデューティが劣化する。例えば、図３に示す比較例のように、マルチプレクサを制御する切替信号Ｓのデューティが劣化している場合は、マルチプレクサが出力する信号Ｘの各データの期間にバラツキが生じる。すなわち、ＳＤＲ方式からＤＤＲ方式への変換後のタイミングマージンが減少することとなる。  
以上のように、本実施例に係るインターフェース回路によれば、データバス信号とクロック信号との間の遅延のバラツキを低減することができる。
【実施例２】
【００５５】
図４は、実施例２に係るインターフェース回路２００の構成の一例を示す回路図である。なお、この図４において、図１と同じ符号は、実施例１と同様の構成を示す。
【００５６】
図４に示すように、インターフェース回路２００は、ＰＬＬ回路ＰＬと、第１のクロックツリーＣＬ１と、複数（ここでは２個）のデータ回路ＤＣと、第１の出力バッファ回路Ｂ１と、第２の出力バッファ回路Ｂ２と、を備える。
【００５７】
ここで、データ回路ＤＣは、実施例１と比較して、第１の遅延調整バッファ回路ＤＢ１と、第２の遅延調整バッファ回路ＤＢ２と、をさらに備える。
【００５８】
第１の遅延調整バッファ回路ＤＢ１は、入力端子が第１のマルチプレクサＭＵＸ１の出力端子に接続され、出力端子が第２のマルチプレクサＭＵＸ２の入力端子に接続されている。
【００５９】
この第１の遅延調整バッファ回路ＤＢ１は、第２のマルチプレクサＭＵＸ２に入力される第１の選択信号Ｍ１の位相を遅延させる。
【００６０】
第２の遅延調整バッファ回路ＤＢ２は、第３の制御クロック信号Ｋ３の位相を遅延させる。
【００６１】
より詳しくは、図４に示すように、第２の遅延調整バッファ回路ＤＢ２は、入力端子が第３のクロックツリーＣＬ３の出力端子に接続され、出力端子が、第１の出力端子ＴＳｏｕｔおよび第１、第２のフリップフロップ回路ＦＦ１、ＦＦ２のクロック端子に接続されている。そして、この第２の遅延調整バッファ回路ＤＢ２は、第１の出力端子ＴＳｏｕｔに入力され、第１のフリップフロップ回路ＦＦ１のクロック端子に入力され、且つ第２のフリップフロップ回路ＦＦ２のクロック端子に反転して入力される、第３の制御クロック信号Ｋ３の位相を遅延させる。
【００６２】
なお、第１の遅延調整バッファ回路ＤＢ１における信号の位相の遅延量および第２の遅延調整バッファ回路ＤＢ２における信号の位相の遅延量は、調整可能である。
【００６３】
ここで、例えば、第１のクロックツリーＣＬ１で信号のデューティが劣化する場合、本来なら９０ｄｅｇの位相シフトを保証したいクロック分周器ＤＩＶの出力Ｖ１(０ｄｅｇ)、Ｖ２(9０ｄｅｇ)間の位相差が9０ｄｅｇからシフトしてしまう。
【００６４】
そこで、DQS-DQ間の位相を９０ｄｅｇに保つために補正する必要が発生する場合、上述の第１、第２の遅延調整バッファ回路ＤＢ１、ＤＢ２により位相差を最適とすることができる。
【００６５】
なお、インターフェース回路２００のその他の構成・機能は、実施例１のインターフェース回路１００と同様である。
【００６６】
すなわち、本実施例２に係るインターフェース回路によれば、データバス信号とクロック信号との間の遅延のバラツキを低減することができる。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６８】
１００、２００  インターフェース回路  
ＰＬ  ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路
ＣＬ１  第１のクロックツリー
ＤＣ  データ回路
Ｂ１  第１の出力バッファ回路
Ｂ２  第２の出力バッファ回路
ＤＩＶ  クロック分周器
ＭＵＸ１  第１のマルチプレクサ
ＤＬ  ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路
ＭＵＸ２  第２のマルチプレクサ
ＭＵＸ３  第３のマルチプレクサ
ＣＬ２  第２のクロックツリー
ＣＬ３  第３のクロックツリー
ＦＦ１  第１のフリップフロップ回路
ＦＦ２  第２のフリップフロップ回路
【図１】
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【図２】
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【図３】
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【図４】
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