(57)【要約】【課題】半導体装置のデータバスの波形品質を改善する。【解決手段】いわゆるダイナミックＯＤＴ機能を備えるＤＲＡＭなどの半導体装置に関する。この半導体装置は、データ端子と、データ端子と接続される出力バッファと、出力バッファのインピーダンスを調整する調整回路を含む。調整回路は、メモリコントローラからＯＤＴ信号が入力されたあとにライト信号が入力されたときには、出力バッファのインピーダンスをいったん第１終端抵抗値に設定したあと第２終端抵抗値に設定変更するが、ＯＤＴ信号の直後にライト信号が入力されたときには、出力バッファを第１終端抵抗値を設定することなく第２終端抵抗値に設定する。【選択図】図１２
2015011730.tif 000002
【特許請求の範囲】
【請求項１】
データ端子と、
前記データ端子と接続される出力バッファと、
前記出力バッファのインピーダンスを調整する調整回路と、を備え、
前記調整回路は、ＯＤＴ信号が入力されたあとにライト信号が入力されたときには、前記出力バッファのインピーダンスをいったん第１終端抵抗値に設定したあと第２終端抵抗値に設定変更し、ＯＤＴ信号とライト信号の入力タイミングが所定の時間差以内であるときには、前記出力バッファに前記第１終端抵抗値を設定することなく前記第２終端抵抗値を設定することを特徴とする半導体装置。
【請求項２】
前記ＯＤＴ信号と前記ライト信号は同一のクロック信号に同期して入力され、
前記調整回路は、前記ＯＤＴ信号と前記ライト信号が同一のクロックタイミングにて入力されたとき、前記出力バッファに前記第１終端抵抗値を設定することなく前記第２終端抵抗値を設定することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＯＤＴ信号と前記ライト信号の同時入力を検出する検出回路、を更に備え、
前記検出回路は、前記同時入力を検出したときには、前記出力バッファに前記第１終端抵抗値を設定するための調整信号を無効化することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記調整回路は、前記ＯＤＴ信号から生成される第１中間信号と前記ライト信号から生成される第２中間信号のいずれか一方が活性状態、他方が非活性状態であるときに前記調整信号を合成し、
前記検出回路は、前記第１中間信号および第２中間信号の活性化タイミングを一致させることにより、前記調整信号の合成を阻止することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記検出回路は、前記第１中間信号の活性化タイミングを前記第２中間信号の活性化タイミングよりも遅らせることにより、前記第１中間信号および第２中間信号の活性化タイミングを一致させることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記検出回路は、前記第２中間信号の活性化タイミングを前記第１中間信号の活性化タイミングよりも早めることにより、前記第１中間信号および第２中間信号の活性化タイミングを一致させることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記調整回路は、
前記ＯＤＴ信号と前記ライト信号を合成して前記第１中間信号を合成する第１合成部と、
前記ＯＤＴ信号と前記ライト信号を合成して前記第２中間信号を合成する第２合成部と、を含み、
前記第１合成部は、前記ＯＤＴ信号と前記ライト信号が同時入力されたときには、前記第１中間信号を生成しないことを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ＯＤＴ（On Die Termination）機能を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置間（ＣＰＵとＤＲＡＭ間など）におけるデータ転送には非常に高いデータ転送レートが要求され、半導体装置とデータバスのインピーダンス整合がますます重要になってきている。
【０００３】
ＤＲＡＭ（Dynamic Random Access Memory）においては、ＤＤＲ２（Double-Data-Rate  2）の規格からＯＤＴ（On Die Termination）機能が標準搭載されている。ＯＤＴ機能は、ＤＲＡＭに含まれる出力バッファを終端抵抗回路として機能させることにより、出力バッファからデータバスへの電圧波の反射を抑制する機能である（特許文献１参照）。
【０００４】
更に、ＤＤＲ３規格からはダイナミックＯＤＴ機能が追加されている。ダイナミックＯＤＴ機能とは、書き込みに際し、メモリコントローラがＯＤＴコマンドをメモリモジュールに発行することにより、そのメモリモジュールに搭載されている全ＤＲＡＭの出力バッファをいったん第１終端抵抗値に設定し、更に、書き込み対象のＤＲＡＭの出力バッファを第２終端抵抗値に設定する機能である。
【０００５】
たとえば、あるメモリモジュールに搭載されるＤＲＡＭ１〜８のうち、ＤＲＡＭ１への書き込みを実行するとする。このとき、メモリコントローラは、ＤＲＡＭ１〜８の出力バッファの抵抗値を第１終端抵抗値に設定した状態から、書き込み対象のＤＲＡＭ１の出力バッファの抵抗値を第１終端抵抗値から第２終端抵抗値に切り替える。第２終端抵抗値は、書き込み対象のＤＲＡＭそのものからの不要な電圧反射を防ぐ上でより適切な終端抵抗値である。第１終端抵抗値と第２終端抵抗値は通常は異なる。各ＤＲＡＭの出力バッファのインピーダンスを上記のように設定した後、メモリコントローラはＤＲＡＭ１の入力バッファにライトデータを送信する。ダイナミックＯＤＴ機能により、データバスの波形品質がいっそう改善される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１９２０３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
書き込み対象のＤＲＡＭの出力バッファは、まず、ＯＤＴコマンドにより第１終端抵抗値に設定され、続いて、ライトコマンドにより第２終端抵抗値に設定されるが、メモリコントローラが発行するＯＤＴコマンドとライトコマンドは互いに同期が取られているわけではない。このため、ＯＤＴコマンドの直後にライトコマンドが発行されることもある。この場合、出力バッファの抵抗値が第１終端抵抗値から第２終端抵抗値に短期間で変化することになり、このような抵抗値の短期的な変化はデータバスにハザードを発生させる可能性があることを本発明者らは認識した。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、データ端子と、データ端子と接続される出力バッファと、出力バッファのインピーダンスを調整する調整回路と、を備える。調整回路は、ＯＤＴ信号が入力されたあとにライト信号が入力されたときには、出力バッファのインピーダンスにいったん第１終端抵抗値を設定したあと第２終端抵抗値を設定変更し、ＯＤＴ信号とライト信号の入力タイミングが所定の時間差以内であるときには、出力バッファに第１終端抵抗値を設定することなく第２終端抵抗値を設定する。
【発明の効果】
【０００９】
本発明によれば、半導体装置のデータバスの波形品質をいっそう改善できる。
【図面の簡単な説明】
【００１０】
【図１】半導体装置のブロック図である。
【図２】データ入出力回路のうち、データ出力に関わる部分の機能ブロック図である。
【図３】データ入出力回路の構成を示すブロック図である。
【図４】一般的なＯＤＴ制御回路の回路図である。
【図５】ＯＤＴ制御回路における各信号の第１の波形図である。
【図６】ＯＤＴ制御回路における各信号の第２の波形図である。
【図７】前段回路と単位バッファの回路図である。
【図８】第１制御回路Ｄ１Ｐの回路図である。
【図９】第２制御回路Ｅ１Ｐの回路図である。
【図１０】第１制御回路Ｄ１Ｎの回路図である。
【図１１】第２制御回路Ｅ１Ｎの回路図である。
【図１２】第１実施形態におけるＯＤＴ制御回路の回路図である。
【図１３】第１実施形態のＯＤＴ制御回路における各信号の波形図である。
【図１４】第２実施形態におけるＯＤＴ制御回路の回路図である。
【図１５】第２実施形態のＯＤＴ制御回路における各信号の波形図である。
【図１６】第３実施形態におけるＯＤＴ制御回路の回路図である。
【図１７】第３実施形態のＯＤＴ制御回路における各信号の波形図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１３】
本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭのチップであり、メモリコントローラ等から半導体装置１０にアクセスするための外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ端子１４、電源端子１５ａ，１５ｂ、データ入出力用の電源端子１６ａ，１６ｂ及び一対のデータストローブ端子１７ａ，１７ｂを備えている。その他、キャリブレーション端子なども備えられているが、これらについては図示を省略してある。
【００１４】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路８０に供給する。ＤＬＬ回路８０は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、これをデータ入出力回路７０に供給する。
【００１５】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、モードレジスタ５３及びデータ入出力回路７０などに供給される。
【００１６】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。
【００１７】
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
【００１８】
また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してデータアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路７０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路７０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。
【００１９】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７０に接続されている。データ入出力回路７０にはＤＬＬ回路８０によって生成された内部クロックＬＣＬＫが供給されており、リード動作時においては内部クロックＬＣＬＫに同期してリードデータＤＱを出力する。なお、図１にはデータ入出力端子１４を１つだけ示しているが、データ入出力端子１４の数が１つである必要はなく、複数個設けても構わない。
【００２０】
電源端子１５ａ，１５ｂは、それぞれ電源電圧が供給される端子である。具体的には、電源端子１５ａには高位側電源電圧ＶＤＤが供給され、電源端子１５ｂには低位側電源電圧（接地電圧）ＶＳＳが供給される。これら電源電圧ＶＤＤと接地電圧ＶＳＳは、内部電源発生回路９０に供給され、内部電源発生回路９０によって、周辺回路に用いられる内部電圧ＶＰＥＲＩ及びワード線電圧として用いられる内部電圧ＶＰＰが生成される。なお、内部電圧ＶＰＥＲＩは、電源電圧ＶＤＤを降圧した電圧である。また、内部電圧ＶＰＰは電源電圧ＶＤＤを昇圧した電圧である。
【００２１】
データ入出力用の電源端子１６ａ，１６ｂは、それぞれデータ入出力用の電源電圧が供給される端子である。具体的には、電源端子１６ａには高位側電源電圧ＶＤＤＱが供給され、電源端子１６ｂには低位側電源電圧（接地電圧）ＶＳＳＱが供給される。電源電圧ＶＤＤＱと接地電圧ＶＳＳＱは、データ入出力回路７０に供給される。
【００２２】
一対のデータストローブ端子１７ａ，１７ｂは、データストローブ信号が供給される端子であり、データ入出力回路７０に接続されている。具体的には、データストローブ端子１７ａにはデータストローブ信号ＤＱＳが入出力され、データストローブ端子１７ｂにはデータストローブ信号ＤＱＳの反転信号ＤＱＳＢが入出力される。
【００２３】
以上が本実施形態による半導体記憶１０の全体構成である。図１に示した各要素のうち、パッド群１００はパッド領域に配置され、アレイ系回路２００はメモリセルアレイ領域に配置され、その他の周辺回路は周辺回路領域に配置される。
【００２４】
図２は、データ入出力回路７０のうち、データ出力に関わる部分の機能ブロック図である。半導体装置１０からのデータの読み出しに際し、メモリセルアレイ６０のデータはデータアンプ６４を経由し、出力制御回路２０、調整回路３０および出力バッファ４０を介して外部に出力される。
【００２５】
出力制御回路２０は、データアンプ６４からパラレルに出力されたデータをシリアライズする。調整回路３０は、出力バッファ４０のインピーダンスやデータのスルーレートを調整する。出力バッファ４０は、調整後のデータをデータ端子１４から出力する。
【００２６】
調整回路３０は、ＯＤＴ制御回路１８と出力調整回路２２を含む。ＯＤＴ制御回路１８には、ＯＤＴコマンドに対応するＯＤＴ信号（ＯＤＴ０）とライトコマンドに対応するライト信号（ＷＲＩＴＥ０）が入力される。ＯＤＴ制御回路１８は、ＯＤＴＣ信号により出力バッファ４０を終端抵抗回路として機能させる。詳細は後述する。出力調整回路２２には、ＺＱ信号（ＺＱＰ信号とＺＱＮ信号）とＳＲ信号が入力される。ＺＱ信号は、出力バッファ４０に含まれるＭＯＳトランジスタ（後述）のイネーブル／ディスエーブルを設定するための信号である。ＳＲ信号は、リードデータのスルーレートを調整するための信号である。
【００２７】
図３は、データ入出力回路７０の構成を示すブロック図である。データ入出力回７０は、出力制御回路２０、調整回路３０および出力バッファ４０に加えて入力バッファ２４を含む。メモリセルアレイ６０からのリードデータは出力バッファ４０を介してデータ端子１４に出力され、ライトデータはデータ端子１４から入力バッファ２４を介してメモリセルアレイ６０に入力される。調整回路３０に含まれる３つの前段回路２６−１〜２６−３が、図２の出力調整回路２２に対応する。出力バッファ４０は、３つのバッファグループ２８−１〜２８−３を含む。ただし、本発明の前段回路２６やバッファグループ２８の個数は、３つに限定されるものではない。
【００２８】
バッファグループ２８−１は４つの単位バッファ４８−１〜４８−４を含み、バッファグループ２８−２は２つの単位バッファ４８−５，４８−６を含み、バッファグループ２８−３は１つの単位バッファ４８−７を含む。バッファグループ２８中の単位バッファ４８の個数は、図３に示す構成に限定されるものではないが、各バッファグループ２８の単位バッファ４８の個数は１，２，４のような２のべき乗数であることが好ましい。各単位バッファ４８は、補正抵抗ＲＣ１〜ＲＣ４およびＥＳＤ素子３４を介してデータ端子１４と接続される。
【００２９】
単位バッファ４８−１〜４８−７は、それぞれインピーダンスを調整可能である。本実施形態においては、各単位バッファ４８のインピーダンスの目標値（目標インピーダンス）は１２０Ωである。また、各単位バッファ４８は、リード動作時において、自身が含まれるバッファグループ２８が選択されるときに活性化され、データ端子１４をハイレベルまたはローレベルのいずれかに駆動する。
【００３０】
バッファグループ２８の前段には、前段回路２６が設けられている。前段回路２６−１〜２６−３は、対応するバッファグループ２８を活性化させるか否かを指定し、対応するバッファグループ２８に含まれる１以上の単位バッファ４８のインピーダンスを調整する。
【００３１】
図３に示すように、前段回路２６−１〜２６−３には、出力制御回路２０から活性化信号１５１Ｐ〜１５３Ｐと活性化信号１５１Ｎ〜１５３Ｎが供給され、ＯＤＴ制御回路１８からＯＤＴＣ信号が供給される。また、先述のように前段回路２６にはＺＱ信号（ＺＱＰ，ＺＱＮ）とＳＲ信号も供給される。前段回路２６−１〜２６−３は、活性化信号１５１Ｐ〜１５３Ｐまたは活性化信号１５１Ｎ〜１５３Ｎによって、対応するバッファグループ２８の活性化を指示されると、ＯＤＴＣ信号等に応じて、対応するバッファグループ２８の中の１以上の単位バッファ４８に含まれる複数の出力トランジスタ（後述）のいずれをオンさせるかを指定する。これら出力トランジスタのオン／オフは、活性化信号１４１Ｐ〜１４３Ｐ及び活性化信号１４１Ｎ〜１４３Ｎによって指定される。
【００３２】
出力制御回路２０は、活性化させるべきバッファグループ２８を指定するとともに、活性化させる単位バッファ４８の出力論理レベルを指定する。活性化させるバッファグループ２８の指定は、モードレジスタ５３から供給される駆動能力設定信号ＤＳに基づく。
【００３３】
このように、出力制御回路２０が、駆動能力設定信号ＤＳに基づいて、活性化対象のバッファグループ２８を選択することで、活性化すべき単位バッファ４８の数を変化させる。活性化される単位バッファ４８の数が変化すると、データ端子１４のインピーダンス（出力インピーダンス）が変化する。
【００３４】
図３に示すように、本実施形態では、単位バッファ４８−１〜４８−７がデータ端子１４に並列接続されているため、活性化される単位バッファ４８の数が増えると出力インピーダンスは減少し、逆に、活性化される単位バッファ４８の数が減ると出力インピーダンスは増加する。
【００３５】
出力制御回路２０は、バッファグループ２８−１〜２８−３を選択的に活性化させることで出力インピーダンスを調整する。単位バッファ４８の抵抗値をＲｍ、補正抵抗ＲＣ１〜ＲＣ４の抵抗値をＲｃ１〜Ｒｃ３とすると、バッファグループ２８−３のみが活性化されたときには出力インピーダンスはＲｍ＋Ｒｃ４となる。ＥＳＤ素子３４の抵抗値は無視できるものとする。同様に、バッファグループ２８−２のみが活性化されたときの出力インピーダンスはＲｍ／２＋Ｒｃ３となり、バッファグループ２８−１のみが活性化されたときの出力インピーダンスは（Ｒｍ／２＋Ｒｃ１）／／（Ｒｍ／２＋Ｒｃ２）となる。
【００３６】
たとえば、Ｒｃ１を６０Ω、Ｒｃ２を６０Ω、Ｒｃ３を６０Ω、Ｒｃ４を１２０Ω、Ｒｍを１２０Ω（目標インピーダンス）とすると、バッファグループ２８−３のみが活性化されたときには、出力インピーダンスはＲｍ＋Ｒｃ４＝２４０Ωとなる。同様に、バッファグループ２８−２のみが活性化されたときの出力インピーダンスはＲｍ／２＋Ｒｃ３＝６０＋６０＝１２０Ωとなり、バッファグループ２８−３の選択時に比べて出力インピーダンスは半分になる。バッファグループ２８−１が活性化されたときの出力インピーダンスは（Ｒｍ／２＋Ｒｃ１）／／（Ｒｍ／２＋Ｒｃ２）＝１２０／／１２０＝６０Ωとなる。このように、単位バッファ２８の数を変更することにより、７種類の出力インピーダンスを設定できる。
【００３７】
次に、ダイナミックＯＤＴ機能を実現する一般的なＯＤＴ制御回路１８の構成、動作およびその問題点について説明する。
【００３８】
図４は、一般的なＯＤＴ制御回路１８の回路図である。ＯＤＴ制御回路１８は、コマンドデコーダ３２からＯＤＴ０信号とＷＲＩＴＥ０信号を入力され、デコーダ３６からＯＤＴＣ信号を出力する。詳細は後述するが、ＯＤＴＣ信号により前段回路２６−１〜２６−３が制御される。ＯＤＴ０信号はコマンド端子１２にＯＤＴ信号が入力されたときに活性化する信号であり、ＷＲＩＴＥ０信号はコマンド端子１２にライト信号（ＷＲＩＴＥ命令）が入力されたときに活性化する信号である。
【００３９】
ＯＤＴ０信号は、内部クロックＬＣＬＫに同期して、ＯＤ１からＯＤ２、ＯＤ３となる。ＷＲＩＴＥ０信号は、内部クロックＬＣＬＫに同期して、ＷＲ１、ＷＲ２となる。ＯＤ３＝Ｈ、ＷＲ２＝ＬのときＯＤ４はハイレベルに活性化するが、ＷＲ３は活性化しない。一方、ＯＤ３＝Ｈ、ＷＲ２＝Ｈのとき、ＯＤ４はローレベルに不活性化し、ＷＲ３はハイレベルに活性化する。
【００４０】
図５は、ＯＤＴ制御回路１８における各信号の第１の波形図である。上述のように、ダイナミックＯＤＴ機能を搭載するＤＲＡＭの場合、ライト信号の前にＯＤＴ信号が外部のメモリコントローラから入力される。メモリコントローラから非同期に入力されるこれらの信号は、内部クロックＬＣＬＫのライズエッジに同期してＯＤＴ制御回路１８に入力される。図５においては、まず、ＯＤＴ０信号が活性化され、ＯＤ１，ＯＤ２，ＯＤ３も活性化する。この段階ではＷＲＩＴＥ０はローレベルなので、ＯＤ３＝Ｈ，ＷＲ３＝Ｌとなるため、ＯＤ４＝Ｈ、ＷＲ４＝Ｌとなる。このタイミング（ｔＡＯＮ）にて、デコーダ３６は単位バッファ４８を第１終端抵抗値ＲＴＴ＿ＮＯＭに設定するＯＤＴＣ信号を発行する。
【００４１】
次に、ＷＲＩＴＥ０信号が活性化されると、ＯＤ３＝Ｈの状態でＷＲ１，ＷＲ２がＨとなり、ＷＲ３＝Ｈとなる。一方、ＯＤ４はＬにもどる。このタイミング（ｔＡＤＣ）にて、デコーダ３６は単位バッファ４８を第２終端抵抗値ＲＴＴ＿ＷＲに設定するＯＤＴＣ信号を発行する。ｔＡＤＣのあとに実際のライト動作が実行され、ＷＲＩＴＥ０信号およびＯＤＴ０信号は順次不活性となる。これに対応して、ｔＡＤＣにおいて第１終端抵抗値ＲＴＴ＿ＮＯＭに再設定され、ｔＡＯＦにて単位バッファ４８はハイインピーダンス状態に戻される。
【００４２】
図６は、ＯＤＴ制御回路１８における各信号の第２の波形図である。図６では、ＯＤＴ信号の直後にライト信号が入力されている。このため、内部クロックＬＣＬＫの同一のライズエッジに同期してＯＤＴ０信号とＷＲＩＴＥ０信号が同時に活性化している。この結果、ＯＤ３＝Ｈ，ＷＲ２＝ＬとなってＯＤ４＝Ｈとなった半クロックサイクルあとにＷＲ２＝Ｈとなっている。ＯＤ３＝Ｈ，ＷＲ＝Ｈとなると、ＯＤ４＝Ｌ，ＷＲ４＝Ｈに変化する。したがって、第１終端抵抗値ＲＴＴ＿ＮＯＭに設定されてまもなくに第２終端抵抗値ＲＴＴ＿ＷＲが設定されることになる。このような短期間に単位バッファ４８の終端抵抗値が多段に変化すると、データ端子１４に接続される外部のデータバスにハザードを生じてしまうため好ましくない。
【００４３】
本実施形態においては、外部のメモリコントローラからＯＤＴ信号とライト信号が送られてくるタイミングが近すぎるときに生じるこのような問題の解決法を提案するが、その前に調整回路３０および出力バッファ４０の全体構成および動作の詳細を図７から図１１に関連して説明する。その後、第１〜第３の実施形態として、上記問題を解決するＯＤＴ制御回路１８の回路構成および動作について説明する。
【００４４】
図７は、前段回路２６と単位バッファ４８の回路図である。ここでは、前段回路２６−３と単位バッファ４８−７を対象として説明するが他の前段回路２６や単位バッファ４８についても同様である。単位バッファ４８−７は、プルアップ回路ＰＵおよびプルダウン回路ＰＤを含む。プルアップ回路ＰＵは、電源電位ＶＤＤＱが供給される電源ラインとデータ端子１４との間に並列接続された複数のＰＭＯＳトランジスタ４４−１〜４４−ｎを含む。プルダウン回路ＰＤは、電源電位ＶＳＳＱが供給される電源ラインとデータ端子１４との間に並列接続された複数のＮＭＯＳトランジスタ４６−１〜４６−ｎを含む。
【００４５】
前段回路２６−３は、プルアップ回路ＰＵに対応するＰＵ制御回路３８とプルダウン回路ＰＤに対応するＰＤ制御回路３９を含む。ＰＵ制御回路３８は、ＰＭＯＳトランジスタ４４−１〜４４−ｎに対応して制御回路Ｃ１Ｐ〜ＣｎＰを含む。各制御回路から、ＰＭＯＳトランジスタ４４のゲート電極に制御信号１４１Ｐが供給される。制御信号１４１Ｐを構成する各ビットＤＰのうち、ローレベルであるビットに対応するトランジスタがオンする。ＰＭＯＳトランジスタ４４−１〜４４−ｎのチャネル幅には２のべき乗の重み付がされている。
【００４６】
制御回路Ｃ１Ｐは、第１制御回路Ｄ１Ｐと第２制御回路Ｅ１Ｐを含む。第１制御回路Ｄ１Ｐにはデータ信号ＤＰとＯＤＴＣ信号が供給され、第２制御回路Ｅ１ＰにはＺＱＰ信号およびＳＲ信号（図示せず）が供給される。
【００４７】
ＯＤＴ制御回路１８から供給されるＯＤＴＣ信号は、出力バッファ４０を所定のインピーダンスの終端抵抗器として機能させるための信号である。具体的には、ＯＤＴＣ信号は、上述の第１終端抵抗値ＲＴＴ＿ＮＯＭおよび第２終端抵抗値ＲＴＴ＿ＷＲへの設定を指示する。ＯＤＴＣ信号は、複数の第１制御回路および第２制御回路のうちの一以上に選択的に供給される。ＯＤＴ制御回路１８のデコーダ３６は、ＯＤＴＣ信号の供給先を選択することにより、単位バッファ４８を第１終端抵抗値ＲＴＴ＿ＮＯＭあるいは第２終端抵抗値ＲＴＴ＿ＷＲに設定できる。
【００４８】
ＺＱＰ信号は、各ＰＭＯＳトランジスタ４４のイネーブル／ディスエーブルを設定するための信号であり、ＺＱＰ信号によりプルアップ回路ＰＵのインピーダンスが調整される。ＺＱＰ信号は、図示しないキャリブレーション回路により生成される。なお、ＰＭＯＳトランジスタ４４ｎはＺＱＰ信号に関わらず常にイネーブルとしてもよい。ＺＱＰ信号は、ＰＭＯＳトランジスタ４４ごとに個別に供給されるｎビットの信号である。
【００４９】
ＰＤ制御回路３９は、ＮＭＯＳトランジスタ４６−１〜４６−ｎに対応して制御回路Ｃ１Ｎ〜ＣｎＮを含む。各制御回路から、ＮＭＯＳトランジスタ４６のゲート電極に制御信号１４１Ｎが供給される。制御信号１４１Ｎを構成する各ビットＤＮのうち、ハイレベルであるビットに対応するトランジスタがオンする。ＮＭＯＳトランジスタ４６−１〜４６−ｎのチャネル幅には２のべき乗の重み付がされている。
【００５０】
制御回路Ｃ１Ｎは、第１制御回路Ｄ１Ｎと第２制御回路Ｅ１Ｎを含む。第１制御回路Ｄ１Ｎにはデータ信号ＤＮとＯＤＴＣ信号が供給され、第２制御回路Ｅ１ＮにはＺＱＮ信号およびＳＲ信号（図示せず）が供給される。ＺＱＮ信号は、各ＮＭＯＳトランジスタ４６のイネーブル／ディスエーブルを設定するための信号であり、ＺＱＮ信号によりＰＤ制御回路３９のインピーダンスが調整される。ＮＭＯＳトランジスタ４６ｎもＺＱＮ信号に関わらず常にイネーブルとしてもよい。ＺＱＮ信号は、ＮＭＯＳトランジスタ４６ごとに個別に供給されるｎビットの信号である。
【００５１】
以上をまとめると、ＺＱＰ，ＺＱＮ信号により、リード時におけるＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４６のインピーダンスは目標インピーダンスに調整される。ＯＤＴＣ信号により、ＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４６は終端抵抗値に設定される。終端抵抗値には複数の種類がある。たとえば、制御回路Ｃ１Ｐ〜Ｃ４Ｐ，Ｃ１Ｎ〜Ｃ４ＮにＯＤＴＣ信号を供給することにより第１終端抵抗値ＲＴＴ＿ＮＯＭが設定され、制御回路Ｃ２Ｐ〜Ｃ６Ｐ，Ｃ２Ｎ〜Ｃ６ＮにＯＤＴＣ信号を供給することにより第２終端抵抗値ＲＴＴ＿ＷＲが設定されるとしてもよい。
【００５２】
図８は、第１制御回路Ｄ１Ｐの回路図である。第１制御回路Ｄ１Ｐは、トライステートバッファ７２とＰＭＯＳトランジスタ７４を含む。トライステートバッファ７２にはデータ信号ＤＰとＯＤＴＣ信号が供給され、ＰＭＯＳトランジスタ７４にはＯＤＴＣ信号が供給される。ＯＤＴＣ信号はローアクティブである。
【００５３】
ＯＤＴＣ信号がローレベルのとき、トライステートバッファ７２は無効化され、ＰＭＯＳトランジスタ７４はオンとなり、ハイレベルの制御信号ＤＸＴが出力される。ＯＤＴＣ信号がハイレベルのときには、データ信号ＤＰの反転信号が制御信号ＤＸＴとして出力される。
【００５４】
図９は、第２制御回路Ｅ１Ｐの回路図である。第２制御回路Ｅ１Ｐは、トライステートバッファ７６、ＮＭＯＳトランジスタ７８およびスルーレート調整回路８２を含む。トライステートバッファ７６には、制御信号ＤＸＴとＺＱＰ信号が供給され、ＮＭＯＳトランジスタ７８にはＺＱＰ信号が供給される。
【００５５】
ＺＱＰ信号がハイレベルのとき、ＮＭＯＳトランジスタ７８はオンとなり、スルーレート調整回路８２の入力信号はローレベルとなる。すなわち、第２制御回路Ｅ１Ｐからの出力信号ＤＰはハイレベルに固定され、プルアップ回路ＰＵの対応するＰＭＯＳトランジスタ４４は無効化される。ＺＱＰ信号がローレベルのときには、スルーレート調整回路８２には制御信号ＤＸＴが入力される。
【００５６】
スルーレート調整回路８２は、スルーレート設定信号（ＳＲ信号）により、データ信号ＤＰのスルーレートを調整する。スルーレート設定信号は、モードレジスタ５３の設定値に基づく。スルーレート調整は、特開２０１０−５０８５６号（ＵＳ７，９５２，３８３号）等に詳しい。
【００５７】
まとめると、データ信号ＤＰにより、プルアップ回路ＰＵに含まれる各ＰＭＯＳトランジスタ４４のオン／オフがまとめて制御される。また、ＯＤＴ機能を有効にするときには、ＯＤＴ信号によりプルアップ回路ＰＵが制御される。各ＰＭＯＳトランジスタ４４は、ＺＱＰ信号により個別にイネーブル／ディスエーブルが設定される。
【００５８】
図１０は、第１制御回路Ｄ１Ｎの回路図である。第１制御回路Ｄ１Ｎは、トライステートバッファ７３とＮＭＯＳトランジスタ７５を含む。トライステートバッファ７３にはデータ信号ＤＮとＯＤＴＣ信号が供給され、ＮＭＯＳトランジスタ７５にはＯＤＴＣ信号が供給される。
【００５９】
ＯＤＴＣ信号がローレベルのとき、トライステートバッファ７３は無効化され、ＮＭＯＳトランジスタ７５はオンとなり、ローレベルの制御信号ＤＸＣが出力される。ＯＤＴＣ信号がハイレベルのときには、データ信号ＤＮの反転信号が制御信号ＤＸＣとして出力される。
【００６０】
図１１は、第２制御回路Ｅ１Ｎの回路図である。第２制御回路Ｅ１Ｎは、トライステートバッファ７７、ＰＭＯＳトランジスタ７９およびスルーレート調整回路８３を含む。トライステートバッファ７７には、制御信号ＤＸＣとＺＱＮ信号が供給され、ＰＭＯＳトランジスタ７９にはＺＱＮ信号が供給される。
【００６１】
ＺＱＮ信号がローレベルのとき、ＰＭＯＳトランジスタ７９はオンとなり、スルーレート調整回路８３の入力信号はハイレベルとなる。すなわち、第２制御回路Ｅ１Ｎからの出力信号ＤＮはローレベルに固定され、プルダウン回路ＰＤは無効化される。ＺＱＮ信号がハイレベルのときには、スルーレート調整回路８３には制御信号ＤＸＣが入力される。スルーレート調整回路８３も、スルーレート設定信号（ＳＲ信号）により、データ信号ＤＮのスルーレートを調整する。
【００６２】
［第１実施形態］
図１２は、第１実施形態におけるＯＤＴ制御回路１８の回路図である。図１３は、第１実施形態のＯＤＴ制御回路１８における各信号の波形図である。第１実施形態においては、ＯＤＴ制御回路１８に検出回路５０が追加される。検出回路５０は、ＯＤＴ制御回路１８に内蔵されてもよいし、ＯＤＴ制御回路１８の外部に設けられてもよい。検出回路５０は、図６に示したようなＯＤＴ０信号とＷＲＩＴＥ０信号が内部クロックＬＣＬＫの同一ライズエッジで検出されたときにＯＷ１，ＯＷ２をハイレベルに活性化させ、ＯＷ３信号がハイレベルに活性化するのを阻止する。
【００６３】
第１実施形態においては、出力バッファ４０の終端抵抗値が短時間に変動するのを防ぐために、ＯＤＴ０信号およびＷＲＩＴＥ０信号の同時入力が発生したとき、ＯＤ４信号（調整信号）を活性化させない。この結果として、第１終端抵抗値ＲＴＴ＿ＮＯＭを経由せずに第２終端抵抗値ＲＴＴ＿ＷＲに直接設定している。
【００６４】
まず、検出回路５０は、ＯＤＴ０信号およびＷＲＩＴＥ０信号が同じタイミングで入力されると、ＯＷ３信号をローレベルに設定する。このため、ＯＤ３信号はＯＤ１信号がハイレベルになったときではなくＯＤ２信号がハイレベルになったときにハイレベルに活性化する。いいかえれば、ＯＤ３信号がハイレベルになるタイミングが１クロック分遅らされている。この結果、ＯＤ３（第１中間信号）＝Ｈ，ＷＲ２（第２中間信号）＝Ｌとなる期間がなくなるため、ＯＤ４信号はローレベルに固定され、第１終端抵抗値ＲＴＴ＿ＮＯＭが設定されることもない。このように、検出回路５０がＯＤＴ０信号およびＷＲＩＴＥ０信号の同時入力を検出したとき、ＯＤ３信号（第１中間信号）の活性化タイミングを遅らせることにより、データバスにハザードが生じるのを防ぐことができる。
【００６５】
［第２実施形態］
図１４は、第２実施形態におけるＯＤＴ制御回路１８の回路図である。図１５は、第２実施形態のＯＤＴ制御回路１８における各信号の波形図である。第２実施形態においては、ＷＲＩＴＥ０信号の伝送経路に検出回路５４が追加されている。検出回路５４は、ＯＤＴ０信号とＷＲＩＴＥ０信号が内部クロックＬＣＬＫの同一ライズエッジで検出されたときにＯＷ１，ＯＷ２をハイレベルに活性化させ、ＷＲ４信号がハイレベルに活性化する前にＷＲ２信号（第２中間信号）をハイレベルに活性化させる。
【００６６】
第２実施形態においても、出力バッファ４０の終端抵抗値が短時間に変動するのを防ぐために、ＯＤＴ０信号およびＷＲＩＴＥ０信号の同時入力が発生したとき、ＯＤ４信号（調整信号）を活性化させない。
【００６７】
まず、検出回路５４は、ＯＤＴ０信号およびＷＲＩＴＥ０信号が同じタイミングで入力されると、ＯＷ２信号をハイレベルに活性化する。このため、ＯＤ３信号（第１中間信号）がハイレベルになったときと同じタイミングでＷＲ３信号もハイレベルに活性化する。この結果、ＯＤ３（第１中間信号）＝Ｈ，ＷＲ２（第２中間信号）＝Ｌとなる期間がなくなるため、ＯＤ４信号（調整信号）はローレベルに固定され、第１終端抵抗値ＲＴＴ＿ＮＯＭが設定されることもない。このように、検出回路５４がＯＤＴ０信号およびＷＲＩＴＥ０信号の同時入力を検出したとき、ＷＲ２信号の活性化タイミングを早めることにより、データバスにハザードが生じるのを防ぐことができる。
【００６８】
［第３実施形態］
図１６は、第３実施形態におけるＯＤＴ制御回路１８の回路図である。図１７は、第３実施形態のＯＤＴ制御回路１８における各信号の波形図である。第３実施形態においては、ＯＤＴ制御回路１８の入力部分に第１合成部５６および第２合成部５８が設置されている。第１合成部５６は、ＯＤＴ０＝Ｈ，ＷＲＩＴＥ０＝ＬのときＯＤ０信号をハイレベルに活性化する。第２合成部５８は、ＯＤＴ０＝Ｈ，ＷＲＩＴＥ０＝ＨのときＷＲ０信号をハイレベルに活性化する。ＯＤＴ０信号とＷＲＩＴＥ０信号が同一タイミングで入力されたときには、ＯＤＴ０＝Ｈ，ＷＲＩＴＥ０＝ＬとはならないのでＯＤ０信号が活性化されることはなく、したがってＯＤ３信号（第１中間信号）が活性化（生成）されることもないし、ＯＤ４信号（調整信号）もハイレベルに活性化されることはない。
【００６９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００７０】
１０  半導体装置
１１  クロック端子
１２  コマンド端子
１３  アドレス端子
１４  データ端子
１５，１６  電源端子
１７  データストローブ端子
１８  ＯＤＴ制御回路
２０  出力制御回路
２１  クロック入力回路
２２  出力調整回路
２４  入力バッファ
２６  前段回路
２８  バッファグループ
３０  調整回路
３１  コマンド入力回路
３２  コマンドデコーダ
３４  ＥＳＤ素子
３６  デコーダ
３８  ＰＵ制御回路
３９  ＰＤ制御回路
４０  出力バッファ
４１  アドレス入力回路
４２  アドレスラッチ回路
４４  ＰＭＯＳトランジスタ
４６  ＮＭＯＳトランジスタ
４８  単位バッファ
５０  検出回路
５１  ロウ系制御回路
５２  カラム系制御回路
５３  モードレジスタ
５４  検出回路
５６  第１合成部
５８  第２合成部
６０  メモリセルアレイ
６１  ロウデコーダ
６２  カラムデコーダ
６３  センス回路
６４  データアンプ
７０  データ入出力回路
７２，７３，７６，７７  トライステートバッファ
７４，７９  ＰＭＯＳトランジスタ
７５，７８  ＮＭＯＳトランジスタ
８０  ＤＬＬ回路
８２，８３  スルーレート調整回路
９０  内部電圧発生回路
１００  パッド群
２００  アレイ系回路
ＬＣＬＫ  内部クロック
ＰＵ  プルアップ回路
ＰＤ  プルダウン回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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