(57)【要約】【課題】３次元構造の不揮発性半導体記憶装置において、積層方向のメモリセルの特性を均一化する。【解決手段】  積層構造は、半導体基板の表面と水平な第１方向に配列され半導体基板の表面と水平で且つ第１方向と交差する第２方向を長手方向とし、メモリセルのボディとして機能する複数の半導体層を層間絶縁層を挟んで第１方向及び第２方向と垂直な第３方向に積層してなる。メモリ膜は、積層構造の側面に形成されメモリセルの電荷蓄積膜を含む。導電膜は、メモリ膜を介して積層構造の側面に形成される。積層構造は、第１及び第３方向を含む断面において半導体基板側から離れた側から半導体基板に向かうに従ってその幅が大きくなる形状を有する。導電膜は、第２及び第３方向を含む断面において半導体基板側から離れた側から半導体基板に向かうに従ってその幅が大きくなる形状を有する。複数の半導体層中の所定の部分における不純物濃度は、上層と下層とで異なる。【選択図】図１Ａ
2015133458.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面と水平な第１方向に配列され前記半導体基板の表面と水平で且つ前記第１方向と交差する第２方向を長手方向とし、メモリセルのボディとして機能する複数の半導体層を層間絶縁層を挟んで前記第１方向及び第２方向と垂直な第３方向に積層してなる積層構造と、
前記積層構造の前記第１方向となる側面に形成され前記メモリセルの電荷蓄積膜を含むメモリ膜と、
前記メモリ膜を介して前記積層構造の前記第１方向となる側面に形成された導電膜と
を備え、
前記積層構造は、前記第１方向及び前記第３方向を含む断面において、前記半導体基板側から離れた側から前記半導体基板に向かうに従ってその幅が大きくなる形状を有し、
前記導電膜は、前記第２方向及び前記第３方向を含む断面において、前記半導体基板側から離れた側から前記半導体基板に向かうに従ってその幅が大きくなる形状を有し、
前記複数の半導体層中の所定の部分における不純物濃度は、上層と下層とで異なる  
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数の半導体層中の、前記メモリセルのチャネルを構成する部分の不純物濃度は、上層の半導体層ほど大きい請求項１記載の不揮発性半導体記憶装置。
【請求項３】
１つの前記積層構造に含まれる複数の前記半導体層は、上層のものほど前記積層方向の厚さが大きい請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記複数の半導体層中の、前記メモリセルのソース・ドレインを構成する部分の不純物濃度は、下層の半導体層ほど大きい請求項１記載の不揮発性半導体記憶装置。
【請求項５】
１つの前記積層構造に含まれる複数の前記半導体層は、下層のものほど前記積層方向の厚さが大きい請求項１又は４記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板と、
前記半導体基板の表面と水平な第１方向に配列され前記半導体基板の表面と水平で且つ前記第１方向と交差する第２方向を長手方向とし、メモリセルのボディとして機能する複数の半導体層を層間絶縁層を挟んで前記第１方向及び第２方向と垂直な第３方向に積層してなる積層構造と、
前記積層構造の前記第１方向となる側面に形成され前記メモリセルの電荷蓄積膜を含むメモリ膜と、
前記メモリ膜を介して前記積層構造の前記第１方向となる側面に形成された導電膜と
を備え、
前記積層構造は、前記第１方向及び前記第３方向を含む断面において、前記半導体基板側から離れた側から前記半導体基板に向かうに従ってその幅が大きくなる形状を有し、
前記導電膜は、前記第２方向及び前記第３方向を含む断面において、前記半導体基板側から離れた側から前記半導体基板に向かうに従ってその幅が小さくなる形状を有し、
１つの前記積層構造に含まれる複数の前記半導体層は、前記半導体基板から離れた側の上層のものほど前記積層方向の厚さが大きい
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
半導体基板と、
前記半導体基板の表面と水平な第１方向に配列され前記半導体基板の表面と水平で且つ前記第１方向と交差する第２方向を長手方向とし、メモリセルのボディとして機能する複数の半導体層を層間絶縁層を挟んで前記第１方向及び第２方向と垂直な第３方向に積層してなる積層構造と、
前記積層構造の前記第１方向となる側面に形成され前記メモリセルの電荷蓄積膜を含むメモリ膜と、
前記メモリ膜を介して前記積層構造の前記第１方向となる側面に形成された導電膜と
を備え、
前記積層構造は、前記第１方向及び前記第３方向を含む断面において、前記半導体基板側から離れた側から前記半導体基板に向かうに従ってその幅が大きくなる形状を有し、
前記導電膜は、前記第２方向及び前記第３方向を含む断面において、前記半導体基板側から離れた側から前記半導体基板に向かうに従ってその幅が小さくなる形状を有し、
前記複数の半導体層中の所定の部分における不純物濃度は、上層と下層とで異なる
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記複数の半導体層中の、前記メモリセルのチャネルを構成する部分の不純物濃度は、下層の半導体層ほど大きい請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記複数の半導体層中の、前記メモリセルのソース・ドレインを構成する部分の不純物濃度は、上層の半導体層ほど大きい請求項７記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルの集積度を高めるために、３次元構造を有する不揮発性半導体記憶装置が提案されている。その一例として、フィン型積層構造を有する３次元構造の不揮発性半導体記憶装置が知られている。
【０００３】
しかし、３次元構造の不揮発性半導体記憶装置は、一般に、積層された複数のメモリセルの寸法、膜厚、又は形状などが互いに異なり、その結果、積層方向のメモリセルの特性が互いに異なってしまうという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−６９６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施の形態は、３次元構造の不揮発性半導体記憶装置において、積層方向のメモリセルの特性を均一化するものである。
【課題を解決するための手段】
【０００６】
以下に記載の実施の形態に係る不揮発性半導体記憶装置は、半導体基板の表面と水平な第１方向に配列され半導体基板の表面と水平で且つ第１方向と交差する第２方向を長手方向とする積層構造を備える。この積層構造は、メモリセルのボディとして機能する複数の半導体層を層間絶縁層を挟んで第１方向及び第２方向と垂直な第３方向に積層してなる。メモリ膜は、積層構造の第１方向となる側面に形成され、メモリセルの電荷蓄積膜を含む。導電膜は、メモリ膜を介して積層構造の第１方向となる側面に形成される。積層構造は、第１方向及び第３方向を含む断面において、前記半導体基板側から離れた側から前記半導体基板に向かうに従ってその幅が大きくなる形状を有する。導電膜は、第２方向及び第３方向を含む断面において、前記半導体基板側から離れた側から前記半導体基板に向かうに従ってその幅が大きくなる形状を有する。複数の半導体層中の所定の部分における不純物濃度は、上層の半導体層と下層の半導体層とで異なる。
【図面の簡単な説明】
【０００７】
【図１Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す斜視図である。
【図１Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの等価回路図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す上面図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置のＹ軸方向の断面図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置のＸ軸方向の断面図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置のＸ軸方向の断面図である。
【図６】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程図である。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置のＹ軸方向の断面図である。
【図１０】第１の実施の形態に係る不揮発性半導体記憶装置のＸ軸方向の断面図である。
【図１１Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。
【図１１Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図１１Ｃ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図１２】第２の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。
【図１３】第３の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。
【図１４】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図１５】第４の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。
【図１６】第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図１７】第５の実施の形態に係る不揮発性半導体記憶装置の概略構成のＹ軸方向の断面図である。
【図１８】第５の実施の形態に係る不揮発性半導体記憶装置の概略構成のＸ軸方向の断面図である。
【図１９】第５の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。
【図２０】第６の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。
【図２１】第７の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。
【図２２】第８の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。
【図２３】第８の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態に係る不揮発性半導体記憶装置を図面を参照しつつ説明する。
【０００９】
［第１の実施形態］
最初に、第１の実施の形態に係る不揮発性半導体記憶装置を、図１Ａ〜図５を参照して説明する。図１Ａは不揮発性半導体記憶装置の斜視図であり、図１Ｂは、一つの層におけるメモリセルアレイの等価回路図である。図２は図１Ａの平面図である。また、図３は図２のＩＩＩ−ＩＩＩ線に沿った断面図であり、図４は図２のＩＶ−ＩＶ線に沿った断面図であり、図５は図２のＶ−Ｖ線に沿った断面図である。
【００１０】
図１Ａ〜図５は、本実施の形態の装置の概略構成を理解するための概略図であり、各要素の正確な形状、寸法、比率等を示すものではない。これらの図は、各要素の全体構成を分かり易くするための図であり、各要素の形状、寸法、比率等は適宜変更が可能である。後述するように、本実施の形態の不揮発性半導体記憶装置においては、ビット線ＢＬ及びワード線ＷＬを構成する導電層は、いわゆるテーパ形状を有しているが、図４及び図５では図の簡単化のため、これらの導電層が矩形形状を有するように記載されている。
【００１１】
また、図４及び図５の断面図においては、メモリセルアレイを構成するフィン型積層構造９−１、９−４のＸ軸方向の間隔を、フィン型積層構造９−１〜９−４のＸ軸方向の幅の約４倍に設定している。ただし、フィン型積層構造９−１〜９−４のＸ軸方向の間隔と幅とを互いに等しく設定することも可能である。
【００１２】
まず、図１Ａを参照して第１の実施の形態の不揮発性半導体記憶装置の概略構成を説明する。図１Ａに示すように、この不揮発性半導体記憶装置は、例えばシリコン基板からなる半導体基板１上に、素子分離絶縁層１ａを介して、メモリセルアレイを構成するフィン型積層構造９−１〜９−４を備えている。このフィン型積層構造９−１〜９−４の各々は、ＮＡＮＤ型フラッシュメモリのメモリストリングを複数本含んでおり、メモリセルのボディ部分を形成する。
この不揮発性半導体装置は、このようなフィン型積層構造９-１〜９−４に加え、ワード線ＷＬ１〜４、選択ゲート線ＳＧＬ１〜２、ビット線ＢＬ１〜３、ソース線ＳＬ、及びアシストゲート線ＡＧＬ１〜４を備えており、３次元形状のＮＡＮＤ型フラッシュメモリを構成している。図１に示すような一群のフィン型積層構造９−１〜９−４の複数組の集合により、メモリセルアレイの１ブロックが形成され得る。
【００１３】
フィン型積層構造９−１〜９−４は、図１Ａ及び図２に示すように、基板１に水平なＹ軸方向に延び、Ｘ軸方向に所定ピッチで配列されている。また、図３に示すように、このフィン型積層構造９−１〜９−４の各々は、複数（この例では３つ）のメモリストリングＮＡＮＤａ、ＮＡＮＤｂ、及びＮＡＮＤｃを積層した構造を有している。具体的には、フィン型積層構造９−１〜９−４の各々は、メモリストリングＮＡＮＤａ、ＮＡＮＤｂ、及びＮＡＮＤｃのボディ部として機能する半導体層３ａ、３ｂ、３ｃ、及びこれらを間に形成される層間絶縁膜２、４ａ、４ｂ、５を備えている（図３参照）。
【００１４】
図１Ｂを参照して、メモリストリングの等価回路を説明する。図１Ｂは、最上層のメモリストリングＮＡＮＤｃの等価回路図を示しているが、その他のメモリストリングＮＡＮＤａ、ＮＡＮＤｂの回路構成もこれと同一である。メモリストリングＮＡＮＤａ、ＮＡＮＤｂ、及びＮＡＮＤｃは、それぞれ、Ｙ軸方向に直列接続される複数のメモリセルＭＣ１〜４、複数のメモリセルＭＣ１〜４のドレイン側に配置されるドレイン側選択ゲートトランジスタＳ１、複数のメモリセルＭＣ１〜４のソース側に配置されるソース側選択ゲートトランジスタＳ２、及び、アシストゲートトランジスタＡＧＴを備える。アシストゲートトランジスタＡＧＴは、４つのフィン型積層構造９−１〜９−４のうちのいずれか１つを選択するために設けられたトランジスタである。
【００１５】
図１Ａ〜図５では、フィン型積層構造９−１〜９−４が基板１上に４本形成された例を示すが、これに限られるものではない。フィン型積層構造の数は、ｎ個（ｎは２以上の自然数）であればよい。
また、図１Ａ〜図５では、１つのフィン型積層構造９−ｉ（ｉ＝１〜４）が３つのメモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃを有している例を示したが、１つのフィン型積層構造中のメモリストリングの本数もこれに限られるものではなく、２本、又は４本以上でも構わない。
【００１６】
図１Ａ及び図２に示すように、フィン型積層構造９−１〜９−４のＹ軸方向の第１の端部は、第１導電部７ａにより共通接続されている。また、フィン型積層構造９−１〜９−４のＹ軸方向の第２の端部は、第２導電部７ｂにより共通接続されている。この第１導電部７ａ、及び第２導電部７ｂは、フィン型積層構造９−１〜９−４と同一の積層構造を有したものとすることができる。
【００１７】
奇数番目のフィン型積層構造９−１、９−３内のメモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃは、第１導電部７ａに共通接続され、第１導電部７ａをドレイン領域側の端部とし、第２導電部７ｂをソース領域側の端部としている。
【００１８】
一方、偶数番目のフィン型積層構造９−２、９−４内のメモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃは、第１導電部７ａに共通接続され、第１導電部７ａをソース領域側の端部とし、第２導電部７ｂをドレイン領域側の端部としている。
なお、奇数番目のフィン型積層構造９−１及び９−３内のメモリストリングＮＡＮＤａ、ＮＡＮＤｂ及びＮＡＮＤｃのソース領域は、第２導電部７ｂとは電気的に絶縁されている。同様に、偶数番目のフィン型積層構造９−２、９−４内のメモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃのソース領域は、第１導電部７ａとは電気的に絶縁されている。
【００１９】
メモリストリングＮＡＮＤａ、ＮＡＮＤｂ、及びＮＡＮＤｃは、それぞれＹ軸方向に直列接続される複数のメモリセルＭＣ、複数のメモリセルＭＣのソース側に配置されるソース側選択ゲートトランジスタＳ２、複数のメモリセルＭＣのドレイン側に配置されるドレイン側選択ゲートトランジスタＳ１、及び、ドレイン側選択ゲートトランジスタＳ１と第１導電部７ａ又は第２導電部７ｂとの間に配置されるアシストゲートトランジスタＡＧＴを備える。
【００２０】
また、この不揮発性半導体記憶装置は、フィン型積層構造９−１〜９−４と交差するように配置された複数のワード線ＷＬ、選択ゲート線ＳＧＬ１、及びＳＧＬ２を備えている。ワード線ＷＬ及びフィン型積層構造９−１〜９−４の間の交差部に、メモリセルＭＣが形成される。また、選択ゲート線ＳＧＬ１又はＳＧＬ２及びフィン型積層構造９−１〜９−４の間の交差部に、ドレイン側選択ゲートトランジスタＳ１及びソース側選択ゲートトランジスタＳ２が形成される。
【００２１】
具体的には、本実施の形態のワード線ＷＬ１〜４は、それぞれ櫛刃形状を有しており、Ｚ軸方向を長手方向として延びる櫛刃部分の各々が、フィン型積層構造９−１〜９−４の間の間隔に入り込むように構成されている。ワード線ＷＬの櫛刃部分は、図１Ａでは図示しないメモリ膜（トンネル絶縁膜、メモリ膜、ブロック絶縁膜）を介して、フィン型積層構造９−１〜９−４のいずれかと接するように形成されている。
【００２２】
前述した第１導電部７ａ、及び第２導電部７ｂは、メモリストリングをビット線ＢＬと電気的に接続させるための導電部として機能する。第１導電部７ａ、第２導電部７ｂは、図１Ａに示すように、その端部が階段状に形成されており、コンタクトプラグＢＣ１〜ＢＣ３を介してビット線ＢＬ１〜ＢＬ３に接続されている。
【００２３】
また、フィン型積層構造９−１〜９−４は、それぞれその一端においてソース線コンタクトＳＣと接続され、このソース線コンタクトＳＣを介してソース線ＳＬと接続されている。ソース線コンタクトＳＣは、偶数番目のフィン型積層構造９−２、９−４においてはその第１導電部７ａ側の端部に接続されており、奇数番目のフィン型積層構造９−１、９−３においてはその第２導電部７ｂ側の端部に接続されている。
【００２４】
また、この第１の実施の形態の不揮発性半導体装置においては、フィン型積層構造９−１〜９−４内のメモリストリングＮＡＮＤａ〜ＮＡＮＤｃの各々に、アシストゲートトランジスタＡＧＴが形成されている。このアシストゲートトランジスタＡＧＴは、フィン型積層構造９−１〜９−４の内のいずれか１つを選択的に第１導電部７ａ又は第２導電部７ｂに接続するためのトランジスタである。
【００２５】
アシストゲートトランジスタＡＧＴは、そのゲート電極として働くアシストゲート電極ＡＧ１〜ＡＧ４を備えている。このアシストゲート電極ＡＧ１〜ＡＧ４は、それぞれコンタクトプラグＡＣ１〜ＡＣ４を介してアシストゲート線ＡＧＬ１〜４に接続される。
【００２６】
図２に示すように、偶数番目のフィン型積層構造９−２、９−４においては、コンタクトプラグＡＣ２、ＡＣ４は、フィン型積層構造９-２及び９−４の第２導電部７ｂ側の端部に接続されており、奇数番目のフィン型積層構造９−１、９−３においては、コンタクトプラグＡＣ１、ＡＣ３は、フィン型積層構造９-１及び９−３の第１導電部７ａ側の端部に接続されている。
【００２７】
次に、図４を参照して、各メモリセルＭＣの具体的構造を説明する。
メモリセルＭＣの各々は、メモリセルＭＣのボディ部（チャネル部）として機能する半導体層３ａ、３ｂ、３ｃと、半導体層３ａ、３ｂ、３ｃのＸ軸方向の側面に配置されるゲート積層構造とを備える。ゲート積層構造は、第１の絶縁層６ａ、電荷蓄積層６ｂ、第２の絶縁層６ｃ、及び電極層６を備える。
【００２８】
第１の絶縁層６ａは、メモリセルＭＣのトンネル絶縁膜として機能する。電荷蓄積層６ｂは、例えばシリコン窒化膜（ＳｉＮ）から構成され、電荷を蓄積するよう機能し、その電荷蓄積量に基づきデータを保持する膜である。そして、第２の絶縁層６ｃは、電荷蓄積層６ｂと電極層６ｄとの間に形成され、メモリセルＭＣのブロック絶縁膜として機能する。電極層６ｄは、メモリセルＭＣのコントロールゲート電極（制御電極）及びワード線ＷＬとして機能する。ワード線ＷＬとして機能する電極層６ｄは、前述した通り、ＸＺ平面において櫛刃形状を有し、櫛刃部分がフィン型積層構造９−１〜４の間の空隙に入り込むように形成されている。電極層６ｄは、ドレイン側選択ゲートトランジスタ及びソース側選択ゲートトランジスタの選択ゲート電極ＳＧＬ１、ＳＧＬ２としても機能する。ただし、ドレイン側選択ゲートトランジスタ及びソース側選択ゲートトランジスタは、メモリセルＭＣとは異なる構造を有していてもよい。例えば、選択ゲートトランジスタは、１枚の絶縁層と、電極層６ｄのみを有するＭＩＳ(Metal/Insulator/Semiconductor)構造を有していてもよい。
【００２９】
アシストゲートトランジスタＡＧＴも、メモリセルＭＣと同様に、半導体層３ａ、３ｂ、３ｃと、半導体層３ａ、３ｂ、３ｃのＸ軸方向の側面に配置されるゲート積層構造とを備える。ゲート積層構造は、第１の絶縁層６ａ、電荷蓄積層６ｂ、第２の絶縁層６ｃ、及び電極層６ｄを備える。第１の絶縁層６ａは、ゲート絶縁層として機能し、電極層６ｄは、アシストゲート電極ＡＧ１〜ＡＧ４として機能する。ただし、アシストゲートトランジスタＡＧＴは、メモリセルＭＣと異なる構造を有していてもよい。例えば、アシストゲートトランジスタＡＧＴは、ゲート絶縁層と、そのゲート絶縁層上のアシストゲート電極のみを備えるＭＩＳ構造を有していてもよい。
【００３０】
アシストゲート電極ＡＧ１〜ＡＧ４は、互いに電気的に独立している。そして、アシストゲート電極ＡＧ１〜ＡＧ４は、それぞれ、コンタクトプラグＡＣ１〜ＡＣ４を介して、アシストゲート線ＡＧＬ１〜４に接続される。アシストゲート電極ＡＧ１〜ＡＧ４が互いに電気的に独立しているのは、前述した通り、フィン型積層構造９−１〜９−４のうちの１つを選択する機能をアシストゲートトランジスタＡＧ１〜４に持たせる必要があるためである。
【００３１】
尚、フィン型積層構造９−１〜９−４中の半導体層３ａ、３ｂ、３ｃ内の、アシストゲートトランジスタＡＧＴが形成される領域には、不純物領域（例えば、Ｎ型拡散層）８が設けられる。このＮ型拡散層８は、アシストゲートトランジスタＡＧＴのソース領域及びドレイン領域として機能する。なお、不純物領域８は、第１導電部７ａ、第２導電部７ｂの半導体層（３ａ、３ｂ、３ｃ）内にも設けられる。
【００３２】
なお、図１Ａ〜図５の例では、電極層６ｄがフィン型積層構造９−１〜４の両側面を覆うように形成され、これにより、メモリセルＭＣ１〜４、ドレイン側選択ゲートトランジスタＳ１、ソース側選択ゲートトランジスタＳ２、及び、アシストゲートトランジスタＡＧＴ１〜４はいわゆるダブルゲート構造を有している。しかし、ゲート構造は図示のものに限定されるものではなく、例えばフィン型積層構造９−１〜４の片側にのみ電極層６ｄが形成されたシングルゲート構造を採用することも可能である。
【００３３】
また、図１Ａ〜図５の例においては、複数のメモリセルＭＣ１〜４、ドレイン側選択ゲートトランジスタＳ１、ソース側選択ゲートトランジスタＳ２及びアシストゲートトランジスタＡＧＴ１〜４において、第１の絶縁層６ａ、電荷蓄積層６ｂ、第２の絶縁層６ｃ及び電極層６ｄは、それぞれ、Ｙ軸方向において分断されている。しかし、第１の絶縁層６ａ、電荷蓄積層６ｂ及び第２の絶縁層６ｃについては、複数のメモリセルＭＣ１〜４、ドレイン側選択ゲートトランジスタＳ１、ソース側選択ゲートトランジスタＳ２及びアシストゲートトランジスタＡＧＴ１〜４の間で一体化（連続）していてもよい。電極層６ｄは、複数のメモリセルＭＣ１〜４、ドレイン側選択ゲートトランジスタＳ１、ソース側選択ゲートトランジスタＳ２及びアシストゲートトランジスタＡＧＴ１〜４の間で電気的に分断されていることが必要である。
【００３４】
ところで、アシストゲートトランジスタＡＧＴ１〜４は、奇数番目のフィン型積層構造９−１、９−３においては第１導電部７ａ側の端部に配置され、偶数番目のフィン型積層構造９−２、９−４においては第２導電部７ｂ側の端部に配置される。即ち、メモリセルアレイ全体としてみると、フィン型積層構造９−１〜９−４の第１導電部７ａ側の端部において、アシストゲートトランジスタＡＧＴは、フィン型積層構造９−１〜９−４を１つおきに跨いでＸ軸方向に配置される。同様に、フィン型積層構造９−１〜９−４の第２導電部７ｂ側の端部において、アシストゲートトランジスタＡＧＴは、フィン型積層構造９−１〜９−４を１つおきに跨いでＸ軸方向に配置される。この構造によると、フィン型積層構造９−１〜９−４のＸ軸方向のピッチ（又は間隔）を狭めることができ、さらなる高集積化に貢献できる。
【００３５】
また、メモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃのソース領域は、半導体層３ａ、３ｂ、３ｃ内に不純物領域（例えば、Ｎ型拡散層）９を備える。ソース領域としての不純物領域９は、コンタクトプラグＳＣを介してソース線ＳＬに接続される。
【００３６】
ここで、メモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃのソース領域は、アシストゲート電極ＡＧ１〜ＡＧ４をＸ軸方向に結ぶラインよりもメモリセルＭＣ１〜４側に配置される。これは、アシストゲート電極ＡＧ１〜４のパターニング時に、位置合わせズレによりソース領域９にダメージが加わることを抑止するためである。
【００３７】
［材料例］
図１Ａ〜図５に示す不揮発性半導体記憶装置の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
【００３８】
例えば、第１の層間絶縁膜２は、酸化シリコン（ＳｉＯ２）により形成される。半導体層３ａ、３ｂ、３ｃは、例えば、単結晶シリコン（Ｓｉ）により形成される。半導体層３ａ、３ｂ、３ｃは、単結晶状態であるのが望ましいが、アモルファス状態や、多結晶状態などであってもよい。
【００３９】
層間絶縁膜４ａ、４ｂは、例えば、酸化シリコン（ＳｉＯ２）により形成される。層間絶縁膜５は、例えば、酸化シリコン（ＳｉＯ２）又は窒化シリコン（ＳｉＮｘ）の単体で形成することもできるし、それらの積層構造とすることもできる。
【００４０】
メモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃは、ＳＯＮＯＳ(silicon/oxide/nitride/oxide/silicon)構造のメモリセルを有する。
第１の絶縁層６ａは、酸化シリコン（ＳｉＯ２）とし、電荷蓄積層６ｂはＳｉ３Ｎ４とし、第２の絶縁層６ｃはＡｌ２Ｏ３とし、コントロールゲート電極６ｄはＮｉＳｉとすることができる。
【００４１】
第１の絶縁層６ａは、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などとしてもよい。また、第１の絶縁層６ａは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
【００４２】
電荷蓄積層６ｂは、シリコンリッチなＳｉＮ、シリコンと窒素の組成比ｘ、ｙが任意であるＳｉｘＮｙ、酸窒化シリコン(ＳｉＯＮ)、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、及び、ランタン・アルミネート（ＬａＡｌＯ３）のうちの少なくとも１つから構成可能である。
【００４３】
電荷蓄積層６ｂは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。また、電荷蓄積層６ｂは、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。
【００４４】
第２の絶縁層６ｃは、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）、及び、ランタンアルミシリケート(ＬａＡｌＳｉＯ)のうちの少なくとも１つから構成可能である。
【００４５】
電極層６ｄは、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す金属元素、例えばニッケル（Ｎｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、イットリウム（Ｙ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、エルビウム（Ｅｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ジルコニウム（Ｚｒ）、ガドリニウム（Ｇｄ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、及びこれらのシリサイドから構成することができる。
【００４６】
また、不純物領域８、９を構成する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【００４７】
コンタクトプラグＢＣ１、ＢＣ２、ＢＣ３、ＡＣ１〜ＡＣ４、ＳＣ、ビット線ＢＬ１ＢＬ２、ＢＬ３、アシストゲート線ＡＧＬ１〜ＡＧＬ４、及び、ソース線ＳＬは、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などの金属材料から構成することが可能である。
【００４８】
また、コンタクトプラグＢＣ１、ＢＣ２、ＢＣ３、ＡＣ１〜ＡＣ４、ＳＣ、ビット線ＢＬ１ＢＬ２、ＢＬ３、アシストゲート線ＡＧＬ１〜ＡＧＬ４、及び、ソース線ＳＬは、全て同じ材料から構成可能であるし、求められる抵抗率に応じ異なる材料から構成することも可能である。ただし、ビット線ＢＬ１〜ＢＬ３とアシストゲート線ＡＧＬ１〜ＡＧＬ４は、同じ配線層内に形成可能であるため、同じ材料から構成するのが好適である。
【００４９】
［動作］
次に、第１の実施形態の不揮発性半導体記憶装置の動作（書き込み動作、消去動作、読み出し動作）の一例を説明する。
【００５０】
（書き込み動作）
書き込み動作の一例を説明する。ここでは、フィン型積層構造９−１内のメモリストリングＮＡＮＤａ、ＮＡＮＤｂ、及びＮＡＮＤｃを同時に選択して書き込みを実行する場合を説明する。
【００５１】
まず、ビット線ＢＬ１、ＢＬ２、ＢＬ３及びソース線ＳＬの電位を接地電位（０Ｖ）に設定した状態で、全てのワード線ＷＬ１〜ＷＬ４に第１の正のバイアスＶ１（例えば６〜８Ｖ程度）を印加する。これにより、メモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃのチャネルとなる半導体層３ａ、３ｂ、３ｃには、Ｎ型の蓄積領域が形成される。
【００５２】
また、アシストゲート線ＡＧＬ１の電位を、例えば、“Ｈ”にし、第１のフィン型積層構造９−１内のアシストゲートトランジスタＡＧＴ１を導通状態（ＯＮ）にする。尚、その他のアシストゲート線ＡＧＬ２〜ＡＧＬ４の電位は、例えば“Ｌ”を維持するため、フィン型積層構造９−２〜９−４内のアシストゲートトランジスタＡＧＴ２〜４は、非導通状態（ＯＦＦ）である。
【００５３】
ここで、“Ｈ”は、トランジスタをオンにするための電位を意味し、“Ｌ”は、トランジスタをオフにするための電位を意味する。以下の説明においても同様である。
【００５４】
この後、書き込み動作の対象となる選択メモリセルのワード線ＷＬ-selectに、例えば、第１の正のバイアスよりも大きい第２の正のバイアスＶ２（例えば２０Ｖ程度）を印加する。また、ビット線ＢＬ１、ＢＬ２、ＢＬ３の電圧は、書き込むべきデータに応じて、電源電圧Ｖｄｄ又は接地電位に設定される。
【００５５】
フィン型積層構造９−２〜９−４内のメモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃでは、アシストゲートトランジスタＡＧＴ２〜４が非導通状態であるため、第２の正のバイアスＶ２が印加されても、容量カップリングによりメモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃのチャネル電位が上昇する。このため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に書き込みに必要な十分に大きな電圧が印加されず、書き込みが禁止される。
【００５６】
一方、フィン型積層構造９−１内のメモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃでは、アシストゲートトランジスタＡＧＴ１が導通状態（ＯＮ）とされているため、書き込むべきデータに従った電位が半導体層３ａ、３ｂ、３ｃに転送される。書き込みデータが“０”のとき、例えば、チャネルは所定の正の電位に設定される。この状態において、選択されたメモリセルＭＣのコントロールゲート電極に第２の正のバイアスＶ２が印加されると、容量カップリングによりチャネル電位が上昇し、これによりドレイン側選択ゲートトランジスタＳ１がカットオフ状態になる。従って、書き込みデータ“０”に従う電位が転送されたメモリストリングでは、第２の正のバイアスＶ２の印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはない。即ち、書き込みが禁止される（“０”−プログラミング）。
【００５７】
これに対し、書き込みデータが“１”のとき、例えば、チャネルは接地電位（０Ｖ）になる。この状態において、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスＶ２が印加されても、ドレイン側選択ゲートトランジスタＳ１がカットオフ状態になることはない。従って、書き込みデータ“１”に対応する電位が転送されたメモリストリングでは、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が発生し、電荷蓄積層内に電子が注入される。即ち、書き込みが実行される（“１”−プログラミング）。
【００５８】
（消去動作）
次に、消去動作の一例を説明する。
消去動作は、例えば、選択された１つ以上のフィン型積層構造９−ｉ内のメモリストリングＮＡＮＤａ、ＮＡＮＤｂ及びＮＡＮＤｃに対して同時に行うことができる。
【００５９】
まず、ビット線ＢＬ１、ＢＬ２、ＢＬ３及びソース線ＳＬに接地電位（０Ｖ）を印加し、選択ゲート線ＳＧＬ１、ＳＧＬ２及びワード線ＷＬ１〜ＷＬ４に、第１の負のバイアスＶ１’を印加する。この時、メモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃのチャネルとなる半導体層３ａ、３ｂ、３ｃにＰ型の蓄積領域が形成される。
【００６０】
また、消去動作の対象とされる１つ以上のフィン型積層構造に対応するアシストゲート線ＡＧＬの電位を、例えば、“Ｈ”にし、これにより対応するアシストゲートトランジスタＡＧＴを導通状態（ＯＮ）にする。そして、全てのワード線ＷＬ１〜ＷＬ４に、第１の負のバイアスＶ１’よりも大きい第２の負のバイアスＶ２’を印加する。
【００６１】
その結果、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、消去に必要な十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。
【００６２】
（読み出し動作）
次に、読み出し動作について説明する。ここでは、フィン型積層構造９−１内のメモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃを選択し、これら複数のメモリストリングに対して、同時に読み出し動作を実行する場合を例として説明する。
【００６３】
まず、ビット線ＢＬ１、ＢＬ２、ＢＬ３に、図示しないセンスアンプ回路を接続し、ソース線ＳＬに接地電位（０Ｖ）を印加する。また、アシストゲート線ＡＧＬ１の電位を、例えば“Ｈ”にし、フィン型積層構造９−１内のアシストゲートトランジスタＡＧＴ１を導通状態（ＯＮ）にする。なお、その他のアシストゲート線ＡＧＬ２〜ＡＧＬ４の電位は例えば“Ｌ”に維持され、これによりフィン型積層構造９−２〜９−４内のアシストゲートトランジスタＡＧＴ２〜４は非導通状態（ＯＦＦ）とされる。
【００６４】
また、選択ゲート線ＳＧＬ１、ＳＧＬ２及びワード線ＷＬ１〜ＷＬ４に、第１の正のバイアスＶｒｅａｄを印加する。第１の正のバイアスＶｒｅａｄは、メモリセルＭＣの保持データのいかんにかかわらず、メモリセルＭＣを導通状態にする値とする。
【００６５】
この後、メモリストリングＮＡＮＤａ、ＮＡＮＤｂ、ＮＡＮＤｃに対して、ソース領域側のメモリセルＭＣ１からドレイン領域側のメモリセルＭＣ４に向かって、順次データの読み出しを行う。
【００６６】
読み出し対象となる選択メモリセルＭＣでは、コントロールゲート電極に第１の正のバイアスＶｒｅａｄよりも小さい読み出しのための第２の正のバイアスＶｒが印加される。第２の正のバイアスＶｒは、例えば、複数の閾値電圧分布の中間の電圧とする。
【００６７】
選択メモリセルに記憶されたデータの値に応じて、その選択メモリセルの導通／非導通が決定される。センスアンプ回路を用いて、ビット線ＢＬ１、ＢＬ２、ＢＬ３の電位変化や、ビット線ＢＬ１、ＢＬ２、ＢＬ３に流れる電流変化などを検出することにより、読み出しを行うことができる。
【００６８】
［製造方法］
次に、図６〜図８を参照して、図１Ａ〜図５に示す不揮発性半導体記憶装置のメモリセルアレイ部分を製造する方法を説明する。
【００６９】
まず、図６に示すように、半導体基板１上に素子分離絶縁層１ａを介して、層間絶縁膜２、４ａ、４ｂ、５及び半導体層３ａ〜３ｃを、図６に示す順序で堆積させる。そして、フォトリソグラフィ及びエッチング技術を用いて層間絶縁膜２、４ａ、４ｂ、５及び半導体層３ａ〜３ｃを加工して、前述のフィン型積層構造９−１〜９−４、第１導電部７ａ、第２導電部７ｂ、及び階段部１０を形成する。なお、階段部１０は、図示しないレジストを徐々にエッチバックすることにより形成することが可能である。
【００７０】
次に、図７に示すようにゲート積層構造としての第１の絶縁層６ａ、電荷蓄積層６ｂ、第２の絶縁層６ｃ、及び電極層６を、その順にフィン型積層構造９−１〜９−４の表面も含めた全面に堆積させ、その後、フォトリソグラフィ及びエッチング技術を用いて第１の絶縁層６ａ、電荷蓄積層６ｂ、第２の絶縁層６ｃ、及び電極層６を加工して、ワード線ＷＬ１〜ＷＬ４、選択ゲート線ＳＧＬ１〜ＳＧＬ２、及びアシストゲート電極ＡＧを形成する。
【００７１】
次に、再度フォトリソグラフィ及びエッチング技術を用いて、図８に示すようにアシストゲート電極ＡＧのエッチングを行うことにより、フィン型積層構造９−１〜９−４のアシストゲート電極ＡＧ１〜ＡＧ４をそれぞれ電気的に独立させる。そして、図示は省略するが、図８の構造上に層間絶縁膜を堆積させた後、この層間絶縁膜を貫通する多数のホールを形成して、階段部１０の半導体層３ａ〜３ｃ上に達するコンタクトプラグＢＣ１〜ＢＣ３を形成する。同様にして、アシストゲート電極ＡＧ１〜ＡＧ４上にコンタクトプラグＡＣ１〜ＡＣ４を形成し、ソース領域上にはコンタクトプラグＳＣを形成する。
【００７２】
そして、コンタクトプラグＢＣ１、ＢＣ２、ＢＣ３上にビット線ＢＬ１、ＢＬ２、ＢＬ３を形成し、コンタクトプラグＡＣ１〜ＡＣ４上にアシストゲート線ＡＧＬ１〜ＡＧＬ４を形成し、更にコンタクトプラグＳＣ上にソース線ＳＬを形成する。以上の工程により、図１Ａ〜図５の構造が完成する。
【００７３】
ところで、図１Ａ〜図５では、説明の簡単化のため、ワード線ＷＬ等のゲート積層構造は、線幅が上下方向で不変である矩形形状を有するものとして図示されている（図１Ａ）。また、フィン型積層構造９−１〜９−４は半導体基板１の表面に対し垂直な壁面を有する矩形形状を有するものとして図示されている（図４参照）。しかし、実際の装置では、図９に示すように、例えばゲート積層構造は、ＹＺ平面において、線幅が上層から下層に向かうほど大きくなる順テーパ形状となることが多い（製造方法によっては逆テーパになることもある）。また、図１０に示すように、フィン型積層構造９−１〜９−４も、通常の半導体プロセスに従う場合、ＸＺ平面において、上層から下層に向かうほどその幅が大きくなる順テーパ形状を有する。
【００７４】
このように、ゲート積層構造、特にワード線ＷＬが順テーパ形状を有し、フィン型積層構造９−１〜９−４が同じく順テーパ形状を有している場合、上層にあるメモリストリングＮＡＮＤｃ（半導体層３ｃ）では、ワード線ＷＬの幅が小さく、半導体層３ｃの幅も小さいため、ゲート長が小さく、チャネル部分の幅（アクティブエリア幅）も小さい。一方、下層にあるメモリストリングＮＡＮＤａ（半導体層３ａ）では、ワード線ＷＬの幅が大きく、半導体層３ａの幅も大きいため、ゲート長が大きく、チャネル部分の幅（アクティブエリア幅）も大きい。このようなゲート長、及びアクティブエリア幅の積層方向における差は、短チャネル効果を含むメモリセルの特性が積層方向において異なることの原因となり得る。
【００７５】
そこで、本実施の形態では、図１１Ａに示すように、フィン型積層構造９−１〜９―４内の半導体層３ａ〜３ｃのメモリセルにおけるチャネル不純物濃度が、上層から下層に向かうほど小さくなるよう、半導体層３ａ〜３ｃが製造される（上層の半導体層ほど、チャネル不純物濃度が大きい）。具体的には、半導体層３ａ〜３ｃがｐ型半導体で構成されている場合、半導体層３ａ〜３ｃのチャネル部分におけるｐ型不純物の不純物濃度Ｄｃｃ、Ｄｃｂ、Ｄｃａは、Ｄｃｃ＞Ｄｃｂ＞Ｄｃａの関係を与えられている。
【００７６】
上層の半導体層３ｃでは、ゲート長が小さく、アクティブエリア幅も小さいため、下層の半導体層３ａに比べ、メモリセルにおける短チャネル効果が生じやすくなる（その他の特性が同一である場合）。しかし、本実施の形態では、上述のようにチャネル不純物濃度Ｄｃｃ、Ｄｃｂ、ＤｃａがＤｃｃ＞Ｄｃｂ＞Ｄｃａの関係を与えられている。このため、上層の半導体層３ｃでは、メモリセルＭＣでの閾値電圧Ｖｔｈが上昇し、上層の半導体層３ｃの短チャネル効果の発生は抑制される。したがって、この第１の実施の形態の構成によれば、上記したようなテーパ形状に基づくゲート長及びアクティブエリア幅の相違に拘わらず、積層方向においてメモリセルの特性を均一化することができる。
【００７７】
なお、このようなチャネル部分の不純物濃度が異なる半導体層３ａ、３ｂ、３ｃは、次のような方法で形成することができる。例えば、図１１Ｂに示すように、半導体層３ａ、３ｂ、３ｃを順次堆積し、各層の堆積の際に各層の表面上方からからイオン注入を行うことにより形成することができる。このときのイオン注入量を変化させることにより、上記のような異なる不純物濃度の半導体層３ａ〜３ｃを形成することができる。
【００７８】
あるいは、図１１Ｃに示すように、フィン型積層構造９−１〜９−４を形成した後、フィン型積層構造９−１〜９−４の側面に斜め方向からイオン注入を行うことにより不純物を注入することができる。斜めイオン注入の場合、フィン型積層構造９−１〜９−４の上方にある半導体層３ｃにはイオンが注入されやすく、下方にある半導体層３ａにはイオンが注入されにくい。このため、半導体層３ａ〜３ｃの不純物濃度を異ならせることができる。
【００７９】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置を、図１２を参照して説明する。第２の実施の形態の不揮発性半導体記憶装置の概略構成は、第１の実施の形態（図１Ａ〜図５）と同一である。
【００８０】
図１２は、第２の実施の形態の不揮発性半導体記憶装置のＹ軸方向の断面図である。この第２の実施の形態の不揮発性半導体記憶装置は、第１の実施の形態と同様に、ゲート積層構造、特にワード線ＷＬが順テーパ形状を有し、フィン型積層構造９−１〜９−４が同じく順テーパ形状を有している。このため、上層にあるメモリストリングＮＡＮＤｃ（半導体層３ｃ）では、ワード線ＷＬの幅が小さく、半導体層３ｃの幅も小さいため、ゲート長が小さく、チャネル部分の幅（アクティブエリア幅）も小さい。一方、下層にあるメモリストリングＮＡＮＤａでは、ワード線ＷＬの幅が大きく、半導体層３ａの幅も大きいため、ゲート長が大きく、チャネル部分の幅（アクティブエリア幅）も大きい。
【００８１】
そこで、本実施の形態では、図１２に示すように、フィン型積層構造９−１〜９―４内の半導体層３ａ〜３ｃのメモリセルのソース／ドレインの不純物濃度が、上層から下層に向かうほど大きくなるようにしている。具体的には、半導体層３ａ〜３ｃがｐ型半導体で構成されている場合、半導体層３ａ〜３ｃのメモリセルにおけるソース／ドレインのｎ型不純物（リン（Ｐ）等）の不純物濃度Ｄｓｄｃ、Ｄｓｄｂ、Ｄｓｄａが、Ｄｓｄｃ＜Ｄｓｄｂ＜Ｄｓｄａの関係を与えられている。なお、半導体層３ａ〜３ｃのメモリセルのチャネル部分のｐ型不純物の不純物濃度は、半導体層３ａ〜３ｄの間で同一であってよい。ただし、チャネル部分のｐ型不純物濃度も、積層方向で異なるものとすることも可能である。
【００８２】
上層の半導体層３ｃでは、ゲート長が小さく、アクティブエリア幅も小さいため、下層の半導体層３ａに比べ、メモリセルにおける短チャネル効果が生じやすくなる。しかし、本実施の形態では、上述のようにソース／ドレインの不純物濃度Ｄｓｄｃ、Ｄｓｄｂ、ＤｓｄａがＤｓｄｃ＜Ｄｓｄｂ＜Ｄｓｄａの関係を与えられている。このため、上層の半導体層３ｃでは、メモリセルＭＣでの閾値電圧Ｖｔｈが上昇し、上層の半導体層３ｃの短チャネル効果の発生は抑制される。したがって、この第２の実施の形態の構成によれば、積層方向においてメモリセルの特性を均一化することができる。
【００８３】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置を、図１３を参照して説明する。第３の実施の形態の不揮発性半導体記憶装置の概略構成は、第１の実施の形態（図１Ａ〜図５）と同一である。
図１３は、第３の実施の形態の不揮発性半導体記憶装置のＹ軸方向の断面図である。この第３の実施の形態の不揮発性半導体記憶装置は、第１の実施の形態と同様に、ゲート積層構造、特にワード線ＷＬが順テーパ形状を有し、フィン型積層構造９−１〜９−４が同じく順テーパ形状を有している。
【００８４】
この第３の実施の形態の不揮発性半導体記憶装置では、半導体層３ａ〜３ｃの積層方向（Ｚ方向）の膜厚Ｔが、下層から上層に向かうに従って大きくなるよう、半導体層３ａ〜３ｃが構成されている（上層の半導体層ほど、積層方向の膜厚Ｔが大きい）。具体的には、半導体層３ａ〜３ｃのＺ方向の膜厚Ｔａ〜Ｔｃが、Ｔｃ＞Ｔｂ＞Ｔａの関係を与えられている。
【００８５】
更に、この第３の実施の形態では、半導体層３ａ〜３ｃのメモリセルにおけるチャネル不純物濃度が、上層から下層に向かうほど小さくなるよう、半導体層３ａ〜３ｃが形成されている。具体的には、半導体層３ａ〜３ｃがｐ型半導体で構成されている場合、半導体層３ａ〜３ｃのチャネル部分におけるｐ型不純物の不純物濃度Ｄｃｃ、Ｄｃｂ、Ｄｃａが、Ｄｃｃ＞Ｄｃｂ＞Ｄｃａの関係を有している。
【００８６】
図１４に示すように、半導体層３ａ〜３ｃの膜厚Ｔａ〜ＴｃがＴｃ＞Ｔｂ＞Ｔａの関係を与えられている状況において、ｐ型不純物をフィン型積層構造９−１〜４に斜めイオン注入すると、上層の半導体層３ｃにおいては不純物が注入されやすく、逆に下層の半導体層３ａにおいては不純物が注入されにくい。このため、上記のように、Ｄｃｃ＞Ｄｃｂ＞Ｄｃａの関係が与えられる。
【００８７】
上層の半導体層３ｃでは、ゲート長が小さく、アクティブエリア幅も小さいため、下層の半導体層３ａに比べ、メモリセルにおける短チャネル効果が生じやすくなる。しかし、本実施の形態では、上述のようにチャネル不純物濃度Ｄｃｃ、Ｄｃｂ、ＤｃａがＤｃｃ＞Ｄｃｂ＞Ｄｃａの関係を与えられている。このため、上層の半導体層３ｃでは、メモリセルＭＣでの閾値電圧Ｖｔｈが上昇し、上層の半導体層３ｃの短チャネル効果の発生は抑制される。したがって、この第３の実施の形態の構成によれば、積層方向においてメモリセルの特性を均一化することができる。
【００８８】
［第４の実施の形態］
次に、第４の実施の形態に係る不揮発性半導体記憶装置を、図１５を参照して説明する。第４の実施の形態の不揮発性半導体記憶装置の概略構成は、第１の実施の形態（図１Ａ〜図５）と同一である。
図１５は、第４の実施の形態の不揮発性半導体記憶装置のＹ軸方向の断面図である。この第４の実施の形態の不揮発性半導体記憶装置は、第１の実施の形態と同様に、ゲート積層構造、特にワード線ＷＬが順テーパ形状を有し、フィン型積層構造９−１〜９−４が同じく順テーパ形状を有している。このため、上層にあるメモリストリングＮＡＮＤｃでは、ワード線ＷＬの幅が小さく、半導体層３ｃの幅も小さいため、ゲート長が小さく、チャネル部分の幅（アクティブエリア幅）も小さい。一方、下層にあるメモリストリングＮＡＮＤａでは、ワード線ＷＬの幅が大きく、半導体層３ａの幅も大きいため、ゲート長が大きく、チャネル部分の幅（アクティブエリア幅）も大きい。
【００８９】
このため、第４の実施の形態の不揮発性半導体記憶装置では、半導体層３ａ〜３ｃの積層方向（Ｚ方向）の膜厚Ｔが、上層から下層に向かうに従って大きくなるよう、半導体層３ａ〜３ｃが構成されている。具体的には、半導体層３ａ〜３ｃのＺ方向の膜厚Ｔａ〜Ｔｃが、Ｔｃ＜Ｔｂ＜Ｔａの関係を与えられている。
【００９０】
更に、この第４の実施の形態では、半導体層３ａ〜３ｃのメモリセルのソース・ドレインの不純物濃度が、上層から下層に向かうほど大きくなるようにしている。具体的には、半導体層３ａ〜３ｃがｐ型半導体で構成されている場合、半導体層３ａ〜３ｃのメモリセルのソース・ドレインのｎ型不純物の不純物濃度Ｄｓｄｃ、Ｄｓｄｂ、Ｄｓｄａが、Ｄｓｄｃ＜Ｄｓｄｂ＜Ｄｓｄａの関係を有している。
【００９１】
図１６に示すように、半導体層３ａ〜３ｃの膜厚Ｔａ〜ＴｃがＴｃ＜Ｔｂ＜Ｔａの関係を与えられている状況において、ソース／ドレインの形成のためにｎ型不純物（リン（Ｐ）等）をフィン型積層構造９−１〜４に斜めイオン注入すると、上層の半導体層３ｃにおいては不純物が注入されにくく、逆に下層の半導体層３ａにおいては不純物が注入されやすい。このため、上記のように、Ｄｓｄｃ＜Ｄｓｄｂ＜Ｄｓｄａの関係が与えられる。
【００９２】
上層の半導体層３ｃでは、ゲート長が小さく、アクティブエリア幅も小さいため、下層の半導体層３ａに比べ、メモリセルにおける短チャネル効果が生じやすくなる。しかし、本実施の形態では、上述のように半導体層３ａ〜３ｃのソース／ドレインの不純物濃度Ｄｓｄｃ、Ｄｓｄｂ、ＤｓｄａがＤｓｄｃ＜Ｄｓｄｂ＜Ｄｓｄａの関係を与えられている。このため、上層の半導体層３ｃでは、メモリセルＭＣでの閾値電圧Ｖｔｈが上昇し、上層の半導体層３ｃの短チャネル効果の発生は抑制される。したがって、この第４の実施の形態の構成によれば、積層方向においてメモリセルの特性を均一化することができる。
【００９３】
［第５の実施の形態］
次に、第５の実施の形態に係る不揮発性半導体記憶装置を、図１７〜図１９を参照して説明する。第５の実施の形態の不揮発性半導体記憶装置の概略構成は、第１の実施の形態（図１Ａ〜図５）と同一である。  図１７は、第５の実施の形態の不揮発性半導体記憶装置のＹ軸方向の断面図である。図１８は、第５の実施の形態の不揮発性半導体記憶装置のＸ軸方向の断面図である。
この第５の実施の形態の不揮発性半導体記憶装置は、前述の第１〜第５の実施の形態とは異なり、ゲート積層構造、特にワード線ＷＬが逆テーパ形状を有する（図１７参照）。一方、図１８に示すように、フィン型積層構造９−１〜９−４は、第１〜第４の実施の形態と同様に順テーパ形状を有している。
【００９４】
このため、上層にあるメモリストリングＮＡＮＤｃでは、ワード線ＷＬの幅が大きいため、ゲート長は大きい一方、半導体層３ｃの幅は小さいため、チャネル部分の幅（アクティブエリア幅）は小さい。一方、下層にあるメモリストリングＮＡＮＤａでは、ワード線ＷＬの幅が小さいため、ゲート長は小さい一方、チャネル部分の幅（アクティブエリア幅）は大きい。このため、上層にあるメモリストリングＮＡＮＤｃでは、メモリセルが導通状態とされた場合のセル電流Ｉｃｅｌｌが下層にあるメモリストリングＮＡＮＤａに比べ小さい。このセル電流Ｉｃｅｌｌの差が大きいと、メモリセルアレイからの読み出し動作において誤読み出し等が生じる虞がある。また、下層のメモリストリングＮＡＮＤａでは、短チャネル効果が生じやすい。
【００９５】
そこで、本実施の形態では、図１９に示すように、半導体層３ａ〜３ｃの積層方向（Ｚ方向）の膜厚が、下層から上層に向かうに従って大きくなるよう、半導体層３ａ〜３ｃが構成されている。具体的には、半導体層３ａ〜３ｃのＺ方向の膜厚Ｔａ〜Ｔｃが、Ｔｃ＞Ｔｂ＞Ｔａの関係を与えられている。
この関係Ｔｃ＞Ｔｂ＞Ｔｃを与えられることにより、積層方向のメモリストリング３ａ〜３ｃ間において、セル電流Ｉｃｅｌｌの大きさを一定にすることができる。また、下層のメモリストリングＮＡＮＤａにおける短チャネル効果も抑制することができる。
【００９６】
［第６の実施の形態］
次に、第６の実施の形態に係る不揮発性半導体記憶装置を、図２０を参照して説明する。第６の実施の形態の不揮発性半導体記憶装置の概略構成は、第１の実施の形態（図１Ａ〜図５）と同一である。図２０は、第６の実施の形態の不揮発性半導体記憶装置のＹ軸方向の断面図である。
この第６の実施の形態の不揮発性半導体記憶装置は、第５の実施の形態と同様に、ゲート積層構造、特にワード線ＷＬが逆テーパ形状を有し、一方、フィン型積層構造９−１〜９−４は順テーパ形状を有している。このため、上層にあるメモリストリングＮＡＮＤｃでは、ゲート長は大きい一方、チャネル部分の幅（アクティブエリア幅）は小さい。一方、下層にあるメモリストリングＮＡＮＤａでは、ゲート長は小さい一方、チャネル部分の幅（アクティブエリア幅）は大きい。
【００９７】
そこで、第６の実施の形態では、図２０に示すように、半導体層３ａ〜３ｃのメモリセルにおけるチャネル不純物濃度Ｄｃが、上層から下層に向かうほど大きくなるようにしている。具体的には、半導体層３ａ〜３ｃがｐ型半導体で構成されている場合、半導体層３ａ〜３ｃのチャネル部分におけるｐ型不純物（リン（Ｐ）等）の不純物濃度Ｄｃｃ、Ｄｃｂ、Ｄｃａが、Ｄｃｃ＜Ｄｃｂ＜Ｄｃａの関係を有している。
【００９８】
上層の半導体層３ｃでは、ゲート長が大きく、一方でアクティブエリア幅は小さいため、下層の半導体層３ａに比べ、セル電流Ｉｃｅｌｌが小さくなる傾向にある。しかし、本実施の形態では、上述のようにチャネル不純物濃度Ｄｃｃ、Ｄｃｂ、ＤｃａがＤｃｃ＜Ｄｃｂ＜Ｄｃａの関係を与えられている。このため、セル電流Ｉｃｅｌｌを積層方向において均一化することができる。また、短チャネル効果も積層方向で均一化することができる。
【００９９】
［第７の実施の形態］
次に、第７の実施の形態に係る不揮発性半導体記憶装置を、図２１を参照して説明する。第７の実施の形態の不揮発性半導体記憶装置の概略構成は、第１の実施の形態（図１Ａ〜図５）と同一である。図２１は、第７の実施の形態の不揮発性半導体記憶装置のＹ軸方向の断面図である。
この第７の実施の形態の不揮発性半導体記憶装置は、第５の実施の形態と同様に、ゲート積層構造、特にワード線ＷＬが逆テーパ形状を有し、一方、フィン型積層構造９−１〜９−４は順テーパ形状を有している。
【０１００】
この第７の実施の形態では、図２１に示すように、半導体層３ａ〜３ｃのメモリセルにおけるソース／ドレインの不純物濃度Ｄｓｄが、上層から下層に向かうほど小さくなるようにしている（上層の半導体層ほどＤｓｄが大きい）。具体的には、半導体層３ａ〜３ｃがｐ型半導体で構成されている場合、半導体層３ａ〜３ｃのメモリセルのソース／ドレインにおけるｎ型不純物（リン（Ｐ）等）の不純物濃度Ｄｓｄｃ、Ｄｓｄｂ、Ｄｓｄａが、Ｄｓｄｃ＞Ｄｓｄｂ＞Ｄｓｄａの関係を有している。このため、第６の実施の形態と同様に、セル電流Ｉｃｅｌｌを積層方向において均一化することができる。また、短チャネル効果も積層方向で均一化することができる。
【０１０１】
［第８の実施の形態］
次に、第８の実施の形態に係る不揮発性半導体記憶装置を、図２２を参照して説明する。第８の実施の形態の不揮発性半導体記憶装置の概略構成は、第１の実施の形態（図１Ａ〜図５）と同一である。図２２は、第８の実施の形態の不揮発性半導体記憶装置のＹ軸方向の断面図である。
この第８の実施の形態の不揮発性半導体記憶装置は、第５の実施の形態と同様に、ゲート積層構造、特にワード線ＷＬが逆テーパ形状を有し、一方、フィン型積層構造９−１〜９−４は順テーパ形状を有している。
【０１０２】
この第８の実施の形態の不揮発性半導体記憶装置では、半導体層３ａ〜３ｃの積層方向（Ｚ方向）の膜厚Ｔが、下層から上層に向かうに従って大きくなるよう、半導体層３ａ〜３ｃが構成されている。具体的には、半導体層３ａ〜３ｃのＺ方向の膜厚Ｔａ〜Ｔｃが、Ｔｃ＞Ｔｂ＞Ｔａの関係を与えられている。
【０１０３】
更に、この第８の実施の形態では、半導体層３ａ〜３ｃのメモリセルにおけるソース／ドレイン不純物濃度Ｄｓｄが、上層から下層に向かうほど小さくなるよう、半導体層３ａ〜３ｃが形成されている。具体的には、半導体層３ａ〜３ｃがｐ型半導体で構成されている場合、半導体層３ａ〜３ｃのメモリセルのソース／ドレインにおけるｎ型不純物の不純物濃度Ｄｓｄｃ、Ｄｓｄｂ、Ｄｓｄａが、Ｄｓｄｃ＞Ｄｓｄｂ＞Ｄｓｄａの関係を有している。
【０１０４】
図２３に示すように、半導体層３ａ〜３ｃの膜厚Ｔａ〜ＴｃがＴｃ＞Ｔｂ＞Ｔａの関係を与えられている状況において、メモリセルのソース／ドレインを形成するためのｎ型不純物（リン等）をフィン型積層構造９−１〜４に斜めイオン注入すると、上層の半導体層３ｃにおいては不純物が注入されやすく、逆に下層の半導体層３ａにおいては不純物が注入されにくい。このため、上記のように、Ｄｓｄｃ＞Ｄｓｄｂ＞Ｄｓｄａの関係が与えられる。
【０１０５】
上層の半導体層３ｃでは、ゲート長が大きく、一方でアクティブエリア幅は小さいため、下層の半導体層３ａに比べ、セル電流Ｉｃｅｌｌが小さくなる傾向にある。しかし、本実施の形態では、上述のようにソース／ドレイン不純物濃度Ｄｓｄｃ、Ｄｓｄｂ、ＤｓｄａがＤｓｄｃ＞Ｄｓｄｂ＞Ｄｓｄａの関係を与えられている。このため、セル電流Ｉｃｅｌｌを積層方向において均一化することができる。また、短チャネル効果も積層方向で均一化することができる。
【０１０６】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０７】
１…半導体基板、 ２、４ａ、４ｂ、５…層間絶縁層、 ３ａ、３ｂ、３ｃ…半導体層、 ６ａ… 第１の絶縁層、  ６ｂ… 電荷蓄積層、 ６ｃ…第２の絶縁層、 ６ｄ… 電極層、 ７ａ… 第１導電部、 ７ｂ… 第２導電部、 ８… 不純物領域（ソース領域）、 ９… 不純物領域（ドレイン領域）、 ９−１〜９−４… フィン型積層構造、ＢＬ…ビット線、 ＳＬ…ソース線、 ＡＧ１〜ＡＧ３… アシストゲート電極、 ＡＧＬ１、…ＡＧＬ４… アシストゲート線。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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