(57)【要約】【課題】リセット信号を高精度に制御可能とする。【解決手段】リセット信号発生装置１は、リセット信号を要求するリセット要求信号を検出するリセット要求検出回路１０と、リセット信号をアクティブレベルにするオンタイミング、インアクティブレベルにするオフタイミング、及びアクティブレベルとすることが可能なイネーブル期間を指定するタイミング指定部２０と、イネーブル期間内にオンタイミング及びオフタイミングが指定されている場合には、リセット要求信号を検出後、オンタイミング及びオフタイミングに基づいてアクティブレベル及びインアクティブレベルとなり、イネーブル期間内にオンタイミング及びオフタイミングが指定されていない場合には、インアクティブレベルを維持するリセット信号を生成するリセット信号制御部３０と、を備える。【選択図】図１
2015011625.tif 000002
【特許請求の範囲】
【請求項１】
リセット信号を要求するリセット要求信号を検出するリセット要求検出回路と、
リセット信号をアクティブレベルにするオンタイミング、インアクティブレベルにするオフタイミング、及びアクティブレベルとすることが可能なイネーブル期間を指定するタイミング指定部と、
前記イネーブル期間内に前記オンタイミング及び前記オフタイミングが指定されている場合には、前記リセット要求信号を検出後、前記オンタイミング及び前記オフタイミングに基づいてアクティブレベル及びインアクティブレベルとなり、前記イネーブル期間内に前記オンタイミング及び前記オフタイミングが指定されていない場合には、インアクティブレベルを維持するリセット信号を生成するリセット信号制御部と、
を備えることを特徴とするリセット信号発生装置。
【請求項２】
前記リセット要求検出回路は、クロック信号に同期して前記リセット要求信号の立ち上がり又は立ち下がりを検出すると、所定期間アクティブレベルとなるリセット要求検出信号を生成し、
前記タイミング指定部は、
前記イネーブル期間に相当する前記クロック信号のクロック数を設定するイネーブルカウントレジスタと、
前記リセット要求検出信号がアクティブレベルになってから前記オンタイミングまでの時間に相当する前記クロック信号のクロック数を設定するアクティブ出力カウントレジスタと、
前記リセット要求検出信号がアクティブレベルになってから前記オフタイミングまでの時間に相当する前記クロック信号のクロック数を設定するインアクティブ出力カウントレジスタと、を有し、
前記リセット信号制御部は、
カウントアップイネーブル信号がアクティブレベルになると前記クロック信号に同期してカウンタ値をカウントアップし、カウンタ値が前記イネーブルカウントレジスタの設定値と一致したときに０にリセットするカウンタ回路と、
前記リセット要求検出信号がアクティブレベルになったことに応じてアクティブレベルになり、前記カウンタ値が前記イネーブルカウントレジスタの設定値と一致したときにインアクティブレベルとなる前記カウントアップイネーブル信号を生成するカウンタ制御部と、
前記カウントアップイネーブル信号がアクティブレベルである場合には、前記カウンタ値が前記アクティブ出力カウントレジスタの設定値と一致したときにアクティブレベルとなり前記カウンタ値が前記インアクティブ出力カウントレジスタの設定値と一致したときにインアクティブレベルとなるリセット信号を生成するリセット信号生成部と、を有する
ことを特徴とする、請求項１に記載のリセット信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミングを制御可能なリセット信号を発生するリセット信号発生装置に関する。
【背景技術】
【０００２】
電子回路をリセットするリセット信号を出力する手法として、一般に、電子回路に供給される電源電圧の低下を検出する回路によるものと、マイクロプロセッサが駆動するプログラムにより制御される回路によるものがある。前者によるリセットをハードウェアリセット、後者によるリセットをソフトウェアリセットと称する。
【０００３】
ハードウェアリセットの回路は主としてマイクロプロセッサと独立した回路により構成されるため、マイクロプロセッサが駆動するプログラムはリセット信号が発生されるタイミングを制御することができない。したがって、ハードウェアリセットは多くの場合に有効であるが、場合によっては問題を引き起こすことがある。例えば、重要な装置やデータを操作しているときにリセット動作がなされた場合、装置の暴走やデータの喪失などにより深刻な問題が生じるおそれがある。
【０００４】
一方、ソフトウェアリセットはプログラムの実行手順が明確である場合はハードウェアリセットのように予期せぬタイミングで動作することはないが、イベント駆動型の割込みルーチンなど任意のタイミングで動作する場合、やはり装置の暴走やデータの喪失などにより深刻な問題が生じるおそれがある。
【０００５】
また、瞬停などの機器の電源電圧の低下を検出した際に、常にハードウェアリセットを行うのではなく、再リセット抑制部により所望時にはリセット動作を制御して、所定の時間だけリセットを抑制することが可能なリセット回路が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−２７６０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載のリセット回路によれば、リセット信号をアクティブレベルとするか、抑制してインアクティブレベルを維持させるかの制御を行うのみであり、リセット信号をどのタイミングでアクティブレベルとしどのタイミングでインアクティブレベルとするかを高精度に制御することはできない。
【０００８】
かかる事情に鑑みてなされた本発明は、リセット信号のタイミングを高精度に制御可能とすることを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係るリセット信号発生装置は、リセット信号を要求するリセット要求信号を検出するリセット要求検出回路と、リセット信号をアクティブレベルにするオンタイミング、インアクティブレベルにするオフタイミング、及びアクティブレベルとすることが可能なイネーブル期間を指定するタイミング指定部と、前記イネーブル期間内に前記オンタイミング及び前記オフタイミングが指定されている場合には、前記リセット要求信号を検出後、前記オンタイミング及び前記オフタイミングに基づいてアクティブレベル及びインアクティブレベルとなり、前記イネーブル期間内に前記オンタイミング及び前記オフタイミングが指定されていない場合には、インアクティブレベルを維持するリセット信号を生成するリセット信号制御部と、を備えることを特徴とする。
【００１０】
さらに、本発明に係るリセット信号発生装置において、前記リセット要求検出回路は、クロック信号に同期して前記リセット要求信号の立ち上がり又は立ち下がりを検出すると、所定期間アクティブレベルとなるリセット要求検出信号を生成し、前記タイミング指定部は、前記イネーブル期間に相当する前記クロック信号のクロック数を設定するイネーブルカウントレジスタと、前記リセット要求検出信号がアクティブレベルになってから前記オンタイミングまでの時間に相当する前記クロック信号のクロック数を設定するアクティブ出力カウントレジスタと、前記リセット要求検出信号がアクティブレベルになってから前記オフタイミングまでの時間に相当する前記クロック信号のクロック数を設定するインアクティブ出力カウントレジスタと、を有し、前記リセット信号制御部は、カウントアップイネーブル信号がアクティブレベルである間前記クロック信号に同期してカウンタ値をカウントアップし、カウンタ値が前記イネーブルカウントレジスタの設定値と一致したときに０にリセットするカウンタ回路と、前記リセット要求検出信号がアクティブレベルになったことに応じてアクティブレベルになり、前記カウンタ値が前記イネーブルカウントレジスタの設定値と一致したときにインアクティブレベルとなる前記カウントアップイネーブル信号を生成するカウンタ制御部と、前記カウントアップイネーブル信号がアクティブレベルである場合には、前記カウンタ値が前記アクティブ出力カウントレジスタの設定値と一致したときにアクティブレベルとなり前記カウンタ値が前記インアクティブ出力カウントレジスタの設定値と一致したときにインアクティブレベルとなるリセット信号を生成するリセット信号生成部と、を有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、リセット信号を高精度に制御することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係るリセット信号発生装置の構成例を示すブロック図である。
【図２】本発明の一実施形態に係るリセット信号発生装置で用いられる信号のタイミングチャートの一例を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明によるリセット信号発生装置の実施形態について、図面を参照して詳細に説明する。
【００１４】
図１は、本発明の一実施形態に係るリセット信号発生装置の構成例を示すブロック図である。リセット信号発生装置１は、リセット信号を要求するリセット要求信号ａ及びクロック信号ｂが入力され、アクティブレベルになるタイミング及びインアクティブレベルになるタイミングが制御されたリセット信号ｇを出力する。
【００１５】
図１に示すように、リセット信号発生装置１は、リセット要求検出回路１０と、タイミング指定部２０と、リセット信号制御部３０とを備える。
【００１６】
リセット要求検出回路１０は、リセット信号発生装置１に入力されるリセット要求信号ａを検出する。
【００１７】
タイミング指定部２０は、リセット信号ｇをアクティブレベルにするオンタイミング、インアクティブレベルにするオフタイミング、及びアクティブレベルとすることが可能なイネーブル期間を指定する。タイミング指定部２０は、例えば、イネーブルカウントレジスタ２１と、アクティブ出力カウントレジスタ２２と、インアクティブ出力カウントレジスタ２３により構成される。
【００１８】
リセット信号制御部３０は、タイミング指定部２０により指定されたオンタイミング、オフタイミング、及びイネーブル期間に基づいてリセット信号ｇを生成する。リセット信号ｇは、イネーブル期間内にオンタイミング及びオフタイミングが指定されている場合には、リセット要求信号ａを検出後、オンタイミング及びオフタイミングに基づいてアクティブレベル及びインアクティブレベルとなる。また、リセット信号ｇは、イネーブル期間内にオンタイミング及びオフタイミングが指定されていない場合には、インアクティブレベルを維持する。リセット信号制御部３０は、例えば、カウンタ制御部３１と、カウンタ回路３２と、リセット信号生成部３３により構成される。
【００１９】
リセット要求検出回路１０及びリセット信号制御部３０は、クロック信号ｂに同期して駆動する。以下の説明において、クロックとは、クロック信号ｂのクロックを意味する。
【００２０】
図２は、本発明の一実施形態に係るリセット信号発生装置で用いられる信号のタイミングチャートの一例を示す図である。具体的には、リセット信号発生装置１に入力されるリセット要求信号ａ及びクロック信号ｂと、リセット要求検出回路１０により生成されカウンタ制御部３１に出力されるリセット要求検出信号ｃと、カウンタ制御部３１により生成されカウンタ回路３２に出力されるカウントアップイネーブル信号ｄ及びカウンタリセット信号ｅと、カウンタ回路３２により生成されカウンタ制御部３１及びリセット信号生成部３３に出力されるカウンタ信号ｆと、リセット信号生成部３３により生成され外部に出力されるリセット信号ｇのタイミングチャートを示している。クロック信号ｂに非同期で入力されるリセット要求信号ａ以外は、クロック信号ｂの立ち上がりエッジに同期している。
【００２１】
リセット要求検出回路１０は、リセット要求信号ａの立ち上がり又は立ち下がりに応じて所定期間（例えば１クロックの期間）アクティブレベルとするパルスのリセット要求検出信号ｃを生成し、カウンタ制御部３１に出力する。
【００２２】
なお、リセット要求信号ａは、クロック信号ｂによりラッチされるため、十分なセットアップ時間及びホールド時間をとって最低１クロックの期間アクティブレベルになればよい。
【００２３】
カウンタ制御部３１は、リセット要求検出信号ｃがアクティブレベルになったことに応じてアクティブレベルになるカウントアップイネーブル信号ｄを生成し、カウンタ回路３２に出力する。
【００２４】
カウンタ回路３２は、カウントアップイネーブル信号ｄがアクティブレベルである間、カウンタ値をクロック信号ｂに同期してカウントアップするカウンタ信号ｆを生成し、カウンタ制御部３１及びリセット信号生成部３３に出力する。
【００２５】
イネーブルカウントレジスタ２１には、リセット信号をアクティブレベルとすることが可能なイネーブル期間に相当するクロック数が予め設定される。イネーブルカウントレジスタ２１に設定されるレジスタ値をＴ１とする。
【００２６】
カウンタ制御部３１は、カウンタ信号ｆのカウンタ値がレジスタ値Ｔ１と一致したとき、カウントアップイネーブル信号ｄをインアクティブレベルにする。また、カウンタ制御部３１は、カウンタ信号ｆのカウンタ値がレジスタ値Ｔ１−１と一致したことに応じて所定期間（例えば１クロックの期間）アクティブレベルとなるカウンタリセット信号ｅを生成し、カウンタ回路３２に出力する。
【００２７】
カウンタ回路３２は、カウンタリセット信号ｅがアクティブレベルになったとき、カウンタ信号ｆのカウンタ値を０にリセットする。すなわち、カウンタ回路３２は、カウンタ信号ｆのカウンタ値がレジスタ値Ｔ１と一致したときに０にリセットする。なお、カウンタのビット数はレジスタ値Ｔ１をカウントできる分だけあればよい。
【００２８】
アクティブ出力カウントレジスタ２２には、リセット要求検出信号ｃがアクティブレベルになりカウントアップイネーブル信号ｄがアクティブレベルになってから、リセット信号ｇをアクティブレベルにするオンタイミングまでの遅れ時間に相当するクロック数Ｔ２が予め設定される。アクティブ出力カウントレジスタ２２に設定されるレジスタ値をＴ２とする。
【００２９】
インアクティブ出力カウントレジスタ２３には、リセット要求検出信号ｃがアクティブレベルになりカウントアップイネーブル信号ｄがアクティブレベルになってから、リセット信号ｇをインアクティブレベルにするオフタイミングまでの遅れ時間に相当するクロック数Ｔ３が予め設定される。インアクティブ出力カウントレジスタ２３に設定されるレジスタ値をＴ３とする。また、レジスタ値Ｔ３はレジスタ値Ｔ２よりも大きな値とする。
【００３０】
リセット信号生成部３３は、カウンタ信号ｆのカウンタ値がレジスタ値Ｔ２と一致したときにアクティブレベルとなり、レジスタ値Ｔ３と一致したときにインアクティブレベルになるリセット信号ｇを生成し、外部に出力する。
【００３１】
図２に示すように、レジスタ値Ｔ１，Ｔ２，Ｔ３を０＜Ｔ２＜Ｔ３＜Ｔ１とした場合（イネーブル期間内にオンタイミング及びオフタイミングが指定されている場合）には、カウンタ値がＴ２からＴ３の間アクティブレベルとなる、安定したリセット信号ｇが出力される。リセット信号ｇは、カウンタ値０からＴ１までの間（イネーブル期間）に１度だけアクティブレベルとなる。
【００３２】
また、レジスタ値Ｔ１，Ｔ２，Ｔ３を０＜Ｔ１＜Ｔ２＜Ｔ３とした場合（イネーブル期間内にオンタイミング及びオフタイミングが指定されていない場合）には、リセット要求信号ａがアクティブレベルになっても、リセット信号ｇはインアクティブレベルを維持する。つまり、イネーブル期間外ではオンタイミング及びオフタイミングが指定されてもリセット信号ｇはインアクティブレベルを維持する。例えば、リセット信号発生装置１からリセット信号を受け取る電子回路が中断を望まないような処理を実行している場合には、０＜Ｔ１＜Ｔ２＜Ｔ３とすることにより、該電子回路がリセット処理されることを防止することができる。
【００３３】
上述したように、リセット信号発生装置１は、リセット要求検出回路１０によりリセット要求信号ａを検出する。タイミング指定部２０には、リセット信号をアクティブレベルにするオンタイミング、インアクティブレベルにするオフタイミング、及びアクティブレベルとすることが可能なイネーブル期間が指定される。そして、リセット信号制御部３０により、イネーブル期間内にオンタイミング及びオフタイミングが指定されている場合には、リセット要求信号ａを検出後、オンタイミング及びオフタイミングに基づいてアクティブレベル及びインアクティブレベルとなり、イネーブル期間内にオンタイミング及びオフタイミングが指定されていない場合には、インアクティブレベルを維持するリセット信号ｇを生成する。このようにしてリセット信号ｇを制御するため、リセット要求があったときにリセット信号ｇをアクティブレベルにするか、インアクティブレベルのまま維持させるかを制御するとともに、リセット信号ｇをアクティブレベルにするオンタイミング及びインアクティブレベルにするオフタイミングを高精度に制御することができる。
【００３４】
リセット信号発生装置１はすべてディジタル回路により構成され、ＦＰＧＡなどを用いれば集積回路上に簡単に実装することができる。
【００３５】
タイミング指定部２０の各レジスタの設定値は予め設定しておくことができるが、プログラムにより適宜設定できるようにすることもできる。また、これらのレジスタに一度値を設定しておけば次のリセット要求に対して同じ設定が適用されるため、リセット信号のオン・オフタイミングや、リセット信号の抑制を逐一制御しなくてもよい。
【００３６】
上述の実施形態は、代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば、図１に記載の複数の構成ブロックを１つに組み合わせたり、あるいは１つの構成ブロックを分割したりすることが可能である。
【産業上の利用可能性】
【００３７】
本発明は、簡単なディジタル回路により構成され、安定性の高いリセット信号を発生するものであり、電気機器の信頼性を高める効果があるため、産業上大いに利用可能である。
【符号の説明】
【００３８】
１    リセット信号発生装置
１０  リセット要求検出回路
２０  タイミング指定部
３０  リセット信号制御部
２１  イネーブルカウントレジスタ
２２  アクティブ出力カウントレジスタ
２３  インアクティブ出力カウントレジスタ
３１  カウンタ制御部
３２  カウンタ回路
３３  リセット信号生成部
【図１】
2015011625.tif 000003
【図２】
2015011625.tif 000004