(57)【要約】メモリ装置及びメモリ装置の製造の方法が示される。示される方法及び構成は更に高い記録密度のための折畳み及び垂直メモリ装置を提供する。提供される方法はメモリ装置の表面の上又は近くにメモリアレイ内の配線を可能にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
２つの上向き端及びその間の折畳み伝導路を有する第１の種類のドープ半導体ベースと、
前記伝導路に沿って第１の及び第２のp-n接合を形成するために前記第１の種類のドープ半導体ベースに垂直に連結される１対の第２の種類のドープ半導体構造と、
前記伝導路に沿って第３のp-n接合を形成するための第１の種類のドープ半導体頂上構造と、
前記第１の及び第２のp-n接合の間の前記第１の種類のドープ半導体ベースの少なくとも１つの側に隣接するゲートと、
を含むメモリセル。
【請求項２】
前記第１の種類のドープ半導体がｐ型で、前記第２の種類のドープ半導体がｎ型である、請求項１のメモリセル。
【請求項３】
前記第１の種類のドープ半導体ベースが絶縁体領域の上に位置する、請求項１のメモリセル。
【請求項４】
前記第１の種類のドープ半導体ベースがシリコン・オン・インシュレータ基板の半導体領域から形成される、請求項１のメモリセル。
【請求項５】
前記メモリセルが約４Ｆ２の量の基板面積を使用する、請求項１のメモリセル。
【請求項６】
２つの上向き端及びその間の折畳み伝導路を有する第１の種類のドープ半導体ベースと、
前記伝導路に沿って第１の及び第２のp-n接合を形成するために前記第１の種類のドープ半導体ベースに垂直に連結される１対の第２の種類のドープ半導体構造と、
前記伝導路に沿った第３のp-n接合を形成するための第１の種類のドープ半導体頂上構造と、
前記第１の及び第２のp-n接合の間の前記第１の種類のドープ半導体ベースをほぼ囲むゲートと、
を含むメモリセル。
【請求項７】
前記ゲートが金属ゲートを含む、請求項６のメモリセル。
【請求項８】
前記第１の種類のドープ半導体ベースがｐ型ベースを含む、請求項６のメモリセル。
【請求項９】
前記ｐ型ベースが浮体ｐ型ベースを含む、請求項８のメモリセル。
【請求項１０】
前記メモリセルがシリコン・オン・インシュレータウエハ上に形成される、請求項６のメモリセル。
【請求項１１】
前記第１の種類のドープ半導体ベースが「Ｕ」型内に形成される、請求項６のメモリセル。
【請求項１２】
ｐ型ベース構造が１対の上向き端及びその間の折畳み伝導路を有する、半導体基板上の前記ｐ型ベース領域の形成と、
前記伝導路に沿った第１の及び第２のp-n接合を形成するための前記ｐ型ベース構造の上向き端の上の１対のｎ型構造の形成と、
前記伝導路に沿った第３のp-n接合を形成するための前記ｎ型構造の１つの上のｐ型構造の形成と、
前記ｐ型ベース構造をほぼ囲むゲートの形成と、
前記ｐ型ベース領域を前記半導体基板の残りから電気的に絶縁することと、
を含む方法。
【請求項１３】
半導体基板上の前記ｐ型ベース領域の形成がシリコン・オン・インシュレータ基板の頂上シリコン領域から前記ｐ型ベース領域を形成することを含む、請求項１２の方法。
【請求項１４】
前記ｐ型ベース領域を半導体基板上の残りから電気的に絶縁することが、シャロートレンチアイソレーション・アンダーカットプロセスを用いた前記バルクシリコン基板から前記ｐ型ベース領域を電気的に絶縁することを含む、請求項１２の方法。
【請求項１５】
半導体基板上の前記ｐ型ベース領域の形成が１対の上向き端を有する折畳みｐ型ベース領域を形成するためのｐ型領域の途中まで溝をエッチングすることを含む、請求項１２の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先出願
本特許出願は本明細書に参照として組み込まれる２０１０年７月１９日に出願された米国出願第１２／８３８，８０３号からの優先権の利益を請求する。
【背景技術】
【０００２】
サイリスタ・ランダムアクセスメモリ（ＴＲＡＭ）は専用蓄積キャパシタを必要としない、選択トランジスタと別の、メモリ状態を保存するためのメモリ構造を提供する。しかしながら、今までの装置構成は大量の表面積を使用する。更に記録密度を向上するために装置構成の向上が必要である。更に、信頼でき効率的な製造方法を用いた装置を形成することが望ましい。
【図面の簡単な説明】
【０００３】
【図１】本発明の実施形態に基づく実施例のメモリセルを示す図である。
【図２】本発明の実施形態に基づく様々なゲート電圧での実施例のメモリセルのトリガ電圧を示す図である。
【図３】本発明の実施形態に基づくメモリセルの形成の実施例の方法を示す図である。
【図４】本発明の実施形態に基づく実施例のメモリセルを包含する情報処理システム示す図である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の以下の詳細な説明において、本明細書の一部をなす添付の図面が参照され、その中に例示として本発明が実施される具体的な実施形態が示される。こうした実施形態は当業者が本発明を実行可能にするように十分に詳細に記載される。その他の実施形態が用いられて良く、化学的、構造的、論理的、電子的変更等がされて良い。
【課題を解決するための手段】
【０００５】
以下の記述に用いられるウエハ及び基板の用語は装置又は集積回路（ＩＣ）構造を形成する露出面を有するいかなる構造も包含する。基板という用語は半導体ウエハを包含すると理解されている。基板という用語はまた処理中の半導体構造をさすためにも用いられ、その上に製造されるシリコン・オン・インシュレータ（ＳＯＩ）等のような、その他の層を包含しうる。ウエハ及び基板の両方はドープ及び非ドープ半導体、ベース半導体又は絶縁体に支持されるエピタキシャル半導体層及び当業者に公知のその他の半導体構造を包含する。導体という用語は半導体を包含すると理解され、絶縁体又は誘電体という用語は導体と称される物質より電気伝導性が少ないいかなる物質も包含すると定義される。  
【０００６】
本出願で用いられる「水平」という用語はウエハ又は基板の方向に関わらず、ウエハ又は基板の従来の面又は表面に平行な面として定義される。「垂直」という用語は上記で定義される水平に垂直な方向をさす。「上」、（「側壁」の中の）「側」、「より高い」、「より低い」、「上の」及び「下の」のような前置詞はウエハ又は基板の方向に関わらず、ウエハ又は基板の天面に接している従来の面又は表面に関して定義される。以下の詳細な説明はそれゆえ限定的な意味で解されるべきでなく、本発明の範囲は付属の特許請求の範囲及びこうした特許請求の範囲が権利化されるところの均等物の全範囲によってのみ定義される。
【０００７】
図１は本発明の実施形態に基づくメモリセル１００を示す。メモリセル１００は第１の種類のドープ半導体ベース１１０を包含する。第１の種類のドープ半導体ベース１１０が２つの上向き端１０６及び１０８とともに示される。上記のように、本明細書内の「上向き」という用語は製造中の半導体ウエハに関して定義される。製造されたメモリチップは使用中に複数の可能な方向の内どれを有しても良い。２つの上向き端１０６及び１０８の間にスペースが包含される。１つの実施形態において、スペースは伝導路１４０の一部をなし、以下により詳細に記される。
【発明の効果】
【０００８】
図１は第１の上向き端１０６に連結される第２の種類のドープ半導体構造１１２及び第２の上向き端１０８に連結されるもう１つの第２の種類のドープ半導体構造１１４を更に示す。１つの実施形態において、第１の種類のドープ半導体はｐ型で、第２の種類のドープ半導体はｎ型であるが、本発明はそのように限定されるものではない。他の実施形態において、第１の種類のドープ半導体はｎ型で、第２の種類のドープ半導体はｐ型である。
【０００９】
第２の種類のドープ半導体構造１１２より上に位置する第１の種類のドープ半導体頂構造１１６も示される。図１に示される構成は第１のp-n接合１２２、第２のp-n接合１２４、及び第３のp-n接合１２６を形成する。ｐ-ｎ接合（１２２、１２４，１２６）はサイリスタ装置を形成するために伝導路１４０に沿って直列に連結される。
【発明を実施するための形態】
【００１０】
図示の構成において、第１の種類のドープ半導体ベース１１０が上向き端１０６及び１０８とともに折畳み構造をなす。折畳み構造は水平構造より設置面積においてよりコンパクトである。１つの実施形態において、設置面積は幅１３０及び長さ１３２を包含し、これは約４リソグラフィック加工寸法の面積（４Ｆ２）である。リソグラフィック加工寸法の面積は光学的リソグラフィによって製造されたときに基板上の所定の面積内にいくつの装置または装置の素子がフィット可能かを示す。実際の装置寸法はリソグラフィ及びエッチング条件を含むいくつかの要素に依存することがある。しかしながら、相対性能指数「Ｆ」は波長に無関係で、空間的効率における互いのデバイス構造を比較するために半導体業界で頻繁に使用される。
【００１１】
図１に示される折畳み構造では電気接点１５１及び１５２がメモリセル１００の頂面にあることになる。これはメモリアレイのための後の配線がメモリセルの下の代わりにメモリセルの頂上に、もしくはメモリセルの頂面１５０の下に形成されることを可能にする。装置の頂面１５０の下に形成される導体線又はその他の配線は製造がより困難なことがある。例えば、埋設伝導線構造を形成するために深いイオン注入処理、又はエッチングされた溝内深くの沈着が必要となることがある。対照的に、頂面上の接点１５１及び１５２と共に、メモリセル１００が深い溝又はイオン注入なしに導線のためのより信頼できる沈着加工を可能にする。
【００１２】
図１は第１の種類のドープ半導体ベース１１０が絶縁体領域１０２上に位置する実施形態を更に示す。１つの実施例において、絶縁体領域１０２は絶縁材としての酸化物を包含する。絶縁体領域１０２付きの実施形態において、浮体領域１６０はメモリ装置１００の基部で作られる。浮体領域１６０付きの実施形態は、絶縁体領域なしの半導体材料上に直接形成される実施形態より少ない電荷漏洩を示すことがある。
【００１３】
１つの実施例において、絶縁体領域１０２はシリコン・オン・インシュレータ（ＳＯＩ）ウエハ内の絶縁体領域である。ＳＯＩウエハの使用時に、第１の種類のドープ半導体ベース１１０はウエハ内の頂半導体領域から形成されて良い。１つの実施例において一番上の半導体領域はウエハ型内のｐドープ領域として提供される。１つの実施例において一番上の半導体領域はメモリ装置１００の製造中にドープされる。
【００１４】
別の実施例において、絶縁体領域１０２はシャロートレンチアイソレーション（ＳＴＩ）アンダーカット工程を用いて個々のメモリ装置１００の下に形成される。ＳＴＩアンダーカット工程の１つの実施例において、溝がメモリ装置１００に隣接してエッチングされ。アンダーカット領域を形成するために異方性エッチングが使用され、これは続いて例えば沈着によってシリコンの酸化物のような、絶縁材で埋められる。
【００１５】
図１は第１の種類のドープ半導体ベース１１０の少なくとも１つの側に隣接して形成されるゲート１２０を更に示す。図１に示される実施例は第１の種類のドープ半導体ベース１１０をほぼ囲むために第１の種類のドープ半導体ベース１１０の四方に隣接して形成されるゲート１２０を示す。１つの実施形態において、ゲート１２０と第１の種類のドープ半導体ベース１１０との間のインターフェース１２１にゲート絶縁膜が形成される。
【００１６】
動作の際、閾値を越えるゲート１２０へのゲート電圧の印加は第１の種類のドープ半導体ベース１１０を反転させ第２の種類のドープ半導体構造１１４が第１の種類のドープ半導体ベース１１０のバリアを超えそして第２の種類のドープ半導体構造１１２に接続するようにする。ゲート反転のために、陽極陰極間電圧はアバランシェ発生を生じさせる程十分高い必要が無く、それゆえスナップバック電圧がダイオード・ターンオンに類似する。１つの実施形態において、ゲート結合ベース、例えばゲート１２０が示されるように、メモリ装置１００の「書き込み」電圧条件を変調するために使用される。
【００１７】
図２はゲート電圧（ＶＧ）スペクトル及び第２の種類のドープ半導体構造１１４での電流対印加電圧への効果を示す。図２の実施例に見られるように、ゲートトリガの助けなしに「書き込み」操作を行うためにより高い陽極陰極間電圧が必要である。
【００１８】
図３は本発明の実施形態に基づくメモリセルの形成の実施例の方法を示す。操作３１０において、ｐ型ベース領域が半導体基板上に形成される。操作３１０は１対の上向き端の間の折畳み伝導路付きの、ｐ型ベース領域内の１対の上向き端の形成を更に記す。
【００１９】
操作３２０は伝導路に沿った第１の及び第２のｐ-ｎ接合を形成するためのｐ型ベース構造の上向き端の上の１対のｎ型構造の形成を記す。上記のように、ｐ型ベース構造及びベース構造に付いたｎ型構造が記されるが、代替のドープ配置が可能である。
【００２０】
操作３３０は伝導路に沿った第３のｐ-ｎ接合を形成するためのｎ型構造の１つの上のｐ型構造の形成を記し、操作３４０はｐ型ベース構造をほぼ囲むゲートの形成を記す。
【００２１】
操作３５０はｐ型ベース領域を半導体基板の残りから電気的に絶縁することを記す。１つの実施例において、ＳＯＩ基板上のメモリ装置１００の形成により電気的絶縁が行われる。この実施例において、ＳＯＩ基板の絶縁体領域は電気的絶縁を提供し、少なくともベース領域がＳＯＩ基板の表面半導体領域から形成される。絶縁体領域は１対のウエハの一部で、製造過程中に作られる必要は無いので、この実施例は少数の処理手順を用いてよい。しかしながら、ＳＯＩウエハはシリコンウエハよりコストがかかることがある。別の実施例において、シリコンウエハが用いられ、メモリ装置を半導体基板から電気的に絶縁するためにＳＴＩアンダーカット工程が用いられる。このプロセスは製造においてより多くの工程を用いることがあるが、ウエハはより廉価でありうる。
【００２２】
本発明のためのハイレベル装置適用の実施形態を示すために図４にコンピューターのような情報処理システムの実施形態が包含される。図４は上記の本発明の実施形態に基づくメモリセルを包含する少なくとも１つのチップ又はチップ組立体４０４を含む情報処理システム４００のブロック図である。情報処理システム４００はその中で本発明が使用可能である電子機器システムの１つの実施形態にすぎない。他の実施例はネットブック、カメラ、携帯情報端末（ＰＤＡ）、携帯電話、ＭＰ３プレーヤー、航空機、人工衛星、軍事車両を含むがそれらに制限されるものではない。
【００２３】
この実施例において、情報処理システム４００はシステムの様々な部分を連結するためのシステムバス４０２を包含するデータ処理システムを備える。システムバス４０２は情報処理システム４００の様々な部分の間の通信リンクをもたらし単一バスとして、バスの組み合わせとして、又はいかなる他の適切なやり方で実施されて良い。
【００２４】
チップ組立体４０４はシステムバス４０２に連結されて良い。チップ組立体４０４はいかなる回路又は操作可能に互換性のある回路の組み合わせを包含して良い。１つの実施形態において、チップ組立体４０４はいかなる種類でも良いプロセッサ４０6を包含して良い。本明細書で用いられる、「プロセッサ」は例えばマイクロプロセッサ、グラフィックプロセッサ、デジタル信号プロセッサ（ＤＳＰ）又はいかなる種類のプロセッサや処理回路だがこれに限らないいかなる種類の計算回路を意味する。
【００２５】
１つの実施形態において、メモリチップ４０７はチップ組立体４０４内に含まれる。１つの実施形態において、メモリチップ４０７は上記の実施形態に記載されるサイリスタメモリ装置を包含する。
【００２６】
１つの実施形態において、プロセッサチップ以外の追加の論理チップ４０８がチップ組立体４０４内に含まれる。プロセッサ以外の論理チップ４０８の実施例はアナログ・デジタル変換機を包含する。カスタム回路、特定用途向け集積回路（ＡＳＩＣ）等のような論理チップ４０８上の他の回路も本発明の１つの実施形態内に含まれる。
【００２７】
情報処理システム４００はまた外部メモリ４１１も包含して良く、これは１つ以上のハードドライブ４１２のような、特定用途に適した１つ以上の記憶素子、及び／又はフロッピー（登録商標）ディスク、コンパクトディスク（ＣＤ）、フラッシュドライブ、デジタルビデオディスク（ＤＶＤ）等のようなリムーバブルメディア４１３を扱う１つ以上のドライブを包含して良い。上記の実施例に記載されるように構成されるメモリは情報処理システム４００に含まれる。
【００２８】
情報処理システム４００はまたモニターのような表示装置４０９、スピーカー等のような追加の周辺構成要素４１０、及びキーボード及び／又はマウス、トラックボール、ゲームコントローラ、音声認識装置又はシステム使用者が中に情報を入力し情報処理システム４００から情報を受けることを可能にする他のいかなる装置を含んで良い、コントローラ４１４を包含して良い。
【００２９】
本発明の複数の実施形態が記載されるが、上の表は包括的なものを意図するものではない。具体的な実施形態が図示され本明細書に記載されるが、記される具体的な実施形態の代わりに同じ目的を達成するために考えられるいかなる配置も用いられて良いことが当業者には理解いただけるであろう。本出願は本発明の任意の変形もしくは変更を包含することを意図する。上記の記載は例示を意図し制限を意図するものではないことをご理解いただきたい。上記の実施形態の組み合わせ、及びその他の実施形態は上記の記載を学べば当業者には明らかになるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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