(57)【要約】      （修正有）【課題】出力端子に接続されるインダクタの影響を軽減することが出来、また、その影響の度合いを調節することが出来る電源回路を提供する。【解決手段】直流電圧が印加される第１の電源端子１と、基準電圧が印加される第２の電源端子３と、出力端子２を備える。前記第１と第２の電源端子間には、ハイサイドスイッチ４とローサイドスイッチ５が接続される。前記ハイサイドスイッチとローサイドスイッチが接続される出力ノード６と出力端子間には、インダクタ７を備える。出力ノードと出力端子間には、第１の抵抗９とコンデンサ１０の直列回路が接続される。コンデンサには、第２の抵抗１１が並列接続される。第１の抵抗とコンデンサが接続される共通接続ノードの電位と所定の参照電圧ＶＲＥＦとの比較結果に基いて、前記ハイサイドスイッチとローサイドスイッチのオン／オフを制御する制御回路を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
直流入力電圧が印加される第１の電源端子と、
基準電圧が印加される第２の電源端子と、
出力端子と、
前記第１の電源端子と前記第２の電源端子間に接続されるハイサイドスイッチとローサイドスイッチの直列接続と、
前記ハイサイドスイッチとローサイドスイッチが接続される出力ノードと、
前記出力ノードと前記出力端子間に接続されるインダクタと、
前記出力ノードに一端が接続される第１の抵抗と、一端が前記出力端子に接続されるコンデンサの直列回路と、
前記第１の抵抗と前記コンデンサが接続される共通接続ノードと、
前記コンデンサに並列に接続される第２の抵抗と、
前記共通接続ノードの電位と所定の参照電圧とを比較し、その比較結果に基いて制御信号を生成する制御回路と、
を具備し、前記制御信号により前記ハイサイドスイッチと前記ローサイドスイッチのオン／オフを制御することを特徴とする電源回路。
【請求項２】
前記第２の抵抗の値が、前記第１の抵抗の値の１／２０倍から２０倍の間に設定されることを特徴とする請求項１に記載の電源回路。
【請求項３】
前記制御回路は、前記共通接続ノードの電位と前記所定の参照電圧を比較するコンパレータと、前記コンパレータの出力に応答してパルスを発生するパルス発生回路を具備することを特徴とする請求項１または２に記載の電源回路。
【請求項４】
前記制御回路は、前記共通接続ノードの電位と前記所定の参照電圧を比較するヒステリシスコンパレータを具備することを特徴とする請求項１または２に記載の電源回路。
【請求項５】
前記第１の抵抗又は前記第２の抵抗の少なくともいずれか一方は、可変抵抗であることを特徴とする請求項１乃至４のいずれか一項に記載の電源回路。
【請求項６】
入力端子に供給される直流入力電圧をスイッチ素子を介してインダクタに供給し、前記インダクタが接続される出力端子から所定の出力電圧を負荷に供給する電源回路において、
前記スイッチ素子に一端が接続される第一の抵抗と、一端が前記出力端子に接続されるコンデンサを有し、前記インダクタに並列に接続されるローパスフィルタと、
前記第一の抵抗と前記コンデンサが接続される共通接続ノードと、
前記コンデンサに並列に接続される第２の抵抗と、
前記共通接続ノードの電位と所定の参照電圧とを比較し、その比較結果に基いて制御信号を生成する制御回路と、
を具備し、前記制御信号により前記スイッチ素子のオン／オフを制御することを特徴とする電源回路。
【請求項７】
前記スイッチ素子は、そのソース電極が前記入力端子に接続され、そのドレイン電極が前記インダクタに接続され、そのゲート電極に前記制御信号が印加されるＰＭＯＳトランジスタを有することを特徴とする請求項６に記載の電源回路。
【請求項８】
前記第２の抵抗の値が、前記第１の抵抗の値の１／２０倍から２０倍の間に設定されることを特徴とする請求項６または７に記載の電源回路。
【請求項９】
前記制御回路は、前記共通接続ノードの電位と前記所定の参照電圧を比較するコンパレータと、前記コンパレータの出力に応答してパルスを発生するパルス発生回路を具備することを特徴とする請求項６乃至８のいずれか一項に記載の電源回路。
【請求項１０】
前記制御回路は、前記共通接続ノードの電位と前記所定の参照電圧を比較するヒステリシスコンパレータを具備することを特徴とする請求項６乃至８のいずれか一項に記載の電源回路。
【請求項１１】
前記第１の抵抗又は前記第２の抵抗の少なくともいずれか一方は、可変抵抗であることを特徴とする請求項６乃至１０のいずれか一項に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電源回路に関する。
【背景技術】
【０００２】
従来、電源回路の出力電圧をフィードバックして参照電圧と比較し、出力電圧が所定の電圧になるように制御を行う技術が開示されている。
【０００３】
しかしながら、インダクタを介して出力電圧が負荷に供給される電源回路においては、出力電圧は、インダクタの影響を受ける。より具体的には、インダクタの等価直列抵抗による電圧降下分が出力電圧の誤差の原因となる。この為、出来るだけインダクタの影響を抑えることが出来る電源回路が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２３０１８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、出力端子に接続されるインダクタの影響を軽減することが出来、また、その影響の度合いを調節することが出来る電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、直流入力電圧が印加される第１の電源端子と、基準電圧が印加される第２の電源端子と、出力端子を有する。前記第１の電源端子と前記第２の電源端子間に接続されるハイサイドスイッチとローサイドスイッチの直列接続を有する。前記ハイサイドスイッチとローサイドスイッチが接続される出力ノードを有する。前記出力ノードと前記出力端子間に接続されるインダクタを有する。前記出力ノードに一端が接続される第１の抵抗と、一端が前記出力端子に接続されるコンデンサの直列回路を有する。前記第１の抵抗と前記コンデンサが接続される共通接続ノードを有する。前記コンデンサに並列に接続される第２の抵抗を有する。前記共通接続ノードの電位と所定の参照電圧とを比較し、その比較結果に基いて制御信号を生成する制御回路を具備し、前記制御信号により前記ハイサイドスイッチと前記ローサイドスイッチのオン／オフを制御する電源回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態に係る電源回路を示す図である。
【図２】図２は、抵抗の比とインダクタの影響度の関係を説明する為の図である。
【図３】図３は、第２の実施形態に係る電源回路を示す図である。
【図４】図４は、第３の実施形態に係る電源回路を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる電源回路を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の電源回路の構成を示す図である。本実施形態の電源回路は、直流入力電圧ＶＩＮが印加される入力端子１を有する。入力端子１には、ハイサイドスイッチを構成するＰＭＯＳトランジスタ４のソース電極とバックゲート電極が接続される。ＰＭＯＳトランジスタ４のドレイン電極は、出力ノード６に接続される。出力ノード６には、ローサイドスイッチを構成するＮＭＯＳトランジスタ５のドレイン電極が接続される。ＮＭＯＳトランジスタ５のソース電極とバックゲート電極は、基準電圧である接地電位が印加される接地端子３に接続される。
【００１０】
出力ノード６には、インダクタ７の一端が接続される。インダクタ７の他端は、出力端子２に接続される。出力端子２は、負荷１２に出力電圧を供給する。出力端子２と接地端子３の間には、平滑用のコンデンサ８が接続される。出力ノード６には、抵抗９の一端が接続される。抵抗９の他端は、共通接続ノード２０に接続される。コンデンサ１０の一端は、共通接続ノード２０に接続される。コンデンサ１０の他端は、出力端子２に接続される。
【００１１】
抵抗９とコンデンサ１０の直列接続は、ローパスフィルタ４０を構成する。ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５が交互にオン／オフすることにより、出力ノード６には、矩形信号が得られる。出力ノード６の矩形信号が供給されることにより、抵抗９とコンデンサ１０の共通接続ノード２０には、所定の傾きを持つ三角波が得られる。ローパスフィルタ４０を構成する抵抗９とコンデンサ１０の値を適宜選定して時定数を調整することにより、三角波の傾きが調整できる。コンデンサ１０には、抵抗１１が並列接続される。すなわち、抵抗１１の一端は共通接続ノード２０に接続され、抵抗１１の他端は出力端子２に接続される。コンデンサ１０の容量は、平滑用のコンデンサ８の容量に比べ、小さい値にする。消費電力を抑える為である。
【００１２】
共通接続ノード２０は、コンパレータ１４の反転入力端に接続される。コンパレータ１４の非反転入力端には、参照電圧源１３が接続され、参照電圧ＶＲＥＦが印加される。コンパレータ１４の出力は、パルス発生回路１５に供給される。パルス発生回路１５は、コンパレータ１４からＨｉｇｈレベルの出力が供給される度に、固定幅、すなわちＨｉｇｈレベルの期間が固定のパルスを発生する。
【００１３】
パルス発生回路１５の出力は、タイミング調整回路１６に供給される。タイミング調整回路１６は、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５のゲート電極に駆動信号を供給する。タイミング調整回路１６は、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５が、同時にオンすることがないようにタイミングを調整した駆動信号を、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５のゲート電極に供給する。入力端子１と接地端子３間に貫通電流を発生させない為である。コンパレータ１４、パルス発生回路１５、並びにタイミング調整回路１６が、ハイサイドスイッチを構成するＰＭＯＳトランジスタ４と、ローサイドスイッチを構成するＮＭＯＳトランジスタ５のオン／オフを制御する制御回路３０を構成する。
【００１４】
制御回路３０は、共通接続ノード２０からのフィードバック電圧ＶＦＢと、参照電源１３の参照電圧ＶＲＥＦを比較し、フィードバック電圧ＶＦＢが参照電圧ＶＲＥＦに等しくなるように制御動作を行う。すなわち、フィードバック電圧ＶＦＢが、参照電圧ＶＲＥＦより低い場合には、ハイサイドスイッチを構成するＰＭＯＳトランジスタ４のオンの割合Ｄｕｔｙを高める制御を行う。逆に、フィードバック電圧ＶＦＢが、参照電圧ＶＲＥＦよりも高い場合には、ローサイドスイッチを構成するＮＭＯＳトランジスタ５のオンの割合を高め、ＰＭＯＳトランジスタ４のオンの割合Ｄｕｔｙを小さくする制御を行う。
【００１５】
ここで、出力端子２の出力電圧をＶＯＵＴ、出力電流をＩＯＵＴ、出力ノード６の電圧をＶＬＸ、抵抗９の抵抗値をＲ９、抵抗１１の抵抗値をＲ１１とすると、共通接続ノード２０のフィードバック電圧ＶＦＢは、次の式（１）で示される。
ＶＦＢ＝ＶＯＵＴ＋（ＶＬＸ−ＶＯＵＴ）×（Ｒ１１／（Ｒ９＋Ｒ１１）・・・（１）
【００１６】
ローパスフィルタ４０を構成する抵抗９を流れる電流が、インダクタ７を流れる電流に比べ十分小さいとすると、出力ノード６の電圧ＶＬＸは、次の式（２）で示される。
ＶＬＸ＝ＶＯＵＴ＋ＩＯＵＴ×Ｒ７    ・・・（２）
ここで、Ｒ７は、インダクタ７の等価直列抵抗を示す。インダクタ７の等価直列抵抗Ｒ７に比べ、抵抗９の抵抗値Ｒ９を十分大きな値に設定し、また同様に、抵抗１１の抵抗値Ｒ１１を、インダクタ７の等価直列抵抗Ｒ７に比べ十分大きな値に設定することにより、ローパスフィルタ４０を構成する抵抗９を流れる電流が、インダクタ７を流れる電流に比べ十分小さい状態とすることが出来る。
【００１７】
式（２）は、次の式（３）の様に、書き換えることが出来る。
ＶＬＸ−ＶＯＵＴ＝ＩＯＵＴ×Ｒ７    ・・・（３）
【００１８】
式（３）を式（１）に代入して、書き換えると、次の式（４）が得られる。
ＶＦＢ＝ＶＯＵＴ＋ＩＯＵＴ×Ｒ７×Ｒ１１／（Ｒ９＋Ｒ１１）    ・・・（４）
【００１９】
制御回路３０により、フィードバック電圧ＶＦＢと参照電圧ＶＲＥＦは等しくなる制御が行われるため、式（４）は、次の式（５）のように表すことが出来る。
ＶＦＢ＝ＶＲＥＦ＝ＶＯＵＴ＋ＩＯＵＴ×Ｒ７×Ｒ１１／（Ｒ９＋Ｒ１１）
・・・（５）
【００２０】
式（５）を書き直すと、次の式（６）が得られる。
ＶＯＵＴ＝ＶＲＥＦ−ＩＯＵＴ×Ｒ７×Ｒ１１／（Ｒ９＋Ｒ１１）    ・・・（６）
【００２１】
式（６）に示されるように、インダクタ７による電圧降下の影響は、抵抗９と抵抗１１により、Ｒ１１／（Ｒ９＋Ｒ１１）倍に軽減される。従って、抵抗９と抵抗１１の抵抗値を適宜選ぶことにより、インダクタ７の影響を軽減することが出来る。フィードバック電圧ＶＦＢと参照電圧ＶＲＥＦの比較による出力電圧ＶＯＵＴの制御が、より正確なものとなる。
【００２２】
第１の実施形態によれば、フィードバック電圧ＶＦＢを生成するフィルタを構成するコンデンサ１０に抵抗１１を並列接続する構成とした。その結果、出力電圧ＶＯＵＴへのインダクタ７による影響を低減させるという効果を得ることができる。また、抵抗９と抵抗１１の抵抗値の比を適宜設定することにより、出力電圧ＶＯＵＴの調整を行うことが出来る。
【００２３】
図２は、フィルタを構成する抵抗９と抵抗１１の比と、インダクタ７の影響の低減率、すなわち、倍率の関係をプロットした図である。インダクタ７による影響を低減する倍率は、既述の式（６）で示す様に、Ｒ１１／（Ｒ９＋Ｒ１１）により定まる。この為、抵抗１１の抵抗値Ｒ１１を、フィルタの抵抗９の抵抗値Ｒ９の１／１９倍から１９倍まで変化させることにより、Ｒ１１／（Ｒ９＋Ｒ１１）を０．０５から０．９５まで変化させることが出来る。すなわち、抵抗９と抵抗１１の比率を、約１／２０倍から約２０倍まで変化させることにより、インダクタ７の影響が略無視できる倍率０．０５から、インダクタ７の影響が略そのまま現れる０．９５までの範囲で制御することが出来る。ローパスフィルタ４０を構成する抵抗９に対し、約１／２０倍程度の抵抗値の小さい抵抗１１をコンデンサ１０に並列に接続することにより、インダクタ７の影響を大幅に低減することが可能である。抵抗９と抵抗１１の抵抗値の比の設定により、式（６）で示される通り、出力電圧ＶＯＵＴの調整が可能となる。
【００２４】
（第２の実施形態）
図３は、第２の実施形態の電源回路を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付して、説明を省略する。本実施形態の電源回路は、制御回路３０にヒステリシスコンパレータ１７を有する。ヒステリシスコンパレータ１７の反転入力端には、共通接続ノード２０のフィードバック電圧ＶＦＢが供給され、非反転入力端には、参照電源１３の参照電圧ＶＲＥＦが供給される。ヒステリシスコンパレータ１７の出力は、タイミング調整回路１６に供給される。
【００２５】
ヒステリシスコンパレータ１７は、共通接続ノード２０のフィードバック電圧ＶＦＢと参照電源１３の参照電圧ＶＲＥＦを比較し、その比較結果に応じたパルス幅の出力信号を出力する。制御回路３０は、フィードバック電圧ＶＦＢと参照電圧ＶＲＥＦが等しくなるようにＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５のゲート電極に駆動信号を供給する。すなわち、フィードバック電圧ＶＦＢが、参照電圧ＶＲＥＦより低い場合には、ハイサイドスイッチを構成するＰＭＯＳトランジスタ４がオンの割合Ｄｕｔｙを高める制御を行う。逆に、フィードバック電圧ＶＦＢが、参照電圧ＶＲＥＦよりも高い場合には、ローサイドスイッチを構成するＮＭＯＳトランジスタ５のオンの割合を高め、ＰＭＯＳトランジスタ４のオンの割合Ｄｕｔｙを低くする制御を行う。
【００２６】
本実施形態においては、ヒステリシスコンパレータ１７が、フィードバック電圧ＶＦＢと参照電圧ＶＲＥＦとの比較結果に応じたパルス幅を有する信号を出力する。従って、第１の実施形態が備えるパルス発生回路１５は、不要である。本実施形態においてもローパスフィルタ４０を構成する抵抗９と、コンデンサ１０に並列に接続される抵抗１１の比を適宜設定することにより、出力電圧ＶＯＵＴへのインダクタ７の影響を軽減させ、かつ、出力電圧ＶＯＵＴを調整することが可能である。
【００２７】
（第３の実施形態）
図４は、第３の実施形態の電源回路を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付して、説明を省略する。本実施形態は、ローサイドスイッチを構成するＮＭＯＳトランジスタに代えて、ダイオード１８を有する。すなわち、ダイオード１８のカソード電極が、出力ノード６に接続され、そのアノード電極は、接地端子３に接続されている。制御回路３０は、フィードバック電圧ＶＦＢと参照電圧ＶＲＥＦが等しくなるようにＰＭＯＳトランジスタ４のゲート電極に駆動信号を供給する。すなわち、フィードバック電圧ＶＦＢが、参照電圧ＶＲＥＦより低い場合には、ハイサイドスイッチを構成するＰＭＯＳトランジスタ４のオンの割合Ｄｕｔｙを高める制御を行う。逆に、フィードバック電圧ＶＦＢが、参照電圧ＶＲＥＦよりも高い場合には、ＰＭＯＳトランジスタ４のオンの割合Ｄｕｔｙを低くする制御を行う。
【００２８】
本実施形態においては、共通接続ノード２０のフィードバック電圧ＶＦＢと参照電源１３の参照電圧ＶＲＥＦとの比較結果に基く制御回路３０からの制御信号は、ハイサイドスイッチを構成するＰＭＯＳトランジスタ４のゲート電極のみに供給される構成となる。ＰＭＯＳトランジスタ４がオフの状態では、ダイオード１８を介してインダクタ７に電流が流れる為、ＰＭＯＳトランジスタ４との導通のタイミングを調整する必要がない。この為、既述の実施形態の制御回路３０が有するタイミング調整回路１６が不要となる。本実施形態の電源回路においても、ローパスフィルタ４０を構成する抵抗９と、コンデンサ１０に並列に接続される抵抗１１の比を適宜設定することにより、出力電圧ＶＯＵＴへのインダクタ７の影響を軽減させ、かつ、出力電圧ＶＯＵＴを調整することが可能である。
【００２９】
ローパスフィルタ４０を構成する抵抗９と、コンデンサ１０に並列接続される抵抗１１の両方、あるいは、いずれかを可変抵抗とすることが出来る。電源回路を構成した後に、必要に応じて抵抗９と抵抗１１の抵抗値の比を適宜調整し、インダクタ７の影響の調整を行う為である。例えば、ＭＯＳトランジスタのソース・ドレイン流路に抵抗を直列に接続した構成を複数段、並列に接続した構成により可変抵抗の構成とすることが出来る。オンさせるＭＯＳトランジスタの数を適宜調整することにより、抵抗値が調整できる構成が得られる。各ＭＯＳトランジスタのゲートに、そのオン／オフを制御する制御信号を供給する制御回路（図示せず）により、抵抗値の調整を行うことが出来る。
【００３０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３１】
１  入力端子、２  出力端子、３  接地端子、４  ＰＭＯＳトランジスタ、５  ＮＭＯＳトランジスタ、６  出力ノード、７  インダクタ、８  コンデンサ、９  抵抗、１０  コンデンサ、１１  抵抗、１２  負荷、１３  参照電圧源、１４  コンパレータ、１５  パルス発生回路、１６  タイミング調整回路、１７  ヒステリシスコンパレータ、１８  ダイオード、２０  共通接続ノード、３０  制御回路、４０  ローパスフィルタ。
【図１】
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【図２】
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【図３】
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【図４】
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