(57)【要約】【課題】入力信号と出力信号のデューティ比の差が小さいレベルシフト回路を提供する。【解決手段】外部電圧ＶＤＤによって動作し、振幅が内部電圧ＶＰＥＲＩである第１の信号を受けるノードＴ１及びその反転信号を受けるノードＴ２Ａによって制御され、ノードＴ３に第２の信号を出力するレベル変換部１１０と、内部電圧ＶＰＥＲＩによって動作し、第１の信号を遅延した第３の信号をノードＴ３Ａに出力する遅延回路１３０，１５０と、外部電圧ＶＤＤによって動作し、ノードＴ３にゲート電極が接続されたトランジスタＭＰ２１及びノードＴ３Ａにゲート電極が接続されたトランジスタＭＮ２２が直列に接続されてなる出力回路１４０Ｂと、を備える。本発明によれば、入力信号Ｉｎと出力信号Ｏｕｔのデューティ比の差を縮小することが可能となる。【選択図】図４
2015012351.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位が供給される第１の電源配線と、
前記第１の電位よりも高い第２の電位が供給される第２の電源配線と、
前記第２の電位よりも高い第３の電位が供給される第３の電源配線と、
前記第１及び第３の電源配線と接続され、前記第１及び第２の電位間で其々振幅する第１の信号及び前記第１の信号の反転信号を受け、前記第１及び第３の電位間で振幅する第２の信号を出力するレベル変換部と、
前記第１及び第２の電源配線と接続され、前記第１の信号を遅延した第３の信号を出力する遅延回路と、
前記第１及び第３の電源配線間に、前記第２の信号を制御電極に受ける第１のトランジスタ及び前記第３の信号を制御電極に受ける第２のトランジスタが直列に接続される出力回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記遅延回路は、前記第１の信号を受けて前記反転信号を生成する第１のインバータ回路と、前記反転信号を受けて前記第３の信号を生成する第２のインバータ回路とを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記レベル変換部は、クロスカップルされた第３及び第４のトランジスタと、それぞれ前記第３及び第４のトランジスタに直列に接続された第５及び第６のトランジスタを含み、
前記第５のトランジスタの制御電極には前記第１の信号が入力され、
前記第６のトランジスタの制御電極には前記反転信号が入力され、
前記第４のトランジスタと前記第６のトランジスタの接続点から前記第２の信号が出力されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１、第３及び第４のトランジスタは第１導電型のトランジスタであり、前記第２、第５及び第６のトランジスタは第１導電型とは逆の第２導電型のトランジスタであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１、第３及び第４のトランジスタはＰチャンネル型ＭＯＳトランジスタであり、前記第２、第５及び第６のトランジスタはＮチャンネル型ＭＯＳトランジスタであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２のトランジスタの電流供給能力は、前記第１のトランジスタの電流供給能力よりも大きいことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１のトランジスタのしきい値電圧と前記第２のトランジスタのしきい値電圧が互いに異なることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２のトランジスタに並列に接続され、前記第２の信号を制御電極に受ける第７のトランジスタをさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第２のトランジスタのしきい値電圧と前記第７のトランジスタのしきい値電圧が互いに異なることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２のトランジスタに直列に接続され、前記第３の電位を制御電極に受ける第８のトランジスタをさらに備えることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
複数のメモリセルを含むメモリセルアレイをさらに備え、
前記第１の信号は、前記メモリセルアレイから読み出された内部データ信号であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
外部クロック信号に基づいて位相制御された内部クロック信号を生成するクロック生成回路をさらに備え、
前記第１の信号は、前記内部クロック信号であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１３】
外部から前記第１の電位が供給される第１の電源端子と、
外部から前記第３の電位が供給される第２の電源端子と、
前記第２の電位を生成する内部電源発生回路と、をさらに備えることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、信号の電圧振幅を変換するレベルシフト回路を備えた半導体装置に関する。
【背景技術】
【０００２】
一部の半導体装置には、信号の振幅を変換するレベルシフト回路が備えられている。レベルシフト回路には、信号の振幅を縮小するタイプと信号の振幅を拡大するタイプが存在する。このうち、信号の振幅を縮小するタイプのレベルシフト回路は、単なるインバータ回路によって構成することができる。これは、入力信号の振幅が当該インバータ回路の動作電圧よりも大きいため、入力信号がいずれの論理レベルであってもインバータ回路を構成する一方のトランジスタを確実にオフ状態とすることができるためである。
【０００３】
これに対し、信号の振幅を拡大するタイプのレベルシフト回路を単なるインバータ回路によって構成すると、入力信号の論理レベルによってはインバータ回路を構成する一方のトランジスタを確実にオフ状態とすることができないため、リーク電流が発生してしまう。このため、信号の振幅を拡大するタイプのレベルシフト回路においては、特許文献１に記載されているように、クロスカップルされた２つのトランジスタを用い、入力信号及びその反転信号を用いて、いずれか一方のトランジスタをオンさせる回路方式が主に採用されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３６３８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載されたレベルシフト回路では、入力信号の第１論理レベルから第２論理レベルへの変化に応答した出力信号の変化タイミングと、入力信号の第２論理レベルから第１論理レベルへの変化に応答した出力信号の変化タイミングに差が生じることがあった。このようなタイミング差が生じると、入力信号のデューティ比と出力信号のデューティ比に差が生じてしまうため、例えばリードデータにおいてはデータの有効幅（ウィンドウ幅）が減少するという問題が生じる。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、第１の電位が供給される第１の電源配線と、前記第１の電位よりも高い第２の電位が供給される第２の電源配線と、前記第２の電位よりも高い第３の電位が供給される第３の電源配線と、前記第１及び第３の電源配線と接続され、前記第１及び第２の電位間で其々振幅する第１の信号及び前記第１の信号の反転信号を受け、前記第１及び第３の電位間で振幅する第２の信号を出力するレベル変換部と、前記第１及び第２の電源配線と接続され、前記第１の信号を遅延した第３の信号を出力する遅延回路と、前記第１及び第３の電源配線間に、前記第２の信号を制御電極に受ける第１のトランジスタ及び前記第３の信号を制御電極に受ける第２のトランジスタが直列に接続される出力回路と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、入力信号の第１論理レベルから第２論理レベルへの変化に応答した出力信号の変化タイミングと、入力信号の第２論理レベルから第１論理レベルへの変化に応答した出力信号の変化タイミングの差を縮小することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】データ入出力回路２４及びその周辺の回路の回路図である。
【図３】本発明者が発明に至る過程で考えたプロトタイプによるレベルシフト回路１００Ａの回路図である。
【図４】本発明の第１の実施形態によるレベルシフト回路１００Ｂの回路図である。
【図５】本発明の第２の実施形態によるレベルシフト回路１００Ｃの回路図である。
【図６】レベルシフト回路１００Ａ，１００Ｂ，１００Ｃの信号伝搬経路においてオンするトランジスタ数を示す表である。
【図７】本発明の第３の実施形態によるレベルシフト回路１００Ｄの回路図である。
【図８】レベルシフト回路１００Ａ〜１００Ｄの電圧依存性を示すグラフである。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００１１】
本実施形態による半導体装置１０はＤＤＲ３（Double Data Rate 3）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、外部端子としてクロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４及び電源端子１５ａ，１５ｂを備えている。その他、データストローブ端子やキャリブレーション端子なども備えられているが、これらについては図示を省略してある。
【００１２】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，ＣＫＢが供給される端子であり、供給された外部クロック信号ＣＫ，ＣＫＢは、クロック入力回路２１に供給される。本明細書において信号名の末尾に「Ｂ」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，ＣＫＢは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，ＣＫＢに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをクロック生成回路２２に供給する。クロック生成回路２２は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫ１を生成し、これをレベルシフト回路１００ａ及びクロック分割回路２３を介して、データ入出力回路２４に供給する。クロック生成回路２２としては、ＤＬＬ（Delay Locked Loop）回路を用いることができる。
【００１３】
レベルシフト回路１００ａは内部クロックＬＣＬＫ１をレベルシフトすることによって内部クロックＬＣＬＫ２を生成する回路であり、クロック分割回路２３は単相である内部クロックＬＣＬＫ２から相補の内部クロック信号ＬＣＬＫ３，ＬＣＬＫ３Ｂを生成する回路である。
【００１４】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ、チップセレクト信号ＣＳＢ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３に供給される。
【００１５】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。
【００１６】
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
【００１７】
また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをＦＩＦＯ回路６５に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してＦＩＦＯ回路６５から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。ＦＩＦＯ回路６５は、レベルシフト回路１００ｂを介してデータ入出力回路２４に接続されている。
【００１８】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路２４に接続されている。データ入出力回路２４にはクロック分割回路２３によって生成される相補の内部クロック信号ＬＣＬＫ３，ＬＣＬＫ３Ｂが供給されており、リード動作時においては内部クロック信号ＬＣＬＫ３，ＬＣＬＫ３Ｂに同期してリードデータＤＱをバースト出力する。
【００１９】
尚、図１にはデータ入出力端子１４を１つだけ示しているが、データ入出力端子１４の数が１つである必要はなく、複数個設けても構わない。後述する具体例（図２参照）では、データ入出力端子１４の数が８個である場合を図示して。後述するように、データ入出力端子１４を複数個設ける場合には、レベルシフト回路１００ａ，１００ｂ、クロック分割回路２３及びデータ入出力回路２４をデータ入出力端子１４と同数設ける必要がある。
【００２０】
電源端子１５ａ，１５ｂは、それぞれ外部電源電位ＶＤＤ及び接地電位ＶＳＳが供給される端子である。本明細書においては、外部電源電位ＶＤＤ及び接地電位ＶＳＳ間の電圧を単に「外部電圧ＶＤＤ」と呼ぶことがある。外部電圧ＶＤＤは内部電圧生成回路８０に供給され、外部電源電位ＶＤＤよりも低電位である内部電源電位ＶＰＥＲＩが生成される（ＶＤＤ＞ＶＰＥＲＩ＞ＶＳＳ）。本明細書においては、内部電源電位ＶＰＥＲＩ及び接地電位ＶＳＳ間の電圧を単に「内部電圧ＶＰＥＲＩ」と呼ぶことがある。
【００２１】
図１に示す周辺回路の大部分には内部電圧ＶＰＥＲＩが供給され、内部電圧ＶＰＥＲＩを電源として動作する。したがって、これら周辺回路が取り扱う信号の電圧の振幅は内部電圧ＶＰＥＲＩと一致する。これに対し、入力系回路群８１や出力系回路群８２には、外部電圧ＶＤＤが供給されており、外部電圧ＶＤＤを電源として動作する。したがって、これら入力系回路群８１や出力系回路群８２が取り扱う信号の電圧の振幅は外部電圧ＶＤＤと一致する。このように、入力系回路群８１や出力系回路群８２を除く大部分の周辺回路をより電圧の低い内部電圧ＶＰＥＲＩによって駆動していることから、消費電力を低減することが可能となる。尚、メモリセルアレイ７０においては、アレイ電圧（ＶＡＲＹ）や外部電圧ＶＤＤを超える高電圧（ＶＰＰ）、さらには負電圧（ＶＢＢ）なども用いられるが、これについては本発明の要旨とは直接関係ないことから、説明を省略する。
【００２２】
入力系回路群８１とは、入力回路２１，３１，４１を含む回路群である。したがって、これら入力回路２１，３１，４１からの出力信号の電圧の振幅は外部電圧ＶＤＤと一致する。但し、これを受ける次段の回路が内部電圧ＶＰＥＲＩで動作することから、次段以降における信号の電圧の振幅は内部電圧ＶＰＥＲＩとなる。
【００２３】
出力系回路群８２とは、レベルシフト回路１００ａ，１００ｂ、クロック分割回路２３及びデータ入出力回路２４を含む回路群である。レベルシフト回路１００ａ，１００ｂは、内部電圧ＶＰＥＲＩの振幅を有する信号を外部電圧ＶＤＤの振幅を有する信号に変換する回路である。すなわち電圧の振幅を拡大する回路である。したがって、クロック分割回路２３及びデータ入出力回路２４が取り扱う信号の電圧の振幅は外部電圧ＶＤＤとなる。以下、レベルシフト回路１００ａ，１００ｂをレベルシフト回路１００（１００Ａ〜１００Ｄ）と総称することがある。
【００２４】
図２は、データ入出力回路２４及びその周辺の回路の回路図である。
【００２５】
図２に示すように、データ入出力回路２４は、データ配線４０１，４０２を介してそれぞれ供給される内部データ信号ＣＤ，ＣＥを受けるマルチプレクサ４１０と、マルチプレクサ４１０の出力である内部信号ＤＱ０Ｐ，ＤＱ０Ｎを受け、これに基づいてリードデータＤＱ０をデータ入出力端子１４から出力する出力バッファ４２０とを含んでいる。
【００２６】
マルチプレクサ４１０は、データ配線４０１を介して供給される内部データ信号ＣＤを内部クロック信号ＬＣＬＫ３の立ち上がりエッジに同期して出力するとともに、データ配線４０２を介して供給される内部データ信号ＣＥを内部クロック信号ＬＣＬＫ３Ｂの立ち上がりエッジに同期して出力する。マルチプレクサ４１０の出力である内部信号ＤＱ０Ｐ，ＤＱ０Ｎは、出力バッファ４２０を構成するＰチャンネル型ＭＯＳトランジスタ４２１及びＮチャンネル型ＭＯＳトランジスタ４２２のゲート電極にそれぞれ供給される。これにより、内部クロック信号ＬＣＬＫ３の立ち上がりエッジにおいては、内部データ信号ＣＤの論理レベルに基づいてトランジスタ４２１，４２２のいずれか一方がオンし、ハイレベル又はローレベルのリードデータＤＱが出力される。同様に、内部クロック信号ＬＣＬＫ３Ｂの立ち上がりエッジにおいては、内部データ信号ＣＥの論理レベルに基づいてトランジスタ４２１，４２２のいずれか一方がオンし、ハイレベル又はローレベルのリードデータＤＱが出力される。これにより、データ入出力端子１４からは、リードデータＤＱ０が連続的に出力される。
【００２７】
ここで、データ配線４０１，４０２を介して供給される内部データ信号ＣＤ，ＣＥは、いずれもレベルシフト回路１００ｂを経由した信号である。すなわち、その電圧の振幅はすでに外部電圧ＶＤＤと一致している。このため、データ入出力回路２４内にレベルシフト回路を設ける必要はない。そして、クロック分割回路２３より供給される内部クロック信号ＬＣＬＫ３，ＬＣＬＫ３Ｂは、すでにレベルシフトされた正確な相補信号であることから、これらに基づいて連続的に出力されるリードデータＤＱ０にはスキューが生じない。
【００２８】
尚、図２においては、一例として、データ入出力端子１４が８個設けられている場合を示している。つまり、本例では、８ビットのリードデータＤＱ０〜ＤＱ７が並列に出力される。図２に示すように、データ入出力端子１４が８個設けられている場合、レベルシフト回路１００ａ，１００ｂ、クロック分割回路２３及びデータ入出力回路２４についても８セット設けられる。
【００２９】
次に、レベルシフト回路１００（１００ａ，１００ｂ）の具体的な回路構成について説明する。
【００３０】
図３は、本発明者が発明に至る過程で考えたプロトタイプによるレベルシフト回路１００Ａの回路図である。
【００３１】
図３に示すプロトタイプによるレベルシフト回路１００Ａは、レベル変換部１１０及び３つのインバータ回路１２０，１３０，１４０を備えている。レベル変換部１１０は、クロスカップルされたＰチャンネル型ＭＯＳトランジスタＭＰ１１，ＭＰ１２と、これらトランジスタＭＰ１１，ＭＰ１２にそれぞれ直列に接続されたＮチャンネル型ＭＯＳトランジスタＭＮ１１，ＭＮ１２を備えている。より具体的に説明すると、トランジスタＭＰ１１，ＭＰ１２のソースは外部電源電位ＶＤＤが供給される電源配線に接続され、トランジスタＭＰ１１，ＭＰ１２のドレインはそれぞれノードＴ２，Ｔ３に接続されている。また、トランジスタＭＰ１１のゲート電極はノードＴ３に接続され、トランジスタＭＰ１２のゲート電極はノードＴ２に接続されている。そして、トランジスタＭＮ１１，ＭＮ１２のソースは接地電位ＶＳＳが供給される電源配線に接続され、トランジスタＭＮ１１，ＭＮ１２のドレインはそれぞれノードＴ２，Ｔ３に接続されている。
【００３２】
トランジスタＭＮ１１，ＭＮ１２のゲート電極は、それぞれノードＴ１，Ｔ２Ａに接続されている。ノードＴ１はインバータ回路１２０の出力ノードであり、ノードＴ２Ａはインバータ回路１３０の出力ノードである。図３に示すように、インバータ回路１２０，１３０は直列接続されており、インバータ回路１２０の入力ノードには入力信号Ｉｎ（ＬＣＬＫ１，ＢＤ，ＢＥ）が入力される。このため、ノードＴ１には入力信号Ｉｎの反転信号が現れ、ノードＴ２Ａには入力信号Ｉｎの遅延信号が現れることになる。
【００３３】
インバータ回路１２０，１３０の動作電圧はいずれも内部電圧ＶＰＥＲＩである。より具体的に説明すると、インバータ回路１２０は、内部電源電位ＶＰＥＲＩが供給される電源配線と接地電位ＶＳＳが供給される電源配線との間に直列に接続されたＰチャンネル型ＭＯＳトランジスタＭＰ１とＮチャンネル型ＭＯＳトランジスタＭＮ１からなり、これらトランジスタＭＰ１，ＭＮ１のゲート電極に入力信号Ｉｎが供給される。同様に、インバータ回路１３０は、内部電源電位ＶＰＥＲＩが供給される電源配線と接地電位ＶＳＳが供給される電源配線との間に直列に接続されたＰチャンネル型ＭＯＳトランジスタＭＰ２とＮチャンネル型ＭＯＳトランジスタＭＮ２からなり、これらトランジスタＭＰ２，ＭＮ２のゲート電極がノードＴ１に接続される。
【００３４】
これに対し、インバータ回路１４０の動作電圧は外部電圧ＶＤＤである。インバータ回路１４０は、外部電源電位ＶＤＤが供給される電源配線と接地電位ＶＳＳが供給される電源配線との間に直列に接続されたＰチャンネル型ＭＯＳトランジスタＭＰ２１とＮチャンネル型ＭＯＳトランジスタＭＮ２１からなり、これらトランジスタＭＰ２１，ＭＮ２１のゲート電極がノードＴ３に接続される。
【００３５】
かかる構成により、内部電圧ＶＰＥＲＩの振幅を有する入力信号Ｉｎがレベル変換され、外部電圧ＶＤＤの振幅を有する出力信号Ｏｕｔに変換される。
【００３６】
しかしながら、図３に示すプロトタイプによるレベルシフト回路１００Ａは、入力信号Ｉｎのデューティ比と出力信号Ｏｕｔのデューティ比に差が生じやすいという問題があった。以下、この点について説明する。
【００３７】
まず、入力信号Ｉｎがローレベルからハイレベルに変化する場合の動作について説明すると、入力信号Ｉｎがハイレベルに変化する前のローレベルの状態においては、ノードＴ１がハイレベル、ノードＴ２Ａがローレベルであることから、トランジスタＭＰ１２，ＭＮ１１がオン、トランジスタＭＰ１１，ＭＮ１２がオフした状態である。
【００３８】
そして、入力信号Ｉｎがローレベルからハイレベルに変化すると、これに応答してノードＴ１，Ｔ２Ａのレベルが反転する。ノードＴ１のレベルは、入力信号Ｉｎが反転してから僅かな遅れを持って反転し、ノードＴ２Ａのレベルは、ノードＴ１のレベルが反転してから僅かな遅れを持って反転する。但し、ノードＴ１，Ｔ２Ａを駆動するのは、それぞれ通常の回路構成を持ったインバータ回路１２０，１３０であることから、その遅延量は僅かである。
【００３９】
ノードＴ１がローレベルに変化するとトランジスタＭＮ１１がオフするが、この時、トランジスタＭＰ１１もオフしていることから、この時点ではノードＴ２のレベルは変化しない。一方、ノードＴ２Ａがハイレベルに変化するとトランジスタＭＮ１２がオンするが、この時、トランジスタＭＰ１２もオンしていることから、ノードＴ３のレベルは急速には変化せず、トランジスタＭＰ１２とトランジスタＭＮ１２の駆動能力比で決まる所定のスルーレートで変化する。
【００４０】
そして、ノードＴ３のレベルがインバータ回路１４０のしきい値電圧を超えると、出力信号Ｏｕｔがローレベルからハイレベルに変化する。また、トランジスタＭＰ１１がオンすることから、ノードＴ２がハイレベルとなる。
【００４１】
次に、入力信号Ｉｎがハイレベルからローレベルに変化する場合の動作について説明する。入力信号Ｉｎがローレベルに変化する前のハイレベルの状態においては、ノードＴ１がローレベル、ノードＴ２Ａがハイレベルであることから、トランジスタＭＰ１１，ＭＮ１２がオン、トランジスタＭＰ１２，ＭＮ１１がオフした状態である。
【００４２】
そして、入力信号Ｉｎがハイレベルからローレベルに変化すると、これに応答してノードＴ２Ａがローレベルに変化し、トランジスタＭＮ１２がオフする。しかしながら、この時、トランジスタＭＰ１２もオフしていることから、この時点ではノードＴ３のレベルは変化しない。一方、ノードＴ１がハイレベルに変化するとトランジスタＭＮ１１がオンするが、この時、トランジスタＭＰ１１もオンしていることから、ノードＴ２のレベルは急速には変化せず、トランジスタＭＰ１１とトランジスタＭＮ１１の駆動能力比で決まる所定のスルーレートで変化する。
【００４３】
そして、ノードＴ２のレベルがトランジスタＭＰ１２のしきい値電圧を超えると、トランジスタＭＰ１２がオンし、ノードＴ３のレベルが上昇する。これにより、出力信号Ｏｕｔがハイレベルからローレベルに変化する。
【００４４】
以上説明したように、入力信号Ｉｎが立ち上がる場合には、トランジスタＭＮ１２がオンすることにより比較的早期にトランジスタＭＰ２１をオンさせることができる一方、入力信号Ｉｎが立ち下がる場合には、トランジスタＭＮ１１を介してトランジスタＭＰ１２をオンさせ、これによってトランジスタＭＮ２１をオンさせる必要がある。
【００４５】
このことは、入力信号Ｉｎが立ち上がってから出力信号Ｏｕｔが立ち上がるまでのタイミング差よりも、入力信号Ｉｎが立ち下がってから出力信号Ｏｕｔが立ち下がるまでのタイミング差の方が大きくなり得ることを意味する。この場合、出力信号Ｏｕｔのデューティ比が入力信号Ｉｎのデューティ比よりも大きくなってしまう。このため、入力信号Ｉｎのデューティ比が５０％であったとしても、出力信号Ｏｕｔのデューティ比が５０％よりも大きくなってしまう。このようなデューティ比のずれが内部クロック信号ＬＣＬＫ２や内部データ信号に生じると、データの有効幅（ウィンドウ幅）が減少するという問題が発生する。
【００４６】
このような問題は、レベル変換部１１０を構成する各トランジスタＭＰ１１，ＭＰ１２，ＭＮ１１，ＭＮ１２の電流駆動能力を最適化することによって解決することができる。しかしながら、外部電源電位ＶＤＤや内部電圧ＶＰＥＲＩのレベルが設計時において一律に決まるとは限らず、仕様などによって実際に使用されるレベルが異なるケースが多い。このような場合、所定のレベルを前提として電流駆動能力を最適化しても、実際に使用されるレベルがこれとは異なるレベルである場合には、デューティ比に大きなずれが発生してしまう。
【００４７】
以下に説明するいくつかの実施形態によるレベルシフト回路は、上述したプロトタイプによるレベルシフト回路１００Ａの問題点を解決し、デューティ比のずれを低減することを可能としている。
【００４８】
図４は、本発明の第１の実施形態によるレベルシフト回路１００Ｂの回路図である。
【００４９】
図４に示すように、本実施形態よるレベルシフト回路１００Ｂは、インバータ回路１４０が出力回路１４０Ｂに置き換えられるとともに、インバータ回路１５０が追加されている点において、図３に示したレベルシフト回路１００Ａと相違している。その他の点は図３に示したレベルシフト回路１００Ａと基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５０】
インバータ回路１５０は、内部電源電位ＶＰＥＲＩが供給される電源配線と接地電位ＶＳＳが供給される電源配線との間に直列に接続されたＰチャンネル型ＭＯＳトランジスタＭＰ３とＮチャンネル型ＭＯＳトランジスタＭＮ３からなる。インバータ回路１５０の入力ノードはノードＴ２Ａに接続され、出力ノードはノードＴ３Ａに接続されている。
【００５１】
出力回路１４０Ｂは、外部電源電位ＶＤＤが供給される電源配線と接地電位ＶＳＳが供給される電源配線との間に直列に接続されたＰチャンネル型ＭＯＳトランジスタＭＰ２１とＮチャンネル型ＭＯＳトランジスタＭＮ２２からなる。トランジスタＭＰ２１のゲート電極はノードＴ３に接続され、トランジスタＭＮ２２のゲート電極はノードＴ３Ａに接続されている。
【００５２】
図４に示すように、インバータ回路１３０，１５０は直列に接続されていることから、ノードＴ３Ａには入力信号Ｉｎの反転信号を遅延させた信号が現れることになる。つまり、インバータ回路１３０，１５０は遅延回路を構成する。
【００５３】
特に限定されるものではないが、トランジスタＭＮ１１，ＭＮ１２，ＭＮ２２としては、レベルシフト回路１００Ｂを構成する他のトランジスタよりもしきい値の低いトランジスタを用いることが好ましい。これは、トランジスタＭＮ１１，ＭＮ１２，ＭＮ２２の応答性及び電流駆動能力を高めることにより、デューティ比のずれを低減するためである。また、トランジスタＭＮ１１，ＭＮ１２の電流駆動能力がトランジスタＭＰ１１，ＭＰ１２の電流駆動能力よりも十分に大きくなるよう、これらトランジスタのＷ／Ｌ（チャネル幅／チャネル長）を設計することが好ましい。具体的には、トランジスタＭＰ１１，ＭＰ１２のＷ／Ｌを１．２μｍ／０．１０μｍとし、トランジスタＭＮ１１，ＭＮ１２のＷ／Ｌを３．２μｍ／０．１４μｍとすることができる。
【００５４】
同様に、トランジスタＭＮ２２の電流駆動能力がトランジスタＭＰ２１の電流駆動能力よりもある程度大きくなるよう、これらトランジスタのＷ／Ｌを設計することが好ましい。具体的には、トランジスタＭＰ２１のＷ／Ｌを２．４μｍ／０．１０μｍとし、トランジスタＭＮ２２のＷ／Ｌを２．４μｍ／０．１４μｍとすることができる。他のＰチャンネル型ＭＯＳトランジスタＭＰ１〜ＭＰ３のＷ／Ｌについては、５．２μｍ／０．０６μｍとし、他のＮチャンネル型ＭＯＳトランジスタＭＮ１〜ＭＮ３のＷ／Ｌについては、２．４μｍ／０．０６μｍとすればよい。
【００５５】
次に、図４に示すレベルシフト回路１００Ｂの動作について説明する。
【００５６】
入力信号Ｉｎがローレベルからハイレベルに変化する場合の動作は、図３に示したレベルシフト回路１００Ａと基本的に同じである。つまり、入力信号Ｉｎの変化に応答してノードＴ１がローレベルに変化するとトランジスタＭＮ１１がオフするが、この時、トランジスタＭＰ１１もオフしていることから、ノードＴ２のレベルは変化しない。一方、ノードＴ２Ａがハイレベルに変化するとトランジスタＭＮ１２がオンするが、この時、トランジスタＭＰ１２もオンしていることから、ノードＴ３のレベルは急速には変化せず、トランジスタＭＰ１２とトランジスタＭＮ１２の駆動能力比で決まる所定のスルーレートで変化する。
【００５７】
そして、ノードＴ３のレベルがインバータ回路１４０のしきい値電圧を超えると、出力信号Ｏｕｔがローレベルからハイレベルに変化する。また、トランジスタＭＰ１１がオンすることから、ノードＴ２がハイレベルとなる。このように、入力信号Ｉｎがローレベルからハイレベルに変化する場合の動作は、図３に示したレベルシフト回路１００Ａと基本的に同じである。
【００５８】
一方、入力信号Ｉｎがハイレベルからローレベルに変化する場合の動作は、図３に示したレベルシフト回路１００Ａと大きく異なる。尚、レベル変換部１１０の動作はレベルシフト回路１００Ａと同じであるが、本実施形態よるレベルシフト回路１００Ｂは、レベル変換部１１０の出力信号がトランジスタＭＮ２２には供給されないため、上記の動作は出力信号Ｏｕｔを立ち下げるタイミングとは無関係である。
【００５９】
本実施形態では、入力信号Ｉｎがハイレベルからローレベルに変化すると、所定の遅延時間が経過した後、ノードＴ３Ａがローレベルからハイレベルに変化する。これに応答してトランジスタＭＮ２２がオンするため、出力信号Ｏｕｔは速やかにハイレベルからローレベルに変化する。その後、ノードＴ２のレベルがトランジスタＭＰ１２のしきい値電圧を超えると、トランジスタＭＰ１２がオンし、ノードＴ３のレベルが上昇する。これにより、トランジスタＭＰ２１がオフする。
【００６０】
このような動作により、本実施形態によるレベルシフト回路１００Ｂでは、図３に示したレベルシフト回路１００Ａに比べ、入力信号Ｉｎが立ち下がってから出力信号Ｏｕｔが立ち下がるまでのタイミング差が短縮される。これにより、レベルシフト回路１００Ａにおいて問題であった出力信号Ｏｕｔの立ち下がりの遅れが解消されるため、出力信号Ｏｕｔにおけるデューティ比のずれを低減することが可能となる。また、トランジスタＭＰ２１とトランジスタＭＮ２２の電流駆動能力を互いに無関係に設定することが可能であるため、設計の自由度も向上する。
【００６１】
次に、本発明の第２の実施形態について説明する。
【００６２】
図５は、本発明の第２の実施形態によるレベルシフト回路１００Ｃの回路図である。
【００６３】
図５に示すように、本実施形態よるレベルシフト回路１００Ｃは、出力回路１４０Ｂが出力回路１４０Ｃに置き換えられている点において、図４に示したレベルシフト回路１００Ｂと相違している。その他の点は図４に示したレベルシフト回路１００Ｂと基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６４】
出力回路１４０Ｃは、図３に示したインバータ回路１４０に含まれるトランジスタＭＮ２１と並列にトランジスタＭＮ２２が接続された構成を有している。つまり、インバータ回路１４０と出力回路１４０Ｂを合成した回路構成を有している。但し、出力信号Ｏｕｔを立ち下げる能力が過剰とならないよう、トランジスタＭＮ２１，ＭＮ２２の電流駆動能力としては、図３に示したトランジスタＭＮ２１の電流駆動能力及び図４に示したトランジスタＭＮ２２の電流駆動能力よりもそれぞれ小さく設計することが好ましい。具体的には、他のトランジスタのＷ／Ｌが上述した値である場合、トランジスタＭＮ２１のＷ／Ｌを０．８μｍ／０．１４μｍとし、トランジスタＭＮ２２のＷ／Ｌを１．２μｍ／０．１４μｍとすることが好ましい。この場合、トランジスタＭＮ２１の電流駆動能力については図３に示したトランジスタＭＮ２１の約半分となり、トランジスタＭＮ２２の電流駆動能力については図４に示したトランジスタＭＮ２２の約半分となる。
【００６５】
図６は、レベルシフト回路１００Ａ，１００Ｂ，１００Ｃの信号伝搬経路においてオンするトランジスタ数を示す表であり、振幅が内部電圧ＶＰＥＲＩである信号をゲート電極に受けるトランジスタ数ＴＲ１と、振幅が外部電圧ＶＤＤである信号をゲート電極に受けるトランジスタ数ＴＲ２を入力信号Ｉｎの論理レベルごとに示している。
【００６６】
まず、レベルシフト回路１００Ａの場合、入力信号Ｉｎがローレベルである場合にオンするのはトランジスタＭＰ１，ＭＮ１１，ＭＰ１２，ＭＮ２１であることから、トランジスタ数ＴＲ１は２個、トランジスタ数ＴＲ２も２個となる。これに対し、入力信号Ｉｎがハイレベルである場合にオンするのはトランジスタＭＮ１，ＭＰ２，ＭＮ１２，ＭＰ２１であることから、トランジスタ数ＴＲ１は３個、トランジスタ数ＴＲ２は１個となる。このようにレベルシフト回路１００Ａにおいては、入力信号Ｉｎがローレベルである場合とハイレベルである場合とで信号伝搬経路の条件が異なるため、外部電圧ＶＤＤや内部電圧ＶＰＥＲＩの実際のレベルが設計値からずれると、これに応じてデューティ比のずれが発生しやすくなる。
【００６７】
同様に、レベルシフト回路１００Ｂの場合、入力信号Ｉｎがローレベルである場合にオンするのはトランジスタＭＰ１，ＭＮ２，ＭＰ３，ＭＮ２２であることから、トランジスタ数ＴＲ１は４個、トランジスタ数ＴＲ２は０個となる。尚、トランジスタＭＮ１１，ＭＰ１２もオンするが、これは出力信号Ｏｕｔを立ち下げる動作に寄与しないため、カウントされない。これに対し、入力信号Ｉｎがハイレベルである場合にオンするのはトランジスタＭＮ１，ＭＰ２，ＭＮ１２，ＭＰ２１であることから、トランジスタ数ＴＲ１は３個、トランジスタ数ＴＲ２は１個となる。このようにレベルシフト回路１００Ｂにおいても、入力信号Ｉｎがローレベルである場合とハイレベルである場合とで信号伝搬経路の条件が異なる。
【００６８】
これに対し、レベルシフト回路１００Ｃの場合、入力信号Ｉｎがローレベルである場合、図５に示す経路Ｘと経路Ｙの両方が出力信号Ｏｕｔを立ち下げる動作に寄与する。そして、経路ＸにおいてオンするのはＭＰ１，ＭＮ１１，ＭＰ１２，ＭＮ２１であり、経路ＹにおいてオンするのはトランジスタＭＰ１，ＭＮ２，ＭＰ３，ＭＮ２２となる。これらのトランジスタは、出力信号Ｏｕｔを立ち下げる動作に半分ずつ寄与していると見なすことができるため、平均したトランジスタ数ＴＲ１は３個、トランジスタ数ＴＲ２は１個となる。これは、入力信号Ｉｎがハイレベルである場合のトランジスタ数ＴＲ１，ＴＲ２とそれぞれ一致するため、レベルシフト回路１００Ｃにおいては入力信号Ｉｎがローレベルである場合とハイレベルである場合とで信号伝搬経路の条件がほぼ同じとなる。これにより、外部電圧ＶＤＤ及び内部電圧ＶＰＥＲＩの広い範囲においてデューティ比のずれを低減することが可能となる。
【００６９】
次に、本発明の第３の実施形態について説明する。
【００７０】
図７は、本発明の第３の実施形態によるレベルシフト回路１００Ｄの回路図である。
【００７１】
図７に示すように、本実施形態よるレベルシフト回路１００Ｄは、出力回路１４０Ｃが出力回路１４０Ｄに置き換えられている点において、図５に示したレベルシフト回路１００Ｃと相違している。その他の点は図５に示したレベルシフト回路１００Ｃと基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７２】
出力回路１４０Ｄは、トランジスタＭＮ２２に直列に接続されたＮチャンネル型ＭＯＳトランジスタＭＮ２３が追加されている点において、出力回路１４０Ｃと相違している。トランジスタＭＮ２３のゲート電極には外部電源電位ＶＤＤが固定的に供給されている。このため、トランジスタＭＮ２３は常時オン状態であるが、そのオン抵抗は外部電源電位ＶＤＤのレベルによって変化する。具体的には、外部電源電位ＶＤＤのレベルが高いほどオン抵抗は低くなり、外部電源電位ＶＤＤのレベルが低いほどオン抵抗は高くなる。
【００７３】
かかる構成により、外部電圧ＶＤＤに応じて、入力信号Ｉｎの立ち下がりに応答した出力信号Ｏｕｔの立ち下がり特性が変化する。図３に示したレベルシフト回路１００Ａでは、入力信号Ｉｎの立ち上がりに応答した出力信号Ｏｕｔの立ち上がりに比べ、入力信号Ｉｎの立ち下がりに応答した出力信号Ｏｕｔの立ち下がりが遅れる傾向があるため、これを補正すべく、レベルシフト回路１００Ｂ，１００Ｃでは出力信号Ｏｕｔの立ち下がり応答性を高めている。ここで、出力信号Ｏｕｔの立ち下がりの遅れは、内部電圧ＶＰＥＲＩに対して外部電圧ＶＤＤが高いほど顕著となるため、レベルシフト回路１００Ｂ，１００Ｃの構成は内部電圧ＶＰＥＲＩに対して外部電圧ＶＤＤが十分に高い場合には極めて有効である。しかしながら、内部電圧ＶＰＥＲＩと外部電圧ＶＤＤの差が小さい場合（若しくはＶＰＥＲＩ＞ＶＤＤである場合）には、レベルシフト回路１００Ｂ，１００Ｃによる立ち下がり応答性の改善が過剰となるおそれがある。
【００７４】
このような点を考慮し、本実施形態によるレベルシフト回路１００ＤではトランジスタＭＮ２３を追加している。トランジスタＭＮ２３は、外部電源電位ＶＤＤのレベルが低いほどオン抵抗が高くなることから、本実施形態では外部電源電位ＶＤＤのレベルが低いほど出力信号Ｏｕｔの立ち下がり応答性の改善量が小さくなる。これにより、出力信号Ｏｕｔの立ち下がり応答性の改善が過剰となることがなく、外部電圧ＶＤＤ及び内部電圧ＶＰＥＲＩの広い範囲においてデューティ比のずれをより効果的に低減することが可能となる。
【００７５】
図８（ａ）〜（ｄ）は、それぞれレベルシフト回路１００Ａ〜１００Ｄの電圧依存性を示すグラフであり、入力信号Ｉｎのデューティ比が５０％である場合における出力信号Ｏｕｔのデューティ比を電圧ごとに示している。シミュレーションの条件は、入力信号Ｉｎの周波数が１ＧＨｚ、内部電圧ＶＰＥＲＩの電圧範囲が０．８〜１．２Ｖ、外部電圧ＶＤＤの電圧範囲が１．０〜３．０Ｖである。
【００７６】
図８（ａ）に示すように、レベルシフト回路１００Ａは大きな電圧依存性を有しており、出力信号Ｏｕｔのデューティ比が約５０％となる電圧範囲は狭い。これに対し、図８（ｂ）〜（ｄ）に示すように、レベルシフト回路１００Ｂ〜１００Ｄは電圧依存性が改善されており、出力信号Ｏｕｔのデューティ比が約５０％となる電圧範囲が拡大していることが分かる。特に、レベルシフト回路１００Ｄにおいては、極めて広い電圧範囲において出力信号Ｏｕｔのデューティ比をほぼ５０％とすることが可能となる。
【００７７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７８】
例えば、上記の各実施形態では、振幅が内部電圧ＶＰＥＲＩである入力信号Ｉｎを振幅が外部電圧ＶＤＤである出力信号Ｏｕｔにレベル変換する場合を例に説明したが、本発明がこれに限定されるものではない。他の例として、振幅が外部電圧ＶＤＤ１である入力信号Ｉｎを振幅が外部電圧ＶＤＤ２（＞ＶＤＤ１）である出力信号Ｏｕｔにレベル変換する場合においても、本発明の適用が可能である。或いは、振幅が内部電圧ＶＩＮＴ１である入力信号Ｉｎを振幅が内部電圧ＶＩＮＴ２（＞ＶＩＮＴ１）である出力信号Ｏｕｔにレベル変換する場合においても、本発明の適用が可能である。
【符号の説明】
【００７９】
１０      半導体装置
１１ａ，１１ｂ    クロック端子
１２ａ〜１２ｅ    コマンド端子
１３      アドレス端子
１４      データ入出力端子
１５ａ，１５ｂ    電源端子
２１      クロック入力回路
２２      クロック生成回路
２３      クロック分割回路
２４      データ入出力回路
３１      コマンド入力回路
３２      コマンドデコーダ
４１      アドレス入力回路
４２      アドレスラッチ回路
５１      ロウ系制御回路
５２      カラム系制御回路
５３      モードレジスタ
６１      ロウデコーダ
６２      カラムデコーダ
６３      センス回路
６４      データアンプ
６５      ＦＩＦＯ回路
７０      メモリセルアレイ
８０      内部電圧生成回路
８１      入力系回路群
８２      出力系回路群
１００ａ，１００ｂ，１００Ａ〜１００Ｄ    レベルシフト回路
１１０    レベル変換部
１２０，１３０，１４０，１５０    インバータ回路
１４０Ｂ〜１４０Ｄ    出力回路
４０１，４０２    データ配線
４１０    マルチプレクサ
４２０    出力バッファ
４２１，４２２    トランジスタ
ＭＮ１〜ＭＮ３，ＭＮ１１，ＭＮ１２，ＭＮ２１〜ＭＮ２３    Ｎチャンネル型ＭＯＳトランジスタ
ＭＰ１〜ＭＰ３，ＭＰ１１，ＭＰ１２，ＭＰ２１    Ｐチャンネル型ＭＯＳトランジスタ
【図１】
2015012351.tif 000003
【図２】
2015012351.tif 000004
【図３】
2015012351.tif 000005
【図４】
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【図５】
2015012351.tif 000007
【図６】
2015012351.tif 000008
【図７】
2015012351.tif 000009
【図８】
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