(57)【要約】      （修正有）【課題】コンタクト抵抗を低減しながら、耐圧を向上させる。【解決手段】半導体装置を、電子走行層３及び電子供給層４を含む窒化物半導体積層構造５と、電子供給層上４に設けられたドレイン電極７及びソース電極８と、窒化物半導体積層構造５の上方に設けられたゲート電極６とを備え、ドレイン電極７を、電子供給層４に接するコンタクト部７Ａにゲート電極の幅方向に平行に延びる複数の凹部７Ｘ及び複数の凸部７Ｙを有し、最もゲート電極６側が凹部になるようにする。【選択図】図１１
2015133407.tif 000002
【特許請求の範囲】
【請求項１】
電子走行層及び電子供給層を含む窒化物半導体積層構造と、
前記電子供給層上に設けられたドレイン電極及びソース電極と、
前記窒化物半導体積層構造の上方に設けられたゲート電極とを備え、
前記ドレイン電極は、前記電子供給層に接するコンタクト部に前記ゲート電極の幅方向に平行に延びる複数の凹部及び複数の凸部を有し、最も前記ゲート電極側が前記凹部になっていることを特徴とする半導体装置。
【請求項２】
最も前記ゲート電極側の前記凹部の前記ゲート電極の幅方向に直交する方向の長さが、１５ｎｍ以上８０ｎｍ以下であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ソース電極は、前記電子供給層に接するコンタクト部に前記ゲート電極の幅方向に平行に延びる複数の凹部及び複数の凸部を有することを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
電子走行層及び電子供給層を含む窒化物半導体積層構造を形成する工程と、
前記窒化物半導体積層構造の上方にゲート電極を形成する工程と、
前記電子供給層上にドレイン電極及びソース電極を形成する工程とを含み、
前記ドレイン電極及び前記ソース電極を形成する工程において、前記電子供給層に接するコンタクト部に前記ゲート電極の幅方向に平行に延びる複数の凹部及び複数の凸部を有し、最も前記ゲート電極側が前記凹部になっているドレイン電極を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、シリコン系の半導体を用いた半導体装置では、コンタクト抵抗を低減するための技術が種々提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２６０００３号公報
【特許文献２】特開平３−２８０５３２号公報
【特許文献３】特開平５−１０９６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、窒化物半導体を用いた半導体装置として、例えばＧａＮを用いた高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ；ＧａＮ−ＨＥＭＴ）などのＧａＮを用いた電界効果トランジスタがある。
このようなトランジスタでは、そのオン抵抗に占めるドレイン電極及びソース電極のコンタクト抵抗の割合が大きくなってしまう場合がある。この場合、トランジスタのオン抵抗を低減するために、コンタクト抵抗を低減することが必要になる。
【０００５】
一方、このようなトランジスタでは、耐圧を向上させることも必要である。
そこで、コンタクト抵抗を低減しながら、耐圧を向上させたい。
【課題を解決するための手段】
【０００６】
本半導体装置は、電子走行層及び電子供給層を含む窒化物半導体積層構造と、電子供給層上に設けられたドレイン電極及びソース電極と、窒化物半導体積層構造の上方に設けられたゲート電極とを備え、ドレイン電極は、電子供給層に接するコンタクト部にゲート電極の幅方向に平行に延びる複数の凹部及び複数の凸部を有し、最もゲート電極側が凹部になっている。
【０００７】
本半導体装置の製造方法は、電子走行層及び電子供給層を含む窒化物半導体積層構造を形成する工程と、窒化物半導体積層構造の上方にゲート電極を形成する工程と、電子供給層上にドレイン電極及びソース電極を形成する工程とを含み、ドレイン電極及びソース電極を形成する工程において、電子供給層に接するコンタクト部にゲート電極の幅方向に平行に延びる複数の凹部及び複数の凸部を有し、最もゲート電極側が凹部になっているドレイン電極を形成する。
【発明の効果】
【０００８】
したがって、本半導体装置及びその製造方法によれば、コンタクト抵抗を低減しながら、耐圧を向上させることができるという利点がある。
【図面の簡単な説明】
【０００９】
【図１】本実施形態にかかる半導体装置の構成を示す模式的断面図である。
【図２】（Ａ）〜（Ｃ）は、本実施形態にかかる半導体装置の構成を示す模式図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）中、ａ−ｂ方向に沿う断面図であり、（Ｃ）は（Ａ）中、ｃ−ｄ方向に沿う断面図である。
【図３】（Ａ）〜（Ｆ）は、ドレイン電極のゲート電極側のエッジにかかる電界強度、及び、電子供給層と電子走行層との界面付近の電子走行層の表面側にかかる電界強度のシミュレーション結果を示す図である。
【図４】図３（Ａ）〜図３（Ｆ）における電子走行層の表面にかかる電界強度を、Ｘ軸方向位置と対応づけて示した図である。
【図５】比較例の半導体装置の構成を示す模式的断面図である。
【図６】本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図７】本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図８】本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図９】本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図１０】本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図１１】本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【発明を実施するための形態】
【００１０】
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について、図１〜図１１を参照しながら説明する。
本実施形態にかかる半導体装置は、例えば窒化物半導体を用いた窒化物半導体積層構造を備える半導体装置である。
本実施形態では、半導体装置として、窒化物半導体を用いたＦＥＴ、具体的には、ＧａＮを電子走行層に用い、ＡｌＧａＮを電子供給層に用いた窒化物半導体積層構造（ＨＥＭＴ構造）を備え、かつ、ゲート電極の直下にｐ型半導体層としてｐ−ＧａＮ層を備えるエンハンスメントモード（Ｅ−ｍｏｄｅ）ＡｌＧａＮ／ＧａＮ−ＨＥＭＴを例に挙げて説明する。
【００１１】
なお、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴを、ＡｌＧａＮ／ＧａＮ−ＦＥＴともいう。また、窒化物半導体積層構造を、ＩＩＩ−Ｖ族窒化物半導体積層構造又はＧａＮ系半導体積層構造ともいう。また、半導体装置を、窒化物半導体装置、ＩＩＩ−Ｖ族窒化物半導体装置、ＧａＮ系半導体装置又はＧａＮデバイスともいう。また、エンハンスメントモードＡｌＧａＮ／ＧａＮ−ＨＥＭＴをノーマリオフ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴともいう。
【００１２】
本ＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、図２（Ａ）〜図２（Ｃ）に示すように、例えばＳｉ基板やＳｉＣ基板などの基板（半導体基板）１上に、必要に応じて設けられるバッファ層２、ＧａＮ電子走行層（チャネル層）３、ＡｌＧａＮ電子供給層４を積層させた窒化物半導体積層構造５を備える。この場合、電子走行層３と電子供給層４との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。なお、各半導体層２〜４を、ＩＩＩ−Ｖ族窒化物半導体層又は窒化物半導体層ともいう。また、図２（Ｂ）、図２（Ｃ）中、符号１５は素子分離領域を示している。
【００１３】
そして、上述の窒化物半導体積層構造５の上方に、ゲート電極６、ドレイン電極７及びソース電極８が設けられている。
本実施形態では、上述の窒化物半導体積層構造５の上方に、ｐ−ＧａＮ層９を挟んで、ゲート電極６が設けられている。つまり、上述の窒化物半導体積層構造５の最上層を構成するＡｌＧａＮ電子供給層４上にｐ−ＧａＮ層９が設けられており、このｐ−ＧａＮ層９上にゲート電極６が設けられている。また、ＡｌＧａＮ電子供給層４上にドレイン電極７及びソース電極８が設けられている。これらのドレイン電極７及びソース電極８は、ゲート電極６を挟んで両側に設けられており、その下側端部がＡｌＧａＮ電子供給層４の表面に接している。このドレイン電極７及びソース電極８の下側端部は、ＡｌＧａＮ電子供給層４に接する部分であるため、ＡｌＧａＮ電子供給層４に接するコンタクト部ともいう。
【００１４】
さらに、本実施形態では、上述の窒化物半導体積層構造５の最上層を構成するＡｌＧａＮ電子供給層４上に、その表面全体を覆うように、絶縁膜１０（層間絶縁膜；例えばＳｉＮ膜）が設けられている。
特に、本実施形態では、ドレイン電極７は、メタル電極であって、図１に示すように、ＡｌＧａＮ電子供給層４に接するコンタクト部７Ａにゲート電極６の幅方向［図２（Ａ）中、上下方向］に平行に延びる複数の凹部７Ｘ及び複数の凸部７Ｙを有し、最もゲート電極６側が凹部７Ｘになっている。これにより、コンタクト抵抗を低減しながら、耐圧を向上させることができる。
【００１５】
つまり、ドレイン電極７は、ＡｌＧａＮ電子供給層４に接するコンタクト部７Ａにゲート電極６の幅方向に平行に延びる、即ち、図２（Ａ）中、ｃ−ｄ方向に延びる複数の凹部７Ｘ及び複数の凸部７Ｙを有する。つまり、ドレイン電極７がＡｌＧａＮ電子供給層４に接するコンタクト部７Ａに有する複数の凹部７Ｘ及び複数の凸部７Ｙは、ドレイン電極７とソース電極８との間に流れる電流、即ち、ドレイン電極７とソース電極８との間に延びるチャネルに対して直交する方向に延びている。
【００１６】
これにより、ドレイン電極７及びソース電極８とＡｌＧａＮ電子供給層４とのコンタクト面（界面）が凹凸面となり、その表面積が大きくなるため、コンタクト抵抗を低減（低抵抗化）することが可能となる。また、複数の凹部７Ｘ及び複数の凸部７Ｙはゲート電極６の幅方向に平行に延びるように設けられているため、ドレイン電極７のゲート電極６側のエッジがゲート電極６の幅方向に平行に直線状に延びることになる。これにより、ドレイン電極７のゲート電極６側のエッジにかかる電界をゲート電極６の幅方向に平行に延びる方向に一様にすることができ、耐圧を向上させることが可能となる。これに対し、このような凹凸をゲート電極の幅方向に直交する方向に延びるように設けると、ドレイン電極のゲート電極側のエッジがゲート電極の幅方向に沿ってステップ状に変化することになり、各角部に電界が集中するおそれがあるため、耐圧を向上させるのが難しくなる。
【００１７】
なお、凹部７Ｘ及び凸部７Ｙの断面形状は、図１に示されているような断面長方形状に限られるものではなく、例えば断面台形状などであっても良い。また、凹部７Ｘの底面の位置がＡｌＧａＮ電子供給層４の位置に一致するようにしているが、これに限られるものではなく、ＡｌＧａＮ電子供給層４の厚さ方向にずれていても良い。例えば、ＡｌＧａＮ電子供給層４をドレイン電極形成領域にリセスを有するものとし、凹部７Ｘの底面の位置がリセスの底面の位置に一致するようにしても良い。なお、本実施形態では、ＡｌＧａＮ電子供給層４のドレイン電極形成領域において、ドレイン電極７の凸部７Ｙが設けられている部分のみがリセスになっていると見ることもできる。
【００１８】
そして、上述のように、ドレイン電極７を、ＡｌＧａＮ電子供給層４に接するコンタクト部７Ａにゲート電極６の幅方向に平行に延びる複数の凹部７Ｘ及び複数の凸部７Ｙを有するものとする場合に、図１に示すように、最もゲート電極６側を凹部７Ｘにしている。この場合、ドレイン電極７のゲート電極６側の壁面において、複数の凹部７Ｘ及び複数の凸部７Ｙを有するコンタクト部７Ａの壁面（即ち、最もゲート電極６側の凸部７Ｙの壁面）が、ゲート電極６から遠くなる方向へずらされることになる。
【００１９】
ここで、ＡｌＧａＮ電子供給層４とＧａＮ電子走行層３との界面付近のＧａＮ電子走行層３の表面側で二次元電子ガス濃度が高くなっており、このＧａＮ電子走行層３の表面側にかかる電界強度が高いと、インパクトイオン化によってリーク電流が増加し、耐圧が低下することになる。そして、このＧａＮ電子走行層３の表面側にかかる電界強度の高さは、ドレイン電極７のコンタクト部７Ａのゲート電極６側のエッジにかかる電界強度の高さに依存する［例えば図３（Ａ）参照］。
【００２０】
上述のように、ドレイン電極７のコンタクト部７Ａにおいて、最もゲート電極６側を凹部７Ｘにすることで、ゲート電極６側のエッジが２箇所になり［例えば図３（Ｂ）参照］、最もゲート電極６側のエッジ［例えば図３（Ｂ）中、左側のエッジＥ１参照］は、ＧａＮ電子走行層３の表面から遠くなる。この場合、上述のＧａＮ電子走行層３の表面側にかかる電界強度の高さは、ＧａＮ電子走行層３の表面に近い方のエッジ［例えば図３（Ｂ）中、右側のエッジＥ２参照］にかかる電界強度の高さに依存する。そして、ＧａＮ電子走行層３の表面に近い方のエッジは、ＧａＮ電子走行層３の表面から遠い方のエッジよりも、ゲート電極６から遠くなっているため、ＧａＮ電子走行層３の表面に近い方のエッジにかかる電界強度は、ＧａＮ電子走行層３の表面から遠い方のエッジにかかる電界強度よりも低くなる［例えば図３（Ｂ）参照］。このため、ドレイン電極７のコンタクト部７Ａにおいて最もゲート電極６側を凹部７Ｘにすることで、上述のＧａＮ電子走行層３の表面側にかかる電界強度を低減（緩和）することができ［例えば図３（Ａ）、図３（Ｂ）参照］、耐圧を向上させることが可能となる。
【００２１】
特に、最もゲート電極６側の凹部７Ｘの幅、即ち、最もゲート電極６側の凹部７Ｘの凹部７Ｘが延びる方向（長手方向；ゲート電極６の幅方向）に直交する方向の長さは、約１５ｎｍ以上約８０ｎｍ以下であることが好ましい。この場合、ドレイン電極７のゲート電極６側の壁面において、複数の凹部７Ｘ及び複数の凸部７Ｙを有するコンタクト部７Ａの壁面（即ち、最もゲート電極６側の凸部７Ｙの壁面）が、約１５ｎｍ以上約８０ｎｍ以下の距離だけ、ゲート電極６から遠くなる方向へずらされることになる。つまり、コンタクト部７Ａにおいて最もゲート電極６側の凸部７Ｙを設ける位置に制限を設け、最もゲート電極６側の凸部７Ｙの壁面の位置が、ドレイン電極７のコンタクト部７Ａ以外の部分のゲート電極６側の壁面に対して、約１５ｎｍ以上約８０ｎｍ以下の距離だけ、ゲート電極６から遠くなる方向へずれるようにしている。
【００２２】
また、最もゲート電極６側の凹部７Ｘの幅は、約２５ｎｍ以上約８０ｎｍ以下であることがより好ましい。
さらに、最もゲート電極６側の凹部７Ｘの幅は、約５０ｎｍ以上約８０ｎｍ以下であることが最も好ましい。
ここで、図３（Ａ）〜図３（Ｆ）は、ドレイン電極のゲート電極側のエッジにかかる電界強度、及び、電子供給層と電子走行層との界面付近の電子走行層の表面側にかかる電界強度のシミュレーション結果を示している。また、図４は、図３（Ａ）〜図３（Ｆ）における電子走行層の表面にかかる電界強度を、Ｘ軸方向位置と対応づけて示している。
【００２３】
なお、図３（Ａ）〜図３（Ｆ）では、ドレイン電極のゲート電極側のエッジにかかる電界強度、及び、電子供給層と電子走行層との界面付近の電子走行層の表面側にかかる電界強度が濃く示されており、電界強度が高くなっていることを意味する。但し、これら以外の部分、例えば図３（Ｂ）〜図３（Ｆ）中、符号Ｄで示す段部の近傍にかかる電界強度も濃く示されているが、その部分の電界強度は最も低くなっている。また、図３（Ａ）は、比較例として、ドレイン電極７のコンタクト部７Ａにおいて最もゲート電極６側が凹部７Ｘになっておらず、凸部７Ｙになっている場合のシミュレーション結果を示している。また、図３（Ｂ）は、最もゲート電極６側の凹部７Ｘの幅Ａが約１５ｎｍの場合（Ａ＝約１５ｎｍ）のシミュレーション結果を示している。また、図３（Ｃ）は、最もゲート電極６側の凹部７Ｘの幅Ａが約２５ｎｍの場合（Ａ＝約２５ｎｍ）のシミュレーション結果を示している。また、図３（Ｄ）は、最もゲート電極６側の凹部７Ｘの幅Ａが約５０ｎｍの場合（Ａ＝約５０ｎｍ）のシミュレーション結果を示している。また、図３（Ｅ）は、最もゲート電極６側の凹部７Ｘの幅Ａが約８０ｎｍの場合（Ａ＝約８０ｎｍ）のシミュレーション結果を示している。また、図３（Ｆ）は、最もゲート電極６側の凹部７Ｘの幅Ａが約９０ｎｍの場合（Ａ＝約９０ｎｍ）のシミュレーション結果を示している。
【００２４】
また、図４中、実線Ａは、図３（Ａ）における電子走行層の表面にかかる電界強度を示しており、実線Ｂは、図３（Ｂ）における電子走行層の表面にかかる電界強度を示しており、実線Ｃは、図３（Ｃ）における電子走行層の表面にかかる電界強度を示しており、実線Ｄは、図３（Ｄ）における電子走行層の表面にかかる電界強度を示しており、実線Ｅは、図３（Ｅ）における電子走行層の表面にかかる電界強度を示しており、実線Ｆは、図３（Ｆ）における電子走行層の表面にかかる電界強度を示している。
【００２５】
図３（Ａ）〜図３（Ｆ）、図４に示すように、ドレイン電極７のコンタクト部７Ａにおいて最もゲート電極６側が凹部７Ｘになっておらず、凸部７Ｙになっている場合と比較して、ドレイン電極７のコンタクト部７Ａにおいて最もゲート電極６側の凹部７Ｘの幅を、約１５ｎｍ、約２５ｎｍ、約５０ｎｍ、約８０ｎｍ、約９０ｎｍとすることで、ＧａＮ電子走行層３の表面側にかかる電界強度を低減することができ、耐圧を向上させることが可能となる。
【００２６】
また、図３（Ｂ）〜図３（Ｅ）、図４中、実線Ｂ〜実線Ｅで示すように、ドレイン電極７のコンタクト部７Ａにおいて最もゲート電極６側の凹部７Ｘの幅が約８０ｎｍまでは、この幅を大きくしていくことで、ＧａＮ電子走行層３の表面側にかかる電界強度を低減し、耐圧を向上させるという効果も大きくなっていく。
これに対し、図３（Ｅ）、図３（Ｆ）、図４中、実線Ｅ、実線Ｆで示すように、ドレイン電極７のコンタクト部７Ａにおいて最もゲート電極６側の凹部７Ｘの幅を、約８０ｎｍにしても、約９０ｎｍにしても、ＧａＮ電子走行層３の表面側にかかる電界強度はあまり変化しない。つまり、ドレイン電極７のコンタクト部７Ａにおいて最もゲート電極６側の凹部７Ｘの幅が約８０ｎｍよりも大きくなると、この幅を大きくしても、ＧａＮ電子走行層３の表面側にかかる電界強度を低減し、耐圧を向上させるという効果はそれほど大きくならなくなる。
【００２７】
一方、ドレイン電極７のコンタクト部７Ａにおいて最もゲート電極６側の凹部７Ｘの幅が大きくなるとともに、ドレイン電極７のコンタクト部７Ａの凹部７Ｘ及び凸部７Ｙを設ける領域が狭くなるため、コンタクト抵抗を低減するという効果が小さくなる。
このような点を考慮すると、上述のように、最もゲート電極６側の凹部７Ｘの幅は、約１５ｎｍ以上約８０ｎｍ以下とするのが好ましい。これにより、ＧａＮ電子走行層３の表面側にかかる電界強度を低減し、耐圧を向上させるという効果を得ながら、コンタクト抵抗を低減するという効果も十分に得られることになる。
【００２８】
また、図３（Ｂ）、図３（Ｃ）、図４中、実線Ｂ、実線Ｃで示すように、ドレイン電極７のコンタクト部７Ａにおいて最もゲート電極６側の凹部７Ｘの幅を、約１５ｎｍにした場合よりも、約２５ｎｍにした方が、ＧａＮ電子走行層３の表面側にかかる電界強度を低減し、耐圧を向上させるという効果が大きい。
この点を考慮すると、上述のように、最もゲート電極６側の凹部７Ｘの幅は、約２５ｎｍ以上約８０ｎｍ以下とするのがより好ましい。これにより、ＧａＮ電子走行層３の表面側にかかる電界強度を低減し、耐圧を向上させるという効果をより得ながら、コンタクト抵抗を低減するという効果も十分に得られることになる。
【００２９】
また、図３（Ｃ）、図３（Ｄ）、図４中、実線Ｃ、実線Ｄで示すように、ドレイン電極７のコンタクト部７Ａにおいて最もゲート電極６側の凹部７Ｘの幅を、約２５ｎｍにした場合よりも、約５０ｎｍにした方が、ＧａＮ電子走行層３の表面側にかかる電界強度を低減し、耐圧を向上させるという効果が大きい。そして、ドレイン電極７のコンタクト部７Ａにおいて最もゲート電極６側の凹部７Ｘの幅を約５０ｎｍとすることで、ＧａＮ電子走行層３の表面側にかかる電界強度を低減し、耐圧を向上させるという効果が十分に得られる。
【００３０】
この点を考慮すると、上述のように、最もゲート電極６側の凹部７Ｘの幅は、約５０ｎｍ以上約８０ｎｍ以下とするのが最も好ましい。これにより、ＧａＮ電子走行層３の表面側にかかる電界強度を低減し、耐圧を向上させるという効果が十分に得ながら、コンタクト抵抗を低減するという効果も十分に得られることになる。
また、上述のドレイン電極７と同様に、ソース電極８も、メタル電極であって、図２（Ｂ）に示すように、ＡｌＧａＮ電子供給層４に接するコンタクト部８Ａにゲート電極６の幅方向に平行に延びる複数の凹部８Ｘ及び複数の凸部８Ｙを有するものとするのが好ましい。これにより、コンタクト抵抗をさらに低減することが可能となる。
【００３１】
ところで、上述のように構成しているのは、以下の理由による。
例えば、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴであって、ゲート電極とドレイン電極との間の距離が短い低耐圧のものでは、トランジスタのオン抵抗（Ｒｏｎ）に占めるドレイン電極及びソース電極のコンタクト抵抗（ＳＤコンタクト抵抗）の割合が大きくなる。特に、エンハンスメントモードＡｌＧａＮ／ＧａＮ−ＨＥＭＴであって、ゲート電極とドレイン電極との間の距離が短い低耐圧のものでは、トランジスタのオン抵抗全体に占めるドレイン電極及びソース電極のコンタクト抵抗の割合は約１／３程度となる。
【００３２】
このため、トランジスタのオン抵抗を低減するために、コンタクト抵抗を低減することが必要になる。
なお、例えば図５に示すように、ドレイン電極７及びソース電極８を形成する領域のＡｌＧａＮ電子供給層４をリセスエッチングすること、即ち、ＡｌＧａＮ電子供給層４をエッチングして形成したリセス１１、１２にドレイン電極７及びソース電極８を設けることも考えられる。例えば、ドレイン電極形成領域及びソース電極形成領域の全領域を開口したレジストマスクを用いて、例えばドライエッチングでＡｌＧａＮ電子供給層４をエッチングしてリセス１１、１２を形成し、これらのリセス１１、１２にドレイン電極７及びソース電極８を設けることも考えられる。しかしながら、この方法では、コンタクト抵抗を十分に低減するのは難しい。
【００３３】
一方、このようなトランジスタでは、耐圧を向上させることも必要である。
そこで、コンタクト抵抗を低減しながら、耐圧を向上させるべく、上述のように構成している。
次に、本実施形態にかかる半導体装置（エンハンスメントモードＡｌＧａＮ／ＧａＮ−ＨＥＭＴ）の製造方法について、図６〜図１１を参照しながら説明する。
【００３４】
まず、図６に示すように、例えばＳｉ基板又はＳｉＣ基板などの基板１上に、例えば有機金属化学気相成長（ＭＯＣＶＤ；Metal Organic Chemical Vapor Deposition）法などによって、必要に応じてバッファ層２、ＧａＮ電子走行層３、ＡｌＧａＮ電子供給層４を積層させて窒化物半導体積層構造５を形成し、さらに、その上にｐ−ＧａＮ層９Ｘを積層させる。
【００３５】
なお、ＭＯＣＶＤ法の代わりに、有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法、又は、分子線エピタキシー（ＭＢＥ；Molecular Beam Epitaxy）法等を用いても良い。
ここで、バッファ層２は、ＡｌｘＧａ（１−ｘ）Ｎ（０＜ｘ≦１）の積層膜で、その厚さが約１〜約３μｍ程度であり、一例として約２．６μｍ程度である。ＧａＮ電子走行層３は、その厚さが例えば約０．９μｍ〜約１．５μｍ程度であり、一例として約１．１μｍ程度である。また、ＡｌＧａＮ電子供給層４は、Ａｌ組成が約１５％以上約２５％以下程度、一例として約２０％程度で、その厚さが例えば約１０ｎｍ〜約２０ｎｍ程度、一例として約１２ｎｍ程度である。また、ｐ−ＧａＮ層９Ｘは、その厚さが例えば約４０ｎｍ〜約８０ｎｍ程度であり、一例として約６５ｎｍ程度であり、ｐ型不純物として例えばＭｇを用い、そのドーピング濃度は例えば約１×１０１９ｃｍ−３〜約３×１０１９ｃｍ−３程度であり、一例として約２×１０１９ｃｍ−３程度である。
【００３６】
次に、図７に示すように、ｐ−ＧａＮ層９Ｘ上に、例えば厚さ４０ｎｍのｐ−ＳｉＮ層などの犠牲層１３を形成し、さらに、例えばフォトリソグラフィ技術を用いて、素子分離領域を形成する領域の上方に開口を有するレジストマスク１４を形成する。
そして、このレジストマスク１４を用いて、例えばイオン注入法によって、素子分離領域１５を形成する。
【００３７】
ここで、イオン注入法によって素子分離領域１５を形成する場合、例えばＡｒ又はＢ系とし、一例としてＡｒを約１７０ｋｅＶ、約５×１０１３ｃｍ−２で注入し、連続して、Ａｒを約１００ｋｅＶ、約１×１０１３ｃｍ−２で注入する。なお、これに限られるものではなく、例えば塩素系ガスを用いたドライエッチングで素子分離を行なっても良い。
次に、レジストマスク１４及び犠牲層１３を除去した後、図８に示すように、表面上の全面に、ゲートメタル層６Ｘを形成する。ここで、ゲートメタル層６Ｘは、例えば、Ｔｉ、ＴｉＮ、ＴａＮ、Ａｌ、Ｗなどの金属層であり、一例として約１００ｎｍの厚さのＴｉＮ層である。なお、ゲートメタル層６Ｘは、金属層を積層させたものであっても良い。
【００３８】
また、ゲートメタル層６Ｘ上に、例えばフォトリソグラフィ技術を用いて、ゲート電極形成領域の上方を覆うレジストマスク１６を形成する。
そして、このレジストマスク１６を用いて、ゲートメタル層６Ｘをエッチングして、図９に示すように、ゲート電極６を形成する。続いて、ｐ−ＧａＮ層９Ｘもエッチングして、ゲート電極６の直下のみにｐ−ＧａＮ層９が残るようにする。
【００３９】
このようにして、ＧａＮ電子走行層３及びＡｌＧａＮ電子供給層４を含む窒化物半導体積層構造５の上方に、ｐ−ＧａＮ層９を挟んで、ゲート電極６を形成する。
次に、レジストマスク１６を除去した後、図９に示すように、表面上の全面にレジスト膜を形成し、ドレイン電極７及びソース電極８のコンタクト部７Ａ、８Ａを形成する領域を、ゲート電極６の幅方向に平行に延びるように、スリット状に複数箇所開口して、レジストマスク１７を形成する。
【００４０】
ここでは、レジストマスク１７は、ドレイン電極７のコンタクト部７Ａを形成する領域の最もゲート電極６側が残されるようにパターニングする。つまり、このレジストマスク１７は、ドレイン電極７のコンタクト部７Ａを形成する領域の最もゲート電極６側にスリット状の開口が設けられないようにパターニングする。
ここで、各開口の幅（スリット幅）、即ち、開口が延びる方向に直交する方向の長さは、例えば約０．２μｍ〜約１．０μｍ程度である。ここでは、各開口の間のレジストが残された部分の幅も同程度である。
【００４１】
そして、このレジストマスク１７を用いて、例えばドライエッチングで、ドレイン電極７及びソース電極８のコンタクト部７Ａ、８Ａを形成する領域のＡｌＧａＮ電子供給層４をエッチングする。ここで、エッチング量、即ち、ＡｌＧａＮ電子供給層４をエッチングする深さは、例えば約５ｎｍ〜約１５ｎｍ程度である。また、ガス系としては、例えば塩素やＳＦｘ系を用いれば良い。なお、異方性エッチングであっても、等方性エッチングであっても良い。
【００４２】
この場合、ドレイン電極７及びソース電極８のコンタクト部７Ａ、８Ａを形成する領域のＡｌＧａＮ電子供給層４の表面は、レジストマスク１７の各開口を介してエッチングされるため、レジストマスク１７の各開口の位置で凹部となり、各開口の間に残された部分の位置で凸部となる。つまり、ドレイン電極７及びソース電極８のコンタクト部７Ａ、８Ａを形成する領域のＡｌＧａＮ電子供給層４の表面は、スリット状にリセスエッチングされ、図１０に示すように、複数の凹部及び複数の凸部が形成されることになる。この場合、凹部はリセスエッチング実施箇所であり、凸部はリセスエッチング未実施箇所である。
【００４３】
このようにして、ドレイン電極７及びソース電極８のコンタクト部７Ａ、８Ａを形成する領域のＡｌＧａＮ電子供給層４の表面に、ゲート電極６の幅方向に平行に延びる複数の凹部及び複数の凸部を形成する。
次に、レジストマスク１７を除去した後、図１０に示すように、表面上の全面に、絶縁膜１０を形成する。つまり、ＡｌＧａＮ電子供給層４上に、その表面全体を覆うように、絶縁膜１０を形成する。ここで、絶縁膜１０は、例えばＳｉＯ膜、ＳｉＮ膜などであり、一例としてＴＥＯＳ膜（オルトケイ酸テトラエチル膜）である。
【００４４】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing）による研磨又はＳＯＧ（Spin On Glass）塗布による平坦化工程を実施した後、例えばフォトリソグラフィ技術を用いて、ドレイン電極形成領域及びソース電極形成領域の上方に開口を有するレジストマスク１８を形成する。
特に、このレジストマスク１８のドレイン電極形成領域の上方に位置する開口は、そのゲート電極６側の壁面が、ドレイン電極７のコンタクト部７Ａを形成する領域のＡｌＧａＮ電子供給層４の表面に形成された複数の凹部の中の最もゲート電極６側の凹部よりもゲート電極６側に位置するようにパターニングする。これは、後述するように、ドレイン電極７のコンタクト部７Ａの最もゲート電極６側が凹部７Ｘになるようにするためである。
【００４５】
この場合、レジストマスク１８のドレイン電極形成領域の上方に位置する開口のゲート電極６側の壁面と、ドレイン電極７のコンタクト部７Ａを形成する領域のＡｌＧａＮ電子供給層４の表面に形成された最もゲート電極６側の凹部との間の距離（凹部が延びる方向、すなわち、ゲート電極６の幅方向に直交する方向の長さ）は、約１５ｎｍ以上約８０ｎｍ以下とするのが好ましい。また、この距離は、約２５ｎｍ以上約８０ｎｍ以下であることがより好ましい。さらに、この距離は、約５０ｎｍ以上約８０ｎｍ以下であることが最も好ましい。
【００４６】
そして、このレジストマスク１８を用いて、絶縁膜１０をエッチングして、ドレイン電極形成領域及びソース電極形成領域に形成されている絶縁膜１０を除去する。このようにして、絶縁膜１０にドレイン電極７及びソース電極８を形成するための開口を形成する。
次に、図１１に示すように、ドレイン電極形成領域及びソース電極形成領域、即ち、絶縁膜１０に形成された開口に、ドレイン電極７及びソース電極８の材料となるメタルを埋め込む。ここで、ドレイン電極７及びソース電極８の材料となるメタルは、例えば、Ａｌ、ＴｉＮ、Ｔｉ、ＴａＮ、Ｗなどの金属であり、積層しても良く、一例としてＴｉとＡｌを積層する。
【００４７】
このようにして、ＡｌＧａＮ電子供給層４上にドレイン電極７及びソース電極８を形成する。つまり、ゲート電極６を挟んで両側にドレイン電極７及びソース電極８を形成し、これらのドレイン電極７及びソース電極８の下側端部がＡｌＧａＮ電子供給層４の表面に接する。
特に、上述のように、ドレイン電極７及びソース電極８のコンタクト部７Ａ、８Ａを形成する領域のＡｌＧａＮ電子供給層４の表面には、ゲート電極６の幅方向に平行に延びる複数の凹部及び複数の凸部が形成されている。このため、ドレイン電極形成領域及びソース電極形成領域にドレイン電極７及びソース電極８の材料となるメタルを埋め込むことによって形成されるドレイン電極７及びソース電極８の下側端部（コンタクト部７Ａ，８Ａ）にも、ゲート電極６の幅方向に平行に延びる複数の凹部７Ｘ，８Ｘ及び複数の凸部７Ｙ，８Ｙが形成される。つまり、ドレイン電極７及びソース電極８は、ＡｌＧａＮ電子供給層４に接するコンタクト部７Ａ，８Ａにゲート電極６の幅方向に平行に延びる複数の凹部７Ｘ，８Ｘ及び複数の凸部７Ｙ，８Ｙを有するものとなる。これにより、ドレイン電極７及びソース電極８とＡｌＧａＮ電子供給層４とのコンタクト面が凹凸面となり、その表面積が大きくなるため、コンタクト抵抗を低減することが可能となる。
【００４８】
また、複数の凹部７Ｘ及び複数の凸部７Ｙはゲート電極６の幅方向に平行に延びるように設けられるため、ドレイン電極７のゲート電極６側のエッジにかかる電界をゲート電極６の幅方向に平行に延びる方向に一様にすることができ、耐圧を向上させることが可能となる。
そして、上述のように、レジストマスク１８のドレイン電極形成領域の上方に位置する開口は、そのゲート電極６側の壁面が、ドレイン電極７のコンタクト部７Ａを形成する領域のＡｌＧａＮ電子供給層４の表面に形成された複数の凹部の中の最もゲート電極６側の凹部よりもゲート電極６側に位置するようにパターニングされている。このため、ＡｌＧａＮ電子供給層４に接するコンタクト部７Ａにゲート電極６の幅方向に平行に延びる複数の凹部７Ｘ及び複数の凸部７Ｙを有するドレイン電極７は、最もゲート電極６側が凹部７Ｘになっている。これにより、ドレイン電極７のゲート電極６側のエッジにかかる電界を緩和することができ、耐圧を向上させることが可能となる。
【００４９】
特に、上述のように、レジストマスク１８のドレイン電極形成領域の上方に位置する開口のゲート電極６側の壁面と、ドレイン電極７のコンタクト部７Ａを形成する領域のＡｌＧａＮ電子供給層４の表面に形成された最もゲート電極６側の凹部との間の距離を、約１５ｎｍ以上約８０ｎｍ以下とした場合には、ドレイン電極７のコンタクト部７Ａの最もゲート電極６側の凹部７Ｘの幅、即ち、その凹部７Ｘが延びる方向（ゲート電極６の幅方向）に直交する方向の長さは、約１５ｎｍ以上約８０ｎｍ以下となる。また、上述の距離を約２５ｎｍ以上約８０ｎｍ以下とした場合には、この幅（長さ）は約２５ｎｍ以上約８０ｎｍ以下となる。さらに、上述の距離を約５０ｎｍ以上約８０ｎｍ以下とした場合には、この幅（長さ）は約５０ｎｍ以上約８０ｎｍ以下となる。
【００５０】
このように、ドレイン電極７及びソース電極８を形成する工程において、ＡｌＧａＮ電子供給層４に接するコンタクト部７Ａにゲート電極６の幅方向に平行に延びる複数の凹部７Ｘ及び複数の凸部７Ｙを有し、最もゲート電極６側が凹部７Ｘになっているドレイン電極７を形成することになる。この場合、最もゲート電極６側の凹部７Ｘの凹部７Ｘが延びる方向（ゲート電極６の幅方向）に直交する方向の長さは、約１５ｎｍ以上約８０ｎｍ以下であることが好ましい。また、この長さは、約２５ｎｍ以上約８０ｎｍ以下であることがより好ましい。さらに、この長さは、約５０ｎｍ以上約８０ｎｍ以下であることが最も好ましい。さらに、このドレイン電極７及びソース電極８を形成する工程において、ＡｌＧａＮ電子供給層４に接するコンタクト部８Ａにゲート電極６の幅方向に平行に延びる複数の凹部８Ｘ及び複数の凸部８Ｙを有するソース電極８を形成することになる。
【００５１】
その後、図示していないが、配線等を形成する各工程を経て、半導体装置（エンハンスメントモードＡｌＧａＮ／ＧａＮ−ＨＥＭＴ）が完成する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、コンタクト抵抗を低減しながら、耐圧を向上させることができるという利点がある。
なお、上述の実施形態では、半導体装置として、ＧａＮを電子走行層に用い、ＡｌＧａＮを電子供給層に用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴを例に挙げて説明しているが、これに限られるものではない。例えば、ＧａＮを電子走行層に用い、ＩｎＡｌＮを電子供給層に用いたＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ、あるいは、ＧａＮを電子走行層に用い、ＩｎＡｌＧａＮを電子供給層に用いたＩｎＡｌＧａＮ／ＧａＮ−ＨＥＭＴにも本発明を適用することもできる。また、他の窒化物半導体積層構造を有するものに本発明を適用することもできる。例えば、窒化物半導体積層構造は、少なくとも電子供給層、電子走行層を含むものであれば良く、例えばキャップ層を含むものであっても良い。
【００５２】
また、上述の実施形態では、ゲート電極の直下にｐ−ＧａＮ層を備えるエンハンスメントモードＡｌＧａＮ／ＧａＮ−ＨＥＭＴを例に挙げて説明しているが、これに限られるものではなく、例えば、ゲート電極の直下にｐ−ＧａＮ層を備えない、デプレッションモード（Ｄ−ｍｏｄｅ）ＡｌＧａＮ／ＧａＮ−ＨＥＭＴにも本発明を適用することができる。
また、上述の実施形態では、半導体装置として、ゲートリセスを有しないＨＥＭＴを例に挙げて説明しているが、これに限られるものではない。例えば、ゲートリセスを有するＨＥＭＴに本発明を適用することもできる。
【００５３】
また、上述の実施形態では、半導体装置として、ゲート絶縁膜を有しないＨＥＭＴを例に挙げて説明しているが、これに限られるものではない。例えば、ゲート絶縁膜を有するＨＥＭＴに本発明を適用することもできる。
なお、本発明は、上述した実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【００５４】
以下、上述の実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
電子走行層及び電子供給層を含む窒化物半導体積層構造と、
前記電子供給層上に設けられたドレイン電極及びソース電極と、
前記窒化物半導体積層構造の上方に設けられたゲート電極とを備え、
前記ドレイン電極は、前記電子供給層に接するコンタクト部に前記ゲート電極の幅方向に平行に延びる複数の凹部及び複数の凸部を有し、最も前記ゲート電極側が前記凹部になっていることを特徴とする半導体装置。
【００５５】
（付記２）
最も前記ゲート電極側の前記凹部の前記ゲート電極の幅方向に直交する方向の長さが、１５ｎｍ以上８０ｎｍ以下であることを特徴とする、付記１に記載の半導体装置。
（付記３）
最も前記ゲート電極側の前記凹部の前記ゲート電極の幅方向に直交する方向の長さが、２５ｎｍ以上８０ｎｍ以下であることを特徴とする、付記１に記載の半導体装置。
（付記４）
最も前記ゲート電極側の前記凹部の前記ゲート電極の幅方向に直交する方向の長さが、５０ｎｍ以上８０ｎｍ以下であることを特徴とする、付記１に記載の半導体装置。
（付記５）
前記ソース電極は、前記電子供給層に接するコンタクト部に前記ゲート電極の幅方向に平行に延びる複数の凹部及び複数の凸部を有することを特徴とする、付記１〜４のいずれか１項に記載の半導体装置。
【００５６】
（付記６）
電子走行層及び電子供給層を含む窒化物半導体積層構造を形成する工程と、
前記窒化物半導体積層構造の上方にゲート電極を形成する工程と、
前記電子供給層上にドレイン電極及びソース電極を形成する工程とを含み、
前記ドレイン電極及び前記ソース電極を形成する工程において、前記電子供給層に接するコンタクト部に前記ゲート電極の幅方向に平行に延びる複数の凹部及び複数の凸部を有し、最も前記ゲート電極側が前記凹部になっているドレイン電極を形成することを特徴とする半導体装置の製造方法。
【００５７】
（付記７）
最も前記ゲート電極側の前記凹部の前記ゲート電極の幅方向に直交する方向の長さが、１５ｎｍ以上８０ｎｍ以下であることを特徴とする、付記６に記載の半導体装置の製造方法。
（付記８）
前記ドレイン電極及び前記ソース電極を形成する工程において、前記電子供給層に接するコンタクト部に前記ゲート電極の幅方向に平行に延びる複数の凹部及び複数の凸部を有するソース電極を形成することを特徴とする、付記６又は７に記載の半導体装置の製造方法。
【符号の説明】
【００５８】
１  基板（半導体基板）
２  バッファ層
３  ＧａＮ電子走行層
４  ＡｌＧａＮ電子供給層
５  窒化物半導体積層構造
６  ゲート電極
６Ｘ  ゲートメタル層
７  ドレイン電極
７Ａ  コンタクト部
７Ｘ  凹部
７Ｙ  凸部
８  ソース電極
８Ａ  コンタクト部
８Ｘ  凹部
８Ｙ  凸部
９、９Ｘ  ｐ−ＧａＮ層
１０  絶縁膜
１１、１２  リセス
１３  犠牲層
１４  レジストマスク
１５  素子分離領域
１６〜１８  レジストマスク
【図１】
2015133407.tif 000003
【図２】
2015133407.tif 000004
【図４】
2015133407.tif 000005
【図５】
2015133407.tif 000006
【図６】
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【図７】
2015133407.tif 000008
【図８】
2015133407.tif 000009
【図９】
2015133407.tif 000010
【図１０】
2015133407.tif 000011
【図１１】
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【図３】
2015133407.tif 000013