(57)【要約】【課題】縦型トランジスタのＴＤＤＢ耐性を向上させ、かつ、閾値電圧がばらつくことも抑制する。【解決手段】ゲート電極１２０の上端は、半導体基板１００の表面よりも下に位置している。絶縁層３４０は、ゲート電極１２０上及びその周囲に位置する半導体基板１００上に形成されている。絶縁層３４０は、第１絶縁膜３４２及び低酸素透過性絶縁膜３４４を有している。第１絶縁膜３４２は、例えばＮＳＧ膜であり、低酸素透過性絶縁膜３４４は、例えばＳｉＮ膜である。さらに、低酸素透過性絶縁膜３４４上には、第２絶縁膜３４６が形成されている。第２絶縁膜３４６は、例えばＢＰＳＧ膜である。絶縁層３４０を形成した後、酸化雰囲気で処理することにより、縦型ＭＯＳトランジスタ２０のＴＤＤＢ耐性が向上する。また、絶縁層３４０が低酸素透過性絶縁膜３４４を有することにより、縦型ＭＯＳトランジスタ２０の閾値電圧がばらつくことを抑制できる。【選択図】図１
2015135982.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、前記半導体基板の裏面側に位置するドレイン層と、
前記半導体基板の表面に形成された凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれ、上端が前記半導体基板の表面よりも低いゲート電極と、
前記半導体基板の表面側に形成されたソース層と、
前記ゲート電極上に形成され、上面が前記半導体基板の表面よりも高い第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜と、
を備え、
前記第１絶縁膜は、前記ゲート電極上及びその周囲に位置する前記半導体基板上にも形成されており、
前記ゲート電極上に位置する前記第１絶縁膜の表面と、前記半導体基板上に位置する前記第１絶縁膜の表面との高低差は、１００ｎｍ以下である半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記低酸素透過性絶縁膜はＳｉＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜の少なくとも一つである半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記低酸素透過性絶縁膜は、ＳｉＮ膜であり、その膜厚は、６ｎｍ以上７ｎｍ以下である半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記第１絶縁膜はＮＳＧ（Non doped Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記低酸素透過性絶縁膜上に形成され、前記低酸素透過性絶縁膜よりも酸素透過性が高い第２絶縁膜を備える半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２絶縁膜は、ＮＳＧ膜、ＢＰＳＧ膜、及びＳＯＧ膜の少なくとも一つである半導体装置。
【請求項７】
裏面側にドレイン層を有する半導体基板の表面に、凹部を形成する工程と、
前記凹部の内壁にゲート絶縁膜を形成する工程と、
前記凹部にゲート電極を、上端が前記半導体基板の表面よりも低くなるように埋め込む工程と、
前記半導体基板の表面側にソース層を形成する工程と、
前記ゲート電極上に、上面が前記半導体基板の表面よりも高い第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、前記第１絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜を形成する工程と、
前記低酸素透過性絶縁膜上及び前記半導体基板上から酸化性雰囲気で処理する工程と、
を備える半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記低酸素透過性絶縁膜はＳｉＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜の少なくとも一つである半導体装置の製造方法。
【請求項９】
請求項７又は８に記載の半導体装置の製造方法において、
前記第１絶縁膜はＮＳＧ（Non doped Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれか一項に記載の半導体装置の製造方法において、
前記低酸素透過性絶縁膜を形成する工程の後に、前記低酸素透過性絶縁膜上に、前記低酸素透過性絶縁膜よりも酸素透過性が高い第２絶縁膜を形成する工程を備える半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記第２絶縁膜はＮＳＧ（Non doped Silicate Glass）膜、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである半導体装置の製造方法。
【請求項１２】
電源から供給される電力によって駆動する負荷への電源供給を制御する半導体装置を備えた電子装置であって
前記半導体装置は、
半導体基板と、
前記半導体基板に形成され、前記半導体基板の裏面側に位置するドレイン層と、
前記半導体基板に形成された凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれ、上端が前記半導体基板の表面よりも低いゲート電極と、
前記半導体基板の表面側に形成されたソース層と、
前記ゲート電極上に形成され、上面が前記半導体基板の表面よりも高い第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜と、
前記低酸素透過性絶縁膜上及び前記半導体基板上に形成された層間絶縁膜と、
を備え、
前記第１絶縁膜は、前記ゲート電極上及びその周囲に位置する前記半導体基板上にも形成されており、
前記ゲート電極上に位置する前記第１絶縁膜の表面と、前記半導体基板上に位置する前記第１絶縁膜の表面との高低差は、１００ｎｍ以下である電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型トランジスタを有する半導体装置、半導体装置の製造方法、及び電子装置に関する。
【背景技術】
【０００２】
半導体装置の一つに、縦型のトランジスタを有するものがある。縦型のトランジスタは、例えば大電流を制御する素子に用いられている。特許文献１には、縦型のＭＯＳトランジスタのゲート電極を、ＮＳＧ膜及びＢＰＳＧ膜の積層膜、またはＰＳＧ膜及びＢＰＳＧ膜の積層膜で覆うことが記載されている。特許文献２には、縦型のＭＯＳトランジスタのゲート電極を、ＢＰＳＧ膜などの絶縁膜で覆うことが記載されている。
【０００３】
なお、プレーナ型のトランジスタに関する技術であるが、特許文献３には、ＣＭＯＳデバイスを、酸化膜、窒化シリコン膜、及びＢＰＳＧ膜の積層膜で覆うことが記載されている。この技術において、窒化シリコン膜は、水分の拡散防止のために用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−８６１４０号公報
【特許文献２】特開２００２−２８０５５３号公報
【特許文献３】特開２０００−１８３１８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
縦型トランジスタに求められる特性の一つに、ゲート絶縁膜の経時絶縁破壊（ＴＤＤＢ：Time Dependence on Dielectric Breakdown）がある。一方、縦型トランジスタには、閾値電圧のばらつきが少ないことも求められる。
【課題を解決するための手段】
【０００６】
本発明によれば、半導体基板と、
前記半導体基板に形成され、前記半導体基板の裏面側に位置するドレイン層と、
前記半導体基板の表面に形成された凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれ、上端が前記半導体基板の表面よりも低いゲート電極と、
前記半導体基板の表面側に形成されたソース層と、
前記ゲート電極上に形成され、上面が前記半導体基板の表面よりも高い第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜と、
を備える半導体装置が提供される。
【０００７】
本発明者が検討した結果、ゲート電極の上端が半導体基板の表面よりも低い場合、ゲート電極上に絶縁膜を形成した後、この絶縁膜上から酸化性の雰囲気で処理すると、ＴＤＤＢ耐性が向上することが判明した。これは、酸素が、ゲート絶縁膜上の絶縁膜を介してゲート絶縁膜のうちゲート電極で覆われていない領域に到達し、この領域のゲート絶縁膜を緻密化させるため、と考えられる。
【０００８】
一方、絶縁膜が酸素を透過しすぎると、ゲート絶縁膜の膜厚にばらつきが生じることも判明した。ゲート絶縁膜の膜厚にばらつきが生じると、縦型トランジスタの閾値電圧にばらつきが生じてしまう。これに対して本発明では、第１絶縁膜上に、低酸素透過性絶縁膜を形成している。従って、絶縁膜が酸素を透過しすぎることを抑制できる。
【０００９】
本発明によれば、裏面側にドレイン層を有する半導体基板の表面に、凹部を形成する工程と、
前記凹部の内壁にゲート絶縁膜を形成する工程と、
前記凹部にゲート電極を、上端が前記半導体基板の表面よりも低くなるように埋め込む工程と、
前記半導体基板の表面側にソース層を形成する工程と、
前記ゲート電極上に、上面が前記半導体基板の表面よりも高い第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、前記第１絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜を形成する工程と、
前記低酸素透過性絶縁膜上及び前記半導体基板上から酸化性雰囲気で処理する工程と、
を備える半導体装置の製造方法が提供される。
【００１０】
本発明によれば、電源から供給される電力によって駆動する負荷への電源供給を制御する半導体装置を備えた電子装置であって
前記半導体装置は、
半導体基板と、
前記半導体基板に形成され、前記半導体基板の裏面側に位置するドレイン層と、
前記半導体基板に形成された凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれ、上端が前記半導体基板の表面よりも低いゲート電極と、
前記半導体基板の表面側に形成されたソース層と、
前記ゲート電極上に形成され、上面が前記半導体基板の表面よりも高い第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜と、
前記低酸素透過性絶縁膜上及び前記半導体基板上に形成された層間絶縁膜と、
を備える電子装置が提供される。
【発明の効果】
【００１１】
本発明によれば、縦型トランジスタのＴＤＤＢ耐性を向上させることができ、かつ、閾値電圧がばらつくことも抑制できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】（ａ）は第１絶縁膜及び低酸素透過性絶縁膜の位置を示す拡大図であり、（ｂ）は比較例における第１絶縁膜及び低酸素透過性絶縁膜の位置を示す図である。
【図３】縦型ＭＯＳトランジスタの平面図である。
【図４】縦型ＭＯＳトランジスタとセンス用縦型トランジスタの関係を示す回路図である。
【図５】ゲート電極、ｐ型ソース層、及びｎ型層の配置を示す平面図である。
【図６】図１に示した半導体装置の製造方法を示す断面図である。
【図７】図１に示した半導体装置の製造方法を示す断面図である。
【図８】図１に示した半導体装置の製造方法を示す断面図である。
【図９】図１に示した半導体装置の製造方法を示す断面図である。
【図１０】ＴＤＤＢ耐性及び閾値電圧のばらつきの、低酸素透過性絶縁膜の膜厚依存を示すグラフである。
【図１１】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図１２】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】実施形態に係る半導体装置を有する電子装置の回路構成を示す図である。
【図１４】図１３に示した電子装置を含む車両の図である。
【図１５】半導体装置の実装構造を示す図である。
【図１６】第５の実施形態に係る半導体装置１０の構成を示す断面図である。
【図１７】図１６に示した半導体装置を使用した電子装置の回路図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１０の構成を示す断面図である。半導体装置１０は、縦型ＭＯＳトランジスタ２０を有している。縦型ＭＯＳトランジスタ２０は、半導体基板１００を用いて形成されており、ｐ型ドレイン層１３０、ｎ型ベース層１５０、ゲート絶縁膜１１０、ゲート電極１２０、ｐ型ソース層１４０、及び絶縁層３４０を有している。
【００１５】
ｐ型ドレイン層１３０は、半導体基板１００に形成されており、半導体基板１００の裏面側に位置している。ｎ型ベース層１５０は、半導体基板１００に形成されており、ｐ型ドレイン層１３０よりも上に位置している。
【００１６】
半導体基板１００は、サブ基板１０２の上にエピタキシャル層１０４を形成したものである。サブ基板１０２は、例えばｐ＋型のシリコン基板であり、エピタキシャル層１０４は、例えばｐ−型のシリコン層である。サブ基板１０２はｐ型ドレイン層１３０として機能する。サブ基板１０２の裏面には、ドレイン電極２０２が形成されている。ｎ型ベース層１５０は、エピタキシャル層１０４にｎ型の不純物を注入することにより、形成されている。そしてエピタキシャル層１０４のうちｎ型ベース層１５０が形成されていない層は、ｐ−層１３２として、ｐ型ドレイン層１３０とｎ型ベース層１５０の間に位置している。
【００１７】
また、ｎ型ベース層１５０の表層には、ｎ型層１５１が形成されている。ｎ型層１５１は、ｎ型ベース層１５０に基準電圧を与えるために設けられており、下端がｎ型ベース層１５０に繋がっている。具体的には、ｎ型層１５１は、ｎ型ベース層１５０の表層のうちｐ型ソース層１４０が形成されていない領域に形成されている。ｎ型層１５１は、ｐ型ソース層１４０よりも深い。ｎ型層１５１の不純物濃度は、ｎ型ベース層１５０の不純物濃度よりも高い。
【００１８】
半導体基板１００には凹部１０８が形成されている。凹部１０８は、エピタキシャル層１０４に形成されており、下端がｎ型ベース層１５０よりも下に位置している。なお、凹部１０８の下端は、ｐ−層１３２に位置しており、ｐ型ドレイン層１３０には達していない。ゲート絶縁膜１１０は、凹部１０８の内壁及び底面に形成されている。ゲート電極１２０は、凹部１０８に埋め込まれている。ゲート電極１２０の上端は、半導体基板１００の表面よりも低くなっている。ｐ型ソース層１４０は、ｎ型ベース層１５０に、ｎ型ベース層１５０よりも浅く形成されている。ｐ型ソース層１４０は、平面視で凹部の隣に位置している。
【００１９】
エピタキシャル層１０４の表面には、素子分離膜（図示せず）が形成されている。この素子分離膜は、例えばＬＯＣＯＳ法により形成されている。平面視において、素子分離膜の内側には、ゲート電極１２０を埋め込むための凹部、及びｐ型ソース層１４０が形成されている。凹部１０８は溝状に形成されており、この溝の両脇に、ｐ型ソース層１４０が位置している。
【００２０】
上記したように、ゲート電極１２０の上端は、半導体基板１００の表面よりも下に位置している。ゲート電極１２０の上端と半導体基板１００の表面との高低差は、例えば３０ｎｍ以上１７０ｎｍ以下である。そして絶縁層３４０は、ゲート電極１２０上及びその周囲に位置する半導体基板１００上に形成されている。
【００２１】
絶縁層３４０は、第１絶縁膜３４２及び低酸素透過性絶縁膜３４４を有している。第１絶縁膜３４２は、例えばＮＳＧ（Non doped Silicate Glass）膜及びＳＯＧ（Spin on Glass）膜の少なくとも一つである。第１絶縁膜３４２は、ゲート電極１２０上に形成され、上面が半導体基板１００の表面よりも高い。第１絶縁膜３４２の膜厚は、例えば１８０ｎｍ以上２５０ｎｍ以下である。上記したように、ゲート電極１２０の上端は、半導体基板１００の表面よりも下に位置している。このため、第１絶縁膜３４２の上面のうち凹部１０８と重なる領域は窪んでいる。このくぼみの深さは、ゲート電極１２０の上端と半導体基板１００の表面との高低差よりも浅く、例えば１０ｎｍ以上１００ｎｍ以下である。第１絶縁膜３４２は、図２を用いて後述するように低酸素透過性絶縁膜３４４に屈曲部が形成されることを抑制する機能を有している。
【００２２】
低酸素透過性絶縁膜３４４は、第１絶縁膜３４２上に形成されており、第１絶縁膜３４２よりも酸素透過性が低い材料により形成されている。低酸素透過性絶縁膜３４４は、第１絶縁膜３４２よりも高融点の材料であるのが好ましく、例えばＳｉＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜の少なくとも一つである。第１絶縁膜３４２がＮＳＧである場合、低酸素透過性絶縁膜３４４は、ＳｉＮ膜であるのが好ましい。この場合、低酸素透過性絶縁膜３４４の膜厚は、３ｎｍ以上７ｎｍ以下、好ましくは６ｎｍ以上７ｎｍ以下である。
【００２３】
さらに本実施形態では、低酸素透過性絶縁膜３４４上に第２絶縁膜３４６を有している。第２絶縁膜３４６は、低酸素透過性絶縁膜３４４よりも酸素透過性が高い材料により形成されている。第２絶縁膜３４６の厚さは、例えば５００ｎｍ以上９００ｎｍ以下である。第２絶縁膜３４６は、例えばＮＳＧ膜、ＢＰＳＧ膜、及びＳＯＧ膜の少なくとも一つである。第２絶縁膜３４６は、熱処理により流動して平坦化する膜であるのが好ましい。低酸素透過性絶縁膜３４４がＳｉＮである場合、第２絶縁膜３４６は、例えばＢＰＳＧ膜である。
【００２４】
半導体基板１００上及び絶縁層３４０上には、ソース配線２０４が形成されている。ソース配線２０４は、ｐ型ソース層１４０及びｎ型層１５１に接続している。なお、ゲート電極１２０上には絶縁層３４０が形成されているため、ソース配線２０４とゲート電極１２０との間は絶縁されている。なお、第２絶縁膜３４６は、ゲート電極１２０とソース配線２０４との絶縁性を確保するための必要な厚さを有している。
【００２５】
図２（ａ）は、第１絶縁膜３４２及び低酸素透過性絶縁膜３４４の位置を示す拡大図である。本実施形態では、図２（ａ）に示すように、ゲート電極１２０の上端は、半導体基板１００の表面よりも下に位置している。このため、第１絶縁膜３４２の底部は、凹部１０８の中に入り込んでいる。そして第１絶縁膜３４２の上面は、半導体基板１００の表面よりも上に位置している。第１絶縁膜３４２の表面には、半導体基板１００の表面とゲート電極１２０の上端との段差に起因した段差が形成されている。この段差の大きさｄ（すなわち、第１絶縁膜３４２にのうちゲート電極１２０の上に位置する部分と半導体基板１００上に位置する部分との高低差）は、第１絶縁膜３４２を十分厚くすることにより、例えば１００ｎｍ以下にすることができる。
【００２６】
図２（ｂ）は、比較例における第１絶縁膜３４２及び低酸素透過性絶縁膜３４４の位置を示す図である。本図に示す例では、第１絶縁膜３４２は、図２（ａ）よりも薄く、上面が、半導体基板１００の表面よりも下に位置している。この場合、第１絶縁膜３４２の表面に形成された段差ｄは、図２（ａ）に示した例と比較して大きい。また、符号αで示すように、低酸素透過性絶縁膜３４４に、急激な屈曲部が形成されてしまう。このような屈曲部が形成されると、この屈曲部において低酸素透過性絶縁膜３４４が薄くなったり、屈曲部に応力が集中してしまう。第１絶縁膜３４２を形成せずに低酸素透過性絶縁膜３４４を形成した場合も、同様である。これに対して図２（ａ）に示す例では、図２（ｂ）の符号αで示したような屈曲部が形成されていないため、上記した問題は生じない。
【００２７】
図３は、縦型ＭＯＳトランジスタ２０の平面図である。縦型ＭＯＳトランジスタ２０の一部には、センス用縦型トランジスタ２１が形成されている。センス用縦型トランジスタ２１は、縦型ＭＯＳトランジスタ２０の出力を制御するために用いられる。センス用縦型トランジスタ２１の出力電流は、縦型ＭＯＳトランジスタ２０の制御回路に入力される。この制御回路は、センス用縦型トランジスタ２１の出力電流に基づいて、縦型ＭＯＳトランジスタ２０を制御する。センス用縦型トランジスタ２１は、縦型ＭＯＳトランジスタ２０と同様の構成を有しているが、平面形状は小さい。縦型ＭＯＳトランジスタ２０のセンス用縦型トランジスタ２１に対する面積比は、例えば５００以上５００００以下である。
【００２８】
図４は、縦型ＭＯＳトランジスタ２０とセンス用縦型トランジスタ２１の関係を示す回路図である。本図に示すように、センス用縦型トランジスタ２１は縦型ＭＯＳトランジスタ２０に対して並列に設けられている。センス用縦型トランジスタ２１のソース電圧Ｖｓ２は、縦型ＭＯＳトランジスタ２０のソース電圧Ｖｓ１と同じ（接地電圧）である。
【００２９】
図５は、ゲート電極１２０、ｐ型ソース層１４０、及びｎ型層１５１の配置を示す平面図である。本図に示す例では、平面視において、ｐ型ソース層１４０の外形は、矩形である。そして、ｐ型ソース層１４０の内側にｎ型層１５１が形成されており、ｐ型ソース層１４０の外周にゲート絶縁膜１１０が形成されている。ｐ型ソース層１４０は格子点状に規則正しく配置されている。ゲート電極１２０は、ｐ型ソース層１４０の間を引き回されている。すなわち、ゲート電極１２０は格子の枠に沿う形状に引き回されている。そしてゲート電極１２０の間隙に、ｐ型ソース層１４０及びｎ型層１５１が配置されている。
【００３０】
また、縦型ＭＯＳトランジスタ２０の外周部には、ゲート配線１２２が形成されている。ゲート配線１２２は、半導体基板１００上に形成されている。上記したように、ゲート電極１２０は、半導体基板１００に形成された凹部の中に埋め込まれているが、ゲート電極１２０の端部１２１は、ゲート配線１２２の下に位置している。すなわちゲート配線１２２は、ゲート電極１２０の端部１２１を介して、ゲート電極１２０に接続している。なお、ゲート配線１２２も、ゲート電極１２０と同一の材料、例えばポリシリコンにより形成されている。なお、縦型ＭＯＳトランジスタ２０の平面レイアウトは、図５に示す例に限定されない。
【００３１】
図６〜図９は、図１に示した半導体装置の製造方法を示す断面図である。まず図６に示すように、ｐ＋型のサブ基板１０２を準備する。次いで、サブ基板１０２上に、ｐ−型のエピタキシャル層１０４を形成する。次いで、エピタキシャル層１０４の表層に、素子分離膜（不図示）を形成する。次いで、半導体基板１００に、ゲート電極１２０を埋め込むための凹部１０８を形成する。
【００３２】
次いで、半導体基板１００を熱酸化する。これにより、凹部１０８の内側壁及び底面に、ゲート絶縁膜１１０が形成される。なお、半導体基板１００の表面のうち素子分離膜（不図示）で覆われていない領域にも、熱酸化膜が形成される。次いで、凹部１０８の内部及び半導体基板１００上に、ポリシリコン膜を、例えばＣＶＤ法を用いて形成する。次いで、半導体基板１００上に位置するポリシリコン膜を、例えばエッチバックにより除去する。これにより、凹部１０８の内部にゲート電極１２０が埋め込まれる。この工程において、ゲート電極１２０の上端は、半導体基板１００の表面よりも低くなる。
【００３３】
次いで、半導体基板１００のエピタキシャル層１０４に、ｎ型の不純物をイオン注入する。これにより、ｎ型ベース層１５０が、ゲート電極１２０よりも浅く形成される。その後、ｎ型ベース層１５０にｐ型の不純物をイオン注入する。これにより、ｐ型ソース層１４０が形成される。さらに、ｎ型ベース層１５０にｎ型の不純物をイオン注入する。これにより、ｎ型層１５１が形成される。
【００３４】
次いで図７に示すように、ゲート電極１２０上及び半導体基板１００上（半導体基板１００上にゲート絶縁膜１１０が形成されている場合はその上）に、第１絶縁膜３４２，低酸素透過性絶縁膜３４４、及び第２絶縁膜３４６を、この順に形成する。これらの膜は、例えばプラズマＣＶＤ法又は熱ＣＶＤ法などのＣＶＤ法により形成される。例えば低酸素透過性絶縁膜３４４がＳｉＮ膜である場合、低酸素透過性絶縁膜３４４は、ＳｉＨ４及びＮＨ３を用いたプラズマＣＶＤ法、又はＳｉＨ２Ｃｌ２及びＮＨ３を用いた熱ＣＶＤ法により形成される。低酸素透過性絶縁膜３４４がＳｉＮ膜であるときなど、成膜時に水素が生じる場合、この水素が、半導体基板１００表面のダングリングボンドを終端させる。これにより、縦型ＭＯＳトランジスタ２０の閾値電圧がばらつくことを抑制できる。
【００３５】
この工程において、第１絶縁膜３４２がＮＳＧ膜であり、第２絶縁膜３４６がＢＰＳＧ膜である場合、第１絶縁膜３４２は、第２絶縁膜３４６に含まれる不純物が半導体基板１００に拡散することを抑制する。
【００３６】
またこの状態において、第２絶縁膜３４６の上面のうちゲート電極１２０の上に位置する部分は窪んでいる。
【００３７】
そこで、第２絶縁膜３４６がＢＰＳＧ膜で形成されている場合、第２絶縁膜３４６を水蒸気雰囲気中で熱処理する。これにより、第２絶縁膜３４６は流動し、上面が平坦化される。なお、低酸素透過性絶縁膜３４４が第２絶縁膜３４６よりも高融点である場合、この工程中に低酸素透過性絶縁膜３４４の膜厚の均一性は低下しない。
【００３８】
またこの工程において、図８に示すように、水蒸気中の酸素（図８中、破線矢印で示す）の一部は絶縁層３４０を介して半導体基板１００に到達する。これにより、ゲート絶縁膜１１０は緻密化される。従って、ＴＤＤＢ耐性は向上する。また、ゲート絶縁膜１１０のうち少なくとも凹部１０８の上端に位置する部分（すなわち開口部コーナーの近傍）はさらに厚くなり、丸められる。これにより、ゲート絶縁膜１１０のうち少なくとも凹部１０８の上端に位置する部分（すなわち開口部コーナーの近傍）に電界が集中することを抑制できる。
【００３９】
また、絶縁層３４０が酸素を透過しすぎると、ゲート絶縁膜１１０の膜厚にばらつきが生じる可能性が高くなる。ゲート絶縁膜１１０の膜厚にばらつきが生じると、縦型ＭＯＳトランジスタ２０の閾値電圧にばらつきが生じてしまう。これに対して本実施形態では、第１絶縁膜３４２上に低酸素透過性絶縁膜３４４を形成している。従って、絶縁層３４０が酸素を透過しすぎることを抑制できる。
【００４０】
次いで、図９に示すように、絶縁層３４０上にレジストパターン５０を形成する。ここで絶縁層３４０の第２絶縁膜３４６がＢＰＳＧ膜であり、第２絶縁膜３４６の上面が平坦化されている場合、レジストパターン５０を高い精度で形成できる。次いで、レジストパターン５０をマスクとして絶縁層３４０をエッチングする。これにより、絶縁層３４０は、ゲート電極１２０上及びその周囲に位置する部分を除いて、除去される。
【００４１】
その後、レジストパターン５０を除去する。次いで、半導体基板１００上及び絶縁層３４０上に、金属膜（例えばＡｌ膜）を、例えばスパッタリング法を用いて形成する。これにより、ソース配線２０４が形成される。なお、必要に応じて、ソース配線２０４上にレジストパターンを形成し、このレジストパターンをマスクとしてソース配線２０４をエッチングする。これにより、ソース配線２０４のうち不要な部分は除去される。また、半導体基板１００の裏面にドレイン電極２０２を形成する。
【００４２】
次に、本実施形態の作用及び効果について説明する。本実施形態において、絶縁層３４０を形成した後、半導体基板１００及び絶縁層３４０は、酸化性の雰囲気（例えば水蒸気雰囲気）で処理される。これにより、酸化性ガスに含まれる酸素の一部は、絶縁層３４０を介して半導体基板１００に到達する。これにより、ゲート絶縁膜１１０は緻密化される。従って、ＴＤＤＢ耐性は向上する。ここで、絶縁層３４０が酸素を透過しすぎると、ゲート絶縁膜１１０の膜厚にばらつきが生じる可能性が高くなる。これに対して本実施形態では、第１絶縁膜３４２上に低酸素透過性絶縁膜３４４を形成している。従って、絶縁層３４０が酸素を透過しすぎることを抑制できる。
【００４３】
図１０は、第１絶縁膜３４２としてＮＳＧ膜を使用し、低酸素透過性絶縁膜３４４としてＳｉＮを使用し、第２絶縁膜３４６としてＢＰＳＧ膜を使用した場合における、ＴＤＤＢ耐性及び閾値電圧のばらつきの、低酸素透過性絶縁膜３４４の膜厚依存を示している。本図に示すように、低酸素透過性絶縁膜３４４の膜厚が薄いほど、ＴＤＤＢ耐性は向上している。具体的には、低酸素透過性絶縁膜３４４が７ｎｍ以下の場合、ＴＤＤＢ耐性は高くなっている。特に低酸素透過性絶縁膜３４４が６ｎｍ以下の場合、低酸素透過性絶縁膜３４４がない場合と同程度のＴＤＤＢ耐性を実現できる。一方、縦型ＭＯＳトランジスタ２０の閾値電圧のばらつきは、低酸素透過性絶縁膜３４４の膜厚が薄くなるにつれて大きくなっている。具体的には、低酸素透過性絶縁膜３４４の膜厚が６ｎｍを下回ると、閾値電圧のばらつきは大きくなっている。
【００４４】
以上のことから、低酸素透過性絶縁膜３４４としてＳｉＮを使用した場合、低酸素透過性絶縁膜３４４の膜厚は、６ｎｍ以上７ｎｍ以下であるのが好ましい。
【００４５】
（第２の実施形態）
図１１は、第２の実施形態に係る半導体装置１０の構成を示す断面図である。本実施形態に係る半導体装置１０は、縦型ＭＯＳトランジスタ２０がｎ型埋込層１５２を有している点を除いて、第１の実施形態に係る半導体装置１０と同様の構成である。
【００４６】
具体的には、半導体基板１００のうちｎ型層１５１の下方には、ｎ型埋込層１５２が形成されている。深さ方向で見た場合、ｎ型埋込層１５２は、ｎ型ベース層１５０の下に位置しており、ｎ型ベース層１５０に繋がっている。
【００４７】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、ｎ型埋込層１５２により、耐圧向上の効果を得ることが出来る。
【００４８】
（第３の実施形態）
図１２は、第３の実施形態に係る半導体装置１０の構成を示す断面図である。本実施形態に係る半導体装置１０は、縦型ＭＯＳトランジスタ２０の代わりに ＩＧＢＴ（Insulated Gate Bipolar Transistor）２２を有している点を除いて、第１または第２の実施形態と同様である。ＩＧＢＴ２２は、縦型ＭＯＳトランジスタ２０におい て、ｐ型ドレイン層１３０とドレイン電極２０２の間に、ｎ型コレクタ層１３４を追加した構成を有している。
【００４９】
本実施形態では、サブ基板１０２はｎ型のシリコン基板であり、ｎ型コレクタ層１３４として機能する。また、ｐ型ドレイン層１３０及びｐ−層１３２は、サブ基板１０２上に、エピタキシャル成長法により形成されている。
【００５０】
本実施形態に係る半導体装置１０の製造方法は、サブ基板１０２としてｎ型のシリコン基板を用いる点、及びサブ基板１０２の上に、ｐ型ドレイン層１３０及びｐ−層１３２をこの順にエピタキシャル成長させる点を除いて、第１の実施形態に係る半導体装置１０の製造方法と同様である。
【００５１】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００５２】
（第４の実施形態）
図１３は、第４の実施形態に係る半導体装置１０を有する電子装置の回路構成を示す図である。この電子装置は、例えば図１４に示す車両に用いられており、電子装置２、電源４、及び負荷６を有している。電源４は例えば車両に搭載されているバッテリーである。負荷６は、例えば車両に搭載されている電子部品、例えば図１４に示すヘッドランプ４００である。そして電子装置２は、電源４から負荷６に供給する電力を制御している。
【００５３】
電子装置２は、回路基板（例えばプリント配線基板）上に半導体装置１０，１２，１４を搭載したものである。本図に示す例において、半導体装置１０は、縦型ＭＯＳトランジスタ２０を有している。半導体装置１２は、マイコンであり、回路基板の配線を介して半導体装置１４に接続している。半導体装置１４は、縦型ＭＯＳトランジスタ２０の制御回路を有している。半導体装置１２は、半導体装置１４を介して、半導体装置１０を制御している。詳細には、半導体装置１２は、半導体装置１４の制御回路に制御信号を入力する。そして半導体装置１４の制御回路は、半導体装置１２から入力された制御信号に従って、半導体装置１０が有する縦型ＭＯＳトランジスタ２０のゲート電極１２０に信号を入力する。縦型ＭＯＳトランジスタ２０が制御されることにより、電源４からの電力が、適宜負荷６に供給される。
【００５４】
なお、半導体装置１０及び半導体装置１４はＣｏＣ（Chip on Chip）構造を有していても良いし、ＳＩＰ（System In Package）構造を有していても良い。半導体装置１０及び１４がＣｏＣ構造を有する場合、図１５に示すように、半導体装置１０は、銀ペースト又はＤＡＦ（Die Attachment Film）を介して、配線基板４４０上に搭載されている。半導体装置１０と配線基板４４０は、ボンディングワイヤ４２６を介して互いに接続している。また半導体装置１０上には、半導体装置１４が銀ペースト又はＤＡＦを介して搭載されている。半導体装置１４は、ボンディングワイヤ４２２を介して配線基板４４０と接続し、かつボンディングワイヤ４２４を介して半導体装置１０に接続している。そして、半導体装置１０、半導体装置１４、及びボンディングワイヤ４２２，４２４，４２６は、封止樹脂４１０によって封止されている。なお、配線基板４４０の裏面には、複数のハンダボール４６０が取り付けられている。
【００５５】
（第５の実施形態）
図１６は、第５の実施形態に係る半導体装置１０の構成を示す断面図である。本実施形態において、半導体基板１００は、縦型ＭＯＳトランジスタ２０が形成されているパワー制御領域と、制御回路３０が形成されているロジック領域とを有している点を除いて、第１の実施形態に係る半導体装置１０と同様の構成である。制御回路３０は、図１５に示した半導体装置１４と同様の回路を有している。
【００５６】
制御回路３０は、縦型ＭＯＳトランジスタ２０のゲート電極１２０に入力される制御信号を生成している。制御回路３０は、プレーナ型のＭＯＳトランジスタ３１を有している。ＭＯＳトランジスタ３１は、ロジック領域に位置する半導体基板１００に形成されている。ＭＯＳトランジスタ３１は、ｐ型である場合、エピタキシャル層１０４に形成されたｎ型のウェル３２に形成されており、ゲート絶縁膜３４、ゲート電極３６、並びにソース及びドレインとなる不純物領域３８を有している。なお、ＭＯＳトランジスタ３１がｎ型である場合、ｐ型のエピタキシャル層１０４をそのままウェルとして使用しても良い。また不純物領域３８は、エクステンション領域を有していても良い。この場合、ゲート電極３６の側壁には、サイドウォールが形成される。
【００５７】
半導体基板１００上のうち制御回路３０が形成されている領域には、層間絶縁膜３００が形成されている。なお、層間絶縁膜３００は絶縁層３４０と同一工程で形成されても良いし、絶縁層３４０とは別工程で形成されても良い。層間絶縁膜３００が絶縁層３４０と同一工程で形成される場合、層間絶縁膜３００は、第１絶縁膜３４２、低酸素透過性絶縁膜３４４、及び第２絶縁膜３４６の積層構造を有していても良いし、第１絶縁膜３４２及び第２絶縁膜３４６のみで形成されても良い。層間絶縁膜３００が低酸素透過性絶縁膜３４４を有していると、以下の効果が得られる。まず、第２絶縁膜３４６がＢＰＳＧ膜である場合、第２絶縁膜３４６に含まれる不純物が第１絶縁膜３４２及びその下の層に向けて拡散することを抑制できる。また、制御回路３０に過度に酸素が供給されることを抑制できる。さらに、低酸素透過性絶縁膜３４４がＳｉＮ膜であるときなど、成膜時に水素が生じる場合、この水素が、制御回路３０においても、半導体基板１００表面のダングリングボンドを終端させる。
【００５８】
層間絶縁膜３００には、コンタクト３０４を埋め込むための接続孔が形成されている。コンタクト３０４は、配線３１４とＭＯＳトランジスタ３１とを接続しており、配線３１４と一体に形成されている。配線３１４及びコンタクト３０４は、ソース配線２０４と同一工程で形成されている。
【００５９】
図１７は、図１６に示した半導体装置１０を用いた電子装置の回路構成を示す図であり、第４の実施形態における図１３に対応している。本図に示す回路は、半導体装置１４の代わりに制御回路３０が用いられている点を除いて、図１３に示した回路と同様の構成である。縦型ＭＯＳトランジスタ２０及び制御回路３０は、半導体装置１０内に設けられている。
【００６０】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、縦型ＭＯＳトランジスタ２０を制御する制御回路３０を、縦型ＭＯＳトランジスタ２０と同一の半導体基板１００に形成することができる。
【００６１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００６２】
２ 電子装置
４ 電源
６ 負荷
１０ 半導体装置
１２ 半導体装置
１４ 半導体装置
２０ 縦型ＭＯＳトランジスタ
２１ センス用縦型トランジスタ
２２ ＩＧＢＴ
３０ 制御回路
３１ ＭＯＳトランジスタ
３２ ウェル
３４ ゲート絶縁膜
３６ ゲート電極
３８ 不純物領域
５０ レジストパターン
１００ 半導体基板
１０２ サブ基板
１０４ エピタキシャル層
１０８ 凹部
１１０ ゲート絶縁膜
１２０ ゲート電極
１２１ 端部
１２２ ゲート配線
１３０ ｐ型ドレイン層
１３２ ｐ−層
１３４ ｎ型コレクタ層
１４０ ｐ型ソース層
１５０ ｎ型ベース層
１５１ ｎ型層
１５２ ｎ型埋込層
２０２ ドレイン電極
２０４ ソース配線
３００ 層間絶縁膜
３０４ コンタクト
３１４ 配線
３４０ 絶縁層
３４２ 第１絶縁膜
３４４ 低酸素透過性絶縁膜
３４６ 第２絶縁膜
４００ ヘッドランプ
４１０ 封止樹脂
４２２ ボンディングワイヤ
４２４ ボンディングワイヤ
４２６ ボンディングワイヤ
４４０ 配線基板
４６０ ハンダボール
【図１】
2015135982.tif 000003
【図２】
2015135982.tif 000004
【図３】
2015135982.tif 000005
【図４】
2015135982.tif 000006
【図５】
2015135982.tif 000007
【図６】
2015135982.tif 000008
【図７】
2015135982.tif 000009
【図８】
2015135982.tif 000010
【図９】
2015135982.tif 000011
【図１０】
2015135982.tif 000012
【図１１】
2015135982.tif 000013
【図１２】
2015135982.tif 000014
【図１３】
2015135982.tif 000015
【図１４】
2015135982.tif 000016
【図１５】
2015135982.tif 000017
【図１６】
2015135982.tif 000018
【図１７】
2015135982.tif 000019
【手続補正書】
【提出日】平成27年3月11日(2015.3.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）基板に凹部を形成する工程と、
（ｂ）前記凹部にゲート絶縁膜を形成する工程と、
（ｃ）前記凹部にゲート電極を形成する工程と、
（ｄ）前記基板にソース層を形成する工程と、
（ｅ）前記ゲート電極上に第１絶縁膜を形成する工程と、
（ｆ）前記第１絶縁膜上に、前記第１絶縁膜よりも酸素透過性が高い第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜上及び前記基板上から酸化性雰囲気で処理する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
（ｈ）前記（ｄ）工程後かつ前記（ｅ）工程前に、前記ゲート電極上に、前記第１絶縁膜よりも酸素透過性が高い第３絶縁膜を形成する工程を備える半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記ゲート電極は、上面が前記基板の表面よりも低い半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第３絶縁膜は、上面が前記基板の表面よりも高い半導体装置の製造方法。
【請求項５】
請求項２に記載の半導体装置の製造方法において、
前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも厚い半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも厚い半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記第１絶縁膜は、ＳｉＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜の少なくとも一つである半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
前記第１絶縁膜は、ＳｉＮ膜であり、その膜厚は、６ｎｍ以上７ｎｍ以下である半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法において、
前記第２絶縁膜は、ＮＳＧ（Non doped Silicate Glass）膜、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである半導体装置の製造方法。
【請求項１０】
請求項２に記載の半導体装置の製造方法において、
前記第３絶縁膜は、ＮＳＧ（Non doped Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである半導体装置の製造方法。
【請求項１１】
請求項１に記載の半導体装置の製造方法において、
（ｉ）前記（ｇ）工程後、前記基板上及び前記第２絶縁膜上にソース配線を形成する工程を備える半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記ソース配線は、Ａｌを用いて形成されている半導体装置の製造方法。
【請求項１３】
（ａ）基板に凹部を形成する工程と、
（ｂ）前記凹部にゲート絶縁膜を形成する工程と、
（ｃ）前記凹部にゲート電極を形成する工程と、
（ｄ）前記基板にソース層を形成する工程と、
（ｅ）前記ゲート電極上に、ＳｉＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜の少なくとも一つである第１絶縁膜を形成する工程と、
（ｆ）前記第１絶縁膜上に、ＮＳＧ（Non doped Silicate Glass）膜、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜上及び前記基板上から酸化性雰囲気で処理する工程と、
を備える半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
（ｈ）前記（ｄ）工程後かつ前記（ｅ）工程前に、前記ゲート電極上に、前記第１絶縁膜よりも酸素透過性が高い第３絶縁膜を形成する工程を備える半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記ゲート電極は、上面が前記基板の表面よりも低い半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記第３絶縁膜は、上面が前記基板の表面よりも高い半導体装置の製造方法。
【請求項１７】
請求項１４に記載の半導体装置の製造方法において、
前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも厚い半導体装置の製造方法。
【請求項１８】
請求項１３に記載の半導体装置の製造方法において、
前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも厚い半導体装置の製造方法。
【請求項１９】
請求項１４に記載の半導体装置の製造方法において、
前記第３絶縁膜は、ＮＳＧ（Non doped Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである半導体装置の製造方法。
【請求項２０】
請求項１３に記載の半導体装置の製造方法において、
（ｉ）前記（ｇ）工程後、前記基板上及び前記第２絶縁膜上にソース配線を形成する工程を備える半導体装置の製造方法。