(57)【要約】【課題】複数の位相信号の位相差のバラツキの発生を低減し、伝送エラーによる画質の劣化を抑圧することができる撮像装置を提供する。【解決手段】クロック生成部18は、互いに位相の異なる複数の位相信号を生成する。信号伝送部7は、複数の位相信号のそれぞれに対応して設けられ、位相信号を伝送する複数の信号伝送回路を有する。ラッチ部108は、比較部109が行う比較処理の終了に係るタイミングで、信号伝送部7によって伝送された位相信号をラッチする複数のラッチ回路を有する。信号伝送回路は、複数の主バッファ回路を有する。第1の位相信号を伝送する信号伝送回路の構成と、第1の位相信号とは異なる第2の位相信号を伝送する信号伝送回路の構成と、は略同一である。また、第1の位相信号をラッチするラッチ回路の構成と、第2の位相信号をラッチするラッチ回路の構成と、は略同一である。【選択図】図１
2015056856.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を有し、画素信号を出力する複数の画素がM（Mは2以上の自然数）行N（Nは2以上の自然数）列の行列状に配置された撮像部と、
時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
前記画素信号と前記参照信号とを比較し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、
複数の遅延ユニットを有し、前記複数の遅延ユニットから出力された信号に基づいて、互いに位相の異なる複数の位相信号を生成するクロック生成部と、
前記複数の位相信号のそれぞれに対応して設けられ、前記位相信号を伝送する複数の信号伝送回路を有する信号伝送部と、
前記比較処理の終了に係るタイミングで、前記信号伝送部によって伝送された前記位相信号をラッチする複数のラッチ回路を有するラッチ部と、
を有し、
前記信号伝送回路は、主バッファ回路を有し、
前記複数の位相信号の何れかである第1の位相信号を伝送する前記信号伝送回路の構成と、前記複数の位相信号の何れかであって前記第1の位相信号とは異なる第2の位相信号を伝送する前記信号伝送回路の構成と、は略同一であり、
前記第1の位相信号をラッチする前記ラッチ回路の構成と、前記第2の位相信号をラッチする前記ラッチ回路の構成と、は略同一である
ことを特徴とする撮像装置。
【請求項２】
前記信号伝送回路は、
前記複数の位相信号の何れかである第3の位相信号を伝送する第1の回路と、
前記第1の回路と略同一に構成され、前記第3の位相信号を伝送する第2の回路と、
前記第1の回路によって伝送された前記第3の位相信号と、前記第2の回路によって伝送された前記第3の位相信号とをブレンドする位相ブレンド回路と、
を有することを特徴とする請求項1に係る撮像装置。
【請求項３】
前記ラッチ回路は、
前記信号伝送部によって伝送された前記位相信号が入力される論理回路と、
前記論理回路から出力された信号をラッチする本体回路と、
を有することを特徴とする請求項1および請求項2の何れか1つに係る撮像装置。
【請求項４】
前記信号伝送回路は、前記位相信号を伝送する経路上で、前記主バッファ回路よりも後段側で、かつ、前記ラッチ回路よりも前段側に配置された副バッファ回路を有することを特徴とする請求項1から請求項3の何れか1つに係る撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
撮像部に行列状に配置された画素配列の各列に対応して設けられたカラム部にAD変換機能を内蔵した、所謂カラムADC型固体撮像装置が提案されている。AD変換方式として、(1)逐次比較AD変換方式、(2)シングルスロープAD変換方式、(3)サイクリックAD変換方式、(4)ΔΣAD変換方式、等が提案されている。
【０００３】
シングルスロープAD変換方式では、次のようにAD変換が行われる（例えば、特許文献1参照）。撮像部の各画素から垂直信号線を介して行単位で読み出されるアナログの画素信号が、ランプ状の波形を有する参照信号と比較されることにより、画素信号の大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号が生成される。このパルス信号のパルス幅の期間に、所定の周波数のクロックがカウントされる。カウントによって生成されたカウント値が、画素信号の大きさに応じたデジタルデータとなる。
【０００４】
近年、シングルスロープAD変換方式を高速化する手段として、TDC（=Time to Digital Converter）型AD変換方式を用いたカラムADC型固体撮像装置が提案されている。TDC型AD変換回路を用いた固体撮像装置の一例として、特許文献2に記載の構成が知られている。図12は、所謂『非対称型発振回路』と呼ばれる発振回路をAD変換回路のVCO（=Voltage Controlled Oscillator）として用いた場合のTDC型AD変換回路の構成の一部を抜粋して示している。初めに、図12の回路の構成および動作について説明する。
【０００５】
図12に示す回路は、VCO1100、ラッチ部1108、計数部1105、検出回路1107、およびエンコード回路1106で構成されている。VCO1100は、17個の遅延ユニット（NAND回路NAND[0]〜NAND[16]）がリング状に接続された発振回路を有する。ラッチ部1108はVCO1100から出力される下位位相信号をラッチする。下位位相信号は、互いに位相の異なる複数の位相信号CK[0]〜CK[15]で構成されている。計数部1105は、ラッチ部1108を通して出力されるNAND回路NAND[15]からの位相信号CK[15]をカウントクロックとしてカウント（計数）を行うカウンタ回路を有する。検出回路1107は、ラッチ部1108にラッチされた位相信号CK[0]〜CK[15]に基づいて所定の論理状態を検出する。エンコード回路1106は、検出回路1107が検出した論理状態を2進数にエンコードする。
【０００６】
VCO1100を構成するNAND回路NAND[0]の一方の入力端子にはスタートパルスStartPが入力され、他方の入力端子にはNAND回路NAND[16]の出力信号が入力される。NAND回路NAND[1]〜NAND[15]の一方の入力端子には電源電圧VDDが入力され、他方の入力端子には前段のNAND回路の出力信号が入力される。AD変換回路の動作期間中、電源電圧VDDはハイレベルに設定される。NAND回路NAND[16]の一方の入力端子にはNAND回路NAND[13]の出力信号が入力され、他方の入力端子には前段のNAND回路NAND[15]の出力信号が入力される。NAND回路NAND[13]の出力信号は、1段後のNAND回路NAND[14]に加えて、3段後のNAND回路NAND[16]に入力される。
【０００７】
NAND回路NAND[0]に入力されたスタートパルスStartPに基づく信号は2種類の経路で伝送し、NAND回路NAND[0]〜NAND[16]を通過する。第1の経路は、各NAND回路の他方の入力端子とその前段のNAND回路の出力端子とを接続する信号線を信号が伝送する経路である。第2の経路は、NAND回路NAND[13]から出力された信号が、NAND回路NAND[13]の出力端子とNAND回路NAND[16]の入力端子とを接続する信号線を伝送する経路（迂回経路）である。第2の経路を伝送する信号は、第1の経路上のNAND回路NAND[14]，NAND[15]を経由せず、これらのNAND回路NAND[14]，NAND[15]を迂回してNAND回路NAND[16]に到達する。上記の構成により、フィードフォワードループが形成され、所謂『非対称型発振回路』が構成される。
【０００８】
次に、図12に示す回路の動作について説明する。図13は、スタートパルスStartPおよびVCO1100からの下位位相信号（位相信号CK[0]〜CK[16]）の波形を示している。図13の横方向は時間を示し、図13の縦方向は電圧を示している。まず、スタートパルスStartPの論理状態がL（Low）状態からH（High）状態に変化することで、VCO1100が遷移動作を開始する。この遷移動作では、VCO1100を構成するそれぞれのNAND回路が出力する位相信号の論理状態が順に変化する。VCO1100が遷移動作を開始すると同時に計数部1105がカウントを開始し、参照信号生成部（図示せず）がランプ波（参照信号）の生成を開始する。参照信号生成部が生成するランプ波は、時間の経過とともにレベルが一方向に増加または減少する信号である。
【０００９】
AD変換の対象となるアナログ信号とランプ波とが比較部（図示せず）に入力される。これと並行して、位相信号CK[0]〜CK[15]はラッチ部1108に入力され、位相信号CK[15]はラッチ部1108を通して計数部1105に入力される。比較部に入力されるアナログ信号とランプ波との電圧が略一致したタイミングで、比較部の比較出力COが反転する。この時点で、ラッチ部1108は、位相信号CK[0]〜CK[15]に応じた論理状態をラッチし、計数部1105はカウント値（上位計数値）をラッチする。ラッチ部1108にラッチされた下位位相信号（位相信号CK[0]〜CK[15]）は、検出回路1107およびエンコード回路1106によってエンコード（2進化）されることでデジタルデータの下位データとなり、計数部1105にラッチされた上位計数値はデジタルデータの上位データとなる。これにより、アナログ信号のレベルに対応したデジタルデータが得られる。
【００１０】
下位位相信号のエンコードでは、例えば2個の位相信号の論理状態が所定の状態であるかどうかを検出することを、比較対象の位相信号を変更しながら時系列に実施することが好適である（例えば、特許文献3参照）。具体的には、2個のNAND回路から出力された2個の位相信号の論理状態が所定の論理状態、例えば“01”（L状態、H状態）であることを検出する方法を時系列に行うことである。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開2005-303648号公報
【特許文献２】特開2008-92091号公報
【特許文献３】特開2012-191269号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、撮像部に行列状に配置された画素の列に対応して設けられたカラム部にTDC型AD変換回路を配置した固体撮像装置には以下に示す課題がある。以下に示す課題は、カラム部のピッチ（画素ピッチと同等）が数μm程度しかなく、一括でエンコード（フルエンコード）を行う大規模な回路を設けることが困難なことによる。
【００１３】
フルエンコード方式では、エンコードの対象となる下位位相信号を構成する複数の位相信号が同時に入力され、複数の位相信号全体の状態に基づいてエンコードが行われる。また、一括でエンコードを行う回路には補正機能があり、任意の1つの位相信号の位相が大きくバラついたとしてもエンコードエラーを抑圧することが可能となる。
【００１４】
時系列にエンコードを行う方式を用いて下位位相信号のエンコードを正確に実施するには、下位位相信号を構成する複数の位相信号の位相差を極力保ったまま、各位相信号をラッチ部に伝送する必要がある。しかし、例えば特許文献2には、各位相信号の位相差のバラツキの発生を低減する仕組みは明記されていない。そのため、位相差のバラツキに対する耐性が低く、高速かつ高画素数の撮像装置においてはエンコードエラーが発生する可能性があった。
【００１５】
本発明は、上述した課題に鑑みてなされたものであって、複数の位相信号の位相差のバラツキの発生を低減し、伝送エラーによる画質の劣化を抑圧することができる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、上記の課題を解決するためになされたもので、光電変換素子を有し、画素信号を出力する複数の画素がM（Mは2以上の自然数）行N（Nは2以上の自然数）列の行列状に配置された撮像部と、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、前記画素信号と前記参照信号とを比較し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、複数の遅延ユニットを有し、前記複数の遅延ユニットから出力された信号に基づいて、互いに位相の異なる複数の位相信号を生成するクロック生成部と、前記複数の位相信号のそれぞれに対応して設けられ、前記位相信号を伝送する複数の信号伝送回路を有する信号伝送部と、前記比較処理の終了に係るタイミングで、前記信号伝送部によって伝送された前記位相信号をラッチする複数のラッチ回路を有するラッチ部と、を有し、前記信号伝送回路は、複数の主バッファ回路を有し、前記複数の位相信号の何れかである第1の位相信号を伝送する前記信号伝送回路の構成と、前記複数の位相信号の何れかであって前記第1の位相信号とは異なる第2の位相信号を伝送する前記信号伝送回路の構成と、は略同一であり、前記第1の位相信号をラッチする前記ラッチ回路の構成と、前記第2の位相信号をラッチする前記ラッチ回路の構成と、は略同一であることを特徴とする撮像装置である。
【００１７】
また、本発明の撮像装置において、前記信号伝送回路は、前記複数の位相信号の何れかである第3の位相信号を伝送する第1の回路と、前記第1の回路と略同一に構成され、前記第3の位相信号を伝送する第2の回路と、前記第1の回路によって伝送された前記第3の位相信号と、前記第2の回路によって伝送された前記第3の位相信号とをブレンドする位相ブレンド回路と、を有することを特徴とする。
【００１８】
また、本発明の撮像装置において、前記ラッチ回路は、前記信号伝送部によって伝送された前記位相信号が入力される論理回路と、前記論理回路から出力された信号をラッチする本体回路と、を有することを特徴とする。
【００１９】
また、本発明の撮像装置において、前記信号伝送回路は、前記位相信号を伝送する経路上で、何れかの前記主バッファ回路よりも後段側で、かつ、前記ラッチ回路よりも前段側に配置された副バッファ回路を有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、第1の位相信号を伝送する信号伝送回路の構成と、第2の位相信号を伝送する信号伝送回路の構成と、は略同一であり、第1の位相信号をラッチするラッチ回路の構成と、第2の位相信号をラッチするラッチ回路の構成と、は略同一である。これによって、複数の位相信号の位相差のバラツキの発生を低減し、伝送エラーによる画質の劣化を抑圧することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第1の実施形態に係る撮像装置の構成を示すブロック図である。
【図２】本発明の第1の実施形態に係る撮像装置が有する列AD変換部を構成するラッチ部、検出回路、エンコード回路の構成を示す回路図である。
【図３】本発明の第1の実施形態に係る撮像装置が有する信号伝送回路およびラッチ回路群の対応関係を示すブロック図である。
【図４】本発明の第1の実施形態に係る撮像装置が有する信号伝送回路およびラッチ回路群の構成を示すブロック図である。
【図５】本発明の第1の実施形態に係る撮像装置が有する主バッファ回路の構成を示す回路図である。
【図６】本発明の第1の実施形態に係る撮像装置が有するラッチ回路の構成を示す回路図である。
【図７】本発明の第2の実施形態に係る撮像装置が有する信号伝送回路およびラッチ回路群の構成を示すブロック図である。
【図８】本発明の第3の実施形態に係る撮像装置が有する信号伝送回路およびラッチ回路群の構成を示すブロック図である。
【図９】本発明の第3の実施形態に係る撮像装置が有する位相ブレンド回路の構成を示す回路図である。
【図１０】本発明の第3の実施形態に係る撮像装置が有する位相ブレンド回路と比較されるバッファ回路の構成を示す回路図である。
【図１１】本発明の第3の実施形態に係る撮像装置が有する位相ブレンド回路およびそれと比較されるバッファ回路に係る信号の波形を示すタイミングチャートである。
【図１２】従来のAD変換回路の一部の構成を示すブロック図である。
【図１３】位相信号の波形を示すタイミングチャートである。
【発明を実施するための形態】
【００２２】
以下、図面を参照し、本発明の実施形態を説明する。
【００２３】
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る撮像装置の構成の一例を示している。図1に示す撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、信号伝送部7、クロック生成部18、ランプ部19、カラム処理部15、水平選択部14、出力部17、制御部20を有する。
【００２４】
撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する画素である単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、撮像部2から読み出された画素信号に増幅等のアナログ的な処理を施す。クロック生成部18は、所定の周波数のクロックである下位位相信号を生成して出力する。ランプ部19は、時間の経過と共に増加または減少する参照信号（ランプ波）を生成する。
【００２５】
カラム処理部15は、アナログ部6によって処理された画素信号をAD変換する列AD変換部16を有する。信号伝送部7は、クロック生成部18から出力された下位位相信号を列AD変換部16に伝送する。水平選択部14は、AD変換されたデジタルデータを水平信号線に読み出す。出力部17は、水平信号線に接続されている。制御部20は各部を制御する。
【００２６】
図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、単位画素3の配列の行数および列数は2以上の任意の自然数であれば良い。現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置される。図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
【００２７】
以下では、各部のより詳細な説明を行う。撮像部2では、単位画素3が4行6列分だけ2次元に配置されている。また、この4行6列の画素配列に対して行毎に行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列毎に垂直信号線13が配線されている。即ち、撮像部2は、行列状に配置された複数の単位画素3を有し、複数の単位画素3のうち垂直方向に並ぶ単位画素3に接続された垂直信号線13を介して画素信号を出力する。
【００２８】
読出電流源部5は、例えばNMOSトランジスタで構成されている。読出電流源部5を構成するNMOSトランジスタのドレイン端子には撮像部2からの垂直信号線13が接続され、制御端子には適宜所望の電圧が印加され、ソース端子はGNDに接続される。これにより、単位画素3から画素信号が電圧モードで読み出される。電流源としてNMOSトランジスタを用いた場合で説明しているがこれに限る必要はない。
【００２９】
カラム処理部15は、例えば撮像部2の画素配列の列毎、即ち垂直信号線13毎に設けられた列AD変換部16を有する。列AD変換部16は、撮像部2の各単位画素3から列毎に垂直信号線13を介して読み出されるアナログの画素信号をデジタルデータに変換する。列AD変換部16は、撮像部2の画素配列の1列に対応したカラム部に配置されている。本例では、撮像部2の画素配列の1列に対して1対1の対応関係で列AD変換部16が配置されているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、撮像部2の画素配列の複数の列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述するランプ部19およびクロック生成部18と共に、撮像部2の選択行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段（AD変換回路）を構成している。
【００３０】
ランプ部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、所謂ランプ波を生成し、参照信号線を介して列AD変換部16に供給する。ランプ部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。
【００３１】
クロック生成部18は、複数の遅延ユニット（反転素子）がリング状に接続された円環遅延回路であるVCO100で構成されている。VCO100は、例えば図12に示すVCO1100のように、奇数個の遅延ユニットで構成される所謂『非対称型発振回路』である。したがって、クロック生成部18は、複数の遅延ユニットを有し、複数の遅延ユニットから出力された信号に基づいて、互いに位相の異なる複数の位相信号を生成する。これは一例であって、この構成に限らない。VCO100を構成する複数の遅延ユニットが出力する位相信号は下位位相信号を構成する。
【００３２】
信号伝送部7は、クロック生成部18から出力される複数の位相信号のそれぞれに対応して設けられ、位相信号を伝送する複数の信号伝送回路を有する。本例では、クロック生成部18から出力される16ビット分の位相信号に対応して16ビット分の信号伝送回路が設けられている。信号伝送部7を構成する信号伝送回路の詳細については後述する。
【００３３】
水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線に読み出される。
【００３４】
出力部17は、2進化したデジタルデータを出力する。また、出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。
【００３５】
制御部20は、ランプ部19、クロック生成部18、垂直選択部12、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG（=Timing Generator：タイミングジェネレータ）の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。
【００３６】
次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、ランプ部19から与えられる、AD変換するためのランプ波と比較することにより、画素信号の大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、列AD変換部16は、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。
【００３７】
以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は撮像部2の画素配列の列毎に配置されている。図1では6個の列AD変換部16が配置されている。各列の列AD変換部16は同一に構成されている。列AD変換部16は、比較部109、ラッチ部108、計数部105、検出回路107、エンコード回路106、演算部102を有する。
【００３８】
比較部109は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号に応じた信号電圧と、ランプ部19から供給されるランプ波のランプ電圧とを比較することによって、画素信号の大きさを、時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部109の比較出力は、例えばランプ電圧が信号電圧よりも大なるときにはLowレベル（Lレベル）になり、ランプ電圧が信号電圧以下のときにはHighレベル（Hレベル）になる。比較部109は、ランプ波が画素信号に対して所定の条件を満たしたタイミング（本例ではアナログ信号とランプ波との電圧が略一致したタイミング）で比較処理を終了する。比較部109が比較処理を終了するタイミングで比較部109の比較出力が反転する。
【００３９】
ラッチ部108は、比較部109による比較処理の終了に係るタイミングで、信号伝送部7によって伝送された下位位相信号をラッチ（保持／記憶）する複数のラッチ回路を有する。ラッチ部108は、比較部109の比較出力が反転するまで、クロック生成部18から出力された下位位相信号を構成する複数の位相信号の1つ（本例では位相信号CK[15]）をそのまま計数部105に出力する。また、ラッチ部108は、比較部109の比較出力が反転するタイミングで、クロック生成部18から出力された下位位相信号をラッチする。ラッチ部108を構成するラッチ回路の詳細については後述する。
【００４０】
計数部105は、ラッチ部108を介して出力される1つの位相信号（本例では、位相信号CK[15]）をカウントクロックとしてカウント（計数）を行ってカウント値（上位計数値）を取得するカウンタ回路を有する。計数部105がカウントを行うことによって、デジタルデータを構成する上位ビットのデータ（上位データ）が得られる。
【００４１】
ここで、ラッチ部108にラッチされる下位位相信号は、例えば16ビットのデータである。また、計数部105のカウント値が構成する上位データ信号は、例えば8ビットのデータである。この8ビットは一例であって、8ビットを超えるビット数（例えば、10ビット）などであっても構わない。
【００４２】
検出回路107は、ラッチ部108のラッチ回路にラッチされた下位位相信号を構成する複数の位相信号のうち2つの位相信号を順に比較することで所定の論理状態を検出し、検出結果を出力する。エンコード回路106は、検出回路107から出力された検出結果に基づいてエンコードを行い、エンコード値を確定する。これにより、下位位相信号のエンコードが行われ、デジタルデータを構成する下位ビットのデータ（下位データ）が得られる。
【００４３】
演算部102は、減算（CDS処理）を行うカウンタ回路を有する。例えば、第1の画素信号のエンコードによりエンコード回路106および計数部105に保持されたデジタル値が演算部102のカウンタ回路の初期値として設定された後、第2の画素信号のエンコードによりエンコード回路106および計数部105に保持されたデジタル値に基づいて演算部102のカウンタ回路が計数処理（カウント）を行うことで減算（CDS処理）が行われる。
【００４４】
次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。
【００４５】
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、アナログ部6からのアナログ信号との各電圧を比較部109が比較する。この比較処理が開始された時点から、アナログ信号の電圧とランプ波の電圧（ランプ電圧）とが一致するまでの期間、ラッチ部108を介して出力される下位位相信号を構成する1つの位相信号を計数部105がカウントする。更に、ラッチ部108にラッチされた下位位相信号の論理状態を検出回路107が検出する。その検出結果をエンコード回路106がエンコードすることによって、アナログ信号の大きさに対応したデジタルデータを得る。
【００４６】
ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部16に時系列で入力される。1回目の読出し動作で信号レベルが読み出され、その後の2回目の読出し動作でリセットレベルが読み出されても構わない。以下では、1回目および2回目の各読出し動作とエンコード（2進化処理）および減算（CDS処理）の詳細について説明する。
【００４７】
<1回目の読出し>
まず、撮像部2の画素配列の任意の行の単位画素3から垂直信号線13へ出力された画素信号（リセットレベル）が安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部109は、このランプ波とアナログ部6からのアナログ信号とを比較する。この間、計数部105は、ラッチ部108の1つのラッチ回路から出力される位相信号CK[15]をカウントクロックとしてカウントを行う。クロック生成部18の下位位相信号の出力開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。
【００４８】
比較部109は、ランプ部19から与えられるランプ波と、アナログ部6からのアナログ信号とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。このタイミングでラッチ部108のラッチ回路がディスエーブル状態となることで、ラッチ部108は、クロック生成部18から出力された位相信号CK[0]〜CK[15]の論理状態をラッチする。また、計数部105は、ラッチ部108のラッチ回路が位相信号CK[15]の出力を停止することでカウント値をラッチする。制御部20は、所定の期間が経過すると、ランプ部19への制御データの供給と、クロック生成部18からの下位位相信号の出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。
【００４９】
続いて、ラッチ部108に保持された位相信号CK[0]〜CK[15]のエンコードが行われ、エンコード回路106にエンコード値がラッチされる。エンコード回路106にラッチされたエンコード値および計数部105にラッチされたカウント値が演算部102に出力され、それらのカウント値に基づく初期値が演算部102に設定される。
【００５０】
<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出され、1回目の読出しと同様な動作が行われる。撮像部2の画素配列の任意の行の単位画素3から垂直信号線13へ出力された画素信号（信号レベル）が安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部109は、このランプ波とアナログ部6からのアナログ信号とを比較する。この間、計数部105は、ラッチ部108の1つのラッチ回路から出力される位相信号CK[15]をカウントクロックとしてカウントを行う。クロック生成部18の下位位相信号の出力開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。
【００５１】
比較部109は、ランプ部19から与えられるランプ波と、アナログ部6からのアナログ信号とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。このタイミングでラッチ部108のラッチ回路がディスエーブル状態となることで、ラッチ部108は、クロック生成部18から出力された位相信号CK[0]〜CK[15]の論理状態をラッチする。また、計数部105は、ラッチ部108のラッチ回路が位相信号CK[15]の出力を停止することでカウント値をラッチする。制御部20は、所定の期間が経過すると、ランプ部19への制御データの供給と、クロック生成部18からの下位位相信号の出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。
【００５２】
続いて、ラッチ部108に保持された位相信号CK[0]〜CK[15]のエンコードが行われ、エンコード回路106にエンコード値がラッチされる。エンコード回路106にラッチされたエンコード値および計数部105にラッチされたカウント値に基づいて、演算部102が減算を行う。これにより、リセットレベルに基づく第1のデジタルデータと、信号レベルに基づく第2のデジタルデータとの減算（CDS処理）が行われる。
【００５３】
上記のようにして、リセットレベルと信号レベルとの差分に応じたデジタルデータが得られる。最後に、演算部102が保持しているデジタルデータが、水平選択部14により水平信号線を介して出力部17に転送される。
【００５４】
リセットレベルと信号レベルとの減算（CDS処理）をアナログ部6が行い、減算（CDS処理）後のアナログ信号を列AD変換部16がAD変換しても良い。
【００５５】
次に、ラッチ部108、検出回路107、エンコード回路106の詳細について説明する。図2は、ラッチ部108、検出回路107、エンコード回路106の構成を示している。
【００５６】
ラッチ部108は、比較部109からの比較出力COが反転した時点での位相信号CK[0]〜CK[15]の論理状態をラッチするラッチ回路L_0〜L_15を有する。制御信号SW0_1〜SW15_1，SW0_2〜SW15_2は、ラッチ回路L_0〜L_15にラッチされた位相信号CK[0]〜CK[15]から所望の位相信号を検出回路107に出力するためのスイッチを制御する信号である。
【００５７】
検出回路107は、AND回路AND0，AND1を有する。AND回路AND0には、ラッチ回路L_0〜L_15の何れか1つから出力された位相信号と、ラッチ回路L_0〜L_15の他の何れか1つから出力された位相信号を反転した信号とが入力される。AND回路AND0は、入力された2つの信号のAND演算を行う。AND回路AND1には、AND回路AND0の出力信号と制御信号LATSETが入力される。AND回路AND1は、入力された2つの信号のAND演算を行い、その結果を所定の論理状態の検出結果LATEN（状態検出信号）として出力する。
【００５８】
エンコード回路106は、エンコード用のラッチ回路D_0〜D_3を有する。エンコード値DIN[0]〜DIN[3]は、検出回路107が順次比較する2個の位相信号の組合せに応じて順次変化する。検出回路107に入力される2個の位相信号の組合せが変化する毎に、エンコード回路106に入力されるエンコード値DIN[0]〜DIN[3]が変化する。また、所定の論理状態が検出されたときのエンコード値DIN[0]〜DIN[3]が位相信号CK[0]〜CK[15]のエンコード結果として保持され、出力信号DO[0]〜DO[3]として出力される。制御信号SWD_0〜SWD_3は、ラッチ回路D_0〜D_3からエンコード値を出力するためのスイッチを制御する信号である。検出回路107およびエンコード回路106はエンコード部110を構成する。これらは一例であって、これに限る必要はない。
【００５９】
制御信号SW0_1〜SW15_1，SW0_2〜SW15_2により、位相信号CK[0]〜CK[15]が保持されているラッチ回路L_0〜L_15の中から2個のラッチ回路が選択される。選択された2個のラッチ回路から位相信号が検出回路107に入力され、入力された位相信号の論理状態が検出される。AND回路AND0によるAND演算の結果がH状態となったときにエンコード回路106に入力されるエンコード値DIN[0]〜DIN[3]がエンコード結果となる。
【００６０】
次に、信号伝送部7およびラッチ部108の詳細について説明する。図3は、信号伝送部7が有する信号伝送回路と、ラッチ部108が有する複数のラッチ回路で構成されるラッチ回路群との対応関係を示している。
【００６１】
信号伝送部7は、クロック生成部18から出力される下位位相信号を構成する複数の位相信号のそれぞれに対応して設けられた複数の信号伝送回路ST_0，ST_1，・・・，ST_*，・・・，ST_15を有する。本例では16個の位相信号が出力されるため、16個の信号伝送回路が設けられている。それぞれの信号伝送回路は、それぞれに対応する位相信号を伝送する。具体的には、信号伝送回路ST_*は位相信号CK[*]を伝送する（*は0〜15の何れか）。
【００６２】
6個の列AD変換部16が有するラッチ部108に含まれるラッチ回路の全体が、ラッチ回路群LT_0，LT_1，・・・，LT_*，・・・，LT_15として示されている。1個のラッチ回路群は、同一の位相信号をラッチするラッチ回路を有する。具体的には、ラッチ回路群LT_*は、6個の列AD変換部16が有する6個のラッチ回路L_*を有する（*は0〜15の何れか）。
【００６３】
1個の信号伝送回路に対応して1個のラッチ回路群が配置されている。それぞれのラッチ回路群は、対応する信号伝送回路によって伝送された位相信号をラッチする。具体的には、ラッチ回路群LT_*は、信号伝送回路ST_*によって伝送された位相信号CK[*]をラッチする（*は0〜15の何れか）。
【００６４】
図4は、1個の信号伝送回路ST_0および1個のラッチ回路群LT_0の構成の一例を示している。信号伝送回路ST_0は、位相信号CK[0]を伝送する経路上に配置された複数の主バッファ回路MB_0，MB_1，MB_2，MB_3を有する。これらの主バッファ回路は、位相信号CK[0]の波形を整形する。ラッチ回路群LT_0は、6個の列AD変換部16が有する6個のラッチ回路L_0を有する。
【００６５】
信号伝送回路ST_0において、クロック生成部18から出力された位相信号CK[0]を伝送する経路は、所定の一方向に沿って延びる配線層で構成される。所定の一方向とは、撮像部2の画素配列の各列に対応するラッチ回路L_0が並ぶ方向（例えば水平方向）である。この経路上に主バッファ回路MB_0，MB_1，MB_2，MB_3が配置されている。
【００６６】
図4では、撮像部2の画素配列の2列毎に主バッファ回路が配置されている。主バッファ回路は撮像部2の画素配列の複数列（例えば128列）毎に配置されることが望ましい。例えば、撮像部2の画素配列の列数が5000である場合、40〜50個程度の主バッファ回路が配置される。主バッファ回路は撮像部2の画素配列の1列毎に配置されても良い。
【００６７】
図4では、位相信号CK[0]を伝送する経路上で隣接する2個の主バッファ回路の間に2個のラッチ回路L_0が接続されている。具体的には、主バッファ回路MB_0と主バッファ回路MB_1との間に、撮像部2の画素配列の1列目と2列目に対応した2個のラッチ回路L_0が接続されている。また、主バッファ回路MB_1と主バッファ回路MB_2との間に、撮像部2の画素配列の3列目と4列目に対応した2個のラッチ回路L_0が接続されている。また、主バッファ回路MB_2と主バッファ回路MB_3との間に、撮像部2の画素配列の5列目と6列目に対応した2個のラッチ回路L_0が接続されている。
【００６８】
撮像部2の画素配列の列数が5000である場合、5000個のラッチ回路L_0が接続される。ラッチ回路L_0は、位相信号CK[0]を伝送する経路の近くに配置されることが望ましい。また、図示していないが各ラッチ回路L_0には、比較部109からの比較出力等が入力される。
【００６９】
信号伝送回路ST_1〜ST_15は、信号伝送回路ST_0と略同一の構成を有する。具体的には、信号伝送回路ST_0〜ST_15の何れかであって第1の位相信号を伝送する第1の信号伝送回路と、信号伝送回路ST_0〜ST_15の何れかであって第1の位相信号と異なる第2の位相信号を伝送する第2の信号伝送回路とは、略同一の構成を有する。以下では、第1の信号伝送回路と第2の信号伝送回路とが略同一の構成を有するために満たされる条件について説明する。以下の条件は、第1の信号伝送回路と第2の信号伝送回路との任意の組合せに対して満たされる。
【００７０】
第1の信号伝送回路と第2の信号伝送回路とは、同じ数の主バッファ回路を有する。また、第1の信号伝送回路と第2の信号伝送回路とにおいて、撮像部2の画素配列の同一列に対応する位置に配置されている主バッファ回路の構成は略同一である。例えば、第1の信号伝送回路の主バッファ回路MB_0と第2の信号伝送回路の主バッファ回路MB_0との構成が略同一であり、第1の信号伝送回路の主バッファ回路MB_1と第2の信号伝送回路の主バッファ回路MB_1との構成が略同一であり、第1の信号伝送回路の主バッファ回路MB_2と第2の信号伝送回路の主バッファ回路MB_2との構成が略同一であり、第1の信号伝送回路の主バッファ回路MB_3と第2の信号伝送回路の主バッファ回路MB_3との構成が略同一である。
【００７１】
1個の信号伝送回路が有する複数の主バッファ回路の構成は略同一であることが望ましいが、同一でなくても良い。例えば、主バッファ回路MB_0と主バッファ回路MB_1との構成が同一でなくても良い。
【００７２】
また、第1の信号伝送回路において、第1の位相信号を伝送する経路上で隣接する2個の主バッファ回路の間に接続されるラッチ回路の数と、第2の信号伝送回路において、第2の位相信号を伝送する経路上で隣接する2個の主バッファ回路であって第1の信号伝送回路の2個の主バッファ回路に対応する位置の2個の主バッファ回路の間に接続されるラッチ回路の数と、は略同一である。例えば、第1の信号伝送回路において主バッファ回路MB_0と主バッファ回路MB_1との間に接続されるラッチ回路の数と、第2の信号伝送回路において主バッファ回路MB_0と主バッファ回路MB_1との間に接続されるラッチ回路の数と、は略同一（2個）である。主バッファ回路MB_1と主バッファ回路MB_2との間に接続されるラッチ回路の数、主バッファ回路MB_2と主バッファ回路MB_3との間に接続されるラッチ回路の数についても同様である。
【００７３】
1個の信号伝送回路において、位相信号を伝送する経路上で隣接する2個の主バッファ回路の間に接続されるラッチ回路の数は、隣接する2個の主バッファ回路のいずれについても略同一であることが望ましいが、同一でなくても良い。例えば、主バッファ回路MB_0と主バッファ回路MB_1との間に接続されるラッチ回路の数と、主バッファ回路MB_1と主バッファ回路MB_2との間に接続されるラッチ回路の数とが同一でなくても良い。
【００７４】
また、ラッチ回路群LT_1〜LT_15は、ラッチ回路群LT_0と略同一の構成を有する。具体的には、第1の信号伝送回路によって伝送された第1の位相信号をラッチする第1のラッチ回路の構成と、第2の信号伝送回路によって伝送された第2の位相信号をラッチする第2のラッチ回路の構成と、は略同一である。以下では、第1のラッチ回路と第2のラッチ回路とが略同一の構成を有するために満たされる条件について説明する。以下の条件は、第1のラッチ回路と第2のラッチ回路との任意の組合せに対して満たされる。
【００７５】
撮像部2の画素配列の同一列に対応する位置に配置されている第1のラッチ回路と第2のラッチ回路との構成は略同一である。例えば、撮像部2の画素配列の同一列に対応する位置に配置され、位相信号CK[0]をラッチするラッチ回路L_0と、位相信号CK[1]をラッチするラッチ回路L_1との構成は略同一である。
【００７６】
同一の位相信号をラッチする複数のラッチ回路の構成は略同一であることが望ましいが、同一でなくても良い。例えば、位相信号CK[0]をラッチする複数のラッチ回路L_0について、撮像部2の画素配列の1列目に対応する位置に配置されているラッチ回路L_0と、撮像部2の画素配列の2列目に対応する位置に配置されているラッチ回路L_0とが同一でなくても良い。
【００７７】
次に、主バッファ回路の構成の詳細について説明する。図5は、主バッファ回路MB_0，MB_1，MB_2，MB_3のうち任意の主バッファ回路の構成の一例を示している。図5に示す主バッファ回路は、3つのインバータ回路INV0〜INV2を有する。
【００７８】
インバータ回路INV0は、前段の主バッファ回路またはクロック生成部18から入力される位相信号である入力信号INを反転して出力する。インバータ回路INV1は、インバータ回路INV0から出力された信号を反転して出力信号OUT1として後段の主バッファ回路に出力する。インバータ回路INV2は、インバータ回路INV0から出力された信号を反転して出力信号OUT2として後段のラッチ回路に出力する。これらは一例であって、これに限る必要はない。
【００７９】
次に、ラッチ回路の構成の詳細について説明する。図6は、ラッチ回路L_0〜L_15のうち任意のラッチ回路の構成の一例を示している。図6に示すラッチ回路は、バッファ機能を有し、信号伝送部7によって伝送された位相信号が入力される論理回路と、ラッチ機能を有し、論理回路から出力された信号をラッチする本体回路とを有する。
【００８０】
バッファ機能を有する論理回路は、一方の入力端子に位相信号CK[*]（*は0〜15の何れか）が入力され、他方の入力端子に制御信号Enableが入力される2入力のNAND回路NAND0を有する。ここで、『バッファ機能を有する論理回路』とは、後段の素子（本例では、本体回路が有するスイッチ素子SW0〜SW1およびインバータ回路INV3）を所望の周波数で駆動可能な論理回路（例えば、インバータ回路、NAND回路、NOR回路等）を意味する。論理回路の論理は適宜選択すればよい。本例では、制御信号EnableがH状態であるときに、位相信号CK[*]の論理状態が本体回路に転送される。これらは一例であって、これに限る必要はない。
【００８１】
ラッチ機能を有する本体回路は、比較部109からの比較出力COおよび比較出力COを反転した信号である反転比較出力xCOが入力されるスイッチ素子SW0，SW1と、インバータ回路INV3〜INV5と、を有する。スイッチ素子SW0は、NAND回路NAND0から出力された信号を出力する。インバータ回路INV3は、スイッチ素子SW0から出力された信号を反転して出力する。インバータ回路INV4は、インバータ回路INV3から出力された信号を反転して出力する。スイッチ素子SW1は、インバータ回路INV4から出力された信号を出力する。インバータ回路INV5は、インバータ回路INV3から出力された信号を反転して出力信号Qとして出力する。
【００８２】
スイッチ素子SW0は、比較出力COがゲート端子に入力されるPMOSトランジスタと、反転比較出力xCOがゲート端子に入力されるNMOSトランジスタとを並列に接続した素子である。比較出力COがL状態かつ反転比較出力xCOがH状態である場合、スイッチ素子SW0はオンとなり、比較出力COがH状態かつ反転比較出力xCOがL状態である場合、スイッチ素子SW0はオフとなる。
【００８３】
スイッチ素子SW1は、比較出力COがゲート端子に入力されるNMOSトランジスタと、反転比較出力xCOがゲート端子に入力されるPMOSトランジスタとを並列に接続した素子である。比較出力COがH状態かつ反転比較出力xCOがL状態である場合、スイッチ素子SW1はオンとなり、比較出力COがL状態かつ反転比較出力xCOがH状態である場合、スイッチ素子SW1はオフとなる。
【００８４】
比較出力COがL状態かつ反転比較出力xCOがH状態である場合、スイッチ素子SW0がオン、スイッチ素子SW1がオフとなるため、ラッチ回路に入力された位相信号CK[*]がラッチ回路から出力される。また、比較出力COがH状態かつ反転比較出力xCOがL状態である場合、スイッチ素子SW0がオフ、スイッチ素子SW1がオンとなるため、ラッチ回路に入力された位相信号CK[*]の論理状態がラッチ回路にラッチされる。これらは一例であって、これに限らない。
【００８５】
論理回路を設けない場合、主バッファ回路から見た負荷はスイッチ素子SW0〜SW1の負荷およびインバータ回路INV3の入力負荷となる。論理回路を設けた場合、主バッファ回路から見た負荷はNAND回路NAND0の入力負荷のみとなる。主バッファ回路から見た負荷を低減することで、負荷バラツキに起因する、時間依存性の低い位相ノイズの発生が低減される。更に、所望の波形整形が実現される範囲内で、主バッファ回路の数を低減することにより、時間依存性の高い位相ノイズ（ジッターノイズ）の発生が抑圧される。
【００８６】
本実施形態によれば、光電変換素子を有し、画素信号を出力する複数の画素（単位画素3）がM（Mは2以上の自然数）行N（Nは2以上の自然数）列の行列状に配置された撮像部2と、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する参照信号生成部（ランプ部19）と、画素信号と参照信号とを比較し、参照信号が画素信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部109と、複数の遅延ユニットを有し、複数の遅延ユニットから出力された信号に基づいて、互いに位相の異なる複数の位相信号を生成するクロック生成部18と、複数の位相信号のそれぞれに対応して設けられ、位相信号を伝送する複数の信号伝送回路を有する信号伝送部7と、比較処理の終了に係るタイミングで、信号伝送部7によって伝送された位相信号をラッチする複数のラッチ回路を有するラッチ部108と、を有し、信号伝送回路は、主バッファ回路MB_0，MB_1，MB_2，MB_3を有し、複数の位相信号の何れかである第1の位相信号を伝送する信号伝送回路の構成と、複数の位相信号の何れかであって第1の位相信号とは異なる第2の位相信号を伝送する信号伝送回路の構成と、は略同一であり、第1の位相信号をラッチするラッチ回路の構成と、第2の位相信号をラッチするラッチ回路の構成と、は略同一であることを特徴とする撮像装置が構成される。
【００８７】
複数の信号伝送回路の構成が略同一であることによって、各信号伝送回路が位相信号の波形を整形する能力が略同一となる。また、異なる位相信号をラッチする複数のラッチ回路の構成が略同一であることによって、各信号伝送回路に対する負荷が略同一となる。このため、複数の位相信号の位相差のバラツキの発生を低減し、伝送エラーによる画質の劣化を抑圧することができる。
【００８８】
また、本実施形態によれば、ラッチ回路が、信号伝送部7によって伝送された位相信号が入力される論理回路と、論理回路から出力された信号をラッチする本体回路と、を有することを特徴とする撮像装置が構成される。これによって、主バッファ回路の駆動負荷を低減することができる。
【００８９】
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。本実施形態に係る撮像装置は、図1に示した撮像装置1における信号伝送部7を構成する信号伝送回路の代わりに、図7に示す信号伝送回路を有する。
【００９０】
図7は、1個の信号伝送回路STa_0および1個のラッチ回路群LT_0の構成の一例を示している。信号伝送回路STa_0は、位相信号CK[0]を伝送する経路上に配置された複数の主バッファ回路MB_0，MB_1，・・・と、位相信号CK[0]を伝送する経路に接続された複数の副バッファ回路SB_0，SB_1，・・・と、を有する。これらの主バッファ回路および副バッファ回路は、位相信号CK[0]の波形を整形する。ラッチ回路群LT_0は、6個の列AD変換部16が有する6個のラッチ回路L_0を有する。
【００９１】
信号伝送回路STa_0において、クロック生成部18から出力された位相信号CK[0]を伝送する経路は、所定の一方向に沿って延びる配線層で構成される。所定の一方向とは、撮像部2の画素配列の各列に対応するラッチ回路L_0が並ぶ方向（例えば水平方向）である。この経路上に主バッファ回路MB_0，MB_1，・・・が配置されている。
【００９２】
図7では、撮像部2の画素配列の複数列（例えば128列）毎に主バッファ回路が配置されている。例えば、撮像部2の画素配列の列数が5000である場合、40〜50個程度の主バッファ回路が配置される。第1の実施形態で説明したように、主バッファ回路は撮像部2の画素配列の1列毎に配置されていても良い。
【００９３】
位相信号CK[0]を伝送する経路は、それぞれの主バッファ回路の後段側で、次の主バッファ回路への経路と、それぞれの副バッファ回路への経路とに分岐している。副バッファ回路SB_0，SB_1，・・・は、位相信号CK[0]を伝送する経路上で、何れかの主バッファ回路よりも後段側で、かつ、ラッチ回路L_0よりも前段側に配置されている。図7では、位相信号CK[0]を伝送する経路上で隣接する2個の主バッファ回路の間に複数個（例えば8個）の副バッファ回路が接続されている。
【００９４】
また、副バッファ回路SB_0，SB_1，・・・に複数個のラッチ回路L_0が接続されている。一例として、主バッファ回路が撮像部2の画素配列の128列毎に配置され、1個の主バッファ回路に8個の副バッファ回路が配置される場合、1個の副バッファ回路に16個のラッチ回路L_0が接続される。
【００９５】
撮像部2の画素配列の列数が5000である場合、5000個のラッチ回路L_0が接続される。ラッチ回路L_0は、位相信号CK[0]を伝送する経路の近くに配置されることが望ましい。また、図示していないが各ラッチ回路L_0には、比較部109からの比較出力等が入力される。
【００９６】
本実施形態においても、第1の位相信号を伝送する第1の信号伝送回路と、第1の位相信号と異なる第2の位相信号を伝送する第2の信号伝送回路とは、略同一の構成を有する。以下では、第1の信号伝送回路と第2の信号伝送回路とが略同一の構成を有するために満たされる条件について説明する。以下の条件は、第1の信号伝送回路と第2の信号伝送回路との任意の組合せに対して満たされる。
【００９７】
第1の実施形態と同様に、第1の信号伝送回路と第2の信号伝送回路とは、同じ数の主バッファ回路を有する。また、第1の実施形態と同様に、第1の信号伝送回路と第2の信号伝送回路とにおいて、撮像部2の画素配列の同一列に対応する位置に配置されている主バッファ回路の構成は略同一である。
【００９８】
1個の信号伝送回路が有する複数の主バッファ回路の構成は略同一であることが望ましいが、同一でなくても良い。例えば、主バッファ回路MB_0と主バッファ回路MB_1との構成が同一でなくても良い。
【００９９】
また、第1の信号伝送回路と第2の信号伝送回路とは、同じ数の副バッファ回路を有する。更に、第1の信号伝送回路と第2の信号伝送回路とにおいて、撮像部2の画素配列の同一列に対応する位置に配置されている副バッファ回路の構成は略同一である。例えば、第1の信号伝送回路の副バッファ回路SB_0と第2の信号伝送回路の副バッファ回路SB_0との構成が略同一である。
【０１００】
1個の信号伝送回路が有する複数の副バッファ回路の構成は略同一であることが望ましいが、同一でなくても良い。例えば、副バッファ回路SB_0と副バッファ回路SB_1との構成が同一でなくても良い。
【０１０１】
また、第1の信号伝送回路において、第1の位相信号を伝送する経路上で隣接する2個の主バッファ回路の間に接続される副バッファ回路の数と、第2の信号伝送回路において、第2の位相信号を伝送する経路上で隣接する2個の主バッファ回路であって第1の信号伝送回路の2個の主バッファ回路に対応する位置の2個の主バッファ回路の間に接続される副バッファ回路の数と、は略同一である。例えば、第1の信号伝送回路において主バッファ回路MB_0と主バッファ回路MB_1との間に接続される副バッファ回路の数と、第2の信号伝送回路において主バッファ回路MB_0と主バッファ回路MB_1との間に接続される副バッファ回路の数と、は略同一（例えば8個）である。
【０１０２】
1個の信号伝送回路において、位相信号を伝送する経路上で隣接する2個の主バッファ回路の間に接続される副バッファ回路の数は、隣接する2個の主バッファ回路のいずれについても略同一であることが望ましいが、同一でなくても良い。例えば、主バッファ回路MB_0と主バッファ回路MB_1との間に接続される副バッファ回路の数と、主バッファ回路MB_1と主バッファ回路MB_2（図示せず）との間に接続される副バッファ回路の数とが同一でなくても良い。
【０１０３】
また、第1の信号伝送回路において、第1の位相信号を伝送する経路上の副バッファ回路に接続されるラッチ回路の数と、第2の信号伝送回路において、第2の位相信号を伝送する経路上の副バッファ回路であって第1の信号伝送回路の副バッファ回路に対応する位置の副バッファ回路に接続されるラッチ回路の数と、は略同一である。例えば、第1の信号伝送回路において副バッファ回路SB_0に接続されるラッチ回路の数と、第2の信号伝送回路において副バッファ回路SB_0に接続されるラッチ回路の数と、は略同一（例えば16個）である。
【０１０４】
1個の信号伝送回路において、副バッファ回路に接続されるラッチ回路の数は、いずれの副バッファ回路についても略同一であることが望ましいが、同一でなくても良い。例えば、副バッファ回路SB_0に接続されるラッチ回路の数と、副バッファ回路SB_1に接続されるラッチ回路の数とが同一でなくても良い。
【０１０５】
また、第1の実施形態と同様に、第1の信号伝送回路によって伝送された第1の位相信号をラッチする第1のラッチ回路の構成と、第2の信号伝送回路によって伝送された第2の位相信号をラッチする第2のラッチ回路の構成と、は略同一である。上記の構成を用いることで、負荷の駆動能力が所望の駆動能力となるように各バッファ回路の個数を最適化することが容易になる。
【０１０６】
副バッファ回路を設けない場合、主バッファ回路から見た負荷は128列分のNAND回路NAND0の入力負荷となる。副バッファ回路を設けた場合、主バッファ回路から見た負荷は8個分の副バッファ回路の入力負荷となり、副バッファ回路から見た負荷は16列分のNAND回路NAND0の入力負荷となる。このように、バッファ回路の負荷を低減することで、負荷バラツキに起因する、時間依存性の低い位相ノイズの発生が低減される。更に、所望の波形整形が実現される範囲内で、各バッファ回路の数を最適化することにより、時間依存性の高い位相ノイズ（ジッターノイズ）の発生が抑圧される。
【０１０７】
本実施形態によれば、信号伝送回路が、位相信号を伝送する経路上で、主バッファ回路よりも後段側で、かつ、ラッチ回路よりも前段側に配置された副バッファ回路SB_0，SB_1，・・・を有することを特徴とする撮像装置が構成される。
【０１０８】
各バッファ回路の個数および駆動能力を最適化することで、各バッファ回路の負荷を更に低減することができる。その結果、複数の位相信号の位相差のバラツキの発生をより低減し、伝送エラーによる画質の劣化をより抑圧することができる。
【０１０９】
（第3の実施形態）
次に、本発明の第3の実施形態を説明する。本実施形態に係る撮像装置は、図1に示した撮像装置1における信号伝送部7を構成する信号伝送回路の代わりに、図8に示す信号伝送回路を有する。
【０１１０】
図8は、1個の信号伝送回路STb_0および1個のラッチ回路群LT_0の構成の一例を示している。信号伝送回路STb_0は、位相信号CK[0]を伝送する経路上に配置された複数の第１の主バッファ回路MB1_0，MB1_1，・・・と、位相信号CK[0]を伝送する経路上に配置された複数の第2の主バッファ回路MB2_0，MB2_1，・・・と、位相信号CK[0]を伝送する経路に接続された複数の位相ブレンド回路PB_0，PB_1，・・・と、を有する。第１の主バッファ回路は位相信号CK1[0]の波形を整形し、第2の主バッファ回路は位相信号CK2[0]の波形を整形する。ラッチ回路群LT_0は、6個の列AD変換部16が有する6個のラッチ回路L_0を有する。
【０１１１】
クロック生成部18から出力された位相信号CK[0]はバッファ回路B_0に入力され、バッファ回路B_0から出力された位相信号CK[0]は位相信号CK1[0]と位相信号CK2[0]とに分かれる。位相信号CK1[0]，CK2[0]は信号伝送回路STb_0に入力される。図8では、クロック生成部18から出力された位相信号CK[0]がバッファ回路B_0を介して信号伝送回路STb_0に入力されるが、バッファ回路B_0が配置されていなくても良い。
【０１１２】
信号伝送回路STb_0において、位相信号CK1[0]を伝送する第1の経路と、位相信号CK2[0]を伝送する第2の経路とは、所定の一方向に沿って延びる配線層で構成される。所定の一方向とは、撮像部2の画素配列の各列に対応するラッチ回路L_0が並ぶ方向（例えば水平方向）である。第1の経路上に第1の主バッファ回路MB1_0，MB1_1，・・・が配置され、第2の経路上に第2の主バッファ回路MB2_0，MB2_1，・・・が配置されている。
【０１１３】
図8では、撮像部2の画素配列の複数列（例えば128列）毎に第1の主バッファ回路および第2の主バッファ回路が配置されている。例えば、撮像部2の画素配列の列数が5000である場合、40〜50個程度の第1の主バッファ回路および第2の主バッファ回路が配置される。第1の主バッファ回路および第2の主バッファ回路は撮像部2の画素配列の1列毎に配置されていても良い。
【０１１４】
第1の主バッファ回路MB1_0，MB1_1，・・・は、位相信号CK1[0]を伝送する第1の回路を構成している。また、第2の主バッファ回路MB2_0，MB2_1，・・・は、位相信号CK2[0]を伝送する第2の回路を構成している。第1の回路と第2の回路とは、略同一に構成されている。具体的には、信号伝送回路STb_0は、同じ数の第1の主バッファ回路および第2の主バッファ回路を有する。また、撮像部2の画素配列の同一列に対応する位置に配置されている第1の主バッファ回路と第2の主バッファ回路との構成は略同一である。例えば、第1の主バッファ回路MB1_0と第2の主バッファ回路MB2_0との構成は略同一である。
【０１１５】
位相信号CK1[0]を伝送する経路は、それぞれの第1の主バッファ回路の後段側で、次の第1の主バッファ回路への経路と、それぞれの位相ブレンド回路への経路とに分岐している。また、位相信号CK2[0]を伝送する経路は、それぞれの第2の主バッファ回路の後段側で、次の第2の主バッファ回路への経路と、それぞれの位相ブレンド回路への経路とに分岐している。位相ブレンド回路PB_0，PB_1，・・・は、位相信号CK1[0]を伝送する経路上で第1の主バッファ回路よりも後段側および位相信号CK2[0]を伝送する経路上で第2の主バッファ回路よりも後段側で、かつ、ラッチ回路L_0よりも前段側に配置されている。位相ブレンド回路PB_0，PB_1，・・・は、第1の主バッファ回路によって伝送された位相信号CK1[0]と、第2の主バッファ回路によって伝送された位相信号CK2[0]とをブレンドする。位相ブレンド回路PB_0，PB_1，・・・が配置されていることによって、位相信号CK1[0]と位相信号CK2[0]との位相ノイズが低減される。
【０１１６】
また、位相ブレンド回路PB_0，PB_1，・・・に複数個のラッチ回路L_0が接続されている。一例として、第1の主バッファ回路および第2の主バッファ回路が撮像部2の画素配列の128列毎に配置される場合、1個の位相ブレンド回路に128個のラッチ回路L_0が接続される。
【０１１７】
撮像部2の画素配列の列数が5000である場合、5000個のラッチ回路L_0が接続される。ラッチ回路L_0は、位相信号CK1[0]，CK2[0]を伝送する経路の近くに配置されることが望ましい。また、図示していないが各ラッチ回路L_0には、比較部109からの比較出力等が入力される。
【０１１８】
第1の主バッファ回路と位相ブレンド回路との間および第2の主バッファ回路と位相ブレンド回路との間に、第2の実施形態における副バッファ回路を配置しても良い。これによって、バッファ回路の負荷が低減され、負荷バラツキに起因する、時間依存性の低い位相ノイズの発生が低減される。また、位相ブレンド回路とラッチ回路との間に副バッファ回路を配置しても良い。
【０１１９】
本実施形態においても、第1の位相信号を伝送する第1の信号伝送回路と、第1の位相信号と異なる第2の位相信号を伝送する第2の信号伝送回路とは、略同一の構成を有する。以下では、第1の信号伝送回路と第2の信号伝送回路とが略同一の構成を有するために満たされる条件について説明する。以下の条件は、第1の信号伝送回路と第2の信号伝送回路との任意の組合せに対して満たされる。
【０１２０】
第1の信号伝送回路と第2の信号伝送回路とは、同じ数の第1の主バッファ回路を有する。また、第1の信号伝送回路と第2の信号伝送回路とにおいて、撮像部2の画素配列の同一列に対応する位置に配置されている第1の主バッファ回路の構成は略同一である。例えば、第1の信号伝送回路の第1の主バッファ回路MB1_0と第2の信号伝送回路の第1の主バッファ回路MB1_0との構成が略同一である。同様に、第1の信号伝送回路と第2の信号伝送回路とは、同じ数の第2の主バッファ回路を有する。また、第1の信号伝送回路と第2の信号伝送回路とにおいて、撮像部2の画素配列の同一列に対応する位置に配置されている第2の主バッファ回路の構成は略同一である。例えば、第1の信号伝送回路の第2の主バッファ回路MB2_0と第2の信号伝送回路の第2の主バッファ回路MB2_0との構成が略同一である。
【０１２１】
1個の信号伝送回路が有する複数の第1の主バッファ回路の構成は略同一であることが望ましいが、同一でなくても良い。例えば、第1の主バッファ回路MB1_0と第1の主バッファ回路MB1_1との構成が同一でなくても良い。また、1個の信号伝送回路が有する複数の第2の主バッファ回路の構成は略同一であることが望ましいが、同一でなくても良い。例えば、第2の主バッファ回路MB2_0と第2の主バッファ回路MB2_1との構成が同一でなくても良い。
【０１２２】
また、第1の信号伝送回路と第2の信号伝送回路とは、同じ数の位相ブレンド回路を有する。更に、第1の信号伝送回路と第2の信号伝送回路とにおいて、撮像部2の画素配列の同一列に対応する位置に配置されている位相ブレンド回路の構成は略同一である。例えば、第1の信号伝送回路の位相ブレンド回路PB_0と第2の信号伝送回路の位相ブレンド回路PB_0との構成が略同一である。
【０１２３】
1個の信号伝送回路が有する複数の位相ブレンド回路の構成は略同一であることが望ましいが、同一でなくても良い。例えば、位相ブレンド回路PB_0と位相ブレンド回路PB_1との構成が同一でなくても良い。
【０１２４】
また、第1の信号伝送回路において、第1の位相信号を伝送する経路上の位相ブレンド回路に接続されるラッチ回路の数と、第2の信号伝送回路において、第2の位相信号を伝送する経路上の位相ブレンド回路であって第1の信号伝送回路の位相ブレンド回路に対応する位置の位相ブレンド回路に接続されるラッチ回路の数と、は略同一である。例えば、第1の信号伝送回路において位相ブレンド回路PB_0に接続されるラッチ回路の数と、第2の信号伝送回路において位相ブレンド回路PB_0に接続されるラッチ回路の数と、は略同一（例えば128個）である。
【０１２５】
1個の信号伝送回路において、位相ブレンド回路に接続されるラッチ回路の数は、いずれの位相ブレンド回路についても略同一であることが望ましいが、同一でなくても良い。例えば、位相ブレンド回路PB_0に接続されるラッチ回路の数と、位相ブレンド回路PB_1に接続されるラッチ回路の数とが同一でなくても良い。
【０１２６】
また、第1の実施形態と同様に、第1の信号伝送回路によって伝送された第1の位相信号をラッチする第1のラッチ回路の構成と、第2の信号伝送回路によって伝送された第2の位相信号をラッチする第2のラッチ回路の構成と、は略同一である。
【０１２７】
次に、位相ブレンド回路の構成の詳細について説明する。図9は、位相ブレンド回路PB_0，PB_1，・・・のうち任意の位相ブレンド回路の構成の一例を示している。図9に示す位相ブレンド回路は、3つのインバータ回路INV6〜INV8を有する。
【０１２８】
インバータ回路INV6は、位相信号CK1（図8の位相信号CK1[0]に対応）が入力され、入力された位相信号CK1を反転して出力する。インバータ回路INV7は、位相信号CK2（図8の位相信号CK2[0]に対応）が入力され、入力された位相信号CK2を反転して出力する。インバータ回路INV8は、インバータ回路INV6から出力された信号とインバータ回路INV7から出力された信号とをブレンドした信号が入力され、入力された信号を反転して出力信号Ckoutとして出力する。インバータ回路INV6，INV7から出力された信号をブレンドした信号がインバータ回路INV8に入力されることで、インバータ回路INV8から出力される信号は、インバータ回路INV6，INV7から出力された信号を時間的に平均化した信号となる。
【０１２９】
図9では位相ブレンド回路がインバータ回路で構成されているが、これに限る必要はない。例えば、制御信号が入力可能な論理積回路あるいは論理和回路等の論理回路で位相ブレンド回路が構成されても良い。この場合、位相ブレンド回路は、インバータ回路INV6に相当する第1の論理回路と、インバータ回路INV7に相当する第2の論理回路と、インバータ回路INV8に相当する第3の論理回路と、を有する。第1の論理回路と第2の論理回路との構成は略同一であることが望ましい。
【０１３０】
次に、位相ブレンド回路の動作について説明する。以下では、位相ブレンド回路とバッファ回路（図8のバッファ回路B_0に相当）との動作を比較する。図10は、位相ブレンド回路と比較されるバッファ回路の構成の一例を示している。図10に示すバッファ回路は、位相信号CK1が入力され、入力された位相信号CK1を反転して出力するインバータ回路INV9と、インバータ回路INV9から出力された信号を反転して出力信号Ckoutとして出力するインバータ回路INV10と、を有する。
【０１３１】
図11は、位相ブレンド回路およびバッファ回路の動作に係る信号の波形を示している。図11の横方向は時間を示し、図11の縦方向は電圧を示している。位相信号CK1は、位相ノイズが重畳していない理想的な位相信号（位相信号CK[0]〜CK[15]と等価）を示し、位相信号CK1’は、位相ノイズが重畳した位相信号を示している。説明を容易にするために、位相信号CK2は、位相ノイズが重畳していない信号として扱われる。
【０１３２】
バッファ回路は、位相信号CK1が入力されると位相信号CKoutを出力し、位相信号CK1’が入力されると位相信号CKout”を出力する。つまり、入力信号に重畳される位相ノイズがそのまま出力信号に重畳される。位相信号CK1の立下りエッジはタイミングt0の位置にあるが、位相信号CKout”の立下りエッジはタイミングt2の位置にある。タイミングt0，t2の差が位相ノイズとなる。
【０１３３】
これに対して、位相ブレンド回路は、位相信号CK1が入力されると位相信号CKoutを出力し、位相信号CK1’が入力されると位相信号CKout’を出力する。位相信号CKout’の立下りエッジは、タイミングt0とタイミングt2との間のいずれかの位置にある。統計的には、位相信号CKout’の立下りエッジがタイミングt0とタイミングt2との中間のタイミングt1の位置にある確率が高い。位相信号CKout’の立下りエッジがタイミングt1の位置にある場合、出力信号に重畳される位相ノイズは、入力信号に重畳される位相ノイズの半分のみである。したがって、位相ブレンド回路の出力信号に重畳する位相ノイズは、バッファ回路の出力信号に重畳する位相ノイズよりも低減される。
【０１３４】
参考文献（Kiichi Niitsu, et al., “A Clock Jitter Reduction Circuit Using Gated Phase Blending Between Self-Delayed Clock Edges”, 2012 Symposium on VLSI Circuits Digest of Technical Papers, pp.142-143）には、複数のクロック信号をブレンドすることで、位相ノイズを低減できることが記載されている。本実施形態では、参考文献に記載の手法が用いられている。
【０１３５】
位相ブレンド回路を、特開2005-303648号公報に記載の撮像装置における『高速カウンタクロック』に適用することで、『高速カウンタクロック』に重畳される位相ノイズを低減することも可能である。
【０１３６】
本実施形態によれば、信号伝送回路が、複数の位相信号の何れかである第3の位相信号（位相信号CK[0]）を伝送する第1の回路（第1の主バッファ回路MB1_0，MB1_1，・・・）と、第1の回路と略同一に構成され、第3の位相信号を伝送する第2の回路（第2の主バッファ回路MB2_0，MB2_1，・・・）と、第1の回路によって伝送された第3の位相信号と、第2の回路によって伝送された第3の位相信号とをブレンドする位相ブレンド回路PB_0，PB_1，・・・と、を有することを特徴とする撮像装置が構成される。これによって、位相信号に重畳した位相ノイズを抑圧することができる。
【０１３７】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【０１３８】
1  撮像装置、2  撮像部、5  読出電流源部、6  アナログ部、7  信号伝送部、12  垂直選択部、14  水平選択部、15  カラム処理部、16  列AD変換部、17  出力部、18  クロック生成部、19  ランプ部、20  制御部、100，1100  VCO、102  演算部、105，1105  計数部、106，1106  エンコード回路、107，1107  検出回路、108，1108  ラッチ回路、109  比較部、110  エンコード部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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