(57)【要約】【課題】信号遅延現象を抑制する液晶表示装置用のアレイ基板及びその製造方法を提供すること。【解決手段】本発明は、絶縁基板と；その表面に設けられたトレンチと；トレンチを埋め、基板上に設けられ、ゲート配線に接続したゲート電極、及びゲート配線の間に設けられたデータパターンと；ゲート配線とゲート電極及びデータパターンが設けられた基板の上部全面に平らな表面を有して設けられ、各データパターンの両端部を露出するコンタクトホールが備えられたゲート絶縁膜と；ゲート絶縁膜上に、ゲート電極に対応して設けられた半導体層と、ゲート絶縁膜上に、コンタクトホールを介して互いに隣り合うデータパターンと同時に接触しながら設けられたデータ接続部と；データ接続部に接続したソース電極及びソース電極と離間するドレイン電極と；ドレイン電極と接続し、画素領域毎に設けられた画素電極と、を含むアレイ基板を提供する。【選択図】図３
2015011341.tif 000002
【特許請求の範囲】
【請求項１】
画素領域が定義された透明な絶縁基板と、
前記絶縁基板の表面がエッチングされて設けられた第１深さを有するトレンチと、
前記トレンチを埋め、かつ、前記基板上に設けられ、第１方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線の間に設けられたデータパターンと、
前記ゲート配線と前記ゲート電極及び前記データパターンが設けられた前記基板の上部全面に平らな表面を有して設けられ、前記各データパターンの両端部を露出するコンタクトホールが備えられたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記ゲート電極に対応して設けられた半導体層と、
前記ゲート絶縁膜上に、前記コンタクトホールを介して互いに隣り合う前記データパターンと同時に接触しながら設けられたデータ接続部と、
前記データ接続部に接続したソース電極及び前記ソース電極と離間するドレイン電極と、
前記ドレイン電極と接続し、前記画素領域毎に設けられた画素電極と、を含むアレイ基板。
【請求項２】
前記ソース電極及び前記ドレイン電極上に設けられ、前記ドレイン電極を露出するドレインコンタクトホールが備えられた保護層を含み、
前記画素電極は前記保護層上に設けられ、前記ドレインコンタクトホールを介して前記ドレイン電極と接続し、
前記ソース電極は、前記データ接続部から分岐し、前記半導体層の上部に伸延する、ことを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記第１深さは０．５μｍないし５μｍであり、前記トレンチを埋めながら設けられる前記ゲート配線、前記ゲート電極及び前記データパターンの厚さは、前記第１深さと同一である、ことを特徴とする請求項１に記載のアレイ基板。
【請求項４】
画素領域が定義された透明な絶縁基板と、
前記絶縁基板の全面に設けられ、その表面がエッチングされて第１深さを有するトレンチが設けられたバッファー層と、
前記バッファー層に設けられた前記トレンチを埋めならが設けられ、第１方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線の間に設けられたデータパターンと、
前記ゲート配線、前記ゲート電極及び前記データパターンが設けられた前記基板の上部全面に平らな表面を有して設けられ、前記各データパターンの両端部を露出するコンタクトホールが備えられたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記ゲート電極に対応して設けられた半導体層と、
前記ゲート絶縁膜上に、前記コンタクトホールを介して互いに隣り合う前記データパターンと同時に接触しながら設けられたデータ接続部と、
前記データ接続部に接続したソース電極及び前記ソース電極と離間するドレイン電極と、
前記ドレイン電極と接続し、前記画素領域毎に設けられた画素電極と、を含むアレイ基板。
【請求項５】
前記ソース電極及び前記ドレイン電極上に設けられ、前記ドレイン電極を露出するドレインコンタクトホールが備えられた保護層を含み、
前記画素電極は前記保護層上に設けられ、前記ドレインコンタクトホールを介して前記ドレイン電極と接続し、
前記ソース電極は、前記データ接続部から分岐し、前記半導体層の上部に伸延する、ことを特徴とする請求項４に記載のアレイ基板。
【請求項６】
前記第１深さは０．５μｍないし５μｍであり、前記トレンチを埋めながら設けられる前記ゲート配線、前記ゲート電極及び前記データパターンの厚さは、前記第１深さと同一である、ことを特徴とする請求項４に記載のアレイ基板。
【請求項７】
前記第１深さは、前記バッファーの厚さと同一である、ことを特徴とする請求項４に記載のアレイ基板。
【請求項８】
画素領域が定義された透明な絶縁基板の表面をエッチングし、第１深さを有するトレンチを設ける段階と、
前記トレンチを埋め、かつ、第１方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線と交差する第２方向に前記ゲート配線と離間してデータパターンを設ける段階と、
前記ゲート配線、前記ゲート電極及び前記データパターンが設けられた前記基板の上部全面に、平らな表面を有するゲート絶縁膜を設ける段階と、
前記ゲート絶縁膜上に、前記ゲート電極に対応して半導体層を設ける段階と、
前記ゲート絶縁膜をパターニングすることにより、前記データパターンの両端部をそれぞれ露出するコンタクトホールを設ける段階と、
前記ゲート絶縁膜上に、前記コンタクトホールを介して互いに隣り合う前記データパターンと同時に接触することにより、前記データパターンと共にデータ配線を構成するデータ接続部を設け、前記データ接続部に接続したソース電極及び前記ソース電極と離間するドレイン電極を設ける段階と、
前記ドレイン電極と接続する前記画素電極を前記画素領域毎に設ける段階と、を含むアレイ基板の製造方法。
【請求項９】
前記データ接続部を設ける段階後に、前記ソース電極及び前記ドレイン電極上に設けられ、前記ドレイン電極を露出するドレインコンタクトホールが備えられた保護層を設ける段階を含み、
前記画素電極は前記保護層上に設けられ、前記ドレインコンタクトホールを介して前記ドレイン電極と接続し、
前記ソース電極は前記データ接続部から分岐し、前記半導体層の上部に伸延する、ことを特徴とする請求項８に記載のアレイ基板の製造方法。
【請求項１０】
前記画素領域が定義された透明な絶縁基板の表面をエッチングし、第１深さを有するトレンチを設けた後、前記トレンチを埋め、かつ、第１方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線と交差する第２方向に前記ゲート配線と離間してデータパターンを設ける段階は、
前記絶縁基板の上部全面にフォトレジストを設けた後、パターニングして前記トレンチが設けられる部分を露出するフォトレジストパターンを設ける段階と、
前記フォトレジストパターンが設けられた前記基板の上部全面に触媒層を設ける段階と、
前記フォトレジストパターンとその上部に位置する触媒層を除去することにより、前記トレンチの内側にのみ前記触媒層が残るようにする段階と、
前記トレンチの内側にのみ触媒層が設けられた基板を、金属イオンが溶けているメッキ溶液に入れ、無電解メッキを行うことにより、前記トレンチに対応して金属イオンが蒸着するようにする段階とを含む、請求項８に記載のアレイ基板の製造方法。
【請求項１１】
前記第１深さは０．５μｍないし５μｍである、ことを特徴とする請求項８に記載のアレイ基板の製造方法。
【請求項１２】
前記触媒層は、前記基板をＰｄ−ＳｎコロイドまたはＰｄ２＋イオンに露出することにより設けられる、ことを特徴とする請求項１０に記載のアレイ基板の製造方法。
【請求項１３】
画素領域が定義された透明な絶縁基板上にバッファー層を設ける段階と、
前記バッファー層の表面をエッチングし、第１深さを有するトレンチを設ける段階と、
前記トレンチを埋め、かつ、第１方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線と交差する第２方向に前記ゲート配線と離間してデータパターンを設ける段階と、
前記ゲート配線、前記ゲート電極及び前記データパターンが設けられた前記基板の上部全面に、平らな表面を有するゲート絶縁膜を設ける段階と、
前記ゲート絶縁膜上に、前記ゲート電極に対応して半導体層を設ける段階と、
前記ゲート絶縁膜をパターニングすることにより、前記データパターンの両端部をそれぞれ露出するコンタクトホールを設ける段階と、
前記ゲート絶縁膜上に、前記コンタクトホールを介して互いに隣り合う前記データパターンと同時に接触することにより、前記データパターンと共にデータ配線を構成するデータ接続部を設け、前記データ接続部に接続したソース電極及び前記ソース電極と離間するドレイン電極を設ける段階と、
前記ドレイン電極と接続する前記画素電極を前記画素領域毎に設ける段階と、を含むアレイ基板の製造方法。
【請求項１４】
前記データ接続部を設ける段階後に、前記ソース電極及び前記ドレイン電極上に設けられ、前記ドレイン電極を露出するドレインコンタクトホールが備えられた保護層を設ける段階を含み、
前記画素電極は前記保護層上に設けられ、前記ドレインコンタクトホールを介して前記ドレイン電極と接続し、
前記ソース電極は前記データ接続部から分岐し、前記半導体層の上部に伸延する、ことを特徴とする請求項１３に記載のアレイ基板の製造方法。
【請求項１５】
前記バッファー層をエッチングし、第１深さを有するトレンチを設けた後、前記トレンチを埋め、かつ、第１方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線と交差する第２方向に前記ゲート配線と離間してデータパターンを設ける段階は、
前記絶縁基板上の全面にバッファー層を設ける段階と、
前記バッファー層上に、前記基板の全面にフォトレジストを設けた後、パターニングして前記トレンチが設けられる部分を露出するフォトレジストパターンを設ける段階と、
前記フォトレジストパターンが設けられた前記基板の上部全面に、触媒層を設ける段階と、
前記フォトレジストパターンとその上部に位置する触媒層を除去することにより、前記トレンチの内側にのみ前記触媒層が残るようにする段階と、
前記トレンチの内側にのみ触媒層が設けられた基板を、金属イオンが溶けているメッキ溶液に入れ、無電解メッキを行うことにより、前記トレンチに対応して金属イオンが蒸着するようにする段階とを含む、請求項１３に記載のアレイ基板の製造方法。
【請求項１６】
前記第１深さは、前記バッファーの厚さと同一であることを特徴とする請求項１３に記載のアレイ基板の製造方法。
【請求項１７】
前記第１深さは０．５μｍないし５μｍである、ことを特徴とする請求項１３に記載のアレイ基板の製造方法。
【請求項１８】
前記触媒層は、前記基板をＰｄ−ＳｎコロイドまたはＰｄ２＋イオンに露出することにより設けられる、ことを特徴とする請求項１５に記載のアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大面積化のため、配線が長くなり、それによって発生する信号遅延現象を抑制できる液晶表示装置用のアレイ基板及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、液晶表示装置は、低消費電力、優れた携帯性、そして技術集約的で高付加価値の次世代ディスプレイの素子として脚光を浴びている。
【０００３】
その中でも、画素毎に電圧のオン・オフを調整できるスイッチング素子である薄膜トランジスタが設けられたアクティブマトリクス型液晶表示装置が、優れた解像度及び動画具現力から最も注目されている。
【０００４】
一般に、液晶表示装置は、薄膜トランジスタ及び画素電極を形成するアレイ基板の製造工程と、カラーフィルター及び共通電極を形成するカラーフィルター基板の製造工程とを通してそれぞれアレイ基板とカラーフィルター基板を形成し、両基板の間に液晶を介在する液晶セル工程を通して完成する。
【０００５】
一般的な液晶表示装置の分解斜視図である図１を参照し、更に詳しく説明すると、図１に示すように、液晶層３０を介してアレイ基板１０とカラーフィルター基板２０が対面して貼り合わせられている。下部のアレイ基板１０は、透明基板１２の上面に交差して配置され、複数の画素領域Ｐを定義する複数のゲート配線１４とデータ配線１６を含む。両配線１４、１６の交差地点には薄膜トランジスタＴが設けられ、各画素領域Ｐに設けられた画素電極１８と一対一で対応して接続している。
【０００６】
前記アレイ基板１０と対面する上部のカラーフィルター基板２０は、透明基板２２の背面に、前記ゲート配線１４及びデータ配線１６、そして薄膜トランジスタＴなどの非表示領域を遮るよう、各画素領域Ｐを取り囲む格子状のブラックマトリクス２５が設けられている。そして、各画素領域Ｐに対応するよう、格子の内側に順次に繰り返して配置された赤色、緑色、青色のカラーフィルターパターン２６ａ、２６ｂ、２６ｃを含むカラーフィルター層２６が設けられており、前記ブラックマトリクス２５及びカラーフィルター層２６の全面に掛けて透明な共通電極２８が設けられている。
【０００７】
また、図面には示していないが、両基板１０、２０は、その間に介在された液晶層３０の液晶漏れを防ぐため、縁部に沿ってシール剤（ｓｅａｌａｎｔ）などで封止された状態で、各基板１０、２０と液晶層３０との境部分に、液晶分子の配列方向に信頼性を持たせる上・下部の配向膜が介在されている。そして、各基板１０、２０の少なくとも一方の外側面には、偏光板（不図示）が設けられている。
【０００８】
アレイ基板１０の外側面にはバックライトが備えられ、光を供給する。前記ゲート配線１４に薄膜トランジスタＴのオン・オフ信号が順次にスキャン・印加され、選択された画素領域Ｐの画素電極１８にデータ配線１６の画像信号が伝達されると、それらの間の垂直電界によって液晶分子が駆動し、それによる光の透過率の変化によって様々な画像を表示することができる。
【０００９】
図２は、液晶表示装置を構成する従来のアレイ基板における一つの画素領域を、薄膜トランジスタを含めて切断した断面図である。
【００１０】
図２に示すように、アレイ基板１０において複数のゲート配線（不図示）と複数のデータ配線１６が交差して定義される複数の画素領域Ｐ内のスイッチング領域ＴｒＡには、ゲート電極５５が設けられている。
【００１１】
前記ゲート電極５５の上部全面にはゲート絶縁膜５８が設けられており、その上に純粋な非晶質シリコンのアクティブ層６２と不純物非晶質シリコンのオーミックコンタクト層６６とからなる半導体層６８が設けられている。
【００１２】
前記オーミックコンタクト層６６の上部には前記ゲート電極５５に対応し、互いに離隔してソース電極７６とドレイン電極７８が設けられている。そして、前記スイッチング領域ＴｒＡに順次積層されたゲート電極５５、ゲート絶縁膜５８、半導体層６８、ソース及びドレイン電極７６、７８は、薄膜トランジスタＴを構成する。
【００１３】
前記ソース及びドレイン電極７６、７８と露出されたアクティブ層６２の上部全面に、前記ドレイン電極７８を露出するドレインコンタクトホール８５を含む保護層８２が設けられている。そして、前記保護層８２の上部には、画素領域Ｐ毎に独立し、前記ドレインコンタクトホール８５を介して前記ドレイン電極７８と接触する画素電極１８が設けられている。
【００１４】
かかる構成を有する従来の液晶表示装置用のアレイ基板１０において、特に配線の形態を説明すると、ゲート配線（不図示）は前記基板１２上に所定の厚さ及び幅を持って設けられており、前記データ配線１６は前記ゲート配線（不図示）と交差し、前記ゲート配線（不図示）の上部全面に設けられたゲート絶縁膜５８上に、所定の厚さ及び幅を持って設けられている。
【００１５】
一方、近年、かかるアレイ基板１０を備えた液晶表示装置はＴＶなどの表示装置として用いられており、ＴＶなどは更に大面積の表示領域を設ける傾向にある。
【００１６】
したがって、液晶表示装置もＴＶなどの表示装置における変化の成り行きを反映し、更に大面積化していく現状である。
【００１７】
しかし、液晶表示装置が大面積化すると、液晶表示装置の一構成要素であるアレイ基板１０に設けられるゲート配線（不図示）及びデータ配線１６が更に長くなる。配線（不図示、１６）が長くなれば長くなるほど、配線（不図示、１６）自体の内部抵抗により、電圧降下が生じてしまい、信号遅延現象が発生する。その結果、信号歪曲及び駆動不良を引き起こし、最終的に液晶表示装置の表示品質が低下する問題が発生する。
【００１８】
このような配線（不図示、１６）の信号遅延現象を抑制するためには、配線（不図示、１６）の幅、またはその厚さを増加させなければならない。しかし、液晶表示装置の特性上、配線（不図示、１６）の幅が増加すると開口率が低下し、配線（不図示、１６）が厚くなるとそれにより段差が増加する。その結果、配線（不図示、１６）の上部、または配線（不図示、１６）と同一物質及び同一厚さで形成される構成要素の上部に位置する構成要素は、大きい段差によって途切れたり、または配線（不図示、１６）の大きい段差を克服できず、配線の側面などに空きスペースなどを形成することになる。それにより、絶縁機能が薄れ、その後に形成される導電性の構成要素と前記配線（不図示、１６）との間でショートなどを発生させる問題を引き起こす。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２０１３−６８９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本発明は、前述した問題点を解決するためのものであって、ゲート及びデータ配線を厚くすることにより、内部抵抗を低下させて信号遅延を抑制すると共に厚さ増加によって発生する段差を抑制し、その上部に形成される構成要素の途切れ、または空きスペース形成などの問題を根本的に防止できる液晶表示装置用のアレイ基板及びその製造方法を提供することを、その目的とする。
【課題を解決するための手段】
【００２１】
前記の目的を達成するため、本発明の一実施例にかかるアレイ基板は、画素領域が定義された透明な絶縁基板と；前記絶縁基板の表面がエッチングされて設けられた第１深さを有するトレンチと；前記トレンチを埋め、かつ、前記基板上に設けられ、第１方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線の間に設けられたデータパターンと；前記ゲート配線とゲート電極及びデータパターンが設けられた前記基板の上部全面に平らな表面を有して設けられ、前記各データパターンの両端部を露出するコンタクトホールが備えられたゲート絶縁膜と；前記ゲート絶縁膜上に、前記ゲート電極に対応して設けられた半導体層と；前記ゲート絶縁膜上に、前記コンタクトホールを介して互いに隣り合う前記データパターンと同時に接触しながら設けられたデータ接続部と；前記データ接続部に接続したソース電極及び前記ソース電極と離間するドレイン電極と；前記ドレイン電極と接続し、前記画素領域毎に設けられた画素電極と、を含む。
【００２２】
本発明の一実施例にかかるアレイ基板は、前記ソース電極及びドレイン電極上に設けられ、前記ドレイン電極を露出するドレインコンタクトホールが備えられた保護層を含む。前記画素電極は前記保護層上に設けられ、前記ドレインコンタクトホールを介して前記ドレイン電極と接続し、前記ソース電極は、前記データ接続部から分岐し、前記半導体層の上部に伸延することを特徴とする。
【００２３】
前記第１深さは０．５μｍないし５μｍであり、前記トレンチを埋めながら設けられる前記ゲート配線とゲート電極及びデータパターンの厚さは、前記第１深さと同一であることを特徴とする。
【００２４】
本発明の他実施例にかかるアレイ基板は、画素領域が定義された透明な絶縁基板と；前記絶縁基板の全面に設けられ、その表面がエッチングされて第１深さを有するトレンチが設けられたバッファー層と；前記バッファー層に設けられた前記トレンチを埋めならが設けられ、第１方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線の間に設けられたデータパターンと；前記ゲート配線とゲート電極及びデータパターンが設けられた前記基板の上部全面に平らな表面を有して設けられ、前記各データパターンの両端部を露出するコンタクトホールが備えられたゲート絶縁膜と；前記ゲート絶縁膜上に、前記ゲート電極に対応して設けられた半導体層と；前記ゲート絶縁膜上に、前記コンタクトホールを介して互いに隣り合う前記データパターンと同時に接触しながら設けられたデータ接続部と；前記データ接続部に接続したソース電極及び前記ソース電極と離間するドレイン電極と；前記ドレイン電極と接続し、前記画素領域毎に設けられた画素電極と、を含む。
【００２５】
本発明の他実施例にかかるアレイ基板は、前記ソース電極及びドレイン電極上に設けられ、前記ドレイン電極を露出するドレインコンタクトホールが備えられた保護層を含む。前記画素電極は前記保護層上に設けられ、前記ドレインコンタクトホールを介して前記ドレイン電極と接続し、前記ソース電極は、前記データ接続部から分岐し、前記半導体層の上部に伸延することを特徴とする。
【００２６】
前記第１深さは０．５μｍないし５μｍであり、前記トレンチを埋めながら設けられる前記ゲート配線とゲート電極及びデータパターンの厚さは、前記第１深さと同一であることを特徴とする。
【００２７】
前記第１深さは、前記バッファーの厚さと同一であることを特徴とする。
【００２８】
本発明の一実施例にかかるアレイ基板の製造方法は、画素領域が定義された透明な絶縁基板の表面をエッチングし、第１深さを有するトレンチを設ける段階と；前記トレンチを埋め、かつ、第１方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線と交差する第２方向に前記ゲート配線と離間してデータパターンを設ける段階と；前記ゲート配線とゲート電極及びデータパターンを設けた前記基板の上部全面に、平らな表面を有するゲート絶縁膜を設ける段階と；前記ゲート絶縁膜上に、前記ゲート電極に対応して半導体層を設ける段階と；前記ゲート絶縁膜をパターニングすることにより、前記データパターンの両端部をそれぞれ露出するコンタクトホールを設ける段階と；前記ゲート絶縁膜上に、前記コンタクトホールを介して互いに隣り合う前記データパターンと同時に接触することにより、前記データパターンと共にデータ配線を構成するデータ接続部を設け、前記データ接続部に接続したソース電極及び前記ソース電極と離間するドレイン電極を設ける段階と；前記ドレイン電極と接続する画素電極を前記画素領域毎に設ける段階と、を含む。
【００２９】
本発明の一実施例にかかるアレイ基板の製造方法は、前記データ接続部を設ける段階後に、前記ソース電極及びドレイン電極上に設けられ、前記ドレイン電極を露出するドレインコンタクトホールが備えられた保護層を設ける段階を含む。前記画素電極は前記保護層上に設けられ、前記ドレインコンタクトホールを介して前記ドレイン電極と接続し、前記ソース電極は前記データ接続部から分岐し、前記半導体層の上部に伸延することを特徴とする。
【００３０】
前記画素領域が定義された透明な絶縁基板の表面をエッチングし、第１深さを有するトレンチを設けた後、前記トレンチを埋め、かつ、第１方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線と交差する第２方向に前記ゲート配線と離間してデータパターンを設ける段階は、前記絶縁基板の上部全面にフォトレジストを設けた後、パターニングして前記トレンチが設けられる部分を露出するフォトレジストパターンを設ける段階と；前記フォトレジストパターンが設けられた前記基板の上部全面に触媒層を設ける段階と；前記フォトレジストパターンとその上部に位置する触媒層を除去することにより、前記トレンチの内側にのみ前記触媒層が残るようにする段階と；前記トレンチの内側にのみ触媒層が設けられた基板を、金属イオンが溶けているメッキ溶液に入れ、無電解メッキを行うことにより、前記トレンチに対応して金属イオンが蒸着するようにする段階と、を含む。
【００３１】
前記第１深さは０．５μｍないし５μｍであることを特徴とする。
【００３２】
前記触媒層は、前記基板をＰｄ−ＳｎコロイドまたはＰｄ２＋イオンに露出することにより設けられることを特徴とする。
【００３３】
本発明の他実施例にかかるアレイ基板の製造方法は、画素領域が定義された透明な絶縁基板上にバッファー層を設ける段階と；前記バッファー層の表面をエッチングし、第１深さを有するトレンチを設ける段階と；前記トレンチを埋め、かつ、第１方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線と交差する第２方向に前記ゲート配線と離間してデータパターンを設ける段階と；前記ゲート配線とゲート電極及びデータパターンが設けられた前記基板の上部全面に、平らな表面を有するゲート絶縁膜を設ける段階と；前記ゲート絶縁膜上に、前記ゲート電極に対応して半導体層を設ける段階と；前記ゲート絶縁膜をパターニングすることにより、前記データパターンの両端部をそれぞれ露出するコンタクトホールを設ける段階と；前記ゲート絶縁膜上に、前記コンタクトホールを介して互いに隣り合う前記データパターンと同時に接触することにより、前記データパターンと共にデータ配線を構成するデータ接続部を設け、前記データ接続部に接続したソース電極及び前記ソース電極と離間するドレイン電極を設ける段階と；前記ドレイン電極と接続する前記画素電極を記画素領域毎に設ける段階と、を含む。
【００３４】
本発明の他実施例にかかるアレイ基板の製造方法は、前記データ接続部を設ける段階後に、前記ソース電極及びドレイン電極上に設けられ、前記ドレイン電極を露出するドレインコンタクトホールが備えられた保護層を設ける段階を含む。前記画素電極は前記保護層上に設けられ、前記ドレインコンタクトホールを介して前記ドレイン電極と接続し、前記ソース電極は前記データ接続部から分岐し、前記半導体層の上部に伸延することを特徴とする。
【００３５】
前記バッファー層をエッチングし、第１深さを有するトレンチを設けた後、前記トレンチを埋め、かつ、第１方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線と交差する第２方向に前記ゲート配線と離間してデータパターンを設ける段階は、前記絶縁基板上の全面にバッファー層を設ける段階と；前記バッファー層上に、前記基板の全面にフォトレジストを設けた後、パターニングして前記トレンチが設けられる部分を露出するフォトレジストパターンを設ける段階と；前記フォトレジストパターンが設けられた前記基板の上部全面に触媒層を設ける段階と；前記フォトレジストパターンとその上部に位置する触媒層を除去することにより、前記トレンチの内側にのみ前記触媒層が残るようにする段階と；前記トレンチの内側にのみ触媒層が設けられた基板を、金属イオンが溶けているメッキ溶液に入れ、無電解メッキを行うことにより、前記トレンチに対応して金属イオンが蒸着するようにする段階と、を含む。
【００３６】
前記第１深さは、前記バッファーの厚さと同一であることを特徴とする。
【００３７】
前記第１深さは０．５μｍないし５μｍであることを特徴とする。  
【００３８】
前記触媒層は、前記基板をＰｄ−ＳｎコロイドまたはＰｄ２＋イオンに露出することにより設けられることを特徴とする。
【発明の効果】
【００３９】
本発明の実施例にかかる液晶表示装置用のアレイ基板によると、ゲート及びデータ配線を、ベース基板に設けられたトレンチに、一般的なアレイ基板に設けられる配線の厚さに比べて数ないし十数倍の厚さで設けることにより、たとえ表示領域の大面積化で配線が長くなっても、単位面積当たりの表面積が増加するため、単位面積当たりの内部抵抗が減少し、その結果、信号遅延現象を抑制する効果がある。
【００４０】
更に、たとえゲート及びデータ配線が厚くなってもそれによる段差は発生しないため、配線の厚さに起因する、その上部に形成される構成要素の断線、または空きスペースの形成が根本的に防止でき、それによる製品の不良率が低下し、製造コストが低減する効果がある。
【図面の簡単な説明】
【００４１】
【図１】一般的な液晶表示装置を概略的に示す分解斜視図である。
【図２】液晶表示装置を構成する従来のアレイ基板における一つの画素領域を、薄膜トランジスタを含めて切断した断面図である。
【図３】本発明の第１実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域を示す平面図である。
【図４】図３に示す画素領域を切断線IV‐IVに沿って切断した断面図である。
【図５】図３に示す画素領域を切断線Ｖ‐Ｖに沿って切断した断面図である。
【図６】本発明の第２実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域を示す断面図である。
【図７Ａ】本発明の第１実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程平面図である。
【図７Ｂ】本発明の第１実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程平面図である。
【図７Ｃ】本発明の第１実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程平面図である。
【図７Ｄ】本発明の第１実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程平面図である。
【図７Ｅ】本発明の第１実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程平面図である。
【図７Ｆ】本発明の第１実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程平面図である。
【図７Ｇ】本発明の第１実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程平面図である。
【図８Ａ】図７Ａないし図７Ｇに示す製造段階の工程を切断線VIII‐VIIIに沿って切断した工程断面図である。
【図８Ｂ】図７Ａないし図７Ｇに示す製造段階の工程を切断線VIII‐VIIIに沿って切断した工程断面図である。
【図８Ｃ】図７Ａないし図７Ｇに示す製造段階の工程を切断線VIII‐VIIIに沿って切断した工程断面図である。
【図８Ｄ】図７Ａないし図７Ｇに示す製造段階の工程を切断線VIII‐VIIIに沿って切断した工程断面図である。
【図８Ｅ】図７Ａないし図７Ｇに示す製造段階の工程を切断線VIII‐VIIIに沿って切断した工程断面図である。
【図８Ｆ】図７Ａないし図７Ｇに示す製造段階の工程を切断線VIII‐VIIIに沿って切断した工程断面図である。
【図８Ｇ】図７Ａないし図７Ｇに示す製造段階の工程を切断線VIII‐VIIIに沿って切断した工程断面図である。
【図８Ｈ】図７Ａないし図７Ｇに示す製造段階の工程を切断線VIII‐VIIIに沿って切断した工程断面図である。
【図８Ｉ】図７Ａないし図７Ｇに示す製造段階の工程を切断線VIII‐VIIIに沿って切断した工程断面図である。
【図８Ｊ】図７Ａないし図７Ｇに示す製造段階の工程を切断線VIII‐VIIIに沿って切断した工程断面図である。
【図８Ｋ】図７Ａないし図７Ｇに示す製造段階の工程を切断線VIII‐VIIIに沿って切断した工程断面図である。
【図９Ａ】図７Ａないし図７Ｇに示す製造段階の工程を切断線IX‐IXに沿って切断した工程断面図である。
【図９Ｂ】図７Ａないし図７Ｇに示す製造段階の工程を切断線IX‐IXに沿って切断した工程断面図である。
【図９Ｃ】図７Ａないし図７Ｇに示す製造段階の工程を切断線IX‐IXに沿って切断した工程断面図である。
【図９Ｄ】図７Ａないし図７Ｇに示す製造段階の工程を切断線IX‐IXに沿って切断した工程断面図である。
【図９Ｅ】図７Ａないし図７Ｇに示す製造段階の工程を切断線IX‐IXに沿って切断した工程断面図である。
【図９Ｆ】図７Ａないし図７Ｇに示す製造段階の工程を切断線IX‐IXに沿って切断した工程断面図である。
【図９Ｇ】図７Ａないし図７Ｇに示す製造段階の工程を切断線IX‐IXに沿って切断した工程断面図である。
【図９Ｈ】図７Ａないし図７Ｇに示す製造段階の工程を切断線IX‐IXに沿って切断した工程断面図である。
【図９Ｉ】図７Ａないし図７Ｇに示す製造段階の工程を切断線IX‐IXに沿って切断した工程断面図である。
【図９Ｊ】図７Ａないし図７Ｇに示す製造段階の工程を切断線IX‐IXに沿って切断した工程断面図である。
【図９Ｋ】図７Ａないし図７Ｇに示す製造段階の工程を切断線IX‐IXに沿って切断した工程断面図である。
【図１０Ａ】本発明の第２実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程断面図である。
【図１０Ｂ】本発明の第２実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程断面図である。
【図１０Ｃ】本発明の第２実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程断面図である。
【図１０Ｄ】本発明の第２実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程断面図である。
【図１０Ｅ】本発明の第２実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程断面図である。
【発明を実施するための形態】
【００４２】
以下、図面を参照し、本発明にかかる好適な実施例について説明する。
【００４３】
＜第１実施例＞
図３は、本発明の第１実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域を示す平面図である。図４は、図３に示す画素領域を切断線IV‐IVに沿って切断した断面図であり、図５は、図３に示す画素領域を切断線Ｖ‐Ｖに沿って切断した断面図である。説明の都合上、各画素領域Ｐにおいてスイッチング素子である薄膜トランジスタＴｒが設けられる部分をスイッチング素子ＴｒＡと定義する。
【００４４】
図３に示すように、本発明の第１実施例にかかる液晶表示装置用のアレイ基板１０１のベースとなる透明な絶縁基板１１０においては、ゲート配線１１３とゲート電極１１７が設けられる部分と、ゲート配線１１３と交差するデータ配線１３０が設けられるべき部分のうち、ゲート配線１１３と交差する部分と、ゲート配線１１３と交差する部分を基準に所定幅だけ離間した部分とを除いた部分に、トレンチｔｃｈが設けられることを特徴とする。
【００４５】
トレンチｔｃｈにおいて、その深さは０．５ないし５μｍであり、その幅は通常の液晶表示装置用のアレイ基板に設けられるゲート及びデータ配線の幅となることを特徴とする。
【００４６】
かかるトレンチｔｃｈが設けられたベース基板１１０には、トレンチｔｃｈを埋め、かつ、一方向に伸延するゲート配線１１３と、ゲート配線１１３と接続するゲート電極１１７とが設けられており、ゲート配線１１３が伸延する方向と交差する方向においてゲート配線１３３間の離間領域に、ゲート配線１１３と離間し、ゲート配線１１３と同一物質からなる複数のデータパターン１１５が設けられている。ゲート配線１１３、ゲート電極及びデータパターン１１５は、低抵抗金属物質、例えばアルミニウム（Ａｌ）、アルミニウム合金（ＡｌＮｄ）、銅（Ｃｕ）、銅合金のうちのいずれかの一つからなり、単層構造を有する。
【００４７】
かかるデータ配線１１３、ゲート電極１１７及びデータパターン１１５は、その厚さがトレンチｔｃｈの深さと同一の０．５ないし５μｍとなり、その結果、これらの構成要素の表面とベース基板１１０の表面の高さが一致することを特徴とする。
【００４８】
したがって、かかる構成により、たとえゲート配線１１３とゲート電極１１７とデータパターン１１５の厚さが従来の通常の液晶表示装置用のアレイ基板（図２の１０）に設けられたゲート及びデータ配線（不図示、図２の１６）の厚さより数ないし十数倍厚くなっても、ベース基板１１０において段差を形成しないため、その後に設けられる構成要素による段差は、ゲート配線１１３とゲート電極１１７とデータパターン１１５に対して影響を全く及ぼさないことを特徴とする。
【００４９】
かかるゲート配線１１３とゲート電極１１７とデータパターン１１５が設けられたベース基板１１０の上部全面に、無機絶縁物質、例えば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）からなるゲート絶縁膜１２０が設けられる。
【００５０】
かかるゲート絶縁膜１２０は、その下部に位置する構成要素の表面がベース基板１１０の表面の高さと一致するため、平らな表面を有することを特徴とする。
【００５１】
ゲート絶縁膜１２０には、各データパターン１１５の端部を露出する第１コンタクトホールＣｈ１が設けられることを特徴とする。
【００５２】
各スイッチング領域ＴｒＡにおいては、各ゲート電極１１７に対応し、ゲート絶縁膜１２０の上部に半導体層１２５が設けられる。
【００５３】
かかる半導体層１２５は、純粋な非晶質シリコンのアクティブ層１２５ａと、アクティブ層１２５ａの上部でアクティブ層１２５ａの中央部を露出し、かつ、互いに離間して設けられた不純物非晶質シリコンのオーミックコンタクト層１２５ｂとからなる。
【００５４】
半導体層１２５及びゲート絶縁膜１２０の上部には、互いに離間したデータパターン１１５及びこれらデータパターン１１５間に位置するゲート配線１１３と重畳し、かつ、第１コンタクトホールＣｈ１を介し、隣り合うデータパターン１１５と同時に接触するデータ接続部１３１と、データ接続部１３１から分岐し、その端部が半導体層１２５の一方のオーミックコンタクト層１２５ｂと接触するソース電極１３３と、ソース電極１３３と離間し、他方のオーミックコンタクト層１２５ｂと接触するドレイン電極１３６とが設けられる。データ接続部１３１、ソース電極１３３、及びドレイン電極１３６は、低抵抗特性の金属物質、例えばアルミニウム（Ａｌ）、アルミニウム合金（ＡｌＮｄ）、銅（Ｃｕ）、銅合金、モリブデン（Ｍｏ）、モリブデン合金（ＭｏＴｉ）のうち、いずれか一つまたは二つ以上からなる単層または二層構造を有する。
【００５５】
かかる構成によりベース基板１１０内のトランチｔｃｈに設けられた複数のデータパターン１１５及びそれと接続するデータ接続部１３１は、データ配線１３０を構成する。
【００５６】
各スイッチング領域ＴｒＡに順次積層されたゲート電極１１７、ゲート絶縁膜１２０、半導体層１２５、互いに離間するソース電極１３３及びドレイン電極１３６は、スイッチング素子である薄膜トランジスタＴｒを構成する。
【００５７】
また、データ接続部１３１とソース電極１３３及びドレイン電極１３６の上部に、無機絶縁物質または有機絶縁物質からなる保護層１４０、１４５が設けられる。保護層１４０、１４５には、各ドレイン電極１３６を露出するドレインコンタクトホール１４８が設けられる。
【００５８】
図面においては、無機絶縁物質からなる第１保護層１４０と、その上部に有機絶縁物質からなり、平らな表面を有する第２保護層１４５が設けられたことを一例に挙げているが、保護層１４０、１４５は無機絶縁物質または有機絶縁物質からなる単層構造であっても良い。
【００５９】
しかしながら、有機絶縁物質とアクティブ層１２５ａが接触した場合、有機物質によりチャネルが汚れ、薄膜トランジスタＴｒの特性が低下する可能性があるため、それを抑制するよう、無機絶縁物質からなる第１保護層１４０を設け、その上部に有機絶縁物質からなる第２保護層１２５を設けて保護層１４０、１４５を二層構造に設けたのである。
【００６０】
そして、第２保護層１４５を、有機絶縁物質で平らな表面を有するように設けたのは、液晶表示装置のモデル特性を反映するためである。
【００６１】
即ち、液晶表示装置は、様々なモード、例えばツイステッドネマチックモード、横電界モード及びフリンジフィールドモードで動作できるが、その中でも特に横電界モード及びフリンジフィールドモードの液晶表示装置は、電界形成の均一性や効率性のため、平らな表面に画素電極を設けることが望ましい。このような駆動モードの特性を反映するため、有機絶縁物質で平らな表面を有する第２保護層１４５を設けたのである。
【００６２】
各画素領域Ｐにおいては、第２保護層１４５の上部に、ドレインコンタクトホール１４８を介してドレイン電極１３６と接触し、かつ、透明導電性物質、例えばインジウム・チン・オキサイド（ＩＴＯ）またはインジウム・ジンク・オキサイド（ＩＺＯ）からなる画素電極１５０が設けられる。
【００６３】
一方、他の例において、前述したような保護層１４０、１４５は省略しても良い。この場合、画素電極１５０はドレイン電極１３６上にドレイン電極１３６と直接に接触するように設けることができる。
【００６４】
画素電極１５０は各画素領域Ｐにおいて板状であることを一例に挙げているが、画素電極１５０は液晶表示装置のモードによって各画素領域Ｐ内で離間した複数のバー形状であっても良く、板状でありながらその内側に複数のバー形状の開口部が設けられていても良い。
【００６５】
一方、かかる構成のアレイ基板１０１は、ツイステッドネマチックモードの液晶表示装置用のアレイ基板１０１を一例に挙げているが、横電界型液晶表示装置用のアレイ基板を設ける場合、画素電極１５０は複数のバー形状を有し、かかるバー形状の画素電極と離間して交互に配列される形で、バー形状の共通電極が更に設けられても良い。
【００６６】
この場合、前記複数のバー形状の共通電極は共通配線と接続し、かかる共通配線はゲート配線１１３と離間し、平行に設けられる構成を有する。即ち、ベース基板のトレンチｔｃｈの内側に設けられる。
【００６７】
また、フリンジフィールドモードの液晶表示装置用のアレイ基板を設ける場合、前記板状の画素電極の上部に絶縁層を介在し、画素を表示する表示領域の全面にかけて共通電極が更に設けられる。かかる共通電極には、各画素領域Ｐに設けられた前記画素電極に対応し、バー形状の開口部が設けられる。
【００６８】
一方、かかる構成を有する本発明の第１実施例にかかる液晶表示装置用のアレイ基板１０１は、ゲート及びデータ配線１１３、１３０を、ベース基板１１０に設けられたトレンチに、一般的なアレイ基板に設けられる配線の厚さに比べて数ないし十数倍の厚さで設けることにより、たとえ表示領域の大面積化で配線が長くなっても、単位面積当たりの表面積が増加するため、単位面積当たりの内部抵抗が減少し、その結果、信号遅延現象を抑制する効果がある。
【００６９】
更に、たとえゲート及びデータ配線１１３、１３０が厚くなってもそれによる段差は発生しないため、配線１１３、１３０の厚さに起因する、その上部に形成される構成要素の断線、または空きスペースの形成が根本的に防止でき、それによる製品の不良率が低下し、製造コストが低減する効果がある。
【００７０】
＜第２実施例＞
図６は、本発明の第２実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域を示す断面図であり、薄膜トランジスタが設けられた部分を含む。
【００７１】
第２実施例にかかる液晶表示装置用のアレイ基板２０１の場合、殆ど第１実施例と同一構成を有する。トレンチｔｃｈと、トレンチｔｃｈを埋めるゲート配線１３とゲート電極１１７、そしてデータパターン１１５の形成位置だけが異なるため、その部分を中心に説明する。
【００７２】
第１実施例にかかる液晶表示装置用のアレイ基板（図４の１１０）の場合、トレンチ（図４のｔｃｈ）はベースを構成する基板（図４の１１０）自体に設けられる。一方、第２実施例にかかる液晶表示装置用のアレイ基板２０１の場合、ベースを構成する基板１１０上に無機または有機絶縁物質からなるバッファー層１１２が設けられ、このバッファー層１１２にトレンチｔｃｈが設けられることを特徴とする。
【００７３】
そして、バッファー層１１２に設けられたトレンチｔｃｈを埋め、かつ、バッファー層１１２の表面の高さと一致する表面を有するゲート配線１１３、ゲート電極１１７及びデータパターン１１５が設けられることを特徴とする。
【００７４】
バッファー層１１２に設けられたトレンチｔｃｈは、基板１１０の表面を露出しながら設けられたことを一例に挙げたが、バッファー層１１２の厚さがトレンチｔｃｈの厚さより更に厚く設けられても良い。
【００７５】
このような構成を有する第２実施例にかかる液晶表示装置用のアレイ基板２０１において、ゲート配線１１３とゲート電極１１７及びデータパターン１１５の上部における積層構成は、前述した第１実施例にかかる液晶表示装置用のアレイ基板（図４の１０１）と同一であるため、その説明を省略する。
【００７６】
このような第２実施例にかかる液晶表示装置用のアレイ基板２０１も第１実施例にかかる液晶表示装置用のアレイ基板（図４の１０１）と同様の効果を有することは自明である。
【００７７】
続いて、前述した構成を有する本発明の実施例にかかる液晶表示装置用のアレイ基板の製造方法について説明する。
【００７８】
＜第１実施例にかかる液晶表示装置用のアレイ基板の製造方法＞
図７Ａないし図７Ｇは、本発明の第１実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程平面図である。図８Ａないし図８Ｋは、図７Ａないし図７Ｇに示す製造段階の工程を切断線VIII‐VIIIに沿って切断した工程断面図であり、図９Ａないし図９Ｋは、図７Ａないし図７Ｇに示す製造段階の工程を切断線IX‐IXに沿って切断した工程断面図である。説明の都合上、各画素領域Ｐにおいてスイッチング素子である薄膜トランジスタＴｒが設けられる部分を、スイッチング領域ＴｒＡと定義する。
【００７９】
図７Ａ、図８Ａ及び図９Ａに示すように、透明な絶縁基板、例えばガラス材質またはプラスチック材質のベース基板１１０上にフォトレジストを塗布し、第１フォトレジスト層（不図示）を設けた後、露光マスク（不図示）を利用した露光及び現象工程を行うことにより、ゲート配線１１３とゲート電極１１７とデータパターン１１５が設けられるべき領域に対応する前記第１フォトレジスト層（不図示）を除去する。
【００８０】
即ち、前記第１フォトレジスト層（不図示）が、前記ゲート配線（図７Ｇの１１３）とゲート電極（図７Ｇの１１５）とデータパターン（図７Ｇの１１５）が設けられるべき領域を除いた領域に対してのみ設けられることにより、第１フォトレジストパターン１８１が設けられる。
【００８１】
次に、図７Ａ、図８Ｂ及び図９Ｂに示すように、第１フォトレジストパターン１９１の間から露出された基板１１０の表面をエッチングして除去することにより、トレンチｔｃｈを設ける。トレンチｔｃｈはその幅が一般的な液晶表示装置用のアレイ基板における配線の幅（通常、５ないし１５μｍ）程度となり、その深さは０．５ないし５μｍ程度となるように設けることを特徴とする。
【００８２】
このようなトレンチｔｃｈは、その後に設けられるゲート配線（図７Ｇの１１３）が伸延する第１方向においては表示領域の全面に対して接続した形となり、前記第１方向と交差する第２方向においては画素領域Ｐ毎に分離した形となる。
【００８３】
次に、図７Ａ、８Ｃ及び９Ｃに示すように、トレンチｔｃｈが設けられた基板１１０の全面を、その後に行われるメッキ工程で触媒として働く、例えばＰｄ系列のＰｄ−ＳｎコロイドまたはＰｄ２＋イオンに露出することにより、第１フォトレジストパターン１８１とトレンチｔｃｈの内側表面に触媒層１８５が設けられる。
【００８４】
続いて、図７Ａ、図８Ｄ及び図９Ｄに示すように、触媒層１８５が全面に設けられた基板１１０に対してストリップ工程を行い、前記第１フォトレジストパターン（図８Ｃ及び図９Ｃの１８１）を除去する。
【００８５】
ストリップ工程により前記第１フォトレジストパターン（図８Ｃ及び図９Ｃの１８１）が除去されることで、基板１１０においてはトレンチｔｃｈの内側表面に対してのみ触媒層１８５が設けられ、それ以外の基板の表面は触媒層１８５が設けられず露出状態となる。
【００８６】
次に、図７Ｂ、８Ｅ及び９Ｅに示すように、トレンチｔｃｈの内側表面にのみ触媒層（図８Ｄ及び図９Ｄの１８５）が設けられた基板１１０を、低抵抗特性の金属物質、例えばアルミニウム（Ａｌ）、アルミニウム合金（ＡｌＮｄ）、銅（Ｃｕ）、銅合金成分のイオンが溶けているメッキ溶液を入れた水槽１９５に入れ、無電解メッキを行う。
【００８７】
このような無電解メッキ工程により、基板１１０において触媒層（図８Ｄ及び９Ｄの１１２）が設けられたトレンチｔｃｈの内側にのみ金属イオンが選択的に蒸着する。触媒層（図８Ｄ及び９Ｄの１１２）のない基板１１０の表面には、金属イオンが蒸着しない。
【００８８】
したがって、無電解メッキ工程が完了すると、基板のトレンチｔｃｈが設けられた部分に対してのみ、トレンチｔｃｈを埋め、かつ、基板１１０の表面の高さと一致する表面を有するゲート配線１１３と、それに接続するゲート電極１１７及びデータパターン１１５が設けられる。
【００８９】
次に、図７Ｂ、８Ｆ及び９Ｆに示すように、ゲート配線１１３とゲート電極１１７とデータパターン１１５が設けられた基板１１０の上部全面に無機絶縁物質、例えば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）を蒸着し、ゲート絶縁膜１２０を設ける。
【００９０】
ゲート絶縁膜１２０はその下部にゲート配線１１３、ゲート電極１１７及びデータパターン１１５が設けられているが、かかる構成要素は全て基板１１０に設けられたトレンチｔｃｈを埋めながら設けられるため、基板１１０の表面と高さが一致する表面を有する。したがってゲート絶縁膜１２０は、段差が形成されず平らな表面を有することを特徴とする。
【００９１】
次に、図７Ｃ、８Ｇ及び９Ｇに示すように、平らな表面を有するゲート絶縁膜１２０上に、純粋な非晶質シリコン層（不図示）と不純物非晶質シリコン層（不図示）を連続装着した後、マスク工程を行い、パターニングすることにより、各スイッチング領域ＴｒＡにゲート電極１１７に対応してアイランド状の純粋な非晶質シリコンのアクティブ層１２５ａとその上部に同じ平面形態を有する不純物非晶質シリコンパターン１２４を設ける。
【００９２】
続いて、図７Ｄ、図８Ｈ及び図９Ｈに示すように、不純物非晶質シリコンパターン１２４とアクティブ層１２５ａが設けられた基板１１０に対してマスク工程を行い、データパターン１１５の端部に対応するゲート絶縁膜１２０を除去することにより、各データパターン１１５の両端部をそれぞれ露出する第１コンタクトホールＣｈ１を設ける。
【００９３】
次に、図７Ｅ、８Ｉ及び９Ｉに示すように、第１コンタクトホールＣｈ１が備えられたゲート絶縁膜１２０と前記不純物非晶質パターンが設けられた基板１１０の上部全面に、低抵抗特性の金属物質、例えばアルミニウム（Ａｌ）、アルミニウム合金（ＡｌＮｄ）、銅（Ｃｕ）、銅合金、モリブデン（Ｍｏ）、モリブデン合金（ＭｏＴｉ）のうち、いずれかの一つまたは二つ以上を蒸着し、単層または二層構造を有する第２金属層（不図示）を設ける。
【００９４】
そして、前記第２金属層（不図示）に対してマスク工程を行い、パターニングすることにより、第１コンタクトホールＣｈ１を介して、各ゲート配線１１３を挟んで離間する二つのデータパターン１１５と同時に接触するデータ接続部１３１と、データ接続部１３１から前記各スイッチング領域ＴｒＡに分岐し、前記不純物非晶質シリコンパターン（図８Ｈの１２４）の上部まで伸延するソース電極１３３と、前記不純物非晶質シリコンパターン（図８Ｈの１２４）の上部でソース電極１３３と離間し、画素領域Ｐの内側にその一端が位置するドレイン電極１３６を設ける。
【００９５】
データパターン１１５とデータ接続部１３１は、表示領域の全面で接続し、データ配線１３０を構成する。
【００９６】
次に、データ接続部１３１とソース及びドレイン電極１３３、１３６が設けられた基板１１０において、互いに離間するソース電極１３３とドレイン電極１３６の間から露出された前記非晶質シリコンパターン（図８ｈの１２４）を除去し、アクティブ層１２５ａの中央部が露出されるようにすることで、アクティブ層１２５ａ上で互いに離間するオーミックコンタクト層１２５ｂを設ける。
【００９７】
アクティブ層１２５ａと、互いに離間するオーミックコンタクト層１２５ｂは、半導体層１２５を構成し、スイッチング領域ＴｒＡに順次積層されたゲート電極１１７、ゲート絶縁膜１２０、半導体層１２５、そして互いに離間するソース及びドレイン電極１３３、１３６は、スイッチング素子である薄膜トランジスタＴｒを構成する。
【００９８】
次に、図７Ｆ、８Ｊ及び９Ｊに示すように、ソース及びドレイン電極１３３、１３６上に、基板１１０の全面に無機絶縁物質、例えば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）を蒸着して第１保護層１４０を設け、連続して第１保護層１４０上に有機絶縁物質、例えばフォトアクリルを塗布し、基板１１０の表示領域の全面に第２保護層１４５を設ける。
【００９９】
その後、第２及び第１保護層１４５、１４０に対してマスク工程を行い、パターニングすることにより、各ドレイン電極１３６を露出するドレインコンタクトホール１４８を設ける。
【０１００】
図面においては、保護層１４５、１４０が第１及び第２保護層１４０、１４５の二層構造となっていることを一例として示しているが、前記無機絶縁物質または有機絶縁物質のうち、いずれかの一方だけ蒸着または塗布し、単層構造の保護層を設けても良い。
【０１０１】
一方、本発明の第１実施例にかかる液晶表示装置用のアレイ基板１０１においては、無機絶縁物質からなる第１保護層１４０上に有機絶縁物質からなる第２保護層１４５が設けられる。第２保護層１４５は、有機絶縁物質からなる絶縁層の特性上、平らな表面を有する。
【０１０２】
次に、図７Ｇ、８Ｋ及び９Ｋに示すように、第２保護層１４５が設けられた基板１１０の上部全面に、透明な導電性物質、例えばインジウム・チン・オキサイド（ＩＴＯ）またはインジウム・ジンク・オキサイド（ＩＺＯ）を蒸着し、パターニングすることにより、各画素領域Ｐに、ドレインコンタクトホール１４８を介してドレイン電極１３６と接触する画素電極１５０を設け、本発明の第１実施例にかかる液晶表示装置用のアレイ基板１０１を完成する。
【０１０３】
このように完成したアレイ基板１０１は、ツイステッドネマチックモードで駆動する液晶表示装置用のアレイ基板１０１となるが、前記画素電極を複数のバー形状となるように設けると同時に前記画素電極と離間して交互に配列されるバー形状の共通電極を設けることで、横電界型液晶表示装置用のアレイ基板を構成することもできる。
【０１０４】
かかる横電界モードの液晶表示装置用のアレイ基板の場合は、ゲート配線１１３を設ける段階でゲート配線１１３と平行して離間する共通配線を更に設け、保護層１４０、１４５にドレインコンタクトホール１４８を設ける段階で前記共通配線を露出する共通コンタクトホールを設け、そして、画素電極１５０を設ける段階で前記共通コンタクトホールを介して前記共通配線と接触する形で共通電極を設けることにより、完成することができる。
【０１０５】
また、フリンジフィールドモードで駆動する液晶表示装置用のアレイ基板となるようにする場合は、画素電極１５０を設けた後、画素電極１５０上に絶縁層を更に設け、前記絶縁層が設けられた表示領域の上部全面に、各画素領域Ｐに設けられた画素電極と対応するバー形状の複数の開口部を備えた共通電極を設けることにより、完成することができる。
【０１０６】
＜第２実施例にかかる液晶表示装置用のアレイ基板の製造方法＞
本発明の第２実施例にかかる液晶表示装置用のアレイ基板の製造方法は、第１実施例に比べ、基板自体にトレンチを設けず基板上にバッファー層を設けた後、前記バッファー層にトレンチを設けた点だけが異なり、以後の段階は第１実施例にかかる液晶表示装置用のアレイ基板の製造方法と同様に行われるため、トレンチを設ける方法を中心に説明する。
【０１０７】
図１０Ａないし１０Ｅは、本発明の第２実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程断面図である。
【０１０８】
図１０Ａに示すように、透明な絶縁基板、例えばガラス材質またはプラスチック材質のベース基板１１０の上部全面に、無機絶縁物質、例えば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）を蒸着したり、または有機絶縁物質、例えばフォトアクリル、ポリイミド、ポリスチレンのうち、いずれかの一つを塗布してバッファー層１１２を設ける。
【０１０９】
バッファー層１１２は、以後に設けられるゲート配線１１３、ゲート電極１１７及びデータパターン１１５と同じ厚さ、或いはそれ以上の厚さを有するように設けるのが望ましい。
【０１１０】
次に、バッファー層１１２上にフォトレジストを塗布してフォトレジスト層（不図示）を設けた後、マスク工程を行ってパターニングし、以後にゲート配線（不図示）、ゲート電極（図１０Ｅの１１７）及びデータパターン（図１０Ｅの１１５）が設けられる部分に対してはバッファー層１１２が露出されるようにし、それ以外の領域に対しては前記フォトレジスト層（不図示）からなる第１フォトレジストパターン１８１が設けられるようにする。
【０１１１】
次に、図１０Ｂに示すように、第１フォトレジストパターン１８１の外側に露出されたバッファー層１１２を完全に除去し、基板１１０の表面が露出された状態のトレンチｔｃｈを設けても良く、または適度な深さ（０．５ないし５μｍ）となるように除去することにより、０．５ないし５μｍの深さを有するトレンチｔｃｈを設けても良い。
【０１１２】
図面においては、基板１１０の表面が露出された状態のトレンチｔｃｈが設けられたことを一例として示す。
【０１１３】
次に、図１０Ｃに示すように、バッファー層１１２にトレンチｔｃｈが設けられた基板１１０の全面を、以後に行われるメッキ工程で触媒として働く、例えばＰｄ系列のＰｄ−ＳｎコロイドまたはＰｄ２＋イオンに露出することで、第１フォトレジストパターン１８１とトレンチｔｃｈの内側表面に触媒層１８５が設けられるようにする。
【０１１４】
続いて、図１０Ｄに示すように、触媒層１８５が前記第１フォトレジストパターン（図１０Ｃの８１）とトレンチｔｃｈの内側の両方に設けられた基板１１０に対してストリップ工程を行い、前記第１フォトレジストパターン（図１０Ｃの１８１）を除去することにより、バッファー層１１２を露出する。
【０１１５】
ストリップ工程により前記第１フォトレジストパターン（図１０Ｃの１８１）が除去されることで、基板１１０においてはトレンチｔｃｈの内側表面に対してのみ触媒層１８５が設けられ、それ以外のバッファー層の表面は触媒層１８５が設けられず露出状態となる。
【０１１６】
次に、図１０Ｅに示すように、トレンチｔｃｈの内側表面にのみ触媒層（図１０Ｄの１８５）が設けられた基板１１０を、低抵抗特性の金属物質、例えばアルミニウム（Ａｌ）、アルミニウム合金（ＡｌＮｄ）、銅（Ｃｕ）、銅合金成分のイオンが溶けているメッキ溶液を入れた水槽１９５に入れ、無電解メッキを行う。
【０１１７】
このような無電解メッキ工程により、基板１１０において触媒層（図１０Ｄの１８５）が設けられたトレンチｔｃｈの内側にのみ金属イオンが選択的に蒸着する。触媒層（図１０Ｄの１８５）のないバッファー層１１２の表面には、金属イオンが蒸着しない。
【０１１８】
したがって、無電解メッキ工程が完了すると、バッファー層１１２のトレンチｔｃｈが設けられた部分に対してのみ、トレンチｔｃｈを埋め、かつ、バッファー層１１２の表面の高さと一致する表面を有するゲート配線（不図示）と、それに接続するゲート電極１１７及びデータパターン１１５が設けられる。
【０１１９】
以後の段階は、前述した第１実施例にかかる液晶表示装置用のアレイ基板の製造方法と同様であるため、その説明を省略する。
【０１２０】
なお、本発明は前述した実施例及び変形例に限定されず、その精神と領域を逸脱しない範囲内で、種々に変更し、実施することができる。
【符号の説明】
【０１２１】
１０１…液晶表示装置用のアレイ基板、１１３…ゲート配線、１１５…データパターン、１１７…ゲート電極、１２５…半導体層、１３０…データ配線、１３１…データ接続部、１３３…ソース電極、１３６…ドレイン電極、１４３…ドレインコンタクトホール、１５０…画素電極、ｃｈ１…第１コンタクトホール、Ｐ…画素領域、ｔｃｈ…トレンチ、Ｔｒ…薄膜トランジスタ 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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【図８Ｋ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図９Ｉ】
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【図９Ｊ】
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【図９Ｋ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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