(57)【要約】【課題】圧縮センシングを実現するＣＭＯＳ固体撮像素子の提供。【解決手段】被写体の輝度に応じた信号電荷を蓄積する複数の画素を備え、複数の画素に蓄積され信号に基づく出力値を読み出して画像信号を生成するＣＭＯＳ固体撮像素子において、前記画素から読み出した出力値に基づいて１又は複数の統計的推定量を算出する第１回路と、前記画素のうちランダムに選択した１又は複数の画素から出力値を取得する圧縮センシング法を実現する第２回路とを備え、第２回路に適用する圧縮率は、第１回路が算出した１又は複数の統計的推定量の関数である。【選択図】図１
2015056903.tif 000002
【特許請求の範囲】
【請求項１】
被写体の輝度に応じた信号電荷を蓄積する複数の画素を備え、該複数の画素に蓄積され信号に基づく出力値を読み出して画像信号を生成するＣＭＯＳ固体撮像素子において、
前記画素から読み出した出力値に基づいて１又は複数の統計的推定量を算出する第１回路と、
前記画素のうちランダムに選択した１又は複数の画素から出力値を取得する圧縮センシング法を実現する第２回路と
を備え、
前記第２回路に適用する圧縮率は、前記第１回路が算出した１又は複数の統計的推定量の関数であることを特徴とするＣＭＯＳ固体撮像素子。
【請求項２】
前記画素は複数のブロックに分配されており、
前記圧縮率は、前記第１回路で算出された統計的推定量に応じてブロック単位で適用されることを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項３】
前記第１回路は、各ブロック内で、各ブロックに属する画素の出力値に基づいて１又は複数の統計的推定量を算出するようにしてあり、
前記ブロックの圧縮率は、前記ブロックに対して算出された統計的推定量の関数であることを特徴とする請求項２に記載のＣＰＵ固体撮像素子。
【請求項４】
前記第２回路は、スイッチ・キャパシタの配列を含むことを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項５】
前記第２回路は、アナログの統計的推定量を演算する１又は複数の演算子を含むことを特徴と請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項６】
前記圧縮センシング法は、画素をビニングすることなく圧縮する方法であり、
前記第２回路は、
出力期待値を制御可能な疑似乱数のバイナリ値を生成する乱数生成回路を含み、
前記乱数生成回路による出力期待値を変化させることにより、前記圧縮率を調整するようにしてあることを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項７】
前記乱数生成回路は、固定の出力期待値を有する疑似乱数のバイナリ値を生成する生成部及び期待値適応部を備えることを特徴とする請求項６に記載のＣＭＯＳ固体撮像素子。
【請求項８】
前記生成部は、遅延セルの配列を含むことを特徴とする請求項７に記載のＣＭＯＳ固体撮像素子。
【請求項９】
前記期待値適応部は、複数の期待値適応セルを含み、
各期待値適応セルは、前記生成部から送出される複数のバイナリ値を受信し、前記第１回路によって算出された１又は複数の統計的推定量を代表する制御信号を考慮して、期待値適応関数を適応することを特徴とする請求項７に記載のＣＭＯＳ固体撮像素子。
【請求項１０】
前記制御信号は、量子分散値であることを特徴とする請求項９に記載のＣＭＯＳ固体撮像素子。
【請求項１１】
前記圧縮センシング法は、画素をビニングする圧縮方法であり、
各構成単位で実行される圧縮センシングの計測回数を変化させることにより、前記圧縮率を調整するようにしてあることを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項１２】
前記統計的推定量は、平均、分散、非対象係数、尖度、４より大きいオーダを有する積率からなるグループから選択されることを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項１３】
前記画素はアレイ部に配置されていることを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項１４】
前記第１回路により算出される前記統計的推定量はデジタル化され、圧縮した画像へ転送されることを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、ＣＭＯＳ固体撮像素子に関し、特に圧縮センシングの実行を目的としたＣＭＯＳ固体撮像素子に関する。
【背景技術】
【０００２】
ＣＭＯＳ固体撮像素子は、一般に、列方向及び行方向に配置した多数の画素を含んでいる。各画素は、反転モードの中で使用され、光を受光したことに伴う光電流により放出される接合容量を備えたフォトダイオードを有する。画素が受光する輝度レベルの計測は、選択した時刻（例えば、フォトダイオードのチャージにより画素がリセットされる前後に存在する蓄積期間の終了時刻）においてフォトダイオードの端子間電圧を代表する値を計測することにより実施される。
【０００３】
従来では、画像取得フェーズにおいて、センサの各画素から、蓄積期間中に画素が受光した輝度レベルを代表する出力値が読み出され、デジタル化された後にデジタル形式の信号として蓄積される。センサの下流側で蓄積又は処理されるデジタルデータのデータ量を減少させるために、画像取得フェーズは、デジタル画像を圧縮するフェーズの後段に設けられることが多い。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Emmanuel J. Candes著、「圧縮センシング入門（An Introduction To Compressive Sensing）」
【非特許文献２】M. R. Dadkhah著、「ＣＭＯＳイメージセンサにおけるブロックベースの圧縮センシング（Block-Based Compressive Sensing in a CMOS Image Sensor）」
【非特許文献３】大池 祐輔著、「列単位ΣΔＡＤＣを用いたＣＭＯＳイメージセンサ及びプログラム可能な圧縮センシング」
【非特許文献４】R. Dogaru著、「無秩序スキャン：効率的に適切な画像特徴を転送するための低複雑性ビデオ転送システム（Chaotic Scan: A Low Complexity Video Transmission System for Efficiently Sending Relevant Image Features）」
【発明の概要】
【発明が解決しようとする課題】
【０００５】
デジタル画像の圧縮フェーズに続いてデジタル画像全体を取得するこの従来方式にはいくつかの短所がある。特に、デジタル画像全体を取得することは比較的長く、画像取得速度を上昇させることに制限がかかる。さらに、デジタル画像全体を取得する場合、センサの読出回路及びアナログ／デジタル変換回路により比較的高い消費電力が要求される。さらに、デジタル画像の圧縮のフェーズは比較的複雑な計算を含むため、例えばセンサと同じチップ上で、センサ出力に対する圧縮を実行する専用のデジタル信号処理ユニットを設ける必要があるかもしれない。
【０００６】
これらの様々な短所は、画像の取得及び圧縮に関して著しい制約を備えたシステムにおいて、処理速度及び／又は消費電力に関する問題を引き起こす。
【０００７】
部分的にこれらの短所を克服することを試みるために、いわゆる圧縮センシング法が既に提供されている。ここで、圧縮フェーズは画像取得フェーズと結合され、アナログ／デジタル変換器の上流側にアナログモードで実行される。
【０００８】
ビニングを行う圧縮センシング法では、各画素から個別に輝度レベルに応じた出力値を読み出し、デジタル化する代わりに、それぞれが複数の画素からなる構成単位（例えば、全画素または複数の画素によるサブセット）に基づく非干渉の計測を実行させることで、画像の取得及び同時的な圧縮を可能としている。
【０００９】
計測はそれぞれ、構成単位の異なる画素における輝度レベルの重み付き和である。重み係数はランダムに生成される。重み付き和の演算を容易に実行するために、重み係数は０又は１のバイナリ値であってもよい。圧縮効果を得るために、センサで実施される計測の総数は、センサ画素の総数より少ない。特に、より少ないデータがセンサにより読み出され、デジタル化されることにより、取得に要した画像取得時間と消費電力とを減少させることが可能となる。さらに、画像取得の後に続くデジタル圧縮処理は減少するか又は抑えられるかもしれない。原画像は圧縮画像、および画像取得で使用された重み係数の配列から再構成することができる。このような再構成は、例えば離散コサイン基底又はウェーブレット基底などの特定の分解基底における原画像のスパースを用いる。
【００１０】
画素のビニングによる圧縮センシング理論は、例えば、非特許文献１等の文献により詳細に議論されている。更に、画素のビニングによる圧縮センシングを用いたＣＭＯＳイメージセンサは、非特許文献２及び非特許文献３の文献に記載されている。
【００１１】
画素のビニングを用いない他の圧縮センシング法は、各センサ画素が受光した輝度レベルを代表する出力値を読み出し、デジタル化する代わりに、センサ上の多くの画素をランダムに選択し、選択した画素の出力値を読み出し、デジタル化することにより、画像の取得及び圧縮を同時的に可能とする。画素のビニングによる圧縮センシングと異なり、選択された画素の値は、他の画素値が加算されることなく、個別に読み出され、デジタル化される。この場合、圧縮率は、センサ画素の総数に対する、読出モードで選択された画素の数により表される。
【００１２】
画像取得における読出モードにて選択された画素の画素アレイでの位置を知るために提供される圧縮画像から、原画像が再構成される。画素のビニングを用いた圧縮センシングの場合、再構成には、特定の分解基底における原画像のスパースが用いられる。このような再構成は、画素のビニングを用いた圧縮センシングと同一又は類似の方法により実行される。
【００１３】
画素のビニングを用いない圧縮センシングの実行システムの例は、非特許文献４に開示されている。
【００１４】
圧縮センシング法を実現することができ、従来のセンサの一側面を少なくとも改良したＣＭＯＳイメージセンサが必要である。特に、圧縮センシングを用いる従来のセンサと比較して、画質が同等であり、圧縮率を高くできるＣＭＯＳイメージセンサ、または、圧縮センシングを用いる従来のセンサと比較して、圧縮率が同等であり、画質をより向上させることができるＣＭＯＳイメージセンサが必要である。
【００１５】
本発明は、斯かる事情に鑑みてなされたものであり、圧縮センシングを用いた従来のＣＭＯＳイメージセンサと比較して、画質が同等であり、圧縮率がより高い画像、又は、圧縮率が同等であり、画質がより向上した画像を生成できるＣＭＯＳ固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００１６】
１つの実施形態が提供するＣＭＯＳ固体撮像素子は、被写体の輝度に応じた信号電荷を蓄積する複数の画素を備え、該複数の画素に蓄積され信号に基づく出力値を読み出して画像信号を生成するＣＭＯＳ固体撮像素子において、前記画素から読み出した出力値に基づいて１又は複数の統計的推定量を算出する第１回路と、前記画素のうちランダムに選択した１又は複数の画素から出力値を取得する圧縮センシング法を実現する第２回路とを備え、前記第２回路に適用する圧縮率は、前記第１回路が算出した１又は複数の統計的推定量の関数である。
【００１７】
一形態によれば、前記画素は複数のブロックに分配されており、前記圧縮率は、前記第１回路で算出された統計的推定量に応じてブロック単位で適用される。
【００１８】
一形態によれば、前記第１回路は、各ブロック内で、各ブロックに属する画素の出力値に基づいて１又は複数の統計的推定量を算出するようにしてあり、前記ブロックの圧縮率は、前記ブロックに対して算出された統計的推定量の関数である。
【００１９】
一形態によれば、前記第２回路は、スイッチ・キャパシタの配列を含む。
【００２０】
一形態によれば、前記第２回路は、アナログの統計的推定量を演算する１又は複数の演算子を含む。
【００２１】
一形態によれば、前記圧縮センシング法は、画素をビングすることなく圧縮する方法であり、前記第２回路は、出力期待値を制御可能な疑似乱数のバイナリ値を生成する乱数生成回路を含み、前記乱数生成回路による出力期待値を変化させることにより、前記圧縮率を調整するようにしてある。
【００２２】
一形態によれば、前記乱数生成回路は、固定の出力期待値を有する疑似乱数のバイナリ値を生成する生成部及び期待値適応部を備える。
【００２３】
一形態によれば、前記生成部は、遅延セルの配列を含む。
【００２４】
一形態によれば、前記期待値適応部は、複数の期待値適応セルを含み、各期待値適応セルは、前記生成部から送出される複数のバイナリ値を受信し、前記第１回路によって算出された１又は複数の統計的推定量を代表する制御信号を考慮して、期待値適応関数を適応する。
【００２５】
一形態によれば、前記制御信号は、量子分散値である。
【００２６】
一形態によれば、前記圧縮センシング法は、画素をビニングする圧縮方法であり、各構成単位で実行される圧縮センシングの計測回数を変化させることにより、前記圧縮率を調整するようにしてある。
【００２７】
一形態によれば、前記統計的推定量は、平均、分散、非対象係数、尖度、４より大きいオーダを有する積率からなるグループから選択される。
【００２８】
一形態によれば、前記画素はアレイ部に配置されている。
【００２９】
一形態によれば、前記第１回路により算出される前記統計的推定量はデジタル化され、圧縮した画像へ転送される。
【発明の効果】
【００３０】
本願によれば、圧縮センシングを用いた従来のＣＭＯＳイメージセンサと比較して、画質が同等であり、圧縮率がより高い画像、又は、圧縮率が同等であり、画質がより向上した画像を生成できる。
【図面の簡単な説明】
【００３１】
【図１】圧縮センシング法を実現するＣＭＯＳイメージセンサの実施形態を模式的に示すブロック図である。
【図２】回路の実施形態をより詳細に示す回路図である。
【図３】図１のセンサの変形例で使用できるＣＭＯＳ画素の一形態を示す回路図である。
【発明を実施するための形態】
【００３２】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。以下では、明確化のために、同一の構成要素には異なる図面上で同一の参照符号が付されるものとする。また、以下の実施形態を理解するために有用である構成要素のみを詳述することとする。特に、圧縮センシング法によって取得した画像から非圧縮の画像を再構成する方法及び装置については、詳細には記述しない。以下で説明する本実施の形態の圧縮センシング装置及び方法は、圧縮センシング手法を用いた一般の再構成方法及び装置に適用可能である。
【００３３】
図１は、圧縮センシング法を実現するＣＭＯＳイメージセンサ１００の実施形態を模式的に示すブロック図である。この例において、ＣＭＯＳイメージセンサ１００（以下、単にセンサ１００ともいう）は、圧縮センシング法だけでなく、非圧縮画像全体を取得する方法を実現する。
【００３４】
図１の実施形態では、センサ１００は、画素ビニングを行わない圧縮センシング法を実現することができる。圧縮センシングにおいて、非干渉的に読み出すべき画素の選択、デジタル化、及び圧縮画像への転送に用いられる疑似乱数による場なり値を生成する生成装置を備える。図１の実施形態の一側面によれば、疑似乱数生成装置の出力期待値は、取得すべき画像に対して計算される１又は複数の統計的推定量に依存する。特に、画像のスパースの度合いが高い場合、圧縮率を増加させるために、生成装置の出力期待値を減少させ、画像のスパースの度合いが低い場合、圧縮率を減少させるために、生成装置の出力期待値を増加させるように構成されている。
【００３５】
センサ１００は、アレイ１０３に配置された複数の個別の画素１０１を備える。図１に示す例では、説明のために、アレイ１０３は、図面上で上側から下側に参照符号Ｒ1 〜Ｒ8 を付した８個の行と、図面上で左側から右側に参照符号Ｃ1 〜Ｃ8 を付した８個の列とを含む。すなわち、アレイ１０３は、６４個の画素を有する。以下に記載する実施の形態は、他の大きさを有するアレイにも適用できることは勿論のことであり、より一般的には、アレイを形成しない配列の画素に対しても適用可能である。
【００３６】
センサ１００の画素１０１は、好ましくは能動的な画素であり、光検出器及びＭＯＳトランジスタに基づく出力増幅器を備える。能動的な画素を有するセンサを用いることは、受動的な画素を有するセンサ（すなわち、各画素が光検出器を備えるが、出力増幅器を備えていないセンサ）と比較して、低ノイズの画像を取得できるという利点を有する。画素１０１は、例えば、３つのＭＯＳトランジスタと１つの光検出器とを備え、この分野で現在３Ｔ画素と呼ばれるタイプの画素、または、４つのＭＯＳトランジスタと１つの光検出器とを備え、この分野で現在４Ｔ画素と呼ばれるタイプの画素である。より一般的には、記載した実施形態は、既知の様々な画素に適用することが可能である。
【００３７】
以下では、図１の画素１０１において、アレイ１０３における同じ列の画素の出力は同じ信号線１０５に接続され、アレイ１０３における他の列の画素の出力は異なる信号線１０５に接続された非制限的な実施形態について検討する。また、この例では、センサ１００の画素は行方向で同時的に制御可能である。すなわち、リセット、読み出し、電荷転送等の同じ機能を実現する制御トランジスタのゲートは、行方向の画素に共通の制御信号を受信するための同じ信号線（不図示）に接続され、異なる行に属する画素のゲートは異なる信号線に接続される。開示例では、センサ１００は、アレイ１０３の異なる画素行へ制御信号を伝送することができる回路１０７を備える。
【００３８】
センサ１００は、アナログモードにおいて、センサ画素の出力値に基づいて１又は複数の統計的推定量を算出する回路１３０を備える。図１の例では、アレイ１０３を近隣の画素を含んだ複数のブロック又はサブセットに分割され、各ブロックにおけるスパースの度合いを代表する１又は複数の統計的推定量が算出される。各ブロックにおいて、ブロックの統計的推定量に応じて圧縮率を選択することにより、各ブロックが定義する画像部分の圧縮センシングが実行される。
【００３９】
図に示した例では、説明のために、アレイ１０３は同じ大きさを有する４つのブロックＢj （ｊは１から４の整数）に分割される。ブロックＢ1 は、行Ｒ１〜行Ｒ４及び列Ｃ１〜Ｃ４の共通部分の画素により構成され、ブロックＢ2 は、行Ｒ１〜行Ｒ４及び列Ｃ５〜Ｃ８の共通部分の画素により構成され、ブロックＢ3 は、行Ｒ５〜行Ｒ８及び列Ｃ１〜Ｃ４の共通部分の画素により構成され、ブロックＢ4 は、行Ｒ５〜行Ｒ８及び列Ｃ５〜Ｃ８の共通部分の画素により構成される。
【００４０】
この例において、回路１３０は、各ブロックに属する画素の出力値に対する平均値をブロック毎に算出することが可能である。しかしながら、他の統計的推定量を算出する構成とすることは当業者の能力の範囲内である。
【００４１】
図に示す例において、回路１３０は、アレイ１０３の各列の下部に、信号線１０５から読み出されたアナログ値を２乗することができるアナログ演算子１３１を備える。回路１３０は、更に、信号線１０５から読み出したアナログ値又はアナログ演算子１３１の出力を格納することができるスイッチ・キャパシタのアレイ１３３を備える。
【００４２】
圧縮センシングの実行では、この分野でロールシャッタータイプと呼ばれる読出モードに従って、行単位の画素の読み出しが制御される。アレイ１０３のブロックＢj における最初の行、すなわち、この例では、行Ｒ１，Ｒ２，Ｒ３，Ｒ４に対応する画素行からの読み出しが実行される。それぞれ読み出された画素に対し、画素の出力値、及び画素を含んだ列に係るアナログ演算子によって計算された出力値の２乗がアレイ１３３に格納される。この例では、アレイ１３３は、ブロックＢj における行方向の全ての画素の出力値、及び出力値の２乗を同時に格納するだけのサイズを有する。図１の例では、アレイ１３３は、少なくとも（２ブロック）×（４×４画素／１ブロック）×（２つの値／画素）＝６４個分の容量を有する。信号線１０５及びアナログ演算子１３１から読み出されるアナログ量は、例えば電圧である。しかしながら、電流値のような他のアナログ量を読み出すように構成することは、当業者の能力の範囲内である。
【００４３】
ブロックＢj の行が読み出され、対応する画素値及び画素値の２乗がアレイ１３３に転送された場合、これらの値に基づいて、各ブロックに対する分散が算出される。
【００４４】
これを実現するために、回路１３０は、上述した要素に加えて１又は複数のアナログ分散演算子１３５を備える。図１に示す例では、アレイ１３３に格納された１ブロック当たりのアナログ分散演算子１３５は、並列で動作する２つの演算子により構成される。
【００４５】
各アナログ分散演算子１３５は、１つのブロックに含まれる画素の出力値をアレイ１３３から受け取り、そのブロックにおける画素値の平均値を示すアナログ量を送出する第１アナログ平均演算子１３５、及び前記ブロックに含まれる画素の出力値の２乗をアレイ１３３から受け取り、その画素の画素値の２乗平均を示すアナログ量を送出する第２アナログ平均演算子１３７を備える。この例では、各アナログ演算子１３５は、アナログ演算子１３６の出力値を受け取り、この値の２乗するアナログ演算子、及び演算子１３８，１３７の出力値を受け取り、演算子１３７の出力値と演算子１３８との差を送出するアナログ減算演算子１３９とを備える。演算子１３９の出力値は、そのブロックにおける分散を表す。
【００４６】
センサ１００は、演算子１３５の出力側に、対応する演算子１３９によって算出されたアナログの分散値をデジタル化するために、アナログ／デジタル変換器（ＡＤＣ）１４２を備える。図１に示す例では、２つの変換器１４２，１４２を備える。
【００４７】
また、センサ１００は、演算子１３５の出力側に、対応する演算子１３６によって算出されたアナログの平均値をデジタル化するために、アナログ／デジタル変換器（ＡＤＣ）１４１を備える。図１に示す例では、２つの変換器１４１，１４１を備える。なお、以下の説明では、各イメージブロックに適用されるべき圧縮率を決定するために分散値のみが使用されることに注意すべきである。アナログ／デジタル変換器１４１は付加的な構成である。しかしながら、ブロックに適用する圧縮率を決定する以外の何らかの理由により、各ブロックの統計的推定量を複数持つことは特定のアプリケーションにおいて有用となるかもしれない。
【００４８】
図１の実施形態では、ブロックの分散に応じた圧縮率の適用により、各ブロックに対し、アレイ１３３に含まれるブロックの画素値に対する圧縮センシングの実行環境を提供する。例えば、分散が低い場合、圧縮率はすべて高く、若しくはその逆かもしれない。
【００４９】
センサ１００は、複数（図１の例では８個）のアナログ／デジタル変換器１９２，１９２，…を含むデジタル化ステージ１９０を備える。非圧縮の画像全体を取得する場合には、変換器１９２はアレイ１０３の信号線１０５に直接的に接続され、スイッチ・キャパシタを経由することなく、読み出しによる画素の出力値が直接的に格納される。圧縮センシングの場合には、スイッチ・キャパシタのアレイ１３３に格納されたアナログ値をデジタル化するために、変換器１９２はスイッチ・キャパシタ１３３の出力側に接続されてもよい。単純化のために、アレイ１０３の信号線１０５と変換器１９２との間の接続、及びアレイ１３３と変換器１９２との接続については図に示していない。
【００５０】
図１の実施形態では、圧縮センシングを実際に行うために、センサ１００は、可変の出力期待値を有する疑似乱数のバイナリ信号を生成する回路１７０を備える。例では、固定の出力期待値を有する疑似乱数のバイナリ信号を生成する生成回路１７２、及び期待値適応ステージを備える。
【００５１】
この例では、生成回路１７２は、アレイ１０３における列の数と同数の疑似乱数出力を有する。図に示した例では、８個の出力ａk （ｋは１から８までの整数）を備える。図２を用いて更に詳細に説明するように、各出力ａk は、ｍを１から３までの整数とする３ビットワードａk （ｍ）により表される。各出力ａk の各ビットａk （ｍ）は、固定の出力期待値を有する。出力期待値は、例えば１／２であり、このとき、ａk （ｍ）がバイナリ値で「１」の値を有する確率が１／２であることを意味する。
【００５２】
生成回路１７２は、生成回路１７２により出力ａk に基づいて生成される信号を受け取り、疑似乱数信号ａk ’を送出する期待値適応セル１７４k を備える。期待値適応セル１７４k が送出する疑似乱数信号ａk ’は、自身が受信した制御信号に依存した期待値を有する。期待値適応セル１７４k は、回路１７０の期待値適応ステージを形成する。なお、異なる期待値適応セル１７４k は個別の制御可能である。
【００５３】
図に示す例では、バイナリ出力ａ1 ’〜ａ4 ’及びａ5 ’〜ａ8 ’は、それぞれ第１ブロックにおける圧縮センシング及び第２ブロックにおける圧縮センシングを実行するために専用に用いられる。この例では、対応する期待値適応セル１７４1 〜１７４4 及び１７４5 〜１７４8 は、それぞれ第１ブロックの分散値及び第２ブロックの分散値により示される制御信号を受け取る。例のように、期待値適応セル１７４1 〜１７４4 ，１７４5 〜１７４8 が受け取る制御信号は、それぞれ対応する変換器１４２により量子化された１又は複数ビット（例えば２ビット）の第１ブロックの分散値、第２ブロックの分散値である。
【００５４】
画像の圧縮センシングでは、ブロックはアレイ１３３に含まれ、アレイ１３３を行単位で走査するように構成してもよい。このとき、回路１７０において、出力ａ1 ’〜ａ8 ’により形成されるバイナリ値のワードのａ「１」に一致する行に対応した画素の値のみを読み出し、デジタル化し、転送してもよい。アレイ１３３の行の読み出しが変化する都度、回路１７０の出力ワードは更新され得る。次に、ブロックＢj の第２行に対応したアレイ１０３の行（すなわち、この例では行Ｒ５，Ｒ６，Ｒ７，Ｒ８）を読み出し、読み出した各画素の出力値及びこの出力値の２乗をアレイ１３３に格納するように構成されている。上述した分散値の算出及びアレイ１３３に格納されたデータの圧縮センシングは、アレイ１０３の画素全体に対する処理が完了するまで繰り返し実行される。
【００５５】
図２は回路１７０の実施形態をより詳細に示す回路図である。この例において、固定の出力期待値を有する疑似乱数生成回路１７２は、セル型の自動装置であり、８個の疑似乱数ワードａ1 〜ａ8 を周期的に生成することができる。各出力ワードは、この例では３つの疑似乱数ビットを有する。生成回路１７２は、生成すべき出力ワードの数に一致する数のシフトレジスタを備え、図の例で８個のシフトレジスタ２０１k （ｋ＝１〜８）を備える。各シフトレジスタ２０１k は複数の遅延セル（図の例では、ｃk,1 ，ｃk,2，ｃk,3 により表されるセル）を備える。なお、開示した実施形態は一例に過ぎず、疑似乱数生成回路のサイズは特定のものに限定されるべきではない。
【００５６】
自動装置の初期化においては、８ビットの初期化ワードＩＮＩＴが遅延構造のＩ＝１のインデックスに相当する行に入力される。
【００５７】
クロック信号（不図示）の立ち上がり又は立ち下がりにおいて、インデックスＩの行に格納された８ビットのワードは、インデックスＩ＋１の次のコラムに転送される。なお、Ｉ＝３の行に格納されたワードは、遅延セルの外部へ転送される。インデックスＩ＝１の列では、各セルｃK,1 （Ｋ＝１〜８）は、生成回路の転送関数又は自動生成関数を実行する回路（不図示）によって更新される。図２の例では、転送関数は、インデックスｊ＝２の列のセルの値に基づき、インデックスＩ＝１の行の各セルｃK, 1 に対するセルの新たな値を計算するために使用さる。すなわち、インデックスＩ＝１の各セルは、前のクロックエッジにおいて値を持つ。生成回路の転送関数は、例えば、以下の式で表される。
【００５８】
ｃK,1 ＝ＸＯＲ（ＯＲ（ｃK+1,2 ，ｃK,2 ），ｃK-1,2 ）
【００５９】
ここで、ＸＯＲは排他的論理和関数を表し、ＯＲは論理和関数を表している。しかしながら、開示した実施形態は、この特定の遷移関数に限定されるものではない。
【００６０】
自動装置の多数の更新の後、遅延セルのインデックスＩの行より出力される８ビットワードは疑似乱数の性質を持つ。上述した転送関数を用いた場合、回路１７２の遅延セルからの期待値は１／２に等しい。
【００６１】
生成回路の各出力ａk は、ランクｋの列におけるシフトレジスタの３つの遅延セルによるバイナリ出力値により形成される。生成回路の出力ａk は、期待値適応セル１７４k に連結している。この例では、各期待値適応セル１７４k は、ランクｋ（図２の例ではランクは３）のシフトレジスタ２０１k における異なるセルｃk,I に格納された値を受け取る。より一般的には、図２の例による教示に基づけば、各セル１７４k が生成回路１７２の遅延セルから少なくとも２つの疑似乱数バイナリ値を受け取ることにより、希望する期待値適応効果が得られることは当業者にとって自明のことである。この例では、各セル１７４k は、例えば、２ビットワード（Ｖ１，Ｖ２）といったデジタル形式の期待値適応制御ワードを更に受け取る。ワード（Ｖ１，Ｖ２）は、例えば図１のアナログ／デジタル変換器１４２により２ビットで量子化された分散値に対応するものである。各セル１７４k は、自動装置により切り替えられる各状態において、期待値適応制御ワードを考慮して疑似乱数バイナリ値ａk ’を生成する期待値適応関数を実行する。
【００６２】
期待値適応関数は以下の式で表される。
【００６３】
ａk ’＝ｃk, 3 （ｖ１（ｖ２＋ｃk,2 ））＋ｖ２ｃk,2 ｃk,1
【００６４】
ここで、（ｖ１，ｖ２）＝（０，０）である場合、低い分散に対応し、ａk ’＝０である場合、出力期待値はゼロに対応する。
【００６５】
（ｖ１，ｖ２）＝（０，１）である場合、平均的な分散に対応し、ａk ’＝ＡＮＤ３（ｃk,3 ，ｃk,2 ，ｃk,1 ）である場合、出力期待値は１／８に対応する。
【００６６】
（ｖ１，ｖ２）＝（１，０）である場合、強い分散に対応し、ａk ’＝ＡＮＤ２（ｃk,3 ，ｃk,2 ）である場合、出力期待値は１／４に対応する。
【００６７】
（ｖ１，ｖ２）＝（１，１）である場合、非常に強い分散に対応し、ａk ’＝ｃk,3 である場合、出力期待値は１／２に対応する。
【００６８】
しかしながら、記載された実施形態は、この特定の期待値適応関数に限定されるものではない。更に、図１のセンサ１００は、図２で説明したタイプの疑似乱数生成器を使用することを限定すべきでない。制御可能な出力期待値を有する他のタイプの疑似乱数生成装置を使用し、希望の動作を得ることは当業者の能力の範囲内である。
【００６９】
図１及び図２を用いて説明した実施形態の利点は、ブロックのスパースの度合いを示す統計的推定量に応じて各ブロックの圧縮率を調整することにより、画像を複数のブロックに分割して圧縮センシングを実行できることである。画像の圧縮率と画質との妥協点はこのようにして改善され得る。
【００７０】
圧縮画像から原画像を再構成することを可能にするために、生成回路１７２の初期化ワードＩＮＩＴと同様に、圧縮画像に転送すべき他のブロックにおける圧縮センシングのセル１７４k に期待値適応信号の値を適用することに留意すべきである。デコーディングにおいて、圧縮センシングで使用される２回目の疑似乱数バイナリ値を生成することができる。
【００７１】
図１及び図２を用いて説明した構成（特に、統計的推定量算出回路）に対して、予想し得るアプリケーション及び特定の制限を導入することは、当業者の能力の範囲内である。例えば、回路規模を減少させる必要があるのか、又は圧縮画像の取得時間を減らす必要があるのかに応じて、アナログ形式の統計的推定量を演算するプロセスをシリアルで行ってもよく、それぞれパラレルで行ってもよい。
【００７２】
記載した実施形態は、所謂３Ｄアーキテクチャに適用され得る。この場合、統計的推定量のアナログ計算は、画素配列に積み重ねられたアナログ回路によって部分的又は全体的に実行され得る。このタイプのアーキテクチャは、回路規模を抑えるか、または、画素の読み出し及び統計的又は疑似統計的推定量の演算における並行処理を増加させることが可能となる。更に、疑似乱数生成回路は、画素アレイに積み重ねられた回路レベルにより形成されてもよい。これは、あるケースでは、疑似乱数生成回路を形成するためのより多くのスペースを持つことを可能とし、その結果、ロバストな疑似乱数回路を形成することも可能となる。
【００７３】
図３は図１のセンサ１００の変形例で使用できるＣＭＯＳ画素３０１の一形態を示す回路図である。ＣＭＯＳ画素３０１は、光検出器の一形態であるフォトダイオード３０３、ＭＯＳリセットトランジスタ３０５、及び、それぞれが２つのＭＯSトランジスタ３０９m ，３１１m により構成される３つの出力ステージ３０７m （ｍは１から３までの整数）を備える。この例では、トランジスタ３０５，３０９m ，３１１m は、Ｎチャンネル型のトランジスタである。
【００７４】
フォトダイオード３０３のアノードは、例えば接地などの低基準電圧のノードＧＮＤに接続され、フォトダイオード３０３のカソードは、画素の蓄積ノードＳＮ（単にノードＳＮともいう）に接続される。トランジスタ３０５は、ノードＳＮをリセット電圧ＶRSTが印加されるノードに接続する。出力ステージ３０７において、トランジスタ３０９m ，３０７m は、ノードＳＮを画素の信号線３１３m に接続する。なお、信号線３１３m は、センサ１００の複数の画素に共通の信号線である。また、出力ステージ３０７において、トランジスタ３０９m は、ノードＳＮに接続されたゲート、バイアス電圧ＶPOLm- が印加されるノードに接続された第１導通ノード（印加されるバイアスに応じてドレイン又はソース）、及びトランジスタ３１１m 又は読み出しトランジスタを介して信号線３１３m に接続された第２導通ノード（印加されるバイアスに応じてドレイン又はソース）を備える。動作中に、画素３０１は、それぞれトランジスタ３０５，３１１m のゲートに印加される制御信号ＲＳＴ，ＣＭＤm を受信する。
【００７５】
画素３０１は、複数の異なる信号線３１３m ，３１３m ，…から画素の出力値を同時的に読み出すことが可能である。画素３０１は、例えば、信号線３１３m から電流を読み出すことが可能なように構成されている。これを実現するために、画素の出力ステージ３０７m において、信号線３１３m は、電圧ＶPOLm- より大きなバイアス電圧ＶPOLm+ に接続されている。対応するトランジスタ３１１m がオン状態の場合、電流ＩOUTm は信号線３１３m に流れ、画素のノードＳＮにおける電圧を示す値となる。図３に示す画素構造は、カレントモードにおいて、画素レベルで特定の計算処理の実行を可能にする。このようにして、画素配列外部で統計的推定量を計算するのに必要なアナログ回路の規模を減少させることが可能となる。
【００７６】
以上により、特定の実施形態を記載した。当業者は、様々な変更、修正、及び改良を実施することが可能である。特に、センサ１００に対して幾つかの調整を加えることは当業者の能力の範囲内であり、本願に開示した実施形態は、画素ビニングを伴う圧縮センシングにも適用可能である。この目的のために、アレイ１３３に格納された疎な時画像ブロックの画素値について加重和を算出する回路が、スイッチ・キャパシタのアレイ１３３の下流側に設けられる。また、固定または可変の出力期待値を有し、圧縮センシングで使用される構成単位（例えば、ブロックＢj ）における画素の数に等しい数のバイナリ出力を有する疑似乱数生成回路が設けられてもよい。その生成回路によって提供される疑似乱数バイナリワードは、圧縮センシング法における重み係数として使用され得る。各ブロックに対して算出された統計的推定量に応じて圧縮率を調整するために、各構成単位で実行される圧縮センシングの計測回数は変動し得る。
【００７７】
更に、センサ１００に対して幾つかの調整を加えることは当業者の能力の範囲内であり、上述の実施形態は、画像がブロックに分割されず、統計的推定量が画像全体の規模で算出されるような圧縮センシングに適用することも可能である。この場合、統計的推定量に従って選択される圧縮率は、画像全体で同一であってもよい。
【００７８】
更に、上述した実施形態において、統計的推定量を算出するために使用される画像ブロックは、実際の圧縮センシングに適用される同一の圧縮率を持つ他の画素ブロックとは大きさ及び座標が異なるものであってもよい。
【００７９】
更に、記載した実施形態は、画素値又は画素値の合計を含んだ圧縮画像の場合に限定されるものではない。特に、画素値に対する非線形関数のデータを圧縮画像に導入する構成としてもよい。各画像ブロックＢj に対し、圧縮センシングの実行中に画素値又は画素値の合計を導入することに加え、そのブロックＢj に対して算出された１又は複数の統計的推定量（平均値、分散など）を導入する構成としてもよい。発明者は、圧縮率の観点から比較的制限されたコストに対し、再構成した画像の画質が十分に改善したことを観測した。更に、図１に示すセンサ１００において、ブロックにおける画素値の２乗はスイッチ・キャパシタのアレイ１３３の中で使用することができ、（ビニングを伴う又は伴わない）圧縮センシングの計測だけでなく、ブロックの画素値の２乗を生成するような計測においても導入することが可能である。例えば、圧縮センシングで用いられる疑似乱数生成回路のアップデート毎に、疑似乱数生成回路の同じ出力ワードを提供してもよく、画素の実施の出力値を生成する１又は複数の計測を実行するだけでなく、ブロックにおける画像の出力値の２乗を生成するような１又は複数の計測を実行してもよい。更に、あるアプリケーションでは、回路１３０で算出された統計的推定量の値のみを圧縮画像におけるデジタル化及び転送に用いてもよい。
【００８０】
圧縮画像に導入される値は、複数のセンサ画素の出力値の組み合わせであり、良質の画像は小次元の画素と共に得られることに留意する必要がある。また、実施形態は、各画像ブロックに適用される圧縮率を制御するための信号がデジタル信号であるという、特定の例に限定されるものではないことに留意する必要がある。圧縮率をアナログ制御する構成としてもよい。更に、圧縮率を決定するための統計的推定量のアナログ計算は、電流値に関して実施されてもよく、電圧に関して実施されてもよい。電流に関する計算を実行する場合、図３に関連して記載した構成において、画素から電流を読み出すことが好ましい。電圧に関する計算を実行する場合、図１に記載したような画素列の下部に配置されたアナログ処理回路により、画素から電圧を読み出すことが好ましい。
【００８１】
今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【符号の説明】
【００８２】
１００  センサ
１０１  画素
１０３，１３３  アレイ
１７２  疑似乱数生成回路
１７４  期待値適応セル
Ｂ1 〜Ｂ4   ブロック
【図１】
2015056903.tif 000003
【図２】
2015056903.tif 000004
【図３】
2015056903.tif 000005