(57)【要約】【課題】ゆるい時間制約のデータ処理装置の消費電力をより確実に削減する。【解決手段】半導体装置１００に、所定のサンプリング周期でデータが順次入力される。スモールコア１１０は、予め決められた纏め度Ｎに応じて、Ｎ個の入力されたデータをバッファリングする。ラージコア１２０は、Ｎ個の入力されたデータに対して所定の処理を行う。判定専用回路１５０は、半導体装置１００の非アクティブ電力量が最も小さくなるように、スモールコア１１０とラージコア１２０とを、階層構造として構成するか非階層構造として構成するかを、サンプリング周期、纏め度Ｎ及びラージコア１２０の損益分岐時間とをパラメータとして選択する。【選択図】図１
2015011474.tif 000002
【特許請求の範囲】
【請求項１】
所定のサンプリング周期で順次入力されたデータに対して所定の処理を行う半導体装置であって、
予め決められた纏め度Ｎ（Ｎは整数）に応じて、Ｎ個の入力されたデータをバッファリングする第１の処理部と、
前記所定の処理を実行する第２の処理部と、
前記第１と第２の処理部とを、階層構造として構成するか非階層構造として構成するかを、前記サンプリング周期、纏め度Ｎ及び前記第２の処理部の電力量に関する特性情報である損益分岐時間とをパラメータとして選択する制御部とを備え、
前記制御部は、
階層構造を選択した場合、前記第１の処理部が前記Ｎ個のデータをバッファリングしている期間において前記第２の処理部を電源遮断またはスタンバイモードに移行させ、前記バッファリングが完了した後、前記第２の処理部をアクティブ状態に移行させて前記Ｎ個のデータに対して前記所定の処理を実行させ、
非階層構造を選択した場合、前記第１の処理部を電源遮断状態に移行させ、前記第２の処理部に前記入力されたデータに対してバッファリング及び前記所定の処理をさせる半導体装置。
【請求項２】
前記損益分岐時間は、少なくとも前記第２の処理部の電源遮断またはスタンバイモード状態からアクティブ状態に移行する際に消費される電力量で決まる、
請求項１に記載の半導体装置。
【請求項３】
前記パラメータには、更に、前記第１の処理部のリーク電力と前記第２の処理部のリーク電力とを含む、
請求項２に記載の半導体装置。
【請求項４】
前記第１の処理部のリーク電力は、前記第２の処理部のリーク電力よりも小さい、
請求項３に記載の半導体装置。
【請求項５】
前記制御部は、非階層構造を選択し、かつ前記損益分岐時間が前記サンプリング周期よりも小さい場合、前記第２の処理部が前記データのバッファリングを行っている期間と、前記バッファリングされたデータに所定の処理を行う期間とにおいては、前記第２の処理部をアクティブ状態にし、それ以外の期間においては、前記第２の処理部を電源遮断またはスタンバイ状態に移行させる、
請求項４に記載の半導体装置。
【請求項６】
前記サンプリング周期と前記纏め度Ｎが複数あり、
前記パラメータは、前記複数のサンプリング周期の平均値と前記複数の纏め度Ｎの平均値とで構成される、
請求項５に記載の半導体装置。
【請求項７】
前記制御部は、複数の前記パラメータをルックアップテーブルとして有し、入力された特性情報と前記ルックアップテーブルとで前記階層構造あるいは非階層構造の判定を行う、
請求項６に記載の半導体装置。
【請求項８】
更に温度センサを備え、
前記ルックアップテーブルは、温度毎に複数設けられ、
前記制御部は、前記温度センサの情報に基づいて前記ルックアップテーブルを切り替える、
請求項７に記載の半導体装置。
【請求項９】
更に温度センサを備え、
前記第１の処理部のリーク電力、前記第２の処理部のリーク電力、前記損益分岐時間は、温度を変数とした関数であり、
前記制御部は、前記温度センサの情報に基づき、前記第１の処理部のリーク電力、前記第２の処理部のリーク電力、前記損益分岐時間を変更し、前記ルックアップテーブルの前記階層構造あるいは非階層構造の判定結果を書き換える、
請求項７に記載の半導体装置。
【請求項１０】
更に動作電圧情報を格納する記憶部を備え、
前記ルックアップテーブルは、電圧毎に複数設けられ、
前記制御部は、前記電圧情報に基づいて前記ルックアップテーブルを切り替える、
請求項７に記載の半導体装置
【請求項１１】
更に動作電圧情報を格納する記憶部を備え、
前記第１の処理部のリーク電力、前記第２の処理部のリーク電力、前記損益分岐時間は、電圧を変数とした関数であり、
前記制御部は、前記電圧情報に基づき、前記第１の処理部のリーク電力、前記第２の処理部のリーク電力、前記損益分岐時間を変更し、前記ルックアップテーブルの前記階層構造あるいは非階層構造の判定結果を書き換える、
請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、例えばスマートセンサにおけるデータ処理装置に関する。
【背景技術】
【０００２】
スマートセンサなどのセンサノードは独立電源で駆動するケースが多い。
ＭＣＵでの消費電力はセンサノード全体の消費電力の２８％〜８６％、平均で約５０％を占めると言われている。すなわち、センサノードの電力量を削減するためには、ＭＣＵの消費電力量低減が必要である。
【０００３】
また、アクティブ電力量の低減はＤＶＦＳ等、十分に検討がなされているが、タスク処理に寄与しないリーク電力量や電源遮断に起因するオーバーヘッド電力量等の非アクティブ電力量の低減には、まだまだ検討の余地がある。
【０００４】
引用文献１の従来技術では、図２に示す「ゆるい時間制約」（サンプリング周期≦データ処理期間リミット）を活用する、なお、図２では、後述のバッファリングに関する回路及び電力量情報は省略されている。
【０００５】
図２の右部に示すように、バッファ回路（バッファ制御回路含む）は、最初にサンプリングしたデータ（ｔａｓｋ１）のデータ処理期間リミットを超えない時間範囲で、後続のデータ（ｔａｓｋ２〜ｔａｓｋ５）をバッファリングする。
【０００６】
バッファ回路とコア（データ処理回路）とは、電源制御が独立しており、バッファ回路でのバッファリング中、コアは電源遮断の状態にある。規定量のバッファリング（ｔａｓｋ１〜ｔａｓｋ５）が完了した後、コアが起動し、バッファ回路から全データ（ｔａｓｋ１〜ｔａｓｋ５）を読み出し、一括で処理する。一括処理が完了したら、再度コアは、電源遮断の状態になる。
【０００７】
仮に電源制御が独立したバッファ回路（バッファ制御回路含む）が存在せず、コア内部のメモリでバッファリング（バッファリング制御はコア内部のＣＰＵ）するとする。
【０００８】
コアでバッファリングする際に、バッファリングの都度、コアを給電・電源遮断するケースでは、バッファ回路によるバッファリングと、コアによるバッファリングとでは、回路規模の差から、後者において給電・電源遮断に起因するオーバーヘッド電力量が増加する。
【０００９】
コアでバッファリングする際に、バッファリングの都度、電源遮断せずに常時給電とするケースでは、バッファリング時にオーバーヘッド電力量は消費されないが、バッファ回路によるバッファリングと、コアによるバッファリングとでは、回路規模の差から、後者においてリーク電力量が増加する。
【００１０】
この様に、電源制御が独立したバッファ回路の存在により、コアはバッファリング後の一括処理のみの起動となり、リーク電力量、オーバーヘッド電力量それぞれの低減が可能である（非アクティブ電力量の低減）。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】「周期実行システムにおける省電力スケジューリングの初期検討」，情報処理学会研究報告，Ｖｏｌ．２０１２−ＥＭＢ−２６，Ｎｏ．４，ｐｐ．１−８，２０１２
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記従来技術の効果は、一定の条件を満たす場合に発揮する。
逆を言えば、一定の条件を満たさない場合には、非アクティブ電力量が増加する。例えば、下記のケースでは従来技術が逆効果になる場合である。
【００１３】
＜ケース１＞
センサデータのサンプリング周期「ＩＩ」が、コアの損益分岐点（以下ＢＥＴ（Ｂｒｅａｋ  Ｅｖｅｎ  Ｔｉｍｅ）：ＢＥＴ期間以上の電源遮断は電力量低減効果がある）よりもはるかに長い場合（ＢＥＴ＜＜ＩＩ）、従来技術構成（電源制御が独立した、バッファ回路＋コア）では、バッファ回路のリーク電力量が冗長となり、コアのみでバッファリング及び一括処理をし、その都度、コアを給電・電源遮断した方が、電力量効率が良い。
【００１４】
＜ケース２＞
逆にサンプリング周期「ＩＩ」がコアの損益分岐点「ＢＥＴ」よりもはるかに短い場合（ＩＩ＜＜ＢＥＴ）、従来技術構成（電源制御が独立した、バッファ回路＋コア）では、バッファ回路によるバッファリング後の、一括処理のためのコアの給電、一括処理後の電源遮断に起因するオーバーヘッド電力量が大きくなり、常時給電としたコアのみでバッファリング及び一括処理する方が、電力量効率が良い。
【００１５】
上記を含め、従来技術の課題として下記が挙げられる。
センサのサンプリング周期「ＩＩ」、一括処理の頻度（纏め度「Ｎ」）、バッファ回路とコアのリーク電力比「Ｌｓ／Ｌｌ比」、コアの損益分岐点「ＢＥＴ」等の条件が変わると、非アクティブ電力量効率が最適となる回路構成や給電状態が変わり得る。
【００１６】
また、従来技術は単一センサに対応した技術である。複数のセンサになると、非アクティブ電力量効率が最適となる回路構成や給電状態が変わり得る。
【００１７】
また、複数センサになると、その最適な回路構成及び給電状態を判定するアルゴリズム及びそれを実装する回路が複雑になる。
【００１８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
一実施の形態は、所定のサンプリング周期で順次入力されたデータに対して所定の処理を行う半導体装置である。該半導体装置は、第１の処理部、第２の処理部、制御部を備える。
【００２０】
第１の処理部は、予め決められた纏め度Ｎ（Ｎは整数）に応じて、Ｎ個の入力されたデータをバッファリングする。第２の処理部は、前記所定の処理を実行する。
【００２１】
制御部は、第１と第２の処理部とを、階層構造として構成するか非階層構造として構成するかを、サンプリング周期、纏め度Ｎ及び第２の処理部の電力量に関する特性情報である損益分岐時間とをパラメータとして選択する。
【００２２】
該制御部は、階層構造を選択した場合、第１の処理部が前記Ｎ個のデータをバッファリングしている期間において第２の処理部を電源遮断またはスタンバイモードに移行させ、前記バッファリングが完了した後、第２の処理部をアクティブ状態に移行させて前記Ｎ個のデータに対して前記所定の処理を実行させる。また、制御部は、非階層構造を選択した場合、第１の処理部を電源遮断状態に移行させ、第２の処理部に前記入力されたデータに対してバッファリング及び前記所定の処理をさせる。
【発明の効果】
【００２３】
前記一実施の形態によれば、ゆるい時間制約のデータ処理装置の消費電力量をより確実に削減することができる。
【図面の簡単な説明】
【００２４】
【図１】第１の実施の形態にかかる半導体装置を示す図である。
【図２】ゆるい時間制約の活用を説明するための図である。
【図３】階層型構成時における、図１に示す半導体装置のデータフローを示す図である。
【図４】階層型構成時における、図１に示す半導体装置のスモールコアとラージコアの電源供給状況及びエネルギー消費態様を示す図である。
【図５】非階層型構成時における、図１に示す半導体装置のデータフローを示す図である。
【図６】非階層型構成時における、図１に示す半導体装置のラージコアの電源供給状況及びエネルギー消費態様を示す図である。
【図７】図１に示す半導体装置における判定専用回路の判定アルゴリズムを説明するための図である。
【図８】非同期センサのサンプリング周期を求めるアベレージングアルゴリズムを説明するための図である。
【図９】同期センサのサンプリング周期を求めるアベレージングアルゴリズムを説明するための図である。
【図１０】非同期センサの纏め度を求めるアベレージングアルゴリズムを説明するための図である。
【図１１】同期センサの纏め度を求めるアベレージングアルゴリズムを説明するための図である。
【図１２】図１に示す半導体装置の主たる構成要素回路に対応するフローチャートを示す図である。
【図１３】図１に示す半導体装置における判定専用回路の大局的判定機能をＬＵＴで実装した場合を説明するための図である。
【図１４】図１に示す半導体装置における判定専用回路の大局的判定機能を専用演算器で実装した場合のフローチャートである。
【図１５】図１に示す半導体装置における判定専用回路の局所的判定機能を比較器等で実装した場合のフローチャートである。
【図１６】第２の実施の形態にかかる半導体装置を示す図である。
【図１７】第３の実施の形態にかかる半導体装置を示す図である。
【図１８】第４の実施の形態にかかる半導体装置を示す図である。
【図１９】第５の実施の形態にかかる半導体装置を示す図である。
【発明を実施するための形態】
【００２５】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００２６】
また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ  ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ  ｓｔｏｒａｇｅ  ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ  ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００２７】
＜第１の実施の形態＞
図１は、第１の実施の形態にかかる半導体装置１００を示す。該半導体装置１００は、例えばスマートセンサのデータ処理回路であって、下記条件を満たすタスクにおいて、より非アクティブ電力量低減効果を発揮する。
【００２８】
＜タスク条件１＞
図２に示すように、近年のセンサアプリケーションとして、データ処理期間リミットがサンプリング周期以上になることが増えている。半導体装置１００では、この「ゆるい時間制約」が活用される。
【００２９】
図２の左部はゆるい時間制約を活用しないケースを示し、右部はゆるい時間制約を活用するケースを示す。図２において、横軸は時間を表す。ｔａｓｋ１からｔａｓｋ６の順にコアで処理され、ドットで塗り潰された領域はコアの給電状態（又はアクティブ状態）、白い領域はコアの電源遮断状態（又はスタンバイ状態）を示している。
【００３０】
なお、図２ではコアに関する給電情報を表しており、後述するバッファ回路（バッファリング用途）に関する給電情報は省略されている。
【００３１】
図２左部では、サンプリング直後にデータ処理のため、コアが給電状態（又はアクティブモード）になる。データ処理が終わると、電源遮断状態（又はスタンバイモード）になり、この動作を繰り返す。給電・電源遮断（又はアクティブモード・スタンバイモード遷移）の回数がサンプリングの回数と同じであり、給電・電源遮断（又はアクティブモード・スタンバイモード遷移）に起因するオーバーヘッド電力量が大きい。このオーバーヘッド電力量はタスク処理に寄与しない非アクティブ電力量である。
【００３２】
対して、図２右部では、ｔａｓｋ１をサンプリング後にデータ保持し（バッファ回路によるバッファリング）、ｔａｓｋ１のデータ処理期間リミットを超えない範囲でデータ処理を遅らせ、後続の複数のタスクと纏めて（図２ではｔａｓｋ１〜ｔａｓｋ５）コアで一括処理する。
【００３３】
バッファ回路によるバッファリングの間、コアは電源遮断状態（又はスタンバイモード状態）にあり、バッファリングが完了すると、コアは給電状態（又はアクティブモード）になる。
【００３４】
データ処理に必要とする合計給電時間（又はアクティブモード時間）は、図２の左部、右部共に同じであるが、右部では、一括処理のため、コアの給電・電源遮断（又はアクティブモード・スタンバイモード遷移）の回数が減り、オーバーヘッド電力量も低減する。
【００３５】
図２及び上記説明では給電・電源遮断、すなわちパワーゲーティングを例に挙げているが、クロックゲーティング等の他のスタンバイモードを適用する場合にも当てはまる。
以降はスタンバイモードの一例としてパワーゲーティングで説明を進める。
【００３６】
＜タスク条件２＞
個々のセンサタスクは周期的であり、高頻度に低負荷タスクが発生し、低頻度に高負荷タスクが発生する。
【００３７】
「高頻度」とは、センサのサンプリング周期「ＩＩ」毎であり、「低頻度」とは、センサのサンプリング周期「ＩＩ」と纏め度「Ｎ」毎である。
【００３８】
纏め度「Ｎ」とは、最初にサンプリングされたデータのデータ処理期間リミットを超えない範囲で、一括処理のためにバッファリング可能なデータ数を意味する。「低負荷タスク」とは、バッファリングや、その他、後述するスモールコア１１０で処理可能なタスクを意味する。また、「高負荷タスク」とは、バッファリングされたデータの一括処理や、その他、後述するラージコア１２０で処理可能なタスクを意味する。
【００３９】
＜タスク条件３＞
データ処理の対象となるセンサの種類・個数は、アプリケーション実行中に変化し得る。例えば、防犯のアプリケーションとして、ＭＲセンサは５０ｍｓのサンプリング周期でドアの開閉を、焦電センサは１０ｍｓのサンプリング周期で侵入者の存在をモニタリングする。焦電センサが侵入者を検知した場合、防犯カメラが追加で起動し、防犯カメラは１ｆｐｓのフレームレートで侵入者の存在を詳細に撮影する。
【００４０】
＜タスク条件４＞
複数センサのサンプリングは、各センサのサンプリングが同期していても、非同期でもよい。複数センサのサンプリングは、データ処理回路内部でサンプリングされ、同期している場合もあれば、外部タイマのタイミングでサンプリングされ、データ処理回路とは非同期の場合もある。
【００４１】
仮に同じサンプリング周期１ｍｓのセンサ１とセンサ２があるとして、センサ１とセンサ２が同期している場合、それぞれのサンプリングのタイミングは常に同時である。
【００４２】
センサ１とセンサ２が非同期の場合、サンプリングのタイミングが同時の場合もあれば、例えばセンサ２のサンプリング位相が１８０°ずれた場合、５００ｕｓ毎に、センサ１のサンプリングとセンサ２のサンプリングを繰り返す場合もある。
【００４３】
また異なるタイマの精度誤差等により、サンプリング位相のずれ幅は変動し得る。非同期の場合、サンプリング位相のずれ幅は確率論的となる。
【００４４】
＜タスク条件５＞
電力量計算の近似の一例として、バッファリングタスクの処理時間は、サンプリング周期に対し無視できるとし（バッファリングタスク処理時間＜＜サンプリング周期）、一括処理タスクは１サンプリング周期で処理すると仮定する。すなわち、実際には１周期以内、又は１周期以上の処理時間としても、電力量は１周期で計算する。
【００４５】
また、後述するスモールコア１１０は、サンプリング完了毎にスタンバイモードに遷移することも可能であるが、常時アクティブモードでサンプリングすると仮定する。
【００４６】
また、コアのスタンバイモードには種々の方式があるが、以降の説明ではパワーゲーティングと仮定する。
【００４７】
上記近似や仮定は、電力量計算の説明を容易にするためであり、本発明の範囲を制限するものではない。異なるスタンバイモードや、異なる近似で電力量を計算し、本発明に適用することも可能である。
【００４８】
図１に示すように、半導体装置１００は、要素回路として、セレクタ１０２、ＡＦＥ（アナログ・フロンド・エンド）１０４、セレクタ１０６、スモールコア１１０、ラージコア１２０、電源回路１４０、判定専用回路１５０を有する。スモールコア１１０は、バッファ回路１１２、バッファ回路１１２を制御する機能を有し、シーケンサまたはＣＰＵであるバッファ制御回路１１４、温度情報を取得する温度センサ１１６を備える。また、スモールコア１１０は、電圧情報１１８を把握しており、該電圧情報１１８は、例えばスモールコア１１０のレジスタに記憶されている。ラージコア１２０は、バッファ回路１２２、ＣＰＵ１２４、温度情報を取得する温度センサ１２６を備える。また、ラージコア１２０は、電圧情報１２８を把握しており、該電圧情報１２８は、例えばラージコア１２０のレジスタに記憶されている。
【００４９】
これらの要素回路は、図３と図４に示す階層型構成、及び図５と図６に示す非階層型構成を形成する。
【００５０】
また、階層型構成、非階層型構成共に、図６に示されるように、ラージコア１２０処理後に、ラージコア１２０の電源遮断可能か、又は電源遮断不可に分類される。
【００５１】
要素回路、要素回路以外の回路、要素回路により形成される階層型構成、非階層構成の詳細については、以下、順を追って説明する。
【００５２】
図１に示すように、複数のセンサ（センサ１〜センサＭ）からのデータ入力は、セレクタ１０２に接続される。
【００５３】
セレクタ１０２は、ラージコア１２０により制御され、使用する１以上のセンサセットを選択し、選択されたセンサデータを、ＡＦＥ１０４等を介してセレクタ１０６に送信する。
【００５４】
セレクタ１０６は、判定専用回路１５０により制御され、判定専用回路１５０により選択された階層型構成又は非階層構成に応じてデータ送信先を切り替える。
【００５５】
図３は、階層型構成時のデータフローを示し、図４は、階層型構成時における、スモールコア１１０とラージコア１２０の電源供給状況及びエネルギー消費態様を示す。
【００５６】
階層型構成の場合、電源制御が独立したスモールコア１１０及びラージコア１２０の両方をデータ処理に使用する。
【００５７】
ここで、コアの「ラージ」、「スモール」とは、面積の大小、リーク電力の大小、機能の大小（ビット数、周波数等、例えばバッファリング制御専用シーケンサを擁するスモールコア１１０、３２ｂｉｔのＣＰＵを擁するラージコア１２０等）、損益分岐点の大小、等がある。
【００５８】
バッファリングには、スモールコア１１０のバッファ回路を使用し、一括処理には、ラージコア１２０のＣＰＵを使用する。
【００５９】
階層型構成は、セレクタ１０６からのセンサデータを、スモールコア１１０のバッファ回路１１２でバッファリングし、その間、ラージコア１２０は電源遮断の状態にある。
【００６０】
あるセンサのデータが、スモールコア１１０のバッファ回路１１２に、前述したタスク条件１を満たす範囲で規定量たまったら、スモールコア１１０は、電源回路１４０にバッファリング完了の制御信号を送る。
【００６１】
電源回路１４０は、ラージコア１２０の電源を給電状態とし、ラージコア１２０を起動させる。
【００６２】
ラージコア１２０は、不揮発性メモリ等の所定レジスタを参照し、該所定のレジスタに格納しているアドレスから命令を実行する。
【００６３】
ラージコア１２０は、スモールコア１１０のバッファ回路１１２から、バッファリングされたデータを読み出し、ＣＰＵ１２４で一括処理する。
【００６４】
ラージコア１２０は、一括処理が完了すると、電源回路１４０に一括処理完了の制御信号を送る。これに応じて、電源回路１４０は、ラージコア１２０の電源を遮断する。
【００６５】
階層型構成では、スモールコア１１０でセンサデータをバッファリングするため、スモールコア１１０のリーク電力量の増分はあるが、ラージコア１２０の起動回数低減により、給電・電源遮断に起因するオーバーヘッド電力量の低減が図れる。
【００６６】
図５は、非階層型構成時のデータフローを示し、図６は、非階層型構成時における、ラージコア１２０の電源供給状況及びエネルギー消費態様を示す。なお、非階層型構成の場合、スモールコア１１０は、後述するように、使用されず、常時電源遮断の状態にある。
【００６７】
非階層型構成は、電源制御が独立したスモールコア１１０及びラージコア１２０のうち、ラージコア１２０のみをデータ処理に使用する。センサデータのバッファリングにはラージコア１２０のバッファ回路１２２を使用し、一括処理にはラージコア１２０のＣＰＵ１２４を使用する。
【００６８】
非階層型構成では、セレクタ１０６は、センサデータをラージコア１２０に出力し、ラージコア１２０は、バッファ回路１２２でセレクタ１０６からのセンサデータをバッファリングする。
【００６９】
ラージコア１２０は、センサデータのサンプリングが完了したら、不揮発性メモリ等の所定レジスタに次回実行命令先のアドレスを格納し、電源回路１４０にサンプリング完了制御信号、及び次回ラージコア１２０起動期間制御信号を送る。
【００７０】
電源回路１４０は、ラージコア１２０の電源を遮断し、次回ラージコア１２０起動期間経過後にラージコア１２０を給電する。
【００７１】
ラージコア１２０は、起動後、不揮発性メモリ等の上記所定レジスタを参照し、格納されているアドレスから命令を実行する。
【００７２】
ラージコア１２０は、あるセンサデータがタスク条件１を満たす範囲で規定量たまったら、ラージコア１２０のＣＰＵ１２４で一括処理する。
【００７３】
ラージコア１２０は、一括処理が完了したら、不揮発性メモリ等の所定レジスタに次回実行命令先のアドレスを格納し、電源回路１４０に一括処理完了制御信号、及び次回ラージコア１２０起動期間制御信号を送る。
【００７４】
電源回路１４０は、ラージコア１２０の電源を遮断し、次回ラージコア１２０起動期間経過後にラージコア１２０を給電する。
【００７５】
ラージコア１２０は、起動後、不揮発性メモリ等の上記所定レジスタを参照し、格納されているアドレスから命令を実行する。
【００７６】
非階層型構成では、ラージコア１２０でセンサデータをバッファリングするため、ラージコア１２０の給電・電源遮断に起因するオーバーヘッド電力量は増加するが、スモールコア１１０を使用しないため、スモールコア１１０のリーク電力量の低減が図れる。
【００７７】
上記階層型構成、及び非階層型構成の説明では、ラージコア１２０タスク完了後にラージコア１２０への電源供給を遮断することを仮定している。
【００７８】
実際には、図６の下段に示すように、ラージコア１２０タスク完了後に、次のラージコア１２０タスク発生までの期間がラージコア１２０の損益分岐点以下であれば、電源回路１４０は、ラージコア１２０の給電を継続する。また、図６の上段に示すように、ラージコア１２０の損益分岐点よりも次のラージコア１２０タスク発生までの期間のほうが長ければ、電源回路１４０は、次のラージコア１２０起動まで、ラージコア１２０を電源遮断する。
【００７９】
判定専用回路１５０は、上記ラージコア１２０の電源遮断可否を判定し、電源回路１４０を制御する。
【００８０】
図６の上段に示すように、ラージコア１２０タスク完了後に電源遮断される場合は、ラージコア１２０の給電・電源遮断に起因するオーバーヘッド電力量が増加するが、ラージコア１２０のリーク電力量は低減する。
【００８１】
図６の下段に示すように、ラージコア１２０タスク完了後に給電が継続される場合は、ラージコア１２０のリーク電力量を消費するが、ラージコア１２０の給電・電遮断に起因するオーバーヘッド電力量は消費しない。
【００８２】
階層型構成、非階層型構成の選択、及びラージコア１２０タスク完了後の電源遮断可否判定により、非アクティブ電力量の最適化が図れる。これらの制御は、入力パラメータ、判定アルゴリズムに基づき、判定専用回路１５０が担う。
【００８３】
前述したように、スモールコア１１０は、タスク条件１を活用し、センサ毎に、最初にサンプリングされたデータのデータ処理期間リミットを超えない範囲で後続のセンサデータをバッファリングするバッファ回路１１２と、バッファ制御回路１１４とを有する。
【００８４】
バッファ回路１１２は、スモールコア１１０の外に配置してもよい。
スモールコア１１０は、バッファリングタスクを処理する。なお、スモールコア１１０は、バッファリング以外のタスクを処理し、スモールコア１１０から処理結果を出力してもよい。
【００８５】
ラージコア１２０は、タスク条件１を活用し、センサ毎に、最初にサンプリングされたデータのデータ処理期間リミットを超えない範囲で後続のセンサデータをバッファリングするバッファ回路を有し、その制御はラージコア１２０のＣＰＵ１２４が行う。
【００８６】
バッファ回路１２２は、ラージコア１２０の外に配置してもよい。
ラージコア１２０は、データ一括処理タスクを処理し、処理結果を出力する。なお、ラージコア１２０は、データ一括処理タスク以外のタスクを処理し、処理結果を出力してもよい。
【００８７】
スモールコア１１０及びラージコア１２０は同一チップ内に実装しても、ＭＣＵ等の異なるチップとして実装してもよい。
【００８８】
同一チップ内に実装する場合は、図１に示す半導体装置１００はマルチコアのチップイメージであり、ＭＣＵ等の異なるチップとして実装する場合は、図１に示す半導体装置１００はボードイメージである。
【００８９】
図１に示すスモールコア１１０のバッファ回路１１２、及び又は、ラージコア１２０のバッファ回路１２２は、ＦＩＦＯのアドレス指定を要しないキュー型メモリでも、アドレス指定を要するメモリでもよいし、揮発性メモリでも、不揮発性メモリでもよい。
また、バッファ回路１１２、バッファ回路１２２は、センサ毎に記憶領域が分けられている。
【００９０】
揮発性メモリの場合には、スモールコア１１０及び又はラージコア１２０で電源遮断する場合には、メモリ内容を保持するために、メモリは給電状態にする。
【００９１】
不揮発性メモリの場合には、スモールコア１１０及び又はラージコア１２０で電源遮断する場合には、コア全体を電源遮断してもよい。
【００９２】
図１に示すスモールコア１１０のバッファ制御回路１１４は、汎用的なＣＰＵでも、より小型の専用シーケンサで実現してもよい。
【００９３】
ここで、スモールコア１１０によるバッファ制御とは、階層型構成選択時において、センサデータをスモールコア１１０のバッファ回路に書き込むことと、一括処理のために、ラージコア１２０からデータを読み出す（場合によってはスモールコア１１０からデータを読み出す）ことと、を制御することを意味する。
【００９４】
バッファ制御回路１１４は、ＣＰＵである場合には、ラージコア１２０のＣＰＵと異なる命令セットとし、機能（ビット数、周波数等）、サイズ、リーク電力量、ＢＥＴ等、消費電力量の最適化を図ったものでもよい。
【００９５】
判定専用回路１５０は、１以上の、異なるタイプのセンサに関連するパラメータと、ハードウェアに関連するパラメータと、その他のパラメータとを入力パラメータとして受け取る。
【００９６】
センサに関連するパラメータは、サンプリング周期「ＩＩ」と、センサデータを一括処理する上で、最初にサンプリングされたデータのデータ処理期間リミットを超えない範囲で可能な、バッファリング数（纏め度と称する）「Ｎ」を含む。
【００９７】
ハードウェアに関連するパラメータは、スモールコア１１０とラージコア１２０のリーク電力比「Ｌｓ／Ｌｌ比」と、ラージコア１２０の損益分岐点「ＢＥＴｌ」（Ｂｒｅａｋ  Ｅｖｅｎ  Ｔｉｍｅ  ｏｆ  Ｌａｒｇｅ  ｃｏｒｅ：この期間以上のラージコア１２０の電源遮断は、電力量低減効果がある）を含む。
その他のパラメータは、温度「Ｔ」、電圧「Ｖ」等を含む、
【００９８】
判定専用回路１５０は、入力パラメータ変更時に、入力パラメータ及び判定アルゴリズムに基づき、静的及び動的に、階層型又は非階層型の回路構成、給電状態、及びスタンバイモードを判定する（大局的判定）。
【００９９】
判定専用回路１５０は、ラージコア１２０タスク完了毎に、ラージコア１２０の損益分岐点「ＢＥＴｌ」と次のラージコア１２０タスク発生までの期間「ＩＩｎｅｘｔ」を比較し、ＩＩｎｅｘｔ≦ＢＥＴｌならば、ラージコア１２０の給電を継続し、ＢＥＴｌ＜ＩＩｎｅｓｔならば、ラージコア１２０を遮断する（局所的判定）。
【０１００】
判定専用回路１５０は、大局的判定用として、ＬＵＴ又は専用演算器等を有し、局所的判定用として比較器等を有する。
【０１０１】
図１３は、判定専用回路１５０の大局的判定機能をＬＵＴで実装した場合を説明するための図である。この場合、判定専用回路１５０は、ラージコア１２０から受け取った入力パラメータから、ＬＵＴのエントリを参照し、センサデータを階層型構成、非階層型構成のどちらで処理をするかを判定する。
【０１０２】
ＬＵＴのエントリには、予め入力パラメータに対応した判定結果が格納されているが、この結果は、後述する判定アルゴリズムに従って決定したものである。
【０１０３】
ＬＵＴのエントリは、静的な入力パラメータ（プログラミング時に確定する変数。センサ関連パラメータ「ＩＩ」、「Ｎ」、ハードウェア関連パラメータ「Ｌｓ／Ｌｌ比」、「ＢＥＴｌ」）、及び動的な入力パラメータ（実行時に変動する変数。温度Ｔ、電圧Ｖ等）、全てに対応したものでもよい。
【０１０４】
また、ＬＵＴのエントリは、最低限、静的な入力パラメータに対応したものを用意し、動的な入力パラメータが変化した際は、ＬＵＴのエントリを書き換えてもよい。
【０１０５】
上記説明を補足すると、図１３では入力パラメータとして「ＩＩａｖｅ」、「Ｎａｖｅ」とあるが、これは後述する複数センサの異なるＩＩ及びＮをラージコア１２０でアベレージング処理した後のＩＩ及びＮである。
【０１０６】
また、図１３のＬＵＴは一例として静的な入力パラメータ（ＩＩａｖｅ、Ｎａｖｅ、Ｌｓ／Ｌｌ、ＢＥＴｌ）に対応しているが、さらにプログラム実行時に変動する動的な入力パラメータである温度Ｔ及び電圧Ｖを考慮することも可能である。
【０１０７】
Ｌｓ／Ｌｌ比及びＢＥＴｌは、動的な入力パラメータである温度Ｔ、電圧Ｖを変数とする関数となり、温度Ｔ及び電圧Ｖがプログラム実行中に規定のレンジを超えた場合は、新しい温度Ｔ及び電圧Ｖのレンジに対応したＬｓ／Ｌｌ比、ＢＥＴｌに対して構成の判定が必要となる。
【０１０８】
これを実装する手段として下記２種類の方法が考えられる。
１つは、動的な入力パラメータに対応してＬＵＴのエントリを拡張する方法である。
温度Ｔまたは電圧Ｖが規定のレンジを超えた場合には、新しい温度Ｔまたは電圧Ｖのレンジに対応したＬＵＴのエントリを参照し、構成を判定する。
【０１０９】
ただし、この場合は、ＬＵＴの規模が大きくなる。
例えば温度Ｔを低温、常温、高温のレンジに分けるとすると、静的な入力パラメータ（ＩＩａｖｅ，  Ｎａｖｅ，  Ｌｓ／Ｌｌ，  ＢＥＴｌ）に対応したエントリは３倍になる。
【０１１０】
もう１つは、ＬＵＴのエントリを動的に書き換える方法である。
温度Ｔまたは電圧Ｖが規定のレンジを超えた場合には、新しい温度Ｔまたは電圧Ｖのレンジに対応したＬｓ／Ｌｌ比、及びＢＥＴｌをラージコア１２０により演算させ、動的にＬＵＴのエントリを書き換え、静的な入力パラメータ（ＩＩａｖｅ、Ｎａｖｅ、Ｌｓ／Ｌｌ，ＢＥＴｌ）に対して構成の判定をする。
【０１１１】
この場合はＬＵＴの規模を拡大する必要がないが、動的にＬＵＴのエントリを書き換えるオーバーヘッドが発生する。ただし、後述するアベレージング近似により、この演算の負荷は、低減される。
【０１１２】
図１４は、判定専用回路１５０の大局的判定機能を専用演算器で実装した場合のフローチャートである（Ｓ２００〜Ｓ２４２）。この場合、判定専用回路１５０は、ラージコア１２０から受け取った入力パラメータを、後述する大局的判定用判定アルゴリズムを実行する専用演算器で処理し、センサデータを階層型構成、非階層型構成のどちらで処理をするかを判定する。
【０１１３】
図１５は、判定専用回路１５０の局所的判定機能を比較器等で実装した場合のフローチャートである。図１５に示すように、この場合、ラージコア１２０は、ラージコア１２０タスク完了時に、次のラージコア１２０タスクまでの期間「ＩＩｎｅｘｔ」情報、及び判定専用回路１５０への入力パラメータであるラージコア１２０の損益分岐点「ＢＥＴｌ」を、判定専用回路１５０のレジスタに格納する（Ｓ３００、Ｓ３０４）。
【０１１４】
判定専用回路１５０は、次のラージコア１２０タスクまでの期間「ＩＩｎｅｘｔ」と、ラージコア１２０の損益分岐点「ＢＥＴｌ」と、を比較器で比較し（Ｓ３０４）、ＩＩｎｅｘｔ≦ＢＥＴｌならば、ラージコア１２０の給電を継続と判定し（Ｓ３０６：Ｎｏ、Ｓ３１０）、ＢＥＴｌ＜ＩＩｎｅｓｔならば、ラージコア１２０をの電源を遮断と判定し（Ｓ３０６：Ｙｅｓ、Ｓ３０８）、電源回路１４０を制御する。
【０１１５】
次に、大局的判定用の判定アルゴリズムについて説明する。
先ず簡単な単一センサの例から説明し、続いて複数センサにした場合の課題、その解決策を説明する。
【０１１６】
判定アルゴリズムは、基本的には階層型構成で処理をした場合の非アクティブ電力量と、非階層型で処理をした場合の非アクティブ電力量とを計算し、より非アクティブ電力量が小さくなる構成を判定する。
【０１１７】
以下、電力量比較計算では、階層型構成及び非階層型構成のアクティブ電力量（バッファリングタスク、一括処理タスク）は同じであり、互いに相殺するものと仮定し、計算上省略する。ただし、タスク処理中のリーク電力量は、非アクティブ電力量として計算に含める。また、前述したタスク条件５の近似を一例として利用する。
【０１１８】
単一センサでは、ラージコア１２０の損益分岐点「ＢＥＴｌ」と、次のラージコア１２０起動までの期間「ＩＩｎｅｘｔ」との大小関係により、ラージコア１２０の電源遮断可否が決まる。なお、「ＩＩｎｅｘｔ」は、階層型構成なら「ＩＩ＊Ｎ」であり、非階層型構成なら「ＩＩ」である。
【０１１９】
ラージコア１２０の電源供給状態により、ラージコア１２０の非アクティブ電力量が変化し、スモールコア１１０の非アクティブ電力量との差分も変化するため、階層型構成と非階層型構成の電力量比較もラージコア１２０の電源遮断可否条件に応じた下記条件で実施する。
【０１２０】
＜条件１：ＢＥＴｌ＜ＩＩ＞
この場合、階層型構成と非階層型構成のいずれにおいても、ラージコア１２０は電源遮断が可能である。
【０１２１】
＜条件２：ＩＩ≦ＢＥＴｌ＜ＩＩ＊Ｎ＞
この場合、ラージコア１２０は、階層型構成においては電源遮断が可能であり、非階層型構成においては電源遮断が不可である。
【０１２２】
＜条件３：ＩＩ＊Ｎ≦ＢＥＴｌ＞
この場合、層型構成と非階層型構成のいずれにおいても、ラージコア１２０は、電源遮断が不可である。
【０１２３】
条件１において、非階層型の場合のエネルギー（電力量）は、式（１）により求めることができる。
エネルギー(非階層型)＝(N-1)*EOH+Ll*II        (1)
但し，N：纏め度
EOH：電源遮断復帰に起因するオーバーヘッド電力量
Ll：ラージコア１２０のリーク電力
II：サンプリング周期
【０１２４】
また、階層型の場合のエネルギーは、式（２）により求めることができる。
エネルギー(階層型)＝Ls*N*II+EOH+Ll*II        (2)
但し，Ls：スモールコア１１０のリーク電力
N：纏め度
EOH：電源遮断復帰に起因するオーバーヘッド電力量
Ll：ラージコア１２０のリーク電力
II：サンプリング周期
【０１２５】
階層型構成の方が、エネルギー効率が高いと仮定すると、階層型構成により削減できるエネルギー（Saving Energy）は、式（３）により求めることができる。
Saving Energy=エネルギー(非階層型)−エネルギー(階層型)=(N-2)*EOH-Ls*N*II>0  (3)
【０１２６】
式（３）を変形すると、式（４）が得られる。
Ls/Ll<{(N-2)/(N*II)}*BETl        (4)
【０１２７】
条件２において、非階層型と階層型の場合のエネルギーは、式（５）と式（６）により夫々求めることができる。
エネルギー(非階層型)＝Ll*N*II            (5)
エネルギー(階層型)＝Ls*N*II+EOH+Ll*II    (6)
【０１２８】
階層型構成の方が、エネルギー効率が高いと仮定すると、階層型構成により削減できるエネルギーについて、式（７）により求めることができる。
Saving Energy=エネルギー(非階層型)−エネルギー(階層型)
=Ll*(N-1)*II-EOH-Ls*N*II>0                    (7)
【０１２９】
式（７）を変形すると、式（８）が得られる。
Ls/Ll<{(N-1)*II/(N*II)}-{1/(N*II)}*BETl        (8)
【０１３０】
条件３において、非階層型と階層型の場合のエネルギーは、式（９）と式（１０）により夫々求めることができる。
エネルギー(非階層型)＝Ll*N*II          (9)
エネルギー(階層型)＝Ls*N*II+Ll*N*II    (10)
【０１３１】
階層型構成の方が、エネルギー効率が高いと仮定すると、階層型構成により削減できるエネルギーについて、式（１１）により求めることができる。
Saving Energy=エネルギー(非階層型)−エネルギー(階層型)=-Ls*N*II>0      (11)
【０１３２】
式（１１）が成立しないため、条件３では、常に非階層型構成のほうが、エネルギー効率が高い。
【０１３３】
式（４）、式（８）、式（１１）から、図７に示す波形がプロットされる。
ここで、横軸はＢＥＴｌ、縦軸はＬｓ／Ｌｌ比であり、どちらもハードウェアにより定まるパラメータである。特定のハードウェアを想定すると、そのＬｓ／Ｌｌ比及びＢＥＴｌ値から、図７において黒丸で示すハードウェア点（ＨＰ：Ｈａｒｄｗａｒｅ  Ｐｏｉｎｔ）がプロットされる。
【０１３４】
階層型構成のほうが、非階層型構成よりも電力量効率が高いと仮定し、式（４）及び式（８）の不等式が導出されているため、式（４）及び式（８）を満たす領域（図７においてドットにより塗り潰された三角領域（Ｓｗｅｅｔ  Ａｒｅａ）の内側）にハードウェア点（ＨＰ）がプロットされた場合、階層型で処理したほうが、電力量効率が高い。逆に式（４）及び式（８）を満たさない領域（図７における三角領域（Ｓｗｅｅｔ  Ａｒｅａ）の外側）にハードウェア点がプロットされた場合、非階層型で処理したほうが、電力量効率が高い。
【０１３５】
非階層型構成の場合、さらに、ＢＥＴｌ＜ＩＩならば、ラージコア１２０タスク完了後にラージコア１２０への電源供給を遮断する間欠給電の方が電力量効率が良く、ＩＩ≦ＢＥＴｌならば、ラージコア１２０タスク完了後もラージコア１２０への電源供給を遮断しない常時給電の方が電力量効率が良い。
【０１３６】
図７のハードウェア点（ＨＰ）は、選択したハードウェアの入力パラメータ（Ｌｓ／Ｌｌ比，ＢＥＴｌ）により位置が決まり、三角領域（Ｓｗｅｅｔ  Ａｒｅａ）は、選択したセンサの入力パラメータ（Ｎ，ＩＩ）により形状が決まる。
【０１３７】
上記で説明した判定は単一センサのケースであり、計算が容易である。
複数のセンサを考慮した場合、それぞれのセンサでサンプリング周期「ＩＩ」及び纏め度「Ｎ」が異なり、下記の通り電力量の計算が複雑となる。
【０１３８】
例えば、非階層型構成でラージコア１２０のみでバッファリング、及び一括処理をする場合、複数センサ間のサンプリングタイミングのずれが時間経過で変わってくる。
【０１３９】
あるときはサンプリング又は一括処理の間隔がＢＥＴｌ以上で電源遮断可能であるし、ある時はサンプリング又は一括処理の間隔がＢＥＴｌ以下に詰まっていて電源遮断不可能な時もある。
【０１４０】
この動作は、周期的に（複数周期の最小公倍数）繰り返し、センサの数、又は特性に応じてより複雑、且つ長期的な周期になる。
【０１４１】
厳密に上記長期的な周期に渡り、各タイミングでの電源遮断可否を考慮し、電力量を計算し、非アクティブ電力量が低減する構成を判定することも、本発明による判定アルゴリズムの範囲外とはしない。
【０１４２】
本発明ではさらに、より簡単な、複数センサに対応した判定アルゴリズムを提案する。
この判定アルゴリズムにより、厳密に長期的周期で各タイミングの電源遮断可否を考慮して電力量を計算するよりも、大局的判定の演算量は減少する。
【０１４３】
それにより、専用演算器またはＬＵＴは小規模に、ＬＵＴであれば、動的パラメータが変化した際のＬＵＴエントリの書き換えも軽い負荷で可能となる。
【０１４４】
説明を進める前に、前述したタスク条件４と５を再度確認する。
タスク条件４では、各センサのサンプリング特性には、同期型と非同期型があり、区別する必要があることを述べた。
【０１４５】
タスク条件５では、階層型構成、非階層型構成、それぞれの電力量計算における、スタンバイモードの仮定や、タスク時間の近似には種々派生が考えられ、本発明の範囲は、説明で使用している一例に限定されないことを述べた。
【０１４６】
判定アルゴリズムとして、アベレージングの説明をする。
図８に入力パラメータ「ＩＩ」（サンプリング周期）のアベレージング概念を示す。
例として、センサ１（ＩＩ１＝２ｍｓ）、センサ２（ＩＩ２＝５ｍｓ）、センサ３（ＩＩ３＝１０ｍｓ）のケースで説明する。
【０１４７】
横軸は時間を表し、縦の棒、及び楕円は共にサンプリングのタイミングを表す。時間「Ｔ」は、全てのセンサ周期の最小公倍数、又は全てのセンサ周期に対して十分に長い時間とする。
【０１４８】
アベレージングされたサンプリング周期「ＩＩａｖｅ＿ａｓｙｎｃ」は式（１２）で定義される。
IIave_async=T/(T/II1+T/II2+T/II3)=10/8=1.25ms        (12)
【０１４９】
ここで、「Ｔ／ＩＩｎ」（ｎ：１，２，３）は周期Ｔ間におけるセンサｎのサンプリング数を表し、周期Ｔを全てのセンサのサンプリング数で割ることにより、ＩＩａｖｅ＿ａｓｙｎｃが求まる。
【０１５０】
定性的な説明を追加すると、まず全てのサンプリングタイミングをＯＲ取りし、間隔がばらばらなそれらを等間隔で整列させるとイメージできる。
【０１５１】
上記アルゴリズムでは、異なるセンサ間の同時刻に発生するサンプリングも別のサンプリングとしてカウントしている。複数センサデータのサンプリング位相が同期しており、全体周期Ｔに対する特定時刻でサンプリングタイミングが一致しているのであれば、次の全体周期Ｔの同時刻でもサンプリングタイミングは一致する。サンプリングタイミングが常に一致するのであれば、一度の給電・電源遮断で連続してタスク処理が可能であり、別サンプリングとしてカウントする必要はない。
【０１５２】
従って、式（１２）は、複数センサデータのサンプリング位相が同期していない、非同期センサのサンプリング周期「ＩＩａｖｅ＿ａｃｙｎｃ」を求めるアベレージングアルゴリズムと言える。
【０１５３】
同期センサのサンプリング周期「ＩＩａｖｅ＿ｓｙｎｃ」アベレージングアルゴリズムは、上記重複しているサンプリングを１サンプリングとカウントする。
【０１５４】
図９に同期センサのサンプリング周期「ＩＩａｖｅ＿ｓｙｎｃ」を求めるアベレージングアルゴリズムを示す。
【０１５５】
全てのセンサのサンプリング周期の最大公約数（図９では１ｍｓ）をｎの最小単位とする。ｎ＝０、１ｍｓ、２ｍｓ、・・・、９ｍｓにおいて、下記式（１３）の判定条件を各センサ１〜３のいずれかが満たせば、１サンプリングとカウントする。
サンプリング判定：n/II=整数(n=0, 1ms, …, 9ms)        (13)
【０１５６】
各ｎ値において、全てのセンサのいずれかが式（１３）に該当すれば１サンプリングとカウントし、全てのｎ値で式（１３）のサンプリング判定を実施し、式（１４）に示すように、周期Ｔをトータルのサンプリング数で割る。
IIave_sync=T/(サンプリング判定結果＠n=0, 1ms, 2ms,…9ms)=10ms/6=1.66ms  (14)
【０１５７】
式（１４）は、同期センサのサンプリング周期「ＩＩａｖｅ＿ｓｙｎｃ」を求めるアベレージングアルゴリズムとなる。
【０１５８】
次に図１０に入力パラメータ「Ｎ」（纏め度）のアベレージング概念を示す。
例として、センサ１（ＩＩ１＝２ｍｓ，Ｎ１＝２）、センサ２（ＩＩ２＝５ｍｓ，Ｎ２＝２）、センサ３（ＩＩ３＝１０ｍｓ，Ｎ３＝２）のケースで説明する。
【０１５９】
横軸は時間を表し、縦の棒はサンプリングのタイミングを表し、楕円は一括処理タスクの発生タイミングを示す。周期「Ｔ」は、全てのセンサの一括処理周期の最小公倍数、又は全てのセンサの一括処理周期に対して十分に長い時間とする。
【０１６０】
アベレージングされた纏め度「Ｎａｖｅ＿ａｓｙｎｃ」は下記の式（１５）と式（１６）で求められる。
NT=T/{T/(II1*N1)+T/(II2*N2)+T/(II3*N3)}=2.5ms        (15)
Nave_async=NT/IIave_acync=2.5ms/1.25ms=2        (16)
【０１６１】
式（１５）と式（１６）における「ＮＴ」は、一括処理の平均発生周期を表す。
定性的な説明を追加すると、まず全ての一括処理タイミングをＯＲ取りし、間隔がばらばらなそれらを等間隔（「ＮＴ」）で整列させる。
【０１６２】
これを同じく等間隔で整列されたＩＩａｖｅ＿ａｓｙｎｃで割ることにより、アベレージングされた纏め度「Ｎａｖｅ＿ａｓｙｎｃ」が求まる。
【０１６３】
サンプリング周期のアベレージングアルゴリズムと同様の理由から、非同期センサと、同期式センサとで、区別される。図１０及び式（１６）は非同期センサの場合である。
【０１６４】
図１１に同期式センサの纏め度「Ｎａｖｅ＿ｓｙｎｃ」を求めるアベレージングアルゴリズムを示す。
【０１６５】
全てのセンサのサンプリング周期と纏め度の積（ＩＩ＊Ｎ）の最大公約数２ｍｓをｎの最小単位とする。
そして、ｎ＝０、２ｍｓ、４ｍｓ、６ｍｓ、・・・、１８ｍｓにおいて、下記式（１７）の判定条件を各センサ１〜３のいずれかが満たせば１回の一括処理としてカウントする。すなわち、一回の給電・電源遮断の間に連続してタスク処理をする。
一括処理判定：n/(II*N)=整数(n=0, 2ms, 4ms, …, 18ms)        (17)
【０１６６】
全てのｎ値において、全てのセンサのいずれかが式（１７）に該当すれば１回の一括処理としてカウントし、全てのｎ値で式（１７）の一括処理判定を実施し、式（１８）に示すように、周期Ｔをトータルの一括処理数で割る。
NT=T/(一括処理判定結果＠0, 2ms, 4ms, 6ms, …,18ms)=20ms/6≒3.33ms    (18)
【０１６７】
そして、式（１９）により、同期式センサにおける纏め度「Ｎａｖｅ＿ｓｙｎｃ」を求める。なお、式（１８）と式（１９）における「ＮＴ」は、一括処理の平均発生間隔を表す。
Nave_sync=NT/IIave_sync=3.33ms/1.66ms=2        (19)
式（１９）は、同期式センサにおける纏め度「Ｎａｖｅ＿ｓｙｎｃ」を求めるアベレージングアルゴリズムとなる。
【０１６８】
判定専用回路１５０は、複数の同期式センサに関して「ＩＩａｖｅ＿ｓｙｎｃ」及び「Ｎａｖｅ＿ｓｙｎｃ」を計算する。そして、複数の同期式センサのＩＩａｖｅ＿ｓｙｎｃ及びＮａｖｅ＿ｓｙｎｃを、複数の同期式センサを代表するパラメータとして、残りの複数の非同期式センサの一つとして扱い、非同期式センサの「ＩＩａｖｅ＿ａｓｙｎｃ」及び「Ｎａｖｅ＿ａｓｙｎｃ」を計算し、これを最終的な入力パラメータ「ＩＩａｖｅ」及び「Ｎａｖｅ」とする。
【０１６９】
複数の同期式センサと複数の非同期式センサが混在した場合においても、上記アルゴリズムにより、「ＩＩａｖｅ」、「Ｎａｖｅ」を求め（同期式、非同期式双方の特性が含まれる）、式（４）、式（８）、式（１１）、及び図７のプロットに適用することにより（図１４のフローチャートと同義）、少ない演算量で、非アクティブ電力量が最適となる、階層型構成及び非階層型構成の判定が可能である。
【０１７０】
また、単一センサの場合は、階層型構成、非階層型構成判定時に、ラージコア１２０の電源遮断可否判定も可能であった。しかしながら、複数センサの場合には、時間の経過でラージコア１２０タスクの発生タイミングが変化するため、ラージコア１２０の電源遮断可否も異なってくる。
【０１７１】
そのため、入力パラメータが変更された際に（使用されるセンサセットの変更等）、先ず判定専用回路１５０は、大局的判定として、階層型構成、非階層型構成を判定する。次に判定された構成でタスク処理実行中に、ラージコア１２０タスク完了毎に、判定専用回路１５０は、局所的判定として、ラージコア１２０の電源遮断可否を判定する。
【０１７２】
図１に示す電源回路１４０は、判定専用回路１５０が大局的判定で、階層型構成と判定した場合には、スモールコア１１０を給電状態とし、ラージコア１２０を電源遮断状態とする。その間、スモールコア１１０は、センサデータを規定量バッファリングする。
【０１７３】
電源回路１４０は、スモールコア１１０のバッファリングが完了したら、ラージコア１２０を給電状態とする。ラージコア１２０は、起動後にセンサデータの一括処理を行う。
電源回路１４０は、ラージコア１２０の一括処理が完了したら、再度ラージコア１２０を電源遮断状態とする。
【０１７４】
図１に示す電源回路１４０は、判定専用回路１５０が大局的判定で、非階層型構成と判定した場合には、スモールコア１１０を常時電源遮断状態とし、ラージコア１２０を給電状態とする。その間、ラージコア１２０は、センサデータを規定量バッファリングし、一括処理をする。
【０１７５】
電源回路１４０は、さらにラージコア１２０タスク完了後の度に、判定専用回路１５０の局所的判定に従い、ラージコア１２０を電源遮断するか、給電を継続するかを切り替える。
【０１７６】
図１に示す判定専用回路１５０は、スモールコア１１０及びラージコア１２０、それぞれの温度情報に基づき、階層型構成、非階層型構成の判定をする。
【０１７７】
それぞれのコアの使用状況等で温度が変化するとハードウェア関連パラメータであるＬｓ／Ｌｌ比が変化し、階層型、非階層型判定の変更もあり得る。
【０１７８】
図１に示す判定専用回路１５０は、スモールコア１１０及びラージコア１２０、それぞれの電圧情報に基づき、階層型構成、非階層型構成の判定をする。
【０１７９】
それぞれのコアの電圧状態によって、Ｌｓ／Ｌｌ比，  ＢＥＴｌが変化し、階層型、非階層型判定の変更もあり得る。
【０１８０】
図１に示す判定専用回路１５０は、入力パラメータに変更がなければ、階層型、非階層型判定処理をすることなく、現在の構成を維持する。
【０１８１】
図１に示すラージコア１２０は、特定のセンサセットがある事象を感知した（例えば焦電センサ等が人の存在を感知した）場合、次に使用するセンサセットを決定する（例えば画像カメラ等が追加で起動する）。上記決定に従い、ラージコア１２０は、セレクタ１０２を制御し、セレクタ１０２は使用する各センサセットデータを出力する。
使用されるセンサセットの入力パラメータにより、階層型、非階層型判定の変更もあり得る。
【０１８２】
図１に示す周期的且つゆるい時間制約を満たさないセンサ（センサＮ）に関しては、直接ラージコア１２０においてリアルタイムに処理されてもよい。
その場合、ラージコア１２０は常時給電状態となるため、自動的に非階層型構成が選択されてもよい。
【０１８３】
図１に示すスモールコア１１０は、タスク実行時のみ給電してもよい。その場合、スモールコア１１０の電力量計算は、間欠給電に対応した式とし、上述した判定アルゴリズムに基づき階層型構成、非階層型構成が判定される。
【０１８４】
図１２に半導体装置１００の主たる構成要素回路に対応するフローチャートを示す。
半導体装置１００は、起動すると、まず、初期化（例えば、起動時の使用センサセットの選択）を行う（Ｓ１００）。
【０１８５】
判定専用回路１５０は、センサセット変更時等の大局的判定として、入力パラメータ及び判定アルゴリズムに基づき、非アクティブ電力量効率が最適となるように、階層型構成、非階層型構成を判定する（Ｓ１０２）。
【０１８６】
判定専用回路１５０が階層型構成を選択した場合、ステップＳ１０４に進み、判定専用回路１５０が非階層型構成を選択した場合、ステップＳ１３０に進む。
【０１８７】
Ｓ１０４〜Ｓ１２８までは、階層型データ処理である。
判定専用回路１５０は、入力パラメータであるラージコア１２０の損益分岐点「ＢＥＴｌ」と、ラージコア１２０から受け取る次回ラージコア１２０起動までの期間「ＩＩｎｅｘｔ」と、を比較し、ＢＥＴｌ＜ＩＩｎｅｘｔの場合は、ラージコア１２０の電源遮断を判定し、ＩＩｎｅｘｔ≦ＢＥＴｌの場合はラージコア１２０への給電継続を判定する（ラージコア１２０タスク完了毎の局所的判定）。
【０１８８】
Ｓ１０４において、判定専用回路１５０がラージコア１２０の電源遮断を判定した場合には、Ｓ１１０に進み、判定専用回路１５０がラージコア１２０への給電継続を判定した場合には、Ｓ１２０に進む。
【０１８９】
Ｓ１１０〜Ｓ１１８は、階層型データ処理において、ラージコア１２０タスク完了後ラージコア１２０電源遮断する場合を示す。
【０１９０】
この場合、電源回路１４０は、スモールコア１１０の電源を供給し、ラージコア１２０の電源を遮断する（Ｓ１１０）。
【０１９１】
スモールコア１１０は、各センサデータをバッファリングする（Ｓ１１２）。
スモールコア１１０は、それぞれのセンサが規定量バッファリングを完了したかを判定する（Ｓ１１４）。スモールコア１１０があるセンサのバッファリング完了を判定した場合には、Ｓ１１６に進み、スモールコア１１０がどのセンサのバッファリング完了を判定しなかった場合には、Ｓ１１２に戻り、バッファリングを継続する。
【０１９２】
Ｓ１１６において、電源回路１４０は、ラージコア１２０を起動する。
ラージコア１２０は、スモールコア１１０のバッファ回路から、バッファリングされたデータを読み出し、一括処理すると共に、処理結果から、次に使用するセンサセットを判定する（Ｓ１１８）。
これにて、処理がＳ１０２に戻る。
【０１９３】
Ｓ１２０〜Ｓ１２８は、階層型データ処理において、ラージコア１２０タスク完了後ラージコア１２０への給電を継続する場合を示す。
【０１９４】
この場合、電源回路１４０は、スモールコア１１０の電源を供給し、ラージコア１２０の給電を継続する（Ｓ１２０）。
【０１９５】
スモールコア１１０は、各センサデータをバッファリングする（Ｓ１２２）。
スモールコア１１０は、それぞれのセンサが規定量バッファリングを完了したかを判定する（Ｓ１２４）。スモールコア１１０があるセンサのバッファリング完了を判定した場合には、Ｓ１２８に進み、スモールコア１１０がどのセンサのバッファリング完了を判定しなかった場合には、Ｓ１２２に戻り、バッファリングを継続する。
【０１９６】
Ｓ１２８において、ラージコア１２０は、スモールコア１１０のバッファ回路から、バッファリングされたデータを読み出し、一括処理すると共に、処理結果から、次に使用するセンサセットを判定する。
これにて、処理がＳ１０２に戻る。
【０１９７】
Ｓ１３０〜Ｓ１５８は、非階層型データ処理である。
Ｓ１３０において、判定専用回路１５０は、ラージコア１２０の損益分岐点「ＢＥＴｌ」と次回ラージコア１２０起動までの期間「ＩＩｎｅｘｔ」とを比較し、ＢＥＴｌ＜ＩＩｎｅｘｔの場合は、ラージコア１２０の電源遮断を判定し、ＩＩｎｅｘｔ≦ＢＥＴｌの場合はラージコア１２０への給電継続を判定する（ラージコア１２０タスク完了毎の局所的判定）。
【０１９８】
判定専用回路１５０がラージコア１２０の電源遮断を判定した場合には、Ｓ１４０に進み、判定専用回路１５０がラージコア１２０への給電継続を判定した場合には、Ｓ１５０に進む。
【０１９９】
Ｓ１４０〜Ｓ１４８は、非階層型データ処理において、ラージコア１２０へ間欠給電する場合を示す。
【０２００】
電源回路１４０は、スモールコア１１０の電源を遮断し、又は遮断を継続し、ラージコア１２０の給電をタスク処理中のみ給電する間欠給電とする（Ｓ１４０）。
【０２０１】
ラージコア１２０は、各センサデータをバッファリングする（Ｓ１４２）。
ラージコア１２０は、それぞれのセンサが規定量バッファリングを完了したかを判定する（Ｓ１４４）。
【０２０２】
ラージコア１２０があるセンサのバッファリング完了を判定した場合には、Ｓ１４８に進み、ラージコア１２０がどのセンサのバッファリング完了を判定しなかった場合には、Ｓ１３０に戻る。
【０２０３】
Ｓ１４８において、ラージコア１２０は、ラージコア１２０のバッファ回路から、バッファリングされたデータを読み出し、一括処理すると共に、処理結果から、次に使用するセンサセットの変更を判定する。
これにて、処理がＳ１０２に戻る。
【０２０４】
Ｓ１５０〜Ｓ１５８は、非階層型データ処理において、ラージコア１２０への給電を継続する場合を示す。
【０２０５】
電源回路１４０は、スモールコア１１０の電源を遮断し、又は遮断を継続し、ラージコア１２０の電源をタスク処理完了後も給電継続とする（Ｓ１５０）。
【０２０６】
ラージコア１２０は、各センサデータをバッファリングする（Ｓ１５２）。
ラージコア１２０は、それぞれのセンサが規定量バッファリングを完了したかを判定する（Ｓ１５４）。
【０２０７】
ラージコア１２０があるセンサのバッファリング完了を判定した場合には、Ｓ１５８に進み、ラージコア１２０がどのセンサのバッファリング完了を判定しなかった場合には、Ｓ１３０に戻る。
【０２０８】
Ｓ１５８において、ラージコア１２０は、ラージコア１２０のバッファ回路から、バッファリングされたデータを読み出し、一括処理すると共に、処理結果から、次に使用するセンサセットを判定する。
これにて、処理がＳ１０２に戻る。
【０２０９】
＜第２の実施の形態＞
第１の実施の形態の半導体装置１００のデータ処理階層においては、スモールコア１１０とラージコア１２０の２段構成であったが、本発明はコアの段数を制限しない。この場合、階層型はどの複数のコアを使用してもよい、また、非階層型も、どのコアを使用してもよい。判定専用回路は、非アクティブ電力量が最適化される構成を判定する。ここで、第２の実施の形態として、３段構成の一例を説明する。
【０２１０】
図１６は、第２の実施の形態にかかる半導体装置２００を示す。半導体装置２００は、セレクタ１０２、ＡＦＥ１０４、セレクタ２０６、ＡＦＥ１０８、セレクタ２０８、スモールコア２１０、ミディアムコア（ｍｅｄｉｕｍ  ｃｏｒｅ）２２０、ラージコア２３０、電源回路２４０、判定専用回路２５０を備える。スモールコア２１０、ミディアムコア２２０、ラージコア２３０は、夫々、バッファ回路２１２、バッファ回路２２２、バッファ回路２３２を有する。
【０２１１】
セレクタ２０６は、ＡＦＥ１０４を介してセンサ１〜センサＭからのデータが入力される。セレクタ２０６は、判定専用回路２５０の制御に従って、スモールコア２１０、ミディアムコア２２０、ラージコア２３０のいずれかを選択し、選択したコアに、入力されたデータを伝送する。
【０２１２】
セレクタ２０８は、ＡＦＥ１０８を介してセンサＮからのデータが入力される。セレクタ２０８は、判定専用回路２５０の制御に従って、ミディアムコア２２０とラージコア２３０のいずれかを選択し、選択したコアに、入力されたデータを伝送する。
【０２１３】
判定専用回路２５０は、３つのコアのうちの２つを選択し、該２つのコアを対象に、階層型構造、非階層型構造を決定する。
【０２１４】
＜第３の実施の形態＞
上述した各実施の形態において、コア内部のバッファ回路によりバッファリングを行うが、バッファ回路は、コアの外に設けられ、各コアにより共有されるようにしてもよい。本第３の実施の形態としては、第１の実施の形態にかかる半導体装置１００をこのような構成にした場合を例にして説明する。
【０２１５】
図１７は、第３の実施の形態にかかる半導体装置３００を示す。バッファ回路３０２は、スモールコア３１０とラージコア３２０の外部に設けられおり、スモールコア３１０とラージコア３２０から、共通に書込み、及び読出しされる。この点を除き、半導体装置３００は、半導体装置１００と同様である。
【０２１６】
判定専用回路１５０が階層型構成を選択した場合には、センサデータは、スモールコア３１０のバッファ制御回路１１４によりバッファ回路３０２に書き込まれる。
【０２１７】
バッファ回路３０２に、あるセンサデータがタスク条件１を満たす範囲で規定量たまったら、ラージコア３２０が起動し、バッファ回路３０２から、上記規定量たまったセンサのデータを読み出し、一括処理する。
【０２１８】
判定専用回路１５０が非階層型構成を選択した場合には、センサデータは、ラージコア３２０のＣＰＵ１２４によりバッファ回路３０２に書き込まれる。
【０２１９】
バッファ回路３０２に、あるセンサデータがタスク条件１を満たす範囲で規定量たまったら、ラージコア３２０は、バッファ回路３０２から、上記規定量たまったセンサのデータを読み出し、一括処理する。
【０２２０】
非階層型構成において、ラージコア３２０に間欠給電するか常時給電するかの制御は、半導体装置１００のときと同様であり、ここで説明を省略する。
【０２２１】
半導体装置３００のように、スモールコア３１０及びラージコア３２０から、共通にバッファ回路３０２に書込み、及び読出し可能なことにより、階層型構成から非階層型構成に切り替わる場合には、スモールコアの内部バッファ回路内のデータをラージコアの内部バッファ回路に移し替える必要がなく、非階層型構成から階層型構成に切り替わる場合には、ラージコアの内部バッファ回路内のデータをスモールコアの内部バッファ回路に移し替える必要がないため、データ転送に起因する電力量消費の軽減を図ることができる。
【０２２２】
＜第４の実施の形態＞
上述した各実施の形態は、本発明の技術を複数のセンサからデータが入力されるデータ処理装置に適用した場合の例である。本発明は、単一のセンサのみからデータが入力されるデータ処理装置にも適用できることは勿論である。ここで、第４の実施の形態として、１例を簡単に説明する。
【０２２３】
図１８は、第４の実施の形態にかかる半導体装置４００を示す。半導体装置４００は、セレクタ４０２、記憶部４０４、第１の処理部４１０、第２の処理部４２０、電源供給部４４０、制御部４５０を備え、単一のセンサ（センサ１）からデータが入力される。
【０２２４】
単一のセンサからのみデータが入力される点を除き、半導体装置４００は、半導体装置３００と同様である。セレクタ４０２、記憶部４０４、第１の処理部４１０、第２の処理部４２０、電源供給部４４０、制御部４５０は、夫々、半導体装置３００におけるセレクタ１０６、バッファ回路３０２、スモールコア３１０、ラージコア３２０、電源回路１４０、判定専用回路１５０に夫々対応する。
【０２２５】
なお、センサ１からのみデータが入力されるため、判定専用回路１５０は、階層型構造と非階層型構造の選択時、非階層型構造の場合における第２の処理部４２０への給電態様（常時給電か間欠給電）の選択時に、該センサのサンプリング周期と纏め度を用いる。
【０２２６】
＜第５の実施の形態＞
図１９は、第５の実施の形態にかかる半導体装置５００を示す。半導体装置５００は、単一のセンサからのみデータが入力される場合の別の例であり、セレクタ５０２、第１の処理部５１０、第２の処理部５２０、電源供給部５４０、制御部５５０を備える。
【０２２７】
単一のセンサからのみデータが入力される点を除き、半導体装置５００は、半導体装置１００と同様である。セレクタ５０２、第１の処理部５１０、第２の処理部５２０、電源供給部５４０、制御部５５０は、夫々、半導体装置１００におけるセレクタ１０６、スモールコア１１０、ラージコア１２０、電源回路１４０、判定専用回路１５０に夫々対応する。また、第１の処理部５１０における第１のメモリ５１２は、半導体装置１００のスモールコア１１０におけるバッファ回路１１２に対応し、第２の処理部５２０における第２のメモリ５２２は、半導体装置１００のラージコア１２０におけるバッファ回路１２２に対応する。
【０２２８】
半導体装置４００における判定専用回路１５０と同様に、半導体装置５００にセンサ１からのみデータが入力されるため、半導体装置５００の判定専用回路１５０も、階層型構造と非階層型構造の選択時、非階層型構造の場合における第２の処理部５２０への給電態様（常時給電か間欠給電）の選択時に、該センサのサンプリング周期と纏め度を用いる。
【０２２９】
以上、本願発明者によってなされた発明を実施の形態に基づいて説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の増減、変更、組合せが可能である。
【符号の説明】
【０２３０】
１００  半導体装置
１０２  セレクタ
１０４  ＡＦＥ
１０６  セレクタ
１０８  ＡＦＥ（アナログ・フロント・エンド）
１１０  スモールコア
１１２  バッファ回路
１１４  バッファ制御回路（シーケンサまたはＣＰＵ）
１１６  温度センサ
１１８  電圧情報
１２０  ラージコア
１２２  バッファ回路
１２４  ＣＰＵ
１２６  温度センサ
１２８  電圧情報
１４０  電源回路
１５０  判定専用回路
２００  半導体装置
２０６  セレクタ
２０８  セレクタ
２１０  スモールコア
２１２  バッファ回路
２２０  ミディアムコア
２２２  バッファ回路
２３０  ラージコア
２３２  バッファ回路
２４０  電源回路
２５０  判定専用回路
３００  半導体装置
３０２  バッファ回路
３１０  スモールコア
３２０  ラージコア
４００  半導体装置
４０２  セレクタ
４０４  記憶部
４１０  第１の処理部
４２０  第２の処理部
４４０  電源供給部
４５０  制御部
５００  半導体装置
５０２  セレクタ
５１０  第１の処理部
５１２  第１のメモリ
５２０  第２の処理部
５２２  第２のメモリ
５４０  電源供給部
５５０  制御部
【図１】
2015011474.tif 000003
【図２】
2015011474.tif 000004
【図３】
2015011474.tif 000005
【図４】
2015011474.tif 000006
【図５】
2015011474.tif 000007
【図６】
2015011474.tif 000008
【図７】
2015011474.tif 000009
【図８】
2015011474.tif 000010
【図９】
2015011474.tif 000011
【図１０】
2015011474.tif 000012
【図１１】
2015011474.tif 000013
【図１２】
2015011474.tif 000014
【図１３】
2015011474.tif 000015
【図１４】
2015011474.tif 000016
【図１５】
2015011474.tif 000017
【図１６】
2015011474.tif 000018
【図１７】
2015011474.tif 000019
【図１８】
2015011474.tif 000020
【図１９】
2015011474.tif 000021