(57)【要約】【課題】構成の追加や大型化なく、オーバーシュートがなく、緩やかに電圧を上昇させる。【解決手段】所定電圧出力部と、漸次高圧出力部と、前記所定電圧出力部の出力電圧と前記漸次高圧出力部の出力電圧を比較するコンパレータと、前記コンパレータの比較結果に基づき前記漸次高圧出力部の出力電圧から前記所定電圧出力部の出力電圧へ切り換えを行って外部出力電圧を得る電圧切換部とを具備し、前記コンパレータは、前記所定電圧出力部の出力電圧を基準電圧側端子へ取込み、この取り込んだ電圧よりも所定のオフセット電圧だけ低い電圧を基準電圧として比較を行うオフセットコンパレータである。【選択図】図７
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【特許請求の範囲】
【請求項１】
所定電圧値を有する電圧を出力する所定電圧出力部と、
時間の経過に伴って電圧値を徐々に高くして出力する漸次高圧出力部と、
前記所定電圧出力部の出力電圧と前記漸次高圧出力部の出力電圧を比較するコンパレータと、
前記コンパレータの比較結果に基づき前記漸次高圧出力部の出力電圧から前記所定電圧出力部の出力電圧へ切り換えを行って外部出力電圧を得る電圧切換部と
を具備し、
前記コンパレータは、前記所定電圧出力部の出力電圧を基準電圧側端子へ取込み、この取り込んだ電圧よりも所定のオフセット電圧だけ低い電圧を基準電圧として比較を行うオフセットコンパレータであることを特徴とするソフトスタート回路。
【請求項２】
オフセットコンパレータは、差動増幅回路を含み、
前記差動増幅回路の２入力端子にそれぞれ接続されているペアのトランジスタと、前記差動増幅回路内において前記ペアのトランジスタにそれぞれ接続されている第２のペアのトランジスタとの少なくとも一方のペアにおいて各トランジスタの素子サイズが異なることを特徴とする請求項１に記載のソフトスタート回路。
【請求項３】
出力電圧と基準電圧との比較を行い、比較結果に基づいて出力電圧を制御する電源回路において、
前記比較を行うコンパレータへ基準電圧を与える回路として、請求項１または２に記載のソフトスタート回路を用いたことを特徴とする電源回路。
【請求項４】
電源回路は、同期整流型降圧ＤＣＤＣコンバータ、非同期整流型降圧ＤＣＤＣコンバータ、シリーズレギュレータ、同期整流型昇圧ＤＣＤＣコンバータ、非同期整流型昇圧ＤＣＤＣコンバータのいずれかであることを特徴とする請求項３に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、突入電流の阻止などを目的として用いられるソフトスタート回路及びこのソフトスタート回路を用いて構成した電源装置に関するものである。
【背景技術】
【０００２】
同期整流型降圧スイッチングレギュレータは、一般的に図１の概念図に示すように構成される。このスイッチングレギュレータは抵抗Ｒ１と抵抗Ｒ２によって分圧された電圧レベルと内部参照電圧ＶＲＥＦが一致するよう制御される。そのため、出力コンデンサＣｏｕｔが放電した状態において、この電源装置を始動させると、出力電圧ＶＯＵＴは急峻に立ち上がることになる。このとき、出力コンデンサＣｏｕｔへの電荷流入は時間的に高い密度となり、内部回路やインダクタの破壊或いは劣化につながることがある。そのため、始動時における突入電流のピーク値を小さく抑えたいという要望がある。
【０００３】
そこで、一般的に電源回路には出力電圧を緩やかに立ち上げるソフトスタート機能が実装されている場合が多い。図２に、始動時からの時間経過と電流値の変化を示す波形図を示した。図２において、実線で示したソフトスタート機能がない場合には、始動時において出力コンデンサＣｏｕｔへ急速に電荷が与えられることになるため、出力電流ＩＯＵＴのピーク値が大きくなる。一方、ソフトスタート機能を利用し緩やかに出力電圧ＶＯＵＴを立ち上げた(図２において破線で示した)場合には、出力電流ＩＯＵＴのピーク値は小さくなる。
【０００４】
このソフトスタート機能の実装方法として、参照電圧ＶＲＥＦを緩やかに立ち上げる手法がある。ソフトスタート機能は、例えば図３に示すような簡単な回路にて実現が可能である。図３において、スイッチＳＷ２をＯＮ、スイッチＳＷ１をＯＦＦとし、定電流源（Ｉ１）とコンデンサ（Ｃ１）などで構成される時定数を持たせたランプ回路の出力を参照電圧ＶＲＥＦとし、緩やかに参照電圧ＶＲＥＦを立ち上げる。これによって、電源回路の出力電圧ＶＯＵＴを参照電圧ＶＲＥＦに追従させ、ソフトスタート機能を実現する。
【０００５】
ただし、これだけでは参照電圧ＶＲＥＦが目標電圧を越えてしまうため、コンパレータＣＭＰ１と、目標電圧となるBand Gap Reference（ＢＧＲ）などで生成された基準電圧ＶＢＧＲと比較を行う。ランプ出力電圧がＢＧＲ出力などの基準電圧ＶＢＧＲに到達したことを検出すると、スイッチＳＷ２は開放となり、スイッチＳＷ１が短絡される。これにより、ランプ回路の充電は停止し、参照電圧ＶＲＥＦにはＢＧＲ出力などの基準電圧ＶＢＧＲが目標電圧として出力されるようになる。
【０００６】
ところが、この図３に示したソフトスタート回路の構成には課題がある。即ち、コンパレータＣＭＰ１には遅延時間が存在するため、目標電圧であるＢＧＲ出力で検出を行わせようとしても、それより少し高い電圧でスイッチＳＷ１とスイッチＳＷ２の切り換えが行われてしまうのである。この結果、図４（ａ）に示すように、参照電圧ＶＲＥＦがオーバーシュートを起こしてしまう。この参照電圧ＶＲＥＦにより出力電圧を制御しているため、出力電圧ＶＯＵＴにも同様にオーバーシュートが起こる（図４（ｂ））。オーバーシュート電圧は、そのレベルにより素子の破壊や収束の不安定さを招くためにしばしば倦厭される。
【０００７】
この問題に対処するための手法として、図５に示すような回路構成を採用することができる。これは特許文献１において紹介されている手法であり、参照電圧より少し低い参照電圧をもう一つ生成し、それをソフトスタート完了目標に設定するというものである。この手法によれば、遅延時間を考慮し目標よりやや低い電圧でコンパレータＣＭＰ１に判定を行わせることが可能となり、オーバーシュートの発生がなくなる。即ち、この機能を実装した場合には、コンパレータＣＭＰ１による判定動作が図６に示されるＶＲＥＦ２により行われ、判定後は本来の目標電圧であるＶＲＥＦ１に切換えられる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１５９２８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、この特許文献１に示された手法には大きな問題がある。それは基準電圧の系統が増加してしまうことである。電源回路などの基準となるＢＧＲなどは雑音に弱いことが多い。そのため、図５に示したような構成では、雑音の影響を考慮しバッファの後段で抵抗分圧し、ＶＲＥＦ２を生成することが好ましい。ただし、この場合常時電流を流す必要があるため、消費電力を抑えるための高抵抗が必要となり大きな面積が必要となる。回路的な工夫により、ＢＧＲの電圧生成過程でやや低い電圧ＶＲＥＦ２を生成することも可能である。この場合は電流や面積の増加は発生しないが、多くの基準電圧配線を引き回すことによって雑音性能が劣化してしまう。これに対してはＶＲＥＦ２にもＢｕｆｆｅｒを挿入することにより回避可能であるが、やはり面積や消費電流の増加につながってしまうという問題があった。
【００１０】
本発明は上記のような従来のソフトスタート回路が有する問題点を解決せんとしてなされたもので、その目的は、構成の追加や大型化を行うことなく、オーバーシュートを起こすことなく、緩やかに電圧を上昇させ適切に所要の電圧へ到達する外部出力電圧を出力することが可能なソフトスタート回路を提供することである。また、このソフトスタート回路を用いた電源回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係るソフトスタート回路は、所定電圧値を有する電圧を出力する所定電圧出力部と、時間の経過に伴って電圧値を徐々に高くして出力する漸次高圧出力部と、前記所定電圧出力部の出力電圧と前記漸次高圧出力部の出力電圧を比較するコンパレータと、前記コンパレータの比較結果に基づき前記漸次高圧出力部の出力電圧から前記所定電圧出力部の出力電圧へ切り換えを行って外部出力電圧を得る電圧切換部とを具備し、前記コンパレータは、前記所定電圧出力部の出力電圧を基準電圧側端子へ取込み、この取り込んだ電圧よりも所定のオフセット電圧だけ低い電圧を基準電圧として比較を行うオフセットコンパレータであることを特徴とする。
【００１２】
本発明に係るソフトスタート回路では、オフセットコンパレータは、差動増幅回路を含み、前記差動増幅回路の２入力端子にそれぞれ接続されているペアのトランジスタと、前記差動増幅回路内において前記ペアのトランジスタにそれぞれ接続されている第２のペアのトランジスタとの少なくとも一方のペアにおいてトランジスタの素子サイズが異なることを特徴とする。
【００１３】
本発明に係る電源回路は、出力電圧と基準電圧との比較を行い、比較結果に基づいて出力電圧を制御する電源回路において、前記比較を行うコンパレータへ基準電圧を与える回路として、請求項１または２に記載のソフトスタート回路を用いたことを特徴とする。
【００１４】
本発明に係る電源回路では、電源回路が、同期整流型降圧ＤＣＤＣコンバータ、非同期整流型降圧ＤＣＤＣコンバータ、シリーズレギュレータ、同期整流型昇圧ＤＣＤＣコンバータ、非同期整流型昇圧ＤＣＤＣコンバータのいずれかであることを特徴とする。
【発明の効果】
【００１５】
本発明では、コンパレータが、所定電圧出力部の出力電圧を基準電圧側端子へ取込み、この取り込んだ電圧よりも所定のオフセット電圧だけ低い電圧を基準電圧として比較を行うので、コンパレータの動作遅延があっても、所定電圧出力部の出力電圧である基準電圧を超えた電圧値が出力されるオーバーシュートが生じることがない。即ち、本発明は、構成の追加や大型化を行うことなく、オーバーシュートを起こすことなく、緩やかに電圧を上昇させ適切に所要の電圧へ到達する外部出力電圧を出力することが可能である。
【図面の簡単な説明】
【００１６】
【図１】ソフトスタート回路を用いない、従来の同期整流型降圧スイッチングレギュレータの構成を示す回路ブロック図。
【図２】ソフトスタート機能有り無しの２通りについて、始動時からの時間経過と電流値の変化を示す波形図。
【図３】従来のソフトスタート回路の構成を示す回路ブロック図。
【図４】従来のソフトスタート回路によるオーバーシュートを示す波形図。
【図５】オーバーシュートを考慮した、従来のソフトスタート回路の構成を示す回路ブロック図。
【図６】図５のソフトスタート回路による動作を示す波形図。
【図７】本発明に係るソフトスタート回路の実施形態の回路ブロック図。
【図８】本発明に係るソフトスタート回路による動作を示す波形図。
【図９】本発明に係るソフトスタート回路に用いるオフセットコンパレータの具体的な実施形態の構成図。
【図１０】本発明に係るソフトスタート回路を用いて構成した同期整流型降圧ＤＣＤＣコンバータの回路ブロック図。
【図１１】本発明に係るソフトスタート回路を用いて構成した非同期整流型降圧ＤＣＤＣコンバータの回路ブロック図。
【図１２】本発明に係るソフトスタート回路を用いて構成したシリーズレギュレータの回路ブロック図。
【図１３】本発明に係るソフトスタート回路を用いて構成した同期整流型昇圧ＤＣＤＣコンバータの回路ブロック図。
【図１４】本発明に係るソフトスタート回路を用いて構成した非同期整流型昇圧ＤＣＤＣコンバータの回路ブロック図。
【発明を実施するための形態】
【００１７】
以下添付図面を参照して、本発明に係るソフトスタート回路及びこれを用いた電源回路の実施形態を説明する。各図において同一の構成要素には同一の符号を付して重複する説明を省略する。図７に、本発明に係るソフトスタート回路の実施形態の回路ブロック図を示す。このソフトスタート回路は、所定電圧出力部１０、漸次高圧出力部２０、オフセットコンパレータ３０、電圧切換部であるスイッチＳＷ１、ＳＷ２を主な構成要素としている。
【００１８】
所定電圧出力部１０は、所定電圧値を有する電圧ＶＢＧＲを出力するものであり、Band Gap Reference（ＢＧＲ）とバッファＢｕｆｆｅｒとにより構成される。漸次高圧出力部２０は、時間の経過に伴って電圧値を徐々に高くして出力するものである。漸次高圧出力部２０は、定電流源Ｉ１とコンデンサＣ１との直列接続された回路が電圧源とグランドとの間に接続されたクランプ回路により構成することができる。このクランプ回路は定電流源Ｉ１とコンデンサＣ１などで構成される時定数を有し、電圧値を徐々に高くして出力するものである。
【００１９】
オフセットコンパレータ３０は、所定電圧出力部１０の出力電圧と上記漸次高圧出力部２０の出力電圧を比較するものであり、上記所定電圧出力部１０の出力電圧を基準電圧側端子へ取込み、この取り込んだ電圧よりも所定のオフセット電圧だけ低い電圧を基準電圧として比較を行うものである。
【００２０】
電圧切換部であるスイッチＳＷ１、ＳＷ２は、オフセットコンパレータ３０の比較結果に基づき漸次高圧出力部２０の出力電圧から所定電圧出力部１０の出力電圧へ切り換えを行って外部出力電圧を得るものである。つまり、スイッチＳＷ１、ＳＷ２は、オフセットコンパレータ３０の出力に基づきＯＮ、ＯＦＦされる。
【００２１】
上記のソフトスタート回路は、スイッチＳＷ１、ＳＷ２が共にＯＦＦの状態から起動によりスイッチＳＷ２がＯＮとされる（図８の時刻Ｔ１）。このとき所定電圧出力部１０の出力電圧ＶＢＧＲに比べて漸次高圧出力部２０の出力電圧ＶＲＥＦが小さな値となっている。これ以降は、コンデンサＣ１に電荷が蓄積され、漸次高圧出力部２０の出力電圧ＶＲＥＦが図８に示すように徐々に電圧値が上昇する。
【００２２】
出力電圧ＶＲＥＦがオフセットコンパレータ３０の判定オフセット値となると（図８の時刻Ｔ２）、オフセットコンパレータ３０の出力が反転し、スイッチＳＷ２がＯＮとされると共にスイッチＳＷ１がＯＦＦの状態とされる。これにより、外部出力端子４０には、所定電圧出力部１０の出力電圧ＶＢＧＲが出力されるようになる（図８）。これによって、外部出力端子４０から出力される外部出力電圧はオーバーシュートすることなく、所定電圧へ移行する。
【００２３】
上記オフセットコンパレータの具体的な実施形態の構成図を、図９に示す。このオフセットコンパレータは、（ＰＭＯＳ）トランジスタＰＭ１、ＰＭ２及び（ＮＭＯＳ）トランジスタＮＭ３、ＮＭ４、ＮＭ２により構成される差動増幅回路と、この差動増幅回路の出力信号を受けるバッファ回路であるトランジスタＰＭ３と、このバッファ回路の出力信号を増幅するトランジスタＰＭ４、ＮＭ６により構成される一段目のインバータ回路と、この一段目のインバータ回路の出力信号を更に増幅するトランジスタＰＭ５、ＮＭ７により構成される二段目のインバータ回路とを有する。
【００２４】
このオフセットコンパレータには、バイアス制御手段として、定電流源ＩＳ１と、この定電流源ＩＳ１とグランドの間に接続されたトランジスタＮＭ１を備えている。また、オフセットコンパレータは、バイアス制御手段に設けられているトランジスタＮＭ１のカレントミラーであるトランジスタＮＭ２、ＮＭ５が設けられている。トランジスタＮＭ２がＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４による差動増幅回路の駆動電流を決定し、トランジスタＮＭ５がトランジスタＰＭ３によるバッファ回路の駆動電流を決定する。
【００２５】
このオフセットコンパレータにおいて、上記差動増幅回路の２入力端子ＩＮＰ、ＩＮＭにそれぞれ接続されているペアのトランジスタＮＭ３、ＮＭ４と、上記差動増幅回路内において上記ペアのトランジスタＮＭ３、ＮＭ４にそれぞれ接続されている第２のペアのトランジスタＰＭ１、ＰＭ２との少なくとも一方のペアにおいてトランジスタの素子サイズが異なっている。
【００２６】
通常のコンパレータにおいては、トランジスタＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４によって構成される差動増幅回路におけるトランジスタの素子サイズは、［ＰＭ１＝ＰＭ２］、［ＮＭ３＝ＮＭ４］とするのが一般的である。即ち、この部分のつり合いをとることによって、コンパレータの出力が、入力端子の信号がＩＮＰ＝ＩＮＭのときに反転するように、コンパレータの閾値を設定する。
【００２７】
一方、本発明のオフセットコンパレータにおける回路構成は、図９に示すように、一般的なコンパレータと同様である。ただし、前述の通り、トランジスタＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４によって構成される差動増幅回路におけるトランジスタの素子サイズは、［ＰＭ１≠ＰＭ２］または［ＮＭ３≠ＮＭ４］もしくはその両方とする。これによって、コンパレータの閾値を、入力端子の信号がＩＮＰ≠ＩＮＭのときに反転するように設定し、目標電圧よりやや低い電圧で出力ＯＵＴＰが遷移するように構成する。このように意図的に閾値にオフセットを与えたコンパレータを、本ソフトスタート回路に適用することにより、回路規模の増大、システム変更、更に雑音耐性の劣化などを発生させることなく、簡潔にソフトスタート機能の実現とオーバーシュート発生の回避を行うものである。
【００２８】
本発明に係るソフトスタート回路は、各種の電源回路に適用することが可能である。即ち、出力電圧と基準電圧との比較を行い、比較結果に基づいて出力電圧を制御する電源回路に適用することができる。
【００２９】
まず、第１には、図１０に示す如くの同期整流型降圧ＤＣＤＣコンバータに適用可能である。このコンバータは、誤差増幅器Error AMPの出力と内部発振器ＯＳＣの出力信号とをコンパレータＣｏｍｐにおいて比較する。この比較結果を用いて制御回路(Control Logic)は固定のＯＮ時間に対応する時間信号を作成するパルス幅変調を行う。制御回路(Control Logic)の出力信号をバッファBufferで増幅してハイサイドスイッチＳ１とローサイドスイッチＳ２をＯＮ／ＯＦＦする。このＯＮ／ＯＦＦ時間を出力電圧ＶＯＵＴと内部基準電圧ＶＲＥＦとの差電圧に応じて制御することで、目標となる電圧を得るものである。内部基準電圧ＶＲＥＦを生成する回路として本発明に係るソフトスタート回路１００を用いることができる。
【００３０】
第２には、図１１に示す非同期整流型降圧ＤＣＤＣコンバータに適用可能である。この構成の非同期整流型降圧ＤＣＤＣコンバータは、図１０に示した同期整流型降圧ＤＣＤＣコンバータと同様の機能を実現するが、ローサイドスイッチＳ２の代わりにダイオードを利用することで、その制御を容易にする構成を採用したものである。
【００３１】
上記図１０に示す如くの同期整流型降圧ＤＣＤＣコンバータと図１１に示す非同期整流型降圧ＤＣＤＣコンバータは、帰還信号にリップルを与えることによって誤差増幅回路や発振器を用いないリップル制御コンバータとして構成することも可能である。
【００３２】
第３には、図１２に示すシリーズレギュレータに適用可能である。このシリーズレギュレータは、出力電圧ＶＯＵＴを抵抗Ｒ１、Ｒ２により分割した電圧と基準電圧ＶＲＥＦとを誤差増幅器ＡＭＰにより比較し、誤差に応じた電圧をトランジスタＰＭ１のゲートに与えることによって目標の電圧を出力するものである。内部基準電圧ＶＲＥＦを生成する回路として本発明に係るソフトスタート回路１００を用いることができる。
【００３３】
第４には、図１３に示す同期整流型昇圧ＤＣＤＣコンバータに適用可能である。このコンバータは、電源電圧についてコイルＬを介して出力端子へ導く経路にスイッチＳＷ１を設け、また、上記コイルＬとスイッチＳＷ１とのラインにスイッチＳＷ２の一端を接続し、このスイッチＳＷ２の他端を接地させたものである。上記スイッチＳＷ１、ＳＷ２をバッファBufferの出力によりＯＮ／ＯＦＦする。他の構成は、図１０に示したコンバータと同一である。このような構成を有する本コンバータでは、帰還電圧に応じてスイッチＳＷ１、ＳＷ２のＯＮ／ＯＦＦ比を生成しており、この比に基づきスイッチＳＷ１とスイッチＳＷ２を交互にＯＮ／ＯＦＦして電源電圧より高い所望の電圧出力を得る回路である。内部基準電圧ＶＲＥＦを生成する回路として本発明に係るソフトスタート回路１００を用いることができる。
【００３４】
第５には、図１４に示す非同期整流型昇圧ＤＣＤＣコンバータに適用可能である。このコンバータは、図１３のコンバータにおけるスイッチＳＷ１に代えてダイオードＤを設けたもので、図１３に示した同期整流型昇圧ＤＣＤＣコンバータと同様の機能を実現するが、その制御を容易にする構成を採用したものである。
【００３５】
以上説明した電源回路は、本発明に係るソフトスタート回路１００によって内部基準電圧ＶＲＥＦを生成し、この内部基準電圧ＶＲＥＦと帰還電圧とを比較して内部基準電圧ＶＲＥＦの緩やかな立ち上りに応じた始動時の出力特性を有する。従って、本発明に係るソフトスタート回路を備える電源回路においては、その具体的な内部構成や制御方式については特に限定されるものではなく、様々なもの用いることができる。
【００３６】
このように様々な電源回路に本発明に係るソフトスタート回路が搭載されているが、基準電圧を緩やかに立ち上げるソフトスタートを実現する場合、本発明に係るソフトスタート回路による効果を得ることができる。即ち、回路規模の増大、システム変更、更に雑音耐性の劣化などを発生させることなく、簡潔にソフトスタート機能の実現とオーバーシュート発生の回避を行うことが可能となる。
【符号の説明】
【００３７】
１０    所定電圧出力部
２０    漸次高圧出力部
３０    オフセットコンパレータ
４０    外部出力端子
１００  ソフトスタート回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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