(57)【要約】【課題】  電気的特性の信頼性を向上する半導体装置を提供する。【解決手段】  半導体装置のメモリブロックには、基板１１０上にバッファ誘電膜１２１を介して第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７を有する複数のゲート部Ｇが設けられている。複数のゲート部Ｇには、第１水平電極Ｇ１から第７水平電極Ｇ７を貫通し各水平電極が形成される方向である第１方向Ｄ１に垂直に交わる方向である第３方向Ｄ３に延びるよう複数の貫通部材ＰＬが互い違いに形成されている。各水平電極の第３方向Ｄ３の厚みは、隣り合う貫通部材ＰＬの間隔より大きい。これにより、各水平電極の内部に形成される空洞を小さくし、水平電極の抵抗の増加を防止することができる。【選択図】  図３
2015012296.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上面に平行な第１方向に延びるよう形成される水平電極を有し、前記第１方向に交差する第２方向に隔離するよう設けられる複数のゲート部と、
複数の前記ゲート部の間に設けられる分離絶縁膜と、
前記水平電極を貫通し前記基板と連結する複数の貫通部材と、
を備え、
前記水平電極の厚みは、複数の前記貫通部材のいずれか２つの最小間隔である第１間隔より大きいことを特徴とする半導体装置。
【請求項２】
前記水平電極の厚みは、前記分離絶縁膜に最も近い複数の前記貫通部材のうち隣接する２つの貫通部材の最小間隔である第２間隔より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記分離絶縁膜に最も近い複数の前記貫通部材のうち隣接する２つの貫通部材の最小間隔である第２間隔は、前記第１間隔より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
複数の前記貫通部材は、前記分離絶縁膜から最も近い第１貫通部材及び前記分離絶縁膜から前記第１貫通部材の次の近い第２貫通部材を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１貫通部材及び前記第２貫通部材は、互い違いに配置されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
隣接する前記第１貫通部材の間隔は、隣接する前記第２貫通部材の間隔より大きいか、或いは、同一であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１貫通部材の直径は、前記第２貫通部材の直径より小さいことを特徴とする請求項５に記載の半導体装置。
【請求項８】
隣接する前記第１貫通部材の間隔は、前記第１貫通部材の１つとそれに最も近い前記第２貫通部材の１つとの間隔より大きいことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記貫通部材は、前記分離絶縁膜の一方の側からその次の近い第３貫通部材をさらに有し、前記第１貫通部材、前記第２貫通部材、及び、第３貫通部材は、互い違いに配置されることを特徴とする請求項４に記載の半導体装置。
【請求項１０】
前記第２貫通部材と前記第２貫通部材に最も近い前記第１貫通部材との間隔は、前記第２貫通部材と前記第２貫通部材に最も近い第３貫通部材との間隔より大きいことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
基板上に垂直的に積層され、第１方向に延びるよう形成される水平電極及び前記水平電極の間に形成される絶縁パターンを有し、前記第１方向に交差する第２方向に対向するゲート部と、
前記ゲート部の間に配置される第１分離絶縁膜と、
前記ゲート部を貫通し前記基板と連結される複数の貫通部材と、
を備え、
前記水平電極の厚みは、前記水平電極に隣接する貫通部材の間隔より大きいことを特徴とする半導体装置。
【請求項１２】
前記ゲート部は、水平方向に隔離されるよう形成される第１最上部水平電極及び第２最上部水平電極を有することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１最上部水平電極及び前記第２最上部水平電極の間に形成されるトレンチを充填する第２分離絶縁膜をさらに有し、
前記トレンチは、前記ゲート部を貫通し前記ゲート部の上面から前記基板に延びるよう形成されることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記トレンチは、前記ゲート部の中央の前記貫通部材の間に形成され、
隣接する前記貫通部材の間隔は、前記第２分離絶縁膜と最も近い前記貫通部材と前記第２分離絶縁膜との間隔より大きいことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１最上部水平電極及び前記第２最上部水平電極の間で前記ゲート部を貫通しつつ前記基板に延びるよう形成されるダミー貫通部材をさらに含むことを特徴とする請求項１２に記載の半導体装置。
【請求項１６】
前記ダミー貫通部材は、前記ゲート部の中央の貫通部材の間に形成され、前記ダミー貫通部材に隣接する貫通部材と互い違いに配置されることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
隣接する前記貫通部材の間隔は、前記ダミー貫通部材と前記ダミー貫通部材に最も近い前記貫通部材との間隔より大きいことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記貫通部材は、半導体材料から形成され、
前記貫通部材と前記水平電極との間に形成される電荷格納部をさらに含むことを特徴とする請求項１１に記載の半導体装置。
【請求項１９】
前記電荷格納部は、電荷格納膜、前記電荷格納膜と前記水平電極との間に形成されるブロッキング絶縁膜、及び、前記電荷格納膜と前記貫通部材との間に形成されるトンネル絶縁膜を含むことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第１分離絶縁膜と重畳するよう前記基板に形成される共通ソースラインと、
前記第２方向に延びるよう形成され前記貫通部材と結合するビットラインと、
をさらに含むことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記貫通部材は、導電材料から形成され、
前記貫通部材と前記水平電極との間に形成される電荷格納部をさらに有し、
前記電荷格納部は、可変抵抗パターンであることを特徴とする請求項１１に記載の半導体装置。
【請求項２２】
基板上に配置され、垂直的に積層される水平電極と前記水平電極との間に形成される絶縁パターンを含むゲート部と、
前記ゲート部の一方の側にしたがって延長する分離絶縁膜と、
前記ゲート部を貫通して前記基板に連結され、前記分離絶縁膜からの第１距離に位置し、第１直径を有する第１貫通部材と、
前記ゲート部を貫通して前記基板に連結され、前記分離絶縁膜からの第２距離に位置し、第２直径を有する第２貫通部材と、
を備え、
前記第１直径は、前記第２直径より小さく、前記第１距離は、前記第２距離より小さいことを特徴とする半導体装置。
【請求項２３】
前記水平電極の少なくとも１つは、隣接する一対の前記第１貫通部材の間隔より大きい厚みを有することを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記第１貫通部材は、第１列を有し、前記第２貫通部材は、第２列を有し、前記第１貫通部材の前記第１列及び前記第２貫通部材の前記第２列は、互い違いに配列されることを特徴とする請求項２２に記載の半導体装置。
【請求項２５】
前記水平電極と垂直柱との間に設けられた電荷格納部をさらに有することを特徴とする請求項２２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より詳細には垂直型半導体装置に関する。
【背景技術】
【０００２】
優れた性能及び低廉な価額を充足させるために半導体装置の集積度を増加させることが要求されている。特に、メモリ装置の集積度は製品の価額を決定する重要な要因である。従来の２次元メモリ装置の集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価の装備が必要するので、２次元メモリ半導体装置の集積度は増加しているが、相変わらず制限的である。
【０００３】
このような制約を克服するために、３次元的に配列されるメモリセルを具備する３次元メモリ装置が提案されている。しかし、３次元メモリ装置の大量生産において、ビット当たりの製造費用を２次元メモリ半導体装置の製造費用より減少させることができるものの、信頼性を向上させるための製造技術が要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許公開第２０１２／００９２９２６号公報
【特許文献２】米国特許公開第２０１０／０２０７１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、電気的特性の信頼性を向上する半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、基板と、基板の上面に平行な第１方向に延びるよう形成される水平電極を有し第１方向に交差する第２方向に隔離するよう設けられる複数のゲート部と、複数のゲート部の間に設けられる分離絶縁膜と、水平電極を貫通し基板と連結する複数の貫通部材と、を備え、水平電極の厚みは、複数の貫通部材のいずれか２つの最小間隔である第１間隔より大きい。
【０００７】
本発明の半導体装置では、水平電極の厚みは、分離絶縁膜に最も近い複数の貫通部材のうち隣接する２つの貫通部材の間の最小間隔である第２間隔より大きくなり得る。
【０００８】
本発明の半導体装置では、第１分離絶縁膜の一方の側に最も近く、互に隣接する貫通部材の間隔は、他の貫通部材の間隔より大きくなり得る。
【０００９】
本発明の半導体装置では、貫通部材は、第１分離絶縁膜の一方の側から最も近い第１貫通部材及び第１分離絶縁膜の一方の側から次の近い第２貫通部材を包含することができる。第１貫通部材及び第２貫通部材は、互い違いに配列され得る。
【００１０】
本発明の半導体装置では、隣接する第１貫通部材の間隔は、隣接する第２貫通部材の間隔より大きいか、或いは、同一であり得る。第１貫通部材の直径は、第２貫通部材の直径より小さいことがあり得る。隣接する第１貫通部材の間隔は、第１貫通部材の１つとそれに最も近い第２貫通部材の１つとの間隔より大きくなり得る。
【００１１】
本発明の半導体装置では、貫通部材は、第１分離絶縁膜の一方の側かその次の近い第３貫通部材をさらに含み、第１貫通部材乃至第３貫通部材は、互い違いに配置され得る。一例として、第２貫通部材の１つとそれに最も近い第１貫通部材の１つとの間隔は、第２貫通部材の１つとそれに最も近い第３貫通部材の１つとの間隔より大きくなり得る。
【００１２】
本発明の半導体装置は、基板上に垂直的に積層され第１方向に延長される水平電極及び水平電極の間の絶縁パターンを有し第１方向に交差する第２方向に対向するゲート部と、ゲート部の間に配置される第１分離絶縁膜と、ゲート部を貫通し基板と連結される複数の貫通部材と、を備え、水平電極の厚みは、水平電極に隣接する貫通部材の間隔より大きい。
【００１３】
本発明の半導体装置では、最上部の水平電極は、第２方向に隔離される複数の上部選択ゲートを包含することができる。
【００１４】
本発明の半導体装置は、上部選択ゲートの間で水平電極及びゲート部を貫通しつつ基板を露出し、第１方向に延びるよう形成されるトレンチを充填する第２分離絶縁膜をさらに包含することができる。
【００１５】
本発明の半導体装置では、トレンチは、ゲート部の中央の貫通部材の間に形成され、隣接する貫通部材の間隔は、第２分離絶縁膜と最も近い貫通部材と第２分離絶縁膜との間隔より大きくなり得る。
【００１６】
本発明の半導体装置は、上部選択ゲートの間でゲート部を貫通しつつ基板を露出し第１方向に沿って配置されるダミー貫通部材をさらに包含することができる。
【００１７】
本発明の半導体装置では、ダミー貫通部材は、ゲート部の中央の貫通部材の間に形成され、ダミー貫通部材に隣接する貫通部材と互い違いに配置され得る。
【００１８】
本発明の半導体装置では、隣接する貫通部材の間隔は、ダミー貫通部材の１つとそれに最も近い貫通部材の１つとの間隔より大きくなり得る。
【００１９】
本発明の半導体装置は、半導体から形成される貫通部材と水平電極との間に形成される電荷格納部をさらに包含することができる。
【００２０】
本発明の半導体装置では、電荷格納部は、電荷格納膜、電荷格納膜と水平電極との間に形成されるブロッキング絶縁膜、及び、電荷格納膜と貫通部材との間に形成されるトンネル絶縁膜を包含することができる。
【００２１】
本発明の半導体装置は、第１分離絶縁膜と重畳するよう基板に形成される共通ソースラインと、第２方向に延長され貫通部材と結合されるビットラインと、をさらに包含することができる。
【００２２】
本発明の半導体装置では、貫通部材は、導電材料から形成され、半導体装置は、貫通部材と水平電極との間に形成される電荷格納部をさらに有し、電荷格納部は、可変抵抗パターンであり得る。
【発明の効果】
【００２３】
本発明の概念によれば、交替工程（ｒｅｐｌａｃｅｍｅｎｔ  ｐｒｏｃｅｓｓ）で形成される水平電極の内部に形成される空洞を小さくすることができる。このような空洞が互に連結されて一方向に延長することを減らし得る。これにより、水平電極の抵抗の増加を防止することができる。さらに、空洞に注入されるか、または、閉じ込まれている化学物質によって絶縁パターン、情報格納部及び／又は貫通部材が損傷されることを減らし得る。これにより、水平電極間及び／又は貫通部材と水平電極との間の電気絶縁性及びセル特性を向上することができる。情報格納部のデータ格納特性の低下を防止することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態による半導体装置を示すブロック図である。
【図２】図１のメモリセルアレイの例を示すブロック図である。
【図３】本発明の第１実施形態による半導体装置のメモリブロックの斜視図である。
【図４Ａ】図３のＡの拡大図である。
【図４Ｂ】図３のＡの拡大図である。
【図５Ａ】図３のＡの拡大図である。
【図５Ｂ】図３のＡの拡大図である。
【図５Ｃ】図３のＡの拡大図である。
【図５Ｄ】図３のＡの拡大図である。
【図６Ａ】図３のＡの拡大図である。
【図６Ｂ】図３のＡの拡大図である。
【図６Ｃ】図３のＡの拡大図である。
【図６Ｄ】図３のＡの拡大図である。
【図７Ａ】図３のメモリブロックの貫通部材の配列を図示する平面図である。
【図７Ｂ】図３のメモリブロックの水平電極の形状を図示する平面図である。
【図７Ｃ】図７ＢのＩ−Ｉ’線断面図である。
【図８Ａ】図７Ｂに対応する平面図である。
【図８Ｂ】図７Ｃに対応する断面図である。
【図９Ａ】図７Ｂに対応する平面図である。
【図９Ｂ】図７Ｃに対応する断面図である。
【図１０Ａ】図７Ｂに対応する平面図である。
【図１０Ｂ】図７Ｃに対応する断面図である。
【図１１Ａ】図７Ｂに対応する平面図である。
【図１１Ｂ】図７Ｃに対応する断面図である。
【図１２Ａ】図７Ｂに対応する平面図である。
【図１２Ｂ】図７Ｃに対応する断面図である。
【図１３Ａ】図７Ｂに対応する平面図である。
【図１３Ｂ】図７Ｃに対応する断面図である。
【図１４】図１３ＡのＢ部分の拡大図であって、水平電極のための導電膜が満たされることを表す模式図である。
【図１５Ａ】図１４の断面図に対応する従来技術における半導体装置の模式図である。
【図１５Ｂ】図１４の断面図に対応する第１実施形態による半導体装置の模式図である。
【図１６Ａ】図７Ｂに対応する平面図である。
【図１６Ｂ】図７Ｃに対応する断面図である。
【図１７】本発明の第２実施形態による半導体装置のメモリブロックの斜視図である。
【図１８Ａ】図１７のメモリブロックの貫通部材の配列を図示する平面図である。
【図１８Ｂ】図１７のメモリブロックの水平電極の形状を図示する平面図である。
【図１８Ｃ】図１８ＢのＩ−Ｉ’線に沿う断面図である。
【図１９Ａ】図１８Ｂに対応する平面図である。
【図１９Ｂ】図１８Ｃに対応する断面図である。
【図２０Ａ】図１８Ｂに対応する平面図である。
【図２０Ｂ】図１８Ｃに対応する断面図である。
【図２１Ａ】図１８Ｂに対応する平面図である。
【図２１Ｂ】図１８Ｃに対応する断面図である。
【図２２Ａ】図１８Ｂに対応する平面図である。
【図２２Ｂ】図１８Ｃに対応する断面図である。
【図２３Ａ】図１８Ｂに対応する平面図である。
【図２３Ｂ】図１８Ｃに対応する断面図である。
【図２４Ａ】図１８Ｂに対応する平面図である。
【図２４Ｂ】図１８Ｃに対応する断面図である。
【図２５】本発明の第３実施形態による半導体装置のメモリブロックの斜視図である。
【図２６Ａ】図２５のメモリブロックの貫通部材の配列の一例を図示する平面図である。
【図２６Ｂ】図２５のメモリブロックの水平電極の形状を図示する平面図である。
【図２６Ｃ】図２６ＢのＩ−Ｉ’線断面図である。
【図２７Ａ】図２６Ｂに対応する平面図である。
【図２７Ｂ】図２６Ｃに対応する断面図である。
【図２８Ａ】図２６Ｂに対応する平面図である。
【図２８Ｂ】図２６Ｃに対応する断面図である。
【図２９Ａ】図２６Ｂに対応する平面図である。
【図２９Ｂ】図２６Ｃに対応する断面図である。
【図３０Ａ】図２６Ｂに対応する平面図である。
【図３０Ｂ】図２６Ｃに対応する断面図である。
【図３１Ａ】図２６Ｂに対応する平面図である。
【図３１Ｂ】図２６Ｃに対応する断面図である。
【図３２Ａ】図２６Ｂに対応する平面図である。
【図３２Ｂ】図２６Ｃに対応する断面図である。
【図３３】本発明の第４実施形態による半導体装置のメモリブロックの斜視図である。
【図３４Ａ】図３３のメモリブロックの貫通部材の配列の一例を図示する平面図である。
【図３４Ｂ】図３３のメモリブロックの水平電極の形状を図示する平面図である。
【図３４Ｃ】図３４ＢのＩ−Ｉ’線断面図である。
【図３５Ａ】図３４Ｂに対応する平面図である。
【図３５Ｂ】図３４Ｃに対応する断面図である。
【図３６Ａ】図３４Ｂに対応する平面図である。
【図３６Ｂ】図３４Ｃに対応する断面図である。
【図３７Ａ】図３４Ｂに対応する平面図である。
【図３７Ｂ】図３４Ｃに対応する断面図である。
【図３８Ａ】図３４Ｂに対応する平面図である。
【図３８Ｂ】図３４Ｃに対応する断面図である。
【図３９】本発明の第１〜４実施形態による半導体装置を含むメモリシステムの一例を示す概略ブロック図である。
【図４０】本発明の第１〜４実施形態による半導体装置を具備するメモリカードの一例を概略ブロック図である。
【図４１】本発明の第１〜４実施形態による半導体装置を装着した情報処理システムの一例を概略ブロック図である。
【発明を実施するための形態】
【００２５】
以上の本発明の目的、他の目的、特徴及び長所は添付された図面に関連された以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されなく、他の形態に具体化されることもあり得る。むしろ、紹介される実施形態は開示された内容が徹底であり、完全になることできるように、そして当業者に本発明の思想が十分に伝達され得るようにするために提供される。
【００２６】
本明細書で、ある膜又は層が他の膜又は層、又は基板上に在ると言及される場合にそれは他の膜又は層、又は基板上に直接形成されることができるか、又はこれらの間に第３の膜又は層が介在されることもあり得る。また、図面において、構成の大きさ及び厚み等は明確性のために誇張されることもあり得る。また、本明細書の多様な実施形態で第１、第２、第３等の用語が多様な領域、膜又は層等を記述するために使用されたが、これら領域、膜がこのような用語によって限定されない。これらの用語は単なるいずれか所定領域又は膜又は層を他の領域又は膜又は層と区別させるために使用されただけである。ここに説明され、例示される各実施形態はそれの相補的な実施形態も含む。本明細書で「及び／又は」という表現は、前後に列記された構成の中で少なくとも１つを含む意味に使用される。明細書の全体に掛けて同一の参照番号で表示された部分は同一の構成を示す。
【００２７】
本明細書で、複数の貫通部材間の間隔は互に隣接する一対の貫通部材の外側面間の最短距離として定義される。本明細書で、水平電極の厚みと隣接する貫通部材間の間隔の比較は実質的に同じ高さで提供される。
【００２８】
以下、図面を参照して本発明の複数の実施形態に対して詳細に説明する。
【００２９】
（第１実施形態）
図１は本発明の第１実施形態による半導体装置を示すブロック図である。図１を参照すれば、半導体装置は、メモリセルアレイ１０、アドレスデコーダー２０、読出し／書込み回路３０、データ入出力回路４０、及び制御ロジック５０を包含することができる。
【００３０】
メモリセルアレイ１０は、複数のワードラインＷＬを通じてアドレスデコーダー２０に連結され、ビットラインＢＬを通じて読出し及び書込み回路３０に連結され得る。メモリセルアレイ１０は、複数のメモリセルを含む。例えば、メモリセルアレイ１０は、セル当たり１つ又はその以上のビットを格納することができるように構成される。
【００３１】
アドレスデコーダー２０は、ワードラインＷＬを通じてメモリセルアレイ１０に連結され得る。アドレスデコーダー２０は、制御ロジック５０の制御に応答して動作するように構成される。アドレスデコーダー２０は、外部からアドレスＡＤＤＲを受信できる。アドレスデコーダー２０は、受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングし、複数のワードラインＷＬの中で対応するワードラインを選択する。また、アドレスデコーダー２０は、受信されたアドレスＡＤＤＲの中で列アドレスをデコーディングし、デコーディングされた列アドレスを読出し／書込み回路３０へ伝達する。例えば、アドレスデコーダー２０は行デコーダー、列デコーダー、アドレスバッファ等のように広く公知となった構成を包含することができる。
【００３２】
読出し／書込み回路３０は、ビットラインＢＬを通じてメモリセルアレイ１０に連結され、データラインＤＬを通じてデータ入出力回路４０に連結され得る。読出し／書込み回路３０は、制御ロジック５０の制御に応答して動作できる。読出し／書込み回路３０はアドレスデコーダー２０からデコーディングされた列アドレスを受信するように構成される。読出し／書込み回路３０は、デコーディングされた列アドレスを利用してビットラインＢＬを選択する。例えば、読出し／書込み回路３０は、データ入出力回路４０からデータを受信し、受信されたデータをメモリセルアレイ１０に書き込む。読出し／書込み回路３０は、メモリセルアレイ１０からデータを読み出し、読み出されたデータをデータ入出力回路４０へ伝達する。読出し／書込み回路３０は、メモリセルアレイ１０の第１格納領域からデータを読み出し、読み出されたデータをメモリセルアレイ１０の第２格納領域に書き込む。例えば、読出し／書込み回路３０は、コピーバック（ｃｏｐｙ−ｂａｃｋ）動作を遂行するように構成されることができる。
【００３３】
読出し／書込み回路３０は、ページバッファ又はページレジスター、及び、列選択回路を含む構成を包含することができる。他の例として、読出し／書込み回路３０は、感知増幅器、書込みドライバー、及び列選択回路を含む構成を包含することができる。
【００３４】
データ入出力回路４０は、データラインＤＬを通じて読出し／書込み回路３０に連結され得る。データ入出力回路４０は、制御ロジック５０の制御に応答して動作する。データ入出力回路４０は、外部システムとデータＤＡＴＡを交換するように構成される。データ入出力回路４０は、外部から伝達されるデータＤＡＴＡをデータラインＤＬを通じて読出し／書込み回路３０へ伝達するように構成される。データ入出力回路４０は、読出し及び書込み回路からデータラインＤＬを通じて伝達されるデータＤＡＴＡを外部へ出力するように構成される。例えば、データ入出力回路４０は、データバッファ等のような構成を包含することができる。
【００３５】
制御ロジック５０は、アドレスデコーダー２０、読出し／書込み回路３０、及び、データ入出力回路４０に連結され得る。制御ロジック５０は、半導体装置の動作を制御するように構成される。制御ロジック５０は外部から伝達される制御信号ＣＴＲＬに応答して動作することができる。
【００３６】
図２は、図１のメモリセルアレイ１０の例を示すブロック図である。図２を参照すれば、メモリセルアレイ１０は、複数のメモリブロックＢＬＫ１〜ＢＬＫｎを包含することができる。各メモリブロックは３次元構造又は垂直構造を有することができる。例えば、各メモリブロックは第３方向に延長された複数のセルストリングを含む。
【００３７】
図３は、半導体装置のメモリブロックの斜視図である。図３を参照すれば、基板１１０が提供される。基板１１０は、第１導電形、例えばＰ形を有することができる。基板１１０上にバッファ誘電膜１２１が提供され得る。バッファ誘電膜１２１は、シリコン酸化膜であり得る。バッファ誘電膜１２１上に、絶縁パターン１２５及び絶縁パターンを介在して互に隔離された水平電極が提供され得る。
【００３８】
水平電極は、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７を包含することができる。絶縁パターン１２５は、シリコン酸化膜であり得る。バッファ誘電膜１２１は、絶縁パターン１２５に比べて薄いことがあり得る。第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７は、ドーピングされたシリコン金属、例えば、タングステン、金属窒化物、金属シリサイド、又は、これらの組み合わせを包含することができる。図４Ａは、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７がドーピングされたシリコン金属、例えば、タングステン、又は、金属窒化物を含む構造の例を図示する。図４Ｂは、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７がドーピングされたポリシリコンＰと金属シリサイドＭとを含む構造の例を図示する。
【００３９】
第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７の内部には、複数の空洞Ｓが提供され得る。空洞Ｓは、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、及び、第６水平電極Ｇ６を構成する物質が満たされていない領域であって、その断面はスリット模様であり得る。絶縁パターン１２５及び第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７は、垂直的に積層され、第１方向Ｄ１に延長され得る。第１方向Ｄ１は、基板１１０の上面によって定義される平面と平行である。ゲート部Ｇの各々は、積層された絶縁パターン１２５及び第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７を含み、第１方向Ｄ１と交差する第２方向Ｄ２に互に対向し得る。図３で、第２方向Ｄ２は、第１方向Ｄ１と直交し、基板１１０の上面によって定義される平面と平行である。
【００４０】
図３には、１つのゲート部Ｇで、最上部の水平電極が複数あり、最下部の水平電極が１つであることを示したが、これに限定されない。最上部の第６水平電極Ｇ６及び第７水平電極Ｇ７は、第２方向Ｄ２に互に分離され、第１方向Ｄ１に延長され得る。図面には、最上部の水平電極が２つ図示されているがこれに限定されない。最上部の水平電極は２つ以上であり得る。
【００４１】
ゲート部Ｇの間に、第１方向Ｄ１に延びるよう形成される分離領域１３１が提供され得る。分離領域１３１及びゲート部Ｇは、第２方向Ｄ２に交互に配列され得る。分離領域１３１は、第１分離絶縁膜（図７Ｂ及び図７Ｃの１３６参照）で満たされ得る。共通ソースラインＣＳＬが分離領域１３１の基板１１０に提供される。共通ソースラインＣＳＬは、互に隔離されて、基板１１０内で第１方向Ｄ１に延長できる。共通ソースラインＣＳＬは、第１導電形と異なる第２導電形（例えば、Ｎ型）を有することができる。図３とは異なり、共通ソースラインＣＳＬは基板１１０と最下部の第１水平電極Ｇ１との間に提供され、第１方向Ｄ１に延長するライン形状のパターンであり得る。
【００４２】
複数の貫通部材ＰＬが、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７を貫通して基板１１０に連結される。貫通部材ＰＬは、基板１１０から上へ、即ち、第３方向Ｄ３に延びる長軸を有することができる。複数の貫通部材ＰＬは、互い違いに配置され得る。即ち、複数の貫通部材ＰＬは隣接する２つの列を成し、第１方向Ｄ１に交互にオフセットされるように配列される。第３方向Ｄ３は、基板１１０の上面、第１方向Ｄ１及び第２方向Ｄ２の全てと直交することができる。貫通部材ＰＬの一端は、基板１１０に連結され、これらの他端は第２方向Ｄ２に延長する上部配線に連結され得る。上部配線は、互に隣接して第２方向Ｄ２に延長する第１上部配線ＢＬ１及び第２上部配線ＢＬ２を包含することができる。
【００４３】
第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７と貫通部材ＰＬとの間には情報格納部１３５が提供され得る。また、最上部及び最下部の水平電極Ｇ１、Ｇ６、Ｇ７と貫通部材ＰＬとの間には、情報格納部１３５の代わりにゲート絶縁膜が提供され得る。
【００４４】
貫通部材ＰＬは、半導体物質を包含することができる。貫通部材ＰＬは柱状、又は、筒状、例えば、マカロニ形状であり得る。マカロニ形状の貫通部材の中には充填絶縁膜１２７が満たされ得る。充填絶縁膜１２７は、シリコン酸化膜で形成され得る。貫通部材ＰＬ及び基板１１０は連続的な構造の半導体であり得る。この場合、貫通部材ＰＬは単結晶の半導体であり得る。これとは異なり、貫通部材ＰＬと基板１１０とは、不連続的な境界面を有することができる。この場合、貫通部材ＰＬは、多結晶又は非晶質の半導体材料から形成される貫通部材であり得る。貫通部材ＰＬの一端上に導電パターン１２８が提供され得る。
【００４５】
ここでは、貫通部材ＰＬが円形の断面を有することを図示したが、本発明の側面はこのような構造に限定されない。他の構造が例示的な柱、例えば、楕円形、六角形、長方形などとしても使用可能である。当業者は、非円形の断面を有する柱状部材の有効直径を決定する方法を理解される。例えば、正六角形での有効直径は一辺の長さの２倍、長方形での有効直径は対角線の長さ、楕円での有効直径は長い直径と短い直径の平均等とすることができる。また、他の例として、柱状部材として言及されない他のセルチャンネル構造を包含することができる。図４乃至図６で、例えば、貫通部材などのセルチャンネル構造は、トランジスターのチャンネルを提供する。
【００４６】
上部配線ＢＬ１、ＢＬ２と共通ソースラインＣＳＬとの間に複数のセルストリングが提供される。上部配線ＢＬ１、ＢＬ２は、フラッシュメモリ装置のビットラインであり得る。１つのセルストリングは、上部配線ＢＬ１、ＢＬ２の中の１つに接続する上部選択トランジスター、共通ソースラインＣＳＬに接続する下部選択トランジスター、及び上部選択トランジスターと下部選択トランジスターとの間に提供される複数のメモリセルを包含することができる。第１水平電極Ｇ１は、下部選択トランジスターの下部選択ゲート、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、及び、第５水平電極Ｇ５は、複数のメモリセルのセルゲート、第６水平電極Ｇ６及び第７水平電極Ｇ７は、上部選択トランジスターの上部選択ゲートであり得る。複数のメモリセルＭＣが１つの貫通部材ＰＬに提供される。下部選択ゲートは、フラッシュメモリ装置の接地選択ゲートであり得る。上部選択ゲートは、フラッシュメモリ装置のストリング選択ゲートであり得る。
【００４７】
図５Ａ乃至図５Ｄは、図３のＡの拡大図である。図５Ａを参照して、情報格納部１３５は、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７に隣接するブロッキング絶縁膜１３５ｃ、貫通部材ＰＬに隣接するトンネル絶縁膜１３５ａ及びこれらの間の電荷格納膜１３５ｂを包含することができる。情報格納部１３５は、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７と絶縁パターン１２５との間に延長できる。ブロッキング絶縁膜１３５ｃは、高誘電膜、例えば、アルミニウム酸化膜又はハフニウム酸化膜、を包含することができる。ブロッキング絶縁膜１３５ｃは、複数の薄膜で構成される多層膜であり得る。例えば、ブロッキング絶縁膜１３５ｃは、アルミニウム酸化膜及び／又はハフニウム酸化膜を包含でき、アルミニウム酸化膜及びハフニウム酸化膜の積層順序は、多様であり得る。電荷格納膜１３５ｂは、電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜であり得る。電荷トラップ膜は、例えばシリコン窒化膜を包含することができる。トンネル絶縁膜１３５ａはシリコン酸化膜を包含することができる。
【００４８】
図５Ｂ乃至図５Ｄを参照して、図３に図示したこととは異なり、情報格納部１３５の少なくとも一部は、絶縁パターン１２５と貫通部材ＰＬとの間に延長できる。図５Ｂを参照して、トンネル絶縁膜１３５ａは絶縁パターン１２５と貫通部材ＰＬとの間に延長し、電荷格納膜１３５ｂ及びブロッキング絶縁膜１３５ｃは絶縁パターン１２５と第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７との間に延長できる。図５Ｃを参照して、トンネル絶縁膜１３５ａ及び電荷格納膜１３５ｂは絶縁パターン１２５と貫通部材ＰＬとの間に延長し、ブロッキング絶縁膜１３５ｃは絶縁パターン１２５と第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７との間に延長できる。図５Ｄを参照して、トンネル絶縁膜１３５ａ、電荷格納膜１３５ｂ、及びブロッキング絶縁膜１３５ｃは絶縁パターン１２５と貫通部材ＰＬとの間に延長できる。
【００４９】
他の側面で、貫通部材ＰＬは導電材料から形成されうる。貫通部材ＰＬは、導電性物質、例えば、ドーピングされた半導体、金属、導電性金属窒化物、金属シリサイド、炭素ナノチューブ又はグラフェン等のようなナノ構造体、の中の少なくとも１つを包含することができる。情報格納部１３５は、可変抵抗パターンであり得る。可変抵抗パターンは、抵抗を変化することができる、可変抵抗特性を有する物質の中で少なくとも１つを包含することができる。図６Ａ乃至図６Ｃは図３のＡの拡大図である。図６Ａを参照して、図３に図示したこととは異なり、情報格納部１３５は、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７と貫通部材ＰＬとの間に限定され得る。これとは異なり、図６Ｂ及び図６Ｃを参照して、情報格納部１３５は絶縁パターン１２５と貫通部材ＰＬとの間、又は絶縁パターン１２５と第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７との間に延長できる。
【００５０】
また、情報格納部１３５は、それに隣接する電極を通過する電流によって発生する熱によってそれの電気的な抵抗が変化され得る物質（例えば、相変化物質）を包含することができる。相変化物質は、アンチモン（ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）、及び、セレニウム（ｓｅｌｅｎｉｕｍ、Ｓｅ）の中の少なくとも１つを包含することができる。例えば、相変化物質は、テルルＴｅをおおよそ２０原子％からおおよそ８０原子％を含み、アンチモンＳｂをおおよそ５原子％からおおよそ５０原子％の濃度を含み、残りはゲルマニウムＧｅを含むカルコゲン化合物を包含することができる。これに加えて、相変化物質は、不純物として、Ｎ、Ｏ、Ｃ、Ｂｉ、Ｉｎ、Ｂ、Ｓｎ、Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｆｅ、Ｄｙ及びＬａの中の少なくとも１つを包含することができる。また、可変抵抗パターンは、ＧｅＢｉＴｅ、ＩｎＳｂ、ＧｅＳｂ及びＧａＳｂ中の１つで形成されることもあり得る。
【００５１】
また、情報格納部１３５は、それを通過する電流によるスピン伝達過程を利用して電気的抵抗が変化され得る薄膜構造を有するように形成され得る。情報格納部１３５は、磁気−抵抗（ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）特性を示すように構成される薄膜構造を有することができ、少なくとも１つの強磁性物質及び／又は少なくとも１つの反ヒュ磁性物質を包含することができる。
【００５２】
また、情報格納部１３５は、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物又は遷移金属酸化物の中の少なくとも１つを包含することができる。例えば、情報格納部１３５は、ニオブ酸化物（（ｎｉｏｂｉｕｍ  ｏｘｉｄｅ）、チタニウム酸化物（（ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、ニッケル酸化物（ｎｉｋｅｌ  ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、バナジウム酸化物（ｖａｎａｄｉｕｍ  ｏｘｉｄｅ）、ＰＣＭＯ（（Ｐｒ、Ｃａ）ＭｎＯ３）、ストロンチウム−チタニウム酸化物（ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、バナジウム−ストロンチウム−チタニウム酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、ストロンチウム−ジルコニウム酸化物（ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、バリウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、又はバリウム−ストロンチウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）等で少なくとも１つを包含することができる．
【００５３】
第１実施形態では、図６Ｄを参照して、情報格納部１３５と第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７との間に自己整流特性（ｓｅｌｆ−ｒｅｃｔｉｆｙｉｎｇ  ｐｒｏｐｅｒｔｙ）を有する物質の中で少なくとも１つのＳＷ、例えば、ＰＮ接合ダイオードをさらに包含するように形成され得る。
【００５４】
第１実施形態による半導体装置をより詳細に説明する。図７Ａは、図３のメモリブロックの貫通部材ＰＬの配列を図示する。図７Ｂは、図３のメモリブロックの水平電極の形状を図示する。図７Ｃは、図７ＢのＩ−Ｉ’線に沿う断面図である。図７Ａと図７Ｂにおいて、図面を簡略にするために情報格納部１３５は図示されていない。
【００５５】
図７Ａ乃至図７Ｃを参照すれば、分離領域１３１は、第１分離絶縁膜１３６で満たされる。空洞Ｓは、貫通部材ＰＬの間の第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７の内部に形成される。
【００５６】
貫通部材ＰＬは、グループＰＬＧ１、ＰＬＧ２を包含することができる。グループＰＬＧ１、ＰＬＧ２の各々は、第１分離絶縁膜１３６の一方の側において最も近い第１列の第１貫通部材ＰＬ１、及び、第１分離絶縁膜１３６の一方の側において次の近い第２列の第２貫通部材ＰＬ２を包含することができる。グループＰＬＧ１、ＰＬＧ２は、第１グループＰＬＧ１及び第２グループＰＬＧ２であり得る。列は、第１方向Ｄ１に延長する垂直柱の配列である。グループＰＬＧ１、ＰＬＧ２は第２方向Ｄ２に互に隣接することができる。１つのグループ、例えば、ＰＬＧ１に隣接して他のグループ、例えば、ＰＬＧ２、が並ぶよう形成され得る。第２貫通部材ＰＬ２は、第１貫通部材ＰＬ１から第１方向Ｄ１にシフト（ｓｈｉｆｔ）され得る。シフトされる距離は、第１方向Ｄ１への貫通部材のピッチの大略半分であり得る。第１貫通部材ＰＬ１及び第２貫通部材ＰＬ２は隣接して交互にオフセットされ得る。
【００５７】
図７Ａ及び図７Ｂに示したように、互に隣接するグループＰＬＧ１、ＰＬＧ２は同様に配列された貫通部材を有することができる。６つの貫通部材ＰＬは、正六角形に配置され得る。これとは異なり、１つのグループ、例えば、グループＰＬＧ１は、それに隣接する他のグループ、例えば、グループＰＬＧ２とミラー対称に配列された貫通部材を有することができる（図１８Ａ参照）。図７Ａ乃至図７Ｃには、１つのグループが２つの列にしたがって配置された第１貫通部材ＰＬ１及び第２貫通部材ＰＬ２を有すると示したが、これに限定されない。例えば、１つのグループが２以上の列にしたがって配置された貫通部材を有することができる。図７Ａ乃至図７Ｃには、１つのゲート部に２つのグループが互に並べに配置されたことが示したが、これに限定されない。１つのゲート部に２つ以上のグループが互に並べに配置され得る。
【００５８】
１つのグループＰＬＧ１又はＰＬＧ２の貫通部材は、１つの上部選択ゲートＧ６又は上部選択ゲートＧ７に結合され得る。
【００５９】
本発明の概念によれば、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７の厚みＬｇは、第１分離絶縁膜１３６に最も近く、隣接する貫通部材、即ち、第１貫通部材ＰＬ１の間隔Ｓｄ１より大きい。さらに、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７の厚みＬｇは、隣接する貫通部材ＰＬの間隔Ｓｄ１、Ｓｄ２、Ｓｄ３、Ｓｄ４の最小より大きくなり得る。一般的に厚みＬｇはいずれの貫通部材とそれに最も隣接する他の貫通部材間の間隔より大きくなり得る。
【００６０】
貫通部材ＰＬ間の間隔は、不均一とすることができる。貫通部材間の間隔は、互に隣接する一対の貫通部材の側面間の距離である。第１分離絶縁膜１３６に近い少なくとも一対の互に隣接する貫通部材の間隔は、第１分離絶縁膜１３６から遠い少なくとも一対の互に隣接する貫通部材の間隔より大きい。すなわち、第１分離絶縁膜１３６に最も近く、互に隣接する貫通部材の間隔は、他の貫通部材間の間隔より大きい。
【００６１】
貫通部材間の間隔は、貫通部材間のピッチ及び／又は貫通部材の直径によって決定され得る。例えば、第１分離絶縁膜１３６に最も近い第１貫通部材ＰＬ１の直径Ｒ１は、第１分離絶縁膜１３６から遠い第２貫通部材ＰＬ２の直径Ｒ２より小さいことがあり得る。
【００６２】
隣接する第１貫通部材ＰＬ１の間隔Ｓｄ１は、隣接する第２貫通部材ＰＬ２の間隔Ｓｄ３より大きくなり得る。隣接する第１貫通部材ＰＬ１間の間隔Ｓｄ１は、第１貫通部材ＰＬ１の１つとそれに最も近い第２貫通部材ＰＬ２の１つとの間の距離Ｓｄ２より大きくなり得る。第２貫通部材ＰＬ２間の間隔Ｓｄ３は、第１貫通部材ＰＬ１の１つとそれに最も近い第２貫通部材ＰＬ２の１つとの間の間隔Ｓｄ２より小さいことがあり得る。隣接する第２貫通部材ＰＬ２の間隔Ｓｄ３は、ゲート部Ｇの中心の貫通部材間の間隔Ｓｄ４より大きくなり得る。即ち、隣接する第２貫通部材ＰＬ２の間隔Ｓｄ３は、第１グループＰＬＧ１の第２貫通部材ＰＬ２の１つとそれに最も近い第２グループＰＬＧ２の第２貫通部材ＰＬ２の１つとの間隔Ｓｄ４より大きくなり得る。
【００６３】
上部配線は、第１上部配線ＢＬ１と第２上部配線ＢＬ２とを包含することができる。１つのグループの第１貫通部材ＰＬ１と第２貫通部材ＰＬ２とは、互に異なる上部配線に連結され得る。第１グループＰＬＧ１の第１貫通部材ＰＬ１と第２グループＰＬＧ２の第２貫通部材ＰＬ２とは、第１上部配線ＢＬ１に連結され得る。第１グループＰＬＧ１の第２貫通部材ＰＬ２と第２グループＰＬＧ２の第１貫通部材ＰＬ１とは、第２上部配線ＢＬ２に連結され得る。第１上部配線ＢＬ１と第２上部配線ＢＬ２とは隣接することができる。
【００６４】
図３の半導体装置を形成する方法を説明する。
図８Ａ乃至図１３Ａ及び図１６Ａは、図７Ｂに対応する平面図、図８Ｂ乃至図１３Ｂ及び図１６Ｂは図７Ｃに対応する断面図である。
【００６５】
図８Ａ及び図８Ｂを参照して、基板１１０が提供される。基板１１０は、第１導電形、例えばＰ型の導電形を有することができる。基板１１０上にバッファ誘電膜１２１が形成され得る。バッファ誘電膜１２１は、例えばシリコン酸化膜であり得る。バッファ誘電膜１２１は、例えば熱酸化工程によって形成され得る。犠牲膜１２３及び絶縁膜１２４がバッファ誘電膜１２１上に交互に積層され形成される。最上層の絶縁膜の厚みは、他の絶縁膜の厚みより厚くなり得る。絶縁膜１２４は、例えばシリコン酸化膜であり得る。犠牲膜１２３は、バッファ誘電膜１２１及び絶縁膜１２４に対して湿式エッチング特性が異なる物質を包含することができる。犠牲膜１２３は、例えばシリコン窒化膜、シリコン酸化窒化膜、ポリシリコン膜、又はポリシリコンゲルマニウム膜を包含することができる。犠牲膜１２３及び絶縁膜１２４は、例えば化学的気相蒸着（ＣＶＤ）方法によって形成され得る。
【００６６】
図９Ａ及び図９Ｂを参照して、バッファ誘電膜１２１、犠牲膜１２３、及び絶縁膜１２４を貫通し、基板１１０を露出するセルホール１２６が形成される。セルホール１２６は図７Ａを参照して説明された貫通部材ＰＬのような方法に配置され得る。
【００６７】
図１０Ａ及び図１０Ｂを参照して、セルホール１２６内に貫通部材ＰＬが形成される。貫通部材ＰＬは、第１導電形の半導体膜であり得る。半導体膜は、セルホール１２６を部分的に満たすように形成され、半導体膜上に絶縁物質が形成されてセルホール１２６を完全に満たすことができる。半導体膜及び絶縁物質は平坦化され、最上層の絶縁膜が露出されるようにすることがあり得る。これにより、その内部の空いている中が充填絶縁膜１２７で満たされた柱状の貫通部材ＰＬが形成され得る。半導体膜は、セルホール１２６を完全に満たすように形成され得る。この場合、充填絶縁膜は要求されないこともあり得る。貫通部材ＰＬの上部はリセスされ、最上層の絶縁膜の上面より低くなり得る。貫通部材ＰＬがリセスされたセルホール１２６内に導電パターン１２８が形成され得る。導電パターン１２８はドーピングされたポリシリコン又は金属であり得る。導電パターン１２８及び貫通部材ＰＬの上部に第２導電形の不純物イオンを注入して、ドレーン領域が形成され得る。第２導電形は、例えばＮ形であり得る。
【００６８】
また、貫通部材ＰＬは、導電材料、例えば、ドーピングされた半導体、金属、導電性金属窒化物、シリサイド、炭素ナノチューブ又はグラフェン等のようなナノ構造体の中の少なくとも１つを包含することができる。
【００６９】
図１１Ａ及び図１１Ｂを参照して、バッファ誘電膜１２１、犠牲膜１２３、及び、絶縁膜１２４を連続的にパターニングして、互に隔離され第１方向に延長され、基板１１０を露出する、分離領域１３１が形成される。パターニングされた絶縁膜１２４は、絶縁パターン１２５になる。
【００７０】
図１２Ａ及び図１２Ｂを参照して、分離領域１３１の露出された犠牲膜１２３を選択的に除去してリセス領域１３３を形成する。リセス領域１３３は、犠牲膜１２３が除去された領域に該当し、貫通部材ＰＬ及び絶縁パターン１２５によって形成される。犠牲膜１２３がシリコン窒化膜又はシリコン酸窒化膜を包含する場合、犠牲膜の除去工程は、燐酸を含むエッチング溶液を使用して遂行されることができる。リセス領域１３３によって貫通部材ＰＬの側壁の一部分が露出される。
【００７１】
図１３Ａ及び図１３Ｂを参照して、リセス領域１３３に情報格納部１３５を形成する。
【００７２】
情報格納部１３５は、貫通部材ＰＬに接触するトンネル絶縁膜、トンネル絶縁膜上の電荷格納膜、及び電荷格納膜上のブロッキング絶縁膜を包含することができる（図５Ａ参照）。この場合、貫通部材ＰＬは、半導体材料から形成されうる。トンネル絶縁膜は、シリコン酸化膜を包含することができる。トンネル絶縁膜は、リセス領域１３３に露出した貫通部材ＰＬを熱酸化して形成され得る。これとは異なり、トンネル絶縁膜は、原子層積層法で形成され得る。電荷格納膜は、電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜であり得る。電荷トラップ膜は、例えばシリコン窒化膜を包含することができる。ブロッキング絶縁膜は高誘電膜、例えば、アルミニウム酸化膜又はハフニウム酸化膜を包含することができる。ブロッキング絶縁膜は、複数の薄膜から構成される多層膜であり得る。例えば、ブロッキング絶縁膜は、アルミニウム酸化膜及びシリコン酸化膜を包含でき、アルミニウム酸化膜及びシリコン酸化膜の積層順序は多様であり得る。電荷格納膜及びブロッキング誘電膜は、段差塗布性が優れた原子層積層法及び／又は化学気相蒸着法で形成され得る。これとは異なり、情報格納部１３５が図５Ｂ乃至図５Ｄの構造を有する場合、情報格納部１３５を構成するトンネル絶縁膜、電荷格納膜及び／又はブロッキング絶縁膜の少なくとも１つは貫通部材ＰＬを形成する前にセルホール１２６内に形成され得る。
【００７３】
また、情報格納部１３５は、可変抵抗パターンであり得る（図６Ａ乃至図６Ｃ参照）。可変抵抗パターンは、通過する電流によって抵抗が選択的に変化され得る、可変抵抗特性を有する物質の中で少なくとも１つを包含することができる。この場合、貫通部材ＰＬは導電材料、例えば、ドーピングされた半導体、金属、導電性金属窒化物、シリサイド、炭素ナノチューブ又はグラフェン等のようなナノ構造体の中の少なくとも１つを含む。情報格納部１３５が図６Ｂの構造を有する場合、情報格納部１３５は貫通部材ＰＬを形成する前にセルホール１２６内に形成され得る。
【００７４】
リセス領域１３３の情報格納部１３５上に導電膜１３４が形成される。導電膜１３４は、ドーピングされたシリコン膜、金属膜、例えば、タングステン、金属窒化膜及び金属シリサイド膜の中の少なくとも１つで形成され得る。導電膜１３４は、ＣＶＤ又はＡＬＤ方法によって形成され得る。導電膜１３４が金属シリサイド膜である場合、導電膜１３４は、形成されたポリシリコン膜のうち分離領域１３１に隣接するポリシリコン膜の一部を除去してリセスしたポリシリコン膜上に金属膜を形成し、熱処理された金属膜のうち未反応金属膜を除去することによって形成することができる。金属シリサイド膜が含む金属成分は、タングステン、チタニウム、コバルト、又はニッケルを包含することができる。
【００７５】
図１４は図１３ＡのＢ部分の拡大図であって、水平電極のための導電膜が満たされていることを表している。図１５Ａは、一般的な技術によることであって、図１４の断面図に対応する。図１５Ｂは、本発明の概念例によることであって、図１４の断面図に対応する。
【００７６】
図１４を参照して、導電膜１３４がリセス領域１３３を満たす過程をより詳細に説明する。導電膜１３４は、分離領域１３１からリセス領域１３３に供給される（矢印方向参照）。ここで、貫通部材ＰＬの間の空間Ｓｐ１、Ｓｐ２、Ｓｐ３、Ｓｐ４の間隔は、図７Ａの間隔Ｓｄ１、Ｓｄ２、Ｓｄ３、Ｓｄ４に対応される。
【００７７】
図１５Ａを参照すれば、一般的な技術で、リセス領域１３３の高さ、即ち、水平電極の厚みＬｇが分離領域１３１に最も近く、隣接する貫通部材ＰＬ間の間隔Ｓｄ１より小さい。このため、時間の経過（時刻ｔ１から時刻ｔ２まで）によって、分離領域１３１から遠い貫通部材間の空間Ｓｐ４が導電膜１３４で完全に満たされる前に、分離領域１３１に最も近い貫通部材間の空間Ｓｐ１が導電膜１３４によって塞がる。これにしたがって、導電膜１３４内に大きい空洞Ｓが生成される。分離領域１３１から遠くなるほど、導電膜１３４の水平的厚みが減少する。このような空洞Ｓは互に連結されて一方向、例えば、第１方向Ｄ１に延長できる。
【００７８】
このような場合、様々な問題点が発生する。第一に、水平電極の抵抗が増加する。特に、分離領域１３１で遠い第２貫通部材ＰＬ２に隣接して形成された水平電極での抵抗が非常に大きくなり得る。そのため、第２貫通部材ＰＬ２に隣接する情報格納部に印加される電圧又は電流が第１貫通部材ＰＬ１に印加されることより小さいことがあり得る。第２に、空洞Ｓに染み込まれるか、或いは閉じ込まれている化学物質によって後続工程の間に絶縁パターン１２５、情報格納部１３５及び／又は貫通部材ＰＬが損傷を受けることがあり得る。これにより、水平電極間及び／又は貫通部材と水平電極との間の電気的な絶縁性が低下され得る。情報格納部１３５のデータ格納特性が低下され得る。
【００７９】
図１５Ｂを参照すれば、リセス領域１３３の高さ、即ち、水平電極の厚みＬｇが貫通部材間の間隔Ｓｄ１、Ｓｄ２、Ｓｄ３、Ｓｄ４より大きい。そのため、時刻ｔ１で、分離領域１３１から遠い貫通部材間の空間Ｓｐ４は導電膜１３４で完全に満たされる反面、分離領域１３１に近い貫通部材間の空間Ｓｐ１、Ｓｐ２、Ｓｐ３は完全に満たされない。時間の経過（時刻ｔ１から時刻ｔ２まで）によって、分離領域１３１から近い貫通部材間の空間が導電膜１３４によって順次的に満たされる。即ち、導電膜１３４は、空間Ｓｐ４、Ｓｐ３、Ｓｐ２、Ｓｐ１の順序に満たす。これにしたがって、導電膜１３４内の空洞Ｓが生成されないか、或いはその大きさが最小化になり得る。
【００８０】
さらに、貫通部材ＰＬは、図７Ａを参照して説明されたように配置されるため、導電膜１３４が貫通部材ＰＬの間のリセス領域１３３にさらに容易に供給されて空洞Ｓの大きさをさらに減らすか、或いは空洞Ｓを除去することができる。
【００８１】
図１６Ａ及び図１６Ｂを参照して、リセス領域１３３の外部に形成された導電膜１３４が除去される。これにより、リセス領域１３３の内に第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７が形成される。図７Ａを参照して説明されたグループに対応して、最上部水平電極は、第６水平電極Ｇ６と第７水平電極Ｇ７とによって分離される。第６水平電極Ｇ６及び第７水平電極Ｇ７は、第１方向に延長する。
【００８２】
分離領域１３１に形成された導電膜が除去されて基板１１０が露出され得る。露出された基板１１０に第２導電形の不純物イオンが高濃度に提供されて共通ソースラインＣＳＬが形成され得る。
【００８３】
再び図７Ｂ及び図７Ｃを参照して、分離領域１３１を満たす第１分離絶縁膜１３６が形成される。第２方向に整列された貫通部材ＰＬは、１つの上部配線ＢＬ１又は上部配線ＢＬ２に共通に連結され得る。
【００８４】
本発明の概念にしたがう第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７の厚み及び貫通部材ＰＬが形成される位置によって、水平電極の伝導性、電気的な絶縁性、及び／又はデータ格納特性が向上され得る。
【００８５】
（第２実施形態）
図１７は、本発明の第２実施形態による半導体装置のメモリブロックの斜視図である。図１８Ａは、図１７のメモリブロックの貫通部材ＰＬの配列を図示する。図１８Ｂは、図１７のメモリブロックの水平電極の形状を図示する。図１８Ｃは、図１８ＢのＩ−Ｉ’線に沿う断面図である。図１８Ｂで、図面を簡略にするために情報格納部１３５は図示されない。
【００８６】
本発明の第２実施形態による半導体装置が説明される。図３及び図７Ａ乃至図７Ｃを参照して説明された本発明の第１実施形態による半導体装置を参照して説明されたことと重複される技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【００８７】
図１７及び図１８Ａ乃至図１８Ｃを参照すれば、１つのグループ、例えば、グループＰＬＧ１はそれに隣接する他のグループ、例えば、グループＰＬＧ２とミラー対称に配列された貫通部材を有することができる。これとは異なり、互に隣接するグループＰＬＧ１、ＰＬＧ２は同様に配列された貫通部材を有することができる（図７Ａ参照）。
【００８８】
上部配線は、第１上部配線ＢＬ１と第２上部配線ＢＬ２とを包含することができる。１つのグループの第１貫通部材ＰＬ１と第２貫通部材ＰＬ２とは互に異なる上部配線に連結され得る。第１グループＰＬＧ１の第１貫通部材ＰＬ１と第２グループＰＬＧ２の第１貫通部材ＰＬ１とは、第１上部配線ＢＬ１に連結され得る。第１グループＰＬＧ１の第２貫通部材ＰＬ２と第２グループＰＬＧ２の第２貫通部材ＰＬ２とは、第２上部配線ＢＬ２に連結され得る。第１上部配線ＢＬ１と第２上部配線ＢＬ２とは隣接することができる。
【００８９】
ゲート部Ｇの各々は、トレンチ１３２によって第２方向Ｄ２に分離されたサブゲート部によって分離される。トレンチ１３２は、ゲート部Ｇを貫通して基板１１０を露出し、第１方向Ｄ１に延長する。トレンチ１３２は、ゲート部Ｇ中心の貫通部材ＰＬの間に提供され得る。トレンチ１３２は、最上部の第６水平電極Ｇ６及び第７水平電極Ｇ７の間に提供され得る。第２分離絶縁膜１３７がトレンチ１３２を満たす。第２分離絶縁膜１３７の幅は、第１分離絶縁膜１３６の幅より小さいことがあり得る。
【００９０】
本発明の概念によれば、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７の厚みＬｇは、第１分離絶縁膜１３６に最も近く、隣接する貫通部材、即ち、第１貫通部材ＰＬ１の間隔Ｓｄ１より大きい。さらに、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７の厚みＬｇは、隣接する貫通部材の間隔Ｓｄ１、Ｓｄ２、Ｓｄ３の最小より大きくなり得る。貫通部材ＰＬの間の間隔Ｓｄ１、Ｓｄ２、Ｓｄ３は第２分離絶縁膜１３７と最も近い貫通部材と第２分離絶縁膜１３７との間の距離Ｓｄ４より大きくなり得る。
【００９１】
図１７の半導体装置を形成する方法が説明される。図１９Ａ乃至図２４Ａは、図１８Ｂに対応する平面図であり、図１９Ｂ乃至図２４Ｂは図１８Ｃに対応する断面図である。
【００９２】
図１９Ａ乃至図２１Ａ及び図１９Ｂ乃至図２１Ｂを参照して、図８Ａ乃至図１０Ａ及び図８Ｂ乃至図１０Ｂを参照して説明された方法に、基板１１０上に積層されたバッファ誘電膜１２１、犠牲膜１２３、及び絶縁膜１２４を貫通して貫通部材ＰＬが形成され得る。貫通部材ＰＬは、図１８Ａを参照して説明された貫通部材ＰＬのように配置され得る。
【００９３】
図２２Ａ及び図２２Ｂを参照して、バッファ誘電膜１２１、犠牲膜１２３、及び絶縁膜１２４をパターニングして、基板１１０を露出し、第１方向に延長するトレンチ１３２が形成される。トレンチ１３２を満たす第２分離絶縁膜１３７が形成される。第２分離絶縁膜１３７は、シリコン酸化膜であり得る。分離領域１３１が形成される。トレンチ１３２は、分離領域１３１の間に形成される。パターニングされた絶縁膜１２４は、絶縁パターン１２５になる。
【００９４】
図２３Ａ及び図２３Ｂを参照して、図１２Ａ及び図１２Ｂを参照して説明されたように、分離領域１３１に露出された犠牲膜１２３を選択的に除去してリセス領域１３３を形成する。
【００９５】
図２４Ａ及び図２４Ｂを参照して、図１４、図１５Ａ、図１５Ｂ、図１６Ａ及び図１６Ｂを参照して説明された方法に、水平電極が形成され得る。第２分離絶縁膜１３７は、交替工程（ｒｅｐｌａｃｅｍｅｎｔ  ｐｒｏｃｅｓｓ）による水平電極内の空洞Ｓの大きさをさらに減らすか、或いは空洞Ｓを除去することができる。
【００９６】
露出された基板１１０に第２導電形の不純物イオンが高濃度に提供されて共通ソースラインＣＳＬが形成され得る。再び図１８Ｂ及び図１８Ｃを参照して、分離領域１３１を満たす第１分離絶縁膜１３６が形成される。第２方向Ｄ２に整列された貫通部材ＰＬは、１つの上部配線ＢＬ１又は上部配線ＢＬ２に共通に連結され得る。
【００９７】
（第３実施形態）
図２５は、本発明の第３実施形態による半導体装置のメモリブロックの斜視図である。図２６Ａは、図２５のメモリブロックの貫通部材ＰＬの配列を図示する。図２６Ｂは、図２５のメモリブロックの水平電極の形状を図示する。図２６Ｃは、図２６ＢのＩ−Ｉ’線に沿う断面図である。
【００９８】
本発明の第３実施形態による半導体装置が説明される。図１７及び図１８Ａ乃至図１８Ｃを参照して説明された本発明の第２実施形態による半導体装置を参照して説明されたことと重複される技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【００９９】
図２５及び図２６Ａ乃至図２６Ｃを参照すれば、最上部の第６水平電極Ｇ６及び第７水平電極Ｇ７の間でゲート部Ｇを貫通して基板１１０を露出するダミーホール１３８内にダミー貫通部材ＤＬが提供される。ダミー貫通部材ＤＬは第１方向Ｄ１にしたがって配列される。
【０１００】
ダミー貫通部材ＤＬは、ゲート部Ｇ中心の貫通部材ＰＬの間で提供され得る。ダミー貫通部材ＤＬは、絶縁材料から形成される。ダミー貫通部材ＤＬの上面は、貫通部材ＰＬの上面より低いことがあり得る。ダミー貫通部材ＤＬは、それに隣接する貫通部材ＰＬ、例えば、第２貫通部材ＰＬ２と第１方向Ｄ１に沿って互い違いに配置され得る。ダミー貫通部材ＤＬの直径は、貫通部材ＰＬの直径と異なり得る。例えば、ダミー貫通部材ＤＬの直径は、貫通部材ＰＬの直径より小さいか、或いは同一であり得る。
【０１０１】
本発明の概念によれば、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７の厚みＬｇは、第１分離絶縁膜１３６に最も近く、隣接する貫通部材、即ち、第１貫通部材ＰＬ１の間隔Ｓｄ１より大きい。さらに、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７の厚みＬｇは、隣接する貫通部材ＰＬ、ＤＬの間隔Ｓｄ１、Ｓｄ２、Ｓｄ３、Ｓｄ４の最小より大きくなり得る。貫通部材ＰＬの間の間隔Ｓｄ１、Ｓｄ２、Ｓｄ３は、ダミー貫通部材ＤＬとそれに最も近い貫通部材との間の距離Ｓｄ４より大きくなり得る。第１貫通部材ＰＬ１に隣接する空洞の大きさはダミー貫通部材ＤＬに隣接することより小さいか、或いは無いことがあり得る。ダミー貫通部材ＤＬはダミー貫通部材ＤＬに隣接する空洞Ｓを第１方向Ｄ１及び第２方向Ｄ２に分離することができる。
【０１０２】
図２５の半導体装置を形成する方法が説明される。図２７Ａ乃至図３２Ａは、図２６Ｂに対応する平面図であり、図２７Ｂ乃至図３２Ｂは図２６Ｃに対応する断面図である。
【０１０３】
図２７Ａ乃至図２９Ａ及び図２７Ｂ乃至図２９Ｂを参照して、図８Ａ乃至図１０Ａ及び図８Ｂ乃至図１０Ｂを参照して説明された方法に、基板１１０上に積層されたバッファ誘電膜１２１、犠牲膜１２３、及び絶縁膜１２４を貫通して貫通部材ＰＬが形成され得る。貫通部材ＰＬは、図２６Ａを参照して説明された貫通部材ＰＬのように配置され得る。
【０１０４】
図３０Ａ及び図３０Ｂを参照して、絶縁膜１２４、犠牲膜１２３、及びバッファ誘電膜１２１を貫通して基板１１０を露出するダミーホール１３８が形成される。ダミーホール１３８は、後続工程で形成されるゲート部Ｇ中心領域内内に配置される貫通部材ＰＬの間で提供され得る。ダミーホール１３８は、第１方向にしたがって配列される。ダミーホール１３８は、それに隣接する貫通部材ＰＬ、例えば、第２貫通部材ＰＬ２と第１方向Ｄ１にしたがって互い違いに配置され得る。ダミーホール１３８の直径は、貫通部材ＰＬの直径より小さいことがあり得る。
【０１０５】
ダミー貫通部材ＤＬがダミーホール１３８内に各々形成される。ダミー貫通部材ＤＬは、絶縁材料、例えば、シリコン酸化膜で形成され得る。
【０１０６】
図３１Ａ乃至図３２Ａ及び図３１Ｂ乃至図３２Ｂを参照して、図１４、図１５Ａ、図１５Ｂ、図１６Ａ、及び図１６Ｂを参照して説明された方法に、水平電極が形成され得る。ダミー貫通部材ＤＬは交替工程（ｒｅｐｌａｃｅｍｅｎｔｐｒｏｃｅｓｓ）による水平電極内の空洞Ｓの大きさをさらに減らすか、或いは空洞Ｓを除去することができる。特に、ダミー貫通部材ＤＬは、分離領域１３１から最も遠い貫通部材ＰＬの間に形成されるため、分離領域１３１から最も遠い貫通部材ＰＬの間の空洞Ｓの大きさをさらに効果的に減らすか、或いは空洞Ｓを除去することができる。
【０１０７】
最上部の水平電極は、ダミー貫通部材ＤＬにしたがって切断されて第６水平電極Ｇ６及び第７水平電極Ｇ７に分離され得る。このとき、ダミー貫通部材ＤＬもリセスされ得る。
【０１０８】
分離領域１３１で露出された基板１１０に第２導電形の不純物イオンが高濃度に提供されて共通ソースラインＣＳＬが形成され得る。再び図２６Ｂ及び図２６Ｃを参照して、分離領域１３１を満たす第１分離絶縁膜１３６が形成される。第２方向に整列された貫通部材ＰＬは１つの上部配線ＢＬ１又は上部配線ＢＬ２に共通に連結され得る。
【０１０９】
（第４実施形態）
図３３は、本発明の第４実施形態による半導体装置のメモリブロックの斜視図である。図３４Ａは、図３２のメモリブロックの貫通部材ＰＬの配列を図示する。図３４Ｂは、図３３のメモリブロックの水平電極の形状を図示する。図３４Ｃは、図３４ＢのＩ−Ｉ’線に沿う断面図である。図３４Ｂで、図面を簡略にするために情報格納部１３５は図示されない。
【０１１０】
図３３及び図３４Ａ乃至図３４Ｃを参照して、本発明の第４実施形態による半導体装置が説明される。図１７及び図１８Ａ乃至図１８Ｃを参照して説明された本発明の第２実施形態による半導体装置を参照して説明されたことと重複される技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【０１１１】
図２５及び図２６Ａ乃至図２６Ｃを参照して説明された実施形態とは異なり、ダミー貫通部材ＤＬは、貫通部材ＰＬと同一な構構造を有することができる。以下の図面で、区分のためにダミー貫通部材ＤＬと貫通部材ＰＬとのハッチングは異なるよう表記される。ダミー貫通部材ＤＬの直径は、貫通部材ＰＬのことと異なり得る。例えば、ダミー貫通部材ＤＬの直径は、貫通部材ＰＬの直径より大きくなり得る。ダミー貫通部材ＤＬの上部を連結するダミー絶縁パターン１２９が追加的に提供され得る。ダミー絶縁パターン１２９は、第１方向Ｄ１に延長できる。
【０１１２】
本発明の概念によれば、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７の厚みＬｇは、第１分離絶縁膜１３６に最も近く、隣接する貫通部材、即ち、第１貫通部材ＰＬ１の間隔Ｓｄ１より大きい。さらに、第１水平電極Ｇ１、第２水平電極Ｇ２、第３水平電極Ｇ３、第４水平電極Ｇ４、第５水平電極Ｇ５、第６水平電極Ｇ６、及び、第７水平電極Ｇ７の厚みは、隣接する貫通部材ＰＬ、ＤＬの間隔Ｓｄ１、Ｓｄ２、Ｓｄ３、Ｓｄ４の最小より大きくなり得る。貫通部材ＰＬの間の間隔Ｓｄ１、Ｓｄ２、Ｓｄ３は、ダミー貫通部材ＤＬとそれに最も近い貫通部材との間の距離Ｓｄ４より大きくなり得る。第１貫通部材ＰＬ１に隣接する空洞の大きさは、ダミー貫通部材ＤＬに隣接する空洞の大きさより小さいか、或いは無いことがあり得る。ダミー貫通部材ＤＬは、ダミー貫通部材ＤＬに隣接する空洞Ｓを第１方向Ｄ１及び第２方向Ｄ２に分離することができる。
【０１１３】
図３３の半導体装置を形成する方法が説明される。
図３５Ａ及び図３５Ｂを参照して、図２７Ａ、図２８Ａ、図２７Ｂ、及び図２８Ｂを参照して説明された方法に、バッファ誘電膜１２１、犠牲膜１２３、及び絶縁膜１２４を貫通して、基板１１０を露出するホールが形成される。ホールは、セルホール１２６及びダミーホール１３８を包含することができる。ダミーホール１３８は、ゲート部Ｇの中心に対応される領域内のセルホール１２６の間で提供され得る。ダミーホール１３８は、第１方向Ｄ１にしたがって配列される。ダミーホール１３８は、それに隣接するセルホール１２６と互い違いに配置され得る。ダミーホール１３８の直径は、セルホール１２６の直径と同一であるか、或いは大きくなり得る。セルホール１２６及びダミーホール１３８は、図３４Ａを参照して説明された貫通部材ＰＬ及びダミー貫通部材ＤＬのように配置され得る。
【０１１４】
図３６Ａ及び図３６Ｂを参照して、セルホール１２６及びダミーホール１３８内に各々貫通部材ＰＬ及びダミー貫通部材ＤＬが形成される。セルホール１２６及びダミーホール１３８の直径は異なることがあり得るが、その構造は同一であり得る。貫通部材ＰＬ及びダミー貫通部材ＤＬは、半導体材料から形成されるか、又は、導電材料から形成されうる。
【０１１５】
図３７Ａ及び図３７Ｂを参照して、バッファ誘電膜１２１、犠牲膜１２３、及び絶縁膜１２４を連続的にパターニングし、互に隔離され第１方向に延長され、基板１１０を露出する分離領域１３１を形成する。パターニングされた絶縁膜１２４は、絶縁パターン１２５になる。
【０１１６】
分離領域１３１に露出された犠牲膜１２３を選択的に除去してリセス領域１３３を形成する。リセス領域１３３は、犠牲膜１２３が除去された領域に該当され、貫通部材ＰＬ、ダミー貫通部材ＤＬ、及び、絶縁パターン１２５によって定義される。犠牲膜１２３がシリコン窒化膜又はシリコン酸化窒化膜を包含する場合、犠牲膜の除去工程は、燐酸を包含するエッチング溶液を使用して遂行されることができる。リセス領域１３３によって貫通部材ＰＬ及びダミー貫通部材ＤＬの側壁の一部分が露出される。
【０１１７】
図３８Ａ及び図３８Ｂを参照して、図１４、図１５Ａ、図１５Ｂ、図１６Ａ、及び図１６Ｂを参照して説明された方法に、水平電極を形成する。ダミー貫通部材ＤＬは、交替工程（ｒｅｐｌａｃｅｍｅｎｔ  ｐｒｏｃｅｓｓ）による水平電極内の空洞Ｓの大きさをさらに減らすか、或いは空洞Ｓを除去することができる。
【０１１８】
最上部の水平電極は、ダミー貫通部材ＤＬにしたがって切断されて第６水平電極Ｇ６及び第７水平電極Ｇ７に分離され得る。
【０１１９】
露出された基板１１０に第２導電形の不純物イオンが高濃度に注入され共通ソースラインＣＳＬが形成され得る。
【０１２０】
以後、再び図３４Ｂ及び図３４Ｃを参照して、分離領域１３１を満たす第１分離絶縁膜１３６が形成される。第２方向に整列された貫通部材ＰＬは、１つの上部配線ＢＬ１又は上部配線ＢＬ２に共通に連結され得る。第６水平電極Ｇ６及び第７水平電極Ｇ７の間にダミー絶縁パターン１２９が追加的に提供され得る。ダミー絶縁パターン１２９は、ダミー貫通部材ＤＬの上部を互に連結し、第１方向に延長できる。
【０１２１】
前述した実施形態は本発明の概念を逸脱しない範囲内で結合されることができる。
【０１２２】
図３９は本発明の第１〜４実施形態による半導体装置を含む電子システムの一例を示す概略ブロック図である。
【０１２３】
図３９を参照すれば、本発明の第１〜４実施形態による半導体装置を含む電子システム１１００は、コントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、記憶装置（ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）１１３０、インターフェイス１１４０、及びバス（ｂｕｓ）１１５０を包含することができる。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０、及び／又はインターフェイス１１４０は、バス１１５０を通じて互に結合され得る。バス１１５０は、データが移動される通路（ｐａｔｈ）に該当する。記憶装置１１３０は本発明の実施形態による半導体装置を包含することができる。
【０１２４】
コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及び、これらと類似な機能を遂行できる論理素子の中で少なくとも１つを包含することができる。入出力装置１１２０は、キーパッド、キーボード、及びディスプレー装置等を包含することができる。記憶装置１１３０は、データ及び／又は命令語等を格納することができる。インターフェイス１１４０は、通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行することができる。インターフェイス１１４０は、有線又は無線形態であり得る。例えば、インターフェイス１１４０はアンテナ又は有無線トランシーバー等を包含することができる。ここでは図示しないが、電子システム１１００は、コントローラ１１１０の動作を向上するための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等をさらに包含することもあり得る。
【０１２５】
電子システム１１００は、個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、ポータブルコンピューター（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できるすべての電子製品に適用され得る。
【０１２６】
図４０は、本発明の第１〜４実施形態による半導体装置を具備するメモリシステムの一例を概略ブロック図である。
【０１２７】
図４０を参照すれば、メモリシステム１２００は、記憶装置１２１０を含む。記憶装置１２１０は、前述した実施形態に開示された半導体装置の中で少なくとも１つを包含することができる。また、記憶装置１２１０は、他の形態の半導体メモリ装置、例えば、ＤＲＡＭ装置及び／又はＳＲＡＭ装置等をさらに包含することができる。メモリシステム１２００は、ホスト（Ｈｏｓｔ）と記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を包含することができる。記憶装置１２１０及び／又はメモリコントローラ１２２０は、本発明の実施形態による半導体装置を包含することができる。
【０１２８】
メモリコントローラ１２２０は、メモリカードの全般的な動作を制御するプロセシングユニット１２２２を包含することができる。また、メモリコントローラ１２２０は、プロセシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を包含することができる。これに加えて、メモリコントローラ１２２０は、ホストインターフェイス１２２３、メモリインターフェイス１２２５をさらに包含することができる。ホストインターフェイス１２２３は、メモリシステム１２００とホストとの間のデータ交換プロトコルを具備することができる。メモリインターフェイス１２２５は、メモリコントローラ１２２０と記憶装置１２１０とを接続させ得る。さらに、メモリコントローラ１２２０は、エラー訂正ブロック（Ｅｃｃ）１２２４をさらに包含することができる。エラー訂正ブロック１２２４は、記憶装置１２１０から読出されたデータのエラーを検出及び訂正することができる。ここでは図示しないが、メモリシステム１２００は、ホストとのインターフェイシングのためのコードデータを格納するＲＯＭ装置（ＲＯＭ  ｄｅｖｉｃｅ）をさらに包含することもあり得る。メモリシステム１２００は、携帯用データ格納カードに使用され得る。これとは異なり、メモリシステム１２００は、コンピューターシステムのハードディスクを代替できる固相ディスク（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）としても具現され得る。
【０１２９】
図４１は本発明の第１〜４実施形態による半導体装置を装着した情報処理システムの一例を概略ブロック図である。
【０１３０】
図４１を参照すれば、モバイル機器やデスクトップコンピューターのような情報処理システムに本発明の第１〜４実施形態による半導体装置であるフラッシュメモリシステム１３１０が装着される。本発明の第１〜４実施形態による情報処理システム１３００は、フラッシュメモリシステム１３１０と各々システムバス１３６０に電気的に連結されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を含む。フラッシュメモリシステム１３１０は、先に言及されたメモリシステムと実質的に同様に構成される。フラッシュメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述したフラッシュメモリシステム１３１０が半導体ディスク装置（ＳＳＤ）で構成することができ、この場合、情報処理システム１３００は、大容量のデータをフラッシュメモリシステム１３１０に安定的に格納することができる。そして、信頼性の増大にしたがって、フラッシュメモリシステム１３１０はエラー訂正に所要される資源を節減することができるので、高速のデータ交換機能を情報処理システム１３００に提供する。ここでは図示しないが、本発明の第１〜４実施形態による情報処理システム１３００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置等がさらに提供され得ることはこの分野の通常的な知識を習得した者に明確である。
【０１３１】
また、本発明の第１〜４実施形態によるメモリ装置又はメモリシステムは多様な形態のパッケージに実装され得る。例えば、本発明の第１〜４実施形態によるフラッシュメモリ装置又はメモリシステムはＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化されて実装され得る。
【０１３２】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形しなく、他の具体的な形態に実施されることもあり得る。したがって、以上で記述した実施形態にはすべての面で例示的なことであり限定的なことではない理解しなければならない。
【符号の説明】
【０１３３】
１１０・・・基板、
１２１・・・バッファ誘電膜、
１２３・・・犠牲膜、
１２４・・・絶縁膜、
１２５・・・絶縁パターン、
１２６・・・セルホール、
１２７・・・充填絶縁膜、
１２８・・・導電パターン、
１２９・・・ダミー絶縁パターン、
１３１・・・分離領域、
１３１・・・分離領域、
１３２・・・トレンチ、
１３３・・・リセス領域、
１３４・・・導電膜、
１３５・・・情報格納部、
１３５ａ・・・トンネル絶縁膜、
１３５ｂ・・・電荷格納膜、
１３５ｃ・・・ブロッキング絶縁膜、
１３６・・・第１分離絶縁膜、
１３７・・・第２分離絶縁膜、
１３８・・・ダミーホール。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
2015012296.tif 000010
【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
2015012296.tif 000040
【図１９Ｂ】
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【図２０Ａ】
2015012296.tif 000042
【図２０Ｂ】
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【図２１Ａ】
2015012296.tif 000044
【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２Ａ】
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【図３２Ｂ】
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【図３３】
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【図３４Ａ】
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【図３４Ｂ】
2015012296.tif 000070
【図３４Ｃ】
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【図３５Ａ】
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【図３５Ｂ】
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【図３６Ａ】
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【図３６Ｂ】
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【図３７Ａ】
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【図３７Ｂ】
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【図３８Ａ】
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【図３８Ｂ】
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【図３９】
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【図４０】
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【図４１】
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