(57)【要約】      （修正有）【課題】半導体集積回路装置及びその製造方法に関し、バラスト抵抗に起因するリーク電流を低減するとともに、リーク電流のばらつきを低減する。【解決手段】バラスト抵抗30のピーク不純物濃度をエクステンション領域26、46のピーク不純物濃度より小さく、且つ、バラスト抵抗の深さをエクステンション領域の深さより深くする。【選択図】図１
2015133398.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第１の第１導電型ウェル領域を有する半導体基板と、
前記第１の第１導電型ウェル領域に設けられ、第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極の直下に設けられた第１導電型の第１チャネルドープ領域と、前記第１ゲート電極の両脇に設けられた前記第１導電型と反対導電型の第２導電型の第１エクステンション領域と、第２導電型の第１ソース領域及び第２導電型の第１ドレイン領域と、前記第１ドレイン領域を分離する第２導電型の第１バラスト抵抗とを含む第２導電型チャネルの第１の絶縁ゲート型トランジスタと
を有し、
前記第１バラスト抵抗のピーク不純物濃度は前記第１エクステンション領域のピーク不純物濃度より小さく、且つ、前記第１バラスト抵抗の深さは前記第１エクステンション領域の深さより深いことを特徴とする半導体集積回路装置。
【請求項２】
前記半導体基板は、さらに第２の第１導電型ウェル領域を有しており、
前記第２の第１導電型ウェル領域に設けられ、第２ゲート絶縁膜を介して設けられた第２ゲート電極と、前記第２ゲート電極の両脇に設けられた第２導電型の低濃度ソース・ドレイン領域と、前記低濃度ソース・ドレイン領域より不純物濃度の高い第２導電型の第２ソース領域及び第２導電型の第２ドレイン領域とを含む、前記第１の絶縁ゲート型トランジスタより駆動電圧の高い第２導電型チャネルの第２の絶縁ゲート型トランジスタを有し、
前記第１バラスト抵抗の不純物濃度は前記低濃度ソース・ドレイン領域の不純物濃度と同じかそれよりも高く、且つ、前記第１バラスト抵抗の深さは前記低濃度ソース・ドレイン領域の深さと同じかそれよりも深いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記半導体基板は、第１の第２導電型ウェル領域を有しており、
前記第１の第２導電型ウェル領域に設けられ、第３ゲート絶縁膜を介して設けられた第３ゲート電極と、前記第３ゲート電極の直下に設けられた第２導電型の第２チャネルドープ領域と、前記第３ゲート電極の両脇に設けられた第１導電型の第２エクステンション領域と、第１導電型の第３ソース領域及び第１導電型の第３ドレイン領域と、前記第１導電型の第３ドレイン領域を分離する第１導電型の第２バラスト抵抗とを含む第１導電型チャネルの第１の絶縁ゲート型トランジスタを有し、
前記第１バラスト抵抗の第２導電型不純物濃度は、前記第２チャネルドープ領域の第２導電型不純物濃度から前記第１の第２導電型ウェル領域の第２導電型不純物濃度を引いた値と同じであり、且つ、前記第１バラスト抵抗の深さは前記第２チャネルドープ領域の深さと同じであり、
前記第２バラスト抵抗の第１導電型不純物濃度は、前記第１チャネルドープ領域の第１導電型不純物濃度から前記第１の第１導電型ウェル領域の第１導電型不純物濃度を引いた値と同じであり、且つ、前記第２バラスト抵抗の深さは前記第１チャネルドープ領域の深さと同じであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
半導体基板に素子分離領域で分離された複数の素子形成領域を形成する工程と、
前記素子形成領域の内の少なくとも２つの素子形成領域に第１導電型不純物を導入して低電圧駆動トランジスタ形成用の第１の第１導電型ウェル領域と前記第１の第１導電型ウェル領域に形成するトランジスタより高電圧で駆動する高電圧駆動トランジスタ用の第２の第１導電型ウェル領域を形成する工程と、
前記第２の第１導電型ウェル領域と前記第１の第１導電型ウェル領域の一部をマスクした状態で前記半導体基板に不純物を導入し、前記第１の第１導電型ウェル領域の他の一部の表面に第１導電型の第１チャネルドープ領域を形成する工程と、
前記第１チャネルドープ領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成するとともに、前記第２の第１導電型ウェル領域上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第２の第１導電型ウェル領域に、前記第２ゲート電極をマスクとして不純物を導入して前記第１導電型と反対導電型の第２導電型の低濃度ソース・ドレイン領域を形成するとともに、前記第１の第１導電型ウェル領域の前記第１チャネルドープ領域をマスクして前記不純物を導入して第２導電型の第１抵抗形成層を形成する工程と、
前記第１チャネルドープ領域に、前記第１ゲート電極をマスクとして不純物を導入して第２導電型の第１エクステンション領域を形成する工程と、
前記第１ゲート電極及び第２ゲート電極の側壁上のサイドウォールと前記第１抵抗形成層上に選択的に設けた絶縁膜パターンをマスクとして不純物を導入して、前記第１の第１導電型ウェル領域に前記低濃度ソース・ドレイン領域より高濃度の第２導電型の第１ソース領域及び第２導電型の第１ドレイン領域、及び、前記第２の第１導電型ウェル領域に前記低濃度ソース・ドレイン領域より高濃度の第２導電型の第２ソース領域及び第２導電型の第２ドレイン領域を、それぞれ形成して、前記絶縁膜パターンの直下の前記第１抵抗形成層を第１バラスト抵抗とする工程を
有することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
前記第１ゲート絶縁膜を形成する工程において、前記第１の第１導電型ウェル領域の前記第１チャネルドープ領域を除く領域に前記第２ゲート絶縁膜を形成する工程で形成した絶縁膜を残存させておき、
前記第１抵抗形成層の形成工程において、前記残存させた絶縁膜を介して不純物を導入することを特徴とする請求項４に記載の半導体集積回路装置の製造方法。
【請求項６】
前記第１抵抗形成層を形成する工程において、前記第１の第１導電型ウェル領域を覆うように３ｎｍ以上の膜厚の堆積絶縁膜を設け、前記堆積絶縁膜を介して不純物を導入することを特徴とする請求項４に記載の半導体集積回路装置の製造方法。
【請求項７】
半導体基板に素子分離領域で分離された複数の素子形成領域を形成する工程と、
前記素子形成領域の内の少なくとも１つの素子形成領域に第１導電型不純物を導入して第１の第１導電型ウェル領域を形成する工程と、
他の前記素子形成領域の少なくとも一つの素子形成領域に第２導電型不純物を導入して第１の第２導電型ウェル領域を形成する工程と、
前記第１の第１導電型ウェル領域の一部に第１導電型の第１チャネルドープ領域を形成するとともに、前記第１の第２導電型ウェル領域の一部に第１導電型の第１抵抗形成層を形成する工程と、
前記第１の第１導電型ウェル領域の前記第１チャネルドープ領域以外の領域に第２導電型の第２抵抗形成層を形成するとともに、前記第１の第２導電型ウェル領域の前記第１抵抗形成層以外の領域に第２導電型の第２チャネルドープ領域を形成する工程と、
前記第１の第１導電型ウェル領域上に第１ゲート絶縁膜を介して第１ゲート電極を設ける工程と、
前記第１の第２導電型ウェル領域上に第２ゲート絶縁膜を介して第２ゲート電極を設ける工程と、
前記第１ゲート電極の側壁上に設けた第１サイドウォールと前記第２抵抗形成層上に設けた第１絶縁膜パターンをマスクとして不純物を導入することによって、前記第１の第１導電型ウェル領域に前記第２抵抗形成層より高不純物濃度の第２導電型の第１ソース領域及び第２導電型の第１ドレイン領域を形成するとともに、前記第１絶縁膜パターンの直下の前記第２抵抗形成層を第２バラスト抵抗とする工程と、
前記第２ゲート電極の側壁上に設けた第２サイドウォールと前記第１抵抗形成層上に設けた第２絶縁膜パターンをマスクとして不純物を導入することによって、前記第１の第２導電型ウェル領域に前記第１抵抗形成層より高不純物濃度の第１導電型の第２ソース領域及び第１導電型の第２ドレイン領域を形成するとともに、前記第２絶縁膜パターンの直下の前記第１抵抗形成層を第１バラスト抵抗とする工程と
を有していることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその製造方法に関するものであり、例えば、バラスト抵抗を有するトランジスタにおけるリーク電流の低減とそのばらつきの低減に関する。
【背景技術】
【０００２】
高電圧（ＨＶ）駆動トランジスタのオフ電圧（ＢＶｓｄ）は、ゲート下の基板とドレイン間に流れるバンド間トンネル電流（ＢＴＢＴ：Ｂａｎｄ  ｔｏ  Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ）で決まっている。したがって、オフ電圧を高めるためには、ドレイン領域を形成する接合をなるべく穏やかに形成することが効果的である。そのため、高電圧駆動トランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成する際のイオン注入のチルト角をチャネリングが発生する４５°として、深く且つ低濃度のＬＤＤ領域を形成することが行われている。
【０００３】
また、低電圧駆動トランジスタのポケット注入において、ゲート電極の延在方向に対するイオン注入の方位角度を４５°としたＴｗｉｓｔ４５°化のアイデアも提案されている（例えば、特許文献１或いは特許文献２参照）。
【０００４】
また、入出力部（Ｉ／Ｏ部）に用いられるＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）素子としては、ドレイン領域寄りにバラスト抵抗を有するトランジスタが用いられている。このバラスト抵抗は、サリサイド工程においてシリサイド化を防止するためのマスクであるサリサイドブロックにより実現されているので、この様子を図６２を参照して説明する。
【０００５】
図６２は、従来のＥＳＤ素子を備えた半導体集積回路装置の概略的断面図である。この半導体集積回路装置は、高電圧駆動トランジスタ（ＨＶＴｒ）と、ＥＳＤ素子となる低電圧駆動Ｉ／Ｏトランジスタ（ＬＶＩ／ＯＴｒ）と低電圧駆動トランジスタ（ＬＶＴｒ）とを備えている。
【０００６】
ＨＶＴｒは、シリコン基板２０１に設けた素子分離領域２０２に囲まれたｐ型ウェル領域２０５上にゲート絶縁膜となるＳｉＯ２膜２１２を介して設けたゲート電極２１５、ｎ型ＬＤＤ領域２１９、ｎ＋型ソース領域２２６及びｎ＋型ドレイン領域２２７を備えている。
【０００７】
ＬＶＩ／ＯＴｒは、シリコン基板２０１に設けた素子分離領域２０２に囲まれたｐ型ウェル領域２０７の表面にｐ型チャネルドープ領域２１０を設け、その上にゲート絶縁膜となるＳｉＯ２膜２１４を介して設けたゲート電極２１６、ｎ型エクステンション領域２２１、ｎ＋型ソース領域２２８及びｎ＋型ドレイン領域２２９を備えている。また、このｎ＋型ドレイン領域２２９を分断するように、サリサイドブロック２２５の直下にｎ型エクステンション領域２２１の形成工程で同時に形成したｎ型層をバラスト抵抗２３２として備えている。
【０００８】
内部論理回路を構成するＬＶＴｒは、シリコン基板２０１に設けた素子分離領域２０２に囲まれたｐ型ウェル領域２０８の表面にｐ型チャネルドープ領域２１１を設け、その上にゲート絶縁膜となるＳｉＯ２膜２１４を介して設けたゲート電極２１７、ｎ型エクステンション領域２２２、ｎ＋型ソース領域２３０及びｎ＋型ドレイン領域２３１を備えている。
【０００９】
次に、図６３乃至図６８を参照して、従来のＥＳＤ素子を備えた半導体集積回路装置の製造工程を説明する。まず、図６３（ａ）に示すように、シリコン基板２０１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により素子分離領域２０２を形成したのち、表面に犠牲酸化膜となる厚さが１０ｎｍのＳｉＯ２膜２０３を形成する。次いで、高電圧駆動Ｔｒ形成領域以外をレジストパターン２０４で覆って、Ｂをイオン注入して、例えば、１×１０１７ｃｍ−３〜３×１０１７ｃｍ−３のｐ型ウェル領域２０５を形成する。
【００１０】
次いで、図６３（ｂ）に示すように、レジストパターン２０４を除去したのち、ｐ型ウェル領域２０５を覆うように新たなレジストパターン２０６を形成する。次いで、Ｂをイオン注入することによって、例えば、８×１０１７ｃｍ−３〜１２×１０１７ｃｍ−３のｐ型ウェル領域２０７，２０８を形成する。
【００１１】
次いで、図６４（ｃ）に示すように、レジストパターン２０６を除去したのち、ｐ型ウェル領域２０５を覆うように新たなレジストパターン２０９を形成し、再び、Ｂをイオン注入してｐ型チャネルドープ領域２１０，２１１を形成する。次いで、図６４（ｄ）に示すように、レジストパターン２０９を除去したのち、ＳｉＯ２膜２０３を除去する。次いで、熱酸化により高電圧駆動用Ｔｒのゲート絶縁膜となる厚さが例えば、１０ｎｍ〜２０ｎｍのＳｉＯ２膜２１２を形成する。
【００１２】
次いで、図６５（ｅ）に示すように、ｐ型ウェル領域２０５を覆うようにレジストパターン２１３を形成したのち、露出するｐ型ウェル領域２０７，２０８上のＳｉＯ２膜２１２をエッチングにより除去する。次いで、図６５（ｆ）に示すように、レジストパターン２１３を除去したのち、再び熱酸化を行うことにより、ｐ型ウェル領域２０７，２０８の表面に低電圧駆動用Ｔｒのゲート絶縁膜となる厚さが例えば、１ｎｍ〜３ｎｍのＳｉＯ２膜２１４を形成する。
【００１３】
次いで、図６６（ｇ）に示すように、ｐ型ウェル領域２０５，２０７，２０８上に多結晶シリコン層を堆積したのち、エッチングすることによってゲート電極２１５〜２１７を形成する。次いで、図６６（ｈ）に示すように、ｐ型ウェル領域２０７，２０８を覆うレジストパターン２１８を形成する。次いで、このレジストパターン２１８をマスクとしてＰイオンを例えば、４０ｋｅＶ〜５０ｋｅＶの加速エネルギーで例えば、５×１０１２ｃｍ−２〜１０×１０１２ｃｍ−２のドーズ量、チルト角４５°で４方向からイオン注入することにより、ｐ型ウェル領域２０５にｎ型ＬＤＤ領域２１９を形成する。
【００１４】
次いで、図６７（ｉ）に示すように、レジストパターン２１８を除去したのち、ｐ型ウェル領域２０５を覆うレジストパターン２２０を新たに形成する。このレジストパターン２２０をマスクとしてＢイオンを例えば、１０ｋｅＶ〜２０ｅＶの加速エネルギーで例えば、５×１０１２ｃｍ−２〜１０×１０１２ｃｍ−２のドーズ量、チルト角２８°で４方向からイオン注入することによりポケット領域（図示は省略）を形成する。引き続いて、Ｐイオンを例えば、１ｋｅＶ〜２ｋｅＶの加速エネルギーで例えば、３×１０１３ｃｍ−２〜９×１０１３ｃｍ−２のドーズ量、チルト角０°で４方向からイオン注入、及び、Ａｓイオンを例えば、１ｋｅＶ〜２ｋｅＶの加速エネルギーで例えば、１×１０１４ｃｍ−２〜２×１０１４ｃｍ−２のドーズ量、チルト角０°で４方向からイオン注入することにより、ｐ型ウェル領域２０７，２０８にｎ型エクステンション領域２２１，２２２を形成する。
【００１５】
次いで、図６７（ｊ）に示すように、レジストパターン２２０を除去したのち、全面にＳｉＯ２膜を堆積したのち、バラスト抵抗形成領域を覆うレジストパターン２２３を形成し、異方性エッチングを行ってサイドウォール２２４を形成する。この時、レジストパターン２２３の下に残存したＳｉＯ２膜がサリサイドブロック２２５となる。
【００１６】
次いで、図６８（ｋ）に示すように、レジストパターン２２３を除去したのち、Ｐイオンを例えば、５ｋｅＶ〜１０ｋｅＶの加速エネルギーで例えば、１×１０１６ｃｍ−２〜２×１０１６ｃｍ−２のドーズ量、チルト角０°でイオン注入することにより、ｎ＋型ソース領域２２６，２２８，２３０及びｎ＋型ドレイン領域２２７，２２９，２３１を形成する。この時、サリサイドブロック２２５の直下のｎ−型領域がバラスト抵抗２３２となる。
【００１７】
次いで、図６８（ｌ）に示すように、全面にＣｏ膜を堆積したのち、熱処理を行うことによってゲート電極２１５〜２１７、ｎ＋型ソース領域２２６，２２８，２３０及びｎ＋型ドレイン領域２２７，２２９，２３１の表面にＣｏシリサイド層２３３を形成する。次いで、未反応のＣｏ膜を除去したのち、再び熱処理を行いＣｏシリサイド層２３３を低抵抗化する。以降は図示を省略するが、層間絶縁膜を形成したのち、Ｃｏシリサイド層２３３に達するプラグを形成し、このプラグに接続する配線を形成する。このような配線構造を必要とする層数分だけ繰り返す。左側のトランジスタが高電圧駆動トランジスタ（ＨＶＴｒ）となり、中央のトランジスタがバラスト抵抗付き低電圧駆動トランジスタ（ＬＶＩ／ＯＴｒ）となり、右側のトランジスタが通常の低電圧駆動トランジスタ（ＬＶＴｒ）となる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２０１０-１２９９８０号公報
【特許文献２】再表２００６-１２６２４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかし、従来のＥＳＤ素子を備えた半導体集積回路装置においては、ＥＳＤ素子となるＬＶＩ／ＯＴｒのリーク電流が問題になるので、その事情を図６９乃至図７１を参照して説明する。図６９及び図７０は、従来のバラスト抵抗を有するトランジスタを備えた半導体集積回路装置に形成された低電圧駆動トランジスタのリーク電流特性の説明図である。
【００２０】
図６９は、ｎチャネル型ＭＯＳトランジスタのリーク電流の測定結果の説明図であり、図６９（ａ）はバラスト抵抗を有するトランジスタの特性図であり、図６９（ｂ）は通常のトランジスタの特性図である。なお、ここでは、低電圧駆動トランジスタとして、ゲート幅Ｗが１０μｍで、ゲート長Ｌが０．１４μｍの駆動電圧が１．２Ｖの超高閾値ＮＭＯＳの７１個の測定結果をプロットしたものである。図に示すように、通常のトランジスタのリーク電流特性のばらつきが小さいのに対して、バラスト抵抗を有するトランジスタのリーク電流特性のばらつきが大きくなっている。
【００２１】
図７０は、ｎチャネル型ＭＯＳトランジスタのリーク電流の中央値（Ｍｅｄｉａｎ値）の説明図であり、図６９の測定結果の中央値を示したものである。図から明らかなようにバラスト抵抗を有するトランジスタのリーク電流が大きくなっている。これは、サリサイドブロックに起因するリーク電流の増大と考えられる。また、ばらつきの増大は、シリサイド電極を形成する際に発生するＣｏＳｉスパイクによる影響も考えられる。
【００２２】
そこで、各トランジスタの電流分布をシミュレーションしたので、その結果を図７１を参照して説明する。図７１はゲート電圧ＶＧを０Ｖとして、ドレイン電圧ＶＤを３Ｖとした場合の電流分布の説明図であり、図７１（ａ）はＬＶＴｒの電流分布図であり、図７１（ｂ）はＬＶＩ／ＯＴｒの電流分布図である。なお、図における実線は電流分布を示す等電流線であり、破線はｐｎ接合の位置を示し、一点鎖線は空乏層の位置を示している。
【００２３】
図７１（ａ）と図７１（ｂ）を比較するとＬＶＩ／ＯＴｒの場合、サリサイドブロック下においてＴｒのエクステンション領域の接合リーク電流よりも多くのリーク電流が流れているのが分かる。また、この接合リーク電流は、サリサイドブロックの端部ではなくサリサイドブロックの底部において流れている。エクステンション領域とバラスト抵抗の不純物プロファイルは同じであるので、バラスト抵抗の面積が大きいことや、３Ｖが印加されているドレイン電極に近いため、サリサイドブロック下においてＴｒのエクステンション領域の接合リーク電流よりも多くのリーク電流が流れていると考えられる。
【００２４】
したがって、バラスト抵抗を有するトランジスタを備えた半導体集積回路装置において、バラスト抵抗に起因するリーク電流を低減するとともに、リーク電流のばらつきを低減する。
【課題を解決するための手段】
【００２５】
開示する一観点からは、少なくとも第１の第１導電型ウェル領域を有する半導体基板と、前記第１の第１導電型ウェル領域に設けられ、第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極の直下に設けられた第１導電型の第１チャネルドープ領域と、前記第１ゲート電極の両脇に設けられた前記第１導電型と反対導電型の第２導電型の第１エクステンション領域と、第２導電型の第１ソース領域及び第２導電型の第１ドレイン領域と、前記第１ドレイン領域を分離する第２導電型の第１バラスト抵抗とを含む第２導電型チャネルの第１の絶縁ゲート型トランジスタとを有し、前記第１バラスト抵抗のピーク不純物濃度は前記第１エクステンション領域のピーク不純物濃度より小さく、且つ、前記第１バラスト抵抗の深さは前記第１エクステンション領域の深さより深いことを特徴とする半導体集積回路装置が提供される。
【００２６】
また、開示する別の観点からは、半導体基板に素子分離領域で分離された複数の素子形成領域を形成する工程と、前記素子形成領域の内の少なくとも２つの素子形成領域に第１導電型不純物を導入して低電圧駆動トランジスタ形成用の第１の第１導電型ウェル領域と前記第１の第１導電型ウェル領域に形成するトランジスタより高電圧で駆動する高電圧駆動トランジスタ用の第２の第１導電型ウェル領域を形成する工程と、前記第２の第１導電型ウェル領域と前記第１の第１導電型ウェル領域の一部をマスクした状態で前記半導体基板に不純物を導入し、前記第１の第１導電型ウェル領域の他の一部の表面に第１導電型の第１チャネルドープ領域を形成する工程と、前記第１チャネルドープ領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成するとともに、前記第２の第１導電型ウェル領域上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、前記第２の第１導電型ウェル領域に、前記第２ゲート電極をマスクとして不純物を導入して前記第１導電型と反対導電型の第２導電型の低濃度ソース・ドレイン領域を形成するとともに、前記第１の第１導電型ウェル領域の前記第１チャネルドープ領域をマスクして前記不純物を導入して第２導電型の第１抵抗形成層を形成する工程と、前記第１チャネルドープ領域に、前記第１ゲート電極をマスクとして不純物を導入して第２導電型の第１エクステンション領域を形成する工程と、前記第１ゲート電極及び第２ゲート電極の側壁上のサイドウォールと前記第１抵抗形成層上に選択的に設けた絶縁膜パターンをマスクとして不純物を導入して、前記第１の第１導電型ウェル領域に前記低濃度ソース・ドレイン領域より高濃度の第２導電型の第１ソース領域及び第２導電型の第１ドレイン領域、及び、前記第２の第１導電型ウェル領域に前記低濃度ソース・ドレイン領域より高濃度の第２導電型の第２ソース領域及び第２導電型の第２ドレイン領域を、それぞれ形成して、前記絶縁膜パターンの直下の前記第１抵抗形成層を第１バラスト抵抗とする工程を有することを特徴とする半導体集積回路装置の製造方法が提供される。
【００２７】
また、開示するさらに別の観点からは、半導体基板に素子分離領域で分離された複数の素子形成領域を形成する工程と、前記素子形成領域の内の少なくとも１つの素子形成領域に第１導電型不純物を導入して第１の第１導電型ウェル領域を形成する工程と、他の前記素子形成領域の少なくとも一つの素子形成領域に第２導電型不純物を導入して第１の第２導電型ウェル領域を形成する工程と、前記第１の第１導電型ウェル領域の一部に第１導電型の第１チャネルドープ領域を形成するとともに、前記第１の第２導電型ウェル領域の一部に第１導電型の第１抵抗形成層を形成する工程と、前記第１の第１導電型ウェル領域の前記第１チャネルドープ領域以外の領域に第２導電型の第２抵抗形成層を形成するとともに、前記第１の第２導電型ウェル領域の前記第１抵抗形成層以外の領域に第２導電型の第２チャネルドープ領域を形成する工程と、前記第１の第１導電型ウェル領域上に第１ゲート絶縁膜を介して第１ゲート電極を設ける工程と、前記第１の第２導電型ウェル領域上に第２ゲート絶縁膜を介して第２ゲート電極を設ける工程と、前記第１ゲート電極の側壁上に設けた第１サイドウォールと前記第２抵抗形成層上に設けた第１絶縁膜パターンをマスクとして不純物を導入することによって、前記第１の第１導電型ウェル領域に前記第２抵抗形成層より高不純物濃度の第２導電型の第１ソース領域及び第２導電型の第１ドレイン領域を形成するとともに、前記第１絶縁膜パターンの直下の前記第２抵抗形成層を第２バラスト抵抗とする工程と、前記第２ゲート電極の側壁上に設けた第２サイドウォールと前記第１抵抗形成層上に設けた第２絶縁膜パターンをマスクとして不純物を導入することによって、前記第１の第２導電型ウェル領域に前記第１抵抗形成層より高不純物濃度の第１導電型の第２ソース領域及び第１導電型の第２ドレイン領域を形成するとともに、前記第２絶縁膜パターンの直下の前記第１抵抗形成層を第１バラスト抵抗とする工程とを有していることを特徴とする半導体集積回路装置の製造方法が提供される。
【発明の効果】
【００２８】
開示の半導体集積回路装置及びその製造方法によれば、バラスト抵抗に起因するリーク電流を低減するとともに、リーク電流のばらつきを低減することが可能になる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態のバラスト抵抗を有する絶縁ゲート型トランジスタを備えた半導体集積回路装置の概略的断面図である。
【図２】本発明の実施の形態のバラスト抵抗を有するｎチャネル絶縁ゲート型トランジスタにおけるバラスト抵抗直下の不純物濃度分布図である。
【図３】本発明の実施の形態のバラスト抵抗を有するｐチャネル絶縁ゲート型トランジスタにおけるバラスト抵抗直下の不純物濃度分布図である。
【図４】ｎ型バラスト抵抗形成工程におけるチャネルドープ領域の存在の影響の説明図である。
【図５】ｐ型バラスト抵抗形成工程におけるチャネルドープ領域の存在の影響の説明図である。
【図６】バラスト抵抗形成工程時のスルー酸化膜が０ｎｍの場合のシート抵抗のバラツキの説明図である。
【図７】イオン注入工程におけるチャネリングの説明図である。
【図８】バラスト抵抗形成工程の第２の形態の説明図である。
【図９】チルト角によるシート抵抗のバラツキのスルー酸化膜厚依存性の説明図である。
【図１０】チルト角を４５°±１°にした場合のシート抵抗のスルー酸化膜厚依存性の説明図である。
【図１１】チルト角を４５°±０．５°にした場合のシート抵抗のスルー酸化膜厚依存性の説明図である。
【図１２】スルー酸化膜パターニング時のサイドエッチングの影響の説明図である。
【図１３】バラスト抵抗形成工程の第３の形態の説明図である。
【図１４】堆積スルー酸化膜を設けない場合の閾値電圧のチルト角依存性の説明図である。
【図１５】閾値電圧のズレΔＶｔｈの堆積スルー酸化膜厚依存性の説明図である。
【図１６】本発明の実施例１の半導体集積回路装置の製造工程の途中までの説明図である。
【図１７】本発明の実施例１の半導体集積回路装置の製造工程の図１６以降の途中までの説明図である。
【図１８】本発明の実施例１の半導体集積回路装置の製造工程の図１７以降の途中までの説明図である。
【図１９】本発明の実施例１の半導体集積回路装置の製造工程の図１８以降の途中までの説明図である。
【図２０】本発明の実施例１の半導体集積回路装置の製造工程の図１９以降の説明図である。
【図２１】ｎチャネル型ＭＯＳトランジスタのリーク電流の測定結果の説明図である。
【図２２】ｎチャネル型ＭＯＳトランジスタのリーク電流の中央値の説明図である。
【図２３】本発明の実施例１のバラスト抵抗付きｎチャネル型低電圧駆動トランジスタの不純物濃度分布のシミュレーション結果の説明図である。
【図２４】実効不純物濃度分布図である。
【図２５】ｐチャネル型ＭＯＳトランジスタのリーク電流の測定結果の説明図である。
【図２６】ｐチャネル型ＭＯＳトランジスタのリーク電流の中央値の説明図である。
【図２７】本発明の実施例１のバラスト抵抗付きｐチャネル型低電圧駆動トランジスタの不純物濃度分布のシミュレーション結果の説明図である。
【図２８】実効不純物濃度分布図である。
【図２９】本発明の実施例２の半導体集積回路装置の概略的断面図である。
【図３０】本発明の実施例２の半導体集積回路装置のフラッシュメモリ部の製造工程の途中までの説明図である。
【図３１】本発明の実施例２の半導体集積回路装置のフラッシュメモリ部の製造工程の図３０以降の途中までの説明図である。
【図３２】本発明の実施例２の半導体集積回路装置のフラッシュメモリ部の製造工程の図３１以降の途中までの説明図である。
【図３３】本発明の実施例２の半導体集積回路装置のフラッシュメモリ部の製造工程の図３２以降の途中までの説明図である。
【図３４】本発明の実施例２の半導体集積回路装置のフラッシュメモリ部の製造工程の図３３以降の途中までの説明図である。
【図３５】本発明の実施例３の半導体集積回路装置の製造工程の途中までの説明図である。
【図３６】本発明の実施例３の半導体集積回路装置の製造工程の図３５以降の途中までの説明図である。
【図３７】本発明の実施例３の半導体集積回路装置の製造工程の図３６以降の途中までの説明図である。
【図３８】本発明の実施例３の半導体集積回路装置の製造工程の図３７以降の途中までの説明図である。
【図３９】本発明の実施例３の半導体集積回路装置の製造工程の図３８以降の説明図である。
【図４０】ＮＭＯＳのバラスト抵抗部の不純物濃度プロファイルである。
【図４１】ＰＭＯＳのバラスト抵抗部の不純物濃度プロファイルである。
【図４２】本発明の実施例４の半導体集積回路装置の製造工程の途中までの説明図である。
【図４３】本発明の実施例４の半導体集積回路装置の製造工程の図４２以降の途中までの説明図である。
【図４４】本発明の実施例４の半導体集積回路装置の製造工程の図４３以降の途中までの説明図である。
【図４５】本発明の実施例４の半導体集積回路装置の製造工程の図４４以降の途中までの説明図である。
【図４６】本発明の実施例４の半導体集積回路装置の製造工程の図４５以降の説明図である。
【図４７】本発明の実施例５の相補型半導体集積回路装置の製造工程の途中までの説明図である。
【図４８】本発明の実施例５の相補型半導体集積回路装置の製造工程の図４７以降の途中までの説明図である。
【図４９】本発明の実施例５の相補型半導体集積回路装置の製造工程の図４８以降の途中までの説明図である。
【図５０】本発明の実施例５の相補型半導体集積回路装置の製造工程の図４９以降の途中までの説明図である。
【図５１】本発明の実施例５の相補型半導体集積回路装置の製造工程の図５０以降の途中までの説明図である。
【図５２】本発明の実施例５の相補型半導体集積回路装置の製造工程の図５１以降の説明図である。
【図５３】ｎ型バラスト抵抗領域の不純物濃度分布のチャネルドープ量依存性の説明図である。
【図５４】ｐ型バラスト抵抗領域の不純物濃度分布のチャネルドープ量依存性の説明図である。
【図５５】バラスト抵抗領域のリーク電流評価結果の説明図である。
【図５６】本発明の実施例５のバラスト抵抗付きｎチャネル型低電圧駆動トランジスタの不純物濃度分布のシミュレーション結果の説明図である。
【図５７】実効不純物濃度分布図である。
【図５８】本発明の実施例５のバラスト抵抗付きｐチャネル型低電圧駆動トランジスタの不純物濃度分布のシミュレーション結果の説明図である。
【図５９】実効不純物濃度分布図である。
【図６０】ｎチャネル型ＭＯＳトランジスタのシート抵抗選択性の説明図である。
【図６１】ｐチャネル型ＭＯＳトランジスタのシート抵抗選択性の説明図である。
【図６２】従来のＥＳＤ素子を備えた半導体集積回路装置の概略的断面図である。
【図６３】従来のＥＳＤ素子を備えた半導体集積回路装置の製造工程の途中までの説明図である。
【図６４】従来のＥＳＤ素子を備えた半導体集積回路装置の製造工程の図６３以降の途中までの説明図である。
【図６５】従来のＥＳＤ素子を備えた半導体集積回路装置の製造工程の図６４以降の途中までの説明図である。
【図６６】従来のＥＳＤ素子を備えた半導体集積回路装置の製造工程の図６５以降の途中までの説明図である。
【図６７】従来のＥＳＤ素子を備えた半導体集積回路装置の製造工程の図６６以降の途中までの説明図である。
【図６８】従来のＥＳＤ素子を備えた半導体集積回路装置の製造工程の図６７以降の説明図である。
【図６９】ｎチャネル型ＭＯＳトランジスタのリーク電流の測定結果の説明図である。
【図７０】ｎチャネル型ＭＯＳトランジスタのリーク電流の中央値の説明図である。
【図７１】ゲート電圧ＶＧを０Ｖとして、ドレイン電圧ＶＤを３Ｖとした場合の電流分布の説明図である。
【発明を実施するための形態】
【００３０】
ここで、図１乃至図１５を参照して、本発明の実施の形態のバラスト抵抗を有する絶縁ゲート型トランジスタを備えた半導体集積回路装置を説明する。図１は、本発明の実施の形態のバラスト抵抗を有する絶縁ゲート型トランジスタを備えた半導体集積回路装置の概略的断面図である。半導体集積回路装置は、バラスト抵抗を有する第１の絶縁ゲート型トランジスタ１と、第１の絶縁ゲート型トランジスタ１より高電圧駆動の第２の絶縁ゲート型トランジスタ２を備えている。
【００３１】
第２の絶縁ゲート型トランジスタ２は、半導体基板１０に形成した素子分離領域１１に囲まれた第１導電型の第１のウェル領域１２に設けられる。第１のウェル領域１２の表面にゲート絶縁膜１３及びゲート電極１４を有し、その両脇にサイドウォール１５を設け、第１導電型と反対導電型の第２導電型のＬＤＤ領域１６を備えるとともに、第２導電型のソース領域１７及びドレイン領域１８を備えている。
【００３２】
第１の絶縁ゲート型トランジスタ１は、半導体基板１０に形成した素子分離領域１１に囲まれた第１導電型の第２のウェル領域２１に設けられる。第２のウェル領域２１の表面近傍にチャネルドープ領域２２を有するとともに、その表面にゲート絶縁膜２３及びゲート電極２４を有し、その両脇にサイドウォール２５を設け、第２導電型のエクステンション領域２６を備えるとともに、第２導電型のソース領域２７及びドレイン領域２８を備えている。また、ドレイン領域２８には、バラスト抵抗部３０が設けられている、このバラスト抵抗部３０は、サリサイドブロックとなる絶縁膜パターン３１の直下の第２導電型の抵抗層３２を備えており、この抵抗層３２は、第２の絶縁ゲート型トランジスタ２のＬＤＤ領域１６の形成工程で形成されるので、ＬＤＤ領域１６と実効的には同じ深さで且つ同じ第２導電型不純物濃度となる。
【００３３】
また、半導体基板１０に素子分離領域に囲まれた第１導電型の第３のウェル領域４１を形成し、この第３のウェル領域４１に第２の絶縁ゲート型トランジスタより低電圧駆動の第３の絶縁ゲート型トランジスタ３を設けても良い。この第３の絶縁ゲート型トランジスタ３は、第１の絶縁ゲート型トランジスタ１の製造工程を利用して形成するもので、第１の絶縁ゲート型トランジスタ１におけるバラスト抵抗部３０の形成工程以外は共通の工程で形成する。
【００３４】
図２は、本発明の実施の形態のバラスト抵抗を有するｎチャネル絶縁ゲート型トランジスタにおけるバラスト抵抗直下の不純物濃度分布図であり、図２（ａ）は断面における分布図であり、図２（ｂ）はバラスト抵抗部の実効不純物濃度のプロファイルである。なお、図２(ｂ)には、図６２で示した従来のＬＶＩ／ＯＴｒのバラスト抵抗部の実効不純物濃度のプロファイルも併せて示している。図２（ａ）から明らかなように、本発明の実施の形態の不純物濃度分布が緩やかになっていることが分かる。また、図２（ｂ）に示した従来のＬＶＩ／ＯＴｒとの比較からも明らかなように、ｐｎ接合の位置が深くなっており、且つ、ピーク不純物濃度が大きく低下していることが分かる。なお、ここでは、ｎ型領域を砂地で表し、ｐ型領域を白地で表しているが、以下の不純物濃度分布図においても同じである。
【００３５】
図３は、本発明の実施の形態のバラスト抵抗を有するｐチャネル絶縁ゲート型トランジスタにおけるバラスト抵抗直下の不純物濃度分布図であり、図３（ａ）は断面における分布図であり、図３（ｂ）はバラスト抵抗部の実効不純物濃度のプロファイルである。この場合も、図３（ａ）から明らかなように、本発明の実施の形態の不純物濃度分布が緩やかになっていることが分かる。また、図３（ｂ）に示した従来のＬＶＩ／ＯＴｒとの比較からも明らかなように、ｐｎ接合の位置が深くなっており、且つ、ピーク不純物濃度が大きく低下していることが分かる。
【００３６】
図４は、ｎ型バラスト抵抗形成工程におけるチャネルドープ領域の存在の影響の説明図である。図４（ａ）は比較のために示したバラスト抵抗形成領域にチャネルドープ領域を設けた場合のバラスト抵抗近傍の断面の不純物濃度分布図であり、図４（ｂ）は本発明の実施の形態におけるバラスト抵抗近傍の断面の不純物濃度分布図である。図４（ａ）に示すように、チャネルドープ領域を設けた場合には、バラスト抵抗を形成するｎ型層が表面部に形成されず分断されている。一方、図４（ｂ）に示すように、チャネルドープ領域を形成しない場合には、ｎ型層が良好に形成されていることが分かる。
【００３７】
図５は、ｐ型バラスト抵抗形成工程におけるチャネルドープ領域の存在の影響の説明図である。図５（ａ）は比較のために示したバラスト抵抗形成領域にチャネルドープ領域を設けた場合のバラスト抵抗近傍の断面の不純物濃度分布図であり、図５（ｂ）は本発明の実施の形態におけるバラスト抵抗近傍の断面の不純物濃度分布図である。図５（ａ）に示すように、チャネルドープ領域を設けた場合には、バラスト抵抗を形成するｐ型層が表面部に形成されず分断されている。一方、図５（ｂ）に示すように、チャネルドープ領域を形成しない場合には、ｐ型層が良好に形成されていることが分かる。
【００３８】
次に、図６及び図７を参照して、バラスト抵抗形成工程時のスルー酸化膜の影響を検討する。図６は、バラスト抵抗形成工程時のスルー酸化膜が０ｎｍの場合のシート抵抗のバラツキの説明図であり、図６（ａ）はＮＭＯＳのシート抵抗のバラツキの説明図であり、図６（ｂ）はＰＭＯＳのシート抵抗のバラツキの説明図である。なお、ここでは、低電圧駆動の超高閾値電圧トランジスタ（ＵＨＶｔ）の特性として示している。図から明らかなように、ＮＭＯＳの場合もＰＭＯＳの場合もスルー酸化膜を設けない場合には、チャネリング成分が大きくなり、チルト角によるシート抵抗のばらつきが顕著になる。
【００３９】
図７は、イオン注入工程におけるチャネリングの説明図であり、ここでは、ウェーハに設けた結晶方位の基準になるノッチ或いはオリエンテーションフラットに対して４５°回転して〈１００〉方向で素子を形成する４５°基板を示している。図における０°の線は、４５°基板の基準線に対して０°の方位から見た結晶面の方位を表しており、横軸はチルト角を示している。一方、４５°は、４５°基板の基準線に対して４５°回転した方位から見た結晶面の方位を表している。なお、〈１００〉方向は［１００］面と等価な方向を表しており、また、［１００］方向は（１００）面に対して垂直の方向を意味する。
【００４０】
高電圧駆動トランジスタのＬＤＤ形成工程においては、不純物を比較的深く注入するためにチャネリングが起こる条件を選んでいる。したがって、回転角が０°の場合には、チルト角を４５°とすることで、〈０１１〉方向が現れてチャネリングが起こる。また、４５°回転した方向からイオン注入する場合には、チルト角を３５°とすることで、〈１１２〉方向が現れる。
【００４１】
このように、チャネリングが起こる条件でＬＤＤ領域を形成しているが、ＬＤＤ形成領域にはゲート絶縁膜となるＳｉＯ２膜がスルー酸化膜として存在しているのでシート抵抗のバラツキは少ない。一方、バラスト抵抗形成領域においては、ゲート電極形成の際のエッチング工程でゲート絶縁膜となる薄いＳｉＯ２膜は除去されてスルー酸化膜は実質的に０ｎｍになる。したがって、図６に示したように、チルト角によるシート抵抗のバラツキが非常に大きくなる。
【００４２】
このような点を踏まえて、図８を参照して、バラスト抵抗形成工程の第２の形態を説明する。図８は、バラスト抵抗形成工程の第２の形態の説明図であり、図８（ａ）はスルー酸化膜を０ｎｍにした場合の断面図であり、図８（ｂ）はスルー酸化膜を設けた場合の断面図である。第２の形態においては、バラスト抵抗形成領域にスルー酸化膜３５を形成しているので、チルト角によるシート抵抗のバラツキを低減することができる。なお、この場合のスルー酸化膜は高電圧駆動トランジスタのゲート酸化膜となるＳｉＯ２膜をバラスト抵抗形成領域にも残存させておいたものを用いる。
【００４３】
図９は、チルト角によるシート抵抗のバラツキのスルー酸化膜厚依存性の説明図である。図９（ａ）はＮＭＯＳにおけるチルト角によるシート抵抗のバラツキのスルー酸化膜依存性の説明図であり、図９（ｂ）はＰＭＯＳにおけるチルト角によるシート抵抗のバラツキのスルー酸化膜依存性の説明図である。ここでは、ＨＶＴｒにおけるＬＤＤ形成工程のイオン注入条件を用いている。図から明らかなように、いずれの場合もスルー酸化膜の膜厚が３ｎｍ以上であれば、バラツキが小さくなっていることが分かる。したがって、スルー酸化膜を設ける場合には、膜厚を３ｎｍ以上にすることが望ましい。
【００４４】
図１０は、チルト角を４５°±１°にした場合のシート抵抗のスルー酸化膜厚依存性の説明図である。図１０（ａ）はＮＭＯＳにおけるシート抵抗のスルー酸化膜厚依存性の説明図であり、図１０（ｂ）はＰＭＯＳにおけるシート抵抗のスルー酸化膜厚依存性の説明図である。ここでも、ＨＶＴｒにおけるＬＤＤ形成工程のイオン注入条件を用いている。この場合も、図から明らかなように、スルー酸化膜の膜厚が３ｎｍ以上であれば抵抗のバラツキを小さくすることができることが分かる。
【００４５】
図１１は、チルト角を４５°±０．５°にした場合のシート抵抗のスルー酸化膜厚依存性の説明図である。図１１（ａ）はＮＭＯＳにおけるシート抵抗のスルー酸化膜厚依存性の説明図であり、図１１（ｂ）はＰＭＯＳにおけるシート抵抗のスルー酸化膜厚依存性の説明図である。ここでも、ＨＶＴｒにおけるＬＤＤ形成工程のイオン注入条件を用いている。この場合も、図から明らかなように、スルー酸化膜の膜厚が３ｎｍ以上であれば抵抗のバラツキを小さくすることができることが分かる。
【００４６】
第２の形態のようにスルー酸化膜としてＨＶＴｒのゲート酸化膜と同じ酸化膜を用いた場合には、バラスト抵抗の不純物濃度及び深さは、ＨＶＴｒのＬＤＤ領域の不純物濃度及び深さと実質的に等しくなる。
【００４７】
次に、図１２を参照して、上記の第２の形態におけるスルー酸化膜パターニング時のサイドエッチングの影響を説明する。図１２は、スルー酸化膜パターニング時のサイドエッチングの影響の説明図である。第１の第１導電型ウェル領域２１にＨＶＴｒのゲート絶縁膜となるＳｉＯ２膜を形成し、レジストパターン３６をマスクとしてエッチングしてスルー酸化膜３５として残存させる。この時、エッチング液であるＨＦがレジストパターン３６の直下の側部から浸みこんでサイドエッチング部３７が形成されて、サリサイドブロック形成予定領域まで達する虞がある。
【００４８】
その結果、バラスト抵抗となる第２導電型層を形成するためのイオン注入の際にスルー酸化膜の存在しない領域が発生する虞があり、バラスト抵抗のバラツキが増大する懸念があるので、そこで、サイドエッチング部が発生しないように、スルー酸化膜を堆積酸化膜で形成することが考えられる。
【００４９】
図１３は、バラスト抵抗形成工程の第３の形態の説明図であり、スルー酸化膜を堆積スルー酸化膜３８として形成したのち、レジストパターン３３をマスクとして第２導電型不純物３４を注入する。堆積スルー酸化膜３８の形成は、第２導電型のエクステンション領域２６を形成したのちに行えば良い。
【００５０】
図１４は、堆積スルー酸化膜を設けない場合の閾値電圧のチルト角依存性の説明図である。ここでは、ゲート幅Ｗを１０μｍとし、ゲート長Ｌを０．７μｍにした低閾値電圧トランジスタ（ＬＶｔｈＴｒ）と標準閾値電圧トランジスタ（ＳＶｔｈＴｒ）の特性を調べた。チャネリングが発生するチルト角４５°／回転角０°とチルト角３５°／回転角４５°の場合、ほぼ同じ特性が得られるが、チャネリングが発生しづらいチルト角２８°／回転角０°の場合には、閾値電圧Ｖｔｈが高くなる傾向が見られる。
【００５１】
図１５は、閾値電圧のズレΔＶｔｈの堆積スルー酸化膜厚依存性の説明図であり、堆積スルー酸化膜を設けた場合の閾値電圧Ｖｔｈの図１４に示した堆積スルー酸化膜を設けない場合の閾値電圧Ｖｔｈからのズレを示している。図１５（ａ）はＮＭＯＳの閾値電圧のズレΔＶｔｈの堆積スルー酸化膜厚依存性であり、図１５（ｂ）はＰＭＯＳの閾値電圧のズレΔＶｔｈの堆積スルー酸化膜厚依存性である。閾値電圧のズレΔＶｔｈの許容範囲を３０ｍＶ以内とすると、ＮＭＯＳの場合には、いずれの注入条件でも堆積スルー酸化膜の膜厚が１１ｎｍ以下であれば許容範囲となる。
【００５２】
一方、ＰＭＯＳの場合には、チルト角４５°／回転角０°の条件では７ｎｍ以下にする必要があり、チルト角３５°／回転角４５°の場合には、１１ｎｍ以下にする必要がある。なお、チルト角２８°／回転角０°の方がΔＶｔｈは小さいが、素子特性としての耐圧が取れなくなる。
【００５３】
第３の形態のようにスルー酸化膜を堆積酸化膜として設けた場合には、バラスト抵抗の不純物濃度及び深さは、ＨＶＴｒのＬＤＤ領域の不純物濃度及び深さとほぼ等しくなるが、膜厚に依存することになる。
【００５４】
また、ＣＭＯＳの場合には、バラスト抵抗を互いにチャネルドープ領域を形成する工程を利用して互いに反対導電型のウェル領域に形成するようにしても良い。この場合には、バラスト抵抗の不純物濃度は、相手側のウェル領域に形成したチャネルドープ領域の不純物濃度からウェル領域自体の不純物濃度を引いた値と同じになる。また、バラスト抵抗の深さは相手側のウェル領域に形成したチャネルドープ領域の深さと同じになる。
【実施例１】
【００５５】
次に、図１６乃至図２８を参照して、本発明の実施例１の半導体集積回路装置を説明するが、まず、図１６乃至図２０を参照して、本発明の実施例１の半導体集積回路装置の製造工程を説明する。まず、図１６（ａ）に示すように、シリコン基板５１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により素子分離領域５２を形成したのち、表面に犠牲酸化膜となる厚さが例えば、１０ｎｍのＳｉＯ２膜５３を形成する。次いで、高電圧駆動Ｔｒ形成領域以外をレジストパターン５４で覆って、Ｂをイオン注入して、例えば、２．２×１０１７ｃｍ−３のｐ型ウェル領域５５を形成する。
【００５６】
次いで、図１６（ｂ）に示すように、レジストパターン５４を除去したのち、ｐ型ウェル領域５５を覆うように新たなレジストパターン５６を形成する。次いで、Ｂをイオン注入することによって、例えば、９．６×１０１７ｃｍ−３のｐ型ウェル領域５７，５８を形成する。
【００５７】
次いで、図１７（ｃ）に示すように、レジストパターン５６を除去したのち、ｐ型ウェル領域５５及びｐ型ウェル領域５７の一部を覆うように新たなレジストパターン５９を形成し、再び、Ｂをイオン注入してｐ型チャネルドープ領域６０，６１を形成する。次いで、図１７（ｄ）に示すように、レジストパターン５９を除去したのち、ＳｉＯ２膜５３を除去する。次いで、熱酸化により高電圧駆動用Ｔｒのゲート絶縁膜となる厚さが例えば、１６ｎｍのＳｉＯ２膜６２を形成する。
【００５８】
次いで、図１８（ｅ）に示すように、ｐ型ウェル領域５５を覆うようにレジストパターン６３を形成したのち、露出するｐ型ウェル領域５７，５８上のＳｉＯ２膜６２をエッチングにより除去する。次いで、図１８（ｆ）に示すように、レジストパターン６３を除去したのち、再び熱酸化を行うことにより、ｐ型ウェル領域５７，５８の表面に低電圧駆動用Ｔｒのゲート絶縁膜となる厚さが例えば、１．８ｎｍのＳｉＯ２膜６４を形成する。
【００５９】
次いで、図１９（ｇ）に示すように、ｐ型ウェル領域５５，５７，５８上に多結晶シリコン層を堆積したのち、エッチングすることによってゲート電極６５〜６７を形成する。なお、このエッチング工程おいて、露出している薄いＳｉＯ２膜６４は実質的に消失する。次いでｐ型ウェル領域５７のｐ型チャネルドープ領域６０を形成した領域及びｐ型ウェル領域５８を覆うレジストパターン６８を形成する。次いで、このレジストパターン６８をマスクとしてＰイオンを例えば、４６ｋｅＶの加速エネルギーで例えば、８．０×１０１２ｃｍ−２のドーズ量、チルト角４５°で４方向からイオン注入することにより、ｐ型ウェル領域５５にｎ型ＬＤＤ領域６９を形成すると同時に、ｐ型ウェル領域５７の露出部にｎ−型領域７０を形成する。
【００６０】
次いで、図１９（ｈ）に示すように、レジストパターン６８を除去したのち、ｐ型ウェル領域５５及びｎ−型領域７０を覆うレジストパターン７１を新たに形成する。このレジストパターン７１をマスクとしてＢイオンを例えば、１５ｋｅＶの加速エネルギーで例えば、６．０×１０１２ｃｍ−２のドーズ量、チルト角４５°で４方向からイオン注入することによりポケット領域（図示は省略）を形成する。引き続いて、Ｐイオンを例えば、１ｋｅＶの加速エネルギーで例えば、６．０×１０１３ｃｍ−２のドーズ量、チルト角０°で４方向からイオン注入、及び、Ａｓイオンを例えば、１ｋｅＶの加速エネルギーで例えば、１．０×１０１４ｃｍ−２のドーズ量、チルト角０°で４方向からイオン注入することにより、ｐ型ウェル領域５７，５８にｎ型エクステンション領域７２，７３を形成する。
【００６１】
次いで、図２０（ｉ）に示すように、レジストパターン７１を除去したのち、全面にＳｉＯ２膜を堆積し、バラスト抵抗形成領域を覆うレジストパターン（図示は省略）を形成し、異方性エッチングを行ってサイドウォール７５を形成する。この時、レジストパターンの下に残存したＳｉＯ２膜がサリサイドブロック７６となる。
【００６２】
次いで、レジストパターンを除去したのち、Ｐイオンを例えば、８ｋｅＶの加速エネルギーで例えば、１．２×１０１６ｃｍ−２のドーズ量、チルト角０°で注入することによって、ｎ＋型ソース領域７７，７９，８１及びｎ＋型ドレイン領域７８，８０，８２を形成する。この時、サリサイドブロック７６の直下のｎ−型領域がバラスト抵抗８３となる。
【００６３】
次いで、図２０（ｊ）に示すように、全面にＣｏ膜を堆積したのち、熱処理を行うことによってゲート電極６５〜６７、ｎ＋型ソース領域７７，７９，８１及びｎ＋型ドレイン領域７８，８０，８２の表面にＣｏシリサイド層８４を形成する。次いで、未反応のＣｏ膜を除去したのち、再び熱処理を行いＣｏシリサイド層８４を低抵抗化する。以降は図示を省略するが、層間絶縁膜を形成したのち、Ｃｏシリサイド層８４に達するプラグを形成し、このプラグに接続する配線を形成する。このような配線構造を必要とする層数分だけ繰り返すことによって、本発明の実施例１の半導体集積回路装置の基本構造が完成する。左側のトランジスタが高電圧駆動トランジスタ（ＨＶＴｒ）となり、中央のトランジスタがバラスト抵抗付き低電圧駆動トランジスタ（ＬＶＩ／ＯＴｒ）となり、右側のトランジスタが通常の低電圧駆動トランジスタ（ＬＶＴｒ）となる。
【００６４】
図２１及び図２２は、本発明の実施例１の低電圧駆動トランジスタの特性の説明図である。図２１は、ｎチャネル型ＭＯＳトランジスタのリーク電流の測定結果の説明図であり、図２１（ａ）は比較対象のための従来のトランジスタの特性図であり、図２１（ｂ）は本発明の実施例１のトランジスタの特性図である。なお、ここでは、低電圧駆動トランジスタとして、ゲート幅Ｗが１０μｍで、ゲート長Ｌが０．１４μｍの駆動電圧が１．２Ｖの超高閾値ＮＭＯＳの７１個の測定結果をプロットしたものであり、本発明の実施例１の場合にばらつきが少なくなっていることが分かる。これは、ＣｏＳｉスパイクの発生が抑制されたためと考えられる。
【００６５】
図２２は、ｎチャネル型ＭＯＳトランジスタのリーク電流の中央値（Ｍｅｄｉａｎ値）の説明図であり、図２１の測定結果の中央値を示したものである。なお、本発明の実施例１としては、バラスト抵抗を有するＬＶＩ／ＯＴｒとバラスト抵抗を有さない通常のＬＶＴｒの中央値を示している。図から明らかなように本発明の実施例１の方がリーク電流が低減していることが分かる。
【００６６】
図２３は、本発明の実施例１のバラスト抵抗付きｎチャネル型低電圧駆動トランジスタの不純物濃度分布のシミュレーション結果の説明図であり、バラスト抵抗近傍の不純物濃度分布を示している。図２３（ａ）は比較対象のための従来のＬＶＩ／ＯＴｒの不純物濃度分布であり、図２３（ｂ）は本発明の実施例１のＬＶＩ／ＯＴｒの不純物濃度分布である。図から明らかなように、本発明の実施例１の方が接合位置が深く、不純物濃度も薄くなっていることが分かる。
【００６７】
図２４は、実効不純物濃度分布図であり、図２３におけるバラスト抵抗部の実効不純物濃度のプロファイルである。図に示すように、従来のＬＶＩ／ＯＴｒでは、ｐｎ接合が表面から０．０２μｍ程度に位置しているのに対して、本発明の実施例１のＬＶＩ／ＯＴｒではｐｎ接合の位置が０．２４μｍ程度となっている。また、実効不純物濃度も１×１０１８ｃｍ−３以下になっている。したがって、不純物濃度が低くなっているので、ＢＴＢＴ（バンド間トンネル電流）が抑制されることになる。
【００６８】
図２５及び図２６は、本発明の実施例１の構造をｐチャネル型の低電圧駆動トランジスタに適用した場合の特性の説明図である。図２５は、ｐチャネル型ＭＯＳトランジスタのリーク電流の測定結果の説明図であり、図２５（ａ）は比較対象のための従来のトランジスタの特性図であり、図２５（ｂ）は本発明の実施例１のトランジスタの特性図である。なお、ここでも、低電圧駆動トランジスタとして、ゲート幅Ｗが１０μｍで、ゲート長Ｌが０．１４μｍの駆動電圧が１．２Ｖの超高閾値ＰＭＯＳの７１個の測定結果をプロットしたものである。
【００６９】
図２６は、ｐチャネル型ＭＯＳトランジスタのリーク電流の中央値（Ｍｅｄｉａｎ値）の説明図であり、図２５の測定結果の中央値を示したものである。なお、本発明の実施例１としては、バラスト抵抗を有するＬＶＩ／ＯＴｒとバラスト抵抗を有さない通常のＬＶＴｒの中央値を示している。図から明らかなように本発明の実施例１の方がリーク電流が低減していることが分かる。
【００７０】
図２７は、本発明の実施例１のバラスト抵抗付きｐチャネル型低電圧駆動トランジスタの不純物濃度分布のシミュレーション結果の説明図であり、バラスト抵抗近傍の不純物濃度分布を示している。図２７（ａ）は比較対象のための従来のＬＶＩ／ＯＴｒの不純物濃度分布であり、図２７（ｂ）は本発明の実施例１のＬＶＩ／ＯＴｒの不純物濃度分布である。図から明らかなように、本発明の実施例１の方が接合位置が深く、不純物濃度も薄くなっていることが分かる。
【００７１】
図２８は、実効不純物濃度分布図であり、図２７におけるバラスト抵抗部の実効不純物濃度のプロファイルである。図に示すように、従来のＬＶＩ／ＯＴｒでは、ｐｎ接合が表面から０．０２μｍ程度に位置しているのに対して、本発明の実施例１のＬＶＩ／ＯＴｒではｐｎ接合の位置が０．３６μｍ程度となっている。また、実効不純物濃度も１×１０１８ｃｍ−３以下になっている。したがって、不純物濃度が低くなっているので、ＢＴＢＴ（バンド間トンネル電流）が抑制されることになる。
【００７２】
本発明の実施例１においては、バラスト抵抗を高電圧駆動トランジスタのＬＤＤ領域形成工程を利用して形成しているので、ｐｎ接合の位置を深く且つ低不純物濃度にすることができ、それにより、ＢＴＢＴに伴うリーク電流の低減とばらつきの低減が可能になる。
【実施例２】
【００７３】
次に、図２９乃至図３４を参照して、本発明の実施例２の半導体集積回路装置を説明する。図２９は本発明の実施例２の半導体集積回路装置の概略的断面図であり、上記の実施例１の半導体集積回路装置にフラッシュメモリセルを加えたものである。なお、図２９においては、図示を容易にするために、周辺回路、内部論理回路、Ｉ／Ｏ部を形成するトランジスタとフラッシュメモリセル部を２段に分けて図示しているが、実際には同一基板に形成されている。
【００７４】
周辺回路、内部論理回路、Ｉ／Ｏ部を形成するトランジスタは上記の実施例１と全く同様であるので、フラッシュメモリセル部を説明する。フラッシュメモリ素子は、トンネル酸化膜８８／フローティングゲート９２／ＯＮＯ膜９０／コントロールゲート９３からなるゲート電極部を備え、酸化膜（図示は省略）／ＳｉＮ膜／酸化膜の三層構造のサイドウォール７５，９６を備えている。
【００７５】
次に、図３０乃至図３４を参照して、フラッシュメモリセル部の製造工程を説明する。まず、図３０（ａ）に示すように、周辺回路、内部論理回路、Ｉ／Ｏ部を形成するトランジスタの各ウェル形成工程の段階で、高電圧駆動トランジスタ（ＨＶＴｒ）と同一の工程で、ｐ型ウェル領域８５を形成する。次いで、レジストパターン８６をマスクとしてＢをイオン注入することによってｐ型チャネルドープ領域８７を形成する。
【００７６】
次いで、図３０（ｂ）に示すように、ＳｉＯ２膜５３からなる犠牲酸化膜を除去したのち、他の領域にゲート酸化膜を形成する前に、熱酸化によりｐ型ウェル領域８５の表面に厚さが例えば、１０ｎｍのトンネル酸化膜８８を形成する。
【００７７】
次いで、図３１（ｃ）に示すように、厚さが例えば、７０ｎｍのＰをドープしたアモルファスシリコン層８９を成膜したのち、ｐ型ウェル領域８５上にのみに残存するようにエッチングする。次いで、全面に、厚さが例えば、５ｎｍのＳｉＯ２膜及び厚さが例えば、１０ｎｍのＳｉＮ膜を堆積したのち、例えば、９５０℃で９０分間熱酸化することによって全体の厚さが例えば、２０ｎｍ程度になるＯＮＯ膜９０とする。次いで、図３１（ｄ）に示すように、レジストパターン９１をマスクとしてエッチングすることによって、ｐ型ウェル領域８５以外に堆積したＯＮＯ膜９０を除去する。
【００７８】
次いで、図３２（ｅ）に示すように、他の領域に堆積した多結晶シリコン層をゲート電極に加工する前に、トンネル酸化膜８８／フローティングゲート９２／ＯＮＯ膜９０／コントロールゲート９３／ＳｉＮ膜９４からなるゲート電極部を形成する。
【００７９】
次いで、図３２（ｆ）に示すように、ゲート電極部をマスクとしてＡｓを例えば、５０ｋｅＶの加速エネルギーで例えば、６．０×１０１４ｃｍ−２のドーズ量、チルト角０°でイオン注入することによってｎ型ＬＤＤ領域９５を形成する。
【００８０】
次いで、図３３（ｇ）に示すように、ゲート電極部の側面に熱酸化により薄い酸化膜（図示は省略）を形成したのち、全面にＳｉＮ膜を堆積し、異方性エッチングを行うことによってＳｉＮ膜からなるサイドウォール９６を形成する。この工程の後に、他の領域に堆積した多結晶シリコン層をエッチングしてゲート電極（６５〜６７）を形成する。
【００８１】
次いで、図３３（ｈ）に示すように、他の領域に形成したゲート電極の側壁にサイドウォール７５を形成する工程を利用して、フラッシュメモリ素子のゲート電極構造の側壁にもＳｉＯ２膜からなるサイドウォール７５を形成する。
【００８２】
次いで、図３４（ｉ）に示すように、他の領域のソース・ドレイン形成工程を利用して、サイドウォール７５，９６をマスクとしてＰをイオン注入することによって、ｎ＋型ソース・ドレイン領域９７を形成する。
【００８３】
次いで、図３４（ｊ）に示すように、他の領域のソース・ドレイン領域及びゲート電極の表面にＣｏシリサイド層８４を形成する工程を利用して、ｎ＋型ソース・ドレイン領域９７及びコントロールゲート９３の表面にもＣｏシリサイド層８４を形成する。以降は図示を省略するが、層間絶縁膜を形成したのち、Ｃｏシリサイド層８４に達するプラグを形成し、このプラグに接続する配線を形成する。このような配線構造を必要とする層数分だけ繰り返すことによって、本発明の実施例２の半導体集積回路装置の基本構造が完成する。
【００８４】
本発明の実施例２のフラッシュメモリ素子を備えた半導体集積回路装置においても、ＬＶＩ／ＯＴｒのバラスト抵抗をＨＶＴｒのＬＤＤ形成工程を利用して形成しているので、リーク電流を低減するとともに、シート抵抗のバラツキも低減することができる。
【実施例３】
【００８５】
次に、図３５乃至図４１を参照して、本発明の実施例３の半導体集積回路装置を説明する。まず、図３５及び図３９を参照して、本発明の実施例３の半導体集積回路装置の製造方法を説明する。図３５（ａ）に示すように、上記の実施例１と同様に、シリコン基板５１にＳＴＩにより素子分離領域５２を形成したのち、高電圧駆動Ｔｒ形成領域に例えば、２．２×１０１７ｃｍ−３のｐ型ウェル領域５５を形成する。次いで、低電圧駆動Ｔｒ形成領域に、例えば、９．６×１０１７ｃｍ−３のｐ型ウェル領域５７，５８を形成する。次いで、レジストパターン５９をマスクとしてｐ型ウェル領域５７の一部及びｐ型ウェル領域５８の表面にｐ型チャネルドープ領域６０，６１を形成する。次いで、図３５（ｂ）に示すように、熱酸化により高電圧駆動用Ｔｒのゲート絶縁膜となる厚さが例えば、１６ｎｍのＳｉＯ２膜６２を形成する。
【００８６】
次いで、図３６（ｃ）に示すように、ｐ型ウェル領域５５及びｐ型ウェル領域５７の一部を覆うようにレジストパターン６３を形成したのち、露出するｐ型ウェル領域５７，５８上のＳｉＯ２膜６２をエッチングにより除去する。
【００８７】
次いで、図３６（ｄ）に示すように、レジストパターン６３を除去したのち、再び熱酸化を行うことにより、ｐ型ウェル領域５７，５８の表面に低電圧駆動用Ｔｒのゲート絶縁膜となる厚さが例えば、１．８ｎｍのＳｉＯ２膜６４を形成する。
【００８８】
次いで、図３７（ｅ）に示すように、ｐ型ウェル領域５５，５７，５８上に多結晶シリコン層を堆積したのち、エッチングすることによってゲート電極６５〜６７を形成する。この時、バラスト形成領域上のＳｉＯ２膜６２の膜厚はゲートエッチング工程に伴って５ｎｍ程度目減りするとともに、露出している薄いＳｉＯ２膜６４は実質的に消失する。
【００８９】
次いで、図３７（ｆ）に示すように、ｐ型ウェル領域５７のｐ型チャネルドープ領域６０を形成した領域及びｐ型ウェル領域５８を覆うレジストパターン６８を形成する。次いで、このレジストパターン６８をマスクとしてＰイオンを例えば、４６ｋｅＶの加速エネルギーで例えば、８．０×１０１２ｃｍ−２のドーズ量、チルト角４５°で４方向からイオン注入することにより、ｐ型ウェル領域５５にｎ型ＬＤＤ領域６９を形成すると同時に、ｐ型ウェル領域５７の露出部にｎ−型領域７０を形成する。この時、ｎ−型領域７０上にＳｉＯ２膜６２を設けているので、チャネリング成分が抑制され、チルト角によるばらつきが小さくなり、安定したシート抵抗値が得られる。
【００９０】
次いで、図３８（ｇ）に示すように、レジストパターン６８を除去したのち、ｐ型ウェル領域５５及びｎ−型領域７０を覆うレジストパターン７１を新たに形成する。このレジストパターン７１をマスクとしてＢイオンを例えば、１５ｋｅＶの加速エネルギーで例えば、７．４×１０１２ｃｍ−２のドーズ量、チルト角２８°で４方向からイオン注入することによりポケット領域（図示は省略）を形成する。引き続いて、Ｐイオンを例えば、１ｋｅＶの加速エネルギーで例えば、６．０×１０１３ｃｍ−２のドーズ量、チルト角０°で４方向からイオン注入、及び、Ａｓイオンを例えば、１ｋｅＶの加速エネルギーで例えば、１．０×１０１４ｃｍ−２のドーズ量、チルト角０°で４方向からイオン注入することにより、ｐ型ウェル領域５７，５８にｎ型エクステンション領域７２，７３を形成する。
【００９１】
次いで、図３８（ｈ）に示すように、レジストパターン７１を除去したのち、全面にＳｉＯ２膜を堆積したのち、バラスト抵抗形成領域を覆うレジストパターン７４を形成し、異方性エッチングを行ってサイドウォール７５を形成する。この時、レジストパターン７４の下に残存したＳｉＯ２膜がサリサイドブロック７６となる。
【００９２】
次いで、図３９（ｉ）に示すように、レジストパターン７４を除去したのち、Ｐイオンを注入することによって、例えば、８ｋｅＶの加速エネルギーで例えば、１．２×１０１６ｃｍ−２のドーズ量、チルト角０°でイオン注入することにより、ｎ＋型ソース領域７７，７９，８１及びｎ＋型ドレイン領域７８，８０，８２を形成する。この時、サリサイドブロック７６の直下のｎ−型領域がバラスト抵抗８３となる。
【００９３】
次いで、図３９（ｊ）に示すように、全面にＣｏ膜を堆積したのち、熱処理を行うことによってゲート電極６５〜６７、ｎ＋型ソース領域７７，７９，８１及びｎ＋型ドレイン領域７８，８０，８２の表面にＣｏシリサイド層８４を形成する。次いで、未反応のＣｏ膜を除去したのち、再び熱処理を行いＣｏシリサイド層８４を低抵抗化する。以降は図示を省略するが、層間絶縁膜を形成したのち、Ｃｏシリサイド層８４に達するプラグを形成し、このプラグに接続する配線を形成する。このような配線構造を必要とする層数分だけ繰り返すことによって、本発明の実施例３の半導体集積回路装置の基本構造が完成する。
【００９４】
図４０は、ＮＭＯＳのバラスト抵抗部の不純物濃度プロファイルである。図４０（ａ）は本発明の実施例３のＬＶＩ／ＯＴｒのバラスト抵抗部の不純物濃度プロファイルであり、図４０（ｂ）は比較対象となる実施例１のＬＶＩ／ＯＴｒのバラスト抵抗部の不純物濃度プロファイルである。図４０（ａ）から明らかなように、ＳｉＯ２膜６２の厚さを１１ｎｍにした場合には、チルト角を４２°〜４８°の間で変化させてもプロファイルに変化はほとんど見られなかった。一方、図４０（ｂ）に示すように、ＳｉＯ２膜６２の厚さを０ｎｍにした場合には、プロファイルにばらつきが見られた。
【００９５】
図４０（ａ）と図４０（ｂ）の比較から明らかなように、バラスト抵抗用のｎ型低不純物濃度層を形成する際に、ＳｉＯ２膜を設けることによって、チャネリング成分が減って、チルト角によるプロファイルのばらつきが低減しているのが分かる。
【００９６】
図４１は、ＰＭＯＳのバラスト抵抗部の不純物濃度プロファイルである。図４１（ａ）は本発明の実施例２をｐチャネル型に適用した場合のＬＶＩ／ＯＴｒのバラスト抵抗部の不純物濃度プロファイルである。図４１（ｂ）は比較対象となる実施例１をｐチャネル型に適用した場合のＬＶＩ／ＯＴｒのバラスト抵抗部の不純物濃度プロファイルである。図４１（ａ）から明らかなように、ＳｉＯ２膜６２の厚さを１１ｎｍにした場合には、チルト角を４２°〜４８°の間で変化させてもプロファイルに変化はほとんど見られなかった。一方、図４１（ｂ）に示すように、ＳｉＯ２膜６２の厚さを０ｎｍにした場合には、プロファイルにばらつきが見られた。
【００９７】
図４１（ａ）と図４１（ｂ）の比較から明らかなように、バラスト抵抗用のｐ型低不純物濃度層を形成する際にも、ＳｉＯ２膜を設けることによって、チャネリング成分が減って、チルト角によるプロファイルのばらつきが低減しているのが分かる。
【００９８】
本発明の実施例３においても、バラスト抵抗を高電圧駆動トランジスタのＬＤＤ領域形成工程を利用して形成しているので、ｐｎ接合の位置を深く且つ低不純物濃度にすることができ、それにより、ＢＴＢＴに伴うリーク電流の低減とばらつきの低減が可能になる。また、バラスト抵抗を高電圧駆動トランジスタのＬＤＤ領域形成工程を利用して形成する際に、ＳｉＯ２膜を介してイオン注入しているので、チャネリング成分が減って、チルト角によるプロファイルのばらつきを低減することができる。
【実施例４】
【００９９】
次に、図４２乃至図４６を参照して、本発明の実施例４の半導体集積回路装置を説明する。まず、図４２（ａ）に示すように、上記の実施例１と同様に、シリコン基板５１にＳＴＩにより素子分離領域５２を形成したのち、高電圧駆動Ｔｒ形成領域に例えば、２．２×１０１７ｃｍ−３のｐ型ウェル領域５５を形成する。次いで、低電圧駆動Ｔｒ形成領域に、例えば、９．６×１０１７ｃｍ−３のｐ型ウェル領域５７，５８を形成する。
【０１００】
次いで、ｐ型ウェル領域５７の一部及びｐ型ウェル領域５８の表面にｐ型チャネルドープ領域６０，６１を形成する。次いで、熱酸化により高電圧駆動用Ｔｒのゲート絶縁膜となる厚さが例えば、１６ｎｍのＳｉＯ２膜６２を形成する。
【０１０１】
次いで、図４２（ｂ）に示すように、ｐ型ウェル領域５５を覆うようにレジストパターン６３を形成したのち、露出するｐ型ウェル領域５７，５８上のＳｉＯ２膜６２をエッチングにより除去する。
【０１０２】
次いで、図４３（ｃ）に示すように、レジストパターン６３を除去したのち、再び熱酸化を行うことにより、ｐ型ウェル領域５７，５８の表面に低電圧駆動用Ｔｒのゲート絶縁膜となる厚さが例えば、１．８ｎｍのＳｉＯ２膜６４を形成する。次いで、図４３（ｄ）に示すように、ｐ型ウェル領域５５，５７，５８上に多結晶シリコン層を堆積したのち、エッチングすることによってゲート電極６５〜６７を形成する。
【０１０３】
次いで、図４４（ｅ）に示すように、ｐ型ウェル領域５５及びｐ型ウェル領域５７のｐ型チャネルドープ領域６０を形成していない領域を覆うレジストパターン７１を新たに形成する。このレジストパターン７１をマスクとしてＢイオンを例えば、１５ｋｅＶの加速エネルギーで例えば、７．４×１０１２ｃｍ−２のドーズ量、チルト角０°で４方向からイオン注入することによりポケット領域（図示は省略）を形成する。引き続いて、Ｐイオンを例えば、１ｋｅＶの加速エネルギーで例えば、６．０×１０１３ｃｍ−２のドーズ量、チルト角０°で４方向からイオン注入、及び、Ａｓイオンを例えば、１ｋｅＶの加速エネルギーで例えば、１．０×１０１４ｃｍ−２のドーズ量、チルト角０°で４方向からイオン注入することにより、ｐ型ウェル領域５７，５８にｎ型エクステンション領域７２，７３を形成する。
【０１０４】
次いで、図４４（ｆ）に示すように、レジストパターン７１を除去したのち、ＣＶＤ法を用いて全面に厚さが例えば、３ｎｍのＳｉＯ２膜９８を堆積する。
【０１０５】
次いで、図４５（ｇ）に示すように、ｐ型ウェル領域５７のｐ型チャネルドープ領域６０を形成した領域及びｐ型ウェル領域５８を覆うレジストパターン６８を形成する。次いで、このレジストパターン６８をマスクとしてＰイオンを例えば、４６ｋｅＶの加速エネルギーで例えば、８．０×１０１２ｃｍ−２のドーズ量、チルト角４５°で４方向からイオン注入することにより、ｐ型ウェル領域５５にｎ型ＬＤＤ領域６９を形成すると同時に、ｐ型ウェル領域５７の露出部にｎ−型領域７０を形成する。この時、ｎ−型領域７０上にはＳｉＯ２膜９８を設けているので、チャネリング成分が抑制され、チルト角によるばらつきが小さくなり、安定したシート抵抗値が得られる。
【０１０６】
次いで、図４５（ｈ）に示すように、レジストパターン６８を除去したのち、全面にＳｉＯ２膜を堆積したのち、バラスト抵抗形成領域を覆うレジストパターン７４を形成し、異方性エッチングを行ってサイドウォール７５を形成する。この時、レジストパターン７４の下に残存したＳｉＯ２膜がサリサイドブロック７６となる。
【０１０７】
次いで、図４６（ｉ）に示すように、レジストパターン７４を除去したのち、Ｐイオンを注入することによって、例えば、８ｋｅＶの加速エネルギーで例えば、１．２×１０１６ｃｍ−２のドーズ量、チルト角０°でイオン注入することにより、ｎ＋型ソース領域７７，７９，８１及びｎ＋型ドレイン領域７８，８０，８２を形成する。この時、サリサイドブロック７６の直下のｎ−型領域がバラスト抵抗８３となる。
【０１０８】
次いで、図４６（ｊ）に示すように、全面にＣｏ膜を堆積したのち、熱処理を行うことによってゲート電極６５〜６７、ｎ＋型ソース領域７７，７９，８１及びｎ＋型ドレイン領域７８，８０，８２の表面にＣｏシリサイド層８４を形成する。次いで、未反応のＣｏ膜を除去したのち、再び熱処理を行いＣｏシリサイド層８４を低抵抗化する。以降は図示を省略するが、層間絶縁膜を形成したのち、Ｃｏシリサイド層８４に達するプラグを形成し、このプラグに接続する配線を形成する。このような配線構造を必要とする層数分だけ繰り返すことによって、本発明の実施例４の半導体集積回路装置の基本構造が完成する。
【０１０９】
本発明の実施例４においても、実施例３と同様に、バラスト抵抗を高電圧駆動トランジスタのＬＤＤ領域形成工程を利用して形成する際に、ＳｉＯ２膜を介してイオン注入しているので、チャネリング成分が低減する。その結果、チルト角によるプロファイルのばらつきを低減することができる。
【実施例５】
【０１１０】
次に、図４７乃至図５２照して、本発明の実施例５の相補型半導体集積回路装置を説明する。まず、図４７（ａ）に示すように、シリコン基板１０１にＳＴＩにより素子分離領域１０２を形成したのち、表面に犠牲酸化膜となる厚さが例えば、１０ｎｍのＳｉＯ２膜１０３を形成する。次いで、ｎ型低電圧駆動Ｔｒ形成領域をレジストパターン１０４で覆って、Ｐをイオン注入して、例えば、７．８×１０１７ｃｍ−３のｎ型ウェル領域１０５，１０６を形成する。
【０１１１】
次いで、図４７（ｂ）に示すように、レジストパターン１０４を除去したのち、ｐ型低電圧駆動Ｔｒ形成領域をレジストパターン１０７で覆って、Ｂをイオン注入して、例えば、９．６×１０１７ｃｍ−３のｐ型ウェル領域１０８，１０９を形成する。
【０１１２】
次いで、図４８（ｃ）に示すように、レジストパターン１０７を除去したのち、ｐ型ウェル領域１０８の一部、ｎ型ウェル領域１０５の一部及びｎ型ウェル領域１０６の全体を覆うようにレジストパターン１１０を設ける。次いで、レジストパターン１１０をマスクとして例えば、１５ｋｅＶの加速エネルギーで例えば、６．５×１０１２ｃｍ−２〜１．９×１０１３ｃｍ−２のドーズ量、チルト角７°でＢをイオン注入することにより、ｐ型ウェル領域１０８，１０９の露出部にｐ型チャネルドープ領域１１１，１１２を形成する。この時、ｎ型ウェル領域１０５の露出部にｐ−型領域１１３を同時に形成する。
【０１１３】
次いで、図４８（ｄ）に示すように、レジストパターン１１０を除去したのち、ｐ型ウェル領域１０８の一部、ｐ型ウェル領域１０９の全体及びｎ型ウェル領域１０５の一部を覆うようにレジストパターン１１４を設ける。次いで、レジストパターン１１４をマスクとして例えば、６５ｋｅＶの加速エネルギーで例えば、８．０×１０１２ｃｍ−２〜３．０×１０１３ｃｍ−２のドーズ量、チルト角７°でＰをイオン注入することにより、ｎ型ウェル領域１０５，１０６の露出部にｎ型チャネルドープ領域１１５，１１６を形成する。この時、ｐ型ウェル領域１０８の露出部にｎ−型領域１１７を同時に形成する。
【０１１４】
次いで、図４９（ｅ）に示すように、レジストパターン１１４を除去したのち、ＳｉＯ２膜１０３を除去する、次いで、熱酸化により、ゲート絶縁膜となる厚さが例えば、１．８ｎｍのＳｉＯ２膜１１８を形成する。次いで、図４９（ｆ）に示すように、ｐ型ウェル領域１０８，１０９及びｎ型ウェル領域１０５，１０６上に多結晶シリコン層を堆積したのち、エッチングすることによってゲート電極１１９〜１２２を形成する。
【０１１５】
次いで、図５０（ｇ）に示すように、ｎ−型領域１１７、ｎ型ウェル領域１０５，１０６を覆うレジストパターン１２３を形成する。次いで、このレジストパターン１２３をマスクとしてＢイオンを例えば、１５ｋｅＶの加速エネルギーで例えば、７．４×１０１２ｃｍ−２のドーズ量、チルト角２８°で４方向からイオン注入することによりポケット領域（図示は省略）を形成する。引き続いて、Ｐイオンを例えば、１ｋｅＶの加速エネルギーで例えば、６．０×１０１３ｃｍ−２のドーズ量、チルト角０°で４方向からイオン注入、及び、Ａｓイオンを例えば、１ｋｅＶの加速エネルギーで例えば、１．０×１０１４ｃｍ−２のドーズ量、チルト角０°で４方向からイオン注入することにより、ｐ型ウェル領域１０８，１０９にｎ型エクステンション領域１２４，１２５を形成する。
【０１１６】
次いで、図５０（ｈ）に示すように、ｐ型ウェル領域１０８，１０９及びｐ−型領域１１３を覆うレジストパターン１２６を形成する。次いで、このレジストパターン１２６をマスクとしてＰイオンを例えば、４０ｋｅＶの加速エネルギーで例えば、７．０×１０１２ｃｍ−２のドーズ量、チルト角２８°で４方向からイオン注入することによりポケット領域（図示は省略）を形成する。引き続いて、Ｂイオンを例えば、０．３ｋｅＶの加速エネルギーで例えば、７．８×１０１３ｃｍ−２のドーズ量、チルト角０°で４方向からイオン注入することにより、ｎ型ウェル領域１０５，１０６にｐ型エクステンション領域１２７，１２８を形成する。
【０１１７】
次いで、図５１（ｉ）に示すように、レジストパターン１２６を除去したのち、全面にＳｉＯ２膜を堆積したのち、バラスト抵抗形成領域を覆うレジストパターン１２９を形成し、異方性エッチングを行ってサイドウォール１３０を形成する。この時、レジストパターン１２９の下に残存したＳｉＯ２膜がサリサイドブロック１３１，１３２となる。
【０１１８】
次いで、図５１（ｊ）に示すように、レジストパターン１２９を除去したのち、ｎ型ウェル領域１０５，１０６を覆うレジストパターン１３３を形成する。次いで、レジストパターン１３３をマスクとしてＰイオンを例えば、８ｋｅＶの加速エネルギーで例えば、１．２×１０１６ｃｍ−２のドーズ量、チルト角０°でイオン注入することにより、ｎ＋型ソース領域１３４，１３６及びｎ＋型ドレイン領域１３５，１３７を形成する。この時、サリサイドブロック１３１の直下のｎ−型領域がバラスト抵抗１３８となる。
【０１１９】
次いで、図５２（ｋ）に示すように、レジストパターン１３３を除去したのち、ｐ型ウェル領域１０８，１０９を覆うレジストパターン１３９を形成する。次いで、レジストパターン１３９をマスクとしてＢイオンを例えば、４ｋｅＶの加速エネルギーで例えば、６．０×１０１５ｃｍ−２のドーズ量、チルト角０°でイオン注入することにより、ｐ＋型ソース領域１４０，１４２及びｐ＋型ドレイン領域１４１，１４３を形成する。この時、サリサイドブロック１３２の直下のｐ−型領域がバラスト抵抗１４４となる。
【０１２０】
次いで、図５２（ｌ）に示すように、全面にＣｏ膜を堆積したのち、熱処理を行うことによってゲート電極１１９〜１２２、ｎ＋型ソース領域１３４，１３６、ｎ＋型ドレイン領域１３５，１３７、ｐ＋型ソース領域１４０，１４２及びｐ＋型ドレイン領域１４１，１４３の表面にＣｏシリサイド層１４５を形成する。次いで、未反応のＣｏ膜を除去したのち、再び熱処理を行いＣｏシリサイド層１４５を低抵抗化する。以降は図示を省略するが、層間絶縁膜を形成したのち、Ｃｏシリサイド層１４５に達するプラグを形成し、このプラグに接続する配線を形成する。このような配線構造を必要とする層数分だけ繰り返すことによって、本発明の実施例５の相補型半導体集積回路装置の基本構造が完成する。
【０１２１】
ここで、バラスト抵抗の不純物濃度分布及びリーク電流をシミュレーションしたので、その検討結果を図５３乃至図６１を参照して説明する。図５３は、ｎ型バラスト抵抗領域の不純物濃度分布のチャネルドープ量依存性の説明図であり、図５３（ａ）はＵＨＶｔｈの不純物濃度分布図であり、図５３（ｂ）はＨＶｔｈの不純物濃度分布図であり、図５３（ｃ）はＳＶｔｈの不純物濃度分布図である。図に示すように、チャネルドープ量の大きなＵＨＶｔｈのｐｎ接合の深さが深く且つ高不純物濃度になっている。
【０１２２】
図５４は、ｐ型バラスト抵抗領域の不純物濃度分布のチャネルドープ量依存性の説明図であり、図５４（ａ）はＵＨＶｔｈの不純物濃度分布図であり、図５４（ｂ）はＨＶｔｈの不純物濃度分布図であり、図５４（ｃ）はＳＶｔｈの不純物濃度分布図である。図に示すように、ｐ型の場合にもチャネルドープ量の大きなＵＨＶｔｈのｐｎ接合の深さが深く且つ高不純物濃度になっている。
【０１２３】
図５５は、バラスト抵抗領域のリーク電流評価結果の説明図であり、図５５（ａ）はｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）のリーク電流の説明図であり、図５５（ｂ）はｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）のリーク電流の説明図である。図から明らかなように、ＵＨＶｔｈ，ＨＶｔｈ，ＳＶｔｈのいずれも場合も実施例１に示したＬＶＴｒと同様に、リーク電流の増大は見られなかった。
【０１２４】
図５６は、本発明の実施例５のＵＨＶｔｈであるバラスト抵抗付きｎチャネル型低電圧駆動トランジスタの不純物濃度分布のシミュレーション結果の説明図であり、バラスト抵抗近傍の不純物濃度分布を示している。図５６（ａ）は比較対象のための従来のＬＶＩ／ＯＴｒの不純物濃度分布であり、図５６（ｂ）は本発明の実施例５のＬＶＩ／ＯＴｒの不純物濃度分布である。図から明らかなように、本発明の実施例５の方が接合位置が深く、不純物濃度も薄くなっていることが分かる。
【０１２５】
図５７は、実効不純物濃度分布図であり、図５６におけるバラスト抵抗部の実効不純物濃度のプロファイルである。図に示すように、従来のＬＶＩ／ＯＴｒでは、ｐｎ接合が表面から０．０２μｍ程度に位置しているのに対して、本発明の実施例５のＬＶＩ／ＯＴｒではｐｎ接合の位置が０．２２μｍ程度となっている。また、実効不純物濃度も１×１０１８ｃｍ−３程度になっている。したがって、不純物濃度が低くなっているので、ＢＴＢＴ（バンド間トンネル電流）が抑制されることになる。
【０１２６】
図５８は、本発明の実施例５のＵＨＶｔｈであるバラスト抵抗付きｐチャネル型低電圧駆動トランジスタの不純物濃度分布のシミュレーション結果の説明図であり、バラスト抵抗近傍の不純物濃度分布を示している。図５８（ａ）は比較対象のための従来のＬＶＩ／ＯＴｒの不純物濃度分布であり、図５８（ｂ）は本発明の実施例５のＬＶＩ／ＯＴｒの不純物濃度分布である。図から明らかなように、本発明の実施例５の方が接合位置が深く、不純物濃度も薄くなっていることが分かる。
【０１２７】
図５９は、実効不純物濃度分布図であり、図５８におけるバラスト抵抗部の実効不純物濃度のプロファイルである。図に示すように、従来のＬＶＩ／ＯＴｒでは、ｐｎ接合が表面から０．０２μｍ程度に位置しているのに対して、本発明の実施例５のＬＶＩ／ＯＴｒではｐｎ接合の位置が０．１７μｍ程度となっている。また、実効不純物濃度も１×１０１８ｃｍ−３以下になっている。したがって、不純物濃度が低くなっているので、ＢＴＢＴ（バンド間トンネル電流）が抑制されることになる。
【０１２８】
図６０は、ｎチャネル型ＭＯＳトランジスタのシート抵抗選択性の説明図であり、図６０（ａ）は比較のために示したチャネルドープではなく、ＨＶＴｒのＬＤＤ形成工程を利用した場合のシート抵抗の実測値である。また、図６０（ｂ）は、本発明の実施例５のチャネルドープ工程を利用した場合のシミュレーションによるシート抵抗値である。
【０１２９】
図６０（ａ）と図６０（ｂ）の比較から明らかなように、ＬＤＤ形成工程の場合にはシート抵抗は１つの値に決まってしまうが、チャネルドープ工程を利用した場合には異なるＶｔｈのチャネルドープの数だけシート抵抗を変更することができる。したがって、チャネルドープ工程を利用することにより、ＥＳＤ耐性の評価から最適なシート抵抗値を選択することができる。
【０１３０】
図６１は、ｐチャネル型ＭＯＳトランジスタのシート抵抗選択性の説明図であり、図６１（ａ）は比較のために示したチャネルドープではなく、ＨＶＴｒのＬＤＤ形成工程を利用した場合のシート抵抗の実測値である。また、図６１（ｂ）は、本発明の実施例５のチャネルドープ工程を利用した場合のシミュレーションによるシート抵抗値である。但し、ＰＭＯＳの場合には、ＮＭＯＳがＨＶｔｈとＳＶｔｈとでチャネルドープ条件は同じとしてポケット注入とエクステンション注入の条件を変えてＶｔｈを設定しているので、２種類のシート抵抗値となる。
【０１３１】
図６１（ａ）と図６１（ｂ）の比較から明らかなように、ＰＭＯＳの場合にもＬＤＤ形成工程の場合にはシート抵抗は１つの値に決まってしまうが、チャネルドープ工程を利用した場合にはチャネルドープの数だけシート抵抗を変更することができる。したがって、チャネルドープ工程を利用することにより、ＥＳＤ耐性の評価から最適なシート抵抗値を選択することができる。
【０１３２】
本発明の実施例５においては、反対導電型トランジスタのチャネルドープ領域の形成工程を利用してバラスト抵抗を形成しているので、ｐｎ接合の位置を深く且つ低不純物濃度にすることができるとともに、シート抵抗値を任意に選択することが可能になる。それにより、ＢＴＢＴに伴うリーク電流の低減とばらつきの低減が可能になるとともに、ＥＳＤ耐性を向上することが可能になる。
【０１３３】
ここで、実施例１乃至実施例５を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）少なくとも第１の第１導電型ウェル領域を有する半導体基板と、前記第１の第１導電型ウェル領域に設けられ、第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極の直下に設けられた第１導電型の第１チャネルドープ領域と、前記第１ゲート電極の両脇に設けられた前記第１導電型と反対導電型の第２導電型の第１エクステンション領域と、第２導電型の第１ソース領域及び第２導電型の第１ドレイン領域と、前記第１ドレイン領域を分離する第２導電型の第１バラスト抵抗とを含む第２導電型チャネルの第１の絶縁ゲート型トランジスタとを有し、前記第１バラスト抵抗のピーク不純物濃度は前記第１エクステンション領域のピーク不純物濃度より小さく、且つ、前記第１バラスト抵抗の深さは前記第１エクステンション領域の深さより深いことを特徴とする半導体集積回路装置。
（付記２）前記第１バラスト抵抗の直上に、サリサイドブロックとなる絶縁膜パターンを有することを特徴とする付記１に記載の半導体集積回路装置。
（付記３）前記半導体基板は、さらに第２の第１導電型ウェル領域を有しており、前記第２の第１導電型ウェル領域に設けられ、第２ゲート絶縁膜を介して設けられた第２ゲート電極と、前記第２ゲート電極の両脇に設けられた第２導電型の低濃度ソース・ドレイン領域と、前記低濃度ソース・ドレイン領域より不純物濃度の高い第２導電型の第２ソース領域及び第２導電型の第２ドレイン領域とを含む、前記第１の絶縁ゲート型トランジスタより駆動電圧の高い第２導電型チャネルの第２の絶縁ゲート型トランジスタを有し、前記第１バラスト抵抗の不純物濃度は前記低濃度ソース・ドレイン領域の不純物濃度と同じかそれよりも高く、且つ、前記第１バラスト抵抗の深さは前記低濃度ソース・ドレイン領域の深さと同じかそれよりも深いことを特徴とする付記１または付記２に記載の半導体集積回路装置。
（付記４）前記半導体基板は、さらに第３の第１導電型ウェル領域を有しており、前記第３の第１導電型ウェル領域に設けられ、第３ゲート絶縁膜を介して設けられた第３ゲート電極と、前記第３ゲート電極の直下に設けられた第１導電型の第２チャネルドープ領域と、前記第３ゲート電極の両脇に設けられた第２導電型の第２エクステンション領域と、第２導電型の第３ソース領域及び第２導電型の第３ドレイン領域とを含む、前記第１の絶縁ゲート型トランジスタと同じ駆動電圧の第２導電型チャネルの第３の絶縁ゲート型トランジスタを有していることを特徴とする付記１乃至付記３のいずれか１に記載の半導体集積回路装置。
（付記５）前記半導体基板は、さらに第４の第１導電型ウェル領域を有しており、前記第４の第１導電型ウェル領域に、フローティングゲートを有する複数のフラッシュメモリ素子を有することを特徴とする付記１乃至付記４のいずれか１に記載の半導体集積回路装置。
（付記６）前記半導体基板は、第１の第２導電型ウェル領域を有しており、前記第１の第２導電型ウェル領域に設けられ、第４ゲート絶縁膜を介して設けられた第４ゲート電極と、前記第４ゲート電極の直下に設けられた第２導電型の第３チャネルドープ領域と、前記第４ゲート電極の両脇に設けられた第１導電型の第３エクステンション領域と、第１導電型の第４ソース領域及び第１導電型の第４ドレイン領域と、前記第１導電型の第４ドレイン領域を分離する第１導電型の第２バラスト抵抗とを含む第１導電型チャネルの第１の絶縁ゲート型トランジスタを有し、前記第１バラスト抵抗の第２導電型不純物濃度は、前記第３チャネルドープ領域の第２導電型不純物濃度から前記第１の第２導電型ウェル領域の第２導電型不純物濃度を引いた値と同じであり、且つ、前記第１バラスト抵抗の深さは前記第３チャネルドープ領域の深さと同じであり、前記第２バラスト抵抗の第１導電型不純物濃度は、前記第１チャネルドープ領域の第１導電型不純物濃度から前記第１の第１導電型ウェル領域の第１導電型不純物濃度を引いた値と同じであり、且つ、前記第２バラスト抵抗の深さは前記第１チャネルドープ領域の深さと同じであることを特徴とする付記１または付記２に記載の半導体集積回路装置。
（付記７）半導体基板に素子分離領域で分離された複数の素子形成領域を形成する工程と、前記素子形成領域の内の少なくとも２つの素子形成領域に第１導電型不純物を導入して低電圧駆動トランジスタ形成用の第１の第１導電型ウェル領域と前記第１の第１導電型ウェル領域に形成するトランジスタより高電圧で駆動する高電圧駆動トランジスタ用の第２の第１導電型ウェル領域を形成する工程と、前記第２の第１導電型ウェル領域と前記第１の第１導電型ウェル領域の一部をマスクした状態で前記半導体基板に不純物を導入し、前記第１の第１導電型ウェル領域の他の一部の表面に第１導電型の第１チャネルドープ領域を形成する工程と、前記第１チャネルドープ領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成するとともに、前記第２の第１導電型ウェル領域上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、前記第２の第１導電型ウェル領域に、前記第２ゲート電極をマスクとして不純物を導入して前記第１導電型と反対導電型の第２導電型の低濃度ソース・ドレイン領域を形成するとともに、前記第１の第１導電型ウェル領域の前記第１チャネルドープ領域をマスクして前記不純物を導入して第２導電型の第１抵抗形成層を形成する工程と、前記第１チャネルドープ領域に、前記第１ゲート電極をマスクとして不純物を導入して第２導電型の第１エクステンション領域を形成する工程と、前記第１ゲート電極及び第２ゲート電極の側壁上のサイドウォールと前記第１抵抗形成層上に選択的に設けた絶縁膜パターンをマスクとして不純物を導入して、前記第１の第１導電型ウェル領域に前記低濃度ソース・ドレイン領域より高濃度の第２導電型の第１ソース領域及び第２導電型の第１ドレイン領域、及び、前記第２の第１導電型ウェル領域に前記低濃度ソース・ドレイン領域より高濃度の第２導電型の第２ソース領域及び第２導電型の第２ドレイン領域を、それぞれ形成して、前記絶縁膜パターンの直下の前記第１抵抗形成層を第１バラスト抵抗とする工程を有することを特徴とする半導体集積回路装置の製造方法。
（付記８）前記第１ゲート絶縁膜を形成する工程において、前記第１の第１導電型ウェル領域の前記第１チャネルドープ領域を除く領域に前記第２ゲート絶縁膜を形成する工程で形成した絶縁膜を残存させておき、前記第１抵抗形成層の形成工程において、前記残存させた絶縁膜を介して不純物を導入することを特徴とする付記７に記載の半導体集積回路装置の製造方法。
（付記９）前記第１抵抗形成層を形成する工程において、前記第１の第１導電型ウェル領域を覆うように３ｎｍ以上の膜厚の堆積絶縁膜を設け、前記堆積絶縁膜を介して不純物を導入することを特徴とする付記７に記載の半導体集積回路装置の製造方法。
（付記１０）前記第１の第１導電型ウェル領域を形成する工程において、他の前記素子形成領域に前記第１の第１導電型ウェル領域に形成するトランジスタと同じ駆動電圧のトランジスタ用の第３の第１導電型ウェル領域を形成する工程を有し、前記第１の第１導電型ウェル領域に形成するトランジスタの前記第１チャネルドープ領域の形成工程、第１ゲート絶縁膜及び第１ゲート電極の形成工程、前記第１エクステンション領域の形成工程、前記サイドウォールの形成工程、及び、前記第１ソース領域と前記第１ドレイン領域の形成工程を利用して、前記第３の第１導電型ウェル領域に第２チャネルドープ領域、第２ゲート絶縁膜、第２ゲート電極、第２導電型の第２エクステンション領域、第２導電型の第２ソース領域及び第２導電型の第２ドレイン領域を形成することを特徴とする付記７乃至付記９のいずれか１に記載の半導体集積回路装置の製造方法。
（付記１１）他の前記素子形成領域に第４の第１導電型ウェル領域を形成する工程をさらに有し、前記第４の第１導電型ウェル領域にフローティングゲートを有するフラッシュメモリ素子を設ける工程を有することを特徴とする付記１０に記載の半導体集積回路装置の製造方法。
（付記１２）前記サイドウォール及び前記絶縁膜パターンをサリサイドブロックとして、露出部にシリサイド層を形成する工程をさらに有することを特徴とする付記７乃至付記１１のいずれか１に記載の半導体集積回路装置の製造方法。
（付記１３）半導体基板に素子分離領域で分離された複数の素子形成領域を形成する工程と、前記素子形成領域の内の少なくとも１つの素子形成領域に第１導電型不純物を導入して第１の第１導電型ウェル領域を形成する工程と、他の前記素子形成領域の少なくとも一つの素子形成領域に第２導電型不純物を導入して第１の第２導電型ウェル領域を形成する工程と、前記第１の第１導電型ウェル領域の一部に第１導電型の第１チャネルドープ領域を形成するとともに、前記第１の第２導電型ウェル領域の一部に第１導電型の第１抵抗形成層を形成する工程と、前記第１の第１導電型ウェル領域の前記第１チャネルドープ領域以外の領域に第２導電型の第２抵抗形成層を形成するとともに、前記第１の第２導電型ウェル領域の前記第１抵抗形成層以外の領域に第２導電型の第２チャネルドープ領域を形成する工程と、前記第１の第１導電型ウェル領域上に第１ゲート絶縁膜を介して第１ゲート電極を設ける工程と、前記第１の第２導電型ウェル領域上に第２ゲート絶縁膜を介して第２ゲート電極を設ける工程と、前記第１ゲート電極の側壁上に設けた第１サイドウォールと前記第２抵抗形成層上に設けた第１絶縁膜パターンをマスクとして不純物を導入することによって、前記第１の第１導電型ウェル領域に前記第２抵抗形成層より高不純物濃度の第２導電型の第１ソース領域及び第２導電型の第１ドレイン領域を形成するとともに、前記第１絶縁膜パターンの直下の前記第２抵抗形成層を第２バラスト抵抗とする工程と、前記第２ゲート電極の側壁上に設けた第２サイドウォールと前記第１抵抗形成層上に設けた第２絶縁膜パターンをマスクとして不純物を導入することによって、前記第１の第２導電型ウェル領域に前記第１抵抗形成層より高不純物濃度の第１導電型の第２ソース領域及び第１導電型の第２ドレイン領域を形成するとともに、前記第２絶縁膜パターンの直下の前記第１抵抗形成層を第１バラスト抵抗とする工程とを有していることを特徴とする半導体集積回路装置の製造方法。
（付記１４）前記第１サイドウォールを形成する前に、前記第１ゲート電極をマスクとして、前記第１チャネルドープ領域に不純物を導入して前記第１ソース領域及び前記第１ドレイン領域より浅く且つ低濃度の第２導電型の第１エクステンション領域を形成する工程と、前記第２サイドウォールを形成する前に、前記第２ゲート電極をマスクとして、前記第２チャネルドープ領域に不純物を導入して前記第２ソース領域及び前記第２ドレイン領域より浅く且つ低濃度の第１導電型の第２エクステンション領域を形成する工程とを有することを特徴とする付記１３に記載の半導体集積回路装置の製造方法。
（付記１５）前記第１サイドウォール、前記第２サイドウォール、前記第１絶縁膜パターン及び前記第２絶縁膜パターンをサリサイドブロックとして、露出部にシリサイド層を形成する工程をさらに有することを特徴とする付記１３または付記１４に記載の半導体集積回路装置の製造方法。
【符号の説明】
【０１３４】
１  第１の絶縁ゲート型トランジスタ
２  第２の絶縁ゲート型トランジスタ
３  第３の絶縁ゲート型トランジスタ
１０  半導体基板
１１  素子分離領域
１２  第１のウェル領域
１３，２３，４３  ゲート絶縁膜
１４，２４，４４  ゲート電極
１５，２５，４５  サイドウォール
１６  ＬＤＤ領域
１７，２７，４７  ソース領域
１８，２８，４８  ドレイン領域
２１  第２のウェル領域
２２，４２  チャネルドープ領域
２６，４６  エクステンション領域
３０  バラスト抵抗部
３１  絶縁膜パターン
３２  抵抗層
３３，３６  レジストパターン
３４  第２導電型不純物
３５  スルー酸化膜
３７  サイドエッチング部
３８  堆積スルー酸化膜
４１  第３のウェル領域
５１，２０１  シリコン基板
５２，２０２  素子分離領域
５３，２０３  ＳｉＯ２膜
５４，２０４  レジストパターン
５５，２０５  ｐ型ウェル領域
５６，２０６  レジストパターン
５７，５８，２０７，２０８  ｐ型ウェル領域
５９，２０９  レジストパターン
６０，６１，２１０，２１１  ｐ型チャネルドープ領域
６２，２１２  ＳｉＯ２膜
６３，２１３  レジストパターン
６４，２１４  ＳｉＯ２膜
６５〜６７、２１５〜２１７  ゲート電極
６８，２１８  レジストパターン
６９，２１９  ｎ型ＬＤＤ領域
７０  ｎ−型領域
７１，２２０  レジストパターン
７２，７３，２２１，２２２  ｎ型エクステンション領域
７４，２２３  レジストパターン
７５，２２４  サイドウォール
７６，２２５  サリサイドブロック
７７，７９，８１，２２６，２２８，２３０  ｎ＋型ソース領域
７８，８０，８２，２２７，２２９，２３１  ｎ＋型ドレイン領域
８３，２３２  バラスト抵抗
８４，２３３  Ｃｏシリサイド層
８５  ｐ型ウェル領域
８６  レジストパターン
８７  ｐ型チャネルドープ領域
８８  トンネル酸化膜
８９  アモルファスシリコン層
９０  ＯＮＯ膜
９１  レジストパターン
９２  フローティングゲート
９３  コントロールゲート
９４  ＳｉＮ膜
９５  ｎ型ＬＤＤ領域
９６  サイドウォール
９７  ｎ＋型ソース・ドレイン領域
９８  ＳｉＯ２膜
１０１  シリコン基板
１０２  素子分離領域
１０３  ＳｉＯ２膜
１０４  レジストパターン
１０５，１０６  ｎ型ウェル領域
１０７  レジストパターン
１０８，１０９  ｐ型ウェル領域
１１０  レジストパターン
１１１，１１２  チャネルドープ領域
１１３  ｐ−型領域
１１４  レジストパターン
１１５，１１６  チャネルドープ領域
１１７  ｎ−型領域
１１８  ＳｉＯ２膜
１１９〜１２２  ゲート電極
１２３  レジストパターン
１２４，１２５  ｎ型エクステンション領域
１２６  レジストパターン
１２７，１２８  ｐ型エクステンション領域
１２９  レジストパターン
１３０  サイドウォール
１３１，１３２  サリサイドブロック
１３３  レジストパターン
１３４，１３６  ｎ＋型ソース領域
１３５，１３７  ｎ＋型ドレイン領域
１３８  バラスト抵抗
１３９  レジストパターン
１４０，１４２  ｐ＋型ソース領域
１４１，１４３  ｐ＋型ドレイン領域
１４４  バラスト抵抗
１４５  Ｃｏシリサイド層
【図１】
2015133398.tif 000003
【図２】
2015133398.tif 000004
【図３】
2015133398.tif 000005
【図４】
2015133398.tif 000006
【図５】
2015133398.tif 000007
【図６】
2015133398.tif 000008
【図７】
2015133398.tif 000009
【図８】
2015133398.tif 000010
【図９】
2015133398.tif 000011
【図１０】
2015133398.tif 000012
【図１１】
2015133398.tif 000013
【図１２】
2015133398.tif 000014
【図１３】
2015133398.tif 000015
【図１４】
2015133398.tif 000016
【図１５】
2015133398.tif 000017
【図１６】
2015133398.tif 000018
【図１７】
2015133398.tif 000019
【図１８】
2015133398.tif 000020
【図１９】
2015133398.tif 000021
【図２０】
2015133398.tif 000022
【図２２】
2015133398.tif 000023
【図２３】
2015133398.tif 000024
【図２４】
2015133398.tif 000025
【図２６】
2015133398.tif 000026
【図２７】
2015133398.tif 000027
【図２８】
2015133398.tif 000028
【図２９】
2015133398.tif 000029
【図３０】
2015133398.tif 000030
【図３１】
2015133398.tif 000031
【図３２】
2015133398.tif 000032
【図３３】
2015133398.tif 000033
【図３４】
2015133398.tif 000034
【図３５】
2015133398.tif 000035
【図３６】
2015133398.tif 000036
【図３７】
2015133398.tif 000037
【図３８】
2015133398.tif 000038
【図３９】
2015133398.tif 000039
【図４０】
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【図４１】
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【図４２】
2015133398.tif 000042
【図４３】
2015133398.tif 000043
【図４４】
2015133398.tif 000044
【図４５】
2015133398.tif 000045
【図４６】
2015133398.tif 000046
【図４７】
2015133398.tif 000047
【図４８】
2015133398.tif 000048
【図４９】
2015133398.tif 000049
【図５０】
2015133398.tif 000050
【図５１】
2015133398.tif 000051
【図５２】
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【図５３】
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【図５４】
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【図５５】
2015133398.tif 000055
【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図７０】
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【図７１】
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【図２１】
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【図２５】
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【図６９】
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