(57)【要約】【課題】パワー半導体素子を含む半導体装置の信頼性を向上する。【解決手段】実施の形態における基本思想は、セル領域ＣＲのバンドギャップを周辺領域ＰＥＲのバンドギャップよりも小さくする。具体的には、セル領域ＣＲにエピタキシャル層ＥＰＩのバンドギャップよりも小さなバンドギャップを有するバンドギャップ低下領域ＬＢＧを形成し、かつ、周辺領域ＰＥＲにエピタキシャル層ＥＰＩのバンドギャップよりも大きなバンドギャップを有するバンドギャップ増加領域ＨＢＧを形成する。【選択図】図２
2015133385.tif 000002
【特許請求の範囲】
【請求項１】
セル領域と前記セル領域の外側に形成された周辺領域とを有する半導体チップを備え、
前記半導体チップは、
（ａ）半導体基板、
（ｂ）前記半導体基板上に形成された第１導電型のエピタキシャル層、
（ｃ）前記エピタキシャル層内に互いに離間して形成された前記第１導電型とは逆導電型である第２導電型の複数の第２導電型カラム領域、
（ｄ）互いに隣り合う第２導電型カラム領域で挟まれた前記エピタキシャル層の部分領域である複数の第１導電型カラム領域、
（ｅ）前記エピタキシャル層の表面に形成された素子部、
を有する、半導体装置であって、
前記セル領域には、前記エピタキシャル層のバンドギャップよりも小さなバンドギャップを有するバンドギャップ低下領域が形成されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記バンドギャップ低下領域は、前記複数の第２導電型カラム領域のそれぞれの深さの半分よりも深い領域に形成されている、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記バンドギャップ低下領域は、前記複数の第２導電型カラム領域のそれぞれの底部よりも浅い領域に形成されている、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記エピタキシャル層は、シリコンから形成され、
前記バンドギャップ低下領域は、シリコンに少なくとも炭素が導入された半導体領域から形成され、
前記炭素の濃度は、０．５ｍｏｌ％以上１．０ｍｏｌ％以下である、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記エピタキシャル層は、シリコンから形成され、
前記バンドギャップ低下領域は、シリコンに少なくともゲルマニウムが導入された半導体領域から形成されている、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ゲルマニウムの濃度は、１０ｍｏｌ％以上３０ｍｏｌ％以下である、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記エピタキシャル層は、炭化シリコンから形成され、
前記バンドギャップ低下領域は、炭化シリコンに少なくともシリコンが導入された半導体領域から形成されている、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記バンドギャップ低下領域のアバランシェ降伏電圧は、前記セル領域内で最も低く、かつ、前記周辺領域のアバランシェ降伏電圧よりも低い、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記周辺領域において、前記複数の第２導電型カラム領域のそれぞれの深さの半分よりも浅い領域に、前記エピタキシャル層のバンドギャップよりも大きなバンドギャップを有するバンドギャップ増加領域が形成されている、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記バンドギャップ増加領域は、前記周辺領域において、前記複数の第２導電型カラム領域のそれぞれの底面よりも浅い領域に形成されている、半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記周辺領域に形成されている前記バンドギャップ増加領域の形成位置は、前記セル領域に形成されている前記バンドギャップ低下領域の形成位置よりも浅い、半導体装置。
【請求項１２】
請求項９に記載の半導体装置において、
前記エピタキシャル層は、シリコンから形成され、
前記バンドギャップ増加領域は、シリコンに少なくとも炭素が導入された半導体領域から形成され、
前記炭素の濃度は、２０ｍｏｌ％以上３０ｍｏｌ％以下である、半導体装置。
【請求項１３】
請求項９に記載の半導体装置において、
前記周辺領域に形成されている前記バンドギャップ増加領域のアバランシェ降伏電圧は、前記セル領域のアバランシェ降伏電圧よりも高い、半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
前記半導体チップは、
（ｆ１）入力回路が形成された入力部、
（ｆ２）前記入力部により入力した入力信号を処理する信号処理回路が形成された信号処理部、
（ｆ３）前記信号処理部で処理された信号を出力信号として出力する出力回路が形成され、かつ、前記セル領域および前記周辺領域から構成される出力部、
を有し、
前記出力回路は、パワー半導体素子を含み、
前記パワー半導体素子は、前記セル領域に形成されている、半導体装置。
【請求項１５】
セル領域と前記セル領域の外側に形成された周辺領域とを有する半導体チップを備え、
前記半導体チップは、
（ａ）半導体基板、
（ｂ）前記半導体基板上に形成された第１導電型のエピタキシャル層、
（ｃ）前記エピタキシャル層内に互いに離間して形成された前記第１導電型とは逆導電型である第２導電型の複数の第２導電型カラム領域、
（ｄ）互いに隣り合う第２導電型カラム領域で挟まれた前記エピタキシャル層の部分領域である複数の第１導電型カラム領域、
（ｅ）前記エピタキシャル層の表面に形成された素子部、
を有する、半導体装置であって、
前記周辺領域において、前記複数の第２導電型カラムのそれぞれの深さの半分よりも浅い領域に、前記エピタキシャル層のバンドギャップよりも大きなバンドギャップを有するバンドギャップ増加領域が形成されている、半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記バンドギャップ増加領域は、前記周辺領域において、前記複数の第２導電型カラム領域のそれぞれの底面よりも浅い領域に形成されている、半導体装置。
【請求項１７】
請求項１５に記載の半導体装置において、
前記エピタキシャル層は、シリコンから形成され、
前記バンドギャップ増加領域は、シリコンに少なくとも炭素が導入された半導体領域から形成され、
前記炭素の濃度は、２０ｍｏｌ％以上３０ｍｏｌ％以下である、半導体装置。
【請求項１８】
請求項１５に記載の半導体装置において、
前記周辺領域に形成されている前記バンドギャップ増加領域のアバランシェ降伏電圧は、前記セル領域のアバランシェ降伏電圧よりも高い、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に代表されるパワー半導体素子を含む半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００１−９４０９８号公報（特許文献１）には、炭化シリコン（ＳｉＣ）を構成材料として使用するＭＯＳＦＥＴにおいて、アバランシェブレークダウンを生じさせる位置を制御する技術が記載されている。具体的に、特許文献１には、エピタキシャル層の表層部に、不活性なイオン種としての炭素（Ｃ）を導入するとともに、導電型不純物としてのホウ素（Ｂ）を導入することにより、高濃度のディープベース層を形成し、この高濃度のディープベース層でアバランシェブレークダウンさせるとしている。
【０００３】
特開平７−５８３２８号公報（特許文献２）には、シリコン構成材料として使用するＩＧＢＴが形成された素子領域の内部に、広いバンドギャップを有するｐ型ＳｉＣ層を形成する技術が記載されている。
【０００４】
非特許文献１には、ＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やダイオードに代表されるデバイスで使用されるｐｎ接合の耐圧を与える近似式が紹介されている。
【０００５】
米国特許第５，４４１，９０１号明細書（特許文献３）には、シリコンに導入する炭素の濃度によって、バンドギャップをシリコンよりも低くしたり、バンドギャップをシリコンよりも高くすることができることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−９４０９８号公報
【特許文献２】特開平７−５８３２８号公報
【特許文献３】米国特許第５，４４１，９０１号明細書
【非特許文献】
【０００７】
【非特許文献１】S.a.G.Gibbons,”Avalanche Breakdown voltage of abrupt and linearly graded p-n junctions in Ge,Si,GaAs,and Gap,” 1966.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
例えば、パワーＭＯＳＦＥＴやＩＧＢＴに代表されるパワー半導体素子は、負荷を駆動するスイッチング素子として使用されるが、負荷にインダクタンスが含まれる場合、パワー半導体素子をオフすると、インダクタンスによる逆起電力が発生し、この逆起電力に起因する電圧がパワー半導体素子に加わる。この場合、パワー半導体素子には、電源電圧以上の電圧が印加されることになり、この電圧がアバランシェ降伏電圧を超えると、パワー半導体素子にアバランシェ降伏現象が生じてアバランシェ電流が流れる。このアバランシェ電流が、パワー半導体素子のアバランシェ耐量（許容電流量）を超えると、パワー半導体素子が破壊されることになる。このアバランシェ耐量とは、アバランシェ降伏現象に起因して破壊に至るまでに流れるアバランシェ電流の許容電流量を示すものであり、パワー半導体素子において、アバランシェ電流の局所的な電流集中が生じると、アバランシェ耐量を超えてパワー半導体素子の破壊が起こりやすくなる。
【０００９】
このことから、パワー半導体素子の信頼性を向上するため、できるだけアバランシェ電流の局所的な電流集中を回避して、アバランシェ電流がアバランシェ耐量を超えないように、パワー半導体素子のデバイス構造を工夫することが望まれる。
【００１０】
例えば、パワー半導体素子を形成した半導体チップには、一般的に、パワー半導体素子が形成されるセル領域と、セル領域の外側を囲む周辺領域が存在する。ここで、アバランシェ降伏電圧に着目すると、パワー半導体素子の破壊を防止する観点から、セル領域のアバランシェ降伏電圧よりも、周辺領域のアバランシェ降伏電圧が高いことが望ましい。なぜなら、周辺領域でアバランシェ降伏現象が生じると、セル領域でアバランシェ降伏現象が生じる場合よりも、局所的にアバランシェ電流が集中するため、アバランシェ耐量を超えてパワー半導体素子の破壊が起こりやすくなるからである。
【００１１】
ところが、現状のデバイス構造では、セル領域のアバランシェ降伏電圧よりも低い電圧でも、周辺領域でアバランシェ降伏が生じてしまう場合がある。したがって、パワー半導体素子において、アバランシェ降伏現象に起因するパワー半導体素子の破壊を効果的に防止して、パワー半導体素子を含む半導体装置の信頼性を向上するためには、セル領域でアバランシェ降伏現象が生じる前に、周辺領域でアバランシェ降伏現象が生じることを防止する工夫が必要となる。すなわち、セル領域でのアバランシェ降伏電圧よりも、周辺領域でのアバランシェ降伏電圧を高くする工夫が必要とされる。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態における半導体装置では、周辺領域に囲まれたセル領域において、エピタキシャル層のバンドギャップよりも小さなバンドギャップを有するバンドギャップ低下領域が形成されている。
【００１４】
また、一実施の形態における半導体装置では、セル領域を囲む周辺領域において、所定の深さよりも浅い領域に、エピタキシャル層のバンドギャップよりも大きなバンドギャップを有するバンドギャップ増加領域が形成されている。
【発明の効果】
【００１５】
一実施の形態によれば、パワー半導体素子を含む半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１における半導体チップの平面構成を示す模式図である。
【図２】図１のＡ−Ａ線で切断した断面図である。
【図３】実施の形態１における半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】実施の形態２における半導体装置の構成を示す断面図である。
【図１６】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】実施の形態３における半導体装置の構成を示す断面図である。
【図２４】実施の形態４における半導体チップの平面構成を示す模式図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２２】
（実施の形態１）
＜実施の形態１における基本思想＞
例えば、ＭＯＳＦＥＴ、ＩＧＢＴやダイオードに代表されるｐｎ接合デバイスでは、ｐｎ接合が形成されるが、このｐｎ接合の耐圧によってデバイスの耐圧が決定される。
【００２３】
ここでいうｐｎ接合の耐圧（BVdss）とは、アバランシェ降伏現象が生じるアバランシェ降伏電圧を意味している。例えば、ＭＯＳＦＥＴを例に挙げると、ｐｎ接合の耐圧とは、ゲート電極とソース領域を接地した状態でドレイン領域に電圧を印加したとき、アバランシェ降伏現象が起こる電圧として定義される。
【００２４】
具体的に、アバランシェ降伏電圧とは、ｐｎ接合に逆方向電圧（接合に形成される電位障壁を高くする方向に印加される電圧）を印加していったときに、アバランシェ降伏現象が生じる電圧であり、アバランシェ降伏現象とは以下のメカニズムで生じる現象である。すなわち、逆方向電圧をｐｎ接合に印加すると、ｐｎ接合に形成された空乏層において、高電界で加速された電子および正孔が結晶格子に衝突する。そのとき、結晶格子間を接続している共有結合が破れ、新たに電子と正孔の対を発生させる（インパクトイオン化）。そして、新たに発生した電子正孔対も高電界のもとでエネルギーを得て、結晶格子に衝突し、さらに新しい電子正孔対を発生させる。この増倍現象が成長して空乏層に大電流が流れる。この現象がアバランシェ降伏現象である。
【００２５】
このようなｐｎ接合の耐圧は、例えば、以下に示す（式１）で近似される。
【００２６】
ＶＢ≒６０×（Ｅｇ／１．１）３／２×（ＮＢ／１０１６）−３／４・・・（式１）
ここで、ＶＢはｐｎ接合の耐圧を示しており、Ｅｇはバンドギャップを示しており、ＮＢは不純物濃度を示している。この（式１）から、ｐｎ接合の耐圧は、バンドギャップの３／２乗に比例し、かつ、不純物濃度の３／４乗に反比例することがわかる。このように、ｐｎ接合の耐圧は、バンドギャップと不純物濃度に依存するが、特に、（式１）のべき乗の相違から、バンドギャップの変化のほうが不純物濃度の変化よりも、ｐｎ接合の耐圧に与える影響が大きくなる。このため、本実施の形態１では、ｐｎ接合の耐圧に与える影響の大きなバンドギャップに着目している。そして、（式１）から明らかなように、バンドギャップが大きくなるほどｐｎ接合の耐圧が大きくなることになる。言い換えれば、バンドギャップが小さくなるほどｐｎ接合の耐圧が小さくなることになる。このことから、ｐｎ接合の耐圧を向上するためには、バンドギャップを大きくすればよいことになる。
【００２７】
例えば、課題の欄で説明したように、パワー半導体素子の信頼性を向上する観点からは、周辺領域ではなく、セル領域でアバランシェ降伏現象が生じることが望ましい。つまり、アバランシェ降伏現象に基づくパワー半導体素子の破壊を防止する観点からは、セル領域のアバランシェ降伏電圧よりも周辺領域のアバランシェ降伏電圧を大きくすることが望ましい。
【００２８】
そこで、本実施の形態１では、セル領域のアバランシェ降伏電圧よりも周辺領域のアバランシェ降伏電圧を大きくするために、（式１）で示されるバンドギャップとｐｎ接合の耐圧との関係に着目している。具体的に、本実施の形態１における基本思想は、セル領域のバンドギャップを周辺領域のバンドギャップよりも小さくする点にある。言い換えれば、本実施の形態１における基本思想は、周辺領域のバンドギャップをセル領域のバンドギャップよりも大きくする点にあるとも言える。これにより、周辺領域のアバランシェ降伏電圧は、セル領域のアバランシェ降伏電圧よりも大きくなるので、周辺領域でアバランシェ降伏現象が生じる前に、セル領域でアバランシェ降伏現象が生じることになる。つまり、本実施の形態１における基本思想によれば、アバランシェ電流が局所的に集中する周辺領域ではなく、周辺領域ほどアバランシェ電流が局所的に集中しないセル領域でアバランシェ降伏現象を生じさせることができる。この結果、本実施の形態１における基本思想によれば、アバランシェ降伏現象に起因するパワー半導体素子の破壊を効果的に防止することができ、これによって、パワー半導体素子を含む半導体装置の信頼性を向上することができるのである。
【００２９】
そして、本実施の形態１では、上述した基本思想を具現化するための工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明する。
【００３０】
＜半導体装置の構成＞
本実施の形態１では、パワー半導体素子として、パワーＭＯＳＦＥＴを例に挙げて説明する。図１は、本実施の形態１における半導体装置の構成要素である半導体チップＣＨＰ１の平面構成を模式的に示す図である。図１に示すように、本実施の形態１における半導体チップＣＨＰ１は、例えば、矩形形状をしており、セル領域ＣＲと周辺領域ＰＥＲ（ターミネーション領域）とを有している。そして、図１に示すように、セル領域ＣＲは、周辺領域ＰＥＲの内側領域に配置されている。言い換えれば、周辺領域ＰＥＲは、セル領域ＣＲの外側領域に配置されている。別の言い方をすれば、セル領域ＣＲの外側を囲むように周辺領域ＰＥＲが配置されているということもできるし、逆に、周辺領域ＰＥＲで囲まれた内側領域にセル領域ＣＲが配置されているということもできる。
【００３１】
セル領域ＣＲには、例えば、スイッチング素子として機能する複数のパワーＭＯＳＦＥＴが形成されている。一方、周辺領域ＰＥＲには、例えば、周辺を斜めにエッチングするベベル構造や拡散リング構造（Diffused Ring Structure）やフィールドリング構造やフィールドプレート構造に代表される周辺構造が形成されている。これらの周辺構造は、基本的に電界集中によってアバランシェ降伏現象を生じにくくする設計思想に基づいて形成されている。以上のように、本実施の形態１における半導体チップＣＨＰ１においては、中心領域を含む内側領域に複数のパワーＭＯＳＦＥＴが形成され、かつ、内側領域を囲む外側領域に電界緩和構造である周辺構造が形成されていることになる。
【００３２】
次に、図２は、図１のＡ−Ａ線で切断した断面図である。図２に示すように、半導体チップＣＨＰ１には、セル領域ＣＲと周辺領域ＰＥＲとが存在している。
【００３３】
まず、セル領域ＣＲのデバイス構造について説明する。図２において、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を含有するシリコンからなる半導体基板１Ｓ上にエピタキシャル層ＥＰＩが形成されている。このエピタキシャル層ＥＰＩは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入されたシリコンを主成分とする半導体層から構成されている。この半導体基板１Ｓとエピタキシャル層ＥＰＩによって、パワーＭＯＳＦＥＴのドレイン領域が構成されることになる。
【００３４】
そして、エピタキシャル層ＥＰＩ内で互いに離間するように複数のｐカラム領域ＰＣＲが形成されている。このｐカラム領域ＰＣＲのそれぞれは、例えば、柱形状をしており、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されている。このとき、互いに隣り合うｐカラム領域ＰＣＲで挟まれたエピタキシャル層ＥＰＩの部分領域は、ｎカラム領域と呼ばれることがある。すなわち、本実施の形態１において、半導体基板１Ｓ上のエピタキシャル層ＥＰＩには、複数のｐカラム領域ＰＣＲと複数のｎカラム領域が交互に配置されていることになる。この構造は、スーパージャンクション構造と呼ばれる。そして、スーパージャンクション構造が形成されたエピタキシャル層ＥＰＩの表面に素子部が形成されている。
【００３５】
具体的に、本実施の形態１における素子部には、エピタキシャル層ＥＰＩの表面にｐカラム領域ＰＣＲと接するチャネル領域ＣＨが形成されており、このチャネル領域ＣＨに内包されるようにソース領域ＳＲが形成されている。このとき、チャネル領域ＣＨは、例えば、ボロン（Ｂ）などのｐ型不純物を導入した半導体領域から構成され、ソース領域ＳＲは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されている。
【００３６】
そして、互いに隣り合うチャネル領域ＣＨで挟まれる領域上にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。また、ゲート電極ＧＥは、例えば、ポリシリコン膜から形成されている。このゲート電極ＧＥは、ソース領域ＳＲと整合するように形成されている。また、ゲート電極ＧＥの上面および両側の側壁を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。
【００３７】
次に、互いに隣り合うゲート電極ＧＥの間であって、層間絶縁膜ＩＬから露出する領域の表面には、ソース領域ＳＲを貫通して、チャネル領域ＣＨに達する溝が形成されており、この溝の底部にボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、例えば、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されており、ボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高くなっている。
【００３８】
続いて、底部にボディコンタクト領域ＢＣが形成された溝を埋め込み、かつ、複数のゲート電極ＧＥを覆う層間絶縁膜ＩＬ上にわたって、例えば、チタンタングステン膜からなるバリア導体膜とアルミニウム膜からなるソース電極ＳＥが形成されている。これにより、ソース電極ＳＥは、ソース領域ＳＲと電気的に接続されるとともに、ボディコンタクト領域ＢＣを介してチャネル領域ＣＨとも電気的に接続されることになる。
【００３９】
このとき、ボディコンタクト領域ＢＣは、ソース電極ＳＥとのオーミック接触を確保する機能を有し、このボディコンタクト領域ＢＣが存在することにより、ソース領域ＳＲとチャネル領域ＣＨは同電位で電気的に接続されることになる。
【００４０】
したがって、ソース領域ＳＲをエミッタ領域とし、チャネル領域ＣＨをベース領域とし、かつ、エピタキシャル層ＥＰＩをコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとチャネル領域ＣＨが同電位で電気的に接続されているということは、寄生ｎｐｎバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないこと意味し、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
【００４１】
また、セル領域ＣＲ内であって、周辺領域ＰＥＲとの境界領域近傍には、ゲート電極ＧＥと同層のポリシリコン膜からなるゲート引き出し部ＧＰＵが、エピタキシャル層ＥＰＩに形成されたチャネル領域ＣＨ上に、ゲート絶縁膜ＧＯＸを介して形成されている。そして、このゲート引き出し部ＧＰＵの上面および両側の側壁を覆うように層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬの一部にゲート引き出し部ＧＰＵの上面の一部を露出する開口部が形成されている。そして、開口部内を含む層間絶縁膜ＩＬ上にゲート引き出し電極ＧＰＥが形成されている。ここで、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されており、ゲート引き出し電極ＧＰＥに印加されたゲート電圧は、ゲート引き出し部ＧＰＵを介して、複数のゲート電極ＧＥのそれぞれに印加される。
【００４２】
ソース電極ＳＥおよびゲート引き出し電極ＧＰＥを部分的に覆うように、例えば、酸化シリコン膜からなる表面保護膜ＰＡＳが形成されており、ソース電極ＳＥの一部領域およびゲート引き出し電極ＧＰＥの一部領域は、表面保護膜ＰＡＳから露出している。以上のようにして、セル領域ＣＲに複数のパワーＭＯＳＦＥＴが形成されている。
【００４３】
続いて、セル領域ＣＲの外側に形成されている周辺領域ＰＥＲの構造について説明する。図２に示すように、セル領域ＣＲと同様に周辺領域ＰＥＲにおいても、半導体基板１Ｓ上には、エピタキシャル層ＥＰＩが形成されている。そして、エピタキシャル層ＥＰＩ内で互いに離間するように複数のｐカラム領域ＰＣＲが形成されている。さらに、エピタキシャル層ＥＰＩの表面には、セル領域ＣＲから延在するチャネル領域ＣＨが形成されており、このチャネル領域ＣＨの内部に内包されるようにソース引き出し領域ＳＰＲが形成されている。また、エピタキシャル層ＥＰＩの表面には、セル領域ＣＲに形成されているゲート電極ＧＥと同層のポリシリコン膜からなる電極ＦＦＰが複数形成されている。
【００４４】
複数の電極ＦＦＰの上面および両側の側壁を覆うように、エピタキシャル層ＥＰＩ上に層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬには、ソース引き出し領域ＳＰＲを露出するように開口部が形成されている。そして、この開口部を埋め込み、かつ、複数の電極ＦＦＰを覆う層間絶縁膜ＩＬ上にわたって、例えば、チタンタングステン膜からなるバリア導体膜とアルミニウム膜からなるソース引き出し電極ＳＰＥが形成されている。
【００４５】
次に、周辺領域ＰＥＲにおいても、ソース引き出し電極ＳＰＥを部分的に覆うように、例えば、酸化シリコン膜からなる表面保護膜ＰＡＳが形成されており、ソース引き出し電極ＳＰＥの一部領域は、表面保護膜ＰＡＳから露出している。以上のようにして、周辺領域ＰＥＲに周辺構造が形成されている。
【００４６】
＜スーパ−ジャンクション構造の利点＞
上述したように、本実施の形態１におけるパワーＭＯＳＦＥＴは、スーパージャンクション構造をしている。このようなスーパージャンクション構造のパワーＭＯＳＦＥＴによれば、以下に示すような利点を得ることができる。すなわち、通常のパワーＭＯＳＦＥＴでは、エピタキシャル層（ドリフト層）の不純物濃度を低くして、パワーＭＯＳＦＥＴのオフ状態時にエピタキシャル層に形成される空乏層を延ばすことにより、耐圧を確保している。したがって、高耐圧を実現するためには、低不純物濃度のエピタキシャル層の厚さを厚くする必要がある。一方、低不純物濃度のドリフト層を厚くすると、パワーＭＯＳＦＥＴのオン抵抗が高くなってしまう。つまり、パワーＭＯＳＦＥＴにおいては、耐圧の向上とオン抵抗の低減とはトレードオフの関係にあることになる。
【００４７】
この点に関し、本実施の形態１におけるパワーＭＯＳＦＥＴでは、周期的なｐカラム領域とｎカラム領域からなるスーパージャンクション構造をエピタキシャル層に形成している。このスーパージャンクション構造を有するパワーＭＯＳＦＥＴでは、オフ状態において、ｐカラム領域とｎカラム領域の境界領域に形成されるｐｎ接合から横方向にも空乏層が延びる。このため、スーパージャンクション構造を有するパワーＭＯＳＦＥＴでは、電流通路であるｎカラム領域（エピタキシャル層）の不純物濃度を高くしても、２つの境界領域に挟まれるｎカラム領域の内側方向に延びる空乏層が繋がってｎカラム領域全体が空乏化しやすくなる。これにより、オフ状態でｎカラム領域全体（エピタキシャル層全体）が空乏化するため、耐圧を確保することができるのである。つまり、スーパージャンクション構造を有するパワーＭＯＳＦＥＴでは、電流通路であるｎカラム領域の不純物濃度を高くしながらも、ｎカラム領域全体を空乏化することができる。この結果、スーパージャンクション構造を有するパワーＭＯＳＦＥＴでは、高耐圧を確保しながら、オン抵抗を低減することができる利点が得られる。
【００４８】
＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。図２に示すように、本実施の形態１における第１特徴点は、セル領域ＣＲにおいて、ｐカラム領域ＰＣＲの深さの半分よりも深い領域に、エピタキシャル層ＥＰＩのバンドギャップよりも小さなバンドギャップを有するバンドギャップ低下領域ＬＢＧを形成する点にある。さらに、このバンドギャップ低下領域ＬＢＧがエピタキシャル層ＥＰＩ内に形成されることを考慮すると、バンドギャップ低下領域ＬＢＧは、ｐカラム領域ＰＣＲの底部よりも浅い領域に形成されることになる。そして、本実施の形態１において、バンドギャップ低下領域ＬＢＧは、セル領域ＣＲにだけ形成されており、かつ、周辺領域には形成されていない。このことから、アバランシェ降伏電圧（ｐｎ接合の耐圧）とバンドギャップの関係を示す（式１）を考慮すると、バンドギャップ低下領域ＬＢＧのアバランシェ降伏電圧は、セル領域ＣＲ内で最も低くなり、かつ、周辺領域ＰＥＲのアバランシェ降伏電圧よりも低くなる。
【００４９】
したがって、例えば、負荷に含まれるインダクタンスの影響によって、パワーＭＯＳＦＥＴに電源電圧以上の電圧が印加される場合において、この電圧がバンドギャップ低下領域ＬＢＧのアバランシェ降伏電圧を超えると、パワーＭＯＳＦＥＴのバンドギャップ低下領域ＬＢＧでアバランシェ降伏現象が生じることになる。つまり、本実施の形態１におけるパワーＭＯＳＦＥＴでは、セル領域ＣＲに最もアバランシェ降伏電圧の低いバンドギャップ低下領域ＬＢＧを形成することにより、周辺領域ＰＥＲでアバランシェ降伏現象が生じることなく、セル領域ＣＲでアバランシェ降伏現象を生じさせることができる。このことから、本実施の形態１によれば、局所的にアバランシェ電流が集中する周辺領域ＰＥＲでアバランシェ降伏現象が生じることを効果的に抑制することができ、これによって、パワーＭＯＳＦＥＴのアバランシェ耐量を超えて、パワーＭＯＳＦＥＴが破壊されることを抑制することができる。すなわち、本実施の形態１におけるパワーＭＯＳＦＥＴによれば、周辺領域ＰＥＲよりも局所的にアバランシェ電流が集中しにくいセル領域ＣＲでアバランシェ降伏現象を生じさせることができる。つまり、本実施の形態１によれば、パワーＭＯＳＦＥＴのアバランシェ耐量を超えやすい周辺領域ＰＥＲでアバランシェ降伏現象を生じる前に、周辺領域ＰＥＲよりもパワーＭＯＳＦＥＴのアバランシェ耐量を超えにくいセル領域ＣＲでアバランシェ降伏現象させることができる。この結果、本実施の形態１におけるパワーＭＯＳＦＥＴによれば、電源電圧を超える電圧がパワーＭＯＳＦＥＴに印加されてアバランシェ降伏現象が生じる場合であっても、パワーＭＯＳＦＥＴの破壊にまで至る状況を回避することができる。このため、本実施の形態１によれば、パワーＭＯＳＦＥＴを含む半導体装置の信頼性を向上することができる。
【００５０】
このように、本実施の形態１では、セル領域ＣＲにバンドギャップ低下領域ＬＢＧを設ける点に特徴点があるが、以下では、このバンドギャップ低下領域ＬＢＧの具体的な構成例について説明する。まず、例えば、エピタキシャル層ＥＰＩがシリコン（Ｓｉ）から形成されている場合、バンドギャップ低下領域ＬＢＧは、シリコンに少なくとも炭素（Ｃ）が導入された半導体領域から形成することができる。なぜなら、例えば、特許文献３に示すように、シリコンに低濃度の炭素を導入すると、バンドギャップが小さくなるからである。具体的に、本実施の形態１において、例えば、炭素の濃度を０．５ｍｏｌ％以上１．０ｍｏｌ％以下とすることにより、バンドギャップ低下領域ＬＢＧのバンドギャップをシリコンのバンドギャップよりも小さくすることができる。この場合、例えば、バンドギャップ低下領域ＬＢＧのバンドギャップは、シリコンのバンドギャップ（１．１２ｅＶ）よりも小さい０．８ｅＶ程度となる。
【００５１】
また、例えば、エピタキシャル層ＥＰＩがシリコン（Ｓｉ）から形成されている場合、バンドギャップ低下領域ＬＢＧは、シリコンに少なくともゲルマニウム（Ｇｅ）が導入された半導体領域から形成することもできる。なぜなら、シリコンにゲルマニウムを導入すると、バンドギャップが小さくなるからである。具体的に、本実施の形態１において、例えば、ゲルマニウムの濃度は、１０ｍｏｌ％以上３０ｍｏｌ％以下とすることができる。この場合、例えば、バンドギャップ低下領域ＬＢＧのバンドギャップは、シリコンのバンドギャップ（１．１２ｅＶ）よりも小さい０．８ｅＶ程度となる。
【００５２】
さらに、例えば、エピタキシャル層ＥＰＩが炭化シリコン（ＳｉＣ）から形成されている場合、バンドギャップ低下領域ＬＢＧは、炭化シリコンに少なくともシリコン（Ｓｉ）が導入された半導体領域から形成することもできる。なぜなら、炭化シリコンにシリコンを導入すると、バンドギャップが小さくなるからである。
【００５３】
続いて、バンドギャップ低下領域ＬＢＧをｐカラム領域ＰＣＲの深さの半分よりも深い領域に形成することが望ましい理由について説明する。例えば、セル領域ＣＲのアバランシェ降伏電圧を周辺領域ＰＥＲのアバランシェ降伏電圧よりも低くする観点からは、セル領域ＣＲにバンドギャップ低下領域ＬＢＧを設ければよく、セル領域ＣＲ内におけるバンドギャップ低下領域ＬＢＧの形成位置は問われないと考えることができる。ただし、パワーＭＯＳＦＥＴの破壊を抑制して、パワーＭＯＳＦＥＴを含む半導体装置の信頼性を向上する観点からは、バンドギャップ低下領域ＬＢＧをｐカラム領域ＰＣＲの深さの半分よりも深い領域に形成することが望ましいのである。以下にこの点について説明する。
【００５４】
例えば、セル領域ＣＲにおいて、バンドギャップ低下領域ＬＢＧをエピタキシャル層ＥＰＩの表層部近傍に設ける場合を考える。つまり、バンドギャップ低下領域ＬＢＧをｐカラム領域ＰＣＲの深さの半分よりも浅い領域に形成する場合を考える。ここで、エピタキシャル層ＥＰＩの表層部近傍には、パワーＭＯＳＦＥＴの素子部が形成されている。具体的には、エピタキシャル層ＥＰＩの表層部近傍には、チャネル領域ＣＨが形成され、このチャネル領域ＣＨに内包されるようにソース領域ＳＲが形成されている。そして、ソース領域ＳＲを貫通して、チャネル領域ＣＨに達する溝が形成されており、この溝を埋め込むようにソース電極ＳＥが形成されている。さらに、溝の底部には、ボディコンタクト領域ＢＣが形成されている。
【００５５】
バンドギャップ低下領域ＬＢＧがエピタキシャル層ＥＰＩの表層部近傍に形成されているとすると、バンドギャップ低下領域ＬＢＧと素子部とが近接することになる。この場合において、例えば、バンドギャップ低下領域ＬＢＧでアバランシェ降伏現象が生じると、アバランシェ降伏現象に基づいて正孔・電子対が多量に発生する。そして、多量に発生した電子は、ｎ型半導体領域であるエピタキシャル層ＥＰＩ（ｎカラム領域）を通って、半導体基板１Ｓの裏面に形成されているドレイン電極へ流れる。一方、多量に発生した正孔は、ｐカラム領域ＰＣＲからチャネル領域ＣＨを通り、さらにボディコンタクト領域ＢＣを介してソース電極ＳＥに流れる。このようにしてアバランシェ電流が流れる。このとき、バンドギャップ低下領域ＬＢＧと素子部とが近接している場合、チャネル領域ＣＨからボディコンタクト領域ＢＣを通ってソース電極ＳＥに集中してアバランシェ電流が流れやすくなる。すなわち、バンドギャップ低下領域ＬＢＧと素子部とが近接していると、チャネル領域ＣＨからソース電極ＳＥに流れるアバランシェ電流が大きくなりやすいのである。このことは、ソース領域ＳＲをエミッタ領域とし、チャネル領域ＣＨをベース領域とし、エピタキシャル層ＥＰＩをコレクタ領域とする寄生ｎｐｎバイポーラトランジスタがオン動作しやすくなることを意味している。つまり、チャネル領域ＣＨに大きなアバランシェ電流が流れるということは、チャネル領域ＣＨのベース抵抗に大きなアバランシェ電流が流れることを意味し、これにより、大きな電圧降下が生じる。この結果、チャネル領域ＣＨからなるベース領域と、ソース領域ＳＲからなるエミッタ領域との間の電位差が大きくなり、これによって、寄生ｎｐｎバイポーラトランジスタがオン動作することになる。このようにして、寄生ｎｐｎバイポーラトランジスタがオン動作すると、パワーＭＯＳＦＥＴのゲート電極ＧＥでは制御できない大電流が流れることになり、パワーＭＯＳＦＥＴが必要以上に発熱して破壊に至ることになる。すなわち、バンドギャップ低下領域ＬＢＧと素子部とが近接するように構成すると、寄生ｎｐｎバイポーラトランジスタがオン動作しやすくなり、これによって、パワーＭＯＳＦＥＴが破壊されやすくなるのである。このことから、セル領域ＣＲにバンドギャップ低下領域ＬＢＧを設けることによって、周辺領域ＰＥＲでアバランシェ降伏現象が生じることを効果的に抑制することができるが、上述したように、セル領域ＣＲにおいても、バンドギャップ低下領域ＬＢＧと素子部とが近接するように構成すると、寄生ｎｐｎバイポーラトランジスタのオン動作に起因するパワーＭＯＳＦＥＴの破壊が起こりやすくなるのである。
【００５６】
そこで、本実施の形態１では、バンドギャップ低下領域ＬＢＧをｐカラム領域ＰＣＲの深さの半分よりも深い領域に形成している。つまり、バンドギャップ低下領域ＬＢＧと素子部とが離れるように構成している。この場合、例えば、バンドギャップ低下領域ＬＢＧでアバランシェ降伏現象が生じると、多量に発生した正孔は、ｐカラム領域ＰＣＲを流れるが、バンドギャップ低下領域ＬＢＧと素子部とが離れるように構成されているため、多量に発生した正孔は、図２の紙面垂直方向に延在するｐカラム領域ＰＣＲを分散して流れることになる。つまり、本実施の形態１のように、バンドギャップ低下領域ＬＢＧと素子部とが離れるように構成する場合には、アバランシェ電流の集中が起こりにくくなるのである。このようにしてアバランシェ電流が分散される結果、チャネル領域ＣＨを流れるアバランシェ電流の集中が抑制される。これにより、チャネル領域ＣＨを流れるアバランシェ電流を小さくことができ、これによって、チャネル領域ＣＨのベース抵抗にアバランシェ電流が流れることによる電圧降下が抑制される。したがって、本実施の形態１によれば、ソース領域ＳＲからなるエミッタ領域との間の電位差を小さくすることができるため、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。このようにして、本実施の形態１によれば、寄生ｎｐｎバイポーラトランジスタのオン動作に起因するパワーＭＯＳＦＥＴの破壊を抑制することができる。
【００５７】
以上のことから、本実施の形態１では、まず、セル領域ＣＲにバンドギャップ低下領域ＬＢＧを設けることにより、周辺領域ＰＥＲでアバランシェ降伏現象が生じることを抑制できる。そして、本実施の形態１では、セル領域ＣＲに形成されるバンドギャップ低下領域ＬＢＧをｐカラム領域ＰＣＲの深さの半分よりも深い領域に形成することにより、バンドギャップ低下領域ＬＢＧでアバランシェ降伏現象が生じても、寄生ｎｐｎバイポーラトランジスタのオン動作を効果的に抑制することができる。この結果、本実施の形態１によれば、電源電圧を超える電圧がパワーＭＯＳＦＥＴに印加されてアバランシェ降伏現象が生じる場合であっても、パワーＭＯＳＦＥＴの破壊にまで至ることを回避することができる。このため、本実施の形態１によれば、パワーＭＯＳＦＥＴを含む半導体装置の信頼性を向上することができるのである。
【００５８】
次に、図２に示すように、本実施の形態１における第２特徴点は、周辺領域ＰＥＲにおいて、ｐカラム領域ＰＣＲの深さの半分よりも浅い領域に、エピタキシャル層ＥＰＩのバンドギャップよりも大きなバンドギャップを有するバンドギャップ増加領域ＨＢＧを形成する点にある。さらに、このバンドギャップ増加領域ＨＢＧがエピタキシャル層ＥＰＩ内に形成されることを考慮すると、バンドギャップ増加領域ＨＢＧは、ｐカラム領域ＰＣＲの底部よりも浅い領域に形成されることになる。したがって、本実施の形態１において、周辺領域ＰＥＲに形成されているバンドギャップ増加領域ＨＢＧは、セル領域ＣＲに形成されているバンドギャップ低下領域ＬＢＧよりも浅い位置に形成されることになる。
【００５９】
ここで、アバランシェ降伏電圧（ｐｎ接合の耐圧）とバンドギャップの関係を示す（式１）を考慮すると、周辺領域ＰＥＲに形成されているバンドギャップ増加領域ＨＢＧのアバランシェ降伏電圧は、セル領域ＣＲのアバランシェ降伏電圧よりも高くなることがわかる。特に、本実施の形態１では、セル領域ＣＲにバンドギャップ低下領域ＬＢＧが形成されていることから、本実施の形態１によれば、セル領域ＣＲにバンドギャップ低下領域ＬＢＧが形成され、かつ、周辺領域ＰＥＲにバンドギャップ増加領域ＨＢＧが形成されている相乗効果によって、周辺領域ＰＥＲでアバランシェ降伏現象が生じることを抑制することができる。
【００６０】
したがって、例えば、負荷に含まれるインダクタンスの影響によって、パワーＭＯＳＦＥＴに電源電圧以上の電圧が印加される場合であっても、周辺領域ＰＥＲでアバランシェ降伏現象が生じることなく、セル領域ＣＲのバンドギャップ低下領域ＬＢＧでアバランシェ降伏現象が生じることになる。つまり、本実施の形態１におけるパワーＭＯＳＦＥＴでは、周辺領域ＰＥＲにアバランシェ降伏電圧の高いバンドギャップ増加領域ＨＢＧを形成することにより、周辺領域ＰＥＲでアバランシェ降伏現象が生じることなく、セル領域ＣＲでアバランシェ降伏現象を生じさせることができる。このことから、本実施の形態１によれば、局所的にアバランシェ電流が集中する周辺領域ＰＥＲでアバランシェ降伏現象が生じることを効果的に抑制することができ、これによって、パワーＭＯＳＦＥＴのアバランシェ耐量を超えて、パワーＭＯＳＦＥＴが破壊されることを抑制することができる。すなわち、本実施の形態１におけるパワーＭＯＳＦＥＴによれば、周辺領域ＰＥＲよりも局所的にアバランシェ電流が集中しにくいセル領域ＣＲでアバランシェ降伏現象を生じさせることができる。つまり、本実施の形態１によれば、周辺領域ＰＥＲにバンドギャップ増加領域ＨＢＧを形成することにより、パワーＭＯＳＦＥＴのアバランシェ耐量を超えやすい周辺領域ＰＥＲでアバランシェ降伏現象を生じる前に、周辺領域ＰＥＲよりもパワーＭＯＳＦＥＴのアバランシェ耐量を超えにくいセル領域ＣＲでアバランシェ降伏現象を生じさせることができる。この結果、本実施の形態１におけるパワーＭＯＳＦＥＴによれば、電源電圧を超える電圧がパワーＭＯＳＦＥＴに印加されてアバランシェ降伏現象が生じる場合であっても、パワーＭＯＳＦＥＴの破壊にまで至る状況を回避することができる。このため、本実施の形態１によれば、パワーＭＯＳＦＥＴを含む半導体装置の信頼性を向上することができる。
【００６１】
特に、本実施の形態１では、周辺領域ＰＥＲにおいて、ｐカラム領域ＰＣＲの深さの半分よりも浅い領域にバンドギャップ増加領域ＨＢＧを形成している。言い換えれば、バンドギャップ増加領域ＨＢＧは、エピタキシャル層ＥＰＩの表層近傍に形成される素子部（主接合部）を内包するように形成されている。この主接合部とは、例えば、チャネル領域ＣＨとエピタキシャル層ＥＰＩとの間に形成されるｐｎ接合を言うものとする。これにより、本実施の形態１によれば、エピタキシャル層ＥＰＩの表層近傍に形成される素子部（主接合部）での寄生ｎｐｎバイポーラトランジスタのオン動作を効果的に抑制することができる。つまり、本実施の形態１では、ｐカラム領域ＰＣＲの深さの半分よりも浅い領域（主接合部を内包する領域）にバンドギャップ増加領域ＨＢＧを形成することにより、この領域において寄生ｎｐｎバイポーラトランジスタのオン動作の原因となるアバランシェ降伏現象を生じにくくすることができる。すなわち、本実施の形態１によれば、周辺領域ＰＥＲの中でも、特に、寄生ｎｐｎバイポーラトランジスタのオン動作が生じやすい領域でのアバランシェ降伏電圧を高くすることができる結果、アバランシェ降伏現象に起因するパワーＭＯＳＦＥＴの破壊を回避することができ、これによって、パワーＭＯＳＦＥＴを含む半導体装置の信頼性を向上することができる。
【００６２】
このように、本実施の形態１では、周辺領域ＰＥＲにバンドギャップ増加領域ＨＢＧを設ける点にも特徴点があるが、以下では、このバンドギャップ増加領域ＨＢＧの具体的な構成例について説明する。まず、例えば、エピタキシャル層ＥＰＩがシリコン（Ｓｉ）から形成されている場合、バンドギャップ増加領域ＨＢＧは、シリコンに少なくとも炭素（Ｃ）が導入された半導体領域から形成することができる。なぜなら、例えば、特許文献３に示すように、シリコンに高濃度の炭素を導入すると、バンドギャップが大きくなるからである。具体的に、本実施の形態１において、例えば、炭素の濃度は、２０ｍｏｌ％以上３０ｍｏｌ％以下とすることにより、バンドギャップ増加領域ＨＢＧのバンドギャップをシリコンのバンドギャップよりも大きくすることができる。この場合、例えば、バンドギャップ増加領域ＨＢＧのバンドギャップは、シリコンのバンドギャップ（１．１２ｅＶ）よりも大きい２．２ｅＶ〜３．３ｅＶ程度となる。
【００６３】
＜スーパージャンクション構造への有用性＞
続いて、スーパージャンクション構造を有するパワーＭＯＳＦＥＴに本実施の形態１における技術的思想を適用する有用性について説明する。スーパージャンクション構造は、エピタキシャル層ＥＰＩ（ｎカラム領域）の不純物濃度を高濃度にしても、エピタキシャル層ＥＰＩ全体が空乏化しやすい構造であることから、高耐圧を確保しながら、オン抵抗の低減を図ることができる。したがって、充分なオン抵抗の低減を図る観点から、スーパージャンクション構造を有するパワーＭＯＳＦＥＴでは、通常構造のパワーＭＯＳＦＥＴに比べて、エピタキシャル層ＥＰＩの不純物濃度が高くなっている。このエピタキシャル層ＥＰＩは、セル領域ＣＲだけでなく周辺領域ＰＥＲにも形成されていることから、スーパージャンクション構造を有するパワーＭＯＳＦＥＴでは、通常構造のパワーＭＯＳＦＥＴに比べて、周辺領域ＰＥＲに形成されているエピタキシャル層ＥＰＩの不純物濃度も高くなる。ここで、スーパージャンクション構造や通常構造に関係なく、いずれの構造においても、周辺領域ＰＥＲでアバランシェ降伏現象が生じると、セル領域ＣＲでアバランシェ降伏現象が生じる場合よりも、局所的にアバランシェ電流が集中するため、アバランシェ耐量を超えてパワーＭＯＳＦＥＴの破壊が起こりやすくなる。このことから、スーパージャンクション構造や通常構造に関係なく、パワーＭＯＳＦＥＴの破壊を防止するために、セル領域ＣＲのアバランシェ降伏電圧よりも、周辺領域ＰＥＲのアバランシェ降伏電圧を高くする基本思想に基づいた本実施の形態１における技術的思想は有用である。
【００６４】
さらに、スーパージャンクション構造では、オン抵抗を充分に下げるため、エピタキシャル層ＥＰＩ（ｎカラム領域）の不純物濃度が通常構造よりも高濃度になっている。この点に関し、アバランシェ降伏現象に基づくアバランシェ電流は、エピタキシャル層ＥＰＩの不純物濃度に比例することから、エピタキシャル層ＥＰＩ（ｎカラム領域）の不純物濃度が高濃度であるスーパージャンクション構造では、通常構造よりもアバランシェ電流が大きくなることになる。このことから、スーパージャンクション構造では、周辺領域ＰＥＲにおいてアバランシェ降伏現象が生じると、セル領域ＣＲでアバランシェ降伏現象が生じる場合よりも、局所的にアバランシェ電流が集中する点に加えて、エピタキシャル層ＥＰＩの不純物濃度が高濃度であることに起因するアバランシェ電流自体の大きさも大きくなる点の相乗要因によって、通常構造よりもアバランシェ耐量を超えてパワーＭＯＳＦＥＴの破壊が起こりやすくなる。したがって、セル領域ＣＲのアバランシェ降伏電圧よりも、周辺領域ＰＥＲのアバランシェ降伏電圧を高くする基本思想に基づいた本実施の形態１における技術的思想は、特に、スーパージャンクション構造を有するパワーＭＯＳＦＥＴに適用して有用であることがわかる。
【００６５】
次に、スーパージャンクション構造では、エピタキシャル層ＥＰＩにｐカラム領域ＰＣＲとｎカラム領域が交互に配置されている。このため、スーパージャンクション構造では、エピタキシャル層ＥＰＩの厚さの深い部分にもｐカラム領域ＰＣＲとｎカラム領域との境界領域にｐｎ接合が形成される。つまり、スーパージャンクション構造では、エピタキシャル層ＥＰＩの表層領域近傍において、チャネル領域ＣＨとエピタキシャル層ＥＰＩとの境界領域に形成されるｐｎ接合（主接合部）だけでなく、エピタキシャル層ＥＰＩの深い領域においても、ｐカラム領域ＰＣＲとｎカラム領域の境界領域に形成されるｐｎ接合（カラム接合部）が存在することになる。このため、スーパージャンクション構造では、エピタキシャル層ＥＰＩの深い領域にバンドギャップ低下領域ＬＢＧを設けることにより、カラム接合部のアバランシェ降伏電圧を意図的に低くすることができるのである。この場合、アバランシェ降伏電圧が意図的に低くなったカラム接合部が上述した素子部から充分に離れているため、素子部に流れるアバランシェ電流が分散される結果、素子部における寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができるのである。すなわち、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、カラム接合部（ｐｎ接合）が深い領域にも存在することから、このカラム接合部に対応してエピタキシャル層ＥＰＩの深い領域にバンドギャップ低下領域を形成することができるのである。この結果、エピタキシャル層ＥＰＩの深い領域に形成されているバンドギャップ低下領域ＬＢＧでアバランシェ降伏現象が生じても、寄生ｎｐｎバイポーラトランジスタのオン動作を効果的に抑制することができるのである。これにより、スーパージャンクション構造のパワーＭＯＳＦＥＴによれば、電源電圧を超える電圧がパワーＭＯＳＦＥＴに印加されてアバランシェ降伏現象が生じる場合であっても、パワーＭＯＳＦＥＴの破壊にまで至ることを回避することができる。このように、本実施の形態１における技術的思想は、特に、スーパージャンクション構造を有するパワーＭＯＳＦＥＴに適用して有効であることがわかる。
【００６６】
一方、通常構造のパワーＭＯＳＦＥＴでは、エピタキシャル層の浅い領域に主接合部が形成されるが、エピタキシャル層の深い領域にはｐｎ接合が形成される構造とはなっていない。このことから、通常構造のパワーＭＯＳＦＥＴでは、スーパージャンクション構造のパワーＭＯＳＦＥＴと同様に、ｐｎ接合でのアバランシェ降伏電圧を意図的に低くする機能を有するバンドギャップ低下領域をエピタキシャル層の深い領域に形成する意義は少ないと考えられる。つまり、通常構造のパワーＭＯＳＦＥＴでは、主接合部を含むエピタキシャル層の浅い領域にバンドギャップ低下領域を形成する必要がある。この場合、エピタキシャル層の深い領域にバンドギャップ低下領域を形成する有用性が存在するスーパージャンクション構造のパワーＭＯＳＦＥＴに比べると、通常構造のパワーＭＯＳＦＥＴでは、パワーＭＯＳＦＥＴの破壊を回避する有用性が少なくなると考えられる。
【００６７】
ただし、通常構造のパワーＭＯＳＦＥＴであっても、セル領域ＣＲにバンドギャップ低下領域を設けることにより、周辺領域でのアバランシェ降伏現象を抑制できる効果を得ることができる。このことから、セル領域ＣＲのアバランシェ降伏電圧を周辺領域のアバランシェ降伏電圧よりも低くするために、セル領域ＣＲにバンドギャップ低下領域を設けるという本実施の形態１における基本思想は、通常構造のパワーＭＯＳＦＥＴに適用する場合であっても一定の有用性はあるものと考えられる。
【００６８】
また、本実施の形態１では、セル領域ＣＲに形成されるバンドギャップ低下領域ＬＢＧの具体的な構成例として、エピタキシャル層ＥＰＩがシリコンの場合、バンドギャップ低下領域ＬＢＧをシリコンに少なくともゲルマニウム（Ｇｅ）を導入した半導体領域から構成することができる。この構成をスーパージャンクション構造のパワーＭＯＳＦＥＴに適用する場合、実施の形態１の特徴で説明した基本的な効果に加えて、以下に示す副次的な効果も得ることができる。
【００６９】
例えば、図２に示すように、スーパージャンクション構造においては、ｐ型半導体領域からなるｐカラム領域ＰＣＲが形成され、セル領域ＣＲでは、このｐカラム領域ＰＣＲと重なるように、バンドギャップ低下領域ＬＢＧが形成されている。ここで、ｐカラム領域ＰＣＲには、例えば、ｐ型不純物としてボロン（Ｂ）が導入されており、バンドギャップ低下領域ＬＢＧには、低バンドギャップ化不純物として、ゲルマニウムが導入されている。したがって、バンドギャップ低下領域ＬＢＧとｐカラム領域ＰＣＲとが重なる重複領域においては、シリコンにボロンとゲルマニウムが導入されていることになる。そして、ゲルマニウムには、ボロンの拡散を抑制する機能を有している。このことから、重複領域においては、ボロンの拡散に起因するｐカラム領域ＰＣＲの幅の広がり（図２の横方向）が抑制されることになる。このため、例えば、本実施の形態１によれば、ｐカラム領域ＰＣＲの幅の広がりに起因してｎカラム領域（エピタキシャル層ＥＰＩ）の幅が狭くなることを抑制できる。このことは、ｎカラム領域が電流通路として機能することを考慮すると、電流通路が狭くなることが抑制されることを意味し、言い換えれば、オン抵抗の増加が抑制されることを意味する。したがって、本実施の形態１によれば、バンドギャップ低下領域ＬＢＧをシリコンに少なくともゲルマニウムを導入した半導体領域から構成し、この構成をスーパージャンクション構造のパワーＭＯＳＦＥＴに適用すると、パワーＭＯＳＦＥＴのオン抵抗の増加を抑制できるという副次的な効果も得ることができる。
【００７０】
＜変形例＞
本実施の形態１では、例えば、図２に示すように、セル領域ＣＲにおいて、ｐカラム領域ＰＣＲの深さの半分よりも深い領域に、バンドギャップ低下領域ＬＢＧを形成し、かつ、周辺領域ＰＥＲにおいて、ｐカラム領域ＰＣＲの深さの半分よりも浅い領域に、バンドギャップ増加領域ＨＢＧを形成する例について説明した。ただし、本実施の形態１における技術的思想は、これに限らず、例えば、セル領域ＣＲにおいて、ｐカラム領域ＰＣＲの深さの半分よりも深い領域に、バンドギャップ低下領域ＬＢＧを形成する構成だけを採用してもよいし、周辺領域ＰＥＲにおいて、ｐカラム領域ＰＣＲの深さの半分よりも浅い領域に、バンドギャップ増加領域ＨＢＧを形成する構成だけを採用することもできる。
【００７１】
この場合においても、セル領域ＣＲのアバランシェ降伏電圧よりも、周辺領域ＰＥＲのアバランシェ降伏電圧を高くするという基本思想を実現することができる。つまり、本変形例においても、アバランシェ電流が局所的に集中する周辺領域ＰＥＲではなく、周辺領域ＰＥＲほどアバランシェ電流が局所的に集中しないセル領域ＣＲでアバランシェ降伏現象を生じさせることができる。この結果、本変形例によっても、アバランシェ降伏現象に起因するパワーＭＯＳＦＥＴの破壊を効果的に防止することができ、これによって、パワーＭＯＳＦＥＴを含む半導体装置の信頼性を向上することができる。
【００７２】
＜半導体装置の製造方法＞
本実施の形態１における半導体装置は、上記のように構成されており、以下に、その製造方法の一例について図面を参照しながら説明する。本実施の形態１における半導体装置の製造方法は、セル領域とセル領域の外側に形成された周辺領域とを有する半導体装置の製造方法であり、例えば、本実施の形態１では、いわゆる「マルチエピタキシャル法」と呼ばれる製造方法について説明する。
【００７３】
まず、図３に示すように、主面（表面、上面）上にｎ型半導体層からなるエピタキシャル層ＥＰＩを形成した半導体基板１Ｓを用意する。例えば、半導体基板１Ｓは、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を単結晶シリコンに導入することにより形成されている。また、エピタキシャル層ＥＰＩの不純物濃度は、例えば、ドレイン・ソース間耐圧(ＢＶｄｓｓ)が２００〜１０００Ｖのデバイスを想定した場合、１×１０１５／ｃｍ３〜５×１０１５／ｃｍ３程度であり、エピタキシャル層ＥＰＩの厚さは、初期段階では１０μｍ〜２０μｍ程度である。
【００７４】
次に、図４に示すように、エピタキシャル層ＥＰＩ上にレジスト膜ＦＲ１を塗布した後、このレジスト膜ＦＲ１に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、セル領域ＣＲを露出し、かつ、レジスト膜ＦＲ１が周辺領域ＰＥＲを覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ１をマスクにしたイオン注入法により、セル領域ＣＲのエピタキシャル層ＥＰＩの内部に、エピタキシャル層ＥＰＩのバンドギャップよりもバンドギャップが小さくなる低バンドギャップ化不純物を導入する。これにより、セル領域ＣＲのエピタキシャル層ＥＰＩの内部にバンドギャップ低下領域ＬＢＧが形成される。
【００７５】
例えば、エピタキシャル層ＥＰＩがシリコンから形成されている場合、低バンドギャップ化不純物としては、低濃度の炭素（Ｃ）やゲルマニウム（Ｇｅ）を挙げることができる。例えば、炭素の濃度を０．５ｍｏｌ％以上１．０ｍｏｌ％以下とすることにより、バンドギャップ低下領域ＬＢＧのバンドギャップをシリコンのバンドギャップよりも小さくすることができる。一方、ゲルマニウムの濃度は、１０ｍｏｌ％以上３０ｍｏｌ％以下とすることができる。また、エピタキシャル層ＥＰＩが炭化シリコン（ＳｉＣ）から形成されている場合は、低バンドギャップ化不純物は、シリコン（Ｓｉ）を挙げることができる。
【００７６】
次に、パターニングしたレジスト膜ＦＲ１を除去した後、図５に示すように、エピタキシャル層ＥＰＩ上にパターニングしたレジスト膜ＦＲ２を形成する。レジスト膜ＦＲ２のパターニングは、ｐカラム形成領域を露出し、その他の領域のエピタキシャル層ＥＰＩの表面を覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、セル領域ＣＲから周辺領域ＰＥＲにわたるエピタキシャル層ＥＰＩの内部に、例えば、ボロン（Ｂ）を導入することにより、複数のｐカラム領域ＰＣＲを形成する。複数のｐカラム領域ＰＣＲのそれぞれは、例えば、注入エネルギーを変えたイオン注入を複数回実施することにより、エピタキシャル層ＥＰＩの底面から上面にわたる略柱形状に形成される。ｐカラム領域ＰＣＲの不純物濃度は、エピタキシャル層ＥＰＩとのチャージバランスが取れるように設定され、例えば、１×１０１５／ｃｍ３〜５×１０１５／ｃｍ３程度である。そして、複数のｐカラム領域ＰＣＲは、互いに離間するように形成される。このとき、互いに隣り合うｐカラム領域ＰＣＲで挟まれたエピタキシャル層ＥＰＩの部分領域がｎカラム領域となる。この結果、本実施の形態１によれば、エピタキシャル層ＥＰＩに、交互にｐカラム領域ＰＣＲとｎカラム領域とを形成することができ、これによってスーパージャンクション構造が形成される。
【００７７】
続いて、図６に示すように、バンドギャップ低下領域ＬＢＧおよびｐカラム領域ＰＣＲを形成したエピタキシャル層ＥＰＩ上に、さらに、エピタキシャル層ＥＰＩを形成する。そして、図７に示すように、エピタキシャル層ＥＰＩの上面上にパターニングしたレジスト膜ＦＲ３を形成する。このレジスト膜ＦＲ３のパターニングは、周辺領域ＰＥＲを露出し、かつ、セル領域ＣＲを覆うように行なわれる。その後、パターニングしたレジスト膜ＦＲ３をマスクにしたイオン注入法により、周辺領域ＰＥＲのエピタキシャル層ＥＰＩ内に、エピタキシャル層ＥＰＩのバンドギャップよりもバンドギャップが大きくなる高バンドギャップ化不純物を導入する。これにより、周辺領域ＰＥＲのエピタキシャル層ＥＰＩ内にバンドギャップ増加領域ＨＢＧが形成される。
【００７８】
例えば、エピタキシャル層ＥＰＩがシリコンから形成されている場合、高バンドギャップ化不純物としては、高濃度の炭素（Ｃ）を挙げることができる。例えば、炭素の濃度を２０ｍｏｌ％以上３０ｍｏｌ％以下とすることにより、バンドギャップ増加領域ＨＢＧのバンドギャップをシリコンのバンドギャップよりも大きくすることができる。
【００７９】
次に、図８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、セル領域ＣＲから周辺領域ＰＥＲにわたるエピタキシャル層ＥＰＩ内に、例えば、ボロン（Ｂ）を導入することにより、複数のｐカラム領域ＰＣＲを形成する。複数のｐカラム領域ＰＣＲのそれぞれは、例えば、注入エネルギーを変えたイオン注入を複数回実施することにより略柱形状に形成される。そして、複数のｐカラム領域ＰＣＲは、互いに離間するように形成される。このとき、下層のエピタキシャル層ＥＰＩに形成されているｐカラム領域ＰＣＲと電気的に接続されるように、上層のエピタキシャル層ＥＰＩにｐカラム領域ＰＣＲが形成される。
【００８０】
このように、ｐカラム領域ＰＣＲを形成するエピタキシャル層ＥＰＩを複数層に分けて複数の工程で形成する方法が、「マルチエピタキシャル法」であり、この「マルチエピタキシャル法」の説明を簡略化するために、本実施の形態１では、エピタキシャル層ＥＰＩを２層に分けて形成する例で説明している。ただし、実際の「マルチエピタキシャル法」では、例えば、ソース・ドレイン間耐圧(ＢＶｄｓｓ)が６００Ｖの製品を例に挙げると、エピタキシャル層ＥＰＩを６層〜７層に分けて形成している。すなわち、実際の「マルチエピタキシャル法」では、エピタキシャル層ＥＰＩの形成→フォトリソグラフィ工程→ボロンのイオン注入工程を６回〜７回程度繰り返すことにより、スーパージャンクション構造を形成している。つまり、「マルチエピタキシャル法」では、ｐカラム領域を形成した第１エピタキシャル層〜ｐカラム領域を形成した第Ｎ（Ｎは整数）エピタキシャル層を順次積層形成することにより、スーパージャンクション構造を形成することになる。つまり、ｎ型のエピタキシャル層ＥＰＩの濃度及びその厚さは、設計するソース・ドレイン間耐圧に合わせて設計される。また、ｐ型イオン打ち込み量はｎ型のエピタキシャル層ＥＰＩとのチャージバランスが取れるよう（Ｑｎ≒Ｑｐ）に設定される。また、バンドギャップの調整に利用される炭素（カーボン）やＧｅ（ゲルマニウム）はＳｉ（シリコン）と同じ４価であるので、チャージバランスには影響を与えない。
【００８１】
ここで、セル領域ＣＲにおいて、バンドギャップ低下領域ＬＢＧは、第１エピタキシャル層に形成された複数のｐカラム領域ＰＣＲのそれぞれから第Ｎエピタキシャル層に形成された複数のｐカラム領域ＰＣＲのそれぞれにいたる積層領域の厚さの半分よりも深い領域に形成される。つまり、本実施の形態１において、バンドギャップ低下領域ＬＢＧは、積層形成されたエピタキシャル層ＥＰＩにわたって形成されるｐカラム領域ＰＣＲの深さの半分よりも深い位置に形成されることになる。
【００８２】
一方、周辺領域ＰＥＲにおいて、バンドギャップ増加領域ＨＢＧは、第１エピタキシャル層に形成された複数のｐカラム領域ＰＣＲのそれぞれから第Ｎエピタキシャル層に形成された複数のｐカラム領域ＰＣＲのそれぞれにいたる積層領域の厚さの半分よりも浅い領域に形成される。すなわち、本実施の形態１において、バンドギャップ増加領域ＨＢＧは、積層形成されたエピタキシャル層ＥＰＩにわたって形成されるｐカラム領域ＰＣＲの深さの半分よりも浅い位置に形成されることになる。
【００８３】
以上のようにして、本実施の形態１によれば、「マルチエピタキシャル法」によって、エピタキシャル層ＥＰＩにスーパージャンクション構造を形成することができる。続いて、スーパージャンクション構造を形成したエピタキシャル層ＥＰＩの表面に素子部を形成する工程について説明する。
【００８４】
まず、図９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、セル領域ＣＲと周辺領域ＰＥＲにチャネル領域ＣＨを形成する。このチャネル領域ＣＨは、例えば、エピタキシャル層ＥＰＩ内にボロン（Ｂ）などのｐ型不純物を導入することにより形成されたｐ型半導体領域である。
【００８５】
次に、図１０に示すように、エピタキシャル層ＥＰＩの表面にゲート絶縁膜ＧＯＸを形成し、このゲート絶縁膜ＧＯＸ上に導体膜ＰＦ１を形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば、熱酸化法により形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限らず、例えば、酸化ハフニウム膜に代表される酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。一方、ゲート絶縁膜ＧＯＸ上に形成される導体膜ＰＦ１は、例えば、ポリシリコン膜から形成され、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。
【００８６】
その後、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜ＰＦ１をパターニングする。これにより、セル領域ＣＲにおいては、複数のゲート電極ＧＥおよびゲート引き出し部ＧＰＵが形成され、周辺領域ＰＥＲにおいては、複数の電極（ダミー電極）ＦＦＰが形成される。セル領域ＣＲにおいて、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されるように形成される。
【００８７】
続いて、図１２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、セル領域ＣＲにおいては、ゲート電極ＧＥに整合する複数のソース領域ＳＲを形成し、周辺領域ＰＥＲにおいては、ソース引き出し領域ＳＰＲを形成する。ソース領域ＳＲおよびソース引き出し領域ＳＰＲは、例えば、エピタキシャル層ＥＰＩ内にリンや砒素などのｎ型不純物を導入することにより形成されたｎ型半導体領域である。セル領域ＣＲに形成されている複数のソース領域ＳＲは、周辺領域ＰＥＲに形成されているソース引き出し領域ＳＰＲと電気的に接続されている。
【００８８】
次に、図１３に示すように、ゲート電極ＧＥとゲート引き出し部ＧＰＵと電極ＦＦＰとを覆うエピタキシャル層ＥＰＩ上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、セル領域ＣＲの隣り合うゲート電極ＧＥ間において、層間絶縁膜ＩＬとソース領域ＳＲを貫通して、底部がチャネル領域ＣＨに達する溝を形成するとともに、ゲート引き出し部ＧＰＵの一部を露出する開口部を形成する。一方、周辺領域ＰＥＲにおいては、層間絶縁膜ＩＬに開口部を形成することにより、ソース引き出し領域ＳＰＲを露出する。その後、セル領域ＣＲにおいて、フォトリソグラフィ技術およびイオン注入法を使用することにより、層間絶縁膜ＩＬとソース領域ＳＲを貫通して、底部がチャネル領域ＣＨに達する溝の底部にボディコンタクト領域ＢＣを形成する。このボディコンタクト領域ＢＣは、例えば、ボロン（Ｂ）などのｐ型不純物をエピタキシャル層ＥＰＩ内に導入することにより形成されたｐ型半導体領域であり、ボディコンタクト領域ＢＣの不純物濃度がチャネル領域ＣＨの不純物濃度よりも高くなるように形成される。
【００８９】
続いて、図１４に示すように、底部にボディコンタクト領域ＢＣを形成した溝と、ゲート引き出し部ＧＰＵを露出する開口部と、ソース引き出し領域ＳＰＲを露出する開口部と、を含む層間絶縁膜ＩＬ上に金属膜を形成する。この金属膜は、例えば、チタンタングステン膜とアルミニウム膜との積層膜から形成され、例えば、スパッタリング法を使用することにより形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上述した金属膜をパターニングする。これにより、セル領域ＣＲにおいては、ソース領域ＳＲとボディコンタクト領域ＢＣとに電気的に接続するソース電極ＳＥが形成されるとともに、ゲート引き出し部ＧＰＵと電気的に接続されるゲート引き出し電極ＧＰＥが形成される。一方、周辺領域ＰＥＲにおいては、ソース引き出し領域ＳＰＲと電気的に接続されるソース引き出し電極ＳＰＥが形成される。
【００９０】
その後、図２に示すように、ソース電極ＳＥとゲート引き出し電極ＧＰＥとソース引き出し電極ＳＰＥと覆うように表面保護膜ＰＡＳを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜ＰＡＳをパターニングして、ソース電極ＳＥの一部領域とゲート引き出し電極ＧＰＥの一部領域とソース引き出し電極ＳＰＥの一部領域とを表面保護膜ＰＡＳから露出させる。これにより、表面保護膜から露出した領域を外部接続領域として機能させることができる。以上のようにして、本実施の形態１における半導体装置を製造することができる。
【００９１】
＜マルチエピタキシャル法の利点＞
本実施の形態１では、「マルチエピタキシャル法」によって、エピタキシャル層ＥＰＩにスーパージャンクション構造を形成しているが、この「マルチエピタキシャル法」によれば、以下に示す利点を得ることができる。例えば、予め厚いエピタキシャル層ＥＰＩが形成されている場合、セル領域ＣＲの深い領域にバンドギャップ低下領域ＬＢＧを形成することが困難になる。なぜなら、例えば、バンドギャップ低下領域ＬＢＧは、イオン注入法によって、エピタキシャル層ＥＰＩに低バンドギャップ化不純物を導入することにより形成されるが、エピタキシャル層ＥＰＩの厚さが予め厚くなっていると、イオン注入法における注入エネルギーを大きくしなければならず実現が困難になるからである。
【００９２】
これに対し、本実施の形態１で使用している「マルチエピタキシャル法」では、エピタキシャル層ＥＰＩを複数層に分けて複数の工程で形成する。このため、まず、複数層の初期段階で形成されるエピタキシャル層において、低バンドギャップ化不純物を導入することには容易に実現することができる。すなわち、「マルチエピタキシャル法」では、複数層のエピタキシャル層のうち、深い層となる初期段階のエピタキシャル層を形成した段階で、低バンドギャップ化不純物を導入するイオン注入法を実施することにより、初期段階のエピタキシャル層にバンドギャップ低下領域ＬＢＧを形成することができるである。そして、「マルチエピタキシャル法」では、バンドギャップ低下領域ＬＢＧを形成したエピタキシャル層上に複数のエピタキシャル層を積層形成することにより、結果的に、エピタキシャル層全体の深い領域にバンドギャップ低下領域ＬＢＧを形成することができることになるのである。以上のことから、「マルチエピタキシャル法」は、本実施の形態１の特徴であるバンドギャップ低下領域ＬＢＧを容易に実現できるという利点を有していることになる。
【００９３】
（実施の形態２）
前記実施の形態１では、「マルチエピタキシャル法」によって形成されるスーパージャンクション構造を有するパワーＭＯＳＦＥＴに新規な技術的思想を適用する例ついて説明したが、本実施の形態２では、「トレンチフィル法」によって形成されるスーパージャンクション構造を有するパワーＭＯＳＦＥＴに新規な技術的思想を適用する例について説明する。
【００９４】
＜半導体装置の構成＞
図１５は、本実施の形態２における半導体装置（パワーＯＳＦＥＴ）の構成を示す断面図である。図１５に示す本実施の形態２におけるパワーＭＯＳＦＥＴの構成は、図２に示す前記実施の形態１におけるパワーＭＯＳＦＥＴの構成とほぼ同様の構成をしているため、相違点を中心に説明する。
【００９５】
図１５において、本実施の形態２におけるパワーＭＯＳＦＥＴでは、エピタキシャル層ＥＰＩに形成されている複数のｐカラム領域ＰＣＲをトレンチにｐ型半導体膜を埋め込むことにより形成されている点で、ｐカラム領域ＰＣＲをイオン注入法で形成する前記実施の形態１におけるパワーＭＯＳＦＥＴ（図２参照）と相違する。ただし、形成されるｐカラム領域ＰＣＲ自体の機能は同様である。
【００９６】
次に、本実施の形態２におけるパワーＭＯＳＦＥＴでは、パワーＭＯＳＦＥＴの製造方法に「トレンチフィル法」を使用する関係上、セル領域ＣＲにバンドギャップ低下領域ＬＢＧが形成されていないが、周辺領域ＰＥＲには、前記実施の形態１と同様に、バンドギャップ増加領域ＨＢＧが形成されている。つまり、本実施の形態２においても、周辺領域ＰＥＲにおいて、ｐカラム領域ＰＣＲの深さの半分よりも浅い領域に、エピタキシャル層ＥＰＩのバンドギャップよりも大きなバンドギャップを有するバンドギャップ増加領域ＨＢＧが形成されている。
【００９７】
これにより、本実施の形態２においても、例えば、負荷に含まれるインダクタンスの影響によって、パワーＭＯＳＦＥＴに電源電圧以上の電圧が印加される場合であっても、周辺領域ＰＥＲでアバランシェ降伏現象が生じることなく、セル領域ＣＲでアバランシェ降伏現象を生じさせることができる。つまり、本実施の形態２におけるパワーＭＯＳＦＥＴでも、周辺領域ＰＥＲにアバランシェ降伏電圧の高いバンドギャップ増加領域ＨＢＧを形成することにより、周辺領域ＰＥＲでアバランシェ降伏現象が生じることなく、セル領域ＣＲでアバランシェ降伏現象を生じさせることができる。
【００９８】
このことから、本実施の形態２においても、局所的にアバランシェ電流が集中する周辺領域ＰＥＲでアバランシェ降伏現象が生じることを効果的に抑制することができ、これによって、パワーＭＯＳＦＥＴのアバランシェ耐量を超えて、パワーＭＯＳＦＥＴが破壊されることを抑制することができる。この結果、本実施の形態２におけるパワーＭＯＳＦＥＴによっても、電源電圧を超える電圧がパワーＭＯＳＦＥＴに印加されてアバランシェ降伏現象が生じる場合であっても、パワーＭＯＳＦＥＴの破壊にまで至る状況を回避することができる。このため、本実施の形態２によっても、パワーＭＯＳＦＥＴを含む半導体装置の信頼性を向上することができる。
【００９９】
＜半導体装置の製造方法＞
本実施の形態２における半導体装置は、上記のように構成されており、以下に、その製造方法の一例について図面を参照しながら説明する。本実施の形態２における半導体装置の製造方法は、セル領域とセル領域の外側に形成された周辺領域とを有する半導体装置の製造方法であり、例えば、本実施の形態２では、いわゆる「トレンチフィル法」と呼ばれる製造方法について説明する。
【０１００】
まず、図１６に示すように、主面上にｎ型半導体層からなるエピタキシャル層ＥＰＩが形成された半導体基板１Ｓを用意する。このとき、例えば、耐圧が６００Ｖ程度の製品である場合、エピタキシャル層ＥＰＩの不純物濃度は、例えば、例えば、１×１０１５／ｃｍ３〜５×１０１５／ｃｍ３程度であり、エピタキシャル層ＥＰＩの厚さは、４０μｍ〜５０μｍ程度である。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、セル領域ＣＲから周辺領域ＰＥＲにわたるエピタキシャル層ＥＰＩに複数の溝（トレンチ）ＤＩＴを形成する。このとき、溝ＤＩＴのテーパ角は、例えば、８８．０度〜９０度程度である。このとき、隣り合う溝ＤＩＴで挟まれるエピタキシャル層ＥＰＩの部分領域がｎカラム領域ＮＣＲとなる。
【０１０１】
次に、図１７に示すように、例えば、埋め込みエピタキシャル成長法により、エピタキシャル層ＥＰＩに形成された溝ＤＩＴの内部にｐ型半導体領域からなるｐカラム領域ＰＣＲを形成する。このように、エピタキシャル層ＥＰＩに互いに離間する複数の溝ＤＩＴを形成し、この溝にｐカラム領域ＰＣＲを形成する方法が「トレンチフィル法」であり、この「トレンチフィル法」によって、本実施の形態２によれば、エピタキシャル層ＥＰＩに、交互にｐカラム領域ＰＣＲとｎカラム領域ＮＣＲとを形成することができ、これによってスーパージャンクション構造を形成することができる。
【０１０２】
続いて、図１８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、周辺領域ＰＥＲのエピタキシャル層ＥＰＩ内に、エピタキシャル層ＥＰＩのバンドギャップよりもバンドギャップが大きくなる高バンドギャップ化不純物を導入する。これにより、周辺領域ＰＥＲのエピタキシャル層ＥＰＩ内にバンドギャップ増加領域ＨＢＧが形成される。
【０１０３】
例えば、エピタキシャル層ＥＰＩがシリコンから形成されている場合、高バンドギャップ化不純物としては、高濃度の炭素（Ｃ）を挙げることができる。例えば、炭素の濃度を２０ｍｏｌ％以上３０ｍｏｌ％以下とすることにより、バンドギャップ増加領域ＨＢＧのバンドギャップをシリコンのバンドギャップよりも大きくすることができる。ここで、周辺領域ＰＥＲにおいて、バンドギャップ増加領域ＨＢＧは、溝ＤＩＴに形成されたｐカラム領域ＰＣＲの深さの半分よりも浅い領域に形成される。
【０１０４】
次に、スーパージャンクション構造を形成したエピタキシャル層ＥＰＩの表面に素子部を形成する工程について説明する。まず、図１９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、セル領域ＣＲと周辺領域ＰＥＲにチャネル領域ＣＨを形成する。このチャネル領域ＣＨは、例えば、エピタキシャル層ＥＰＩ内にボロン（Ｂ）などのｐ型不純物を導入することにより形成されたｐ型半導体領域である。
【０１０５】
その後、エピタキシャル層ＥＰＩの表面にゲート絶縁膜ＧＯＸを形成し、このゲート絶縁膜ＧＯＸ上に導体膜ＰＦ１を形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば、熱酸化法により形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限らず、例えば、酸化ハフニウム膜に代表される酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。一方、ゲート絶縁膜ＧＯＸ上に形成される導体膜ＰＦ１は、例えば、ポリシリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１０６】
続いて、図２０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜ＰＦ１をパターニングする。これにより、セル領域ＣＲにおいては、複数のゲート電極ＧＥおよびゲート引き出し部ＧＰＵが形成され、周辺領域ＰＥＲにおいては、複数の電極（ダミー電極）ＦＦＰが形成される。セル領域ＣＲにおいて、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されるように形成される。
【０１０７】
そして、図２１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、セル領域ＣＲにおいては、ゲート電極ＧＥに整合する複数のソース領域ＳＲを形成し、周辺領域ＰＥＲにおいては、ソース引き出し領域ＳＰＲを形成する。ソース領域ＳＲおよびソース引き出し領域ＳＰＲは、例えば、エピタキシャル層ＥＰＩ内にリンや砒素などのｎ型不純物を導入することにより形成されたｎ型半導体領域である。セル領域ＣＲに形成されている複数のソース領域ＳＲは、周辺領域ＰＥＲに形成されているソース引き出し領域ＳＰＲと電気的に接続されている。
【０１０８】
その後、ゲート電極ＧＥとゲート引き出し部ＧＰＵと電極ＦＦＰとを覆うエピタキシャル層ＥＰＩ上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、セル領域ＣＲの隣り合うゲート電極ＧＥ間において、層間絶縁膜ＩＬとソース領域ＳＲを貫通して、底部がチャネル領域ＣＨに達する溝を形成するとともに、ゲート引き出し部ＧＰＵの一部を露出する開口部を形成する。一方、周辺領域ＰＥＲにおいては、層間絶縁膜ＩＬに開口部を形成することにより、ソース引き出し領域ＳＰＲを露出する。その後、セル領域ＣＲにおいて、フォトリソグラフィ技術およびイオン注入法を使用することにより、層間絶縁膜ＩＬとソース領域ＳＲを貫通して、底部がチャネル領域ＣＨに達する溝の底部にボディコンタクト領域ＢＣを形成する。このボディコンタクト領域ＢＣは、例えば、ボロン（Ｂ）などのｐ型不純物をエピタキシャル層ＥＰＩ内に導入することにより形成されたｐ型半導体領域であり、ボディコンタクト領域ＢＣの不純物濃度がチャネル領域ＣＨの不純物濃度よりも高くなるように形成される。
【０１０９】
次に、図２２に示すように、底部にボディコンタクト領域ＢＣを形成した溝と、ゲート引き出し部ＧＰＵを露出する開口部と、ソース引き出し領域ＳＰＲを露出する開口部と、を含む層間絶縁膜ＩＬ上に金属膜を形成する。この金属膜は、例えば、チタンタングステン膜とアルミニウム膜との積層膜から形成され、例えば、スパッタリング法を使用することにより形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上述した金属膜をパターニングする。これにより、セル領域ＣＲにおいては、ソース領域ＳＲとボディコンタクト領域ＢＣとに電気的に接続するソース電極ＳＥが形成されるとともに、ゲート引き出し部ＧＰＵと電気的に接続されるゲート引き出し電極ＧＰＥが形成される。一方、周辺領域ＰＥＲにおいては、ソース引き出し領域ＳＰＲと電気的に接続されるソース引き出し電極ＳＰＥが形成される。
【０１１０】
その後、図１５に示すように、ソース電極ＳＥとゲート引き出し電極ＧＰＥとソース引き出し電極ＳＰＥと覆うように表面保護膜ＰＡＳを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜ＰＡＳをパターニングして、ソース電極ＳＥの一部領域とゲート引き出し電極ＧＰＥの一部領域とソース引き出し電極ＳＰＥの一部領域とを表面保護膜ＰＡＳから露出させる。これにより、表面保護膜から露出した領域を外部接続領域として機能させることができる。以上のようにして、本実施の形態２における半導体装置を製造することができる。
【０１１１】
＜トレンチフィル法の利点＞
例えば、本実施の形態２における製造方法で使用している「トレンチフィル法」では、予め厚いエピタキシャル層ＥＰＩが形成されているため、セル領域ＣＲの深い領域にバンドギャップ低下領域ＬＢＧを形成することが困難になる。なぜなら、例えば、バンドギャップ低下領域ＬＢＧは、イオン注入法によって、エピタキシャル層ＥＰＩに低バンドギャップ化不純物を導入することにより形成されるが、エピタキシャル層ＥＰＩの厚さが予め厚くなっていると、イオン注入法における注入エネルギーを大きくしなければならず実現が困難になるからである。したがって、本実施の形態２においては、セル領域ＣＲにバンドギャップ低下領域ＬＢＧを形成していない。一方、周辺領域ＰＥＲに形成されるバンドギャップ増加領域ＨＢＧは、エピタキシャル層ＥＰＩの浅い領域に形成されるので、「トレンチフィル法」を使用した本実施の形態２においても容易に形成することができる。このため、本実施の形態２においても、周辺領域ＰＥＲにバンドギャップ増加領域ＨＢＧが形成されている。
【０１１２】
以上のことから、セル領域ＣＲにバンドギャップ低下領域ＬＢＧを形成することができる点を考慮すると、前記実施の形態１で説明した「マルチエピタキシャル法」は、本実施の形態２で説明している「トレンチフィル法」に比べて、周辺領域ＰＥＲよりもセル領域ＣＲでアバランシェ降伏現象を生じさせる観点から優位性を有していると考えることができる。
【０１１３】
しかしながら、本実施の形態２で説明している「トレンチフィル法」も、前記実施の形態１で説明した「マルチエピタキシャル法」に対して優位性を有している点もあるため、以下では、この点について説明する。
【０１１４】
例えば、スーパージャンクション構造においては、オン抵抗の低減を図る観点から、ｐカラム領域ＰＣＲとｎカラム領域ＮＣＲとの間隔を狭くすることが有効である。なぜなら、オン抵抗の低減を図る観点から、電流通路であるｎカラム領域ＮＣＲの不純物濃度を高くすることが望ましいからである。すなわち、オン抵抗を低減するために、ｎカラム領域ＮＣＲの不純物濃度を高くすると、ｎカラム領域ＮＣへの空乏層の延びが小さくなることから、ｎカラム領域ＮＣＲ全体を空乏化させるためには、ｎカラム領域ＮＣＲの幅を狭くする必要がある。したがって、ｎカラム領域ＮＣＲの不純物濃度を高くして、スーパージャンクション構造のパワーＭＯＳＦＥＴにおけるオン抵抗を低減する一方、耐圧も確保することを考慮すると、ｐカラム領域ＰＣＲとｎカラム領域ＮＣＲとの間隔を狭くする必要があるのである。
【０１１５】
この点に関し、「マルチエピタキシャル法」では、ｐカラム領域ＰＣＲをイオン注入法で形成している。このため、不純物拡散効果を考慮すると、ｐカラム領域ＰＣＲとｎカラム領域ＮＣＲとの間隔を充分に狭くすることはできないことになる。一方、「トレンチフィル法」では、ｐカラム領域ＰＣＲは、エピタキシャル層ＥＰＩに形成された溝ＤＩＴへの埋め込みエピタキシャル法で形成される。このため、「トレンチフィル法」では、溝ＤＩＴの形成精度によって、ｐカラム領域ＰＣＲの形成精度が決定されることになる。そして、溝ＤＩＴは、フォトリソグラフィ技術によって形成される。このとき、フォトリソグラフィ技術の精度は、イオン注入法の精度よりも高いため、「トレンチフィル法」では、「マルチエピタキシャル法」よりも高い精度で、ｐカラム領域ＰＣＲを形成できることになる。このことは、「トレンチフィル法」では、「マルチエピタキシャル法」に比べて、ｐカラム領域ＰＣＲとｎカラム領域ＮＣＲとの間隔をより狭くすることができることを意味する。この結果、「トレンチフィル法」によれば、「マルチエピタキシャル法」よりもオン抵抗の小さなパワーＭＯＩＳＦＥＴを製造できる利点があるのである。すなわち、耐圧を確保しながらも、よりオン抵抗の小さなパワーＭＯＳＦＥＴを製造できる点で、「トレンチフィル法」は、「マルチエピタキシャル法」に比べて優位性を有していることになる。
【０１１６】
（実施の形態３）
前記実施の形態１および前記実施の形態２では、スーパージャンクション構造を有するパワーＭＯＳＦＥＴに新規な技術的思想を適用する例について説明したが、本実施の形態３では、スーパージャンクション構造ではない通常構造のパワーＭＯＳＦＥＴに新規な技術的思想を適用する例について説明する。例えば、通常構造のパワーＭＯＳＦＥＴには、プレーナ型のパワーＭＯＳＦＥＴやトレンチゲート型のパワーＭＯＳＦＥＴがあり、本明細書の新規な技術的思想は、いずれの通常構造のパワーＭＯＳＦＥＴにも適用することができる。特に、本実施の形態３では、トレンチゲート型のパワーＭＯＳＦＥＴに新規な技術的思想を適用する例について説明する。さらに、本実施の形態３では、シリコン基板を使用したパワーＭＯＳＦＥＴ（以下、ＳｉパワーＭＯＳＦＥＴと記す）ではなく、炭化シリコン基板を使用したパワーＭＯＳＦＥＴ（以下、ＳｉＣパワーＭＯＳＦＥＴと記す）を例に挙げて説明することにする。
【０１１７】
＜ＳｉＣパワーＭＯＳＦＥＴの利点＞
パワー半導体素子の１つであるパワーＭＯＳＦＥＴの分野では、シリコン基板（Ｓｉ基板）を用いたＳｉパワーＭＯＳＦＥＴが主流である。ところが、炭化シリコン基板（ＳｉＣ基板）を用いたＳｉＣパワーＭＯＳＦＥＴは、ＳｉパワーＭＯＳＦＥＴと比較して、高耐圧化および低損失化が可能である利点を有している。なぜなら、炭化シリコンは、シリコンに比べてバンドギャップが大きいため、絶縁破壊耐圧が大きくなり、この結果、エピタキシャル層（ドリフト層）を薄くしても耐圧を確保することができるからである。つまり、ＳｉＣパワーＭＯＳＦＥＴは、エピタキシャル層を薄くしても絶縁破壊耐圧を確保することができるとともに、エピタキシャル層が薄くなることから、ＳｉＣパワーＭＯＳＦＥＴのオン抵抗を低減できる利点を有している。このため、例えば、省電力または環境配慮型のインバータ技術の分野において、ＳｉＣパワーＭＯＳＦＥＴに注目が集まっている。
【０１１８】
＜ＳｉＣパワーＭＯＳＦＥＴの構成＞
以下に、本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴの構成について説明する。ＳｉＣパワーＭＯＳＦＥＴの基本構造は、ＳｉパワーＭＯＳＦＥＴと同様である。図２３は、本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴの構成を示す断面図である。図２３に示すように、本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴは、例えば、炭化シリコンからなる半導体基板１Ｓの裏面（下面）にドレイン電極ＤＥが形成されており、この半導体基板１Ｓの表面（上面）に、例えば、炭化シリコンにｎ型不純物を導入したｎ型半導体層からなるエピタキシャル層ＥＰＩが形成されている。
【０１１９】
エピタキシャル層ＥＰＩには、ｐ型半導体領域からなるチャネル領域ＣＨが形成されており、このチャネル領域ＣＨを貫通するようにトレンチＴＲが形成されている。そして、トレンチＴＲの内壁には、ゲート絶縁膜ＧＯＸが形成されており、かつ、トレンチＴＲの内部には、ゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが埋め込まれている。
【０１２０】
さらに、チャネル領域ＣＨに内包され、かつ、トレンチＴＲに接するように、ｎ型半導体領域からなるソース領域ＳＲが形成されており、このソース領域ＳＲと接し、かつ、チャネル領域ＣＨと電気的に接続するｐ型半導体領域からなるボディコンタクト領域ＢＣが形成されている。そして、ソース領域ＳＲとボディコンタクト領域ＢＣの両方と電気的に接続するようにソース電極ＳＥが形成されている。
【０１２１】
このように構成されている本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴにおいては、図２３に示すように、エピタキシャル層ＥＰＩとチャネル領域ＣＨとの境界領域に形成されるｐｎ接合を含むように、バンドギャップ低下領域ＬＢＧが形成されている。このバンドギャップ低下領域ＬＢＧは、例えば、炭化シリコンにシリコンを導入した半導体領域から形成されている。本実施の形態３においても、バンドギャップ低下領域ＬＢＧは、セル領域にだけ形成されており、かつ、周辺領域（図２３では図示せず）には形成されていない。このことから、バンドギャップ低下領域ＬＢＧのアバランシェ降伏電圧は、周辺領域のアバランシェ降伏電圧よりも低くなる。
【０１２２】
したがって、例えば、負荷に含まれるインダクタンスの影響によって、ＳｉＣパワーＭＯＳＦＥＴに電源電圧以上の電圧が印加される場合において、この電圧がバンドギャップ低下領域ＬＢＧのアバランシェ降伏電圧を超えると、ＳｉＣパワーＭＯＳＦＥＴのバンドギャップ低下領域ＬＢＧでアバランシェ降伏現象が生じることになる。つまり、本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴでも、セル領域にアバランシェ降伏電圧の低いバンドギャップ低下領域ＬＢＧを形成することにより、周辺領域でアバランシェ降伏現象が生じることなく、セル領域でアバランシェ降伏現象を生じさせることができる。このことから、本実施の形態３によっても、局所的にアバランシェ電流が集中する周辺領域でアバランシェ降伏現象が生じることを効果的に抑制することができ、これによって、パワーＭＯＳＦＥＴのアバランシェ耐量を超えて、パワーＭＯＳＦＥＴが破壊されることを抑制することができる。この結果、本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴによっても、電源電圧を超える電圧がＳｉＣパワーＭＯＳＦＥＴに印加されてアバランシェ降伏現象が生じる場合であっても、ＳｉＣパワーＭＯＳＦＥＴの破壊にまで至る状況を回避することができる。このため、本実施の形態３によれば、ＳｉＣパワーＭＯＳＦＥＴを含む半導体装置の信頼性を向上することができる。
【０１２３】
（実施の形態４）
前記実施の形態１では、例えば、図１に示すように、パワーＭＯＳＦＥＴが形成された半導体チップＣＨＰ１を含む半導体装置（ディスクリート品）を例にして説明したが、本明細書の新規な技術的思想は、これに限らず、パワー半導体素子と集積回路（ＩＣ）を混載した半導体チップを含む半導体装置にも適用することができる。
【０１２４】
図２４は、本実施の形態４における半導体チップＣＨＰ２のレイアウト構成を示す模式図である。図２４に示すように、本実施の形態４における半導体チップＣＨＰ２は、矩形形状をしており、入力部ＩＵ、信号処理部ＳＰＵ、駆動部ＤＵ、および、出力部ＯＵを有している。入力部ＩＵは、例えば、ＣＭＯＳ回路からなる入力回路が形成されており、外部機器からの入力信号を入力するように構成されている。次に、信号処理部ＳＰＵは、例えば、デジタル回路からなるプロセッサを含んでおり、入力部ＩＵにより入力した入力信号を処理する信号処理回路から構成されている。そして、出力部ＯＵは、例えば、パワー半導体素子を含んでおり、信号処理部ＳＰＵで処理された信号を出力信号として出力する出力回路が構成されている。この出力部ＯＵは、例えば、ＣＭＯＳ回路を含む駆動部ＤＵにとって駆動制御され、出力部ＯＵは、セル領域ＣＲおよび周辺領域ＰＥＲから構成されている。そして、セル領域ＣＲにパワー半導体素子が形成されている。このとき、周辺領域ＰＥＲには、バンドギャップ増加領域が形成されている。
【０１２５】
したがって、本実施の形態４における半導体チップＣＨＰ２において、パワー半導体素子が形成されている出力部ＯＵに着目すると、周辺領域ＰＥＲに形成されているバンドギャップ増加領域のアバランシェ降伏電圧は、セル領域ＣＲのアバランシェ降伏電圧よりも高くなる。したがって、例えば、負荷に含まれるインダクタンスの影響によって、パワー半導体素子に電源電圧以上の電圧が印加される場合であっても、周辺領域ＰＥＲでアバランシェ降伏現象が生じることなく、セル領域ＣＲでアバランシェ降伏現象が生じることになる。このことから、本実施の形態４によれば、局所的にアバランシェ電流が集中する周辺領域ＰＥＲでアバランシェ降伏現象が生じることを効果的に抑制することができ、これによって、パワー半導体素子のアバランシェ耐量を超えて、パワー半導体素子が破壊されることを抑制することができる。この結果、本実施の形態４におけるパワー半導体素子によれば、電源電圧を超える電圧がパワー半導体素子に印加されてアバランシェ降伏現象が生じる場合であっても、パワー半導体素子の破壊にまで至る状況を回避することができる。このため、本実施の形態４によれば、パワー半導体素子を含む半導体装置の信頼性を向上することができる。
【０１２６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２７】
例えば、前記実施の形態では、パワー半導体素子としてパワーＭＯＳＦＥＴを例に挙げて新規な技術的思想について説明したが、本明細書に記載されている新規な技術的思想は、これに限らず、例えば、ＩＧＢＴやダイオードに代表されるパワー半導体素子を含む半導体装置に幅広く適用することができる。
【０１２８】
前記実施の形態は、以下の形態を含む。
【０１２９】
（付記１）
セル領域と前記セル領域の外側に形成された周辺領域とを有する半導体装置の製造方法であって、
（ａ）主面上に第１導電型の第１エピタキシャル層が形成された半導体基板を用意する工程、
（ｂ）前記セル領域の前記第１エピタキシャル層に、導入する前の前記第１エピタキシャル層のバンドギャップよりもバンドギャップが小さくなる低バンドギャップ化不純物を導入することにより、バンドギャップ低下領域を形成する工程、
（ｃ）前記（ｂ）工程後、前記セル領域から前記周辺領域にわたる前記第１エピタキシャル層内に、前記第１導電型とは逆導電型である第２導電型の複数の第１カラム領域を互いに離間するように形成する工程、
（ｄ）前記（ｃ）工程後、前記セル領域から前記周辺領域にわたる前記第１エピタキシャル層上に前記第１導電型の第２エピタキシャル層を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２エピタキシャル層内に、前記複数の第１カラム領域のそれぞれと電気的に接続する前記第２導電型の複数の第２カラム領域のそれぞれを互いに離間するように形成する工程、
（ｆ）前記（ｅ）工程後、前記（ｄ）工程と同様の工程と、前記（ｅ）工程と同様の工程とを繰り返し実施することにより、前記第２エピタキシャル層上に積層して、複数の第３カラム領域を形成した第３エピタキシャル層から複数の第Ｎカラム領域を形成した第Ｎエピタキシャル層を形成する工程、
（ｇ）前記（ｆ）工程後、前記第Ｎエピタキシャル層の表面に素子部を形成する工程、
を備える、半導体装置の製造方法。
【０１３０】
（付記２）
付記１に記載の半導体装置の製造方法において、
前記セル領域において、前記バンドギャップ低下領域は、前記複数の第１カラム領域のそれぞれから前記複数の第Ｎカラム領域のそれぞれにいたる積層領域の厚さの半分よりも深い領域に形成されている、半導体装置の製造方法。
【０１３１】
（付記３）
付記１に記載の半導体装置の製造方法において、
前記第１エピタキシャル層は、シリコンから形成されており、
前記低バンドギャップ化不純物は、炭素、または、ゲルマニウムである、半導体装置の製造方法。
【０１３２】
（付記４）
付記３に記載の半導体装置の製造方法において、
前記（ｂ）工程は、前記炭素を０．５ｍｏｌ％以上１．０ｍｏｌ％以下の濃度で前記第１エピタキシャル層に導入することにより、前記バンドギャップ低下領域を形成する、半導体装置の製造方法。
【０１３３】
（付記５）
付記３に記載の半導体装置の製造方法において、
前記（ｂ）工程は、前記ゲルマニウムを１０ｍｏｌ％以上２０ｍｏｌ％以下の濃度で前記第１エピタキシャル層に導入することにより、前記バンドギャップ低下領域を形成する、半導体装置の製造方法。
【０１３４】
（付記６）
付記１に記載の半導体装置の製造方法において、
前記（ｂ）工程は、イオン注入法を使用する、半導体装置の製造方法。
【０１３５】
（付記７）
付記１に記載の半導体装置の製造方法において、
前記（ｆ）工程は、前記第３エピタキシャル層から前記第Ｎエピタキシャル層のうちの１層以上のエピタキシャル層において、前記周辺領域の前記エピタキシャル層に、導入する前の前記エピタキシャル層のバンドギャップよりもバンドギャップが大きくなる高バンドギャップ化不純物を導入することにより、バンドギャップ増加領域を形成する工程を含み、
前記周辺領域において、前記バンドギャップ増加領域は、前記複数の第１カラム領域のそれぞれから前記複数の第Ｎカラム領域のそれぞれにいたる積層領域の厚さの半分よりも浅い領域に形成されている、半導体装置の製造方法。
【０１３６】
（付記８）
付記７に記載の半導体装置の製造方法において、
前記高バンドギャップ化不純物は、炭素であり、
前記（ｂ）工程は、前記炭素を２０ｍｏｌ％以上３０ｍｏｌ％以下の濃度で前記第１エピタキシャル層に導入することにより、前記バンドギャップ増加領域を形成する、半導体装置の製造方法。
【０１３７】
（付記９）
セル領域と前記セル領域の外側に形成された周辺領域とを有する半導体装置の製造方法であって、
（ａ）主面上に第１導電型のエピタキシャル層が形成された半導体基板を用意する工程、
（ｂ）前記セル領域から前記周辺領域にわたる前記エピタキシャル層に複数のトレンチを形成する工程、
（ｃ）前記複数のトレンチのそれぞれに前記第１導電型とは逆導電型の第２導電型の半導体膜を埋め込むことにより、第２導電型の複数の第２導電型カラム領域を互いに離間するように形成する工程、
（ｄ）前記周辺領域の前記エピタキシャル層に、導入する前の前記エピタキシャル層のバンドギャップよりもバンドギャップが大きくなる高バンドギャップ化不純物を導入することにより、バンドギャップ増加領域を形成する工程、
（ｅ）前記（ｄ）工程後、前記エピタキシャル層の表面に素子部を形成する工程、
を備え、
前記周辺領域において、前記バンドギャップ増加領域は、前記複数の第２導電型カラム領域のそれぞれの深さの半分よりも浅い領域に形成されている、半導体装置の製造方法。
【０１３８】
（付記１０）
付記９に記載の半導体装置の製造方法において、
前記（ｄ）工程は、イオン注入法を使用する、半導体装置の製造方法。
【０１３９】
（付記１１）
付記９に記載の半導体装置の製造方法において、
前記エピタキシャル層は、シリコンから形成されており、
前記高バンドギャップ化不純物は、炭素であり、
前記（ｄ）工程は、前記炭素を２０ｍｏｌ％以上３０ｍｏｌ％以下の濃度で前記エピタキシャル層に導入することにより、前記バンドギャップ増加領域を形成する、半導体装置の製造方法。
【符号の説明】
【０１４０】
１Ｓ  半導体基板
ＢＣ  ボディコンタクト領域
ＣＨ  チャネル領域
ＣＨＰ１  半導体チップ
ＣＨＰ２  半導体チップ
ＣＲ  セル領域
ＤＥ  ドレイン電極
ＤＩＴ  溝
ＤＵ  駆動部
ＥＰＩ  エピタキシャル層
ＦＦＰ  電極
ＦＲ１  レジスト膜
ＦＲ２  レジスト膜
ＦＲ３  レジスト膜
ＧＥ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＧＰＥ  ゲート引き出し電極
ＧＰＵ  ゲート引き出し部
ＨＢＧ  バンドギャップ増加領域
ＩＬ  層間絶縁膜
ＩＵ  入力部
ＬＢＧ  バンドギャップ低下領域
ＮＣＲ  ｎカラム領域
ＯＵ  出力部
ＰＡＳ  表面保護膜
ＰＣＲ  ｐカラム領域
ＰＥＲ  周辺領域
ＰＦ１  導体膜
ＳＥ  ソース電極
ＳＲ  ソース領域
ＳＰＥ  ソース引き出し電極
ＳＰＲソース引き出し領域
ＳＰＵ  信号処理部
ＴＲ  トレンチ
【図１】
2015133385.tif 000003
【図２】
2015133385.tif 000004
【図３】
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【図４】
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【図５】
2015133385.tif 000007
【図６】
2015133385.tif 000008
【図７】
2015133385.tif 000009
【図８】
2015133385.tif 000010
【図９】
2015133385.tif 000011
【図１０】
2015133385.tif 000012
【図１１】
2015133385.tif 000013
【図１２】
2015133385.tif 000014
【図１３】
2015133385.tif 000015
【図１４】
2015133385.tif 000016
【図１５】
2015133385.tif 000017
【図１６】
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【図１７】
2015133385.tif 000019
【図１８】
2015133385.tif 000020
【図１９】
2015133385.tif 000021
【図２０】
2015133385.tif 000022
【図２１】
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【図２２】
2015133385.tif 000024
【図２３】
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【図２４】
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