(57)【要約】【課題】出力電圧の整定時間が短い信号発生回路を提供する。【解決手段】このＰＴＡＴ信号発生回路１０Ｄでは、ダイオードＤ０〜ＤＫのカソードと接地電圧ＶＳＳのラインとの間にトリミング回路４９Ａを接続し、ダイオードＤ０のアノードをノードＮ４４に接続し、ダイオードＤ１〜ＤＫのアノードを抵抗素子４８を介してノードＮ４６に接続し、ノードＮ４４，Ｎ４６を同電圧にし、ダイオードＤ０とダイオードＤ１〜ＤＫに同じ値の電流Ｉ１＝Ｉ２＝Ｉを流し、トリミング回路４９ＡにダイオードＤ０〜ＤＫに流れる電流Ｉ３＝２Ｉ１＝２Ｉ２＝Ｉを流す。【選択図】図３２
2015049155.tif 000002
【特許請求の範囲】
【請求項１】
アノードが第１のノードに接続された第１のダイオードと、
一方端子が第２のノードに接続された第１の抵抗素子と、
アノードが前記第１の抵抗素子の他方端子に接続され、カソードが前記第１のダイオードのカソードに接続され、前記第１のダイオードよりも大きな電流駆動能力を有する第２のダイオードと、
前記第１および第２のノードを同じ電圧にし、かつ前記第１および第２のダイオードに同じ値の電流を流す電流源と、
前記第１および第２のダイオードのカソードと接地電圧のラインとの間に接続され、前記第１および第２のダイオードに流れる電流の和の電流に基づいて、絶対温度に比例する電圧を出力する出力回路とを備える、信号発生回路。
【請求項２】
前記絶対温度に比例する電圧と、前記第１および第２のダイオードに流れる電流の和の電流との比は調整可能になっている、請求項１に記載の信号発生回路。
【請求項３】
前記出力回路は、
前記第１および第２のダイオードのカソードと前記接地電圧のラインとの間に直列接続された複数の第２の抵抗素子と、
前記複数の第２の抵抗素子の前記第１および第２のダイオードのカソード側の端子のうちの選択された端子と前記絶対温度に比例する電圧を出力するための出力端子とを接続する切換回路とを含む、請求項２に記載の信号発生回路。
【請求項４】
絶対温度に比例する電圧を出力する信号発生回路と、
前記信号発生回路の出力電圧を増幅する増幅回路とを備え、
前記増幅回路は、
非反転入力端子が前記信号発生回路の出力電圧を受ける演算増幅器と、
前記演算増幅器の出力電圧を分圧して前記演算増幅器の反転入力端子に与える分圧回路とを備え、
前記演算増幅器は、
それらのソースが互いに接続されて第１の定電流を受け、それらのゲートがそれぞれ前記非反転入力端子および前記反転入力端子となる第１および第２のＰ型トランジスタを含む差動増幅器と、
ゲートが前記第１のＰ型トランジスタのドレインに接続され、ドレインが第２の定電流を受け、ソースが接地電圧を受ける第１のＮ型トランジスタを含むソース接地増幅器と、
ゲートが前記第１のＮ型トランジスタのドレインに接続され、ドレインが電源電圧を受け、ソースおよびバックゲートが前記演算増幅器の出力端子となる第２のＮ型トランジスタを含むソースフォロワ増幅器と、
前記第１のＮ型トランジスタのドレインと前記第１のＰ型トランジスタのドレインとの間に直列接続されたバラクタ容量素子および第１の抵抗素子を含む位相補償回路とを備える、温度センサ。
【請求項５】
前記バラクタ容量素子は、
前記第１の抵抗素子を介して前記第１のＰ型トランジスタのドレインに接続されたＮ型半導体基板と、
前記Ｎ型半導体基板の表面上にゲート絶縁膜を介して形成され、前記第１のＮ型トランジスタのドレインに接続されたゲート電極とを含む、請求項４に記載の温度センサ。
【請求項６】
前記位相補償回路は、さらに、前記バラクタ容量素子に並列接続されたコンデンサを含み、
前記コンデンサは、前記ゲート電極の上方の同じメタル配線層を用いて形成され、隙間を開けて互いに隣接して配置された第１および第２の電極を含む、請求項５に記載の温度センサ。
【請求項７】
前記演算増幅器の出力端子と基準電圧のラインとの間に接続され、前記演算増幅器の出力端子の電圧が整定すべき電圧よりも高い期間にコンダクタンスが増大する可変コンダクタンス回路を備える、請求項４に記載の温度センサ。
【請求項８】
前記可変コンダクタンス回路は、アノードが前記演算増幅器の出力端子に接続され、カソードが前記第１のＮ型トランジスタのドレインに接続されたダイオードを含む、請求項７に記載の温度センサ。
【請求項９】
前記増幅回路は、さらに、一方端子が前記演算増幅器の出力端子に接続され、他方端子が前記温度センサの出力端子となり、出力許可信号に応答して導通するスイッチを備え、
前記可変コンダクタンス回路は、前記演算増幅器の出力端子と前記基準電圧のラインとの間に接続され、前記出力許可信号に応答して予め定められた時間だけ導通する第３のＮ型トランジスタを含む、請求項７に記載の温度センサ。
【請求項１０】
前記可変コンダクタンス回路は、
前記演算増幅器の出力端子と前記基準電圧のラインとの間に接続された第３のＮ型トランジスタと、
前記信号発生回路の出力電圧に基づいて、前記演算増幅器が出力すべき電圧よりも高い参照電圧を生成する電圧発生回路と、
前記演算増幅器の出力端子の電圧が前記参照電圧よりも高い場合に前記第３のＮ型トランジスタを導通させる比較回路とを含む、請求項７に記載の温度センサ。
【請求項１１】
前記信号発生回路は、
アノードが第１のノードに接続された第１のダイオードと、
一方端子が第２のノードに接続された第２の抵抗素子と、
アノードが前記第２の抵抗素子の他方端子に接続され、カソードが前記第１のダイオードのカソードに接続され、前記第１のダイオードよりも大きな電流駆動能力を有する第２のダイオードと、
前記第１および第２のノードを同じ電圧にし、かつ前記第１および第２のダイオードに同じ値の電流を流す電流源と、
前記第１および第２のダイオードのカソードと前記接地電圧のラインとの間に接続され、前記第１および第２のダイオードに流れる電流の和の電流に基づいて、前記絶対温度に比例する電圧を出力する出力回路とを含む、請求項４に記載の温度センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号発生回路および温度センサに関し、特に、絶対温度に比例する電圧を出力する信号発生回路および温度センサに好適に利用できるものである。
【背景技術】
【０００２】
従来より、サイズ（すなわち電流駆動能力）が異なる第１および第２のダイオードの順方向電圧の差が絶対温度に比例することを利用し、絶対温度に比例して電圧が変化するＰＴＡＴ(Proportional To Absolute Temperature)信号を出力するＰＴＡＴ信号発生回路が知られている（たとえば、特許文献１，２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２１７８０９号公報
【特許文献２】特開２０１１−２１５１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来のＰＴＡＴ信号発生回路およびそれを用いた温度センサでは、出力電圧が整定する整定時間（Settling Time）が長いという問題があった。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願の信号発生回路では、第１および第２のダイオードのカソードと基準電圧のラインとの間に、第１および第２のダイオードに流れる電流の和の電流に基づいて、絶対温度に比例する電圧を出力する出力回路が設けられる。
【０００７】
また、本願の温度センサでは、信号発生回路の出力信号を増幅する増幅回路が差動増幅器、ソース接地増幅器、ソースフォロワ増幅器、および位相補償回路を備え、位相補償回路は直列接続されたバラクタ容量素子および抵抗素子を含む。
【発明の効果】
【０００８】
前記一実施の形態によれば、出力電圧の整定時間を短縮することができる。
【図面の簡単な説明】
【０００９】
【図１】本願の実施の形態１によるマイクロコンピュータの要部を示すブロック図である。
【図２】図１に示した温度センサおよびそれに関連する部分の構成を示す回路ブロック図である。
【図３】図２に示したＡ／Ｄコンバータの構成を示すブロック図である。
【図４】図３に示したサンプルホールド回路の構成を示す回路ブロック図である。
【図５】図２に示したＰＴＡＴ信号発生回路の構成を示す回路ブロック図である。
【図６】図５に示したトリミング回路の構成を示す回路ブロック図である。
【図７】図５に示した演算増幅器の構成を例示する回路図である。
【図８】図５に示した演算増幅器の構成を例示する他の回路図である。
【図９】図５に示した演算増幅器の構成を例示するさらに他の回路図である。
【図１０】図２に示した増幅回路の構成を示す回路ブロック図である。
【図１１】図２に示した増幅回路の構成を示す回路図である。
【図１２】図１１に示したトランジスタおよびダイオードの構成を示す断面図である。
【図１３】図７〜図９のバイアス電圧ＶＢＮと図１０および図１１のバイアス電圧ＶＢＰを生成するバイアス電圧発生回路の構成を示す回路図である。
【図１４】図１１に示したダイオードの効果を説明するためのタイムチャートである。
【図１５】本願の実施の形態２によるマイクロコンピュータに含まれる温度センサの増幅回路の構成を示す回路図である。
【図１６】図１５に示した増幅回路の動作を示すタイムチャートである。
【図１７】本願の実施の形態３によるマイクロコンピュータに含まれる温度センサの増幅回路の構成を示す回路図である。
【図１８】本願の実施の形態４によるマイクロコンピュータに含まれる温度センサの増幅回路の構成を示す回路図である。
【図１９】図１８に示したバラクタ容量素子の構成を示す平面図である。
【図２０】図１９のＸＸ−ＸＸ線断面図である。
【図２１】図１８に示したバラクタ容量素子の容量値の電圧依存性を示す図である。
【図２２】図１８に示したコンデンサ１１１の構成を示す図である。
【図２３】図１８に示したバラクタ容量素子の効果を説明するためのタイムチャートである。
【図２４】本願の実施の形態５によるマイクロコンピュータに含まれる温度センサのＰＴＡＴ信号発生回路の構成を示す回路ブロック図である。
【図２５】図２４に示した演算増幅器の構成を例示する回路図である。
【図２６】図２４に示した演算増幅器の構成を例示する他の回路図である。
【図２７】図２４に示した演算増幅器の構成を例示するさらに他の回路図である。
【図２８】本願の実施の形態６によるマイクロコンピュータに含まれる温度センサのＰＴＡＴ信号発生回路の構成を示す回路ブロック図である。
【図２９】図２８に示したＰＴＡＴ信号発生回路の効果を説明するためのタイムチャートである。
【図３０】図２９のＺ部拡大図である。
【図３１】本願の実施の形態７によるマイクロコンピュータに含まれる温度センサのＰＴＡＴ信号発生回路の構成を示す回路ブロック図である。
【図３２】本願の実施の形態８によるマイクロコンピュータに含まれる温度センサのＰＴＡＴ信号発生回路の構成を示す回路ブロック図である。
【図３３】本願の実施の形態９によるマイクロコンピュータに含まれる温度センサの要部を示す回路ブロック図である。
【図３４】本願の実施の形態１０によるマイクロコンピュータに含まれる温度センサの構成を示す回路ブロック図である。
【図３５】図３４に示した演算増幅器の構成を例示する回路図である。
【図３６】図３４に示した演算増幅器の構成を例示する他の回路図である。
【発明を実施するための形態】
【００１０】
[実施の形態１]
図１は、本願の実施の形態１となるマイクロコンピュータ１の要部を示すブロック図である。図１において、このマイクロコンピュータ１は、半導体基板１ａと、その表面に搭載されたＲＴＣ（Real Time Clock）２、温度センサ３、Ａ／Ｄ（Analog-to-digital）コンバータ４、ＲＯＭ(Read Only Memory)５、ＣＰＵ（Central Processing Unit）６を備える。
【００１１】
ＲＴＣ２は、水晶発振子を含み、時刻を示す情報を出力する。温度センサ３は、絶対温度に比例して電圧が変化するアナログ信号を出力する。Ａ／Ｄコンバータ４は、温度センサ３で生成されたアナログ信号をデジタル信号に変換する。ＲＯＭ５には、ＲＴＣ２の水晶発振子の発振周波数と温度との関係を示すテーブルが格納されている。
【００１２】
ＣＰＵ６は、Ａ／Ｄコンバータ４からのデジタル信号で示される温度と、ＲＯＭ５内のテーブルとに基づいて、ＲＴＣ２を補正する。これにより、ＲＴＣ２は、温度が変動しても正しい時刻を示す情報を出力する。ＣＰＵ６は、ＲＴＣ２からの時刻情報に基づいて、データの演算、加工などの所定の動作を行なう。
【００１３】
図２は、温度センサ３の構成およびそれに関連する部分の構成を示す回路ブロック図である。図２において、温度センサ３は、ＰＴＡＴ信号発生回路１０、演算増幅器１１、抵抗素子１２，１３、およびスイッチ１４を含む。ＰＴＡＴ信号発生回路１０は、絶対温度に比例して電圧Ｖｐが変化するＰＴＡＴ信号を生成する。演算増幅器１１、抵抗素子１２，１３、およびスイッチ１４は、ＰＴＡＴ信号を増幅する増幅回路１５を構成する。
【００１４】
ＰＴＡＴ信号は、演算増幅器１１の非反転入力端子（＋端子）に与えられる。抵抗素子１２，１３は、演算増幅器１１の出力端子と接地電圧ＶＳＳのラインとの間に直列接続される。抵抗素子１２，１３間のノードＮ１２は、演算増幅器１１の反転入力端子（−端子）に接続される。抵抗素子１２，１３は、演算増幅器１１の出力電圧を分圧して反転入力端子に与える分圧回路を構成する。演算増幅器１１は、ノードＮ１２の電圧がＰＴＡＴ信号の電圧Ｖｐに一致するように電流を出力する。したがって、抵抗素子１２，１３の抵抗値をそれぞれＲ１，Ｒ２とすると、演算増幅器１１の出力電圧Ｖ１１はＶ１１＝Ｖｐ（Ｒ１＋Ｒ２）／Ｒ２となる。
【００１５】
スイッチ１４の一方端子は演算増幅器１１の出力端子に接続され、スイッチ１４の他方端子は温度センサ３の出力端子３ａに接続される。スイッチ１４は、出力許可信号ＯＥが活性化レベルの「Ｈ」レベルである場合はオンし、出力許可信号ＯＥが非活性化レベルの「Ｌ」レベルである場合はオフする。
【００１６】
このマイクロコンピュータ１では、Ａ／Ｄコンバータ４は、温度センサ３の出力信号だけでなく、他のｍ個（ただし、ｍは２以上の整数である）のアナログ信号Ａ１〜ＡｍをＡ／Ｄ変換するためにも使用される。
【００１７】
すなわち、このマイクロコンピュータ１は、ｍ個のバッファＢ１〜Ｂｍと、マルチプレクサ１６を備える。ｍ個のアナログ信号Ａ１〜Ａｍは、それぞれバッファＢ１〜Ｂｍを介してマルチプレクサ１６に与えられる。マルチプレクサ１６は、（ｍ＋１）個のスイッチＳ１〜Ｓ（ｍ＋１）を含む。スイッチＳ１〜Ｓ（ｍ＋１）の一方端子はそれぞれバッファＢ１〜Ｂｍの出力信号および温度センサ３の出力信号を受け、それらの他方端子は互いに接続され、配線１７を介してＡ／Ｄコンバータ４の入力端子に接続されている。
【００１８】
スイッチＳ１〜Ｓ（ｍ＋１）のうちのいずれか１個のスイッチＳがオンし、アナログ信号Ａ１〜Ａｍと温度センサ３の出力信号とのうちのいずれか１つの信号がＡ／Ｄコンバータ４に与えられる。Ａ／Ｄコンバータ（ＡＤＣ）４は、マルチプレクサ１６から与えられたアナログ信号をデジタル信号に変換する。
【００１９】
図３は、Ａ／Ｄコンバータ４の構成を示すブロック図である。図３において、Ａ／Ｄコンバータ４は、サンプルホールド回路（Ｓ／Ｈ回路）２０、比較器２１、逐次比較クロック生成回路２２、逐次比較レジスタ２３、参照電圧発生回路２４、Ｄ／Ａコンバータ２５、および出力レジスタ２６を含む。
【００２０】
サンプルホールド回路２０は、サンプリングクロック信号ＣＬＫＳに同期して入力電圧ＶＩ（アナログ信号）を取り込む。サンプルホールド回路２０は、図４に示すように、スイッチ３０，３２、コンデンサ３１、および演算増幅器３３を含む。クロック信号φ１は、サンプリングクロック信号ＣＬＫＳと同相のクロック信号である。クロック信号φ１とφ２は、互いに相補な信号である。演算増幅器３３の非反転入力端子（＋端子）は接地電圧ＶＳＳを受ける。
【００２１】
スイッチ３２は、演算増幅器３３の反転入力端子（−端子）および出力端子間に接続され、クロック信号φ１が「Ｈ」レベルである期間にオンし、クロック信号φ２が「Ｈ」レベルである期間にオフする。コンデンサ３１の一方電極は、演算増幅器３３の反転入力端子に接続される。スイッチ３０は、クロック信号φ１が「Ｈ」レベルである期間はコンデンサ３１の他方電極を入力端子２０ａに接続し、クロック信号φ２が「Ｈ」レベルである期間はコンデンサ３１の他方電極を接地電圧ＶＳＳのラインに接続する。
【００２２】
クロック信号φ１が「Ｈ」レベルである期間は、スイッチ３０によってコンデンサ３１が入力端子２０ａと演算増幅器３３の反転入力端子との間に接続されるとともに、スイッチ３２によって演算増幅器３３の反転入力端子および出力端子間が短絡される。この場合は、演算増幅器３３の出力電圧ＶＯは０Ｖとなり、コンデンサ３１は入力電圧ＶＩに充電される。
【００２３】
クロック信号φ２が「Ｈ」レベルである期間は、スイッチ３０によってコンデンサ３１が接地電圧ＶＳＳのラインと演算増幅器３３の反転入力端子との間に接続されるとともに、スイッチ３２がオフする。これにより、演算増幅器３３の反転入力端子の電圧が−ＶＩになり、演算増幅器３３の出力電圧ＶＯはＶＩとなる。
【００２４】
図３に戻って、比較器２１は、サンプルホールド回路２０の出力電圧ＶＯとＤ／Ａコンバータ２５からの参照アナログ信号の電圧との高低を比較し、比較結果を示す信号を出力する。逐次比較クロック生成回路２２は、クロック信号ＣＬＫに同期して逐次比較クロック信号を生成して逐次比較レジスタ２３および出力レジスタ２６に与える。逐次比較レジスタ２３は、逐次比較クロック信号と比較器２１の出力信号とに基づいて、デジタル信号Ｄｉ〜Ｄ１（ただし、ｉは２以上の整数である）を１ビットずつ決定して行く。
【００２５】
出力レジスタ２６は、全ビットが決定されたときにデジタル信号Ｄｉ〜Ｄ１をＡ／Ｄ変換結果として出力する。参照電圧発生回路２４は、参照電圧を生成する。Ｄ／Ａコンバータ２５は、参照電圧発生回路２４からの参照電圧と逐次比較レジスタ２３の出力信号Ｄ１〜Ｄｉに基づいて、参照アナログ信号を出力する。
【００２６】
参照アナログ信号の最大電圧をＶＦＳとすると、まずＤ／Ａコンバータ２５は、最大電圧ＶＦＳの１／２の電圧ＶＦＳ／２を発生する。サンプルホールド回路２０の出力電圧ＶＯとＤ／Ａコンバータ２５の出力電圧ＶＦＳ／２とを比較し、ＶＯ＞ＶＦＳ／２であれば最上位ビットのデジタル信号Ｄｉを「１」とし、ＶＯ＜ＶＦＳ／２であればデジタル信号Ｄｉを「０」とする。
【００２７】
次にＤ／Ａコンバータ２５は、Ｄｉ＝１である場合はＶＦＳの３／４の電圧３ＶＦＳ／４を生成し、Ｄｉ＝０である場合はＶＦＳの１／４の電圧ＶＦＳ／４を生成する。サンプルホールド回路２０の出力電圧ＶＯとＤ／Ａコンバータ２５の出力電圧とを比較し、比較結果に基づいて次のビットのデジタル信号Ｄ（ｉ−１）を「１」または「０」とする。以下同様にして、デジタル信号Ｄｉ〜Ｄ１が決定されると、そのデジタル信号Ｄｉ〜Ｄ１がＡ／Ｄ変換結果として出力レジスタ２６から出力される。
【００２８】
このように温度センサ３の出力端子３ａには、サンプルホールド回路２０のコンデンサ３１を含むＡ／Ｄコンバータ４の寄生容量Ｃｉｎ、マルチプレクサ１６の寄生容量、配線１７の寄生容量などが接続されるので、温度センサ３の負荷容量値はかなり大きくなる。また、温度センサ３の出力端子３ａをＡ／Ｄコンバータ４に接続したときには、他のアナログ信号Ａの電圧が配線１７などに残っている。このため、出力許可信号ＯＥを「Ｈ」レベルにしてスイッチ１４をオンさせるとともに、マルチプレクサ１６によって温度センサ３の出力端子３ａとＡ／Ｄコンバータ４とを結合させてからＡ／Ｄコンバータ４の入力電圧が安定するまで所定の整定時間が必要となる。
【００２９】
以下、温度センサ３の構成についてより詳細に説明する。図５は、ＰＴＡＴ信号発生回路１０の構成を示す回路ブロック図である。図５において、ＰＴＡＴ信号発生回路１０は、演算増幅器４０、ＰチャネルＭＯＳトランジスタ４１〜４３、抵抗素子４４〜４８、ダイオードＤ０〜ＤＫ（ただし、Ｋは２以上の整数である）、およびトリミング回路４９を備える。
【００３０】
ＰチャネルＭＯＳトランジスタ４１〜４３のソースはともに電源電圧ＶＤＤのラインに接続され、それらのゲートはともに演算増幅器４０の出力端子に接続される。抵抗素子４４，４５はＰチャネルＭＯＳトランジスタ４１のドレインとダイオードＤ０のアノードとの間に直列接続され、ダイオードＤ０のカソードは接地電圧ＶＳＳのラインに接続される。抵抗素子４４，４５間のノードＮ４４は、演算増幅器４０の反転入力端子（−端子）に接続される。
【００３１】
抵抗素子４６〜４８はＰチャネルＭＯＳトランジスタ４２のドレインとダイオードＤ１〜ＤＫのアノードとの間に直列接続され、ダイオードＤ１〜ＤＫのカソードは接地電圧ＶＳＳのラインに接続される。抵抗素子４６，４７間のノードＮ４６は、演算増幅器４０の非反転入力端子（＋端子）に接続される。
【００３２】
抵抗素子４４，４６の抵抗値は同じ値であり、抵抗素子４５，４７の抵抗値は同じ値である。ダイオードＤ０〜ＤＫのサイズ（すなわち電流駆動能力）は同じである。ダイオードＤ１〜ＤＫは、並列接続されている。なお、ダイオードＤ０のＫ倍のサイズ（すなわち電流駆動能力）を有する１つのダイオードでＫ個のダイオードＤ１〜ＤＫを置換してもよい。また、その場合は、Ｋは必ずしも整数である必要はなく、１以上の実数であっても構わない。
【００３３】
演算増幅器４０、ＰチャネルＭＯＳトランジスタ４１，４２、および抵抗素子４４、４６は、ノードＮ４４の電圧とＮ４６の電圧とを一致させ、かつノードＮ４４に流れる電流Ｉ１とノードＮ４６に流れる電流Ｉ２を一致させる電流源を構成する。Ｉ１＝Ｉ２＝Ｉとする。
【００３４】
ダイオードＤ０の端子間電圧Ｖｆ１とダイオードＤ１〜ＤＫの端子間電圧Ｖｆ２の差の電圧ｄＶｆ＝Ｖｆ１−Ｖｆ２は、次式（１）で表わされる。
ｄＶｆ＝Ｖｔ×ｌｎ[Ｉ／Ｉｓ]−Ｖｔ×ｌｎ[Ｉ／（Ｋ×Ｉｓ）]
＝Ｖｔ×ｌｎ（Ｋ）  …（１）
ただし、Ｖｔ＝ＫＢ×Ｔ／ｑであり、ＩｓはダイオードＤ０の飽和電流であり、Ｋ×ＩｓはダイオードＤ１〜ＤＫの飽和電流であり、ＫＢはボルツマン係数であり、Ｔは絶対温度であり、ｑは電子の電荷量である。
【００３５】
電圧ｄＶｆは抵抗素子４８の端子間電圧に等しいので、抵抗素子４８の抵抗値をＲ３とすると、次式（２）が成り立つ。
Ｉ＝ｄＶｆ／Ｒ３＝Ｖｔ／Ｒ３×ｌｎ（Ｋ）
＝[（ＫＢ×Ｔ）／（ｑ×Ｒ３）]×ｌｎ（Ｋ）  …（２）
この電流Ｉは、絶対温度Ｔに比例したＰＴＡＴ電流となる。
【００３６】
また、トリミング回路４９の一方端子４９ａはＰチャネルＭＯＳトランジスタ４３のドレインに接続され、その他方端子４９ｂは接地電圧ＶＳＳのラインに接続される。トリミング回路４９は、図６に示すように、端子４９ａ，４９ｂ間に直列接続されたＮ個（ただし、Ｎは２以上の整数である）の抵抗素子５０．１〜５０．Ｎと、スイッチＳＷ１〜ＳＷＮとを含む。
【００３７】
スイッチＳＷ１〜ＳＷＮの一方端子は、それぞれ抵抗素子５０．１〜５０．Ｎの電源電圧ＶＤＤ側（一方端子４９ａ側）の端子に接続される。スイッチＳＷ１〜ＳＷＮの他方端子は、ともに出力端子４９ｃに接続される。トリミングコードＤＣに従って、スイッチＳＷ１〜ＳＷＮのうちのいずれか１つのスイッチＳＷがオンされる。スイッチＳＷ１〜ＳＷＮは、抵抗素子５０．１〜５０．Ｎの電源電圧ＶＤＤ側の端子のうちの選択された端子と出力端子４９ｃとを接続する切換回路を構成する。図６では、スイッチＳＷｎ（ただし、ｎは１以上でＮ以下の整数である）がオンしている状態が示されている。
【００３８】
ＰチャネルＭＯＳトランジスタ４１〜４３のゲートは互いに接続され、ＰチャネルＭＯＳトランジスタ４１〜４３のサイズは同じであるので、ＰチャネルＭＯＳトランジスタ４１〜４３に流れる電流Ｉ１〜Ｉ３は同じ値になる（Ｉ１＝Ｉ２＝Ｉ３＝Ｉ）。抵抗素子５０．１〜５０．（Ｎ−１）の各々の抵抗値をＲ４とし、抵抗素子５０．Ｎの抵抗値をＲ５とすると、スイッチＳＷｎがオンした場合に、ＰＴＡＴ信号の電圧Ｖｐは次式（３）で表わされる。
Ｖｐ＝Ｉ×[Ｒ４×（Ｎ−ｎ）＋Ｒ５]  …（３）
つまり、トリミング回路４９は、ダイオードＤ０に流れる電流Ｉ（すなわちダイオードＤ１〜ＤＫ）に流れる電流Ｉに基づいて、絶対温度Ｔに比例する電圧Ｖｐを出力する出力回路を構成する。基準温度の場合にＶｐが所望の電圧レベルになるように、トリミングコードＤＣが与えられる。
【００３９】
図５のＰＴＡＴ信号発生回路１０では、抵抗素子４５，４７を設けてノードＮ４４，Ｎ４６の電圧を高く設定している。このため、演算増幅器４０の入力端子をＮチャネルＭＯＳトランジスタのゲートにすることが可能となっている。演算増幅器には、入力端子がＮチャネルＭＯＳトランジスタのゲートであるＮ型と、入力端子がＰチャネルＭＯＳトランジスタのゲートであるＰ型とがあるが、Ｎ型の演算増幅器の回路面積は、Ｐ型の演算増幅器の回路面積よりも小さい。
【００４０】
図７は、Ｎ型の演算増幅器４０Ａの構成を示す回路図である。図７において、演算増幅器４０Ａは、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ３を含む。ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のソースは、互いに接続され、ＮチャネルＭＯＳトランジスタＱ３を介して接地電圧ＶＳＳのラインに接続される。ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のドレインは、それぞれＰチャネルＭＯＳトランジスタＰ１，Ｐ２を介して電源電圧ＶＤＤのラインに接続される。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲートは、ともにＰチャネルＭＯＳトランジスタＰ１のドレインに接続される。
【００４１】
ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のゲートは、それぞれ非反転入力端子および反転入力端子となり、それぞれ電圧ＶＩＰ，ＶＩＮを受ける。ＮチャネルＭＯＳトランジスタＱ２のドレインは、出力端子となり、電圧ＶＯを出力する。ＮチャネルＭＯＳトランジスタＱ３のゲートはバイアス電圧ＶＢＮを受ける。ＮチャネルＭＯＳトランジスタＱ３は、定電流源を構成する。
【００４２】
ＶＩＰ＞ＶＩＮである場合は、トランジスタＱ１，Ｐ１，Ｐ２に流れる電流がトランジスタＱ２に流れる電流よりも大きくなり、出力電圧ＶＯが上昇する。ＶＩＰ＜ＶＩＮである場合は、トランジスタＱ１，Ｐ１，Ｐ２に流れる電流がトランジスタＱ２に流れる電流よりも小さくなり、出力電圧ＶＯが下降する。
【００４３】
図８は、Ｎ型の演算増幅器４０Ｂの構成を示す回路図である。図８において、演算増幅器４０Ｂは、図７の演算増幅器４０ＡにＰチャネルＭＯＳトランジスタＰ３およびＮチャネルＭＯＳトランジスタＱ４を追加したものである。ただし、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のゲートは、それぞれ反転入力端子および非反転入力端子となり、それぞれ電圧ＶＩＮ，ＶＩＰを受ける。
【００４４】
ＰチャネルＭＯＳトランジスタＰ３およびＮチャネルＭＯＳトランジスタＱ４は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ３のゲートは、ＮチャネルＭＯＳトランジスタＱ２のドレインに接続される。ＰチャネルＭＯＳトランジスタＰ３のドレインは、演算増幅器４０Ｂの出力端子となり、電圧ＶＯを出力する。ＮチャネルＭＯＳトランジスタＱ４のゲートはバイアス電圧ＶＢＮを受ける。ＮチャネルＭＯＳトランジスタＱ４は、定電流源を構成する。
【００４５】
ＶＩＰ＞ＶＩＮである場合は、トランジスタＱ１，Ｐ１，Ｐ２に流れる電流がトランジスタＱ２に流れる電流よりも小さくなり、トランジスタＱ２のドレインの電圧が下降し、出力電圧ＶＯが上昇する。ＶＩＰ＜ＶＩＮである場合は、トランジスタＱ１，Ｐ１，Ｐ２に流れる電流がトランジスタＱ２に流れる電流よりも大きくなり、トランジスタＱ２のドレインの電圧が上昇し、出力電圧ＶＯが下降する。
【００４６】
図９は、Ｎ型の演算増幅器４０Ｃの構成を示す回路図である。図９において、演算増幅器４０Ｃは、図８の演算増幅器４０ＢにＰチャネルＭＯＳトランジスタＰ４およびＮチャネルＭＯＳトランジスタＱ５を追加したものである。ただし、ＰチャネルＭＯＳトランジスタＰ２のゲートは、ＰチャネルＭＯＳトランジスタＰ１のゲートから切り離されてＰチャネルＭＯＳトランジスタＰ２のドレインに接続されている。また、ＮチャネルＭＯＳトランジスタＱ４のゲートは、バイアス電圧ＶＢＮを受ける代わりに、ＮチャネルＭＯＳトランジスタＱ５のゲートに接続されている。
【００４７】
ＰチャネルＭＯＳトランジスタＰ４およびＮチャネルＭＯＳトランジスタＱ５は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ４のゲートは、ＰチャネルＭＯＳトランジスタＰ１のゲートに接続されている。ＮチャネルＭＯＳトランジスタＱ５のゲートおよびドレインは互いに接続されている。トランジスタＱ５，Ｐ１，Ｐ２の各々は、ダイオードを構成する。
【００４８】
ＶＩＰ＞ＶＩＮである場合は、トランジスタＱ１，Ｐ１，Ｐ４，Ｑ５，Ｑ４に流れる電流がトランジスタＱ２，Ｐ２，Ｐ３に流れる電流よりも小さくなり、トランジスタＰ３のドレインの電圧である出力電圧ＶＯが上昇する。ＶＩＰ＜ＶＩＮである場合は、トランジスタＱ１，Ｐ１，Ｐ４，Ｑ５，Ｑ４に流れる電流がトランジスタＱ２，Ｐ２，Ｐ３に流れる電流よりも大きくなり、トランジスタＰ３のドレインの電圧である出力電圧ＶＯが下降する。
【００４９】
図５の演算増幅器４０は、図７〜図９の演算増幅器４０Ａ，４０Ｂ，４０Ｃのうちのどの演算増幅器であっても構わない。なお、図７〜図９では、位相補償回路の図示は省略されている。
【００５０】
図１０は、図２に示した増幅回路１５の構成をより詳細に示す回路ブロック図である。図１０において、演算増幅器１１は、ＰチャネルＭＯＳトランジスタ６０〜６３、ＮチャネルＭＯＳトランジスタ６４〜６７、コンデンサ６８、および抵抗素子６９を含む。
【００５１】
トランジスタ６０，６２，６４は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ６３，６５は、トランジスタ６０のドレインと接地電圧ＶＳＳのラインと間に直列接続される。トランジスタ６４，６５のゲートは、ともにトランジスタ６４のドレインに接続される。
【００５２】
トランジスタ６０のゲートは、バイアス電圧ＶＢＰを受ける。トランジスタ６０は、定電流源を構成する。トランジスタ６２のゲートは、演算増幅器１１の反転入力端子（−端子）を構成し、抵抗素子１２，１３間のノードＮ１２の電圧Ｖ１２を受ける。トランジスタ６３のゲートは、演算増幅器１１の非反転入力端子（＋端子）を構成し、ＰＴＡＴ信号の電圧Ｖｐを受ける。トランジスタ６０，６２〜６５は、Ｐ型の差動増幅器を構成する。トランジスタ６３のドレインであるノードＮ６３はＰ型の差動増幅器の出力ノードとなる。
【００５３】
トランジスタ６１，６６は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ６１のゲートは、バイアス電圧ＶＢＰを受ける。トランジスタ６１は、定電流源を構成する。トランジスタ６６のゲートは、ノードＮ６３に接続される。トランジスタ６１，６６は、ソース接地増幅器を構成する。トランジスタ６１のドレインであるノードＮ６１は、ソース接地増幅器の出力ノードとなる。
【００５４】
コンデンサ６８および抵抗素子６９は、出力ノードＮ６１，Ｎ６３間に直列接続され、演算増幅器１１内における発振現象の発生を防止する位相補償回路を構成する。
【００５５】
トランジスタ６７のゲートはノードＮ６１に接続され、そのドレインは電源電圧ＶＤＤのラインに接続され、そのソースはバックゲートに接続されて演算増幅器１１の出力端子１１ａとなる。トランジスタ６７は、ソースフォロワ増幅器を構成する。このように演算増幅器１１は、差動増幅器、ソース接地増幅器、およびソースフォロワ増幅器の３段の増幅器を含む。差動増幅器およびソース接地増幅器によってゲインを稼ぎ、オフセットの影響を抑え、ソースフォロワ増幅器によって出力インピーダンスを下げ、整定時間の短縮化を図っている。
【００５６】
ここで、演算増幅器１１の動作について説明する。Ｖｐ＞Ｖ１２である場合は、トランジスタ６２，６４，６５に流れる電流がトランジスタ６３に流れる電流よりも大きくなってノードＮ６３が「Ｌ」レベルになる。これにより、トランジスタ６１に流れる電流がトランジスタ６６に流れる電流よりも大きくなってノードＮ６１が「Ｈ」レベルになり、トランジスタ６７に流れる電流が増加して出力電圧Ｖ１１が上昇する。
【００５７】
逆に、Ｖｐ＜Ｖ１２である場合は、トランジスタ６２，６４，６５に流れる電流がトランジスタ６３に流れる電流よりも小さくなってノードＮ６３が「Ｈ」レベルになる。これにより、トランジスタ６１に流れる電流がトランジスタ６６に流れる電流よりも小さくなってノードＮ６１が「Ｌ」レベルになり、トランジスタ６７に流れる電流が減少して出力電圧Ｖ１１が下降する。したがって、Ｖ１２＝Ｖｐとなり、Ｖ１１＝Ｖｐ（Ｒ１＋Ｒ２）／Ｒ２となる。
【００５８】
ところで、出力端子１１ａの電圧Ｖ１１が電源電圧ＶＤＤとトランジスタ６７のしきい値電圧ＶＴＨの差の電圧（ＶＤＤ−ＶＴＨ）よりも高い場合（Ｖ１１＞ＶＤＤ−ＶＴＨ）、トランジスタ６７が導通しないので、出力端子１１ａの電荷を放電させる経路は抵抗素子１２，１３しかない。抵抗素子１２，１３の抵抗値を小さくすれば、出力端子１１ａの電圧Ｖ１１を速く低下させることができる反面、消費電力が増大してしまう。
【００５９】
そこで、本実施の形態１では、演算増幅器１１の出力端子１１ａと基準電圧ＶＰのラインとの間に可変コンダクタンス回路７０が接続されている。基準電圧ＶＰは、たとえば、接地電圧ＶＳＳ、あるいは接地電圧ＶＳＳに近い電圧である。可変コンダクタンス回路７０は、演算増幅器１１の出力電圧Ｖ１１が整定すべき電圧よりも高い期間に、出力端子３ａと基準電圧ＶＰのラインとの間のコンダクタンスを大きくして出力端子３ａから基準電圧ＶＰのラインに電流を流出させる回路である。
【００６０】
具体的には、可変コンダクタンス回路７０は、図１１に示すように、ダイオード７０ａを含む。ダイオード７０ａのアノードは出力端子１１ａに接続され、そのカソードはノードＮ６１に接続される。ダイオード７０ａは、出力端子１１ａが電源電圧ＶＤＤにプリチャージされている場合に、出力端子１１ａの電荷を放電させて出力端子１１ａの電圧Ｖ１１を下降させる。出力端子１１ａの電圧Ｖ１１が電源電圧ＶＤＤとトランジスタ６７のしきい値電圧ＶＴＨの差の電圧（ＶＤＤ−ＶＴＨ）よりも高い場合（Ｖ１１＞ＶＤＤ−ＶＴＨ）、トランジスタ６７を導通させることができないので、ダイオード７０ａによって出力端子１１ａを放電させる。
【００６１】
なお、Ｖ１１＞ＶＤＤ−ＶＴＨである場合はＶｐ＜Ｖ１２であるので、トランジスタ６２，６４，６５に流れる電流がトランジスタ６３に流れる電流よりも小さくなってノードＮ６３が「Ｈ」レベルになり、トランジスタ６６が導通する。したがって、出力端子１１ａからダイオード７０ａおよびトランジスタ６６を介して接地電圧ＶＳＳのラインに電流が流れ、出力端子１１ａの電圧Ｖ１１が下降する。
【００６２】
もしダイオード７０ａを除去した場合において、Ｖ１１＞ＶＤＤ−ＶＴＨであるときは、ノードＮ６１が「Ｈ」レベルにされてもトランジスタ６７が導通しないので、出力端子１１ａの電荷を放電させる経路は抵抗素子１２，１３しかない。抵抗素子１２，１３の抵抗値を小さくすれば、出力端子１１ａの電圧Ｖ１１を速く低下させることができる反面、消費電力が増大してしまう。
【００６３】
これに対して本実施の形態１では、ダイオード７０ａを設けたので、抵抗素子１２，１３の抵抗値を小さくすることなく、出力端子１１ａの電圧を速く低下させることができ、整定時間を短縮することができる。
【００６４】
スイッチ１４は、ＮチャネルＭＯＳトランジスタ７１、ＰチャネルＭＯＳトランジスタ７２、およびインバータ７３を含む。トランジスタ７１，７２は、出力端子１１ａ，３ａ間に並列接続される。出力許可信号ＯＥは、トランジスタ７１のゲートに直接与えられるとともに、インバータ７３で反転されてトランジスタ７２のゲートに与えられる。
【００６５】
出力許可信号ＯＥが「Ｈ」レベルである場合は、トランジスタ７１，７２が導通し、演算増幅器１１の出力電圧Ｖ１１が出力端子３ａに出力される。出力許可信号ＯＥが「Ｌ」レベルである場合は、トランジスタ７１，７２が非導通になり、演算増幅器１１の出力電圧Ｖ１１は出力端子３ａに出力されない。
【００６６】
図１２は、図１１のＮチャネルＭＯＳトランジスタ６７およびダイオード７０ａの構成を示す断面図である。図１２において、Ｐ型シリコン基板７５の表面にディープＮ型ウェル７６が形成され、ディープＮ型ウェル７６の表面にＰ型ウェル７７が形成され、Ｐ型ウェル７７の周囲にＮ型ウェル７８が形成され、Ｎ型ウェル７８の表面にＮ＋型不純物拡散領域７９が形成されている。
【００６７】
Ｐ型シリコン基板７５は接地電圧ＶＳＳを受け、Ｎ＋型不純物拡散領域７９は電源電圧ＶＤＤを受け、Ｐ型シリコン基板７５とＮ型ウェル７８の間のＰＮ接合が逆バイアス状態に維持されるとともに、Ｐ型シリコン基板７５とディープＮ型ウェル７６の間のＰＮ接合が逆バイアス状態に維持される。
【００６８】
また、Ｐ型ウェル７７の表面上にゲート絶縁膜８０およびゲート電極８１が積層され、ゲート電極８１の一方側にＮ＋型不純物拡散領域８２が形成され、ゲート電極８１の他方側にＮ＋型不純物拡散領域８３が形成される。Ｐ型ウェル７７の表面において、Ｎ＋型不純物拡散領域８３に隣接してＰ＋型不純物拡散領域８４が形成され、Ｐ＋型不純物拡散領域８４に隣接してＮ＋型不純物拡散領域８５が形成される。
【００６９】
ゲート電極８１、Ｎ＋型不純物拡散領域８２、Ｎ＋型不純物拡散領域８３、およびＰ型ウェル７７は、それぞれＮチャネルＭＯＳトランジスタ６７のゲート、ドレイン、ソース、およびバックゲートを構成する。Ｐ型ウェル７７およびＮ＋型不純物拡散領域８５は、それぞれダイオード７０ａのアノードおよびカソードを構成する。
【００７０】
Ｎ＋型不純物拡散領域８５（ダイオード７０ａのカソード）はゲート電極８１（トランジスタ６７のゲート）に接続される。Ｐ＋型不純物拡散領域８４はＮ＋型不純物拡散領域８３に接続され、これによりトランジスタ６７のバックゲート（Ｐ型ウェル７７）がソース（Ｎ＋型不純物拡散領域８３）に接続され、トランジスタ６７のしきい値電圧ＶＴＨがバックゲート効果によって高くなることを防止している。また、トランジスタ６７のドレイン（Ｎ＋型不純物拡散領域８２）は、電源電圧ＶＤＤを受ける。
【００７１】
図１３は、図７〜図９のバイアス電圧ＶＢＮと図１０および図１１のバイアス電圧ＶＢＰを生成するバイアス電圧発生回路９０の構成を示す回路図である。図１３において、バイアス電圧発生回路９０は、ＰチャネルＭＯＳトランジスタ９１〜９４、ＮチャネルＭＯＳトランジスタ９５〜９８、および抵抗素子９９を含む。トランジスタ９１，９５および抵抗素子９９と、トランジスタ９２，９６と、トランジスタ９３，９７と、トランジスタ９４，９８とは、それぞれ電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。
【００７２】
トランジスタ９１，９２，９４のゲートは、ともにトランジスタ９１のドレインに接続される。トランジスタ９３のゲートおよびドレインは互いに接続されている。トランジスタ９５，９６，９７のゲートは、ともにトランジスタ９６のドレインに接続されている。トランジスタ９８のゲートおよびドレインは互いに接続されている。トランジスタ９１，９５および抵抗素子９９には、抵抗素子９９の抵抗値に応じた値の電流が流れる。トランジスタ９１〜９８には、同じ値の電流が流れる。トランジスタ９３のドレイン電圧がバイアス電圧ＶＢＰとなり、トランジスタ９８のドレイン電圧がバイアス電圧ＶＢＮとなる。
【００７３】
次に、ダイオード７０ａの効果について説明する。図１４は、ダイオード７０ａがある場合における温度センサ３の出力電圧Ｖ３およびトランジスタ６７のゲート電圧Ｖ６１と、ダイオード７０ａを除去した場合における温度センサ３Ａの出力電圧Ｖ３Ａおよびトランジスタ６７のゲート電圧Ｖ６１Ａとを比較するタイムチャートである。
【００７４】
図１４では、ある時刻（図では４０μｓ）に信号ＯＥが「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、その瞬間に温度センサ３の出力端子３ａが電源電圧ＶＤＤまでプリチャージされ、その後は温度センサ３の出力端子３ａを駆動するのは演算増幅器１１だけである場合における電圧Ｖ３，Ｖ３Ａ，Ｖ６１，Ｖ６１Ａおよび信号ＯＥの波形が示されている。
【００７５】
なお、図１４における信号ＯＥの「Ｌ」レベルは０Ｖであり、その「Ｈ」レベルは１．２５Ｖである。図１４の信号ＯＥは、レベルシフタ(図示せず)により、その「Ｈ」レベルが電源電圧ＶＤＤ（３．３Ｖ）までレベルアップされて、図１１の出力許可信号ＯＥとなる。レベルシフタ(図示せず)の遅延時間はｎｓオーダであるので、図１１の出力許可信号ＯＥと、図１４の信号ＯＥのタイミングの違いは判別できないほど小さい。
【００７６】
ダイオード７０ａが無い場合、信号ＯＥが「Ｈ」レベルにされた直後にトランジスタ６７のゲート電圧Ｖ６１Ａが接地電圧ＶＳＳに近い電圧まで下がってしまうが、トランジスタ６７が導通しないので、温度センサ３の出力電圧Ｖ３Ａは下がるのが遅い。また、トランジスタ６７のゲート電圧Ｖ６１Ａが下がり過ぎているために、出力電圧Ｖ３Ａは、整定すべき電圧を通り越してしばらく下がり続ける。ゲート電圧Ｖ６１Ａが上昇すると、出力電圧Ｖ３Ａはようやく上昇を開始し、整定すべき電圧を少しだけオーバーシュートした後に、整定する。
【００７７】
これに対してダイオード７０ａがある場合、信号ＯＥが「Ｈ」レベルにされた直後にトランジスタ６７のゲート電圧Ｖ６１が低下するが、ダイオード７０ａが無いときのゲート電圧Ｖ６１Ａよりも低下速度が遅く、かつゲート電圧Ｖ６１Ａよりも高い電圧で上昇に転じる。また、温度センサ３の出力端子３ａの電荷はダイオード７０ａを介してノードＮ６１（トランジスタ６７のゲート）に放電されるので、出力電圧Ｖ３は出力電圧Ｖ３Ａよりも急激に低下する。そして、Ｖ６１がＶ３よりもしきい値電圧ＶＴＨ分だけ高くなったときに電圧Ｖ３は上昇に転じ、整定すべき電圧で安定する。
【００７８】
以上のように、この実施の形態１では、演算増幅器１１のトランジスタ６７のソースとゲートの間にダイオード７０ａを接続したので、温度センサ３の出力端子３ａの電圧Ｖ３の初期値がＶＤＤ−ＶＴＨよりも高い場合は出力端子３ａの放電経路が増える。したがって、温度センサ３の出力電圧Ｖ３の整定時間の短縮化を図ることができる。
【００７９】
[実施の形態２]
図１５は、本願の実施の形態２によるマイクロコンピュータに含まれる温度センサの増幅回路１５Ａの構成を示す回路図であって、図１１と対比される図である。図１５を参照して、この増幅回路が図１１の増幅回路１５と異なる点は、ダイオード７０ａがＮチャネルＭＯＳトランジスタ１００と置換されている点である。
【００８０】
トランジスタ１００は、演算増幅器１１の出力端子１１ａと接地電圧ＶＳＳのラインとの間に接続され、そのゲートはパルス信号ＯＥＰを受ける。トランジスタ１００は、可変コンダクタンス回路を構成する。
【００８１】
図１６（ａ）（ｂ）は図１５の増幅回路１５Ａの動作を示すタイムチャートであり、特に、図１６（ａ）は出力許可信号ＯＥの波形を示し、図１６（ｂ）はパルス信号ＯＥＰの波形を示している。図１５および図１６（ａ）（ｂ）において、初期状態では温度センサの出力端子３ａは電源電圧ＶＤＤにプリチャージされており、信号ＯＥ，ＯＥＰはともに「Ｌ」レベルにされている。したがって、スイッチ１４およびトランジスタ１００はともに非導通になっている。
【００８２】
ある時刻ｔ０において信号ＯＥが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、スイッチ１４が導通し、出力端子３ａから演算増幅器１１の出力端子１１ａに電流が流れ、出力端子１１ａの電圧Ｖ１１が電源電圧ＶＤＤに上昇する。同時に、パルス信号ＯＥＰが「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、トランジスタ１００が導通し、電圧Ｖ１１が下降する。時刻ｔ０から所定時間Ｔｐだけ経過した時刻ｔ１においてパルス信号ＯＥＰが「Ｌ」レベルに立ち下げられ、トランジスタ１００が非導通になり、電圧Ｖ１１の下降は停止される。
【００８３】
トランジスタ１００のサイズ（すなわち電流駆動能力）と、その導通時間Ｔｐは、電圧Ｖ１１がＶｐ（Ｒ１＋Ｒ２）／Ｒ２程度になるように設定されている。したがって、この実施の形態２でも、温度センサ３の出力電圧Ｖ３の整定時間を短縮化することができる。
【００８４】
[実施の形態３]
図１７は、本願の実施の形態３によるマイクロコンピュータに含まれる温度センサの増幅回路１５Ｂの構成を示す回路図であって、図１５と対比される図である。図１７を参照して、この増幅回路１５Ｂが図１５の増幅回路１５Ａと異なる点は、可変コンダクタンス回路がＮチャネルＭＯＳトランジスタ１００の代わりに、演算増幅器１０１，１０４、抵抗素子１０２，１０３、およびインバータ１１０５，１０６、およびＮチャネルＭＯＳトランジスタ１０７で構成されている点である。
【００８５】
抵抗素子１０２，１０３は、演算増幅器１０１の出力端子と接地電圧ＶＳＳのラインとの間に直列接続される。抵抗素子１０２，１０３間のノードＮ１０２の電圧Ｖ１０２は、演算増幅器１０１の反転入力端子（−端子）に与えられる。演算増幅器１０１の非反転入力端子（＋端子）はＰＴＡＴ信号の電圧Ｖｐを受ける。抵抗素子１０２の抵抗値Ｒ１は抵抗素子１２の抵抗値Ｒ１と同じ値である。抵抗素子１０３の抵抗値Ｒ２Ａは、抵抗素子１３の抵抗値Ｒ２よりも若干小さい。
【００８６】
演算増幅器１０１は、電圧Ｖ１０２が電圧Ｖｐに一致するように電流を出力する。したがって、演算増幅器１０１の出力電圧Ｖ１０１は、Ｖ１０１＝Ｖｐ（１＋Ｒ１／Ｒ２Ａ）となり、演算増幅器１１の出力電圧Ｖ１１が整定すべき電圧Ｖ１１＝Ｖｐ（１＋Ｒ１／Ｒ２）よりも若干大きくなる。
【００８７】
演算増幅器１０４の反転入力端子（−端子）は演算増幅器１０１の出力電圧Ｖ１０１を受け、演算増幅器１０４の非反転入力端子（＋端子）は演算増幅器１１の出力電圧Ｖ１１を受ける。演算増幅器１０４の出力信号φ１０４は、インバータ１０５，１０６を介してトランジスタ１０７のゲートに与えられる。トランジスタ１０７は、演算増幅器１１の出力端子１１ａと接地電圧ＶＳＳのラインとの間に接続される。
【００８８】
出力端子１１ａの電圧Ｖ１１がＶ１０１よりも高い場合は、演算増幅器１０４の出力信号φ１０４が「Ｈ」レベルになり、トランジスタ１０７が導通し、電圧Ｖ１１が下降する。出力端子１１ａの電圧Ｖ１１がＶ１０１よりも低い場合は、演算増幅器１０４の出力信号φ１０４が「Ｌ」レベルになり、トランジスタ１０７が非導通になる。トランジスタ１０７のサイズ（すなわち電流駆動能力）は、電圧Ｖ１１を下降させるために適切な値に設定されている。
【００８９】
したがって、この実施の形態３では、スイッチ１４が導通して電圧Ｖ１１が電源電圧ＶＤＤになった場合でも、トランジスタ１０７を導通させることにより、電圧Ｖ１１をＰＴＡＴ信号の電圧Ｖｐよりも若干高い電圧に下降させることができる。よって、温度センサ３の出力電圧Ｖ３の整定時間を短縮化することができる。
【００９０】
[実施の形態４]
図１８は、本願の実施の形態４によるマイクロコンピュータに含まれる温度センサの増幅回路１５Ｃの構成を示す回路図であって、図１１と対比される図である。図１８を参照して、この増幅回路１５Ｃが図１１の増幅回路１５と異なる点は、位相補償回路のコンデンサ６８がバラクタ容量素子１１０およびコンデンサ１１１の並列接続体で置換されている点である。バラクタ容量素子１１０のプラス端子１１０ａはノードＮ６１に接続され、バラクタ容量素子１１０のマイナス端子１１０ｂは抵抗素子６９を介してノードＮ６３に接続される。バラクタ容量素子１１０の端子１１０ａ，１１０ｂ間の容量値は、端子１１０ａ，１１０ｂ間の電圧の極性および大きさに応じて変化する。
【００９１】
図１９はバラクタ容量素子１１０の構成を示す平面図であり、図２０は図１９のＸＸ−ＸＸ線断面図である。図１９および図２０において、Ｐ型シリコン基板１１２の表面に四角形のＮ型ウェル１１３が形成され、Ｎ型ウェル１１３の周囲にＰ型ウェル１１４が形成され、Ｐ型ウェル１１４の表面に四角形の環状のＰ＋型不純物拡散領域１１５が形成され、Ｐ＋型不純物拡散領域１１５が接地電圧ＶＳＳのラインに接続される。
【００９２】
また、Ｎ型ウェル１１３の表面上に四角形のゲート絶縁膜１１６およびゲート電極１１７が積層され、ゲート電極１１７がプラス端子１１０ａに接続される。また、ゲート電極１１７の一方側においてＮ型ウェル１１３の表面に帯状のＮ＋型不純物拡散領域（ソース）１１８が形成され、ゲート電極１１７の他方側においてＮ型ウェル１１３の表面に帯状のＮ＋型不純物拡散領域（ドレイン）１１９が形成され、Ｎ＋型不純物拡散領域１１８，１１９はともにマイナス端子１１０ｂに接続される。
【００９３】
図２１は、バラクタ容量素子１１０の容量値の電圧依存性を示す図であり、その横軸はバラクタ容量素子１１０の端子１１０ａ，１１０ｂ間の電圧Ｖｂ（任意単位）を示し、その縦軸はバラクタ容量素子１１０の端子１１０ａ，１１０ｂ間の容量値Ｃｂ（任意単位）を示している。図２１では、マイナス端子１１０ｂを０Ｖに固定し、プラス端子１１０ａを−３〜＋３（任意単位）まで変化させた場合における電圧Ｖｂと容量値Ｃｂの関係が示されている。
【００９４】
図２１において、電圧Ｖｂが＋１以上になると、ゲート絶縁膜１１６の近傍に電子が引き寄せられて、ソース１１８およびドレイン１１９からゲート絶縁膜１１６の直下にＮ型の反転層が生成され、ゲート電極１１７および反転層と、それらの間のゲート絶縁膜１１６とからなるコンデンサが生成される。したがって、電圧Ｖｂが＋１以上になると、バラクタ容量素子１１０の容量値Ｃｂは最大値である約１７０となり、容量値Ｃｂは電圧依存性を持たなくなる。
【００９５】
また、電圧Ｖｂを＋１から減少させて行くと、−１までは容量値Ｃｂは徐々に小さくなる。電圧Ｖｂが＋１以上である場合は、反転層はゲート絶縁膜１１６の下面に接するように形成されているが、電圧Ｖｂが＋１と−１の間である場合は、ゲート絶縁膜１１６の下面と反転層の間に空乏層が形成されて容量値Ｃｂが小さくなる。電圧Ｖｂを−１以下に減少させると、ゲート絶縁膜１１６の下の反転層がなくなり、容量値Ｃｂは最小値である約５５となり、容量値Ｃｂは電圧依存性を持たなくなる。
【００９６】
たとえば、バラクタ容量素子１１０の端子１１０ａ，１１０ｂ間の電圧Ｖｂが０Ｖであるときの容量値Ｃｂとコンデンサ１１１の容量値との和は、コンデンサ６８の容量値と同じ値になるように設定されている。
【００９７】
コンデンサ１１１としては、容量値の電圧依存性がないＭＯＭ(Metal Oxide Metal）容量素子、ＭＩＭ（Metal Insulator Metal)容量素子、またはＰＩＰ（Poly Insulator Poly）容量素子が使用される。ここでは、コンデンサ１１１としてＭＯＭ容量素子が採用された場合について説明する。
【００９８】
図２２（ａ）〜（ｃ）は、コンデンサ１１１の構成を例示する平面図である。図２２（ａ）〜（ｃ）において、コンデンサ１１１は、第１メタル配線層で形成されたＭＯＭ容量素子１２１と、第２メタル配線層で形成されたＭＯＭ容量素子１２２と、第３メタル配線層で形成されたＭＯＭ容量素子１２３とを並列接続したものである。ＭＯＭ容量素子１２１〜１２３の各々は、四角形状の領域に配置されている。ＭＯＭ容量素子１２１〜１２３は、図１９で示したバラクタ容量素子１１０のゲート電極１１７の上方に順次配置されている。ＭＯＭ容量素子１２１〜１２３の各々の面積と、バラクタ容量素子１１０の面積は略同じである。
【００９９】
ＭＯＭ容量素子１２１は、四角形状の領域の下端および左端に配置されたＬ字型のプラス端子１２１ａと、上端および右端に配置されたＬ字型のマイナス端子１２１ｂと、端子１２１ａ，１２１ｂ間に配置された複数（図では１０本）のＩ字型の電極１２１ｃとを含む。複数の電極１２１ｃは図中のＸ方向（左右方向）に配列されており、各電極１２１ｃは図中のＹ方向（上下方向）に延在している。複数の電極１２１ｃのうちの奇数番の各電極１２１ｃはマイナス端子１２１ｂに接続され、偶数番の各電極１２１ｃはプラス端子１２１ａに接続されている。端子１２１ａ，１２１ｂおよび電極１２１ｃの間には絶縁材料が充填されている。したがって、端子１２１ａ，１２１ｂ間には、容量値が存在する。
【０１００】
同様に、ＭＯＭ容量素子１２２は、四角形状の領域の下端および左端に配置されたＬ字型のプラス端子１２２ａと、上端および右端に配置されたＬ字型のマイナス端子１２２ｂと、端子１２２ａ，１２２ｂ間に配置された複数（図では１０本）のＩ字型の電極１２２ｃとを含む。複数の電極１２２ｃは図中のＹ方向（上下方向）に配列されており、各電極１２２ｃは図中のＸ方向（左右方向）に延在している。複数の電極１２２ｃのうちの奇数番の各電極１２２ｃはプラス端子１２２ａに接続され、偶数番の各電極１２２ｃはマイナス端子１２２ｂに接続されている。端子１２２ａ，１２２ｂおよび電極１２２ｃの間には絶縁材料が充填されている。したがって、端子１２２ａ，１２２ｂ間には、容量値が存在する。
【０１０１】
同様に、ＭＯＭ容量素子１２３は、四角形状の領域の下端および左端に配置されたＬ字型のプラス端子１２３ａと、上端および右端に配置されたＬ字型のマイナス端子１２３ｂと、端子１２３ａ，１２３ｂ間に配置された複数（図では１０本）のＩ字型の電極１２３ｃとを含む。複数の電極１２３ｃは図中のＸ方向（左右方向）に配列されており、各電極１２３ｃは図中のＹ方向（上下方向）に延在している。複数の電極１２３ｃのうちの奇数番の各電極１２３ｃはマイナス端子１２３ｂに接続され、偶数番の各電極１２３ｃはプラス端子１２３ａに接続されている。端子１２３ａ，１２３ｂおよび電極１２３ｃの間には絶縁材料が充填されている。したがって、端子１２３ａ，１２３ｂ間には、容量値が存在する。
【０１０２】
プラス端子１２１ａ，１２２ａ，１２３ａは、複数のスルーホールを介して互いに接続されている。マイナス端子１２１ｂ，１２２ｂ，１２３ｂは、複数のスルーホールを介して互いに接続されている。したがって、ＭＯＭ容量素子１２１〜１２３は、並列接続されて１つのコンデンサ１１１を構成する。なお、プラス端子１２１ａはバラクタ容量素子１１０のプラス端子１１０ａに接続され、マイナス端子１２１ｂはバラクタ容量素子１１０のマイナス端子１１０ｂに接続される。これにより、単位面積当たりの容量値を大きくすることが可能となっている。
【０１０３】
次に、バラクタ容量素子１１０の効果について説明する。図２３は、位相補償回路としてバラクタ容量素子１１０およびコンデンサ１１１を用いた場合と、位相補償回路としてコンデンサ６８を用いた場合とを比較するためのタイムチャートである。図２３では、信号ＯＥの波形の他、位相補償回路としてバラクタ容量素子１１０およびコンデンサ１１１を用いた場合として、温度センサ３の出力電圧Ｖ３Ｂ、トランジスタ６７のゲート電圧Ｖ６１Ｂ、およびバラクタ容量素子１１０の端子間電圧Ｖ１１０の時刻変化が示されている。また、位相補償回路としてコンデンサ６８を用いた場合として、温度センサ３の出力電圧Ｖ３、トランジスタ６７のゲート電圧Ｖ６１、およびコンデンサ６８の端子間電圧Ｖ６８が示されている。
【０１０４】
図２３では、ある時刻（図では４０μｓ）に信号ＯＥが「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、その瞬間に温度センサ３の出力端子３ａが電源電圧ＶＤＤまでプリチャージされ、その後は温度センサ３の出力端子３ａを駆動するのは演算増幅器１１だけである場合における電圧Ｖ３，Ｖ３Ｂ，Ｖ６１，Ｖ６１Ｂ，Ｖ１１０，Ｖ６８および信号ＯＥの波形が示されている。
【０１０５】
なお、図２３における信号ＯＥの「Ｌ」レベルは０Ｖであり、その「Ｈ」レベルは１．２５Ｖである。図２３の信号ＯＥは、レベルシフタ(図示せず)により、その「Ｈ」レベルが電源電圧ＶＤＤ（３．３Ｖ）までレベルアップされて、図１８の出力許可信号ＯＥとなる。レベルシフタ(図示せず)の遅延時間はｎｓオーダであるので、図１８の出力許可信号ＯＥと、図２３の信号ＯＥのタイミングの違いは判別できないほど小さい。
【０１０６】
図２３において、電圧Ｖ１１０と電圧Ｖ６８は、信号ＯＥが「Ｌ」レベルから「Ｈ」レベルに立ち上げられた直後はともに電源電圧ＶＤＤとなり、その後に十分に時間が経過して、温度センサ３の出力電圧Ｖ３，Ｖ３Ｂが整定されたとき（４２μｓ）には同じ値になる。
【０１０７】
しかし、電圧Ｖ１１０の方が電圧Ｖ６８よりも、急速に負電圧になり、かつその後に急速に上昇している。これは、バラクタ容量素子１１０を使用した場合は、図２１で示したように端子間電圧Ｖ１１０（＝Ｖｂ）が負になると容量値Ｃｂが小さくなるからである。ゲート電極１１７を充電して電圧Ｖ６１Ｂを上昇させるときは小さな容量値Ｃｂを充電すればよい。したがって、ゲート電極１１７の電圧Ｖ６１Ｂが電圧Ｖ６１よりも急速に上昇し、それに伴い、温度センサ３の出力電圧Ｖ３Ｂも電圧Ｖ３よりも急速に整定電位になる。
【０１０８】
この実施の形態４では、位相補償回路のコンデンサとしてバラクタ容量素子１１０を使用したので、温度センサ３の出力電圧の整定時間を短縮化することができる。
【０１０９】
[実施の形態５]
図２４は、本願の実施の形態５によるマイクロコンピュータに含まれる温度センサのＰＴＡＴ信号発生回路１０Ａの構成を示す回路図であって、図５と対比される図である。図２４を参照して、このＰＴＡＴ信号発生回路１０Ａが図５のＰＴＡＴ信号発生回路１０と異なる点は、抵抗素子４４〜４７が除去されている点である。
【０１１０】
トランジスタ４１のドレイン（ノードＮ４４）は、ダイオードＤ０のアノードに接続されるとともに、演算増幅器４０の反転入力端子（−端子）に接続される。トランジスタ４２のドレイン（ノードＮ４６）は、抵抗素子４８を介してダイオードＤ１〜ＤＫのアノードに接続されるとともに、演算増幅器４０の非反転入力端子（＋端子）に接続される。
【０１１１】
演算増幅器４０およびトランジスタ４１，４２は、ノードＮ４４の電圧とノードＮ４６の電圧とを一致させ、かつノードＮ４４に流れる電流Ｉ１とノードＮ４６に流れる電流Ｉ２を一致させる電流源を構成する。Ｉ１＝Ｉ２＝Ｉとすると、トリミング回路４９に流れる電流Ｉ３はＩ３＝Ｉとなる。電流Ｉは、実施の形態１で数式（１）（２）を用いて説明したように、絶対温度Ｔに比例して変化するＰＴＡＴ電流となる。トリミング回路４９は、ＰＴＡＴ電流Ｉに比例した電圧Ｖｐを有するＰＴＡＴ信号を出力する。
【０１１２】
図２４のＰＴＡＴ信号発生回路１０Ａでは、抵抗素子４４〜４７を除去してノードＮ４４，Ｎ４６の電圧を低く設定している。このため、演算増幅器４０の入力端子をＰチャネルＭＯＳトランジスタのゲートにする必要がある。
【０１１３】
図２５は、Ｐ型の演算増幅器４０Ｄの構成を示す回路図である。図２５において、演算増幅器４０Ｄは、ＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１３およびＮチャネルＭＯＳトランジスタＱ１１，Ｑ１２を含む。ＰチャネルＭＯＳトランジスタＰ１２，Ｐ１３のソースは、互いに接続され、ＰチャネルＭＯＳトランジスタＰ１１を介して電源電圧ＶＤＤのラインに接続される。ＰチャネルＭＯＳトランジスタＰ１２，Ｐ１３のドレインは、それぞれＮチャネルＭＯＳトランジスタＱ１１，Ｑ１２を介して接地電圧ＶＳＳのラインに接続される。ＮチャネルＭＯＳトランジスタＱ１１，Ｑ１２のゲートは、ともにＮチャネルＭＯＳトランジスタＱ１１のドレインに接続される。
【０１１４】
ＰチャネルＭＯＳトランジスタＰ１２，Ｐ１３のゲートは、それぞれ非反転入力端子および反転入力端子となり、それぞれ電圧ＶＩＰ，ＶＩＮを受ける。ＰチャネルＭＯＳトランジスタＰ１３のドレインは、出力端子となり、電圧ＶＯを出力する。ＰチャネルＭＯＳトランジスタＰ１１のゲートはバイアス電圧ＶＢＰを受ける。ＰチャネルＭＯＳトランジスタＰ１１は、定電流源を構成する。
【０１１５】
ＶＩＰ＞ＶＩＮである場合は、トランジスタＰ１２，Ｑ１１，Ｑ１２に流れる電流がトランジスタＰ１３に流れる電流よりも小さくなり、出力電圧ＶＯが上昇する。ＶＩＰ＜ＶＩＮである場合は、トランジスタＰ１２，Ｑ１１，Ｑ１２に流れる電流がトランジスタＰ１３に流れる電流よりも大きくなり、出力電圧ＶＯが下降する。
【０１１６】
図２６は、Ｐ型の演算増幅器４０Ｅの構成を示す回路図である。図２６において、演算増幅器４０Ｅは、図２５の演算増幅器４０ＥにＰチャネルＭＯＳトランジスタＰ１４およびＮチャネルＭＯＳトランジスタＱ１３を追加したものである。ただし、ＰチャネルＭＯＳトランジスタＰ１２，Ｐ１３のゲートは、それぞれ反転入力端子および非反転入力端子となり、それぞれ電圧ＶＩＮ，ＶＩＰを受ける。
【０１１７】
ＰチャネルＭＯＳトランジスタＰ１４およびＮチャネルＭＯＳトランジスタＱ１３は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタＱ１３のゲートは、ＮチャネルＭＯＳトランジスタＱ１２のドレインに接続される。ＮチャネルＭＯＳトランジスタＱ１３のドレインは、演算増幅器４０Ｅの出力端子となり、電圧ＶＯを出力する。ＰチャネルＭＯＳトランジスタＰ１４のゲートはバイアス電圧ＶＢＰを受ける。ＰチャネルＭＯＳトランジスタＱ１４は、定電流源を構成する。
【０１１８】
ＶＩＰ＞ＶＩＮである場合は、トランジスタＰ１２，Ｑ１１，Ｑ１２に流れる電流がトランジスタＰ１３に流れる電流よりも大きくなり、トランジスタＱ１２のドレインの電圧が下降する。これにより、トランジスタＱ１３に流れる電流がトランジスタＰ１４に流れる電流よりも小さくなり、出力電圧ＶＯが上昇する。
【０１１９】
ＶＩＰ＜ＶＩＮである場合は、トランジスタＰ１２，Ｑ１１，Ｑ１２に流れる電流がトランジスタＰ１３に流れる電流よりも小さくなり、トランジスタＱ１２のドレインの電圧が上昇する。これにより、トランジスタＱ１３に流れる電流がトランジスタＰ１４に流れる電流よりも大きくなり、出力電圧ＶＯが上昇する。
【０１２０】
図２７は、Ｐ型の演算増幅器４０Ｆの構成を示す回路図である。図２７において、演算増幅器４０Ｆは、図２６の演算増幅器４０ＥにＰチャネルＭＯＳトランジスタＰ１５およびＮチャネルＭＯＳトランジスタＱ１４を追加したものである。ただし、ＮチャネルＭＯＳトランジスタＱ１２のゲートは、ＮチャネルＭＯＳトランジスタＱ１１のゲートから切り離されてＮチャネルＭＯＳトランジスタＱ１２のドレインに接続されている。また、ＰチャネルＭＯＳトランジスタＰ１４のゲートは、バイアス電圧ＶＢＰを受ける代わりに、ＰチャネルＭＯＳトランジスタＰ１５のゲートに接続されている。
【０１２１】
ＰチャネルＭＯＳトランジスタＰ１５およびＮチャネルＭＯＳトランジスタＱ１４は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタＱ１４のゲートは、ＮチャネルＭＯＳトランジスタＱ１１のゲートに接続されている。ＰチャネルＭＯＳトランジスタＰ１５のゲートおよびドレインは互いに接続されている。トランジスタＰ１５，Ｑ１１，Ｑ１２の各々は、ダイオードを構成する。
【０１２２】
ＶＩＰ＞ＶＩＮである場合は、トランジスタＰ１２，Ｑ１１，Ｑ１４，Ｐ１５，Ｐ１４に流れる電流がトランジスタＰ１３，Ｑ１２，Ｑ１３に流れる電流よりも大きくなり、トランジスタＱ１３のドレインの電圧である出力電圧ＶＯが上昇する。ＶＩＰ＜ＶＩＮである場合は、トランジスタＰ１２，Ｑ１１，Ｑ１４，Ｐ１５，Ｐ１４に流れる電流がトランジスタＰ１３，Ｑ１２，Ｑ１３に流れる電流よりも小さくなり、トランジスタＱ１３のドレインの電圧である出力電圧ＶＯが下降する。
【０１２３】
図２５の演算増幅器４０は、図２５〜図２７の演算増幅器４０Ｄ，４０Ｅ，４０Ｆのうちのどの演算増幅器であっても構わない。なお、図２５〜図２７においては位相補償回路の図示は省略されている。
【０１２４】
他の構成および動作は、実施の形態４と同じであるので、その説明は繰り返さない。この実施の形態５でも、実施の形態４と同じ効果が得られる。
【０１２５】
[実施の形態６]
図２８は、本願の実施の形態６によるマイクロコンピュータに含まれる温度センサのＰＴＡＴ信号発生回路１０Ｂの構成を示す回路図であって、図２４と対比される図である。図２８を参照して、このＰＴＡＴ信号発生回路１０Ｂが図２４のＰＴＡＴ信号発生回路１０Ａと異なる点は、ＰチャネルＭＯＳトランジスタ４３およびトリミング回路４９がそれぞれＰチャネルＭＯＳトランジスタ４３Ａおよびトリミング回路４９Ａで置換されている点である。
【０１２６】
ＰチャネルＭＯＳトランジスタ４３Ａのサイズ（すなわち電流駆動能力）はＰチャネルＭＯＳトランジスタ４３のＭ倍である。ただし、Ｍは１よりも大きな実数であり、たとえばＭ＝２である。また、トリミング回路４９Ａの端子４９ａ，４９ｂ間の抵抗値は、トリミング回路４９の端子４９ａ，４９ｂ間の抵抗値の１／Ｍ倍である。したがって、絶対温度Ｔが同じである場合、ＰＴＡＴ信号発生回路１０Ｂから出力されるＰＴＡＴ信号の電圧Ｖｐは、ＰＴＡＴ信号発生回路１０Ａから出力されるＰＴＡＴ信号の電圧Ｖｐと同じになる。また、ＰＴＡＴ信号発生回路１０Ｂの電流駆動能力は、ＰＴＡＴ信号発生回路１０Ａの電流駆動能力のＭ倍になるので、温度センサ３の出力電圧の整定時間が短縮される。
【０１２７】
図２９はＰＴＡＴ信号発生回路１０Ｂの効果を説明するためのタイムチャートであり、図３０は図２９のＺ部拡大図である。図２９および図３０では、図２４のＰＴＡＴ信号発生回路１０Ａで生成されたＰＴＡＴ信号の電圧をＶｐＣとし、ＰＴＡＴ信号発生回路１０Ａを用いた温度センサ３の出力電圧をＶ３Ｃとしている。また、本実施の形態６のＰＴＡＴ信号発生回路１０Ｂで生成されたＰＴＡＴ信号の電圧をＶｐＤとし、ＰＴＡＴ信号発生回路１０Ｂを用いた温度センサ３の出力電圧をＶ３Ｄとしている。
【０１２８】
図２９では、ある時刻ｔ０において出力許可信号ＯＥが「Ｌ」レベルから「Ｈ」レベルにされ、温度センサ３の出力端子３ａが電源電圧ＶＤＤにプリチャージされ、その後に出力端子３ａを駆動するのはＰＴＡＴ信号発生回路１０Ａ，１０Ｂの後段の増幅回路（図１８の増幅回路）だけである場合が示されている。
【０１２９】
図２９に示すように、温度センサ３の出力電圧Ｖ３Ｃ，Ｖ３Ｄが電源電圧ＶＤＤに引き上げられるとき、図１８のＰチャネルＭＯＳトランジスタ６３のソース電圧が容量結合によって引き上げられ、さらにＰチャネルＭＯＳトランジスタ６３のソースとゲートの間のカップリング容量により、ＰＴＡＴ信号の電圧ＶｐＣ，ＶｐＤが引き上げられる。このようにＰＴＡＴ信号の電圧ＶｐＣ，ＶｐＤが整定されるべき電圧からずれると、電圧ＶｐＣ，ＶｐＤを（Ｒ１＋Ｒ２）／Ｒ２倍した電圧Ｖ３Ｃ，Ｖ３Ｄも整定すべき電圧からずれてしまう。
【０１３０】
図３０に示すように、Ｖ３ＣよりもＶ３Ｄの方が速く整定電圧に近付き、ＶｐＣよりもＶｐＤの方が速く整定電圧に近付いた。
【０１３１】
この実施の形態６では、ＰＴＡＴ信号発生回路１０Ｂの電流駆動能力を大きくしたので、温度センサ３の出力電圧Ｖ３の整定時間を短縮することができる。
【０１３２】
[実施の形態７]
図３１は、本願の実施の形態７によるマイクロコンピュータに含まれる温度センサのＰＴＡＴ信号発生回路１０Ｃの構成を示す回路図であって、図２８と対比される図である。図３１を参照して、このＰＴＡＴ信号発生回路１０Ｃが図２８のＰＴＡＴ信号発生回路１０Ｂと異なる点は、抵抗素子１２５が追加されている点である。
【０１３３】
抵抗素子１２５は、ダイオードＤ０〜ＤＫのカソードと接地電圧ＶＳＳのラインとの間に接続される。抵抗素子１２５の抵抗値をＲ４とすると、抵抗素子１２５の端子間電圧はＲ４（Ｉ１＋Ｉ２）となる。したがって、抵抗素子１２５の抵抗値Ｒ４を適値に設定することにより、ノードＮ４４，Ｎ４６の電圧をＲ４（Ｉ１＋Ｉ２）だけ上昇させ、演算増幅器４０として図７〜図９のＮ型の演算増幅器４０Ａ〜４０Ｃを使用することができ、回路面積を低減することができる。
【０１３４】
この実施の形態７では、実施の形態６と同じ効果が得られる他、回路面積を低減することができる。
【０１３５】
[実施の形態８]
図３２は、本願の実施の形態８によるマイクロコンピュータに含まれる温度センサのＰＴＡＴ信号発生回路１０Ｄの構成を示す回路図であって、図３１と対比される図である。図３２を参照して、このＰＴＡＴ信号発生回路１０Ｄが図３１のＰＴＡＴ信号発生回路１０Ｃと異なる点は、抵抗素子１２５およびＰチャネルＭＯＳトランジスタ４３Ａが除去され、トリミング回路４９ＡがダイオードＤ０〜ＤＫのカソードと接地電圧ＶＳＳのラインとの間に接続されている点である。
【０１３６】
このＰＴＡＴ信号発生回路１０Ｄでは、トリミング回路４９Ａに流れる電流Ｉ３はＩ３＝２Ｉ１＝２Ｉ２となり、トリミング回路４９Ａの抵抗値はトリミング回路４９の１／２倍になっている。つまり、トリミング回路４９Ａは、ダイオードＤ０〜ＤＫに流れる電流Ｉ３に基づいて、絶対温度Ｔに比例する電圧Ｖｐを出力する出力回路を構成する。したがって、実施の形態６と同様に、整定時間の短縮化を図ることができる。
【０１３７】
また、トリミング回路４９Ａの端子４９ａ，４９ｂ間の電圧だけノードＮ４４，Ｎ４６の電圧を高くすることができるので、演算増幅器４０としてＮ型の演算増幅器４０Ａ〜４０Ｃを使用することができ、回路面積を低減することができる。
【０１３８】
また、図２８および図３１のＰＴＡＴ信号発生回路１０Ｂ，１０Ｃでは、トランジスタ４１，４２のドレイン電圧とトランジスタ４３Ａのドレイン電圧は異なるので、厳密にＩ３＝２Ｉ１＝２Ｉ２とすることは容易でない。これに対して本実施の形態８のＰＴＡＴ信号発生回路１０Ｄでは、厳密にＩ３＝２Ｉ１＝２Ｉ２とすることができ、ＰＴＡＴ信号の精度を高めることができる。
【０１３９】
[実施の形態９]
図３３は、本願の実施の形態９によるマイクロコンピュータに含まれる温度センサの要部を示す回路ブロック図である。図３３において、この温度センサは、図３２で示したＰＴＡＴ信号発生回路１０Ｄと、バイアス電圧発生回路１３０と、図１８の増幅回路とを含む。
【０１４０】
バイアス電圧発生回路１３０は、ＰチャネルＭＯＳトランジスタ１３１、ＮチャネルＭＯＳトランジスタ１３２，１３３、ダイオード１３４、および抵抗素子１３５を含む。トランジスタ１３１，１３２は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ１３１のゲートは、トランジスタ４１，４２のゲートに接続される。トランジスタ１３２のゲートおよびドレインは互いに接続される。
【０１４１】
ダイオード１３４のアノードは電源電圧ＶＤＤのラインに接続され、そのカソードは抵抗素子１３５およびトランジスタ１３３を介して接地電圧ＶＳＳのラインに接続される。トランジスタ１３３のゲートは、トランジスタ１３２のゲートに接続される。トランジスタ１３３のドレインが、バイアス電圧発生回路１３０の出力端子１３０ａとなる。
【０１４２】
トランジスタ１３１，１３２，１３３は、定電流Ｉ１，Ｉ２に応じた値の定電流Ｉ４を流す定電流源を構成する。出力端子１３０ａには、電源電圧ＶＤＤよりもダイオード１３４および抵抗素子１３５の電圧降下分だけ低いバイアス電圧ＶＢＰが出力される。バイアス電圧ＶＢＰは、図１８で示した増幅回路のＰチャネルＭＯＳトランジスタ６０，６１のゲートに与えられる。この実施の形態９では、バイアス電圧ＶＢＰを容易に生成することができる。
【０１４３】
[実施の形態１０]
図３４は、本願の実施の形態１０によるマイクロコンピュータに含まれる温度センサの構成を示す回路ブロック図である。図３４において、この温度センサは、ＰＴＡＴ信号発生回路１０Ｄおよび増幅回路１５Ｄを備えたものである。この温度センサでは、バイアス電圧発生回路を別途設けることが不要となっている。
【０１４４】
ＰＴＡＴ信号発生回路１０Ｄは、図３２で説明した通りであるが、演算増幅器４０として、バイアス電圧ＶＢＮが不要なＮ型の演算増幅器４０Ｇ，４０Ｈが使用される。図３５は、演算増幅器４０Ｇの構成を示す回路図であって、図７と対比される図である。図３５を参照して、演算増幅器４０Ｇは、図７の演算増幅器４０ＡのＮチャネルＭＯＳトランジスタＱ３を抵抗素子１４３で置換したものである。抵抗素子１４３は、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のソースと接地電圧ＶＳＳのラインとの間に接続され、定電流を流す定電流源を構成する。演算増幅器４０Ｇの動作は、演算増幅器４０Ａの動作と同じである。
【０１４５】
図３６は、演算増幅器４０Ｈの構成を示す回路図であって、図８と対比される図である。図３６を参照して、演算増幅器４０Ｈは、図８の演算増幅器４０ＢのＮチャネルＭＯＳトランジスタＱ３を抵抗素子１４４，１４５で置換したものである。抵抗素子１４４，１４５は、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のソースと接地電圧ＶＳＳのラインとの間に直列接続され、定電流を流す定電流源を構成するとともに、バイアス電圧ＶＢＮを発生するバイアス電圧発生回路を構成する。抵抗素子１４４，１４５の間のノードＮ１４４には、抵抗素子１４５に流れる定電流と抵抗素子１４５の抵抗値とを乗算した値のバイアス電圧ＶＢＮが発生する。このバイアス電圧ＶＢＮは、ＮチャネルＭＯＳトランジスタＱ４のゲートに与えられる。演算増幅器４０Ｈの動作は、演算増幅器４０Ｂの動作と同じである。
【０１４６】
図３４に戻って、増幅回路１５Ｄは、図１８の増幅回路１５ＣのＰチャネルＭＯＳトランジスタ６０を抵抗素子１４１，１４２で置換したものである。抵抗素子１４１，１４２は、電源電圧ＶＤＤのラインとＰチャネルＭＯＳトランジスタ６２，６３のソースとの間に直列接続され、定電流を流す定電流源を構成するとともに、バイアス電圧ＶＢＰを発生するバイアス電圧発生回路を構成する。抵抗素子１４１，１４２の間のノードＮ１４１には、抵抗素子１４１に流れる定電流と抵抗素子１４１の抵抗値とを乗算した値の電圧だけ電源電圧ＶＤＤよりも低いバイアス電圧ＶＢＰが発生する。このバイアス電圧ＶＢＰは、ＰチャネルＭＯＳトランジスタ６１のゲートに与えられる。増幅回路１５Ｄの動作は、増幅回路１５Ｃの動作と同じである。
【０１４７】
この実施の形態１０では、温度センサ３の出力電圧Ｖ３の整定時間の短縮化を図ることができ、かつ回路面積を小さくすることができる。なお、以上の実施の形態１〜１０を適宜組み合わせてもよいことはいうまでもない。
【０１４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４９】
１  マイクロコンピュータ、１ａ  半導体基板、２  ＲＴＣ、３  温度センサ、４  Ａ／Ｄコンバータ、５  ＲＯＭ、６  ＣＰＵ、１０，１０Ａ〜１０Ｄ  ＰＴＡＴ信号発生回路、１１，３３，４０，４０Ａ〜４０Ｈ，１０１，１０４  演算増幅器、１２，１３，４４〜４８，５０．１〜５０．Ｎ，６９，９９，１０２，１０３，１２５，１３５，１４１〜１４５  抵抗素子、１４，Ｓ１〜Ｓ（ｍ＋１），３０，３２，ＳＷ１〜ＳＷＮ  スイッチ、１５，１５Ａ〜１５Ｄ  増幅回路、１６  マルチプレクサ、１７  配線、２０  サンプルホールド回路、２１  比較器、２２  逐次比較クロック生成回路、２３  逐次比較レジスタ、２４  参照電圧発生回路、２５  Ｄ／Ａコンバータ、２６  出力レジスタ、３１，６８  コンデンサ、４１〜４３，４３Ａ，Ｐ１〜Ｐ４，Ｐ１１〜Ｐ１５，６０〜６３，７２，９１〜９４，１３１  ＰチャネルＭＯＳトランジスタ、Ｄ０〜ＤＫ，７０ａ，１３４  ダイオード、４９，４９Ａ  トリミング回路、Ｑ１〜Ｑ５，Ｑ１１〜Ｑ１３，６４〜６７，７１，９５〜９８，１００，１０７，１３２，１３３  ＮチャネルＭＯＳトランジスタ、７３，１０５，１０６  インバータ、７０  可変コンダクタンス回路、７５，１１２  Ｐ型シリコン基板、７６  ディープＮ型ウェル、７７，１１４  Ｐ型ウェル、７８，１１３  Ｎ型ウェル、７９，８２，８３，８５，１１８  Ｎ＋型不純物拡散領域、８０，１１６  ゲート絶縁膜、８１，１１７  ゲート電極、８４，１１５  Ｐ＋型不純物拡散領域、９０，１３０  バイアス電圧発生回路、１１０  バラクタ容量素子、１２１〜１２３  ＭＯＭ容量素子、１２１ａ〜１２３ａ  プラス端子、１２１ｂ〜１２３ｂ  マイナス端子、１２１ｃ〜１２３ｃ  電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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