(57)【要約】【課題】配線導体の特性インピーダンスと半導体素子の特性インピーダンスとの相違に起因して発生するノイズを減衰し、半導体素子を正常に作動させることができる配線基板を提供することを課題とする。【解決手段】絶縁層１ａ、１ｂの表面に、体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成り半田濡れ性に優れる主導体層３ａと、体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成り半田濡れ性に劣る薄膜抵抗体層３ｂと、半田濡れ性に優れる被覆層３ｃとが電気的に直列に接続されるように順次積層された接続パッド３を具備して成る配線基板１０であって、薄膜抵抗体層３ｂは、主導体層３ａの露出する主面および側面を覆っているとともに、側面を覆う部分が被覆層３ｃから露出している。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁層の表面に、体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成り半田濡れ性に優れる主導体層と、体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成り半田濡れ性に劣る薄膜抵抗体層と、半田濡れ性に優れる被覆層とが電気的に直列に接続されるように順次積層された接続パッドを具備して成る配線基板であって、前記薄膜抵抗体層は、前記主導体層の露出する主面および側面を覆っているとともに、前記側面を覆う部分が前記被覆層から露出していることを特徴とする配線基板。
【請求項２】
前記主導体層が銅から成り、前記薄膜抵抗体層がゲルマニウムから成ることを特徴とする請求項１記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路素子等の半導体素子等を搭載するための配線基板に関するものである。
【背景技術】
【０００２】
半導体集積回路素子等の半導体素子を搭載するために用いられる配線基板には、例えばガラス基材および熱硬化性樹脂から成るコア用絶縁層上に熱硬化性樹脂およびフィラーから成る絶縁層と銅めっき層とを複数積層して成るビルドアップ配線基板が用いられている。
【０００３】
このような配線基板の上面には、半導体素子の電極と接続するための半導体素子接続パッドが格子状に配列されている。また、配線基板の下面には、外部の電気回路基板に接続するための外部接続パッドが格子状に配列されている。これらの半導体素子接続パッドと外部接続パッドとの間は、配線導体により電気的に接続されている。なお、半導体素子接続パッド上には、半導体素子の電極と半導体素子接続パッドとを接合するための半田バンプが溶着されている。
【０００４】
そして、このような配線基板においては、半導体素子をその各電極がそれぞれ対応する半田バンプに当接するようにして配線基板の上面に載置するとともに、これらを加熱して半田バンプを溶融させて半田バンプと半導体素子の電極とを接合させることによって、半導体素子が配線基板上に搭載される。
【０００５】
ところで、このような配線基板においては、信号が伝播する信号用の配線導体の特性インピーダンスは、信号の減衰を極小とするためにシングルエンド信号では５０Ω前後、ディファレンス信号では１００Ω前後に設定されている。一方で、半導体素子の入力インピーダンスは数百ＭΩ以上であり、出力インピーダンスは数Ω〜数十Ωであることから、配線導体の特性インピーダンスとは大きく相違する。このため、信号用の配線導体を通して半導体素子に高速の信号の出し入れを行った場合、信号用の配線導体を伝わる信号に、入出力端における反射波が重なり合うノイズが発生し、そのノイズにより半導体素子を正常に作動させることができないという問題があった。
【０００６】
そこで、上記問題を解決するために、図３に示すように、絶縁層１１ｂの表面に体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成る主導体層１３ａと、体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成り、厚みが１００〜１０００ｎｍ程度の抵抗体層１３ｂと、半田との濡れ性に優れた被覆層１３ｃとを順次積層して主導体層１３ａと抵抗体層１３ｂと被覆層１３ｃとが電気的に直列に接続される接続パッドを備えた配線基板が提案されている。
主導体層１３ａと電気的に直列に接続された抵抗体層１３ｂによりダンピング抵抗が形成され、このダンピング抵抗により、配線導体の特性インピーダンスと半導体素子の特性インピーダンスとの相違に起因して発生するノイズが減衰されて半導体素子を正常に作動させることが可能になる。
【０００７】
ところが、主導体層１３ａと被覆層１３ｃとの間に形成される抵抗体層１３ｂの厚みが１００〜１０００ｎｍと薄いため、接続パッドの側面部において主導体層１３ａと被覆層１３ｃとの間で、例えば溶融した半田バンプが抵抗体層１３ｂを跨いでショートが発生する場合がある。このようにショートが発生すると、ダンピング抵抗の機能が有効に作用せず、配線導体の特性インピーダンスと半導体素子の特性インピーダンスとの相違に起因して発生するノイズを減衰できず半導体素子を正常に作動させることができなくなるおそれがある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−４５９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、接続パッドにおいて、主導体層に電気的に直列に接続された薄膜抵抗体層により形成されるダンピング抵抗を有効に作用させることで、配線導体の特性インピーダンスと半導体素子の特性インピーダンスとの相違に起因して発生するノイズを減衰し、半導体素子を正常に作動させることができる配線基板を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の配線基板は、絶縁層の表面に、体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成り半田濡れ性に優れる主導体層と、体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成り半田濡れ性に劣る薄膜抵抗体層と、半田濡れ性に優れる被覆層とが電気的に直列に接続されるように順次積層された接続パッドを具備して成る配線基板であって、薄膜抵抗体層は、主導体層の露出する主面および側面を覆っているとともに、側面を覆う部分が被覆層から露出していることを特徴とするものである。
【発明の効果】
【００１１】
本発明の配線基板は、絶縁層の表面に、低抵抗材料から成り半田濡れ性に優れる主導体層と、高抵抗材料から成り半田濡れ性に劣る薄膜抵抗体層と、半田濡れ性に優れる被覆層とが電気的に直列に接続されるように順次積層されている。そして、薄膜抵抗体層は、主導体層の露出する主面および側面を覆っているとともに、側面を覆う部分が被覆層から露出するように形成されている。このため、主導体層と被覆層との間に形成される薄膜抵抗体層の厚みが１００〜１０００ｎｍと薄い場合であっても、主導体層と被覆層との間でショートが発生することを防止することができる。
その結果、主導体層に電気的に直列に接続された薄膜抵抗体層により形成されるダンピング抵抗を有効に作用させることで配線導体の特性インピーダンスと半導体素子の特性インピーダンスとの相違に起因して発生するノイズを減衰し、半導体素子を正常に作動させることができる配線基板を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の配線基板の実施の形態の一例を示す概略断面図である。
【図２】図２は、図１に示す配線基板の要部拡大断面図である。
【図３】図３は、従来の配線基板を示す要部拡大断面図である。
【発明を実施するための形態】
【００１３】
次に、本発明の実施形態の一例を図１および図２を基に説明する。図１は本発明の配線基板１０の実施形態の一例を示す概略断面図であり、図２は図１に示す配線基板１０の要部拡大断面図である。図１に示すように、本例の配線基板１０は、主として絶縁基板１と、配線導体２と、半導体素子接続パッド３と、外部接続パッド４と、半田バンプ５とを具備している。
【００１４】
なお、本例の配線基板１０では、ガラス繊維に熱硬化性樹脂を含浸させて成るコア用絶縁層１ａの上下面に、熱硬化性樹脂から成る絶縁層１ｂを２層ずつ積層して絶縁基板１を形成している。また、絶縁基板１の上面中央部には、半導体素子Ｓが搭載される搭載部Ａが形成されており、この搭載部Ａにはそれぞれ半導体素子Ｓの電極Ｔが電気的に接続される半導体素子接続パッド３が形成されている。また、絶縁基板１の下面には外部電気回路基板に電気的に接続される外部接続パッド４が形成されている。そして、絶縁基板１の上面から下面にかけては、それぞれ対応する半導体素子接続パッド３と外部接続パッド４とを互いに電気的に接続する帯状やベタ状の配線導体２が配設されている。なお、帯状の配線導体２は信号用に利用され、ベタ状の配線導体２は接地用や電源用に用いられる。さらに、半導体素子接続パッド３には、半田バンプ５が溶着されている。
【００１５】
そして、この配線基板１０においては、半導体素子Ｓをその各電極Ｔがそれぞれ対応する半田バンプ５に当接するようにして配線基板１０の上面に載置するとともに、例えば、加熱装置で約２６０℃程度に加熱して半田バンプ５を溶融させて半田バンプ５と半導体素子Ｓの電極Ｔとを接合させることによって、半導体素子Ｓが配線基板１０上に搭載される。
【００１６】
コア用絶縁層１ａは、配線基板１０におけるコア部材であり、例えばガラス繊維にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させて成る。このコア用絶縁層１ａは、例えば厚みが０．３〜１．５ｍｍ程度であり、その上面から下面にかけて直径が０．１〜１ｍｍ程度の複数のスルーホール６を有している。そして、その上下面および各スルーホール６の内面には、配線導体２の一部が被着されており、上下面の配線導体２がスルーホール６を介して電気的に接続されている。
【００１７】
このようなコア用絶縁層１ａは、ガラス繊維に未硬化の熱硬化性樹脂を含浸させた絶縁シートを熱硬化させた後、これに上面から下面にかけてドリル加工やブラスト加工を施すことにより製作される。なお、コア用絶縁層１ａ上下面の配線導体２は、コア用絶縁層１ａ用の絶縁シートの上下全面に厚みが３〜５０μｍ程度の銅箔を貼着しておくとともに、この銅箔をシートの硬化後にエッチング加工することにより所定のパターンに形成される。また、スルーホール６内面の配線導体２は、コア用絶縁層１ａにスルーホール６を設けた後に、このスルーホール６内面に無電解めっき法および電解めっき法により、厚みが３〜５０μｍ程度の銅めっき膜を析出させることにより形成される。
【００１８】
さらに、コア用絶縁層１ａは、そのスルーホール６の内部にエポキシ樹脂等の熱硬化性樹脂から成る孔埋め樹脂７が充填されている。孔埋め樹脂７は、スルーホール６を塞ぐことによりスルーホール６の直上および直下に配線導体２および各絶縁層１ｂを形成可能とするためのものである。
【００１９】
コア用絶縁層１ａの上下面に積層された各絶縁層１ｂは、エポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成り、それぞれの厚みが１０〜６０μｍ程度であり、各層の上面から下面にかけて直径が２０〜１００μｍ程度の複数のビアホール８を有している。そして、上層の配線導体２と下層の配線導体２とがビアホール８を介して電気的に接続される。このような絶縁層１ｂは、厚みが１０〜６０μｍ程度の未硬化の熱硬化性樹脂から成る絶縁フィルムをコア用絶縁層１ａの上下面に貼着し、これを熱硬化させるとともにレーザー加工によりビアホール８を穿孔し、さらにその上に同様にして次の絶縁層１ｂを順次積み重ねることによって形成される。なお、各絶縁層１ｂの表面およびビアホール８内に被着された配線導体２は、各絶縁層１ｂを形成する毎に、各絶縁層１ｂの表面およびビアホール８内に５〜２５μｍ程度の厚みの銅めっき膜を周知のセミアディティブ法等により析出することで形成される。
【００２０】
絶縁基板１の上面の搭載部Ａに形成された半導体素子接続パッド３は、直径が５０〜１５０μｍ程度の円形であり、搭載部Ａ内の領域にピッチが１００〜２５０μｍ程度の格子状の並びに多数配列形成されている。このような半導体素子接続パッド３は、半導体素子Ｓの電極Ｔを配線導体２に電気的に接続するための端子部として機能し、最上層の絶縁層１ｂ上に形成された配線導体２の一部により形成されている。
【００２１】
また、絶縁基板１の下面に形成された外部接続パッド４は、直径が２００〜７００μｍ程度の円形であり、絶縁基板１下面の略全領域にピッチが５００〜１０００μｍ程度の格子状の並びに多数配列されている。外部接続パッド４は、配線導体２を外部電気回路基板に電気的に接続するための端子部として機能し、最下層の絶縁層１ｂ上に形成された配線導体２の一部により形成されている。
【００２２】
半導体素子接続パッド３に溶着された半田バンプ５は、例えば錫−銀合金や、錫−銀−銅合金等の鉛フリー半田から成り、半導体素子接続パッド３と半導体素子Ｓの電極Ｔとを電気的に接続するための接続部材として機能する。そして、半導体素子Ｓの電極Ｔを半田バンプ５に接触させた状態で半田バンプ５を加熱溶融させることにより半導体素子接続パッド３と半導体素子Ｓの電極Ｔとが半田バンプ５を介して電気的に接続される。
【００２３】
さらに本発明においては、図２に示すように、半導体素子接続パッド３のうち特に高速信号用の半導体素子接続パッド３は、主導体層３ａと薄膜抵抗体層３ｂと被覆層３ｃとが電気的に直列に接続されるように順次積層されている。薄膜抵抗体層３ｂは、主導体層３ａの露出する主面および側面を覆っているとともに、側面を覆う部分が被覆層３ｃから露出するように形成されている。
【００２４】
主導体層３ａは、配線導体２と同じ材料であり、体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成り、５〜２５μｍ程度の厚みである。主導体層３ａは、その体積抵抗率が１００μΩ・ｃｍを超えると、配線導体２の電気抵抗が高くなり、信号用の配線導体２においては信号の減衰が大きくなる。また、接地や電源用の配線導体２においては、半導体素子Ｓに供給する電源電位の低下をもたらす。したがって、主導体層３ａの体積抵抗率は、１００μΩ・ｃｍ以下であることが好ましい。
このような低抵抗材料としては、例えば銅や銀、金、ニッケル、アルミニウム等が例示できるが、加工性や経済性等の観点から銅が好ましい。なお、主導体層３ａを形成するには、主導体層３ａが例えば銅から成る場合、配線導体２の形成と同じセミアディティブ法を採用することができる。
【００２５】
薄膜抵抗体層３ｂは、体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成り、１００〜１０００ｎｍ程度の厚みである。この薄膜抵抗体層３ｂは、ダンピング抵抗として機能するものであり、配線導体２の特性インピーダンスと半導体素子Ｓの特性インピーダンスとの相違に起因して発生するノイズを減衰させ、それにより半導体素子Ｓを正常に作動させることを可能とするものである。薄膜抵抗体層３ｂの体積抵抗率が１０Ω・ｃｍ未満であると、ダンピング抵抗としての抵抗値を薄膜抵抗体層３ｂに付与することが困難となる。したがって、薄膜抵抗体層３ｂの体積抵抗率は１０Ω・ｃｍ以上であることが好ましい。このような高抵抗材料としては、例えばゲルマニウムやシリコン等の半導体、あるいはヒ化ガリウム、リン化ガリウム、硫化カドミウム、シリコンゲルマニウム、リン化インジウム、等の化合物半導体等が例示できるが、加工性や透磁率の観点からゲルマニウムが好ましい。また、薄膜抵抗体層３ｂの厚みが１００ｎｍ未満であるか１０００ｎｍを超えると、薄膜抵抗体層３ｂにダンピング抵抗として必要な抵抗値を付与することが困難となる。したがって、薄膜抵抗体層３ｂの厚みは、１００〜１０００ｎｍの範囲が好ましい。なお、薄膜抵抗体層３ｂを形成するには、薄膜抵抗体層３ｂが例えばゲルマニウムからなる場合、周知のスパッタリング法や蒸着法により主導体層３ａの露出する主面と側面との全面にゲルマニウムの薄膜を１００〜１０００ｎｍの厚みに被着すればよい。
【００２６】
被覆層３ｃは、半田との濡れ性に優れる低抵抗材料から成り、１〜１０μｍ程度の厚みである。この被覆層３ｃは、半田バンプ５との接続を良好とするためのものである。被覆層３ｃの厚みが１μｍ未満では、半田バンプ５との接続を十分に良好とすることが困難となり、１０μｍを超えると、この被覆層３ｃを備えた半導体素子接続パッド３の高さが他の半導体素子接続パッド３の高さよりも高くなり過ぎて半導体素子Ｓの電極Ｔを全ての半導体素子接続パッド３に半田バンプ５を介して良好に接続することが困難になる。したがって、被覆層３ｃの厚みは、１〜１０μｍの範囲が好ましい。被覆層３ｃを形成する低抵抗材料としては、例えば銅やニッケル、金、パラジウム、銅等が例示できるが、加工性や経済性の観点から銅が好ましい。なお、被覆層３ｃを形成するには、被覆層３ｃが例えば銅から成る場合、薄膜抵抗体層３ｂの主面の外周部と側面とをマスキングしておき、周知のスパッタリング法により、マスキングから露出する薄膜抵抗体層３ｂの主面に厚みが０．０５〜０．５μｍ程度の銅の薄膜を形成した後、その薄膜の上に電解銅めっき層を析出させる方法を採用することができる。
【００２７】
このような構成により、本発明の配線基板１０においては、高速信号用の半導体素子接続パッド３は、絶縁層１ｂの表面に、低抵抗材料から成り半田濡れ性に優れる主導体層３ａと、高抵抗材料から成り半田濡れ性に劣る薄膜抵抗体層３ｂと、半田濡れ性に優れる被覆層３ｃとが電気的に直列に接続されている状態となる。さらに、薄膜抵抗体層３ｂは、主導体層３ａの露出する主面および側面を覆っているとともに、側面を覆う部分が被覆層３ｃから露出するように形成されている。このため、主導体層３ａと被覆層３ｃとの間に形成される薄膜抵抗体層３ｂの厚みが１００〜１０００ｎｍと薄い場合であっても、薄膜抵抗体層３ｂが主導体層３ａの露出する主面および側面を覆っているため、主導体層３ａと被覆層３ｃとの間でショートが発生することを防止することができる。
その結果、主導体層３ａに電気的に直列に接続された薄膜抵抗体層３ｂにより形成されるダンピング抵抗を有効に作用させることで、配線導体２の特性インピーダンスと半導体素子Ｓの特性インピーダンスとの相違に起因して発生するノイズを減衰し、半導体素子Ｓを正常に作動させることができる配線基板１０を提供することができる。
なお、半田濡れ性に劣る薄膜抵抗体層３ｂの主導体層３ａの側面を覆う部分が、被覆層３ｃから露出しているため、半田バンプ６が被覆層３ｃ以外へ流れ広がることを抑制できるため、隣接する半導体素子接続パッド３同士間のショートも防止できる。
【００２８】
なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能であり、例えば上述した一例では、半導体素子Ｓの電極Ｔが接続される半導体素子接続パッド３にダンピング抵抗を設けた場合を示したが、外部の電気回路基板に接続される外部接続パッド４に上述の半導体素子接続パッド３と同様の層構成によるダンピング抵抗を設けてもよい。
あるいは、上層側の絶縁層１ｂに形成された配線導体２に接続される下層側の絶縁層１ｂやコア用絶縁層１ａ上に形成された接続パッドに、上述の半導体素子接続パッド３と同様の層構成によるダンピング抵抗を設けてもよい。
また、例えば上述した一例では、表層の絶縁層１ｂ上にソルダーレジスト層を形成していない例を示したが、表層の絶縁層１ｂ上にソルダーレジスト層を形成してもよい。
【符号の説明】
【００２９】
１ａ、１ｂ    絶縁層
３            接続パッド
３ａ          主導体層
３ｂ          薄膜抵抗体層
３ｃ          被覆層
１０          配線基板
【図１】
2015012111.tif 000003
【図２】
2015012111.tif 000004
【図３】
2015012111.tif 000005