(57)【要約】【課題】オン抵抗を低減することが可能な半導体装置及びその製造方法を提供する。【解決手段】  実施形態の半導体装置は、第１の面と第１の面に対向する第２の面とを有する第１導電型の第１の層と、第１の層の上側に設けられた第２導電型の第２の層と、第２の層の上側に設けられた第１導電型の第３の層と、第１の層、前記第２の層及び第３の層内に絶縁膜を介して設けられたゲート電極と、第１の面上に設けられ、前記第３の層に電気的に接続されたソース電極と、第１の層内に設けられた第１導電型の不純物領域と、第１の層を介して不純物領域の上方に位置する第１の面上に設けられ、不純物領域と電気的に接続されたドレイン電極と、を備える。【選択図】図４
2015135934.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と第１の面に対向する第２の面とを有する第１導電型の第１の層と、
前記第１の層の上側に設けられた第２導電型の第２の層と、
前記第２の層の上側に設けられた第１導電型の第３の層と、
前記第１の層、前記第２の層及び第３の層内に絶縁膜を介して設けられたゲート電極と、
前記第１の面上に設けられ、前記第３の層に電気的に接続されたソース電極と、
前記第１の層内に設けられた第１導電型の不純物領域と、
前記第１の層を介して前記不純物領域の上方に位置する前記第１の面上に設けられ、前記不純物領域と電気的に接続されたドレイン電極と、  
を備えた半導体装置。
【請求項２】
前記第第１の層は、第１導電型の第４の層と、第１導電型の第５の層とで構成され、前前記第５の層は、前記第２の層と前記第４の層との間に設けられた
請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記第１の面側に設けられていること
を特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記不純物領域が、前記第２の面側に形成されていることを
特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第２の面には導電膜が設けられている
ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記不純物領域は、前記第３の層から前記第１の層に向かう方向において、前記第２の層よりも前記第１の層側に位置する
ことを特徴とする請求項１乃至５のいずれかに記載の半導体装置、
【請求項７】
前記不純物領域の不純物濃度ピークは、前記第３の層から前記第１の層に向かく方向において、前記不純物領域の中央部に位置する
ことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第１の層の不純物濃度は前記第２の層の不純物濃度よりも大きいこと
を特徴とする請求項６に記載の半導体装置。
【請求項９】
前記不純物領域の不純物濃度が、前記第１の層の不純物濃度よりも大きいことを特徴とする請求項１乃至８のいずれか一に記載の半導体装置。
【請求項１０】
第１導電型の第１の層の第１の面に設けられた第２導電型の第２の層と、前記第２の層の上側に設けられた第１導電型の第３の層と前記第１の層、前記第２の層及び前記第３の層にゲート絶縁膜を介してゲート電極とを備えた半導体装置の製造方法であって、
前記第１の面から前記第１の層内に延在するトレンチを形成する工程と、
前記トレンチの底面に第１導電型不純物を注入し、第１導電型の不純物領域を形成する工程と、
前記トレンチに導電膜を設け、前記不純物領域と電気的に接続するドレイン電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成し、前記第３の層に電気的に接続するソース電極を形成する工程と、
を備えることを特徴する半導体装置の製造方法。
【請求項１１】
前記不純物領域を形成する工程において、熱処理をする工程をさらに備えることを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)は、例えば、電源回路、AD(Analog to Digital)、DA(Digital to Analog)などのコンバーター等に用いられている。近年、これらの機器の効率を上げ、消費電力を下げるために、半導体装置の低オン抵抗化が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３４８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態が解決しようとする課題は、オン抵抗を低減することが可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１の面と第１の面に対向する第２の面とを有する第１導電型の第１の層と、第１の層の上側に設けられた第２導電型の第２の層と、第２の層の上側に設けられた第１導電型の第３の層と、第１の層、前記第２の層及び第３の層内に絶縁膜を介して設けられたゲート電極と、第１の面上に設けられ、前記第３の層に電気的に接続されたソース電極と、第１の層内に設けられた第１導電型の不純物領域と、第１の層を介して不純物領域の上方に位置する第１の面上に設けられ、不純物領域と電気的に接続されたドレイン電極と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置の断面図である。
【図２】第２の実施形態の半導体装置の断面図である。
【図３】第３の実施形態の半導体装置の断面図である。
【図４】第４の実施形態の半導体装置の断面図である。
【図５】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図６】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図７】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図８】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図９】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図１０】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図１１】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図１２】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図１３】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図１４】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図１５】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図１６】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図１７】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図１８】第４の実施形態を示す半導体装置の製造過程における半導体装置の各断面図である。
【図１９】第４の実施形態の半導体装置の深さ方向-濃度を示すグラフである。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照して説明する。なお、各図面において、同様の構成要素については同一の符号を付して詳細な説明は適宜省略する。また、以下の説明において、n型を第１導電型、p型を第２導電型として説明しているが、p型を第１導電型、n型を第２導電型としても実施は可能である。
【０００８】
（第１の実施形態）
第１の実施形態の半導体装置につて、図１を参照して説明する。図１は、第１の実施形態の半導体装置の断面図である。
【０００９】
本実施形態の半導体装置３０は、n型ドリフト層１、第１の面１a、p型ベース層４、n型ソース層５、層間絶縁膜６、ソース電極７、トレンチ８、ゲート絶縁膜９、ゲート電極１０、不純物領域１１、ドレイン電極１２及びゲート取り出し電極１５を有する。
【００１０】
本実施形態に係る半導体装置３０は、例えばMOSFET構造を有する。一例として、アップドレイン構造を示す。ここで、アップドレイン構造は、ドレイン電極１２及びソース電極７がn型ドリフト層１（第１の層）の第１の面１a側に設けられているような構造を示す。
【００１１】
p型ベース層４（第２の層）は、n型ドリフト層１の第１の面１a上に設けられている。p型ベース層４には、例えば、ボロン(B)が不純物としてドープされている。p型ベース層４は、n型ドリフト層１に対して、ボロン(B)が数百kVの加速電圧、1×1012~1×1013cm-3のドープ量で注入され形成される。p型ベース層４の不純物濃度は例えば1×1016~1×1018cm-3である。n型ドリフト層１の第１の面１aに直交する方向にp型ベース層４の厚さは1mm程度である。
【００１２】
n型ソース層５（第３の層）は、p型ベース層４上に設けられている。n型ソース層５には、例えば、砒素（As）やリン（P）が不純物としてドープされている。n型ソース層５は、n型ドリフト層１（n型ドリフト層１に形成されたp型ベース層４）に対して、砒素（As）やリン（P）が数kVの加速電圧、1×1013~1×1014cm-3のドーズ量で注入されて形成される。n型ソース層５の不純物濃度は例えば1×1020cm-3である。n型ドリフト層１の第１の面１aに直行する方向において、n型ソース層５の厚さは0.5mm程度である。
【００１３】
トレンチ８は、n型ドリフト層１の第１の面１aに直行する方向に伸び、一端はn型ソース層５（n型ドリフト層１の第１の面１a）に位置し、他端はn型ドリフト層１の内部に位置する。トレンチ８はリソグラフィ技術、エッチング技術を用いて形成される。このトレンチ８の幅は、例えば0.3mmである。トレンチ８の深さは、例えば2mmである。
【００１４】
ゲート絶縁膜９はトレンチ８の側壁及び底面に設けられている。ゲート絶縁膜９は、例えば1000℃の酸素雰囲気中でシリコン（Si）を熱酸化させ形成される熱酸化膜である。
【００１５】
ゲート電極１０は、トレンチ８の内部にゲート絶縁膜９を介して設けられている。ゲート電極１０は、n型ドリフト層１の第１の面１aに直行する方向、及びn型ドリフト層１の第１の面１aに平行な方向に直交する方向において延伸する。そして、延伸したゲート電極１０は、後述するゲート取り出し電極１５と電気的に接続されている。ゲート電極１０は、例えばポリシリコンで形成される。ポリシリコンは例えば熱CVD（Chemical Vapor Deposition）法により形成される。本実施形態ではゲート電極１０にポリシリコンを用いているが、他にも例えば銅(Cu)などを用いてもよい。
【００１６】
ソース電極７は、n型ソース層５の上面（n型ドリフト層１の第１の面１a上）に設けられている。また、ソース電極７とゲート電極１０の間には、層間絶縁膜６が設けられている。ソース電極７は、例えばアルミニウム（Al）等の導電材料を用いてスパッタ法等で形成されている。ソース電極７の厚さは、例えば3mmである。  なお、層間絶縁膜６は、ソース電極７が電気的に接続されるソース層５上を避けて設けられている。層間絶縁膜６は、例えばTEOS（Tetraethyl orthosilicate）等の酸化膜である。この酸化膜は例えばプラズマCVD法等により形成される。
【００１７】
ゲート取り出し電極１５は、p型ベース層４とn型ソース層５の上面を含むn型ドリフト層１の第１の面１a上において、層間絶縁膜６を介して設けられている。また、ゲート取り出し電極１４は、n型ドリフト層１の第１の面１a上において、ソース電極７と隣接している。ゲート取り出し電極１５は例えばアルミニウム（Al）等の導電材料を用いてスパッタ法等で形成される。ゲート取り出し電極１５の厚さは、例えば3mmである。
【００１８】
不純物領域１１は、n型ドリフト層１内において、p型ベース層４及びn型ソース層５と離間して設けられている。不純物領域１１には、例えばリン（P）や砒素（As）が不純物としてドープされている。不純物領域１１は、n型ドリフト層１に対して、砒素（As）やリン（P）が、数百kVの加速電圧、１×1013~1×1014cm-3のドープ量で注入されて形成される。n型ドリフト層１内における不純物領域１１の位置は、ドーズ量、注入する元素及び加速電圧等を変更することにより調整することが可能である。
【００１９】
ドレイン電極１２は、不純物領域１１の直上において、n型ドリフト層１の第１の面１a上に設けられている。すなわち、n型ドリフト層１内において不純物領域１１は、ドレイン電極１２と対向するように形成されている。ドレイン電極１２がn型ドリフト層１と電気的に接続することにより、その接続部位にショットキーバリアが形成される。そのためドレイン電極１２はアノード電極として機能する。一方、ドレイン電極１２が不純物領域１１を介してn型ドリフト層１と電気的に接続することで、オーミック接合となる。ドレイン電極１２は、例えばアルミニウム(Al)等の導電材料を用いてスパッタ法等により形成される。
【００２０】
次に本実施形態に係る半導体装置３０の作用及び効果について説明する。
【００２１】
ゲート電極１０に電圧が印加されておらず、ドレイン電極１２にプラス電圧を、ソース電極７にマイナス電圧を印加した状態では、空乏層がn型ドリフト層１とp型ベース層４との界面に形成される。
【００２２】
n型ドリフト層１の不純物濃度がp型ベース層４の不純物濃度よりも低い場合、空乏層はn型ドリフト層１に向かって伸びるため、半導体装置３０は高耐圧を有する。
【００２３】
ゲート電極１０にしきい値以上の電圧を印加し、ドレイン電極１２にプラス電圧を、ソース電極７にマイナス電圧を印加した状態では、チャネル（反転層）がゲート絶縁膜９を介してp型ベース層４に形成される。すなわち、ゲート絶縁膜９に接するp型ベース層４にはチャネルが形成される。電子は、ソース電極７からチャネルを介して、n型ドリフト層１に電気的に接続されたドレイン電極１２へ流れる。
【００２４】
その祭、電子は低抵抗の不純物領域１１を通りドレイン電極１２へ流れるため、半導体装置３０のオン抵抗を低減することが可能となる。
【００２５】
ドレイン電極１２が不純物領域１１を介さずにn型ドリフト層１と電気的に接続されている場合、接続部位にショットキーバリアが形成されるため、ドレイン電極１２とn型ドリフト層１の接触抵抗が高くなる。しかし、ドレイン電極１２が不純物領域１１を介してn型ドレイン層１と電気的に接続されている場合、接続部位はオーミック接合となるため、ドレイン電極１２とn型ドリフト層１の接触抵抗が低減される。
【００２６】
よって、本実施形態に係る半導体装置３０は、高耐圧を維持しつつ、動作時のオン抵抗の低減が可能となる。
【００２７】
（第２の実施形態）
第２の実施形態の半導体装置３０aについて、図２を参照して説明する。図２は、第２の実施形態の半導体装置の断面図である。
【００２８】
第２の実施形態が第１の実施形態と異なる点は、n型ドリフト層１が第４の層と第５の層によって構成されることである。本実施形態において、第４の層はn型半導体基板２であり、第５の層はn型エピタキシャル層３である。
【００２９】
n型ドリフト層１がn型半導体基板２とn型エピタキシャル層３で構成されている以外は第１の実施形態と同じであるので、同一部分には同一符号を付して詳細な説明は省略する。
【００３０】
第２実施形態に係る半導体装置３０aの構成について説明する。
【００３１】
n型半導体基板２は例えばシリコン(Si)からなり、第１の面２aと、第１の面２aに対向する第２の面２bを有する。第１の面２a上に例えばCVD(Chemical Vapor Deposition)法によりn型エピタキシャル層３が形成される。
【００３２】
n型エピタキシャル層３の不純物濃度は、n型半導体基板２の不純物濃度より低い。n型エピタキシャル層３の不純物濃度は、例えば濃度は1×1016cm-3である。n型半導体基板２とn型エピタキシャル層３の厚さの合計は、例えば200mm程度である。
【００３３】
p型ベース層４は、n型エピタキシャル層３上に設けられている。p型ベース層４には、ボロン(B)が不純物としてドープされている。ボロン(B)は、n型エピタキシャル層３に対して数kVの加速電圧が1×1012~1×1013cm-3のドープ量で注入される。p型ベース層４の不純物濃度は例えば1×1016~1×1018cm-3である。p型ベース層４の深さは例えばn型エピタキシャル層３上面からn型ドリフト層1内までの1mmである。n型エピタキシャル層３の第１の面１aに直交する方向において、p型ベース層４の厚さは1mmである。
【００３４】
n型ソース層５は、p型ベース層４上に設けられている。n型ソース層５は、p型ベース層４にチャネルを形成するためのソース領域として機能する。n型ソース層５には砒素（As）やリン（P）が不純物としてドープされている。砒素（As）やリン（P）は、p型ベース層４に加速電圧が数kV、ドープ量が1×1013~1×1014cm-3で注入される。濃度は例えば1×1020cm-3である。n型ドリフト層1内までの1mmである。n型エピタキシャル層３の第１の面１aに直交する方向において、p型ベース層４の厚さは0.5mmである。
【００３５】
トレンチ８はソース電極７からn型半導体基板２に向かう方向に伸び、一端はn型ソース層５に位置し、他端はn型エピタキシャル層３に位置する。トレンチ８はリソグラフィ技術、エッチング技術を用いて形成される。このトレンチ８の幅は例えば0.3mmである。深さは例えば2mmである。
【００３６】
ゲート絶縁膜９はトレンチ８の側壁及び底面に設けられている。ゲート絶縁膜９は、例えば1000℃の酸素雰囲気中でシリコン（Si）を熱酸化させ形成される熱酸化膜である。
【００３７】
ゲート電極１０は、トレンチ８の内部にゲート絶縁膜９を介して設けられている。ゲート電極１０は、n型ドリフト層１の第１の面１aから深さ方向及び、n型ドリフト層１の第１の面１aに平行な方向とに直交する方向において延伸する。そして、延伸したゲート電極１０は、ゲート取り出し電極１５と電気的に接続されている。ゲート電極１０は、トレンチ８内にゲート絶縁膜９を介して例えばポリシリコンで形成される。ポリシリコンは例えば熱CVD（Chemical Vapor Deposition）法により形成される。本実施形態ではゲート電極１０にポリシリコンを用いているが、他にも例えば銅(Cu)などを用いてもよい。
【００３８】
ゲート取り出し電極１５は、p型ベース層４とn型ソース層５の上面に層間絶縁膜６を介して設けられている。ゲート取り出し電極１５は例えばアルミニウム（Al）など導電材料を用いて例えばスパッタ法などで形成されている。厚さは例えば3mmである。
【００３９】
不純物領域１１はn型半導体基板２内において、p型ベース層４とn型ソース層５が設けられていない部分に選択的に設けられている。すなわちn型半導体基板２内において不純物領域１１は、ドレイン電極１２と対向するように形成されている。不純物領域１１には、例えばリン（P）や砒素（As）が不純物としてドープされている。砒素（As）やリン（P）は、加速電圧数百kV、ドーズ量１×1013~1×1014cm-3で注入することにより形成される。不純物領域１１の深さ位置は、ドープ量や注入する元素及び加速電圧などを変更することによりドリフト電極１３からn型半導体基板２方向に移動させることが可能である。
【００４０】
ソース電極７は、n型ソース層５の上面に設けられている。またソース電極７はゲート電極１０の上面に層間絶縁膜６を介して設けられている。ソース電極７は例えばアルミニウム（Al）などの導電材料を用いて例えばスパッタ法などで形成されている。厚さは、例えば3mmである。
【００４１】
ドレイン電極１３は、n型エピタキシャル層３上面からn型半導体基板２上面まで設けられている。ドレイン電極１２はn型半導体基板２中に設けられた不純物領域１１と電気的に接続されている。
【００４２】
ドレイン電極１２は構内にバリアメタル（図示しない）を介して例えばアルミニウム（Al）などの導電材料を用いて例えばスパッタ法などで形成される。
【００４３】
ドレイン電極１２は、n型エピタキシャル層３に例えばRIE（Reactive Ion Etching） やCDE（Chemical Dry Etching）を用いて形成された溝にバリアメタルを介して形成される。バリアメタルは溝の内壁に例えば窒化タングステン(TiW)、窒化チタン(TiN)及び、タンタル(Ta)などを例えばスパッタ法などにより形成される。ドレイン電極１２は例えばアルミニウム（Al）など導電材料を用いて例えばスパッタ法などで形成されている。
【００４４】
層間絶縁膜６は、ソース電極７が電気的に接続されるソース層５上を避け、また、ドレイン電極１２が電気的に接続されるn型ドリフト層１上を避けて設けられている。層間絶縁膜６は、例えばTEOS（Tetraethyl orthosilicate）などの酸化膜である。この酸化膜は例えばプラズマCVD法などにより形成される。
【００４５】
第２の面側２bには例えばスパッタ法などにより例えば銅（Cu）やアルミニウム（Al）などの導電膜１３が形成されており、例えば厚さは2~3mmである。
【００４６】
次に第２実施形態に係る半導体装置３０aの作用及び効果について説明する。
【００４７】
ゲート電極１０に電圧が印加されておらず、ドレイン電極１２にプラス電圧を、ソース電極７にマイナス電圧を印加した状態では、空乏層がn型エピタキシャル層３とp型ベース層４との界面に形成される。
【００４８】
n型エピタキシャル層３の不純物濃度はp型ベース層４より薄いため、空乏層はn型エピタキシャル層３に向かって伸びるため高耐圧を有する。
【００４９】
ゲート電極１０にしきい値以上の電圧を印加した場合で、ドレイン電極１２にプラス電圧を、ソース電極７にマイナス電圧を印加した状態では、チャネルがゲート絶縁膜９を介してp型ベース層４に形成される。電子はn型エピタキシャル層３、n型半導体基板２、第２の面２bの導電膜１３、n型半導体基板２内の低抵抗の不純物領域１１、ドレイン電極１２の経路で電子が通ることによりオン抵抗の低減が可能である。
【００５０】
ドレイン電極１２が不純物領域１１を介さずにn型半導体基板２と電気的に接続されている場合、接続部位にショットキーバリアが形成されるため接触抵抗が高くなる。しかし本実施形態では、ドレイン電極１２が不純物領域１１を介してn型半導体基板２と電気的に接続されているため、接続部位はオーミック接合となりドレイン電極１２とn型半導体基板２の接触抵抗が低減される。
【００５１】
以上のことから動作時におけるオン抵抗を低減させることが可能である。
【００５２】
（第３の実施形態）
次に第３の実施形態の半導体装置３０bについて図３を用いて説明する。図３は第３の実施形態の半導体装置の断面図である。
【００５３】
第３の実施形態の半導体装置３０bが第２の実施形態と異なる点は、不純物領域１１aが第２の面２bに形成されることである。不純物領域１１aが第２の面２bに形成される構成要素以外は第２の実施形態と同じであるので、同一部分には同一符号を付して詳細な説明は省略する。
【００５４】
不純物領域１１aは、第２の面２bに例えばリン（P）や砒素（As）が不純物としてドープされている。不純物領域１１aは第２の面２bから例えばレーザーアニールをすることにより不純物が熱拡散し形成される。
【００５５】
これにより導電膜１３からドレイン電極１２の間を流れる抵抗値を更に下げることが可能である。また導電膜１３とn型半導体基板２の第２の面２bとの接触抵抗が低減する。
【００５６】
以上より動作時におけるオン抵抗を低減させることが可能である。
【００５７】
（第４の実施形態）
第４の実施形態の半導体装置３０cを図４を参照して説明する。図４は、第４の実施形態の半導体装置の断面図である。第４の実施形態が第１の実施形態と異なる点は、n型ドリフト層１内に設けられたドレイン電極１２と不純物領域１１が電気的に接続されたこと及び、n型ドリフト層１の第２の面１b側に不純物領域１１が形成されたことである。
【００５８】
上記のこと以外は第１の実施形態と同じであるので、同一部分には同一符号を付して詳細な説明は省略する。
【００５９】
不純物領域１１は、n型ドリフト層１内において第１の面１aに形成されたドレイン電極１２に対向し、n型ベース層４より第１の面１aに対して第２の面１b方向下側に位置する。不純物領域１１は、第１の面１aから第２の面1b方向に向かって延び、不純物濃度は、図１１に示すようにX軸方向に向かって濃度が高くなり、Ｂの位置でピークを迎えその後低くなるように設けられている。
【００６０】
ドレイン電極１２は、第１の面１aから第２の面１b方向に延び、不純物濃度のピーク位置と電気的に接続するように設けられている。また不純物領域１１はドレイン電極１２底面部から側壁部にかけて囲むように設けられている。
【００６１】
次に本実施形態に係る半導体装置３０cの効果について説明する。
【００６２】
ドレイン電極１２とn型ドリフト層１は、不純物濃度がピークである位置を介して接続しているため、オーミック接合となる。そのため接触抵抗が低減される。同様に第２の面１bに不純物領域１１aが設けられることによりn型ドリフト層１と導電膜１３とがオーミック接合となるため接触抵抗が低減する。更に不純物領域１１がp型ベース層４より第１の面１aから第２の面１b方向下側に位置することで、電子がチャネルを通り不純物領域１１に到達するまでの距離を短くすることができる。
【００６３】
これらのことから高耐圧で動作時のオン抵抗の低減が可能となる。
【００６４】
次に図５〜図１８を参照して第４の実施形態に係る半導体装置３０cの製造方法について説明する。
【００６５】
図５に示すように、n型ドリフト層１上にフォトレジスト１６を塗布し、露光及び現像を行いパターンを形成する。これによりn型ドリフト層１が露出した部分から例えばイオン注入法により、n型ドレイン層１にp型ベース層４及びn型ソース層５を順に形成する。p型ベース層４は例えばホウ素(B)等を注入しn型ソース層５にはリン(P)や(As)を注入する。p型ベース層４及びn型ソース層５を形成する際に、加速電圧を所定の高さに選択し、深い位置に不純物濃度のピークが形成されるようにイオン注入を行う。
【００６６】
図６に示すようにマスクとして使用したフォトレジスト１６を、酸素プラズマなどにより剥離する。その後、注入したイオンを熱拡散させるため1000℃以上で熱処理を行う。
【００６７】
図７に示すようにn型ドリフト層１に酸化膜を形成する。酸化膜は、例えばシリコン(Si)から構成されるn型ドリフト層１を酸化剤にさらし熱酸化させることにより形成する。さらにプラズマCVD法などにより酸化膜上に窒化ケイ素(Si3N4)１７を形成する。更に酸化膜上にフォトレジスト１６を塗布し、フォトレジスト１６に露光及び現像を行い酸化膜にトレンチ８を形成するためのパターンを形成する。
【００６８】
図８に示すように、異方性エッチングによりトレンチ８を形成するため、まず酸化膜のみRIE(Reactive Ion Etching)などにより削る。その後フォトレジスト１６を酸素プラズマなどにより剥離する。
【００６９】
図９に示すようにトレンチ８をn型ドリフト層１上に形成した酸化膜及び窒化ケイ素(Si3N4)１７をマスクとして真空中でRIE(Reactive Ion Etching)又はCDE(Chemical Dry Etching)などにより形成する。RIEは、真空中に例えばフレオン(CF4)などの反応性ガスを流し高電圧を印加するエッチングする方法である。これにより反応性ガスはプラズマ化し活性化したイオンとなる。このイオンをn型ドリフト層１に向けて衝突させることによりトレンチ８を形成する。
【００７０】
図１０に示すようにトレンチ８の側壁及び底面に例えば、基板温度を1000℃で水素雰囲気中や酸素雰囲気中などで熱酸化させ均一なゲート絶縁膜９を形成する。その後、膜の均一性を図るため熱CVD法などによりトレンチ８にゲート絶縁膜９を介してポリシリコンを形成する。
【００７１】
図１１に示すように、n型ドリフト層１の表面に形成されたポリシリコンの除去及び平坦化を図るため、窒化ケイ素(Si3N4)１７をスットッパとしてCMP(Chemical Mechanical Polish)を行う。CMPは、酸化セシウム(CeO2)を研磨剤としてn型ドリフト層１の表面に形成されたポリシリコンと相対運動をさせることにより表面除去を行い平坦な面を得る方法である
図１２に示すように、n型ドリフト層１上に例えばTEOS(Tetraethoxysilane)を原料として、例えばプラズマCVD法などで酸化シリコン（SiO2）を形成する。この酸化シリコン上にフォトレジスト１６を塗布し、その後フォトレジスト１６に露光及び現像を行い酸化膜にトレンチを形成するためのパターンを形成する。パターンが形成された酸化シリコンをマスクとして、
図１３に示すように、トレンチ１４をトレンチ８の作成と同様にRIE(Reactive Ion Etching)又はCDE(Chemical Dry Etching)などにより形成する。トレンチ１４の幅は、例えば200mmであり、深さは、例えば10mmである。
【００７２】
図１４に示すように、フォトレジスト１６を酸素プラズマなどにより剥離した後、例えば、イオン注入法によりトレンチ１４の底部からn型ドレイン層１にn型不純物である例えばリン(P)又は砒素(As)等を注入し不純物領域１１を形成する。この時、加速度電圧を変えるなどしてトレンチ１４底面と接続する位置の濃度を高くすることが可能である。尚、不純物を注入後に不純物領域１１までトレンチ１４を形成しても構わない。これにより図１５に示すようにトレンチ１４の底面部及び側壁面を囲むように形成することが可能である。トレンチ１４の位置はゲート電極１０より第１の面１aから第２の面１b方向下側に位置するのが望ましい。
【００７３】
図１７に示すように第２の面１bから例えばリン（P）や砒素（As）等のイオンを注入する。イオンを熱拡散させるため、第２の面１b側から例えば1000度以上でレーザーアニールを行う。このレーザーアニールにおいて、第２の面１bのみ行うため、n型ドリフト層１上に形成された素子はアニールの影響を受けずに不純物を熱拡散させることが可能である。
【００７４】
図１８に示すように、導電膜１３は第２の面１b側に例えば銅（Cu）やアルミニウムなどの導電材料を用いて例えばスパッタ法などにより形成する。導電膜１３が第２の面側１bには例えばスパッタ法などにより例えば銅（Cu）やアルミニウム（Al）などで形成する。
【００７５】
以上、第４の実施形態では、トレンチ１４を第２の面1bに形成されている導電膜１３まで形成せず途中で止めることにより、製造工程における時間短縮が可能である。
【００７６】
以上のことから本実施形態の製造方法は、製造工程の簡略化をしつつもオン抵抗を低減することが可能である。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１・・・n型ドリフト層（第１の層）
１a・・・第１の面
１b・・・第２の面
２・・・n型半導体基板
２a・・・第１の面
２b・・・第２の面
３・・・n型エピタキシャル層
３a・・・第１の面
４・・・p型ベース層（第２の層）
５・・・n型ソース層（第３の層）
６・・・層間絶縁膜
７・・・ソース電極
８、１４・・・トレンチ
９・・・ゲート絶縁膜
１０・・・ゲート電極
１１、１１a・・・不純物領域
１２・・・ドレイン電極
１３・・・導電膜
１５・・・ゲート取り出し電極
１６・・・フォトレジスト
１７・・・窒化ケイ素（Si3N4）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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