(57)【要約】【課題】層間膜中に銅が移動することを防止する半導体装置の製造技術を提供する。【解決手段】本発明による半導体装置の製造方法は、半導体基板上に形成された層間膜をエッチングして溝を形成する工程と、前記溝表面にバリアメタル膜を形成する工程と、前記バリアメタル膜上に銅を含む窒化バリアシード層を形成する工程と、前記窒化バリアシード層上にメッキ法により銅を含む配線層を形成する工程とを含む。【選択図】図１
2015133382.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された層間膜をエッチングして溝を形成する工程と、
前記溝表面にバリアメタル膜を形成する工程と、
前記バリアメタル膜上に銅を含む窒化バリアシード層を形成する工程と、
前記窒化バリアシード層上にメッキ法により銅を含む配線層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記銅を含む窒化バリアシード層を形成する工程は、スパッタリング法により銅を含むバリアシード層を形成し、前記バリアシード層をプラズマ窒化法により形成することを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記窒化バリアシード層中の窒素濃度は前記配線層の界面から前記バリアメタル膜界面方向に向かって減少していることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記銅を含む窒化バリアシード層を形成する工程は、窒化銅を含むターゲットをスパッタすることにより形成することを特徴とする請求項１から３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記窒化バリアシード層を形成する工程の後、前記メッキ法により銅を含む配線層を形成する工程の前に、前記窒化バリアシード層上にさらにスパッタリング法により銅シード層を形成することを特徴とする請求項１から４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記バリアメタル膜はタンタルを含むことを特徴とする請求項１から５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記バリアメタル膜は窒化タンタルを含むことを特徴とする請求項１から６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記バリアメタル膜はタンタルと窒化タンタルの積層膜を含むことを特徴とする請求項１から７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に第１の層間膜を形成する工程と、
前記第１の層間膜を貫通し前記半導体基板と接する第１のコンタクトプラグを形成する工程と、
前記第１の層間膜上に第２の層間膜を形成する工程と、
前記第２の層間膜をエッチングして溝を形成するとともに、前記コンタクトプラグを露出させる工程と、
前記溝の内壁と前記第２の層間膜上とに第１のバリアメタル膜を形成する工程と、
前記第１のバリアメタル膜上に銅を含む第１のバリアシード層を形成する工程と、
前記第１のバリアシード層を窒化して第１の窒化バリアシード層を形成する工程と、
前記第１の窒化バリアシード層上に第１の銅シード層を形成する工程と、
前記第１の銅シード層上にメッキ法により第１の銅配線層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１の銅配線層を形成後、還元ガス雰囲気中、または不活性ガス雰囲気中で第１の熱処理を行う工程と、
ＣＭＰ法により前記第２の層間膜上の前記第１のバリアメタル膜と前記第１の窒化バリアシード層と前記第１の銅シード層と前記第１の銅配線層とを除去する工程と、
還元ガス雰囲気中、または不活性ガス雰囲気中で第２の熱処理を行う工程と、
をさらに含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１のバリアシード層を窒化して第１の窒化バリアシード層を形成する工程はスパッタリング法により前記第１のバリアシード層を形成し、前記第１のバリアシード層をプラズマ窒化法により形成することを含むことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１の窒化バリアシード層中の窒素濃度は前記第１の銅シード層の界面から前記第１のバリアメタル膜界面方向に向かって減少していることを特徴とする請求項９から１１の何れか一項に記載の半導体装置の製造方法。
【請求項１３】
前記第１の銅シード層を形成する工程はスパッタリング法により形成することを特徴とする請求項９から１２の何れか一項に記載の半導体装置の製造方法。
【請求項１４】
前記第１のバリアメタル膜はタンタルと窒化タンタルのうち少なくとも1つを含むことを特徴とする請求項９から１３の何れか一項に記載の半導体装置の製造方法。
【請求項１５】
半導体基板上に第１の層間膜を形成する工程と、
前記第１の層間膜上に第２の層間膜を形成する工程と、
前記第２の層間膜に第1の溝を形成する工程と、
前記第1の溝内に第1の配線層を形成する工程と、
前記第２の層間膜上と前記第1の配線層上とに第３の層間膜を形成する工程と、
前記第３の層間膜に前記第1の配線層に達するコンタクトホールを形成する工程と、
前記コンタクトホールの上部を含めた前記第３の層間膜の上部をエッチングして前記第３の層間膜に第２の溝を形成する工程と、
前記コンタクトホール内壁と前記第２の溝内壁と前記第３の層間膜上とに第１のバリアメタル膜を形成する工程と、
前記第１のバリアメタル膜上に銅を含む第１のバリアシード層を形成する工程と、
前記第１のバリアシード層を窒化して第１の窒化バリアシード層を形成する工程と、
前記第１の窒化バリアシード層上に第１の銅シード層を形成する工程と、
前記第１の銅シード層上にメッキ法により第１の銅配線層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
前記第１の銅配線層を形成後、還元ガス雰囲気中、または不活性ガス雰囲気中で第１の熱処理を行う工程と、
ＣＭＰ法により前記第３の層間膜上の前記第１のバリアメタル膜と前記第１の窒化バリアシード層と前記第１の銅シード層と前記第１の銅配線層とを除去する工程と、
還元ガス雰囲気中、または不活性ガス雰囲気中で第２の熱処理を行う工程と、
をさらに含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１のバリアシード層を窒化して第１の窒化バリアシード層を形成する工程はスパッタリング法により前記第１のバリアシード層を形成し、前記第１のバリアシード層をプラズマ窒化法により形成することを含むことを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１の窒化バリアシード層中の窒素濃度は前記第１の銅シード層の界面から前記第１のバリアメタル膜界面方向に向かって減少していることを特徴とする請求項１５から１７の何れか一項に記載の半導体装置の製造方法。
【請求項１９】
前記第１の銅シード層を形成する工程はスパッタリング法により形成することを特徴とする請求項１５から１８の何れか一項に記載の半導体装置の製造方法。
【請求項２０】
前記第１のバリアメタル膜はタンタルと窒化タンタルのうち少なくとも1つを含むことを特徴とする請求項１５から１９の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造に際して、半導体ウエハ上に形成された絶縁膜に銅（Ｃｕ）を主成分とする金属配線を埋め込む場合がある。
【０００３】
特許文献１は、銅や銅合金からなる配線、配線接続プラグまたはパッド部等を含む半導体装置の製造方法を開示している。特許文献１の半導体装置では、バリア膜とシード膜上に銅配線を形成した後洗浄液により酸化銅を除去し、防腐処理を行った後銅配線をプラズマ処理により窒化させて、その上にシリコン窒化膜を形成する処理が開示されている。特許文献２は、Ｃｕ配線にシリコンが拡散されたシリコン含有銅配線が半導体基板上に成膜された下地絶縁膜上の二酸化ケイ素絶縁膜に形成された溝部に設けられた構成を備える半導体装置を開示している。このシリコン含有銅配線の側面と底面はＴａ／ＴａＮ膜に覆われている。
【０００４】
特許文献３は、半導体基板に形成された溝部において、Ｔａからなるバリア層と、該バリア層の表面に設けられたＣｕシード層と、該Ｃｕシード層の表面に設けられたＣｕシリサイド層と、該Ｃｕシリサイド層の表面上に設けられたＣｕ配線層とを有する半導体装置の構成を開示している。特許文献４は、銅または銅合金を含む配線構造と配線形成方法において、接着力を改善するために、下地構造物上に窒素を含む雰囲気下のスパッタリングで銅窒化物バリア膜を形成し、バリア膜上にスパッタで銅導電膜を形成することを開示している。特許文献５に記載の半導体装置では、コンタクトでのシームやボイドの発生を抑制するため、バリアメタル膜上にＣｕ膜を形成し、プラズマ窒化処理で窒化銅層を形成し、ＣＶＤ法によりＣｕ膜を成膜することが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２４６３９１号公報
【特許文献２】特開２００７−２２７９５８号公報
【特許文献３】特開２０１０−０１０３３７号公報
【特許文献４】特開２００８−０６６６８０号公報
【特許文献５】特開２０１１−１９９０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１から５には、Ｃｕの移動を防止するため、Ｃｕシード層を窒化し、窒化されたＣｕシード層の上にＣｕ配線をメッキで形成することについて開示が無い。
【０００７】
Ｃｕ配線で微細化が進むと、配線のアスペクト比が大きくなり、側面でのバリア膜のカバレッジが悪くなり、バリア性が劣化しやすく、層間膜中にＣｕが移動しやすい状況となってきている。さらに、隣りとの配線間隔が微細化により狭くなり、層間膜中にＣｕが移動するとショートに至るおそれがある。
【０００８】
本発明は、層間膜中に銅が移動することを防止する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述の課題に鑑み、本発明の一態様は、半導体基板上に形成された層間膜をエッチングして溝を形成する工程と、前記溝表面にバリアメタル膜を形成する工程と、前記バリアメタル膜上に銅を含む窒化バリアシード層を形成する工程と、前記窒化バリアシード層上にメッキ法により銅を含む配線層を形成する工程と、を含む半導体装置の製造方法に関する。
【００１０】
また、本発明の別の態様は、半導体基板上に第１の層間膜を形成する工程と、前記第１の層間膜を貫通し前記半導体基板と接する第１のコンタクトプラグを形成する工程と、前記第１の層間膜上に第２の層間膜を形成する工程と、前記第２の層間膜をエッチングして溝を形成するとともに、前記コンタクトプラグを露出させる工程と、前記溝の内壁と前記第２の層間膜上とに第１のバリアメタル膜を形成する工程と、前記第１のバリアメタル膜上に銅を含む第１のバリアシード層を形成する工程と、前記第１のバリアシード層を窒化して第１の窒化バリアシード層を形成する工程と、前記第１の窒化バリアシード層上に第１の銅シード層を形成する工程と、前記第１の銅シード層上にメッキ法により第１の銅配線層を形成する工程と、を含む半導体装置の製造方法に関する。
【００１１】
さらに、本発明の他の態様は、半導体基板上に第１の層間膜を形成する工程と、前記第１の層間膜上に第２の層間膜を形成する工程と、前記第２の第２の層間膜に第1の溝を形成する工程と、前記第1の溝内に第1の配線層を形成する工程と、前記第２の層間膜上と前記第1の配線層上とに第３の層間膜を形成する工程と、前記第３の層間膜に前記第1の配線層に達するコンタクトホールを形成する工程と、前記コンタクトホールの上部を含めた前記第３の層間膜の上部をエッチングして前記第３の層間膜に第２の溝を形成する工程と、前記コンタクトホール内壁と前記第２の溝内壁と前記第３の層間膜上とに第１のバリアメタル膜を形成する工程と、前記第１のバリアメタル膜上に銅を含む第１のバリアシード層を形成する工程と、前記第１のバリアシード層を窒化して第１の窒化バリアシード層を形成する工程と、前記第１の窒化バリアシード層上に第１の銅シード層を形成する工程と、前記第１の銅シード層上にメッキ法により第１の銅配線層を形成する工程と、を含む半導体装置の製造方法に関する。
【発明の効果】
【００１２】
本発明によると、層間膜中への銅の移動を防止することが可能となる。
【００１３】
本発明の更なる利点及び実施形態を、記述と図面を用いて下記に詳細に説明する。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態における銅配線を備えた半導体装置の構成を示す断面図である。
【図２】図１に示す半導体装置の製造工程を示すフローチャートである。
【図３】図１に示す半導体装置の製造工程を説明するための断面図である。
【図４】図３に続く半導体装置の製造工程を説明するための断面図である。
【図５】図４に続く半導体装置の製造工程を説明するための断面図である。
【図６】図５に続く半導体装置の製造工程を説明するための断面図である。
【図７】図６に続く半導体装置の製造工程を説明するための断面図である。
【図８】図７に続く半導体装置の製造工程を説明するための断面図である。
【図９】本発明の第２の実施形態のおける銅配線を備えた半導体装置の構成を示す断面図である。
【図１０】図９に示す半導体装置の製造工程を示すフローチャートである。
【図１１】図９に示す半導体装置の製造工程を説明するための断面図である。
【図１２】図１１に続く半導体装置の製造工程を説明するための断面図である。
【図１３】図１２に続く半導体装置の製造工程を説明するための断面図である。
【図１４】図１３に続く半導体装置の製造工程を説明するための断面図である。
【図１５】図１４に続く半導体装置の製造工程を説明するための断面図である。
【図１６】図１５に続く半導体装置の製造工程を説明するための断面図である。
【図１７】図１６に続く半導体装置の製造工程を説明するための断面図である。
【図１８】図１７に続く半導体装置の製造工程を説明するための断面図である。
【図１９】図１８に続く半導体装置の製造工程を説明するための断面図である。
【図２０】図１９に続く半導体装置の製造工程を説明するための断面図である。
【図２１】図２０に続く半導体装置の製造工程を示すフローチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照しつつ説明する。但し、以下に説明する実施形態によって本発明の技術的範囲は何ら限定解釈されることはない。
【００１６】
（第１の実施形態）
初めに、本発明の第１の実施形態について説明する。本発明の実施形態による半導体装置では、Ｃｕシード層を窒化してＣｕＮを形成することでバリア層を形成し、さらにメッキでＣｕ層を形成することでＣｕの移動を防止する。具体的には、バリア膜（上層ＴａＮ／下層Ｔａ、Ｔａ単層でもよい）の上にＣｕシード層をたとえばスパッタで形成し、この方法に限定されないがたとえばプラズマイオン窒化法などでＣｕシード層の一部を窒化してバリア層を形成する。その上にメッキでＣｕ層を追加形成する。例えば、スパッタで第２のＣｕシード層を形成し、その上にＣｕめっき層を形成する。
【００１７】
図１は、本実施形態における銅配線を備えた半導体装置（半導体デバイス）１００の構成を示す断面図であり、図１を参照しながら、半導体デバイス１００の構成について説明する。
【００１８】
半導体基板１（以降、シリコン基板１と称する。）の上面には、第１層間絶縁膜２が設けられている。シリコン基板１は、シリコン酸化膜(ＳｉＯ２)やシリコン窒化膜(Ｓｉ３Ｎ４)からなる絶縁膜で構成された素子分離領域（図示せず）と、活性化された不純物で構成された活性領域（図示せず）を備えており、素子分離領域によって活性領域が区画されている。さらに、シリコン基板１の主面（第１層間絶縁膜２を形成した面）には、シリコン酸化膜からなるゲート絶縁膜（図示せず）と、ポリシリコンやタングステンなどからなるゲート電極（図示せず）が配置されており、前記活性領域とともにＭＯＳ（Metal Oxide Semiconductor）トランジスタを構成している。またＭＯＳトランジスタには、第１層間絶縁膜２の内部に配置された配線（図示せず）や第１コンタクトプラグ８が接続されている。ここで、第１コンタクトプラグ８の上面は、第１層間絶縁膜２の上面と面一になっている。第１層間絶縁膜２の上面には、第２層間絶縁膜３が設けられており、第２層間絶縁膜３をＺ方向に貫通して溝形状となっている第１パターン９の内部に第１配線１０が配置されている。
【００１９】
第１配線１０は、図面に対して垂直となって奥行に向かう方向（以降、第１方向と称する）へ延在しながら第１パターン９の内壁を覆うように設けられたタンタル（Ｔａ）からなる第１バリアメタル膜４と、第１バリアメタル膜４の表面を覆うように設けられた窒化銅（ＣｕＮ）からなる第１バリア層５ｂと、第１バリア層５ｂの表面を覆うように設けられた第１銅（Ｃｕ）膜５で構成されている。第１配線１０の底面を構成している第１バリアメタル膜４は、第１層間絶縁膜２に配置された第１コンタクトプラグ８と接続されている。第２層間絶縁膜３と第１配線１０の上面を覆うように、第１キャップ膜６と第３層間絶縁膜７が順次設けられている。
【００２０】
なお、半導体デバイス１００では、コンタクトプラグの上面に銅からなる第１配線を設けているが、コンタクトプラグと銅配線を一体化させて設けることもできるので、以下詳細に説明する。なお説明は、第１の実施形態と共通する内容は割愛して、相違点だけを記載するものとする。
【００２１】
次に、図２に示す工程フローを参照しながら、第１の実施形態における第１配線１０の製造工程を説明する。
【００２２】
最初に、第２層間絶縁膜３（材料としてＳｉＯ２、ＳｉＯＣなどを用いることができる）へ第１配線材料を埋め込む溝状の第１パターン９を形成（工程Ｓ１）してから、第１パターン９の内壁に第１バリアメタル膜４と後述する第１バリアシード層５ａを順次堆積する（工程Ｓ２）。次に、第１バリアシード層５ａを窒化して、ＣｕＮからなる第１バリア層５ｂを形成（工程Ｓ３）してから、第１バリア層５ｂの表面に後述する第１Ｃｕシード膜５ｃを形成（工程Ｓ４）する。次に、第１Ｃｕシード膜５ｃを電極とした電界めっき法によって、第１Ｃｕシード膜５ｃと一体となる第１Ｃｕ膜５を成膜する（工程Ｓ５）。次に、第１Ｃｕ膜５に対して第１のアニール（工程Ｓ６）を実施し、さらに第２層間絶縁膜３の上面における余分な第１配線材料をＣＭＰ（Chemical Mechanical Polishing）で除去（工程Ｓ７）してから、第２のアニール（工程Ｓ８）を行う。最後に、第１キャップ膜６と第３層間絶縁膜７を第１配線１０の上面に積層させると、第１配線１０が完成する（工程Ｓ９）。
【００２３】
次に、第１の実施形態における第１配線１０の製造方法の詳細について、図３〜図８の断面図を参照しながら説明する。
【００２４】
図３は、図１に示す半導体装置の製造工程を説明するための断面図である。公知の製法によって、シリコン基板１にいずれも図示しない素子分離領域とＭＯＳトランジスタの構成要素を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法によって、シリコン基板１の上面にシリコン酸化膜からなる第１層間絶縁膜２と第２層間絶縁膜３を形成する。なお、第１層間絶縁膜２に配置する配線並びに第１コンタクトプラグ８は、第２層間絶縁膜３の形成前に、公知の製法によって形成しておく。第２層間絶縁膜３に対して、図示しないホトレジストマスクを用いた異方性ドライエッチング法によって、第１配線１０を配置する領域に第１パターン９を形成する。ここでは、第１パターン９の幅Ｗを１３０ｎｍとしている。なお、第１パターン９の底面には、少なくともＭＯＳトランジスタと接続している第１コンタクトプラグ８の上面の一部が露出している。
【００２５】
図４は、図３に続く半導体装置の製造工程を説明するための断面図である。第１パターン９の内壁に、第１バリアメタル膜４と第１バリアシード層５ａを順次堆積する。第１バリアメタル膜４としては、Ｔａ膜を例示できる。なお第１バリアメタル膜４は、Ｔａ膜だけでなく、窒化タンタル（ＴａＮ）膜、さらにＴａＮ膜上にＴａ膜を堆積した積層膜としてもよい。第１バリアメタル膜４は、スパッタリング法によって形成することができる。なお、スパッタリング法による成膜では、第１パターン９における側面の膜厚ｔ２が、底面の膜厚ｔ１よりも薄くなる。さらに詳細に説明すると、膜厚を５ｎｍとしてＴａ膜を成膜すると、底面の膜厚ｔ１は５ｎｍとなるが、側面の膜厚ｔ２は薄膜化して３、３ｎｍとなってしまい、このままでは、第１バリアメタル膜４の側面部におけるバリア機能が低下することになる。第１バリアシード層５ａは、スパッタリング法で形成したＣｕ膜である。スパッタリング法で成膜したＣｕ膜も、Ｔａ膜と同様になる。つまり、膜厚を１０ｎｍとしてＣｕ膜を成膜すると、第１パターン９の底部における膜厚は１０ｎｍとなるが、側面の膜厚は薄膜化して６、７ｎｍとなる。なお、第１パターン９は、第１バリアメタル膜４と第１バリアシード層５ａで完全に埋設されておらず、第１バリアシード層５ａの表面で構成された新たな第１パターン９ａとなっている。
【００２６】
図５は、図４に続く半導体装置の製造工程を説明するための断面図である。プラズマ窒化法によって、第１パターン９ａの内壁を含めた第１バリアシード層５ａを第１バリア層５ｂに改質する。ここでは、第１バリアシード層５ａを全て第１バリア層５ｂに改質しているが、少なくとも第１パターン９ａの側面における第１バリアシード層５ａを第１バリア層５ｂに改質すればよく、第１パターン９ａの底面では、改質した第１バリア層５ｂと残留した第１バリアシード層５ａが積層されていてもよい。第１バリア層５ｂとしては、窒化銅（ＣｕＮ）を例示できる。第１バリアシード層５ａは、第１バリア層５ｂの材料膜として機能している。また、第１バリア層５ｂを構成しているＣｕグレインの隙間は、Ｃｕが窒素と結合することによって、第１バリアシード層５ａを構成しているＣｕグレインの隙間よりも狭くなっている。このプラズマ窒化法では、アノードカップリング型プラズマ装置を用いて、プラズマ状態とした窒素を第１バリアシード層５ａに到達させて、第１バリアシード層５ａを第１バリア層５ｂへ改質している。
【００２７】
プラズマ窒化法における条件の一例を示すと、窒素（Ｎ２）をプロセスガスとして、ガス流量を９０ｓｃｃｍ（Standard cubic centimeter per minute）、圧力を１２Ｐａ（９０ｍＴｏｒｒ）、高周波パワーを４００Ｗ、プロセス温度を４００℃、処理時間を５０秒としている。プラズマ窒化法によって形成された第１バリア層５ｂにおける窒素の濃度は、第１バリア層５ｂの表面近傍が最も高く、露出表面から第１バリアメタル膜４へ近づくとともに減少している。なお第１バリア層５ｂは、第１バリアシード層５ａを窒化して形成しているので、第１パターン９ａは、第１バリア層５ｂで完全には埋設されておらず、第１バリア層５ｂの表面で構成された新たな第１パターン９ｂとなっている。
【００２８】
プラズマ窒化法によって形成したＣｕをＣｕＮに改質した例を示したが、ＣｕＮターゲットを用いたスパッタリング法により、第１バリア層５ｂとしてＣｕＮをプラズマ窒化をすること無しに成膜してもよい。
【００２９】
図６は、図５に続く半導体装置の製造工程を説明するための断面図である。第１パターン９ｂの内壁を含めた第１バリア層５ｂの表面に、第１Ｃｕシード膜５ｃを堆積する。第１Ｃｕシード膜５ｃは、スパッタリング法によって、膜厚を１０ｎｍとして成膜したＣｕ膜である。なお、第１パターン９ｂは、第１Ｃｕシード膜５ｃで完全に埋設されておらず、第１Ｃｕシード膜５ｃの表面で構成された新たな第１パターン９ｃとなっている。
【００３０】
図７は、図６に続く半導体装置の製造工程を説明するための断面図である。電界めっき法によって、第１パターン９ｃの内部を充填するように、厚さを６２０ｎｍとした第１Ｃｕ膜５を形成する。ここで、第１Ｃｕシード膜５ｃは、第１Ｃｕ膜５のシード膜として機能している。なお第１Ｃｕシード膜５ｃは、第１Ｃｕ膜５と一体化するので、これ以降の第１Ｃｕシード膜５ｃは、第１Ｃｕ膜５に含まれるものとする。この後に、還元ガス雰囲気（例えばＨ２等）、不活性ガス雰囲気（例えば、Ａｒ、Ｎ２等）または、還元ガスと不活性ガスの混合雰囲気中で、温度110℃〜180℃の範囲で第１のアニール処理を行う。第1アニール処理を110℃〜180℃の低温で実施することにより、ボイドの発生を抑制しながら、第１Ｃｕ膜５のグレイン成長と不純物脱離を行う。
【００３１】
図８は、図７に続く半導体装置の製造工程を説明するための断面図である。ＣＭＰ法によって、第２層間絶縁膜３の上面における第１Ｃｕ膜５と第１バリア層５ｂと第１バリアメタル膜４を除去し、第１パターン９の内部だけに第１Ｃｕ膜５と第１バリア層５ｂと第１バリアメタル膜４を残留させる。この後に、還元ガス雰囲気（例えばＨ２等）、不活性ガス雰囲気（例えば、Ａｒ、Ｎ２等）または、還元ガスと不活性ガスの混合雰囲気中で、温度200℃〜350℃の範囲で第２のアニール処理を行う。第２アニール処理を200℃〜350℃の高温で実施することにより、第１Ｃｕ膜５の表面に発生するヒロックを抑制しながら、第１Ｃｕ膜５のグレインを成長させることができる。
【００３２】
次に、図１に示したように、第１Ｃｕ膜５の表面を覆うように、第１キャップ膜６および第３層間絶縁膜７を形成すると、第１配線１０が完成する。第１キャップ膜６は、第１Ｃｕ膜５の拡散を防止する機能を有し、ＣＶＤ法による炭素含有シリコン窒化膜（ＳｉＣＮ膜）を例示できる。また第３層間絶縁膜７としては、ＣＶＤ法による炭素含有シリコン酸化膜（ＳｉＯＣ）等の低誘電体膜またはシリコン酸化膜を例示できる。
【００３３】
以上のように、第１配線１０の製法によれば、プラズマ窒化法によって第１バリアシード層５ａを第１バリア層５ｂに改質しているので、少なくとも第１バリア層５ｂを構成しているＣｕグレインの隙間が、第１バリアシード層５ａを構成していたＣｕグレインの隙間よりも狭くなる。このように第１バリア層５ｂにおけるＣｕグレインの隙間が狭くなると、第１Ｃｕ膜５を構成しているＣｕ原子が、第１バリア層５ｂ中を拡散して第２層間絶縁膜３へ移動することができなくなる。
【００３４】
さらに、第１バリア層５ｂを構成しているＣｕＮのサイズが、第１バリアシード層５ａを構成していたＣｕよりも大きくなるので、ＣｕＮが第１バリアメタル膜４中を拡散して、第２層間絶縁膜３へ移動することができなくなる。このように、第１配線１０の構成では、第１バリアメタル膜４が薄膜化しても第２層間絶縁膜３へのＣｕ拡散が抑制されるので、第２層間絶縁膜３の経時破壊（TDDB：Time Dependent Dielectric Breakdown）による不良発生率を低減させて、隣接している配線がショートする確率を低下させることができる。
【００３５】
（第２の実施形態）
続いて、本発明の第２の実施形態について説明する。本発明の第２の実施形態は、上述した第１の実施形態の変形例である。以下、本実施形態において、第１の実施形態においてすでに説明した部分と同様な機能を有する部分には同一符号を付し、説明は省略する。
【００３６】
図９は、第２実施形態におけるコンタクトプラグと一体化している第２配線２０を備えた半導体デバイス２００の構成を示す断面図であり、図９を参照しながら、半導体デバイス２００の構成について説明する。
【００３７】
第１配線１０の上面には、第１キャップ膜６と第３層間絶縁膜７に位置した第２パターン１９が配置されており、第２パターン１９の内部には、第２コンタクトプラグ１８と第２配線２０が一体となって設けられている。さらに詳細に説明すると、第２パターン１９は、溝形状となった第２溝パターン１９ａと、ホール形状となった第２ホールパターン１９ｂで構成されている。第２溝パターン１９ａには、第２配線２０が設けられており、第２ホールパターン１９ｂには、第２コンタクトプラグ１８が設けられている。
【００３８】
第２コンタクトプラグ１８は、第２ホールパターン１９ｂの内壁を覆うように設けられたＴａからなる第２バリアメタル膜１４Ｂと、第２バリアメタル膜１４Ｂの表面を覆うように設けられたＣｕＮからなる第２バリア層１５ｂＢと、第２バリア層１５ｂＢの表面を覆うように設けられた第２Ｃｕ膜１５Ｂで構成されている。第２コンタクトプラグ１８の底面を構成している第２バリアメタル膜１４Ｂは、第２層間絶縁膜３に配置された第１配線１０の上面に接続されている。
【００３９】
第２配線２０は、第１方向へ延在しながら第２溝パターン１９ａの内壁を覆うように設けられたＴａからなる第２バリアメタル膜１４Ａと、第２バリアメタル膜１４Ａの表面を覆うように設けられたＣｕＮからなる第２バリア層１５ｂＡと、第２バリア層１５ｂＡの表面を覆うように設けられた第２Ｃｕ膜１５Ａで構成されている。第２配線２０の底面を構成している第２バリアメタル膜１４Ａは、第２バリアメタル膜１４Ｂに接続して一体化している。同様に、第２配線２０の底面を構成している第２バリア層１５ｂＡは、第２バリア層１５ｂＢと一体化しており、第２Ｃｕ膜１５Ａは、第２Ｃｕ膜１５Ｂと一体化している。第３層間絶縁膜７と第２配線２０の上面を覆うように、第２キャップ膜１６と第４層間絶縁膜１７が順次設けられている。
【００４０】
第２実施形態における第２配線２０の製造方法は、まず図１１に示すように、フォトリソグラフィ法とドライエッチング法によって、第３層間絶縁膜７に第２パターン１９を形成する。このとき第２パターン１９の底面には、少なくとも第１配線１０を構成している第１Ｃｕ膜５の一部が露出している。
【００４１】
次に、図１０から２０を参照しながら、第２の実施形態における第３層間絶縁膜７への第２パターン１９の形成工程を説明する。
【００４２】
初めに、図１２に示すように、第１キャップ膜６上に第３層間絶縁膜７を形成する（工程Ｓ１１）。そして図１３に示すようにリソグラフィーにより第１レジスト３０をパターニングし（工程Ｓ１２）、第３層間絶縁膜７をエッチングしてホールパターン３１を形成すると図１４に示すような構成となる（工程Ｓ１３）。続いて、図１５に示すように、第３層間絶縁膜７上と形成されたホールパターン３１内とを覆うように第２レジスト３２を塗布する（工程Ｓ１４）。塗布した第２レジスト３２をエッチバックし、ホールパターン３１内の底部に第２レジスト３２を残すと図１６の構成となる（工程Ｓ１５）。図１７に示すように、第２レジスト３２上のホールパターン３１内と第３層間絶縁膜７上にＢＡＲＣ３３を塗布し、ＢＡＲＣ３３上に第３レジスト３４をパターニングする（工程Ｓ１６）。第３レジスト３４をマスクとして、ＢＡＲＣ３３及び第３層間絶縁膜７の一部をエッチングし、溝１９ａを形成すると図１８の構成となる（工程Ｓ１７）。そして、図１９のように、ＢＡＲＣ３３及び第３レジスト３４を除去し（工程Ｓ１８）、図２０に示すように第３層間絶縁膜７をマスクにキャップ膜６をエッチングして第１Ｃｕ膜５を露出すると第２パターン１９が完成して図１１に示すような構成となる（工程Ｓ１９）。
【００４３】
第２パターン１９の形成以降は、第１配線１０における第１パターン９の形成以降と同じ製法となるため詳細な説明は割愛する。図２１は、本発明の第２の実施形態における第２配線２０の製造フローを示すフローチャートである。
【００４４】
上述したように第２パターン１９を形成した後（工程Ｓ２１）、第２パターン１９の内壁に第２バリアメタル膜１４Ｂと第２バリアシード層を順次堆積する（工程Ｓ２２）。プラズマ窒化法によって第２バリアシード層を窒化し、ＣｕＮからなる第２バリア層を形成（工程Ｓ２３）してから、スパッタリングにより第２バリア層の表面に第２Ｃｕシード膜１５ｃを形成（工程Ｓ２４）する。次に、第２Ｃｕシード膜１５ｃを電極とした電界めっき法によって、第２Ｃｕシード膜１５ｃと一体となる第２Ｃｕ膜１５を成膜する（工程Ｓ２５）。次に、第２Ｃｕ膜１５に対して第３のアニール（工程Ｓ２６）を実施し、さらに第３層間絶縁膜７の上面における余分な第２配線材料をＣＭＰで除去（工程Ｓ２７）してから、第４のアニール（工程Ｓ２８）を行う。最後に、第２キャップ膜１６と第４層間絶縁膜１７を第２配線２０の上面に積層させると、第２配線２０が完成する。
【００４５】
以上のように、第２配線２０の製法によれば、プラズマ窒化法によって第２バリアシード層を第２バリア層に改質しているので、少なくとも第２バリア層を構成しているＣｕグレインの隙間が、第２バリアシード層を構成していたＣｕグレインの隙間よりも狭くなる。このように第２バリア層におけるＣｕグレインの隙間が狭くなると、第２Ｃｕ膜１５Ａ、１５Ｂを構成しているＣｕ原子が、第２バリア層中を拡散して第３層間絶縁膜７へ移動することができなくなる。
【００４６】
さらに、第２バリア層を構成しているＣｕＮのサイズが、第２バリアシード層を構成していたＣｕよりも大きくなるので、ＣｕＮが第２バリアメタル膜１４Ａ、１４Ｂ中を拡散して、第３層間絶縁膜７へ移動することができなくなる。このように、第２配線２０の構成では、第２バリアメタル膜１４Ａ、１４Ｂが薄膜化しても第３層間絶縁膜７へのＣｕ拡散が抑制されるので、第３層間絶縁膜７の経時破壊による不良発生率を低減させて、隣接している配線がショートする確率を低下させることができる。
【００４７】
以上、本発明者によってなされた発明を各実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００４８】
1      シリコン基板（半導体基板）
2      第１層間絶縁膜
3      第２層間絶縁膜
4      第１バリアメタル膜
5      第１Ｃｕ膜
5ａ    第１バリアシード層
5ｂ    第１バリア層
5ｃ    第１Cuシード膜
6      第１キャップ膜
7      第３層間絶縁膜
8      第１コンタクトプラグ
9、 9ａ、 9ｂ、 9ｃ      第１パターン
10     第１配線
14Ａ、 14Ｂ      第２バリアメタル膜
15Ａ、 15Ｂ      第２Ｃｕ膜
15ｂＡ、 15ｂＢ  第２バリア層
16     第２キャップ膜
17     第４層間絶縁膜
18     第２コンタクトプラグ
19     第２パターン
19ａ   第２溝パターン
19ｂ   第２ホールパターン
20     第２配線
30     レジスト（第１レジスト）
31     ホールパターン
32     レジスト（第２レジスト）
33     ＢＡＲＣ
34     レジスト（第３レジスト）
100    半導体装置（半導体デバイス）
200    半導体装置（半導体デバイス）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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