(57)【要約】【課題】スキャンＢＩＳＴの故障検出率向上のための新たなＬＦＳＲシード生成法を提供する。【解決手段】この課題を解決する為に、スキャンＢＩＳＴのシード生成モデルを形成し、形成したシードモデルに対して対象故障のテスト生成を行ってＬＦＳＲのシードを生成する、各手順を備え、シード生成モデルは、前記スキャンＢＩＳＴのＬＦＳＲを被検査回路のスキャンＦＦにおけるスキャンパス長分時間展開して構成したＸＯＲネットワークと、前記被検査回路の組合せ回路部分とを備え、前記組合せ回路部分に前記ＸＯＲネットワーク出力が接続された構成を有する、スキャンＢＩＳＴのＬＦＳＲシード生成方法を提供する。【選択図】図４
2015038473.tif 000002
【特許請求の範囲】
【請求項１】
スキャンＢＩＳＴのシード生成モデルを形成し、
前記形成したシード生成モデルに対して対象故障のテスト生成を行ってＬＦＳＲのシードを生成する、各手順を備え、
前記シード生成モデルは、前記スキャンＢＩＳＴのＬＦＳＲを被検査回路のスキャンＦＦにおけるスキャンパス長分時間展開して構成したＸＯＲネットワークと、前記被検査回路の組合せ回路部分とを備え、前記組合せ回路部分に前記ＸＯＲネットワーク出力が接続された構成を有する、スキャンＢＩＳＴのＬＦＳＲシード生成方法。
【請求項２】
請求項１に記載の方法において、前記シード生成モデルは、前記ＸＯＲネットワークと前記被検査回路の組合せ回路部分との間にフェーズシフタグループが接続されている、スキャンＢＩＳＴのＬＦＳＲシード生成方法。
【請求項３】
請求項１に記載の方法において、前記シード生成モデルは、前記ＸＯＲネットワークと前記被検査回路の組合せ回路部分との間にランダム反転回路グループが接続されている、スキャンＢＩＳＴのＬＦＳＲシード生成方法。
【請求項４】
請求項３に記載の方法において、前記ランダム反転回路グループのそれぞれのランダム反転回路は、前記ＸＯＲネットワークと前記被検査回路の組合せ回路部分との間に挿入された反転論理回路と、第２のＸＯＲネットワークと、第２のＸＯＲネットワークの出力を用いて前記反転論回路の動作を制御するための反転制御回路とを備える、スキャンＢＩＳＴのＬＦＳＲシード生成方法。
【請求項５】
請求項１乃至４の何れか１項に記載の方法において、前記対象故障はスタティック故障である、スキャンＢＩＳＴのＬＦＳＲシード生成方法。
【請求項６】
請求項１に記載の方法において、前記シード生成モデルは更に、前記ＸＯＲネットワーク出力と前記スキャンＦＦ出力とを時間的に切り替えて前記組合せ回路部分に入力するためのマルチプレクサと、前記マルチプレクサの切り替えのタイミングを制御するタイミング生成器とを備える、スキャンＢＩＳＴのＬＦＳＲシード生成方法。
【請求項７】
請求項６に記載の方法において、前記シード生成モデルは更に、前記ＸＯＲネットワーク出力に接続されたフェーズシフタグループを備え、前記フェーズシフタグループの出力が前記被検査回路の組合せ回路部分および前記マルチプレクサに入力される、スキャンＢＩＳＴのＬＦＳＲシード生成方法。
【請求項８】
請求項６に記載の方法において、前記シード生成モデルは更に、前記ＸＯＲネットワーク出力に接続されたランダム反転回路グループを備え、前記ランダム反転回路グループの出力が前記被検査回路の組合せ回路部分および前記マルチプレクサに入力される、スキャンＢＩＳＴのＬＦＳＲシード生成方法。
【請求項９】
請求項８に記載の方法において、前記ランダム反転回路グループのそれぞれのランダム反転回路は、前記ＸＯＲネットワークと前記被検査回路の組合せ回路部分との間に挿入された反転論理回路と、第２のＸＯＲネットワークと、第２のＸＯＲネットワークの出力を用いて前記反転論理回路の動作を制御するための反転制御回路とを備える、スキャンＢＩＳＴのＬＦＳＲシード生成方法。
【請求項１０】
請求項１に記載の方法において、前記シード生成モデルは更に、前記組合せ回路部分の複製である第２の組合せ回路部分を有し、当該第２の組合せ回路部分の入力には前記ＸＯＲネットワークの出力と前記組合せ回路部分の出力とが接続される、スキャンＢＩＳＴのＬＦＳＲシード生成方法。
【請求項１１】
請求項１に記載の方法において、前記シード生成モデルは更に、前記ＬＦＳＲを前記スキャンパス長＋１スキャンシフト分時間展開して構成した第２のＸＯＲネットワークと、前記ＸＯＲネットワーク出力と前記第２のＸＯＲネットワーク出力とを時間的に切り替えて前記組合せ回路部分に入力するためのマルチプレクサと、前記マルチプレクサの切り替えのタイミングを制御するタイミング生成器とを備える、スキャンＢＩＳＴのＬＦＳＲシード生成方法。
【請求項１２】
請求項６乃至１１の何れか１項に記載の方法において、前記対象故障は遅延故障である、スキャンＢＩＳＴのＬＦＳＲシード生成方法。
【請求項１３】
請求項１乃至１２の何れか１項に記載の方法において、前記対象故障のテスト生成は自動テストパターン生成ツールを用いて行われる、スキャンＢＩＳＴのＬＦＳＲシード生成方法。
【請求項１４】
スキャンＢＩＳＴのＬＦＳＲを被検査回路のスキャンＦＦにおけるスキャンパス長分時間展開してＸＯＲネットワークを形成し、当該ＸＯＲネットワークを前記被検査回路の組合せ回路部分に接続することによってシード生成モデルを形成する手順と、
前記シード生成モデルに対して対象故障のテスト生成を行って前記ＬＦＳＲのシードを生成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体。
【請求項１５】
スキャンＢＩＳＴのＬＦＳＲを被検査回路のスキャンＦＦにおけるスキャンパス長分時間展開して構成したＸＯＲネットワークと、前記ＸＯＲネットワーク出力と前記スキャンＦＦ出力とを時間的に切り替えて前記被検査回路の組合せ回路部分に印加するマルチプレクサと、前記マルチプレクサの切換えタイミングを制御するタイミング生成器と、によってシード生成モデルを形成する手順と、
前記シード生成モデルに対して対象故障のテスト生成を行って、前記ＬＦＳＲのシードを形成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体。
【請求項１６】
スキャンＢＩＳＴのＬＦＳＲを被検査回路のスキャンＦＦにおけるスキャンパス長分時間展開して構成したＸＯＲネットワークと、前記被検査回路の組合せ回路部分と、前記ＬＦＳＲを前記スキャンパス長＋１スキャンシフト分時間展開して構成した第２の組合せ回路部分とを備え、前記ＸＯＲネットワーク出力を前記組合せ回路部分の入力に接続し、前記ＸＯＲネットワーク出力と前記組合せ回路部分出力とを前記第２の組合せ回路部分の入力に接続してシード生成モデルを形成する手順と、
前記シード生成モデルに対して対象故障のテスト生成を行って、前記ＬＦＳＲのシードを形成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体。
【請求項１７】
スキャンＢＩＳＴのＬＦＳＲを被検査回路のスキャンＦＦにおけるスキャンパス長分時間展開して構成したＸＯＲネットワークと、前記被検査回路の組合せ回路部分と、前記ＬＦＳＲを前記スキャンパス長＋１スキャンシフト分時間展開して構成した第２のＸＯＲネットワークと、前記ＸＯＲネットワークまたは前記第２のＸＯＲネットワーク出力を時間的に切り替えて前記組合せ回路部分に印加するマルチプレクサと、前記マルチプレクサの切換えタイミングを制御するタイミング生成器とによって、シード生成モデルを形成する手順と、
前記シード生成モデルに対して対象故障のテスト生成を行って、前記ＬＦＳＲのシードを形成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の組込み自己テストのためのシード生成方法であり、更に具体的には、高い故障検出率が得られ、高速にシード生成することができ、且つシード数も減らすことができるスキャンＢＩＳＴのＬＦＳＲシード生成法及びそのプログラムを記憶する記憶媒体に関するものである。
【背景技術】
【０００２】
近年のデバイス技術の進歩により、ディジタル集積回路の集積度が向上し、大規模なシステムをＬＳＩ上に実装することが可能となった。しかし、回路の大規模化に伴い、テストはますます困難となり、テスト生成時間の増加など、テストコストの増大が問題となっている。テストコストとテスト容易性は相関があり、増大するテストコストを少なくするためにはテストを容易にすることが考えられる。テストを容易にするために、回路内に付加回路を組み込んでおくことをテスト容易化設計といい、その１つとしてスキャン設計がある。スキャン設計は順序回路を構成する各フリップフロップに外部から自由に状態を設定でき、それらのフリップフロップの状態を外部から観測できる。スキャン設計された順序回路のテスト生成の問題は、組合せ回路のテスト生成問題として扱うことができ、テスト生成容易性が向上する。
【０００３】
外部テスト装置を簡略化する設計法として組込み自己テスト方式（ＢＩＳＴ：Ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）がある。ＢＩＳＴではテストパターンを発生する回路およびテストパターンに対する出力応答を調べる回路を用いる。ＢＩＳＴでのパターン発生回路としては、疑似ランダムパターンを発生する線形フィードバックシフトレジスタ（ＬＦＳＲ：Ｌｉｎｅａｒ  ｆｅｅｄｂａｃｋ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ）が主に用いられ、出力応答を調べる回路はＭＩＳＲ（ｍｕｌｔｉｐｌｅ−ｉｎｐｕｔ  ｓｉｇｎａｔｕｒｅ  ｒｅｇｉｓｔｅｒ）を使用する。ＭＩＳＲは回路の出力応答を圧縮する回路であるが、本発明ではパターン発生回路と被検査回路のみを扱う。
【０００４】
パターン発生回路のＬＦＳＲはフィードバック位置によってはすべて０のパターンを除くすべてのパターンを疑似ランダムに発生することができる。しかし、ＬＦＳＲの動作は決定的であるため、回路によっては疑似ランダムパターンでは高い故障検出率を達成できないものがある。疑似ランダムパターンによるテストに耐性がある故障をランダムパターン耐性故障という。このような故障がある回路で高い故障検出率を達成するには、ＬＦＳＲのレジスタの初期値（ＬＦＳＲのレジスタへ最初に設定する値のことをシード（ｓｅｅｄ）と言う）を再設定する（リシードするという）ことが有効であることが知られている。
【０００５】
具体的には、あるシードからいくつかのパターンを生成してテストを行い、それまでに印加されたテストで未検出の故障に対してそれぞれの故障を検出できるシードにリシードし、テストを繰り返す。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１５６７６１号公報
【特許文献２】特開平６−５２００５号公報
【特許文献３】特開２００８−１１７３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来のＬＦＳＲシード生成法として、その故障に対してテスト生成し、得られたテストパターンをＬＦＳＲのシードに変換する方法があるが、必ずしも変換できるとは限らず、故障検出率が低下することがある。また、シードへの変換率を向上するためのドントケア付きテスト生成によりシード数が多くなるといった問題がある。本発明は、これらの問題点を踏まえたうえで、スキャンＢＩＳＴの故障検出率向上のための新たなＬＦＳＲシード生成法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様では、前記課題を解決する為に、スキャンＢＩＳＴのシード生成モデルを形成し、前記形成したシード生成モデルに対して対象故障のテスト生成を行って前記ＬＦＳＲのシードを生成する、各手順を備え、前記シード生成モデルは、前記スキャンＢＩＳＴのＬＦＳＲを被検査回路のスキャンＦＦにおけるスキャンパス長分時間展開して構成したＸＯＲネットワークと、前記被検査回路の組合せ回路部分とを備え、前記組合せ回路部分に前記ＸＯＲネットワーク出力が接続された構成を有する、スキャンＢＩＳＴのＬＦＳＲシード生成方法を提供する。
【０００９】
第１の態様において、前記シード生成モデルは、前記ＸＯＲネットワークと前記被検査回路の組合せ回路部分との間にフェーズシフタグループが接続されていても良い。また、前記ＸＯＲネットワークと前記被検査回路の組合せ回路部分との間にランダム反転回路グループが接続されていても良い。このランダム反転回路グループのそれぞれのランダム反転回路は、前記ＸＯＲネットワークと前記被検査回路の組合せ回路部分との間に挿入された反転論理回路と、第２のＸＯＲネットワークと、第２のＸＯＲネットワークの出力を用いて前記反転論理回路の動作を制御するための反転制御回路とを備える。また、前記対象故障は縮退故障であっても良い。また、対象故障のテスト生成は自動テストパターン生成ツールを用いて行っても良い。
【００１０】
さらに、第１の態様において、前記シード生成モデルは更に、前記ＸＯＲネットワーク出力と前記スキャンＦＦ出力とを時間的に切り替えて前記組合せ回路部分に入力するためのマルチプレクサと、前記マルチプレクサの切り替えのタイミングを制御するタイミング生成器とを備えていても良い。このシード生成モデルは、更に、フェーズシフタグループまたはランダム反転回路グループを備えていても良い。
【００１１】
さらに、第１の態様において、前記シード生成モデルは更に、前記組合せ回路部分の複製である第２の組合せ回路部分を有し、当該第２の組合せ回路部分の入力には前記ＸＯＲネットワークの出力と前記組合せ回路部分の出力とが接続されるようにしても良い。
【００１２】
さらに、第１の態様において、前記シード生成モデルは更に、前記スキャンＢＩＳＴのＬＦＳＲを被検査回路のスキャンＦＦにおけるスキャンパス長＋１スキャンシフト分時間展開して構成した第２のＸＯＲネットワークと、前記ＸＯＲネットワーク出力と前記第２のＸＯＲネットワーク出力とを時間的に切り替えて前記組合せ回路部分に入力するためのマルチプレクサと、前記マルチプレクサの切り替えのタイミングを制御するタイミング生成器とを備えるようにしても良い。
【００１３】
本発明の第２の態様では、前記課題を解決する為に、スキャンＢＩＳＴのＬＦＳＲを被検査回路のスキャンＦＦにおけるスキャンパス長分時間展開してＸＯＲネットワークを形成し、当該ＸＯＲネットワークを前記被検査回路の組合せ回路部分に接続することによってシード生成モデルを形成する手順と、前記シード生成モデルに対して対象故障のテスト生成を行って前記ＬＦＳＲのシードを生成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体を提供する。
【００１４】
本発明の第３の態様では、前記課題を解決する為に、スキャンＢＩＳＴのＬＦＳＲを被検査回路のスキャンＦＦにおけるスキャンパス長分時間展開して構成したＸＯＲネットワークと、前記ＸＯＲネットワーク出力と前記スキャンＦＦ出力とを時間的に切り替えて前記被検査回路の組合せ回路部分に印加するマルチプレクサと、前記マルチプレクサの切換えタイミングを制御するタイミング生成器と、によってシード生成モデルを形成する手順と、前記シード生成モデルに対して対象故障のテスト生成を行って、前記ＬＦＳＲのシードを形成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体を提供する。
【００１５】
本発明の第４の態様では、前記課題を解決する為に、スキャンＢＩＳＴのＬＦＳＲを被検査回路のスキャンＦＦにおけるスキャンパス長分時間展開して構成したＸＯＲネットワークと、前記組合せ回路部分を複製した第２の組合せ回路部分とを備え、前記ＸＯＲネットワーク出力を前記組合せ回路部分の入力に接続し、前記ＸＯＲネットワーク出力と前記組合せ回路部分出力とを前記第２の組合せ回路部分の入力に接続してシード生成モデルを形成する手順と、前記シード生成モデルに対して対象故障のテスト生成を行って、前記ＬＦＳＲのシードを形成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体を提供する。
【００１６】
本発明の第５の態様では、前記課題を解決する為に、スキャンＢＩＳＴのＬＦＳＲを被検査回路のスキャンＦＦにおけるスキャンパス長分時間展開して構成したＸＯＲネットワークと、前記被検査回路の組合せ回路部分と、前記ＬＦＳＲを前記スキャンＦＦにおけるスキャンパス長＋１スキャンシフト分時間展開して構成した第２のＸＯＲネットワークと、前記ＸＯＲネットワークまたは前記第２のＸＯＲネットワーク出力を時間的に切り替えて前記組合せ回路部分に印加するマルチプレクサと、前記マルチプレクサの切換えタイミングを制御するタイミング生成器とによって、シード生成モデルを形成する手順と、前記シード生成モデルに対して対象故障のテスト生成を行って、前記ＬＦＳＲのシードを形成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体を提供する。
【発明の効果】
【００１７】
本発明のスキャンＢＩＳＴのＬＦＳＲシード生成法では、高い故障検出率が得られ、高速にシード生成することができ、さらにシード数も減らすことができる優れた作用効果を呈するものである。即ち、本発明の方法によれば、被検査回路に対して、テストモード時のスキャンＢＩＳＴ回路と同じ動作を模擬できる。そして直接シードを求めることが出来るため、ドントケア付きテスト生成をする必要がなく、従来手法と比べてパターン数を抑えることができる。また、シードを生成する過程で生成したシードがどの程度の故障を検出できるか確認するため、改めて故障シミュレーションを行わなくて済む。そのためテスト時間を減らせる利点もある。
【図面の簡単な説明】
【００１８】
【図１】従来のシード生成方法を示す図。
【図２】本発明に係るシード生成方法を示す図。
【図３】ＢＩＳＴモデルを示す図。
【図４】本発明の第１の実施形態に係るシード生成モデルを示す図。
【図５（Ａ）】本発明の第２の実施形態に係るシード生成モデルを示す図。
【図５（Ｂ）】図５（Ａ）に示すモデルの他の実施例を示す図。
【図５（Ｃ）】図５（Ｂ）のモデルで対象とするＬｏＣ方式のテスト動作を示すタイミングチャート。
【図６】本発明の第３の実施形態に係るシード生成モデルを示す図。
【図７（Ａ）】本発明の第４の実施形態に係るシード生成モデルを示す図。
【図７（Ｂ）】図７（Ａ）のモデルで対象とするＬｏＳ方式のテスト動作を示すタイミングチャート。
【図８】３ステージＬＦＳＲ、外部入力数２、スキャンパス長３のサンプル回路を示す図。
【図９】ＬＦＳＲの時間展開の一例を示す図。
【図１０】ＸＯＲネットワークの一例を示す図。
【図１１】シード生成モデルの一例を示す図。
【図１２】縮退故障を有するサンプル回路の一例を示す図。
【図１３】本発明の一実施形態に係るシード生成例を示す図。
【図１４】従来法によるテスト生成とシード変換の一例を示す図。
【図１５（Ａ）】組合せ回路を示す図。
【図１５（Ｂ）】順序回路を示す図。
【図１６】Ｄ型フリップフロップを示す図。
【図１７】ＡＮＤゲート入力の０縮退故障を示す図。
【図１８】テスト生成を示す図。
【図１９】スキャン設計されたフリップフロップを示す図。
【図２０】スキャン設計された順序回路を示す図。
【図２１】ＬＦＳＲの構造を示す図。
【図２２】３ステージＬＦＳＲの構造を示す図。
【図２３】ＢＩＳＴの構造を示すブロック図。
【図２４】スキャン設計された回路のＢＩＳＴを示す図。
【図２５】ランダムパターン耐性故障がある回路を示す図。
【図２６（Ａ）】フェーズシフタを備えたＢＩＳＴモデルを示す図。
【図２６（Ｂ）】ランダム反転回路を備えたＢＩＳＴモデルを示す図。
【図２６（Ｃ）】フェーズシフタ付きシード生成モデル（スタティック）を示す図。
【図２６（Ｄ）】フェーズシフタ付きシード生成モデル（遅延）を示す図。
【図２６（Ｅ）】ランダム反転付きシード生成モデル（スタティック）を示す図。
【図２６（Ｆ）】ランダム反転付きシード生成モデル（遅延）を示す図。
【図２７】遷移故障を説明するための図。
【図２８】ＬｏＣ（ブロードサイド）方式のタイミングチャート。
【図２９】ＬｏＣ方式テスト（ブロードサイドテスト）の時間展開モデル表現。
【図３０】ＬｏＳ（スキュードロード）方式のタイミングチャート。
【図３１】遅延故障用シード生成モデル１を示す図。
【図３２】シード生成モデル１のタイミングチャート
【図３３】ｂ２１−全故障に対する検出率推移を示す図。
【図３４】ｂ２１−１０ｋ印加後未検出故障に対する検出率推移を示す図。
【図３５】ｂ１９−５０ｋ印加後未検出故障に対する検出率推移を示す図。
【図３６】ｂ１９−５０ｋ印加後未検出故障に対する検出率推移を示す図。
【発明を実施するための形態】
【００１９】
以下に、本発明の一実施形態を図面を参照して説明する。なお、以下の実施形態は本発明の説明目的のために提供され、本発明を限定するものではなく、本発明は、特許請求の範囲によってのみ限定される。
【００２０】
図１は、従来のスキャンＢＩＳＴのＬＦＳＲシード生成方法を概念的に示すブロック図である。従来の手法では、先ず、被検査回路（ＣＵＴ）のネットリストを自動テストパターン生成ツール（ＡＴＰＧ）によって処理することにより、テストパターンを生成する。次に、このようにして得たテストパターンをシード変換してＬＦＳＲのシードを求める。このように、従来の手法では、テストパターン生成とシード生成との２段階の処理（ツーパス）を経てＬＦＳＲのシードを求めている。ところがこの方法では、テストパターンをシードに変換できない場合も発生し、その結果、故障の検出率が低下すると言う問題が存在する。
【００２１】
このような従来のツーパスシード生成法に対して、本発明者等は、ネットリストからテストパターンを作成することなく、ＡＴＰＧによって直接シードを生成することができれば全てのシードが作成可能であると考えた。
【００２２】
図２は、本発明者等が提案するワンパスシード作成方法の手順を概念的に示すブロック図である。本方法では、ＡＴＰＧによって直接シードを作成する為に、先ず、ネットリストから、製造する回路（被検査回路、ＣＵＴ）をシードを作るために適した回路に擬似的に変換し、変換された回路に対してＡＴＰＧを適用してシードを生成する。図２では、変換された回路をシード生成モデルとして示している。このワンパスシード生成方法を実現することにより、完全なシード生成を行うことができ、シード品質の向上が期待できる。また、シミュレーションの効果が期待できるので、シード数が少なくなる可能性がある。
【００２３】
本発明では、図２のワンパスシード生成を実現する為に、ＢＩＳＴにおいてテストパターン発生器として使用されるＬＦＳＲと、被テスト回路である順序回路の各スキャンＦＦの状態情報とを時間的に展開してＸＯＲ（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）ネットワークを構成し、このＸＯＲネットワークをＣＵＴの組合せ回路部分に接続した構成のシード生成モデルを提案する。
【００２４】
図３は、対象ＢＩＳＴモデルを示すブロック図である。図３において、１はＬＦＳＲ、２は被検査回路（ＣＵＴ）、３は応答圧縮器（ＭＩＳＲ）を示す。ＣＵＴ２は、順序回路の組合せ回路部分２０とスキャンＦＦチェーン３０とから構成される。本発明では、応答圧縮器３については考慮しない。
【００２５】
図４は、本発明の第１の実施形態に係るシード生成モデルの構成を示す図である。本実施形態のモデルはベースモデルであって、スタティック故障を対象とする。図示するように、本実施形態のシード生成モデルは、ＢＩＳＴのＬＦＳＲ１をスキャンＦＦ３０（図３参照）の最長スキャンパス長分だけ時間的に展開して構成したＸＯＲネットワーク１０を順序回路の組合せ回路部分２０の入力に接続して構成される。ここで、図３に示す被検査回路（ＣＵＴ）２からスキャンＦＦ３０を取り除いたときの、元のスキャンＦＦ３０から組合せ回路部分２０への入力を擬似外部入力（ＰＰＩｓ）とし、組合せ回路部分２０から元のスキャンＦＦ３０への出力を擬似外部出力（ＰＰＯｓ）とする。このモデルによって、テストモード時のスキャンＢＩＳＴ回路と同じ動作を模擬することができる。従って、このシード生成モデルに対して単一縮退故障モデルなど向けのＡＴＰＧを適用すれば、図２に示すように、ＣＵＴに対するテストパターンを生成することなく当該故障モデルの故障を検出するためのシードを直接求めることができる。ＸＯＲネットワークについては、図８〜図１０を参照して後述する。
【００２６】
以下の図５（Ａ）、図５（Ｂ）、図６および図７（Ａ）は、遅延故障検出用のシード生成モデルを示す。図５（Ａ）に示すシード生成モデルは、遅延故障ＬｏＣテスト向けシード生成モデル１であり、図６は遅延故障ＬｏＣテスト向けシード生成モデル２を示す。更に、図７（Ａ）に示すモデルは、遅延故障ＬｏＳテスト向けのシード生成モデルである。
【００２７】
図５（Ａ）に示すモデルは、ランチオフキャプチャ（或いはブロードサイド、以下ＬｏＣ）方式で遅延故障をテストするためのシード生成モデルであり、マルチクロックキャプチャに対応するモデルを示す。このモデルは、図４に示すベースモデル（ＸＯＲネットワーク１０と組合せ回路部分２０）に対して、マルチプレクサ４０とマルチプレクサ４０の入力を時間的に切り替えるタイミング生成回路５０とを付加した構成を有する。マルチプレクサ４０は、組合せ回路部分２０への入力信号を、ＸＯＲネットワーク１０の出力とスキャンＦＦ３０の出力との間で切り替える働きをする。マルチプレクサ４０は、スキャンシフト中、および、第１パターン目印加時は１に設定され、第２パターン目印加時は０（マルチサイクルキャプチャではキャプチャ中０）に設定される。
【００２８】
図５（Ｂ）は、図５（Ａ）に示すモデルの他の実施例を示す図であって、遅延故障を２パターンテスト（２サイクルキャプチャ）で検出するためのモデルである。点線５２で示す回路が、２パターンテストの場合のタイミング生成回路の一例である。図５（Ｃ）は、２パターンテストに対応したＬｏＣテストにおけるテストパターン取り込みのタイミングチャートである。
【００２９】
ＬｏＣテストにおいては、まず、スキャンイネーブル信号（ＳＥ）を１（スキャンシフトモード）にしてスキャンパス長（複数スキャンパスがある場合は最も長いスキャンパスのスキャンＦＦ数）分のサイクルだけスキャンクロックを印加することにより、スキャン入力（ＳＩ）からテストパターンをスキャンＦＦに設定（シフトイン）すると同時にスキャンＦＦの値（２パターンテストに対する応答）をスキャン出力（ＳＯ）から観測（シフトアウト）する。ここで設定されたパターンが２パターンテストの第１パターンに対応する。次に、ＳＥを０（通常動作モード）にして通常クロックを２サイクル印加する。このとき、１サイクル目でＦＦにロードされた値が２パターンテストの第２パターンとなる。また、２サイクル目でＦＦにロードされた値が２パターンテストに対する応答になる。これを繰り返すことによりテストを実施する。なお、通常動作モードにおいて通常クロックを２サイクル以上入れるテストをマルチサイクルキャプチャテストという。
【００３０】
図６は、ＬｏＣテスト用シード生成モデル２を示す。このモデルは、ＸＯＲネットワーク１０と、被検出回路の組合せ回路部分２０と、この組合せ回路部分２０を複製した第２の組合せ回路部分２０’とからなる。縮退故障のテスト生成により遅延故障のための２パターンテストを生成することができることが知られている。これには２時刻展開モデルを用いる。組合せ回路部分を２つ複製し、ＰＩは２つの回路ともにＸＯＲネットワークの出力に接続し、１つ目の回路のＰＰＯと２つ目の回路のＰＰＩを接続することで組合せ回路のみで２パターンテストを生成することができる。例えば、対象とする回路のある信号線に対し立ち上がり遷移故障のテスト生成を行うものとして考えるためには、１つ目の組合せ回路は、対象とする回路の故障を想定した信号線と同じ部位を０に設定し、２つ目の組合せ回路では同じ部位に０縮退故障を想定してテスト生成を行えばよい。
【００３１】
図７（Ａ）は、ランチオフシフト（またはスキュードロード、以下、ＬｏＳ）方式によって遅延故障をテストするためのシード生成モデルを示す。このモデルは、図４のベースモデルに対して、図３のＬＦＳＲ１をスキャンＦＦ３０の最長スキャンパス長＋１スキャンシフト分だけ時間的に展開して構成した第２のＸＯＲネットワーク１０’と、ＸＯＲネットワーク１０と第２のＸＯＲネットワーク１０’のいずれかの出力を時間的に選択して組合せ回路部分２０に印加するためのマルチプレクサ４０とタイミング生成回路５０とを付加した構成を有する。図示するモデルはマルチクロックキャプチャに対応しているが、タイミング生成回路として第１パターン印加時に１を出力し第２パターンキャプチャクロックに同期して０を出力する回路を用いれば、２パターンテストに対応するモデルとなる。
【００３２】
図７（Ｂ）に２パターンテストに対応したＬｏＳテストにおけるテストパターン取り込みのタイミングチャートを示す。ＬｏＳテストにおいては、まず、スキャンシフトモードにしてスキャンパス長分のサイクルだけスキャンクロックを印加することにより、スキャン入力から２パターンテストの第１パターンをシフトインすると同時に２パターンテストに対する応答をシフトアウトする。次に、スキャンシフトモードのまま、スキャンクロックをもう１サイクル印加する。ここでスキャンＦＦに設定される値が２パターンテストの第２パターンとなる。そして、ＳＥを０（通常動作モード）にして通常クロックを１サイクル印加する。ここでＦＦにロードされた値が２パターンテストに対する応答になる。ただし、最後のスキャンクロック印加から通常クロックを印加するまでの周期は、通常クロックと等しくなければならない。これを繰り返すことによりテストを実施する。
【００３３】
以下に、図４〜図７に示した本発明の各実施形態に係るシード生成モデルを、更に詳細に説明する。
先ず、ＸＯＲネットワークについて説明する。
図８は、３ステージＬＦＳＲ、外部入力数２、スキャンパス長３のサンプル回路を示す図である。図において、８１は３ステージＬＦＳＲ、８２はＣＵＴ，８３はＣＵＴ８２の組合せ回路部分、８４はＣＵＴ８２のスキャンパスを示す。ＬＦＳＲはＸＯＲとＦＦとによって構成されている。従って、スキャンパス８４の状態情報を時間的に展開すると、被検査回路はＦＦのない組合せ回路と考えることができる。そのため、ある時刻の各スキャンＦＦと外部入力の値を、シードの関数として表現することができる。
【００３４】
図９は、図８のＬＦＳＲ８１のシードを（ＦＦ０、ＦＦ１、ＦＦ２）＝（Ｓ０、Ｓ１、Ｓ２）とし、スキャンパス８４に値が満たされたときのＰＩ０、ＰＩ１およびスキャンパス８４の各ＦＦ（ＳＦＦ０、ＳＦＦ１、ＳＦＦ２）の値を、上述の通り時間的に展開し、シードだけで表現した図である。図示するように、ＬＦＳＲ８１に入力されるシードの値と組合せ回路部分８３への外部入力の値とは依存関係があり、従ってこの関係を論理回路に表すことができる。ＬＦＳＲとスキャンパスの構造をこのようにして時間展開したものをＸＯＲネットワークと呼ぶ。図１０に、図９の入出力関係に基づいて形成したＸＯＲネットワーク１０１を示す。
【００３５】
図１１は、図１０に示したＸＯＲネットワーク１０１をＣＵＴの組合せ回路部分８３に接続して構成したシード生成モデルを示す図であり、図４に示したベースモデルを図８のサンプル回路に適用したものである。このように、ＣＵＴの組合せ回路部分８３のみを抽出して、その入力にＸＯＲネットワーク１０１を接続することにより、テストモード時のスキャンＢＩＳＴ回路と同じ動作を模擬でき、このモデルにＡＴＰＧを適用することにより、直接シードを求めることができる。その結果、ドントケア付きテスト生成をする必要がなく、従来手法よりパターン数を抑えることができる。また、シードを生成する過程で生成したシードがどの程度の故障を検出できるか確認するため、改めて故障シミュレーションを行わなくて済む。そのためシード生成時間を減らせる利点もある。これらの点について実験により評価する。本発明法の有効性は、後述する実験例におけるＩＴＣ’９９ベンチマーク回路を用いた実験によって評価した結果で紹介する。
【００３６】
図１２は、３ステージＬＦＳＲ、外部入力数２、スキャンパス長３のサンプル回路を示す図であり、組合せ回路部分に１縮退故障を有している。図１３は、図１２の回路に対して形成したシード生成モデルによって、対象故障に対するシードを生成する例を示している。図１４は、従来手法によるテスト生成とシード変換例を示し、テストパターン：（０、Ｘ、Ｘ、１、１）がシードに変換できない場合を示している。
【００３７】
以下に、本発明の理解を容易にするために、スキャンＢＩＳＴ：組込み自己テスト方式、ＬＦＳＲ：線形フィードバックシフトレジスタ（ＬＦＳＲ、ｌｉｎｅａｒ  ｆｅｅｄ−ｂａｃｋ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ）等の諸定義と本発明に関係する各例について説明する。
【００３８】
図１５（Ａ）に組合せ回路を、図１５（Ｂ）に順序回路を示す。入力値、出力値および内部状態の値が０または１の値の組み合わせとして表現することのできる回路を論理回路（ｌｏｇｉｃ  ｃｉｒｃｕｉｔ）という。論理回路はさらに、組合せ回路（ｃｏｍｂｉｎａｔｉｏｎａｌ  ｃｉｒｃｕｉｔ）（ａ）と順序回路（ｓｅｑｕｅｎｔｉａｌ  ｃｉｒｃｕｉｔ）（ｂ）に分類できる。組合せ回路では、回路の出力値がそのときの入力値だけにより決まり、順序回路では、入力値だけでは決まらず、回路の内部状態に依存する。組合せ回路は図１５（Ａ）に示すように組合せ回路部分（ｃｏｍｂｉｎａｔｉｏｎａｌ  ｃｏｍｐｏｎｅｎｔ）１５２のみから成る。ＰＩ、ＰＯはそれぞれ外部入力、外部出力を表す。順序回路は、図１５（Ｂ）に示すように、組合せ回路部分１５２と複数のフリップフロップ（Ｆｌｉｐ−Ｆｌｏｐ、ＦＦ）１５５によって構成される状態記憶部分から成る。順序回路において、出力はそのときに印加された入力の値と内部状態の値によって決められる。また、内部状態は、そのときの入力と内部状態によって次の時刻の内部状態へと変化する。本実施形態では、図１６に示すＤ型のフリップフロップ１６６を扱う。ＦＦ１６６はデータ入力（Ｄ）とデータ出力（Ｑ）およびクロック入力（ＣＬＫ）があり、クロック信号によってデータを取り込む。
【００３９】
回路を構成する要素に物理的欠陥があれば、回路が正しい動作をしなくなる。このような物理的欠陥を回路の故障という。故障は回路の故障による影響をモデル化した故障モデルとして扱う。論理回路の論理機能が故障により別な論理機能に変化してしまう故障モデルを論理（スタティック）故障という。代表的なスタティック故障モデルには縮退故障（ｓｔｕｃｋ−ａｔ−ｆａｕｌｔ）がある。縮退故障とは回路内の信号線の値が１または０に固定される故障で、１に固定される故障を１縮退故障（ｓｔｕｃｋ−ａｔ−１、ｓ−ａ−１）といい、０に固定される故障を０縮退故障（ｓｔｕｃｋ−ａｔ−０、ｓ−ａ−０）という。縮退故障の例として、図１７に示す回路について考える。
【００４０】
図１７のアンド回路１７７において、信号線ｘ、ｙにそれぞれ１を印加したとき、故障がない場合は信号線ｚに１が出力されるが、ｘ上にｓ−ａ−０が存在する場合は０が出力される。なお、故障モデルには、縮退故障の他にブリッジ故障、遅延故障、トランジスタ故障など多くのモデルが考えられている。
【００４１】
論理回路が設計通りに製造されているかどうかを確かめることをテスト（ｔｅｓｔｉｎｇ）という。テストは、テスト生成（ｔｅｓｔ  ｇｅｎｅｒａｔｉｏｎ）とテスト実行（ｔｅｓｔ  ａｐｐｌｉｃａｔｉｏｎ）の２つの過程からなり、テスト生成では故障を想定し、その故障箇所を故障値とは逆の値を設定（活性化）し、その値を外部出力まで伝搬するテストパターンを求める。テスト実行ではテスト生成で得られたテストパターンを回路に印加し、その出力応答と期待値とを比較することで故障の有無を判断する。
【００４２】
例えば図１８に示す信号線Ｆがｓ−ａ−０である回路のテスト生成について考える。ｓ−ａ−０を活性化するためにＡ、Ｂは１となる。その値を誤り信号として外部出力までに伝搬するためにＧを０、Ｉを１にする必要がある。Ｇを０にするのはＣ、Ｄのどちらかが０、もう片方はドントケア（Ｘ）となり、Ｉを１にするためにＥは０となる。以上より、信号線Ｆのｓ−ａ−０を検出するテストパターンの１つは（Ａ、Ｂ、Ｃ、Ｄ、Ｅ）＝（１、１、０、Ｘ、０）であることがわかる。
【００４３】
テストの評価尺度には故障検出率と故障検出効率がある。故障検出率とは対象とする故障の内、どれだけの故障が検出できたかというものであり、数１で表される。
【００４４】
【数１】
2015038473.tif 000003
【００４５】
故障検出効率は対象とする故障のうち、どれだけの故障を検出できたかに加えて、冗長故障と呼ばれる入出力対応では故障を検出できない故障であると識別された故障をいくつ識別したかを示す比率であり、数２で表される。
【００４６】
【数２】
2015038473.tif 000004
【００４７】
図１９にスキャン設計されたＦＦの一例を示す。テスト容易化設計の１つとしてスキャン設計がある。スキャン設計では、ＦＦ１９１に外部から直接入力できるようにスキャン入力（ｓｃａｎ  ｉｎ）を設け、通常動作時のデータ入力（Ｄｉｎ）とスキャン入力をマルチプレクサ（ＭＵＸ）１９２で切り替えてＦＦ１９１に入力できるようにする。ＦＦ１９１の出力はスキャン出力（ｓｃａｎ  ｏｕｔ）から外部へ観測できるようにする。ＦＦ１９１ごとにスキャン入力出力端子を用意すると余分の端子がＦＦ１９１の個数の２倍必要となり実用的でない。そこでＦＦ１９１を一列に連結し、シフトレジスタとして動作できるようにする。このようにスキャン設計されたＦＦの集合をスキャンパスと呼ぶ。
【００４８】
図２０にスキャン設計された順序回路の一例を示す。スキャン設計された順序回路では、ＦＦ１９１をシフトレジスタとして動作させることができるので、容易に各ＦＦ１９１を任意の状態に設定できると同時に、それらの状態を観測することができる。そのため、スキャン設計された回路のテスト生成の問題は組合せ回路の問題として取り扱うことができる。
【００４９】
図２１は、ＬＦＳＲの一例を示す。
組込み自己テスト方式（ＢＩＳＴ）のテストパターン発生回路としては、主に線形フィードバックシフトレジスタ（ＬＦＳＲ：ｌｉｎｅａｒ  ｆｅｅｄ−ｂａｃｋ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ）が用いられている。図示のＬＦＳＲのモデルにおいて、ｃｉ＝０のとき、ＸＯＲへフィードバック無、ｃｉ＝１のとき、ＸＯＲへフィードバック有である。ＸＯＲへのフィードバック位置を多項式で表現することができ、その多項式のことを特性多項式という。図２１におけるＬＦＳＲの特性多項式は数３のように表せる。
【００５０】
【数３】
2015038473.tif 000005
【００５１】
この式に原始多項式が用いられたとき、すべて０のパターンを除く、すべてのパターンを疑似ランダムに発生することができる。したがって、ＬＦＳＲを用いて疑似ランダムテストや、すべて０以外のパターンを印加する全数テスト（ｅｘｈａｕｓｔｉｖｅ  ｔｅｓｔ）を行うことができる。
【００５２】
図２１に示すＬＦＳＲにおいて、ある時刻ｔのＦＦの値と特性多項式を用いて、次の時刻ｔ＋１のＦＦの値を次の数４で表現することができる。
【００５３】
【数４】
2015038473.tif 000006
【００５４】
ＬＦＳＲの例として、図２２に３ビットのＬＦＳＲを示す。このとき時刻０のときのＦＦの値をシードとし、値を（ＦＦ０、ＦＦ１、ＦＦ２）＝（０、１、０）と設定したときの動作結果を表１に示す。
【００５５】
【表１】
2015038473.tif 000007
【００５６】
表１の結果から、すべて０以外のパターンを生成できることがわかる。
【００５７】
外部テスト装置を簡略化する設計法に組込み自己テスト（ＢＩＳＴ、ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ−ｔｅｓｔ）方式がある。ＢＩＳＴ方式ではテストパターンを発生する回路とテストパターンに対する出力応答を調べる回路を用い、パターン発生回路は主にＬＦＳＲが使用されている。
【００５８】
図２３に、ＢＩＳＴの概略図を示す。ＢＩＳＴでは、パターン発生回路２３０でテストパターンを生成し、それを被検査回路２３１に印加し、その出力を、応答解析器（ＭＩＳＲ）２３１で期待値と比較することで故障の有無や故障状態を確認する。パターン発生回路２３０として、例えば上記のＬＦＳＲが用いられる。
【００５９】
図２４に、スキャン設計された回路のＢＩＳＴを示す。２４４はパターン発生器としてのＬＦＳＲ、２４６は順序回路における組合せ回路部分、２４８は順序回路におけるＦＦで構成されたスキャンパス、２５０は応答解析器としてのＭＩＳＲを示す。このＢＩＳＴにおいて、ＬＦＳＲ２４４をスキャンパス２４８に値が満たされるまで動かし、そのときのスキャンパス２４８の値とＰＩの値が被検査回路の組合せ回路部分２４６に印加されることで疑似ランダムテストが行われる。なお、本発明では、この構造のＢＩＳＴを、図３に示すように、本願のＢＩＳＴモデルとして用いている。
【００６０】
ＢＩＳＴの問題点として、ランダムパターン耐性故障を検出しにくいことが挙げられる。例として図２５の信号線Ｅがｓ−ａ−０である回路を示す。故障を検出するパターンは４つの入力すべてが１であるパターンが必要があるが、４ビットのＬＦＳＲの場合、このパターンが生成される確率は１５分の１になる。ＬＦＳＲで発生できるパターンのうち、僅かな限定されたパターンでしか検出できない故障のことをランダムパターン耐性故障と呼ぶ。ＢＩＳＴでランダムパターン耐性故障を検出するためにはＬＦＳＲのシードを再設定すること（リシードという）が有効であることが知られている。
【００６１】
ＬＦＳＲによる疑似ランダムパターンテストでは一般にスキャンパス内のＦＦ間や、外部入力やスキャンパス間にその値の依存関係が生じる。この依存関係を低減するための技術の１つとして、フェーズシフタを用いる方法がある。フェーズシフタとは、ＬＦＳＲの出力に配置するＸＯＲを用いて作成する回路で、ＬＦＳＲにより発生するパターンの順番を入れ替えるものである。また、フェーズシフタと同様にＦＦ、外部入力、スキャンパス間の依存関係を低減する技術として、ランダム反転回路を用いる方法がある。
【００６２】
フェーズシフタを用いる場合のＢＩＳＴ構成の一例の概略図を図２６（Ａ）に示す。図２６（Ａ）で、２００はフェーズシフタであり、上述したようにＬＦＳＲ１により発生するパターンの順番を入れ替える働きをする。
【００６３】
ランダム反転回路を用いる場合のＢＩＳＴ構成の一例の概略図を図２６（Ｂ）に示す。このＢＩＳＴは、被検査回路（ＣＵＴ）２と、そのスキャンを可能とするスキャンパスと、スキャンパスに供給されるテストパターンを形成するための第１パターン発生回路１とを備えている。ランダム反転回路は、第１パターン発生回路１とは別個に設けられた第２パターン発生回路１ｂによって発生されるパターンを用いて第１パターン発生回路１で発生されるパターンを変化させるためのパターン制御回路を有し、このパターン制御回路は、第１パターン発生回路１の出力値の論理を反転可能な反転論理部２６６と、第２パターン発生回路１ｂによって発生されるパターンを用いて上記反転論理部２６６の動作を制御可能な反転制御回路２６８を含んだものであり、上記反転論理部２６６の出力信号が被検査回路２に供給される。具体的には、第２パターン発生回路１ｂで生成される１の値の数と反転条件設定ＲＥＧ２７０の値によって第１パターン発生回路１ｂで生成した値が反転するかが決まる。なお、ランダム反転回路は、第２パターン発生回路１ｂ、反転論理部２６６、反転制御回路２６８および反転条件設定ＲＥＧ２７０によって構成される。
【００６４】
図２６（Ｃ）および図２６（Ｄ）に、図２６（Ａ）に示すフェーズシフタ付きＢＩＳＴモデルに対応したシード生成モデルを示す。図２６（Ｃ）は、スタティック故障用のフェーズシフタ付きシード生成モデルであって、図４に示すベースモデルに対して、ＸＯＲネットワーク１０と組合せ回路部分２０間にフェーズシフタグループ２００ａを挿入した構成を有する。フェーズシフタグループ２００ａは、図２６（Ａ）に示すフェーズシフタ２００をスキャンパス長分コピーして並列に配置した回路である。厳密に言うと、図２６（Ｃ），（Ｄ）のフェーズシフタグループ２００ａは、図２６（Ａ）に示すフェーズシフタ２００と、フェーズシフタ２００のＰＩに接続するＸＯＲを削除したもの（ＳＩに接続するＸＯＲのみにしたもの）をスキャンパス長−１個分だけコピーした回路となる。図２６（Ｄ）は、遅延故障ＬｏＣテスト用のフェーズシフタ付きシード生成モデルであって、図５（Ａ）に示すシード生成モデルに対して、ＸＯＲネットワーク１０の出力にフェーズシフタグループ２００ａを接続した構成を有する。
【００６５】
図２６（Ｅ）および図２６（Ｆ）に、図２６（Ｂ）に示すランダム反転回路付きＢＩＳＴモデルに対応したシード生成モデルを示す。図２６（Ｅ）は、スタティック故障用のランダム反転回路付きシード生成モデルであって、図４に示すベースモデルに対して、第２のＸＯＲネットワーク１０ａ、反転論理回路グループ２６６ａ、反転制御回路グループ２６８ａを備える。反転論理回路グループ２６６ａは、図２６（Ｂ）に示す反転論理部２６６をスキャンパス長分コピーして並列に配置した回路であり、反転制御回路グループ２６８ａも同様に、反転制御回路２６８をスキャンパス長分コピーして並列に配置した回路である。第２のＸＯＲネットワーク１０ａは、第２パターン発生回路１ｂを構成するＬＦＳＲをスキャンＦＦのスキャンパス長分時間展開して構成したものである。（第１の）ＸＯＲネットワーク１０に入力される第１のシードは、図２６（Ｂ）の第１のパターン発生回路１のシードであり、第２のＸＯＲネットワーク１０ａに入力される第２のシードは、図２６（Ｂ）の第２のパターン発生回路１ｂに入力されるシードとなる。
【００６６】
図２６（Ｆ）は、遅延故障ＬｏＣテスト用のランダム反転回路付きシード生成モデルであって、図５（Ａ）に示すシード生成モデルに対して、第２のＸＯＲネットワーク１０ａ、反転制御回路グループ２６８ａ、反転論理回路グループ２６６ａからなるランダム反転回路グループを付加した構成を有する。図２６（Ｅ）のモデルと同様に、（第１の）ＸＯＲネットワーク１０に入力されるシードは第１のパターン発生回路１のシードであり、第２のＸＯＲネットワーク１０ａのシードは第２のパターン発生回路１ｂのシードとなる。
【００６７】
以下に、図５（Ａ）〜図７（Ｂ）に示した遅延故障検出用のシード生成モデルについて、更に詳細に説明する。
［遅延故障モデルとテスト手法］
近年のＶＬＳＩの高速化により、論理故障だけでなく、タイミングに関する故障モデルである遅延故障の重要性が高まっている。遅延故障とはゲートや信号線の遅延により規定時間内に信号を伝播させることができず誤動作を起してしまう故障モデルである。遅延故障には遷移故障、ゲート遅延故障、パス遅延故障などある。以下の説明では遷移故障を対象とするが、これに限定するものではない。
【００６８】
図２７に遷移故障の例を示す。遷移故障は回路中のある信号線に遅延故障が生じると仮定し、その遅延を伝播する経路にかかわらず外部出力やＦＦで観測されるのに十分に大きな遅延が生じるとする。遷移故障には信号の立ち上がりが遅れる立ち上がり遷移故障、立ち下がりが遅れる立ち下がり遷移故障の２種類がある。
【００６９】
遷移故障のテストは、はじめに対象としている箇所の信号の値を設定し、その後その値を変化させ、外部出力やＦＦへ伝搬し、応答を観測する。例えば、１パターン目にある信号線を０（ｌｏｗ）に設定するパターンを印加し、２パターン目にその信号線を１（ｈｉｇｈ）に設定するパターンを印加して、外部出力やＦＦへ伝搬させ、値の変化を観測すればその信号線の立ち上がり遷移故障を検出することができる。このようなテスト手法を２パターンテストという。
【００７０】
スキャン設計した回路において実速度（ａｔ−ｓｐｅｅｄ）で２パターンテストを行う代表的な手法としてＬｏＣ方式と、ＬｏＳ方式がある。ＬｏＣ方式のテストはスキャン動作により１パターン目を設定した後にシステムクロックにより実速度で２パターン目の設定と応答のＦＦへの格納を行う（図２８）。この動作をキャプチャという。２パターン目のＦＦに設定する信号には内部状態を用いることを考慮して１パターン目を設定する。ＬｏＣ方式テストの動作を時間毎に展開した時間展開モデルを図２９に表す。なお、図２８に示したＬｏＣ方式のタイミングチャートは、図５（Ｃ）に示す遅延故障ＬｏＣテスト用シード生成モデル１の動作説明のためのタイミングチャートに相当する。
【００７１】
図３０に、ＬｏＳ方式による遅延故障テストの基本的なタイミングチャートを示す。このタイミングチャートは、図７（Ａ）に示す本発明の一実施形態に係る遅延故障ＬｏＳテスト用シード生成モデルの動作説明のためのタイミングチャート（図７（Ｂ））と基本的に同じものであり、従ってＬｏＳ方式テストの動作詳細は図７（Ａ）および７（Ｂ）の説明の項に記載したものを援用することが可能である。
【００７２】
遅延故障用シード生成モデル１
図３１に遅延故障用のシード生成モデル１を示す。ＬｏＣ方式テストでのシード生成回路のマルチプレクサの制御信号ｍ１の遅延を図３２に示す。なお、図３１の遅延故障用シード生成モデル１は、図５（Ａ）の遅延故障用シード生成モデルの他の実施形態である。
【００７３】
ＬｏＣ方式テスト向けの２パターンテストを生成するために２時刻を考慮する必要がある。そのために対象回路のスキャンイネーブル端子、スキャンＦＦに回路を追加し、ＸＯＲネットワーク１０を接続する。スキャンイネーブル端子にＯＲゲート、ＦＦを順に追加して接続し、追加したＦＦの出力を分岐させＮＯＴゲート追加してこれを通してＯＲゲートのもう１つの入力とする。これらのＯＲゲート、ＦＦおよびＮＯＴゲートはタイミング生成回路を形成する。
【００７４】
また、スキャンＦＦの出力に、マルチプレクサを追加する。マルチプレクサの制御信号はスキャンイネーブルに追加したＦＦの出力とする。マルチプレクサの入力はＸＯＲネットワークを接続する外部入力と、スキャンＦＦからの出力である。回路の追加により、２パターンテストにおいて１パターン目にＰＰＩにはＸＯＲネットワーク１０が選択され、２パターン目にはスキャンＦＦを選択することができる。
【００７５】
なお、フェーズシフタおよびランダム反転回路を用いたＢＩＳＴ構成の場合には、それらに対応したＬｏＣ遅延故障用のシード生成モデルが必要になる。これらのモデルについては、図２６（Ｄ）および図２６（Ｆ）を参照して上記で説明した通りである。
【００７６】
遅延故障用シード生成モデル２および３
図６に遅延故障用シード生成モデル２を示し、さらに図７（Ａ）においてＬｏＳ方式テスト用の遅延故障用シード生成モデル３を示した。
【００７７】
以上に示したスタティック故障向けのシード生成モデル（ベースモデル）、遅延故障用のシード生成モデル１〜３を使用した、本発明のＬＦＳＲシード生成方法によれば、シード生成モデルでシード生成が不可能であった（シードが存在しないと判明した）故障は元のＢＩＳＴ回路でも検出ができないことが保証される。したがってＢＩＳＴ機構の故障検出能力を知ることができる。また、一旦生成したテストパターンからシードへ変換をせずとも、テスト生成に制約を設けることで、テスト生成ツールを用いてシードを直接生成することが出来る。従来法ではシード変換ができるまで、テスト生成とシード変換作業を繰り返すので、提案手法と同じ故障検出率を得るためにはテスト生成のやり直しが多発し、時間がかかると考えられる。
【００７８】
［評価］
まず、スタティック故障向けシード生成モデルによる提案手法の有効性を実験によって示す。
実験環境を表２に示す。実験対象回路にはＩＴＣ’９９ベンチマーク回路を用い、ランダムパターン耐性故障（ＲＰＲＦ）を対象としてシード生成の実験を行った。ＲＰＲＦは１０，０００パターンを印加して未検出の故障とする。ＩＴＣ’９９ベンチマーク回路の回路特性を表３に示す。
【００７９】
【表２】
2015038473.tif 000008
【００８０】
【表３】
2015038473.tif 000009
【００８１】
表３において、＃ＰＩｓ、＃ＰＯｓ、＃Ｇａｔｅｓ、＃ＦＦｓはそれぞれ外部入力数、外部出力数、ゲート数、ＦＦ数を表している。
【００８２】
ベンチマーク回路ｂ_１９についてはスキャンパスの本数を６本、１３本、２２本に分割した回路を用意し、回路名をそれぞれｂ１９_ｓｃａｎ６、ｂ１９_ｓｃａｎ１３、ｂ１９_ｓｃａｎ２２と表記する。
【００８３】
実験方法を以下に示す。まず、適当なシードでＬＦＳＲにより１０、０００疑似ランダムパターンを生成し、生成したパターンで被検査回路に対して故障シミュレーションを行う。次に故障シミュレーションの結果、未検出であった故障をランダムパターン耐性故障（ＲＰＲＦ）とし、それらの故障に対して従来手法、提案手法でそれぞれシードを求め、両手法の故障検出率、故障検出効率、シード生成時間、シード数を比較する。また、ＬＦＳＲにフェーズシフタを付けた場合についても併せて評価した。本実験でのテスト生成については、アボート時間を１０秒と設定した。アボート時間とは１つのパターンを生成するのにかける時間の上限である。また、使用したＬＦＳＲはランダム反転回路を付けていない場合および付けた場合の第１パターン発生回路については１００ステージＬＦＳＲを、ランダム反転回路の第２パターン発生回路に１０ステージのものを使用した。また、フェーズシフタをつけた場合のフェーズシフタは、複数のスキャンパスにＬＦＳＲから生成される同じ部分系列が入らないよう、各スキャンパスの入力はスキャンパス長以上位相がずれるように設計した。従来手法でのシードへの変換はＳＡＴを解く方法を採用し、ＳＡＴソルバとしてＭｉｎｉＳＡＴを用いた。
【００８４】
表４に、ＬＦＳＲを用いた１０、０００疑似ランダムパターンによる故障シミュレーションの結果を示す。
【００８５】
【表４】
2015038473.tif 000010
【００８６】
表４での未検出故障を対象に従来手法、提案手法でシード生成したところ、表５に示す結果が得られた。
【表５】
2015038473.tif 000011
【００８７】
実験では、従来手法ではテスト生成したパターンの一部をシードに変換できず、故障検出率が低下していることが確認された。また、表５から、すべての回路に対して提案手法の方が高い故障検出率が得られた。シード生成時間の点についてもほとんどの回路で提案手法の方が優れていることがわかる。
【００８８】
次にＬＦＳＲにフェーズシフタを付けた場合の従来手法、提案手法について考える。表６にフェーズシフタを付けたＬＦＳＲを用いた１０、０００疑似ランダムパターンによる故障シミュレーションの結果を示す。
【００８９】
【表６】
2015038473.tif 000012
【００９０】
表６での未検出故障を対象に、従来手法、提案手法でシード生成した結果を表７に示す。
【００９１】
【表７】
2015038473.tif 000013
【００９２】
表７から、フェーズシフタを付けた場合においても、ほとんどの回路において提案手法の方が高速にシードを求めることができ、シード数も従来手法よりも少なくて済むことがわかる。さらに、故障検出率についても提案手法の方が優れていることがわかる。
【００９３】
次にＬＦＳＲにランダム反転回路を付けた場合の従来手法、提案手法について考える。表８にランダム反転回路を付けたＬＦＳＲを用いた１０、０００疑似ランダムパターンによる故障シミュレーションの結果を示す。
【００９４】
【表８】
2015038473.tif 000014
【００９５】
表８での未検出故障を対象に、従来手法、提案手法でシード生成した結果を表９に示す。
【００９６】
【表９】
2015038473.tif 000015
【００９７】
次に、遅延故障用のシード生成モデル１を用いた提案法の有効性を実験によって示す。実験に用いた回路はＩＴＣ’９９ベンチマーク回路ｂ１４、ｂ１７、ｂ１８、ｂ１９、ｂ２０、ｂ２１、ｂ２２である。実験環境は表２に示したものと同一である。
【００９８】
以下の表１０〜表１５に遅延故障用のシード生成モデル１によるシード単体品質の評価を記載する。表１０および表１１は、評価環境とベンチマーク回路ｂ１４、ｂ１７、ｂ１８、ｂ１９、ｂ２０、ｂ２１、ｂ２２の回路特性を示す。
【００９９】
【表１０】
2015038473.tif 000016
【０１００】
表１１はシード生成対象故障を示す。初期疑似ランダムパターン印加後の未検出故障数を示している。
【０１０１】
【表１１】
2015038473.tif 000017
【０１０２】
表１２にシード単体品質についての実験結果を示す。ここでは、１０、０００疑似ランダムパターン印加後の未検出故障がシード生成対象である。
【０１０３】
【表１２】
2015038473.tif 000018
【０１０４】
表１２において、
従来法の％ＦＣ：各シードから１パターンを展開した場合の故障シミュレーション結果
提案法の％ＦＣ、％ＦＥ：シード生成時のＡＴＰＧのレポートを示す。
【０１０５】
表１３はドントケア付きテスト生成とシード変換を示し、１０、０００疑似ランダムパターンの印加後の未検出故障がシード生成対象である。従来法でシードに変換できないことによる故障検出率の損失を示す。
【０１０６】
【表１３】
2015038473.tif 000019
【０１０７】
表１４は累積故障検出率／検出効率を示す。この結果は、１０、０００疑似ランダムパターン印加も含めた場合を示している。１０、０００疑似ランダムパターン印加後の未検出故障がシード生成対象である。
【０１０８】
【表１４】
2015038473.tif 000020
【０１０９】
以下の表１５〜表２０および図３３〜図３６に、遅延故障用のシード生成モデル１を用いて生成したシードのシード展開品質の実験結果を示す。
【０１１０】
表１５は、シード品質（１２８パターン展開）の実験結果を示す。この実験では、検出率の立ち上がりが最も早くなるようにシードを並び替え、シード生成対象故障（代表故障のみ）を、ｂ２１については全故障および１０，０００（１０ｋ）疑似ランダムパターン印加後未検出故障とし、ｂ１９については５０，０００（５０ｋ）疑似ランダムパターン印加後未検出故障とした。
【０１１１】
【表１５】
2015038473.tif 000021
【０１１２】
表１６にシード生成状況を示す。
【０１１３】
【表１６】
2015038473.tif 000022
【０１１４】
図３３に、ｂ２１全故障に対する検出率の推移を示す。
【０１１５】
表１６の実験結果は、ｂ２１の全故障に対する検出率推移を示している。この表から、従来法が到達できた最大検出率は８６％であり、提案法では同じ検出率に到達するのに要するシード数を１２％削減（テスト時間１２％削減）することができた。
【０１１６】
【表１７】
2015038473.tif 000023
【０１１７】
図３４に示す実験結果は、ｂ２１の１０ｋ疑似ランダムパターン印加後未検出故障に対する検出率推移を示している。
【０１１８】
表１８の実験結果は、ｂ２１の１０ｋ疑似ランダムパターン印加後未検出故障に対する検出率推移を示す。従来法が到達できた最大検出率は８５％であり、提案法では同じ検出率に到達するのに要するシード数を４４％削減（テスト時間４４％削減）することができた。
【０１１９】
【表１８】
2015038473.tif 000024
【０１２０】
図３５に示す実験結果は、ｂ１９の５０ｋ疑似ランダムパターン印加後未検出故障に対する検出率推移を示す図である。
【０１２１】
表１９に示す実験結果は、ｂ１９の５０ｋ疑似ランダムパターン印加後未検出故障に対する検出率推移を示す。従来法が到達できた最大検出率は６５％であり、提案法ではこの検出率に到達するのに要するシード数を２５％削減（テスト時間２５％削減）することができた。
【０１２２】
【表１９】
2015038473.tif 000025
【０１２３】
図３６に示す実験結果は、ｂ１９の５０ｋ疑似ランダムパターン印加後未検出故障に対する検出率推移を示している。
【０１２４】
表１９に示す実験結果は、ｂ１９の５０ｋ疑似ランダムパターン印加後未検出故障に対する検出率推移を示している。この実験では全シードを並び換えるには時間がかかるため、初めに生成された５，０００（５ｋ）個のシードだけを用いた。
【０１２５】
【表２０】
2015038473.tif 000026
【０１２６】
表２０より、初めに生成された５ｋ個のシードだけを用いた場合でも提案法が有意であることが分かる。従来法では到達できた最大検出率は５６％であり、提案法ではこの検出率に到達するのに要するシード数を２８％削減（テスト時間２８％削減）することができた。
【符号の説明】
【０１２７】
１    ＬＦＳＲ
２    被検査回路（ＣＵＴ）
３    応答圧縮器（ＭＩＳＲ）
１０    ＸＯＲネットワーク
２０    組合せ回路部分
３０    スキャンＦＦ
４０    マルチプレクサ
５０    タイミング生成回路
【図１】
2015038473.tif 000027
【図２】
2015038473.tif 000028
【図３】
2015038473.tif 000029
【図４】
2015038473.tif 000030
【図５（Ａ）】
2015038473.tif 000031
【図５（Ｂ）】
2015038473.tif 000032
【図５（Ｃ）】
2015038473.tif 000033
【図６】
2015038473.tif 000034
【図７（Ａ）】
2015038473.tif 000035
【図７（Ｂ）】
2015038473.tif 000036
【図８】
2015038473.tif 000037
【図９】
2015038473.tif 000038
【図１０】
2015038473.tif 000039
【図１１】
2015038473.tif 000040
【図１２】
2015038473.tif 000041
【図１３】
2015038473.tif 000042
【図１４】
2015038473.tif 000043
【図１５（Ａ）】
2015038473.tif 000044
【図１５（Ｂ）】
2015038473.tif 000045
【図１６】
2015038473.tif 000046
【図１７】
2015038473.tif 000047
【図１８】
2015038473.tif 000048
【図１９】
2015038473.tif 000049
【図２０】
2015038473.tif 000050
【図２１】
2015038473.tif 000051
【図２２】
2015038473.tif 000052
【図２３】
2015038473.tif 000053
【図２４】
2015038473.tif 000054
【図２５】
2015038473.tif 000055
【図２６（Ａ）】
2015038473.tif 000056
【図２６（Ｂ）】
2015038473.tif 000057
【図２６（Ｃ）】
2015038473.tif 000058
【図２６（Ｄ）】
2015038473.tif 000059
【図２６（Ｅ）】
2015038473.tif 000060
【図２６（Ｆ）】
2015038473.tif 000061
【図２７】
2015038473.tif 000062
【図２８】
2015038473.tif 000063
【図２９】
2015038473.tif 000064
【図３０】
2015038473.tif 000065
【図３１】
2015038473.tif 000066
【図３２】
2015038473.tif 000067
【図３３】
2015038473.tif 000068
【図３４】
2015038473.tif 000069
【図３５】
2015038473.tif 000070
【図３６】
2015038473.tif 000071