(57)【要約】【課題】高周波信号に対する挿入損失を低減しつつ、かつ、スイチング時間の短縮を図る。【解決手段】デコーダ回路１０２は、高周波スイッチ回路１０１を構成するスイッチ素子対５１又は５２を導通状態とする駆動制御電圧ＶＤＤを出力する際、同時に、スイッチ素子対５１又は５２が非導通状態から導通状態へ切り替えられる際の短時間の間、短絡用ＦＥＴ５又は６を導通状態とする短絡制御用駆動制御電圧ＶＤＤ２を出力可能に構成されてなり、スイッチ素子対５１又は５２が非導通状態から導通状態への切り替わりの際のゲート抵抗を低抵抗に維持可能に構成去れたものとなっている。【選択図】図１
2015012536.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの共通端子と、２つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられたスイッチ素子により選択的に導通状態とされるよう構成されてなる高周波スイッチ回路と、
外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御電圧を出力するデコーダ回路と、
前記デコーダ回路の前記駆動制御電圧の出力に用いられる負電圧を生成し、前記デコーダ回路へ供給する負電圧発生回路とを具備してなる半導体スイッチ回路において、
前記高周波スイッチ回路を構成するスイッチ素子は電界効果トランジスタを用いてなり、前記電界効果トランジスタのゲートには、ゲート抵抗器を介して前記デコーダ回路からの駆動制御電圧が印加されるよう構成される一方、
前記ゲート抵抗器を短絡、接続するゲート抵抗短絡回路と、
前記ゲート抵抗短絡回路の駆動に必要な電圧を生成し、前記デコーダ回路へ供給するゲート抵抗短絡回路駆動電圧出力回路が設けられ、
前記ゲート抵抗短絡回路は、ドレイン・ソース間に前記ゲート抵抗器が並列接続された短絡用電界効果トランジスタを具備し、前記短絡用電界効果トランジスタは、ゲートへの短絡制御用駆動制御電圧の印加に応じて、その導通・非導通が制御可能に設けられ、
前記デコーダ回路は、前記高周波スイッチ回路を構成する前記電界効果トランジスタを導通状態とする駆動制御電圧を出力する際に、同時に、前記高周波スイッチ回路を構成する前記電界効果トランジスタが非導通状態から導通状態へ切り替わる際の短時間の間、前記短絡用電界効果トランジスタを導通状態とする短絡制御用駆動制御電圧を出力可能に構成されてなり、前記高周波スイッチ回路を構成する前記電界効果トランジスタの非導通状態から導通状態への切り替わりの際のゲート抵抗を低抵抗に維持可能にしたことを特徴とする半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチ回路に係り、特に、無線通信機器に用いられる高周波用の半導体スイッチ回路の動作特性の改善等を図ったものに関する。
【背景技術】
【０００２】
この種の従来装置としては、携帯電話を含む無線通信機器において、送受信、周波数帯切替、入出力端子などの端子切替等の目的で広く用いられている高周波スイッチ集積回路（ＩＣ）がある。
かかる高周波スイッチＩＣにおいて、スイッチ素子としては、ダイオード、ＦＥＴ等が用いられており、特に、ＦＥＴを用いたスイッチＩＣは小型で、低消費電流が特徴である。
【０００３】
スイッチ素子は、制御信号に応じてＯＮ状態、又は、ＯＦＦ状態となり、スイッチとして機能せしめられ、ＯＮ状態の場合には等価的に低抵抗素子として、ＯＦＦ状態では等価的に低容量素子として、それぞれ振る舞うものとなっている。
そして、ＯＮ状態におけるスイッチ素子の抵抗値はＯＮ抵抗と称され、また、ＯＦＦ状態におけるスイッチ素子の容量値はＯＦＦ容量と称される。
スイッチ回路は、かかるスイッチ素子のＯＮ状態とＯＦＦ状態を切り替えることで、必要な経路間を接続したり、切断したりすることで所望の端子間の切替を行うようになっている。
【０００４】
高周波スイッチＩＣは、高周波信号を切り替える高周波スイッチ回路と、制御信号を受けて高周波スイッチ回路に制御信号を伝達する論理制御回路あるいはロジックデコーダ回路が設けられて構成されるものもある。
この論理制御回路あるいはロジックデコーダ回路を、高周波スイッチＩＣに搭載する利点としては、一つには、切替経路数、すなわち、状態数が多いスイッチの制御信号線数を削減できることにある。
また、もう一つには、切替電圧を、実際に高周波スイッチ素子を切り替える電圧と別に設定できることにあり、このような機能は、論理制御回路あるいはロジックデコーダ回路に、レベルシフト機能を設けることで容易に実現可能である。
【０００５】
図８には、従来の半導体スイッチ回路の構成例が示されており、以下、同図を参照しつつ、かかる半導体スイッチ回路について説明する。
この従来の半導体スイッチ回路は、高周波スイッチ回路１０１Ａと、デコーダ回路（図８においては「ＤＥＣ」と表記）１０２Ａと、負電圧発生回路（図８においては「Ｎ−ＧＥＮ」と表記）１０３Ａとに大別されて構成されてなるものである。
【０００６】
高周波スイッチ回路１０１Ａは、１つの共通端子ＰＣと、２つの個別端子Ｐ１，Ｐ２を有し、共通端子ＰＣと個別端子Ｐ１，Ｐ２とが、個別端子Ｐ１，Ｐ２のそれぞれに対応して設けられた２組のスイッチ素子対５１Ａ，５２Ａにより選択的に導通状態とせしめられるよう構成されてなるものである。
【０００７】
一方のスイッチ素子対５１Ａは、共通端子ＰＣと個別端子Ｐ１との間に直列接続された２つのスイッチ素子ＳＷ１，ＳＷ２により構成され、他方のスイッチ素子対５２Ａは、共通端子ＰＣと個別端子Ｐ２との間に直列接続された２つのスイッチ素子ＳＷ３，ＳＷ４により構成されたものとなっており、これらスイッチ素子対５１Ａ，５２Ａは、デコーダ回路１０２Ａにより、それぞれの導通、非導通が制御されるようになっている。
【０００８】
デコーダ回路１０２Ａは、外部から供給される外部制御信号ＣＴＬに応じて、スイッチ素子対５１Ａ，５２Ａの導通、非導通を切り替えるための制御信号（駆動制御電圧）を、高周波スイッチ回路１０１Ａへ出力するよう構成されたものである。
また、負電圧発生回路１０３Ａは、デコーダ回路１０２Ａによるスイッチ素子対５１Ａ，５２Ａの切り替えに必要な負電圧ＶＳＳを生成、出力するよう構成されてなるものである。
【０００９】
かかる構成においては、デコーダ回路１０２Ａにより、一方のスイッチ素子対５１Ａに対して駆動制御電圧ＶＤＤがゲート抵抗器ＲＧを介して、他方のスイッチ素子対５２Ａに対して駆動制御電圧ＶＳＳが、ゲート抵抗器ＲＧを介して、それぞれ印加されると、一方のスイッチ素子対５１Ａの導通により共通端子ＰＣと個別端子ＰＣ１間が高周波信号の通過経路となる一方、他方のスイッチ素子対５２Ａの非導通により共通端子ＰＣと個別端子ＰＣ２間は非通過経路とされるものとなっている。
そして、共通端子ＰＣと個別端子ＰＣ２間を通過経路とし、共通端子ＰＣと個別端子ＰＣ１間を非通過経路とする場合には、デコーダ回路１０２Ａによる駆動制御電圧ＶＤＤ、ＶＳＳの印加は上述の場合とは逆となるよう構成されたものとなっている。
【００１０】
ここで、上述したような構成の半導体スイッチ回路における高周波スイッチ回路１０１Ａのスイッチ素子ＳＷ１〜ＳＷ４のスイッチ切替時間について、一般に、次述するような事が言える。
先ず、スイッチ素子ＳＷ１〜ＳＷ４として、具体的にはＦＥＴが用いられるが、このＦＥＴの切替時間は、基本的には、ＦＥＴのゲート容量Ｃｇと、外部に接続するゲート抵抗ＲＧの時定数τにより定まる。
切替時間を高速化するには、時定数τを小さくする必要があり、ゲート抵抗ＲＧ、ゲート容量Ｃｇ共に小さいほうが、切替時間は速くなる。
なお、上述のような従来回路としては、例えば、特許文献１等に開示されたものがある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−１４６８６２号公報（第５−１０頁、図１−図６）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、高周波信号に対する高周波スイッチ回路１０Ａの挿入損失はゲート抵抗ＲＧを大きくするほど小さくできる一方、ゲート抵抗ＲＧの増大はＦＥＴのスイッチング時間を増大させるため、双方はトレードオフの関係となるという問題がある。
【００１３】
本発明は、上記実状に鑑みてなされたもので、高周波信号に対する挿入損失を小さくしつつ、スイッチング時間の短縮を可能とする半導体スイッチ回路を提供するものである。
【課題を解決するための手段】
【００１４】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
少なくとも１つの共通端子と、２つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられたスイッチ素子により選択的に導通状態とされるよう構成されてなる高周波スイッチ回路と、
外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御電圧を出力するデコーダ回路と、
前記デコーダ回路の前記駆動制御電圧の出力に用いられる負電圧を生成し、前記デコーダ回路へ供給する負電圧発生回路とを具備してなる半導体スイッチ回路において、
前記高周波スイッチ回路を構成するスイッチ素子は電界効果トランジスタを用いてなり、前記電界効果トランジスタのゲートには、ゲート抵抗器を介して前記デコーダ回路からの駆動制御電圧が印加されるよう構成される一方、
前記ゲート抵抗器を短絡、接続するゲート抵抗短絡回路と、
前記ゲート抵抗短絡回路の駆動に必要な電圧を生成し、前記デコーダ回路へ供給するゲート抵抗短絡回路駆動電圧出力回路が設けられ、
前記ゲート抵抗短絡回路は、ドレイン・ソース間に前記ゲート抵抗器が並列接続された短絡用電界効果トランジスタを具備し、前記短絡用電界効果トランジスタは、ゲートへの短絡制御用駆動制御電圧の印加に応じて、その導通・非導通が制御可能に設けられ、
前記デコーダ回路は、前記高周波スイッチ回路を構成する前記電界効果トランジスタを導通状態とする駆動制御電圧を出力する際に、同時に、前記高周波スイッチ回路を構成する前記電界効果トランジスタが非導通状態から導通状態へ切り替わる際の短時間の間、前記短絡用電界効果トランジスタを導通状態とする短絡制御用駆動制御電圧を出力可能に構成されてなり、前記高周波スイッチ回路を構成する前記電界効果トランジスタの非導通状態から導通状態への切り替わりの際のゲート抵抗を低抵抗に維持可能にしてなるものである。
【発明の効果】
【００１５】
本発明によれば、高周波スイッチ回路を構成する電界効果トランジスタが非導通状態から導通状態となる際に、ゲート抵抗器を短時間の間、短絡状態とし、その後は、ゲート抵抗器を接続せしめるように構成したので、従来と異なり、高周波スイッチ回路を構成する電界効果トランジスタのスイチング時間の短縮と高周波信号に対する挿入損失の低減の双方の要求を満足することができるという効果を奏するものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態における半導体スイッチ回路の回路構成例を示す回路図である。
【図２】図１に示された半導体スイッチ回路を構成するデコーダ回路の具体回路構成例を示す回路図である。
【図３】本発明の実施の形態における半導体スイッチ回路の定常状態における外部制御信号に対するゲート電圧と高周波信号との関係を示す波形図であり、図３（Ａ）は外部制御信号の変化を示す波形図、図３（Ｂ）はゲート電圧の変化を示す波形図、図３（Ｃ）は高周波信号の変化を示す波形図である。
【図４】本発明の実施の形態における半導体スイッチ回路における高周波スイッチ回路を構成する電界効果トランジスタの切り替え時のゲート電圧の変化を示す拡大波形図である。
【図５】本発明の実施の形態における半導体スイッチ回路を構成する高周波スイッチ回路を構成する電界効果トランジスタのゲート電圧の変化を示す波形図である。
【図６】本発明の実施の形態における半導体スイッチ回路の共通端子と個別端子間に出力される高周波信号の出力レベル変化を示す波形図である。
【図７】本発明の実施の形態における半導体スイッチ回路の共通端子と個別端子間における高周波信号に対する回路の挿入損失の周波数変化を示す特性線図である。
【図８】従来の半導体スイッチ回路の回路構成例を示す回路図である。
【図９】従来の半導体スイッチ回路における高周波スイッチ回路のスイッチ素子として電界効果トランジスタのゲート電圧の変化を示す波形図であり、図９（Ａ）はゲート抵抗器ＲＧが１００ｋΩの場合のゲート電圧の変化を示す波形図、図９（Ｂ）はゲート抵抗器ＲＧが０Ωの場合のゲート電圧の変化を示す波形図である。
【図１０】従来の半導体スイッチ回路の共通端子に出力される高周波信号の出力レベル変化を示す波形図であり、図１０（Ａ）はゲート抵抗器ＲＧが１００ｋΩの場合に共通端子と個別端子間に出力される高周波信号の出力レベル変化を示す波形図、図１０（Ｂ）はゲート抵抗器ＲＧが０Ωの場合に共通端子と個別端子間に出力される高周波信号の出力レベル変化を示す波形図である。
【図１１】従来の半導体スイッチ回路においてゲート抵抗器ＲＧが０Ωの場合に共通端子と個別端子間における高周波信号に対する回路の挿入損失の周波数変化を示す特性線図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の回路構成について、図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、高周波スイッチ回路１０１と、ゲート抵抗短絡回路１０４と、デコーダ回路（図１においては「ＤＥＣ」と表記）１０２と、ゲート抵抗短絡回路駆動電圧出力回路１０５と、負電圧発生回路（図１においては「Ｎ−ＧＥＮ」と表記）１０３とに大別されて構成されてなるものである。
【００１８】
なお、理解を容易にするため、図１においては、エンハンスメント型Ｎ型の電界効果型トランジスタを白抜き記号で表記する一方、ディプレッション型Ｎ型の電界効果型トランジスタ（以下「ＦＥＴ」と称する）を通常の記号で表記したものとしている。
【００１９】
高周波スイッチ回路１０１は、１つの共通端子（図１においては「ＰＣ」と表記）３３と、２つの個別端子（図１においては、それぞれ「Ｐ１」、「Ｐ２」と表記）３１，３２を有し、共通端子３３と個別端子３１，３２とが、個別端子３１，３２のそれぞれに対応して設けられた２組のスイッチ素子対５１，５２により選択的に導通状態とせしめられるよう構成されてなるもので、その基本的構成は従来回路と同様のものである。
スイッチ素子対５１，５２は、ディプレッション型Ｎ型のＦＥＴを用いてなり、一方のスイッチ素子対５１は、直列接続された第１及び第２のＦＥＴ１，２により、他方のスイッチ素子対５２は、直列接続された第３及び第４のＦＥＴ３，４により、それぞれ構成されたものとなっている。
【００２０】
すなわち、第１及び第２のＦＥＴ１，２は、第１のＦＥＴ１のソース（又はドレイン）と第２のＦＥＴ２のドレイン（又はソース）が相互に接続される一方、第１のＦＥＴ１のドレイン（又はソース）が共通端子３３に接続され、第２のＦＥＴ２のソース（又はドレイン）が第１の個別端子３１に接続されたものとなっている。
そして、第１のＦＥＴ１のゲートには第１の個別ゲート抵抗器１１の一端が、また、第２のＦＥＴ２のゲートには第２の個別ゲート抵抗器１２の一端が、それぞれ接続される一方、これら第１及び第２の個別ゲート抵抗器１１，１２の他端は、相互に接続されて、次述するゲート抵抗短絡回路１０４の第１の共通ゲート抵抗器（図１においては「ＲＧ」と表記）１５の一端に接続されたものとなっている。
【００２１】
また、第３及び第４のＦＥＴ３，４は、第３のＦＥＴ３のソース（又はドレイン）と第４のＦＥＴ４のドレイン（又はソース）が相互に接続される一方、第３のＦＥＴ３のドレイン（又はソース）が共通端子３３に接続され、第４のＦＥＴ４のソース（又はドレイン）が第２の個別端子３２に接続されたものとなっている。
そして、第３のＦＥＴ３のゲートには第３の個別ゲート抵抗器１３の一端が、また、第４のＦＥＴ４のゲートには第４の個別ゲート抵抗器１４の一端が、それぞれ接続される一方、これら第３及び第４の個別ゲート抵抗器１３，１４の他端は、相互に接続されて、次述するゲート抵抗短絡回路１０４の第２の共通ゲート抵抗器（図１においては「ＲＧ」と表記）１６の一端に接続されたものとなっている。
【００２２】
ゲート抵抗短絡回路１０４は、エンハンスメント型Ｎ型の２つの短絡用ＦＥＴ５，６と、第１及び第２の共通ゲート抵抗器１５，１６と、２つの短絡用ＦＥＴ用ゲート抵抗器１７，１８とを有して構成されたものとなっている。
第１の短絡用ＦＥＴ５のドレイン（又はソース）とソース（又はドレイン）の間には、第１の共通ゲート抵抗器１５が並列接続され、ソース（又はドレイン）との接続点は、先の第１の個別ゲート抵抗器１１の一端に接続され、ドレイン（又はソース）との接続点には、デコーダ回路１０２からの制御信号としての駆動制御電圧が印加されるようになっている（詳細は後述）。
また、第１の短絡用ＦＥＴ５のゲートには、第１の短絡用ＦＥＴ用ゲート抵抗器１７を介してデコーダ回路１０２から所定のゲート電圧が印加されるようになっている（詳細は後述）。
【００２３】
第２の短絡用ＦＥＴ６も一方の第１の短絡用ＦＥＴ５と同様に接続されたものとなっている。
すなわち、第２の短絡用ＦＥＴ６のドレイン（又はソース）とソース（又はドレイン）の間には、第２の共通ゲート抵抗器１６が並列接続され、ソース（又はドレイン）との接続点は、先の第４の個別ゲート抵抗器１４の一端に接続され、ドレイン（又はソース）との接続点には、デコーダ回路１０２からの制御信号としての駆動制御電圧が印加されるようになっている（詳細は後述）。
また、第２の短絡用ＦＥＴ６のゲートには、第２の短絡用ＦＥＴ用ゲート抵抗器１８を介してデコーダ回路１０２から所定のゲート電圧が印加されるようになっている（詳細は後述）。
【００２４】
本発明の実施の形態においては、上述の第１及び第２の短絡用ＦＥＴ５，６は、そのゲート幅が、第１乃至第４のＦＥＴ１〜４のゲート幅の大凡１％程度に設定されたものとなっており、そのため、ゲート・ソース間、及び、ゲート・ドレイン間のそれぞれの寄生容量が、第１乃至第４のＦＥＴ１〜４に比して小さく、そのため立ち上がりの速いものとなっている。
【００２５】
デコーダ回路１０２は、外部から印加される外部制御信号ＶＣＴＬに応じて、ゲート抵抗短絡回路１０４に対して制御信号としての駆動制御電圧を出力するよう構成されてなるものである。
ゲート抵抗短絡回路駆動電圧出力回路１０５は、ゲート抵抗短絡回路１０４の第１及び第２の短絡用ＦＥＴ５，６を導通状態とするに必要な電圧を生成し、デコーダ回路１０２へ供給するよう構成されたものである。
【００２６】
かかるゲート抵抗短絡回路駆動電圧出力回路１０５は、ダイオード７を用いて構成されたものとなっている。すなわち、ダイオード７は、アノードに電源電圧ＶＤＤが印加され、カソードに得られる電圧が、第１及び第２の短絡用ＦＥＴ５，６を導通状態とする際のゲート電圧ＶＤＤ２として、デコーダ回路１０２へ出力されるようになっている。
【００２７】
また、負電圧発生回路１０３は、電源電圧を基に、第１及び第２の短絡用ＦＥＴ５，６を非導通状態とする際に必要とされる負電圧ＶＳＳを生成し、デコーダ回路１０２へ供給するよう構成されてなるもので、その基本的構成は、従来回路と同様のものである。
【００２８】
次に、かかる構成における動作について説明する。
まず、第１のスイッチ素子対５１が導通状態となっており、第２のスイッチ素子対５２が非導通状態となっている定常状態について説明する。
かかる定常状態においては、外部制御信号ＶＣＴＬは論理値Ｈｉｇｈに相当するレベルにあるとする。そして、デコーダ回路１０２からは、第１のスイッチ素子対５１を導通状態に維持するに必要な電圧ＶＤＤ＝１．５Ｖが、また、第１の短絡用ＦＥＴ５を非導通状態に維持するに必要な電圧ＶＤＤ２＝０．５Ｖが、それぞれ出力される。
【００２９】
また、デコーダ回路１０２からは、第２のスイッチ素子対５２を非導通状態に維持するに必要な電圧ＶＳＳ＝−７Ｖが、また、第２の短絡用ＦＥＴ６を非導通状態に維持するに必要な電圧ＶＳＳ２＝−７Ｖが、それぞれ出力される。
かかる条件の下、回路が定常状態にある場合、第１の共通ゲート抵抗器１５と第１の個別ゲート抵抗器１１の相互の接続点における電圧（以下、便宜的に「ゲート抵抗出力電圧」と称する）ＶＧ２は、ＶＤＤ＝１．５Ｖとなり（図３（Ｂ）参照）、第１の短絡用ＦＥＴ５の閾値である０．２５Ｖを超えているため第１の短絡用ＦＥＴ５は非導通状態であり、第１の共通ゲート抵抗器１５は非短絡状態に維持され、デコーダ回路１０２からの第１及び第２のＦＥＴ１，２のゲート電圧としての電圧ＶＤＤは第１の共通ゲート抵抗器１５を介して印加されることとなる。
【００３０】
なお、図３（Ｂ）において、ＶＧ３は、第１の短絡用ＦＥＴ５のゲートにおける電圧（以下、便宜的に「ゲート抵抗短絡回路駆動電圧」と称する）を表したものである。
また、図３（Ａ）は外部制御信号ＶＣＴＬを、図３（Ｃ）は、共通端子３３と第１の個別端子３１間を通過する高周波信号を、それぞれ表したものである。
【００３１】
したがって、かかる定常状態にあっては、第１及び第２のＦＥＴ１，２のゲートに対して高ゲート抵抗状態が確保され、低挿入損失特性が得られることとなる。
かかる高周波信号に対する挿入損失を従来回路と比較して見ると、まず、図１１には、従来の半導体スイッチ回路の共通端子ＰＣと個別端子Ｐ２間における高周波信号に対する回路の挿入損失の周波数変化を示す特性線が示されており、例えば、２ＧＨｚにおける挿入損失は、０．２８６ｄＢである。なお、図１１において、横軸は高周波信号の周波数を、縦軸は挿入損失を、それぞれ示している。また、この特性例は、従来回路においてゲート抵抗器ＲＧを０Ωと設定した場合のものである。
【００３２】
これに対して、本発明の実施の形態における半導体スイッチ回路にあっては、上述の従来回路の特性例同様、２ＧＨｚにおける挿入損失は、図７に示された特性例にあるように０．２１４ｄＢであり、高ゲート抵抗状態の確保による低挿入損失特性が実現できていることが確認できるものとなっている。
【００３３】
次に、第１のＦＥＴ１が非導通状態から導通状態に切り替わる際の回路動作、特に、第１の短絡用ＦＥＴ５の動作を中心に図４を参照しつつ説明する。
外部制御信号が論理値Ｌｏｗに相当するレベルから論理値Ｈｉｇｈに相当するレベルに変化すると同時に、デコーダ回路１０２からは先に述べたような駆動制御電圧が出力される。
第１及び第２の短絡用ＦＥＴ５，６は、先に述べたように、そのゲート幅が、第１乃至第４のＦＥＴ１〜４に比して小さく設定されており、寄生容量が小さいため、デコーダ回路１０２から印加されたゲート電圧の立ち上がりは素早く、電圧レベルは即座にＶＤＤ２に達する（図４のＶＧ３参照）。
【００３４】
これに対して第１のＦＥＴ１のゲートに印加される電圧、すなわち、第１の共通ゲート抵抗器１５と第１の個別ゲート抵抗器１１の相互の接続点における電圧ＶＧ２は、第１のＦＥＴ１の寄生容量が第１の短絡用ＦＥＴ５より大であること等に起因してその立ち上がりが、上述のゲート電圧ＶＧ３に比して遅く（図４のＶＧ２参照）、ＶＧ３がＶＤＤ３に達した直後にあっては、未だ、第１の短絡用ＦＥＴ５の閾値Ｖｔｈ＝＋０．２５Ｖを以下であるため、第１の短絡用ＦＥＴ５は導通状態となり（図４参照）、それによって、第１の共通ゲート抵抗器１５は短絡状態となる。
【００３５】
そのため、第１及び第２のＦＥＴ１，２のゲート側における回路時定数が低下し、ゲート電圧ＶＧ２は急速に閾値Ｖｔｈ＝＋０．２５Ｖまで上昇し、この閾値を超えたところで、第１の短絡用ＦＥＴ５は導通状態から非導通状態となる（図４参照）。
なお、上述のような動作を確保するため、ゲート抵抗短絡回路駆動電圧出力回路１０５に用いられるダイオード７は、その降下電圧Ｖｆが、第１及び第２の短絡用ＦＥＴ５，６のピンチオフ電圧Ｖｇｓ(off10)よりも大きいものを用いる必要がある。
上述の回路動作の説明は、一方のスイッチ素子対５１が非導通状態から導通状態に変化する場合であるが、他方のスイッチ素子対５２が非導通状態から導通状態に変化する場合の回路動作も基本的に同一であるので、それについて再度の詳細な説明は省略することとする。
【００３６】
図５には、先のゲート抵抗出力電圧ＶＧ２、ゲート抵抗短絡回路駆動電圧ＶＧ３、及び、第１の共通ゲート抵抗器１５のデコーダ回路１０２側の端部における電圧（以下、便宜的に「ゲート抵抗入力電圧」と称する）ＶＧ１の時間変化に対する波形変化の実測に基づく波形図が示されており、上述のように第１及び第２のＦＥＴ１，２が非導通状態から導通状態へ切り替わる際に、第１の短絡用ＦＥＴ５を短時間の間、導通状態とするため、ゲート抵抗出力電圧ＶＧ２が第１の短絡用ＦＥＴ５が導通状態から非導通状態となるまでは、立ち上がりが鋭いことが確認できるものとなっている。
なお、図５において、実線の特性線はゲート抵抗入力電圧ＶＧ１を、一点鎖線の特性線はゲート抵抗出力電圧ＶＧ２を、二点鎖線の特性線はゲート抵抗短絡回路駆動電圧ＶＧ３を、それぞれ表している。
【００３７】
一方、図９には、図８に示された従来回路における上述したゲート抵抗入力電圧ＶＧ１、及び、ゲート抵抗出力電圧ＶＧ２に対応する各電圧の変化特性例が示されており、以下、同図について説明する。
図９（Ａ）には、図８に示された従来回路においてゲート抵抗器ＲＧを１００ｋΩに設定した場合におけるゲート抵抗器ＲＧのデコーダ回路１０２側の端部におけるゲート電圧ＶＧ１の変化例が実線で、また、ゲート抵抗器ＲＧのスイッチ素子ＳＷ１〜ＳＷ４側の端部におけるゲート電圧ＶＧ２の変化例が一点鎖線で、それぞれ示されており、同図によれば、従来回路ではスイッチ素子ＳＷ１〜ＳＷ４側のゲート電圧ＶＧ２の立ち上がりが、抵抗値の大きなゲート抵抗器ＲＧのために鈍いことが確認できる。
【００３８】
また、図９（Ｂ）には、同じ従来回路においてゲート抵抗器ＲＧを０Ωとした場合のゲート電圧ＶＧ２の変化例が一点鎖線で示されており、同図によれば、ゲート抵抗器ＲＧを０Ωとすることにより、ゲート電圧ＶＧ２の立ち上がりは遅延がなく、鋭くなることが確認できる。しかしながら、ゲート抵抗器ＲＧを０Ωとすることで、ゲート電圧ＶＧ２の立ち上がりを鋭くすることはできるが、高周波信号に対するスイッチＳＷ１〜ＳＷ４の挿入損失が増大するという従来の問題を解消することはできない。
【００３９】
次に、本発明の実施の形態における半導体スイッチ回路の使用周波数における高周波信号の出力レベルについて、従来回路と比較しつつ、図６、及び、図１０を参照しつつ説明する。
まず、図１０（Ａ）には、図８に示された従来回路において、ゲート抵抗器ＲＧを１００ｋΩに設定した場合に、スイッチ素子ＳＷ１〜ＳＷ４の切り替えに応じて共通端子ＰＣに出力される高周波信号のレベル変化が示されている。
また、図１０（Ａ）において、４０usecの時点で外部制御信号ＶＴＣＬが論理値Ｈｉｇｈとされており、これに対して、高周波信号は、その約１．２μsec後に出力されていることから、スイッチング時間は約１．２μsecであることが確認できる。
【００４０】
一方、図１０（Ｂ）には、図８に示された従来回路において、ゲート抵抗器ＲＧを０Ωに設定した場合に、スイッチ素子ＳＷ１〜ＳＷ４の切り替えに応じて共通端子ＰＣに出力される高周波信号のレベル変化が示されている。
また、図１０（Ｂ）において、４０usecの時点で外部制御信号ＶＴＣＬが論理値Ｈｉｇｈとされており、これに対して、高周波信号は、その約０．４１μsec後に出力されていることから、スイッチング時間は約０．４μsecであり、ゲート抵抗器ＲＧを１００ｋΩに設定した場合よりスイッチング時間が改善されていることが確認できるものとなっている。
【００４１】
これに対して、本発明の実施の形態における半導体スイッチ回路においては、図６に示されたように、スイッチング時間は約０．６μsecとなっており、スイッチング時間の改善が確認できるものとなっている。
【００４２】
次に、デコーダ回路１０２の具体回路構成例について、図２を参照しつつ説明する。
この図２に示された具体回路例は、例えば、第１のスイッチ素子対５１と第１の短絡用ＦＥＴ５へ対する駆動制御電圧を出力する回路部分であり、第２のスイッチ素子対５２及び第２の短絡用ＦＥＴ６へ対する駆動制御電圧を出力する回路部分は、基本的に同様の回路構成を有するものであり、図２においては、その図示を省略してある。
【００４３】
結局、デコーダ回路１０２は、図２に示された回路を２組備えたものとなっている。なお、他方の回路、すなわち、例えば、第２のスイッチ素子対５２及び第２の短絡用ＦＥＴ６へ対する駆動制御電圧を出力する回路部分については、外部制御信号ＶＣＴＬを反転出力する反転素子（図示せず）が必要であり、その出力は、図２においてＶＣＴＬと表記された箇所に入力されることとなる。
【００４４】
以下、図２に示された具体回路例について、同図を参照しつつ説明する。
まず、この図２に示された具体回路例は、第１のスイッチ素子対５１及び第１の短絡用ＦＥＴ５へ制御信号としての駆動制御電圧を出力する回路部分であるとして、以下説明することとし、第２のスイッチ素子対５２及び第２の短絡用ＦＥＴ６への駆動制御電圧を出力する回路部分（図示せず）については、図２に示された具体回路例と異なる点について、以下、適宜、説明を行うものとし、その余の部分については、図２の説明を以て、第２のスイッチ素子対５２及び第２の短絡用ＦＥＴ６への駆動制御電圧を出力する回路部分の説明に代えることとする。
【００４５】
この図２に示された具体回路例は、ディプレッション型Ｎ型のデコーダ用第１、第３、第７のＦＥＴ（図２においては、「Ｑ１」、「Ｑ３」、「Ｑ７」と表記）２１、２３、２７と、エンハンスメント型Ｎ型のデコーダ用第４乃至第６、及び第８乃至第１０のＦＥＴ（図２においては、「Ｑ４」〜「Ｑ６」及び「Ｑ８」〜「Ｑ１０」と表記）２４〜２６、２８〜３０と、エンハンスメント型Ｐ型のデコーダ用第２のＦＥＴ（図２においては「Ｑ２」と表記）２２とを用いて構成されてなるもので、外部制御信号ＶＣＴＬが論理値Ｈｉｇｈに相当するレベルにある場合に、第１のスイッチ素子対５１に対してＶＤＤが、第１の短絡用ＦＥＴ５に対してＶＤＤ２が、それぞれ出力される一方、外部制御信号ＶＣＴＬが論理値Ｌｏｗの場合には、第１のスイッチ素子対５１に対してＶＳＳが、第１の短絡用ＦＥＴ５に対してＶＳＳ２が、それぞれ出力されるよう構成されたものとなっている。
【００４６】
具体的には、まず、デコーダ用第１、第３、及び第５のＦＥＴ２１，２３，２５のドレイン（又はソース）には、外部から電源電圧ＶＤＤが印加されるようになっている。
そして、デコーダ用第１のＦＥＴ２１のソース（又はドレイン）は、デコーダ用第１の抵抗器４１を介してデコーダ用第２のＦＥＴ２２のドレイン（又はソース）に接続され、この接続点には、デコーダ用第１のＦＥＴ２１のゲートが接続されたものとなっている。
【００４７】
デコーダ用第２のＦＥＴ２２のゲートは、外部制御信号入力端子３４に接続されており、外部制御信号ＶＣＴＬが印加されるようになっている一方、ソース（又はドレイン）は、デコーダ用第２の抵抗器４２の一端に接続されている。
このデコーダ用第２の抵抗器４２の他端とデコーダ用第３の抵抗器４３の一端との間には、４つのダイオード６１〜６４が、デコーダ用第２の抵抗器４２側にアノードが、デコーダ用第３の抵抗器４３側に、カソードが、それぞれ位置するように直列接続されて設けられている。
【００４８】
そして、ダイオード６４のカソードとデコーダ用第３の抵抗器４３の接続点は、デコーダ用第４、第６、第８、及び、第１０のＦＥＴ２４，２６，２８，３０の各ゲートに接続される一方、デコーダ用第３の抵抗器４３の他端は、デコーダ用第４、第６、第８、及び、第１０のＦＥＴ２４，２６，２８，３０のソース（又はドレイン）に接続されると共に、負電圧入力端子３５に接続されており、負電圧発生回路１０３から出力された負電圧ＶＳＳが印加されるようになっている。
【００４９】
一方、デコーダ用第３のＦＥＴ２３は、ソース（又はドレイン）は、デコーダ用第４の抵抗器４４を介してデコーダ用第４のＦＥＴ２４のドレイン（又はソース）に接続されると共に、デコーダ用第４のＦＥＴ２４のドレイン（又はソース）には、デコーダ用第３及び第５のＦＥＴ２３，２５のゲートが接続されている。
また、デコーダ用第５のＦＥＴ２５のソース（又はドレイン）は、デコーダ用第６のＦＥＴ２６のドレイン（又はソース）に接続されると共に、スイッチ素子対用ゲート電圧出力端子３６に接続されたものとなっている。
【００５０】
また、デコーダ用第７及び第９のＦＥＴ２７，２９のドレイン（又はソース）は、相互に接続されてゲート抵抗短絡回路駆動電圧出力回路１０５により出力された電圧ＶＤＤ２が印加されるようになっている。
そして、デコーダ用第７のＦＥＴ２７のソース（又はドレイン）は、デコーダ用第５の抵抗器４５を介してデコーダ用第８のＦＥＴ２８のドレイン（又はソース）に接続されると共に、デコーダ用第８のＦＥＴ２８のドレイン（又はソース）は、デコーダ用第７及び第９のＦＥＴ２７，２９のゲートと接続されている。
また、デコーダ用第９のＦＥＴ２９のソース（又はドレイン）は、デコーダ用第１０のＦＥＴ３０のドレイン（又はソース）に接続されると共に、短絡用ＦＥＴ用ゲート電圧出力端子３７に接続されたものとなっている。
【００５１】
かかる構成においては、外部制御信号ＶＣＴＬが論理値Ｈｉｇｈに相当するレベルの場合、スイッチ素子対用ゲート電圧出力端子３６からは１．５Ｖが、短絡用ＦＥＴ用ゲート電圧出力端子３７からは０．５Ｖが、それぞれ出力される一方、外部制御信号ＶＣＴＬが論理値Ｌｏｗに相当するレベルの場合、スイッチ素子対用ゲート電圧出力端子３６及び短絡用ＦＥＴ用ゲート電圧出力端子３７には、負電圧発生回路１０３の出力電圧ＶＳＳである−７Ｖが出力されるようになっている。
【００５２】
なお、上述した本発明の実施の形態においては、共通端子３３と個別端子３１，３２間の導通、非導通を制御するスイッチ素子として、２つのＦＥＴを直列接続したスイッチ素子対５１，５２を用いたが、これに限定される必要はなく、共通端子３３と各個別端子３１，３２間に、それぞれ一つのＦＥＴを設ける構成としても良いことは勿論である。
【産業上の利用可能性】
【００５３】
スイッチング時間の減少と挿入損失の低減が所望される半導体スイッチ回路に適用できる。
【符号の説明】
【００５４】
５…第１の短絡用電界効果トランジスタ
６…第２の短絡用電界効果トランジスタ
１５…第１の共通ゲート抵抗器
１６…第２の共通ゲート抵抗器
１０１…高周波スイッチ回路
１０２…デコーダ回路
１０３…負電圧発生回路
１０４…ゲート抵抗短絡回路
１０５…ゲート抵抗短絡回路駆動電圧出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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