(57)【要約】【課題】フューズ４１２を断線させる目的で第１端子４１４に電圧等を印加すると、フューズ４１２からシリコン基板４０２への意図しない短絡経路（ショートマイグレーションパス）が形成されることがあった。このため、ポリシリコンのフューズ、コンタクトフューズ、又は、ポリシリコン抵抗のような基板に近い受動素子における電圧又は電流ストレスによる劣化が懸念されていた。【解決手段】ウエル層またはアイソレーション層が形成された基板と、基板のウエル層またはアイソレーション層上に形成された絶縁層と、絶縁層上に形成された受動素子とを備えることを特徴とする半導体装置を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ウエル層またはアイソレーション層が形成された基板と、
前記基板の前記ウエル層またはアイソレーション層上に形成された絶縁層と、
前記絶縁層上に形成された受動素子と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ウエル層またはアイソレーション層は、予め定められた電位とされることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記受動素子はフューズを含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記受動素子は抵抗素子を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記基板は、Ｐ型半導体の領域を含み、
前記ウエル層またはアイソレーション層は、前記Ｐ型半導体の領域と接して形成されたＮ型半導体である、
請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記基板に基準電位が与えられ、前記ウエル層またはアイソレーション層に正の電位が与えられる、
請求項５に記載の半導体装置。
【請求項７】
前記基板は、Ｎ型半導体の領域を含み、
前記ウエル層またはアイソレーション層は、前記Ｎ型半導体の領域と接して形成されたＰ型半導体である、
請求項１から４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
フューズを有する半導体装置が知られている（例えば、特許文献１参照）。このような半導体装置は、シリコン基板と、シリコン基板に形成された絶縁層と、絶縁層上に形成されたフューズを備える。
特許文献１  米国特許出願公開第２０１２／０１９６４２３号
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従来のポリシリコンのフューズ、コンタクトフューズ、又は、ポリシリコン抵抗のような基板近傍実装の受動素子においては、電圧又は電流ストレスによる劣化が懸念されていた。そこで、本発明は、上記課題を解決することのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、ウエル層またはアイソレーション層が形成された基板と、基板のウエル層またはアイソレーション層上に形成された絶縁層と、絶縁層上に形成された受動素子とを備えることを特徴とする半導体装置を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本実施形態の半導体装置１０を示す。
【図２】本実施形態の変形例に係る半導体装置２０を示す。
【図３】図２の半導体装置２０内に生じる寄生ダイオードを示す。
【図４】フューズを備える半導体装置４０を示す。
【図５】絶縁層に短絡が生じるメカニズムを示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
本願の発明者らは、ポリシリコンのフューズにおいて、電圧及び電流ストレスによる劣化が生じるメカニズムを解明した。そこでまず、図４及び図５を用いて、このメカニズムについて説明する。
【０００９】
図４は、フューズを備える半導体装置４０を示す。半導体装置４０は、シリコン基板４０２、シリコン基板４０２上に形成された絶縁層４０６、絶縁層４０６上に形成されたフューズ４１２、第１端子４１４、及び第２端子４１８を備える。半導体装置４０は、第１端子４１４からフューズ４１２を介して第２端子４１８に過電流を流すことによりフューズ４１２が加熱されて断線させる機能を有する。
【００１０】
ここで、第１端子４１４に対して電圧又は電流ストレスが印加されると、グランド配線４３０に接続されるシリコン基板４０２に対してフューズ４１２の電位が上昇し、シリコン基板４０２に対するフューズ４１２の第１端子４１４近傍における電界が大きくなる。
【００１１】
この結果、図５に示すように、シリコン基板４０２の絶縁層４０６側の界面に電子４５０が集まり、絶縁層４０６が破壊されてフューズ４１２からシリコン基板４０２への電流経路が形成される。このように、第１端子４１４に電圧又は電流ストレスを印加すると、フューズ４１２からシリコン基板４０２への意図しない短絡経路（ショートマイグレーションパス）が形成されることがあった。そこで、本実施形態の半導体装置１０は、絶縁層４０６に短絡経路が生じる問題を低減又は解消することを目的とする。
【００１２】
図１は、本実施形態の半導体装置１０を示す。本実施形態に係る半導体装置１０は、フューズを断線させる際に、又は、経年劣化により、フューズに接続される端子と基板との間に短絡経路が生じることを防ぐ。半導体装置１０は、基板１０２、絶縁層１０６、受動素子１１２、第１端子１１４、第１コンタクト１１６、第２端子１１８、及び、第２コンタクト１２０、第１電源配線１３０、及び、タップコンタクト１３２を備える。
【００１３】
基板１０２は、受動素子１１２及びその他の回路素子を搭載する例えばシリコン等の基板である。本実施形態において、基板１０２は、Ｐ型ドーパントを含むＰ型半導体の領域を有するＰ型シリコン基板である。これに代えて、基板１０２は、シリコン基板の一部にＰ型半導体の領域としてＰ型ウエルが形成された半導体基板であってよい。基板１０２は、ウエル層１０４及びアクティブタップ１０８を有する。
【００１４】
ウエル層１０４は、基板１０２のＰ型半導体の領域と接してＰ型半導体領域に囲まれている、基板１０２の表面上に形成されるＮ型ドーパントを有するＮ型半導体の領域である。ウエル層１０４の電位はフローティングであってよい。ウエル層１０４は、基板１０２にＮ型のドーパントを拡散したウエルであるが、半導体装置１０は、ウエル層１０４に代えて、基板１０２とは別個にＮ型の半導体材料を堆積したアイソレーション層を基板１０２上に設けてもよい。
【００１５】
アクティブタップ１０８は、基板１０２のＰ型半導体の領域内に形成され、基準電位と接続される。アクティブタップ１０８は、基板１０２のＰ型半導体の領域と比較してＰ型ドーパントを高濃度で有するＰ＋領域であってよい。アクティブタップ１０８は、基板１０２とは別に形成されてもよい。この場合、基板１０２の一部をエッチングし、エッチングした領域にＰ＋ポリシリコン領域を形成することにより、アクティブタップ１０８が設けられてよい。
【００１６】
絶縁層１０６は、基板１０２の少なくともウエル層１０４上に形成され、基板１０２と受動素子１１２とを絶縁する。絶縁層１０６は、例えば、シリコン基板である基板１０２の略全体表面を覆うシリコン酸化膜であってよい。絶縁層１０６は、シリコン酸化膜によるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有してもよい。絶縁層１０６は、アクティブタップ１０８が形成される領域に開口を有してよい。
【００１７】
受動素子１１２は、絶縁層１０６上に形成され、入力信号に対して予め定められた出力信号を出力する。受動素子１１２は、絶縁層１０６のうち、ウエル層１０４が形成された領域に対応する領域の一部又は全体の上に設けられてよい。一例として、受動素子１１２は、ポリシリコンから形成されるフューズ、抵抗素子、コンデンサ、インダクタ又はその他の受動素子を含む。
【００１８】
第１端子１１４は、一例として導電性材料を含有する配線であり、受動素子１１２に供給すべき電圧又は電流を入力する。第１端子１１４は、例えば、金属により形成される。第１コンタクト１１６は、受動素子１１２と第１端子１１４との間に形成され、第１端子１１４からの電圧又は電流を受動素子１１２に供給する。第１コンタクト１１６は、導電性材料を含有し、例えば、金属であってよい。
【００１９】
第２端子１１８は、一例として導電性材料を含有する配線であり、受動素子１１２からの出力される電圧又は電流を受け取る。第２端子１１８は、例えば、金属により形成される。第２コンタクト１２０は、受動素子１１２と第２端子１１８との間に形成され、受動素子１１２から出力される電圧又は電流を第２端子１１８へと伝達する。第２コンタクト１２０は、導電性材料を含有し、例えば、金属であってよい。
【００２０】
第１電源配線１３０は、例えばグランド電位である基準電位を基板１０２へと供給する。タップコンタクト１３２は、第１電源配線１３０から基準電位を受け取り、アクティブタップ１０８を介して基板１０２に基準電位を供給する。
【００２１】
このように本実施形態の半導体装置１０は、受動素子１１２と基板１０２との間に絶縁層１０６に加えフローティング電位であるウエル層１０４を有する。これにより、半導体装置１０によれば、第１端子１１４に電圧又は電流ストレスが印加される場合に、基板１０２から絶縁層１０６に直接電子が移動することがないので、絶縁層１０６は、基板１０２と受動素子１１２との間に高い電界が生じるのを防ぐことができる。
【００２２】
図２は、本実施形態の変形例に係る半導体装置２０を示す。本変形例の半導体装置２０は、図１の半導体装置１０の構成に加えて、第２電源配線１４０、及び、タップコンタクト１４２を更に備える。半導体装置１０は、基板１０２にアクティブタップ１４４を備える。本変形例の説明において、図１の形態と同様の要素については同一の符号を付して説明を省略することがある。
【００２３】
第２電源配線１４０は、タップコンタクト１４２を介してウエル層１０４に接続され、ウエル層１０４に電源電位又は０Ｖ超の予め定められた電圧を提供する。例えば、第２電源配線１４０には、０Ｖから受動素子１１２の最大動作電圧までの間の定められた電源電圧が印加されてよい。一例として、受動素子１１２にポリシリコンフューズを用いる場合、トリミング時及びトリミング後において、第２電源配線１４０には０Ｖからポリシリコンフューズのトリミング時の最大電圧までの電圧が印加されてよい。
【００２４】
タップコンタクト１４２は、第２電源配線１４０から電源電位等を受け取り、アクティブタップ１４４に電源電位を供給する。タップコンタクト１４２は、導電性材料で形成され、例えば、金属であってよい。
【００２５】
アクティブタップ１４４は、ウエル層１０４に形成され、タップコンタクト１４２に接続されて電源電位等を受け取り、ウエル層１０４に電源電位等を供給する。これにより、ウエル層１０４は、予め定められた電位が与えられる。アクティブタップ１４４は、ウエル層１０４と比較してＮ型ドーパントを高濃度で有するＮ＋領域であってよい。アクティブタップ１４４が形成される領域には、絶縁層１０６は形成されない。アクティブタップ１４４は、ウエル層１０４とは別に形成されてもよい。この場合、アクティブタップ１４４は、ウエル層１０４の一部をエッチングし、エッチングした領域にＮ＋ポリシリコン領域を形成することにより設けられてよい。
【００２６】
このように本実施形態の半導体装置２０は、ウエル層１０４に第２電源配線１４０からの電源電位等の正の電圧が印加される。これにより、半導体装置２０における受動素子１１２とウエル層１０４との間の電位差が減少し、ウエル層１０４から受動素子１１２への電子移動を抑制することができる。
【００２７】
また、図３に示すように半導体装置２０においては、Ｐ型の基板１０２とＮ型のウエル層１０４とにより寄生ダイオード２００が形成される。この結果、高電位のウエル層１０４からの電界が、受動素子１１２のうち低電位領域となる第２端子１１８の近傍領域だけでなく基板１０２とウエル層１０４との界面に向かうので、ウエル層１０４と受動素子１１２のうち第２端子１１８の近傍領域との電界ストレスが小さくなり、この領域で絶縁層１０６が短絡することを防ぐことができる。
【００２８】
本実施形態の半導体装置１０及び本変形例の半導体装置２０において、基板１０２及びウエル層１０４（又はアイソレーション層）は逆の極性を有してもよい。この場合、半導体装置１０及び半導体装置２０において、基板１０２及びアクティブタップ１０８はＮ型ドーパントを有する半導体とされ、ウエル層１０４（又はアイソレーション層）はＰ型ドーパントを有する半導体とされる。
【００２９】
また、半導体装置２０において、アクティブタップ１４４はＰ型ドーパントを有する半導体とされる。第１電源配線１３０はグランド電位等の基準電位を基板１０２に供給し、第２電源配線１４０は負の電源電圧をウエル層１０４等に供給し、第１端子１１４は負の電圧を受動素子１１２に供給する。このような構成においては、半導体のＰＮ極性が逆とした場合においても、半導体装置１０及び半導体装置２０は、絶縁層１０６が短絡することを防ぐことができる。
【００３０】
また、本実施形態の半導体装置１０及び本変形例の半導体装置２０は、受動素子１１２としてタングステンビア等によるコンタクトフューズを備えてもよい。この場合、半導体装置１０及び半導体装置２０は、絶縁層１０６上に受動素子１１２の代わりに金属配線又はポリシリコン配線等の配線を備え、第１コンタクト１１６及び第２コンタクト１２０の代わりに、当該配線と第１端子１１４との間に設けられる第１コンタクトフューズ及び当該配線と第２端子１１８との間に設けられる第２コンタクトフューズを備えてよい。配線は線対称又は点対称形状であってよく、第１コンタクトフューズ及び第２コンタクトフューズの数は等しくてよい。
【００３１】
第１コンタクトフューズ及び第２コンタクトフューズは、電圧印加時にいずれか一方のみが切断され得る。ここで、第１コンタクトフューズ及び第２コンタクトフューズのうち高電圧側のフューズ（例えば、第１端子１１４側の第１コンタクトフューズ）が切断された場合は配線に電圧及び電流ストレスが印加されなくなるので、絶縁層１０６に経路短絡は生じない。
【００３２】
また、第１コンタクトフューズ及び第２コンタクトフューズのうち低電圧側のフューズ（例えば、第２端子１１８側の第２コンタクトフューズ）が切断され配線に電圧及び電流ストレスが印加される場合においても、半導体装置１０等はウエル層１０４を備えるので、絶縁層１０６に経路短絡を生じさせない。
【００３３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００３４】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００３５】
１０  半導体装置
２０  半導体装置
４０  半導体装置
１０２  基板
１０４  ウエル層
１０６  絶縁層
１０８  アクティブタップ
１１２  受動素子
１１４  第１端子
１１６  第１コンタクト
１１８  第２端子
１２０  第２コンタクト
１３０  第１電源配線
１３２  タップコンタクト
１４０  第２電源配線
１４２  タップコンタクト
１４４  アクティブタップ
２００  寄生ダイオード
４０２  シリコン基板
４０６  絶縁層
４１２  フューズ
４１４  第１端子
４１８  第２端子
４３０  グランド配線
４５０  電子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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