(57)【要約】【課題】本発明は、検知精度の優れる、ピエゾ抵抗効果を利用して物理量を検知する物理量センサを提供することを目的とする【解決手段】ピエゾ抵抗効果を利用して物理量を検知する物理量センサ１であって、第１絶縁層１０上に形成される第１導電型のウェル層４と、第１導電型のウェル層４の表面側に形成される複数の第２導電型のピエゾ抵抗層２と、複数の第２導電型のピエゾ抵抗層２の間に、第１導電型のウェル層４の表面から第１絶縁層１０まで貫通する第２導電型の分離層５と、を有することを特徴とする物理量センサ１。【選択図】図４
2015011013.tif 000002
【特許請求の範囲】
【請求項１】
ピエゾ抵抗効果を利用して物理量を検知する物理量センサであって、
第１絶縁層上に形成される第１導電型のウェル層と、
前記第１導電型のウェル層の表面側に形成される複数の第２導電型のピエゾ抵抗層と、
前記複数の第２導電型のピエゾ抵抗層の間に、前記第１導電型のウェル層の表面から前記第１絶縁層まで貫通する第２導電型の分離層と、を有することを特徴とする物理量センサ。
【請求項２】
前記複数の第２導電型のピエゾ抵抗層は、
電源パッドに近い位置に形成される第１のピエゾ抵抗層と、
前記電源パッドから遠い位置に形成される第２のピエゾ抵抗層と、
を含み、
前記第１のピエゾ抵抗層を有する第１のピエゾ抵抗素子と、
前記第２のピエゾ抵抗層を有する第２のピエゾ抵抗素子と、
を有したブリッジ回路を構成し、
前記分離層を、前記第１のピエゾ抵抗素子と、前記第２のピエゾ抵抗素子との間に形成したことを特徴とする請求項１に記載の物理量センサ。
【請求項３】
前記第２導電型の分離層が、前記第１導電型のウェル層の周囲を囲むように形成されていることを特徴とする請求項１または請求項２に記載の物理量センサ。
【請求項４】
前記複数の第２導電型のピエゾ抵抗層が形成される前記第１導電型のウェル層のそれぞれが、所定の電位に設けられることを特徴とする請求項１から請求項３のいずれか１項に記載の物理量センサ。
【請求項５】
前記第１導電型のウェル層の表面に形成される第２絶縁層を有する物理量センサであって、前記第２絶縁層と前記複数の第２導電型のピエゾ抵抗層との間に位置する前記第１導電型のウェル層内に、前記複数の第２導電型のピエゾ抵抗層と平面視で重なるように第１導電型のシールド層が設けられていることを特徴とする請求項１から請求項４のいずれか１項に記載の物理量センサ。
【請求項６】
前記第１導電型のウェル層の表面に形成される第２絶縁層と、前記第２導電型のピエゾ抵抗層に接続されると共に、前記第１導電型のウェル層内に形成される第２導電型の引出配線層と、を有する物理量センサであって、前記第１導電型のウェル層内に、前記第２絶縁層に接触すると共に、前記第２導電型の引出配線層と平面視で重ならないように前記第１導電型のシールド層が設けられていることを特徴とする請求項１から請求項５のいずれか１項に記載の物理量センサ。
【請求項７】
前記第１導電型のシールド層が、前記第１導電型のウェル層と同電位に設けられていることを特徴とする請求項５または請求項６に記載の物理量センサ。
【請求項８】
前記第１導電型のウェル層が、２枚のシリコン基板が酸化膜を挟んで貼り合わされたＳＯＩ基板の一方のシリコン基板からなることを特徴とする請求項１から請求項７のいずれか１項に記載の物理量センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ピエゾ抵抗効果を利用して物理量を検知する物理量センサに関する。
【背景技術】
【０００２】
従来、シリコンなどの半導体のピエゾ抵抗効果を利用して、圧力、加速度、および荷重などの物理量を検知する物理量センサが知られている。たとえば、自動車のタイヤ空気圧などを検知する物理量センサとして、ダイアフラム型の圧力センサが知られている。
【０００３】
図１２は、特許文献１に開示される圧力センサの断面図である。図１３は、特許文献１に開示される圧力センサのダイアフラムの断面図である。特許文献１に開示される従来例の圧力センサ２２０は、図１２に示すように、固定部（厚肉部）２２２と薄いダイアフラム２２１を備えたＰ型半導体のシリコン基板２３１を有して構成されている。
【０００４】
そして、ダイアフラム２２１は、図１３に示すように、Ｐ型半導体のシリコン基板２３１に、Ｎ＋型不純物層のウェル層２０４ａ、２０４ｂが複数個形成されている。そして、これらＮ＋型不純物層のウェル層２０４ａ、２０４ｂ内にそれぞれピエゾ抵抗効果をもつＰ＋型不純物層のピエゾ抵抗層２０２ａ、２０２ｂが形成されている。
【０００５】
複数のウェル層２０４ａ、２０４ｂは、シリコン基板２３１そのものである不純物層と逆方向バイアスされることにより、互いに絶縁分離されている。そして、複数のピエゾ抵抗層２０２ａ、２０２ｂは、互いに絶縁分離される各ウェル層２０４ａ、２０４ｂ内に設けられることにより、互いに絶縁分離されている。このように、従来例の圧力センサ２２０は、シリコン基板２３１に複数のウェル層２０４ａ、２０４ｂを形成したのち、このウェル層２０４ａ、２０４ｂ内にピエゾ抵抗層２０２ａ、２０２ｂを形成することにより構成される。
【０００６】
そして、シリコン基板２３１の表面にはシリコン酸化膜などの絶縁層２１１が形成されており、絶縁層２１１上に所定パターンを有するアルミニウム（Ａｌ）などからなる接続配線層２０８が形成されている。そして、絶縁層２１１には絶縁層２１１を貫通する第１接続孔２１３ａ、および第２接続孔２１３ｂが形成されており、接続配線層２０８が、ピエゾ抵抗層２０２ａ、２０２ｂ、およびウェル層２０４ａ、２０４ｂと接続されて、ブリッジ回路を構成している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第２７８９２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来例の圧力センサ２２０においては、図１３に示すように、シリコン基板２３１に形成される複数のウェル層２０４ａ、２０４ｂおよび複数のピエゾ抵抗層２０２ａ、２０２ｂは、不純物層である。不純物層は、イオン注入などによって、シリコン基板２３１に硼素（Ｂ）や、燐（Ｐ）などの不純物元素をドープすることで形成される。
【０００９】
不純物層は、シリコン基板２３１に不純物元素をドープすることにより形成されるので、不純物層には歪みが生じ易い。この歪みのために、不純物層には格子欠陥や、転位などの結晶欠陥が生じ易い。
【００１０】
イオン注入を行った後には、不純物元素の活性化や、結晶欠陥などの修復のために、アニール処理が行われる。結晶欠陥は、アニール処理により低減されるが、従来例の圧力センサ２２０においては、シリコン基板２３１に、ピエゾ抵抗層２０２ａ、２０２ｂを形成するための不純物元素と、ウェル層２０４ａ、２０４ｂを形成するための不純物元素と、が２重にドープされる。そのため、従来例の圧力センサ２２０においては、ピエゾ抵抗層２０２ａ、２０２ｂの歪みや、その周辺の歪みは大きく、アニール処理によってピエゾ抵抗層２０２ａ、２０２ｂの結晶欠陥や、その周辺の結晶欠陥を十分に低減させることができなかった。
【００１１】
そのため、従来例の圧力センサ２２０においては、ピエゾ抵抗層２０２ａ、２０２ｂとウェル層２０４ａ、２０４ｂとの接合面や、ウェル層２０４ａ、２０４ｂとシリコン基板２３１そのものである不純物層との接合面に、結晶欠陥が存在して、これらの接合面にリーク電流が生じることがあった。
【００１２】
ピエゾ抵抗層２０２ａ、２０２ｂとウェル層２０４ａ、２０４ｂとの接合面にリーク電流が生じると、リーク電流に応じてピエゾ抵抗層２０２ａ、２０２ｂを流れる電流が変動する。そのため、従来例の圧力センサ２２０においては、圧力の検知精度が劣化するという課題があった。
【００１３】
ウェル層２０４ａ、２０４ｂとシリコン基板２３１そのものである不純物層との接合面にリーク電流が生じると、ウェル層２０４ａ、２０４ｂの電位が変動するため、ピエゾ抵抗層２０２ａ、２０２ｂとウェル層２０４ａ、２０４ｂを逆方向バイアスする電圧値が変動する。そのため、ピエゾ抵抗層２０２ａ、２０２ｂとウェル層２０４ａ、２０４ｂとの間を流れる暗電流が変動し、ピエゾ抵抗層２０２ａ、２０２ｂを流れる電流が変動することがあった。そのため、従来例の圧力センサ２２０においては、圧力の検知精度が劣化するという課題があった。
【００１４】
従来例の圧力センサ２２０は、図１３に示すように、複数のウェル層２０４ａ、２０４ｂは、シリコン基板２３１そのものである不純物層と逆方向バイアスされることにより、互いに絶縁分離される。このように、従来例の圧力センサ２２０は、逆方向バイアスされる半導体不純物層の接合面のみを用いて絶縁分離されるため、複数のウェル層２０４ａ、２０４ｂ間の絶縁分離は不十分であった。そのため、従来例の圧力センサ２２０においては、圧力の検知精度が劣化するという課題があった。
【００１５】
本発明の目的は、このような課題を顧みてなされたものであり、検知精度の優れる、ピエゾ抵抗効果を利用して物理量を検知する物理量センサを提供することである。
【課題を解決するための手段】
【００１６】
本発明の物理量センサは、ピエゾ抵抗効果を利用して物理量を検知する物理量センサであって、第１絶縁層上に形成される第１導電型のウェル層と、前記第１導電型のウェル層の表面側に形成される複数の第２導電型のピエゾ抵抗層と、前記複数の第２導電型のピエゾ抵抗層の間に、前記第１導電型のウェル層の表面から前記第１絶縁層まで貫通する第２導電型の分離層と、を有することを特徴とする。
【００１７】
このような態様であれば、複数のピエゾ抵抗層、および複数のピエゾ抵抗層周辺のウェル層に、不純物元素が２重にドープされることはない。よって、本発明の物理量センサにおいては、複数のピエゾ抵抗層、および複数のピエゾ抵抗層周辺の歪みは小さいため、アニール処理によって、複数のピエゾ抵抗層、および複数のピエゾ抵抗層周辺の結晶欠陥を十分に低減することができる。
【００１８】
各ウェル層は、第１絶縁層を用いて絶縁分離されるので、逆方向バイアスされるウェル層と分離層との接合面を小さくすることができる。そのため、本発明による各ウェル層の絶縁分離は、逆方向バイアスされる半導体不純物層の接合面のみを用いて絶縁分離するものに比べて絶縁性が高い。
【００１９】
よって、本発明によれば、検知精度の優れる、ピエゾ抵抗効果を利用して物理量を検知する物理量センサを提供することができる。
【００２０】
前記複数の第２導電型のピエゾ抵抗層は、電源パッドに近い位置に形成される第１のピエゾ抵抗層と、前記電源パッドから遠い位置に形成される第２のピエゾ抵抗層とを含み、前記第１のピエゾ抵抗層を有する第１のピエゾ抵抗素子と、前記第２のピエゾ抵抗層を有する第２のピエゾ抵抗素子と、を有したブリッジ回路を構成し、前記分離層を、前記第１のピエゾ抵抗素子と、前記第２のピエゾ抵抗素子との間に形成したことが好ましい。
【００２１】
各ピエゾ抵抗素子の抵抗変化は電源に対する距離で異なる。電源との距離が異なると、各ピエゾ抵抗素子で電位が異なり、逆方向バイアスで生じる暗電流に起因する抵抗変化が異なってしまう。そのため、電源パッドに近い方のピエゾ抵抗素子と遠い方のピエゾ抵抗素子とを分離層で分離することで、調整回路により各ピエゾ抵抗素子の電位を個別に調整することができる。これにより、近い方のピエゾ抵抗素子と遠い方のピエゾ抵抗素子との暗電流に起因する抵抗変化を合わせることができ、検知精度の優れる物理量センサを実現することができる。
【００２２】
前記第２導電型の分離層が、前記第１導電型のウェル層の周囲を囲むように形成されていることが好ましい。このような態様であれば、複数のピエゾ抵抗層が形成される各ウェル層は、複数のピエゾ抵抗層のレイアウトに制限されることなく、絶縁分離することができる。
【００２３】
前記複数の第２導電型のピエゾ抵抗層が形成される前記第１導電型のウェル層のそれぞれが、所定の電位に設けられることが好ましい。
【００２４】
ピエゾ抵抗層が形成される複数のウェル層間は、第１絶縁層と、逆方向バイアスする各ウェル層と分離層との接合面によって絶縁分離できるので、各ウェル層に所定の電位を設定することが可能である。そのため、各ウェル層に所定の電位を設定することにより、複数のピエゾ抵抗層は、夫々各ウェル層と適切な電圧値で逆方向バイアスすることができる。よって、複数のピエゾ抵抗層の抵抗値は、夫々適切に制御することができる。
【００２５】
前記第１導電型のウェル層の表面に形成される第２絶縁層を有する物理量センサであって、前記第２絶縁層と前記複数の第２導電型のピエゾ抵抗層との間に位置する前記第１導電型のウェル層内に、前記複数の第２導電型のピエゾ抵抗層と平面視で重なるように第１導電型のシールド層が設けられていることが好ましい。
【００２６】
第２絶縁層の表面が汚れや水分などに汚染され、汚れや水分などが電荷を有すると、ピエゾ抵抗層に、蓄積層、空乏層、あるいは反転層が形成され、抵抗値が変動することがある。ところが、ピエゾ抵抗層と第２絶縁層との間に、ピエゾ抵抗層に重なるようにシールド層が設けられていると、汚れや水分などが有する電荷の影響をシールド層が遮蔽し、ピエゾ抵抗層に、蓄積層、空乏層、あるいは反転層が形成されることが抑制される。また、シールド層は、外部から侵入する電磁ノイズも遮蔽する。よって、ピエゾ抵抗層に重なるようにシールド層が設けられると、ピエゾ抵抗層の抵抗値の変動が抑制される。
【００２７】
前記第１導電型のウェル層の表面に形成される第２絶縁層と、前記第２導電型のピエゾ抵抗層に接続されると共に、前記第１導電型のウェル層内に形成される第２導電型の引出配線層と、を有する物理量センサであって、前記第１導電型のウェル層内に、前記第２絶縁層に接触すると共に、前記第２導電型の引出配線層と平面視で重ならないように前記第１導電型のシールド層が設けられていることが好ましい。
【００２８】
このような態様であれば、汚れや水分などが有する電荷の影響をシールド層が遮蔽し、ウェル層に、蓄積層、空乏層、あるいは反転層が形成されることが抑制される。また、シールド層は、外部から侵入する電磁ノイズも遮蔽する。そのため、ウェル層内の電位は適切に制御されるので、ピエゾ抵抗層とウェル層を逆方向バイアスする際、ウェル層からピエゾ抵抗層に流れる暗電流を適切に制御できる。よって、ピエゾ抵抗層の抵抗値の変動が抑制される。
【００２９】
前記第１導電型のシールド層が、前記第１導電型のウェル層と同電位に設けられていることが好ましい。このような態様であれば、シールド層は、外部の電荷や、外部から侵入する電磁ノイズなどの影響を安定的に遮蔽することができる。
【００３０】
前記第１導電型のウェル層が、２枚のシリコン基板が酸化膜を挟んで貼り合わされたＳＯＩ基板の一方のシリコン基板からなることが好ましい。このような態様であれば、本発明に係る物理量センサを実現することができる。
【発明の効果】
【００３１】
本発明によれば、検知精度の優れる、ピエゾ抵抗効果を利用して物理量を検知する物理量センサを提供することができる。
【図面の簡単な説明】
【００３２】
【図１】第１の実施形態に係わる物理量センサの平面図である。
【図２】第１図に示すＡ−Ａ線に沿って切断して矢印方向から視る断面図である。
【図３】第１図に示す一点鎖線Ｂで囲む領域の部分拡大図である。
【図４】第３図に示すＣ−Ｃ線に沿って切断して矢印方向から視る断面図である。
【図５】第１の実施形態に係わるブリッジ回路の説明図である。
【図６】第１の実施形態に係わる物理量センサの製造説明図である。
【図７】第１の実施形態に係わる物理量センサの製造説明図である。
【図８】第１の実施形態の第１の変形例に係わる物理量センサの平面図である。
【図９】第１の実施形態の第２の変形例に係わる物理量センサの平面図である。
【図１０】第２の実施形態に係わる物理量センサの平面図である。
【図１１】図１０に示すＤ−Ｄ線に沿って切断して矢印方向から視る断面図である。
【図１２】特許文献１に開示される圧力センサの断面図である。
【図１３】特許文献１に開示される圧力センサのダイアフラムの断面図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施形態の物理量センサとその製造方法について図面を用いて詳細に説明する。なお、各図面の寸法は適宜変更して示している。
【００３４】
＜第１の実施形態＞
図１は、第１の実施形態に係わる物理量センサの平面図である。図２は、第１図に示すＡ−Ａ線に沿って切断して矢印方向から視る断面図である。図３は、第１図に示す一点鎖線Ｂで囲む領域の部分拡大図である。図４は、第３図に示すＣ−Ｃ線に沿って切断して矢印方向から視る断面図である。
【００３５】
図１に図示する本実施形態の物理量センサ１は、圧力センサ２０である。圧力センサ２０は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いて形成される。ＳＯＩ基板３０は、図２に示すように、第１シリコン基板３１と第２シリコン基板３２とが第１絶縁層１０を介して接合される構造である。本実施形態に係る第１絶縁層１０は、シリコン酸化膜である。
【００３６】
本実施形態に係る物理量センサ１は、圧力センサ２０としたが、これに限定されるものではない。本実施形態に係る物理量センサ１は、加速度や、荷重などの物理量を検知する物理量センサであることも可能である。
【００３７】
図２に示すように、第１シリコン基板３１が上面（Ｚ１方向）側で、第２シリコン基板３２が下面（Ｚ２方向）側であり、第２シリコン基板３２にはキャビティ（凹部）２３が形成されており、キャビティ２３上の第１絶縁層１０および第１シリコン基板３１などによりダイアフラムが形成されている。図１では、ダイアフラム２１の領域を点線で示している。第１シリコン基板３１の表面側（図２に図示するＺ１方向）から圧力が作用すると、ダイアフラム２１は圧力に応じて歪み、ダイアフラム２１の周囲は歪みが生じない固定部２２である。なお、ダイアフラム２１は、キャビティ２３側に撓むことにより歪む。
【００３８】
本実施形態に係るダイアフラム２１は、図１に示すように、平面視にて、左右（Ｘ）方向、あるいは前後（Ｙ）方向に略平行であると共に、左右（Ｘ）方向、および前後（Ｙ）方向の略中央に位置する４つの縁部を備える多角形に形成される。４つの各縁部の略中央に、それぞれ第１ピエゾ抵抗素子３ａ、第２ピエゾ抵抗素子３ｂ、第３ピエゾ抵抗素子３ｃ、第４ピエゾ抵抗素子３ｄが形成される。
【００３９】
本実施形態に係る各ピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄは、前後（Ｙ）方向に細長く、左右（Ｘ）方向に間隔を空けて並設される３本のピエゾ抵抗層２と、３本のピエゾ抵抗層２をミアンダ形状に連結する２本の連結配線層７ａと、ミアンダ形状の両端に接続されて、ピエゾ抵抗層２を外部と接続する引出配線層７ｂとを有して構成される。
【００４０】
図１に示すように、各ピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄは、引出配線層７ｂに接続される接続配線層８を介して、各パッド９ａ、９ｂ、９ｃ、９ｄに接続される。第１ピエゾ抵抗素子３ａと第２ピエゾ抵抗素子３ｂとが、接続配線層８および第１出力パッド９ｃを介して直列に接続される。また、第３ピエゾ抵抗素子３ｃと第４ピエゾ抵抗素子３ｄとが、接続配線層８および第２出力パッド９ｄを介して直列に接続される。
【００４１】
第１ピエゾ抵抗素子３ａと第３ピエゾ抵抗素子３ｃは、接続配線層８および電源パッド９ａを介して、および、第２ピエゾ抵抗素子３ｂと第４ピエゾ抵抗素子３ｄは、接続配線層８およびグランドパッド９ｂを介して、それぞれ接続される。
【００４２】
図１に示すように、上記した第１出力パッド９ｃ、第２出力パッド９ｄ、電源パッド９ａ、およびグランドパッド９ｂ、および接続配線層８は、いずれも固定部２２の表面に形成される。
【００４３】
第１出力パッド９ｃ、第２出力パッド９ｄ、電源パッド９ａ、グランドパッド９ｂ、および接続配線層８は、アルミニウム（Ａｌ）や金（Ａｕ）などの良導体のメッキ層やスパッタ層で形成される。
【００４４】
以下、「Ｐ＋型不純物層」、「Ｐ＋＋型不純物層」、「Ｎ＋型不純物層」、および「Ｎ＋＋型不純物層」という用語を使用する。「Ｐ＋型不純物層」、および「Ｐ＋＋型不純物層」は共にシリコン基板に例えば３価元素である硼素（Ｂ）などをドープしてなるＰ型半導体を指す。「Ｎ＋型不純物層」、および「Ｎ＋＋型不純物層」は共にシリコン基板に例えば５価元素である燐（Ｐ）などをドープしてなるＮ型半導体を指す。「Ｐ＋＋型不純物層」および「Ｎ＋＋型不純物層」は、「Ｐ＋型不純物層」および「Ｎ＋型不純物層」に比べてドープ量が多く、「Ｐ＋型不純物層」および「Ｎ＋型不純物層」でのドープ量（不純物濃度）は、１０１７〜１０１８ｃｍ−３程度であり、一方、「Ｐ＋＋型不純物層」および「Ｎ＋＋型不純物層」でのドープ量（不純物濃度）は、１０１９〜１０２０ｃｍ−３程度である。そのため、「Ｐ＋＋型不純物層」および「Ｎ＋＋型不純物層」の方が、「Ｐ＋型不純物層」および「Ｎ＋型不純物層」に比べて抵抗率が小さい。
【００４５】
ピエゾ抵抗層２は、図２、図４に示すように、ダイアフラム２１の表面（Ｚ１方向）側にＰ＋型不純物層として形成される。そして、図１に示すピエゾ抵抗層２は、３本の前後（Ｙ）方向に細長いＰ＋型不純物層（ピエゾ抵抗層２）が、左右（Ｘ）方向に間隔を空けて並設され、２本の連結配線層７ａによりミアンダ形状に連結されて、各ピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄを構成する。すなわち、各ピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄの長手方向の向きは、前後（Ｙ）方向である。
【００４６】
各ピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄの長手方向の向きは、ダイアフラム２１が圧力を受けて歪んだときに、第２ピエゾ抵抗素子３ｂおよび第３ピエゾ抵抗素子３ｃは抵抗値が大きくなるように、また第１ピエゾ抵抗素子３ａおよび第４ピエゾ抵抗素子３ｄは抵抗値が小さくなるように、設けられている。
【００４７】
図１、図５に示すように、ダイアフラム２１の歪みに応じて抵抗値が変化する４つのピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄは、ブリッジ回路を構成している。電源パッド９ａ、第１ピエゾ抵抗素子３ａ、第２ピエゾ抵抗素子３ｂ、およびグランドパッド９ｂが直列に接続されると共に、電源パッド９ａ、第３ピエゾ抵抗素子３ｃ、第４ピエゾ抵抗素子３ｄ、およびグランドパッド９ｂが直列に接続される。第１ピエゾ抵抗素子３ａと第２ピエゾ抵抗素子３ｂとの間に第１出力パッド９ｃが接続されると共に、第３ピエゾ抵抗素子３ｃと第４ピエゾ抵抗素子３ｄとの間に第２出力パッド９ｄが接続される。
【００４８】
図１、図５に示す本実施形態に係るブリッジ回路は、図示していない差動増幅器に接続されており、電源パッド９ａに電圧が印加され、グランドパッド９ｂが接地される。圧力センサ２０は、図２に図示する第１シリコン基板３１の表面側から圧力が作用すると、ダイアフラム２１が撓み、このダイアフラム２１の撓みに応じてピエゾ抵抗層２の抵抗値が変化する。そして、ブリッジ回路の中点電位である第１出力パッド９ｃおよび第２出力パッド９ｄの電位が変化し、この電位差が差動増幅器で増幅されて圧力が測定される。
【００４９】
すなわち、ダイアフラム２１に圧力が作用しないときは、４つのピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄの抵抗値は同じになるように設定されている。そのため、第１出力パッド９ｃおよび第２出力パッド９ｄの電位は、電源パッド９ａに印加される電圧の１／２で同じ値であり、差動増幅器からの出力はゼロである。
【００５０】
ダイアフラム２１に圧力が作用すると、第２ピエゾ抵抗素子３ｂおよび第３ピエゾ抵抗素子３ｃの抵抗値は大きくなり、第１ピエゾ抵抗素子３ａおよび第４ピエゾ抵抗素子３ｄの抵抗値は小さくなる。そのため、第１出力パッド９ｃの電位は、電源パッド９ａに印加される電圧の１／２より大きくなり、第２出力パッド９ｄの電位は、電源パッド９ａに印加される電圧の１／２より小さくなる。よって、第１出力パッド９ｃと第２出力パッド９ｄとの電位差が増幅されて、差動増幅器から出力される。
【００５１】
各ピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄを構成するピエゾ抵抗層２は、図１、図４に示すように、各ピエゾ抵抗層２に対応するＮ型不純物層である各ウェル層４内に形成されている。そして、各ウェル層４の間にはＰ＋型不純物層である分離層５が形成されており、各ウェル層４は互いに分離層５によって絶縁分離される。
【００５２】
図４に示すように、ピエゾ抵抗層２、ピエゾ抵抗層２を連結する連結配線層７ａ、およびピエゾ抵抗層２を外部に接続する引出配線層７ｂは、第１シリコン基板３１の表面側に形成されている。そして、分離層５が、第１シリコン基板３１の表面から第１絶縁層１０に貫通して形成されている。
【００５３】
シリコン基板は、たとえばチョクラルシキー（ＣＺ）法などで形成され、所定濃度の不純物元素が添加される。そして、結晶欠陥のほとんど無いシリコン基板が得られる。第１シリコン基板３１は、たとえばチョクラルシキー（ＣＺ）法などで形成されるＮ型不純物結晶基板であり、Ｎ型不純物層を有して構成される。第１シリコン基板３１を構成する結晶欠陥のほとんど無いＮ型不純物層内に、ピエゾ抵抗層２、連結配線層７ａ、引出配線層７ｂ、および分離層５は、それぞれに対応する不純物元素をドープ、すなわち１重にドープすることにより形成される。その際、不純物元素がドープされない領域、換言すれば、図８に示すようにピエゾ抵抗層が分離層５に囲まれた領域、もしくは、図１に示すように第１シリコン基板３１の端面と分離層５とで各ピエゾ抵抗層２が他のピエゾ抵抗層２に対して絶縁分離された領域が、Ｎ型不純物層である各ウェル層４として形成される。このように、本実施形態においては、シリコン基板３１が有するＮ型不純物層を、ウェル層４として用いるため、不純物元素を１重にドープすることにより、ピエゾ抵抗層２、連結配線層７ａ、引出配線層７ｂ、および分離層５を形成することができる。
【００５４】
本実施形態における第１シリコン基板３１の不純物濃度、および厚さは、夫々１０１４〜１０１５ｃｍ−３程度、４．５〜５．０μｍ程度である。第１絶縁層１０の厚さは、０．３μｍ程度である。ピエゾ抵抗層２の接合深さは、１．５〜２．０μｍ程度であり、連結配線層７ａおよび引出配線層７ｂの接合深さは、０．８〜１．０μｍ程度である。
【００５５】
第１シリコン基板３１の表面には、たとえばリンケイ酸ガラス（ＰＳＧ）などからなる第２絶縁層１１が形成される。第２絶縁層１１には第１接続孔１３ａ、および第２接続孔１３ｂが形成され、第２絶縁層１１上に形成される接続配線層８が、第１接続孔１３ａを介して引出配線層７ｂと接続され、第２接続孔１３ｂを介してウェル層４と接続される。
【００５６】
接続配線層８の上には、たとえばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）などで形成されるプラズマナイトライド膜などからなる保護層１２が形成される。保護層１２は、機械的な損傷や、水分などの侵入を抑制し、圧力センサ２０を保護する。
【００５７】
本実施形態に係る圧力センサ２０においては、図４に示すように、ウェル層４の表面から第１絶縁層１０まで貫通する分離層５を用いてウェル層４を絶縁分離しているので、ピエゾ抵抗層２の近傍である第１シリコン基板３１のＮ型不純物層内で不純物元素が２重にドープされる領域はない。よって、ピエゾ抵抗層２内や、その周辺に結晶欠陥が発生することが抑制される。そのため、本実施形態に係る圧力センサにおいては、結晶欠陥に起因するリーク電流が抑制される。
【００５８】
よって、本実施形態によれば、検知精度の優れる、ピエゾ抵抗効果を利用して圧力を検知する圧力センサを提供することができる。
【００５９】
本実施形態に係る第１ピエゾ抵抗素子３ａおよび第３ピエゾ抵抗素子３ｃには、図１、図４に示すように、電源パッド９ａから接続配線層８を経由して電流が流れる。その際、ピエゾ抵抗素子３ａ、３ｃに対して、接続配線層８は、第２接続孔１３ｂを介してウェル層４に接続され、次に、第１接続孔１３ａを介して引出配線層７ｂに接続される。第２接続孔１３ｂの位置の電位は、電源パッド９ａの電圧から、電源パッド９ａから第２接続孔１３ｂまでの間の降下電圧を引いた電位である。そして、ピエゾ抵抗素子３ａ、３ｃに対応するピエゾ抵抗層２の電位は、第２接続孔１３ｂの位置の電位から、第２接続孔１３ｂから接続配線層８、引出配線層７ｂ、およびミアンダ配線と経由する間の電圧降下を引いた電位である。そして、ウェル層４内には、ほとんど電流が流れないため電圧降下はほとんど無く、ウェル層４内の電位は、第２接続孔１３ｂの位置の電位に固定される。
【００６０】
このように、本実施形態によれば、ピエゾ抵抗素子３ａ、３ｃにおいて、ピエゾ抵抗層２とウェル層４とは、第２接続孔１３ｂから接続配線層８、引出配線層７ｂ、およびミアンダ配線と経由する間の降下電圧により逆方向バイアスされ、ピエゾ抵抗層２はウェル層４と絶縁分離される。また、ウェル層４は、電源パッド９ａの電圧から、電源パッド９ａから第２接続孔１３ｂまでの間の降下電圧を引いた電位に固定される。
【００６１】
ピエゾ抵抗素子３ｂ、３ｄにおいても、ピエゾ抵抗素子３ａ、３ｃと同様である。但し、ピエゾ抵抗素子３ｂ、３ｄが設けられる各ウェル層４は、第１出力パッド９ｃ、あるいは第２出力パッド９ｄの電位、すなわち中点電位から、第１出力パッド９ｃ、あるいは第２出力パッド９ｄから第２接続孔１３ｂまでの間の降下電圧を引いた電位に固定される。
【００６２】
本実施形態においては、ピエゾ抵抗素子３ａ、３ｃ、３ｂ、３ｄに対して、互いに同じ構成要素に関しては同じ形状、同じ寸法で形成しているので、ピエゾ抵抗素子３ａ、３ｃ、３ｂ、３ｄにおいては、各ピエゾ抵抗層２と各ウェル層４とはほぼ同じ電圧で逆方向バイアスされるので、暗電流はほぼ同じである。そのため、ピエゾ抵抗素子３ａ、３ｃ、３ｂ、３ｄに対して、逆方向バイアスで生じる暗電流による抵抗値変化はほぼ同じである。
【００６３】
図５に図示するブリッジ回路を用いて説明する。ピエゾ抵抗素子３ａ、３ｃ、３ｂ、３ｄの抵抗値が、暗電流により同じ値で大きくなるように変化すると仮定する。その際、第１出力パッド９ｃの電位は、第１ピエゾ抵抗素子３ａにより減少し、第２ピエゾ抵抗素子３ｂにより増加するので、相殺して変化しない。また、第２出力パッド９ｄの電位は、第３ピエゾ抵抗素子３ｃにより減少し、第４ピエゾ抵抗素子３ｄにより増加するので、相殺して変化しない。ピエゾ抵抗素子３ａ、３ｃ、３ｂ、３ｄの抵抗値が、暗電流により同じ値で小さくなるように変化する場合も同様である。
【００６４】
そのため、本実施形態に係るピエゾ抵抗素子３ａ、３ｃ、３ｂ、３ｄでブリッジ回路を構成すると、同じ抵抗値変化に対して中点電位の変化は相殺されるので、逆方向バイアスで生じる暗電流により検知精度が劣化することを抑制できる。
【００６５】
本実施形態においては、ピエゾ抵抗素子３ａ、３ｃに対応する各ウェル層４は、電源パッド９ａの電圧から、電源パッド９ａから第２接続孔１３ｂまでの間の降下電圧を引いた電位に、およびピエゾ抵抗素子３ｂ、３ｄに対応する各ウェル層４は、中点電位から、第１出力パッド９ｃ、あるいは第２出力パッド９ｄから第２接続孔１３ｂまでの間の降下電圧を引いた電位に、安定的に固定される。このように、本実施形態によれば、ピエゾ抵抗層２が形成されるウェル層４のそれぞれが、所定の電位に設けられる。
【００６６】
よって、本実施形態によれば、検知精度の優れる、ピエゾ抵抗効果を利用して圧力を検知する圧力センサを提供することができる。
【００６７】
本実施形態によれば、各ウェル層４が設けられる所定の電位は、電源パッド９ａ、第１出力パッド９ｃ、あるいは第２出力パッド９ｄから第２接続孔１３ｂまでの間の降下電圧によって設定されているが、これに限定されるものではない。各ウェル層４を、所定の電位を有する接点などに接続することも可能である。
【００６８】
本実施形態に係るピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄは、図１、図４に示すように、第１絶縁層１０と、Ｎ型不純物層のウェル層４の表面から第１絶縁層１０まで貫通するＰ＋型不純物層の分離層５とによって絶縁分離される。本実施形態においては、各ピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄ間の絶縁分離に第１絶縁層１０を用いることにより、Ｐ＋型不純物層とＮ型不純物層からなる接合面を低減している。そのため、本実施形態に係るピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄの絶縁分離は良好であり、本実施形態に係る圧力センサ２０は、圧力を検知する検知精度に優れる。
【００６９】
ところが、図１３に図示する従来例の圧力センサ２２０においては、Ｐ型半導体のシリコン基板２３１からなるＰ型不純物層２０５内に、各ピエゾ抵抗素子２０３ａ、２０３ｂが形成される。各ピエゾ抵抗素子２０３ａ、２０３ｂにおいては、Ｎ＋型不純物層の各ウェル層２０４ａ、２０４ｂ内にＰ＋型不純物層の各ピエゾ抵抗層２０２ａ、２０２ｂが形成される。そして、各ウェル層２０４ａ、２０４ｂがＰ型不純物層２０５と逆方向バイアスされることにより、各ピエゾ抵抗素子２０３ａ、２０３ｂ間は、絶縁分離される。逆方向バイアス時には、Ｐ型不純物層２０５と各ウェル層２０４ａ、２０４ｂとの接合面を通って、Ｐ型不純物層２０５から各ウェル層２０４ａ、２０４ｂに暗電流が流入する。そのため、従来例の圧力センサ２２０のように、逆方向バイアスされる各ウェル層２０４ａ、２０４ｂとＰ型不純物層２０５、すなわち半導体不純物層の接合面のみを用いて絶縁分離されるため、ウェル層２０４ａ、２０４ｂとＰ型不純物層２０５間、および各ウェル層２０４ａ、２０４ｂ間の絶縁分離は不十分である。そのため、従来例の圧力センサ２２０においては、各ピエゾ抵抗素子２０３ａ、２０３ｂは、Ｐ型不純物層２０５の電位変動などの影響を受け不安定である。
【００７０】
図６、および図７は、第１の実施形態に係わる物理量センサの製造説明図である。本実施形態に係る圧力センサの製造方法について、図６、図７を用いて説明する。図６（ａ）に示す工程で、第１シリコン基板３１と第２シリコン基板３２とが第１絶縁層１０を介して接合されるＳＯＩ基板３０を用意する。
【００７１】
図６（ｂ）に示す工程で、ＳＯＩ基板を熱酸化して、第１シリコン基板３１の表面（上面）に熱酸化膜３６を形成する。次に、フォトリソグラフィ技術により、熱酸化膜３６の上に、分離層５に対応するフォトレジストパターン３５を形成する。次に、フォトレジストパターン３５をマスクにして、分離層５が形成される領域に、硼素（Ｂ）などのＰ型不純物元素をイオン注入する。なお、分離層５は、第１シリコン基板３１の表面（上面）から第１絶縁層１０まで、硼素（Ｂ）などのＰ型不純物元素が拡がって形成されている。
【００７２】
図６（ｃ）に示す工程で、フォトレジストパターン３５を全面除去したのち、硼素（Ｂ）などのＰ型不純物元素の活性化と、結晶欠陥などの修復のために、アニール処理を行う。
【００７３】
図６（ｄ）に示す工程で、図６（ｂ）および図６（ｃ）に示す工程と同様にして、ピエゾ抵抗層２、連結配線層７ａ、および引出配線層７ｂを形成する。
【００７４】
図６（ｅ）に示す工程で、コンタクト層１４に対応するフォトレジストパターンをフォトリソグラフィ技術により形成し、燐（Ｐ）などのＮ型不純物元素をイオン注入する。次に、第１シリコン基板３１の表面（上面）に、たとえば、シリコン酸化膜中に燐（Ｐ）が添加されるリンケイ酸ガラス（ＰＳＧ）などからなる第２絶縁層１１を、常圧ＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）などで形成する。次に、第１接続孔１３ａおよび第２接続孔１３ｂに対応するフォトレジストパターンを、フォトリソグラフィ技術により形成する。次に、フォトレジストパターンをマスクにして、ＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）などで第２絶縁層１１および熱酸化膜３６（図示せず）をエッチングすることにより、第１接続孔１３ａおよび第２接続孔１３ｂを形成する。次に、接続配線層８とウェル層４とをオーミックコンタクトさせるためにアニール処理を行う。
【００７５】
次に、第２絶縁層１１上に、アルミニウム（Ａｌ）などの金属層を、スパッタ法などの成膜技術により成膜する。そして、フォトリソグラフィ技術により形成したフォトレジストパターンをマスクにして、ＲＩＥなどでアルミニウム（Ａｌ）などの金属層をエッチングすることにより、接続配線層８を形成する。次に、接続配線層８上に、プラズマＣＶＤなどでプラズマナイトライド膜などからなる保護層１２を形成する。
【００７６】
このように、ピエゾ抵抗層２、分離層５、および接続配線層８などが第１シリコン基板３１に形成されて、ＳＯＩ基板３０が用意される。
【００７７】
図７（ａ）に示す工程で、図６（ｄ）で用意されたＳＯＩ基板３０において、ベース基板３３との接合面となる第２シリコン基板３２の表面をグラインドして、第２シリコン基板３２を所定の厚さに形成する。
【００７８】
図７（ｂ）に示す工程で、ダイアフラムを形成する際のエッチング用のマスクとして、第２シリコン基板３２の表面（下面）に、フォトリソグラフィ技術によりフォトレジストパターン３７を形成する。
【００７９】
図７（ｃ）に示す工程で、フォトレジストパターン３７をマスクにして、ＲＩＥなどにより第２シリコン基板３２を掘り、ダイアフラム２１を形成する。ＲＩＥ用のガスとしては、たとえば、Ｃ４Ｆ８、ＳＦ６などを用いることができる。第２シリコン基板３２のエッチングが進み、第１絶縁層１０まで達すると、第１絶縁層１０がエッチングストッパーとなって、第２シリコン基板３２に平面視多角形のキャビティ２３が形成される。このようにして、キャビティ２３の上面となる第１絶縁層１０、第１シリコン基板３１、接続配線層８、および保護層１２などを有するダイアフラム２１が形成される。
【００８０】
図７（ｄ）に示す工程で、第２シリコン基板３２の表面（下面）から、フォトレジストパターン３７を全面除去する。そして、第２シリコン基板３２の表面（下面）に、真空状態でベース基板３３を接合する。これにより、ダイアフラム２１とベース基板３３との間のキャビティ２３が真空室とされ、絶対圧センサ構造が得られる。
【００８１】
必要に応じて、ベース基板３３の表面（下面）をグラインドしてその厚さを調整する。そうして、ＳＯＩ基板３０とベース基板３３とが接合された基板をダイシングカットしてチップ単位に分断する。分断された各チップが、圧力センサ２０となる。
【００８２】
＜第１の変形例＞
図８は、第１の実施形態の第１の変形例に係わる物理量センサの平面図である。本変形例に係る分離層５は、図８に示すように、第１出力パッド９ｃと第２出力パッド９ｄを結ぶ方向に第１シリコン基板３１を貫通して形成される。そのため、電源パッド９ａに近い位置に形成される第１ピエゾ抵抗素子３ａおよび第３ピエゾ抵抗素子３ｃと、電源パッド９ａから遠い位置に形成される第２ピエゾ抵抗素子３ｂおよび第４ピエゾ抵抗素子３ｄとの間に分離層５が形成されて、互いに分離層５によって絶縁分離される。第１ピエゾ抵抗素子３ａおよび第３ピエゾ抵抗素子３ｃに備えられるピエゾ抵抗層２が、電源パッド９ａに近いので第１のピエゾ抵抗層であり、第２ピエゾ抵抗素子３ｂおよび第４ピエゾ抵抗素子３ｄに備えられるピエゾ抵抗層２が、電源パッド９ａから遠いので第２のピエゾ抵抗層である。このようにして、本変形例のピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄは、図８に示すように、ブリッジ回路を構成する。
【００８３】
図８に示すように、電源パッド９ａに近い位置に形成されるピエゾ抵抗素子３ａ、３ｃは同一のウェル層４内に形成され、電源パッド９ａに遠い位置に形成されるピエゾ抵抗素子３ｂ、３ｄも同一のウェル層４内に形成される。そして、ピエゾ抵抗素子３ａ、３ｃが形成されるウェル層４は、電源パッド９ａから第２接続孔１３ｂまでの間の降下電圧を引いた電位に固定される。また、ピエゾ抵抗素子３ｂ、３ｄが形成されるウェル層４は、第１出力パッド９ｃおよび第２出力パッド９ｄから第２接続孔１３ｂまでの間の降下電圧を引いた電位に固定される。
【００８４】
ピエゾ抵抗素子３ａ、３ｃにおいて、ピエゾ抵抗層２とウェル層４とは、第２接続孔１３ｂから接続配線層８、引出配線層７ｂ、およびミアンダ配線と経由する間の降下電圧により逆方向バイアスされ、ピエゾ抵抗素子３ｂ、３ｄにおいても、ピエゾ抵抗素子３ａ、３ｃと同様である。
【００８５】
そのため、本変形例において、ピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄは、電位が固定されたウェル層４とほぼ同じ値で逆方向バイアスされるので、調整回路により近い方のピエゾ抵抗素子３ａ、３ｃおよび遠い方のピエゾ抵抗素子３ｂ、３ｄの暗電流に起因する抵抗変化を合わせる、すなわちほぼ同じにすることができる。
【００８６】
よって、本変形例によれば、検知精度の優れる、ピエゾ抵抗効果を利用して物理量を検知する圧力センサを提供することができる。
【００８７】
本変形例において、４つのピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄによってブリッジ回路を形成した物理量センサとしたが、これに限定されるものではない。電源パッド９ａ、第１のピエゾ抵抗素子３ａ、第１出力パッド９ｃ、第２のピエゾ抵抗素子３ｂ、およびグランドパッド９ｂを直列に接続してハーフブリッジ回路を形成することも可能である。つまり、少なくとも電源パッド９ａに近い位置に形成されるピエゾ抵抗素子を１つと、遠い位置に形成されるピエゾ抵抗素子を１つ備えていればよい。
【００８８】
＜第２の変形例＞
図９は、第１の実施形態の第２の変形例に係わる物理量センサの平面図である。本変形例に係る分離層５は、図９に示す一点鎖線Ｅの右側（Ｘ２方向側）であって、４つのウェル層４の外側の領域に設けられる。そして、図９に示す点線Ｆ内に、たとえばＩＣなどのデバイスが設けられる。
【００８９】
本変形例においては、図９に示すように、第４ピエゾ抵抗素子３ｄが設けられるウェル層４の周囲を囲むように、分離層５が設けられる。そのため、第４ピエゾ抵抗素子３ｄは、図９に示すように、他のピエゾ抵抗素子３ａ、３ｂ、３ｃが周辺部に配置されているのに対して、中央部に配置することが可能である。すなわち、第４ピエゾ抵抗素子３ｄを中央部に配置しても、他のピエゾ抵抗素子３ａ、３ｂ、３ｃ、および点線Ｆ内に設けられるＩＣなどのデバイスと絶縁分離が可能であるからである。
【００９０】
このように、分離層５に周囲から囲まれるウェル層４内に設けられる第４ピエゾ抵抗素子３ｄは、レイアウトに制限されることなく絶縁分離される。そのため、図９に示すように、第４ピエゾ抵抗素子３ｄの左側（Ｘ１方向側）に、ＩＣなどのデバイスを設けるスペースを確保することが可能である。そのため、同一のシリコン基板上などに、ＩＣなどのデバイスと圧力センサ２０を形成できるので、コストや小型化などに優れる。
【００９１】
本変形例では、第４ピエゾ抵抗素子３ｄが設けられるウェル層４の周囲を囲むように、分離層５が設けられているとしたが、これに限定されるものではない。他のピエゾ抵抗素子３ａ、３ｂ、３ｃが設けられるウェル層４の周囲を囲むように、分離層５が設けられることも可能である。
【００９２】
＜第２の実施形態＞
図１０は、第２の実施形態に係わる物理量センサの平面図である。図１１は、図１０に示すＤ−Ｄ線に沿って切断して矢印方向から視る断面図である。第２の実施形態において、第１の実施形態と同じ構成要素は、同じ符号で示している。
【００９３】
本実施形態に係る物理量センサは、第１の実施形態と同様に、圧力センサである。本実施形態に係る圧力センサ５０は、図１０、図１１に示すように、図４に図示する第１の実施形態に係る圧力センサ２０に対して、シールド層６が設けられていることが異なる。
【００９４】
シールド層６は、図１０、図１１に示すように、各ピエゾ抵抗素子３ａ、３ｂ、３ｃ、３ｄに対して設けられ、ピエゾ抵抗層２と平面視で重なるように各ウェル層４内に形成される。そして、シールド層６は、ウェル層４に当接して平面視で重なる領域があり、ウェル層４に接続される。よって、シールド層６は、ウェル層４と同じ電位に設けられる。
【００９５】
シールド層６は、燐（Ｐ）などの不純物元素がドープされるＮ＋＋型不純物層である。シールド層６は、図１１に示すように、ピエゾ抵抗層２と第２絶縁層１１との間や、ウェル層４と第２絶縁層１１との間に設けられる。
【００９６】
Ｐ＋型不純物層、あるいはＮ＋型不純物層の上に絶縁膜が形成されて、その絶縁層の表面が汚れや水分などに汚染され、汚れや水分などが電荷を有すると、Ｐ＋型不純物層、あるいはＮ＋型不純物層の抵抗値が変化することは周知である。すなわち、絶縁層上の電荷量に応じて、Ｐ＋型不純物層、あるいはＮ＋型不純物層に、蓄積層、空乏層、あるいは反転層が形成され、抵抗値が変化する。
【００９７】
また、ピエゾ抵抗層がウェル層内にある圧力センサにおいて、ウェル層の抵抗値が変化すると、ウェル層内の電位分布が変化する。その結果、ピエゾ抵抗層とウェル層との逆方向バイアスの電圧値が変化し、逆方向バイアス電流である暗電流が変化し、ピエゾ抵抗層の抵抗値が変化することがある。また、ウェル層に反転層が生じると、リーク電流が反転層を流れ、ピエゾ抵抗層の抵抗値が変化することがある。
【００９８】
本実施形態においては、ピエゾ抵抗層２と第２絶縁層１１との間、およびウェル層４と第２絶縁層１１との間に、Ｎ＋＋型不純物層のシールド層６を設けている。そのため、第２絶縁層１１上が電荷を有する汚れや、水分などに汚染されても、その影響をＮ＋＋型不純物層のシールド層６が遮蔽し、ピエゾ抵抗層２およびウェル層４に、蓄積層、空乏層、あるいは反転層が生じることが抑制され、ピエゾ抵抗層２の抵抗値変化は抑制される。また、シールド層６は、外部から侵入する電磁ノイズも遮蔽する。よって、外部から侵入する電磁ノイズによるピエゾ抵抗層の抵抗値の変動も抑制される。このように、本実施形態によれば、汚れなどの電荷や、外部から侵入する電磁ノイズなどの外乱が、シールド層６によって遮蔽される。
【００９９】
よって、本実施形態によれば、検知精度の優れる、ピエゾ抵抗効果を利用して圧力を検知する圧力センサを提供することができる。
【０１００】
本実施形態に係るウェル層４は、第１の実施形態と同様に、所定の電位に固定されている。そして、シールド層６は、ウェル層４に接続されている。そのため、本実施形態に係るシールド層６は、所定の電位に固定されているので、外部からの外乱を安定的に遮蔽することが可能である。
【０１０１】
ピエゾ抵抗層２の不純物濃度を下げることにより、圧力センサ５０の高感度化を行うことができる。そして、ピエゾ抵抗層２の不純物濃度を下げると、ピエゾ抵抗層２の抵抗値は、第２絶縁層１１上の電荷に敏感になり変化し易い。そのため、圧力センサ５０の高感度化を進める上においては、シールド層６は重要な構成要素である。
【０１０２】
本実施形態に係るピエゾ抵抗層２の上面および下面は、図１１に示すように、シールド層６とウェル層４とで上下から逆方向バイアスされて絶縁分離されており、ピエゾ抵抗層２の上面および下面からの漏れ電流が抑制されている。
【０１０３】
シリコン基板の表面は、製造プロセスにおいて雰囲気に晒されるので汚染され易い。また、シリコン（Ｓｉ）基板とシリコン酸化（ＳｉＯ２）膜との界面は、ＳｉとＳｉＯ２との異質な物資同士の接合面であり、界面準位が存在することは公知である。また、シリコン酸化膜に電荷が蓄積されていることも公知である。そのため、電流が、Ｓｉ表面や、Ｓｉ／ＳｉＯ２界面に接して流れると、Ｓｉ表面の汚れ、界面準位、あるいはＳｉＯ２中の電荷の影響によって、増減することがある。たとえば、キャリアが、界面準位にトラップされたり、界面準位から放出されることで、Ｓｉ／ＳｉＯ２界面においては、シリコン（Ｓｉ）基板とシリコン酸化（ＳｉＯ２）膜との間にリーク電流が生じる。
【０１０４】
本実施形態に係るシールド層６は、図１１に示すように、ピエゾ抵抗層２と第２絶縁層１１との間に設けられる。そのため、本実施形態によれば、ピエゾ抵抗層２は、同質で清浄なシリコン結晶中に形成されるので、ピエゾ抵抗層２内を流れる電流は安定している。このように、本実施形態に係るシールド層６は、外乱を遮蔽する機能に加えて、ピエゾ抵抗層２を同質で清浄なシリコン結晶中に設ける機能も有している。
【０１０５】
よって、本実施形態によれば、検知精度の優れる、ピエゾ抵抗効果を利用して圧力を検知する圧力センサを提供することができる。
【０１０６】
本実施形態においては、シールド層６は、ピエゾ抵抗層２と第２絶縁層１１との間、およびウェル層４と第２絶縁層１１との間に設けられているが、これに限定されるものではない。シールド層６は、ピエゾ抵抗層２と第２絶縁層１１との間、あるいはウェル層４と第２絶縁層１１との間のどちらか一方に設けられることも可能である。
【符号の説明】
【０１０７】
１  物理量センサ
２  ピエゾ抵抗層
３ａ  第１ピエゾ抵抗素子
３ｂ  第２ピエゾ抵抗素子
３ｃ  第３ピエゾ抵抗素子
３ｄ  第４ピエゾ抵抗素子
４  ウェル層
５  分離層
６  シールド層
７ａ  連結配線層
７ｂ  引出配線層
８  接続配線層
９ａ  電源パッド
９ｂ  グランドパッド
９ｃ  第１出力パッド
９ｄ  第２出力パッド
１０  第１絶縁層
１１  第２絶縁層
１２  保護層
１３ａ  第１接続孔
１３ｂ  第２接続孔
１４  コンタクト層
２０  圧力センサ
２１  ダイアフラム
２２  固定部
２３  キャビティ
３０  ＳＯＩ基板
３１  第１シリコン基板
３２  第２シリコン基板
３３  ベース基板
【図１】
2015011013.tif 000003
【図２】
2015011013.tif 000004
【図３】
2015011013.tif 000005
【図４】
2015011013.tif 000006
【図５】
2015011013.tif 000007
【図６】
2015011013.tif 000008
【図７】
2015011013.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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