(57)【要約】【課題】  半導体装置内で発生する、ＣＬＫ時間間隔よりも短い変化時間の電源ノイズ情報を高精度に計測する。また、計測に必要な回路の消費電力の増加を抑え、回路設計を容易とする。【解決手段】  半導体装置内で発生する電源ノイズを計測する回路において、観測されるアナログ電源ノイズ情報６を比較回路３で参照電圧ｒ１と比較し、比較結果のデジタル信号７をクロック信号ＣＬＫとは非同期に動作する保持回路４で保持する。クロック信号ＣＬＫとは非同期に動作する保持回路４が、クロック信号の時間間隔の間に発生する、変化時間が短い電源ノイズ情報をクロック信号ＣＬＫの時間間隔が長くてもデジタル信号情報を劣化せずに保持する。【選択図】  図１
2015135284.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置内で発生する電源電圧低下を検出する電源電圧ノイズ計測回路において、
半導体装置の電源電圧変動アナログ信号と、指定入力された閾値電圧とを比較して、比較結果を前記電源電圧変動アナログ信号の電位が前記閾値電圧の電位よりも低い時間のみ論理的Ｈｉｇｈ状態とする２値のデジタル信号で出力する比較回路と、
該比較結果のデジタル信号の最初の論理的Ｈｉｇｈ状態への変化を検知して、論理的Ｈｉｇｈ状態に遷移し、それ以後論理的Ｈｉｇｈ状態を保持する保持回路と、
を有することを特徴とする電源電圧ノイズ計測回路。
【請求項２】
前記電源電圧変動アナログ信号を所望の電圧値だけレベルシフトするレベルシフト回路を更に有し、
前記レベルシフト回路が、前記電源電圧変動アナログ信号を前記比較回路の許容入力範囲内にレベルシフトし、
前記比較回路が、前記レベルシフトされた前記電源電圧変動アナログ信号を、前記指定入力された閾値電圧と比較する、
ことを特徴とする請求項１記載の電源電圧ノイズ計測回路。
【請求項３】
前記保持回路に、論理的Ｈｉｇｈ状態をリセットする入力端子を備え、
前記保持回路から出力された情報を外部で処理した後に、リセットする制御の論理的Ｈｉｇｈ情報を前記入力端子に印加された時点で、前記保持回路を論理的Ｌｏｗ状態にすることを特徴とする請求項１記載の電源電圧ノイズ計測回路。
【請求項４】
請求項１乃至請求項３のいずれかの請求項に記載の電源電圧ノイズ計測回路を備え、
前記レベルシフト量と前記閾値電圧のいずれかまたは両方を、直接または間接に指定する端子と、及び
前記比較結果のデジタル信号を直接または間接に出力する端子とのうちのいずれか、または全てを有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項３のいずれかの請求項に記載の電源電圧ノイズ計測回路を複数個備え、
前記複数個の電源電圧ノイズ計測回路の出力信号を、直接または間接に入力する選択回路を有しており、及び
該選択回路の入力信号のうちのいずれか1つ、または2つ以上を選択して、前記選択回路の出力信号とすることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧ノイズ計測回路に関し、特に半導体装置内で発生する電源電圧低下を検出する回路を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integrated circuit）の動作時に発生する電源ノイズや信号ノイズ（定格電位からドロップした電位をノイズと定義する）などによって、ＬＳＩが誤動作する事例が散見されている。この誤動作対策のため、半導体装置内部の電源ノイズを直接計測してノイズ情報として外部出力する半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
図９は、特許文献１に開示されるノイズ情報を取得して出力する従来の半導体装置の、電源ノイズを計測する回路ブロックの構成図である。
従来の半導体装置は、レベルシフト回路１１２ａ〜１１２ｃ、アナログ信号選択回路１１３、アナログ信号ホールド回路１１４ａ、１１４ｂ、比較回路１１５＿１〜１１５＿ｎ、参照電圧発生回路１１６、フリップフロップ回路１１７を有している。
【０００４】
半導体装置内の電源ノイズ情報は端子１１１ａ〜１１１ｃを介してレベルシフト回路１１２ａ〜１１２ｃへ入力される。所望の電圧値だけレベルシフトされたノイズ情報のうちのいずれかがアナログ信号選択回路１１３により選択される。選択されたノイズ情報はアナログ信号ホールド回路１１４ａ、１１４ｂに入力される。ホールド回路で保持されたアナログのノイズ情報は比較回路１１５＿１〜１１５＿ｎで参照電圧と比較される。比較結果のデジタル信号はフリップフロップ回路１１７へ送られる。
【０００５】
このように、従来の電源ノイズ計測回路では、まず電源ノイズ情報を含むアナログ信号をアナログ信号ホールド回路１１４ａ、１１４ｂで保持し、次にこの保持情報を比較回路１１５＿１〜１１５＿ｎでデジタル信号化することで半導体装置内部の電源ノイズを計測する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００７／０８８６０３号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の電源ノイズ計測方法では、まず被観察ノードから入力されたアナログ信号をホールドする回路を用いて電源ノイズ情報を保持し、その後に比較回路により信号をデジタル化する。ホールド回路は、制御部１１８から出力される制御情報により、サンプルホールド動作、またはピークホールド動作のいずれかのモードで動作する。
【０００８】
サンプルホールド動作を指定した場合は、アナログ信号をホールドするタイミング信号をホールド回路に入力し、その信号が示す時刻での電圧ノイズ情報をホールドする。このためホールドするタイミング信号が示す時刻の間に発生する、変化時間が短い電源ノイズ情報は正しく計測できない。
変化時間が短い電源ノイズ情報を観測するために、ホールドするタイミング信号の間隔を短くすると、高速に動作する回路を用いる必要が生じ、回路設計が困難になる。また回路の消費電力が増加するという課題がある。
【０００９】
ピークホールド動作を指定した場合は、後段の比較回路の出力結果をフリップフロップ回路が取り込むまでの間、アナログ信号をホールドした状態を保持し続ける必要がある。このため、フリップフロップ回路の動作周波数が低い場合、アナログ信号ホールド結果が徐々に劣化し、正しい計測ができない可能性がある。
アナログ信号ホールド結果の信号劣化の影響を小さくするために、後段フリップフロップ回路の動作周波数を高くすると、先ほどと同様に、高速に動作する回路を用いる必要が生じ、回路設計が困難になる。また回路の消費電力が増加するという課題がある。
【００１０】
本発明はこのような点に鑑みてなされたものであり、高速に動作する回路を用いる必要が無く、従って回路設計が容易で、かつ回路の消費電力が増加しないままで、変化時間が短い電源ノイズ情報を高精度に計測でき、電源電圧の低下を検出できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明では、半導体装置内で発生する電源電圧低下を検出する電源電圧ノイズ計測回路を、半導体装置の電源電圧変動アナログ信号と、指定入力された閾値電圧とを比較して、比較結果を前記電源電圧変動アナログ信号の電位が前記閾値電圧の電位よりも低い時間のみ論理的Ｈｉｇｈ状態とする２値のデジタル信号で出力する比較回路と、該比較結果のデジタル信号の最初の論理的Ｈｉｇｈ状態への変化を検知して、論理的Ｈｉｇｈ状態に遷移し、それ以後論理的Ｈｉｇｈ状態を保持する保持回路とを備えて構成した。
【００１２】
また、上記課題を解決するために本発明では、前記電源電圧ノイズ計測回路に前記電源電圧変動アナログ信号を所望の電圧値だけレベルシフトするレベルシフト回路を更に有し、前記レベルシフト回路が、前記電源電圧変動アナログ信号を前記比較回路の許容入力範囲内にレベルシフトし、前記比較回路が、前記レベルシフトされた前記電源電圧変動アナログ信号を、前記指定入力された閾値電圧と比較するように構成した。
【００１３】
また、上記課題を解決するために本発明では、前記電源電圧ノイズ計測回路を備え、前記レベルシフト量と前記閾値電圧のいずれかまたは両方を、直接または間接に指定する端子と、及び前記比較結果のデジタル信号を直接または間接に出力する端子とのうちのいずれか、または全てを有する半導体装置を構成した。
【発明の効果】
【００１４】
本発明によれば、クロック信号ＣＬＫが示すデータ取り込みタイミング間隔よりも短い時間で変化する電源ノイズ波形の変動情報も計測できる。この効果は、保持回路４が、クロック信号ＣＬＫとは非同期に、比較回路３が出力を変化するタイミングで信号を保持する動作から得られる。
さらに、クロック信号ＣＬＫのデータ取り込みタイミング間隔が長い場合でも、保持回路４に保存される情報が劣化することはない。この効果は、保持回路４がアナログ情報ではなく、比較結果のデジタル情報を保持する動作から得られる。
【００１５】
上記の効果により、フリップフロップ回路５に入力するクロック信号ＣＬＫの動作周波数を高くすること無く、電源電圧ノイズの正確な計測が可能になる。このため、回路設計の難易度が増加せず、また回路の消費電力が増加する問題も解決できる。
本発明の上記および他の目的、特徴および利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例における電源電圧ノイズ計測回路の構成図である。
【図２】本発明の電源電圧ノイズ計測回路における、回路内各部での電圧波形とクロック信号タイミングを示す図である。
【図３】本発明の電源電圧ノイズ計測回路を含む半導体装置チップの第１の構成図である。
【図４】本発明の電源電圧ノイズ計測回路を含む半導体装置チップの第２の構成図である。
【図５】本発明の電源電圧ノイズ計測回路を含む情報処理装置の構成図であり、（Ａ）は装置の鳥瞰図を示し、（Ｂ）は情報処理装置に内蔵される基板の構成を示す。
【図６】本発明の電源電圧ノイズ計測回路のレベルシフト回路の構成例であり、（Ａ）は第１の構成例を示し、（Ｂ）は第２の構成例を示す。
【図７】本発明の電源電圧ノイズ計測回路に用いる参照電圧発生手段の構成例である。
【図８】本発明の電源電圧ノイズ計測回路の保持回路４に用いる、リセット信号の印加タイミングを説明する図である。
【図９】電源電圧ノイズ情報を計測する従来の半導体装置の構成図であり、（Ａ）は半導体装置内の回路ブロックを示し、（Ｂ）は各ブロックの動作を制御する制御レジスタを示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施例について図面を用いて説明する。
図１は、本発明による電源電圧ノイズ計測回路の実施例の構成図である。
電源電圧ノイズ計測回路１は、例えばＬＳＩ(半導体装置)１０上に搭載され、ＬＳＩ１０内の観測ノードｎ１に接続された電源配線に生じる電源電圧ノイズ情報を受け取り、出力ノード８から観測結果情報を後段のフリップフロップ回路５に出力する。
【００１８】
レベルシフト回路２は観測ノードｎ１に入力された電圧を、ノードｓ１で指定する情報に基づいて、後段の比較回路３の許容入力範囲に収まるように所望の電圧値だけシフトする。レベルシフト量を調整する必要がない場合は、ノードｓ１は無くても良い。また、電圧をシフトする必要がない場合はレベルシフト回路２は無くてもよい。この場合は、観測ノードｎ１で受け取る情報を直接比較回路３に入力する。
【００１９】
比較回路３はレベルシフト回路２からのアナログ出力情報６を、ノードｒ１で指定する参照電圧情報と比較し、比較結果のデジタル情報をノード７に出力する。
保持回路４はノード７のデジタル情報を保持し、保持結果をノード８に出力する。保持状態を解除するための制御信号はノードＲＥＳを介して与える。
【００２０】
フリップフロップ回路５は保持回路４のデジタル出力情報８を、クロック信号ＣＬＫが指定するタイミングで受け取る。
本実施例において、フリップフロップ回路５は、例えば一般的な論理回路やバッファ回路でもよい。それらは、通常クロック動作をするものであるから、同様にクロックに同期した処理となるはずである。さらに、保持回路４の出力情報が直接ＬＳＩ１０の外部端子ｏ１へ伝えられる構成も可能である。
【００２１】
次に、電源電圧ノイズ計測回路１の動作の概略を説明する。
観測ノードｎ１に印加されたアナログノイズ電圧情報は、レベルシフト回路２によって所望の電圧量だけ電位をシフトされる。比較回路３によって、電位シフト後のアナログノイズ電圧情報６と、指定して入力された参照電圧ｒ１とが比較され、比較結果のデジタル信号情報７が保持回路４で保持される。
【００２２】
本発明において、レベルシフト回路２による電位シフト、比較回路３による電位判定、保持回路４によるデジタル信号情報の保持は、ＬＳＩ内の動作を規定するクロック信号タイミングＣＬＫとは無関係に、実時間で行われる。
【００２３】
上記のような電源電圧ノイズ計測回路１によれば、電源電圧の低下を実時間でデジタル信号に変換し、保持するため、クロック信号ＣＬＫの取り込みタイミング間隔よりも短い時間で変化する電源ノイズ波形の変動情報も計測できる。さらに、保持回路４に保存される情報はアナログ信号ではなくデジタル信号であるため、長期間保存しても情報が劣化しない。このため、後段のフリップフロップ回路５に入力するクロック信号ＣＬＫの動作周波数を高く設定しなくても、電源電圧ノイズ低下の正確な計測が可能になり、回路設計の難易度が増加せず、また回路の消費電力が増加する問題も解決できる。
【００２４】
以下、本実施の形態の電源電圧ノイズ計測回路の詳細を説明する。
図２は、図１に示した本発明の実施例の、各ノードの電圧の時間変化の一例を示している。ＣＬＫで示す矢印は、クロック信号ＣＬＫがフリップフロップ回路５にデータを取り込むタイミングを表している。図２(Ｂ)から図２(Ｄ)において、ノード７、ノード８、ノードｏ１のデジタル信号波形は論理的なＨｉｇｈ状態またはＬｏｗ状態を表しており、ノード６およびノードｒ１のアナログ電圧値と直接比較するものではない。
【００２５】
図２(Ａ)は、観測ノードｎ１の電源電圧ノイズ波形と、ノード６に出力されるレベルシフト後の電圧ノイズ波形の時間変化である。ノードｎ１からノード６への電圧シフト量はノードｓ１に与える情報で指示する。
【００２６】
図２(Ｂ)は、比較回路３に入力される、ノード６の電圧ノイズ波形と、ノードｒ１の参照電圧、およびノード７に出力される、比較結果のデジタル信号の時間変化である。ノード６の電位がノードｒ１の参照電圧よりも低い時間のみ、ノード７に論理的Ｈｉｇｈ状態が出力される。
【００２７】
図２(Ｃ)は、ノード６、ノードｒ１の電圧波形と、保持回路４で保持されノード８に出力されるデジタル信号８を示している。ノード８の信号は、ノード７のデジタル信号の時間変化のうちの最初の変化を検知して論理的Ｈｉｇｈ状態に遷移し、その後はノード７の状態によらず論理的Ｈｉｇｈ状態を保持し続ける。ノード８が論理的Ｈｉｇｈ状態に変化する時刻は、クロック信号ＣＬＫが示すタイミングとは無関係である。
【００２８】
図２(Ｄ)は、ノード６、ノードｒ１の電圧波形と、フリップフロップ回路５の出力ノードｏ１の波形を示している。ノード８が論理的Ｈｉｇｈ状態になった後のクロック信号タイミングＴ１でノードｏ１が変化する。
【００２９】
本実施例に示す保持回路４が無い場合は、クロック信号(ＣＬＫ)タイミングの間に変化する変化時間が短い電源電圧ノイズｖｎは検出できず、クロック信号タイミングＴ２でノードｏ１が変化する。このため、クロック信号タイミングの間隔よりも狭い時間で変化する電圧ノイズ波形を正確に観測できない。（本実施例の場合では、変化時間が短い電源電圧ノイズｖｎの後に、ノードｒ１の参照電圧よりノード６の電位が低い状態が再び有るので、ノードｏ１の変化がクロック信号タイミングＴ１とＴ２の差異であったが、変化時間が短い電源電圧ノイズｖｎのみの場合には、保持回路４が無い場合にはノードｏ１の出力が得られないことになる。）
図３は、本実施例の電源電圧ノイズ計測回路１を搭載するＬＳＩチップ３０の構成例である。
観測ノードｎ１は、ＬＳＩチップ３０の電源配線３２から電源電圧ノイズ情報を受け取る。電源電圧ノイズ計測回路１から出力された情報８は信号伝送部３１を介してチップ外部端子ｏ３１へ送られる。信号伝送部３１は、図１で示したフリップフロップ回路５や一般的な論理回路で構成される。また、信号伝送用バッファ回路を含んでもよい。さらに、信号伝送部３１が無く、直接ＬＳＩチップ外へ信号情報を伝達する構成も可能である。
【００３０】
図３の構成例では、レベルシフト回路２への入力ｓ１、比較回路３への入力ｒ１、保持回路４のリセット信号ＲＥＳは、それぞれチップ外部端子から与えられる。このような構成にすることで、ＬＳＩチップ３０の回路数、および消費電力を低減できる。なお、レベルシフト回路２を有しない構成の場合、またはレベルシフト回路２のレベルシフト量を調整する必要が無い場合は、ノードｓ１は無くても良い。
【００３１】
図４は、本発明の電源電圧ノイズ計測回路１を複数個搭載するＬＳＩチップ４０の構成例である。
図４において、電源電圧ノイズ計測部ａ、およびｂで示す部分が、それぞれ一組の電源電圧ノイズ波形観測機能を有する。
【００３２】
制御部４０１は、チップ外部端子ＣＮＴから制御情報を受け取り、電源電圧ノイズ計測部ａ、およびｂへ制御信号ＣＮＴ０を伝送する。制御信号ＣＮＴ０には、レベルシフト情報、参照電圧情報、リセット信号情報が含まれる。なお、レベルシフト回路２を有しない構成の場合、またはレベルシフト量を調整する必要が無い場合は、制御信号ＣＮＴ０にはレベルシフト情報を含まなくても良い。
【００３３】
制御部４０１はまた、選択回路４０２へ選択情報ＣＮＴ１を伝送する。電源電圧ノイズ計測部ａ、およびｂから出力される電源電圧ノイズ観測結果情報は、選択回路４０２によっていずれかの情報が選択され、チップ外部端子ｏ３１へ送られる。選択回路４０２を論理和構成とすることで、電源電圧ノイズ計測部ａおよびｂの両方を同時に観測し、いずれかで電源電圧低下を検出すると、その情報をチップ外部端子ｏ３１へ伝達する構成も可能である。
【００３４】
このような構成にすることで、ＬＳＩチップ４０内の複数個所の電源電圧ノイズ情報を個別に、または同時に観測できる。また、複数の電源電圧ノイズ計測部ａ、ｂ、および選択回路４０２へ伝送する制御信号ＣＮＴ０、ＣＮＴ１を制御部４０１で一括して制御することで、チップ外部端子ＣＮＴの端子数を少なくすることができる。
【００３５】
図５は、本発明による電源電圧ノイズ計測回路１を用いた情報処理装置５０の構成例を示している。
図５において、情報処理装置５０は、計算機やネットワーク装置などのＩＴ機器、テレビ、携帯電話、冷蔵庫などの家電品、各種医療機器、自動車や航空機など、半導体集積回路装置を含む機器が考えられる。
【００３６】
情報処理装置５０に内蔵される基板５１には、本発明の電源電圧ノイズ計測回路１を含むＬＳＩチップ１０が搭載され、電源電圧ノイズ観測情報は信号伝送部３１を介して基板５１の外部端子ｏ５１まで伝えられる。
基板５１の外部端子ｏ５１まで伝えられた電源電圧ノイズ観測情報(参照電圧ｒ１として指定された閾値電圧よりも観測対象の電源電圧が下がった瞬間を検出した情報)は、例えばオシロスコープやロジックアナライザなどの測定器で観測することで、ＬＳＩチップ１０の不良解析(実動作時に、設計上想定していなかった不良が起きることを解析する)や動作状態の分析などに利用できる。
【００３７】
前記電源電圧ノイズ観測情報は、ＬＳＩチップ１０に内蔵された制御ブロック５２にフィードバックする構成も可能である。この場合は、制御ブロック５２が電源電圧ノイズ観測情報を分析し、ＬＳＩチップ１０の電源電圧調整や動作周波数調整などの制御を行なうことで、誤動作防止やデータ検証モードへの移行などの動作を選択し、ＬＳＩチップや装置全体の信頼性を向上するような応用が考えられる。
【００３８】
電源電圧ノイズ観測情報は、基板５１に搭載された他のＬＳＩチップ５３へフィードバックする構成も可能である。この場合は、ＬＳＩチップ５３が電源電圧ノイズ観測情報を分析し、基板５１全体の電源電圧調整や動作周波数調整、あるいは情報処理装置５０全体の動作モード制御などを行うことができる。
【００３９】
図６(Ａ)と図６(Ｂ)はそれぞれ、本発明の実施例におけるレベルシフト回路２の構成例である。
図６(Ａ)では、２個のｎＭＯＳトランジスタ６３、６４を、電源端子６１、６２の間に直列に接続し、観測ノードｎ１の電圧波形をレベルシフトした波形をノード６から取り出す。トランジスタ６４は定電流源回路を構成しており、レベルシフト量を調整する端子ｓ１へはアナログ電圧制御信号を印加する。
【００４０】
図６(Ｂ)では、定電流源回路として２個のｎＭＯＳトランジスタ６４ａ、６４ｂを並列に接続している。レベルシフト量を調整する端子ｓ１ａ、ｓ１ｂへはデジタル信号の制御情報を印加し、６４ａ、６４ｂのいずれか、または両方のトランジスタへ電流を流すことで、観測ノードｎ１と出力ノード６との間のレベルシフト電圧量を調整する。
なお、図６に示す構成例はいずれも、ノードｎ１からノード６に対して電圧を降下する回路例を示しているが、電圧を上昇する回路も使用可能である。このような回路を用いると、ＬＳＩチップ内のＧＮＤ電源配線の電圧ノイズ観測が可能になる。電圧を上昇する回路は一般的に利用されているので、ここでは説明を省略する。
【００４１】
図７は、本発明の実施例における比較回路３へ与える参照電圧情報ｒ１の生成方法の構成例である。
ｎＭＯＳトランジスタ７３、抵抗７４、７５を電源端子７１、７２の間に直列に接続し、抵抗７４の両端から取り出した電位のうちのいずれかをスイッチ７６、７７で選択して、出力ノードｒ１へ伝える。
参照電圧制御部４０１ａは、参照電圧を制御するための情報を含む信号ｒ１ａを受け取り、スイッチ７６、７７のいずれかを選択する情報ｒ１ｂを出力する。
【００４２】
比較回路３は、一般に使用されているオペアンプ、または差動アンプなどを使用して構成できるので、ここでは具体的な構成例を省略する。
保持回路４は、一般的にデジタル信号を保持する回路であるＳＲ型フリップフロップなどを使用して構成できるので、ここでは具体的な構成例を省略する。
【００４３】
図８は、本発明の実施例における保持回路４に与えるリセット信号ＲＥＳの印加タイミングを説明する図である。
図８(Ａ)において比較回路３の出力ノード７が論理的Ｈｉｇｈ状態に遷移すると、図８(Ｂ)に示す保持回路４の出力ノード８がほぼ同じタイミングで論理的Ｈｉｇｈ状態に移行する。
この情報は、図８(Ｃ)において、直後に発生するクロック信号タイミングＴ３によってフリップフロップ回路５に取り込まれ、出力ノードｏ１が変化する。
【００４４】
出力ノードｏ１に現れた情報は、図８(Ｄ)に示す時間ＴＲＥＳ１以上の間、論理的Ｈｉｇｈ状態を保ち続ける。ここで、ＴＲＥＳ１は出力ノードｏ１の情報を処理するために必要な時間である。情報を処理する時間とは、さらに後段に続く回路群の遅延時間の合計である場合や、オシロスコープで情報の変化を確認する時間である。
その後、保持回路４の入力端子ＲＥＳに論理的Ｈｉｇｈ情報を印加して、保持回路４をリセットする。時間ＴＲＥＳ２は、保持回路４がその状態をリセットするために必要な時間である。このリセット処理によって、図８(Ｂ)に示すノード８の電位が論理的Ｌｏｗ状態になる。
【００４５】
ここまでの説明は、単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００４６】
１，１ａ，１ｂ  電源電圧ノイズ計測回路
２  レベルシフト回路
３  比較回路
４  保持回路
５  フリップフロップ回路
６  レベルシフト回路の出力ノードまたはレベルシフト後の電位
７  比較回路の出力ノードまたは比較結果のデジタル信号
８，８ａ，８ｂ  保持回路の出力ノードまたは保持回路の出力信号
１０  ＬＳＩ(半導体装置)
３０  ＬＳＩチップ
３１，３１ａ，３１ｂ  信号伝送部
３２，３２ａ，３２ｂ  電源配線
５０  情報処理装置
５１  基板
５２  ＬＳＩチップ１０に内蔵された制御ブロック
５３  基板５１に搭載された他のＬＳＩチップ
６１，６２  電源端子
６３，６４，６４ａ，６４ｂ  ｎＭＯＳトランジスタ
７１，７２  電源端子
７３  ｎＭＯＳトランジスタ
７４，７５  抵抗
７６，７７  スイッチ
４０１，４０１ａ  参照電圧制御部
４０２  選択回路
ｎ１，ｎ１ａ，ｎ１ｂ  観測ノードまたは観測される電位
ｏ１  フリップフロップ回路の出力ノードまたは出力信号
ｏ３１  チップ外部端子
ｏ５１  基板の外部端子
ｓ１，ｓ１ａ，ｓ１ｂ  レベルシフト量を調整する情報を印加するノードまたは調整信号
ｒ１，ｒ１ａ  比較回路の参照電圧を印加するノードまたは参照電圧
ｒ１ｂ  スイッチ選択情報
ａ，ｂ  電源電圧ノイズ計測部
ｖｎ  クロック信号(ＣＬＫ)タイミングの間に変化する変化時間が短い電源電圧ノイズ
ＲＥＳ  保持回路をリセットする情報を印加するノードまたはリセット信号
ＣＬＫ  フリップフロップ回路のＣＬＫ信号端子またはＣＬＫ信号
ＣＮＴ  制御情報を印加するチップ外部端子
ＣＮＴ０  制御信号
ＣＮＴ１  選択情報
ＴＲＥＳ１  出力ノードｏ１の情報を処理するために必要な時間
ＴＲＥＳ２  保持回路４がその状態をリセットするために必要な時間
【図１】
2015135284.tif 000003
【図２】
2015135284.tif 000004
【図３】
2015135284.tif 000005
【図４】
2015135284.tif 000006
【図５】
2015135284.tif 000007
【図６】
2015135284.tif 000008
【図７】
2015135284.tif 000009
【図８】
2015135284.tif 000010
【図９】
2015135284.tif 000011