(57)【要約】【課題】スイッチ装置について突入電流の抑制およびターンオン時の応答遅れ時間を悪化させることなく、ターンオフ時の応答遅れ時間の短縮化を進める。【解決手段】高電位側の入力端子Ｔ１ｐと高電位側の出力端子Ｔ２ｐとを繋ぐ電源供給ラインＬ５１の途中に接続／遮断用のスイッチング素子Ｑ５１が挿入される。接続／遮断用のスイッチング素子Ｑ５１のソースとゲートとの間に積分用の容量素子Ｃ５１および抵抗素子Ｒ５１が並列接続される。接続／遮断用のスイッチング素子Ｑ５１のゲートと積分用の容量素子Ｃ５１および抵抗素子Ｒ５１との接続点と接地ラインＬ５２との間に接続された駆動用のスイッチング素子Ｑ５２を備える。さらに、接続／遮断用のスイッチング素子Ｑ５１の出力側に急速放電用の抵抗素子Ｒ５４および一方向性通電素子Ｄ５１の直列回路が接続される。【選択図】図１
2015056751.tif 000002
【特許請求の範囲】
【請求項１】
直流電源が接続される高電位側の入力端子と負荷回路が接続される高電位側の出力端子とを繋ぐ電源供給ラインと、
前記直流電源が接続される低電位側の入力端子と前記負荷回路が接続される低電位側の出力端子とを繋ぐ接地ラインと、
前記電源供給ラインの途中に挿入された接続／遮断用のスイッチング素子と、
前記接続／遮断用のスイッチング素子の電流路における入力側端子と制御端子との間に並列に接続された積分用の容量素子および抵抗素子と、
前記接続／遮断用のスイッチング素子の制御端子と前記積分用の容量素子および抵抗素子との接続点と前記接地ラインとの間に接続された駆動用のスイッチング素子とを備えたスイッチ装置において、さらに、
前記接続／遮断用のスイッチング素子の電流路における出力側端子と制御端子との間に接続された急速放電用の抵抗素子および一方向性通電素子の直列回路を備えたスイッチ装置。
【請求項２】
前記一方向性通電素子は整流ダイオードで構成されている請求項１に記載のスイッチ装置。
【請求項３】
前記接続／遮断用のスイッチング素子はＰチャネル型のＭＯＳ‐ＦＥＴで構成されている請求項１または請求項２に記載のスイッチ装置。
【請求項４】
前記駆動用のスイッチング素子はバイポーラトランジスタで構成されている請求項１から請求項３までのいずれか１項に記載のスイッチ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電源が接続される高電位側の入力端子と負荷回路が接続される高電位側の出力端子とを繋ぐ電源供給ラインにスイッチング素子を挿入し、そのスイッチング素子を導通状態と非導通状態とに切り替えることで負荷回路に対する直流電源の供給／遮断を行うスイッチ装置にかかわり、詳しくは、非導通状態から導通状態に切り替えたときの負荷回路への突入電流を抑制するように構成されたスイッチ装置に関する。
【背景技術】
【０００２】
この種のスイッチ装置は直流電源を接続した際の負荷回路（特に容量性負荷）に対する突入電流を抑制するために電源供給ラインの途中に挿入するもので、駆動用のスイッチング素子の状態変化に応じて導通状態と非導通状態とに切り替えられる接続／遮断用のスイッチング素子と、この接続／遮断用のスイッチング素子の駆動電圧の立ち上がりを緩やかにするための積分用の容量素子および抵抗素子を有している。
【０００３】
＜第１の従来例＞
図３は第１の従来例のスイッチ装置Ｂの構成を示す回路図である。負荷回路５３に対する駆動停止状態においてスイッチ制御信号Ｓｃは“Ｌ”レベルとされ、駆動用のスイッチング素子（ＮＰＮ型トランジスタ）Ｑ５２は非導通状態にある。このとき、接続／遮断用のスイッチング素子（Ｐチャネル型のＭＯＳ‐ＦＥＴ）Ｑ５１はその制御端子（ゲート）に印加される制御電圧（ゲート‐ソース間電圧）が小さいことから、接続／遮断用のスイッチング素子Ｑ５１は非導通状態となっており、負荷回路５３には給電が行われていない。この状態では、積分用の容量素子（コンデンサ）Ｃ５１に対する充電は行われていない。
【０００４】
スイッチ制御信号Ｓｃが“Ｈ”レベルに切り替えられると、駆動用のスイッチング素子Ｑ５２が導通する。すると、高電位側の入力端子Ｔ１ｐ→時定数回路５１ａ（充放電用の抵抗素子Ｒ５１ａと積分用の容量素子Ｃ５１）→抵抗素子Ｒ５２→駆動用のスイッチング素子Ｑ５２→低電位側の入力端子Ｔ１ｎの経路で電流が流れる。接続／遮断用のスイッチング素子Ｑ５１の制御電圧は駆動用のスイッチング素子Ｑ５２のターンオン後、一定時間の経過後から緩やかに増加し始め、制御電圧がしきい値電圧を超え、それ以降、接続／遮断用のスイッチング素子Ｑ５１からの出力電圧および出力電流が緩やかに増加する。このターンオン時の出力電圧と出力電流の波形が図４（ａ）に示されている。
【０００５】
図４（ａ）に示すように、出力電圧はスイッチ制御信号Ｓｃの立ち上がり時点から約１３［ｍｓ］（ミリ秒）の経過後に立ち上がりを開始し、約５［ｍｓ］かけて入力電圧と同レベルまで緩やかに立ち上がり（ターンオン時の応答遅れ時間は約１８［ｍｓ］である）、負荷回路５３に対して直流電力が供給される。これに応じて入力電流も緩やかに増加し、負荷回路５３における容量性負荷Ｃ５３への突入電流は抑制される。突入電流は約５．４［Ａ］に抑えられている。
【０００６】
なお、上記の約１３［ｍｓ］、約１８［ｍｓ］の計測データは、回路定数として、抵抗素子Ｒ５１ａの抵抗値を６．８［ｋΩ］、抵抗素子Ｒ５２の抵抗値を１５［ｋΩ］、積分用の容量素子Ｃ５１の容量値を１０［μＦ］、容量性負荷Ｃ５３の容量値を３００［μＦ］、直流電源Ｅ５１による入力電圧を２４［Ｖ］、負荷回路５３への出力電流を３．５［Ａ］とした場合の値である。なお、ここで例示した回路定数や定格値は、後述する複数の例でも共通である。
【０００７】
次に、図３に示す第１の従来例において、スイッチ制御信号Ｓｃが“Ｌ”レベルに切り替えられると、駆動用のスイッチング素子Ｑ５２がターンオフする。すると、積分用の容量素子Ｃ５１の充電電荷の放出が始まる。放電電流は充放電用の抵抗素子Ｒ５１ａで消費され、積分用の容量素子Ｃ５１の両端電圧すなわち接続／遮断用のスイッチング素子Ｑ５１の制御電圧が徐々に減少する。この制御電圧がしきい値電圧以下になると、接続／遮断用のスイッチング素子Ｑ５１がターンオフし、負荷回路５３に対する直流電力の供給が停止される。このターンオフ時の出力電圧と出力電流の波形が図４（ｂ）に示されている。
【０００８】
＜第２の従来例＞
図５は特許文献１（特開平７−３０３９４号公報）に開示された第２の従来例のスイッチ装置Ｃを示す。これは駆動用のスイッチング素子（ＮＰＮ型トランジスタ）６をオン／オフ制御するスイッチ制御信号Ｓｃ′の生成のために、ワンショットパルス回路１、発振回路２、アンドゲート３、排他的論理和ゲート４などを設けたものである。これらの回路要素を用いて駆動用のスイッチング素子６のベースに印加するスイッチ制御信号Ｓｃ′として、初期の一定期間高速に“Ｈ”，“Ｌ”を繰り返すパルス波形と、そのパルス波形の終了時点から“Ｈ”レベルを継続する波形との組み合わせ波形の信号を生成する。このスイッチ制御信号Ｓｃ′により駆動用のスイッチング素子６を、ひいては接続／遮断用のスイッチング素子（Ｐチャネル型のＭＯＳ‐ＦＥＴ）７を一定期間スイッチングし、その後に導通状態とすることができる。結果として、接続／遮断用のスイッチング素子７を非導通状態から緩やかに導通状態に遷移させ、突入電流を抑制する。８は積分用の容量素子（コンデンサＣ）である。
【０００９】
この第２の従来例においては、ワンショットパルス回路１、発振回路２、アンドゲート３、排他的論理和ゲート４などを用いて特殊な波形（初期はパルス波形、その後は“Ｈ”レベル）のスイッチ制御信号Ｓｃ′を生成するので、ターンオン時の出力電圧の立ち上がりが速くなる。
【００１０】
＜第３の従来例＞
図６は特許文献２（特開平１０−５５７２９号公報）に開示された第３の従来例のスイッチ装置Ｄを示す。スイッチ制御信号Ｓｃの入力段の駆動用のスイッチング素子（ＮＰＮ型トランジスタ）ＴＲ１２のベース側に時定数回路１５を追加している。この時定数回路１５は積分用の容量素子（コンデンサ）Ｃ１３、積分用の抵抗素子Ｒ１５，急速放電用の抵抗素子Ｒ１６および一方向性通電素子（整流ダイオード）Ｄ１２で構成されている。“Ｈ”レベルのスイッチ制御信号Ｓｃが時定数回路１５の入力端子に印加されると、駆動用のスイッチング素子ＴＲ１２のベースに対して時定数回路１５から僅かずつ増加するベース電流が流入される。これにより、駆動用のスイッチング素子ＴＲ１２のコレクタ電流が緩やかに増加し、接続／遮断用のスイッチング素子（Ｐチャネル型のＭＯＳ‐ＦＥＴ）ＴＲ１１の制御電圧を緩やかに増加させる。結果、接続／遮断用のスイッチング素子ＴＲ１１のドレイン電流が緩やかに増加し、コンデンサＣ２に対する出力電圧が緩やかに上昇する。出力電圧の上昇が緩やかであるので、ターンオン時の突入電流を抑制することができる。ターンオフ時にはスイッチ制御信号Ｓｃが“Ｌ”レベルとされ、積分用の容量素子Ｃ１３から一方向性通電素子Ｄ１２を介して急速放電用の抵抗素子Ｒ１６に放電されるので、ターンオフ時の応答遅れ時間を短縮化できる。Ｄ１１は電圧制限用のツェナーダイオードである。
【００１１】
＜第４の従来例＞
図７に示す第４の従来例のスイッチ装置Ｅは、図３に示す第１の従来例のスイッチ装置Ｂにおいて、ターンオフ時の応答遅れ時間を短縮するために急速放電用の抵抗素子Ｒ５５と急速放電用のスイッチング素子（ＮＰＮ型トランジスタ）Ｑ５３と一方向性通電素子（整流ダイオード）Ｄ５２とを追加したものである。すなわち、接続／遮断用のスイッチング素子Ｑ５１のゲート‐ソース間の積分用の容量素子Ｃ５１に対して急速放電用の抵抗素子Ｒ５５とスイッチング素子Ｑ５３の直列回路を並列接続するとともに、積分用の容量素子Ｃ５１と急速放電用のスイッチング素子Ｑ５３の接続点と抵抗素子Ｒ５１との間に一方向性通電素子Ｄ５２を挿入したものである。
【００１２】
“Ｌ”レベルのスイッチ制御信号Ｓｃが入力されると、駆動用のスイッチング素子Ｑ５２はターンオフし、急速放電用のスイッチング素子Ｑ５３はそのベース電圧が上昇してターンオンする。結果、急速放電用の抵抗素子Ｒ５５がターンオンした急速放電用のスイッチング素子Ｑ５３を介して積分用の容量素子Ｃ５１に並列に接続されることになる。すると、積分用の容量素子Ｃ５１に蓄積されていた電荷が急速放電用の抵抗素子Ｒ５５を通じて急速に放出される。接続／遮断用のスイッチング素子Ｑ５１の制御電圧は極短時間後にしきい値電圧以下になり、接続／遮断用のスイッチング素子Ｑ５１が直ちにターンオフし、負荷回路５３への出力が遮断される。
【００１３】
接続／遮断用のスイッチング素子Ｑ５１の導通状態では急速放電用のスイッチング素子Ｑ５３は非導通状態にあるから、抵抗素子Ｒ５５の抵抗値はこれを充分に小さくすることが可能である。なぜなら、もしも接続／遮断用のスイッチング素子Ｑ５１の導通状態で急速放電用のスイッチング素子Ｑ５３も導通するのなら、導通状態維持のために接続／遮断用のスイッチング素子Ｑ５１の制御電圧を一定以上に保つには、抵抗素子Ｒ５５の抵抗値をある程度大きく設定しなければならない。しかし、そうではなく、接続／遮断用のスイッチング素子Ｑ５１の導通状態では急速放電用のスイッチング素子Ｑ５３が非導通状態となるため、抵抗素子Ｒ５５の抵抗値を充分に小さくすることが許容される。
【００１４】
急速放電用の抵抗素子Ｒ５５の抵抗値が充分に小さいと、スイッチ制御信号Ｓｃの“Ｌ”レベル切り替えに伴う駆動用のスイッチング素子Ｑ５２のターンオフ時に、積分用の容量素子Ｃ５１からの放電を急速に行うことができ、ターンオフ時の応答遅れ時間を大幅に短縮することが可能となる。ちなみに、ターンオフ時の応答遅れ時間は図８（ｂ）に示すように約０．８［ｍｓ］と、大幅に短縮化されている。
【００１５】
もし、急速放電用のスイッチング素子Ｑ５３がない（素子Ｑ５３のドレイン‐ソース間をショート）とすると、駆動用のスイッチング素子Ｑ５２のターンオン時に直流電源Ｅ５１から高電位側の入力端子Ｔ１ｐに流入した電流の大部分が急速放電用の抵抗素子Ｒ５５を流れて積分用の容量素子Ｃ５１への充電速度が大きく低下し、ターンオン時の応答遅れ時間が過剰に長いものになってしまう。よって、接続／遮断用のスイッチング素子Ｑ５１の入力側（ソース側）で急速放電用の抵抗素子Ｒ５５を積分用の容量素子Ｃ５１に並列接続するときには急速放電用のスイッチング素子Ｑ５３は欠かせないものとなっている。なお、一方向性通電素子Ｄ５２はスイッチング素子Ｑ５２をオンさせたとき、容量素子Ｃ５１からの充電電流を流している。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平７−３０３９４号公報
【特許文献２】特開平１０−５５７２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上記で説明した図３の第１の従来例の場合、接続／遮断用のスイッチング素子Ｑ５１がターンオフしたときの出力電圧と出力電流の波形が図４（ｂ）に示されている。出力電圧が急峻な立ち下がりをし、出力電流も急激に減少するが、ターンオフ時の応答遅れ時間は約９３［ｍｓ］とかなり長く、遮断特性は良くない。すなわち、容量性負荷Ｃ５３への突入電流を回避する手段として、接続／遮断用のスイッチング素子Ｑ５１のゲート‐ソース間に積分用の容量素子Ｃ５１を介装してあるが、これが原因でターンオフ時の出力電圧の遮断確立に長い時間を要するという問題があった。
【００１８】
また、図５の第２の従来例の場合、スイッチ制御信号Ｓｃ′の波形を特殊化しており（初期はパルス波形、その後は“Ｈ”レベル）、そのためにワンショットパルス回路１、発振回路２、アンドゲート３、排他的論理和ゲート４などを必要とし、回路構成が相当に複雑化している。しかも、並列接続された積分用の容量素子８と充放電用の抵抗素子５が原因でターンオフ時の応答遅れ時間について充分な短縮化は期待できない。積分用の容量素子の容量値を小さくしたり充放電用の抵抗素子の抵抗値を小さくすればターンオフ時の応答遅れ時間を短縮できるが、ターンオン時の突入電流の過大化やターンオン時の応答遅れ時間の伸長を招く。
【００１９】
また、図６の第３の従来例の場合、接続／遮断用のスイッチング素子ＴＲ１１のゲート‐ソース間には積分用の容量素子を接続していないが、スイッチ制御信号Ｓｃの入力段の時定数回路１５における積分用の容量素子Ｃ１３の電荷を放出するために、急速放電用の抵抗素子Ｒ１６と一方向性通電素子Ｄ１２を用いている。つまり、時定数回路１５は、積分用の容量素子Ｃ１３と積分用の抵抗素子Ｒ１５からなる積分回路と、積分用の抵抗素子Ｒ１５の両端間をバイパスする一方向性通電素子Ｄ１２と急速放電用の抵抗素子Ｒ１６とからなり、部品点数が多く、回路構成が複雑化している。
【００２０】
接続／遮断用のスイッチング素子ＴＲ１１の制御電圧の変化を緩やかに制御するのに、このスイッチング素子ＴＲ１１に対して直接に時定数回路を付加するのではなく、離れて設けられた駆動用のスイッチング素子ＴＲ１２のベースに対して時定数回路１５を付加している。接続／遮断用のスイッチング素子ＴＲ１１の制御電圧の微調整を達成するのに、実際上は離れて位置する駆動用のスイッチング素子ＴＲ１２のベース電流の微調整を行うようになっている。しかし、時定数回路１５は構成部品点数が多く、個々の構成部品にばらつきがあるため、時定数回路１５での微調整が接続／遮断用のスイッチング素子ＴＲ１１の制御電圧の微調整に正しく反映させることが非常にむずかしいという問題がある。すなわち、時定数回路１５の構成部品のばらつきのために突入電流が増大したり、出力電圧のターンオン時の応答遅れ時間やターンオフ時の応答遅れ時間についてばらつきが増大してしまうという問題がある。
【００２１】
図７の第４の従来例の場合、その基本構成をもつ図３の第１の従来例との比較において、そのターンオフ時の応答遅れ時間の大幅な短縮化が実現される。しかし、そのための追加構成として、急速放電用の抵抗素子Ｒ５５とスイッチング素子Ｑ５３と一方向性通電素子Ｄ５２の３部品を必要とし、追加部品点数が多いため回路構成の複雑化を招くという問題がある。それでいてターンオフ時の応答遅れ時間の短縮化についての技術要請は、現実的にはそれほど極端に短い時間（約０．８［ｍｓ］）にする必要はなく、およそ半分程度にでも短縮できれば問題がないとされているのが実情である。換言すれば、急速放電用の抵抗素子Ｒ５５とスイッチング素子Ｑ５３と一方向性通電素子Ｄ５２の３部品の追加は過剰な対応となっているということである。
【００２２】
図３に示す第１の従来例の場合にターンオフ時の応答遅れ時間を短縮するには積分用の容量素子の容量値を小さくすればよい。しかし、そうするとターンオン時の突入電流が過剰に大きくなってしまう。また、積分用の容量素子に並列接続された充放電用の抵抗素子の抵抗値を小さくして放電を早めることによりターンオフ時の応答遅れ時間を短縮することは可能である。しかし、そうするとターンオン時の出力電圧の応答遅れ時間が過剰に長くなってしまう。
【００２３】
本発明はこのような事情に鑑みて創作したものであり、スイッチ装置に関して簡易な構成により突入電流の抑制およびターンオン時の応答遅れ時間を悪化させることなく、ターンオフ時の応答遅れ時間の短縮化を進めることができるようにすることを目的としている。
【課題を解決するための手段】
【００２４】
本発明は、次の手段を講じることにより上記の課題を解決する。
【００２５】
本発明によるスイッチ装置は、
直流電源が接続される高電位側の入力端子と負荷回路が接続される高電位側の出力端子とを繋ぐ電源供給ラインと、
前記直流電源が接続される低電位側の入力端子と前記負荷回路が接続される低電位側の出力端子とを繋ぐ接地ラインと、
前記電源供給ラインの途中に挿入された接続／遮断用のスイッチング素子と、
前記接続／遮断用のスイッチング素子の電流路における入力側端子と制御端子との間に並列に接続された積分用の容量素子および抵抗素子と、
前記接続／遮断用のスイッチング素子の制御端子と前記積分用の容量素子および抵抗素子との接続点と前記接地ラインとの間に接続された駆動用のスイッチング素子とを備えたスイッチ装置において、さらに、
前記接続／遮断用のスイッチング素子の電流路における出力側端子と制御端子との間に接続された急速放電用の抵抗素子および一方向性通電素子の直列回路を備えている。
【００２６】
上記のように構成された本発明のスイッチ装置において、駆動用のスイッチング素子が非導通状態にあるとき、接続／遮断用のスイッチング素子も非導通状態である。このとき、一方向性通電素子の整流作用（通電阻止作用）があるために、高電位側の入力端子に印加された直流電圧によって、接続／遮断用のスイッチング素子の制御端子に接続された抵抗素子から急速放電用の抵抗素子に向けて電流が流れ込むことはない。すなわち、接続／遮断用のスイッチング素子の出力側に急速放電用の抵抗素子を追加接続しているけれども、そのことは、一方向性通電素子の整流作用（通電阻止作用）があることから、接続／遮断用のスイッチング素子の非導通状態での電源供給ライン遮断機能に影響を与えるものとはならない。
【００２７】
駆動用のスイッチング素子が導通状態に切り替えられると、抵抗素子から駆動用のスイッチング素子に電流が流れるとともに、積分用の容量素子に充電が行われ、その両端電圧（接続／遮断用のスイッチング素子の制御電圧）が緩やかに増加する。すなわち、接続／遮断用のスイッチング素子が徐々に高抵抗状態から低抵抗状態へ遷移する。やがて接続／遮断用のスイッチング素子は非導通状態から反転して導通することになるが、その抵抗変化が上記のとおり緩やかであるため、負荷回路の容量性負荷に対する突入電流は抑制される。
【００２８】
次に駆動用のスイッチング素子が導通状態から反転して非導通状態に切り替えられると、積分用の容量素子からの放電が開始されるが、接続／遮断用のスイッチング素子は直ちには非導通状態に切り替えられるのではなく、暫時（しばらくの間）導通状態を保持するため、積分用の容量素子の充電電荷はまだ導通状態にある接続／遮断用のスイッチング素子と急速放電用の抵抗素子と一方向性通電素子を通って放電される。すなわち、急速放電用の抵抗素子は接続／遮断用のスイッチング素子の出力側に存在するにもかかわらず、上記の接続／遮断用のスイッチング素子の暫時導通状態保持作用により急速放電に寄与することになり、急速放電が実現する。この急速放電の後、接続／遮断用のスイッチング素子は導通状態から反転して非導通状態に切り替えられる。
【００２９】
もし、急速放電用の抵抗素子と一方向性通電素子の直列回路を接続／遮断用のスイッチング素子の入力側に設けてあると、駆動用のスイッチング素子の反転導通時において積分用の容量素子への充電が遅く、ターンオン時の応答遅れ時間が長く伸びてしまうが、本発明の場合は急速放電用の抵抗素子と一方向性通電素子の直列回路を接続／遮断用のスイッチング素子の出力側に設けてあるので、ターンオン時の応答遅れ時間を悪化させることはない。
【発明の効果】
【００３０】
本発明によれば、容量性負荷を含む負荷回路と直流電源との間を接続／遮断するためのスイッチ装置につき、急速放電用の抵抗素子および一方向性通電素子の直列回路を、接続／遮断用のスイッチング素子の出力側に配置したことにより、突入電流抑制効果と良好な立ち上がり特性の維持とターンオフ時の応答遅れ時間の短縮の効果を簡易な構成により実現することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例のスイッチ装置の構成を示す回路図
【図２】本発明の実施例のスイッチ装置におけるターンオン時の動作波形を示すタイミングチャート（ａ）とターンオフ時の動作波形を示すタイミングチャート（ｂ）
【図３】第１の従来例のスイッチ装置の構成を示す回路図
【図４】第１の従来例のスイッチ装置におけるターンオン時の動作波形を示すタイミングチャート（ａ）とターンオフ時の動作波形を示すタイミングチャート（ｂ）
【図５】第２の従来例（特許文献１開示）のスイッチ装置の構成を示す回路図
【図６】第３の従来例（特許文献２開示）のスイッチ装置の構成を示す回路図
【図７】第４の従来例のスイッチ装置の構成を示す回路図
【図８】第４の従来例のスイッチ装置におけるターンオン時の動作波形を示すタイミングチャート（ａ）とターンオフ時の動作波形を示すタイミングチャート（ｂ）
【図９】比較例のスイッチ装置の構成を示す回路図
【発明を実施するための形態】
【００３２】
上記構成の本発明のスイッチ装置には、次のようないくつかの好ましい態様がある。
【００３３】
電源供給ラインの途中に挿入される接続／遮断用のスイッチング素子としては、Ｐチャネル型のＭＯＳ‐ＦＥＴ（金属酸化物半導体による電界効果トランジスタ）とするのが好ましい。バイポーラトランジスタの場合は導通状態保持のための電力が必要となるのに対して、ＭＯＳ‐ＦＥＴの場合は導通状態保持のための電力が不要である。ただし、本発明では接続／遮断用のスイッチング素子としてＭＯＳ‐ＦＥＴに限定するものではなく、バイポーラトランジスタ（ＮＰＮ型またはＰＮＰ型）を用いるのでもよい。ＭＯＳ‐ＦＥＴの場合にはＮチャンネル型とＰチャンネル型のいずれでもよい。制御端子については、ＭＯＳ‐ＦＥＴの場合はゲート端子となり、バイポーラトランジスタの場合はベース端子となる。
【００３４】
接続／遮断用のスイッチング素子をオン／オフ制御する駆動用のスイッチング素子としては上記実施例のバイポーラトランジスタとするほかＭＯＳ‐ＦＥＴを用いてもよい。バイポーラトランジスタの場合にはＮＰＮ型のトランジスタとＰＮＰ型のトランジスタのいずれでもよい。ＭＯＳ‐ＦＥＴの場合にはＮチャンネル型とＰチャンネル型のいずれでもよい。
【００３５】
一方向性通電素子としては整流ダイオードのほかサイリスタであってもよいし、ダイオード接続されたトランジスタであってもよい。バイポーラトランジスタの場合は、コレクタとベースを短絡したものが一方向性通電素子となり、ＭＯＳ‐ＦＥＴの場合は、ドレインとゲートを短絡したものが一方向性通電素子となる。
【００３６】
直流電源としては、電池（リチウムイオン電池、ニッケル水素電池など）、バッテリ（蓄電池）、太陽電池、燃料電池、ＤＣ−ＤＣコンバータ、ＡＣ−ＤＣコンバータ、スーパーキャパシタなどどのようなものであってもよい。
【００３７】
負荷回路としては、容量性負荷と抵抗性負荷を備えたものが一般的であるが、もっぱら容量性負荷が主体のものであってもよい。
【実施例】
【００３８】
以下、図１、図２を参照して本発明にかかわるスイッチ装置の実施例を説明する。
【００３９】
図１は本発明の実施例におけるスイッチ装置の構成を示す回路図である。まず、構成要素を列挙する。図１において、Ａはスイッチ装置、Ｔ１ｐ，Ｔ１ｎはスイッチ装置Ａにおける直流電源の第１と第２の入力端子、Ｔ２ｐ，Ｔ２ｎはスイッチ装置Ａにおける直流電圧の第１と第２の出力端子、Ｑ５１は接続／遮断用のスイッチング素子、５１は時定数回路、５２は駆動制御回路、５３は負荷回路、Ｅ５１はバッテリなどの直流電源である。時定数回路５１の構成要素として、Ｃ５１は積分用の容量素子、Ｒ５１は抵抗素子、Ｒ５４は急速放電用の抵抗素子、Ｄ５１は一方向性通電素子である。一方向性通電素子Ｄ５１として、ここでは整流ダイオードが用いられている。駆動制御回路５２の構成要素として、Ｑ５２は駆動用のスイッチング素子、Ｒ５２はバイアス用であるとともに容量素子Ｃ５１を充電する電流制限用の抵抗素子である。負荷回路５３は、容量性負荷Ｃ５３と抵抗性負荷Ｒ５３を含んでいるものとする。接続／遮断用のスイッチング素子Ｑ５１として、ここではＰチャネル型のＭＯＳ‐ＦＥＴが用いられ、駆動用のスイッチング素子Ｑ５２として、ここではＮＰＮ型のトランジスタが用いられている。
【００４０】
一対の入力端子Ｔ１ｐ，Ｔ１ｎは、これに直流電源Ｅ５１を接続して直流電流を入力するものであり、一対の出力端子Ｔ２ｐ，Ｔ２ｎは、これに接続される負荷回路５３に対して直流電力を供給するものである。高電位側の入力端子Ｔ１ｐと高電位側の出力端子Ｔ２ｐとが電源供給ラインＬ５１を介して接続されるが、その途中に接続／遮断用のスイッチング素子Ｑ５１が挿入されている。低電位側の入力端子Ｔ１ｎと低電位側の出力端子Ｔ２ｎとが接地ラインＬ５２を介して接続されている。
【００４１】
駆動制御回路５２において、駆動用のスイッチング素子Ｑ５２のコレクタに抵抗素子Ｒ５２の一方端子が接続され、その他方端子が接続／遮断用のスイッチング素子Ｑ５１の制御端子であるゲートに接続され、駆動用のスイッチング素子Ｑ５２のエミッタは接地ラインＬ５２に接続されている。駆動用のスイッチング素子Ｑ５２のベースにはスイッチ制御信号Ｓｃが入力されるようになっている。このスイッチ制御信号Ｓｃは単純な“Ｈ”／“Ｌ”切り替え式の信号である。
【００４２】
時定数回路５１は、積分用の容量素子Ｃ５１と抵抗素子Ｒ５１に加えて、さらに急速放電用の抵抗素子Ｒ５４と一方向性通電素子Ｄ５１とを有している。すなわち、接続／遮断用のスイッチング素子Ｑ５１のゲート‐ソース間に積分用の容量素子Ｃ５１が接続され、さらに積分用の容量素子Ｃ５１に抵抗素子Ｒ５１が並列接続されている。加えて、接続／遮断用のスイッチング素子Ｑ５１の出力側において、そのドレイン‐ゲート間に急速放電用の抵抗素子Ｒ５４と一方向性通電素子Ｄ５１の直列回路が接続されている。すなわち、急速放電用の抵抗素子Ｒ５４の一方端子が接続／遮断用のスイッチング素子Ｑ５１のドレインと高電位側の出力端子Ｔ２ｐとに接続され、その他方端子が一方向性通電素子Ｄ５１のアノードに接続されている。一方向性通電素子Ｄ５１のカソードは接続／遮断用のスイッチング素子Ｑ５１のゲートおよび積分用の容量素子Ｃ５１の負極端子に接続されている。
【００４３】
以上のように、本発明実施例のスイッチ装置Ａは、図３の第１の従来例のスイッチ装置Ｂに対して、急速放電用の抵抗素子Ｒ５４と一方向性通電素子Ｄ５１を接続／遮断用のスイッチング素子Ｑ５１の出力側に追加したものに相当している。追加の回路要素は２部品となっている。
【００４４】
次に、上記のように構成されたスイッチ装置Ａの動作を図２のタイミングチャート（動作波形図）を参照しながら説明する。図２（ａ）は本発明実施例のスイッチ装置Ａの立ち上がり特性を示す波形図であり、図２（ｂ）は立ち下がり特性を示す波形図である。
【００４５】
〔１〕＜スイッチ制御信号Ｓｃの“Ｌ”レベル状態＞
いま、接続／遮断用のスイッチング素子Ｑ５１が非導通状態にあって電源供給ラインＬ５１が遮断されており、負荷回路５３に対して直流電源Ｅ５１からの電力供給が行われていない負荷停止状態にあるとする。このとき、駆動制御回路５２においてスイッチ制御信号Ｓｃは“Ｌ”レベルとなっていて、駆動用のスイッチング素子Ｑ５２は非導通状態となっている。
【００４６】
本発明実施例で時定数回路５１に追加された急速放電用の抵抗素子Ｒ５４は一方向性通電素子Ｄ５１のアノードに接続され、そのカソードが抵抗素子Ｒ５１に接続されているから、抵抗素子Ｒ５１からは急速放電用の抵抗素子Ｒ５４に向けては電流は流れない。一方向性通電素子Ｄ５１が電流の流れを阻止するからである。また、積分用の容量素子Ｃ５１にも充電は行われていない。すなわち、積分用の容量素子Ｃ５１の両端電圧はゼロであり、接続／遮断用のスイッチング素子Ｑ５１の制御電圧（ゲート‐ソース間電圧）もゼロとなっている。
【００４７】
〔２〕＜スイッチ制御信号Ｓｃの“Ｈ”レベルへの立ち上げ＞
次に、負荷回路５３に直流電源Ｅ５１からの電力を供給して負荷動作状態にしようとするときは、図２（ａ）に示すように、スイッチ制御信号Ｓｃを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。すると、駆動用のスイッチング素子Ｑ５２がターンオンし、高電位側の入力端子Ｔ１ｐに印加されている直流電源Ｅ５１により、時定数回路５１における抵抗素子Ｒ５１および積分用の容量素子Ｃ５１から抵抗素子Ｒ５２、駆動用のスイッチング素子Ｑ５２の経路で電流が流れる。抵抗素子Ｒ５１の抵抗値と積分用の容量素子Ｃ５１の容量値とで決まる時定数のもとで積分用の容量素子Ｃ５１に対する充電が開始される。図２（ａ）に示すように、スイッチ制御信号Ｓｃの立ち上がりタイミングから一定時間約１３［ｍｓ］が経過した時点で接続／遮断用のスイッチング素子Ｑ５１の制御電圧がしきい値電圧を超え、それ以降、接続／遮断用のスイッチング素子Ｑ５１からの出力電圧および出力電流が緩やかに増加する。増加が緩やかであるため、負荷回路５３の容量性負荷Ｃ５３への突入電流は抑制される。
【００４８】
〔３〕＜接続／遮断用のスイッチング素子Ｑ５１のターンオン＞
さらに所定の時間（約５［ｍｓ］）の経過後に接続／遮断用のスイッチング素子Ｑ５１が完全にターンオンし、出力電圧が高電位側の入力端子Ｔ１ｐへの印加電圧のレベル（ここでは約２４［Ｖ］）で安定するとともに、出力電流は突入電流（５．４４［Ａ］）の後、安定化する。この時点では突入電流の影響は緩和され、負荷回路５３における容量性負荷Ｃ５３と抵抗性負荷Ｒ５４に対しては正常レベルの電流が安定的に供給される。
【００４９】
なお、電流の一部は急速放電用の抵抗素子Ｒ５４→一方向性通電素子Ｄ５１→抵抗素子Ｒ５２→駆動用のスイッチング素子Ｑ５２の経路を通って低電位側の入力端子Ｔ１ｎにリターンする。
【００５０】
上記の〔２〕および〔３〕の動作説明のように、本発明実施例で追加した急速放電用の抵抗素子Ｒ５４の存在は、スイッチ装置Ａの接続状態への立ち上がり初期における動作には影響を与えることがない。つまり、スイッチ装置Ａのターンオン時の応答遅れ時間（約１７［ｍｓ］）は図３に示す第１の従来例のターンオン時の応答遅れ時間（約１８［ｍｓ］）とほぼ同じとなる（その差はいわゆる許容誤差の範囲内である）。また、突入電流に対する抑制効果についても遜色がなく、良好である。
【００５１】
〔４〕＜スイッチ制御信号Ｓｃの“Ｌ”レベルへの立ち下げ＞
次に、負荷回路５３の動作を停止させようとするときは、図２（ｂ）に示すように、スイッチ制御信号Ｓｃを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。すると、駆動用のスイッチング素子Ｑ５２がターンオフする。しかし、接続／遮断用のスイッチング素子Ｑ５１はすぐにはターンオフしない。それは、積分用の容量素子Ｃ５１に対して行われた充電によって接続／遮断用のスイッチング素子Ｑ５１の制御電圧がしきい値電圧を超える状態を暫時継続するためである。駆動用のスイッチング素子Ｑ５２のターンオフによって負極端子が接地ラインＬ５２から切り離された積分用の容量素子Ｃ５１の充電電荷は、正極端子から負極端子へ向けて放電される。このとき、接続／遮断用のスイッチング素子Ｑ５１がいまだ導通状態にあるため、放電電流は導通状態にある接続／遮断用のスイッチング素子Ｑ５１→急速放電用の抵抗素子Ｒ５４→一方向性通電素子Ｄ５１の経路で流れる。一部の電流は抵抗素子Ｒ５１を通しても放電されるが、急速放電用の抵抗素子Ｒ５４があるため、抵抗素子Ｒ５１のみの放電より速く積分用の容量素子Ｃ５１の蓄積電荷を放出できる。そしてこれに伴って、接続／遮断用のスイッチング素子Ｑ５１の制御電圧が急速に降下する。しかし、接続／遮断用のスイッチング素子Ｑ５１が導通状態を保つ限りにおいて出力電圧、出力電流はともに“Ｈ”レベルに維持される（経過時間４５［ｍｓ］まで）。この実施例では、抵抗素子Ｒ５１の抵抗値が６．８［ｋΩ］であり、急速放電用の抵抗素子Ｒ５４は１０［ｋΩ］となっている。急速放電用の抵抗素子Ｒ５４はその抵抗値がスイッチング素子Ｑ５１の導通時に消費電力が大きくなり過ぎない程度に設定される。
【００５２】
〔５〕＜接続／遮断用のスイッチング素子Ｑ５１のターンオフ＞
制御電圧がしきい値電圧以下となると、接続／遮断用のスイッチング素子Ｑ５１がターンオフする。これにより、直流電源Ｅ５１から高電位側の入力端子Ｔ１ｐを介して流入していた電流が遮断され、負荷回路５３への電源供給が停止される。やがて、積分用の容量素子Ｃ５１の放電が完了する。なお、接続／遮断用のスイッチング素子Ｑ５１の非導通状態は、次にスイッチ制御信号Ｓｃが“Ｈ”レベルに立ち上がった後、所定のターンオン時の応答遅れ時間が経過するまで保持される。
【００５３】
本発明実施例のスイッチ装置Ａでは、図３に示す第１の従来例に比べてターンオフ時の応答遅れ時間を相当に短縮することが可能となっている。ちなみに、スイッチ装置Ａにおいては、図２（ｂ）に示すようにターンオフ時の応答遅れ時間は約４５［ｍｓ］であり、これは図４（ｂ）に示す第１の従来例（図３）のターンオフ時の応答遅れ時間約９３［ｍｓ］に比べて大幅に短縮されている（約４８．４％への短縮）。
【００５４】
上記の〔４〕の動作状態において、積分用の容量素子Ｃ５１の充電電荷の急速放電用の抵抗素子Ｒ５４を介しての放電自体については、一方向性通電素子Ｄ５１がなくても可能である。しかし、もし一方向性通電素子Ｄ５１がなければ、接続／遮断用のスイッチング素子Ｑ５１が非導通状態となっている〔１〕の動作状態において、高電位側の入力端子Ｔ１ｐから抵抗素子Ｒ５１→急速放電用の抵抗素子Ｒ５４の経路で負荷回路５３へ流れ込んでしまう。これでは、接続／遮断用のスイッチング素子Ｑ５１の非導通状態に矛盾する。この理由により、一方向性通電素子Ｄ５１は必要である。
【００５５】
急速放電用の抵抗素子Ｒ５４を接続／遮断用のスイッチング素子Ｑ５１の出力側すなわちドレインと高電位側の出力端子Ｔ２ｐとの間の部位において電源供給ラインＬ５１に接続することができるのは、スイッチ制御信号Ｓｃを“Ｈ”レベルから“Ｌ”レベルへ切り替えたときに、接続／遮断用のスイッチング素子Ｑ５１は直ちにはターンオフせず、暫時導通状態を継続しているという特性をうまく利用したからである。
【００５６】
本発明実施例での対策は、図６に示す複雑な回路構成の時定数回路１５をもつ第３の従来例に比べてより簡易な回路構成となっている。また、急速放電用の抵抗素子Ｒ５４および一方向性通電素子Ｄ５１を接続／遮断用のスイッチング素子Ｑ５１に対して直接的に付加していることから、次のメリットがある。すなわち、図６の接続／遮断用のスイッチング素子ＴＲ１１から離れた状態で駆動用のスイッチング素子ＴＲ１２のベース側に時定数回路１５を付加するものに比べると、突入電流やターンオフ時の応答遅れ時間のばらつきを抑制するために行う、接続／遮断用のスイッチング素子Ｑ５１の制御電圧の調整がより容易に行える。
【００５７】
また、図３に示す第１の従来例のターンオフ時の応答遅れ時間が長いという問題点を解消することを意図して考えられた図７に示す第４の従来例の場合は、ターンオフ時の応答遅れ時間が約０．８［ｍｓ］と大幅に短縮化されている。しかし、そのための追加構成として、急速放電用の抵抗素子Ｒ５５と急速放電用のスイッチング素子Ｑ５３と一方向性通電素子Ｄ５２の３部品が必要であり、追加部品点数が多いために回路構成の複雑化を招くという問題がある。これに対して本発明実施例の場合の追加構成は、接続／遮断用のスイッチング素子Ｑ５１のドレイン‐ゲート間に接続した急速放電用の抵抗素子Ｒ５４と一方向性通電素子Ｄ５１の２部品で済んでいて、回路構成の簡易化を図ることができる。
【００５８】
ターンオフ時の応答遅れ時間の短縮の効果については、図７に示す第４の従来例の方が優れている（図８（ｂ）参照）。一例を挙げると、回路定数や定格値を上記と同じにして、図３に示す第１の従来例の場合のターンオフ時の応答遅れ時間は図４（ｂ）のように約９３［ｍｓ］（ミリ秒）であるのに対して、図７に示す第４の従来例の場合は図８（ｂ）のように約０．８［ｍｓ］であり、本発明実施例の場合は図２（ｂ）のように約４５［ｍｓ］の計測データがある。第４の従来例（図７、図８）によればターンオフ時の応答遅れ時間の大幅な短縮が図られるが、現実的な技術要請はそれほど極端なものでなく、約半分にでも短縮できれば問題のない仕様のスイッチ装置Ａにあっては、本発明実施例で充分満足いく結果が得られる。
【００５９】
以上をまとめると、本発明実施例によれば、ターンオン時の応答遅れ時間および突入電流抑制作用については図３、図４に示す第１の従来例と遜色がなく、ターンオフ時の応答遅れ時間については図３、図４に示す第１の従来例に比べて相当な短縮を実現し、それでいて部品点数、回路構成の点では図７に示す第４の従来例に比べて簡易化が実現されている。
【００６０】
ところで、図６に示す第３の従来例においては、ターンオフ時の応答遅れ時間短縮のために時定数回路１５において積分用の容量素子Ｃ１３の充電電荷を急速放電するための急速放電用の抵抗素子Ｒ１６と一方向性通電素子Ｄ１２が設けられている。しかし、この積分用の容量素子の急速放電のために急速放電用の抵抗素子と一方向性通電素子からなる直列回路の追加対策は、図３に示す第１の従来例の接続／遮断用のスイッチング素子Ｑ５１のゲート‐ソース間の積分用の容量素子Ｃ５１に対しては単純に適用することはできない。以下、この点を図９を用いて説明する。
【００６１】
図９に示す比較例のスイッチ装置Ｆにおいては、接続／遮断用のスイッチング素子Ｑ５１の入力側すなわちソースと高電位側の入力端子Ｔ１ｐとの間の部位において電源供給ラインＬ５１に急速放電用の抵抗素子Ｒ５６と一方向性通電素子Ｄ５２の直列回路を積分用の容量素子Ｃ５１に対して並列に接続している。これは図７に示す第４の従来例の考え方を応用したものとなっている。急速放電用の抵抗素子Ｒ５６と一方向性通電素子Ｄ５２の直列回路が積分用の容量素子Ｃ５１に直接に並列接続されていることから、駆動用のスイッチング素子Ｑ５２がターンオンすると直ちに急速放電用の抵抗素子Ｒ５６と一方向性通電素子Ｄ５２の直列回路に電流が流れる。抵抗素子Ｒ５１と急速放電用の抵抗素子Ｒ５６の並列合成抵抗値は抵抗素子Ｒ５１単独の抵抗値より小さい。したがって、駆動用のスイッチング素子Ｑ５２のターンオフ時の急速放電の作用があり、ターンオフ時の応答遅れ時間の短縮は可能である。しかし、一方で、抵抗素子Ｒ５１と急速放電用の抵抗素子Ｒ５６の合成抵抗での電圧降下は小さく、積分用の容量素子Ｃ５１の両端電圧の立ち上がりひいては接続／遮断用のスイッチング素子Ｑ５１の制御電圧の増加が非常に遅いものとなってしまう。その結果として、ターンオン時の応答遅れ時間が大幅に長いものになってしまう。
【００６２】
これに対して、本発明実施例では、急速放電用の抵抗素子Ｒ５４を接続／遮断用のスイッチング素子Ｑ５１の出力側（ドレイン側）に接続してあるので、スイッチ装置Ａの接続状態への立ち上がり初期において未だ接続／遮断用のスイッチング素子Ｑ５１が非導通状態を保持している期間では、急速放電用の抵抗素子Ｒ５４に電流が流れることはなく、したがって、急速放電用の抵抗素子Ｒ５４の存在がターンオン時の応答遅れ時間に影響を与えることがない。つまり、本発明実施例のスイッチ装置Ａのターンオン時の応答遅れ時間は図３に示す第１の従来例のターンオン時の応答遅れ時間と変わらない。また、突入電流に対する抑制効果についても遜色がない。
【産業上の利用可能性】
【００６３】
本発明は、直流電源と容量性負荷を含む負荷回路を接続／遮断するためのスイッチ装置において、急速放電用の抵抗素子および一方向性通電素子の直列回路を、接続／遮断用のスイッチング素子の出力側に配置したことにより、突入電流抑制効果と良好な立ち上がり特性の維持とターンオフ時の応答遅れ時間の短縮の効果とを簡易な構成により実現する技術として有用である。
【符号の説明】
【００６４】
５１    時定数回路
５２    駆動制御回路
５３    負荷回路
Ｃ５１  積分用の容量素子
Ｃ５３  容量性負荷
Ｄ５１  一方向性通電素子（整流ダイオード）
Ｅ５１  直流電源
Ｌ５１  電源供給ライン
Ｌ５２  接地ライン
Ｑ５１  接続／遮断用のスイッチング素子（Ｐチャネル型のＭＯＳ‐ＦＥＴ）
Ｑ５２  駆動用のスイッチング素子（ＮＰＮ型トランジスタ）
Ｒ５１  抵抗素子
Ｒ５２  抵抗素子
Ｒ５３  抵抗性負荷
Ｒ５４  急速放電用の抵抗素子
Ｓｃ    スイッチ制御信号
Ｔ１ｐ  高電位側の入力端子
Ｔ１ｎ  低電位側の入力端子
Ｔ２ｐ  高電位側の出力端子
Ｔ２ｎ  低電位側の出力端子
【図１】
2015056751.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015056751.tif 000009
【図８】
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【図９】
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