(57)【要約】 【課題】  製造工程中の熱ストレスにともなう半導体装置の劣化を低減する。【解決手段】  半導体ウエハ上に形成した熱硬化性樹脂材料層を１００℃〜２００℃の第１の温度で熱硬化させて保護膜を形成し、保護膜が形成された半導体ウエハを第２の温度で予備加熱し、保護膜表面の水分を除去し、予備加熱された半導体ウエハを逆スパッタし、その後半導体ウエハの温度を２００℃以下の第３の温度に制御し、保護膜上に、Ｔｉ、ＴｉＷ、Ｔａ、及び導電性Ｔｉ化合物から選択される材料をスパッタして第１の下地導電層を形成する半導体装置の製造方法。【選択図】図１
2015135869.tif 000002
【特許請求の範囲】
【請求項１】
メモリーセル、及び前記メモリーセルと電気的に接続された接続パッドが設けられたチップ領域を含み、前記接続パッドの少なくとも一部の上に開口部を持つパシベーション膜が形成された半導体ウエハを用意する工程、
前記パシベーション膜上に熱硬化性樹脂材料層を形成し、１００℃以上２００℃以下の第１の温度で熱処理して硬化させ、保護膜を形成する工程、
前記保護膜が形成された半導体ウエハを第２の温度で予備加熱し、前記保護膜表面の水分を除去する工程、
予備加熱された半導体ウエハを逆スパッタし、前記接続パッド表面を部分的に除去する工程、
逆スパッタに供された半導体ウエハの温度を０℃以上２００℃以下の第３の温度に制御する第１の温度制御工程、
前記第３の温度に制御された半導体ウエハの前記保護膜上に、チタン、チタンタングステン、タンタル、及び導電性チタン化合物から選択される材料をスパッタして第１の下地導電層を形成する工程、
前記第１の下地導電層の少なくとも一部の上に、再配線、外部接続用電極、外部接続用電極のランド部または外部接続用電極のアンダーバンプメタルを形成する工程、及び
前記半導体ウエハを切断し個片化する工程
を具備する半導体装置の製造方法。
【請求項２】
レーザーでトリミングされた金属配線ヒューズを備え、メモリーセル、及び前記メモリーセルと電気的に接続された接続パッドが設けられたチップ領域を含み、該接続パッドの少なくとも一部の上に開口部を持つパシベーション膜が形成された半導体ウエハを用意する工程、
前記半導体ウエハ上に熱硬化性樹脂材料層を形成し、１００℃以上２００℃以下の第１の温度で熱処理して硬化させ、保護膜を形成する工程、
前記保護膜が形成された半導体ウエハを第２の温度で予備加熱し、前記保護膜表面の水分を除去する工程、
予備加熱された半導体ウエハを逆スパッタし、前記接続パッド表面を部分的に除去する工程、
逆スパッタに供された半導体ウエハの温度を０℃以上２００℃以下の第３の温度に制御する第１の温度制御工程、及び
前記第３の温度に制御された半導体ウエハの前記保護膜上に、チタン、チタンタングステン、タンタル、及び導電性チタン化合物から選択される材料をスパッタして第１の下地導電層を形成する工程を具備する半導体装置の製造方法。
【請求項３】
前記保護膜を形成する工程は、前記保護膜でヒューズ開口部を埋設することを含む請求項２に記載の方法。
【請求項４】
前記第１の下地導電層を形成する工程の後、前記第１の下地導電層の少なくとも一部の上に、再配線、外部接続用電極、外部接続用電極のランド部または外部接続用電極のアンダーバンプメタルを形成する工程をさらに含む請求項２または３に記載の方法。
【請求項５】
電気的にトリミング可能なヒューズ回路を備え、メモリーセル、及び前記メモリーセルと電気的に接続された接続パッドが設けられたチップ領域を含み、該接続パッドの少なくとも一部の上に開口部を持つパシベーション膜が形成された半導体ウエハを用意する工程、
前記半導体ウエハ上に熱硬化性樹脂材料層を形成し、１００℃以上２００℃以下の第１の温度で熱処理して硬化させ、保護膜を形成する工程、
前記保護膜が形成された半導体ウエハを第２の温度で予備加熱し、前記保護膜表面の水分を除去する工程、
予備加熱された半導体ウエハを逆スパッタし、前記接続パッド表面を部分的に除去する工程、
逆スパッタに供された半導体ウエハの温度を０℃以上２００℃以下の第３の温度に制御する第１の温度制御工程、
前記第３の温度に制御された半導体ウエハの前記保護膜上に、チタン、チタンタングステン、タンタル、及び導電性チタン化合物から選択される材料をスパッタして第１の下地導電層を形成する工程、及び
前記第１の下地導電層の少なくとも一部の上方に、再配線、外部接続用電極、外部接続用電極のランド部または外部接続用電極のアンダーバンプメタルを形成する工程を具備し、
前記第１の下地導電層を形成する工程よりも後の工程で、前記ヒューズ回路の電気的トリミングを行うことをさらに具備する半導体装置の製造方法。
【請求項６】
前記電気的トリミングはウエハ状態で行う請求項５に記載の方法。
【請求項７】
前記半導体ウエハを個片化して、半導体装置を得る工程、及び
前記半導体装置に各々前記電気的トリミングを行う工程をさらに含む請求項５に記載の方法。
【請求項８】
前記パシベーション膜が形成された以降においては、ウエハ上のメモリセルの良・不良を選別するための電気的特性検査は、前記第１の下地導電層を形成後の工程において始め実施されることを特徴とする請求項１、及び５ないし７のいずれか１項に記載の方法。
【請求項９】
前記熱硬化性樹脂材料は、感光性樹脂であり、前記保護膜の形成は、前記熱硬化性樹脂材料層をフォトリソグラフィ技術によりパターニングする工程を含む請求項１ないし８のいずれか１項に記載の方法。
【請求項１０】
前記熱硬化性樹脂材料は、ポリイミド系樹脂、ポリベンゾオキサイド、及びフェノール系樹脂からなる群から選択される少なくとも１種である請求項１ないし９のいずれか１項に記載の方法。
【請求項１１】
前記保護膜の残留応力は、２５Mpa以下である、請求項１ないし１０のいずれか１項に記載の方法。
【請求項１２】
前記第３の温度は、１２０℃以下、または第１の温度以下の温度である請求項１ないし１１のいずれか１項に記載の方法。
【請求項１３】
前記予備加熱する工程は、前記第２の温度に制御する温度制御工程を含み、前記逆スパッタする工程は第１の温度制御工程を含み、前記第１の下地導電層を形成する工程は前記第１の温度制御工程を含み、
前記予備加熱する工程、前記逆スパッタする工程、前記第１の温度制御工程、第１の下地導電層を形成する工程は、真空下で連続して行われることを特徴とする請求項１ないし１２のいずれか１項に記載の方法。
【請求項１４】
メモリーセル、前記メモリーセルに電気的に接続された接続パッド及びヒューズ素子が設けられた半導体基板と、前記半導体基板上の少なくとも一部に開口部を設けて形成されたパシベーション膜と、少なくとも前記ヒューズ素子上のヒューズ開口部に埋設され、１００℃ないし２００℃で熱硬化する樹脂材料を用いて形成された保護膜と、前記半導体基板上に前記保護膜を介して設けられたチタン、チタンタングステン、タンタル、及び導電性チタン化合物から選択される材料からなる下地導電層を含む再配線または外部接続用電極を具備することを特徴とする半導体装置。
【請求項１５】
メモリーセルが設けられ、前記メモリーセルに電気的に接続された接続パッド及び前記メモリーセルに接続され電気的にトリミング可能なヒューズ回路を備えた半導体基板と、前記半導体基板上の少なくともその一部に開口部を設けて形成されたパシベーション膜と、前記パシベーション膜上に形成され、１００℃ないし２００℃で熱硬化する樹脂材料を用いて形成された保護膜と、前記半導体基板上に前記保護膜を介して設けられたチタン、チタンタングステン、及び導電性チタン化合物から選択される材料からなる下地導電層を含む再配線または外部接続用電極を具備することを特徴とする半導体装置。
【請求項１６】
前記保護膜の残留応力は、２５Mpa以下である、請求項１４ないし１５のいずれか1項に記載の半導体装置。
【請求項１７】
前記保護膜は、ポリイミド系樹脂、ポリベンゾオキサイド、またはフェノール系樹脂材料からなる感光性樹脂を用いて形成されていることを特徴とする、請求項１４ないし１６のいずれか1項に記載の半導体装置。
【請求項１８】
前記基板の厚さが２μm以上１００μm以下である、請求項１４ないし１７のいずれか1項に記載の半導体装置。
【請求項１９】
前記基板の面積が４０平方ｍm以上である、請求項１４ないし１８のいずれか1項に記載の半導体装置。
【請求項２０】
前記再配線を具備する請求項１４ないし１９のいずれか１項に記載の半導体装置。
【請求項２１】
前記半導体基板の上面、側面または裏面の少なくとも一部に、１００℃ないし２００℃で熱硬化する樹脂材料からなる少なくとも１層の絶縁層がさらに設けられることを特徴とする、請求項１４ないし２０のいずれか１項に記載の半導体装置。
【請求項２２】
前記絶縁層は、残留応力２５Mpa以下の樹脂材料を用いて形成されていることを特徴とする請求項２１の記載の半導体装置。
【請求項２３】
前記絶縁層は、１００℃ないし２００℃で熱硬化する樹脂材料を用いて、半導体基板の上面側に形成されており、下層側の残留応力がより小さいことを特徴とする請求項２１ないし２２のいずれか１項に記載の半導体装置。
【請求項２４】
前記絶縁膜は、保護膜上に、再配線の少なくとも一部を覆って形成される再配線保護膜を含み、前記再配線保護膜の開口部を介して設けられたチタン、チタンタングステン、タンタル、及び導電性チタン化合物から選択される材料からなる下地導電層を含む外部接続用電極を具備する請求項２１ないし２３のいずれか１項に記載の半導体装置。
【請求項２５】
前記再配線保護膜は、残留応力２５Mpa以下の感光性樹脂であり、ポリイミド系樹脂、ポリベンゾオキサイド、またはフェノール系樹脂材料を用いて形成されることを特徴とする請求項２４の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程は、主に、ウエハ加工工程（前工程）、ウエハテスト工程、アセンブリー工程及びファイナルテスト工程に大別される。ウエハ加工工程は、主にシリコン材質の半導体ウエハに対して成膜処理、フォトリソグラフィ処理、エッチング処理、ドーピング処理等を施して、半導体ウエハの表面に集積回路を形成する工程である。
【０００３】
ウエハ加工工程において集積回路に生じる電気的な不具合は、ウエハ加工工程で発見することが難しい。そのため、その後のウエハテスト工程において、回路の断線、短絡等の電気的な不具合の有無を検査する。 電気的な不具合がある場合には、集積回路のヒューズ配線をレーザによって切断し冗長回路に置き換える等の方法により、集積回路を電気的に調整して、集積回路の不具合を修復する場合がある。
【０００４】
ウエハ加工の最終工程では、絶縁層を積層して、集積回路を絶縁層によって保護する。その後のウエハテスト工程でヒューズ配線に対してレーザ照射できるようにするために、絶縁層にヒューズ開口を形成し、そのヒューズ開口を通じてヒューズ配線を露出させる。
【０００５】
アセンブリー工程は、半導体ウエハをチップに個片化し、ウエハテスト工程の結果得られた情報を元に、良品チップを対象として、これをパッケージする工程である。
【０００６】
ファイナルテスト工程は、アセンブリー工程後に半導体製品の最終検査等を行う工程である。
【０００７】
半導体装置のパッケージとしてウエハレベルパッケージ（ＷＬＰ）がある。ＷＬＰのアセンブリー工程は、上記方法とは異なり、個片化する前の半導体ウエハに保護膜、再配線、及び外部接続電極等の形成を行った後に、チップサイズに個片化する（例えば、特許文献１参照）。
【０００８】
また、ＷＬＰを用いた半導体装置の製造方法では、まず半導体ウエハの表面に内部回路を形成し、この表面上に形成された絶縁層上に内部回路に電気的に接続する接続パッドを設け、接続パッド及び絶縁層上をパシベーション膜で覆った後、接続パッドの上のパシベーション膜をエッチングにより除去し、パシベーション膜上にポリイミド等からなる保護膜を形成する。この保護膜は、パシベーション膜上にポジ型またはネガ型の感光性及び絶縁性を有するポリイミド等の絶縁樹脂材料を塗布し、露光、現像処理して接続パッド部に開口部を形成した後に、熱処理により硬化して形成することができる。
【０００９】
得られた半導体ウエハの接続パッド及び保護膜上にスパッタ法により下地導電層を形成し、フォトリソグラフィにより形成したレジストマスクを使用して、電気めっき法により下地導電層上に接続パッド上から外部接続用電極のランド形成領域上に延在する銅などからなる５μｍ程度の厚さの再配線を形成する。
【００１０】
保護膜が形成された半導体ウエハは、２００℃で１分プリヒートした後、アルミからなる接続パッドの酸化膜を取るために逆スパッタされ、再配線の下地導電層として、保護膜の上に、チタン層と銅層とがそれぞれ真空スパッタリングで形成される。
【００１１】
ここで使用される保護膜は、熱硬化性樹脂を用いて、高温で長時間の加熱例えば約３５０℃で６０分間の加熱を行うことにより形成されている。
【００１２】
これに対し、ＤＲＡＭ、ＳＲＡＭ等のメモリーセルを持つ半導体チップのＷＬＰ工程においては、高温でのメモリーセルの特性劣化を避けるために、保護膜を形成するための熱硬化性樹脂材料は、低温で硬化することが望まれている。
【００１３】
保護膜用の熱硬化性樹脂材料を例えば２００℃の低温で６０分間熱硬化した場合は、３５０℃の高温で６０分間熱硬化した場合と比べて、樹脂内部からのＨ２Ｏ等のガス噴出が不十分であるため、保護膜内部に水分が残留する傾向がある。
【００１４】
水分が残留する要因としては、保護膜形成用熱硬化性樹脂材料の溶剤として汎用されるγブチロラクトンの特性に起因するものと、前駆体に存在しているＯＨ基が熱硬化時に十分な脱水縮合ができないことに起因するものとが考えられる。
【００１５】
２００℃の低温で硬化された保護膜が形成された半導体ウエハを、２００℃で１分間プリヒートすると、保護膜表面の水分を除去することは可能であるが、その後、チタンからなる下地金属層を真空スパッタリングによって形成する際に保護膜内部から水分が滲出する。また、保護膜上に水分が存在すると、チタンの安定した結晶成長を阻害し、保護膜表面のチタンの結晶粒径や粒界が保護膜上に存在する水分量によって変化してしまう。
【００１６】
これにより、均一な膜厚のチタン層を形成することが困難となり、同ウエハ面内あるいはウエハ間で、チタン層のエッチングレートが異なってしまう。このため、チタンエッチング後に再配線の下地金属層として残るチタン層の幅にばらつきが生じ、同一のウエハ面内或いはウエハ間で再配線と保護膜の密着性のばらつきを生じるという問題があった。
【００１７】
さらに、半導体製品パッケージにおいては、近年、携帯用情報製品等を中心に、薄型化、小型・軽量化の要請が強い。ウエハレベルパッケージ（ＷＬＰ）は、小型化、薄型化に適したパッケージ形態であり、携帯用製品を中心に普及が進んでいる。
【００１８】
例えば、現在世界的に普及しているスマートフォンの代表的な機種である、最新のスマートフォンにおいては、搭載されている半導体装置の約３０〜５０％以上がＷＬＰである。しかしながら、大容量メモリチップのＷＬＰ化は進んでおらず、最新スマートフォンにおいてもＷＬＰ化されていない。
【００１９】
大容量メモリチップのＷＬＰ化が進まない理由としては、次の様な問題があげられる：
（１）メモリ製品は、記憶容量の最大化を図りながらチップサイズを維持するために、情報を記憶するメモリセルを極限まで微細化する必要に迫られている。このため最先端の微細加工技術を用いて直径３００ｍｍサイズのウエハを用いて加工されている場合が多い。近年メモリセルの形成に用いられての露光技術には、５０ｎｍ以下のものが用いられるようになっており、微細化は物理的な加工限界に近いと言われている。
【００２０】
このため微細化されたメモリチップには、ウエハ加工工程（前工程）において良品歩留まりを確保することが容易ではないことに加え、メモリセルがＷＬＰの加工プロセスにおける熱ストレスや物理的ストレスで劣化し、良品歩留まりの低下を招きやすいという課題がある。
【００２１】
（２）ＷＬＰ加工においてはウエハに熱硬化性樹脂膜を形成する必要があるが、直径３００ｍｍ以上のウエハにおいては樹脂絶縁膜を形成すると大きな反り例えば３００ｍｍで約１００μｍの反りが発生する。ＷＬＰは、加工の最終段階までウエハ形状のままでパッケージ形成を行うため、この反りの発生は加工精度に悪影響を与える伴に、反りの大きさによっては製造装置がウエハをハンドルすることが難しくなる。また反りに伴うストレスによりメモリセルの特性劣化、歩留低下を招き易い。特に反った状態でウエハを研磨すると、チップに傾き及び不均一が生じるが、ウエハサイズが大きいほど、またチップサイズが大きいほどこの影響を多く受け、薄型に研磨するほど影響は深刻になる。
【００２２】
ＤＲＡＭでは、４０平方ｍｍ以上、フラッシュメモリでは更に大型のチップサイズのものが多いことに加え、携帯用製品への搭載ニーズが高いメモリ製品等では、近年薄型化の要請が強く、裏面研磨でウエハを１００μｍ以下、更には５０μｍ以下に研削する必要があることから、上記の点が特に問題となる。
【００２３】
（３）保護膜等の樹脂絶縁膜の熱硬化の際に、この熱硬化温度における熱ストレスに長時間晒されると、メモリーセルの特性が劣化する
（４）ＷＬＰにおいては、良品歩留が良品チップ１個当りのＷＬＰ化コストに影響する。
【００２４】
従来の半導体パッケージの製造においては、前工程終了後にウエハ状態でテストを行い、良品チップを選別して、良品のみの組み立てを行うことが多い。これにより不良品に対するパッケージ組立コストを発生させないことができる。
【００２５】
一方ＷＬＰはウエハ単位でパッケージ形成を行うことを特徴としており、コストはウエハ単位に発生し、良品歩留に関係なくウエハ当りの加工コスト一定である。言い換えるとＷＬＰ加工での良品１個当たりの組み立てコストは、「ウエハ１枚当たりのＷＬＰ加工コスト÷ウエハ当たりの良品チップ数」である。仮にある製品ウエハの良品歩留まり１００％の場合の良品１個当たりの加工コストが１００のとき、例えば同一製品の前工程形成後のウエハテスト時の良品歩留まりが７０％とした場合、良品一個当たり加工コストは、約１４３となる。
【００２６】
この様に、WLP加工工程における特性劣化は、製品自体の信頼性と歩留まり低下を招くだけでなく、結果として良品１個当りのＷＬＰ加工工程のコストアップに繋がることになり、この点においても重要な課題である。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２００８−２１８７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２８】
本発明は、製造工程における熱ストレスにともなう劣化を低減した半導体装置、及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明の半導体装置の製造方法は、メモリーセル、及び前記メモリーセルと電気的に接続された接続パッドが設けられたチップ領域を含み、前記接続パッドの少なくとも一部の上に開口部を持つパシベーション膜が形成された半導体ウエハを用意する工程、
前記パシベーション膜上に熱硬化性樹脂材料層を形成し、１００℃以上２００℃以下の第１の温度で熱処理して硬化させ、保護膜を形成する工程、
前記保護膜が形成された半導体ウエハを第２の温度で予備加熱し、前記保護膜表面の水分を除去する工程、
予備加熱された半導体ウエハを逆スパッタし、前記接続パッド表面を部分的に除去する工程、
逆スパッタに供された半導体ウエハの温度を１００℃以上２００℃以下の第３の温度に制御する第１の温度制御工程、
前記第３の温度に制御された半導体ウエハの前記保護膜上に、チタン、チタンタングステン、及び導電性チタン化合物から選択される材料をスパッタして第１の下地導電層を形成する工程、及び
前記第１の下地導電層の少なくとも一部の上に、再配線、外部接続用電極、外部接続用電極のランド部または外部接続用電極のアンダーバンプメタルを形成する工程、及び  
前記半導体ウエハを切断し個片化する工程を具備することを特徴とする。
【００３０】
また、本発明の半導体装置は、メモリーセル、及びヒューズ素子または電気的にトリミング可能なヒューズ回路が設けられた半導体ウエハと、少なくとも前記ヒューズ素子上のヒューズ開口部内または半導体ウエハ上に、１００℃ないし２００℃で熱硬化する材料を用いて形成された保護膜と、前記半導体ウエハ上に前記保護膜を介して設けられたチタン、チタンタングステン、及び導電性チタン化合物から選択される材料からなる下地導電層を含む再配線または外部接続用電極とを具備することを特徴とする。
【発明の効果】
【００３１】
本発明を用いると、製造工程中の熱ストレスにともなう半導体装置の劣化を低減することができる。
【図面の簡単な説明】
【００３２】
【図１】実施形態に係る半導体装置の構成の一例を表す断面図である。
【図２】実施形態に係る半導体装置の構成の他の一例を表す断面図である。
【図３】実施形態に係る半導体装置の製造工程の一例を表す断面図である。
【図４】実施形態に係る半導体装置の製造工程の一例を表す断面図である。
【図５】実施形態に係る半導体装置の製造工程の一例を表す断面図である。
【図６】実施形態に係る半導体装置の製造工程の一例を表す断面図である。
【図７】実施形態に係る半導体装置の製造工程の一例を表す断面図である。
【図８】実施形態に係る半導体装置の製造工程の一例を表す断面図である。
【図９】実施形態に係る半導体装置の製造工程の一例を表す断面図である。
【図１０】実施形態に係る半導体装置の製造工程の一例を表す断面図である。
【図１１】実施形態に係る半導体装置の製造工程の一例を表す断面図である。
【図１２】実施形態に係る半導体装置の製造工程の一例を表す断面図である。
【図１３】実施形態に係る半導体装置の構成のさらに他の一例を表す断面図である。
【図１４】実施形態に係る半導体装置の構成のさらに他の一例を表す断面図である。
【図１５】実施形態に係る半導体装置の構成のさらに他の一例を表す断面図である。
【図１６】実施形態に係る半導体装置の構成のさらに他の一例を表す断面図である。
【図１７】実施形態に使用可能なスパッタ装置のブロック図である。
【図１８】図１７に示す装置を用いたスパッタ工程を表すフロー図である。
【図１９】図１８に示すフロー図の続きである。
【図２０】実施形態にかかる半導体装置の製造方法及び検査のフローの一例である。
【図２１】実施形態にかかる半導体装置の製造方法及び検査のフローの他の一例である。
【図２２】実施形態にかかる半導体装置の製造方法及び検査のフローの他の一例である。
【図２３】低温硬化絶縁材料の定量スペクトル分析結果の一例を表すグラフである。
【発明を実施するための形態】
【００３３】
第１の実施形態にかかる半導体装置の製造方法は、メモリーセル、及びメモリーセルと電気的に接続された接続パッドが設けられたチップ領域を含み、接続パッドの少なくとも一部の上に開口部を持つパシベーション膜が形成された半導体ウエハを用意する工程、半導体ウエハ上に熱硬化性樹脂材料層を形成し、前記熱硬化性樹脂を１００℃〜２００℃の間の第１の温度で熱処理して硬化させ、保護膜を形成する工程、保護膜が形成された半導体ウエハを第２の温度で予備加熱し、保護膜表面の水分を除去する工程、予備加熱された半導体ウエハを逆スパッタし、接続パッド表面を部分的に除去する工程、半導体ウエハの保護膜上に、チタン、チタンタングステン、タンタル、及び導電性チタン化合物から選択される材料をスパッタして第１の下地導電層を形成する工程、及び前記第１の下地導電層上に、銅等の金属または導電性化合物から選択される材料をスパッタして第２の下地導電層を形成する工程を有する半導体装置の製造方法において、逆スパッタに供された半導体ウエハの温度を０℃以上２００℃以下、好ましくは１２０℃以下の第３の温度に制御する第１の温度制御工程、第３の温度に制御された半導体ウエハの保護膜上に、チタン、チタンタングステン、タンタル、及び導電性チタン化合物から選択される材料をスパッタして第１の下地導電層を形成する工程、第１の下地導電層の少なくとも一部の上に、再配線、外部接続用電極（柱状電極、バンプ、半田ボールを含め、外部接続用の電極であればその形状を問わない）、外部接続用電極のランド部または外部接続用電極のアンダーバンプメタルを形成する工程、及び半導体ウエハを切断し個片化する工程を設けることを特徴とする。
【００３４】
第２の実施形態にかかる半導体装置の製造方法は、半導体ウエハがさらにレーザーでトリミングされた金属配線ヒューズを備えていること、パシベーション膜上に表面保護膜が形成され、金属配線ヒューズ上の表面保護膜開口部に更に保護膜が埋設されていること、以外は、第１の実施形態に係る方法と同様である。
【００３５】
第３の実施形態にかかる半導体装置の製造方法は、半導体ウエハがさらに電気的にトリミング可能なヒューズ回路を備え、かつ第１の下地導電層を形成する工程よりも後の工程で、ヒューズ回路の電気的トリミングを行うことをさらに含むこと以外は第１の実施形態に係る方法と同様である。
【００３６】
第４の実施形態にかかる半導体装置は、メモリーセル及びヒューズ素子が設けられた半導体ウエハと、少なくともヒューズ素子上のヒューズ開口部に埋設され、１００℃ないし２００℃で熱硬化する材料を用いて形成された保護膜と、半導体ウエハ上に保護膜を介して設けられたチタン、チタンタングステン、タンタル、及び導電性チタン化合物から選択される材料からなる第１の下地導電層を含む再配線または外部接続用電極を有する。
【００３７】
第５の実施形態にかかる半導体装置は、メモリーセル及び電気的にトリミング可能なヒューズ回路が設けられた半導体ウエハと、半導体ウエハ上に形成され、１００℃ないし２００℃で熱硬化する材料を用いて形成された保護膜と、半導体ウエハ上に保護膜を介して設けられたチタン、チタンタングステン、タンタル、及び導電性チタン化合物から選択される材料からなる第１の下地導電層を含む再配線または外部接続用電極を有する。
【００３８】
上記実施形態によれば、チタン等からなる第１の下地導電層形成時の温度を適正に制御することができるので、保護膜の熱硬化を従来よりも低い温度で行っても、保護膜に、チタン等からなる第１の下地導電層を安定して均一な厚さで形成できる。このため第１の下地導電層、銅等からなる第２の下地導電層及びこれらを含む再配線または外部接続用電極の品質を確保することができる。これによって、メモリーセルを設けられた半導体装置の製造方法において、長時間高温に晒される工程を除くことが可能となり、メモリーセルのホールド特性、リフレッシュ特性などの特性劣化が発生しにくく、長時間高温に晒される場合と比較して、より良い歩留まりを実現できる。
【００３９】
以下、実施の形態について、図面を参照して説明する。
【００４０】
図１に、第２の実施形態にかかる半導体装置の一例の断面図を示す。
【００４１】
この半導体装置は、ＤＲＡＭをウエハレベルパッケージ（ＷＬＰ）と呼ばれる方法でパッケージ化したもので、半導体基板１を備えている。半導体基板１の上面にはＤＲＡＭメモリーセルを含む集積回路（図示せず）とアルミなどの金属配線からなるヒューズ２が設けられている。
【００４２】
ここでヒューズの役割について説明する。
【００４３】
半導体製品には、製造工程において一部の回路に不良が発生しても、その不良箇所を不良箇所と同一パターンを持った冗長回路で置き換えることで、正常動作可能な良品とすることができるものがある。
【００４４】
半導体メモリの場合、１つのチップに膨大な数のメモリーセルが集積されているが、特にＤＲＡＭ等においては、メモリーセルのうち何れかに欠陥があると、当該メモリチップが不良品となる為、半導体メモリ製造の経済性が大きく損なわれてしまう。
【００４５】
このためＤＲＡＭ等の半導体メモリには、多数のヒューズ回路と冗長メモリセルアレイとを備えているものが少なくない。ヒューズ回路は、アルミなどの金属配線からなるヒューズを含んでいる。
【００４６】
不良メモリーセルを冗長メモリーセルに置換する際には、ヒューズ回路の電気的切断状態に基づいて制御が行われる。一般的にヒューズ回路は、メモリチップのうちのメモリセルアレイが配置されない領域に配置される。
【００４７】
ヒューズ回路の状態、すなわちショート又はオープンの状態は、たとえば半導体メモリの製造過程においてレーザーなどを用いて設定することができる。
【００４８】
具体的には、半導体メモリの製造過程におけるウエハテスト工程で、不良と判定されたメモリーセルを冗長メモリーセルに代替する為に、レーザーを使用して金属配線ヒューズを選択的に溶断する。これをヒューズトリミングと呼ぶ。
【００４９】
また、上記金属配線ヒューズにかえて電気ヒューズ回路すなわち電気的に処理が可能な素子、例えばアンチヒューズや情報記憶を行う電気的にプログラム可能な不揮発性記憶素子などをヒューズとして用いて電気的にトリミング可能な回路を使用することもできる。  アンチヒューズは、初期状態では電気的に非導通状態であり、高電圧印加による絶縁膜破壊によって導通状態に変化する素子である。
【００５０】
メモリチップが封止樹脂などでパッケージされてしまうと、金属配線ヒューズの場合、ヒューズトリミングができなくなる。これに対し、電気ヒューズを用いると、メモリチップがパッケージされたあとでもヒューズトリミングが可能である。
【００５１】
レーザーによるトリミングは保護膜６の形成以前に行わなければならないので、保護膜形成以降のＷＬＰ加工によって生じる熱ストレスや反りに伴うストレス等に起因してメモリーセルの特性が劣化し、不具合が発生すると、その後の工程でこれを救済する手段がない。
【００５２】
電気ヒューズ回路の場合は、WLP加工前に電気的トリミングを行った場合、熱ストレスや反りに伴うストレス等により、電気ヒューズ回路に含まれる記憶素子等が劣化し、電気ヒューズ回路に不具合が生じる等の原因から歩留低下する場合がある。
【００５３】
前述のように、図１の半導体装置におけるヒューズ２はアルミなどの金属配線からなるヒューズを示している。
【００５４】
また、半導体基板１の上面にはアルミ系金属等からなる接続パッド３が集積回路に接続されて設けられている。
【００５５】
ヒューズ２及び接続パッド３の中央部と、半導体基板１の周辺部を除いて、半導体基板１の上面には窒化シリコンあるいは酸化シリコン等からなるパシベーション膜４が設けられ、ヒューズ２及び接続パッド３の中央部はパシベーション膜４に設けられた開口部１３を介して露出されている。
【００５６】
パシベーション膜４の上面には、ポリイミド系樹脂、ポリベンゾオキサイド（ＰＢＯ）あるいはフェノール系樹脂等からなる表面保護膜５が設けられている。パシベーション膜４の開口部１３に対応する部分における表面保護膜５にも開口部１４が設けられ、開口部１３と各々一体化されている。レーザーによるヒューズトリミングは、後述の保護膜６が形成される前の段階でヒューズ２上の開口部１３、１４を介して行われる。
【００５７】
表面保護膜５は、ポリイミド系樹脂、ＰＢＯ、あるいはフェノール系樹脂等の低温硬化絶縁膜用材料からなる保護膜６に覆われている。ヒューズ２上の開口部１３、１４は保護膜６で埋められている。保護膜６には接続パッド３の中央部に対応した位置に開口部１５が設けられ、開口部１４と一体化している。
【００５８】
この保護膜用の低温硬化絶縁膜用材料として使用可能な感光性樹脂材料の一例を下記表１に示す。
【表１】
2015135869.tif 000003
【００５９】
表１に示されるように低温での硬化に用いられる絶縁膜材料の硬化時の残留応力は、３００℃以上の硬化温度で用いられていた従来の絶縁膜材料の硬化時の残留応力（約３８Ｍｐａ）に較べて低いものが提供されるようになっており、２５Ｍｐａ以下のものも入手可能となった。
【００６０】
ここで残留応力が２５Ｍpa以下、更に好ましくは２０Ｍｐａ以下の樹脂を選択する理由を説明する。
【００６１】
ＤＲＡＭでは記憶容量の大容量化を図るため、直径３００ｍｍ以上のウエハを用い、５０ｎｍ以下の微細露光プロセス技術を用いている場合が多いが、ウエハの大型化（特に直径３００ｍｍ以上のウエハ）、薄型化が進むことにより、ＷＬＰの形成工程において、一層ウエハのそりが大きな課題となる。
【００６２】
発明者らの評価結果によれば、一層の樹脂絶縁膜（保護膜）の形成・硬化後の３００ｍｍウエハ（元厚みの）反り量に関し、それぞれ次の結果が得られた:
（熱硬化性絶縁膜用材料）
・ＰＷ−１５００（熱硬化温度２５０℃）（残留応力３８Ｍpa）：約１００μｍ
・ＣＲＣ−８３００（熱硬化温度３５０℃）（残留応力３８Ｍpa）：約１００μｍ
（低温硬化性絶縁膜用材料）
・ ＷＰＲ−５１００−５０５１（熱硬化温度２００℃）(残留応力２０Ｍpa)：５０μｍ
・ＬＴ−６３００  （熱硬化温度２００℃）(残留応力１３Ｍpa)：３２．５μｍ
この様に残留応力の小さい低温硬化絶縁用材料を選択することによって、反りを大幅に低減する効果が得られることが判る。保護膜形成後のＷＬＰ加工工程で、反りの発生は加工精度に悪影響を与えると伴に、反りの大きさによっては製造装置がウエハをハンドルすることが難しくなる。特に、樹脂膜、再配線、ＵＢＭ等のパターン形成のために精度を要する露光工程を実施するにあたり、反りが大きいと困難を伴う場合がある。また反った状態でウエハを研磨すると、チップに傾き/不均一が生じるが、ウエハサイズが大きいほど、またチップサイズが大きいほどこの影響を大きく受け、薄型に研磨するほど影響は深刻になる。加えて反りに伴うストレスにより、メモリセルの特性劣化、歩留低下も招き易い。ウエハの反りは少ない方が好ましい。
【００６３】
ＤＲＡＭでは、４０平方mm以上、フラッシュメモリでは更に大型のチップサイズのものが多いことに加え、携帯用製品への搭載ニーズが高いメモリ製品等では、近年薄型化の要請が強く、裏面研磨でウエハを１００μｍ以下、更には５０μｍ以下に研削する必要があることから、上記の点が特に問題となる。
【００６４】
上記の様に、残留応力２５Ｍｐａ以下の材料、更に好ましくは残留応力２０Ｍｐａ以下の材料を用いることにより、直径３００ｍｍウエハに保護膜を形成した場合の、反り量を低減することができるため、４０平方mm以上の大型チップを１００μｍ以下、更には５０μｍ以下に研磨した薄型のメモリ製品を良好に試作することができた。
【００６５】
また、低温での硬化に用いられる絶縁膜材料は水蒸気、二酸化炭素、二酸化硫黄、及びフェノールの含有量において、３００℃以上の硬化温度で用いられていた従来の絶縁膜材料に較べて高い傾向がある。
【００６６】
図２３に、低温での硬化に用いられる絶縁膜材料中の水分の昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）による定量スペクトル分析結果の一例をプロットしたグラフを示す。
【００６７】
昇温脱離ガス分光法は真空加熱／昇温によって発生するガスを温度ごとに示す質量分析法で、横軸に温度、縦軸にイオン強度を表わしている。このグラフは、Ｍ／ｚ＝１８（Ｈ２Ｏ）の値である。
【００６８】
試料は、８インチの半導体ウエハに低温硬化性ポリイミド（硬化温度２００℃）を厚さ６〜7μmで塗布し、２００℃で１時間熱硬化させたものである。
【００６９】
図２３のグラフから、絶縁膜材料が硬化温度と同水準である２００℃ないし約２１０℃（硬化温度＋約１０℃）を超えた水準の温度になると、水（Ｍ／ｚ１８）の発生が著しくなることがわかる。また１２０℃以下  での水（Ｍ／ｚ１８）の発生が非常に少ないことがわかる。
【００７０】
なお、ここでは絶縁膜材料を２００℃で硬化させているため硬化温度である２００℃と同水準の温度が分岐点となっているが、より低温で硬化させた場合、硬化温度と同水準の温度（硬化温度＋約１０℃）を超えて加熱すると水の発生量は、大幅に増加するものと考えられる。
【００７１】
保護膜６の上面には再配線７が設けられている。再配線７は、保護膜６の上面に設けられたチタン等からなる第１の下地導電層及び、銅等からなる第２の下地導電層からなる下地導電層８と、下地導電層８の上面に設けられた銅等からなる上部導電層９との２層構造となっている。再配線７の一端部は、パシベーション膜４、表面保護膜５及び保護膜６の開口部１４を介して接続パッド３に接続されている。
【００７２】
再配線７のパッド部上面には銅からなる柱状電極１０が設けられている。再配線７を含む保護膜６の上面には、ポリイミド系樹脂、ＰＢＯ、ＢＣＢ、エポキシ系樹脂あるいはフェノール系樹脂等からなる封止膜１１が設けられている。封止膜１１には、フィラー等の補強材料が含まれている場合がある。柱状電極１０の上面にはハンダ端子１２が設けられている。
【００７３】
図２に、第１の実施形態にかかる製造方法によって製造された半導体装置の一例の断面図、及び第３の実施形態にかかる製造方法によって製造された半導体装置の一例の断面図を示す。
【００７４】
図示するように、第１の実施形態にかかる製造方法によって製造された半導体装置１０１は、ヒューズ２、及びヒューズ２上の開口部１３、１４が設けられていないこと、及び表面保護膜５が形成されていないこと以外は、図１と同様の構成を有する。
【００７５】
また、第３の実施形態にかかる製造方法によって製造された半導体装置１０２は、ヒューズ２、及びヒューズ２上の開口部１３、１４が設けられていないこと、電気的にトリミング可能な図示しない電気ヒューズ回路を備えていること、及び表面保護膜５が形成されていないこと以外は、図１と同様の構成を有する。
【００７６】
実施例
【実施例１】
【００７７】
図３ないし図１２に、実施形態にかかる半導体装置の製造方法の一例を表す模式的な断面図を示す。
【００７８】
また、図２０に実施形態にかかる半導体装置の製造方法及び検査のフローの一例を示す。
【００７９】
一主面に、ウエハ加工工程（ＳＴ１）により、図示しないＤＲＡＭメモリーセル、ヒューズ２、ＤＲＡＭメモリーセルと接続された例えばアルミからなる接続パッド３、及び窒化シリコンあるいは酸化シリコン等からなるパシベーション膜４が設けられ、接続パッド３及びヒューズ２の中央部がパシベーション膜４に形成された開口部１３を介して露出された半導体ウエハ１を用意する。
【００８０】
この半導体ウエハ１の一主面上に、接続パッド３及びパシベーション膜４上を表面保護膜５で覆った後、表面保護膜５の接続パッド３及びヒューズ２対応部分に、フォトリソグラフィ技術によりパターニングする方法などにより開口部１４を形成する、図３に示すように、パシベーション膜４と表面保護膜５の積層が設けられた半導体ウエハ１を得る。
【００８１】
なお、この半導体ウエハ１は、既にウエハテストが行われ、不良メモリーセルについてはヒューズトリミングによって冗長メモリーセルが指定されている（ＳＴ２）。
【００８２】
前記パシベーション膜４と表面保護膜５の積層が設けられた半導体ウエハ１の一主面上に、低温硬化絶縁膜用材料を塗布し、図４に示すように、低温硬化可能な保護膜６を形成する。これにより、ヒューズ上の開口部１３、１４が保護膜６で埋設される。
【００８３】
低温硬化絶縁膜用材料としては、残留応力が２５Ｍpa以下で、１００℃〜２００℃の低温で硬化可能な樹脂を用いる。保護膜用途には、接続パッド３の開口部、ダイシングライン上の開口等をフォトリソグラフィ技術等により高精度でパターニング形成する必要があることから、感光性を有する材料を用い、耐熱・耐薬品性、電気・機械特性、銅エレクトロマイグレーション耐性に優れているポリイミド系樹脂、ポリベンゾオキサイド（ＰＢＯ）またはフェノール系樹脂を選択することが適切である。
【００８４】
残留応力が２０Ｍｐａ以下である、１００℃〜２００℃の低温で硬化可能な樹脂を用いることができれば、更に好ましい。
【００８５】
低温硬化絶縁膜用材料の適用方法としては、低温硬化絶縁膜用材料を含む溶液をインクジェット印刷、或いはスピンコートで塗布する方法などがあげられる。
【００８６】
さらに、図５に示すように、保護膜６の接続パッド３対応部分に、フォトリソグラフィ技術によりパターニングする方法などにより開口部１５を形成する。
【００８７】
保護膜６を例えば２００℃で６０分間熱処理して硬化させる。
【００８８】
水の沸点１００℃未満であると加工困難となること、またメモリセルの特性劣化を避けるために所望である約２００℃以内とする必要があることから、熱処理温度は、１００℃ないし２００℃とする。また熱処理温度は、メモリセルの特性劣化を更に軽減するために望まれる温度と、保護膜６に求められる強度、信頼性、使用する低温硬化絶縁膜用材料の特性などを考慮の上、１００℃ないし２００℃の範囲で選択することができる。
【００８９】
ここで、ポリイミド系樹脂、ＰＢＯまたはフェノール系樹脂からなる保護膜６に開口部１５を形成したとき、保護膜６の開口部１５を介して露出された接続パッド３の上面にスカムと呼ばれるポリイミド系樹脂、ＰＢＯまたはフェノール系樹脂からなる残渣（図示せず）が残存する場合がある。
【００９０】
そこで、次に、この保護膜６の残渣を酸素プラズマアッシングにより除去する。この場合、保護膜６の上面層が酸素プラズマの影響を受けて変質し、図示しない変質層が形成され得る。
【００９１】
続いて、得られた半導体ウエハ１を真空下２００℃で１分間プリヒートし、保護膜６表面の水分を除去する。プリヒートの温度は、メモリセルの特性劣化を避けるために望まれる温度と、保護膜６に求められる機械的強度、信頼性、使用する低温硬化絶縁膜用材料の特性などを考慮の上、水分が蒸発する１００℃から２００℃の範囲で設定する。なおこの範囲でより高温でプレヒートすることにより、プレヒートに要する時間を短縮し生産性（スループット）を向上させることができる。なお上限温度は、保護膜６の硬化温度までの間で設定することが更に望ましい。
【００９２】
プリヒートされた半導体ウエハに、ウエハ温度が所定温度例えば１８０℃ないし２００℃の温度に下がるまで、たとえば１１０秒間の待ち時間を設ける。この待ち時間は、あらかじめ１８０℃ないし２００℃の温度に下がるまでの時間を計測して決定することができる。
【００９３】
プリヒートされた半導体ウエハを逆スパッタし、接続パッド３上の自然酸化膜を除去する。また、このとき上記変質層がさらに変質される。
【００９４】
ここでは、逆スパッタとして、アルゴンガスなどの不活性ガスを用いたプラズマエッチングを使用することができる。
【００９５】
逆スパッタされた半導体ウエハの温度が１８０ないし２００℃の温度、好ましくは１２０℃以下の温度に下がるまでたとえば１２秒間の待ち時間を設ける。この待ち時間は、あらかじめ１８０ないし２００℃の温度に下がるまでの時間を計測して決定することができる。
【００９６】
１８０ないし２００℃の温度であると保護膜６表面の水分の発生が少なく、１２０℃以下の温度であると保護膜６表面の水分の発生がきわめて少なくなる傾向がある。
【００９７】
次に第１の下地導電層としてチタンをスパッタする。
【００９８】
第１の下地導電層としてはチタンの他、チタンタングステン、タンタル、及び導電性チタン化合物から選択される材料から形成される層を使用することができる。
【００９９】
導電性チタン化合物としては、ＴｉＯ２またはＴｉＯ２を還元してＴｉＯｘ（但し、Ｘは２未満の正の実数、望ましくは１．０〜１．８、特に望ましくは１．０〜１．６）の組成式で表わされる低次酸化チタンがあげられる。
【０１００】
下地導電層真空スパッタの温度（第３の温度）は、０℃から２００℃の範囲において、メモリセルの特性劣化を避けるために望まれる温度と、保護膜６の強度・信頼性の点などを考慮の上設定する。なお上限温度は、好ましくは第１の温度であり、さらには第１の温度と同水準の温度（第１の温度＋１０℃）以下の温度に設定することも可能であり、更にまた０℃より大きく１２０℃以下にすることができる。
【０１０１】
０℃以下では水分が凝固するため熱処理温度が０℃未満であると加工が困難となる傾向がある。保護膜６の硬化温度＋約１０℃を越えると、保護膜内部から水分が滲出し、均一な膜厚のチタン層（第１の下地導電層）を形成することが困難となり、再配線と保護膜の密着性のばらつきを生じる傾向がある。
【０１０２】
チタンをスパッタした後、ウエハ温度が例えば１８０℃ないし２００℃の温度に下がるまで、たとえば１０秒間の待ち時間を設ける。この待ち時間は、予め１８０℃ないし２００℃の温度に下がるまでの時間を計測して決定することができる。
【０１０３】
続いて第２の下地導電層としてチタン層（第１の下地導電層）上に銅をスパッタする。
【０１０４】
第２の下地導電層としては銅、ニッケル等の金属の他、金属化合物を使用することができる。金属化合物としては、例えばＭｏＣｕ、ＷＣｕがあげられる。第１の下地導電層と第２の下地導電層とが下地導電層８を形成する。なお、酸素プラズマアッシングから、この第２の下地導電層のスパッタ工程までは真空下で行われる。この場合の真空は気圧が０．１〜１０−５Ｐａ（高真空）とすることができる。また、この気圧は必要に応じてより低く、あるいは高くすることができる。
【０１０５】
次に、下地導電層８の上面にメッキレジスト膜をパターン形成する。この場合、上部導電層９の形成領域に対応する部分におけるメッキレジスト膜には開口部が形成されている。次に下地導電層８をメッキ電流路とした銅等の電解メッキを行うと、図６のようにメッキレジスト膜の開口部内の下地導電層８の上面に上部導電層９が形成される。また下地導電層８を厚く形成することにより、下地導電層８のみからなる再配線とすることも可能である。
【０１０６】
次に、メッキレジスト膜を剥離後、図７に示すように、上部導電層９の上にドライフィルムレジストをラミネートし、未露光の柱状電極形成用メッキレジスト膜２６を形成する。
【０１０７】
次に、図８に示すように、露光、現像を行い。上部導電層９のランド部上の柱状電極形成位置に対応する部分に開口部２７を形成する。
【０１０８】
続いて、図９に示すように、下地導電層８をメッキ電流路とした銅の電解メッキを行なうと、柱状電極形成用メッキレジスト膜２６の開口部２７内の上部導電層９の接続パッド部上面に外部接続用電極として柱状電極１０が形成される。
【０１０９】
次に、図１０に示すように、柱状電極形成用メッキレジスト膜２６をレジスト剥離液を用いて剥離し、さらに、上部導電層９をマスクとして上部導電層９下以外の領域における下地導電層８をエッチングして除去すると、図１０に示すように、上部導電層９下にのみ下地導電層８が残存される。この状態では、上部導電層９とその下に残存された下地導電層８とにより、２層構造の再配線７が形成されている。
【０１１０】
前記下地導電層のエッチングに際し、第１の下地導電層に過剰なサイドエッチが生じると、保護膜６と第１の下地導電層との密着性が劣化する。保護膜６の硬化温度と同水準の温度（硬化温度＋約１０℃）を越えると、保護膜内部から水分が滲出し、均一な膜厚の第１の下地導電層を形成することが困難となるためである。第１の下地導電層のスパッタ温度（第３の温度）を適切に制御することにより、過剰なサイドエッチの発生を低減でき、保護膜６と第１の下地密導電層との良好な密着性を保つことができる。
【０１１１】
次に、図１１に示すように、再配線７および柱状電極１０を含む保護膜６の上面にスクリーン印刷法、スピンコート法等によりエポキシ系樹脂、ポリイミド系樹脂等からなる封止膜１１をその厚さが柱状電極１０の高さよりもやや厚くなるように形成する。したがって、この状態では、柱状電極１０の上面は封止膜１１によって覆われている。
【０１１２】
続いて、封止膜１１の上面側を適宜に研削し、図１２に示すように、柱状電極１０の上面を露出させ、且つ、この露出された柱状電極１０の上面を含む封止膜１１の上面を平坦化する。
【０１１３】
次に、柱状電極１０の上面に、ハンダボールを搭載したり、メッキにより形成する等の方法により、ハンダ端子１２を形成する。
【０１１４】
加工工程のいずれかの段階でウエハの裏面を研磨してウエハ厚を２μｍ以上４００μｍ以下の所望の厚さとする。図３〜図５に示す厚さＴは、裏面研磨前のウエハ基板の厚さを示し、約７２０μｍ〜７８０μｍ（口径２００ｍｍ又は口径３００ｍｍウエハの場合）である。Ｔ１は裏面研磨後の半導体基板１の厚さを示し、必要に応じて低残留応力の絶縁樹脂を用いて、１００μｍ以下、更に５０μｍ以下とする。
【０１１５】
このようにしてウエハレベルパッケージ工程（ＳＴ３）が完了する。
【０１１６】
その後、封止膜１１および半導体ウエハ２１を図示しないダイシングストリートに沿ってダイシングする（ＳＴ４）と、図１に示すような半導体装置が複数個得られる。
【０１１７】
このように個片化した後、ファイナルテストを実施する（ＳＴ５）。
【０１１８】
ファイナルテストの結果により、良品／不良品の選別を行い（ＳＴ６）、不良品であると判定された半導体装置は廃棄し、不良品ではなく、良品であると判定された半導体装置は製品とすることができる。なおファイナルテストは、個片化する前のウエハ状態で、半導体ウエハの半導体チップの動作テストを行うことで実施することもできる。
【０１１９】
上記実施形態においては、図１のように保護膜６を表面保護膜５上面全体を覆うように形成したが、図１３のように、ヒューズ２の上方におけるパシベーション膜４の開口部１３と表面保護膜５の開口部１４のみに保護膜６を設けることもできる。なおこの場合、保護膜６に使用する低温硬化絶縁膜用材料は、感光性を有するものでなくても良い。
【０１２０】
また表面保護膜５の形成は省き、パシベーション膜４上に、保護膜６を直接形成することもできる。
【実施例２】
【０１２１】
ヒューズ２の代わりに、アンチヒューズ素子など電気的にトリミング可能なヒューズ回路（図示せず）を設けたＤＲＡＭウエハを使用すること、及び表面保護膜５は形成せず、パシベーション膜４上に、保護膜６を直接形成すること以外は図３ないし図１２と同様にして柱状電極１０と封止膜１１を形成した後、ハンダ端子１２を形成することにより、図２に示すような半導体装置が得られる。なお表面保護膜５は形成しても問題はない。
【０１２２】
電気的にトリミング可能なヒューズ（電気ヒューズ）を設けたＤＲＡＭをＷＬＰ化した場合、電気的トリミングは、ＷＬＰ形成後に、ウエハ状態または個片化後にファイナルテストとともに実施することができる。
【０１２３】
図２１に、実施形態にかかる半導体装置の製造方法及び検査のフローの他の一例を示す。
【０１２４】
このフローは、ウエハ加工工程後のウエハテストの結果に応じてレーザトリミングを行う代わりに電気的トリミングを行うこと（ＳＴ７）、及びダイシング後のファイナルテストの結果に応じて電気的トリミングを行うこと（ＳＴ８）以外は、図２０と同様である。
【０１２５】
図２１に示すように、電気ヒューズを用いることにより、ＷＬＰ加工前のウエハテスト時にヒューズ２、あるいは電気ヒューズを用いてトリミングを行ったうえ、第１の下地導電層を形成する工程よりも後の工程で、重ねて電気的トリミングを行うことにより、より良い歩留まりを求めることが可能となる。もちろん電気トリミングをＷＬＰ加工前にのみ実施することも可能である。
【０１２６】
但し、ＷＬＰ加工前に電気的トリミングを行った場合、熱ストレスや反りに伴うストレス等により、電気的にトリミング可能な回路の記憶素子等が劣化し、歩留低下要因となる場合がある。
【０１２７】
図２２は、実施形態にかかる半導体装置の製造方法及び検査のフローの他の一例を示す。
【０１２８】
図２２に示すフローは、ウエハ加工工程後のウエハテスト及びトリミング（ＳＴ７）を省略すること以外は、図２１と同様である。
【０１２９】
図２２に示すように、パシベーション膜が形成後のウエハテストによる良品選別を省略し、ウエハ上のメモリセルの良・不良を選別するための電気的特性検査を、第１の下地導電層を形成する工程よりも後の工程で始めて実施して、電気的トリミングを行うこともできる。
【実施例３】
【０１３０】
図１４に示すように、柱状電極１０の代わりにＵＢＭ（アンダーバンプメタル）１２９を介して半田端子１３８を設けることにより、ＷＬＰを形成することも可能である。
【０１３１】
図１４に示す半導体装置では、保護膜６上面に上部導電層９を形成後、図６と同様の構成を有する半導体基板１の、上部導電層形成用メッキレジスト膜をレジストは剥離液を用いて剥離し、さらに、上部導電層９をマスクとして上部導電層９下以外の領域における下地導電層８をエッチングして除去すると、上部導電層９下にのみ下地導電層８が残存される。この状態では、上部導電層９とその下に残存された下地導電層８とにより、２層構造の再配線７が形成されている。
【０１３２】
更に半導体ウエハ１の主面上に、再配線７及び保護膜６を覆って低温硬化絶縁膜用材料を含む溶液を塗布し、再配線保護膜１４０を形成する。
【０１３３】
再配線保護膜１４０に用いられる低温硬化絶縁膜用材料としては、保護膜６と同様に、残留応力が２５Ｍpa以下で、１００℃〜２００℃の低温で硬化可能な樹脂の中から、感光性を有す、ポリイミド系樹脂、ポリベンゾオキサイド（ＰＢＯ）またはフェノール系樹脂を用いる。同様に、残留応力が２０Ｍｐａ以下である、１００℃〜２００℃の低温で硬化可能な樹脂を用いることができれば、更に好ましい。
【０１３４】
次に再配線保護膜１４０の外部接続用電極ランド対応部分には、フォトリソグラフィ技術によりパターニングする方法などにより開口部を形成する。低温硬化絶縁膜用材料の適用方法、再配線保護膜の形成・硬化方法等その他の点は、保護膜６と同様である。
【０１３５】
続いて上記開口部を含む再配線保護膜１４０上に、第１の下地導電層１２６及び第２の下地導電層１２８を順次形成し、第１の下地導電層１２６及び第２の下地導電層１２８からなる下地導電層１２７を形成する。下地導電層の材料、形成方法・条件等は、酸素プラズマアッシングから、第２の下地導電層１２８のスパッタ工程まで真空下で行われることも含め、保護膜６上に下地導電層８を形成する場合と同様である。これによりＵＢＭ層の第１の下地導電層１２６を均一な膜質で、かつ再配線保護膜との密着性にばらつきを生じることなく、良好に形成することができる。
【０１３６】
次に、下地導電層１２７の上面にメッキレジスト膜をパターン形成する。この場合、ＵＢＭの形成領域に対応する部分におけるメッキレジスト膜は開口部が形成されている。次に下地導電層をメッキ電流路とした銅等の電解メッキを行うと、図６と同様にメッキレジスト膜の開口部内の下地導電層１２７の上面に厚手銅層を有する上部導電層１３２が形成される。下地導電層１２７を厚く形成すること等により、下地導電層のみからなるＵＢＭとすることも可能である。なお、アンダーバンプメタル層（ＵＢＭ層）１２９は、バンプ下の下地導電層１２７と上部導電層１３２を合わせたものという。
【０１３７】
次に、ＵＢＭ１２９上に、半田ボールを搭載したり、メッキにより形成する方法などにより、ハンダ端子１３８を形成する。
【０１３８】
加工工程のいずれかの段階で、同様の方法よりウエハ裏面を研磨しウエハ厚を２μm以上４００μｍ以下の所望の厚さに形成する。必要に応じて低残留応力の絶縁樹脂を用いることにより１００μm以下、更に５０μm以下とすることもできる。
【０１３９】
なおランド上に銅ピラー等様々な形状の外部接続用電極を設けることも可能である。
【０１４０】
本実施例では、再配線保護膜は、保護膜用熱硬化樹脂材料と同等のものを用いたが、半導体装置の特性上許容される範囲であれば、これに限らず、他の樹脂材料を用いても差し支えない。
【０１４１】
また実施例２と同様に、ヒューズ２を設けた半導体ウエハの代わりに、電気的にトリミング可能なヒューズ回路を設けたＤＲＡＭウエハを適用することができる。図２１、図２２に示す製造方法及び検査フローも同様に適用することができる。
【０１４２】
なお例えば、保護膜形成後に、電気ヒューズを用いてトリミングを実施した場合などで）保護膜６の形成には低温硬化絶縁膜用材料を用いず、再配線保護膜には低温硬化絶縁膜用材料を用いることも可能である。この場合、本実施例と同様の製造方法を用いることにより、ＵＢＭ層の下地導電層を良好に形成することができる。
【実施例４】
【０１４３】
図１５に示すように、再配線を形成することなく、接続パッド３上方に、保護膜６の開口部を介して、ハンダ端子１３８や銅ピラーなどのさまざまな形状の外部接続用電極を設けることも可能である。
【０１４４】
図１５に示す半導体装置では、接続パッド３上の開口部の側面及びその周縁の保護膜６の上面には、第１の下地導電層１２６が保護膜６に密着して形成される。下地導電層の材料、形成方法・条件等は、酸素プラズマアッシングから、第２の下地導電層１２８のスパッタ工程まで真空下で行われることも含め、保護膜６上に再配線７の下地導電層８を形成する場合と同様である。これによりＵＢＭ層の第１の下地導電層１２６を均一な膜質で、かつ保護膜６との密着性にばらつきを生じることなく、良好に形成することができる。
【０１４５】
第１の下地導電層１２６と第２の下地導電層１２８とからなる下地導電層１２７と上方に銅の電解メッキ等により形成された上部導電層１３２からなる導電層(ＵＢＭ層)１２９上に、ハンダ端子１３８が形成されている。
【０１４６】
下地導電層１２７及び上部導電層１３２は、図５と同様の構成を有する半導体基板１の開口部１４及び保護膜６上に、第１の下地導電層１２６、第２の下地導電層１２８、及び上部導電層１３２を順に形成し、上部導電層１３２をマスクとして、第２の下地導電層１２８、及び第一の下地導電層１２６をエッチングしてパターニングすることにより、下地導電層１２７及び上部導電層１３２からなるＵＢＭ層１２９が形成される。ハンダ端子は、ハンダボールを用いたり、メッキにより形成する等を方法により形成することができる。
【０１４７】
加工工程のいずれかの段階で、同様の方法よりウエハ裏面を研磨し、ウエハ厚を２μm以上４００μｍ以下の所望の厚さに形成する。低残留応力の絶縁樹脂を用いて必要により１００μm以下、更に５０μm以下とすることもできる。ダイシングより複数の半導体装置を得ること、ファイナルテストの実施その他の点については、実施例１ないし実施例３と同様である。
【０１４８】
なお、さらに、ヒューズ２を設けた半導体ウエハの代わりに、電気的にトリミング可能なヒューズ回路設けたＤＲＡＭウエハを、同様に適用することができる。
【実施例５】
【０１４９】
図１６に示すように、図１の半導体装置に、低温硬化絶縁膜用材料を用いて、側面保護膜及び／または裏面保護膜からなる保護層１４２をさらに形成することも可能である。図２、図１３、図１４、図１５の半導体装置に、側面保護層及び／または裏面保護膜層をさらに形成することも勿論可能である。
【０１５０】
側面保護膜、裏面保護膜に関しては、メモリーセル形成領域との間に、シリコン等を介してはいるものの、メモリーセルの特性劣化を避けるためには、１００℃ないし２００℃で硬化する、エポキシ系樹脂、ＢＣＢ、ポリイミド系樹脂、ポリベンゾオキサイド（ＰＢＯ）またはフェノール系樹脂等の樹脂材料を用いて形成することが好ましい。側面保護膜、裏面保護膜の残留応力は、各々２５Ｍｐａ以下となるものから選択することもできる。残留応力が２０Ｍｐａ以下であるものを用いることができれば、更に好ましい。
【０１５１】
以上の第１、第２実施例においては、レーザーヒューズまたは電気的トリミング可能なヒューズ回路（電気ヒューズ）によって不良メモリーセルを冗長メモリーセルと切り替える機能をもったＤＲＡＭのＷＬＰ化の場合について説明を行ったが、これに限らず、本発明はＳＲＡＭ等の他のＲＡＭ（Random Access Memory）のメモリーセルを備えた半導体装置、及びフラッシュメモリー、ＲＯＭ（Read Only Memory）等、その他のメモリーセルを備えた半導体装置のＷＬＰ化等において広く効果を発揮するものである。
【０１５２】
更に、本発明は、ウエハレベルパッケージ加工において熱処理が加えられた場合に影響を受け、特性劣化等の問題が生じる可能性のある電子素子・回路（例えば磁気抵抗素子、磁気インピーダンス素子、ピエゾ抵抗型半導体圧力センサ）などを含む種々の半導体装置に適用可能である。
【０１５３】
実施例３及び４においても、図１３の場合と同様に、ヒューズ２の上方におけるパシベーション膜４の開口部１３と表面保護膜５の開口部１４のみに保護膜６を設けることもできる。この場合、保護膜６に使用する低温硬化絶縁膜用材料は、感光性を有するものでなくても良い。
【０１５４】
なお、表面保護膜５に関しては必ずこの構成が必要というわけではなく、表面保護膜５が省略される場合もある。この場合は保護膜６がパシベーション膜４上に形成される。
【０１５５】
また、実施例１、２、５においては、外部接続用電極として柱状電極を用いているが、これに限らずハンダ端子や銅ピラーのようにさまざまな形状のものを外部接続用電極として用いることができる。
【０１５６】
なお、実施例１ないし５において、用途によってはハンダ端子が必要ない場合もある。  またメモリーセルの特性劣化を避ける為には、表面保護膜５に関しても、１００℃ない２００℃で熱硬化する樹脂材料を用いて形成することが好ましい。更に残留応力は、２５Mpa以下となる樹脂材料、更に好ましくは残留応力が２０Ｍｐａ以下である樹脂材料、から選択することが好ましい。
【０１５７】
封止膜１１、側面保護膜、裏面保護膜に関しては、メモリーセル形成領域との間に保護膜やシリコン等を介してはいるものの、メモリーセルの特性劣化を避けるために、１００℃ないし２００℃以下で熱硬化する樹脂材料を用いて形成することが好ましい。また封止膜１１及び側面保護膜、裏面保護膜の残留応力は、各々２５Mpa以下となるもの、または残留応力が２０Ｍｐａ以下であるものから選択することができれば、更に好ましい。この場合、保護膜６の残留応力を、封止膜１１、再配線保護膜、側面保護膜または裏面保護膜の残留応力より小さくすることもできる。
【０１５８】
なお、実施例１ないし５において、表面保護膜５、封止膜１１、再配線保護膜、側面保護膜あるいは裏面保護膜に低温硬化樹脂を用いる必要が常にあるわけではなく、内部回路の特性等を考慮のうえ支障がない場合、経済性や他の特性等も考慮し低温硬化以外の樹脂材料を用いることもできる。この場合、保護膜６の残留応力は、表面保護膜５、封止膜１１、再配線保護膜、側面保護膜または裏面保護膜の残留応力より小さくなることがある。
【０１５９】
図１７に、上記実施例に使用可能なスパッタ装置のブロック図を示す。
【０１６０】
図１７に示すスパッタ装置は、ＤＲＡＭメモリーセル、ヒューズ、及びＤＲＡＭメモリーセルと接続されたアルミからなる接続パッドが設けられた半導体ウエハ上に、パシベーション膜、表面保護膜、及び保護膜の積層と、接続パッド対応部分に設けられた開口部とを形成した後に、第１及び第２の下地導電層を形成するために使用することができる。
【０１６１】
図示するように、スパッタ装置１０３は、真空に保持されており、半導体ウエハを装置１０３内の所定のチャンバーにロードするウエハアンロード部３１、半導体ウエハをプリヒートするプリヒートチャンバー３２、プリヒートされた半導体ウエハの接続パッドを逆スパッタするためのＲＦチャンバー３３、逆スパッタ後、第１の下地導電層としてチタン層をスパッタするＴｉスパッタチャンバー３４，チタン層上に第２の下地導電層として銅層をスパッタするＣｕスパッタチャンバー３５、銅層をスパッタされた半導体ウエハをアンロードするウエハンロード部３６、及び各部３１，３２，３３，３４，３５，３６に半導体ウエハを搬送する搬送ロボット３７を有する。また、各部３１，３２，３３，３４，３５，３６、及び搬送ロボット３７は制御部５４と接続されている。制御部５４は、ＣＰＵ５１と、ＣＰＵ５１に接続されたプロセス記憶部５２及び内部クロック発生部５３とを有する。
【０１６２】
また、図１８及び図１９に、図１７に示すスパッタ装置を使用した場合のプリヒート、逆スパッタ、チタン層のスパッタ、及び銅層のスパッタの各工程の一例を表すフロー図を示す。
【０１６３】
図１８に示す方法では、プリヒートチャンバー３２は、プリヒートチャンバーＡとプリヒートチャンバーＢの２つを有する。ウエハロード部３１は、制御部５４からのウエハロード部制御信号４１を受けて、プリヒートチャンバーＡとプリヒートチャンバーＢに交互に半導体ウエハをロードすることができる（ＳＴ２００）。
【０１６４】
図示するように、まず、プリヒートチャンバーＡに１枚目の半導体ウエハを載置し、制御部５４からのプリヒートチャンバー制御信号４２を受けて、３０秒待ち（ＳＴ２０１）、１８０℃〜２００℃で３００秒加熱し（ＳＴ２０２）、及び３４秒待つ（ＳＴ２０３）。プリヒートチャンバーＢにおいても同様の処理が行われる（ＳＴ２０４、ＳＴ２０５、ＳＴ２０６）。従ってプリヒートチャンバーＡ及びプリヒートチャンバーＢからは１８２秒毎交互に制御部５４からのウエハ搬送ロボット制御信号４７を受けて、ウエハ搬送ロボット３７により、半導体ウエハがＲＦチャンバーに移動される（ＳＴ２３０）。
【０１６５】
このようにして、２枚の半導体ウエハをプリヒートチャンバーＡとプリヒートチャンバーＢに交互に導入することにより、合計で待ち時間３０秒、加熱時間３００秒、搬送待ち時間３４秒のプリヒート工程を見かけ上半分の１８２秒にすることができる。
【０１６６】
ＲＦチャンバーに移動した半導体ウエハは、まず、制御部５４からのＲＦチャンバー制御信号４３を受けて、１１０秒待ち（ＳＴ２０７）、２００℃以下好ましくは１２０℃以下に冷却され、２０秒の準備時間経過後（ＳＴ２０８）、４０秒逆スパッタに供し（ＳＴ２０９）、アルミニウム接続パッド表面の酸化膜を除去された後、１２秒待って（ＳＴ２１０）、２００℃以下に冷却される。その後、半導体ウエハは、制御部５４からのウエハ搬送ロボット制御信号４７を受けて、半導体ウエハをＴｉスパッタチャンバーに移動する（ＳＴ２１１）。
【０１６７】
Ｔｉスパッタチャンバーに移動された半導体ウエハは、制御部５４からのＴｉスパッタチャンバー制御信号４４を受けて、１０秒の準備時間経過後（ＳＴ２１２）、６６．５秒間Ｔｉをスパッタし（ＳＴ２１３）、１０秒間待ち（ＳＴ２１４）、さらに９５．５秒間搬送待ちし（ＳＴ２１５）、これにより、２００℃以下に冷却される。その後、半導体ウエハは、制御部５４からのウエハ搬送ロボット制御信号４７を受けて、ウエハ搬送ロボット３７により、Ｃｕスパッタチャンバーに移動される（ＳＴ２１６）。
【０１６８】
Ｃｕスパッタチャンバーに移動された半導体ウエハは、制御部５４からのＣｕスパッタチャンバー制御信号４５を受けて、１０秒の準備時間経過後（ＳＴ２１７）、７４秒間Ｃｕをスパッタし（ＳＴ２１８）、１０秒間待ち（ＳＴ２１９）、８８秒間搬送待ちする（ＳＴ２２０）。その後、半導体ウエハは、制御部５４からのウエハ搬送ロボット制御信号４７を受けて、ウエハ搬送ロボット３７により、ウエハアンロード部に移動され、続いて、スパッタ装置からアンロードされる。
【０１６９】
以上のようにプリヒート工程（ＳＴ２０１、ＳＴ２０２、ＳＴ２０３とＳＴ２０４、ＳＴ２０５、ＳＴ２０６）、逆スパッタ工程（ＳＴ２０７、ＳＴ２０８、ＳＴ２０９、ＳＴ２１０）、Ｔｉスパッタ工程（ＳＴ２１２、ＳＴ２１３、ＳＴ２１４、ＳＴ２１５）Ｃｕスパッタ工程（ＳＴ２１７、ＳＴ２１８、ＳＴ２１９、ＳＴ２２０）の各工程がいずれも１８２秒で完了するので、効率よく工程を進めることができる。
【０１７０】
このスパッタ装置における工程はスパッタ装置内で真空下で行われる為に、待ち時間を設けて温度制御を行わないと、工程が進むにつれウエハの温度が例えばプリヒートで２００℃、逆スパッタで２３０℃、Ｔｉスパッタで２５０℃、及びＣｕスパッタで２７０℃と徐々に温度が上がって、保護膜表面に水分が発生し、保護膜表面のチタンの結晶粒径や粒界が保護膜上に存在する水分量によって変化してしまう。
【０１７１】
これに対し、本発明ではＴｉスパッタを２００℃以下、望ましくは１２０℃以下で行う為に、Ｔｉスパッタ工程でのウエハ温度を前述の温度となるように制御を行う。具体的には、Ｔｉスパッタ工程の直前に温度を監視しながら所定温度以下になるまで待つか、または単位時間での温度降下に基づき、予め定めた待ち時間を設ける。工程管理上は後者が有利である。冷却機構があれば待ち時間を短くあるいはゼロにすることができるというメリットがある。
【０１７２】
以上のように、低残留応力で、かつ低温で硬化可能な絶縁膜材料を用いた保護膜の形成とそれに続くスパッタ時の温度条件の適正化を行うことで、ＤＲＡＭ、ＳＲＡＭ等のメモリーセルを持つ半導体チップのＷＬＰ化において長時間高温となる工程を除くと伴に、反りの発生を軽減することが可能となり、メモリーセルの特性低下と、良品歩留まりの悪化を低減することができる。
【０１７３】
ＷＬＰ加工において、特に直径３００ｍｍ以上のウエハで製造されたメモリチップの裏面研削による薄型化を伴う場合には、残留応力の小さい樹脂を使用して、ウエハの反りを低減することの効果は顕著である。
【０１７４】
また金属配線ヒューズによりトリミングを行うメモリの場合、レーザーによるトリミングは保護膜６の形成以前に行わなければならないので、保護膜形成以降のＷＬＰ加工によって生じる熱ストレスや反りに伴うストレス等に起因するメモリーセルの特性劣化を最小限に抑え、歩留まりの向上を図ることができる。
【０１７５】
トリミングは、全てのメモリチップの救済を可能とするわけではないので、電気ヒューズによるトリミングをＷＬＰ加工後に実施する場合にも、熱ストレスや反りに伴うストレス等による劣化を低減することで、トリミング時の良品歩留まり向上を期待できる。また電気ヒューズを搭載したメモリ製品をＷＬＰ加工し、トリミングをＷＬＰ加工後に行う場合、良品選別を行うためのウエハテスト工程は必ずしも必要なくなるため、これを省略することも可能となり、これに伴うコスト削減効果を期待できる。
【符号の説明】
【０１７６】
１…半導体基板、２…ヒューズ、３…接続パッド、４…パシベーション膜、５…表面保護膜、６…保護膜、７…再配線、８…下地導電層、９…上部導電層、１０…柱状電極、１１…封止膜、１２…ハンダ端子、１２９…ＵＢＭ層、１４０…再配線保護膜、１４２…保護層
【図１】
2015135869.tif 000004
【図２】
2015135869.tif 000005
【図３】
2015135869.tif 000006
【図４】
2015135869.tif 000007
【図５】
2015135869.tif 000008
【図６】
2015135869.tif 000009
【図７】
2015135869.tif 000010
【図８】
2015135869.tif 000011
【図９】
2015135869.tif 000012
【図１０】
2015135869.tif 000013
【図１１】
2015135869.tif 000014
【図１２】
2015135869.tif 000015
【図１３】
2015135869.tif 000016
【図１４】
2015135869.tif 000017
【図１５】
2015135869.tif 000018
【図１６】
2015135869.tif 000019
【図１７】
2015135869.tif 000020
【図１８】
2015135869.tif 000021
【図１９】
2015135869.tif 000022
【図２０】
2015135869.tif 000023
【図２１】
2015135869.tif 000024
【図２２】
2015135869.tif 000025
【図２３】
2015135869.tif 000026