(57)【要約】記憶装置および記憶装置の作成ならびに操作方法を示す。示される記憶装置は、１つ以上のバッファダイを含む積層型メモリダイを含む。そのような記憶装置の１つでは、コマンドダイが、１つ以上のバッファダイを通り、１つ以上の下流のメモリダイと通信する。１つ以上のバッファダイは、信号を反復するように機能し、スタック内のより多くの数のメモリダイの性能を可能性として向上することができる。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
メモリダイのスタックと、
前記メモリダイのスタックと通信するように結合されたコマンドダイと、
前記コマンドダイと、前記メモリダイのスタック内の下流のメモリダイとの間に結合されるバッファダイであって、前記コマンドダイと通信し、前記コマンドダイと前記メモリダイのスタック内の下流のメモリダイとの間で信号を反復するように構成される、バッファダイと、
を備える、装置。
【請求項２】
前記バッファダイが第１のバッファダイを備え、前記第１のバッファダイと、前記メモリダイのスタック内の別の下流のメモリダイとの間に結合される第２のバッファダイをさらに備える、請求項１に記載の装置。
【請求項３】
前記バッファダイが、メモリダイとしても機能するように構成される、請求項１に記載の装置。
【請求項４】
前記メモリ装置のダイを結合する多数の通信経路をさらに備え、前記多数の通信経路のうちの少なくとも１つが、誘導結合通信経路および容量結合通信経路からなる群から選択される、請求項１に記載の装置。
【請求項５】
前記メモリ装置内のダイを結合する多数の通信経路をさらに備え、前記多数の通信経路のうちの少なくとも１つが貫通シリコンビアを備える、請求項１に記載の装置。
【請求項６】
前記の少なくとも１つの貫通シリコンビアが、バイパス貫通シリコンビアを備える、請求項５に記載の装置。
【請求項７】
前記バッファダイが、貫通シリコンビアを使用し、コマンドダイと通信するように構成される、請求項１に記載の装置。
【請求項８】
前記バッファダイが、バイパス貫通シリコンビアを使用し、前記コマンドダイと通信するように構成される、請求項１に記載の装置。
【請求項９】
前記バッファダイが、前記メモリダイのスタック内の前記バッファダイの上のメモリダイと通信するように構成され、かつ前記メモリダイのスタック内の前記バッファダイの下のメモリダイと通信するように構成される、請求項１に記載の装置。
【請求項１０】
システムインパッケージ装置を形成するための追加のダイをさらに含む、請求項１に記載の装置。
【請求項１１】
メモリダイのスタックと、
前記メモリダイのスタックとともに積層されたコマンドダイと、
前記コマンドダイと、前記メモリダイのスタック内の下流のメモリダイとの間に積層された第１のバッファダイと、
前記第１のバッファダイと、前記メモリダイのスタック内の別の下流のメモリダイとの間に積層された第２のバッファダイと、を備え、
前記第１および第２のバッファダイがメモリ信号を反復するように構成される、記憶装置。
【請求項１２】
前記第１のバッファダイが、前記コマンドダイと前記第２のバッファダイとの間でメモリ信号を連続的に反復するように構成され、前記第２のバッファダイが、前記第１のバッファダイと前記第２のバッファダイの下流のメモリダイとの間で、信号を連続的に反復するように構成される、請求項１１に記載の記憶装置。
【請求項１３】
前記コマンドダイが前記第１のバッファダイおよび前記第２のバッファダイの両方と並行して通信するように構成され、請求項１１に記載の記憶装置。
【請求項１４】
前記バッファダイのうちの少なくとも１つが、バイパス貫通シリコンビアを使用し、前記コマンドダイと通信するように構成される、請求項１１に記載の記憶装置。
【請求項１５】
前記第２のバッファダイが、バイパス貫通シリコンビアを使用し、前記コマンドダイと通信するように構成される、請求項１４に記載の記憶装置。
【請求項１６】
前記第２のバッファダイが、バイパス貫通シリコンビアを使用し、前記第１のバッファダイと通信するように構成される、請求項１５に記載の記憶装置。
【請求項１７】
メモリダイのスタックと、
前記メモリダイのスタックとともに積層されたコマンドダイと、
前記コマンドダイと前記メモリダイのスタック内の下流のメモリダイとの間に積層されたバッファダイであって、前記コマンドダイと通信し、前記コマンドダイと前記メモリダイのスタック内のメモリダイとの間で信号を反復するように構成される、バッファダイと、
前記バッファダイ内の電力調整回路と、
を備える、記憶装置。
【請求項１８】
前記電力調整回路が昇圧回路を備える、請求項１７に記載の記憶装置。
【請求項１９】
前記電力調整回路が雑音低減回路を備える、請求項１７に記載の記憶装置。
【請求項２０】
積層型記憶装置内のコマンドダイと前記積層型記憶装置内のメモリダイとの間で信号を伝送することと、
前記コマンドダイと前記メモリダイとの間の伝送経路の中間位置にあるバッファダイを使用し、前記信号を少なくとも一回反復することと、
を含む方法。
【請求項２１】
バッファダイを使用し信号を少なくとも一回反復することが、前記第１の信号を前記メモリダイへ反復することを含み、前記メモリダイが前記コマンドダイから物理的に下流、かつ前記バッファダイから物理的に下流にある、請求項２０に記載の方法。
【請求項２２】
バッファダイを使用し前記信号を少なくとも一回反復することが、前記信号を前記メモリダイへ反復することを含に、前記メモリダイが前記コマンドダイから物理的に下流、かつ前記バッファダイから物理的に上流にある、請求項２０に記載の方法。
【請求項２３】
前記メモリダイが複数のメモリダイのうちの１つを備え、前記積層型記憶装置内に保存されるデータに優先順位をつけることと、より高い優先順位のデータが保存される前記複数のメモリダイのうちの１つのメモリダイより、前記コマンドダイから遠くにある、前記複数のメモリダイのうちの１つのメモリダイの中に、より低い優先順位のデータを保存することとを含む、請求項２０に記載の方法。
【請求項２４】
前記コマンドダイが、前記メモリダイを操作するように構成される論理回路を含む、請求項１に記載の装置。
【請求項２５】
前記コマンドダイがメモリダイとしても機能するように構成される、請求項２４に記載の装置。
【請求項２６】
前記コマンドダイが、前記記憶装置の上流端部に位置する、請求項１に記載の装置。
【請求項２７】
前記コマンドダイが前記メモリダイとプロセッサとの間をインターフェースで接続するように構成される、請求項１に記載の装置。
【請求項２８】
前記コマンドダイが前記メモリダイのスタックとともに積層される、請求項１に記載の装置。
【請求項２９】
前記バッファダイが前記コマンドダイと前記下流のメモリダイとの間に積層される、請求項１に記載の記憶装置。
【請求項３０】
前記メモリダイのスタックが、前記コマンドダイと前記バッファダイとの間に位置する上流のメモリダイを含む、請求項１に記載の装置。
【請求項３１】
前記バッファダイが、下流方向に前記信号を反復するように構成される、請求項１に記載の装置。
【請求項３２】
前記記憶装置のダイのうちの少なくとも２つの間に通信経路をさらに備える、請求項１に記載の装置。
【請求項３３】
前記通信経路が、前記記憶装置内の前記ダイのうちの前記少なくとも２つのうちの少なくとも１つの中で通信する電気回路網を含む、請求項３２に記載の装置。
【請求項３４】
前記通信経路が、双方向通信経路を備える、請求項３２に記載の装置。
【請求項３５】
前記通信経路が、片方向通信経路を備える、請求項３２に記載の装置。
【請求項３６】
前記通信経路が前記コマンドダイと前記バッファダイとの間の通信経路であり、前記通信経路が、前記コマンドダイと前記バッファダイとの間の前記メモリダイのスタックのうちのいかなるメモリダイとも通信するように構成される接続を含まない、請求項１に記載の装置。
【請求項３７】
前記バッファダイが、電力調整回路を含む、請求項１に記載の装置。
【請求項３８】
前記下流のメモリダイが、複数の下流のメモリダイを備える、請求項１に記載の装置。
【請求項３９】
前記コマンドダイが、第１のレベルの信号を前記第１のバッファダイへ送信するように構成され、前記第１のバッファダイが、第２のレベルの信号を前記第２のバッファダイに送信するように構成される、請求項２に記載の装置。
【請求項４０】
バイパス貫通シリコンビアをさらに、備え、前記第１のレベルの信号が、前記バイパス貫通シリコンビアを通り送信される、請求項３９に記載の装置。
【請求項４１】
バイパス貫通シリコンビアをさらに、備え、前記第２のレベルの信号が前記バイパス貫通シリコンビアを通り送信される、請求項３９に記載の装置。
【請求項４２】
前記第２のバッファが、他の下流のメモリダイ内の位置へ、第３のレベルの信号を送信するように構成される、請求項３９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
（優先権の主張）
本特許出願は、２０１０年８月３１日出願の米国出願第１２／８７２，６３８号の優先権を主張し、同出願を参照により本明細書に引用する。
【０００２】
本明細書に記載の様々な実施形態が、半導体メモリシステムおよび方法に関する。
【背景技術】
【０００３】
半導体メモリダイの積層は、同じ記憶装置のフットプリントを維持しながら、メモリ容量を増加する方法として提案されてきた。メモリダイをスケールアップすると、記録密度は著しく増加する。しかし、より多くのメモリダイが重なり積層されると、信号強度および完全性の技術的障害が生じる。例えば、スタック内のより高いダイは、ダイ間のボンドパッドのような構成部品からのキャパシタンスの信号送信、およびスタック内のより高いダイに到達するために、信号が通過しなければならない各ダイ上の回路からの寄生損失を経験する。
【図面の簡単な説明】
【０００４】
【図１】本発明の実施形態による記憶装置を示す。
【図２Ａ】本発明の実施形態による別の記憶装置を示す。
【図２Ｂ】本発明の実施形態による記憶装置の形成方法の流れ図を示す。
【図３】本発明の実施形態による記憶装置および操作方法を示す。
【図４】本発明の実施形態による別の記憶装置および操作方法を示す。
【図５】本発明の実施形態による記憶装置の操作方法の流れ図を示す。
【図６】本発明の実施形態による、メモリセルの一例を含む情報処理システムを示す。
【発明を実施するための形態】
【０００５】
以下の発明を実施するための形態では、本明細書の一部を構成する添付の図面を参照し、本発明を実施することができる特定の実施形態を例として示す。これらの実施形態は、当業者がその発明を実施することができる程度に十分詳細に記載される。他の実施形態を使用してもよく、化学的、構造的、論理的、電気的変更などが施されてよい。
【０００６】
本出願で使用されている「水平な」という用語は、ウエハ、ダイ、または基板の方向にかかわらず、通常の平面、もしくはウエハの表面、ダイまたは基板に平行な平面として定義される。「垂直な」という用語は、上記に定義される水平に対し、直角をなす方向を意味する。「上に」、「側」（「側壁」などの場合）、「より高い」、「より低い」、「向こうに」および「下に」などの前置詞は、ウエハまたは基板の方向にかかわらず、ウエハまたは基板の上面にある通常の平面または表面に関して定義される。したがって、以下の発明を実施するための形態は、限定的な意味に解釈すべきでなく、本発明の範囲は、本特許請求の範囲が請求する均等物の全範囲とともに、本特許請求の範囲によってのみ定義される。
【０００７】
図１は、コマンドダイ１０２およびコマンドダイ１０２に結合されるメモリダイのスタック１０４を含む、記憶装置１００を示す。一例では、コマンドダイ１０２はアドレス回路網、プロセッサインターフェース回路網などの、メモリダイ１０４を操作するように構成される論理回路を含む。一例では、コマンドダイ１０２はメモリダイ１０４を操作するための論理回路網のみを含む。他の例では、コマンドダイ１０２はメモリダイとして機能するようにも構成される。記録密度は、１つ以上のメモリダイ１０４を操作するコマンドダイ１０２付きの構成を使用し、低価格で増加させることができる。例えば、論理回路網は、各メモリダイ１０４内で、回避することができる。装置１００が主に記憶装置として記載されているが、本発明の範囲は、専用の論理回路ダイ、プロセシングダイなどの追加機能を含むダイのスタックも含む。選択された装置１００は、システムイン（ｓｙｓｔｅｍ−ｉｎ）パッケージ（ＳｉＰ）装置を含む。
【０００８】
図１は記憶装置１００内でダイを結合する、多数の通信経路も示す。一例では、通信経路は、多数の相当する貫通半導体ビア１１２（ＴＳＶ）に結合されるボンドパッド１１０を備える。１つのＴＳＶ１１２が図示されるが、ＴＳＶ’ｓは１つ以上のＴＳＶを形成するように、ボンドパッドの他の組み合わせの間に含まれることができる。１つ以上のＴＳＶの構成が可能であり、以下の実施形態で説明される。通信経路の他の例は、誘導結合型構成および容量結合型構成（例えば、ＡＣ結合リンク）を含むが、これに限定されない。
【０００９】
図２Ａは、本発明の実施形態による記憶装置２００を示す。多数の積層されたメモリダイ２１４と通信するように結合された、コマンドダイ２１２が示される。記憶装置２００の上流端部２０２および下流端部２０４が示される。一実施形態では、コマンドダイ２１２は上流端部２０２に位置する。一例では、コマンドダイ２１２はメモリダイ２１４とプロセッサ（図示せず）との間を、インターフェースで接続する。データ、アドレス情報、コマンドなどのメモリ信号は、上流端部２０２のコマンドダイ２１２を通過し、記憶装置２００から、下流端部２０４に向けて、選択されたメモリダイ２１４へ進む。
【００１０】
コマンドダイ２１２と多数の下流のメモリダイ２１４との間に結合される第１のバッファダイ２２２が示される。一実施形態では第１のバッファダイ２２２は、第１のバッファダイ２２２から下流にある、コマンドダイ２１２とメモリダイ２１４との間に送信される信号を反復するように構成される。バッファダイを記憶装置２００内のダイのスタックに追加すると、信号品質および強度を向上し、下流のメモリダイ２１４との通信を強化すると考えられる。
【００１１】
一例では、いくつかのメモリダイ２１４は、コマンドダイ２１２と第１のバッファダイ２２２との間に位置する。これらのメモリダイ２１４は、コマンドダイ２１２から比較的に短い距離内にあり、所与のメモリダイ２１４の数の分は、中間バッファダイなしで、通信を受け取ることができる。図２Ａは、中間バッファダイと他方の端部の何かとの間にある４つのメモリダイ２１４を図示する。しかしながら、本開示により利点のある当業者は、他の数のバッファダイ間のダイまたはコマンドダイが可能であり、また所与の構成の信号劣化によることが、理解されるであろう。
【００１２】
一例では、第１のバッファダイ２２２は、下流方向に信号を反復し、第１のバッファダイ２２２の物理的に下流にあるメモリダイへの信号品質および強度を向上する。別の例では、第１のバッファダイ２２２は、また第１のバッファダイ２２２の物理的に上流にあるメモリダイへの信号を反復する。そのような例では、コマンドダイ２１２からの信号は、第１のバッファダイ２２２まで進むことができ、その後第１のバッファダイ２２２とコマンドダイ２１２との間にあるメモリダイ２１４まで戻る。選択例では、第１のバッファダイ２２２は下流のダイへのみ、上流のダイへのみ、または上流および下流のダイ両方の組み合わせへ、反復することができる。
【００１３】
一例では、第１のバッファダイ２２２は中継器およびバッファ回路網のみを含む。他の例では、第１のバッファダイ２２２は、メモリダイとして機能するようにも構成される。一例では、第１のバッファダイ２２２はコマンドダイ２１２であり、バッファダイとして操作するように再構成される。図２Ｂでさらに記載の通り、コマンドダイ２１２を第１のバッファダイ２２２として使用し、記憶装置２００の有効的な形成方法を提供する。
【００１４】
操作２６２は第１のメモリダイのスタックを積層することを記載し、また操作２６４は、メモリダイと通信するように、第１のコマンドダイを第１のメモリダイのスタックの端部に結合し、第１の積層型装置を形成することを記載する。一例では、得られた第１の積層型装置は、図１に示す記憶装置１００に類似する。
【００１５】
操作２６６は第２のメモリダイのスタックの積層することを記載し、また操作２６８は、メモリダイと通信するように、第２のコマンドダイを第２のメモリダイのスタックの端部に結合し、第２の積層型装置を形成することを記載する。一例では、得られた第２の積層型装置も、図１に示す記憶装置１００に類似する。
【００１６】
操作２７０は、複合スタックを形成するように、第１の積層型装置に第２の積層型装置を積層することを記載する。操作２７０は、複合スタックの内側にある第１のコマンドダイの位置、および複合スタックの外側にある第２のコマンドダイの位置を記載する。操作２７２は、次いで、第２のコマンドダイと第１のメモリダイのスタックとの間で信号を反復するように、第１のコマンドダイをバッファダイとして構成することを記載する。
【００１７】
図２Ａを例として使用し、第１の積層型装置２１０および第２の積層装置２２０が示される。図２Ａの例は、第３の積層型装置２３０をさらに図示する。３つの積層型装置から得られる構成が図２Ａに示されるが、番号は例示するためだけである。２つ以上の積層型装置を、選択された実施形態では使用してもよい。
【００１８】
中間コマンドダイをバッファダイとして再構成する実施形態では、記憶装置を形成するように、コマンドダイとともに専用のバッファダイを積層することとは対照的に、製造は簡素化されている。選択されたコマンドダイの次の再構成方法を使用し、すべての積層型装置を同じ方法で製造し、またファームウェアもしくはその他の修正を使用し、再構成することができる。図２Ｂの方法が製造の一方法として示されるが、本発明はそれに限定されていない。例えば、他の製造の選択方法では、記憶装置２００内のすべての、またはいくつかの個々のダイは、図１の記憶装置１００などの第１に形成する積層型装置とは対照的に、一つずつ互いに連結することができる。
【００１９】
図２Ａは、記憶装置２００内のダイの間を通信するように、ボンドパッド２２６に結合された、多数のＴＳＶ２２７をさらに示す。上記に記載の通り、１つのＴＳＶ２２７のみが例示されるが、上流のダイと下流のダイとの間の通信経路を形成するように、ＴＳＶ’ｓはいくつでも使用される。一式のＴＳＶによる第１のＴＳＶ経路２４０の形成が図２に記載され、記憶装置２００内のコマンドダイ２１２とメモリダイ２１４との間の実例通信経路を示す。第１のＴＳＶ経路２４０は、接続２４２および２４３により示される通り、選択されたダイ内で通信する回路網を含む。
【００２０】
第２のＴＳＶ経路２４４もまた示され、コマンドダイ２１２と第１のバッファダイ２２２との間で結合される。一例では、第２のＴＳＶ経路２４４は、第１のＴＳＶ経路２４０、および接続２４２ならびに２４３の例示と同様に、選択されたダイ内で結合する通信回路網を含む。別の例では、第２のＴＳＶ経路２４４はバイパスＴＳＶ経路である。一例では、バイパスＴＳＶ経路は、接続２４２および２４３などの接続を含まず、コマンドダイ２１２と下流のバッファダイとの間のいかなるダイとも通信する。バイパスＴＳＶ経路は有用である。例えば、接続２４２および２４３などの追加接続なく、バイパスＴＳＶ経路２４４は、低抵抗、低キャパシタンスなどのより大きな高性能を示す。
【００２１】
第３のＴＳＶ経路２４６もまた示される。一例では、第３のＴＳＶ経路２４６は、コマンドダイ２１２と第２のバッファダイ２３２との間を通信するバイパスＴＳＶである。一例では、ＴＳＶの一式はハイブリッド構成であってもよく、そのため、コマンドダイ２１２と第１のバッファダイ２２２との間のメモリダイ２１４はバイパスされるが、第１バッファダイ２２２と第２バッファダイ２３２との間のメモリダイ２１４は、アクセスされてもよい。
【００２２】
第１のバッファダイ２２２および第２のバッファダイ２３２が示されるが、本発明は、記憶装置２００の要求により、より多くのメモリダイおよびバッファダイを推定することができる。
【００２３】
図２Ａは第１のバッファダイ２２２が第１の電力調整回路２２８を含み、また第２のバッファダイ２３２が第２の電力調整回路２３８を含む実施形態を、さらに示す。電力調整回路２２８、２３８はバッファダイの雑音を低減するために使用し、下流のダイへよりきれいで、より反復可能な信号を供給する。電力調整回路の例は、昇圧回路（例えば、下流のダイへの電力増幅）および雑音低減回路（例えば、雑音フィルタリングの供給）を含むが、これに限定されない。
【００２４】
一実施形態では、１つ以上の電力調整回路２２８、２３８は、省電力機能を含む。一例では、１つ以上の電力調整回路２２８、２３８が、ダイが所定の時間より長くアイドリングしているときに、関連したダイを低電力モードに入れるように構成される。ダイの選択通信回路網などの選択された機能は、必要に応じて、選択されたダイを起こすために維持してもよい。
【００２５】
一例では、コマンドダイと下流のメモリダイとの間の通信は、シリアル通信を含む。図３は本発明の実施形態によるシリアル通信の一例を示す。図３では、上記に記載の実施形態と同様、記憶装置３００はコマンドダイ３１０および多数の下流のメモリダイ３２０を含む。下流のメモリダイ３２０の一部分の間に位置するバッファダイ３３０が示される。
【００２６】
シリアル通信では、コマンドダイ３１０から経路３４０に沿いバッファダイ３３０へ、信号が送信される。例示においては、信号は１つ以上のＴＳＶを通過するが、本発明はこれに限定されない。バッファダイ３３０への他の通信経路も、使用してもよい。バッファダイ３３０では、信号は反復され、バッファダイ３３０から経路３４２に沿い、下流のメモリ位置３２２へ送信される。シリアル通信の構成では、バッファダイ３３０への単一信号が、バッファダイ３３０から出る単一信号になる。
【００２７】
別のシリアル通信の実施形態では、経路３４２に示す通り、バッファダイ３３０から下流にあるより遠いメモリ位置へ物理的に、または経路３４４に示す通り、電気的に（しかし、物理的には上流に）、信号を送信することができる。
【００２８】
上記の通信例は、コマンドダイ３１０から下流のメモリ位置３２２への、所与のＴＳＶ経路に沿った片方向通信のみを示す。他の実施形態では、各ＴＳＶ経路は双方向通信を含み、データも下流のメモリ位置３２２から返送され、またコマンドダイ３１０に戻るときに、バッファダイ３３０で反復される。片方向への信号の反復のみが使用される場合、ダイ間の各ＴＳＶノードでより少ない回路網が要求されるので、キャパシタンスは所与のＴＳＶ経路に沿い減少することがある。しかしながら、そのような実施形態では、別のＴＳＶ経路が情報を送信および受信するために使用される。双方向通信が使用される場合、処理能力は片方向のリピーター通信よりも高い。
【００２９】
一例では、コマンドダイと下流のメモリダイとの間の通信は、並列通信を含む。一例では、並列通信はバッファダイの階層構成を含む。図４は本発明の実施形態による並列通信の一例を示す。上記例示の通り、図４ではＴＳＶ経路が使用されているが、本発明はこれに限定されない。外部トレースまたは配線などの他の通信経路を、選択された通信経路に使用してもよい。
【００３０】
図４では、記憶装置４００は、上記に記載の実施形態と同様、コマンドダイ４１０および多数の下流のメモリダイ４４０を含む。コマンドダイ４１０と下流のメモリダイ４４０との間に位置する、第１のバッファダイ４２０が示される。第１のバッファダイ４２０から下流に位置し、また多数のメモリダイ４４０内に位置する、第２のバッファダイ４２２が示される。第２のバッファダイ４２２から下流に位置し、また多数のメモリダイ４４０内に位置する、第３のバッファダイ４２４が示される。
【００３１】
一例では、階層内の第１のレベルの信号は、コマンドダイ４１０からバッファダイへ送信される。図４に示す第１のレベルの信号の例は、信号４５０Ａおよび４５０Ｂを含む。一例では、階層内の第２のレベルの信号は、バッファダイからバッファダイへ送信される。図４に示す第２のレベルの信号の例は、信号４５２Ａおよび４５２Ｂを含む。一例では、階層内の第３のレベルの信号は、バッファダイからメモリダイ４４０の局所スタック内の位置へ送信される。図４に示す第３のレベルの信号の例は、信号４５４Ａ、４５４Ｂ、および４５４Ｃを含む。
【００３２】
一例では、バッファダイ間またはバッファダイとコマンドダイ４１０との間の通信は、バイパスＴＳＶ構成を使用するが、バッファダイとメモリダイ４４０との間の通信は、各メモリダイ４４０内の位置へのアクセスを含むＴＳＶを使用する。結果として、第１のレベルの信号４５０Ａと４５０Ｂ、および第２のレベルの信号４５２Ａと４５２Ｂは、第３のレベルの信号４５４Ａ、４５４Ｂ、ならびに４５４Ｃよりも低いキャパシタンスに遭遇する。
【００３３】
並列通信の実施形態では、階層内のより高い群への待機時間が削減されることがある。図４の例は、記憶装置４００の底のバッファダイを使用する第１のレベルの通信を示すが、本発明はこれに限定されない。別の例は、記憶装置４００の中間へ進む第１のレベルの通信を含み、第２のレベルまたは第３のレベルの通信は、記憶装置４００内で上下両方向に進む。
【００３４】
一例では、コマンドダイ４１０は、使用する信号経路に関するすべての階層決定を行う。選択された実施形態では、階層経路制御論理回路の少なくとも一部分が、記憶装置４００内の個々のバッファダイに局所的に位置する。
【００３５】
上記の実施形態に記載の通り、図５は記載の実施形態による記憶装置の操作方法を示す。操作５０２は、積層型記憶装置内のコマンドダイと積層型記憶装置内のメモリダイとの間で、信号を伝送することを記載する。操作５０４は、バッファダイがコマンドダイとメモリダイとの間の伝送経路内の中間位置にあるときに、バッファダイを使用し、少なくとも１回信号を反復することを記載する。上述の通り、コマンドダイとメモリダイとの間で信号を伝送することは、伝送経路に沿う１つ以上のバッファダイ含んでもよい。伝送はシリアルまたは並列通信を含んでもよく、また階層配列を含んでもよい。さらに、上述の通り、バッファダイを使用し少なくとも１回は信号を反復することは、所与のバッファダイから物理的に下流の位置への反復、または物理的に上流の位置へ反復することを含んでもよい。
【００３６】
一実施形態では、コマンドの種類にかかわらず、すべての信号経路が同じである。選択された実施形態では、選択された信号経路は、コマンドの種類などの変動基準により異なる。例えば、一実施形態では、書き込みコマンドは階層経路に従うが、読み込みコマンドはスタック内で直接下方向に経路選定して送られる。別の例では、読み込みコマンドは階層経路に従うが、書き込みコマンドはスタック内で直接上方向に経路選定して送られる。階層経路および直接経路に加えて、別の経路種類は、ポイントツーポイント経路を含んでもよい。一例では、ポイントツーポイント経路はバイパスＴＳＶを含む。
【００３７】
メモリダイのスタックが次第に大きくなるにつれて、記憶装置の下流端部の近くに位置するダイには、待機時間が問題となる。一実施形態では、データは記憶装置内に保存する前に優先順位を付けられ、より低い優先順位のデータは、より高い優先順位のデータからより離れた位置に保存される。
【００３８】
コンピュータなどの情報処理システムの一実施形態が図６に記載され、本発明の高水準の装置応用の一実施形態を示す。図６は、上記に記載の本発明の実施形態による、少なくとも１つの記憶装置を組み込んだ、情報処理システム６００の構成図である。情報処理システム６００は、本発明を使用できる電子システムの単なる一実施形態である。他の例は、ネットブック、カメラ、携帯情報端末（ＰＤＡ）、携帯電話、ＭＰ３プレーヤー、航空機、衛星、軍用車両などを含むが、これらに限定されない。
【００３９】
この例においては、情報処理システム６００は、システムの様々な構成部品を結合するシステムバス６０２を含む、データ処理システムを備える。システムバス６０２は情報処理システム６００の様々な構成部品の中で通信リンクを提供し、単一バスとして、バスの組み合わせとして、または他の適切な方法で実施されてもよい。
【００４０】
ダイアセンブリ６０４は、システムバス６０２に結合される。ダイアセンブリ６０４はいかなる回路、または操作可能で互換性のある回路の組み合わせを含んでもよい。一実施形態では、ダイアセンブリ６０４はいかなる種類でもよいプロセッサ６０６を含む。本明細書で使用される通り、「プロセッサ」とはマイクロプロセッサ、マイクロコントローラ、グラフィックプロセッサ、デジタル信号プロセッサ（ＤＳＰ）または他のいかなる種類のプロセッサもしくはプロセッサ回路などの計算回路を意味するが、これらに限定されない。
【００４１】
一実施形態では、メモリ６０７はダイアセンブリ６０４に含まれる。一実施形態では、上記の実施形態に記載の通り、メモリ６０７は、１つ以上のバッファダイを含むメモリダイのスタックを含む。一実施形態では、上記の実施形態に記載の通り、１つ以上のコマンドダイ６０８がダイアセンブリ６０４に含まれる。
【００４２】
情報処理システム６００は外部メモリ６１１も含んでもよく、外部メモリ６１１は１つ以上のハードドライブ６１２などの特定のアプリケーションに適切な、１つ以上の記憶素子を含むことができ、かつ／またはフロッピー（登録商標）ディスク、コンパクトディスク（ＣＤ）、フラッシュドライブ、デジタルビデオディスク（ＤＶＤ）などのリムーバブルメディア６１３を処理する１つ以上のドライブを含むことができる。上記の例に記載されている通り構築されたメモリは、情報処理システム６００内に含まれる。
【００４３】
情報処理システム６００は、モニタなどの表示装置６０９、スピーカーなどの追加の周辺構成部品６１０、およびキーボード、ならびに／またはマウス、トラックボール、ゲームコントローラ、音声認識装置、あるいはシステムユーザが情報処理システム６００に情報を入力し、かつ情報を受け取ることを許可する他のいかなる装置を含む、コントローラ６１４も含んでもよい。
【００４４】
本発明のいくつかの実施形態が記載されているが、上記のリストは包括的であることを意図するものではない。本明細書には具体的な実施形態が例示および説明されているが、同一の目的を達成することが見込まれるいかなる構成も、示された具体的な実施形態の代わりとなることが、当業者には認識されるであろう。本出願は、本発明のいかなる適合または変形形態も包含することが意図される。上記の記載は例示に過ぎず、これに限定されるものではないことが理解されよう。上述の実施形態の組み合わせ、および他の実施形態が、上記の記載を検証することで当業者に明らかとなるであろう。 
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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