(57)【要約】【課題】光電変換膜を薄膜化することができるようにする。【解決手段】固体撮像素子を構成する画素アレイ部に行列状に２次元配置されている画素には、フォトダイオードに対して、光が入射する側に積層され、遮光膜が埋め込まれている光電変換膜が形成されている。本技術は、例えば、グローバルシャッタ方式に対応したCMOSイメージセンサに適用できる。【選択図】図２
2015012059.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードと、
前記フォトダイオードに対して、光が入射する側に積層される光電変換膜と
を備え、
前記光電変換膜には、遮光膜が埋め込まれている
固体撮像素子。
【請求項２】
前記フォトダイオードから転送される電荷を保持するメモリ部さらに備え、
前記メモリ部は、前記遮光膜の直下に配置される
請求項１に記載の固体撮像素子。
【請求項３】
前記遮光膜は、画素サイズに合わせて形成される
請求項２に記載の固体撮像素子。
【請求項４】
前記光電変換膜は、エピタキシャル成長させることができる無機化合物半導体である
請求項１に記載の固体撮像素子。
【請求項５】
前記光電変換膜は、CIGS（Copper Indium Gallium DiSelenide）薄膜である
請求項４に記載の固体撮像素子。
【請求項６】
半導体基板にフォトダイオードを形成し、
前記半導体基板に対して、光が入射する側に、遮光膜が埋め込まれた光電変換膜を形成する
ステップを含む固体撮像素子の製造方法。
【請求項７】
フォトダイオードと、
前記フォトダイオードに対して、光が入射する側に積層される光電変換膜と
を備え、
前記光電変換膜には、遮光膜が埋め込まれている
固体撮像素子を搭載した撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子及びその製造方法、並びに撮像装置に関し、特に、光電変換膜を薄膜化することができるようにした固体撮像素子及びその製造方法、並びに撮像装置に関する。
【背景技術】
【０００２】
従来より、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。
【０００３】
また、CMOSイメージセンサの電子シャッタの方式として、グローバルシャッタ方式が提案されている（例えば、特許文献１参照）。グローバルシャッタ方式とは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものである。そのため、露光終了後に読み出しの順番を待つ間、フォトダイオードにより蓄積された光電荷を一時的に保持するために、メモリ部を搭載する必要がある。
【０００４】
この種のCMOSイメージセンサでは、遮光性能を有する遮光膜を形成して、メモリ部を遮光する必要がある。例えば、特許文献２には、遮光性能を有する遮光膜を有するCMOSイメージセンサが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２１６９７０号公報
【特許文献２】特開２０１２−２４８６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、グローバルシャッタ方式を用いたCMOSイメージセンサの構造として、半導体基板上に、光電変換部と遮光性を兼ねた光電変換膜を積層した構造を用いる場合、半導体基板にはメモリ部とトランジスタを形成し、積層する光電変換膜は、遮光性を保つ必要がある。遮光性能を向上させるためには、光電変換膜の厚膜化が有効である。
【０００７】
しかしながら、完全に遮光を行うためには、1μmあるいはそれ以上の膜厚が必要となり、膜厚が厚くなることで成膜、加工工程への負荷が大きくなる。また、膜厚が厚くなることで半導体チップの大型化につながるため、最終製品への組み込みを考慮すると、光電変換膜を薄膜化することが望まれる。
【０００８】
また、特許文献２に記載の技術では、半導体基板上に光電変換膜を積層していないため、半導体チップ面積の小型化を目的とした光電変換部とメモリ部を積層する構造には適していない。
【０００９】
本技術はこのような状況に鑑みてなされたものであり、半導体基板上に、光電変換部と遮光性を兼ねた光電変換膜を積層した構造を用いる場合に、光電変換膜を薄膜化することができるようにするものである。
【課題を解決するための手段】
【００１０】
本技術の第１の側面の固体撮像素子は、フォトダイオードと、前記フォトダイオードに対して、光が入射する側に積層される光電変換膜とを備え、前記光電変換膜には、遮光膜が埋め込まれている。
【００１１】
前記フォトダイオードから転送される電荷を保持するメモリ部さらに備え、前記メモリ部は、前記遮光膜の直下に配置される。
【００１２】
前記遮光膜は、画素サイズに合わせて形成される。
【００１３】
前記光電変換膜は、エピタキシャル成長させることができる無機化合物半導体である。
【００１４】
前記光電変換膜は、CIGS（Copper Indium Gallium DiSelenide）薄膜である。
【００１５】
本技術の第１の側面の固体撮像素子においては、フォトダイオードに対して、遮光膜が埋め込まれた光電変換膜が、光が入射する側に積層される。
【００１６】
本技術の第２の側面の製造方法は、半導体基板にフォトダイオードを形成し、前記半導体基板に対して、光が入射する側に、遮光膜が埋め込まれた光電変換膜を形成するステップを含む。
【００１７】
本技術の第２の側面の製造方法においては、半導体基板にフォトダイオードが形成され、前記半導体基板に対して、光が入射する側に、遮光膜が埋め込まれた光電変換膜が形成される。
【００１８】
本技術の第３の側面の撮像装置は、フォトダイオードと、前記フォトダイオードに対して、光が入射する側に積層される光電変換膜とを備え、前記光電変換膜には、遮光膜が埋め込まれている固体撮像素子を搭載している。
【００１９】
本技術の第３の側面の撮像装置においては、フォトダイオードに対して、遮光膜が埋め込まれた光電変換膜が、光が入射する側に積層される固体撮像素子が搭載されている。
【発明の効果】
【００２０】
本技術の第１の側面乃至第３の側面によれば、光電変換膜を薄膜化することができる。
【図面の簡単な説明】
【００２１】
【図１】CMOSイメージセンサの構成例を示す図である。
【図２】単位画素の構造例を示す断面図である。
【図３】単位画素の構造例を示す上面図である。
【図４】単位画素の製造工程を示す図である。
【図５】単位画素の他の構造例を示す図である。
【図６】単位画素の他の構造例を示す図である。
【図７】CMOSイメージセンサの他の構成例を示す図である。
【図８】CMOSイメージセンサの他の構成例を示す図である。
【図９】撮像装置の構成例を示す図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しながら本技術の実施の形態について説明する。
【００２３】
＜固体撮像素子の構成例＞
【００２４】
図１は、本技術が適用される固体撮像素子としてのCMOSイメージセンサの構成例を示すブロック図である。
【００２５】
図１に示すように、CMOSイメージセンサ１００は、画素アレイ部１１１と、周辺回路部とを有する構成となっている。この周辺回路部は、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、及び、システム制御部１１５からなる。
【００２６】
CMOSイメージセンサ１００はさらに、信号処理部１１８及びデータ格納部１１９を備えている。信号処理部１１８及びデータ格納部１１９は、CMOSイメージセンサ１００と同じ基板上に搭載しても構わないし、CMOSイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも構わない。
【００２７】
画素アレイ部１１１には、光電変換素子を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。
【００２８】
画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向に沿って形成され、列ごとに垂直信号線１１７が図の上下方向に沿って形成されている。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。
【００２９】
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。
【００３０】
垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３１】
具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling）処理を行う。このカラム処理部１１３によるCDS処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、A/D（Analog/Digital）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００３２】
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に出力される。
【００３３】
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、及び、データ格納部１１９などの駆動制御を行う。
【００３４】
信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００３５】
＜単位画素の構造＞
【００３６】
次に、図２を参照して、図１の画素アレイ部１１１に行列状に配置されている単位画素１２０の具体的な構造について説明する。
【００３７】
図２では、行列状に配列される複数の単位画素１２０のうち、隣接する単位画素１２０−１及び単位画素１２０−２の近辺の断面が図示されている。ただし、以下の説明では、単位画素１２０−１と、単位画素１２０−２とを区別する必要がない場合、単に単位画素１２０と称して説明する。
【００３８】
単位画素１２０は、図の上側から順に、OCL（On Chip Lens）層１２１、光電変換層１２２、及び、半導体基板１２３が積層されて構成される。
【００３９】
OCL層１２１では、複数の小型のレンズ１３１とカラーフィルタ１３２が単位画素１２０ごとに配置される。図２には、単位画素１２０−１，１２０−２に対応して配置されたレンズ１３１−１及びカラーフィルタ１３２−１，レンズ１３１−２及びカラーフィルタ１３２−２が図示されている。
【００４０】
光電変換層１２２には、光電変換膜１４１が形成されている。光電変換膜１４１は、CuInGaS2等のCIGS（Copper Indium Gallium DiSelenide）系化合物を膜材料として用いている。ここでは、光電変換膜１４１として、シリコン（Si）よりも光の吸収率の高い膜種を用いることで、シリコンを用いた場合と比較して膜厚を薄くすることができる。
【００４１】
なお、光電変換膜１４１の膜種としては、エピタキシャル成長させることができる無機化合物半導体であれば、上述したCuInGaS2以外の化合物半導体を用いることができる。
【００４２】
例えば、CuInGaS，CuInGaSe，AgInGaSe2のほか、ヒ化ガリウム（GaAs）、リン化インジウム（InP）、二硫化鉄（FeS2）、硫化銅（Cu2S）、硫化スズ（SnS2）、バリウム・シリサイド（BaSi2）、リン化ガリウム（GaP）、インジウムガリウムリン（InGaP）など、複数の元素により構成される化合物半導体を用いることができる。
【００４３】
また、図２に示すように、光電変換膜１４１には、遮光膜１４２−１乃至１４２−３が埋め込まれている。遮光膜１４２−１乃至１４２−３は、タングステン（W）を膜材料として用いている。また、遮光膜１４２−１と１４２−２，遮光膜１４２−２と１４２−３のそれぞれの間に形成される開口部の幅は、単位画素１２０のサイズに応じた幅となる。
【００４４】
遮光膜１４２−１乃至１４２−３には、負電位を与えることで、各開口部の端の上下の光電変換膜１４１のP型の領域を繋げることができる。また、光電変換膜１４１はP型であるため、遮光膜１４２−１乃至１４２−３に負電位を与えると、各開口部の中心領域には、空乏層１４３−１，１４３−２が形成されることになる。なお、光電変換層１２２の光が入射する側には平坦化膜１４４が形成されている。
【００４５】
なお、以下の説明において、遮光膜１４２−１乃至１４２−３を特に区別する必要がない場合、単に遮光膜１４２と称する。
【００４６】
半導体基板１２３は、CMOSイメージセンサ１００に照射される入射光を受光する受光層であって、例えばp型のシリコン層（以下、「P型ウェル層（PWL）」という）１６１の内部に、複数のフォトダイオードが単位画素１２０ごとに配置されている。
【００４７】
単位画素１２０−１は、フォトダイオード（PD）１５１−１を有している。フォトダイオード１５１−１は、例えば、n型基板上に形成されたP型ウェル層１６１に対してp型層を基板表面側に形成してn型埋め込み層を埋め込むことによって形成される埋め込み型のフォトダイオードである。
【００４８】
単位画素１２０−１は、フォトダイオード１５１−１に加えて、メモリ部（MEM）１５２−１、及び、浮遊拡散領域（FD：Floating Diffusion）１５３−１を有する。
【００４９】
メモリ部１５２−１は、例えば、電荷排出時に空乏状態となる不純物濃度のn型埋め込みチャネルによって形成され、フォトダイオード１５１−１から転送された電荷を保持する。また、図２に示すように、メモリ部１５２−１は、遮光膜１４２−２の直下に配置されているため、遮光膜１４２−２により遮光されることになる。
【００５０】
浮遊拡散領域１５３−１は、例えば、不純物濃度のn型層からなる電荷電圧変換部であり、メモリ部１５２−１から転送された電荷を電圧に変換する。
【００５１】
また、単位画素１２０−２は、フォトダイオード（PD）１５１−２、メモリ部（MEM）１５２−２、及び、浮遊拡散領域（FD）１５３−２を有するが、その構成は、上述した単位画素１２０−１と同様であるため、その説明は省略する。ただし、メモリ部１５２−２は、遮光膜１４２−３の直下に配置されているため、遮光膜１４２−３により遮光されることになる。
【００５２】
図３は、図２の単位画素１２０の断面図に対応する上面図である。ただし、図３においては、１つの四角が１つの単位画素１２０に対応しており、説明の都合上、隣接する４つの単位画素１２０−１乃至１２０−４が図示されている。
【００５３】
図３に示すように、単位画素１２０−１においては、フォトダイオード１５１−１に光を導入する開口部１７１−１と光電変換膜１４１の一部以外の部分は、光電変換膜１４１に埋め込まれている遮光膜１４２により遮光されている。つまり、単位画素１２０−１の右上の位置に配置されるメモリ部１５２−１は、遮光膜１４２の直下に配置され、遮光されている。
【００５４】
また、単位画素１２０−２乃至１２０−４においては、単位画素１２０−１と同様に、光電変換膜１４１に埋め込まれている遮光膜１４２によって、メモリ部１５２−２乃至１５２−４が遮光されている。
【００５５】
なお、図３においては、メモリ部１５２−１乃至１５２−４が、４つの単位画素１２０−１乃至１２０−４の中心近傍であって遮光膜１４２の直下に配置される場合を一例に示したが、メモリ部１５２の配置位置はその位置に限らず、遮光膜１４２の直下であれば、他の位置に配置されるようにしてもよい。
【００５６】
また、図２では隣接する２つの単位画素１２０、図３では隣接する４つの単位画素１２０を一例にそれぞれ説明したが、図１の画素アレイ部１１１に行列状に配置されている他の単位画素１２０についても同様に構成される。
【００５７】
ところで、図１の画素アレイ部１１１では、フォトダイオード１５１と複数の画素トランジスタにより１画素が形成され、複数の画素が行列状に配置されている。複数の画素トランジスタはフォトダイオード１５１からの電荷を転送し、信号として読み出す素子である。画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び、選択トランジスタから構成される。
【００５８】
転送トランジスタは、例えば、フォトダイオード１５１に蓄積された電荷をメモリ部１５２に転送する第１転送トランジスタと、メモリ部１５２に保持された電荷を浮遊拡散領域１５３に転送する第２トランジスタからなる。例えば、図２に示すように、第１転送トランジスタ１６２−１，１６２−２は、半導体基板１２３の表面から深さ方向に延在した縦型構造として形成される。
【００５９】
リセットトランジスタは、電源Vrstと浮遊拡散領域１５３との間に接続され、そのゲート電極に、制御パルスが印加されることで、浮遊拡散領域１５３をリセットする。増幅トランジスタは、ドレイン電極が電源Vddに接続され、ゲート電極が浮遊拡散領域１５３に接続される。また、選択トランジスタは、ドレイン電極が増幅トランジスタのソース電極に、ソース電極が垂直信号線１１７にそれぞれ接続される。
【００６０】
選択トランジスタは、ゲート電極に制御パルスが印加されることで、信号を読み出すべき単位画素１２０を選択する。そして、増幅トランジスタは、選択トランジスタによって画素信号を読み出す対象となる単位画素１２０が選択された場合、浮遊拡散領域１５３の電圧を示す画素信号を読み出して増幅して、ソース電極から出力する。選択トランジスタは、増幅トランジスタからの画素信号を、垂直信号線１１７を介してカラム処理部１１３に供給する。
【００６１】
以上のように構成される単位画素１２０を有するCMOSイメージセンサ１００は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード１５１に蓄積された電荷を、遮光されたメモリ部１５２へ転送することで、グローバルシャッタ動作（グローバル露光）を実現する。このグローバルシャッタ動作により、全画素一致した露光期間による歪みのない撮像が可能となる。
【００６２】
＜単位画素の製造工程＞
【００６３】
次に、図４を参照して、単位画素１２０の製造工程を説明する。図４は、単位画素１２０の製造工程の断面構成の一例を示している。ただし、図４において、時間は、図中の上側から下側に向かう方向に進行するとする。また、図４の製造工程では、光電変換膜１４１としてCIGS、遮光膜１４２としてタングステン（W）がそれぞれ用いられるものとする。
【００６４】
まず、p型のシリコン層からなるP型ウェル層１６１を形成したのち、CIGSをエピタキシャル成長させるか、あるいはスパッタリング等を行うことで、シリコン層（Si）の表面全体にCIGSを成膜する（Ｓ１１）。さらに、CIGSの表面全体には、絶縁膜が成膜される（Ｓ１２）。
【００６５】
次に、スパッタリング等を行うことで、CIGSの表面全体に成膜された絶縁膜に、タングステン（W）を成膜する（Ｓ１３）。そして、パターニング等を行うことで、タングステン（W）の不要な部分が除去される（Ｓ１４）。また、タングステン（W）の側壁を保護するために、絶縁膜が成膜される（Ｓ１５）。
【００６６】
次に、エッジング等を行うことで、不要な絶縁膜を除去して、CIGSを露出させる（Ｓ１６）。そして、露出されたCIGSをエピタキシャル成長させる（Ｓ１７）。
【００６７】
ただし、CIGSをエピタキシャル成長させる領域において、その成長の方向（図中の上下方向又は左右方向）や成長速度は、プロセス条件により制御することができる。また、CIGSをエピタキシャル成長させる領域の端の形状であるが、例えば、垂直に近い形状や斜めの角度の形状などのあらゆる形状を、プロセス条件により制御することができる。さらに、CIGSをエピタキシャル成長させるに際し、隣の画素と繋がる前に成長を止めることで、画素間分離を行うことが可能となる。
【００６８】
以上の製造工程によって、図２に示した単位画素１２０を製造することができる。このようにして製造された単位画素１２０においては、シリコン（Si）よりも光の吸収率の高い光電変換膜１４１（例えばCIGS）を用い、光電変換膜１４１の中に遮光膜１４２が形成（挿入）されるようにすることで、光電変換膜１４１を薄膜化することができる。ただし、単位画素１２０の開口部の幅は、画素サイズに合わせて、任意の大きさに変更することができる。
【００６９】
＜単位画素の他の構造＞
【００７０】
単位画素１２０は、図２に示した構造以外の構造を用いることができる。そこで、図５及び図６を参照して、単位画素１２０の他の構造について説明する。
【００７１】
図５は、単位画素１２０において、フォトダイオードの層と、画素トランジスタの層を分けた構造を示す図である。
【００７２】
図５の単位画素１２０の構造では、p型のシリコン層からなるP型ウェル層１６１を形成したのち、シリコン（Si）をエピタキシャル成長させることで、フォトダイオード１５１を形成し、そこからさらに成長させることで、転送トランジスタ１６２を形成している。これにより、フォトダイオード１５１の層と、転送トランジスタ１６２の層とに分けることができる。そして、図４に示した製造工程によって、光電変換膜１４１が形成され、さらに光電変換膜１４１の中に遮光膜１４２が形成されることになる。
【００７３】
図５の構造を用いた場合でも、光電変換膜１４１として、シリコン（Si）よりも光電変換率が高いCIGS等を用いて、遮光膜１４２が埋め込まれるようにすることで、光電変換膜１４１を薄膜化するとともに、遮光膜１４２の直下にメモリ部１５２を配置することができる。
【００７４】
図６は、単位画素１２０において、遮光膜をさらに追加した構造を示す図である。
【００７５】
図６の構造では、図４に示した製造工程によって、光電変換膜１４１と遮光膜１４２が形成されたのち、CVD絶縁膜１４５を形成している。CVD絶縁膜１４５には、複数の遮光膜１４６−１乃至１４６−３が所定の間隔で埋め込まれている。また、CVD絶縁膜１４５上には、平坦化膜１４４が形成されている。
【００７６】
図６の構造を用いた場合でも、光電変換膜１４１として、シリコン（Si）よりも光電変換率が高いCIGS等を用いて、遮光膜１４２が埋め込まれるようにすることで、光電変換膜１４１を薄膜化するとともに、遮光膜１４２の直下にメモリ部１５２を配置することができる。
【００７７】
なお、図５の構造と、図６の構造とを組み合わせて、フォトダイオード１５１の層と、画素トランジスタの層を分けた構造において、遮光膜１４６が埋め込まれたCVD絶縁膜１４５を形成するようにしてもよい。
【００７８】
以上のように、本技術によれば、半導体基板１２３上に、光電変換膜１４１を積層した構造を用いる場合に、光電変換膜１４１として、CIGS等のシリコンよりも光電変換率が高い無機化合物半導体を用い、遮光膜１４２が埋め込まれるようにすることで、光電変換膜１４１の膜厚を薄くすることができる。その結果、成膜、加工工程の負担を小さくすることができるとともに、最終製品への組み込みがし易くなるという利点がある。
【００７９】
また、本技術では、遮光膜１４２を一様に形成するのではなく、例えば、画素サイズに合わせた開口部に応じた形状とすることができるので、フォトダイオード１５１から転送される電荷を保持するメモリ部１５２を、遮光膜１４２の直下に配置して、遮光することができる。これにより、遮光膜１４２の下層領域を有効に利用することができる。また、遮光膜１４２により遮光することで、画素間分離をすることが可能となる。
【００８０】
＜固体撮像素子の構成の変形例＞
【００８１】
上述した説明では、図１に示したように、データ格納部１１９をカラム処理部１１３の後段において信号処理部１１８に対して並列的に設ける構成としたが、これに限られるものではない。例えば、図７に示すように、データ格納部１１９をカラム処理部１１３と並列的に設け、水平駆動部１１４による水平走査によって同時に読み出されたデータに対し、後段の信号処理部１１８で信号処理を実行する構成を採ることも可能である。
【００８２】
さらに、図８に示すように、画素アレイ部１１１の列ごとあるいは複数列ごとにA/D変換するA/D変換機能をカラム処理部１１３に持たせるとともに、当該カラム処理部１１３に対してデータ格納部１１９及び信号処理部１１８を並列的に設け、信号処理部１１８においてアナログ又はデジタルでノイズ除去処理を行った後、データ格納部１１９及び信号処理部１１８での各処理を列ごとあるいは複数列ごと実行する構成を採ることも可能である。
【００８３】
なお、本技術は、固体撮像素子への適用に限られるものではない。すなわち、本技術は、デジタルスチルカメラやデジタルビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【００８４】
＜本技術を適用した電子機器の構成例＞
【００８５】
図９は、本技術を適用した電子機器としての、撮像装置の構成例を示す図である。
【００８６】
図９の撮像装置３００は、レンズ群などからなる光学部３０１、上述した単位画素１２０の各構成が採用される固体撮像素子３０２、及び、カメラ信号処理回路であるDSP(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、及び、電源部３０８も備える。DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、及び、電源部３０８は、バスライン３０９を介して相互に接続されている。
【００８７】
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、上述した実施の形態に係るCMOSイメージセンサ１００等の固体撮像素子、すなわちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
【００８８】
表示部３０５は、例えば、液晶パネルや有機EL(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)、フラッシュメモリ等の記録媒体に記録する。
【００８９】
操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、及び、操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【００９０】
固体撮像素子３０２として、上述した実施の形態に係るCMOSイメージセンサ１００を用いることで、kTCノイズをも含めたノイズ低減処理が可能となるので、高いS/Nを確保することができる。従って、デジタルスチルカメラやデジタルビデオカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。
【００９１】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【００９２】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【００９３】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【００９４】
また、本技術は、以下のような構成をとることができる。
【００９５】
（１）
フォトダイオードと、
前記フォトダイオードに対して、光が入射する側に積層される光電変換膜と
を備え、
前記光電変換膜には、遮光膜が埋め込まれている
固体撮像素子。
（２）
前記フォトダイオードから転送される電荷を保持するメモリ部さらに備え、
前記メモリ部は、前記遮光膜の直下に配置される
（１）に記載の固体撮像素子。
（３）
前記遮光膜は、画素サイズに合わせて形成される
（１）又は（２）に記載の固体撮像素子。
（４）
前記光電変換膜は、エピタキシャル成長させることができる無機化合物半導体である
（１）に記載の固体撮像素子。
（５）
前記光電変換膜は、CIGS（Copper Indium Gallium DiSelenide）薄膜である
（４）に記載の固体撮像素子。
（６）
半導体基板にフォトダイオードを形成し、
前記半導体基板に対して、光が入射する側に、遮光膜が埋め込まれた光電変換膜を形成する
ステップを含む固体撮像素子の製造方法。
（７）
フォトダイオードと、
前記フォトダイオードに対して、光が入射する側に積層される光電変換膜と
を備え、
前記光電変換膜には、遮光膜が埋め込まれている
固体撮像素子を搭載した撮像装置。
【符号の説明】
【００９６】
１００  CMOSイメージセンサ，  １１１  画素アレイ部，  １２０，１２０−１乃至１２０−４  単位画素，  １２１  OCL層，  １２２  光電変換層，  １２３  半導体基板，  １４１  光電変換膜，  １４２，１４２−１乃至１４２−３  遮光膜，  １５１，１５１−１乃至１５１−４  フォトダイオード，  １５２，１５２−１乃至１５２−４  メモリ部，  １５３，１５３−１，１５３−２  浮遊拡散領域，  ３００  撮像装置，  ３０２  固体撮像素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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