(57)【要約】  コンピュータメモリデバイスのマルチサイト検査の方法及び装置。コンピュータメモリデバイスを検査する方法の実施形態は、各々がシリアライザ出力とデシリアライザ入力とを有する複数のメモリデバイスを結合する段階を含み、第１のメモリデバイスのシリアライザ出力は、複数のメモリデバイスのうちの１つ又はそれよりも多くのメモリデバイスのデシリアライザ入力と結合される。更に、本方法は、各メモリデバイスの検査発生器を用いて検査信号パターンを発生させる段階と、各メモリデバイスにおいて検査信号パターンをシリアル化する段階と、検査が第１の検査モードと第２の検査モードとを含むメモリデバイスの検査に向けてシリアル化済み検査パターンを送信する段階とを含む。【選択図】図６
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【特許請求の範囲】
【請求項１】
コンピュータメモリデバイスを検査する方法であって、
各々がシリアライザ出力とデシリアライザ入力とを有する複数のメモリデバイスを結合し、第１のメモリデバイスの該シリアライザ出力が、該複数のメモリデバイスのうちの１つ又はそれよりも多くのメモリデバイスのデシリアライザ入力と結合される段階と、
各メモリデバイスの検査発生器を用いて検査信号パターンを発生させる段階と、
各メモリデバイスにおいて前記検査信号パターンをシリアル化し、検査が第１の検査モードと第２の検査モードとを含む該複数のメモリデバイスの検査に向けて該シリアル化済み検査パターンを送信する段階と、
を含むことを特徴とする方法。
【請求項２】
前記第１の検査モードは、シリアルＩＯ（入力−出力）検査モードであり、前記第２の検査モードは、メモリインタフェース検査モードであることを特徴とする請求項１に記載の方法。
【請求項３】
前記シリアルＩＯ検査モードは、前記メモリインタフェース検査モードから分離されることを特徴とする請求項２に記載の方法。
【請求項４】
前記シリアルＩＯ検査モードに対する検査パターンが、前記メモリインタフェース検査モードに対して許可されない検査パターンを含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記複数のメモリデバイスの前記検査は、該メモリデバイスの結合ワイヤ上の断線故障、縮退故障、及び橋絡故障のうちの１つ又はそれよりも多くを含む故障に関する検査を含むことを特徴とする請求項２に記載の方法。
【請求項６】
前記メモリデバイスの結合ワイヤの前記検査を実施するための検査経路を確立する段階を更に含むことを特徴とする請求項５に記載の方法。
【請求項７】
前記複数のメモリデバイスの前記検査は、検査デバイス間のクロックスキュー許容範囲の検査を含むことを特徴とする請求項２に記載の方法。
【請求項８】
前記メモリインタフェース検査モードは、自己ループバック検査を確立する段階を含み、該自己ループバック検査は、第１のデバイスのシリアライザを該第１のデバイスのデシリアライザに接続する段階を含むことを特徴とする請求項２に記載の方法。
【請求項９】
前記メモリインタフェース検査モードは、クロック間スキュー検査を確立する段階を含み、該クロック間スキュー検査は、第１のデバイスのシリアライザを該第１のデバイスのデシリアライザに接続する段階を含むことを特徴とする請求項２に記載の方法。
【請求項１０】
前記メモリデバイスの各々において１つ又はそれよりも多くの検査信号を受信し、該受信した検査信号を該コンピュータメモリデバイスのエラーチェッカーを用いて比較してデバイス不良を判断する段階と、
前記メモリデバイスに関する不良情報を収集する段階と、
を更に含むことを特徴とする請求項１に記載の方法。
【請求項１１】
前記収集された不良情報を検査後に前記メモリデバイス間で通信する段階を更に含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
１つ又はそれよりも多くの欠陥メモリデバイスを前記収集された不良情報に少なくとも部分的に基づいて識別する段階を更に含むことを特徴とする請求項１０に記載の方法。
【請求項１３】
デバイスが前記複数の検査信号経路のうちの１つ又はそれよりも多くにおいて機能する場合に該デバイスを軽微な欠陥を有すると判断する段階を更に含むことを特徴とする請求項１０に記載の方法。
【請求項１４】
前記複数のメモリデバイスの各々に対して時間スキューを確立する段階を更に含むことを特徴とする請求項１に記載の方法。
【請求項１５】
前記メモリデバイスの複数の検査に対して該メモリデバイスのための前記時間スキューを変更する段階を更に含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
複数の検査信号経路を確立する段階と各検査信号経路に関する不良情報を収集する段階とを更に含むことを特徴とする請求項２に記載の方法。
【請求項１７】
前記複数の検査信号経路を確立する段階は、前記シリアルＩＯ検査モードのための第１の検査信号経路と前記メモリインタフェース検査モードのための第２の検査信号経路とを確立する段階を含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記複数の検査信号経路を確立する段階は、前記コンピュータメモリデバイスに対する制御信号を送信する段階を含むことを特徴とする請求項１６に記載の方法。
【請求項１９】
データの格納のための１つ又はそれよりも多くのメモリバンクと、
データをシリアル化するシリアライザを含む出力と、
データを逆シリアル化するデシリアライザを含む入力と、
メモリの検査に向けて１つ又はそれよりも多くの検査パターンを発生させる検査発生器と、
受信データにおけるエラーを検出するエラー検出器と、
前記メモリバンクに結合したスイッチ及びポート論理と、
第１の検査モードのための第１の検査経路と第２の検査モードのための第２の検査経路とを含む１つ又はそれよりも多くの検査経路をメモリ装置に対して確立する１つ又はそれよりも多くのスイッチング要素と、
を含むことを特徴とするメモリデバイス。
【請求項２０】
前記第１の検査経路は、シリアルＩＯ（入力−出力）検査モードのための検査経路であり、前記第２の検査経路は、メモリインタフェース検査モードのための検査経路であることを特徴とする請求項１９に記載のメモリデバイス。
【請求項２１】
メモリ検査装置にエラーデータを提供するエラー出力を更に含むことを特徴とする請求項１９に記載のメモリデバイス。
【請求項２２】
メモリデバイスが、第２のメモリデバイスとのメモリデバイスの検査に加わる時に、メモリデバイスは、メモリデバイスによって発生又は収集されたエラーデータの１つ又はそれよりも多くの要素を該第２のメモリデバイスに転送することになることを特徴とする請求項２１に記載のメモリデバイス。
【請求項２３】
メモリデバイスが、第２のメモリデバイスとのメモリデバイスの検査に加わる時に、メモリデバイスは、該第２のメモリデバイスによって発生又は収集されたエラーデータの１つ又はそれよりも多くの要素を該第２のメモリデバイスから受信することになることを特徴とする請求項２１に記載のメモリデバイス。
【請求項２４】
前記１つ又はそれよりも多くのスイッチング要素は、前記出力シリアライザに１つ又はそれよりも多くのスイッチング要素を含むことを特徴とする請求項１９に記載のメモリデバイス。
【請求項２５】
前記出力シリアライザにおける前記１つ又はそれよりも多くのスイッチング要素は、該出力シリアライザから前記入力デシリアライザまで信号をループバックする状態を含むことを特徴とする請求項２４に記載のメモリデバイス。
【請求項２６】
前記１つ又はそれよりも多くのスイッチング要素は、メモリから又は前記検査発生器からのデータのいずれかを選択して前記シリアライザ出力に印加するスイッチング要素を含むことを特徴とする請求項１９に記載のメモリデバイス。
【請求項２７】
前記１つ又はそれよりも多くのスイッチング要素は、前記入力デシリアライザから又は前記検査発生器からのデータのいずれかを選択して前記メモリバンクに印加するスイッチング要素を含むことを特徴とする請求項１９に記載のメモリデバイス。
【請求項２８】
各々がシリアライザ出力とデシリアライザ入力とを有する複数のメモリデバイスのうちの１つ又はそれよりも多くのメモリデバイスからデータを受信する入力であって、第１のメモリデバイスの該シリアライザ出力が、該複数のメモリデバイスのうちの１つ又はそれよりも多くの該メモリデバイスのデシリアライザ入力と結合される前記入力と、
前記１つ又はそれよりも多くのメモリデバイスからの前記データをエラーに対して検査するエラーチェッカーであって、該複数のメモリデバイスの第１の態様を検査するための第１の検査モードと該複数のメモリデバイスの第２の態様を検査するための第２のモードとを有する前記エラーチェッカーと、
を含むことを特徴とするメモリ検査装置。
【請求項２９】
前記第１のモードは、シリアルＩＯ（入力−出力）検査モードであり、前記第２の検査モードは、メモリインタフェース検査モードであることを特徴とする請求項２８に記載のメモリ検査装置。
【請求項３０】
データを第１のデータフォーマットから第２のデータフォーマットに変換する復号器を更に含むことを特徴とする請求項２８に記載のメモリ検査装置。
【請求項３１】
前記第１のデータフォーマットは、第１のビット数を含むフォーマットであり、前記第２のデータフォーマットは、低減したビット数を含むフォーマットであることを特徴とする請求項３０に記載のメモリ検査装置。
【請求項３２】
前記１つ又はそれよりも多くのメモリデバイスから受信される前記データは、該１つ又はそれよりも多くのメモリデバイスに関する不良情報を含み、該メモリデバイスは、１つ又はそれよりも多くの検査信号を受信し、かつコンピュータメモリのエラーチェッカーを用いて該受信信号を比較してデバイス不良を判断することを特徴とする請求項２８に記載のメモリ検査装置。
【請求項３３】
前記メモリデバイスを通る検査信号のための経路を確立する１つ又はそれよりも多くのスイッチング要素を更に含み、
前記検査リレーは、制御信号によって制御される、
ことを特徴とする請求項２８に記載のメモリ検査装置。
【請求項３４】
検査パターン信号を生成する検査パターン供給源を更に含むことを特徴とする請求項２８に記載のメモリ検査装置。
【請求項３５】
プロセッサによって実行された時に該プロセッサをして、
各々がシリアライザ出力とデシリアライザ入力とを有する複数のメモリデバイスを結合し、第１のメモリデバイスの該シリアライザ出力が、該複数のメモリデバイスの該メモリデバイスのうちの１つ又はそれよりも多くのデシリアライザ入力と結合される段階と、
各メモリデバイスの検査発生器を用いて検査信号パターンを生成する段階と、
各メモリデバイスにおいて前記検査信号パターンをシリアル化し、検査が第１の検査モードと第２の検査モードとを含む該複数のメモリデバイスの検査に向けて該シリアル化済み検査パターンを送信する段階と、
を含む作動を実施させる命令のシーケンスを表すデータが格納されたコンピュータ可読媒体であって、
第１の検査モードが、シリアルＩＯ（入力−出力）検査モードであり、第２の検査モードが、メモリインタフェース検査モードである、
ことを特徴とするコンピュータ可読媒体。
【請求項３６】
前記シリアルＩＯ検査モードは、前記メモリインタフェース検査モードから分離されることを特徴とする請求項３５に記載の媒体。
【請求項３７】
前記シリアルＩＯ検査モードに対する検査パターンが、前記メモリインタフェース検査モードに対して許可されない検査パターンを含むことを特徴とする請求項３６に記載の媒体。
【請求項３８】
前記複数のメモリデバイスの前記検査は、該メモリデバイスの結合ワイヤ上の断線故障、縮退故障、及び橋絡故障のうちの１つ又はそれよりも多くを含む故障に関する検査を含むことを特徴とする請求項３５に記載の媒体。
【請求項３９】
前記命令は、前記プロセッサをして、
前記メモリデバイスの結合ワイヤの前記検査を実施するために検査経路を確立する段階、
を含む作動を実施させる命令を更に含む、
ことを特徴とする請求項３８に記載の媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般的にコンピュータメモリ及びシリアル入力／出力（ＩＯ）の分野に関し、より具体的には、コンピュータメモリデバイス及びシリアルＩＯポートのマルチサイト検査の方法及び装置に関する。
【背景技術】
【０００２】
コンピュータメモリデバイスは、技術の進歩が各デバイス内の一層小さい構成要素を可能にするので、益々密なアーキテクチャを有している。従って、各メモリデバイスは、検査されるメモリがより複雑になったので、検査に対してより複雑になってきている。
【０００３】
シリアルポートメモリデバイス内では、検査を必要とする益々多くのメモリ副部品及びシリアルＩＯポートが存在する。そのようなデバイスの検査は、試験回路の代わりにメモリセルに向けてより多くのシリコン区域を空け、かつ基板検査に大きな労力と経費を費やすことを一般的に強いられる製造業者に実質的に難題を課している。
【０００４】
この環境の中で、製造業者は、費用を低減するという重圧を受けながら益々多くのメモリ基板又はデバイスを製作している。この理由から、製造業者は、複数のデバイスをいかにして効率的に検査し、一方で検査されたメモリデバイスのうちのどれが実際に欠陥を含むか、及びいかなる種類の欠陥が存在するかを正確に判断するという問題に直面している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願出願番号第１２／４９７．３７１号明細書
【特許文献２】米国特許出願出願番号第１２／３５９，０２５号明細書
【非特許文献】
【０００６】
【非特許文献１】「高性能シリアルバス規格（Ｓｔａｎｄａｒｄ  ｆｏｒ  ａ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｓｅｒｉａｌ  Ｂｕｓ）」、１３９４〜１９９５、ＩＥＥＥ、１９９６年８月３０日発刊及び相補
【発明の概要】
【発明が解決しようとする課題】
【０００７】
コンピュータメモリデバイス及びシリアルＩＯポートのマルチサイト検査の方法及び装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の第１の態様において、コンピュータメモリデバイスを検査する方法は、各々がシリアライザ出力とデシリアライザ入力とを有する複数のメモリデバイスを結合する段階を含み、第１のメモリデバイスのシリアライザ出力は、複数のメモリデバイスのうちの１つ又はそれよりも多くのメモリデバイスのデシリアライザ入力と結合される。更に、本方法は、各メモリデバイスの検査発生器を用いて検査信号パターンを発生させる段階と、各メモリデバイスにおいて検査信号パターンをシリアル化する段階と、検査が第１の検査モードと第２の検査モードとを含む複数のメモリデバイスの検査に向けてシリアル化済み検査パターンを送信する段階とを含む。
【０００９】
本発明の第２の態様において、メモリデバイスは、データの格納のための１つ又はそれよりも多くのメモリバンクと、データをシリアル化するためのシリアライザを含む出力と、データを逆シリアル化するためのデシリアライザを含む入力とを含む。更に、デバイスは、メモリの検査に向けて１つ又はそれよりも多くの検査パターンを発生させるための検査発生器と、受信データにおけるエラーを検出するためのエラー検出器とを含む。更に、デバイスは、メモリバンクに結合したスイッチ及びポート論理と、第１の検査モードのための第１の検査経路と第２の検査モードのための第２の検査経路とを含む１つ又はそれよりも多くの検査経路をメモリ装置に対して確立する１つ又はそれよりも多くのスイッチング要素とを含む。
【００１０】
本発明の第３の態様において、メモリ検査装置は、各々がシリアライザ出力とデシリアライザ入力とを有する１つ又はそれよりも多くのメモリデバイスからデータを受信する入力を含み、第１のメモリデバイスのシリアライザ出力は、１つ又はそれよりも多くの他のメモリデバイスのデシリアライザ入力と結合される。更に、装置は、１つ又はそれよりも多くのメモリデバイスからのデータをエラーに対して検査するためのエラーチェッカーを含み、エラーチェッカーは、複数のメモリデバイスの第１の態様を検査するための第１の検査モードと、複数のメモリデバイスの第２の態様を検査するための第２のモードとを有する。
【００１１】
本発明の実施形態は、類似の参照番号が類似の要素を指す添付図面の図内に限定ではなく一例として示している。
【図面の簡単な説明】
【００１２】
【図１】ホストとＳＰＤＲＡＭメモリデバイスの間のインタフェースの実施形態の図である。
【図２】ＳＰＤＲＡＭメモリアーキテクチャの実施形態の図である。
【図３】ＳＰＤＲＡＭ検査構造を含むデバイスの実施形態に対する指令セットの図である。
【図４】検出システムの実施形態によって検出される製造工程欠陥の図である。
【図５】ＳＰＤＲＡＭメモリ及び内蔵検査構造を収容するホストデバイスの実施形態の図である。
【図６】ＳＰＤＲＡＭインタフェース検査アーキテクチャの実施形態の図である。
【図７】ＳＰＤＲＡＭ検査発生器の実施形態の図である。
【図８】シリアルＩＯ検査発生器を利用するＳＰＤＲＡＭ指令発生器の実施形態の図である。
【図９】検査データ指令拡張器の実施形態の図である。
【図１０】エラー検査システムの実施形態の図である。
【図１１】差動シリアルＩＯ結合ワイヤ上の故障を検査するための検査構造の実施形態の図である。
【図１２】差動結合ワイヤ上の断線故障検出の実施形態の図である。
【図１３】検査デバイス及び検査デバイス間のクロックスキュー許容範囲に対するマルチサイト検査環境の実施形態の図である。
【図１４】デバイスのための自己ループバック検査モードの実施形態の図である。
【図１５】ＳＰＤＲＡＭメモリ内の自己ループバックモードの実施形態の図である。
【図１６】デバイス間検査経路の実施形態の図である。
【図１７】マルチサイト検査アーキテクチャの実施形態における自己ループバック接続の図である。
【図１８】マルチサイト検査アーキテクチャの図である。
【図１９】自己ループバック検査経路を通じたデバイス検査のためのマルチサイト検査構成の実施形態の図である。
【図２０】デバイス間検査経路の実施形態の図である。
【図２１】コンピュータメモリ基板又は他のメモリデバイスのマルチサイト検査のための工程の実施形態を示す流れ図である。
【図２２】実施形態に利用することができるコンピュータデバイスの実施形態の図である。
【発明を実施するための形態】
【００１３】
一般的に、本発明の実施形態は、コンピュータメモリデバイス及びシリアルＩＯポートのマルチサイト検査の方法及び装置のためのものである。
【００１４】
一部の実施形態では、コンピュータメモリデバイスは、複数のメモリデバイス又は基板の相互接続を通じて検査することができる。一部の実施形態では、検査対象のメモリは、動的ランダムアクセスメモリ（ＤＲＡＭ）を含む。一部の実施形態では、メモリデバイスは、高速シリアルＩＯを通じてアクセスされるメモリを有するシリアルポートＤＲＡＭ（ＳＰＤＲＡＭ）デバイスである。一部の実施形態では、ＳＰＤＲＡＭ検査構造は、同じシリアルＩＯリンクを通じて高速シリアルＩＯリンク（第１の検査モード）とメモリインタフェース論理（第２の検査モード）の両方を検査することができる。
【００１５】
シリアルポートメモリは、高速シリアルＩＯポートを通じてメモリにアクセスすることを可能にする新しいメモリアクセス技術である。シリアルポートメモリ技術は、物理（ＰＨＹ）層におけるシリアライザ−デシリアライザ（ＳＥＲＤＥＳ）回路の革新を促進する。高速シリアルＩＯインタフェースは、ホストとメモリの間に高帯域幅通信チャンネルを与える。送信の前に並列データをシリアル化することができ、シリアル化されたデータは、受信機端において並列データに逆シリアル化することができる。シリアルリンクの利点は、ピンの全数を低減するのにそのようなリンクを使用することができ、同時にトレースマッチ及び輻輳を排除することによってデバイスのためのレイアウト問題が単純化されるという点である。各ポートは独立しているので、ポート間で位相関係を維持する必要は全くない。
【００１６】
一部の実施形態では、複数のメモリデバイスが同時に検査され、これをマルチサイト検査と呼ぶ場合がある。同時の検査は、検査コストの低減を可能にすることができ、メモリ及びＩＣ部品の検査費用を低減することは、全体の部品コストを低減するのに重要な要素である。従って、複数の部品を並行して検査することができるマルチサイト検査技術は、狙いを定めた検査コスト目標を提供するのを助ける上で利用することができる。しかし、特に、検査に対して複数のデバイスが相互接続される場合にマルチサイト検査において一般的に挙げられる問題は、他のデバイスにわたって広がったデバイスのエラー情報を収集すること、及びエラーが検出された場合に検査中の複数のユニットのどの１つ又は複数のユニットが欠陥を有するユニットであるかを判断することの難しさである。一部の実施形態では、デバイスのエラー情報を収集する段階（エラー位置特定と呼ぶ）は、検査中に相互作用する検査下のデバイス間でエラー情報を通信することによって得られる。検査コスト及び検査の複雑さの軽減には、リレーのような検査器ハードウエアの最適化が重要である。一部の実施形態では、シリアルＩＯのマルチサイト検査は、効率的で有効な検査を提供するのに利用することができる相互作用するシリアライザとデシリアライザの間のようなデバイス間のクロックスキュー許容範囲を含む。
【００１７】
図１は、ホストとＳＰＤＲＡＭメモリデバイスの間のインタフェースの実施形態の図である。例示するシステムでは、メモリデバイス１１５はＤＲＡＭ（動的ランダムアクセスメモリ）であり、特に、シリアルポートＤＲＡＭ（ＳＰＤＲＡＭ）である。ＳＰＤＲＡＭは、高速シリアルＩＯポートを通じてメモリにアクセスすることを可能にするＤＲＡＭメモリアクセス技術である。ＳＰＤＲＡＭは、オンチップシステム（ＳＯＣ）のようなホスト１１０と結合することができる。図１には、メモリ１１５とホスト１１５の間のＳＰＤＲＡＭ高速シリアルインタフェース１０５の実施形態をシステムレベルに示している。一部の実施形態では、ＳＰＤＲＡＭ高速シリアルインタフェースは、物理（ＰＨＹ）層におけるシリアライザ−デシリアライザ（ＳＥＲＤＥＳ）回路の革新を促進する。この実施形態では、ホスト物理層１４０は、シリアライザ１２０を含む送信機１３０を含み、メモリ物理層１４５は、デシリアライザ１２５を含む受信機１３５を含む。一部の実施形態では、ＳＰＤＲＡＭ高速シリアルインタフェース１０５は、ホストＰＨＹ層１４０とメモリＰＨＹ層１４５の間に高帯域幅通信チャンネルを与える。作動時には、並列データは、送信の前にシリアル化され、シリアル化されたデータは、受信機端において並列データに逆シリアル化される。従って、シリアライザ−デシリアライザの対は、メモリ１１５とホスト／ＳＯＣ１１０の間に通信チャンネルを形成する。
【００１８】
図２は、ＳＰＤＲＡＭメモリアーキテクチャの実施形態の図である。この実施形態では、ＳＰＤＲＡＭメモリ２００は、４つのポート２３０の各々に対して独立したバンクアクセスを有する４チャンネルシリアルメモリである。ポート２３０は、例えば、各方向に最大５Ｇｂｐｓ（ギガビット毎秒）で指令又は書込データを送信し、一方、同時に読取データを受信するための４ワイヤ差動送受信リンクを含むことができる。一部の実施形態では、メモリには内蔵検査構造が与えられ、検査構造は、メモリ及びインタフェースの検査に関連して使用される。例示するように、メモリ２００は、更に、ポート論理２１０を通じてこの図にはバンク０から７として示す複数のＤＲＡＭコアバンク２０５に接続した各ポートに対する物理層２１５を含む。更に、位相ロックループ回路２２０又は基準クロック信号２３５を生成する他のそのような回路が例示されている。
【００１９】
図３は、ＳＰＤＲＡＭ検査構造を収容するデバイスの実施形態に対する指令セットの図である。指令３００は、予備充電指令、バンク活性化（ＡＢＮＫ）指令、活性化（ＡＣＴ）指令、並びに書込及び読取指令を含むＤＲＡＭメモリを検査するために多くの場合に利用されるメモリ指令を含む。この実施形態では、各指令の長さは、１７ビット又は送信に向けて符号化される場合は２０ビットであり、指令は、ｓｙｎｃ指令及びメモリ指令を含む。しかし、実施形態は、いずれの特定の指令セット又は指令構造にも限定されない。
【００２０】
図４は、検出システムの実施形態によって検出される製造工程欠陥の図である。この図では、メモリ４３０に結合された第１の送信機又は受信機４１０及び第２の送信機又は受信機４２０を含むものとして示すＳＰＤＲＡＭデバイス４００における製造欠陥は、結合ワイヤ上又はダイ上に存在する可能性がある。ある一定の差動結合ワイヤ欠陥は、欠陥の存在下でデータ通信を正常に達成することができるので、検出することが困難である可能性がある。差動ワイヤのうちの１つの上の断線欠陥は、例えば、許容することができ、残りのワイヤを通じて通信を実施することができる。一部の実施形態では、ダイ上、特に、メモリ上の欠陥は、ＳＰＤＲＡＭメモリインタフェース及びシリアルＩＯインタフェースを検査するために存在する同じ内蔵自己検査（ＢＩＳＴ）ハードウエアを用いて検査することができる。
【００２１】
一部の実施形態では、ＳＰＤＲＡＭ検査構造は、同じシリアルＩＯリンクを通じて高速シリアルＩＯリンク（第１の検査モード）とメモリインタフェース論理（第２の検査モード）の両方を検査することができる。図５は、内蔵検査構造を収容するＳＰＤＲＡＭメモリ及びホストデバイスの実施形態の図である。図５は、例えば、オンチップシステム（ＳＯＣ）内に埋め込むことができるメモリＰＨＹ層チップ及びホストＰＨＹ層におけるＳＰＤＲＡＭ検査構造の実施形態を示している。一部の実施形態では、シリアルＩＯリンクとメモリインタフェース論理とを検査するのに同じ検査構造が使用される。
【００２２】
一部の実施形態では、上述のように、シリアルＩＯの検査は、メモリインタフェース論理の検査から分離される。メモリインタフェースの検査は、検査下のメモリデバイスにおいて検査パターンが、ＳＰＤＲＡＭプロトコルに準拠することを必要とする場合がある。しかし、シリアルＩＯインタフェースの検査は、ＳＰＤＲＡＭプロトコルとは独立したものとすることができる。検査の分離は、完全なシリアルＩＯインタフェース検査が、ＳＰＤＲＡＭプロトコルによって許容されるものよりも多い検査パターンを必要とする可能性があるという点で有利である場合がある。シリアルＩＯ検査の分離は、検査パターン準拠制約条件を撤廃するのに使用することができ、シリアルＩＯ検査中により様々な検査パターンを適用することを可能にすることができる。様々な検査パターンの豊富なセットは、高い検査網羅率を得る上で重要な要素である。本出願の目的では、シリアルＩＯ検査パターンは、１７ビットベース又は２０ビットベースのものとすることができるので、基本的な概念を示すのに本明細書では２０ビットを使用する。
【００２３】
図５では、シリアルＩＯ及びメモリインタフェースを対象とする内蔵自己検査（ＢＩＳＴ）ハードウエアは、シリアルＩＯ検査構造及びメモリインタフェース検査構造それぞれを含む。シリアルＩＯ検査構造及びメモリインタフェース検査構造を総称してＳＰＤＲＡＭ検査構造と呼ぶ場合がある。例示するように、検査システムは、シリアルＩＯインタフェース５３０によってリンクされたＳＰＤＲＡＭメモリ５０５とホスト又は他のデバイス５４０とを含む。ＳＰＤＲＡＭメモリは、メモリインタフェース検査構造５１０、シリアルＩＯ検査構造５１５、並びにシリアルＩＯインタフェース５３０を通じてＰＨＹコアにリンクするためのシリアライザ５２０及びデシリアライザ５２５を含む。ホストは、メモリインタフェース検査構造５５０及びシリアルＩＯ検査構造５４５、並びにシリアルＩＯインタフェース５３０を通じてメモリ５０５にリンクするためのシリアライザ５６０及びデシリアライザ５５５を含む。
【００２４】
図６は、ＳＰＤＲＡＭインタフェース検査アーキテクチャの実施形態の図である。この実施形態では、ＳＰＤＲＡＭメモリ又はホスト６００は、ＳＰＤＲＡＭインタフェース検査構造６０５を含む。この実施形態では、検査構造６０５は、ＳＰＤＲＡＭ検査発生器６１０及び４つのエラーチェッカー６２０を含み、図６では、各エラーチェッカー６２０をＥＣで表している。各エラーチェッカー６２０は、ポート６２５のうちの１つと結合され、各ポートは、インタフェースを通じた通信のためにシリアライザ６３０及びデシリアライザ６３５を含む。例示的な実施では、検査発生器６１０は、２０ビット検査パターンを発生させるように作動可能なＳＰＤＲＡＭ指令発生器６１２と、２０ビット検査パターンを８０ビット検査パターンに拡張し、各２０ビットパターンを検査属性埋め込み（ＴＰＥ）ユニット６１５を通じて４つ全てのポートに直接又はメモリインタフェースを通じて分配するための指令拡張器６１４とを含む。各ポート内のエラーチェッカー６２０は、デシリアライザにおいて観察される到着する検査パターン又は検査データのストリーム内のエラーを独立して検査することができる。エラー情報は、通信することができるように検査発生器に供給される。
【００２５】
図７は、ＳＰＤＲＡＭ検査発生器の実施形態の図である。この実施形態では、検査発生器７００は、ＳＰＤＲＡＭ指令発生器７０５と、指令拡張器７１５と、４つの検査属性埋め込み（ＴＰＥ）ユニット７２０とから構成される。シリアルＩＯ検査発生器７１０を含む指令発生器７０５は、メモリ、メモリインタフェース、及びシリアルＩＯインタフェースに関する検査を生成することができる。指令拡張器７１５は、１つの指令を受け入れ、各々が各シリアルＩＯに送出される４つの指令を生成するように構成される。ａｄｄｒＣｍｄ指令及びｅｒｒＣｍｄ指令の状態に基づいて、指令拡張器７１５は、メモリにアクセスし、４つ全てのシリアルポートに関するエラー情報を通信するための適正な指令を生成することができる。各ＴＰＥユニットは、様々な検査パターンを全てのＰＨＹチャンネルに制御可能なハードウエアオーバーヘッドで供給するために、各チャンネルにおいて検査パターンを変調するように独立して有効にすることができる。各ＴＰＥユニットのハードウエアオーバーヘッドは、チップ上の全てのＰＨＹチャンネルによって共有されるＳＰＤＲＡＭ検査発生器のものよりも有意に小さいとすることができる。
【００２６】
図８は、シリアルＩＯ検査発生器を利用するＳＰＤＲＡＭ指令発生器の実施形態の図である。この実施形態では、ＳＰＤＲＡＭ指令発生器の実施形態は、指令発生コントローラ８２０と、復号器８２５と、データ及びアドレス発生器８０５とを含む。一部の実施形態では、指令発生ユニット８１５の指令発生コントローラ８２０は、シリアルＩＯ検査発生器８１０を含むデータ及びアドレス発生器８０５を用いて望ましい検査を配置する。シリアルＩＯ検査発生器８１０は、シリアルＩＯインタフェースを検査するのに使用することができる。生成されるシリアルＩＯ検査パターンは、ＳＰＤＲＡＭ指令である必要はないが、未処理データパターンである必要がある。指令発生ユニット８１５は、指令拡張を助けるために、ＲＥＡＤ又はＷＲＴＥのようなメモリアクセス指令に向けてａｄｄＣｍｄを生成することができる。指令発生ユニット８１５は、エラーチェッカーによって供給されるエラー情報を通信するために、ｅｒｒＣｍｄと共にカスタム指令又は特殊パターンを発生させることができる。この実施形態では、指令発生ユニット８１５、並びにデータ及びアドレス発生器８０５は、自動検査発生器８３０から信号を受信する。
【００２７】
いずれの外部検査パターン供給源も設けられない場合には、メモリ及びメモリインタフェースに対する検査パターンは、シリアルＩＯ発生器８１０を用いて内部で生成することができる。図８は、そのようなＳＰＤＲＡＭメモリ検査発生器の図である。メモリ検査データは、本質的に非常に反復的かつ相補的であるので、これらのデータの種類は、シリアルＩＯ検査発生器から与えることができる。例えば、１つの検査データは、全てのメモリ位置に１を書き込むことができ、それに全ての位置で１を読み取る段階が続き、再度全ての位置にゼロを書き込む段階が続き、以降同様に続く。検査データパターンフィールドＧ［１９：９］は、必要な検査データパターンを供給するのに使用することができる。復号器８２５は、Ｇ［１９：９］の内容に基づいて望ましい検査データパターンを発生させることができる。相補的な検査データは、同じシリアルＩＯ検査発生器８１０から供給することができ、又はパターン制御入力ｐａｔＣｔｒを用いて対応する検査データの補数を取ることから取得することができる。読取／書込制御信号は、ＡＴＥ８３０から供給することができる。一部の実施形態では、バースト検査データ生成が、Ｇ［８：０］内で利用可能な９ビットよりも小さい数のアドレスビットしか必要としないので、検査データパターンフィールドＧ［１９：９］は、必要に応じて増大させることができる。
【００２８】
一部の実施形態では、検査データ拡張器は、単一の検査データ項目を複数の検査データ項目に復号することができる。一例では、検査データ拡張器は、２０ビットの検査データを複数の２０ビット検査に拡張することができる。例示目的で、本明細書は、一般的に４×の検査データ拡張器を使用するシステム又は工程を説明する。しかし、実施形態は、いずれの特定の拡張にも限定されない。一部の実施形態では、システムは、４×の拡張の特性が８×の拡張においても妥当になるように拡張可能なものとすることができる。図９は、検査データ拡張器の実施形態の図である。図９は、特定的に４×の検査データ拡張器構造の実施形態を示している。一部の実施形態では、各２０ビットの拡張済み検査データは、ＳＰＤＲＡＭメモリチップの内側の各シリアルＩＯポート又はポート論理に分配することができる。図９は、バンクアドレス計算ユニット９０５を含む検査データ拡張器９００の実施形態を示している。この実施形態では、ＳＰＤＲＡＭ指令は、ａｄｄｒＣｍｄ＝１によって示すことができるアドレスを保持する。一部の実施形態では、指令は、バンクアドレス９１０を例外として４倍に複製することができる。この実施形態では１１から８までのビット位置、すなわち、Ｅ［１１：８］を占有するバンクアドレスは、メモリ検査を並行して実施するために４つの異なる互いに排他的なバンクアドレスに変換される。同様にｅｒｒＣｍｄ＝１の場合には、対応するエラーチェッカーのエラー情報を保持するのにバンクアドレスフィールドを使用することができる。検査結果は検査の終了時点で通信されるので、検査が完了した後にｅｒｒＣｍｄを論理１にアサートすることができる。
【００２９】
一部の実施形態では、エラーチェッカーは、シリアルＩＯ検査パターンとＳＰＤＲＡＭ指令ベースの検査パターンの両方を処理することができる。図１０は、エラー検査システムの実施形態を示している。図１０は、特定的にＳＰＤＲＡＭエラーチェッカーを示している。この実施形態では、エラー検査システム１０００は、復号器（ＤＥＣ）１０１０と、ＳＹＮＣ検出器１０２０と、エラーチェッカー１０３０とを含み、復号器１０１０は、２０ビットデータを１７ビットデータに変換する。一部の実施形態では、ＳＰＤＲＡＭ指令を必要とする検査において、エラーチェッカー１０３０は、ＤＡＴＡ指令及び全てのｓｙｎｃ指令を認識することができる。一部の実施形態では、メモリに対するエラー検査は、１７ビットデータ領域内に実施することができる。検査中には、例えば、ｄ［１６：０］をＤＡＴＡ指令又はＳＹＮＣ指令で占有することができる。ｄ［１６：０］が、目標とする指令とは別のいずれかのものを保持するか又はｄ［１５：０］内にいずれかの不正な読取データを有する場合には、エラーチェッカー１０３０は、エラーフラグを立てるように作動する。
【００３０】
ＤＡＴＡ指令は、１７ビットデータ領域内に１ビットの指令フィールド（ｄ［１６］）を有する２バイト（ｄ［１５：０］）のデータから構成される。ｄ［１６］は、１９ビット符号化データ領域内のｅ［１９］に等しく、すなわち、ｄ［１６］＝ｅ［１９］である。ＤＡＴＡ指令の検出は、ｅ［１９］＝１又はｄ［１６］＝１によってフラグが立てられ、メモリからの読取データの検証に向けてエラーチェッカー１０３０を起動するのに使用することができる。エラー検出器１０３０は、ＳＹＮＣ指令を検出した場合に、前の状態を維持するように作動させることができる。
【００３１】
上述のように、メモリ検査パターンは、反復的なものとすることができる。メモリ検査パターンは、例えば、全てのメモリ位置にゼロ（又は１）を書き込むことができ、それにゼロ（１）を読み取る段階が続く。別の形態では、検査データ及びその補数をそれぞれ全ての偶数メモリ位置及び奇数メモリ位置に書き込むことができる。一部の実施形態では、システムは、既存の反復的検査パターンから検査属性を抽出することができる。一部の実施形態では、システムは、検査属性を擬似ランダムメモリ検査パターン内に埋め込むことができる。これらの検査属性は、専用メモリパターン比較器を組み込むことなくＳＰＤＲＡＭエラーチェッカー内で検査下のメモリの検証するのに検査することができる。検査パターンからの検査属性の抽出は、２００９年７月２日出願の「コンピュータメモリ検査構造（Ｃｏｍｐｕｔｅｒ  Ｍｅｍｏｒｙ  Ｔｅｓｔ  Ｓｔｒｕｃｔｕｒｅ）」という名称の米国特許出願出願番号第１２／４９７．３７１号明細書に示されている工程を含むことができる。
【００３２】
図１１は、差動シリアルＩＯ結合ワイヤ上の故障を検査するための検査構造の実施形態の図である。図１１では、ＳＰＤＲＡＭ検査発生器１１１５と、エラーチェッカー１１２０と、シリアライザ−デシリアライザ（ＳＥＲＤＥＳ）１１１０とを含むＳＰＤＲＡＭデバイスＭｋ１１０５は、ＳＰＤＲＡＭ検査発生器１１６５と、エラーチェッカー１１６０と、ＳＥＲＤＥＳ１１５５とを含むＳＰＤＲＡＭデバイスＭｋ＋１（１１５０）と結合される。この実施形態では、接続制御機能（ＳＥＲＤＥＳ１１１０又は１１５５内のトランジスタとして表す）を起動又は停止することにより、検査経路を確立することができる。例えば、ｓｅｒ［ｍ，０］＝１の場合には、シリアライザの対応する出力を正として表すことができ、デバイスＭｋ１１０５の出力は、デバイスＭｋ＋１（１１５０）のデシリアライザに接続される。しかし、ｓｅｒ［ｍ，０］＝０という値は、シリアライザの出力を接断させることになる。単なる例示目的で制御機能をトランジスタとして表しており、制御機能の実施は、様々な実施形態において様々な形態を取ることができる。制御機能は、例えば、対象信号が遮断又は抑制されるように信号供給源を制御するための制御回路又はプログラムをシステム機能内に組み込むことによって達成することができる。可制御性及び診断分解能を高めるために、デシリアライザ内で同じ接続制御機能を使用することができる。
【００３３】
図１２は、差動結合ワイヤ上の断線故障検出の実施形態の図である。図１２では、ＳＰＤＲＡＭ検査発生器１２１５と、エラーチェッカー１２２０と、ＳＥＲＤＥＳ１２１０とを含むＳＰＤＲＡＭデバイスＭｋ１２０５は、ＳＰＤＲＡＭ検査発生器１２６５と、エラーチェッカー１２６０と、ＳＥＲＤＥＳ１２５５とを含むＳＰＤＲＡＭデバイスＭｋ＋１（１２５０）と結合される。一例では、破損した結合ワイヤは、図１２に示すように結合ワイヤを断線状態に留める。そのような欠陥の検出では、制御機能を有効にし、ｓｅｒ［ｍ，０］＝１及びｓｅｒ［ｈ，１］＝１、かつ他の制御入力を論理０に留めることによって検査経路を構成することができる。この検査構成の下では、デバイスＭｋ１２０５又はデバイスＭｋ＋１（１２５０）の送信機がそれぞれのシリアライザを通じて全ての接続したデシリアライザに１０１０．．１０１０検査パターンを送信する場合に、結合ワイヤが破損すると、受信デバイスにおいて検査パターンを回復することができない。従って、各デシリアライザにおけるデータ回復の成否を検査することにより、破損した結合ワイヤ欠陥を検出して位置を特定することができる。一部の実施形態では、制御機能によって検査経路を確立することにより、供給電力又は接地への差動結合ワイヤをモデル化する縮退故障、又は差動結合ワイヤのいずれかの他の結合ワイヤへの短絡をモデル化する橋絡故障を同様に検出することができる。縮退故障では、例えば、検査経路内で一定の論理値が示され、いずれの検査パターンも回復されない。橋絡故障の検出では、異なる検査パターンが相互作用する送信機と受信機の各対に印加された場合に、橋絡故障は、ＲＸにおける検査パターンの回復を妨げ、かつ検出される。一部の実施形態では、検査法は、２００９年１月２３日出願の「相互接続における故障検査（Ｆａｕｌｔ  Ｔｅｓｔｉｎｇ  ｆｏｒ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ）」という名称の米国特許出願出願番号第１２／３５９，０２５号明細書に示されている検査法を含むことができる。
【００３４】
図１３は、デバイスを検査し、更に検査デバイス間のクロックスキュー許容範囲を検査するためのマルチサイト検査環境の実施形態の図である。図１３では、ＳＰＤＲＡＭ検査発生器１３１０と、エラーチェッカー１３１５と、シリアライザ（ＳＥＲ）１３２５と、デシリアライザ（ＤＥＳ）１３３０とを含むＳＰＤＲＡＭデバイスＭｋ１３０５は、ＳＰＤＲＡＭ検査発生器１３６０と、エラーチェッカー１３６５と、ＳＥＲ１３７５とＤＥＳ１３８０とを含むＳＰＤＲＡＭデバイスＭｋ＋１（１３５０）と結合される。デバイスＭｋ１３０５とデバイスＭｋ＋１（１３５０）の間の信号経路を制御するために、ＤＥＳ１３３０は、マルチプレクサ１３３５又は他のスイッチング要素と結合され、ＤＥＳ１３８０は、マルチプレクサ１３８５又は他のスイッチング要素と結合される。しかし、デバイス間の信号経路に対する制御は、異なる実施形態において異なる場合がある。
【００３５】
並行して検査されるあらゆる偶数個のデバイス、例えば、２Ｎ個のデバイスでは、検査下のデバイスから構成されるＮ個の対を図１３に示すように接続することができる。例示する接続では、各デバイスに対して自己ループバック経路を確立することができ、この経路は、デバイスのメモリを含むデバイス自体を検査するのに使用される。デバイスＭｋ１３０５においてＲｅｆＣｌｋ０と例示し、デバイスＭｋ＋１においてＲｅｆＣｌｋ１と例示するデバイスのクロック間のクロックスキューを変化させることによってデバイスのスキュー許容範囲の検証するのにデバイス間の相互接続経路を利用することができ、この場合、検査に向けて接続されるデバイスの対に対してＭ＝２である。一部の実施形態では、シリアルＩＯ検査は、メモリ検査から分離される。デバイスを検査するためのシステム及び方法の実施形態を示すために、メモリ検査の前にシリアルＩＯ検査を別々に実施することができ、又は各検査が他方の検査を妨害することなしにシリアルＩＯ検査をメモリ検査と同時に実施することができる。デバイスＭｋの自己ループバック検査及びクロック間スキュー検査のエラー情報をそれぞれＥＳ［Ｍｋ］及びＥＩ［Ｍｋ］で表す場合がある。一部の実施形態では、自己ループバック検査と相互接続経路検査の両方中に、差動結合ワイヤ欠陥を対象とすることができる。一部の実施形態では、得られるエラー情報は、デバイスＭｋ１３０５に対してＥｒｒｏｒ［Ｍｋ］レジスタ内に記録し、デバイスＭｋ＋１（１３５０）に対してＥｒｒｏｒ［Ｍｋ＋１］レジスタ内に記録することができる。
【００３６】
図１４は、デバイスのための自己ループバック検査モードの実施形態を示している。図１４では、ＳＰＤＲＡＭ検査発生器１４１０と、エラーチェッカー１４１５と、ＳＥＲ１４２５と、ＤＥＳ１４３０とを含むＳＰＤＲＡＭデバイスＭｋ１４０５は、ＳＰＤＲＡＭ検査発生器１４６０と、エラーチェッカー１４６５と、ＳＥＲ１４７５と、ＤＥＳ１４８０とを含むＳＰＤＲＡＭデバイスＭｋ＋１（１４５５）と結合される。ＤＥＳ１４３０は、マルチプレクサ１４３５又は他のスイッチング要素と結合されてデバイスＭｋ１４０５におけるループバック経路を形成し、ＤＥＳ１４８０は、マルチプレクサ１４８５又は他のスイッチング要素と結合されてデバイスＭｋ＋１（１４５０）におけるループバック経路を形成する。従って、各ＰＨＹ内のシリアライザは、同じＰＨＹ内のデシリアライザに接続される。
【００３７】
図１５は、ＳＰＤＲＡＭメモリ内の自己ループバックモードの実施形態を示している。この実施形態では、メモリ１５００（図１４のデバイスＭｋ１４０５又はデバイスＭｋ＋１（１４５５））は、メモリバンク１５０５と、ＤＥＳ１５３０にループバックする信号をＳＥＲ１５２５に誘導するように信号Ｔｅｓｔ１（この実施形態では値「０」を有する）によって制御される第１のマルチプレクサ１５４０又は他のスイッチング要素に結合したスイッチ及びポート論理１５１０とを含む。ＤＥＳ１５３０は、ワイヤ１５３５及び経路１５５５に結合され、誤差信号を供給することができるＳＰＤＲＡＭエラーチェッカー１５２０に信号を供給する。更に、ＳＰＤＲＡＭ検査発生器１５１５は、信号Ｔｅｓｔ１（この実施形態では値「１」を有する）によって制御される第２のマルチプレクサ１５５０又は他のスイッチング要素と結合され、生成した検査信号をスイッチ及びポート論理１５１０に供給する。自己ループバック検査モードでは、図１５に例示するように、メモリインタフェースを含むメモリを検査するために生成される検査パターンは、ＳＰＤＲＡＭ検査発生器１５１５から生成することができる。生成された検査指令は、メモリデバイスインタフェースに供給され（スイッチ及びポート論理１５１０及びメモリバンク１５０５にもたらされる）、検査応答は、シリアルＩＯ自己ループバック経路（ＳＥＲ１５２５からＤＥＳ１５３０までの）を通じてエラーチェッカーに送出される。
【００３８】
図１１に例示する経路制御を設けることにより、同時に差動結合ワイヤ欠陥を対象とすることができる。一部の実施形態では、シリアルＩＯ検査は、メモリに係わりなく実施される。そのようなシリアルＩＯ検査経路は、図１５でＴｅｓｔ１＝１を与えることによって確立することができる。シリアルＩＯ検査モード中に、生成された検査パターンは、シリアライザ１５２５に直接印加され、エラー検査に向けて自己ループバック経路を通じて、接続したデシリアライザ１５３０において受信される。
【００３９】
図１６は、デバイス間検査経路の実施形態の図である。この実施形態では、マルチサイト検査構成の実施形態は、検査中に相互作用する２つの相互接続したデバイスを含む。図１６では、ＳＰＤＲＡＭ検査発生器１６１０と、エラーチェッカー１６１５と、ＳＥＲ１６２５と、ＤＥＳ１６３０と、エラーレジスタ１６２０（エラー［Ｍｋ］）とを含むＳＰＤＲＡＭデバイスＭｋ１６０５は、ＳＰＤＲＡＭ検査発生器１６６０と、エラーチェッカー１６６５と、ＳＥＲ１６７５と、ＤＥＳ１６８０と、エラーレジスタ１６７０（エラー［Ｍｋ］）とを含むＳＰＤＲＡＭデバイスＭｋ＋１（１６５５）と結合される。ＤＥＳ１６３０は、マルチプレクサ１６３５又は他のスイッチング要素と結合されてデバイスＭｋ＋１（１６５５からの経路を形成し、ＤＥＳ１６８０は、マルチプレクサ１６８５又は他のスイッチング要素と結合されてデバイスＭｋ１６０５からの経路を形成する。
【００４０】
この実施形態では、各デバイスのシリアライザは、別のデバイスのデシリアライザに接続される。生成された検査パターンは、一方のデバイスのシリアライザから送信され、他方のデバイスのデシリアライザにおいて回復される。その後に、回復された検査パターンは、エラーに対して検査される。しかし、この検査構成に関する問題は、エラーが局在化されないことであり、すなわち、デバイスの送信機に関連するエラーが他方のデバイス上のエラーチェッカーにおいて検出され、同じデバイス上のエラー検出器によって報告されるエラー内に反映されないことになる。従って、エラー位置を可能にするために、検査後にエラー情報がデバイス間（エラー［Ｍｋ］１６２０とエラー［Ｍｋ＋１］１６７０の間）で通信される。ＳＰＤＲＡＭ指令発生器（１６１０又は１６６０）は、エラーチェッカーからエラー情報を受信し、この情報を他の接続デバイスに送信する。エラー情報の到着を受けて、エラーチェッカー（１６１５又は１６６５）は、受信したエラー情報に基づいてエラー情報を更新する。一部の実施形態では、エラーレジスタ（１６２０及び１６７０）は、２つの相互作用デバイス間でやりとりされる。各エラーチェッカーは、やりとりされたエラーレジスタの内容に基づいて最終的なエラーを更新する。例示的なマルチサイト検査は、以下の通りに要約することができる。
１．ｃｔｒｌ＝０／／自己ループバック検査構成／／、
２．メモリを含む各デバイスを独立して検査する、
３．ＥS［Ｍｋ］を取得する、
４．ｃｔｒｌ＝１／／クロック間スキュー検査構成／／、
５．クロック間スキュー許容範囲検査に対して検査する、
６．ＥI［Ｍｋ］を取得する、
７．自己ループバック検査及び／又はクロック間スキュー許容範囲検査のエラー情報を交換する、及び
８．やりとりされたエラー情報に基づいてエラー情報を更新する。
【００４１】
以下に提供する表１は、自己ループバック検査及びクロック間スキュー検査から得られたエラー情報に基づく検査判断を要約している。エラー指示子ＥS［Ｍｋ］、ＥI［Ｍｋ］、及びＥI［Ｍｋ＋１］は、デバイスＭｋの送信機（ＴＸ［Ｍｋ］）及び受信機（ＲＸ［Ｍｋ］）を含む検査経路から得られた検査結果を含む。この表では、ＥS［Ｍｋ］は、自己ループバック検査のエラー情報を含む。クロック間スキュー検査のエラー情報は、２つの相互作用するデバイスＭｋ内とＭｋ＋１内とに配分される。ＥI［Ｍｋ］で表すＲＸ［Ｍｋ］に関するクロック間スキュー検査のエラー情報は、デバイスＭｋ内のエラーチェッカーから得られる。ＥI［Ｍｋ＋１］で表すＴＸ［Ｍｋ］に関するエラー情報は、デバイスＭｋ＋１に対して利用可能であり、検査完了後に供給されるデータのようなデータの交換を通じて得られる。一部の実施形態では、デバイスＭｋの検査判断をより正確にするために、表１内には含まれていないＥS［Ｍｋ＋１］で表すデバイスＭｋ＋１の自己ループバック検査の結果が組み込まれる。一部の実施形態では、エラー情報交換中にクロック間スキューをゼロに設定することができる。ＥI［Ｍｋ＋１］という項は、デバイスＭｋ＋１に存在するＥI［Ｍｋ＋１］の複写又は交換されたものを表している。検査中にいずれのエラーも検出されない場合には、ＥS［Ｍｋ］＝０、ＥI［Ｍｋ］＝０、及びＥI［Ｍｋ＋１］＝０であり、デバイスは、検査に合格する。しかし、ＥS［Ｍｋ］＝１の場合には、ＥI［Ｍｋ］＝１及びＥI［Ｍｋ＋１］＝１であり、デバイスは検査に不合格になる。一部の実施形態では、ＥS［Ｍｋ］＝１である場合にデバイスは欠陥を有すると判断され、いずれの自己ループバック検査不良も伴わない全ての他の不良は軽微なものと見なされる。一部の実施形態では、軽微な不良を有すると分類されたデバイスは、後に合格デバイスと共に再検査される。再検査を通過するデバイスは、より小さいクロックスキュー閾値を用いて更に審査することができる。一部の実施形態では、クロック間スキュー検査の無効性を示すために、ＥS［Ｍｋ＋１］が組み込まれる。この組み込みは、自己ループバック検査に不合格になるデバイスが、クロック間スキュー検査に対して信頼性が高くない可能性があるという理由から行われる。軽微な不良を有して不合格になるデバイスＭｋ（すなわち、ＥS［Ｍｋ］＝０）がＥS［Ｍｋ＋１］＝１を含む場合には、このデバイスは、別々に分類されて再検査される。
【００４２】
一部の実施形態では、診断分解能を高めるために、表１に提供している個々の不良事例を使用することができる。例えば、検査下のデバイスは、クロック間スキュー検査中に不合格になる可能性がある。この実施形態では、ＥS［Ｍｋ］＝０及びＥI［Ｍｋ］＝１の場合に、不良は、ＲＸ［Ｍｋ］とＴＸ［Ｍｋ＋１］の間のクロックスキュー又は／及びＴＸの健全性に関連すると推測することができる。対応データを吟味した後に、不合格となったデバイスが満足できる閾値スキューを求めるためにスキューを変更することができる。デバイスが自己ループバック検査においてのみ不合格になる場合、すなわち、ＥS［Ｍｋ］＝１及びＥI［Ｍｋ］＝ＥI［Ｍｋ＋１］＝０である場合には、一部の欠陥が、ＴＸ［Ｍｋ］及びＲＸ［Ｍｋ］の不良が通信されるという結果をもたらした可能性がある。例えば、一部の欠陥は、ＴＸ［Ｍｋ］内の差動信号の間の対内スキューを増大させるが、ＲＸ［Ｍｋ］内の対内スキュー許容範囲を縮小させる可能性がある。従って、自己ループバック検査中にＴＸ［Ｍｋ］とＲＸ［Ｍｋ］が接続される場合には、検査パターンをＲＸ［Ｍｋ］において適正に回復することができず、従って、これらのパターンは、検査に不合格になる。しかし、ＴＸ［Ｍｋ＋１］又はＲＸ［Ｍｋ＋１］を接続することは、検査中に対内スキューを抑制するのを助けることができるので、ＴＸ［Ｍｋ］及びＲＸ［Ｍｋ］は、クロック間スキュー検査に合格することができる。一部の実施形態では、ＴＸとＲＸの両方を含む不合格となったデバイスを診断に向けて特徴付けることができる。いずれかの他のクロック間スキュー不良と組み合わせた自己ループバック検査不良は、より明確な不良であると推測することができる。表１の最後の３つの事例は、不合格構成要素のためのものである。一部の実施形態では、クロック間検査においてのみ不合格になるデバイスは、軽微な不良を有して合格したものと見なすことができる。軽微な不良を有して合格したデバイスは、合格したデバイスとは別々に分類され、緩いクロック間スキュー許容範囲を容認することができる用途に適用することができる。
【００４３】
（表１）
2013531329.tif 000003
【００４４】
一部の実施形態では、システムは、欠陥を有する部品の系統的な位置特定を可能にする。本解説の目的で、図１３に提供するマルチサイト検査環境を仮定するが、実施形態は、この実施に限定されない。一部の実施形態では、様々な検査経路を通じてマルチサイト検査を実施することができ、各経路に関する結果を収集することができる。例えば、検査経路は、信号「ｃｔｒｌ」の状態を用いて表すことができ、これは、ｃｔｒｌを指定された状態に強制することによって指定された検査経路を取得することができることによる。自己ループバック検査経路を通じたマルチサイト検査は、例えば、ｃｔｒｌ＝０で表すことができ、クロック間スキュー検査経路は、ｃｔｒｌ＝１で表すことができる。
【００４５】
以下の表２及び表３は、不合格検査経路を構成するＴＸ値及びＲＸ値のリストを要約している。表２及び表３では、ＴＸ［Ｍｋ］及びＲＸ［Ｍｋ］をＴMk及びＲMkで表している。不合格検査経路に含まれる送信機及び受信機のリストをＥS［Ｍｋ］に示し、ＥI［Ｍｋ］をＦＡＩＬ（Ｍｋ、ＥS［Ｍｋ］、ＥI［Ｍｋ］）で表している。例えば、自己ループバック検査には合格するが、クロック間スキュー検査には不合格になることを示すＦＡＩＬ（Ｍｋ、ＥS［Ｍｋ］、ＥI［Ｍｋ］）は、ＦＡＩＬ（Ｍｋ，０，１）で表すことができる。検査下のデバイスＤに対して、ＦＡＩＬ（Ｄ、ＥS［Ｄ］、ＥI［Ｄ］）は、以下の通りに定義される。
FAIL (D, 0, 0) = { };
FAIL (D, 1, 0) =  {{TD, RD}x{S}} ∪ FAIL (D, 0, 0) = {(TD, S), (RD, S)};
FAIL (D, 0, 1) =  {{ TD, RD}x{I}} ∪ FAIL (D, 0, 0) = {(TD, I), (RD, I)};
FAIL (D, 1, 1) =  FAIL (D, 0, 1) ∪FAIL (D, 1, 0) ∪ FAIL (D, 0, 0) = {(TD, S), (RD, S), (TD, I), (RD, I)} = {(TD, *), (RD, *)};
ここで、｛ＴD，ＲD｝×｛Ｓ，Ｉ｝は直積集合であり、Ｓ及びＩは、それぞれ自己ループバック検査及び相互接続検査を表している。｛（ＴD，Ｓ），（ＴD，Ｉ）｝及び｛（ＲD，Ｓ），（ＲD，Ｉ）｝は、それぞれ｛（ＴD，*）｝及び｛（ＲD，*）｝と略記することができる。例えば、デバイスＭｋ内の自己ループバック検査経路からもたらされるエラーは、｛（ＴMk，Ｓ），（ＲMk，Ｓ）｝で表すことができる。一部の実施形態では、相互作用するデバイスの全てのエラー情報を分析に向けて別々に利用可能にすることができるので、診断にはクロック間スキュー検査に関するエラー情報の交換は必要ではない。自己ループバック検査からもたらされるＦＡＩＬ（Ｍｋ、ＥS［Ｍｋ］、ＥI［Ｍｋ］）を表の第２の行に提供しており、この場合、ＥS［Ｍｋ］，ＥI［Ｍｋ］＝１，０である。同様に、クロック間スキュー検査からもたらされるＦＡＩＬ（Ｍｋ、ＥS［Ｍｋ］、ＥI［Ｍｋ］）を表の第３の行に提供しており、この場合、ＥS［Ｍｋ］，ＥI［Ｍｋ］＝０，１である。
【００４６】
自己ループバック検査とクロック間スキュー検査の両方からもたらされるＦＡＩＬ（Ｍｋ、ＥS［Ｍｋ］、ＥI［Ｍｋ］）は、全ての他の場合の和集合演算によって取得することができる。すなわち、ＦＡＩＬ（Ｍｋ，１，１）＝｛｝∪｛（ＴMk+1，Ｉ），（ＲMk，Ｉ）｝∪｛（ＴMk，Ｓ），（ＲMk，Ｓ）｝＝｛（ＴMk，Ｓ），（ＲMk，*），（ＴMk+1，Ｉ）｝であり、この場合（ＲMk，*）は、（ＲMk，Ｉ）及び（ＲMk，Ｓ）を表している。（ＲMk，*）に示すＲMkのようないずれかの検査経路において不合格になる構成要素は、欠陥を有する可能性が高い。同じ分析をデバイスＭｋ＋１に対して実施することができる。
【００４７】
（表２）
2013531329.tif 000004
【００４８】
（表３）
2013531329.tif 000005
【００４９】
一部の実施形態では、欠陥を有する部品の位置を特定するのに、図１３のデバイスＭｋ及びＭｋ＋１に対して収集された不良情報を以下の通りに使用することができる。
FAIL (Mk, ES[Mk], EI[Mk]) ∪ FAIL (Mk+1, ES[Mk+1], EI[Mk+1])
【００５０】
例えば、マルチサイト検査がＦＡＩＬ（Ｍｋ，０，１）及びＦＡＩＬ（Ｍｋ＋１，１，０）をもたらした場合には、ＦＡＩＬ（Ｍｋ，０，１）∪ＦＡＩＬ（Ｍｋ＋１，１，０）＝｛（ＴMk+1，*），（ＲMk，Ｉ），（ＲMk+1，Ｓ）｝である。集合演算の結果は、ＴＸ［Ｍｋ＋１］が欠陥を有する可能性があることを示している。不良の根本原因を究明するために、計算された不良情報を用いて受信機を更に分析することができる。
【００５１】
一部の実施形態では、デバイスＭｋとＭｋ＋１との全ての対に対して、マルチサイト検査の診断手順は、以下の通りに要約することができる。
１．ｃｔｒｌ＝０、
３．マルチサイト自己ループバック検査を実施する、
４．ＥS［Ｍｋ］及びＥS［Ｍｋ＋１］を判断する、
５．ｃｔｒｌ＝１、
６．定義されたクロック間スキューを用いてマルチサイトクロック間スキュー検査を実施する、
７．ＥI［Ｍｋ］及びＥI［Ｍｋ＋１］を判断する、
８．Ｆ（Ｍｋ，Ｍｋ＋１）＝ＦＡＩＬ（Ｍｋ，ＥS［Ｍｋ］，ＥI［Ｍｋ＋１］）∪ＦＡＩＬ（Ｍｋ，ＥS［Ｍｋ＋１］，ＥI［Ｍｋ］）を計算する、
９．Ｆ（Ｍｋ，Ｍｋ＋１）＝｛｝である場合に段階１４に進む、
１０．∀（Ｘj，*）∈Ｆ（Ｍｋ，Ｍｋ＋１）である場合には、デバイスｊ内のＸjが欠陥を有する可能性があり、ここで、ｊ∈｛Ｍｋ，Ｍｋ＋１｝である、
１１．Ｆ（Ｍｋ，Ｍｋ＋１）＝Ｆ（Ｍｋ，Ｍｋ＋１）−｛（Ｘj，*）｜（Ｘj，*）∈Ｆ（Ｍｋ，Ｍｋ＋１）｝、
１２．ＦＡＩＬ（ｊ，０，１）⊂Ｆ（Ｍｋ，Ｍｋ＋１）の場合には、 {(Tj, I), (Rj
2013531329.tif 000006
1, I)}において軽微な不良、
１３．ＦＡＩＬ（ｊ，１，０）⊂Ｆ（Ｍｋ，Ｍｋ＋１）の場合には、｛（Ｔj，Ｓ），（Ｒj，Ｓ）｝において自己ループバック不良、及び
１４．必要に応じてクロック間スキューを変更して段階６に戻る。
（上記では排他的ＯＲ論理演算を記号
2013531329.tif 000007
して表す）
【００５２】
図１７は、マルチサイト検査アーキテクチャの実施形態における自己ループバック接続の図である。この実施形態では、各シリアライザの負のノードは、同じポートのデシリアライザの正のノードに反転信号を伝達する。この実施形態では、ＳＰＤＲＡＭデバイスＭｋ１７０５は、ＳＰＤＲＡＭデバイスＭｋ＋１（１７１０）と結合される。シリアライザ１７３０とデシリアライザ１７３５とを有するデバイスＭｋ１７０５の各ポート１７２５は、シリアライザ１７３０の負のノードが同じポートのデシリアライザ１７２５の正のノードと結合されるように配置される。同様に、シリアライザ１７５０とデシリアライザ１７５５とを有するデバイスＭｋ＋１（１７１５）の各ポート１７４５は、シリアライザ１７５０の負のノードが同じポートのデシリアライザ１７５５の正のノードと結合されるように配置される。更に、デバイスＭｋ１７０５の各ポート１７２５は、シリアライザ１７３０の正のノードがデシリアライザ１７５５の負のノードと結合され、かつシリアライザ１７５０の正のノードがデシリアライザ１７３５の負のノードと結合されるようにデバイスＭｋ＋１（１７１０のポート１７４５と結合される。一部の実施形態では、同じ検査において異なる接続割り当てが行われる。
【００５３】
図１８は、マルチサイト検査アーキテクチャの図である。一部の実施形態では、図１８に提供しているように、リレーを用いずに検査アーキテクチャを実施することができる。図１８では、ＳＰＤＲＡＭ検査発生器１８１０と、エラーチェッカー１８１５と、シリアライザ（ＳＥＲ）１８２５及びデシリアライザ（ＤＥＳ）１８３０を有するＰＨＹ１８４０とを含むＳＰＤＲＡＭデバイスＭｋ１８０５は、ＳＰＤＲＡＭ検査発生器１８６０と、エラーチェッカー１８６５と、ＳＥＲ１８７５及びＤＥＳ１８８０を有するＰＨＹ１８９０とを含むＳＰＤＲＡＭデバイスＭｋ＋１（１８５５）と結合される。ＳＥＲ１８２５の正のノード及びＳＥＲ１８７５の負のノードは、信号ｃｔｒｌによって制御されるトランジスタによって接続又は接断され、ＳＥＲ１８２５の負のノード及びＳＥＲ１８７５の正のノードは、信号〜ｃｔｒｌによって制御されるトランジスタによって接続又は接断される。この実施形態では、各シリアライザは、自己ループバック検査経路を通じて同じデバイス内のデシリアライザに接続され、クロック間スキュー検査経路を通じて他方のデバイスのデシリアライザに接続することができる。一部の実施形態では、平面レイアウトトレースを維持するために、自己ループバック検査経路は、相補ポートを接続することによって確立され、この場合、平面レイアウトトレースは、ワイヤが交差しないレイアウトトレースである。一部の実施形態では、検査アーキテクチャは、クロックスキュー許容範囲が接続デバイス上のシリアライザとデシリアライザとの全ての対に対して検査される段階を含み、差動結合ワイヤ検査は、マルチサイト検査機構内に自然に埋め込まれる。｛Ｔ，Ｒ｝×｛Ｓ，Ｉ｝の代わりに｛Ｔ，Ｒ｝×｛＋，−｝を使用することにより、この検査アーキテクチャにおいて同じ検査及び診断分析を実施することができる。
【００５４】
図１９は、自己ループバック検査経路を通じたデバイス検査のためのマルチサイト検査構成の実施形態の図である。図２０は、クロック間スキュー検査経路を通じたスキュー許容範囲検査の実施形態の図である。図１９及び図２０は、図１８に関して説明した要素を含む。図１９に示すように、ｃｔｒｌ＝０である場合には、２つの差動ワイヤの一方を用いて各デバイス上のシリアライザとデシリアライザとの全ての対の間で自己ループバック検査経路が確立される。図１９にはシリアライザとデシリアライザとの対を１つだけ示している。図１３から図１５に関して説明したデバイスに同じ検査を適用することができる。ｃｔｒｌ＝１である場合には、この検査構成において図１６に関して説明したものと同じ方式でスキュー許容範囲を検査することができる。同様にスキュー許容範囲検査の終了時点でエラー情報を交換することができる。
【００５５】
図２１は、コンピュータメモリ基板又は他のメモリデバイスのマルチサイト検査のための工程の実施形態を示す流れ図である。この実施形態では、検査に向けて複数のメモリ基板が受け取られ（２１０５）、ある一定の個数が検査に向けて設置される。メモリ基板は、ＳＰＤＲＡＭメモリ基板とすることができる。実施に依存してあらゆる個数のメモリ基板を同時に検査することができる。一部の実施形態では、検査に向けて、各メモリ基板における検査リレー又はスイッチを制御してデータ経路を確立するための制御信号のような１つ又は複数の制御信号を送信して、これらの制御信号に対するデータ経路を確立することができる（２１１５）。データ経路は、デバイス間検査のための経路と自己ループバック検査のための経路とを含むことができる。各メモリ基板にクロック制御を提供することができ（２１２０）、この段階は、メモリ基板間のクロックスキューの導入を含むことができる。１つ又はそれよりも多くのメモリ基板において検査パターン信号を生成することができ（２１２５）、検査信号は、メモリ基板が受信することができる（２１３０）。受信信号は、受信する各メモリ基板の１つ又はそれよりも多くのエラーチェッカーを用いて検査される（２１３５）。
【００５６】
検査される更に別の検査信号経路又はクロックスキュー設定が存在する場合は（２１４０）、メモリ基板におけるデータ経路、クロック制御、又はその両方が修正され（２１４５）、検査が繰り返される。検査が完了すると、検査済みメモリ基板に関する不良情報が収集される（２１５０）。識別されたある一定の基板の追加の検査を必要とする場合がある（２１５５）。その後に、基板検査に対して収集された不良情報に少なくとも部分的に基づいて、欠陥基板が識別される（２１６０）。
【００５７】
図２２は、実施形態に対して利用することができるコンピュータデバイスの実施形態の図である。この実施形態では、本説明に密接に関連しない標準的で公知のある一定の構成要素を示しておらず、例示するある一定の要素は、コンピュータデバイスの実施形態内に含めなくてもよい。一部の実施形態の下では、デバイス２２００は、情報を通信するための相互接続部又はクロスバー２２０５又は他の通信手段を含む。更に、デバイス２２００は、情報を処理するために相互接続部２２０５に結合した１つ又はそれよりも多くのプロセッサ２２１０のような処理手段を含む。プロセッサ２２１０は、１つ又はそれよりも多くの物理プロセッサと１つ又はそれよりも多くの論理プロセッサとを含むことができる。更に、プロセッサ２２１０の各々は、複数のプロセッサコアを含むことができる。相互接続部２２０５を簡略化のために単一の相互接続部として例示するが、相互接続部２２０５は、複数の異なる相互接続部又はバスを表す場合があり、そのような相互接続部への構成要素接続は変えることができる。一部の実施形態では、プロセッサ２２１０を利用して、マルチサイトコンピュータメモリ基板検査を確立して実行し、かつ上述の図１〜図２１に例示するように供給される信号及びデータ及び受信されるデータのような検査結果データを処理して評価するために供給される制御信号及び検査信号パターンを発生させることができる。
【００５８】
図２２に示す相互接続部２２０５は、適切なブリッジ、アダプタ、又はコントローラによって接続されるいずれか１つ又はそれよりも多くの別々の物理的バス、ポイントツーポイント接続部、又はこれらの両方を表す抽象表現である。相互接続部２２０５は、例えば、システムバス、ＰＣＩ又はＰＣＩｅバス、「ハイパートランスポート」又は工業規格アーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインタフェース（ＳＣＳＩ）バス、ＩＩＣ（Ｉ２Ｃ）バス、又は時として「ファイヤワイヤ」と呼ばれる「米国電気電子学会（ＩＥＥＥ）」規格１３９４バスを含むことができる（「高性能シリアルバス規格（Ｓｔａｎｄａｒｄ  ｆｏｒ  ａ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｓｅｒｉａｌ  Ｂｕｓ）」、１３９４〜１９９５、ＩＥＥＥ、１９９６年８月３０日発刊及び相補）。更に、デバイス２２００は、デバイスＡ（２２７５）及びデバイスＢ（２２８０）のような１つ又はそれよりも多くのＵＳＢ対応デバイスを取り付けることができるＵＳＢバス２２７０のようなシリアルバスを含むことができる。
【００５９】
一部の実施形態では、１つ又はそれよりも多くの仮想マシンをサポートするようにプロセッサ２２１０を利用することができる。一部の実施形態では、デバイス２２００は、更に、情報及びプロセッサ２２１０によって実行される命令を格納するための主メモリ２２２０としてランダムアクセスメモリ（ＲＡＭ）又は他の動的記憶デバイスを含む。主メモリ２２２０は、プロセッサ２２１０による命令の実行中に一時変数又は他の中間情報を格納するために使用することができる。ＲＡＭメモリは、メモリ内容のリフレッシュを必要とする動的ランダムアクセスメモリ（ＤＲＡＭ）及び内容をリフレッシュすることを必要としないが、高価である静的ランダムアクセスメモリ（ＳＲＡＭ）を含む。ＤＲＡＭメモリは、ＳＰＤＲＡＭ、並びに同期動的ランダムアクセスメモリ（ＳＤＲＡＭ）及び拡張データ出力動的ランダムアクセスメモリ（ＥＤＯ  ＤＲＡＭ）を含むことができる。デバイス２２００は、プロセッサ２２１０に対する静的情報及び命令を格納するための読取専用メモリ（ＲＯＭ）２２２５又は他の静的記憶デバイスを含むことができる。デバイス２２００は、システムＢＩＯＳ及び１つ又はそれよりも多くのプレＯＳアプリケーションを含むが、これらに限定されないある一定の要素の記憶のために１つ又はそれよりも多くの不揮発性メモリデバイス２２３０を含むことができる。
【００６０】
メモリ基板検査に関するデータを含むが、これに限定されない情報及び命令を格納するために、デバイス２２００の相互接続部２２０５にデータストレージ２２３５を結合することができる。データストレージ２２３５は、磁気ディスク、光ディスク、及びそれに対応するドライブ、又は他のメモリデバイスを含むことができる。そのような要素は、互いに組み合わせることができ、又は別々の構成要素とすることができ、かつデバイス２２００の他の要素の部品を利用することができる。特定的な実施形態では、データストレージ２２３５は、ハードドライブ２２３６を含むことができる。
【００６１】
デバイス２２００は、エンドユーザに対して情報を表示するために、ブラウン管（ＣＲＴ）ディスプレイ、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、又はいずれかの他のディスプレイ技術のようなディスプレイ１９４０に相互接続部２２０５を通じて結合することができる。一部の実施形態では、ディスプレイ２２４０は、テレビジョン番組を表示するのに利用することができる。一部の実施形態では、ディスプレイ２２４０は、入力デバイスの少なくとも一部としても利用されるタッチスクリーンを含むことができる。一部の実施形態では、ディスプレイ２２４０は、テレビジョン番組のオーディオ部分を含むオーディオ情報を提供するためにスピーカのようなオーディオデバイスとすることができ、又はオーディオデバイスを含むことができる。プロセッサ２２１０に情報及び／又は指令選択を通信するために、相互接続部２２０５に入力デバイス２２４５を結合することができる。様々な実施において、入力デバイス２２４５は、キーボード、キーパッド、タッチスクリーン及びスタイラス、音声作動システム、又は他の入力デバイス、又はそのようなデバイスの組合せとすることができる。含めることができる別の種類のユーザ入力デバイスは、方向情報及び指令選択を１つ又はそれよりも多くのプロセッサ２２１０に通信し、ディスプレイ２２４０上でのカーソル移動を制御するためのマウス、トラックボール、又はカーソル方向キーのようなカーソル制御デバイス２２５０である。
【００６２】
相互接続部２２０５には、１つ又はそれよりも多くの通信要素２２５５を結合することができる。特定の実施に基づいて、通信要素２２５５は、送受信機、無線モデム、ネットワークインタフェースカード、マザー基板上のＬＡＮ（ローカルエリアネットワーク）、又は他のインタフェースデバイスを含むことができる。通信要素２２５５は、「イーサネット」データのようなネットワークデータを送信するためにネットワーク２２６５への接続を設けることができる。通信デバイス２２５５の使用は、無線デバイスからの信号の受信を含むことができる。無線通信では、通信デバイス２２５５は、いずれかのダイポールアンテナ又はモノポールアンテナを含む１つ又はそれよりも多くのアンテナ２２５８を含むことができる。一実施形態では、通信要素２２５５は、デバイス２２００を不正アクセスから保護するファイアウォールを含むことができる。
【００６３】
一部の実施形態では、通信デバイス２２５５を通じて受信されるデータは、マルチサイトコンピュータメモリ基板検査の信号及びデータ２２８５を含むことができる。一部の実施形態では、信号及びデータ２２８５は、マルチサイトコンピュータメモリ基板検査を確立して実行するために供給される上述の図１〜図２１に例示するように供給される信号及びデータ及び受信されるデータのような送信制御信号及び検査信号パターン、並びに検査結果データを含む。
【００６４】
デバイス２２００は、電源、バッテリ、太陽電池、燃料電池、又は電力を供給又は生成するための他のシステム又はデバイスを含むことができる電力デバイス又はシステム２２６０を含むことができる。電力デバイス又はシステム２２６０によって供給される電力は、デバイス２２００の要素に必要に応じて分配することができる。
【００６５】
以上の説明では、本発明の完全な理解をもたらすために説明目的で多くの特定の詳細内容を開示した。しかし、当業者には、これらの特定の詳細内容のうちの一部を用いずに本発明を実施することができることは明らかであろう。この他の点として、公知の構造及びデバイスをブロック図形態に示している。例示する構成要素の間には中間構造を存在させることができる。本明細書に説明又は例示する構成要素は、例示又は説明していない更に別の入力又は出力を有することができる。
【００６６】
本発明は、様々な工程を含むことができる。本発明の工程は、ハードウエア構成要素によって実施することができ、又はマシン実行可能命令であり、これらの命令を用いてプログラムされる汎用又は専用プロセッサ又は論理回路にこれらの工程を実施させるように使用することができる命令内に収録することができる。代替的に、処理は、ハードウエアとソフトウエアの組合せによって実施することができる。
【００６７】
本発明の各部分は、本発明による工程を実施するようにコンピュータ（又は他の電子デバイス）をプログラムするのに使用することができてプロセッサによって実行されるコンピュータプログラム命令が格納されたコンピュータ可読媒体を含むことができるコンピュータプログラム製品として提供することができる。コンピュータ可読媒体は、フロッピーディスケット、光ディスク、ＣＤ−ＲＯＭ（コンパクトディスク読取専用メモリ）、及び光磁気ディスク、ＲＯＭ（読取専用メモリ）、ＲＡＭ（ランダムアクセスメモリ）、ＥＰＲＯＭ（消去可能プログラム可能読取専用メモリ）、ＥＥＰＲＯＭ（電気的に消去可能なプログラム可能読取専用メモリ）、磁気又は光カード、フラッシュメモリ、又は電子命令を格納するのに適する他の種類の有形媒体／コンピュータ可読媒体を含むことができるが、これらに限定されない。
【００６８】
本方法のうちの多くのものをその最も基本的な形態で説明したが、本発明の基本的な範囲から逸脱することなく、これらの方法のうちのいずれかに工程を追加するか又はいずれかから工程を削除することができ、説明した教示のうちのいずれかに情報を追加するか又はいずれかから情報を低減することができる。多くの更に別の修正及び調整を加えることができることは当業者には明らかであろう。上述の特定的な実施形態は、本発明の限定するのではなく、例示するために提供したものである。本発明の範囲は、上記に提供した特定の例によってではなく、下記の特許請求の範囲だけによって判断すべきである。
【００６９】
要素「Ａ」が要素「Ｂ」に結合されるか又は要素「Ｂ」に結合すると示した場合には、要素Ａを要素Ｂに直接的に結合するか又は例えば要素Ｃを通じて間接的に結合することができる。本明細書又は特許請求の範囲において、構成要素、特徴、構造、工程、又は特性Ａが、構成要素、特徴、構造、工程、又は特性Ｂを「引き起こす」と説明した場合には、これは、「Ａ」は「Ｂ」の少なくとも部分的な原因であるが、「Ｂ」を引き起こすことに寄与する少なくとも１つの他の構成要素、特徴、構造、工程、又は特性が存在する可能性もあることを意味する。本明細書において、構成要素、特徴、構造、工程、又は特性を含める「ことができる」、「場合があると考えられる」、又は「ことができると考えられる」と示した場合には、特定の構成要素、特徴、構造、工程、又は特性が含まれる必要はない。本明細書又は特許請求の範囲において、「ａ」又は「ａｎ」要素に言及した場合には、説明した要素のうちの１つしか存在しないことを意味するわけではない。
【００７０】
実施形態は、本発明の実施又は例である。本明細書における「実施形態」、「一実施形態」「一部の実施形態」、又は「他の実施形態」への参照は、これらの実施形態と関連して説明する特定の特徴、構造、又は特性が、少なくとも一部の実施形態内に含まれるが、必ずしも全ての実施形態内に含まれるわけではないことを意味する。「実施形態」、「一実施形態」、又は「一部の実施形態」の様々な登場は、必ずしも全てが同じ実施形態を参照しているわけではない。本発明の例示的な実施形態の以上の説明では、本発明の開示を効率化し、本発明の様々な態様のうちの１つ又はそれよりも多くの理解を助けるために、場合によって本発明の様々な特徴を単一の実施形態、図、又はその説明に一緒にまとめていることを認めるべきである。しかし、この開示する方法は、特許請求する本発明が各特許請求の範囲内に明記するものよりも多い特徴を必要とするという意図を反映するように解釈されるべきではない。逆に、以下に続く特許請求の範囲が反映するように、本発明の態様は、上述で開示した単一の実施形態が有する全ての特徴よりも少ない特徴の中に存在する。従って、特許請求の範囲は、本明細書内に明示的に組み込まれており、各特許請求の範囲は、本発明の別々の実施形態として独立して成り立っている。
【符号の説明】
【００７１】
６００  ＳＰＤＲＡＭメモリ又はホストＰＨＹ層
６０５  ＳＰＤＲＡＭインタフェース検査構造
６１０  ＳＰＤＲＡＭ検査発生器
６１２  ＳＰＤＲＡＭ指令発生器
６１４  指令拡張器
６２０  エラーチェッカー
６３０  シリアライザ
６３５  デシリアライザ
【図９】
2013531329.tif 000008
【図２１】
2013531329.tif 000009
【図２２】
2013531329.tif 000010
【図１】
2013531329.tif 000011
【図２】
2013531329.tif 000012
【図３】
2013531329.tif 000013
【図４】
2013531329.tif 000014
【図５】
2013531329.tif 000015
【図６】
2013531329.tif 000016
【図７】
2013531329.tif 000017
【図８】
2013531329.tif 000018
【図１０】
2013531329.tif 000019
【図１１】
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【図１２】
2013531329.tif 000021
【図１３】
2013531329.tif 000022
【図１４】
2013531329.tif 000023
【図１５】
2013531329.tif 000024
【図１６】
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【図１７】
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【図１８】
2013531329.tif 000027
【図１９】
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【図２０】
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