(57)【要約】【課題】カラム型ＡＤ変換器の動作時に発生するストリーキングを低減することが可能な固体撮像装置を提供する。【解決手段】光電変換した電荷を蓄積する画素ＰＣがマトリックス状に配置された画素アレイ部１と、画素ＰＣから読み出された画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとの比較結果に基づいて画素信号ＶｓｉｇのＡＤ変換値をカラムごとに算出するカラムＡＤＣ回路４と、その比較結果の出力タイミングのカラム間の分散を制御するタイミング制御回路７とを設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
基準電圧を発生する基準電圧発生回路と、
前記画素から読み出された画素信号と前記基準電圧とを比較するコンパレータが設けられ、前記コンパレータの比較結果に基づいて前記画素信号のＡＤ変換値をカラムごとに算出するカラムＡＤＣ回路と、
前記画素信号を前記カラムごとに伝送する垂直信号線と、
前記画素信号に対応した電荷を前記カラムごとに保持することでアナログサンプリングを行うコンデンサと、
前記アナログサンプリングの前に前記垂直信号線を前記カラム間でショートするカラム間ショート回路と、
前記カラム間のショートを解除してから前記アナログサンプリングまでの時間を制御するアナログサンプリング時間制御部を備えることを特徴とする固体撮像装置。
【請求項２】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素から読み出された画素信号と基準電圧との比較結果に基づいて前記画素信号のＡＤ変換値をカラムごとに算出するカラムＡＤＣ回路と、
前記比較結果の出力タイミングの前記カラム間の分散を制御するタイミング制御回路とを備えることを特徴とする固体撮像装置。
【請求項３】
前記画素信号の出力電位のばらつきに基づいて、前記比較結果の出力タイミングの前記カラム間の分散を制御することを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記画素信号を前記カラムごとに伝送する垂直信号線と、
前記画素信号の出力電位のばらつきを補償するアナログサンプリングを行うアナログサンプリング部と、
前記アナログサンプリングの前に前記垂直信号線を前記カラム間でショートするカラム間ショート回路とを備えることを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記カラム間のショートを解除してから前記アナログサンプリングまでの時間を制御するアナログサンプリング時間制御部を備えることを特徴とする請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置では、画素から読み出された画素信号をＡＤ変換する際に、処理時間を短くするために、カラム型ＡＤ変換器を用いたものがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−３５６８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、カラム型ＡＤ変換器の動作時に発生するストリーキングを低減することが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、画素アレイ部と、カラムＡＤＣ回路と、タイミング制御回路とが設けられている。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。カラムＡＤＣ回路は、前記画素から読み出された画素信号と基準電圧との比較結果に基づいて前記画素信号のＡＤ変換値をカラムごとに算出する。タイミング制御回路は、前記比較結果の出力タイミングの前記カラム間の分散を制御する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、図１の固体撮像装置の画素の構成例を示す回路図である。
【図３】図３は、図１の基準電圧発生回路およびカラムＡＤＣ回路の構成例を示す回路図である。
【図４】図４は、図１の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。
【図５】図５は、図１のカラム間ショート回路の構成例を示す回路図である。
【図６】図６（ａ）は、アナログサンプリング前にカラム間ショートを行わない場合の図１の固体撮像装置の各部の電圧波形を示すタイミングチャート、図６（ｂ）は、アナログサンプリング前にカラム間ショートを行った場合の図１の固体撮像装置の各部の電圧波形を示すタイミングチャートである。
【図７】図７（ａ）は、アナログサンプリング前にカラム間ショートを行わない場合の自コンパレータ出力と他コンパレータ出力との関係を示すタイミングチャート、図７（ｂ）は、アナログサンプリング前にカラム間ショートを行った場合の自コンパレータ出力と他コンパレータ出力との関係を示すタイミングチャートである。
【図８】図８は、第２の実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１の実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにｍ（ｍは正の整数）行×ｎ（ｎは正の整数）列分だけマトリックス状に配置されている。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
【０００９】
また、固体撮像装置には、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、画素ＰＣとの間でソースフォロア動作を行うことにより、画素ＰＣから垂直信号線Ｖｌｉｎにカラムごとに画素信号Ｖｓｉｇを読み出す負荷回路３、画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとの比較結果に基づいて画素信号ＶｓｉｇのＡＤ変換値をカラムごとにＣＤＳにて算出するカラムＡＤＣ回路４、カラムＡＤＣ回路４にて算出されたＡＤ変換値を水平方向に転送する水平レジスタ５、カラムＡＤＣ回路４に基準電圧ＶＲＥＦを出力する基準電圧発生回路６および各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７、アナログサンプリングの前に垂直信号線Ｖｌｉｎをカラム間でショートするカラム間ショート回路８が設けられている。なお、基準電圧ＶＲＥＦはランプ波を用いることができる。また、カラムＡＤＣ回路４は、画素信号Ｖｓｉｇの出力電位のばらつきを補償するアナログサンプリングを行うことができる。ここで、タイミング制御回路７は、画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとの比較結果の出力タイミングのカラム間の分散を制御することができる。このカラム間の分散を制御する場合、画素信号Ｖｓｉｇの出力電位のばらつきを用いることができる。タイミング制御回路７には、カラム間のショートを解除してからアナログサンプリングまでの時間を制御するアナログサンプリング時間制御部７Ａが設けられている。
【００１０】
そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路６において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４に送られる。そして、カラムＡＤＣ回路４において、画素ＰＣから読み出された信号レベルとリセットレベルがランプ波のレベルにそれぞれ一致するまでクロックのカウント動作が行われ、その時の信号レベルとリセットレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにてデジタル値に変換され、水平レジスタ５を介して水平方向に転送されることで出力信号Ｓ１として出力される。
【００１１】
図２は、図１の固体撮像装置の画素の構成例を示す回路図である。
図２において、各画素ＰＣには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｒおよび読み出しトランジスタＴｄが設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｒと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００１２】
そして、画素ＰＣにおいて、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ΦＤが入力される。また、リセットトランジスタＴｒのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｒのゲートには、リセット信号ΦＲが入力され、リセットトランジスタＴｒのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ΦＡが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。なお、図１の水平制御線Ｈｌｉｎは、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡをロウごとに画素ＰＣに伝送することができる。図１の負荷回路３には定電流源ＧＡ１がカラムごとに設けられ、定電流源ＧＡ１は垂直信号線Ｖｌｉｎに接続されている。なお、増幅トランジスタＴｂのしきい値電圧がカラム間でばらつくと、画素信号Ｖｓｉｇの出力電位がカラム間でばらつく原因となる。
【００１３】
図３は、図１の基準電圧発生回路およびカラムＡＤＣ回路の構成例を示す回路図である。
【００１４】
図３において、カラムＡＤＣ回路４には、比較回路ＣＰ１〜ＣＰｎおよびカウンタＣＴ１〜ＣＴｎがカラムごとに設けられている。なお、カウンタＣＴ１〜ＣＴｎは、反転機能付きバイナリカウンタを用いることができる。そして、比較回路ＣＰ１〜ＣＰｎは、第１列目〜第ｎ列目の画素ＰＣ１〜ＰＣｎにそれぞれ接続されている。比較回路ＣＰ１には、コンデンサＣ２、Ｃ３、コンパレータＰＡ２、スイッチＷ２、Ｗ３およびインバータＶが設けられている。なお、コンデンサＣ２は、基準電圧ＶＲＥＦと画素信号Ｖｓｉｇの出力電位との差分に対応した電荷をカラムごとに保持することでアナログサンプリングを行うことができる。
【００１５】
そして、コンパレータＰＡ２の反転入力端子にはコンデンサＣ２を介して垂直信号線Ｖｌｉｎが接続され、コンパレータＰＡ２の非反転入力端子には基準電圧発生回路６の出力端子が接続されている。コンパレータＰＡ２の反転入力端子と出力端子との間にはスイッチＷ２が接続されている。インバータＶの入力端子にはコンデンサＣ３を介してコンパレータＰＡ２の出力端子が接続され、インバータＶの出力端子にはカウンタＣＴ１が接続されている。インバータＶの反転入力端子と出力端子との間にはスイッチＷ３が接続されている。
【００１６】
また、カラム間ショート回路８には、垂直信号線Ｖｌｉｎをカラム間でショートするスイッチＳ１〜Ｓｎ−１が設けられている。各スイッチＳ１〜Ｓｎ−１は、各カラムの垂直信号線Ｖｌｉｎ間に接続されている。
【００１７】
図４は、図１の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。
【００１８】
図４において、行選択信号ΦＡがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロワ動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。この時、読み出し信号ΦＤとリセット信号ΦＲがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｒを介して電源電位ＶＤＤに排出される。
【００１９】
フォトダイオードＰＤに蓄積されていた電荷が電源電位ＶＤＤに排出された後、読み出し信号ΦＤがロウレベルになると、フォトダイオードＰＤでは、信号電荷の蓄積が開始される。
【００２０】
次に、リセット信号ΦＲが立ち上がると、リセットトランジスタＴｒがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。
【００２１】
そして、行選択信号ΦＡがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成される。そして、フローティングディフュージョンＦＤのリセットレベルＲＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルＲＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。
【００２２】
そして、リセットレベルＲＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスφＣがスイッチＷ２に印加され、スイッチＷ２がオンすると、コンパレータＰＡ２の反転入力端子の入力電圧が出力電圧ＰＯでクランプされ、動作点が設定される。この時、垂直信号線Ｖｌｉｎからの画素信号Ｖｓｉｇとの差分電圧に応じた電荷がコンデンサＣ２に保持されることでアナログサンプリングが行われ、コンパレータＰＡ２の入力電圧がゼロ設定される。また、リセットパルスφＣがスイッチＷ３に印加され、スイッチＷ３がオンすると、インバータＶの入力端子の入力電圧が出力電圧でクランプされ、動作点が設定される。この時、インバータＶからの出力信号との差分電圧に応じた電荷がコンデンサＣ３に保持され、インバータＶの入力電圧がゼロ設定される。
【００２３】
ここで、アナログサンプリングが開始される前に、ショートパルスφＳがスイッチＳ１〜Ｓｎ−１に印加されることでスイッチＳ１〜Ｓｎ−１がオンし、垂直信号線Ｖｌｉｎがカラム間でショートされる。そして、ショートパルスφＳが立ち下がることでスイッチＳ１〜Ｓｎ−１がオフし、垂直信号線Ｖｌｉｎのカラム間のショートが解除される。この時、アナログサンプリング時間制御部７Ａにおいて、カラム間のショートを解除してからアナログサンプリングが終了するまでの時間が制御されることにより、画素信号Ｖｓｉｇの出力電位のばらつきを補償するための電荷がコンデンサＣ２に十分に蓄積される前にコンデンサＣ２の充電が終了される。このため、この時のアナログサンプリングでは、カラム間での画素信号Ｖｓｉｇの出力電位のばらつきが所定のレンジ内に収まるようにしつつ、カラム間での画素信号Ｖｓｉｇの出力電位のばらつきをコンパレータＰＡ２の出力に反映させることができる。
【００２４】
スイッチＷ２、Ｗ３がオフした後、リセットレベルＲＬの画素信号ＶｓｉｇがコンデンサＣ２を介してコンパレータＰＡ２に入力された状態で、基準電圧ＶＲＥＦとしてランプ波が与えられ、リセットレベルＲＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡ２の出力電圧ＰＯはインバータＶにて反転された後、カウンタＣＴ１に入力される。
【００２５】
そして、カウンタＣＴ１において、リセットレベルＲＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまでカウントアップされることで、リセットレベルＲＬの画素信号Ｖｓｉｇがデジタル値ＤＲに変換され保持される。そのあと、後の信号レベルとの差分の演算のために、バイナリカウンタに蓄えられたカウント値をビット反転して、負の値に変換しておく。
【００２６】
次に、読み出し信号ΦＤが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルＳＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルＳＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。
【００２７】
そして、カラムＡＤＣ回路４において、信号レベルＳＬの画素信号ＶｓｉｇがコンデンサＣ２を介してコンパレータＰＡ２に入力された状態で、基準電圧ＶＲＥＦとしてランプ波が与えられ、信号レベルＳＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡ２の出力電圧ＰＯはインバータＶにて反転された後、カウンタＣＴ１に入力される。
【００２８】
そして、カウンタＣＴ１において、信号レベルＳＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで再びカウントアップされることで、信号レベルＳＬの画素信号Ｖｓｉｇがデジタル値ＤＳに変換される。そして、リセットレベルＲＬの画素信号Ｖｓｉｇと信号レベルＳＬの画素信号Ｖｓｉｇとの差分ＤＳ−ＤＲがカウンタＣＴ１に保持され、出力信号Ｓ１として出力される。
【００２９】
ここで、アナログサンプリングを開始する前にカラム間をショートさせるとともに、カラム間のショートを解除してからアナログサンプリングが終了するまでの時間ＴＡを制御することにより、アナログサンプリングを無効化することなく、画素信号Ｖｓｉｇの出力電位のばらつきをコンパレータＰＡ２の入力に反映させることができる。このため、画素信号Ｖｓｉｇの出力電位のばらつきに応じてコンパレータＰＡ２の反転タイミングをカラム間で分散させることができ、大多数のコンパレータＰＡ２の反転タイミングが一致するのを防止することが可能となる。この結果、大多数のコンパレータＰＡ２の同時反転に起因するノイズを低減させることができ、カラム間での共通電源線や共通バイアスラインなどを介して他のカラムのコンパレータＰＡ２に伝わるノイズを低減することが可能となることから、ストリーキングを低減することができる。
【００３０】
図５は、図１のカラム間ショート回路の構成例を示す回路図である。
図５において、画素ＰＣ１〜ＰＣ４がカラムごとに設けられ、画素ＰＣ１〜ＰＣ４は、垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４をそれぞれ介して比較回路ＣＰ１〜ＣＰ４にそれぞれ接続されている。垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２間にはスイッチＳ１が接続され、垂直信号線Ｖｌｉｎ２、Ｖｌｉｎ３間にはスイッチＳ２が接続され、垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４間にはスイッチＳ３が接続されている。比較回路ＣＰ１〜ＣＰ４において、コンパレータＰＡ２にバイアスを供給するバイアスラインＢＡ１が共通に設けられるとともに、インバータＶにバイアスを供給するバイアスラインＢＡ２が共通に設けられている。
【００３１】
図６（ａ）は、アナログサンプリング前にカラム間ショートを行わない場合の図１の固体撮像装置の各部の電圧波形を示すタイミングチャート、図６（ｂ）は、アナログサンプリング前にカラム間ショートを行った場合の図１の固体撮像装置の各部の電圧波形を示すタイミングチャートである。
図６（ａ）において、画素信号Ｖｓｉｇの出力電位は画素ＰＣ１〜ＰＣ４ごとにばらつきがある。そして、アナログサンプリングを行うことにより、画素信号Ｖｓｉｇの出力電位のばらつきに対応した電荷がコンデンサＣ２にカラムごとに保持され、画素信号Ｖｓｉｇの出力電位のばらつきがコンパレータＰＡ２の入力に反映されるのを防止することができる。
【００３２】
一方、図６（ｂ）において、カラム間ショートを行うと、画素信号Ｖｓｉｇの出力電位が画素ＰＣ１〜ＰＣ４間で一致する。そして、カラム間のショートを解除してからアナログサンプリングが終了するまでの時間ＴＡを、コンパレータＰＡ２の入力が画素ＰＣ１〜ＰＣ４ごとに収束する前までの時間に設定することにより、画素信号Ｖｓｉｇの出力電位のばらつきを所定のレンジ内に収めつつ、画素信号Ｖｓｉｇの出力電位のばらつきをコンパレータＰＡ２の入力に反映させることができる。このため、画素信号Ｖｓｉｇの出力電位のばらつきに応じてコンパレータＰＡ２の反転タイミングをカラム間で分散させることができ、大多数のコンパレータＰＡ２の反転タイミングが一致するのを防止することが可能となる。
ここで、画素信号Ｖｓｉｇの出力電位のばらつきは、リセットレベルＲＬのデジタル値ＤＲと信号レベルＳＬのデジタル値ＤＳに等しく反映される。このため、リセットレベルＲＬのデジタル値ＤＲと信号レベルＳＬのデジタル値ＤＳとの差分ＤＲ−ＤＳを出力信号Ｓ１として出力することにより、画素信号Ｖｓｉｇの出力電位のばらつきを解消することができる。
【００３３】
図７（ａ）は、アナログサンプリング前にカラム間ショートを行わない場合の自コンパレータ出力と他コンパレータ出力との関係を示すタイミングチャート、図７（ｂ）は、アナログサンプリング前にカラム間ショートを行った場合の自コンパレータ出力と他コンパレータ出力との関係を示すタイミングチャートである。
図７（ａ）に示すように、リセットレベルの検出時、ある１カラムのコンパレータを自己カラムＣＡＸとして見た時、大多数の他のカラムＣＡ１〜ＣＡ４のコンパレータ出力は、自己カラムＣＡＸとほぼ同時に反転するため、その一斉反転に起因するノイズの影響を大きく受け、自己カラムＣＡＸの反転タイミングは前後に大きく揺さぶられる。一方、信号レベルの検出時は、各カラムの画素の光量が異なり、一斉反転するカラムコンパレータの数が変わるため、他のカラムから受けるノイズ量も大きく変わる。このノイズ量の変化に対する自己カラムＣＡＸの出力レベルの変動が、ストリーキングとして観測される。
一方、図７（ｂ）に示すように、リセットレベルの検出時、大多数の他のカラムＣＡ１〜ＣＡ４のコンパレータ出力の反転タイミングが分散されると、その反転に起因するノイズが小さくなる。このため、自己のカラムＣＡＸのコンパレータに伝わるノイズが小さくなり、自己のカラムＣＡＸのコンパレータの反転タイミングの前後のずれを減らすことができる。これにより、リセットレベル検出時と信号レベル検出時に他カラムから受けるノイズ量の変化が減少することで、カラムの信号レベルの変化に依存する自己カラムＣＡＸの出力レベルの変動が減少し、ストリーキングが改善される。
【００３４】
（第２実施形態）
図８は、第２の実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
図８において、デジタルカメラ１１は、カメラモジュール１２および後段処理部１３を有する。カメラモジュール１２は、撮像光学系１４および固体撮像装置１５を有する。後段処理部１３は、イメージシグナルプロセッサ（ＩＳＰ）１６、記憶部１７及び表示部１８を有する。なお、固体撮像装置１５は、図１の構成を用いることができる。また、ＩＳＰ１６の少なくとも一部の構成は固体撮像装置１５とともに１チップ化するようにしてもよい。
【００３５】
撮像光学系１４は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１５は、被写体像を撮像する。ＩＳＰ１６は、固体撮像装置１５での撮像により得られた画像信号を信号処理する。記憶部１７は、ＩＳＰ１６での信号処理を経た画像を格納する。記憶部１７は、ユーザの操作等に応じて、表示部１８へ画像信号を出力する。表示部１８は、ＩＳＰ１６あるいは記憶部１７から入力される画像信号に応じて、画像を表示する。表示部１８は、例えば、液晶ディスプレイである。なお、カメラモジュール１２は、デジタルカメラ１１以外にも、例えばカメラ付き携帯端末等の電子機器に適用するようにしてもよい。
【００３６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３７】
１  画素アレイ部、２  垂直走査回路、３  負荷回路、４  カラムＡＤＣ回路、５  水平レジスタ、６  基準電圧発生回路、７  タイミング制御回路、７Ａ  アナログサンプリング時間制御部、８  カラム間ショート回路、ＰＣ  画素、Ｔａ  行選択トランジスタ、Ｔｂ  増幅トランジスタ、Ｔｒ  リセットトランジスタ、Ｔｄ  読み出しトランジスタ、ＰＤ  フォトダイオード、ＦＤ  フローティングディフュージョン、Ｖｌｉｎ  垂直信号線、Ｈｌｉｎ  水平制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015056840.tif 000009
【図８】
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