(57)【要約】【課題】高速動作性の向上を図ることができる半導体パッケージを提供すること。【解決手段】方形形状を呈する第１面２１ａを有するパッケージ基板２１と、パッケージ基板２１の第１面２１ａに設けられたコントローラチップ１１と、コントローラチップ１１上に積層された半導体メモリチップ１２と、方形形状を呈する第１面２１ａの辺に沿った位置であって、方形形状の角部から離れた中央部分に設けられた温度センサ１６と、第１面２１ａ上に設けられて、コントローラチップ１１、半導体メモリチップ１２および温度センサ１６を覆う封止部と、第１面２１ａの裏面側である第２面に設けられた複数の半田ボールと、を備える半導体パッケージ１が提供される。【選択図】図１８
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【特許請求の範囲】
【請求項１】
方形形状を呈する第１面を有するパッケージ基板と、
前記パッケージ基板の第１面に設けられたコントローラチップと、
前記コントローラチップ上に積層された半導体メモリチップと、
方形形状を呈する前記第１面の辺に沿った位置であって、方形形状の角部から離れた中央部分に設けられた温度センサと、
前記第１面上に設けられて、前記コントローラチップ、前記半導体メモリチップおよび前記温度センサを覆う封止部と、
前記第１面の裏面側である第２面に設けられた複数の半田ボールと、を備える半導体パッケージ。
【請求項２】
前記温度センサが設けられる位置は、前記コントローラチップを前記第１面のいずれか一辺に沿って移動させた領域と重なる位置である請求項１に記載の半導体パッケージ。
【請求項３】
前記温度センサは、前記第１面の４辺のうち、平面視において前記コントローラチップに最も近い辺に沿った位置に設けられる請求項１または２に記載の半導体パッケージ。
【請求項４】
方形形状を呈する前記第１面の角部近傍に設けられたＥＥＰＲＯＭをさらに備え、
前記封止部は、前記ＥＥＰＲＯＭを覆う請求項１〜３のいずれか１つに記載の半導体パッケージ。
【請求項５】
方形形状を呈する前記第１面の角部近傍に設けられたオシレータをさらに備え、
前記封止部は、前記オシレータを覆う請求項１〜４のいずれか１つに記載の半導体パッケージ。
【請求項６】
前記半田ボールには、前記パッケージ基板のグランド層または電源層に電気的に接続された複数の放熱ボールと、それ以外の機能系ボールを有する請求項１〜５のいずれか１つに記載の半導体パッケージ。
【請求項７】
前記パッケージ基板の第１面は、中央領域、環状領域および外側領域を有し、
前記中央領域は、平面視において前記コントローラチップと重なる領域であり、複数の前記放熱ボールが配置されるとともに、該放熱ボールを囲むように前記機能系ボールが配置された領域であり、
前記環状領域は、平面視において前記半導体メモリチップと重なる領域であって、前記中央領域における前記半田ボールのピッチよりも大きい間隔をあけて、前記中央領域の周囲を囲む環状の領域であり、
前記環状領域には、前記中央領域における半田ボールのピッチと同じピッチで前記機能系ボールが配置され、
前記外側領域は、前記環状領域の外側に設けられる領域であり、
前記外側領域には、前記中央領域および前記環状領域における前記半田ボールのピッチよりも大きなピッチでサーマルボールが配置される請求項６に記載の半導体パッケージ。
【請求項８】
請求項１〜７のいずれか１つに記載の半導体パッケージと、
前記半導体パッケージが搭載される回路基板と、
前記回路基板に設けられて、前記コントローラチップおよび前記半導体メモリチップを制御するホストコントローラと、を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体パッケージおよび電子機器に関する。
【背景技術】
【０００２】
半導体メモリチップを有した半導体パッケージが提供されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２００５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体パッケージは、高速動作性の向上が要望されている。本発明の目的は、高速動作性の向上を図ることができる半導体パッケージおよび電子機器を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、方形形状を呈する第１面を有するパッケージ基板と、パッケージ基板の第１面に設けられたコントローラチップと、コントローラチップ上に積層された半導体メモリチップと、方形形状を呈する第１面の辺に沿った位置であって、方形形状の角部から離れた中央部分に設けられた温度センサと、第１面上に設けられて、コントローラチップ、半導体メモリチップおよび温度センサを覆う封止部と、第１面の裏面側である第２面に設けられた複数の半田ボールと、を備える半導体パッケージが提供される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る電子機器を例示した斜視図。
【図２】図１中に示された回路基板の一部の構成を例示したブロック図。
【図３】図１中に示された半導体パッケージの構成を例示したブロック図。
【図４】図１中に示された半導体パッケージを例示した断面図。
【図５】図１中に示された半導体パッケージの第１変形例を例示した断面図。
【図６】図１中に示された半導体パッケージの第２変形例を例示した断面図。
【図７】図１中に示された半導体パッケージの下面を例示した下面図。
【図８】図７中に示された半田ボールのアサインを例示した図。
【図９】図８中に示されたアサインの内容を例示した図。
【図１０】第１の実施形態に係る回路基板のパッドを例示した平面図。
【図１１】図７，８に示すように半田ボールを配置した場合の、半導体パッケージ内の温度分布を示す平面図。
【図１２】比較例として半田ボールの他の配置例を示す半導体パッケージの下面図。
【図１３】図１２に示すように半田ボールを配置した場合の、半導体パッケージ内の温度分布を示す平面図。
【図１４】他の比較例として半田ボールの他の配置例を示す半導体パッケージの下面図。
【図１５】図１４に示すように半田ボールを配置した場合の、半導体パッケージ内の温度分布を示す平面図。
【図１６】さらに他の比較例として半田ボールの他の配置例を示す半導体パッケージの下面図。
【図１７】図１６に示すように半田ボールを配置した場合の、半導体パッケージ内の温度分布を示す平面図。
【図１８】半導体パッケージ内に配置された電子部品の位置関係を説明するための平面図。
【図１９】半導体メモリチップを間欠動作させた場合の温度変化を示す図。
【図２０】第２の実施形態に係る半導体パッケージの半田ボールのアサインを例示した図。
【図２１】図２０中に示された半導体パッケージのＦ１２線で囲まれた領域を拡大して例示した図。
【図２２】第２の実施形態に係る回路基板のパッドを例示した平面図。
【図２３】図２２中に示された一部の信号ラインを模式的に例示した図。
【図２４】図２２中に示された信号ラインの第１変形例を模式的に例示した図。
【図２５】図２２中に示された信号ラインの第２変形例を模式的に例示した図。
【図２６】第３の実施形態に係る半導体パッケージの半田ボールのアサインを例示した図。
【図２７】図２６中に示された半導体パッケージのＦ１８２線で囲まれた領域を拡大して例示した図。
【図２８】第３の実施形態に係る一部の信号ラインを模式的に例示した図。
【図２９】第４の実施形態に係る半導体パッケージの半田ボールのアサインを例示した図。
【図３０】図２９中に示された半導体パッケージのＦ２１線で囲まれた領域を拡大して例示した図。
【図３１】第４の実施形態に係る一部の信号ラインを模式的に例示した図。
【図３２】第５の実施形態に係る半導体パッケージの断面図。
【図３３】第６の実施形態に係る半導体パッケージの下面を例示した下面図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体パッケージおよび電子機器を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
図１乃至図１０は、第１の実施形態に係る半導体パッケージ１を示す。半導体パッケージ１は、「半導体装置」、「半導体メモリ装置」の其々一例である。本実施形態に係る半導体パッケージ１は、いわゆるＢＧＡ−ＳＳＤ（Ball  Grid  Array  −  Solid  State  Drive）であり、複数の半導体メモリチップとコントローラとが一つのＢＧＡタイプのパッケージとして一体に構成されている。
【０００９】
図１は、半導体パッケージ１が搭載される電子機器２の一例を示す。電子機器２は、「システム」、「デバイス」、「ユニット」の其々一例である。電子機器２は、筐体３と、この筐体３に収容された回路基板４（例えばメインボード）とを有する。半導体パッケージ１は、回路基板４に取り付けられ、電子機器２のストレージ装置として機能する。回路基板４は、ホストコントローラ５（例えばＣＰＵ）を有する。ホストコントローラ５は、例えばサウスブリッジを含み、半導体パッケージ１を含む電子機器２の全体の動作を制御する。
【００１０】
図２は、回路基板４の構成の一部を模式的に示す。本実施形態に係るホストコントローラ５及び半導体パッケージ１は、PCI  Express（以下、PCIe）の規格に則したインタフェースを有する。ホストコントローラ５と半導体パッケージ１との間には、複数本の信号ライン６が設けられている。半導体パッケージ１は、信号ライン６を介して、ホストコントローラ５との間でPCIeの規格に則した高速信号をやり取りする。
【００１１】
回路基板４には、電源回路７が設けられている。電源回路７は、電源ライン８ａ，８ｂを介して、ホストコントローラ５及び半導体パッケージ１に接続されている。電源回路７は、電子機器２が動作するための各種の電源をホストコントローラ５及び半導体パッケージ１に供給する。
【００１２】
次に、半導体パッケージ１の構成について説明する。図３は、半導体パッケージ１の構成の一例を示すブロック図である。半導体パッケージ１は、コントローラチップ１１、半導体メモリチップ１２、ＤＲＡＭチップ１３、オシレータ(ＯＳＣ)１４、electrically  erasable  and  programmable  ROM  (ＥＥＰＲＯＭ)１５、及び温度センサ１６を備える。
【００１３】
コントローラチップ１１（すなわちコントローラ）は、半導体メモリチップ１２の動作を制御する半導体チップである。半導体メモリチップ１２は、例えばＮＡＮＤチップ（ＮＡＮＤフラッシュメモリ）である。ＮＡＮＤチップは、不揮発性メモリであり、電源供給を行わない状態でもデータを保持する。ＤＲＡＭチップ１３は、半導体メモリチップ１２の管理情報の保管やデータのキャッシュなどに用いられる。
【００１４】
オシレータ(ＯＳＣ)１４は、所定周波数の動作信号をコントローラチップ１１に供給する。ＥＥＰＲＯＭ１５は、制御プログラム等を固定情報として格納している。ＥＥＰＲＯＭ１５は、不揮発性メモリの一例である。温度センサ１６は、半導体パッケージ１内の温度を検出し、コントローラチップ１１に通知する。
【００１５】
コントローラチップ１１は、温度センサ１６から受信した温度情報を用いて半導体パッケージ１の各部の動作を制御する。例えば、温度センサ１６で検出された温度が所定以上であった場合、コントローラチップ１１は、半導体パッケージ１の動作速度を下げたり、半導体パッケージ１の動作を所定時間または所定間隔で停止し、半導体パッケージ１の温度を許容値以下に抑える。
【００１６】
次に、半導体パッケージ１の構造について説明する。図４は、半導体パッケージ１の断面図である。半導体パッケージ１は、基板２１（パッケージ基板）、コントローラチップ１１、半導体メモリチップ１２、ボンディングワイヤ２２，２３、モールド材２４，２５、マウントフィルム２６、及び複数の半田ボール２７を備える。
【００１７】
基板２１は、多層の配線基板であり、電源層２８及びグランド層２９を有する。基板２１は、第１面２１ａと、該第１面２１ａとは反対側に位置した第２面２１ｂとを有する。コントローラチップ１１は、基板２１の第１面２１ａに載せられている。コントローラチップ１１は、例えばマウントフィルム２６によって基板２１に固定されている。また、コントローラチップ１１は、ボンディングワイヤ２２によって基板２１に電気的に接続されている。
【００１８】
基板２１の第１面２１ａには、コントローラチップ１１及びボンディングワイヤ２２を封止する第１モールド材２４が設けられている。なお、第１モールド材２４に代えて厚膜マウントフィルムを用いてもよい。以上により、コントローラチップ１１を封止するモールドタイプの半導体パッケージ（第１モールドパッケージ）が形成される。
【００１９】
図４に示すように、第１モールド材２４の上には、複数の半導体メモリチップ１２が積層されている。複数の半導体メモリチップ１２は、マウントフィルム２６によって第１モールド材２４の上に固定される。複数の半導体メモリチップ１２は、ボンディングワイヤ２３を介して基板２１に電気的に接続されている。半導体メモリチップ１２は、基板２１を介して、コントローラチップ１１に電気的に接続されている。
【００２０】
基板２１の第１面２１ａ上には、第１モールド材２４、複数の半導体メモリチップ１２、及びボンディングワイヤ２３を封止する第２モールド材２５が設けられている。以上のように、本実施形態では、第１モールド材２４及び第２モールド材２５によって、基板２１の第１面２１ａに設けられた封止部３０が形成されている。封止部３０は、コントローラチップ１１、複数の半導体メモリチップ１２、オシレータ１４、ＥＥＰＲＯＭ１５、及び温度センサ１６を一体に覆う。
【００２１】
図５は、本実施形態に係る半導体パッケージ１の第１変形例を示す。この第１変形例では、ＤＲＡＭチップ１３が基板２１の第１面２１ａに載せられている。ＤＲＡＭチップ１３は、第１モールド材２４で覆われている。なお、ＤＲＡＭチップ１３は、第１モールド材２４の外部に位置し、第２モールド材２５によって覆われてもよい。
【００２２】
図６は、本実施形態に係る半導体パッケージ１の第２変形例を示す。この第２変形例では、複数の半導体メモリチップ１２が基板２１の第１面２１ａに積層されている。すなわち、複数の半導体メモリチップ１２は、コントローラチップ１１及びＤＲＡＭチップ１３の側方に置かれている。
【００２３】
本変形例では、一つのモールド材２５が、コントローラチップ１１、ＤＲＡＭチップ１３、及び複数の半導体メモリチップ１２を一体に覆う。この場合、一つのモールド材２５によって、基板２１の第１面２１ａに設けられた封止部３０が形成されている。なお、半導体パッケージ１の封止部３０は、モールド材にて形成されたものに限らず、セラミック材やその他の材料で形成されたものでもよい。
【００２４】
次に、基板２１に設けられた複数の半田ボール２７について説明する。図４に示すように、基板２１の第２面２１ｂには、外部接続用の複数の半田ボール２７が設けられている。本実施形態では、半田ボール２７は、例えば0.5ｍｍピッチで並べられている。
【００２５】
図７は、基板２１の第２面２１ｂにおける半田ボール２７の配列を示す。図７に示すように、複数の半田ボール２７は、基板２１の第２面２１ｂの全体にフルで配置されているわけではなく、部分的に配置されている。
【００２６】
図８は、半田ボール２７のアサインを模式的に示す。なお図８は、説明の便宜上、回路基板４に載せられた姿勢を基準（すなわち半導体パッケージ１を上方から見た姿勢を基準）にしたボール配置を示す。図９は、図８中に示されたアサインの内容を示す。図１０は、半田ボール２７が接続される回路基板４のパッド３２を示す。
【００２７】
本実施形態に係る複数の半田ボール２７は、PCIe信号ボールＰＳ１〜ＰＳ１６、その他の信号ボールＳ、電源ボールＰ、グランドボールＧ、及びサーマルボールＴ（放熱ボール）を含む。PCIe信号ボールＰＳ１〜ＰＳ１６は、「差動信号ボール」の一例である。なお、以下の説明において、半田ボール２７のうち、サーマルボールＴを除くPCIe信号ボールＰＳ１〜ＰＳ１６、その他の信号ボールＳ、電源ボールＰ及びグランドボールＧをまとめて、機能系ボールＥとも呼ぶ。
【００２８】
また、図８中では、信号ボールＳをハッチング、電源ボールＰを”Power”、グランドボールＧを”GND”、サーマルボールＴを”T＿pad”と表記して示す。以下、これら半田ボール２７の配置を詳しく説明する。
【００２９】
図８に示すように、複数の半田ボール２７は、第１郡Ｇ１、第２郡Ｇ２、及び第３郡Ｇ３に分かれて配置されている。第１郡Ｇ１は、基板２１の中央部に位置する。第１郡Ｇ１は、基板２１の中央部に設けられた複数のサーマルボールＴと、この複数のサーマルボールＴを囲むように配置された複数の電源ボールＰ、グランドボールＧ、及び信号ボールＳを有する。
【００３０】
サーマルボールＴ（放熱ボール）は、基板２１のグランド層２９または電源層２８（すなわち銅層）に電気的に接続されている。このため、コントローラチップ１１などの熱は、グランド層２９または電源層２８を介してサーマルボールＴに移動しやすい。
【００３１】
サーマルボールＴは、半導体パッケージ１の熱の一部を回路基板４に逃がす。例えば本実施形態では、コントローラチップ１１は、基板２１の中央部に位置し、第１郡Ｇ１のサーマルボールＴに重なる。コントローラチップ１１は、他の部品（例えば半導体メモリチップ１２またはＤＲＡＭチップ１３）に比べて動作時の発熱量が大きい。第１郡Ｇ１のサーマルボールＴは、コントローラチップ１１から基板２１に伝わる熱の一部を回路基板４に逃がす。
【００３２】
電源ボールＰは、基板２１の電源層２８に電気的に接続され、半導体パッケージ１に各種の電源を供給する。グランドボールＧは、基板２１のグランド層２９に電気的に接続され、接地電位となる。
【００３３】
図８に示すように、第２郡Ｇ２は、第１郡Ｇ１を囲う枠状に並べられている。第２郡Ｇ２と第１郡Ｇ１との間には隙間が存在する。第２郡Ｇ２は、PCIe信号ボールＰＳ１〜ＰＳ１６、信号ボールＳ、電源ボールＰ、及びグランドボールＧを有する。
【００３４】
ここで、PCIe信号ボールＰＳ１〜ＰＳ１６について詳しく説明する。図８及び図９に示すように、第１PCIe信号ボールＰＳ１は、PCIe高速差動信号（入力、ポジティブ）１セット目に対応する。第２PCIe信号ボールＰＳ２は、PCIe高速差動信号（入力、ネガティブ）１セット目に対応する。第１及び第２PCIe信号ボールＰＳ１，ＰＳ２は、第１差動信号が流れる差動ペアとなる。
【００３５】
第３PCIe信号ボールＰＳ３は、PCIe高速差動信号（出力、ネガティブ）１セット目に対応する。第４PCIe信号ボールＰＳ４は、PCIe高速差動信号（出力、ポジティブ）１セット目に対応する。第３及び第４PCIe信号ボールＰＳ３，ＰＳ４は、第２差動信号が流れる差動ペアとなる。
【００３６】
そして、これら４つのPCIe信号ボールＰＳ１，ＰＳ２，ＰＳ３，ＰＳ４は、一対の高速差動入力信号と高速差動出力信号からなる第１信号セットに対応した第１半田ボールセットＢＳ１（すなわち第１レーン）を構成する。
【００３７】
同様に、第５PCIe信号ボールＰＳ５は、PCIe高速差動信号（出力、ネガティブ）２セット目に対応する。第６PCIe信号ボールＰＳ６は、PCIe高速差動信号（出力、ポジティブ）２セット目に対応する。第５及び第６PCIe信号ボールＰＳ５，ＰＳ６は、第３差動信号が流れる差動ペアとなる。
【００３８】
第７PCIe信号ボールＰＳ７は、PCIe高速差動信号（入力、ポジティブ）２セット目に対応する。第８PCIe信号ボールＰＳ８は、PCIe高速差動信号（入力、ネガティブ）２セット目に対応する。第７及び第８PCIe信号ボールＰＳ７，ＰＳ８は、第４差動信号が流れる差動ペアとなる。
【００３９】
そして、これら４つのPCIe信号ボールＰＳ５，ＰＳ６，ＰＳ７，ＰＳ８は、一対の高速差動入力信号と高速差動出力信号からなる第２信号セットに対応した第２半田ボールセットＢＳ２（すなわち第２レーン）を構成する。
【００４０】
第９PCIe信号ボールＰＳ９は、PCIe高速差動信号（入力、ポジティブ）３セット目に対応する。第１０PCIe信号ボールＰＳ１０は、PCIe高速差動信号（入力、ネガティブ）３セット目に対応する。第９及び第１０PCIe信号ボールＰＳ９，ＰＳ１０は、第５差動信号が流れる差動ペアとなる。
【００４１】
第１１PCIe信号ボールＰＳ１１は、PCIe高速差動信号（出力、ポジティブ）３セット目に対応する。第１２PCIe信号ボールＰＳ１２は、PCIe高速差動信号（出力、ネガティブ）３セット目に対応する。第１１及び第１２PCIe信号ボールＰＳ１１，ＰＳ１２は、第６差動信号が流れる差動ペアとなる。
【００４２】
そして、これら４つのPCIe信号ボールＰＳ９，ＰＳ１０，ＰＳ１１，ＰＳ１２は、一対の高速差動入力信号と高速差動出力信号からなる第３信号セットに対応した第３半田ボールセットＢＳ３（すなわち第３レーン）を構成する。
【００４３】
第１３PCIe信号ボールＰＳ１３は、PCIe高速差動信号（入力、ポジティブ）４セット目に対応する。第１４PCIe信号ボールＰＳ１４は、PCIe高速差動信号（入力、ネガティブ）４セット目に対応する。第１３及び第１４PCIe信号ボールＰＳ１３，ＰＳ１４は、第７差動信号が流れる差動ペアとなる。
【００４４】
第１５PCIe信号ボールＰＳ１５は、PCIe高速差動信号（出力、ポジティブ）４セット目に対応する。第１６PCIe信号ボールＰＳ１６は、PCIe高速差動信号（出力、ネガティブ）４セット目に対応する。第１５及び第１６PCIe信号ボールＰＳ１５，ＰＳ１６は、第８差動信号が流れる差動ペアとなる。
【００４５】
そして、これら４つのPCIe信号ボールＰＳ１３，ＰＳ１４，ＰＳ１５，ＰＳ１６は、一対の高速差動入力信号と高速差動出力信号からなる第４信号セットに対応した第４半田ボールセットＢＳ４（すなわち第４レーン）を構成する。以上を換言すると、本実施形態に係る半導体パッケージ１は、PCIeのレーンを構成する半田ボールセットを４セット有する。
【００４６】
ここで、半導体パッケージ１の基板２１は、４つの辺を有する。この４つの辺は、第１辺４１ａ、第２辺４１ｂ、第３辺４１ｃ、及び第４辺４１ｄを含む。半導体パッケージ１が基板２１に取り付けられた状態で、第１辺４１ａは、基板２１のなかで最もホストコントローラ５に近い。第１辺４１ａは、ホストコントローラ５に相対する端部（すなわち縁部）である。第１辺４１ａは、ホストコントローラ５と略平行に延びている。第２辺４１ｂは、第１辺４１ａとは反対側に位置する。第３辺４１ｃ及び第４辺４１ｄは、第１辺４１ａと第２辺４１ｂとの間に延びている。
【００４７】
本実施形態では、第１乃至第４半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４は、基板２１の第１辺４１ａの近くに纏めて配置されている。第１乃至第４半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４は、基板２１の第１辺４１ａと基板２１の中央部との間に位置する。第１乃至第４半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４は、基板２１の第１辺４１ａと略平行に並べられている。
【００４８】
これにより、第１乃至第４半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４は、基板２１の中央部よりも、ホストコントローラ５の近くに位置する。すなわち、第１乃至第４半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４は、基板２１の中心を第１辺４１ａと略平行に通る中心線Ｃと第１辺４１ａとの間の領域に位置する。
【００４９】
さらに言えば、本実施形態では、全てのPCIe信号ボールＰＳ１〜ＰＳ１６は、第１ラインＬ１に沿って１列に並べられている。第１ラインＬ１は、基板２１の第１辺４１ａと基板２１の中央部との間に位置して、基板２１の第１辺４１ａと略平行に延びている。
【００５０】
図１０に示すように、回路基板４の複数のパッド３２は、複数の半田ボール２７の配置に対応して設けられている。回路基板４の複数のパッド３２は、PCIe信号ボールＰＳ１〜ＰＳ１６が接続され、ホストコントローラ５との間でPCIe信号が流れる１６つのPCIeパッドＰＳＰを含む。
【００５１】
回路基板４は、PCIeパッドＰＳＰとホストコントローラ５とを電気的に接続する１６つの信号ライン６（配線パターン）を有する。信号ライン６は、例えば回路基板４の表層に設けられている。信号ライン６は、PCIeパッドＰＳＰからホストコントローラ５に向いて直線状に延びている。信号ライン６は、半導体パッケージ１の基板２１の第１辺４１ａと略直交した方向に延びている。この１６つの信号ライン６は、例えば同じ配線長を有する。すなわち、ホストコントローラ５と１６つのPCIe信号ボールＰＳ１〜ＰＳ１６との間には信号ライン６の等長性が確保されている。
【００５２】
次に、グランドボールＧの配置について説明する。なお、ここでは説明の便宜上、「PCIe信号ボール」を単に「半田ボール」と読み替える。
【００５３】
各半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４は、其々、差動入力信号に対応した２つの第１半田ボールと，差動出力信号に対応した２つの第２半田ボールとを有する。すなわち、PCIe信号ボールＰＳ１、ＰＳ２、ＰＳ７、ＰＳ８、ＰＳ９、ＰＳ１０、ＰＳ１３、ＰＳ１４は、上記第１半田ボールに該当する。一方で、PCIe信号ボールＰＳ３、ＰＳ４、ＰＳ５、ＰＳ６、ＰＳ１１、ＰＳ１２、ＰＳ１５、ＰＳ１６は、上記第２半田ボールに該当する。
【００５４】
グランドボールＧは、PCIe信号ボールＰＳ１〜ＰＳ１６の周囲に設けられ、いくつかのPCIe信号ボールＰＳ１〜ＰＳ１６の間を電気的にシールドする。本実施形態では、グランドボールＧは、半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４の間、及び、各半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４において、上記第１半田ボールと上記第２半田ボールとの間に設けられている。
【００５５】
すなわち、グランドボールＧは、差動ペアと差動ペアとの間に設けられている。これにより、其々複数の差動入力信号と差動出力信号とが互いに独立するように電気的にシールドされ、信号の相互干渉や外来ノイズの影響が抑制されている。
【００５６】
また、いくつかのグランドボールＧは、信号ライン６とは反対側からPCIe信号ボールＰＳ１〜ＰＳ１６に面する。これにより、上述の８つの差動信号が他の信号から独立するように電気的にシールドされ、信号の相互干渉や外来ノイズの影響が抑制されている。
【００５７】
図８に示すように、半田ボール２７の第３郡Ｇ３は、複数のサーマルボールＴを含む。第３郡Ｇ３は、第２郡Ｇ２のさらに外側に位置する。第３郡Ｇ３は、第２郡Ｇ２と基板２１の外周縁（４つの辺４１ａ，４１ｂ，４１ｃ，４１ｄ）との間に位置する。すなわち、複数のサーマルボールＴは、第１乃至第４半田ボールセットＢＳ１〜ＢＳ４よりも、基板２１の外周縁の近くに位置する。
【００５８】
サーマルボールＴは、基板２１の第１辺４１ａと第１乃至第４半田ボールセットＢＳ１〜ＢＳ４との間の領域において、基板２１の第１辺４１ａと略直交した方向で、第１乃至第４半田ボールセットＢＳ１〜ＢＳ４と並ぶ領域を避けて配置されている。すなわち、サーマルボールＴは、信号ライン６が通る領域を避けて配置されている。これにより、信号ライン６は、サーマルボールＴに邪魔されずに、回路基板４の表層に直線状に延びることができる。
【００５９】
別の観点で見れば、サーマルボールＴは、PCIe信号ボールＰＳ１〜ＰＳ１６の間に位置したグランドボールＧに対して、基板２１の第１辺４１ａと略直交した方向で並ぶ領域に配置されている。サーマルボールＴは、複数の信号ライン６の間及び信号ライン６の両側に位置する。サーマルボールＴは、例えば基板２１のグランド層２９に電気的に接続され、電気的なシールドとして信号ライン６に流れる信号の相互干渉や外来ノイズの影響を抑制することに寄与する。
【００６０】
図７及び図８に示すように、基板２１は、第１領域４３ａと、第２領域４３ｂとを有する。第１領域４３ａは、平面視においてコントローラチップ１１に重なる領域（すなわちコントローラチップ１１の投射領域）である。一方で、第２領域４３ｂは、第１領域４３ａの外側に位置した領域である。
【００６１】
ここで、第２領域４３ｂにおけるサーマルボールＴの配置密度は、第１領域４３ａにおけるサーマルボールＴの配置密度よりも高い。なお「配置密度」とは、各領域に配置されたサーマルボールＴの数を各領域の面積で割ったものである。
【００６２】
また、基板２１の第２面２１ｂは、半田ボール２７の配置に基づいて、中央領域４３ｃ、環状領域４３ｄ、外側領域４３ｅに分けられる。中央領域４３ｃは、図７に示すように、平面視においてコントローラチップ１１と重なる領域であり、複数のサーマルボールＴが配置されるとともに、そのサーマルボールＴを囲むように機能系ボールＥが配置された領域である。環状領域４３ｄは、平面視において半導体メモリチップ１２と重なる領域であって、中央領域４３ｃにおける半田ボール２７のピッチよりも大きい間隔をあけて、中央領域４３ｃの周囲を囲む環状の領域である。環状領域４３ｄには、中央領域４３ｃにおける半田ボール２７のピッチと同じピッチで機能系ボールＥが配置される。外側領域４３ｅは、環状領域４３ｄの外側に設けられる領域である。外側領域４３ｅには、中央領域４３ｃおよび環状領域４３ｄにおける半田ボール２７のピッチよりも大きなピッチ、例えば２倍の大きさのピッチでサーマルボールＴが配置される。
【００６３】
図１０に示すように、回路基板４のパッド３２は、サーマルボールＴが接続されるサーマルパッドＴＰを含む。サーマルパッドＴＰは、例えば回路基板４のグランド層または電源層（すなわち銅層）に接続されている。なお、サーマルボールＴ及びサーマルパッドＴＰは、基板２１や回路基板４のグランド層や電源層に接続されたものに限らない。銅層に接続されていないサーマルボールＴやサーマルパッドＴＰによっても一定の放熱効果が得られる。
【００６４】
次に、電源ボールＰ及びグランドボールＧの配置について説明する。図８に示すように、複数の電源ボールＰ及び複数のグランドボールＧは、基板２１の中心に対して略点対称に配置されている。なお、「略点対象」とは、完全に点対称な場合に加えて、例えば少数（例えば１つ）のグランドボールＧが点対称に配置されていない場合も含む。
【００６５】
別の観点では、複数の電源ボールＰ及び複数のグランドボールＧは、そのどちらか一方が基板２１の中心に対して点対称に配置されていればよい。本実施形態では、複数の電源ボールＰは、基板２１の中心に対して点対称に配置されている。
【００６６】
図１０に示すように、回路基板４のパッド３２は、電源ボールＰが接続される電源パッドＰＰと、グランドボールＧが接続されるグランドパッドＧＰとを含む。
【００６７】
複数の電源ボールＰ及び複数のグランドボールＧが略点対称に配置されることで、半導体パッケージ１を正規の向きに対して誤って１８０度回転させて回路基板４に取り付けた場合でも、電源ボールＰと電源パッドＰＰ、及びグランドボールＧとグランドパッドＧＰとの対応関係が維持される。
【００６８】
このような構成によれば、高速動作性を向上させた半導体パッケージ１を提供することができる。すなわち、例えば高速信号に対応した半田ボールセットが１セットしかない場合、高速動作に限界がある。
【００６９】
そこで、本実施形態に係る半導体パッケージ１は、基板２１と、封止部３０と、コントローラチップ１１と、半導体チップ（例えば半導体メモリチップ１２）と、複数の差動信号ボール（例えばPCIe信号ボールＰＳ１〜ＰＳ１６）とを備える。前記複数の差動信号ボールの少なくとも一部は、基板２１の第１辺４１ａと略平行に並べられている。
【００７０】
このような構成によれば、高速信号に対応した半田ボールセットの数を増やすことで、送受信できるデータ量を倍増させることができ、これにより高速動作性を向上させることができる。
【００７１】
さらに、前記複数の差動信号ボールが基板２１の第１辺４１ａと略平行に並べられていると、基板２１の第１辺４１ａをホストコントローラ５に向けて半導体パッケージ１を配置することで、前記複数の差動信号ボールとホストコントローラ５との間の信号ライン６の等長性を確保しやすい。このため、半導体パッケージ１が送受信する信号品質を高めることができる。
【００７２】
別の観点では、複数の差動信号ボールは、差動ペアを基板２１の第１辺４１ａと略直交した方向に並べ、該複数の差動信号ボールを基板２１の第１辺４１ａと略平行な２列に配置することも考えられる。しかしこの場合、本実施形態のように0.5ｍｍピッチで半田ボール２７を並べると、差動信号ボールと信号ライン６の配置が密になり、いくつかの信号ライン６に急峻な折曲部を設ける必要が生じる。これは、信号品質や信頼性に影響を与える場合がある。
【００７３】
一方で、本実施形態では、複数の差動信号ボールが基板２１の第１辺４１ａと略平行に一列に並べられている。このような構成によれば、複数の差動信号ボールと信号ライン６とが密になりにくく、信号ライン６に急峻な折曲部を設けることを避けることができる。このため、信号品質や信頼性をさらに高めることができる。
【００７４】
本実施形態では、複数のグランドボールＧは、複数の差動信号ボールの周囲に設けられていくつかの差動信号ボールの間を電機的にシールドする。これにより、複数の差動信号ボールの信号の相互干渉や外来ノイズの影響を抑制することができ、信号品質を高めることができる。
【００７５】
本実施形態では、複数の半田ボール２７は、基板２１のグランド層２９または電源層２８に電気的に接続された複数のサーマルボールＴを含む。このような構成によれば、半導体パッケージ１の熱を効率的に回路基板４に逃がすことができる。これより、半導体パッケージ１の温度上昇を抑制し、半導体パッケージ１の高速動作を促進することができる。
【００７６】
本実施形態では、複数のサーマルボールＴは、複数の半田ボールセットＢＳ１〜ＢＳ４よりも、基板２１の外周縁の近くに位置する。このような構成によれば、配線レイアウトが疎な基板２１の周辺部を有効活用してサーマルボールＴを配置することができる。これにより、半導体パッケージ１のレイアウト設計の自由度を向上させることができる。
【００７７】
本実施形態では、複数のサーマルボールＴは、基板２１の第１辺４１ａと半田ボールセットＢＳ１〜ＢＳ４との間の領域において、基板２１の第１辺４１ａと略直交した方向で各半田ボールセットＢＳ１〜ＢＳ４と並ぶ領域を避けて配置されている。これにより、回路基板４のPCIeパッドＰＳＰから信号ライン６を直線状に引くことができる。すなわち、サーマルボールＴを避けるために信号ライン６を迂回させる必要がなくなる。このため、信号品質をさらに向上させることができる。
【００７８】
なお、サーマルボールＴは、半導体パッケージ１の低コスト化の観点では、基板２１の全面にフルで設けられるのではなく、必要十分な少ない個数であることが望ましい。このようにサーマルボールＴの個数に上限を設定する場合、相対的に多くのサーマルボールＴを基板２１の第２領域４３ｂに配置することは、放熱性の観点からも好ましい。
【００７９】
ここで、複数のサーマルボールＴを第１領域４３ａに集中して配置することも考えられる。一見すると、発熱部品であるコントローラチップ１１の直下に位置した第１領域４３ａに相対的に多くのサーマルボールＴを配置した方が良好な放熱性が得られるようにも思われる。
【００８０】
しかしながら、本発明者による試験結果によれば、第２領域４３ｂに相対的に多くのサーマルボールＴを配置した方が半導体パッケージ１の温度上昇を低く抑えられることが分かった。これは、第１領域４３ａに加えて第２領域４３ｂにもサーマルボールＴを分けて配置すると、半導体パッケージ１の全体の放熱性が高まるためだと推察される。そこで、本実施形態では、第２領域４３ｂに相対的に多くのサーマルボールＴを配置し、半導体パッケージ１の放熱性をさらに高めている。
【００８１】
上述した半田ボール２７（サーマルボールＴ）の配置と放熱性とについて、図面を用いて詳細に説明する。図１１は、図７，８に示すように半田ボール２７を配置した場合の、半導体パッケージ１内の温度分布を示す平面図である。図１２は、比較例として半田ボール２７の他の配置例を示す半導体パッケージの下面図である。図１３は、図１２に示すように半田ボール２７を配置した場合の、半導体パッケージ１内の温度分布を示す平面図である。なお、図１１、図１３および以下の説明で示す温度分布は、半導体パッケージ内に積層された８枚の半導体メモリチップを駆動させた場合の温度分布を示す。
【００８２】
図１２に示す比較例では、半田ボール２７は、図７，８で示した例と同様の配置で機能系ボールＥが配置され、サーマルボールＴは省略されている。したがって、図７，８で示した例よりも全体として半田ボール２７の数が少なくなっている。そして、図１１と図１３とで半導体パッケージ内の温度分布を比較すると、サーマルボールＴを省略した場合（図１３の場合）には、８０℃以上の温度となっている範囲が、サーマルボールＴを設けた場合（図１１の場合）よりも広くなっている。これにより、サーマルボールＴを設けることで、放熱効率が向上し、半導体パッケージの温度上昇が抑えられることが確認できる。
【００８３】
図１４は、他の比較例として半田ボール２７の他の配置例を示す半導体パッケージの下面図である。図１５は、図１４に示すように半田ボール２７を配置した場合の、半導体パッケージ１内の温度分布を示す平面図である。図１４に示す比較例では、図７，８で示した例と同様の配置で機能系ボールＥが配置され、二重に配置された機能系ボールＥの内側、すなわち平面視において半導体メモリチップ１２と重なる領域にサーマルボールＴが配置されている。
【００８４】
そして、図１１と図１５とで半導体パッケージ内の温度分布を比較すると、半導体メモリチップ１２と重なる領域にサーマルボールＴを配置した場合（図１５の場合）には、８０℃以上の温度となっている範囲が、半導体メモリチップ１２と重なる領域の外側にサーマルボールＴを配置した場合（図１１の場合）よりも広くなっている。これにより、半導体メモリチップ１２と重なる領域の外側にサーマルボールＴを設けることで、放熱効率が向上し、半導体パッケージの温度上昇が抑えられることが確認できる。
【００８５】
なお、図１１と図１５とでは、配置されている半田ボール２７の数にほとんど違いはない。また、図１３と図１５を比較すると、サーマルボールＴを設けたにも関わらず、放熱効率の大きな向上はみられない。したがって、サーマルボールＴが配置される位置が、放熱効率の大小に大きく影響することが確認できる。
【００８６】
図１６は、さらに他の比較例として半田ボール２７の他の配置例を示す半導体パッケージの下面図である。図１７は、図１６に示すように半田ボール２７を配置した場合の、半導体パッケージ１内の温度分布を示す平面図である。図１６に示す比較例では、図７，８で示した例と同様の配置で機能系ボールＥが配置されている。また、二重に配置された機能系ボールＥの内側と外側の両方、すなわち平面視において半導体メモリチップ１２と重なる領域と重ならない領域の両方にサーマルボールＴが配置されている。また、半導体メモリチップ１２と重ならない領域では、図７，８で示した例よりも高い密度でサーマルボールＴが配置されている。これにより、図１６で示した例では、図７，８で示した例の約２倍の数の半田ボール２７が設けられている。
【００８７】
そして、図１１と図１７とで半導体パッケージ内の温度分布を比較すると、図１６で示した例では、図７，８で示した例の約２倍の数の半田ボール２７を設けたにも関わらず、放熱効率の向上が限定的となっている。これにより、図７，８に示す例では、半田ボール２７の数を抑えつつ、放熱効率の向上を図って、半導体パッケージの温度上昇を抑えることができることが確認できる。なお、半田ボール２７の数を抑えることで、半導体パッケージの製造コストの抑制を図ることができる。
【００８８】
本実施形態では、複数の半田ボール２７は、基板２１の電源層２８に電気的に接続された複数の電源ボールＰと、基板２１のグランド層２９に電気的に接続された複数のグランドボールＧとを含む。複数の電源ボールＰ及び複数のグランドボールＧは、基板２１の中心に対して略点対称に配置されている。
【００８９】
ここで、複数の電源ボールＰ及び複数のグランドボールＧが略点対称に配置されていない場合、正規の向きに対して誤って１８０度回転させた状態で半導体パッケージ１を基板２１に取り付けると、回路基板４の電源パッドＰＰと半導体パッケージ１のグランドボールＧとが接続され、ショートする可能性がある。
【００９０】
一方で、本実施形態のように複数の電源ボールＰ及び複数のグランドボールＧは、基板２１の中心に対して略点対称に配置されていると、正規の向きに対して誤って１８０度回転させた状態で半導体パッケージ１を基板２１に取り付けた場合でも、複数の電源ボールＰと複数の電源パッドＰＰ、及び複数のグランドボールＧと複数のグランドパッドＧＰとの対応関係は維持される。このため、ショートが生じる可能性がなく、システム全体および半導体パッケージ１の損傷を防止することができる。
【００９１】
次に、半導体パッケージ１内における温度センサ１６等の電子部品の配置について説明する。図１８は、半導体パッケージ１内に配置された電子部品の位置関係を説明するための平面図である。図１８に示すように、温度センサ１６は、基板２１の４つの辺のいずれかの辺に沿った位置であって、基板２１の角部から離れた中央部分に設けられる。例えば、基板２１の第４辺４１ｄに沿った位置であって、基板２１の辺４１ａ〜ｄに平行な方向にコントローラチップ１１をずらした領域と重なる位置に温度センサ１６が設けられる。図１８では、第１辺４１ａに平行な方向にコントローラチップ１１をずらした領域と重なる位置に温度センサ１６が設けられている。
【００９２】
図１１に示すように、半導体パッケージ１の角部よりも辺の中央部分のほうが、温度が高くなる。したがって、半導体パッケージ１の角部よりも辺の中央部分に温度センサ１６を設けたほうが、半導体パッケージ１内の温度上昇を早く検知することが可能となる。なお、図１１に示すように、基板２１に４つの辺４１ａ〜ｄのうち、コントローラチップ１１に近い辺４１ａ，４１ｂ部分のほうが、遠い辺４１ｃ，４１ｄよりも温度が高くなっている。したがって、コントローラチップ１１に近い辺４１ａ，４１ｂ部分に温度センサ１６を配置したほうが、半導体パッケージ１内の温度上昇をより早く検知することができる。
【００９３】
温度センサ１６によって検知された温度情報は、コントローラチップ１１へと送られる。コントローラチップ１１は、温度センサ１６によって検知された温度情報が予め定められた温度より高くなった場合に、半導体メモリチップ１２の動作を停止、または動作速度を低下させ、所定時間経過後に半導体メモリチップ１２の動作の再開、または動作速度を復旧させる制御を行う。
【００９４】
図１９は、半導体メモリチップ１２を間欠動作させた場合の温度変化を示す図である。図１９では、半導体パッケージ１内のコントローラチップ１１の温度変化を線１００で示し、半導体メモリチップ１２の温度変化を線１０１で示し、基板２１の中央部分の温度変化を線１０２で示している。
【００９５】
図１９に示すように、半導体メモリチップ１２を間欠運転することで、連続運転した場合よりも、各電子部品の温度上昇を抑えることができる。したがって、上述したように、温度センサ１６の検知温度に基づいて、半導体メモリチップ１２の動作を停止したり、動作速度を低下したりすることで、半導体パッケージ１の温度上昇を抑えることができる。半導体パッケージ１の温度上昇を抑えることで、半導体パッケージ１の温度上昇による動作速度の低下を抑えることができる。これにより、半導体パッケージ１の動作速度の高速化に寄与することができる。
【００９６】
また、図１８に示すように、オシレータ１４やＥＥＰＲＯＭ１５は、基板２１の辺４１ａ〜ｄに沿った位置であって、基板２１の角部に近い位置に設けられる。例えば、オシレータ１４は、基板２１の第１辺４１ａに沿った位置であって、基板２１の辺４１ａ〜ｄに平行な方向にコントローラチップ１１をずらした領域と重ならない位置に設けられる。図１１に示すように、基板２１の角部付近は、他の領域に比べて温度が低いため、オシレータ１４やＥＥＰＲＯＭ１５の温度上昇による性能低下を抑えることができる。
【００９７】
（第２の実施形態）
次に、図２０乃至図２５を参照して、第２の実施形態に係る半導体パッケージ１について説明する。なお、第１の実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。また、下記に説明する以外の構成は、第１の実施形態と同じである。
【００９８】
図２０は、本実施形態に係る半田ボール２７のアサインを示す。図２１は、図２０中のＦ１２で囲まれた部分を拡大して示す。図２０及び図２１に示すように、本実施形態では、複数のPCIe信号ボールＰＳ１〜ＰＳ１６は、第１ラインＬ１と、一対の第２ラインＬ２ａ，Ｌ２ｂとに沿って並べられている。第１ラインＬ１は、基板２１の第１辺４１ａと基板２１の中央部との間に位置して、基板２１の第１辺４１ａと略平行である。一対の第２ラインＬ２ａ，Ｌ２ｂは、第１ラインＬ１の両端部から基板２１の第１辺４１ａから離れる方向に延びている。
【００９９】
つまり、複数のPCIe信号ボールＰＳ１〜ＰＳ１６のなかで最も外側に位置したいくつかのPCIe信号ボールＰＳ１，ＰＳ２、ＰＳ１５，ＰＳ１６は、第１ラインＬ１とは交差した（例えば略直交した）第２ラインＬ２ａ，Ｌ２ｂに沿うように向きを変えて並べられている。なお、一対の第２ラインＬ２ａ，Ｌ２ｂは、この名称に限定されるものではなく、例えば第２ラインＬ２ａ及び第３ラインＬ２ｂと称してもよい。
【０１００】
本実施形態では、第２及び第３ボールセットＢＳ２，ＢＳ３のPCIe信号ボールＰＳ５〜ＰＳ１２は、第１ラインＬ１に沿って一列に配置されている。一方で、第１及び第４ボールセットＢＳ１，ＢＳ４のPCIe信号ボールＰＳ１〜ＰＳ４、ＰＳ１３〜ＰＳ１６は、第２及び第３ボールセットＢＳ２，ＢＳ３の両側に位置するとともに、其々少なくとも一部が一対の第２ラインＬ２ａ，Ｌ２ｂに沿って配置されている。
【０１０１】
本実施形態においても、第１乃至第４半田ボールセットＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４の全てのPCIe信号ボールＰＳ１〜ＰＳ１６は、基板２１の中心を第１辺４１ａと略平行に通る中心線Ｃと第１辺４１ａとの間の領域に位置する。
【０１０２】
詳しく述べると、枠状に配置された第２郡Ｇ２は、第１部分６１（第１辺）、第２部分６２（第２辺）、第３部分６３（第３辺）、及び第４部分６４（第４辺）を有する。第１部分６１は、第１ラインＬ１に沿って並べられている。第２部分６２は、第１部分６１の第１端部から第１部分６１とは略直交した方向に並べられている。
【０１０３】
第３部分６３は、前記第１端部とは反対側に位置した第１部分６１の第２端部から第１部分６１とは略直交した方向に並べられている。第２部分６２と第３部分６３とは、第１郡Ｇ１の両側に分かれて位置する。第４部分６４は、第１部分６１と略平行に並べられている。第４部分６４は、第２部分６２と第３部分６３との間に亘る。第１部分６１と第４部分６４とは、第１郡Ｇ１の両側に分かれて位置する。
【０１０４】
本実施形態では、第２及び第３ボールセットＢＳ２，ＢＳ３のPCIe信号ボールＰＳ５〜ＰＳ１２は、第１部分６１に位置して一列に並べられている。また、第１ボールセットＢＳ１の２つのPCIe信号ボールＰＳ３，ＰＳ４は、第１部分６１に並べられている。第４ボールセットＢＳ４の２つのPCIe信号ボールＰＳ１３，ＰＳ１４は、第１部分６１に並べられている。
【０１０５】
一方で、第１ボールセットＢＳ１の２つのPCIe信号ボールＰＳ１，ＰＳ２は、第１部分６１に繋がる第２部分６２の端部に並べられている。同様に、第４ボールセットＢＳ４の２つのPCIe信号ボールＰＳ１５，ＰＳ１６は、第１部分６１に繋がる第３部分６３の端部に並べられている。
【０１０６】
これにより、複数のPCIe信号ボールＰＳ１〜ＰＳ１６は、第１ラインＬ１に沿って配置された複数の第１差動ペアと、一対の第２ラインＬ２ａ，Ｌ２ｂに沿って配置された第２差動ペアとを含む。つまり、PCIe信号ボール（ＰＳ３，ＰＳ４）、（ＰＳ５，ＰＳ６）、（ＰＳ７，ＰＳ８）、（ＰＳ９，ＰＳ１０）、（ＰＳ１１，ＰＳ１２）、（ＰＳ１３，ＰＳ１４）は、其々、第１差動ペアの一例である。一方で、PCIe信号ボール（ＰＳ１，ＰＳ２）、（ＰＳ１５，ＰＳ１６）は、其々、第２差動ペアの一例である。
【０１０７】
ここで、各第２差動ペアは、第１ボールＡと、第２ボールＢとを含む。第２ボールＢは、第１ボールＡに比べて、基板２１の第１辺４１ａから遠くに位置する。本実施形態では、PCIe信号ボールＰＳ２、ＰＳ１５は、第１ボールＡの一例である。PCIe信号ボールＰＳ１、ＰＳ１６は、第２ボールＢの一例である。
【０１０８】
図２２は、本実施形態に係る回路基板４のパッド３２の配置を示す。図２２に示すように、信号ライン６は、第２差動ペアを構成するPCIe信号ボール（ＰＳ１，ＰＳ２）、（ＰＳ１５，ＰＳ１６）とホストコントローラ５との間に延びた４本の信号ライン６ａ，６ｂを含む。これら４本の信号ライン６ａ，６ｂは、PCIeパッドＰＳＰから基板２１の第１辺４１ａと略平行に延びるとともに、曲線状に曲がる部分を有し、ホストコントローラ５に向いて基板の第１辺４１ａと略直交した方向に延びている。
【０１０９】
具体的には、信号ライン６は、第１ボールＡとホストコントローラ５との間の延びた第１信号ライン６ａと、第２ボールＢとホストコントローラ５との間の延びた第２信号ライン６ｂとを含む。第１信号ライン６ａは、第１曲線部７１を有する。第２信号ライン６ｂは、例えば第１曲線部７１よりも大きな曲率半径で、第１曲線部７１の外側に位置した第２曲線部７２を有する。第１及び第２の曲線部７１，７２は、例えば１／４円の円弧状に形成されている。
【０１１０】
本実施形態では、複数のグランドボールＧ及び複数のサーマルボールＴを含む全ての半田ボール２７は、曲線部７１，７２を有した第１及び第２信号ライン６ａ，６ｂを避けた領域に配置されている。
【０１１１】
図２３は、第２差動ペアを構成する第１及び第２ボールＡ，Ｂとホストコントローラ５との間の信号ライン６の配線長を模式的に示す。なお、説明の便宜上、第１ボールＡと第２ボールＢとで配線長への影響が同じ部分については距離を詰めて示す。
【０１１２】
図２３に示すように、本実施形態では、第１ボールＡと第２ボールＢとの間の距離を２とした場合、第１信号ライン６ａと第２信号ライン６ｂとの配線長の違いは、π／２（約１．５７０５）である。
【０１１３】
次に、図２４を参照して、信号ライン６の第１変形例を説明する。なお、上記実施形態と同一または類似の機能を有する構成は、同じ符号を付してその説明を省略する。
【０１１４】
信号ライン６は、第２差動ペアを構成するPCIe信号ボール（ＰＳ１，ＰＳ２）、（ＰＳ１５，ＰＳ１６）とホストコントローラ５との間に延びた４本の信号ライン６ａ，６ｂを含む。これら４本の信号ライン６ａ，６ｂは、PCIeパッドＰＳＰから基板２１の第１辺４１ａと略平行に延びるとともに、基板２１の第１辺４１ａに対して斜めに延びた部分を有し、ホストコントローラ５に向いて基板の第１辺４１ａと略直交した方向に延びている。
【０１１５】
具体的には、第１信号ライン６ａは、基板２１の第１辺４１ａに対して斜めに延びた第１斜線部７３を有する。第２信号ライン６ｂは、例えば第１斜線部７３と略平行で、第１斜線部７３の外側に位置した第２斜線部７４を有する。第１及び第２斜線部７３，７４は、例えば基板２１の第１辺４１ａに対して４５°の角度で傾いている。
【０１１６】
本実施形態では、複数のグランドボールＧ及び複数のサーマルボールＴを含む全ての半田ボール２７は、斜線部７３，７４を有した第１及び第２信号ライン６ａ，６ｂを避けた領域に配置されている。
【０１１７】
図２４は、本変形例において、第２差動ペアを構成する第１及び第２ボールＡ，Ｂとホストコントローラ５との間の信号ライン６の配線長を模式的に示す。なお、説明の便宜上、第１ボールＡと第２ボールＢとで配線長への影響が同じ部分については距離を詰めて示す。
【０１１８】
図２４に示すように、本実施形態では、第１ボールＡと第２ボールＢとの間の距離を２とした場合、第１信号ライン６ａと第２信号ライン６ｂとの配線長の違いは、２√２（約２．８２８）である。
【０１１９】
次に、図２５を参照して、信号ライン６の第２変形例を説明する。なお、上記実施形態と同一または類似の機能を有する構成は、同じ符号を付してその説明を省略する。
【０１２０】
信号ライン６は、第２差動ペアを構成するPCIe信号ボール（ＰＳ１，ＰＳ２）、（ＰＳ１５，ＰＳ１６）とホストコントローラ５との間に延びた４本の信号ライン６ａ，６ｂを含む。これら４本の信号ライン６ａ，６ｂは、PCIeパッドＰＳＰから基板２１の第１辺４１ａと略平行に延びるとともに、略直角に曲げられ、ホストコントローラ５に向いて基板２１の第１辺４１ａとは略直交した方向に延びている。複数のグランドボールＧ及び複数のサーマルボールＴを含む全ての半田ボール２７は、第１及び第２信号ライン６ａ，６ｂを避けた領域に配置されている。
【０１２１】
図２５は、本変形例において、第２差動ペアを構成する第１及び第２ボールＡ，Ｂとホストコントローラ５との間の信号ライン６の配線長を模式的に示す。なお、説明の便宜上、第１ボールＡと第２ボールＢとで配線長への影響が同じ部分については距離を詰めて示す。
【０１２２】
図２５に示すように、本実施形態では、第１ボールＡと第２ボールＢとの間の距離を２とした場合、第１信号ライン６ａと第２信号ライン６ｂとの配線長の違いは、４である。
【０１２３】
以上説明した第２の実施形態及びその変形例のような構成によれば、第１の実施形態と同様に、高速動作性を向上させることができるとともに、さらに差動信号ボールの接続信頼性を向上させることができる半導体パッケージ１を提供することができる。
【０１２４】
一般的に、基板２１の周端部は、例えば半導体パッケージ１の実装時の熱応力で、半田ボール２７の接続信頼性が低くなる可能性がある領域である。そのため、基板２１の周端部の近くに差動信号ボールを配置すると、その差動信号ボールの接続信頼性が低くなる可能性がある。
【０１２５】
そこで本実施形態では、複数の差動信号ボール（例えばPCIe信号ボールＰＳ１〜ＰＳ１６）は、基板２１の第１辺４１ａと略平行な第１ラインＬ１と、該第１ラインＬ１の両端部から基板２１の第１辺４１ａから離れる方向に延びた一対の第２ラインＬ２ａ，Ｌ２ｂとに沿って並べられている。
【０１２６】
このような構成によれば、例えば第１の実施形態の構造に比べて、全ての差動信号ボールを基板２１の周端部から離して配置することができる。このため、差動信号ボールの接続信頼性を高めることができる。
【０１２７】
本実施形態では、複数の差動信号ボールは、第１ラインＬ１に沿って配置された複数の第１差動ペアと、一対の第２ラインＬ２ａ，Ｌ２ｂに沿って配置された第２差動ペアとを含む。このような構成によれば、上記第２差動ペアの信号ライン６ａ，６ｂの等長性を確保しやすい。このため、第２ラインＬ２ａ，Ｌ２ｂに沿って配置された差動信号ボールが送受信する信号の信号品質を高めることができる。
【０１２８】
本実施形態では、第１及び第２信号ライン６ａ，６ｂは、PCIeパッドＰＳＰから基板２１の第１辺４１ａと略平行に延びるとともに、曲線部７１，７２を有してホストコントローラ５に向いて延びている。このような構成によれば、例えば本実施形態の上記第２変形例の構造に比べて、第１及び第２信号ライン６ａ，６ｂの配線長の違いを小さくすることができる。そのため、第２ラインＬ２ａ，Ｌ２ｂに沿って配置された差動ペアが送受信する信号の信号品質を高めることができる。
【０１２９】
同様に、本実施形態の上記第１変形例に係る第１及び第２信号ライン６ａ，６ｂは、PCIeパッドＰＳＰから基板２１の第１辺４１ａと略平行に延びるとともに、斜線部７３，７４を有してホストコントローラ５に向いて延びている。このような構成によれば、例えば上記第２変形例の構造に比べて、第１及び第２信号ライン６ａ，６ｂの配線長の違いを小さくすることができる。そのため、第２ラインＬ２ａ，Ｌ２ｂに沿って配置された差動ペアが送受信する信号の信号品質を高めることができる。
【０１３０】
（第３の実施形態）
次に、図２６乃至図２８を参照して、第３の実施形態に係る半導体パッケージ１について説明する。なお、第１及び第２の実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。また、下記に説明する以外の構成は、第２の実施形態と同じである。
【０１３１】
図２６は、本実施形態に係る半田ボール２７のアサインを示す。図２７は、図２６中のＦ１８２で囲まれた部分を拡大して示す。図２８は、本実施形態に係るパッド３２の配置を示す。
【０１３２】
本実施形態では、第２差動ペアを構成するPCIe信号ボール（ＰＳ１，ＰＳ２）、（ＰＳ１５，ＰＳ１６）は、上記第２の実施形態と同様に、第１ボールＡと、該第１ボールＡよりも基板２１の第１辺４１ａから遠くに位置した第２ボールＢとを有する。
【０１３３】
本実施形態では、第１ボールＡは、例えば基板２１の第１辺４１ａと略平行な方向で、第２ボールＢに対して基板２１の内側（中央側）にずれて配置されている。なお、「第２ボールに対して基板の内側（中央側）にずれて配置されている」とは、第１ボールＡが、第２ボールＢに対して、第２郡Ｇ２の第１部分６１の中央部に向いてずれて配置されていることを意味する。換言すれば、第１ボールＡが、第２ボールＢに対して、基板２１の第１辺４１ａの中央部に向いてずれて配置されていることを意味する。
【０１３４】
さらに別の表現で言えば、第２郡Ｇ２において半田ボール２７が２列の枠状（２重の枠状）に並べられている場合、第２ボールＢは、外側の枠に位置し、第１ボールＡは、内側の枠に位置する。
【０１３５】
図２８に示すように、第１信号ライン６ａは、第１ボールＡと第１曲線部７１との間に第１直線部８１を有する。第１直線部８１は、基板２１の第１辺４１ａと略平行に延びている。第２信号ライン６ｂは、第２ボールＢと第２曲線部７２との間に第２直線部８２を有する。第２直線部８２は、基板２１の第１辺４１ａと略平行に延びている。第１直線部８１は、第２直線部８２よりも長い。
【０１３６】
図２８に示すように、第１ボールＡと第２ボールＢとの間の距離を２とし、第２ボールＢに対して第１ボールＡが基板２１の内側に距離２だけずれて配置された場合、第１信号ライン６ａと第２信号ライン６ｂとの配線長の違いは、−２＋π／２（約−０．４２９５）である。
【０１３７】
このような構成によれば、第１の実施形態と同様に、高速動作性を向上させることができる半導体パッケージ１を提供することができる。また、上記構成によれば、上記第２の実施形態と同様に、全ての差動信号ボールを基板２１の周端部から離して配置することができるため、差動信号ボールの接続信頼性を高めることができる。
【０１３８】
本実施形態では、第１ボールＡは、第２ボールＢに対して基板２１の内側（中央側）にずれて配置されている。このような構成によれば、例えば第２の実施形態の構造に比べて、第１及び第２信号ライン６ａ，６ｂの等長性を確保しやすい。これにより、第２ラインＬ２ａ，Ｌ２ｂに沿って配置された差動ペアが送受信する信号の信号品質を高めることができる。
【０１３９】
（第４の実施形態）
次に、図２９乃至図３１を参照して、第４の実施形態に係る半導体パッケージ１について説明する。なお、第１乃至第３の実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。また、下記に説明する以外の構成は、第３の実施形態と同じである。
【０１４０】
図２９は、本実施形態に係る半田ボール２７のアサインを示す。図３０は、図２９中のＦ２１で囲まれた部分を拡大して示す。図３１は、本実施形態に係る一部の信号ラインを模式的に例示する。
【０１４１】
本実施形態では、複数のPCIe信号ボールＰＳ１〜ＰＳ１６は、第１ラインＬ１に沿って並べられた複数の第１差動ペアと、一対の第２ラインＬ２ａ，Ｌ２ｂの其々に沿って配置された複数の第２差動ペアとを含む。すなわち、本実施形態では、一つの第２ラインＬ２ａに沿って複数の第２差動ペアが配置されている。また、他方の第２ラインＬ２ｂに沿って複数の第２差動ペアが配置されている。
【０１４２】
具体的には、一方の第２ラインＬ２ａに沿って、第１半田ボールセットＢＳ１の２つの差動ペア（ＰＳ１，ＰＳ２）、（ＰＳ３、ＰＳ４）が配置されている。他方の第２ラインＬ２ｂに沿って、第４半田ボールセットＢＳ４の２つの差動ペア（ＰＳ１３，ＰＳ１４）、（ＰＳ１５、ＰＳ１６）が配置されている。
【０１４３】
ここでは、一方の第２ラインＬ２ａに沿って配置された差動ペアの信号ライン６について説明する。なお、他方の第２ラインＬ２ｂに沿って配置された差動ペアも略同じ構成を有する。
【０１４４】
信号ライン６は、一つの差動ペア（ＰＳ３、ＰＳ４）に対応した第１信号ライン６ａ及び第２信号ライン６ｂと、他方の差動ペア（ＰＳ１、ＰＳ２）に対応した第３信号ライン６ｃと第４信号ライン６ｄとを有する。
【０１４５】
第１信号ライン６ａは、一つの差動ペア（ＰＳ３、ＰＳ４）の第１ボールＡとホストコントローラ５との間に延びている。第２信号ライン６ｂは、同じ差動ペア（ＰＳ３、ＰＳ４）の第２ボールＢとホストコントローラ５との間に延びている。
【０１４６】
第３信号ライン６ｃは、他方の差動ペア（ＰＳ１、ＰＳ２）の第１ボールＡとホストコントローラ５との間に延びている。第４信号ライン６ｄは、同じ差動ペア（ＰＳ１、ＰＳ２）の第２ボールＢとホストコントローラ５との間に延びている。
【０１４７】
第１信号ライン６ａは、第１曲線部７１を含む。第２信号ライン６ｂは、例えば第１曲線部７１よりも大きな曲率半径で、第１曲線部７１の外側に位置した第２曲線部７２を有する。第３信号ライン６ｃは、第２曲線部７２の外側に位置した第３曲線部９１を有する。なお、第３曲線部９１は、第２曲線部７２よりも大きな曲率半径を有してもよいが、そうでなくてもよい。第４信号ライン６ｄは、例えば第３曲線部９１よりも大きな曲率半径で、第３曲線部９１の外側に位置した第４曲線部９２を有する。
【０１４８】
このような構成によれば、第１の実施形態と同様に、高速動作性を向上させることができる半導体パッケージ１を提供することができる。
【０１４９】
本実施形態では、複数の差動信号ボールは、第１ラインＬ１に沿って並べられた複数の第１差動ペアと、第２ラインＬ２ａ，Ｌ２ｂに沿って配置された複数の第２差動ペアとを含む。このような構成によれば、例えば第２の実施形態の構造に比べて、全ての差動信号ボールを基板２１の周端部からさらに離して配置することができる。このため、差動信号ボールの接続信頼性をさらに高めることができる。
【０１５０】
（第５の実施形態）
次に、図３２を参照して、第５の実施形態に係る半導体パッケージ１について説明する。図３２は、第５の実施形態に係る半導体パッケージ１の断面図である。なお、第１乃至第４の実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。第５の実施形態では、コントローラチップ１１には、その下面に接続部（図示を省略）が設けられている。接続部は、上述したボンディングワイヤ２２に代わって、コントローラチップ１１と基板２１とを電気的に接続させる。
【０１５１】
基板２１は、内部に電源層２８やグランド層２９（図４等も参照）の配線層が形成された絶縁基材１１０を備える。基板２１の第１面２１ａ側には、絶縁基材１１０を覆うソルダレジスト層１０３が形成されている。ソルダレジスト層１０３には、第１の開口１０４と第２の開口１０５とが形成されており、開口１０４，１０５を通して絶縁基材１１０や接続パッド１１１，１１２が露出する。接続パッド１１１，１１２は絶縁基材１１０内部の配線層と電気的に接続されている。
【０１５２】
第１の開口１０４は、コントローラチップ１１が固定される部分に形成される。第１の開口１０４を通して露出される絶縁基材１１０部分には、接続パッド１１１が形成されている。接続パッド１１１上に接続部を重ねてコントローラチップ１１を固定することで、接続パッド１１１と接続部とを介してコントローラチップ１１と基板２１とが電気的に接続される。接続パッド１１１と接続部とは、例えば半田によって接合される。
【０１５３】
第２の開口１０５は、温度センサ１６が固定される部分に形成される。第２の開口１０５を通して露出される絶縁基材１１０部分には、接続パッド１１２が形成されている。接続パッド１１２上に温度センサ１６を固定することで、温度センサ１６と基板２１とが電気的に接続される。
【０１５４】
第１の開口１０４の少なくとも一辺は、平面視において、最下段に設けられる半導体メモリチップ１２の外縁よりも外側に位置する。これにより、最下段に設けられる半導体メモリチップ１２と基板２１との間に、モールド材２５が侵入しやすくなり、ボイドの発生を抑えることができる。
【０１５５】
このように構成された半導体パッケージ１に対しても、第１の実施形態で例示した温度センサ１６の配置や間欠運転を採用することで、半導体パッケージ１の温度上昇を抑えることができる。
【０１５６】
（第６の実施形態）
次に、図３３を参照して、第６の実施形態に係る半導体パッケージ１の半田ボール２７の配置について説明する。図３３は、第６の実施形態に係る半導体パッケージ１の下面を例示した下面図である。なお、第１乃至第５の実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。
【０１５７】
第６の実施形態では、平面視においてコントローラチップ１１と重なる領域において隙間を開けて二重に半田ボール２７が形成されている。また、平面視において半導体メモリチップ１２と重なる領域であって、コントローラチップ１１の角部の周囲にも半田ボール２７が形成されている。また、平面視において、半導体メモリチップ１１の辺のうち互いに対向する一対の辺の外側に、その辺の端部同士を結ぶ弧状に並べて半田ボール２７が形成されている。
【０１５８】
このように半田ボール２７が配置された半導体パッケージ１に対しても、第１の実施形態で例示した温度センサ１６の配置や間欠運転を採用することで、半導体パッケージ１の温度上昇を抑えることができる。
【０１５９】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具現化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。例えば、上記第３の実施形態に係る半導体パッケージ１の第３及び第４信号ライン６ｃ，６ｄとして、上記第２の実施形態の第１及び第２変形例のような信号ラインの形状を採用してもよい。
【符号の説明】
【０１６０】
１…半導体パッケージ、４…回路基板、５…ホストコントローラ、６…信号ライン、１１…コントローラチップ、１２…半導体メモリチップ、２１…基板（パッケージ基板）、２１ａ…第１面、２１ｂ…第２面、２７…半田ボール、２８…電源層、２９…グランド層、３０…封止部、ＢＳ１〜ＢＳ４…半田ボールセット、ＰＳＰ１〜１６…PCIe信号ボール、Ｐ…電源ボール、Ｇ…グランドボール、Ｔ…サーマルボール（放熱ボール）、Ａ…第１ボール、Ｂ…第２ボール、Ｌ１…第１ライン、Ｌ２ａ，Ｌ２ｂ…第２ライン、７１，７２…曲線部、７３，７４…斜線部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１４】
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【図１６】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図１１】
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【図１３】
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【図１５】
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【図１７】
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