(57)【要約】      （修正有）【課題】LDMOSトランジスタを有する半導体装置のリーク電流を抑制する。【解決手段】半導体基板のチャネル領域１６上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極２０と、半導体基板に形成された第１導電型のソース領域１０と、半導体基板に形成された第１導電型のドレイン領域１４と、チャネル領域１６とドレイン領域１４との間に形成され不純物濃度がドレイン領域１４より低い第１導電型のドリフト領域１２と、第１導電型とは反対の第２導電型を有しソース領域１０とドリフト領域１２とドレイン領域１４とを囲いチャネル領域１６を含む第１半導体領域２２ａと、第１半導体領域２２ａに接続され平面視においてソース領域１０のうちゲート電極２０で覆われていない部分をゲート電極２０とともに囲いまたは第１半導体領域２２ａとソース領域１０とに接続され前記部分を覆う第１シールド配線６ａとを有す。【選択図】図２
2015012130.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のチャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成された第１導電型のソース領域と、
前記半導体基板に形成された前記第１導電型のドレイン領域と、
前記チャネル領域と前記ドレイン領域との間に形成され、不純物濃度が前記ドレイン領域より低い前記第１導電型のドリフト領域と、
前記第１導電型とは反対の第２導電型を有し、前記ソース領域と前記ドリフト領域と前記ドレイン領域とを囲い、前記チャネル領域を含む第１半導体領域と、
前記第１半導体領域に接続され平面視において前記ソース領域のうち前記ゲート電極で覆われていない部分を前記ゲート電極とともに囲いまたは、前記第１半導体領域と前記ソース領域とに接続され前記部分を覆う第１シールド配線とを有する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、さらに、
前記第１半導体領域を囲う前記第１導電型の第２半導体領域を有し、
前記第１シールド配線は平面視において、前記第１半導体領域内で少なくとも前記ドリフト領域を囲う内縁を有することを
特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１シールド配線は平面視において、前記ゲート電極と前記ドレイン領域の間に延在しないことを
特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、さらに、
前記第１半導体領域を囲う前記第１導電型の第２半導体領域と、
前記第１半導体領域に接続され、平面視において前記第１半導体領域内で少なくとも前記ドリフト領域を囲う内縁を有する第２シールド配線を備えることを
特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第２シールド配線は平面視において、前記ゲート電極と前記ドレイン領域の間に延在しないことを
特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
横方向拡散MOSトランジスタ（Lateral diffused Metal Oxide Semiconductor transistor;以下、LDMOSトランジスタと呼ぶ）は、ソース・ドレイン間に高電圧を印加可能なトランジスタである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−８１０４１号公報
【特許文献２】特開２００９−１３００９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
LDMOSトランジスタは、例えばCPU（Central Processing Unit）などのデジタル回路と同一基板上に搭載される。LDMOSトランジスタとデジタル回路とが混載された集積回路は、例えば車に搭載されてバッテリーが生成する数十Ｖの高電圧を制御する。
【０００５】
このような集積回路では、しばしばLDMOSトランジスタの上方に配線（例えば、グランド配線）が設けられる。すると、LDMOSトランジスタのリーク電流が大きくなる。
【課題を解決するための手段】
【０００６】
上記の問題を解決するために、本装置の一観点によれば、半導体基板のチャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成された第１導電型のソース領域と、前記半導体基板に形成された前記第１導電型のドレイン領域と、前記チャネル領域と前記ドレイン領域との間に形成され不純物濃度が前記ドレイン領域より低い前記第１導電型のドリフト領域と、前記第１導電型とは反対の第２導電型を有し前記ソース領域と前記ドリフト領域と前記ドレイン領域とを囲い前記チャネル領域を含む第１半導体領域と、前記第１半導体領域に接続され平面視において前記ソース領域のうち前記ゲート電極で覆われていない部分を前記ゲート電極とともに囲いまたは前記第１半導体領域と前記ソース領域とに接続され前記部分を覆う第１シールド配線とを有する半導体装置が提供される。 
【発明の効果】
【０００７】
開示の装置によれば、LDMOSトランジスタを有する半導体装置のリーク電流が抑制される。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１の半導体装置の平面図である。
【図２】実施の形態１の半導体装置の平面図である。
【図３】実施の形態１の半導体装置の平面図である。
【図４】図４は、図１乃至３のIV-IV線に沿った断面図である。
【図５】図５は、第１シールド配線を有さない半導体装置の平面図である。
【図６】図６は、図５のVI-VI線に沿った断面図である。
【図７】図７は、第１シールド配線を有さない半導体装置の第１半導体領域に形成される電流経路を説明する図である。
【図８】図８は、シールド配線を有するLDMOSトランジスタのドレイン飽和電流の変化を説明する図である。
【図９】図９は、シールド配線を有するLDMOSトランジスタのドレイン飽和電流の変化を説明する図である。
【図１０】図１０は、シールド配線を有するLDMOSトランジスタのドレイン飽和電流の変化を説明する図である。
【図１１】図１１は、シールド配線を有するLDMOSトランジスタのドレイン飽和電流の変化を説明する図である。
【図１２】図１２は、シールド配線を有するLDMOSトランジスタのドレイン飽和電流の変化を説明する図である。
【図１３】図１３は、第１シールド配線が覆う範囲を説明する図である。
【図１４】図１４は、実施の形態１の半導体装置の製造方法を説明する図である。
【図１５】図１５は、実施の形態１の半導体装置の製造方法を説明する図である。
【図１６】図１６は、実施の形態１の半導体装置の製造方法を説明する図である。
【図１７】図１７は、実施の形態１の半導体装置の製造方法を説明する図である。
【図１８】図１８は、実施の形態１の半導体装置の製造方法を説明する図である。
【図１９】図１９は、実施の形態１の半導体装置の製造方法を説明する図である。
【図２０】図２０は、実施の形態１の半導体装置の製造方法を説明する図である。
【図２１】図２１は、実施の形態１の半導体装置の製造方法を説明する図である。
【図２２】図２２は、実施の形態１の半導体装置の製造方法を説明する図である。
【図２３】図２３は、実施の形態１の半導体装置の製造方法を説明する図である。
【図２４】図２４は、実施の形態１の半導体装置の製造方法を説明する図である。
【図２５】図２５は、実施の形態２の半導体装置の平面図である。
【図２６】図２６は、実施の形態２の半導体装置の平面図である。
【図２７】図２７は、図２５及び２６のXXVII-XXVII線に沿った断面図である。
【図２８】図２８は、実施の形態３の半導体装置の平面図である。
【図２９】図２９は、実施の形態３の半導体装置の平面図である。
【図３０】図３０は、図２８及び２９のXXX-XXX線に沿った断面図である。
【図３１】図３１は、実施の形態４の半導体装置の平面図である。
【図３２】図３２は、実施の形態４の半導体装置の平面図である。
【図３３】図３３は、実施の形態５の半導体装置の平面図である。
【図３４】図３４は、実施の形態５の半導体装置の平面図である。
【発明を実施するための形態】
【０００９】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。
【００１０】
（実施の形態１）
（１）構造
図１乃至３は、実施の形態１の半導体装置２の平面図である。図４は、図１乃至３のIV-IV線に沿った断面図である。
【００１１】
図１には、基板表面（半導体装置２が形成された基板）における半導体装置２の構造（LDMOSトランジスタ）が示されている。
【００１２】
図２には、例えば１層目の層間絶縁膜２４（図４参照）の上に設けられた配線（第１シールド配線６ａ等）および１層目の層間絶縁膜２４に設けられた第１コンタクトプラグ８ａ〜第５コンタクトプラグ８ｅが示されている。図２にはさらに、破線および一点鎖線により、基板表面の構造（図１参照）が示されている。
【００１３】
図３には、例えば最上層の層間絶縁膜３４（図４参照）に設けられた配線９(例えば、グランド配線)が示されている。図３にはさらに、破線および一点鎖線により、基板表面の構造（図１参照）が示されている。
【００１４】
図１及び４に示すように半導体装置２は、ｐ型（第１導電型）のソース領域１０を有する。半導体装置２はさらに図４に示すように、少なくともソース領域１０側方のチャネル領域１６上に配置されたゲート絶縁膜１８を有する。半導体装置２はさらに、ゲート絶縁膜１８を挟んでチャネル領域１６に対向するゲート電極２０を有する。
【００１５】
すなわち半導体装置２は、半導体基板６８のチャネル領域１６上に形成されたゲート絶縁膜１８と、ゲート絶縁膜１８上に形成されたゲート電極２０とを有する。半導体装置２はさらに、半導体基板６８に形成された第１導電型のソース領域１０を有する。
【００１６】
半導体装置２はさらに図１に示すように、チャネル領域１６を挟んでソース領域１０に対向し、ｐ型不純物濃度（第１導電型の不純物濃度）がソース領域１０より低いｐ型のドリフト領域１２を有する。半導体装置２はさらに、ドリフト領域１２内に配置され、ｐ型不純物濃度がドリフト領域１２より高いｐ型のドレイン領域１４を有する。
【００１７】
すなわち半導体装置２は、半導体基板６８に形成された第１導電型のドレイン領域１４を有している。半導体装置２はさらに、チャネル領域１６とドレイン領域１４との間に少なくとも一部が形成され、不純物濃度がドレイン領域１４より低い第１導電型のドリフト領域１２を有している。
【００１８】
半導体装置２はさらに、ソース領域１０とドリフト領域１２とを囲いチャネル領域１６を含むｎ型（第１導電型とは反対の第２導電型）の第１半導体領域２２ａを有する。第１半導体領域２２ａは例えば、ｎ型ウェルである。第１半導体領域２２ａの厚さは、例えば２．５μｍ〜８．０μｍである。
【００１９】
半導体装置２は更に図２に示すように、ソース領域１０のうちゲート電極２０で覆われていない部分（図２では、ソース領域１０と一致している）を平面視においてゲート電極２０とともに囲う第１シールド配線６ａを有する。第１シールド配線６ａは、例えば第１コンタクトプラグ８ａにより第１半導体領域２２ａに接続されている。
【００２０】
具体的には例えば図４に示すように、第１シールド配線６ａは、第１半導体領域２２ａに設けられｎ型不純物濃度が周囲より高いボディ・タップ領域３６に接続される。第１シールド配線６ａは図４に示すように、例えば１層目の層間絶縁膜２４を挟んで第１半導体領域２２ａに対向する配線である。
【００２１】
ゲート電極２０はチャネル領域１６を覆うとともに、ソース領域１０のうちチャネル領域１６に接する部分（図示せず）を覆う。この部分は例えば、ソース領域１０にイオン注入されたｐ型不純物が熱処理によりゲート電極２０の下に拡散した領域である。ゲート電極２０の側面は好ましくは、サイドウォール２１で覆われる。
【００２２】
半導体装置２は、第１半導体領域２２ａ（図１参照）を囲うｐ型の第２半導体領域２２ｂ（図４参照）を有してもよい。第２半導体領域２２ｂは、例えばｐ型の半導体基板６８である。この場合、第１シールド配線６ａは、図２に示すよう平面視において第１半導体領域２２ａ内で少なくともドリフト領域１２を囲う内縁（内周）２５を有することが好ましい。第１シールド配線６ａの外縁（外周）は、第１半導体領域２２ａ内になくてもよい。例えば、第１シールド配線６ａの外縁（外周）は平面視において、第２半導体領域２２ｂにあってもよい。
【００２３】
半導体装置２はさらに、図３及び４に示すように、第１半導体領域２２ａに第１シールド配線６ａを挟んで対向する配線９を有する。配線９には、ソース領域１０の電位より低い電位（例えば、基板電位）が印加される。配線９は例えば、第２半導体領域２２ｂに接続されたグランド配線である。配線９（以下、低電位配線と呼ぶ）は好ましくは、例えば最上層の層間絶縁膜３４に設けられる。
【００２４】
図１及び４に示すように、チャネル領域１６はドリフト領域１２によりドレイン領域１４から隔てられている。ドリフト領域１２の不純物濃度（例えば、１×１０１５〜５×１０１７ｃｍ−３）は、ドレイン領域１４の不純物濃度より低い。したがってドリフト領域１２の比抵抗は、ドレイン領域１４の比抵抗より高い。さらにドリフト領域１２はチャネル領域１６に接する部分４５を除きフィールド絶縁膜４０に覆われて、薄くなっている。このため、ドリフト領域１２の抵抗は高い。したがってソース領域１０に高い電位（例えば、４０〜１２０Ｖ）が印加されても、ゲート絶縁膜１８は容易には破壊されない。
【００２５】
ソース領域１０と略同じ電位（例えば、８０Ｖ）がゲート電極２０に印加されると、チャネル領域１６は非導通状態になる。一方、ゲート電極２０にソース領域１０の電位より数Ｖ（例えば、５Ｖ）低い電位が印加されると、チャネル領域１６は導通状態になる。
【００２６】
チャネル領域１６が導通すると、ソース領域１０の電位に近い高電圧がソース領域１０とドレイン領域１４の間に加わる。この電圧が直接チャネル領域１６に加わると、ゲート絶縁膜１８は破壊されてしまう。
【００２７】
しかし、ドリフト領域１２の抵抗により電圧が降下するので、ソース領域１０とドレイン領域１４の間の電圧がチャネル領域１６に直接加わることはない。このため、ゲート絶縁膜１８は容易には破壊されない。
【００２８】
チャネル領域１６に加わる電圧を抑制するためには、ドレイン領域１４とチャネル領域１６の間隔Ｇ（図１参照）は長いほど好ましい。例えばこの間隔Ｇは、ソース領域１０からドレイン領域１４に向かう方向に沿ったチャネル領域１６の長さＬより長いことが好ましい。ドレイン領域１４とチャネル領域１６の間隔Ｇは好ましくは、１．５μｍ〜１０μｍである。
【００２９】
図２に示すように、第１シールド配線６ａは好ましくは、ゲート電極２０の４隅のうちソース領域１０側に位置する２隅を覆う。これにより、第１シールド配線６ａの形成位置が目標位置から多少ずれても、第１シールド配線６ａとゲート電極２０はソース領域１０を囲むことができる。第１シールド配線６ａとゲート電極２０とが重なる領域の幅は、例えば0.5μｍ程度である。
【００３０】
第１半導体領域２２ａおよび第２半導体領域２２ｂは、ソース領域１０、チャネル領域１６、ドレイン領域１４、ボディ・タップ領域３６、および基板タップ領域３８等を除きフィールド絶縁膜４０により覆われている（図４参照）。
【００３１】
ソース領域１０は図４に示すように、第２コンタクトプラグ８ｂによりソース配線２６に接続されている。ドレイン領域１４は、第３コンタクトプラグ８ｃによりドレイン配線２８に接続されている。第２半導体領域２２ｂは、第４コンタクトプラグ８ｄにより基板タップ配線４４に接続される。具体的には例えば第２半導体領域２２ｂは、基板タップ領域３８のうちフィールド絶縁膜４０で覆われていない領域４２に接続される。ゲート電極２０は図２に示すように、第５コンタクトプラグ８ｅによりゲート配線３０に接続される。
【００３２】
なお図４に示すように、ソース領域１０、ドレイン領域１４、ゲート電極２０、ボディ・タップ領域３６、および基板タップ領域３８の表面はコンタクト電極１１により覆われている。しかし、コンタクト電極１１は図１乃至３では省略されている。
【００３３】
（２）リーク電流の抑制
―リーク電流の経路―
第１半導体領域２２ａ（図４参照）と第２半導体領域２２ｂの間には、例えば４０Ｖ〜１２０Ｖ程度の逆バイアス電圧が印加される。このため、第１半導体領域２２ａと第２半導体領域２２ｂの接合面（ｐｎジャンクション）における電界は大きくなる。その結果、この接合面でアバランシェ降伏が起きやすくなる。第１半導体領域２２ａとドリフト領域１２の接合面についても同様である。
【００３４】
そこで、第１半導体領域２２ａのｎ型不純物濃度は低くなっている。第１半導体領域２２ａのｎ型不純物濃度は、例えば１×１０１５〜５×１０１６ｃｍ−３（または、５×１０１５〜１×１０１６ｃｍ−３）である。このため、第１半導体領域２２ａとフィールド絶縁膜４０の界面に比較的小さな電界が印加されても、第１半導体領域２２ａには反転層が形成させる。
【００３５】
図５は、第１シールド配線６ａを有さない半導体装置４６の平面図である。図６は、図５のVI-VI線に沿った断面図である。図５の破線および一点鎖線は、基板表面の構造（LDMOS）を示している。図５の実線は、１層目の層間絶縁膜２４上（図６参照）に設けられた配線および１層目の層間絶縁膜２４に設けられた第１コンタクトプラグ８ａ〜第５コンタクトプラグ８ｅを示している。図５の実線はさらに、最上層の層間絶縁膜３４（図６参照）に設けられた低電位配線(例えば、グランド配線)を示している。
【００３６】
半導体装置４６では、ボディ・タップ領域３６は、第１シールド配線６ａの代わりに、ボディ・タップ配線４８に接続されている。ボディ・タップ配線４８は、第１シールド配線６ａとは異なり、ソース領域１０および／またはドリフト領域１２を囲わない。第１シールド配線６ａの代わりにボディ・タップ配線４８を有する点を除けば、図５の半導体装置４６の構造は、実施の形態１の半導体装置２と略同じである。
【００３７】
上述したように、第１半導体領域２２ａには高電位（例えば、８０Ｖ）が印加される。一方、低電位配線９には例えば、基板電位（０Ｖ）が印加される。第１半導体領域２２ａとフィールド絶縁膜４０の界面５０（図６参照）には第１半導体領域２２ａから低電位配線９に向かう強い電界が発生する。この電界により第１半導体領域２２ａには反転層が発生し、第１半導体領域２２ａの表面を通る電流経路が形成される。
【００３８】
図７は、この半導体装置４６の第１半導体領域２２ａに形成される電流経路を説明する図である。図７に示すように第１半導体領域２２ａには、ソース領域１０とドリフト領域１２を接続する第１電流経路５２ａが形成される。
【００３９】
さらに第１半導体領域２２ａには、ソース領域１０と第２半導体領域２２ｂを接続する第２電流経路５２ｂが形成される。さらに第１半導体領域２２ａには、ドリフト領域１２と第２半導体領域２２ｂを接続する第３電流経路５２ｃが形成される。これらの電流経路を通って、半導体装置４６にはリーク電流が流れる。
【００４０】
半導体装置４６には例えば、導通状態（ＯＮ状態）で数ｍＡ（１〜１０ｍＡ）の電流が流れる。一方、非導通状態（ＯＦＦ状態）では半導体装置４６には例えば、数μＡ（１〜１０μＡ）の電流が流れる。
【００４１】
―ソース・ドレイン間リーク電流の抑制―
第１シールド配線６ａ（図２参照）は、第１半導体領域２２ａに接続されている。このため低電位配線９（図４参照）が発生する電界は遮蔽され、第１半導体領域２２ａのうち第１シールド配線６ａで覆われた部分には到達しない。このため、この部分に反転層は形成されない。したがって、第１半導体領域２２ａのうち第１シールド配線６ａで覆われた部分には電流経路（物理的経路）は形成されない。
【００４２】
第１シールド配線６ａと同様ゲート電極２０は、低電位配線９が発生する電界を遮蔽する。したがって、第１半導体領域２２ａのうちゲート電極２０で覆われた部分にも電流経路（ゲート電極２０の電位に応答して流れる信号電流の経路（例えば、チャネル領域１６）は含まない。以下同様）は形成されない。
【００４３】
図２を参照して説明したように、第１シールド配線６ａは平面視において、ソース領域１０のうちゲート電極２０で覆われていない部分（図２では、ソース領域１０に一致している）をゲート電極２０とともに囲っている。したがって第１シールド配線６ａはゲート電極２０とともに平面視において、第１半導体領域２２ａのうちソース領域１０とドリフト領域１２とを接続する部分（第１電流経路５２ａが通る領域）を覆っている。
【００４４】
上述したように、第１半導体領域２２ａのうち第１シールド配線６ａで覆われた部分に電流経路は形成されない。同様に第１半導体領域２２ａのうちゲート電極２０で覆われた部分にも電流経路は形成されない。
【００４５】
したがって第１シールド配線６ａを有する半導体装置２には、ソース領域１０とドリフト領域１２とを接続する第１電流経路５２ａ（図７参照）は形成されない。ドレイン領域１４はドリフト領域１２内に設けられる。したがって半導体装置２によれば、ソース領域１０からドレイン領域１４に流れるリーク電流が抑制される。
【００４６】
図２に示すように、平面視において第１シールド配線６ａおよびゲート電極２０のいずれをも通らずに、ソース領域１０とドリフト領域１２（またはドレイン領域１４）とを接続する経路（幾何学的経路）は存在し得ない。換言するならば、第１シールド配線６ａはゲート電極２０とともに平面視において、ソース領域１０をドリフト領域１２（またはドレイン領域１４）から隔離している。このため半導体装置１０２には、第１電流経路５２ａは形成されない。
【００４７】
―ソース・第２半導体領域間リーク電流の抑制―
図３に示すように低電位配線９は、第１半導体領域２２ａのうちソース領域１０と第２半導体領域２２ｂとを接続する部分（第２電流経路５２ｂが通る領域）を覆っている。したがって第１シールド配線６ａを有さない半導体装置４６には図７に示すように、第１半導体領域２２ａを通ってソース領域１０と第２半導体領域２２ｂとを接続する第２電流経路５２ｂが形成される。
【００４８】
しかし半導体装置２では図２に示すように、第１シールド配線６ａはゲート電極２０とともに平面視において第１半導体領域２２ａのうちソース領域１０と第２半導体領域２２ｂとを接続する部分（第２電流経路５２ｂが通る領域）を覆っている。
【００４９】
したがって半導体装置２によれば、ソース領域１０から第２半導体領域２２ｂに流れるリーク電流が抑制される。
【００５０】
図２に示すように、平面視において第１シールド配線６ａおよびゲート電極２０のいずれをも通らずに、ソース領域１０と第２半導体領域２２ｂとを接続する経路（幾何学的経路）は存在し得ない。換言するならば、第１シールド配線６ａはゲート電極２０とともに平面視において、ソース領域１０を第２半導体領域２２ｂから隔離している。このため半導体装置１０２には、第２電流経路５２ｂは形成されない。
【００５１】
―ドレイン・第２半導体領域間リーク電流の抑制―
図３に示すように低電位配線９は、第１半導体領域２２ａのうちドリフト領域１２と第２半導体領域２２ｂとを接続する部分（第３電流経路５２ｃが通る領域）を覆っている。したがって第１シールド配線６ａを有さない半導体装置４６では図７に示すように、第１半導体領域２２ａを通ってドリフト領域１２と第２半導体領域２２ｂとを接続する第３電流経路５２ｃが形成される。
【００５２】
しかし半導体装置２では図２に示すように、第１シールド配線６ａはゲート電極２０とともに平面視においてドリフト領域１２と第２半導体領域２２ｂとを接続する部分（第３電流経路５２ｃが通る領域）を覆っている。このため、第３電流経路５２ｃは形成されない。
【００５３】
このため半導体装置２には、ドリフト領域１２と第２半導体領域２２ｂとを接続する第３電流経路５２ｃは形成されない。ドレイン領域１４は、ドリフト領域１２内に設けられている。したがって半導体装置２によれば、ドレイン領域１４から第２半導体領域２２ｂに流れるリーク電流が抑制される。
【００５４】
ところで平面視において第１シールド配線６ａを通らずに、ドリフト領域１２と第２半導体領域２２ｂとを接続する経路（幾何学的経路）は存在し得ない。換言するならば、第１シールド配線６ａは平面視において、ドリフト領域１２（またはドレイン領域１４）を第２半導体領域２２ｂから隔離している。このため半導体装置１０２には、第３電流経路５２ｃは形成されない。
【００５５】
以上のように、第１シールド配線６ａを有する半導体装置２によれば、第１電流経路５２ａ〜第３電流経路５２ｃを通って流れるリーク電流が抑制される。このため、半導体装置２のリーク電流は極めて小さい。
【００５６】
例えば、第１シールド配線６ａを有さない半導体装置４６が非導通状態（ＯＦＦ状態）の時、この半導体装置４６に流れる電流は数μＡ程度である。一方、第１シールド配線６ａを有する半導体装置２が非導通状態（ＯＦＦ状態）の時、半導体装置２に流れる電流は１μＡ未満である。
【００５７】
ところで、低電位配線９は、最上層の層間絶縁膜３４に形成される。層間絶縁膜一層の厚さは、例えば１．２μｍ程度である。基板表面には、例えば５層程度の層間絶縁膜が積層される。したがって低電位配線９は、基板表面から６μｍ程度離れた位置に配置される。このように基板表面から遠く離れた位置に低電位配線９が形成されても、第１半導体層２２ａに４０Ｖ〜１２０Ｖの高電位が加えられると、第１シールド配線６ａを有さない半導体装置４６の第１半導体層２２ａは反転する。一方、実施の形態１の半導体装置２によれば、第１シールド配線６ａにより低電位配線９が形成する電界が遮蔽されて第１半導体層２２ａの反転は抑制される。
【００５８】
第１シールド配線６ａは、ゲート電極２０には接続されない。したがって第１シールド配線６ａの寄生容量により、ゲート電極２０の容量が増加することはない。
【００５９】
ところで図２に示す例では、第１シールド配線６ａはゲート電極２０の隅を２か所覆うだけで、ゲート電極２０を横断していない。しかし第１シールド配線６ａは、ゲート電極２０を横断してもよい。
【００６０】
図２に示す例では、第１シールド配線６ａは平面視においてドリフト領域１２を囲っている。しかし、第１シールド配線６ａはドリフト領域１２を囲わなくてもよい。このような構造でも、第１電流経路５２ａおよび第２電流経路５２ｂは形成されない。したがって、リーク電流は減少する。
【００６１】
（３）ドレイン電流変動の抑制
シールド配線を有するLDMOSトランジスタにドレイン電流が流れると、ドレイン飽和電流が変化することがある。
【００６２】
図８乃至１２は、シールド配線を有するLDMOSトランジスタのドレイン飽和電流の変化を説明する図である。図８乃至１１には、シールド配線５４ａ〜５４ｇを有する複数のLDMOSトランジスタ５６ａ〜５６ｇが示されている。複数のLDMOSトランジスタ５６ａ〜５６ｇの構造は、シールド配線５４ａ〜５４ｇの形状を除き、図１乃至４を参照した説明した実施の形態１の半導体装置２の構造と略同じである。
【００６３】
シールド配線５４ａ〜５４ｇは、半導体装置２の第１シールド配線６ａと同様、第１半導体領域２２ａ（図１参照）に接続されている。シールド配線５４ａ〜５４ｇはそれぞれ、第１半導体領域２２ａの異なる範囲を覆っている。ただしシールド配線５４ａ〜５４ｇは第１シールド配線６ａと略同様に、ソース領域１０、ドレイン領域１４、およびゲート電極２０は覆わない。
【００６４】
シールド配線５４ａ〜５４ｇが覆う範囲は、図８（ａ）乃至１０（ｂ）に示すように徐々に広がり、シールド配線５４ｆは第１半導体領域２２ａの大部分を覆う。図１１では、シールド配線５４ｇが覆う範囲は再び広くなる。
【００６５】
図１２は、ドレイン飽和電流(drain saturation current)の初期変動を示している。横軸は、LDMOSトランジスタ５６ａ〜５６ｇにドレイン電流を流した回数である。縦軸は、ドレイン飽和電流の初期値に対するドレイン飽和電流の変化率である。図１２の各特性曲線に付けられた符号は、各特性曲線に対応するLDMOSを表している。
【００６６】
ドレイン飽和電流の測定は、第１半導体領域２２ａとソース領域１０とに０Ｖを印加しドレイン領域１４に−８７Ｖを印加した状態で行う。ゲート電極２０には、−６．５Ｖを印加する。
【００６７】
図１２に示すように、LDMOSトランジスタ５６ａ〜５６ｅ,５６ｇのドレイン飽和電流の初期変動は僅かである。一方、LDMOSトランジスタ５６ｆのドレイン飽和電流は、一度ドレイン電流が流れただけで大きく変化する。
【００６８】
LDMOSトランジスタ５６ｆのシールド配線５４ｆは図１０（ｂ）に示すように、ゲート電極２０とドレイン領域１４の間を覆っている。一方、他のLDMOSトランジスタ５６ａ〜５６e,５６ｇのシールド配線５４ａ〜５４ｅ,５４ｇは、ゲート電極２０とドレイン領域１４の間を覆っていない。
【００６９】
ゲート電極２０とドレイン領域１４の間には、ドリフト領域１２が延在している。ドリフト領域１２には、ドレイン領域１４の電位−８７Ｖが印加される。一方、シールド配線５４ｆには第１半導体領域２２ａの電位０Ｖが印加される。このため、ドリフト領域１２の表面にはシールド配線５４ｆからドリフト領域１２に向かう電界が発生する。
【００７０】
ドレイン電流が流れると、この電界によりフィールド絶縁膜４０に電子がトラップされる。その結果ドリフト領域１２の抵抗値が変化して、ドレイン飽和電流が変化すると考えられる。
【００７１】
図２に示すように、実施の形態１の半導体装置２の第１シールド配線６ａは、ゲート電極２０とドレイン領域１４の間を覆わない。図１３は、半導体装置２の第１シールド配線６ａが覆う範囲を説明する図である。図１３の破線は、半導体装置２の基板表面の一部を示している。
【００７２】
ドレイン電流は、ソース領域１０のドレイン領域１４に対向する辺の両端５８とドレイン領域１４のソース領域１０に対向する辺の両端６０とを外縁が通る四角形領域６２の内側を流れる。これにより、電子がフィールド絶縁膜４０にトラップされる。
【００７３】
そこで、実施の形態１の第１シールド配線６ａは、四角形領域６２のうちゲート電極２０とドレイン配線１４に挟まれた部分６４の上方には延在しないように配置される。すなわち第１シールド配線６ａは平面視において、ゲート電極２０とドレイン領域１４の間に延在しない。このため、半導体装置２のドレイン飽和電流の初期変動は小さい。
【００７４】
（４）製造方法
図１４〜２４は、半導体装置２の製造方法を説明する図である。図１４（ａ）、１５（ａ） …… ２４（ａ）は平面図である。図１４（ｂ）、１５（ｂ） …… ２４（ｂ）はそれぞれ、図１４（ａ）、１５（ａ） …… ２４（ａ）のXIVB-XIVB, XVB-XVB,……XXIVB-XXIVB線に沿った断面図である。
【００７５】
―第１半導体領域の形成（図１４（ａ）及び１４（ｂ））―
まず、比抵抗が10Ω・cm程度のP型半導体基板(例えば、Ｐ型Ｓｉ基板)を用意する。この半導体基板の表面を酸化して、厚さ10nm程度の保護膜（図示せず）を形成する。
【００７６】
次に図１４（ｂ）に示すように、第１半導体領域２２ａに対応する開口が設けられた第１レジスト膜６６ａを保護膜の上に形成する。なお図１４（ａ）には、第１レジスト膜６６ａは示されていない。
【００７７】
このレジスト膜６６ａを介して半導体基板６８に、例えばリンイオン（P+）をイオン注入する。これによりｎ型不純物が、第１半導体領域２２ａに対応する半導体領域６９に導入される。加速電圧は、例えば2MeVである。ドーズ量は、例えば3.50×1012cm-2である。その後、第１レジスト膜６６ａを剥離する。
【００７８】
次に半導体基板６８をアニールして、注入したリンを活性化する。この時、注入したリンが拡散する。アニール温度は、例えば1150℃である。アニール時間は、例えば360分である。アニール雰囲気は、例えばN2である。これにより、第１半導体領域２２ａ（ｎ型ボディ領域）が形成される。
【００７９】
―トレンチの形成（図１５（ａ）〜図１６（ｂ））―
まず、半導体基板６８上の保護膜を除去する。その後、半導体基板６８を再度酸化して、厚さ15nm程度の保護膜(図示せず)を形成する。酸化温度は、例えば900℃程度である。
【００８０】
この保護膜の上に気相成長法により、150nm程度の窒化膜（SiN膜）を形成する。この窒化膜をエッチングして、フィールド絶縁膜４０に対応するスペースを形成する。これにより図１５（ａ）及び１５（ｂ）に示すように、エッチングマスク７０が形成される。エッチングマスク７０は、一定の形状を有する複数の窒化膜７２のパターンである。
【００８１】
このエッチングマスク７０を介して半導体基板６８をエッチングして、図１６（ａ）及び１６（ｂ）に示すように、深さ350nｍ程度のトレンチ７４を形成する。
【００８２】
―フィールド絶縁膜の形成（図１７（ａ）及び１７（ｂ））―
まず半導体基板６８の表面を酸化して、トレンチ７４の内壁に厚さ40nm程度の酸化膜を形成する。その後、気相成長法より675nm程度の酸化膜を成長して、トレンチ７４を酸化膜で埋める。
【００８３】
次に、成長した酸化膜を窒化膜７２が露出するまでCMP（Chemical Mechanical Polishing）により研磨して、成長した酸化膜を平坦化する。その後、窒化膜７２および保護膜（図示せず）を除去して図１７（ａ）及び１７（ｂ）に示すように、フィールド絶縁膜４０を形成する。
【００８４】
―ドリフト領域等の形成（図１８（ａ）及び１８（ｂ））―
半導体基板６８を再度酸化して、厚さ10nm程度の保護膜(図示せず)を形成する。酸化温度は、例えば900℃程度である。
【００８５】
次に図１８（ｂ）に示すように、ドリフト領域１２に対応する開口が設けられた第２レジスト膜６６ｂを、保護膜（図示せず）の上に形成する。なお図１８（ａ）には、第２レジスト膜６６ｂは示されていない。
【００８６】
この第２レジスト膜６６ｂを介して半導体基板６８に、例えばホウ素イオン（B +）をイオン注入する。これにより、ドリフト領域１２に対応する半導体領域７６にｐ型不純物が導入される。加速電圧は、例えば150keVである。ドーズ量は、例えば5.5×1012cm-2である。その後、第２レジスト膜６６ｂを剥離する。
【００８７】
さらに開口が設けられたレジスト膜（図示せず）を介して、チャネル領域１６に対応する半導体領域に例えばヒ素イオン（As +）をイオン注入する。この時導入されるヒ素（ｎ型不純物）により、半導体装置２の閾値が調整される。
【００８８】
加速電圧は、例えば80keVである。ドーズ量は、例えば1.0×1012cm-2である。チャネル領域１６とドリフト領域１２の間隔は、例えば0.4μｍ程度である。
【００８９】
次に図１９（ｂ）に示すように、基板タップ領域３８に対応する開口が設けられた第３レジスト膜６６ｃを、保護膜（図示せず）の上に形成する。なお図１９（ａ）には、第３レジスト膜６６ｃは示されていない。
【００９０】
この第３レジスト膜６６ｃを介して半導体基板６８に、例えばホウ素イオン（B +）を２度イオン注入する。これにより、基板タップ領域３８に対応する半導体領域７８にｐ型不純物が導入される。加速電圧は、例えば230keVと13keVである。ドーズ量は、例えば3.0×1013cm-2と1.5×1013cm-2である。その後、第３レジスト膜６６ｃを剥離する。
【００９１】
次に半導体基板６８をアニールして、イオン注入された不純物を活性化する。アニール温度は、例えば1000℃である。アニール時間は、例えば10秒である。アニール雰囲気は、例えばN2である。これにより、ドリフト領域１２およびチャネル領域１６が完成する。
【００９２】
―ゲート絶縁膜の形成（図２０（ａ）及び２０（ｂ））―
次に、保護膜（図示せず）を除去する。その後、半導体基板６８の表面を酸化して図２０（ｂ）に示すように、厚さ18nm程度の酸化膜８０を形成する。酸化温度は、800℃である。雰囲気は、ウエット酸化雰囲気である。
【００９３】
―ゲート電極の形成（図２１（ａ）及び２１（ｂ））―
酸化膜８０が形成された半導体基板６８に、気相成長法により厚さ180nm程度のポリシリコンを成長する。このポリシリコンをエッチングして、図２１（ａ）及び２１（ｂ）に示すように、ゲート電極２０に対応するポリシリコン膜８２を形成する。この時、酸化膜８０がエッチングされて、ゲート絶縁膜１８が形成される。
【００９４】
―ソース領域、ドレイン領域、基板タップ領域、およびボディ・タップ領域の形成―
次に開口が設けられたレジスト膜（図示せず）を介して、ソース領域１０、ドレイン領域１４、および基板タップ領域３８それぞれに対応する半導体領域に、例えばBF2+イオンを注入する。加速電圧は、例えば80keVである。ドーズ量は、例えば4.5×1013cm-2である。その後、レジスト膜を剥離する。
【００９５】
さらに、ポリシリコン膜８２の側面にサイドウォールを形成する。その後開口が設けられたレジスト膜（図示せず）を介して、ソース領域１０、ドレイン領域１４、および基板タップ領域３８それぞれに対応する半導体領域とポリシリコン膜８２とに、例えばホウ素イオン(B+)とフッ素イオン(F+)をイオン注入する。加速電圧は、例えば5keVと8keVである。ドーズ量は、例えば2.0×1015cm-2と4.0×1014cm-2である。その後、レジスト膜を剥離する。
【００９６】
さらに開口が設けられたレジスト膜（図示せず）を介して、ボディ・タップ領域３６に対応する半導体領域に、例えばP+イオンを注入する。加速電圧は、例えば15keVである。ドーズ量は、例えば2.0×1015cm-2である。
【００９７】
その後、半導体基板６８をアニールする。アニール温度は、例えば1000℃である。アニール時間は、例えば10秒である。アニール雰囲気は、例えばN2である。これにより、ソース領域１０と、ドレイン領域１４と、基板タップ領域３８と、ボディ・タップ領域が完成する。さらにポリシリコン膜８２がｐ型になって、ゲート電極２０が完成する。
【００９８】
このアニールにより、ソース領域１０に対応する半導体領域に注入された不純物が横方向に拡散する。その結果、ゲート電極２０により部分的に覆われたソース領域１０が形成される。
【００９９】
―コンタクト電極の形成（図２２（ａ）及び２２（ｂ））―
次に、ソース領域１０、ドレイン領域１４、ボディ・タップ領域３６、および基板タップ領域３８を覆う酸化膜を除去する。その後、半導体基板６８の表面に厚さ6nmのコバルト膜を、スパッターにより形成する。
【０１００】
コバルト膜を形成した半導体基板６８をアニールして、コバルトシリサイドを１次形成する。アニール温度は、例えば540℃である。アニール雰囲気は、例えばN2である。アニール時間は、例えば30秒である。その後、未反応のコバルトを自己形成的に除去する。その後半導体基板６８をさらにアニールして、コバルトシリサイドを2次形成する。
【０１０１】
これにより、図２２（ａ）及び２２（ｂ）に示すように、コバルトシリサイドのコンタクト電極８４が形成される。
【０１０２】
―コンタクトプラグの形成（図２３（ａ）及び２３（ｂ））―
コンタクト電極８４を形成した半導体基板６８上に１層目の層間絶縁膜２４を堆積する。この層間絶縁膜２４にコンタクトホールを形成し、バリアメタル（図示せず）と第１コンタクトプラグ８６ａ〜第５コンタクトプラグ８６ｅを形成する。なお図２３（ａ）には、コンタクト電極８４は示されていない。
【０１０３】
第１コンタクトプラグ８６ａ〜第５コンタクトプラグ８６ｅはそれぞれ、ボディ・タップ領域３６、ソース領域１０、ドレイン領域１４、基板タップ領域３８、およびゲート電極１８に接続される。第１コンタクトプラグ８６ａ〜第５コンタクトプラグ８６ｅは、例えばタングステンコンタクトプラグである。
【０１０４】
―第１シールド配線等の形成（図２４（ａ）及び２４（ｂ））―
第１コンタクトプラグ８６ａ〜第５コンタクトプラグ８６ｅが形成された１層目の間絶縁膜２４の上に、導電膜（例えば、AlCuTi膜）を堆積する。この導電膜をエッチングして、第１シールド配線６ａとソース配線２６とドレイン配線２８と基板タップ配線４４ゲート電極３０とを形成する。なお図２４（ａ）には、コンタクト電極８４は示されていない。
【０１０５】
第１シールド配線６ａは、第１コンタクトプラグ８６ａを介して、ボディ・タップ領域３６に接続される。ソース配線２６等はそれぞれ対応する領域に、第２コンタクトプラグ８６ｂ〜第５コンタクトプラグ８６ｅを介して接続される。
【０１０６】
―第２層目以降の層間絶縁膜および低電位配線の形成―
その後、第２層目以降の層間絶縁膜、コンタクトプラグ、および配線を形成する。最上層の層間絶縁膜には、例えば基板タップ領域３８に接続された低電位配線９を形成する。
【０１０７】
（実施の形態２）
実施の形態２は、実施の形態１に類似している。したがって、実施の形態１と共通する部分の説明は省略または簡単にする。
【０１０８】
図２５乃至２７は、実施の形態２の半導体装置１０２の平面図である。図２７は、図２５乃至２６のXXVII-XXVII線に沿った断面図である。
【０１０９】
図２５には、基板表面（半導体装置１０２が形成された基板の表面）における半導体装置１０２の構造（LDMOSトランジスタ）が示されている。図２６には、１層目の層間絶縁膜２４（図２７参照）の上に設けられた配線（第１シールド配線１０６ａ等）および１層目の層間絶縁膜２４に設けられた第１コンタクトプラグ８ａ〜第５コンタクトプラグ８ｅが示されている。図２６の破線および一点鎖線は、基板表面の構造（図２５参照）を示している。図２５及び２６では、コンタクト電極１１は省略されている。
【０１１０】
図２５に示すように、半導体装置１０２の基板表面における構造は、実施の形態１の半導体装置２の基板表面における構造と略同じである。ただし図２５に示す半導体装置１０２では、ソース領域１０はボディ・タップ領域３６に接している。ただしソース領域１０は、ボディ・タップ領域３６から離隔していてもよい。半導体装置１０２は実施の形態１の半導体装置２と同様、第１シールド配線１０６ａ（図２６参照）と低電位配線９（図２７参照）とを有する。
【０１１１】
図２６及び２７に示すように第１シールド配線１０６ａは、第１半導体領域２２ａとソース領域１０とに接続され、ソース領域１０のうちゲート電極２０で覆われていない部分（図２６では、ソース領域１０に一致している）を覆う。低電位配線９は、第１半導体領域２２ａに第１シールド配線１０６ａを挟んで対向する。
【０１１２】
半導体装置２は、第１半導体領域２２ａ（図２５参照）を囲うｐ型の第２半導体領域２２ｂ（図２７参照）を有することが好ましい。
【０１１３】
平面視において第１シールド配線１０６ａを通らずにソース領域１０とドリフト領域１２（またはドレイン領域１４）とを接続する経路（幾何学的経路）は存在し得ない。同様に平面視において第１シールド配線１０６ａを通らずにソース領域１０と第２半導体領域２２ｂとを接続する経路（幾何学的経路）は存在し得ない。すなわち第１シールド配線１０６ａは、ソース領域１０をドリフト領域１２（またはドレイン領域１４）と第２半導体領域２２ｂとから隔離している。
【０１１４】
このため、半導体装置１０２には、図７を参照して説明した第１電流経路５２ａおよび第２電流経路５２ｂは形成されない。したがって半導体装置１０２によれば、LDMOSトランジスタを有する半導体装置のリーク電流が抑制される。
【０１１５】
第１シールド配線１０６ａは、図２６に示すよう平面視において第１半導体領域２２ａ内でドリフト領域１２を囲う内縁（内周）２５を有することが好ましい。
【０１１６】
この場合、平面視において第１シールド配線１０６ａを通らずにドリフト領域１４と第２半導体領域２２ｂを接続する経路（幾何学的経路）は存在し得ない。すなわち第１シールド配線１０６ａは、ドリフト領域１２を第２半導体領域２２ｂから隔離している。このため第３電流経路５２ｃが形成されないので、リーク電流はさらに抑制される。
【０１１７】
第１シールド配線１０６ａは、実施の形態１の第１シールド配線６ａと同様、ゲート電極２０とドレイン領域１４の間に延在しないことが好ましい。
【０１１８】
図２６に示す半導体装置１０２では、第１シールド配線１０６ａはソース領域１０全体を覆っている。しかし第１シールド配線１０６ａは、ソース領域１０を部分的に覆ってもよい。
【０１１９】
第１シールド配線１０６ａがソース領域１０を部分的に覆うだけでも、第１電流経路５２ａおよび第２電流経路５２ｂが狭められる。その結果、リーク電流が減少する。第１シールド配線１０６ａがソース領域１０を部分的に覆う場合、ソース領域１０のうち第１シールド配線１０６ａ及びゲート電極２０のいずれにも覆われていない部分は、平面視において第１シールド配線１０６ａ及びゲート電極２０により囲われることが好ましい。
【０１２０】
（実施の形態３）
実施の形態３は、実施の形態１に類似している。したがって、実施の形態１と共通する部分の説明は省略または簡単にする。
【０１２１】
図２８及び２９は、実施の形態３の半導体装置２０２の平面図である。図３０は、図２８及び２９のXXX-XXX線に沿った断面図である。
【０１２２】
図２８には、例えば１層目の層間絶縁膜２４上（図３０参照）に設けられた配線（第１シールド配線２０６ａ等）が示されている。図２９には、例えば２層目の層間絶縁膜８６（図３０参照）の上に設けられた第２シールド配線２０６ｂおよび２層目の層間絶縁膜８６に設けられた第６コンタクトプラグ８ｆが示されている。
【０１２３】
図２８及び２９にはさらに、例えば１層目の層間絶縁膜２４に設けられた第１コンタクトプラグ８ａ〜第５コンタクトプラグ８ｅが示されている。図２８及び２９の破線および一点鎖線は基板表面（半導体装置２０２が形成された基板の表面）の構造を示している。図２８及び２９では、コンタクト電極１１は省略されている。
【０１２４】
半導体装置２０２の基板表面における構造（LDMOSトランジスタ）は、実施の形態１の半導体装置２の基板表面における構造と略同じである。したがって、半導体装置２０２の基板表面における構造の説明は省略する。
【０１２５】
半導体装置２０２は、第１シールド配線２０６ａ（図２８参照）と、第２シールド配線２０６ｂ（図２９参照）と、第２半導体領域２２ｂ（図３０参照）と、低電位配線９（図３０参照）とを有する。
【０１２６】
半導体装置２０２は、図２８に示すように、ソース領域１０のうちゲート電極２０で覆われていない部分（図２８では、ソース領域１０に一致している）を平面視においてゲート電極２０とともに囲う第１シールド配線２０６ａを有する。第１シールド配線２０６ａは、１層目の層間絶縁膜２４を挟んで第１半導体領域２２ａに対向する。第１シールド配線２０６ａは例えば、１層目の層間絶縁膜２４に設けられた第１コンタクトプラグ８ａを介して第１半導体領域２２ａに接続される。
【０１２７】
平面視において第１シールド配線２０６ａおよびゲート電極２０のいずれをも通らずにソース領域１０とドリフト領域１２（またはドレイン領域１４）とを接続する経路（幾何学的経路）は存在し得ない。同様に平面視において第１シールド配線２０６ａおよびゲート電極２０のいずれをも通らずにソース領域１０と第２半導体領域２２ｂとを接続する経路（幾何学的経路）は存在し得ない。すなわち第１シールド配線２０６ａはゲート領域２０とともに、ソース領域１０をドリフト領域１２（またはドレイン領域１４）と第２半導体領域２２ｂから隔離している。
【０１２８】
このため半導体装置２０２には、図７を参照して説明した第１電流経路５２ａおよび第２電流経路５２ｂは形成されない。したがって半導体装置２０２によれば、LDMOSトランジスタを有する半導体装置のリーク電流が抑制される。
【０１２９】
半導体装置２０２は図２９に示すように、平面視において第１半導体領域２２ａ内で少なくともドリフト領域１２を囲う内縁（内周）２５を有する第２シールド配線２０６ｂを備える。
【０１３０】
第２シールド配線２０６ｂはさらに、層間絶縁膜（例えば、１層目の層間絶縁膜２４および２層目の層間絶縁膜８６）を挟んで第１半導体領域２２ａに対向する。第２シールド配線２０６ｂは例えば、１層目の層間絶縁膜２４に設けられた第１コンタクトプラグ８ａと２層目の層間絶縁膜８６に設けられた第６コンタクトプラグ８ｆとを介して第１半導体領域２２ａに接続される。
【０１３１】
平面視において第２シールド配線２０６ｂを通らずにドリフト領域１２と第２半導体領域２２ｂを接続する経路（幾何学的経路）は存在し得ない。すなわち第２シールド配線２０６ｂは、ドリフト領域１２を第２半導体領域２２ｂとから隔離している。このため第３電流経路５２ｃが形成されないので、リーク電流はさらに抑制される。
【０１３２】
第１シールド配線２０６ａおよび第２シールド配線２０６ｂは、実施の形態１の第１シールド配線６ａと同様、ゲート電極２０とドレイン領域１４の間には延在しないことが好ましい。
【０１３３】
（実施の形態４）
実施の形態４は、実施の形態１に類似している。したがって、実施の形態１と共通する部分の説明は省略または簡単にする。
【０１３４】
図３１及び３２は、実施の形態４の半導体装置３０２の平面図である。図３１には、基板表面（半導体装置３０２が形成された基板の表面）における半導体装置３０２の構造（複数のLDMOSトランジスタ）が示されている。図３２には、１層目の層間絶縁膜２４上に設けられた配線（第１シールド配線３０６ａ等）および１層目の層間絶縁膜２４に設けられた第１コンタクトプラグ８ａ〜第５コンタクトプラグ８ｅが示されている。図３２にはさらに、破線および一点鎖線により、基板表面の構造（図３１参照）が示されている。図３１及び３２では、コンタクト電極１１は省略されている。
【０１３５】
図３１及び３２に示すように、半導体装置３０２は、第１シールド配線３０６ａ（図３２参照）を共有する複数の半導体装置２（実施の形態１の半導体装置２）を有する。第１シールド配線３０６ａは、第１半導体領域２２ａに接続され、平面視においてソース領域１０のうちゲート電極２０で覆われていない部分をゲート電極２０とともに囲っている。
【０１３６】
図３１に示すように、複数の半導体装置２はさらに、第１半導体領域２２ａおよび第２半導体領域２２ｂを共有する。複数の半導体装置２はさらに、ボディ・タップ領域３６と基板タップ領域３８とを共有する。
【０１３７】
図３１に示すように、半導体装置３０２は、ドリフト領域３１２とドレイン領域３１４を共有する複数の半導体装置２のペア８８を複数有する。
【０１３８】
このような構成により、半導体装置３０２のリーク電流は、実施の形態１の半導体装置２２のリーク電流と同様に抑制される。さらに半導体装置３０２は実施の形態１の半導体装置２を複数有するので、半導体装置３０２の出力は大きい。
【０１３９】
（実施の形態５）
実施の形態５は、実施の形態１に類似している。したがって、実施の形態１と共通する部分の説明は省略または簡単にする。
【０１４０】
図３３及び３４は、実施の形態５の半導体装置４０２の平面図である。図３３には、基板表面（半導体装置４０２が形成された基板の表面）における半導体装置４０２の構造（複数のLDMOSトランジスタ）が示されている。図３４には、１層目の層間絶縁膜２４の上に設けられた配線（第１シールド配線４０６ａ等）および１層目の層間絶縁膜２４に設けられた第１コンタクトプラグ８ａ〜第５コンタクトプラグ８ｅが示されている。図３４にはさらに、破線および一点鎖線により、基板表面の構造（図３３参照）が示されている。図３３及び３４では、コンタクト電極１１は省略されている。
【０１４１】
図３３及び３４に示すように、半導体装置４０２は、第１シールド配線４０６ａ（図３４参照）を共有する複数の半導体装置１０２（実施の形態２の半導体装置１０２）を有する。第１シールド配線４０６ａは、第１半導体領域２２ａとソース領域１０（図３１参照）とに接続され、ソース領域１０のうちゲート電極２０で覆われていない部分を覆う。
【０１４２】
図３３に示すように、複数の半導体装置１０２はさらに、第１半導体領域２２ａおよび第２半導体領域２２ｂを共有する。複数の半導体装置１０２はさらに、ボディ・タップ領域３６と基板タップ領域３８とを共有する。
【０１４３】
図３３に示すように、半導体装置４０２は、ドリフト領域４１２とドレイン領域４１４を共有する半導体装置１０２のペア９０を複数有する。
【０１４４】
このような構成により、半導体装置４０２のリーク電流は、実施の形態２の半導体装置１０２のリーク電流と同様に抑制される。さらに半導体装置４０２は実施の形態２の半導体装置１０２を複数有するので、半導体装置４０２の出力は大きい。
【０１４５】
実施の形態１〜５では、第１導電型はｐ型であり、第２導電型はｎ型である。しかし第１導電型がｎ型であり、第２導電型がｐ型であってもよい。この場合、第１半導体領域に第１シールド配線を挟んで対向する配線９の電位は、ソース領域１０の電位より高い。配線９は、例えば電源配線である。
【０１４６】
実施の形態１〜５では、第１半導体領域２２ａおよび第２半導体領域２２ｂの大部分はフィールド絶縁膜４０で覆われる。しかし、第１半導体領域２２ａおよび第２半導体領域２２ｂはフィールド絶縁膜４０で覆われなくてもよい。
【０１４７】
実施の形態１〜５の半導体装置は、第１半導体領域に第１シールド配線を挟んで対向する配線９を有する。しかし実施の形態１〜５の半導体装置は、このような配線を有していなくてもよい。
【０１４８】
このような配線を有していなくても、第１半導体領域に隣接する領域からの電界や装置外からの電界により第１半導体領域に反転層が形成されることがある。第１シールド配線および／第２シールド配線を有することで、このような電界によるリーク電流を抑制することができる。
【０１４９】
以上の実施の形態１〜５に関し、更に以下の付記を開示する。
【０１５０】
（付記１）
半導体基板のチャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成された第１導電型のソース領域と、
前記半導体基板に形成された前記第１導電型のドレイン領域と、
前記チャネル領域と前記ドレイン領域との間に形成され、不純物濃度が前記ドレイン領域より低い前記第１導電型のドリフト領域と、
前記第１導電型とは反対の第２導電型を有し、前記ソース領域と前記ドリフト領域と前記ドレイン領域とを囲い、前記チャネル領域を含む第１半導体領域と、
前記第１半導体領域に接続され平面視において前記ソース領域のうち前記ゲート電極で覆われていない部分を前記ゲート電極とともに囲いまたは、前記第１半導体領域と前記ソース領域とに接続され前記部分を覆う第１シールド配線とを有する
半導体装置。
【０１５１】
（付記２）
付記１に記載の半導体装置において、さらに、
前記第１半導体領域を囲う前記第１導電型の第２半導体領域を有し、
前記第１シールド配線は平面視において、前記第１半導体領域内で少なくとも前記ドリフト領域を囲う内縁を有することを
特徴とする半導体装置。
【０１５２】
（付記３）
付記１又は２に記載の半導体装置において、
前記第１シールド配線は平面視において、前記ゲート電極と前記ドレイン領域の間に延在しないことを
特徴とする半導体装置。
【０１５３】
（付記４）
付記１に記載の半導体装置において、さらに、
前記第１半導体領域を囲う前記第１導電型の第２半導体領域と、
前記第１半導体領域に接続され、平面視において前記第１半導体領域内で少なくとも前記ドリフト領域を囲う内縁を有する第２シールド配線を備えることを
特徴とする半導体装置。
【０１５４】
（付記５）
付記４に記載の半導体装置において、
前記第２シールド配線は平面視において、前記ゲート電極と前記ドレイン領域の間に延在しないことを
特徴とする半導体装置。
【０１５５】
（付記６）
付記１乃至５のいずれか１項に記載の半導体装置において、さらに、
前記第１半導体領域に前記第１シールド配線を挟んで対向する配線を有することを
特徴とする半導体装置。
【０１５６】
（付記７）
付記１乃至６のいずれか１項に記載の半導体装置において、
前記ドレイン領域と前記チャネル領域の間隔は、前記ソース領域から前記ドレインに向かう方向に沿った前記チャネル領域の長さより長いことを
特徴とする半導体装置。
【符号の説明】
【０１５７】
２,１０２,２０２,３０２,４０２・・・導体装置
４・・・層間絶縁膜
６ａ,１０６ａ,２０６ａ,３０６ａ,４０６ａ・・・第１シールド配線
１０・・・ソース領域
１２,３１２・・・ドリフト領域
１４・・・ドレイン領域
１６・・・チャネル領域
１８・・・ゲート絶縁膜
２０・・・ゲート電極
２２ａ・・・第１半導体領域
２２ｂ・・・第２半導体領域
２５・・・第１シールド配線の内縁（内周）
６８・・・半導体基板
２０６ｂ・・・第２シールド配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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