(57)【要約】【課題】実装面積を縮小した電子部品、情報処理装置及び電子部品制御方法を提供する。【解決手段】第１増幅部は、差動信号の一方の信号を増幅する。第２増幅部は、差動信号の他方の信号を増幅する。ＡＤＣ１０７，１０８は、前記第１増幅部から出力される第１出力信号及び前記第２増幅部から出力される第２出力信号の電圧を測定する。制御回路１０９は、ＡＤＣ１０７，１０８により測定された電圧を基に、第１出力信号のコモン電圧と第２出力信号のコモン電圧とが近似するように、第１増幅部の電流又は抵抗値のいずれか一方もしくは双方を制御する。【選択図】図２
2015012479.tif 000002
【特許請求の範囲】
【請求項１】
差動信号の一方の信号を増幅する第１増幅部と、
前記差動信号の他方の信号を増幅する第２増幅部と、
前記第１増幅部から出力される第１出力信号及び前記第２増幅部から出力される第２出力信号の電圧を測定する測定部と、
前記測定部により測定された電圧を基に、前記第１出力信号のコモン電圧と前記第２出力信号のコモン電圧とが近似するように、前記第１増幅部の電流又は抵抗値のいずれか一方又は双方を制御する制御部と
を備えたことを特徴とする電子部品。
【請求項２】
前記制御部は、前記第１増幅部の電流又は電圧のいずれか一方又は双方に加えて、前記第２増幅部の電流又は電圧のいずれか一方もしくは双方を制御することで、前記第１出力信号のコモン電圧と前記第２出力信号のコモン電圧とを近似させることを特徴とする請求項１に記載の電子部品。
【請求項３】
前記第１増幅部は、前記一方の信号の印加によりオンオフされる第１トランジスタを備え、
前記第１出力信号は、前記第１トランジスタのオンオフにより生成され、
前記第２増幅部は、前記他方の信号の印加によりオンオフされる第２トランジスタを備え、
前記第２出力信号は、前記第２トランジスタのオンオフにより生成され、
前記制御部は、前記第１トランジスタ又は前記第２トランジスタのいずれか一方もしくは双方に流れる電流を調整して、前記第１出力信号のコモン電圧と前記第２出力信号のコモン電圧とを近似させる
ことを特徴とする請求項２に記載の電子部品。
【請求項４】
前記第１トランジスタ及び前記第２トランジスタは、それぞれ直列に抵抗が接続されており、
前記制御部は、前記抵抗の抵抗値を変更することで電圧降下量を調整しコモン電圧を調整する
ことを特徴とする請求項３に記載の電子部品。
【請求項５】
前記制御部は、前記コモン電圧を下げる場合には、前記抵抗値を増大させ、前記コモン電圧を上げる場合には、前記抵抗値を減少させることを特徴とする請求項４に記載の電子部品。
【請求項６】
前記第１トランジスタ及び前記第２トランジスタは、それぞれ他のトランジスタがカスコード接続されており、
前記制御部は、前記他のトランジスタのバイアス電圧を変更することで前記電流を調整する
ことを特徴とする請求項３〜５のいずれか一つに記載の電子部品。
【請求項７】
前記制御部は、前記コモン電圧を下げる場合には、前記バイアス電圧を増大させ、前記コモン電圧を上げる場合には、前記バイアス電圧を減少させることを特徴とする請求項６に記載の電子部品。
【請求項８】
前記第１出力信号を増幅する第３増幅部と、
前記第２出力信号を増幅する第４増幅部とをさらに備え、
前記測定部は、前記第３増幅部から出力される第３出力信号及び前記第４増幅部から出力される第４出力信号のコモン電圧を、前記第１出力信号及び前記第２出力信号のコモン電圧として測定することを特徴とする
請求項２〜７のいずれか一つに記載の電子部品。
【請求項９】
多段に接続された複数のクロックバッファ及び情報処理部を備えた情報処理装置であって、
前記クロックバッファの内の所定のクロックバッファは、
前段のクロックバッファから入力される差動信号の一方の信号を増幅する第１増幅部と、
前記前段のクロックバッファから入力される前記差動信号の他方の信号を増幅する第２増幅部と、
前記第１増幅部から出力される第１出力信号及び前記第２増幅部から出力される第２出力信号の電圧を測定する測定部と、
前記測定部により測定された電圧を基に、前記第１出力信号のコモン電圧と前記第２出力信号のコモン電圧とが近似するように、前記第１増幅部の電流又は抵抗値のいずれか一方もしくは双方を制御する制御部とを備え、
前記情報処理部は、多段に接続された前記クロックバッファの最終段のクロックバッファから出力されるクロックを用いて動作する
ことを特徴とする情報処理装置。
【請求項１０】
差動信号の一方の信号を増幅する第１増幅部から出力される第１出力信号及び前記差動信号の他方の信号を増幅する第２増幅部から出力される第２出力信号の電圧を測定し、
測定した電圧を基に、前記第１出力信号のコモン電圧と前記第２出力信号のコモン電圧とが近似するように、前記第１増幅部の電流又は抵抗値を制御する
ことを特徴とする電子部品制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品、情報処理装置及び電子部品制御方法に関する。
【背景技術】
【０００２】
近年、コンピュータや情報処理機器を構成する部品の性能は大きく向上している。例えば、ＳＲＡＭ（Static  Random  Access  Memory）、ＤＲＡＭ（Dynamic  Random  Access  Memory）、プロセッサ、及びスイッチ用ＬＳＩなどの性能向上が挙げられる。これに伴い、システム全体の性能を向上させるためには、これらの部品あるいは要素の間の信号伝送速度を向上させることが好ましい。
【０００３】
例えば、ＳＲＡＭやＤＲＡＭ等のメモリと、プロセッサとの間の速度のギャップは大きくなる傾向にあり、近年はこの速度ギャップがコンピュータの性能向上の妨げになりつつある。また、これらのチップ間の信号伝送だけでなく、チップの大型化に伴い、チップ内の素子や回路ブロック間の信号伝送速度も、チップ性能を制限する大きな要因となっている。さらには、周辺機器とプロセッサ／チップセット間の信号伝送もシステム全体の性能を制限する要素になっている。
【０００４】
回路ブロック間、チップ間、あるいは筐体内での信号伝送を高速化させるにあたり、高速なクロックを、その質（スキュー、ジッタ量など）を劣化することなく、回路ブロックに伝播することが重要である。なぜなら、クロックのタイミング精度が受信タイミングの精度や発生する信号のタイミング精度を与えるからである。
【０００５】
このような伝送レートの向上に伴い、クロック伝送回路には、近年の高速Serializer/Deserializer（ＳｅｒＤｅｓ）に代表されるように、ＣＭＬ（Current  Mode  Logic）バッファの採用が増加している。その理由として、ＣＭＬバッファは、Complementary  Metal  Oxide  Semiconductor（ＣＭＯＳ）バッファと比較してジッタ特性が良いことが挙げられる。ＣＭＬバッファは、差動のクロック伝送を行うクロック伝送回路の一種である。ＣＭＬバッファでは、１対の差動信号である入力信号の一方が高レベルにあがるとき他方が低レベルに下がるように動作することで、差動信号の動作のバランスを良好にしている。
【０００６】
このようなＣＭＬバッファにおいて、入力信号と出力信号のコモン電圧が等しくなるように、電流帰還を実行することで、ジッタを軽減する従来技術がある。
【０００７】
ここで、ＣＭＬバッファでは、ＣＭＬバッファ単体の帯域不足により、出力振幅が低下し、製造時ばらつきの影響を受け易くなることで、伝送クロックにおける１対の差動信号の一方の出力と他方の出力の間のコモン（Ｃｏｍｍｏｎ）電圧に差異が発生する場合がある。その場合、差動Ｄｕｔｙが崩れるおそれがある。差動Ｄｕｔｙが崩れた場合、適切なクロックを生成することが困難となる。
【０００８】
さらに、ＣＭＬバッファを多段に接続した場合、各段を通過する毎に一方の出力と他方の出力とは泣き別れていってしまい、それぞれのコモン電圧の差異は拡大していくおそれがある。
【０００９】
そこで、ＣＭＬバッファの間に容量セルを配置して、ＤＣ（Direct  Current）成分をカットすることで、差動信号間のコモン電圧の差異を調整する従来技術がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−３４７９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、低い周波数においてＤＣ成分をカットするには、大きな容量セルを用いることになる。このため、クロック伝送回路を広い周波数帯域のクロックに対応するようにする場合、大きなサイズの容量セルを用いるので、クロック伝送回路の実装面積が拡大してしまう。
【００１２】
開示の技術は、上記に鑑みてなされたものであって、実装面積を縮小した電子部品、情報処理装置及び電子部品制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本願の開示する電子部品、情報処理装置及び電子部品制御方法は、一つの態様において、第１増幅部は、差動信号の一方の信号を増幅する。第２増幅部は、前記差動信号の他方の信号を増幅する。測定部は、前記第１増幅部から出力される第１出力信号及び前記第２増幅部から出力される第２出力信号の電圧を測定する。制御部は、前記測定部により測定された電圧を基に、前記第１出力信号のコモン電圧と前記第２出力信号のコモン電圧とが近似するように、前記第１増幅部の電流又は抵抗値のいずれか一方又は双方を制御する。
【発明の効果】
【００１４】
本願の開示する電子部品、情報処理装置及び電子部品制御方法の一つの態様によれば、実装面積を縮小することができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施例１に係るクロック伝送回路の概要を示す回路図である。
【図２】図２は、実施例１に係るクロック伝送回路の詳細を示す回路図である。
【図３Ａ】図３Ａは、コモン電圧調整前の正の信号と負の信号を表す図である。
【図３Ｂ】図３Ｂは、コモン電圧調整後の正の信号と負の信号を表す図である。
【図４Ａ】図４Ａは、図３Ａの状態の差動信号を用いて生成されるクロック波形を表す図である。
【図４Ｂ】図４Ｂは、図３Ｂの状態の差動信号を用いて生成されるクロック波形を表す図である。
【図５】図５は、実施例１に係るクロック伝送回路におけるコモン電圧制御のフローチャートである。
【図６】図６は、実施例１に係るクロック伝送回路を有する情報処理装置の一例の図である。
【図７】図７は、実施例２に係るクロック伝送回路の詳細を示す回路図である。
【図８】図８は、実施例３に係るクロック伝送回路の詳細を示す回路図である。
【図９】図９は、実施例４に係るクロック伝送回路の詳細を示す回路図である。
【図１０】図１０は、実施例５に係るクロック伝送回路の詳細を示す回路図である。
【発明を実施するための形態】
【００１６】
以下に、本願の開示する電子部品、情報処理装置及び電子部品制御方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する電子部品、情報処理装置及び電子部品制御方法が限定されるものではない。
【実施例１】
【００１７】
図１は、実施例１に係るクロック伝送回路の概要を示す回路図である。例えば、クロック伝送距離が長い場合には、図１に示すように、クロック伝送回路１は、多段のＣＭＬバッファを有する。
【００１８】
図１では、多数のＣＭＬバッファのうち、ＣＭＬ１００ａ〜１００ｅを一例として記載している。以下では、ＣＭＬ１００ａ〜１００ｅのそれぞれを区別しない場合、単に「ＣＭＬ１００」という。そして、ＣＭＬ１００ａ及び１００ｃは、コモン電圧制御機能を有さないＣＭＬバッファである。また、ＣＭＬ１００ｂは、ＡＤＣ（Analog  Digital  Converter）１２０、ＤＡＣ（Digital  Analog  Converter）１３０及び制御回路１０９と共にコモン電圧制御機能を有するＣＭＬバッファを形成する。ＣＭＬ１００ｄ及び１００ｅは、ＤＡＣ１３０と共にコモン電圧制御機能を有するＣＭＬバッファを形成する。
【００１９】
ＣＭＬ１００では、コモン電圧制御を行わなければ、差動信号のそれぞれのコモン電圧がずれて差動信号の間でコモン電圧の差分が発生する。
【００２０】
さらに、ＣＭＬ１００を多段にした場合、各ＣＭＬ１００を通過する毎に、単純加算でコモン電圧の差分が増加していく。そこで、一定間隔でコモン電圧制御機能付きのＣＭＬバッファを配置することが好ましい。例えば、図１における、ＣＭＬ１００ａからＣＭＬバッファ１０までの段数と、ＣＭＬバッファ１０からＣＭＬバッファ１０ａまでの段数と、ＣＭＬ１０ａからＣＭＬバッファ１０ｂまでの段数とは一致する。
【００２１】
次に、ＣＭＬ１００ａ及び１００ｃ、並びに、ＣＭＬバッファ１０，１０ａ及び１０ｂの詳細な構成を説明する。
【００２２】
図２は、実施例１に係るクロック伝送回路の詳細を示す回路図である。ＣＭＬバッファ１０が、コモン電圧制御機能付きのクロックバッファである。このＣＭＬバッファ１０が、「電子部品」の一例にあたる。
【００２３】
ＣＭＬバッファ１０は、トランジスタ１０１及び１０２、可変抵抗１０３及び１０４、トランジスタ１０５及び１０６、ＡＤＣ１０７及び１０８、制御回路１０９、並びに、ＤＡＣ１１０及び１１１を有している。そして、図１における１００ｂは、例えば、トランジスタ１０１及び１０２、可変抵抗１０３及び１０４、トランジスタ１０５及び１０６にあたる。さらに、ＡＤＣ１０７及び１０８の組が、図１におけるＡＤＣ１２０にあたる。また、ＤＡＣ１１０及び１１１の組が、図１におけるＤＡＣ１３０にあたる。
【００２４】
また、定電流源２１、トランジスタ２２〜２４、抵抗２５，２６、及びトランジスタ２７が、ＣＭＬバッファ１０の前段に配置されたＣＭＬバッファを形成している。また、定電流源３１、トランジスタ３２〜３４、抵抗３５，３６、及びトランジスタ３７が、ＣＭＬバッファ１０の後段に配置されたＣＭＬバッファを形成している。図１におけるＣＭＬ１００ａ及び１００ｃは、例えば、定電流源２１、トランジスタ２２〜２４、抵抗２５，２６、及びトランジスタ２７で形成されるＣＭＬバッファである。
【００２５】
定電流源２１は、トランジスタ２２のドレイン端子に接続されている。定電流源２１は、一定の電流を流す。
【００２６】
トランジスタ２２は、ＭＯＳトランジスタである。トランジスタ２２のソース端子は、グランドに接続されている。ここで、本実施例では、トランジスタ２２はグランドに接続されているが、これに限らず、トランジスタ２２は、負電源電圧に接続されても良い。そして、定電流源２１とトランジスタ２２とは、バイアス回路を形成している。そして、トランジスタ２２及びトランジスタ２７のゲート端子には、所定値のバイアス（Ｖｂｉａｓ）電圧が印加されている。
【００２７】
トランジスタ２３及び２４は、ＭＯＳトランジスタである。トランジスタ２３のゲート端子には、差動信号のうち正の入力信号の入力端子２０１が接続されている。すなわち、トランジスタ２３のゲート端子には、入力端子２０１から送られてきた正の入力信号の電圧が印加される。
【００２８】
トランジスタ２３のドレイン端子と電源電圧との間には、抵抗２５が配置されている。
【００２９】
また、トランジスタ２４のゲート端子には、差動信号のうち負の入力信号の入力端子２０２が接続されている。すなわち、トランジスタ２４のゲート端子には、入力端子２０２から送られてきた負の入力信号の電圧が印加される。
【００３０】
ここで、負の入力信号は、正の入力信号の位相を１８０度ずらした信号、すなわち、正の入力信号の反転信号である。
【００３１】
トランジスタ２４のドレイン端子と電源電圧との間には、抵抗２６が配置されている。
【００３２】
また、トランジスタ２７は、ＭＯＳトランジスタである。そして、トランジスタ２７は、トランジスタ２３及び２４にカスコード接続されている。具体的には、トランジスタ２３及び２４のソース端子は、トランジスタ２７のドレイン端子に共通接続されている。さらに、トランジスタ２７のソース端子はグランドに接続されている。ここで、本実施例では、トランジスタ２７はグランドに接続されているが、これに限らず、トランジスタ２７は、負電源電圧に接続されても良い。そして、トランジスタ２７のゲート端子には、所定値のバイアス電圧が印加されている。トランジスタ２７は、トランジスタ２３及び２４のバイアス用のトランジスタである。すなわち、トランジスタ２７は、トランジスタ２３及び２４から所定の電流を引き抜くＴａｉｌトランジスタである。
【００３３】
トランジスタ２７は、トランジスタ２３及び２４から所定の電流を引き抜く。正の入力信号がハイレベル「Ｈ」（閾値電圧よりも高い）、負の入力信号′がローレベル「Ｌ」（閾値電圧よりも低い）のとき、トランジスタ２３はオンしているので、Ｖｄｄから抵抗２５、トランジスタ２３、トランジスタ２７を経由してグランドへ所定の電流が流れる。反対に、トランジスタ２４はオフしているので、電流は流れない。
【００３４】
回路がこの状態にあったとき、正の入力信号がローレベルに立ち下がり、負の入力信号がハイレベルに立ち上がったとする。そうすると、Ｖｄｄから流れる電流の経路が切り替わり、トランジスタ２４側を流れるようになる。
【００３５】
トランジスタ１０１は、ＭＯＳトランジスタである。トランジスタ１０１のゲート端子は、抵抗２６とトランジスタ２４との間に接続されている。すなわち、トランジスタ１０１のゲート端子は、トランジスタ２４がオフの状態で、ほぼＶｄｄと同じ電位が印加される。トランジスタ１０１のゲート端子に入力される信号は、正の入力信号である。このトランジスタ１０１が、「第１トランジスタ」の一例にあたる。
【００３６】
可変抵抗１０３は、抵抗値が変更可能な抵抗である。トランジスタ１０１がオンした時に流れる電流値が一定である場合、可変抵抗１０３の抵抗が大きくなると、可変抵抗１０３の電圧降下も比例して大きくなる。これにより、トランジスタ１０１のドレイン端子（出力端子）の出力電圧範囲の下限が下に移動し、信号の振幅が大きくなる。すなわち、出力信号のコモン電圧が下がる。反対に、可変抵抗１０３の抵抗が小さくなると、電圧降下も比例して小さくなる。これにより、トランジスタ１０１のドレイン端子（出力端子）の出力電圧範囲の下限が上に移動し、信号の振幅が小さくなる。すなわち、出力信号のコモン電圧が上がる。ここで、本実施例では可変抵抗１０３は可変抵抗であるが、可変抵抗１０３は抵抗値が変更できるものであればこれに限らない。例えば、可変抵抗１０３は、異なる抵抗値を有する抵抗を複数有しておき、スイッチによって抵抗を選択する構成でも良い。可変抵抗１０３は、制御回路１０９からの制御により抵抗値が変化する。
【００３７】
可変抵抗１０３は、トランジスタ１０１のドレイン端子と電源電圧との間に配置されている。そして、可変抵抗１０３とトランジスタ１０１との間の経路は、分岐して後述するトランジスタ３４のゲート端子及びＡＤＣ１０８に接続されている。
【００３８】
トランジスタ１０５は、ＭＯＳトランジスタである。トランジスタ１０５は、トランジスタ１０１にカスコード接続されている。具体的には、トランジスタ１０１のソース端子は、トランジスタ１０５のドレイン端子に接続されている。そして、トランジスタ１０５のソース端子が、グランドに接続されている。ここで、本実施例では、トランジスタ１０５はグランドに接続されているが、これに限らず、トランジスタ１０５は、負電源電圧に接続されても良い。
【００３９】
トランジスタ１０５は、トランジスタ１０１のバイアス用のトランジスタである。すなわち、トランジスタ１０５は、トランジスタ１０１から所定の電流を引き抜くTailトランジスタである。そして、トランジスタ１０５のゲート端子は、ＤＡＣ１１０に接続されている。トランジスタ１０５は、バイアス電圧の印加をＤＡＣ１１０から受ける。
【００４０】
ここで、トランジスタ１０５がトランジスタ１０１から引き抜く電流は、バイアス電圧が上がると電流値が上昇する。これにより、可変抵抗１０３の電圧降下が大きくなり、トランジスタ１０１のドレイン端子（出力端子）の出力電圧範囲の下限が下に移動し、信号の振幅が大きくなる。すなわち、出力信号のコモン電圧が下がる。反対に、バイアス電圧が下がると、電流値が小さくなる。これにより、可変抵抗１０３の電圧降下が小さくなり、トランジスタ１０１のドレイン端子（出力端子）の出力電圧範囲の下限が上に移動し、信号の振幅が小さくなる。すなわち、出力信号のコモン電圧が上がる。
【００４１】
トランジスタ１０５は、トランジスタ１０１から所定の電流を引き抜くＴａｉｌトランジスタである。正の入力信号がハイレベル「Ｈ」のとき、トランジスタ１０１はオンになり、Ｖｄｄから可変抵抗１０３、トランジスタ１０１、及びトランジスタ１０５を経由してグランドへ所定の電流が流れる。
【００４２】
回路がこの状態にあるとき、正の入力信号がローレベルにたち下がると、トランジスタ１０１はオフとなり、可変抵抗１０３の電圧降下はほぼゼロになり後述するトランジスタ３４のゲート及びＡＤＣ１０８に印加される電圧はほぼＶｄｄとなる。この電圧遷移が「第１出力信号」の一例にあたる。
【００４３】
トランジスタ１０２は、ＭＯＳトランジスタである。トランジスタ１０２のゲート端子は、抵抗２５とトランジスタ２３との間に接続されている。すなわち、トランジスタ１０２のゲート端子は、トランジスタ２３がオフの状態で、ほぼＶｄｄと同じ電位が印加される。トランジスタ１０２のゲート端子に入力される信号は、負の入力信号である。このトランジスタ１０２が、「第２トランジスタ」の一例にあたる。
【００４４】
可変抵抗１０４は、抵抗値が変更可能な抵抗である。トランジスタ１０２がオンした時に流れる電流値が一定である場合。可変抵抗１０４の抵抗が大きくなると、可変抵抗１０４の電圧降下も比例して大きくなる。これにより、トランジスタ１０２のドレイン端子（出力端子）の出力電圧範囲の下限が下に移動し、信号の振幅が大きくなる。すなわち、出力信号のコモン電圧が下がる。反対に、可変抵抗１０４の抵抗が小さくなると、電圧降下も比例して小さくなる。これにより、トランジスタ１０２のドレイン端子（出力端子）の出力電圧範囲の下限が上に移動し、信号の振幅が小さくなる。すなわち、出力信号のコモン電圧が上がる。ここで、本実施例では可変抵抗１０４は可変抵抗であるが、可変抵抗１０３と同様に可変抵抗１０４は抵抗値が変更できるものであればこれに限らない。可変抵抗１０４は、制御回路１０９からの制御により抵抗値が変化する。
【００４５】
可変抵抗１０４は、トランジスタ１０２のドレイン端子と電源電圧との間に配置されている。そして、可変抵抗１０４とトランジスタ１０２との間の経路は、分岐して後述するトランジスタ３４のゲート端子及びＡＤＣ１０７に接続されている。
【００４６】
トランジスタ１０６は、ＭＯＳトランジスタである。トランジスタ１０６は、トランジスタ１０２にカスコード接続されている。具体的には、トランジスタ１０２のソース端子が、トランジスタ１０６のドレイン端子に接続されている。そして、トランジスタ１０６のソース端子は、グランドに接続されている。ここで、本実施例では、トランジスタ１０６はグランドに接続されているが、これに限らず、トランジスタ１０６は、負電源電圧に接続されても良い。
【００４７】
トランジスタ１０６は、トランジスタ１０２から所定の電流を引き抜くＴａｉｌトランジスタである。そして、トランジスタ１０６のゲート端子は、ＤＡＣ１１１に接続されている。トランジスタ１０６は、バイアス電圧の印加をＤＡＣ１１１から受ける。
【００４８】
ここで、トランジスタ１０６がトランジスタ１０２から引き抜く電流は、バイアス電圧が上がると電流値が上昇する。これにより、可変抵抗104の電圧降下が大きくなり、トランジスタ１０２のドレイン端子（出力端子）の出力電圧範囲の下限が下に移動し、信号の振幅が大きくなる。すなわち、出力信号のコモン電圧が下がる。反対に、バイアス電圧が下がると、電流値が小さくなる。これにより、可変抵抗104の電圧降下が小さくなり、トランジスタ１０２のドレイン端子（出力端子）の出力電圧範囲の下限が上に移動し、信号の振幅が小さくなる。すなわち、出力信号のコモン電圧が上がる。
【００４９】
トランジスタ１０６は、トランジスタ１０２から所定の電流を引き抜くＴａｉｌトランジスタである。負の入力信号がハイレベル「Ｈ」のとき、トランジスタ１０２はオンになり、Ｖｄｄから可変抵抗１０４、トランジスタ１０２、及びトランジスタ１０６を経由してグランドへ所定の電流が流れる。
【００５０】
回路がこの状態にあるとき、負の入力信号がローレベルにたち下がると、トランジスタ１０２はオフとなり、可変抵抗１０４の電圧降下はほぼゼロになり後述するトランジスタ３３のゲート及びＡＤＣ１０７に印加される電圧はほぼＶｄｄとなる。この電圧遷移が、「第２出力信号」の一例にあたる。
【００５１】
ここで、抵抗１０３、トランジスタ１０１、及びトランジスタ１０５が、「第１増幅部」の一例にあたる。また、抵抗１０４、トランジスタ１０２、及びトランジスタ１０６が「第２増幅部」の一例にあたる。
【００５２】
ＡＤＣ１０７は、トランジスタ102のドレイン端子の電圧を計測する。ここで、ＡＤＣ１０７へ入力される信号は、ＣＭＬバッファ１０が後段のＣＬＭバッファへ出力する正の信号である。そして、ＡＤＣ１０７は、計測結果を制御回路１０９へ出力する。
【００５３】
ＡＤＣ１０８は、トランジスタ101のドレイン端子の電圧を計測する。ここで、ＡＤＣ１０８へ入力される信号は、ＣＭＬバッファ１０が後段のＣＬＭバッファへ出力する負の信号である。そして、ＡＤＣ１０８は、計測結果を制御回路１０９へ出力する。このＡＤＣ１０７及び１０８が、「測定部」の一例にあたる。
【００５４】
制御回路１０９は、ＣＭＬバッファ１０の出力信号における正の信号及び負の信号のそれぞれのコモン電圧の設定値を記憶している。また、制御回路１０９は、可変抵抗１０３及び１０４の初期値、並びに、トランジスタ１０５及び１０６へ印加するバイアス電圧の初期値を記憶している。また、制御回路１０９は、コモン電圧の設定値と計測値との差の許容範囲を記憶している。また、制御回路１０９は、コモン電圧の設定値と計測値の差分の大小を決定するための閾値を記憶している。さらに、制御回路１０９は、可変抵抗１０３及び１０４の１回の制御（以下では、「１ステップ」という場合がある。）における抵抗の変動量を記憶している。また、制御回路１０９は、トランジスタ１０５及び１０６に対するバイアス電圧の１ステップ分の変動量を記憶している。これらの設定値は外部から設定しても良い。
【００５５】
制御回路１０９は、図２に示すクロック伝送回路１が内蔵された情報処理装置に電源が投入されると、抵抗値が初期値となるように可変抵抗１０３及び１０４を制御する。さらに、制御回路１０９は、バイアス電圧の電圧値が初期値となるようにＤＡＣ１１０及び１１１を制御する。
【００５６】
制御回路１０９は、トランジスタ102のドレイン端子電圧のサンプリング値をＡＤＣ１０７から受ける。また、制御回路１０９は、トランジスタ101のドレイン端子電圧のサンプリング値をＡＤＣ１０８から受ける。この後、制御回路１０９は、正の信号及び負の信号の振幅を調整し、それぞれのコモン電圧を近似させる。以下で、コモン電圧の制御について説明するが、正の信号における調整と負の信号における調整とは同じ動作であるので、ここでは、正の信号の調整についてのみ説明する。
【００５７】
次に、制御回路１０９は、ＡＤＣ１０７から受信した正の信号の電圧の計測結果を基に、正の信号のコモン電圧を算出する。さらに、制御回路１０９は、正の信号のコモン電圧の計測値と設定値との差分（以下は、単に「差分」という。）を求める。そして、制御回路１０９は、差分が許容範囲内か否か判定する。差分が許容範囲内の場合、制御回路１０９は、コモン電圧の制御を終了する。
【００５８】
これに対して、差分が許容範囲を超えている場合、制御回路１０９は、差分が大きいか小さいかを判定する。具体的には、制御回路１０９は、差分が閾値以上の場合、差分が大きいと判定し、差分が閾値未満の場合、差分が小さいと判定する。
【００５９】
制御回路１０９は、差分が大きければ、可変抵抗１０３及び１０４の抵抗を変化させる粗調整を行い、差分が小さければ、トランジスタ１０５及び１０６へのバイアス電圧を変化させる微調整を行う。
【００６０】
ここで、バイアス電圧には、入力差動対であるトランジスタ１０１及び１０２を正しく動作させることができる適正な電圧範囲が存在する。適正な電圧範囲は、プロセスやトランジスタのサイズで一意に決まる。そこで、制御回路１０９は、バイアス電圧を制御する場合、適正な電圧範囲を超えないように制御を行うことになる。このため、差分が大きく振幅を大きく変化させ、コモン電圧を大きく変化させたい場合、バイアス電圧の制御では制御しきれないため、制御回路１０９は、可変抵抗１０３及び１０４の抵抗値を制御することで振幅を変化させることができる。すなわち、制御回路１０９はコモン電圧を大きく変化させることができる。これに対して、抵抗の調整と比較して、バイアス電圧の調整の方が、振幅の細微な調整を行うことができる。すなわち、制御回路１０９はコモン電圧の微細な調整を行うことができる。そこで、制御回路１０９は、差分が小さく振幅を小さく変化させる場合、バイアス電圧を制御することで振幅を変化させる。以下に制御回路１０９による振幅の調整の詳細を説明する。
【００６１】
差分が大きい場合、制御回路１０９は、計測値と設定値とのいずれが大きいかを判定する。計測値が設定値よりも大きい場合、制御回路１０９は、１ステップ分、可変抵抗１０３の抵抗値を増大させる。これに対して、計測値が設定値よりも小さい場合、制御回路１０９は、１ステップ分、可変抵抗１０３の抵抗値を減少させる。制御回路１０９は、差分が小さくなる又は許容範囲に収まるまで、可変抵抗１０３の抵抗値の制御のステップを繰り返す。
【００６２】
差分が小さい場合、制御回路１０９は、計測値と設定値とのいずれが大きいかを判定する。計測値が設定値よりも大きい場合、制御回路１０９は、１ステップ分、トランジスタ１０５に印加するバイアス電圧が１ステップ分増大するように、ＤＡＣ１１０に指示する。これに対して、計測値が設定値よりも小さい場合、制御回路１０９は、トランジスタ１０５に印加するバイアス電圧が１ステップ分減少するように、ＤＡＣ１１０に指示する。制御回路１０９は、差分が許容値内に収まるまで、可変抵抗１０３の抵抗値の制御のステップを繰り返す。
【００６３】
以上では、正の信号に対する制御について説明したが、制御回路１０９は、負の信号についても同様の制御を行う。この制御回路１０９が、「制御部」の一例にあたる。
【００６４】
ＤＡＣ１１０は、トランジスタ１０５のゲート端子と接続されている。ＤＡＣ１１０は、バイアス電圧をトランジスタ１０５へ印加する指示を制御回路１０９から受ける。そして、ＤＡＣ１１０は、指定された電圧値のバイアス電圧をトランジスタ１０５のゲート端子に印加する。
【００６５】
ＤＡＣ１１１は、トランジスタ１０６のゲート端子と接続されている。ＤＡＣ１１１は、バイアス電圧をトランジスタ１０６へ印加する指示を制御回路１０９から受ける。そして、ＤＡＣ１１１は、指定された電圧値のバイアス電圧をトランジスタ１０６のゲート端子に印加する。
【００６６】
ここで、図３Ａ，３Ｂ，４Ａ，及び４Ｂを参照して、コモン電圧の調整による正の信号と負の信号の変化について説明する。図３Ａは、コモン電圧調整前の正の信号と負の信号を表す図である。また、図３Ｂは、コモン電圧調整後の正の信号と負の信号を表す図である。また、図４Ａは、図３Ａの状態の差動信号を用いて生成されるクロック波形を表す図である。また、図４Ｂは、図３Ｂの状態の差動信号を用いて生成されるクロック波形を表す図である。図３Ａ，３Ｂ，４Ａ，及び４Ｂのいずれにおいても、縦軸は電位差を表し、横軸は時間を表している。
【００６７】
コモン電圧の調整を行わない状態では、正の信号は電源電圧側に張り付いていく。また、負の信号は、電源電圧から離れていく。このように、正の信号と負の信号とが泣き別れた状態が、図３Ａで表される。図３Ａでは、グラフ４０１が正の信号を表し、グラフ４０２が負の信号を表している。この状態では、正の信号のコモン電圧４０３は上昇し、負の信号のコモン電圧４０４は下降しており、コモン電圧４０３とコモン電圧４０４とは乖離している。
【００６８】
この状態の正の信号と負の信号との差で生成されるクロック波形は、矢印４０５で表される大きな振幅と矢印４０６で表される小さな振幅とが発生する。図３Ａの状態の正の信号と負の信号とで生成したクロック波形は、図４Ａのグラフ４０７のようになる。グラフ４０７では、時間４０８と時間４０９とは一致しておらず、デューティーが崩れている。これでは、ＣＭＬバッファ１０は、適切なクロックが生成できていない。
【００６９】
そこで、制御回路１０９は、正の信号のコモン電圧と負の信号のコモン電圧とを一致させるように、正の信号及び負の信号の振幅を変更する。この場合、制御回路１０９は、図３Ａのグラフ４０１で表される正の信号の振幅を矢印Ｐの方向に引き伸ばすように、上述した制御により可変抵抗１０３の抵抗値及びトランジスタ１０５のバイアス電圧を制御する。また、制御回路１０９は、図３Ａのグラフ４０２で表される正の信号の振幅を矢印Ｑの方向に縮めるように、上述した制御により可変抵抗１０４の抵抗値及びトランジスタ１０６のバイアス電圧を制御する。これにより、正の信号の振幅は、Ｐ方向に引き伸ばされ振幅が大きくなり、コモン電圧が下がる。また、負の信号の振幅は、Ｑ方向に縮められ振幅が小さくなり、コモン電圧が上に上がる。この結果、正の信号は、図３Ｂのグラフ４１０に示すような波形となる。また、負の信号は、図３Ｂのグラフ４２０に示すような波形となる。そして、正の信号及び負の信号はいずれもコモン電圧４３０となり、コモン電圧が一致する。
【００７０】
この状態の正の信号と負の信号との差で生成されるクロック波形の振幅は、矢印４３１及び矢印４３２で表される。図３Ｂの状態の正の信号と負の信号とで生成したクロック波形は、図４Ｂのグラフ４４０のようになる。グラフ４４０では、時間４４１と時間４４２とは一致しており、デューティーが５０：５０となっている。この場合、ＣＭＬバッファ１０は、適切なクロックを生成することができる。
【００７１】
図２に戻って説明を続ける。定電流源３１は、トランジスタ３２のドレイン端子に接続されている。定電流源３１は、一定の電流を流す。
【００７２】
トランジスタ３２は、ＭＯＳトランジスタである。トランジスタ３２のソース端子は、グランドに接続されている。ここで、本実施例では、トランジスタ３２はグランドに接続されているが、これに限らず、トランジスタ３２は、負電源電圧に接続されても良い。そして、定電流源３１とトランジスタ３２とは、バイアス回路を形成している。そして、トランジスタ３２及びトランジスタ３７のゲート端子には、所定値のバイアス（Ｖｂｉａｓ）電圧が印加されている。
【００７３】
トランジスタ３３及び３４は、ＭＯＳトランジスタである。トランジスタ３３のゲート端子は、可変抵抗１０４とトランジスタ１０２の間に接続されている。すなわち、トランジスタ３３のゲート端子には、トランジスタ１０２のドレイン端子電圧が印加される。
【００７４】
トランジスタ３３のドレイン端子と電源電圧との間には、抵抗３５が配置されている。
【００７５】
また、トランジスタ３４のゲート端子には、可変抵抗１０３とトランジスタ１０１の間に接続されている。すなわち、トランジスタ３４のゲート端子には、トランジスタ１０１のドレイン端子電圧が印加される。
【００７６】
トランジスタ３４のドレイン端子と電源電圧との間には、抵抗３６が配置されている。
【００７７】
また、トランジスタ３７は、ＭＯＳトランジスタである。そして、トランジスタ３７は、トランジスタ３３及び３４にカスコード接続されている。具体的には、トランジスタ３３及び３４のソース端子が、トランジスタ３７のドレイン端子に共通接続されている。さらに、トランジスタ３７のソース端子はグランドに接続されている。ここで、本実施例では、トランジスタ３７はグランドに接続されているが、これに限らず、トランジスタ３７は、負電源電圧に接続されても良い。そして、トランジスタ３７のゲート端子には、所定値のバイアス電圧が印加されている。トランジスタ３７は、トランジスタ３３及び３４のバイアス用のトランジスタである。すなわち、トランジスタ３７は、トランジスタ３３及び３４から所定の電流を引き抜くＴａｉｌトランジスタである。
【００７８】
トランジスタ３７は、トランジスタ３３及び３４から所定の電流を引き抜く。正の入力信号がハイレベル「Ｈ」、負の入力信号′がローレベル「Ｌ」のとき、トランジスタ３３はオンしているので、Ｖｄｄから抵抗３５、タランジスタ３３、及びトランジスタ３７を経由してグランドへ所定の電流が流れる。反対にトランジスタ３４はオフしているので、電流は流れない。
【００７９】
回路がこの状態にあったとき、正の入力信号がローレベルに立ち下がり、負の入力信号がハイレベルに立ち上がったとする。そうすると、Ｖｄｄから流れる電流の経路が切り替わり、トランジスタ３４側を流れるようになる。
【００８０】
ここで、ＣＭＬバッファ１０では、正の信号及び負の信号のそれぞれの振幅を独立して変化させたため、ＣＭＬバッファ１０から出力される正の信号及び負の信号の振幅は、図３Ｂに示すようにアンバランスとなっている。しかし、ＣＭＬバッファ１０の次の段において、抵抗３５及び３６も同じであり、且つ、正の信号及び負の信号のいずれに対してもバイアス電圧が同じである。このため、出力端子３０１から出力される正の信号の出力振幅と出力端子３０２から出力される負の信号の出力振幅とは一致する。このため、出力端子３０１から出力される正の信号及び出力端子３０２から出力される負の信号で生成されるクロックは安定したクロックとなる。
【００８１】
さらに、図１のＣＭＬバッファ１０ａ及び１０ｂについて説明する。製造時のチップ内のプロセスのバラつきは一定であると考えられる。そのため、図１における所定の段数のＣＭＬ１００を経由することで発生するコモン電圧の差分量は同じであると考えられる。
【００８２】
そこで、図１に示すように、ＡＤＣ１２０及び制御回路１０９によるコモン電圧の計測及びその計測結果を用いた抵抗値及びバイアス電圧の算出はＣＭＬバッファ１０のみで行えばよい。ＣＭＬバッファ１０ａ及び１０ｂは、ＣＭＬバッファ１０で算出された抵抗値及びバイアス電圧を用いて制御を行う。
【００８３】
すなわち、ＣＭＬバッファ１０ａ及び１０ｂには、図２における、トランジスタ１０１及び１０２、可変抵抗１０３及び１０４、トランジスタ１０５及び１０６、並びに、ＤＡＣ１１０及び１１１を有している。そして、図１におけるＣＭＬ１００ｃ及び１００ｄは、トランジスタ１０１及び１０２、可変抵抗１０３及び１０４、並びに、トランジスタ１０５及び１０６にあたる。
【００８４】
そして、ＣＭＬバッファ１０ａ及び１０ｂにおける可変抵抗１０３及び１０４は、ＣＭＬバッファ１０の制御回路１０９から抵抗値の設定の制御を受ける。
【００８５】
また、ＣＭＬバッファ１０ａ及び１０ｂにおけるＤＡＣ１１０及び１１１は、印加するバイアス電圧の入力をＣＭＬバッファ１０の制御回路１０９から受ける。そして、ＣＭＬバッファ１０ａ及び１０ｂにおけるＤＡＣ１１０及び１１１は、それぞれ受信したバイアス電圧をトランジスタ１０５及び１０６のゲート端子に印加する。
【００８６】
このようにすることで、一定間隔で配置されたコモン電圧制御機能を有するＣＭＬバッファ１０，１０ａ，及び１０ｂによりコモン電圧の差分が都度調整され、デューティーが５０：５０となる適切なクロックを伝送することができる。
【００８７】
ここで、コモン電圧の差分の許容値、言い換えれば生成されるクロックにおけるデューティーの許容値は、伝送レートに依存する。そこで、コモン電圧を制御するためにＡＤＣ及びＤＡＣを使用する場合、その精度はコモン電圧の許容値に応じて設定されることが好ましい。また、コモン電圧の許容値に応じて精度を調整することは、コモン電圧を制御する方法としてＡＤＣやＤＡＣ以外の方法を用いた場合でも同様である。
【００８８】
さらに、図１では、コモン電圧制御を行うＣＭＬバッファを３つ記載しているが、これは例示であり、コモン電圧制御を行うＣＭＬバッファはＣＭＬバッファの段数や使用状況によって決定されることが好ましい。
【００８９】
例えば、１つのＣＭＬバッファを通過する毎に発生するコモン電圧の差異が大きい場合、コモン電圧制御を行うＣＭＬバッファを配置する間隔は短いほうが好ましい。また、許容できるコモン電圧の差異が大きい場合には、許容できる範囲内のコモン電圧の差異が発生してから調整すればよいので、コモン電圧制御を行うＣＭＬバッファを配置する間隔を大きくすることができる。
【００９０】
次に、図５を参照して、本実施例に係るクロック伝送回路１におけるコモン電圧制御について説明する。図５は、実施例１に係るクロック伝送回路におけるコモン電圧制御のフローチャートである。
【００９１】
クロック伝送回路１を有する情報処理装置の電源がオンされる（ステップＳ１）。
【００９２】
制御回路１０９は、抵抗の初期値を可変抵抗１０４に設定する。また、制御回路１０９は、バイアス電圧の初期値をＤＡＣ１１１へ送信する。ＤＡＣ１１１は、バイアス電圧の初期値を受信してトランジスタ１０６のゲート端子に初期値のバイアス電圧を印加する（ステップＳ２）。
【００９３】
ＡＤＣ１０７は、電源電圧から可変抵抗１０４を経由して流れる電流の電圧を計測する。そして、ＡＤＣ１０７は、電圧の計測結果を制御回路１０９へ送信する。制御回路１０９は、ＡＤＣ１０７から受信した電圧の計測結果を基に、正の信号のコモン電圧の計測値を求める（ステップＳ３）。
【００９４】
次に、制御回路１０９は、コモン電圧の計測値と設計値との差分を求め、求めた差分が許容値以下か否かを判定する（ステップＳ４）。
【００９５】
差分が許容値より大きい場合（ステップＳ４：否定）、制御回路１０９は、求めた差分が閾値以上か否かを判定する（ステップＳ５）。
【００９６】
求めた差分が閾値以上の場合（ステップＳ５：肯定）、制御回路１０９は、計測値が設計値よりも大きいか否かを判定する（ステップＳ６）。計測値が設計値よりも大きい場合（ステップＳ６：肯定）、制御回路１０９は、可変抵抗１０４の抵抗値を１ステップ分増大させ（ステップＳ７）、その後、ステップＳ３へ戻る。
【００９７】
これに対して、計測値が設計値よりも小さい場合（ステップＳ６：否定）、制御回路１０９は、可変抵抗１０４の抵抗値を１ステップ分減少させ（ステップＳ８）、その後ステップＳ３へ戻る。
【００９８】
一方、求めた差分が閾値未満の場合（ステップＳ５：否定）、制御回路１０９は、計測値が設計値よりも大きいか否かを判定する（ステップＳ９）。計測値が設計値よりも大きい場合（ステップＳ９：肯定）、制御回路１０９は、電圧値を１ステップ分増大させたバイアス電圧をＤＡＣ１１１へ出力する。ＤＡＣ１１１は、トランジスタ１０６のゲート端子へ印加するバイアス電圧の電圧値を１ステップ分増大させ（ステップＳ１０）、その後ステップＳ３へ戻る。
【００９９】
これに対して、計測値が設計値よりも小さい場合（ステップＳ９：否定）、制御回路１０９は、電圧値を１ステップ分減少させたバイアス電圧をＤＡＣ１１１へ出力する。ＤＡＣ１１１は、トランジスタ１０６のゲート端子へ印加するバイアス電圧の電圧値を１ステップ分減少させ（ステップＳ１１）、その後ステップＳ３へ戻る。
【０１００】
一方、計測値と設計値との差分が許容値以下の場合（ステップＳ４：肯定）、制御回路１０９は、その時点での抵抗値及びバイアス電圧の電圧値の制御コードを保存する（ステップＳ１２）。
【０１０１】
そして、制御回路１０９は、情報処理装置の電源がオフになったか否かを判定する（ステップＳ１３）。電源がオフになっていない場合（ステップＳ１３：否定）、制御回路１０９は、保存した制御コードによりコモン電圧の制御を行いつつ、一定時間が経過したか否かを判定する（ステップＳ１４）。一定時間経過していない場合（ステップＳ１４：否定）、制御回路１０９は、ステップＳ１３に戻る。
【０１０２】
これに対して、一定時間が経過した場合（ステップＳ１４：肯定）、制御回路１０９は、ステップＳ３へ戻る。
【０１０３】
一方、電源がオフされた場合（ステップＳ１３：肯定）、制御回路１０９は、コモン電圧の制御を終了する。
【０１０４】
ここで、図５のフローでは、温度や電圧変動により発生するコモン電圧のズレ量に変化が生じることを考慮して、制御回路１０９は、一定時間が経過する毎に、コモン電圧の制御を行っている。ただし、コモン電圧のズレ量に変化が発生しなければ、制御回路１０９は、１回コモン電圧を調整した後は、決定した抵抗値及びバイアス電圧の電圧値を用いて制御を行うとしてもよい。
【０１０５】
図６は、実施例１に係るクロック伝送回路を有する情報処理装置の一例の図である。情報処理装置は、チップ９０１及びチップ９０２を有する。
【０１０６】
チップ９０１は、Digital  Signal  Processor（ＤＳＰ）９１１、シリアライザ９１２、メモリ９１３、及びデシリアライザ９１４を有している。そして、ＤＳＰ９１１、シリアライザ９１２、メモリ９１３、及びデシリアライザ９１４は、それぞれバスで接続されている。
【０１０７】
また、チップ９０２は、ＤＳＰ９２１、デシリアライザ９２２、メモリ９２３、及びシリアライザ９２４を有している。そして、ＤＳＰ９２１、デシリアライザ９２２、メモリ９２３、及びシリアライザ９２４は、それぞれバスで接続されている。
【０１０８】
そして、シリアライザ９１２及びデシリアライザ９２２は、信号伝送回路９３０で接続されている。また、シリアライザ９２４及びデシリアライザ９１４は、信号伝送回路９４０で接続されている。
【０１０９】
信号伝送回路９３０及び９４０の中に、クロック伝送回路１が配置される。シリアライザ９１２は、信号伝送回路９３０内のクロック伝送回路１を用いてデシリアライザ９２２へクロックを送信する。また、シリアライザ９２４は、信号伝送回路９４０内のクロック伝送回路１を用いてデシリアライザ９１４へクロックを送信する。
【０１１０】
チップ９０１及びチップ９０２の各部は、受信したクロックを用いて動作することで相互に同期をとる。
【０１１１】
以上に説明したように、本実施例に係るクロック伝送回路及び情報処理装置は、差動信号の一方の信号である正の信号及び負の信号のコモン電圧が近似するように調整する。これにより、正の信号及び負の信号から生成されるクロックの振幅が一定になり、安定したクロックを生成することができる。そして、本実施例に係るクロック伝送回路によれば、ＡＤＣ１０７及び１０８などの電圧計測回路、ＤＡＣ１１０及び１１１などのバイアス制御回路、並びに、制御回路１０９などのコモン電圧制御回路を追加することでコモン電圧を調整できる。すなわち、本実施例に係るクロック伝送回路は、容量セルを配置せずに、コモン電圧の調整を行うことができる。電圧計測回路及びコモン電圧制御回路を集めた大きさは、容量セルに比べて小さい。したがって、本実施例に係るクロック伝送回路は、容量セルを配置した場合に比べて、実装面積を少なくすることができる。
【０１１２】
さらに、容量セルを配置しないため、ＤＣから最大動作クロック周波数までの帯域に対応することができ、クロック伝送の広帯域化が実現できる。
【０１１３】
また、容量セルを配置しないため、ノイズ低減用のセルを配置することができ、ノイズの影響を低減し、安定動作を確保することができる。
【０１１４】
また、以上の説明では、制御回路１０９は、デジタル処理を行い抵抗値及びバイアス電圧の電圧値を算出したが、制御回路１０９はアナログ回路で構成してもよい。
【０１１５】
さらに、制御回路１０９は、コモン電圧の計測値と設定値を比較して制御を行ったが、これに限らず、例えば、正の信号のコモン電圧と負の信号のコモン電圧とを比較して、それぞれが近づくように制御してもよい。
【実施例２】
【０１１６】
図７は、実施例２に係るクロック伝送回路の詳細を示す回路図である。本実施例に係るＣＭＬバッファ１０は、抵抗の変更のみでコモン電圧を制御することが実施例１と異なるものである。ＣＭＬバッファ１０の前段及び後段のコモン電圧制御機能を有さないＣＭＬバッファは実施例１と同じであるので、説明を省略する。また、ＣＭＬバッファ１０においても、実施例１と同じ動作を行う各部については説明を省略する。
【０１１７】
本実施例に係るＣＭＬバッファ１０は、トランジスタ１０１及び１０２、可変抵抗１０３及び１０４、ＡＤＣ１０７及び１０８、制御回路１０９、定電流源１１２、トランジスタ１１３、及びトランジスタ１１４を有している。
【０１１８】
定電流源１１２は、トランジスタ１１３のドレイン端子に接続されている。定電流源１１２は、一定の電流を流す。
【０１１９】
トランジスタ１１３は、ＭＯＳトランジスタである。トランジスタ１１３のソース端子は、グランドに接続されている。ここで、本実施例では、トランジスタ１１３はグランドに接続されているが、これに限らず、トランジスタ１１３は、負電源電圧に接続されても良い。そして、定電流源１１２とトランジスタ１１３とは、バイアス回路を形成している。そして、トランジスタ１１３及びトランジスタ１１４のゲート端子には、所定値のバイアス電圧が印加される。
【０１２０】
可変抵抗１０３及び１０４は、それぞれトランジスタ１０１及び１０２のドレイン端子と電源電圧との間に配置されている。
【０１２１】
トランジスタ１１４は、ＭＯＳトランジスタである。そして、トランジスタ１１４は、トランジスタ１０１及び１０２にカスコード接続されている。具体的には、トランジスタ１０１及び１０２のソース端子は、トランジスタ１１４のドレイン端子に共通接続されている。さらに、トランジスタ１１４のソース端子はグランドに接続されている。ここで、本実施例では、トランジスタ１１４はグランドに接続されているが、これに限らず、トランジスタ１１４は、負電源電圧に接続されても良い。そして、トランジスタ１１４のゲート端子には、所定値のバイアス電圧が印加されている。トランジスタ１１４は、トランジスタ１０１及び１０２のバイアス用のトランジスタである。
【０１２２】
制御回路１０９は、ＡＤＣ１０７及び１０８から正の信号の電圧の計測値及び負の信号の電圧の計測値の入力を受ける。そして、制御回路１０９は、受信した電圧の計測値から、正の信号のコモン電圧の計測値及び負の信号のコモン電圧の計測値を求める。以下では、制御回路１０９による正の信号の制御について説明するが、負の信号についても同様である。
【０１２３】
制御回路１０９は、求めた正の信号の計測値と設計値との差分を求める。そして、差分が許容値を超えている場合、制御回路１０９は、測定値と設計値のいずれが大きいかを求める。
【０１２４】
測定値が設計値よりも大きい場合、制御回路１０９は、可変抵抗１０３の抵抗値を１ステップ分増大させる。これに対して、測定値が設計値よりも小さい場合、制御回路１０９は、可変抵抗１０４の抵抗値を１ステップ分減少させる。
【０１２５】
制御回路１０９は、差分が許容値に収まるまで上述した１ステップの制御を複数ステップ繰り返す。
【０１２６】
以上に説明したように、本実施例に係るＣＭＬバッファは、抵抗値を変更してコモン電圧制御を行うことで、正の信号のコモン電圧と負の信号のコモン電圧とを近似させる。これにより、正の信号及び負の信号を用いて生成されるクロックは、デューティーの崩れの少ない安定したクロックとなる。
【０１２７】
そして、本実施例に係るクロック伝送回路では、容量セルを用いていない。したがって、本実施例に係るクロック伝送回路は、実装面積を小さく抑えることができる。
【実施例３】
【０１２８】
図８は、実施例３に係るクロック伝送回路の詳細を示す回路図である。本実施例に係るＣＭＬバッファ１０は、バイアス電圧の変更のみでコモン電圧を制御することが実施例１と異なるものである。ＣＭＬバッファ１０の前段及び後段のコモン電圧制御機能を有さないＣＭＬバッファは実施例１と同じであるので、説明を省略する。また、ＣＭＬバッファ１０においても、実施例１と同じ動作を行う各部については説明を省略する。
【０１２９】
本実施例に係るＣＭＬバッファ１０は、トランジスタ１０１及び１０２、抵抗１１５及び１１６、ＡＤＣ１０７及び１０８、制御回路１０９、ＤＡＣ１１０及び１１１、トランジスタ１０５及びトランジスタ１０６を有している。
【０１３０】
抵抗１１５及び１１６は、それぞれトランジスタ１０１及び１０２のドレイン端子と電源電圧との間に配置されている。抵抗１１５及び１１６は、抵抗値は固定である。
【０１３１】
トランジスタ１０５は、トランジスタ１０１にカスコード接続されている。具体的には、トランジスタ１０１のソース端子は、トランジスタ１０５のドレイン端子に接続されている。そして、トランジスタ１０５のソース端子が、グランドに接続されている。さらに、トランジスタ１０５のゲート端子は、ＤＡＣ１１０に接続されている。
【０１３２】
トランジスタ１０５のゲート端子は、ＤＡＣ１１０に接続されている。トランジスタ１０５は、バイアス電圧の印加をＤＡＣ１１０から受ける。
【０１３３】
トランジスタ１０６は、トランジスタ１０２にカスコード接続されている。具体的には、トランジスタ１０２のソース端子が、トランジスタ１０６のドレイン端子に接続されている。そして、トランジスタ１０６のソース端子は、グランドに接続されている。
【０１３４】
トランジスタ１０６のゲート端子は、ＤＡＣ１１１に接続されている。トランジスタ１０６は、バイアス電圧の印加をＤＡＣ１１１から受ける。
【０１３５】
制御回路１０９は、ＡＤＣ１０７及び１０８から正の信号の電圧の計測値及び負の信号の電圧の計測値の入力を受ける。そして、制御回路１０９は、受信した電圧の計測値から、正の信号のコモン電圧の計測値及び負の信号のコモン電圧の計測値を求める。以下では、制御回路１０９による正の信号の制御について説明するが、負の信号についても同様である。
【０１３６】
制御回路１０９は、求めた正の信号の計測値と設計値との差分を求める。そして、差分が許容値を超えている場合、制御回路１０９は、測定値と設計値のいずれが大きいかを求める。
【０１３７】
測定値が設計値よりも大きい場合、制御回路１０９は、電圧値を１ステップ分増大させたバイアス電圧をＤＡＣ１１０へ出力する。これに対して、測定値が設計値よりも小さい場合、制御回路１０９は、電圧値を１ステップ分減少させたバイアス電圧をＤＡＣ１１１へ出力する。
【０１３８】
制御回路１０９は、差分が許容値に収まるまで上述した１ステップの制御を複数ステップ繰り返す。
【０１３９】
以上に説明したように、本実施例に係るＣＭＬバッファは、バイアス電圧の電圧値を変更してコモン電圧制御を行うことで、正の信号のコモン電圧と負の信号のコモン電圧とを近似させる。これにより、正の信号及び負の信号を用いて生成されるクロックは、デューティーの崩れの少ない安定したクロックとなる。
【０１４０】
そして、本実施例に係るクロック伝送回路では、容量セルを用いていない。したがって、本実施例に係るクロック伝送回路は、実装面積を小さく抑えることができる。
【０１４１】
ここで、実施例１で説明したように、抵抗値は大きく変化させることができ、バイアス電圧は、変化させることができる範囲に制限がある。そのため、実施例２のように抵抗値でコモン電圧を調整する場合は、多段に配置されたＣＭＬバッファにおいてコモン電圧制御機能を有するＣＭＬバッファは配置する間隔を長くすることができる。これに対して、実施例３のようにバイアス電圧の電圧値でコモン電圧を調整する場合は、多段に配置されたＣＭＬバッファにおいてコモン電圧制御機能を有するＣＭＬバッファは配置する間隔が短くなる。
【実施例４】
【０１４２】
図９は、実施例４に係るクロック伝送回路の詳細を示す回路図である。本実施例に係るＣＭＬバッファ１０は、入力差動対の一方のバイアス電圧の変更及び抵抗の変更のみでコモン電圧を制御することが実施例１と異なるものである。ＣＭＬバッファ１０の前段及び後段のコモン電圧制御機能を有さないＣＭＬバッファは実施例１と同じであるので、説明を省略する。また、ＣＭＬバッファ１０においても、実施例１と同じ動作を行う各部については説明を省略する。以下の説明では、負の信号のコモン電圧を調整する場合で説明する。
【０１４３】
本実施例に係るＣＭＬバッファ１０は、トランジスタ１０１及び１０２、抵抗１１５及び１０４、ＡＤＣ１０７及び１０８、制御回路１０９、ＤＡＣ１１１、トランジスタ１０６、定電流源１１２、トランジスタ１１３、並びに、トランジスタ１１７を有している。
【０１４４】
抵抗１１５は、抵抗値が固定の抵抗である。抵抗１１５は、トランジスタ１０１のドレイン端子と電源電圧との間に配置されている。
【０１４５】
可変抵抗１０４は、抵抗値を変更できる可変抵抗である。可変抵抗１０４は、トランジスタ１０２のドレイン端子と電源電圧との間に配置されている。
【０１４６】
定電流源１１２は、トランジスタ１１３のドレイン端子に接続されている。定電流源１１２は、一定の電流を流す。
【０１４７】
トランジスタ１１３のソース端子は、グランドに接続されている。そして、定電流源１１２とトランジスタ１１３とは、バイアス回路を形成している。そして、トランジスタ１１３及びトランジスタ１１７のゲート端子には、所定値のバイアス電圧が印加される。
【０１４８】
トランジスタ１０６は、トランジスタ１０２にカスコード接続されている。具体的には、トランジスタ１０２のソース端子が、トランジスタ１０６のドレイン端子に接続されている。そして、トランジスタ１０６のソース端子は、グランドに接続されている。トランジスタ１０６は、バイアス電圧の印加をＤＡＣ１１１から受ける。
【０１４９】
制御回路１０９は、ＡＤＣ１０７及び１０８から正の信号の電圧の計測値及び負の信号の電圧の計測値の入力を受ける。そして、制御回路１０９は、受信した電圧の計測値から、正の信号のコモン電圧の計測値及び負の信号のコモン電圧の計測値を求める。
【０１５０】
制御回路１０９は、求めた正の信号のコモン電圧の計測値と負の信号のコモン電圧の計測値との差分を求める。次に、制御回路１０９は、求めた差分が許容値を超えているか否かを判定する。許容値を超えている場合、制御回路１０９は、差分が閾値以上か否かを判定する。
【０１５１】
差分が閾値以上の場合、制御回路１０９は、可変抵抗１０４の抵抗値を１ステップ分減少させる。これに対して、差分が閾値未満の場合、制御回路１０９は、電圧値を１ステップ分減少させたバイアス電圧をＤＡＣ１１１へ出力する。
【０１５２】
制御回路１０９は、差分が許容値に収まるまで上述した１ステップの制御を複数ステップ繰り返す。
【０１５３】
ここで、本実施例では、負の信号のコモン電圧を調整して正の信号のコモン電圧と負の信号のコモン電圧とを近似させる場合で説明したが、正の信号のコモン電圧を調整する場合も以上に説明した制御により実現することができる。
【０１５４】
以上に説明したように、本実施例に係るＣＭＬバッファは、入力差動対の一方に対してバイアス電圧の電圧値及び抵抗値を変更してコモン電圧制御を行うことで、正の信号のコモン電圧と負の信号のコモン電圧とを近似させる。これにより、正の信号及び負の信号を用いて生成されるクロックは、デューティーの崩れの少ない安定したクロックとなる。
【０１５５】
そして、本実施例に係るクロック伝送回路では、容量セルを用いていない。したがって、本実施例に係るクロック伝送回路は、実装面積を小さく抑えることができる。
【実施例５】
【０１５６】
図１０は、実施例５に係るクロック伝送回路の詳細を示す回路図である。本実施例に係るＣＭＬバッファ１０は、次段（１つ後段）のＣＭＬバッファからの出力信号の電圧を用いてコモン電圧を計測することが実施例１と異なるものである。ＣＭＬバッファ１０の前段及び後段のコモン電圧制御機能を有さないＣＭＬバッファは実施例１と同じであるので、説明を省略する。
【０１５７】
ＡＤＣ１０７は、電源電圧から抵抗３６を経由して出力端子３０１へ供給される正の信号の電圧を計測する。そして、ＡＤＣ１０７は、計測結果を制御回路１０９へ出力する。
【０１５８】
ここで、抵抗３５、トランジスタ３３、及びトランジスタ３７が、「第３増幅部」の一例にあたる。そして、電源電圧から抵抗３６を経由して出力端子３０１へ供給される正の信号が「第３出力信号」の一例にあたる。
【０１５９】
ＡＤＣ１０８は、電源電圧から抵抗３５を経由して出力端子３０２へ供給される負の信号の電圧を計測する。そして、ＡＤＣ１０８は、計測結果を制御回路１０９へ出力する。
【０１６０】
ここで、抵抗３６、トランジスタ３４、及びトランジスタ３７が、「第４増幅部」の一例にあたる。そして、電源電圧から抵抗３５を経由して出力端子３０２へ供給される正の信号が「第４出力信号」の一例にあたる。
【０１６１】
制御回路１０９は、ＡＤＣ１０７及び１０８から入力された次段のＣＭＬバッファからの出力信号の電圧値から正の信号のコモン電圧及び負の信号のコモン電圧を求める。その後、制御回路１０９は、求めたコモン電圧を用いて、実施例１と同様のコモン電圧の制御を行う。
【０１６２】
以上に説明したように、本実施例に係るＣＭＬバッファは、次段のＣＭＬバッファからの出力を用いてコモン電圧制御を行うことで、正の信号のコモン電圧と負の信号のコモン電圧とを近似させる。次段のＣＭＬバッファでは、正の信号の振幅と負の信号の振幅は一致している。そのため、次段のＣＭＬバッファから出力される信号を用いた方が、ＣＭＬバッファ１０の出力を用いるよりも、精度良くコモン電圧を計測することができる。したがって、本実施例に係るクロック伝送回路は、実施例１に比べてより精度のよいコモン電圧調整を行うことができる。
【符号の説明】
【０１６３】
１  クロック伝送回路
１０  ＣＭＬバッファ
２１，３１  定電流源
２２〜２４，３２〜３４  トランジスタ
２５，３５，２６，３６  抵抗
２７，３７  トランジスタ
１０１，１０２  トランジスタ
１０３，１０４  可変抵抗
１０５，１０６  トランジスタ
１０７，１０８  ＡＤＣ
１０９  制御回路
１１０，１１１  ＤＡＣ
１１２  定電流源
１１３，１１４  トランジスタ
１１５，１１６  抵抗
【図１】
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【図２】
2015012479.tif 000004
【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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