(57)【要約】【課題】圧縮センシングを実現するＣＭＯＳ固体撮像素子及び圧縮センシング方法の提供。【解決手段】被写体の輝度に応じた信号電荷を蓄積する複数の画素を備え、複数の画素に蓄積された信号電荷に基づく出力値を読み出して画像信号を生成するＣＭＯＳ固体撮像素子において、複数の画素からなる画素群により、出力値を読み出す構成単位を規定してあり、構成単位に含まれる複数の画素からランダムに選択した１又は複数の画素の出力値に基づいて、信号電荷の蓄積期間中に単一の出力値を読み出すための回路を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
被写体の輝度に応じた信号電荷を蓄積する複数の画素を備え、該複数の画素に蓄積された信号電荷に基づく出力値を読み出して画像信号を生成するＣＭＯＳ固体撮像素子において、
複数の画素からなる画素群により、出力値を読み出す構成単位を規定してあり、
前記構成単位に含まれる複数の画素からランダムに選択した１又は複数の画素の出力値に基づいて、信号電荷の蓄積期間中に単一の出力値を読み出すための回路
を備えるＣＭＯＳ固体撮像素子。
【請求項２】
同一の構成単位に含まれる各画素の蓄積期間は時間的に共通していることを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項３】
前記単一の出力値は、前記構成単位における選択された１又は複数の画素の出力値の合計を表すことを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項４】
同一の構成単位における全ての画素は、同一の信号線に接続されていることを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項５】
１つの構成単位における複数の画素は同時的にアクティブとなり、アクティブとなった画素の出力値の合計を表す量は、前記構成単位の各画素に共通する信号線から読み出されることを特徴とする請求項４に記載のＣＭＯＳ固体撮像素子。
【請求項６】
前記合計を表す量は電流値であることを特徴とする請求項５に記載のＣＭＯＳ固体撮像素子。
【請求項７】
前記信号線の夫々は、前記合計を表す量を読み出す読出回路に接続されていることを特徴とする請求項５に記載のＣＭＯＳ固体撮像素子。
【請求項８】
異なる構成単位の画素は、異なる信号線に接続されていることを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項９】
前記画素がマトリクス状に配置された画素アレイ部を有し、
同一の構成単位の全ての画素は、前記画素アレイ部の同一の列に属することを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項１０】
前記画素アレイ部の各列は、個別に構成単位を備えることを特徴とする請求項９に記載のＣＭＯＳ固体撮像素子。
【請求項１１】
各構成単位の画素を列方向に沿って均等に分布してあることを特徴とする請求項１０に記載のＣＭＯＳ固体撮像素子。
【請求項１２】
同一列の全ての画素は同一の信号線に接続されていることを特徴する請求項９に記載のＣＭＯＳ固体撮像素子。
【請求項１３】
前記画素はアクティブ画素であり、夫々がフォトダイオードとＭＯＳトランジスタにより構成される出力アンプとを備えることを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項１４】
各画素は、１つのフォトダイオードと３つのＭＯＳトランジスタとを備えることを特徴
とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項１５】
疑似乱数によるバイナリ値を生成する乱数生成回路と、
該乱数生成回路が生成したバイナリ値に基づき、前記構成単位における１又は複数の画素をランダムに選択する制御回路と
を備えることを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項１６】
前記乱数生成回路は、前記出力値の期待値を減少させるようにしてあることを特徴とする請求項１５に記載のＣＭＯＳ固体撮像素子。
【請求項１７】
各構成単位に対して、夫々異なる蓄積期間に対応した少なくとも２つの出力値を読み出す動作を実行する際に、該少なくとも２つの出力値を読み出す動作間で、画素のリセットを行わないことを特徴とする請求項１に記載のＣＭＯＳ固体撮像素子。
【請求項１８】
被写体の輝度に応じた信号電荷を蓄積する複数の画素を備えたＣＭＯＳ固体撮像素子により画像をセンシングする方法において、
複数の画素からなる画素群により、出力値を読み出す構成単位を規定し、
前記構成単位に含まれる複数の画素からランダムに選択した１又は複数の画素の出力値に基づいて、信号電荷の蓄積期間中に単一の出力値を読み出す
ことを特徴とする圧縮センシング方法。
【請求項１９】
各構成単位に対して、夫々異なる蓄積期間に対応した少なくとも２つの出力値を読み出す動作を実行する際に、該少なくとも２つの出力値を読み出す動作間で、画素のリセットを行わないことを特徴とする請求項１８に記載の圧縮センシング方法。
【請求項２０】
同一の構成単位に含まれる各画素の蓄積期間は時間的に共通していることを特徴とすることを特徴とする請求項１８に記載の圧縮センシング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、ＣＭＯＳ固体撮像素子に関し、特に圧縮センシングの実行を目的としたＣＭＯＳ固体撮像素子及び圧縮センシング方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ固体撮像素子は、一般に、列方向及び行方向に配置した多数の画素を含んでいる。各画素は、反転モードの中で使用され、光を受光したことに伴う光電流により放出される接合容量を備えたフォトダイオードを有する。画素が受光する輝度レベルの計測は、選択した時刻（例えば、フォトダイオードのチャージにより画素がリセットされる前後に存在する蓄積期間の終了時刻）においてフォトダイオードの両端電圧を示す値を計測することにより実施される。
【０００３】
従来では、画像取得フェーズにおいて、センサの各画素から、蓄積期間中に画素が受光した輝度レベルを代表する出力値が読み出され、デジタル化された後にデジタル形式の信号として蓄積される。センサの下流側で蓄積又は処理されるデジタルデータのデータ量を減少させるために、画像取得フェーズは、デジタル画像を圧縮するフェーズの後段に設けられることが多い。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Emmanuel J. Candes著、「圧縮センシング入門（An Introduction To Compressive Sensing）」
【非特許文献２】M. R. Dadkhah著、「ＣＭＯＳイメージセンサにおけるブロックベースの圧縮センシング（Block-Based Compressive Sensing in a CMOS Image Sensor）」
【非特許文献３】大池 祐輔著、「列単位ΣΔＡＤＣを用いたＣＭＯＳイメージセンサ及びプログラム可能な圧縮センシング」
【発明の概要】
【発明が解決しようとする課題】
【０００５】
デジタル画像の圧縮フェーズに続いてデジタル画像全体を取得する従来方式にはいくつかの短所がある。特に、デジタル画像全体を取得することは比較的時間を要し、画像取得速度を向上させることは困難である。さらに、デジタル画像全体を取得する場合、センサの読出回路及びアナログ／デジタル変換回路により比較的高い消費電力が要求される。さらに、デジタル画像の圧縮のフェーズは比較的複雑な計算を含むため、例えばセンサと同じチップ上で、センサ出力に対する圧縮を実行する専用のデジタル信号処理ユニットを設ける必要があるかもしれない。
【０００６】
これらの様々な短所は、画像の取得及び圧縮に関して著しい制約を備えたシステムにおいて、処理速度及び／又は消費電力に関する問題を引き起こす。
【０００７】
部分的にこれらの短所を克服することを試みるために、いわゆる圧縮センシング法が既に提供されている。ここで、圧縮フェーズは画像取得フェーズと結合され、アナログ／デジタル変換器の上流側にアナログ・モードで実行される。
【０００８】
圧縮センシング法では、各画素から個別に輝度レベルに応じた出力値を読み出し、デジタル化する代わりに、それぞれが複数の画素からなる構成単位（例えば、全画素または複数の画素によるサブセット）に基づく非干渉の計測を実行させることで、画像の取得及び
同時的な圧縮を可能としている。
【０００９】
計測はそれぞれ、構成単位の異なる画素における輝度レベルの重み付き和である。重み係数はランダムに生成される。重み付き和の演算を容易に実行するために、重み係数は０又は１のバイナリ値であってもよい。圧縮効果を得るために、センサで実施される計測の総数は、センサ画素の総数より少ない。特に、より少ないデータがセンサにより読み出され、デジタル化されることにより、取得に要した画像取得時間と消費電力とを減少させることが可能となる。さらに、画像取得の後に続くデジタル圧縮処理は減少するか又は抑えられるかもしれない。原画像は、圧縮画像および画像取得で使用された重み係数の配列から再構成することができる。このような再構成は、例えば離散コサイン基底又はウェーブレット基底などの特定の分解基底における原画像のスパースを用いる。
【００１０】
圧縮センシング理論は、例えば、非特許文献１等の文献により詳細に議論されている。更に、圧縮センシングを用いたＣＭＯＳイメージセンサは、非特許文献２及び非特許文献３の文献に記載されている。
【００１１】
しかしながら、圧縮センシング法を実現することができ、従来のセンサの一側面を少なくとも改良したＣＭＯＳイメージセンサが必要である。特に、より高い画像取得速度及び／又は低消費電力を実現するＣＭＯＳイメージセンサ、及び／又は従来より回路規模が小さいＣＭＯＳイメージセンサが必要である。
【００１２】
本発明は、斯かる事情に鑑みてなされたものであり、構成単位における画素の出力値に係るスナップショットを保持したり、出力値に関する演算を並列で計算するための付加的な回路及びルーチンを用意することなく、圧縮画像を高速に取得できるＣＭＯＳ固体撮像素子及び圧縮センシング方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
１つの実施形態が提供するＣＭＯＳ固体撮像素子は、被写体の輝度に応じた信号電荷を蓄積する複数の画素を備え、該複数の画素に蓄積された信号電荷に基づく出力値を読み出して画像信号を生成するＣＭＯＳ固体撮像素子において、複数の画素からなる画素群により、出力値を読み出す構成単位を規定してあり、前記構成単位に含まれる複数の画素からランダムに選択した１又は複数の画素の出力値に基づいて、信号電荷の蓄積期間中に単一の出力値を読み出すための回路を備える。
【００１４】
一形態によれば、同一の構成単位に含まれる各画素の蓄積期間は時間的に共通している。
【００１５】
一形態によれば、前記単一の出力値は、前記構成単位における選択された１又は複数の画素の出力値の合計を表す。
【００１６】
一形態によれば、同一の構成単位における全ての画素は、同一の信号線に接続されている。
【００１７】
一形態によれば、１つの構成単位における複数の画素は同時的にアクティブとなり、アクティブとなった画素の出力値の合計を表す量は、前記構成単位の各画素に共通する信号線から読み出される。
【００１８】
一形態によれば、前記合計を表す量は電流値である。
【００１９】
一形態によれば、前記信号線の夫々は、前記合計を表す量を読み出す読出回路に接続さ
れている。
【００２０】
一形態によれば、異なる構成単位の画素は、異なる信号線に接続されている。
【００２１】
一形態によれば、前記画素がマトリクス状に配置された画素アレイ部を有し、同一の構成単位の全ての画素は、前記画素アレイ部の同一の列に属する。
【００２２】
一形態によれば、前記画素アレイ部の各列は、個別に構成単位を備える。
【００２３】
一形態によれば、各構成単位の画素を列方向に沿って均等に分布してある。
【００２４】
一形態によれば、同一列の全ての画素は同一の信号線に接続されている。
【００２５】
一形態によれば、前記画素はアクティブ画素であり、夫々がフォトダイオードとＭＯＳトランジスタにより構成される出力アンプとを備える。
【００２６】
一形態によれば、各画素は、１つのフォトダイオードと３つのＭＯＳトランジスタとを備える。
【００２７】
一形態によれば、疑似乱数によるバイナリ値を生成する乱数生成回路と、該乱数生成回路が生成したバイナリ値に基づき、前記構成単位における１又は複数の画素をランダムに選択する制御回路とを備える。
【００２８】
一形態によれば、前記乱数生成回路は、前記出力値の期待値を減少させるようにしてある。
【００２９】
一形態によれば、各構成単位に対して、夫々異なる蓄積期間に対応した少なくとも２つの出力値を読み出す動作を実行する際に、該少なくとも２つの出力値を読み出す動作間で、画素のリセットを行わない。
【００３０】
１つの実施形態が提供する圧縮センシング方法は、被写体の輝度に応じた信号電荷を蓄積する複数の画素を備えたＣＭＯＳ固体撮像素子により画像をセンシングする方法において、複数の画素からなる画素群により、出力値を読み出す構成単位を規定し、前記構成単位に含まれる複数の画素からランダムに選択した１又は複数の画素の出力値に基づいて、信号電荷の蓄積期間中に単一の出力値を読み出す。
【００３１】
一形態によれば、各構成単位に対して、夫々異なる蓄積期間に対応した少なくとも２つの出力値を読み出す動作を実行する際に、該少なくとも２つの出力値を読み出す動作間で、画素のリセットを行わない。
【００３２】
一形態によれば、同一の構成単位に含まれる各画素の蓄積期間は時間的に共通している。
【発明の効果】
【００３３】
本願によれば、構成単位における画素の出力値に係るスナップショットを保持したり、出力値に関する演算を並列で計算するための付加的な回路及びルーチンを用意することなく、圧縮画像を高速に取得できる。
【図面の簡単な説明】
【００３４】
【図１】圧縮センシング法を実現するＣＭＯＳイメージセンサの実施形態を模式的に示すブロック図である。
【図２Ａ】センサが備える画素の詳細を示す回路図である。
【図２Ｂ】センサが備える画素の詳細を示す回路図である。
【図３】図１のセンサにより実行される圧縮センシング法の一例を説明するタイミングチャートである。
【図４】図１のセンサにより実行される圧縮センシング法の他の例を説明するタイミングチャートである。
【図５】図１のセンサで用いることができる疑似乱数生成回路を模式的に示すブロック図である。
【発明を実施するための形態】
【００３５】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。以下では、明確化のために、同一の構成要素には異なる図面上で同一の参照符号が付されるものとする。また、以下の実施形態を理解するために有用である構成要素のみを詳述することとする。特に、圧縮センシング法によって取得した画像から非圧縮の画像を再構成する方法及び装置については、詳細には記述しない。以下で説明する本実施の形態の圧縮センシング装置及び方法は、圧縮センシング手法を用いた一般の再構成方法及び装置に適用可能である。
【００３６】
従来、圧縮センシングを用いたＣＭＯＳイメージセンサの設計では、アレイは、構成単位を定義する同一次元の複数のサブアレイに分割される。画像を取得する際に、各構成単位に複数の異なる計測を提供する。すなわち、重み係数の異なるセットを持つ構成要素の画素の出力値について重み付き和を複数算出する。
【００３７】
これを達成するために、一時的に同じ画素値に基づいた異なる計測を連続的に行なうことができるように、構成単位における画素の出力値のスナップを格納する構成としてもよい。ＣＭＯＳ画素の出力値は、一般に時間と共に永久的に変化するものである。また、スナップショットの格納は、ある１つの構成単位で実行された異なる計測がその構成単位の画素の同じ出力値に起因するものであることの確認を可能にする。このような解決方法は、例えば、前述の非特許文献２に記載されている。
【００３８】
しかしながら、そのような解決方法は、構成単位に含まれる画素についてアナログ出力値のスナップショットを一時的に計測するために、回路規模及びコストが上昇し、無視できない消費電力があるという短所を含んでいる。
【００３９】
変形例として、構成単位の画素の出力値のスナップを格納するのではなく、並行して（同時的に）、異なる重み係数により、構成単位の画素の出力値の多くの加重和を計算することを可能にするアーキテクチャを提供する。
【００４０】
このような解決方法は、例えば、非特許文献３に開示されている。
【００４１】
しかしながら、この解決方法は、あるリソースを複数回複製することを含んでいること、重み付き和を演算する回路、構成単位における各画素と重み付き和を演算する回路を接続する接続経路、重み係数生成回路と重み付き和を演算する回路と接続する接続経路といったリソースを複数回重複するという短所を含んでいる。
【００４２】
より一般には、圧縮センシング法を実現する既存のＣＭＯＳ固体撮像素子のアーキテクチャの短所は、非圧縮センシングを用いる標準のＣＭＯＳ固体撮像素子と比較して、付加的な回路が、センサの容積及び／又は消費電力を著しく増加させることである。このことは、圧縮センシングによって享受する利益を部分的に減少させている。さらに、ある適用
では、圧縮センシングを使用して、既存のＣＭＯＳ固体撮像素子のアーキテクチャに関してさらに画像取得時間を減少させることが望ましい。
【００４３】
図１は、圧縮センシング法を実現するＣＭＯＳイメージセンサ１００の実施形態を模式的に示すブロック図である。この例において、ＣＭＯＳイメージセンサ１００（以下、単にセンサ１００いう）は、圧縮センシング法だけでなく、非圧縮画像全体を取得する方法を実現する。
【００４４】
センサ１００は、アレイ１０３に配置された複数の個別の画素１０１を備える。図１に示す例では、説明のために、アレイ１０３は、図面上で上側から下側に参照符号Ｒ1 〜Ｒ16を付した１６個の行と、図面上で左側から右側に参照符号Ｃ1 〜Ｃ16を付した１６個の列とを含む。すなわち、アレイ１０３は、２５６個の画素１０１，１０１，…を有する。以下に記載する実施の形態は、他の大きさを有するアレイにも適用できることは勿論のことである。
【００４５】
実施の形態の一側面によれば、画素１００は能動的な画素であり、各画素１００は光検出器及びＭＯＳトランジスタに基づく出力増幅器を備える。能動的な画素を有するセンサを用いることは、受動的な画素を有するセンサ（すなわち、各画素が光検出器を備えるが、出力増幅器を備えていないセンサ）と比較して、低ノイズの画像を取得できるという利点を有する。
【００４６】
図２Ａ及び図２Ｂは、センサ１００が備える画素１０１の詳細を示す回路図である。図２Ａは、非圧縮画像全体を取得する方法の一例を実現するように構成されたセンサ１００における画素１０１を示し、図２Ｂは、圧縮画像センシングの一例を実現するセンサ１００における画素１０１を示している。
【００４７】
図２Ａ及び図２Ｂにおける画素１０１は、この分野で３Ｔ画素と呼ばれるタイプの画素であり、光検出器（すなわち、この例ではフォトダイオード２０１）と、３つのＭＯＳトランジスタ（すなわち、この例ではＮチャンネル型トランジスタ２０３，２０５，２０７）を備える。フォトダイオード２０１のアノードは、例えば接地などの低基準電圧のノードＧＮＤに接続され、フォトダイオード２０１のカソードは、画素１０１の蓄積ノードＫ（以下、ノードＫともいう）に接続される。トランジスタ２０３又はリセット・トランジスタは、画素バイアス電圧が印加されるノードＰにノードＫを接続する。そして、トランジスタ２０５及び２０７は、ノードＫを複数の画素１０１，１０１，…に共通の信号線２１１に接続する。トランジスタ２０５は、ノードＫに接続されたゲート、ノードＰに接続された第１導通ノード（印加されるバイアスに応じてソース又はドレイン）、及びトランジスタ２０７又は読み出しトランジスタを介して信号線２１１に接続された第２導通ノード（印加されるバイアスに応じてドレイン又はソース）を備える。動作中に、画素１０１は、それぞれトランジスタ２０３，２０７のゲートに印加される制御信号ＲＳＴ，ＲＳを受信する。
【００４８】
画素１０１をリセットするフェーズでは、ノードＰの電圧にノードＫの電圧のリセットを生じさせ、トランジスタ２０３をオン（この例では、信号ＲＳＴがハイ状態）にしてもよい。
【００４９】
リセットフェーズの後の画素１０１の蓄積フェーズの間、蓄積ノードＫを切り離すために、トランジスタ２０３，２０７をオフ（この例では、信号ＲＳＴ，ＲＳが共にロー状態）に維持してもよい。光の作用によりフォトダイオード２０１で生じた電荷は、ノードＫの電圧を徐々に低下させる。
【００５０】
積算フェーズの終了時で画素１０１の出力値を取得するフェーズでは、画素１０１の信号線２１１からノードＫの電圧を示す値の読み出しを可能とするために、トランジスタ２０３をオフ（信号ＲＳＴがロー状態）、かつ、トランジスタ２０７をオン（信号ＲＳがハイ状態）に維持してもよい。
【００５１】
図２Ａの例では、センサ１００が非圧縮の画像全体を取得するように構成されている場合、画素１０１は、画素１０１の出力電圧値をセンサ１００の信号線２１１から読み出すことができるように構成される。これを実現するために、各画素１０１において、ノードＰは、低基準電圧ＧＮＤより高い高基準電圧ＶDD（例えば、センサ１００における高供給電圧）に設定され、画素１０１の信号線２１１は、図に示していないバイアス回路を介して低基準電圧（例えば、電圧ＧＮＤ）に連結される。このようにして、トランジスタ２０５はソースフォロアとして動作するようになる。ノードＫの電圧変化は、トランジスタ２０５，２０７に共通にノードに伝達し、トランジスタ２０７がオン状態の場合には画素１０１の信号線２１１に伝達する。画素１０１の出力値は、信号線２１１の電圧ＶOUT を読み出すことによって得られる。
【００５２】
図２Ｂの例では、センサ１００が圧縮画像センシングの方法を実現するように構成されている場合、画素１０１は、センサ１００の信号線２１１上の画素１０１から出力電流値を読み出すことができるように構成されている。これを実現するために、ノードＰは、第１バイアス電圧ＶPOL-に設定され、画素１０１の信号線２１１は、電圧ＶPOL-より高い第２バイアス電圧ＶPOL+に連結される。電圧ＶPOL-，ＶPOL+は、例えば共に電圧ＧＮＤと電圧ＶDDとの間の値である。画素１０１のトランジスタ２０７がオン状態であり、同じ信号線２１１に接続されている他の画素１０１のトランジスタ２０７がオフ状態である場合、画素１０１の信号線２１１を通じて流れる電流ＩOUT は、ノードＫの電圧を示す。画素１０１の出力値は、画素１０１の信号線２１１を通じて流れる電流ＩOUT を読み取ることによって得られる。同じ信号線２１１を共用する複数の画素１０１，１０１，…は、読出モードの場合に同時的にアクティブ（すなわち、各画素１０１の読出用のトランジスタ２０７がオン）となり、信号線２１１における電流ＩOUT は、これらの画素１０１，１０１，…におけるノードＫの電圧の合計値を表す。
【００５３】
実施の形態の一側面に関して、非限定的な特定の実施形態による手段を用いて更に詳細に説明する。圧縮画像センシングの実装上、同じ信号線２１１を共用する画素１０１のグループを構成単位として使用するために、読出モードにおいて複数の画素１０１，１０１，…が同時的にアクティブとなる場合、構成単位の複数の画素１０１，１０１，…に共通の信号線２１１から、読出モードでアクティブとなった画素１０１の出力値の合計を代表するアナログ量を読み出すことができるように画素１０１を構成する。
【００５４】
利点は、圧縮画像センシングを用いない標準的なＣＭＯＳセンサに対して回路を追加することなく、圧縮画像センシングにおける合計値が得られることである。
【００５５】
図２Ｂに関連して説明した例では、画素１０１は信号線２１１から出力電流値を読み出すことができるように構成されている。ここでは、同時的にアクティブとなる画素１０１の出力値の合計を表すアナログ量は電流である。なお、構成単位に属する画素１０１の出力値を自動的に合計する他の読出モードを想定してもよい。例えば、電荷の読み出しを行うように画素１０１を構成してもよい。
【００５６】
図２Ａ及び図２Ｂの例では、アレイ１０３の外部の制御信号を変更することにより、非圧縮の全体画像を取得する構成を、圧縮画像センシングの構成に転用してもよい。この実施形態は、非圧縮センシングを用いたＣＭＯＳセンサの技術分野で既に実施されているＣＭＯＳ画素を開発するために必要な投資を残すことを可能にする。
【００５７】
変形例として、非圧縮センシングを用いない動作モードでは、電圧の読み出し以外に、例えば、電流の読み出し又は電荷の読み出しを行う読出モードを実装する構成としてもよい。センサ１００の画素１０１が電流の読出用に構成されている場合、センサ１００における画素１０１の出力電流ＩOUT と、この画素１０１が受光した光の強度との関係（画素応答）は、画素内のトランジスタの特性及びバイアスレベルに応じて線形又は非線形となることに注目すべきである。提供される圧縮センシング手法は、線形又は非線形の２つのタイプの応答に適用可能である。特に、圧縮センシングにより取り込んだ画像から、非圧縮画像を再構成する既知のアルゴリズムは、画素応答の非線形性を考慮することができることに留意しなければならない。
【００５８】
実施形態の他の側面によれば、非限定的な特定の実施形態による手段を用いて更に詳細に説明する。画像の圧縮センシングの実装上、画素１０１における所定の蓄積期間、従来の圧縮センシングの構成及び方法が複数の計測を実施するのに対し、本実施の形態では、１つの構成単位につき１つの計測を実施する。
【００５９】
利点は、構成単位における画素１０１の出力値のスナップショットを保持したり、構成単位の出力値に関する重み付き和を並列で計算するための付加的な回路及び又はルーチンを用意するといった必要性がなくなることである。別の利点は、圧縮画像を高速に取得する構成を提供することである。
【００６０】
次に、図１のセンサ１００において、アレイ１０３の同じ列における画素１０１の出力は、同一の信号線２１１に接続されており、アレイ１０３の異なる列における画素１０１の出力は異なる信号線２１１に接続されている非限定的な実施形態について考える。更に、この例において、センサ１００の画素１０１は行単位で同時的に制御可能であることを考慮する。すなわち、アレイ１０３の各画素行では、画素１０１におけるトランジスタ２０３のゲートは、行方向の全ての画素１０１に共通な制御信号ＲＳＴを受信するための同一の信号線（不図示）に接続され、画素１０１におけるトランジスタ２０７のゲートは、行方向の全ての画素１０１に共通な制御信号ＲＳを受信するための同一の信号線（不図示）に接続されていることを考慮する。
【００６１】
アレイ１０３の各列の下側には、列画素に共通の信号線２１１からアナログ形式の出力値を読み出すための読出回路（ＲＥＡＤ）が設けられている。この例では、各読出回路（ＲＥＡＤ）は、出力電圧値（図２Ａの非圧縮センシングの場合）、又は出力電流値（図２Ｂの圧縮センシングの場合）を読み出すように構成されている。読出回路は、センサ１００の読出ステージ１０５を形成する。図１の例では、センサ１００は、各読出回路（ＲＥＡＤ）の下流側に、読出回路により読み出されるアナログ値をデジタル化するための回路（ＮＵＭ）を更に備える。デジタル化回路は、それぞれ列Ｃ1 〜Ｃ16の下側に配置され、デジタル化ステージ１０７を形成する。
【００６２】
この例では、画像の圧縮センシング法において、センサ１００の同一列に属する画素１０１のグループは構成単位として使用するために提供される。一の計測で用いられる異なる構成単位は同じ数の画素１０１からなることが好ましい。各構成単位は、１つの列の全ての画素１０１，１０１，…、又は１つの列において形成した画素セットにより構成されてもよい。図１に示した例では、各列は４つの構成単位に分割されており、各構成単位には、列方向に沿って均等に４つの画素１０１，１０１，１０１，１０１が分配されている。より詳細には、図に示すように、各列は、行Ｒ1 ，Ｒ5 ，Ｒ9 ，Ｒ13の画素１０１により形成される第１構成単位、行Ｒ2 ，Ｒ6 ，Ｒ10，Ｒ14の画素１０１により形成される第２構成単位、行Ｒ3 ，Ｒ7 ，Ｒ11，Ｒ15の画素１０１により形成される第３構成単位、及び行Ｒ4 ，Ｒ8 ，Ｒ12，Ｒ16の画素１０１により形成される第４構成単位を含む。
【００６３】
センサ１００は、圧縮センシングにおいて構成単位に適用するバイナリ形式の重み係数のセットを疑似乱数的に生成することができる疑似乱数生成回路１０９を備える。この例において、疑似乱数生成回路１０９は、クロック信号を受信し、クロック信号の周期で４つのバイナリ係数ｒａｎｄ（１），ｒａｎｄ（２），ｒａｎｄ（３），ｒａｎｄ（４）からなるランダムワードを生成する。より一般的には、圧縮センシングにおいて用いられる構成単位を構成する画素１０１の数に等しい数の係数からなるバイナリ係数のワードを疑似乱数生成回路１０９に生成させてもよい。すなわち、疑似乱数生成回路１０９（すなわち、予測した動作を示す生成回路）の利用は、原画像を再構成する際に、圧縮センシングにおいて既に使用された同じ係数を２度生成することができるという利点をもたらす。このようにして、原画像は、センシングで用いられる重み係数を転送することなく、圧縮画像と同時に再構成される。
【００６４】
記載した実施形態の一側面によれば、疑似乱数生成回路１０９によって生成されるバイナリ係数は、アレイ１０３の行画素をアクティブ（非アクティブ）にする信号として直接的に使用することができるという利点を有する。
【００６５】
図１の例では、センサ１００は多重分離回路１１１を備える。多重分離回路１１１は、疑似乱数生成回路１０９と同じクロック信号を受信し、疑似乱数生成回路１０９が生成した重み係数の異なるランダムワードを異なる構成単位に連続的に適用することができる。この例では、多重分離回路１１１は、疑似乱数生成回路１０９の出力ｒａｎｄ（１），ｒａｎｄ（２），ｒａｎｄ（３），ｒａｎｄ（４）にそれぞれ接続される４個の入力端子と、アレイ１０３の行Ｒ1 〜Ｒ16にそれぞれ接続される１６個の出力端子とを備える。多重分離回路１１１は、例えば、異なる４つのランダムワードを、構成単位を定義する前述の４つの行に連続的に適用する。図１の構成では、アレイ１０３の１つの列につき１つの計測を同時的に読み出すことが可能である。
【００６６】
ここで、読出ステージ１０５において、センサ１００上で実行される計測毎に、読出モードにおいてアクティブとなる構成単位に含まれる画素１０１の数を取得することは有用であることに注目しなければならない。例えば、計測中にアクティブとなった構成単位における画素１０１の数に反比例するようなゲインを各計測に適用することにより、センサ１００上で実行される異なる計測を規格化することができる。この例では、センサ１００は加算回路１１３を備える。加算回路１１３は、疑似乱数生成回路１０９の出力ｒａｎｄ（１），ｒａｎｄ（２），ｒａｎｄ（３），ｒａｎｄ（４）を受信し、構成単位の読出モードにおいて同時的にアクティブとなった画素１０１の数に等しい値を読出ステージ１０５の出力に引き渡すために、これらの値を加算する。
【００６７】
図１、図２Ａ、図２Ｂを用いて説明した実施形態の利点は、非圧縮センシングで用いられる標準的なＣＭＯＳセンサに僅かな構成の変化を加えることにより実現できることである。特に、アレイ１０３の内部構造は変化していない。更に、センサ１００は、複数の画素１０１の出力値を合計する専用の回路を有しておらず、その合計はセンサ１００の信号線２１１上に直接的に出力される。
【００６８】
図３は図１のセンサ１００により実行される圧縮センシング法の一例を説明するタイミングチャートである。図３は、クロック信号ＣＬＫ、疑似乱数生成回路１０９の出力ｒａｎｄ（ｉ）（ｉは例えば１から４の範囲の整数）、アレイ１０３における行Ｒj の画素１０１に対する制御信号ＲＳＴ（ｊ）及び読出制御信号ＲＳ（ｊ）（ｊは例えば１から１６の範囲の整数）の時間変化を示している。
【００６９】
図に示しているように、クロック信号の立ち上がりのエッジにて、疑似乱数生成回路１
０９により生成されるランダムワードがアップデートされる。時刻ｔ１に行Ｒ1 ，Ｒ5 ，Ｒ9 ，Ｒ13における画素１０１の蓄積期間は時刻ｔ１に開始される。この蓄積期間に先立って、制御信号ＲＳＴ（１），ＲＳＴ（５），ＲＳＴ（９），ＲＳＴ（１３）の正パルスを印加することにより前記画素１０１をリセットするフェーズが存在する。時刻ｔ１は、リセットパルスの立ち下がりのエッジに一致する。
【００７０】
時刻ｔ１の後の時刻ｔ２には、行Ｒ2 ，Ｒ6 ，Ｒ10，Ｒ14における画素１０１の蓄積期間が開始される。この蓄積期間に先立って、制御信号ＲＳＴ（２），ＲＳＴ（６），ＲＳＴ（１０），ＲＳＴ（１４）の正パルスを前記画素１０１に印加することによるリセットするフェーズが存在する。時刻ｔ２はリセットパルスの立ち下がりのエッジに一致する。
【００７１】
時刻ｔ２の後の時刻ｔ３には、行Ｒ3 ，Ｒ7 ，Ｒ11，Ｒ15における画素１０１の蓄積期間が開始される。この蓄積期間に先立って、制御信号ＲＳＴ（３），ＲＳＴ（７），ＲＳＴ（１１），ＲＳＴ（１５）の正パルスを前記画素１０１に印加することによるリセットするフェーズが存在する。時刻ｔ３はリセットパルスの立ち下がりのエッジに一致する。
【００７２】
時刻ｔ３の後の時刻ｔ４には、行Ｒ4 ，Ｒ8 ，Ｒ12，Ｒ16における画素１０１の蓄積期間が開始される。この蓄積期間に先立って、制御信号ＲＳＴ（４），ＲＳＴ（８），ＲＳＴ（１２），ＲＳＴ（１６）の正パルスを前記画素１０１に印加することによるリセットするフェーズが存在する。時刻ｔ４はリセットパルスの立ち下がりのエッジに一致する。
【００７３】
このように、同じ構成単位に属する画素１０１の蓄積期間は同時的に開始され、異なる構成単位に属する画素１０１の蓄積期間を遅延させて開始することができる。この遅延により、蓄積期間の終わりにて各列画素に共通の信号線２１１から、列画素に対して同じ蓄積期間を有する異なる構成単位の出力値を連続的に読み出すことが可能となる。
【００７４】
時刻ｔ１の後の時刻ｔ１１には、第１構成単位の蓄積フェーズの終わりに対応して、センサ１００の各信号線２１１から出力値が読み出される。各列において、読み出される出力値は、行Ｒ1 ，Ｒ5 ，Ｒ9 ，Ｒ13のそれぞれに配置された画素１０１の出力値に対して、バイナリ係数ｒａｎｄ（１），ｒａｎｄ（２），ｒａｎｄ（３），ｒａｎｄ（４）により重み付けした合計値を表している。これを実現するために、読出モードにおける行Ｒ1 ，Ｒ5 ，Ｒ9 ，Ｒ13のアクティブ化は、それぞれバイナリ係数ｒａｎｄ（１），ｒａｎｄ（２），ｒａｎｄ（３），ｒａｎｄ（４）によって調整される。図に示した例では、時刻ｔ１１において、ｒａｎｄ（１）及びｒａｎｄ（２）の信号はハイ状態であり、ｒａｎｄ（３）及びｒａｎｄ（４）の信号はロー状態である。このため、制御信号ＲＳ（１），ＲＳ（５）の正パルスの印加により、読出モードにおいて行Ｒ1 ，Ｒ5 はアクティブとなり、制御信号ＲＳ（ｊ）がロー状態の他の行は非アクティブとなる。
【００７５】
時刻ｔ１１の後の時刻ｔ１’に、制御信号ＲＳＴ（１），ＲＳＴ（５），ＲＳＴ（９），ＲＳＴ（１３）の正パルスを印加することにより、行Ｒ1 ，Ｒ5 ，Ｒ9 ，Ｒ13をリセットし、新たな画像を取得するための新たな蓄積期間を開始してもよい。
【００７６】
時刻ｔ２の後の時刻ｔ２１には、第２構成単位の蓄積フェーズの終わりに対応して、センサ１００の各信号線２１１から出力値が読み出される。各列において、読み出される出力値は、行Ｒ2 ，Ｒ6 ，Ｒ10，Ｒ14のそれぞれに配置された画素１０１の出力値に対して、バイナリ係数ｒａｎｄ（１），ｒａｎｄ（２），ｒａｎｄ（３），ｒａｎｄ（４）により重み付けした合計値を表している。図に示すように、時刻ｔ２１には、ｒａｎｄ（１），ｒａｎｄ（２）及びｒａｎｄ（３）の信号はロー状態であり、ｒａｎｄ（４）の信号はハイ状態である。このように、読出モードでは行Ｒ14のみが、制御信号ＲＳ（１４）の正パルスの印加によってアクティブとなり、制御信号ＲＳ（ｊ）がロー状態の他の行は非ア
クティブとなる。
【００７７】
時刻ｔ２１の後の時刻ｔ２’には、制御信号ＲＳＴ（２），ＲＳＴ（６），ＲＳＴ（１０），ＲＳＴ（１４）の正パルスを印加することにより、行Ｒ2 ，Ｒ6 ，Ｒ10，Ｒ14をリセットし、新たな画像を取得するための新たな蓄積期間を開始してもよい。
【００７８】
時刻ｔ３の後の時刻ｔ３１には、第３構成単位の蓄積フェーズの終わりに対応して、センサ１００の各信号線２１１から出力値が読み出される。各列において、読み出される出力値は、行Ｒ3 ，Ｒ7 ，Ｒ11，Ｒ15のそれぞれに配置された画素１０１の出力値に対して、バイナリ係数ｒａｎｄ（１），ｒａｎｄ（２），ｒａｎｄ（３），ｒａｎｄ（４）により重み付けした合計値を表している。図に示した例では、時刻３１において、ｒａｎｄ（１）及びｒａｎｄ（２）の信号はロー状態であり、ｒａｎｄ（３）及びｒａｎｄ（４）の信号はハイ状態である。このため、制御信号ＲＳ（１１），ＲＳ（１５）の正パルスの印加により、読出モードにおいて行Ｒ11，Ｒ15はアクティブとなり、制御信号ＲＳ（ｊ）がロー状態の他の行は非アクティブとなる。
【００７９】
時刻ｔ３１の後の時刻ｔ３’には、制御信号ＲＳＴ（３），ＲＳＴ（７），ＲＳＴ（１１），ＲＳＴ（１５）の正パルスを印加することにより、行Ｒ3 ，Ｒ7 ，Ｒ11，Ｒ15をリセットし、新たな画像を取得するための新たな蓄積期間を開始してもよい。
【００８０】
時刻ｔ４の後の時刻ｔ４１には、第４構成単位の蓄積フェーズの終わりに対応して、センサ１００の各信号線２１１から出力値が読み出される。各列において、読み出される出力値は、行Ｒ4 ，Ｒ8 ，Ｒ12，Ｒ16のそれぞれに配置された画素１０１の出力値に対して、バイナリ係数ｒａｎｄ（１），ｒａｎｄ（２），ｒａｎｄ（３），ｒａｎｄ（４）により重み付けした合計値を表している。図に示した例では、時刻３１において、ｒａｎｄ（１）及びｒａｎｄ（２）の信号はハイ状態であり、ｒａｎｄ（３）及びｒａｎｄ（４）の信号はロー状態である。このため、制御信号ＲＳ（４），ＲＳ（８）の正パルスの印加により、読出モードにおいて行Ｒ4 ，Ｒ8 はアクティブとなり、制御信号ＲＳ（ｊ）がロー状態の他の行は非アクティブとなる。
【００８１】
時刻ｔ４１の後の時刻ｔ４’には、制御信号ＲＳＴ（４），ＲＳＴ（８），ＲＳＴ（１２），ＲＳＴ（１６）の正パルスを印加することにより、行Ｒ4 ，Ｒ8 ，Ｒ12，Ｒ16をリセットし、新たな画像を取得するための新たな蓄積期間を開始してもよい。
【００８２】
図３の例では、シーケンスを時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ１１，ｔ１’，ｔ２１，ｔ２’，ｔ３１，ｔ３’，ｔ４１，ｔ４’の順とし、ｔ１１−ｔ１＝ｔ２１−ｔ２＝ｔ３１−ｔ３＝ｔ４１−ｔ４としたが、このようなシーケンスに限定されるものではない。
【００８３】
図３の例では、センサ１００の各列を４つの構成単位により分割し、画像を取得する際に、各構成単位から単一の出力値を取得してデジタル化する構成とした。この結果、各画素１０１から出力値を取得して全体画像を取得する場合と比較して、センサ１００からのデータの出力を１／４に減少させる（圧縮する）ことが可能となる。また、行単位で各画素１０１の出力値から全体画像を取得する場合と比較して、画像の取得に要する時間（全ての出力値を取得してデジタル化に要する時間）を１／４に減少させることが可能となる。このような取得方法は、圧縮センシングを用いた従来の構成と比較して、画像の取得速度を十分に向上させることができるという利点を有する。このことは、取得時間が重要なパラメータとなるようなアプリケーションにおいて重要な利点となる。特に、本願で記載した実施形態は、検出の観点から時間分解能及び消費電力の制約が厳しいような場合であっても、過渡現象の検出に適用できる。本願で記載した実施形態は、ビデオシーケンスを取得する際、シーケンスに非圧縮フレーム（画像）を挿入することが容易になるという利
点を有する。
【００８４】
本願に記載した実施形態の他の重要な側面は、画像の圧縮センシングの実行中に同一の構成単位における全ての画素１０１，１０１，…を同時に初期化することである。すなわち、同一の構成単位における各画素１０１の蓄積期間は共通する。構成単位に時間的な統一性を与えることができ、注目のシーンが移動しているようなシーンである場合に特に有利となる。これは、圧縮センシングを用いた従来の構成及び方法との差異であり、同じ構成単位に属する複数の画素１０１，１０１，…を特定に期間に集約し、他の構成単位との間に遅延を持たせることができる。
【００８５】
図４は図１のセンサ１００により実行される圧縮センシング法の他の例を説明するタイミングチャートである。図４は、クロック信号ＣＬＫ、疑似乱数生成回路１０９の出力ｒａｎｄ（ｉ）（ｉは例えば１から４の範囲の整数）、アレイ１０３における行Ｒj の画素１０１に対する制御信号ＲＳＴ（ｊ）及び読出制御信号ＲＳ（ｊ）（ｊは例えば１から１６の範囲の整数）の時間変化を示している。
【００８６】
この例では、画像を取得する際、連続する２つの読出動作間で構成単位をリセットすることなく、異なる蓄積期間に対応した複数の出力値を読み出し、デジタル化する構成について説明をする。なお、図に示す例では、２つの出力値を読み出す構成としているが、更に多くの出力値を読み出す構成であってもよい。
【００８７】
図３に示す例では、行Ｒ1 ，Ｒ5 ，Ｒ9 ，Ｒ13の画素１０１における蓄積期間は時刻ｔ１に開始され、行Ｒ2 ，Ｒ6 ，Ｒ10，Ｒ14の画素１０１における蓄積期間は時刻ｔ１の後の時刻ｔ２に開始され、行Ｒ3 ，Ｒ7 ，Ｒ11，Ｒ15の画素１０１における蓄積期間は時刻ｔ２の後の時刻ｔ３に開始され、行Ｒ4 ，Ｒ8 ，Ｒ12，Ｒ16の画素１０１における蓄積期間は時刻ｔ３の後の時刻ｔ４に開始される。
【００８８】
時刻ｔ１の後の時刻ｔ１１には、第１蓄積期間Ｔ１（＝ｔ１１−ｔ１）に対応する出力値がセンサ１００の信号線２１１を通じて読み出される。各列において、読み出される出力値は、行Ｒ1 ，Ｒ5 ，Ｒ9 ，Ｒ13のそれぞれに配置された画素１０１の出力値に対して、バイナリ係数ｒａｎｄ（１），ｒａｎｄ（２），ｒａｎｄ（３），ｒａｎｄ（４）により重み付けした合計値を表している。この例では、時刻ｔ１１において、ｒａｎｄ（１）の信号はロー状態であり、ｒａｎｄ（２），ｒａｎｄ（３），ｒａｎｄ（４）の信号はハイ状態である。このため、制御信号ＲＳ（５），ＲＳ（９），ＲＳ（１３）の正パルスの印加により、行Ｒ5 ，Ｒ9 ，Ｒ13は読出モードにおいて同時的にアクティブとなり、制御信号ＲＳ（ｊ）がロー状態の他の行は非アクティブとなる。
【００８９】
時刻ｔ１１の後の時刻ｔ１２には、第２蓄積期間Ｔ２（ｔ１２−ｔ１）に対応する出力値がセンサ１００の信号線２１１を通じて読み出される。各列において、読み出される出力値は、行Ｒ1 ，Ｒ5 ，Ｒ9 ，Ｒ13のそれぞれに配置された画素１０１の出力値に対して、バイナリ係数ｒａｎｄ（１），ｒａｎｄ（２），ｒａｎｄ（３），ｒａｎｄ（４）により重み付けした合計値を表している。この例では、時刻ｔ１２において、ｒａｎｄ（２）の信号はハイ状態であり、ｒａｎｄ（１），ｒａｎｄ（３）及びｒａｎｄ（４）はロー状態である。このため、制御信号ＲＳ（５）の正パルスの印加により、読出モードにおいて行Ｒ5 のみがアクティブとなり、制御信号ＲＳ（ｊ）がロー状態の他の行は非アクティブとなる。
【００９０】
時刻ｔ１と時刻ｔ２との間では、行Ｒ1 ，Ｒ5 ，Ｒ9 ，Ｒ13はリセットされない。時刻ｔ１２の後の時刻ｔ１’において、行Ｒ1，Ｒ5 ，Ｒ9 ，Ｒ13 は制御信号ＲＳＴ（１），ＲＳＴ（５），ＲＳＴ（９），ＲＳＴ（１３）の正パルスによりリセットされ、新たな画
像を取得するための新たな蓄積期間が開始されてもよい。
【００９１】
時刻ｔ２の後の時刻ｔ２１、時刻ｔ２１の後の時刻ｔ２２には、行Ｒ2 ，Ｒ6 ，Ｒ10，Ｒ14により構成される構成単位の出力値がセンサ１００の信号線２１１を通じて読み出される。これらは、それぞれ、第１蓄積期間Ｔ１（ｔ２１＝ｔ２＋Ｔ１）、第２蓄積期間Ｔ２（ｔ２２＝ｔ２＋Ｔ２）に対応する出力値である。行Ｒ2 ，Ｒ6 ，Ｒ10，Ｒ14は、時刻ｔ２と時刻ｔ２２との間でリセットされない。行Ｒ2 ，Ｒ6 ，Ｒ10，Ｒ14は、時刻ｔ２２の後の時刻ｔ２’に、新たな画像の取得するためにリセットされてもよい。
【００９２】
時刻ｔ３の後の時刻ｔ３１、時刻ｔ３１の後の時刻ｔ３２には、行Ｒ3 ，Ｒ7 ，Ｒ11，Ｒ15により構成される構成単位の出力値がセンサ１００の信号線２１１を通じて読み出される。これらは、それぞれ、第１蓄積期間Ｔ１（ｔ３１＝ｔ３＋Ｔ１）、第２蓄積期間Ｔ２（ｔ３２＝ｔ３＋Ｔ２）に対応する出力値である。行Ｒ3 ，Ｒ7 ，Ｒ11，Ｒ15は、時刻ｔ３と時刻ｔ３２との間でリセットされない。行Ｒ3 ，Ｒ7 ，Ｒ11，Ｒ15は、時刻ｔ３２の後の時刻ｔ３’に、新たな画像の取得するためにリセットされてもよい。
【００９３】
時刻ｔ４の後の時刻ｔ４１、時刻ｔ４１の後の時刻ｔ４２には、行Ｒ4 ，Ｒ8 ，Ｒ12，Ｒ16により構成される構成単位の出力値がセンサ１００の信号線２１１を通じて読み出される。これらは、それぞれ、第１蓄積期間Ｔ１（ｔ４１＝ｔ４＋Ｔ１）、第２蓄積期間Ｔ２（ｔ４２＝ｔ４＋Ｔ２）に対応する出力値である。行Ｒ4 ，Ｒ8 ，Ｒ12，Ｒ16は、時刻ｔ４と時刻ｔ４２との間でリセットされない。行Ｒ4 ，Ｒ8 ，Ｒ12，Ｒ16は、時刻ｔ４２の後の時刻ｔ４’に、新たな画像の取得するためにリセットされてもよい。
【００９４】
図４の例では、シーケンスを時刻ｔ１，ｔ２，ｔ１１，ｔ３，ｔ２１，ｔ４，ｔ３１，ｔ１２，ｔ１’，ｔ４１，ｔ２２，ｔ２’，ｔ３２，ｔ３’，ｔ４２，ｔ４’の順としたが、このようなシーケンスに限定されるものではない。
【００９５】
図４に関連して説明した実施の形態では、異なる蓄積期間に複数の計測を実行することにより、ダイナミックレンジが広い画像を再構成することが可能となる。このことは、コントラストが高いシーンにおいて特に有用である。構成単位における飽和画素が計測中に読出モードでアクティブとなった場合、これらの飽和画素から信号線２１１に電流は流れず、計測には影響しない。このため、飽和画素は自動的に計測から除外され、ダイナミックレンジが広い画像を容易に再構成できるという利点が得られる。この手法では、再構成された画像のダイナックレンジを拡張するために非線形性を利用できるという利点を有する。実施の形態４は、蓄積期間にフィードバックループを廃止できるという利点を有する。また、アナログ／デジタル変換、及び圧縮モードにおける異なる蓄積期間に起因した複数の画像を取得する読出回路に対する制約を少なくすることができるという利点を有する。
【００９６】
図５は、図１のセンサ１００で用いることができる疑似乱数生成回路を模式的に示すブロック図である。図５の疑似乱数生成回路は、クロック信号ＣＬＫの周期でＮ個のバイナリ係数ｒａｎｄ（ｉ）からなるランダムワードを生成するセルタイプの自動装置である。ここで、Ｎは整数であり、ｉからＮまでの範囲の整数である。
【００９７】
疑似乱数生成回路は、全てが同じロジックの初期化信号ＩＮＩＴを受信するＮ個の要素Ｉi からなる初期化ステージ５０１を備える。各要素Ｉi は反転回路であり、初期化信号ＩＮＩＴを反転する又は反転しないように構成されている。なお、初期化ステージ５０１は、図５の実施形態に示す特定の例に限定されるべきではない。Ｎビットの初期化を行う他の回路を設けてもよいことは当業者の能力の範囲内である。
【００９８】
図５の乱数生成回路は、Ｎビットの初期化パターンを入力として、Ｎ個の疑似乱数線形値を出力するＮ個のシフトレジスタ５０３i （ｉ＝１〜Ｎ）を備える。この例では、各シフトレジスタ５０３i は、Ｋ個の遅延セルａi,j （Ｋは整数，ｊは１からＫまでの範囲の整数）を含む。すなわち、図５の乱数生成回路は、インデックスｉのＮ個の行、インデックスｊのＫ個の列を有する遅延セルからなる配列を備える。
【００９９】
例では、自動装置の初期化時に、初期化ステージ５０１により用意された初期化パターンは、シフト構造のｊ＝１のインデックスで示されるコラムに格納される。
【０１００】
クロック信号ＣＬＫの立ち上がり又は立ち下がりにおいて、インデックスｊの列に格納されたＮビットのワードは、インデックスｊ＋１の次のコラムに転送される。なお、ｊ＝Ｋの列に格納されたワードは、遅延セルの外部へ転送される。インデックスｊ＝１の列では、各セルａi,1 （ｉ＝１〜Ｎ）は、生成回路の転送関数又は自動生成関数ｆａを実行する転送ステージ５０５によって更新される。図５の例では、転送関数は、インデックスｊ＝２の列のセルの値に基づき、インデックスｊ＝１の列の各セルａi, 1 に対するセルの新たな値を計算するために使用さる。すなわち、インデックスｊ＝１の各セルは、前のクロックエッジにおいて値を持つ。生成回路の転送関数ｆａは、例えば、以下の式で表される。
【０１０１】
ａi,j ＝ＸＯＲ（ＯＲ（ａi+1,2 ，ai,2 ），ａi-1,2 ）
【０１０２】
ここで、ＸＯＲは排他的論理和関数を表し、ＯＲは論理和関数を表している。しかしながら、図５に示す実施形態は、この特定の遷移関数に限定されるものではない。
【０１０３】
自動装置の多数の更新の後、遅延セルのインデックスｊ＝Ｋの列より出力されるＮビットワードは疑似乱数の性質を持つ。図５の実施形態の一側面によれば、疑似乱数生成回路は、シフト構造の出力において期待値に適応させるステージを更に備える。
【０１０４】
図５に示す例では、配列の最後の列（インデックス＝Ｋの列）からの出力において、疑似乱数生成回路の期待値は１／２である。すなわち、各シフトレジスタ５０３i に対し、レジスタの出力値が１となる確率は１／２である。
【０１０５】
しかしながら、あるケースでは、疑似乱数生成回路の期待値を減少させることは有利であるかもしれない。特に、図１のセンサ１００では、構成単位が比較的多くの画素１０１，１０１，…を含む場合、読出モードにおいて、多数の画素１０１，１０１，…が同時的にアクティブとなり、構成単位における出力値の読み出しにおいて問題が生じること、及びセンサ破損することを避けるために、疑似乱数生成回路の出力期待値を減少させることが望ましいかもしれない。
【０１０６】
期待値適応ステージ５０７は、自動装置により切り替えられる各状態において、期待値減少関数ｆｃｍｄを実行する。期待値減少関数ｆｃｍｄは、遅延セルのアレイ１０３に含まれる値に基づいて、期待値が１／２より小さい疑似乱数によるＮビットのワードを生成する。アレイ１０３の各列に対し、関数ｆｃｍｄは、様々なセルの値に基づいて、値ｆｃｍｄ（ｉ）を生成する。関数ｆｃｍｄは、例えば、以下の式により表される。
【０１０７】
ｆｃｍｄ（ｉ）＝ＡＮＤ４（ａi-1,K ，ａi-1,K-1 ，ａi,K-2 ，ａi,K ）
【０１０８】
ここで、ＡＮＤ４は４入力の論理積関数を表す。しかしながら、図５に示す実施形態は、この特定の期待値適応関数に限定されるものではない。
【０１０９】
期待値適応ステージ５０７の出力側に、ステージ５０７で供給されるロジック信号の電圧レベルに適応させるために、更に、アナログ出力ステージ５０９が設けられてもよい。図に示した例では、ステージ５０９は、図１のセンサ１００において圧縮画像センシングの処理を可能とするために、Ｎ個の疑似乱数によるバイナリ係数ｒａｎｄ（ｉ）〜ｒａｎｄ（Ｎ）を供給する。
【０１１０】
図１に記載したタイプのＣＭＯＳセンサ１００が５１２行５１２列のアレイを有する場合、各列が８個の構成単位に分割され、それぞれに６４個の画素１０１，１０１，…が配置される構成単位に基づいて圧縮センシングが実行される。この場合、疑似乱数生成回路によって生成されるワードは、６４個のバイナリ係数を含んでもよい。ワードを生成するために、６４行（Ｎ＝６４）、３列（Ｋ＝３）の遅延セルのアレイを含む疑似乱数生成回路を用意してもよい。
【０１１１】
図５に示す疑似乱数生成回路は、図１のＣＭＯＳ固体撮像素子以外の装置においても使用できることに留意すべきである。特に、図５の疑似乱数生成回路は、圧縮センシング法を実行する任意のＣＭＯＳ固体撮像装置の構成で使用され得る。より一般的には、疑似乱数信号の期待値を減少させることに利点を持つ分野で使用される。
【０１１２】
また、図１のセンサ１００は、図５を用いて説明したタイプの疑似乱数生成回路を使用することに限定されるものではない。他のタイプの疑似乱数生成回路を使用することにより、希望の動作が得られるようにすることは当業者の能力の範囲内である。
【０１１３】
特定の実施形態について記載した。様々な変更、修正、改良が当業者の技術分野において容易に発生してもよい。特に本願で記載した実施形態は、図２Ａ及び図２Ｂの画素構成の特定の例に限定されるものではない。例えば、現在「４Ｔピクセル」と呼ばれるタイプとして、１つのフォトダイオードに対して４つのＭＯＳトランジスタを備える構成の有効なＣＭＯＳ画素構造を使用することにより、希望の動作が得られるようにすることは当業者の能力の範囲内である。
【０１１４】
更に、記載した実施の形態は、Ｎチャンネル型ＭＯＳトランジスタにより形成された画素１０１に限定されるものではない。Ｐチャンネル型ＭＯＳトランジスタに基づく画素、又はＮチャンネル型ＭＯＳトランジスタ及びＰチャンネル型ＭＯＳトランジスタの双方を含む画素を使用することにより、希望の動作が得られるようにすることは当業者の能力の範囲内である。
【０１１５】
更に、記載した実施の形態は、図面に関連して記載したセンサ１００上の画素１０１の配置の特定の例に制限されるものではない。他の画素配置を有するセンサ、及びマトリクス状でない配置を有するセンサを使用することにより、希望の動作が得られるようにすることは当業者の能力の範囲内である。
【０１１６】
更に、記載した実施の形態は、図面に関連して記載した圧縮センシングにおける構成単位の特定の配置の例に限定されるものではない。例えば、同じ列以外に配置された画素１０１を含む構成単位を使用することにより、希望の動作が得られるようにすることは当業者の能力の藩内である。例えば、構成単位の画素１０１は行方向に配置されていてもよく、同じ構成単位における画素１０１は同じ信号線を共用してもよい。
【０１１７】
更に、画素１０１は行方向で同時的に制御可能であることに限定されるものではない。図１，図２Ａ，図２Ｂに関連して説明した例において、センサ１００は、行方向に配置された構成単位に基づき、圧縮センシング法を実施してもよい。これを実現するために、同じ行の画素１０１におけるノードＰを同じ行のバイアス信号線に接続し、異なる行の画素
１０１におけるノードＰを異なる行のバイアス信号線（不図示）に接続してもよい。また、列方向に配置された構成単位に基づいて圧縮センシング法を実行するために、上述したように、信号ＲＳ（ｊ）により、電圧ＶPOL+を全てのセンサ列に印加し、読出モードにおいてアクティブとすべき全てのセンサ行に電圧ＶPOL-を印加してもよい。また、カレントモードにおいて、センサ１００の列方向の信号線２１１から構成単位における出力値を読み出してもよい。行方向に配置された構成単位に基づく圧縮センシング法を実現するために、電圧ＶPOL-を全てのセンサ行に印加し、信号ＲＳ（ｊ）をセンサ行に印加してもよい。このとき、読出モードにおいて同時にアクティブにすべきセンサ行にのみ電圧ＶPOL+が印加され、低電圧（例えば、電圧ＶPOL-又は電圧ＧＮＤ）が他の列に印加される。また、カレントモードにおいて、行方向の信号線から構成単位における出力値を読み出してもよい。
【０１１８】
このタイプの配置が用意される場合、同じビデオシーケンスを取得する際、又は同じイメージを取得する際、行方向に配置された構成単位に基づく圧縮センシング法と結びつけることは可能である。
【０１１９】
更に、この開示における実施形態は、カラータイプのＣＭＯＳセンサだけでなく、単色のＣＭＯＳセンサにも適用可能である。カラーセンサの場合、カラーフィルタは、ベイヤータイプのパターンに従って、反復的又は非反復的にフォトダイオード上に配置される。
【０１２０】
今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【符号の説明】
【０１２１】
１００  センサ
１０１  画素
１０３  アレイ
１０５  読出ステージ
１０７  デジタル化ステージ
１０９  疑似乱数生成回路
１１１  多重分離回路
１１３  加算回路
【図１】
2015056902.tif 000003
【図２Ａ】
2015056902.tif 000004
【図２Ｂ】
2015056902.tif 000005
【図３】
2015056902.tif 000006
【図４】
2015056902.tif 000007
【図５】
2015056902.tif 000008