(57)【要約】      （修正有）【課題】少ない部品点数で高い特性を有するインダクタンス要素を備えた省面積な発振器及びこれを用いた位相同期回路を提供する。【解決手段】第１の基板端子３３Ａ１及び第２の基板端子３３Ａ３を含む３つの基板端子からなる基板端子群３３Ａと、第１の基板端子３３Ａ１及び第２の基板端子３３Ａ３間に接続された容量部と、が素子基板に設けられた発振回路素子と、２つの外部端子からなる外部端子群３３Ｂを有し、発振回路素子を搭載するマウント部と、基板端子群３３Ａの３つの基板端子と２つの外部端子との間に接続された複数のボンディングワイヤＢＷ１〜ＢＷ４配線によって３つの基板端子間に形成された複数のインダクタンス線路Ｌ１，Ｌ２と、素子基板に設けられ、複数のインダクタンス線路Ｌ１、Ｌ２の接続状態を制御するスイッチ回路３２と、を有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１の基板端子及び第２の基板端子を含む少なくとも３つの基板端子からなる基板端子群と、前記第１の基板端子及び前記第２の基板端子間に接続された容量部と、が素子基板に設けられた発振回路素子と、
少なくとも１つの外部端子からなる外部端子群を有し、前記発振回路素子を搭載するマウント部と、
前記基板端子群のうちの少なくとも３つの前記基板端子と前記外部端子の少なくとも１つとの間に接続された配線によって前記少なくとも３つの基板端子間に形成された複数のインダクタンス線路と、
前記素子基板に設けられ、前記複数のインダクタンス線路の接続状態を制御するスイッチ回路と、を有することを特徴とする発振器。
【請求項２】
前記複数のインダクタンス線路は、前記第１基板端子と前記第２の基板端子との間に直列に接続されて形成されていることを特徴とする請求項１に記載の発振器。
【請求項３】
前記複数のインダクタンス線路は、前記第１基板端子と前記第２の基板端子との間に並列に接続されて形成されていることを特徴とする請求項１に記載の発振器。
【請求項４】
前記複数のインダクタンス線路は、前記外部端子群のうちの前記外部端子の１つを共通端子として前記共通端子と前記少なくとも３つの前記基板端子間に並列に接続されて形成され、
前記スイッチ回路は当該並列に接続された複数のインダクタンス線路のうち、いずれか１つを導通させ、その他を短絡することを特徴とする請求項１に記載の発振器。
【請求項５】
前記配線はボンディングワイヤによる配線を含むことを特徴とする請求項１乃至４のいずれか１つに記載の発振器。
【請求項６】
前記マウント部は半導体パッケージを含み、前記外部端子群は前記半導体パッケージ内に設けられたリードフレームのインナーリードによって構成されていることを特徴とする請求項１乃至４のいずれか１つに記載の発振器。
【請求項７】
前記マウント部はプリント基板を含み、前記配線は前記プリント基板のＰＣＢ配線に接続されていることを特徴とする請求項１乃至６のいずれか１つに記載の発振器。
【請求項８】
前記マウント部はダイパッドを含むことを特徴とする請求項１乃至５のいずれか１つに記載の発振器。
【請求項９】
前記スイッチ回路は前記インダクタンス線路が接続された両基板端子間に接続された少なくとも１つのスイッチ素子を有し、
前記少なくとも１つのスイッチ素子の導通及び非導通を制御するインダクタンス制御回路を有することを特徴とする請求項１乃至８のいずれか１つに記載の発振器。
【請求項１０】
前記スイッチ回路は前記インダクタンス線路が接続された両基板端子間に接続された少なくとも１つのスイッチ素子を有し、
前記少なくとも１つのスイッチ素子の導通及び非導通を制御するインダクタンス制御信号を入力する入力部を有することを特徴とする請求項１乃至８のいずれか１つに記載の発振器。
【請求項１１】
基準信号と分周信号との位相比較をして比較信号を生成する位相比較器と、
前記比較信号の周波数フィルタリングを行ってフィルタ信号を生成するフィルタと、
前記フィルタ信号に基づいて前記発振回路素子の発振信号を生成する請求項１乃至１０のいずれか１つに記載の発振器と、
前記発振信号を分周して前記分周信号を生成する分周器と、を有することを特徴とする位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路、特に位相同期回路に用いられる発振器に関する。
【背景技術】
【０００２】
位相同期回路（以下、ＰＬＬ（Phase Locked Loop）と称する）は、基準信号である入力信号と位相が同期した信号を生成して出力する発振回路である。ＰＬＬは、例えば、入力された電圧に応じて周期的な発振信号を出力する電圧制御発振器（以下、ＶＣＯ（Voltage Controlled Oscillator）と称する）を有している。ＰＬＬは、入力信号とＶＣＯが出力する発振信号との位相が同期するように入力信号と発振信号とを比較及び制御し、その同期された信号を出力する。ＶＣＯは、コンデンサなどのキャパシタンス要素及びコイルなどのインダクタンス要素などによって構成されている。
【０００３】
特許文献１には、ＬＣ発振回路のコイルの中点に保護素子が結合された構成を有するＬＣ回路及びこれを用いたＰＬＬが開示されている。特許文献２には、マトリクス状に配置されたボンディングパッド、ボンディングパッド間を接続するパターン辺及びボンディングパッドの任意の２つを接続するボンディングワイヤを有するインダクタ素子が開示されている。特許文献３には、配線基板、配線基板に設けられた配線パターン及び隣接する配線パターンの各々上に円弧状に立ち上がるように設けられた複数のワイヤによってヘリカルコイルを有するインダクタ素子が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2003-60435公報
【特許文献２】特開2002-75735公報
【特許文献３】特開2005-26384公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、高周波回路の応用分野が広がると共に、回路の小型化及び低コスト化への要求が高まっている。特に、無線分野においてはベースバンド部から高周波アナログ部までが集積されたいわゆる１チップＬＳＩが求められる傾向にある。また、モジュール単位においても、実装基板上の部品サイズ及び部品点数の削減が望まれている。
【０００６】
一方、ノイズや消費電力などの特性を考慮すると、ＶＣＯのインダクタンス要素としては外付けのチップコイルなどの巻線インダクタが一般的に使用される。しかし、巻線インダクタを用いることは、実装面積の拡大を伴う。また、外付けの巻線インダクタは他の部品に比べて高価である。従って、部品点数の増加やコスト増加を招く。
【０００７】
部品点数の削減を図るＶＣＯとして、スパイラルインダクタを内蔵したＶＣＯが知られている。スパイラルインダクタは、基板上の配線層を用いた導体配線によって形成されるため、インダクタンス要素を構成する部品を追加する必要はない。しかし、スパイラルインダクタは、配線抵抗が高いこと及び基板上に発生する渦電流によって信号が損失することなどの要因から、チップコイルに比べてＱ値が非常に小さい。従って、ノイズ増加や消費電力の増加などの問題を引き起こす。
【０００８】
本発明は上記した点に鑑みてなされたものであり、少ない部品点数で高い特性を有するインダクタンス要素を備えた省面積な発振器及びこれを用いた位相同期回路を提供することを目的としている。
【課題を解決するための手段】
【０００９】
第１の基板端子及び第２の基板端子を含む少なくとも３つの基板端子からなる基板端子群と、第１の基板端子及び第２の基板端子間に接続された容量部と、が素子基板に設けられた発振回路素子と、少なくとも１つの外部端子からなる外部端子群を有し、発振回路素子を搭載するマウント部と、基板端子群のうちの少なくとも３つの基板端子と外部端子の少なくとも１つとの間に接続された配線によって少なくとも３つの基板端子間に形成された複数のインダクタンス線路と、素子基板に設けられ、複数のインダクタンス線路の接続状態を制御するスイッチ回路と、を有することを特徴としている。
【図面の簡単な説明】
【００１０】
【図１】実施例１に係るＰＬＬ１０の構成を説明するブロック図である。
【図２】（ａ）は、ＶＣＯ１３の構成を示す図であり、（ｂ）は、ＶＣＯ１３のインダクタンス部２３の等価回路を示す回路図である。
【図３】実施例１と比較例１とのインダクタンスＬ及びＱ値の比較を示す図である。
【図４】（ａ）〜（ｃ）は、実施例２のＰＬＬ３０及びＰＬＬ３０内のＶＣＯ３１の構成を説明する図である。
【図５】（ａ）及び（ｂ）は、実施例２の変形例１及び２のＶＣＯ４１及び４４の構成を説明する図である。
【図６】（ａ）及び（ｂ）は、実施例２の変形例３のＶＣＯ４７の構成を説明する図である。
【図７】（ａ）及び（ｂ）は、実施例２の変形例４のＶＣＯ５０の構成を説明する図である。
【図８】実施例３のＶＣＯ５１の構成を説明する図である。
【発明を実施するための形態】
【００１１】
本発明は、ＶＣＯなどの発振器のＬＣ回路におけるインダクタンス要素としてボンディングワイヤなどの外部配線を用いること、また、インダクタンスの調整を可能とすることに着目してなされたものである。以下の実施例においては、発振器として電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）を用いる場合について説明する。以下、本発明の実施例に係るＰＬＬ（Phase Locked Loop：位相同期回路）及びＶＣＯについて詳細に説明する。
【実施例１】
【００１２】
図１は、本発明の実施例１に係るＰＬＬ１０の構成を説明するブロック図である。ＰＬＬ１０は、位相比較器１１、ループフィルタ１２、ＶＣＯ１３、容量制御回路１４及び分周器１５から構成されている。位相比較器１１は、入力信号（基準信号）とＶＣＯ１３が出力する発振信号を分周器１５によって分周した分周信号とを比較し、その位相差に応じた比較信号を生成する。位相比較器１１によって生成された比較信号はループフィルタ１２へ供給される。位相比較器１１は、例えば論理回路及びチャージポンプ（図示せず）から構成されている。
【００１３】
ループフィルタ１２は、位相比較器１１から供給された比較信号の周波数フィルタリングを行い、フィルタ信号を生成する。ループフィルタ１２によって生成されたフィルタ信号はＶＣＯ１３に供給される。ループフィルタ１２は、例えば信号の高周波領域の成分を遮断するローパスフィルタから構成されている。
【００１４】
ＶＣＯ１３は、ループフィルタ１２から供給されたフィルタ信号に応じた周波数を有する発振信号を生成する。ＶＣＯ１３は、容量部及びインダクタンス部を有している。ＶＣＯ１３は、容量部における電気容量（キャパシタンス）及び／又はインダクタンス部におけるインダクタンスが変化することによって、周波数が異なる発振信号を生成する。ＶＣＯ１３からの発振信号は、外部へ出力されると共に、分周器１５に供給される。ＶＣＯ１３の詳細構成については、図２を参照して後述する。
【００１５】
容量制御回路１４は、ＶＣＯ１３内の容量部に設けられた複数のコンデンサの各々の導通及び非導通を制御する容量制御信号ＣＣＳを生成し、容量制御信号ＣＣＳをＶＣＯ１３に供給する。なお、容量制御信号ＣＳＳは、容量制御回路１４ではなく、例えば、外部の入力（図示せず）によってＶＣＯ１３に供給されてもよい。
【００１６】
分周器１５は、入力された信号の周波数を分周する機能を有している。分周器１５は、ＶＣＯ１３から供給された発振信号を、その整数分の１の周波数を有する信号（分周信号）に変換する。分周器１５によって生成された分周信号は、位相比較器１１に供給される。
【００１７】
図２（ａ）は、ＶＣＯ１３の構成を示す回路図である。図の破線で囲まれた部分の各々はＶＣＯ１３の各部材を示している。また、図中の●点は接続点を示している。以下、ＶＣＯ１３の各部材について説明する。
【００１８】
ＶＣＯ１３は、電流源２１を有している。電流源２１は、ＶＣＯ１３の回路内に一定の電流を流す機能を有している。電流源２１は、例えばＭＯＳＦＥＴなどのトランジスタからなり、素子基板上に形成されたパッド端子である基板端子２１Ａに接続されている。基板端子２１Ａは、ボンディングワイヤを介して外部端子２１Ｂに接続されている。
【００１９】
ＶＣＯ１３は、容量部２２を有している。容量部２２は、互いに並列に接続された容量粗調整部２２Ａ及び容量微調整部２２Ｂを有している。容量部２２は、基板端子２３Ａ１（第１の基板端子）及び基板端子２３Ａ４（第２の基板端子）間に接続されている。容量部２２の容量値（以下、キャパシタンスと称する）Ｃは、容量粗調整部２２Ａ及び容量微調整部２２Ｂのキャパシタンスによって決定されることができる。
【００２０】
容量粗調整部２２Ａは、複数のコンデンサ及びスイッチからなるスイッチ容量素子から構成されている。容量粗調整部２２Ａは、容量制御回路１４からの容量制御信号ＣＣＳに応じてスイッチを切替え、接続されるコンデンサを切り替えることによって、その容量が変化する。容量微調整部２２Ｂは、可変容量ダイオード（バラクタ）から構成されている。容量微調整部２２Ｂは、ループフィルタ１２からのフィルタ信号ＦＳに応じてその容量が変化する。容量部２２のキャパシタンスＣは、容量制御回路１４からの容量制御信号ＣＣＳ及びループフィルタ１２からのフィルタ信号ＦＳに応じて変化する。
【００２１】
図２（ａ）に示すように、ＶＣＯ１３は、容量部２２に並列に接続されたインダクタンス部２３を有している。インダクタンス部２３は、素子基板上に形成されたパッド端子である４つの基板端子（基板端子２３Ａ１〜２３Ａ４）と、２つの外部端子（外部端子２３Ｂ１及び２３Ｂ２）と、４つのボンディングワイヤ（ボンディングワイヤＢＷ１、ＢＷ２、ＢＷ３及びＢＷ４）と、を有している。説明の便宜上、以下においては、インダクタンス部２３の一方の端部を端部Ａとし、他方の端部を端部Ｂと称する。また、容量部２２に接続されている基板端子である基板端子２３Ａ１及び２３Ａ４をそれぞれ第１の基板端子及び第２の基板端子とし、他の基板端子である基板端子２３Ａ２及び２３Ａ３を第３の基板端子とする。すなわち、容量部２２及びインダクタンス部２３は、第１の基板端子と第２の基板端子との間において互いに並列に接続されており、インダクタンス部２３は第１の基板端子と第２の基板端子の間において第３の基板端子を介して形成されている。
【００２２】
ボンディングワイヤＢＷ１及びＢＷ２は、基板端子２３Ａ１及び２３Ａ２間にインダクタンス線路Ｌ１を形成している。具体的には、インダクタンス線路Ｌ１は、基板端子２３Ａ１と基板端子２３Ａ２との間において外部端子２３Ｂ１を介して（経由して）接続されたボンディングワイヤＢＷ１及びＢＷ２から構成されている。同様に、基板端子２３Ａ３及び２３Ａ４間にはインダクタンス線路Ｌ２が形成されている。なお、基板端子Ａ２及び２３Ａ３間は基板内配線ＩＣを介して接続されている。
【００２３】
図２（ａ）に示すように、インダクタンス部２３は、端部Ａ側から、基板端子２３Ａ１、ボンディングワイヤＢＷ１、外部端子２３Ｂ１、ボンディングワイヤＢＷ２、基板端子２３Ａ２、基板内配線ＩＣ、基板端子２３Ａ３、ボンディングワイヤＢＷ３、外部端子２３Ｂ２、ボンディングワイヤＢＷ４及び基板端子２３Ａ４の順で直列に接続されて端部Ｂに至るように構成されている。
【００２４】
端部Ａと端部Ｂとの間のインダクタンス部２３の等価回路を図２（ｂ）に示す。図２（ｂ）に示すように、インダクタンス部２３のインダクタンス値（以下、インダクタンスと称する）Ｌは、４つのボンディングワイヤ（２つのインダクタンス線路）のインダクタンスの合計によって決定されることができる。すなわち、インダクタンス部２３は、ボンディングワイヤによって構成されている。
【００２５】
ＶＣＯ１３の発振周波数は、容量部２２（容量粗調整部２２Ａ及び容量微調整部２２Ｂ）及びインダクタンス部２３からなる共振回路の共振周波数に応じて決定される。従って、容量部２２のキャパシタンスＣが変化することによってＶＣＯ１３が出力する発振信号の周波数は変化する。
【００２６】
ＶＣＯ１３は、容量部２２及びインダクタンス部２３に並列に接続された負性抵抗部２４を有している。負性抵抗部２４は、互いに並列に接続された第１の負性抵抗部２４Ａ及び第２の負性抵抗部２４Ｂを有している。第１の負性抵抗部２４Ａは、例えば、互いのゲートとドレインとが相互に接続された（いわゆるクロスカップル接続による）一対のＰチャネルＭＯＳからなる。第２の負性抵抗部２４Ｂは、互いのゲートとドレインとが相互に接続された一対のＮチャネルＭＯＳからなる。負性抵抗部２４は、容量部２２（容量粗調整部２２Ａ及び容量微調整部２２Ｂ）及びインダクタンス部２３内に存在する寄生抵抗を打ち消す負性抵抗を生成する。
【００２７】
インダクタンス部２３の外部端子２３Ｂ１、２３Ｂ２及び電流源２１の外部端子２１Ｂは、例えば、素子基板を搭載する半導体パッケージ（以下、単にパッケージと称する）のインナーリードから構成されている。また、素子基板上には、例えば、ＶＣＯ１３の電流源２１、容量部２２及び負性抵抗部２４のみならず、位相比較器１１などのＰＬＬ１０の他の構成要素が形成されている。
【００２８】
本明細書においては、素子基板及び外部端子を含むＶＣＯ１３の全体を搭載する部材をマウント部と称する。本実施例においては、マウント部はパッケージからなり、外部端子群はパッケージ内に設けられたリードフレームのインナーリードによって構成されている。また、ＶＣＯ１３を構成する部材のうち、素子基板上に形成されている部材、すなわち、電流源２１、容量部２２、基板端子２３Ａ〜２３Ａ４、負性抵抗部２４を発振回路素子と称する（図２（ａ）の一点鎖線よりも下の部分に含まれた構成要素）。
【００２９】
従って、本実施例のＶＣＯ１３は、素子基板上に形成された発振回路素子と、発振回路素子を搭載し、外部端子を有するマウント部と、複数の基板端子と少なくとも１つの外部端子との間を接続するボンディングワイヤによって基板端子間に形成された複数のインダクタンス線路と、からなる。また、インダクタンス部２３は、素子基板上の基板端子と、マウント部上の外部端子と、基板端子及び外部端子間を接続するボンディングワイヤと、から構成されている。
【００３０】
図３は、ＶＣＯ１３のインダクタンスＬ及びＱ値を示すグラフである。ＶＣＯ１３の特性を評価するために、インダクタンス部がチップコイルからなる場合の比較例を作製した。比較例にかかるＶＣＯは、インダクタンス部がチップコイルからなる点を除いては、実施例１のＶＣＯ１３と同様の構成を有している。
【００３１】
図３の左側のグラフは、実施例及び比較例のインダクタンスＬを比較したグラフである。図の横軸は周波数、縦軸はインダクタンスを示している。図に示すように、実施例と比較例におけるインダクタンスの差はほぼゼロである。従って、本実施例に係るＶＣＯ１３は、チップコイルと同等のインダクタンスＬを実現できたことがわかる。
【００３２】
図３の右側のグラフは、実施例及び比較例のＱ値を比較したグラフである。図の横軸は周波数、縦軸はＱ値を示している。図に示すように、実施例のＶＣＯ１３は、比較例のＶＣＯよりも高いＱ値を有していることがわかる。また、一部に約２倍のＱ値を有する領域も存在することがわかる。従って、本実施例に係るＶＣＯ１３は、チップコイルよりも高いＱ値を有する発信信号を出力することができたことがわかる。
【００３３】
本実施例においては、インダクタンス部２３がボンディングワイヤによって構成されている。従って、チップコイルをインダクタンス要素として用いる場合に比べて、実装面積の低減を図ることができる。従って、発振回路素子の小型化、パッケージの小型化を図ることができる。また、チップコイルを使用していないため、部品点数の削減を図ることができる。また、チップコイルと同等又はそれ以上の高い特性を有するインダクタンス部を構成することができる。また、本実施例に係るＶＣＯは、コンデンサからなる容量粗調整部とバラクタからなる容量微調整部とを有している。従って、ＶＣＯから（ＰＬＬから）出力する発振信号の周波数を厳密に調整（制御）することが可能となる。
【００３４】
なお、本実施例においては、２つのインダクタンス線路によってインダクタンス部を構成する場合について説明したが、インダクタンス線路の数量はこれに限定されるものではない。また、インダクタンス線路がボンディングワイヤによって形成されている場合について説明したが、インダクタンス線路は、誘導性を有する配線であればボンディングワイヤに限定されるものではない。
【実施例２】
【００３５】
図４（ａ）は、実施例２に係るＰＬＬ３０の構成を説明するブロック図である。ＰＬＬ３０は、ＰＬＬ１０と同様の構成を有する位相比較器１１、ループフィルタ１２及び分周器１５を有している。ＰＬＬ３０は、ループフィルタ１２からのフィルタ信号ＦＳ、容量制御回路１４からの容量制御信号ＣＣＳ及びインダクタンス制御回路３５からのインダクタンス制御信号ＩＣＳに応じて異なる周波数を有する発振信号を出力するＶＣＯ３１を有している。ＶＣＯ３１が出力する発振信号は、外部に出力されると共に、分周器１５に供給される。
【００３６】
図４（ｂ）は、ＰＬＬ３０のＶＣＯ３１の構成を説明する回路図である。ＶＣＯ３１は、スイッチ回路３２を有する点を除いては、ＶＣＯ１３と同様の構成を有している。図の明確さ及び理解の容易さのため、図４（ｂ）には、スイッチ回路３２及びインダクタンス部３３のみ（端部Ａと端部Ｂとの間の部分）を示している。
【００３７】
ＶＣＯ３１は、４つのボンディングワイヤによって構成された２つのインダクタンス線路を有するインダクタンス部３３を有している。インダクタンス部３３は、３つの基板端子３３Ａ１〜３３Ａ３からなる基板端子群３３Ａと、２つの外部端子３３Ｂ１及び３３Ｂ２からなる外部端子群３３Ｂと、基板端子の各々及び外部端子の各々を介して端部ＡとＢの間に直列に接続された４つのボンディングワイヤＢＷ１〜ＢＷ４と、を有している。
【００３８】
図４（ｂ）に示すように、基板端子群３３Ａは、基板端子３３Ａ１〜３３Ａ３が一列に整列して配置された構成を有している。また、外部端子群３３Ｂは、外部端子３３Ｂ１及び３３Ｂ２が一列に整列した配置された構成を有している。また、基板端子群３３Ａは外部端子群３３Ｂに対向して配置されている。
【００３９】
ボンディングワイヤＢＷ１〜ＢＷ４は、第１及び第２の基板端子である基板端子３３Ａ１及び第２の基板端子３３Ａ３間に直列に接続されている。また、２つのボンディングワイヤＢＷ１及びＢＷ２は、基板端子３３Ａ１及び基板端子３３Ａ２間に１つのインダクタンス線路Ｌ１を形成している。具体的には、インダクタンス線路Ｌ１は、基板端子３３Ａ１及び３３Ａ２の間が外部端子３３Ｂ１を介して接続されたボンディングワイヤから構成されている。同様に、基板端子３３Ａ３及び３３Ａ４の間には、外部端子３３Ｂ２を介して接続された２つのボンディングワイヤＢＷ３及びＢＷ４からなるインダクタンス線路Ｌ２が形成されている。すなわち、２つのインダクタンス線路Ｌ１及びＬ２は、第１の基板端子２３Ａ１と第２の基板端子２３Ａ３との間に直列に接続されている。
【００４０】
本実施例においては、端部Ａから、基板端子（第１の基板端子）３３Ａ１、外部端子３３Ｂ１、基板端子３３Ａ２、外部端子３３Ｂ２、基板端子（第２の基板端子）３３Ａ３、端部Ｂに至るようにボンディングワイヤ（インダクタンス線路）が直列に接続されている。
【００４１】
ＶＣＯ３１は、インダクタンス部３３のインダクタンスＬを変化させるスイッチ回路３２を有している。スイッチ回路３２は、インダクタンス線路Ｌ１を短絡する機能を有している。スイッチ回路３２は、インダクタンス線路Ｌ１が接続された基板端子（基板端子３３Ａ１及び３３Ａ２）間に接続されたスイッチ素子ＳＷを有している。
【００４２】
ＶＣＯ３１は、スイッチ素子ＳＷの導通及び非導通を制御するインダクタンス制御回路３５を有している。インダクタンス制御回路３５は、スイッチ素子ＳＷの導通及び非導通を制御するインダクタンス制御信号ＩＣＳを生成する。スイッチ回路３２及びインダクタンス制御回路３５は、例えば、素子基板（シリコン基板）上に形成される。
【００４３】
スイッチ回路３２は、２つの基板端子３３Ａ１及び３３Ａ２間のインダクタンス線路Ｌ１に対して並列に接続され、基板端子３３Ａ１及び３３Ａ２間の導通及び非導通を切り替えるスイッチ素子ＳＷを有している。スイッチ素子ＳＷとしては、例えば、ＭＯＳＦＥＴ又はバイポーラトランジスタなどのトランジスタを使用することができる。
【００４４】
ＶＣＯ３１のスイッチ回路３２及びインダクタンス部３３の等価回路を図４（ｃ）に示す。図４（ｃ）に示すように、スイッチ素子ＳＷによって、インダクタンス部内を接続するインダクタンス線路の数量（すなわちボンディングワイヤの長さ）を切り替えることができる。例えば、スイッチ素子ＳＷが非導通状態である場合、基板端子３３Ａ１及び３３Ａ３間には、インダクタンス部３３における全てのボンディングワイヤＢＷ１〜ＢＷ４が接続される。従って、インダクタンス部３３のインダクタンスＬは、直列に接続されたインダクタンス線路Ｌ１及びＬ２からなる。
【００４５】
一方、スイッチ素子ＳＷが導通状態である場合、ボンディングワイヤＢＷ１及びＢＷ２、すなわちインダクタンス線路Ｌ１が短絡される。従って、基板端子３３Ａ１及び３３Ａ３の間には、ボンディングワイヤＢＷ３及びＢＷ４が接続される。従って、インダクタンス部３３のインダクタンスＬはインダクタンス線路Ｌ２のみとなる。
【００４６】
本実施例においては、スイッチ回路によって、インダクタンス部を構成するインダクタンス線路を選択又は切り替えることが可能となる。すなわち、スイッチ回路によってインダクタンス線路の接続状態を制御することができる。従って、インダクタンス部のインダクタンスＬ、すなわち、発振周波数帯域を同一回路内で切り替えることが可能となる。
【００４７】
また、実施例１と同様に、本実施例においても、ループフィルタ１２からのフィルタ信号ＦＳ及び容量制御回路１４からの容量制御信号ＣＳＳによって容量部２２のキャパシタンスを制御することも可能である。従って、本実施例においては、スイッチ回路からのインダクタンス制御信号によって周波数帯域を、容量制御回路からの容量制御信号によって周波数の粗調整を、ループフィルタからのフィルタ信号によって周波数の微調整を、それぞれ行うことが可能となる。従って、ＶＣＯ（ＰＬＬ）の広帯域化、マルチバンド化を同一回路にて実現することが可能となる。当然ながら、素子及びパッケージの小型化にも寄与することとなる。
【００４８】
なお、本実施例においては、３つの基板端子、２つの外部端子及び４つのボンディングワイヤ（２つのインダクタンス線路）によってインダクタンス部を構成する場合について説明したが、各部材の数量はこれに限定されるものではない。例えば、５つの基板端子、４つの外部端子及び８つのボンディングワイヤによってインダクタンス部を構成してもよい。また、それ以上の数量の部材を用いてインダクタンス部を構成してもよい。
【００４９】
また、本実施例においては、１つのスイッチ素子によってスイッチ回路を構成する場合について説明したが、スイッチ素子の数量はこれに限定されるものではない。例えば、複数のスイッチ素子によってスイッチ回路を構成することも可能である。
【００５０】
また、本実施例においては、３つの基板端子を用いる場合について説明したため、スイッチ回路によって接続される基板端子の一方はインダクタンス部の端部を構成する基板端子（第１の基板端子）である。しかし、スイッチ回路によって接続される基板端子がインダクタンス部の端部を構成する基板端子である必要はない。スイッチ回路は、任意の２つの基板端子間に接続されていれば良い。
【００５１】
また、ＶＣＯがスイッチ回路のスイッチ素子の導通及び非導通を制御するインダクタンス制御回路を有する場合について説明したが、スイッチ回路の制御はこれに限定されるものではない。例えば、スイッチ回路は、インダクタンス線路に接続された基板端子間に接続されたスイッチ素子を有し、ＶＣＯは、スイッチ素子の導通及び非導通を制御するインダクタンス制御信号を入力する入力部（図示せず）を有していても良い。すなわち、スイッチ素子の導通及び非導通の制御がインダクタンス制御回路ではなく素子基板外の入力部によって行なわれてもよい。
【００５２】
また、１つのインダクタンス制御信号によってスイッチ回路の１つのスイッチ素子を切り替える場合について説明したが、インダクタンス制御信号の数量、並びに接続及び制御するスイッチ素子の数量はこれに限定されない。例えば、スイッチ回路が２つのスイッチ素子を有し、インダクタンス制御回路が１つのインダクタンス制御信号によって当該２つのスイッチ素子の導通及び非導通の制御を同時に行なってもよい。また、２つのインダクタンス制御信号によって２つのスイッチ素子の制御を独立して行なってもよい。
【００５３】
図５（ａ）は、実施例２の変形例１に係るＶＣＯ４１の構成を説明する回路図である。ＶＣＯ４１は、スイッチ回路及びインダクタンス部の構成を除いては、ＶＣＯ３１と同様の構成を有している。ＶＣＯ４１は、４つのインダクタンス線路（８つのボンディングワイヤ）によって構成されたインダクタンス部４３と、４つのスイッチ素子によって構成されたスイッチ回路４２とを有している。
【００５４】
インダクタンス部４３は、５つの基板端子（基板端子４３Ａ１〜４３Ａ５）からなる基板端子群４３Ａと、４つの外部端子（外部端子４３Ｂ１〜４３Ｂ４）からなる外部端子群４３Ｂと、基板端子の各々及び外部端子の各々を介して第１の基板端子４３Ａ１と第２の基板端子４３Ａ２との間に直列に接続された８つのボンディングワイヤによって形成された４つのインダクタンス線路Ｌ１〜Ｌ４と、を有している。
【００５５】
スイッチ回路４２は、インダクタンス線路Ｌ１及びＬ４を短絡するように構成された４つのスイッチ素子ＳＷ１〜ＳＷ４を有している。スイッチ回路４２は、スイッチ素子ＳＷ１〜ＳＷ４の導通及び非導通を２つのインダクタンス制御信号ＩＣＳ１及びＩＣＳ２によって制御する。
【００５６】
インダクタンス制御信号ＩＣＳ１が入力された場合、すなわちスイッチ素子ＳＷ１及びＳＷ４が導通状態である場合は、インダクタンス部のインダクタンスは、インダクタンス線路Ｌ１〜Ｌ４となる。一方、インダクタンス制御信号ＩＣＳ２が入力された場合、すなわちスイッチ素子ＳＷ２及びＳＷ３が導通状態である場合は、インダクタンス線路Ｌ１及びＬ４が短絡され、インダクタンス部のインダクタンスは、インダクタンス線路Ｌ２及びＬ３となる。
【００５７】
図５（ｂ）は、実施例２の変形例２に係るＶＣＯ４４の構成を説明する回路図である。ＶＣＯ４３は、スイッチ回路及びインダクタンス部の構成を除いては、ＶＣＯ３１と同様の構成を有している。ＶＣＯ４３は、５つのインダクタンス線路（１０個のボンディングワイヤ）によって構成されたインダクタンス部４６と、２つのスイッチ素子によって構成されたスイッチ回路４５とを有している。
【００５８】
インダクタンス部４６は、６つの基板端子（基板端子４６Ａ１〜４６Ａ６）と、５つの外部端子（外部端子４６Ｂ１〜４６Ｂ４）と、基板端子の各々及び外部端子の各々を介して第１の基板端子４６Ａ１と第２の基板端子４６Ａ２との間に直列に接続された８つのボンディングワイヤによって形成された５つのインダクタンス線路（インダクタンス線路Ｌ１〜Ｌ５）と、を有している。
【００５９】
スイッチ回路４５は、インダクタンス線路Ｌ２〜Ｌ４を短絡するように構成されたスイッチ素子ＳＷ１と、インダクタンス線路Ｌ３を短絡するように構成されたスイッチ素子ＳＷ２と、を有している。図５（ｂ）に示すように、スイッチ回路４５は、スイッチ素子ＳＷ１及びスイッチ素子ＳＷ２の各々の導通及び非導通を、インダクタンス制御信号ＩＣＳ１及びＩＣＳ２によって制御する。
【００６０】
上記した変形例１及び２においては、短絡するインダクタンス線路を詳細に制御することができ、より高い自由度でインダクタンスＬ、ひいては周波数を制御することが可能となる。
【００６１】
なお、インダクタンス特性を考慮すると、スイッチの数量は少ないことが好ましい。スイッチの個数が少ないほどスイッチ自体の抵抗を小さくすることができ、インダクタンスＬに与える影響が小さくなるからである。また、スイッチの数量が少ないことによって、小型化を図ることもできる。
【００６２】
図６（ａ）は、実施例２の変形例３のＶＣＯ４７の構成を説明する図である。ＶＣＯ４７は、スイッチ回路４８及びインダクタンス部４９の構成を除いては、ＶＣＯ３１と同様の構成を有している。ＶＣＯ４７のインダクタンス部４９は、プリント基板上に設けられたＰＣＢ配線を含む配線によって構成されている。
【００６３】
インダクタンス部４９は、４つの基板端子４９Ａ１〜４９Ａ４と、４つの外部端子４９Ｂ１〜４９Ｂ４と、第１の基板端子４９Ａ１と第２の基板端子４９Ａ５との間に並列に接続された４つのボンディングワイヤ及び２つのＰＣＢ配線によって形成された２つのインダクタンス線路Ｌ１及びＬ２と、を有している。インダクタンス線路を構成する配線はプリント基板上のＰＣＢ配線に接続されている。
【００６４】
インダクタンス線路Ｌ１は、第１の基板端子４９Ａ１と外部端子４９Ｂ１とを接続するボンディングワイヤＢＷ１と、外部端子４９Ｂ１と外部端子４９Ｂ４との間に接続されたＰＣＢ配線ＰＬ１と、外部端子４９Ｂ４及び第２の基板端子４９Ａ４間に接続されたボンディングワイヤＢＷ２と、によって構成されている。ボンディングワイヤ及びＰＣＢ配線間は、パッケージ上の外部端子とプリント基板上の配線端子（図示せず）とを接続するリードによって構成されている。同様に、インダクタンス線路Ｌ２は、ボンディングワイヤＢＷ３及びＢＷ４と、プリント基板を介してボンディングワイヤ間に接続されたＰＣＢ配線ＰＬ２によって構成されている。
【００６５】
スイッチ回路４８は、インダクタンス線路Ｌ１及びＬ２のいずれかを選択して導通するように構成されたスイッチ素子ＳＷ１〜ＳＷ４を有している。スイッチ素子ＳＷ〜ＳＷ４の導通及び非導通は、インダクタンス制御信号ＩＣＳ１及びＩＣＳ２によって制御する。
【００６６】
ＶＣＯ４７のスイッチ回路４８及びインダクタンス部４９の等価回路を図６（ｂ）に示す。図６（ｂ）に示すように、インダクタンス制御信号ＩＣＳ１が入力され、スイッチ素子ＳＷ１及びＳＷ２が導通状態である場合、第１及び第２の基板端子間にはインダクタンス線路Ｌ１が接続された状態となり、一方、インダクタンス制御信号ＩＣＳ２が入力され、スイッチ素子ＳＷ３及びＳＷ４が導通状態である場合、第１及び第２の基板端子間にはインダクタンス線路Ｌ１が接続された状態となる。
【００６７】
本変形例においては、インダクタンス線路がボンディングワイヤのみならずプリント基板上のＰＣＢ配線によって構成されている。ＰＣＢ配線はボンディングワイヤに比べてその長さ及び幅を詳細に決定及び実現することができる。従って、自由度の高い正確なインダクタンス線路及びインダクタンスＬを実現することが可能となる。
【００６８】
なお、本変形例においては、ＶＣＯ４７は、素子基板、パッケージとパッケージ外のプリント基板とに亘って形成されている。従って、発振回路素子（外部端子群、ボンディングワイヤ及びＰＣＢ配線を除くＶＣＯの構成部材）を搭載するマウント部は、パッケージのインナーリード及びプリント基板である。
【００６９】
また、本変形例においては、インダクタンス線路がＰＣＢ配線によって構成されている。本明細書においては、ボンディングワイヤ及びＰＣＢ配線を含むインダクタンス線路を構成する配線の全体を単に配線と称する。
【００７０】
図７（ａ）は、実施例２の変形例４のＶＣＯ５０の構成を説明する図である。ＶＣＯ５０は、インダクタンス部５２の構成を除いては、ＶＣＯ３１と同様の構成を有している。スイッチ回路５１及び基板端子群５２ＡはＶＣＯ３１のスイッチ回路３２及び基板端子群３３Ａと同様の構成を有している。
【００７１】
インダクタンス部５２は、基板端子群５２Ａとしてのシリコン基板上の端子と、外部端子群５２Ｂとしてのダイパッド上に設けられた導電端子と、基板端子群５２Ａ及び外部端子群５２Ｂ間に接続されたボンディングワイヤＢＷ１〜ＢＷ４によって構成されたインダクタンス線路Ｌ１及びＬ２によって構成されている。ダイパッドは、例えば、接地されたリード（図示せず）に接続され、シリコン基板をパッケージ内に固定する導電体からなる部材である。
【００７２】
図７（ｂ）は、本変形例のＶＣＯ５０を含む発振器を備えたパッケージ、ダイパッド及びシリコン基板の上面図である。図の明確さのため、図中にはＶＣＯ５０のインダクタンス部５２のみを示し、スイッチ回路５１などの他の部材は省略してある。また、説明のため、パッケージ内のインナーリードを示している。本変形例においては、発振器がＱＦＮパッケージ（Quad Flat Non-leaded Package）に構成される場合について説明する。図７（ｂ）に示すように、ＶＣＯ５０のインダクタンス部５２は、パッケージのインナーリードを用いずに構成されている。
【００７３】
ＶＣＯ５０の外部端子５２Ｂ１及び５２Ｂ２（外部端子群５２Ｂ）は、ダイパッド上に設けられた導電端子として構成されている。具体的には、ダイパッドに絶縁領域ＩＲを設け、絶縁領域ＩＲ内に導電材料を形成することによって外部端子５２Ｂ１及び５２Ｂ２が構成されている。インダクタンス線路Ｌ１及びＬ２は、第１の基板端子５２Ａ１及び第２の基板端子５２Ａ３間において外部端子５２Ｂ１及び５２Ｂ２を介して接続されたボンディングワイヤによって構成されている。
【００７４】
本変形例においては、外部端子を有し、発振回路素子を搭載するマウント部はダイパッドである。また、インダクタンス線路はボンディングワイヤによる配線によって構成されている。すなわち、マウント部はダイパッドからなり、インダクタンス線路を構成する配線はボンディングワイヤによって構成されている。
【００７５】
本変形例においては、パッケージのインナーリードを用いることなくインダクタンス線路を構成することができるという利点を有している。また、これによってインナーリードを他の配線用に使用することができ、設計の自由度が向上する。また、インダクタンスＬがインナーリードを介して外部の影響に左右されることがなく、厳密なインダクタンスＬを設定することができる。
【００７６】
なお、本変形例においては、外部端子を介して隣接する基板端子間にインダクタンス線路が構成される場合について説明したが、外部端子同士をボンディングワイヤによって接続して基板端子間にインダクタンス線路を形成してもよい。また、外部端子としての導電端子を、例えばダイパッド上に線状に設け、当該線状の端部の各々を基板端子に接続することも可能である。すなわち、インダクタンス線路を、基板端子及び（導電端子）外部端子間のボンディングワイヤのみならずダイパッド上の導電端子内の配線によって構成することも可能である。従って、よりインダクタンスＬの設計自由度が向上する。
【実施例３】
【００７７】
図８は、実施例３に係るＶＣＯ６１の構成を説明する回路図である。ＶＣＯ６１は、インダクタンス部及びスイッチ回路の構成を除いては、ＶＣＯ１３と同様の構成を有している。図の明確さのため、スイッチ回路６２及びインダクタンス部６３のみを示している。
【００７８】
インダクタンス部６３は、３つの基板端子６３Ａ１〜６３Ａ３と、１つの外部端子６３Ｂと、基板端子の各々と外部端子６３Ｃとを接続する３つのボンディングワイヤＢＷ１１、ＢＷ１２及びＢＷ２と、から構成されている。
【００７９】
インダクタンス部６３は、基板端子６３Ａ１及び６３Ａ３間に接続されたインダクタンス線路Ｌ１と、基板端子６３Ａ２及び６３Ａ３間に接続されたインダクタンス線路Ｌ２と、を有している。インダクタンス線路Ｌ１及びＬ２は、外部端子６３Ｂを共通端子として、外部端子６３Ｂ（共通端子）と基板端子６３Ａ１〜６３Ａ３との間において互いに並列に接続されている。
【００８０】
具体的には、スイッチ回路６２は、基板端子６３Ａ１及び６３Ａ２の各々と外部端子６３Ｂ（共通端子）とを接続するボンディングワイヤＢＷ１１及びＢＷ１２と、共通端子と他の基板端子である基板端子６３Ａ３とを接続するボンディングワイヤＢＷ２と、を有している。
【００８１】
ＶＣＯ６１は、インダクタンス線路を選択して導通状態にするスイッチ回路６２を有している。スイッチ回路６２は、上記並列に接続されたインダクタンス線路Ｌ１及びＬ２のうち、いずれか１つを導通させ、その他を短絡する（インダクタンス線路Ｌ１及びＬ２のいずれか１つを選択して導通させる）。
【００８２】
スイッチ回路６２は、インダクタンス線路Ｌ１及びＬ２のいずれか１つを導通させるスイッチ素子ＳＷ１及びＳＷ２を有している。スイッチ素子ＳＷの導通及び非導通は、インダクタンス制御信号ＩＣＳによって制御される。スイッチ素子ＳＷ１が導通状態の場合、基板端子６３Ａ１及び６３Ａ３間が導通し、インダクタンス部６３のインダクタンスＬは、インダクタンス線路Ｌ１となる。また、スイッチ素子ＳＷ２が非導通状態の場合、インダクタンス部６３のインダクタンスＬは、インダクタンス線路Ｌ２となる。
【００８３】
ボンディングワイヤのインダクタンスＬは、所望の長さのボンディングワイヤを形成することが困難であるため、一般に製造上のバラつきが大きい。従って、厳密には所望のインダクタンスＬを有するボンディングワイヤを作製することが困難である。本実施例においては、異なる基板端子から１つの共通端子にワイヤボンディングを行うことによって、微細に異なる長さを有する複数のボンディングワイヤを形成したものである。当該異なる長さを有するボンディングワイヤから、所望のインダクタンスＬを有するボンディングワイヤを選択して導通させることによって、インダクタンスＬの微調整を行うことが可能となる。従って、ボンディングワイヤの製造バラつきによるインダクタンスＬへの影響を抑制することが可能となる。
【００８４】
インダクタンス部６２の共通端子６３Ｂは、他の基板端子６３Ａ３にボンディングワイヤＢＷ２を介して接続されている。本実施例においては、微細に異なる長さ（インダクタンスＬ）を有するインダクタンス線路を選択して導通させることによって、インダクタンス部のインダクタンスＬを微調整することが可能となる。従って、ＶＣＯ６１の発振信号の周波数の微調整を行うことが可能となる。
【００８５】
なお、本実施例においては、２つのインダクタンス線路のいずれかを選択する場合について説明したが、選択対象のインダクタンス線路はこれに限定されるものではない。例えば、多くの基板端子を共通端子に接続した場合、より厳密なインダクタンスＬの微調整が可能となる。
【００８６】
また、本実施例は、上記した実施例１及び２と組み合わせて実現することも可能である。例えば、実施例２と実施例３とを組み合わせた場合、インダクタンス部のインダクタンスＬの変更すなわちＶＣＯの周波数帯域の変更とその微調整を行うことが可能となる。
【００８７】
上記においては、ＶＣＯが、第１の基板端子及び第２の基板端子を含む少なくとも３つの基板端子からなる基板端子群と、第１の基板端子及び第２の基板端子間に接続された容量部と、が素子基板に設けられた発振回路素子と、少なくとも１つの外部端子からなる外部端子群を有し、発振回路素子を搭載するマウント部と、少なくとも３つの基板端子と外部端子の少なくとも１つとの間に接続された配線によって少なくとも３つの基板端子間に形成された複数のインダクタンス線路と、素子基板に設けられ、複数のインダクタンス線路の接続状態を制御するスイッチ回路と、を有している。従って、インダクタンスＬ及びＱ値などのインダクタンス特性が高く、部品点数の少ない小型の発振器を提供することが可能となる。また、高性能のＰＬＬを提供することができる。
【００８８】
なお、上記においては、発振器としてＶＣＯを用いる場合について説明し、またＰＬＬを用途とした発振器について説明した。しかし、本発明は、ＬＣ回路を使用する発振器の全てに適用することが可能である。
【符号の説明】
【００８９】
１０、３０  ＰＬＬ
１３、３１、４１、４４、４７、５０、６１  ＶＣＯ
２３、３３、４３、４６、４９、５２、６３  インダクタンス部
３２、４２、４５、４８、５１、６２  スイッチ回路
２３Ａ、３３Ａ、４３Ａ、４６Ａ、４９Ａ、５２Ａ、６３Ａ  基板端子群
２３Ｂ、３３Ｂ、４３Ｂ、４６Ｂ、４９Ｂ、５２Ｂ、６３Ｂ  外部端子群
ＢＷ１〜ＢＷ１０  ボンディングワイヤ
ＰＬ１、ＰＬ２  ＰＣＢ配線
Ｌ１〜Ｌ５  インダクタンス線路
ＳＷ１、ＳＷ２  スイッチ素子
【図１】
2015012571.tif 000003
【図２】
2015012571.tif 000004
【図３】
2015012571.tif 000005
【図４】
2015012571.tif 000006
【図５】
2015012571.tif 000007
【図６】
2015012571.tif 000008
【図７】
2015012571.tif 000009
【図８】
2015012571.tif 000010
【手続補正書】
【提出日】平成26年9月11日(2014.9.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の基板端子及び第２の基板端子を含む少なくとも３つの基板端子からなる基板端子群と、前記第１の基板端子及び前記第２の基板端子間に接続された容量部と、が素子基板に設けられた発振回路素子と、
少なくとも１つの外部端子からなる外部端子群を有し、前記発振回路素子を搭載するマウント部と、
前記基板端子群のうちの少なくとも３つの前記基板端子と前記外部端子の少なくとも１つとの間に接続された配線によって前記少なくとも３つの基板端子間に形成された複数のインダクタンス線路と、
前記素子基板に設けられ、前記複数のインダクタンス線路の接続状態を制御するスイッチ回路と、を有することを特徴とする発振器。
【請求項２】
前記複数のインダクタンス線路は、前記第１基板端子と前記第２の基板端子との間に直列に接続されて形成されていることを特徴とする請求項１に記載の発振器。
【請求項３】
前記複数のインダクタンス線路は、前記第１基板端子と前記第２の基板端子との間に並列に接続されて形成されていることを特徴とする請求項１に記載の発振器。
【請求項４】
前記複数のインダクタンス線路は、前記外部端子群のうちの前記外部端子の１つを共通端子として前記共通端子と前記少なくとも３つの前記基板端子間に並列に接続されて形成され、
前記スイッチ回路は当該並列に接続された複数のインダクタンス線路のうち、いずれか１つを導通させ、その他を非導通状態とすることを特徴とする請求項１に記載の発振器。
【請求項５】
前記配線はボンディングワイヤによる配線を含むことを特徴とする請求項１乃至４のいずれか１つに記載の発振器。
【請求項６】
前記マウント部は半導体パッケージを含み、前記外部端子群は前記半導体パッケージ内に設けられたリードフレームのインナーリードによって構成されていることを特徴とする請求項１乃至４のいずれか１つに記載の発振器。
【請求項７】
前記マウント部はプリント基板を含み、前記配線は前記プリント基板のＰＣＢ配線に接続されていることを特徴とする請求項１乃至６のいずれか１つに記載の発振器。
【請求項８】
前記マウント部はダイパッドを含むことを特徴とする請求項１乃至５のいずれか１つに記載の発振器。
【請求項９】
前記スイッチ回路は前記インダクタンス線路が接続された両基板端子間に接続された少なくとも１つのスイッチ素子を有し、
前記少なくとも１つのスイッチ素子の導通及び非導通を制御するインダクタンス制御回路を有することを特徴とする請求項１乃至８のいずれか１つに記載の発振器。
【請求項１０】
前記スイッチ回路は前記インダクタンス線路が接続された両基板端子間に接続された少なくとも１つのスイッチ素子を有し、
前記少なくとも１つのスイッチ素子の導通及び非導通を制御するインダクタンス制御信号を入力する入力部を有することを特徴とする請求項１乃至８のいずれか１つに記載の発振器。
【請求項１１】
基準信号と分周信号との位相比較をして比較信号を生成する位相比較器と、
前記比較信号の周波数フィルタリングを行ってフィルタ信号を生成するフィルタと、
前記フィルタ信号に基づいて前記発振回路素子の発振信号を生成する請求項１乃至１０のいずれか１つに記載の発振器と、
前記発振信号を分周して前記分周信号を生成する分周器と、を有することを特徴とする位相同期回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
ループフィルタ１２は、位相比較器１１から供給された比較信号の周波数フィルタリングを行い、フィルタ信号ＦＳを生成する。ループフィルタ１２によって生成されたフィルタ信号ＦＳはＶＣＯ１３に供給される。ループフィルタ１２は、例えば信号の高周波領域の成分を遮断するローパスフィルタから構成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
ＶＣＯ１３は、ループフィルタ１２から供給されたフィルタ信号ＦＳに応じた周波数を有する発振信号を生成する。ＶＣＯ１３は、容量部及びインダクタンス部を有している。ＶＣＯ１３は、容量部における電気容量（キャパシタンス）及び／又はインダクタンス部におけるインダクタンスが変化することによって、周波数が異なる発振信号を生成する。ＶＣＯ１３からの発振信号は、外部へ出力されると共に、分周器１５に供給される。ＶＣＯ１３の詳細構成については、図２を参照して後述する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
容量制御回路１４は、ＶＣＯ１３内の容量部に設けられた複数のコンデンサの各々の接続及び非接続を制御する容量制御信号ＣＣＳを生成し、容量制御信号ＣＣＳをＶＣＯ１３に供給する。なお、容量制御信号ＣＣＳは、容量制御回路１４ではなく、例えば、外部の入力（図示せず）によってＶＣＯ１３に供給されてもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
ボンディングワイヤＢＷ１及びＢＷ２は、基板端子２３Ａ１及び２３Ａ２間にインダクタンス線路Ｌ１を形成している。具体的には、インダクタンス線路Ｌ１は、基板端子２３Ａ１と基板端子２３Ａ２との間において外部端子２３Ｂ１を介して（経由して）接続されたボンディングワイヤＢＷ１及びＢＷ２から構成されている。同様に、基板端子２３Ａ３及び２３Ａ４間にはインダクタンス線路Ｌ２が形成されている。なお、基板端子２３Ａ２及び２３Ａ３間は基板内配線ＩＣを介して接続されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
ＶＣＯ１３は、容量部２２及びインダクタンス部２３に並列に接続された負性抵抗部２４を有している。負性抵抗部２４は、互いに並列に接続された第１の負性抵抗部２４Ａ及び第２の負性抵抗部２４Ｂを有している。第１の負性抵抗部２４Ａは、例えば、互いのゲートとドレインとが相互に接続された（いわゆるクロスカップル接続による）一対のＰチャネルＭＯＳＦＥＴからなる。第２の負性抵抗部２４Ｂは、互いのゲートとドレインとが相互に接続された一対のＮチャネルＭＯＳＦＥＴからなる。負性抵抗部２４は、容量部２２（容量粗調整部２２Ａ及び容量微調整部２２Ｂ）及びインダクタンス部２３内に存在する寄生抵抗を打ち消す負性抵抗を生成する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
本明細書においては、素子基板及び外部端子を含むＶＣＯ１３の全体を搭載する部材をマウント部と称する。本実施例においては、マウント部はパッケージからなり、外部端子群はパッケージ内に設けられたリードフレームのインナーリードによって構成されている。また、ＶＣＯ１３を構成する部材のうち、素子基板上に形成されている部材、すなわち、電流源２１、容量部２２、基板端子２３Ａ１〜２３Ａ４、負性抵抗部２４を発振回路素子と称する（図２（ａ）の一点鎖線よりも下の部分に含まれた構成要素）。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
ボンディングワイヤＢＷ１〜ＢＷ４は、第１及び第２の基板端子である基板端子３３Ａ１及び基板端子３３Ａ３間に直列に接続されている。また、２つのボンディングワイヤＢＷ１及びＢＷ２は、基板端子３３Ａ１及び基板端子３３Ａ２間に１つのインダクタンス線路Ｌ１を形成している。具体的には、インダクタンス線路Ｌ１は、基板端子３３Ａ１及び３３Ａ２の間が外部端子３３Ｂ１を介して接続されたボンディングワイヤから構成されている。同様に、基板端子３３Ａ２及び３３Ａ３の間には、外部端子３３Ｂ２を介して接続された２つのボンディングワイヤＢＷ３及びＢＷ４からなるインダクタンス線路Ｌ２が形成されている。すなわち、２つのインダクタンス線路Ｌ１及びＬ２は、第１の基板端子２３Ａ１と第２の基板端子２３Ａ３との間に直列に接続されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
また、実施例１と同様に、本実施例においても、ループフィルタ１２からのフィルタ信号ＦＳ及び容量制御回路１４からの容量制御信号ＣＣＳによって容量部２２のキャパシタンスを制御することも可能である。従って、本実施例においては、インダクタンス制御回路３５からのインダクタンス制御信号ＩＣＳによって周波数帯域を、容量制御回路１４からの容量制御信号ＣＣＳによって周波数の粗調整を、ループフィルタ１２からのフィルタ信号ＦＳによって周波数の微調整を、それぞれ行うことが可能となる。従って、ＶＣＯ（ＰＬＬ）の広帯域化、マルチバンド化を同一回路にて実現することが可能となる。当然ながら、素子及びパッケージの小型化にも寄与することとなる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
インダクタンス制御信号ＩＣＳ１が入力された場合、すなわちスイッチ素子ＳＷ１及びＳＷ２が導通状態である場合は、インダクタンス部４３のインダクタンスＬは、インダクタンス線路Ｌ１〜Ｌ４となる。一方、インダクタンス制御信号ＩＣＳ２が入力された場合、すなわちスイッチ素子ＳＷ３及びＳＷ４が導通状態である場合は、インダクタンス線路Ｌ１及びＬ４が短絡され、インダクタンス部４３のインダクタンスＬは、インダクタンス線路Ｌ２及びＬ３となる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
図５（ｂ）は、実施例２の変形例２に係るＶＣＯ４４の構成を説明する回路図である。ＶＣＯ４４は、スイッチ回路及びインダクタンス部の構成を除いては、ＶＣＯ３１と同様の構成を有している。ＶＣＯ４４は、５つのインダクタンス線路（１０個のボンディングワイヤ）によって構成されたインダクタンス部４６と、２つのスイッチ素子によって構成されたスイッチ回路４５とを有している。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
インダクタンス部４６は、６つの基板端子（基板端子４６Ａ１〜４６Ａ６）と、５つの外部端子（外部端子４６Ｂ１〜４６Ｂ５）と、基板端子の各々及び外部端子の各々を介して第１の基板端子４６Ａ１と第２の基板端子４６Ａ６との間に直列に接続された１０個のボンディングワイヤによって形成された５つのインダクタンス線路（インダクタンス線路Ｌ１〜Ｌ５）と、を有している。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
インダクタンス部４９は、４つの基板端子４９Ａ１〜４９Ａ４と、４つの外部端子４９Ｂ１〜４９Ｂ４と、第１の基板端子４９Ａ１と第２の基板端子４９Ａ４との間に並列に接続された４つのボンディングワイヤ及び２つのＰＣＢ配線によって形成された２つのインダクタンス線路Ｌ１及びＬ２と、を有している。インダクタンス線路を構成する配線はプリント基板上のＰＣＢ配線に接続されている。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
ＶＣＯ４７のスイッチ回路４８及びインダクタンス部４９の等価回路を図６（ｂ）に示す。図６（ｂ）に示すように、インダクタンス制御信号ＩＣＳ１が入力され、スイッチ素子ＳＷ１及びＳＷ２が導通状態である場合、第１及び第２の基板端子間にはインダクタンス線路Ｌ１が接続された状態となり、一方、インダクタンス制御信号ＩＣＳ２が入力され、スイッチ素子ＳＷ３及びＳＷ４が導通状態である場合、第１及び第２の基板端子間にはインダクタンス線路Ｌ２が接続された状態となる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
なお、本変形例においては、外部端子を介して隣接する基板端子間にインダクタンス線路が構成される場合について説明したが、外部端子同士をボンディングワイヤによって接続して基板端子間にインダクタンス線路を形成してもよい。また、外部端子としての導電端子を、例えばダイパッド上に線状に設け、当該線状の端部の各々を基板端子に接続することも可能である。すなわち、インダクタンス線路を、基板端子（導電端子）及び外部端子間のボンディングワイヤのみならずダイパッド上の導電端子内の配線によって構成することも可能である。従って、よりインダクタンスＬの設計自由度が向上する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
インダクタンス部６３は、３つの基板端子６３Ａ１〜６３Ａ３と、１つの外部端子６３Ｂと、基板端子の各々と外部端子６３Ｂとを接続する３つのボンディングワイヤＢＷ１１、ＢＷ１２及びＢＷ２と、から構成されている。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
ＶＣＯ６１は、インダクタンス線路を選択して導通状態にするスイッチ回路６２を有している。スイッチ回路６２は、上記並列に接続されたインダクタンス線路Ｌ１及びＬ２のうち、いずれか１つを導通させ、その他を非導通状態とする（インダクタンス線路Ｌ１及びＬ２のいずれか１つを選択して導通させる）。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
スイッチ回路６２は、インダクタンス線路Ｌ１及びＬ２のいずれか１つを導通させるスイッチ素子ＳＷ１及びＳＷ２を有している。スイッチ素子ＳＷ１及びＳＷ２の導通及び非導通は、インダクタンス制御信号ＩＣＳ１及びＩＣＳ２によって制御される。スイッチ素子ＳＷ１が導通状態の場合、基板端子６３Ａ１及び６３Ａ３間が導通し、インダクタンス部６３のインダクタンスＬは、インダクタンス線路Ｌ１となる。また、スイッチ素子ＳＷ２が導通状態の場合、インダクタンス部６３のインダクタンスＬは、インダクタンス線路Ｌ２となる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
インダクタンス部６３の共通端子６３Ｂは、他の基板端子６３Ａ３にボンディングワイヤＢＷ２を介して接続されている。本実施例においては、微細に異なる長さ（インダクタンスＬ）を有するインダクタンス線路を選択して導通させることによって、インダクタンス部６３のインダクタンスＬを微調整することが可能となる。従って、ＶＣＯ６１の発振信号の周波数の微調整を行うことが可能となる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
１０、３０  ＰＬＬ
１３、３１、４１、４４、４７、５０、６１  ＶＣＯ
２３、３３、４３、４６、４９、５２、６３  インダクタンス部
３２、４２、４５、４８、５１、６２  スイッチ回路
２３Ａ、３３Ａ、４３Ａ、４６Ａ、４９Ａ、５２Ａ、６３Ａ  基板端子群
２３Ｂ、３３Ｂ、４３Ｂ、４６Ｂ、４９Ｂ、５２Ｂ、６３Ｂ  外部端子群
ＢＷ１〜ＢＷ４、ＢＷ１１、ＢＷ１２  ボンディングワイヤ
ＰＬ１、ＰＬ２  ＰＣＢ配線
Ｌ１〜Ｌ５  インダクタンス線路
ＳＷ１〜ＳＷ４  スイッチ素子