(57)【要約】【課題】飽和電荷量および感度の特性をより改善することの可能な撮像素子およびその製造方法、ならびに電子機器を提供する。【解決手段】本技術の撮像素子は、シリコン基板内にフォトダイオードを備え、シリコン基板上のエピタキシャル層に転送トランジスタを備える。転送トランジスタは、エピタキシャル層に埋め込まれたゲート電極と、ゲート電極を囲むチャネル領域とを含んで構成されている。チャネル領域は、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度勾配を有する。【選択図】図５
2015012241.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板内に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードを備えるとともに、
前記シリコン基板上のエピタキシャル層に、前記フォトダイオードで発生した電荷をフローティングディフージョン部に転送する転送トランジスタを備え、
前記転送トランジスタは、前記エピタキシャル層に埋め込まれたゲート電極と、前記ゲート電極を囲むチャネル領域とを含んで構成され、
前記チャネル領域は、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度勾配を有している
撮像素子。
【請求項２】
前記チャネル領域は、Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅエピタキシャル結晶成長を行う過程で、厚さ方向に濃度分布を持たせることにより形成されたものである
請求項１に記載の撮像素子。
【請求項３】
前記チャネル領域は、厚さ方向の濃度勾配の曲率の符号にプラスとマイナスが混在しない濃度分布となっている
請求項２に記載の撮像素子。
【請求項４】
前記チャネル領域の導電型の種類は、厚さ方向において１つであり、
前記チャネル領域は、単層である
請求項３に記載の撮像素子。
【請求項５】
前記エピタキシャル層は、当該エピタキシャル層を貫通するトレンチを有し、
前記ゲート電極は、前記トレンチを埋め込んで形成されたものであり、
前記チャネル領域は、前記トレンチの側面およびその近傍に形成されている
請求項４に記載の撮像素子。
【請求項６】
前記シリコン基板は、前記フォトダイオードの不純物濃度より低濃度の不純物領域を、当該シリコン基板のうち前記フォトダイオードの直上に有しており、
前記トレンチの底面は、前記不純物領域に接している
請求項５に記載の撮像素子。
【請求項７】
撮像素子と、
前記撮像素子から出力された画素信号に対して所定の処理を行う信号処理回路と
を備え、
前記撮像素子は、
シリコン基板内に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードを有するとともに、
前記シリコン基板上のエピタキシャル層に、前記フォトダイオードで発生した電荷をフローティングディフージョン部に転送する転送トランジスタを有し、
前記転送トランジスタは、前記エピタキシャル層に埋め込まれたゲート電極と、前記ゲート電極を囲むチャネル領域とを含んで構成され、
前記チャネル領域は、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度勾配を有している
電子機器。
【請求項８】
光電変換を行って受光量に応じた電荷を発生するフォトダイオードを含むシリコン基板の上面に、Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅエピタキシャル結晶成長を行うことにより、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度分布を有するエピタキシャル層を形成することと、
前記エピタキシャル層の一部に打ち返しを行うことにより、前記エピタキシャル層のうち、前記フォトダイオードの直上の一部に、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度勾配を有するチャネル領域を形成することと
を含む
撮像素子の製造方法。
【請求項９】
前記チャネル領域は、厚さ方向の濃度勾配の曲率の符号にプラスとマイナスが混在しない濃度分布となっている
請求項８に記載の撮像素子の製造方法。
【請求項１０】
前記チャネル領域の導電型の種類は、厚さ方向において１つであり、
前記チャネル領域は、単層である
請求項９に記載の撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、撮像素子およびその製造方法、ならびに電子機器に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、ＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。
【０００３】
一般的に、ＣＭＯＳイメージセンサでは、画素サイズの微細化が進むのに伴って、フォトダイオード開口率を最大化するために、画素を共有する技術が多く採用されている。この画素共有技術では、複数の画素間でトランジスタを共有して、画素部におけるフォトダイオード以外の素子の占有面積を最小化することによって、フォトダイオードの面積が確保される。そして、画素共有技術を利用することで、例えば、フォトダイオードの飽和電荷量や感度などの特性を改善することができる。
【０００４】
例えば、特許文献１〜４には、画素共有技術を適用したＣＭＯＳイメージセンサにおける様々な画素部のレイアウトが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１４７９６５号公報
【特許文献２】特開２０１０−２１２２８８号公報
【特許文献３】特開２００７−１１５９９４号公報
【特許文献４】特開２０１１−０４９４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、従来のＣＭＯＳイメージセンサは、フォトダイオードと、画素の駆動に必要なトランジスタとが、シリコン基板の同一平面上に形成されており、それぞれの最低限の特性を確保するために面積的に制約を受けている。例えば、フォトダイオードの飽和電荷量および感度の特性を改善するためにフォトダイオード面積を拡大すると、それに伴い、トランジスタの領域は縮小されるため、トランジスタに起因するランダムノイズが悪化したり、回路の利得が低下してしまう。一方、トランジスタの面積を確保すると、フォトダイオードの飽和電荷量および感度の特性が低下することになる。従って、トランジスタの面積を縮小させることなく、フォトダイオードの飽和電荷量および感度の特性を改善することが求められている。
【０００７】
本技術はかかる問題点に鑑みてなされたもので、その目的は、飽和電荷量および感度の特性をより改善することの可能な撮像素子およびその製造方法、ならびに電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
本技術の撮像素子は、シリコン基板内に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードを備えている。この撮像素子は、さらに、シリコン基板上のエピタキシャル層に、フォトダイオードで発生した電荷をフローティングディフージョン部に転送する転送トランジスタを備えている。転送トランジスタは、エピタキシャル層に埋め込まれたゲート電極と、ゲート電極を囲むチャネル領域とを含んで構成されている。チャネル領域は、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度勾配を有している。
【０００９】
本技術の電子機器は、上記の撮像素子と、上記の撮像素子から出力された画素信号に対して所定の処理を行う信号処理回路とを備えている。
【００１０】
本技術の撮像素子および電子機器では、フォトダイオードと転送トランジスタとが互いに異なる層に設けられている。これにより、フォトダイオードおよび転送トランジスタの最低限の特性を確保するための面積的な制約がなくなる。さらに、転送トランジスタのチャネル領域は、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度勾配を有している。これにより、チャネル領域での電荷溜まりが抑制されるので、転送トランジスタにおける電荷の転送特性が良くなる。その結果、フォトダイオードのポテンシャルを深くすることができる。
【００１１】
本技術の撮像素子の製造方法は、以下の２つの手順を含んでいる。
（Ａ）光電変換を行って受光量に応じた電荷を発生するフォトダイオードを含むシリコン基板の上面に、Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅエピタキシャル結晶成長を行うことにより、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度分布を有するエピタキシャル層を形成すること
（Ｂ）エピタキシャル層の一部に打ち返しを行うことにより、エピタキシャル層のうち、フォトダイオードの直上の一部に、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度勾配を有するチャネル領域を形成すること
【００１２】
本技術の撮像素子の製造方法では、フォトダイオードの形成されたシリコン基板の上面に、転送トランジスタに用いられるチャネル領域を含むエピタキシャル層が形成される。これにより、フォトダイオードおよび転送トランジスタの最低限の特性を確保するための面積的な制約がなくなる。さらに、転送トランジスタに用いられるチャネル領域は、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度勾配を有している。これにより、チャネル領域での電荷溜まりが抑制されるので、転送トランジスタにおける電荷の転送特性が良くなる。その結果、フォトダイオードのポテンシャルを深くすることができる。
【発明の効果】
【００１３】
本技術の撮像素子およびその製造方法、ならびに電子機器によれば、フォトダイオードおよび転送トランジスタの最低限の特性を確保するための面積的な制約がなく、さらにフォトダイオードのポテンシャルを深くすることができるようにしたので、飽和電荷量および感度の特性をより改善することができる。
【図面の簡単な説明】
【００１４】
【図１】本技術の第１の実施の形態に係る撮像素子の概略構成の一例を表す図である。
【図２】図１の画素の回路構成の一例を表す図である。
【図３】図１の画素の面内レイアウトの一例を表す図である。
【図４】図１の画素の面内レイアウトの他の例を表す図である。
【図５】図１の画素の断面構成の一例を表す図である。
【図６】図５の撮像素子におけるＰＤからＦＤまでの経路におけるポテンシャル分布の一例を表す図である。
【図７】比較例に係る撮像素子におけるＰＤからＦＤまでの経路におけるポテンシャル分布の一例を表す図である。
【図８】図１の撮像素子の製造過程の一例を表す図である。
【図９】図８に続く製造工程の一例を表す図である。
【図１０】図９に続く製造工程の一例を表す図である。
【図１１】図１０に続く製造工程の一例を表す図である。
【図１２】図１１に続く製造工程の一例を表す図である。
【図１３】図１２に続く製造工程の一例を表す図である。
【図１４】図１３に続く製造工程の一例を表す図である。
【図１５】図１４に続く製造工程の一例を表す図である。
【図１６】図１５に続く製造工程の一例を表す図である。
【図１７】本技術の第２の実施の形態に係る撮像素子における画素の回路構成の一例を表す図である。
【図１８】図１７の画素の断面構成の一例を表す図である。
【図１９】第１変形例に係る画素の断面構成の一例を表す図である。
【図２０】第１変形例に係る画素の断面構成の一例を表す図である。
【図２１】第２変形例に係る画素の断面構成の一例を表す図である。
【図２２】第２変形例に係る画素の断面構成の一例を表す図である。
【図２３】第２変形例に係る画素の断面構成の一例を表す図である。
【図２４】第２変形例に係る画素の断面構成の一例を表す図である。
【図２５】図２１〜図２４の撮像素子におけるＰＤからＦＤまでの経路におけるポテンシャル分布の一例を表す図である。
【図２６】第３変形例に係る画素の断面構成の一例を表す図である。
【図２７】第３変形例に係る画素の断面構成の一例を表す図である。
【図２８】第３変形例に係る画素の断面構成の一例を表す図である。
【図２９】第３変形例に係る画素の断面構成の一例を表す図である。
【図３０】第３変形例に係る画素の断面構成の一例を表す図である。
【図３１】第３変形例に係る画素の断面構成の一例を表す図である。
【図３２】第３変形例に係る画素の断面構成の一例を表す図である。
【図３３】第３変形例に係る画素の断面構成の一例を表す図である。
【図３４】本技術の第３の実施の形態に係る撮像モジュールの概略構成の一例を表す図である。
【図３５】本技術の第４の実施の形態に係る電子機器の概略構成の一例を表す図である。
【発明を実施するための形態】
【００１５】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（撮像素子）
チャネル領域がｎ型濃度プロファイルを有する例
２．第２の実施の形態（撮像素子）
有機光電変換膜を有する例
３．第１変形例（撮像素子）
ゲート電極がＰＤにまで達している例
４．第２変形例（撮像素子）
チャネル領域がｐ型濃度プロファイルを有する例
５．第３変形例（撮像素子）
素子分離部を有する例
６．第３の実施の形態（撮像モジュール）
７．第４の実施の形態（電子機器）
【００１６】
＜１．第１の実施の形態＞
[構成]
図１は、本技術の第１の実施の形態に係る撮像素子１の概略構成の一例を表したものである。撮像素子１は、ＣＭＯＳ型の固体撮像素子である。撮像素子１は、複数の画素１２が行列状に配置された画素領域１１と、周辺回路とを備えている。撮像素子１は、周辺回路として、例えば、垂直駆動回路１３、カラム処理回路１４、水平駆動回路１５、出力回路１６および駆動制御回路１７を備えている。
【００１７】
垂直駆動回路１３は、例えば、複数の画素１２を行単位で順に選択するものである。カラム処理回路１４は、例えば、垂直駆動回路１３によって選択された行の各画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施すものである。カラム処理回路１４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各画素１２の受光量に応じた画素データを保持するものである。水平駆動回路１５は、例えば、カラム処理回路１４に保持されている画素データを順次、出力回路１６に出力させるものである。出力回路１６は、例えば、入力された画素データを増幅して、外部の信号処理回路に出力するものである。駆動制御回路１７は、例えば、周辺回路内の各ブロック（垂直駆動回路１３、カラム処理回路１４、水平駆動回路１５および出力回路１６）の駆動を制御するものである。
【００１８】
図２は、画素１２の回路構成の一例を表したものである。画素１２は、例えば、フォトダイオードＰＤと、転送トランジスタＴｒ１と、読出し回路１２Ａとを有している。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生するものである。フォトダイオードＰＤは、無機材料で構成されている。なお、読出し回路１２Ａは、画素１２ごとに設けられていてもよいし、複数の画素１２で共有されていてもよい。読出し回路１２Ａは、例えば、フローティングディフュージョン部ＦＤと、リセットトランジスタＴｒ２と、選択トランジスタＴｒ３と、増幅トランジスタＴｒ４とを含んで構成されている。フローティングディフュージョン部ＦＤは、フォトダイオードＰＤで発生した電荷を蓄積するものである。転送トランジスタＴｒ１、リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４は、ＣＭＯＳトランジスタである。
【００１９】
フォトダイオードＰＤのカソードが転送トランジスタＴｒ１のソースに接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に接続されている。転送トランジスタＴｒ１のドレインがフローティングディフュージョン部ＦＤに接続され、転送トランジスタＴｒ１のゲートは垂直駆動回路１３に接続されている。リセットトランジスタＴｒ２のソースがフローティングディフュージョン部ＦＤに接続されており、リセットトランジスタＴｒ２のドレインが電源線ＶＤＤおよび選択トランジスタＴｒ３のドレインに接続されている。リセットトランジスタＴｒ２のゲートは垂直駆動回路１３に接続されている。選択トランジスタＴｒ３のソースが増幅トランジスタＴｒ４のドレインに接続されており、選択トランジスタＴｒ３のゲートが垂直駆動回路１３に接続されている。増幅トランジスタＴｒ４のソースがカラム処理回路１４に接続されており、増幅トランジスタＴｒ４のゲートがフローティングディフュージョン部ＦＤに接続されている。
【００２０】
リセットトランジスタＴｒ２は、リセットトランジスタＴｒ２がオン状態となると、フローティングディフュージョン部ＦＤの電位を電源線ＶＤＤの電位にリセットするものである。選択トランジスタＴｒ３は、読出し回路１２Ａから画素信号を出力するタイミングを制御するものである。増幅トランジスタＴｒ４は、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＴｒ４は、選択トランジスタＴｒ３がオン状態となると、フローティングディフュージョン部ＦＤの電位を増幅して、その電位に応じた電圧をカラム処理回路１４に出力するものである。
【００２１】
図３、図４は、画素１２の面内レイアウトの一例を表したものである。図５は、画素１２の一部の断面構成の一例を表したものである。図３は、図５のＡ−Ａ線での断面レイアウトの一例を表したものであり、図４は、図５の上面レイアウトの一例を表したものである。図３では、後述するエピタキシャル層２０が省略されている。
【００２２】
図３、図４では、４つの画素１２において読出し回路１２Ａが共有されている場合の画素１２の面内レイアウトの一例が示されている。この場合、４つの画素１２は、図３の面内レイアウトにおいて、４回回転対称となっている。図３の４つの画素１２のうち、１つの画素１２を着目画素としたときに、着目画素以外の３つの画素１２の、着目画素から見たときのレイアウトが、図３の４つの画素１２のいずれの画素１２を着目画素とした場合であっても、同一となっている。画素１２の面内レイアウトは、図３、図４に限定されるものではない。共有された４つの画素１２の面内レイアウトは、図３、図４に限定されるものではない。
【００２３】
撮像素子１は、画素領域１１において、シリコン基板１０と、シリコン基板１０の一方の面（表面）上に形成されたエピタキシャル層２０とを備えている。撮像素子１は、画素領域１１において、さらに、シリコン基板１０の他方の面（裏面）上に、反射防止膜２５、遮光膜２６、カラーフィルタ２７およびオンチップレンズ２８を備えている。
【００２４】
シリコン基板１０は、ｎ型のシリコン基板である。このｎ型のシリコン基板は、フォトダイオードＰＤを構成するｎ型領域のｎ型不純物濃度よりも低濃度のｎ型不純物濃度となっており、厚さ方向にｎ型不純物の濃度勾配のほとんどない均一なｎ型不純物濃度分布となっている。エピタキシャル層２０は、シリコン基板１０上に、シリコンを結晶成長させることにより形成された層であり、シリコン基板１０の導電型とは異なる導電型（ｐ型）のシリコン層である。このｐ型のシリコン層は、Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅエピタキシャル結晶成長によりｎ型のシリコンエピタキシャル層を形成したのち、ｐ型の不純物を注入して、導電型をｎ型からｐ型に反転させることにより形成された打ち返し層である。Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅとは、エピタキシャル結晶成長を行う際中にドーピングを行うことを指している。
【００２５】
オンチップレンズ２８は、画素１２ごとに、入射光をフォトダイオードＰＤに集光するものである。カラーフィルタ２７は、例えば、画素１２ごとに特定の色（例えば、赤色、緑色および青色のいずれか一色）の波長域の光を透過するものである。遮光膜２６は、ある画素１２に入射した光の一部が隣りの画素１２に入射するのを遮るものである。反射防止膜２５は、オンチップレンズ２８およびカラーフィルタ２７を透過した光が反射するのを防止するものである。
【００２６】
各画素１２は、シリコン基板１０内にフォトダイオードＰＤを有している。各画素１２は、シリコン基板１０の一方の面上に形成されたエピタキシャル層２０内に、フローティングディフュージョン部ＦＤと、読出し回路１２Ａとを有している。つまり、各画素１２において、フォトダイオードＰＤと、フローティングディフュージョン部ＦＤおよび読出し回路１２Ａとは、互いに異なる層に別々に設けられている。つまり、撮像素子１は、フォトダイオードＰＤと、フローティングディフュージョン部ＦＤおよび読出し回路１２Ａとを互いに積層させた積層型の固体撮像素子である。
【００２７】
各画素１２は、シリコン基板１０内に、フォトダイオードＰＤの裏面に接する裏面ピニング（Pinning）層２２と、フォトダイオードＰＤの表面（上面）に接する表面ピニング層２３とを有している。各画素１２は、さらに、シリコン基板１０内に素子分離領域２１を有している。素子分離領域２１は、フォトダイオードＰＤの側面を囲うように形成されており、例えば、フォトダイオードＰＤの側面に接している。フォトダイオードＰＤおよび表面ピニング層２３の積層体がフォトダイオードとして機能する。フォトダイオードＰＤの表面（上面）の一部は、表面ピニング層２３によって覆われておらず、シリコン基板１０の低濃度のｎ型領域（不純物領域１０Ａ）と接している。つまり、シリコン基板１０は、不純物領域１０Ａを、シリコン基板１０のうちフォトダイオードＰＤの直上に有している。不純物領域１０Ａは、厚さ方向にｎ型不純物の濃度勾配のほとんどない均一なｎ型不純物濃度分布となっており、不純物領域１０Ａの厚さ方向のポテンシャル分布は、ほぼ平坦となっている。素子分離領域２１は、例えば、シリコン基板１０にｐ型不純物を注入して、シリコン基板１０内に厚さ方向に延在する高濃度ｐ型領域を形成することにより形成されたものである。
【００２８】
各画素１２は、エピタキシャル層２０に、転送トランジスタＴｒ１、リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４を有している。以下では、リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４の総称として画素トランジスタＴｒを用いるものとする。転送トランジスタＴｒ１は、フォトダイオードＰＤで発生した電荷をフローティングディフージョン部ＦＤに転送するものである。転送トランジスタＴｒ１は、例えば、後述するゲート酸化膜２４、ゲート電極１８Ｇおよびチャネル領域１８Ｃを含んで構成されている。転送トランジスタＴｒ１は、いわゆる縦型トランジスタである。ゲート電極１８Ｇがエピタキシャル層２０に埋め込まれており、さらに、チャネル領域１８Ｃがゲート電極１８Ｇを囲んでいる。画素トランジスタＴｒは、例えば、後述するゲート酸化膜２４、ゲート電極１９Ｇ、チャネル領域１９Ｃおよび２つのソース・ドレイン領域１９ＳＤを含んで構成されている。
【００２９】
各画素１２は、エピタキシャル層２０内に、チャネル領域１９Ｃと、チャネル領域１９Ｃの両脇に形成された２つのソース・ドレイン領域１９ＳＤとを有している。各画素１２は、エピタキシャル層２０の上面であって、かつチャネル領域１９Ｃの上面に、ゲート電極１９Ｇを有している。ゲート電極１９Ｇは、例えば、ポリシリコン電極により形成されている。
【００３０】
各画素１２は、エピタキシャル層２０に、エピタキシャル層２０を貫通する１つのトレンチ２０Ａを有している。トレンチ２０Ａは、エピタキシャル層２０の選択エッチングにより形成されたものであり、例えば、角柱状、または円柱状の形状となっている。トレンチ２０Ａは、エピタキシャル層２０のうち、フォトダイオードＰＤの直上の領域の一部に形成されている。トレンチ２０Ａの底面には、シリコン基板１０が露出している。トレンチ２０Ａの底面は、シリコン基板１０の内部に入り込んでいても、入り込んでいなくてもよい。トレンチ２０Ａは、フォトダイオードＰＤには達しておらず、トレンチ２０Ａの底面が不純物領域１０Ａに接している。トレンチ２０Ａが、表面ピニング層２３や、素子分離領域２１に接していないことが好ましい。
【００３１】
各画素１２は、トレンチ２０Ａの内面を含むエピタキシャル層２０の表面に、ゲート酸化膜２４を有している。各画素１２は、さらに、トレンチ２０Ａを埋め込むゲート電極１８Ｇを有している。ゲート電極１８Ｇは、トレンチ２０Ａを埋め込んで形成されたものである。ゲート電極１８Ｇは、エピタキシャル層２０を貫通しており、エピタキシャル層２０に埋め込まれている。ゲート電極１８Ｇの底面は、ゲート酸化膜２４を介して不純物領域１０Ａに接している。ゲート電極１８Ｇは、例えば、ポリシリコン電極により形成されている。
【００３２】
各画素１２は、エピタキシャル層２０内に、フォトダイオードＰＤの電荷の流れを制御するチャネル領域１８Ｃと、チャネル領域１８Ｃに接するフローティングディフュージョン部ＦＤとを有している。チャネル領域１８Ｃは、エピタキシャル層２０のうち、フォトダイオードＰＤの直上の領域の一部に形成されている。チャネル領域１８Ｃは、エピタキシャル層２０のうち、トレンチ２０Ａの側面およびその近傍に形成されている。チャネル領域１８Ｃは、ゲート電極１８Ｇを覆うように形成されており、筒状の形状となっている。フローティングディフュージョン部ＦＤは、エピタキシャル層２０の上面およびその近傍に設けられており、例えば、チャネル領域１８Ｃのうち、エピタキシャル層２０の上面近傍の部分に接している。
【００３３】
チャネル領域１８Ｃは、エピタキシャル層２０の形成過程で形成されたものである。具体的には、チャネル領域１８Ｃは、Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅエピタキシャル結晶成長によってｎ型のシリコンエピタキシャル層を形成したのち、チャネル領域１８Ｃを形成する領域以外の領域に対して打ち返しを行うことにより形成されたものである。なお、チャネル領域１８Ｃの導電型の種類は、厚さ方向において１つ（ｎ型）である。従って、チャネル領域１８Ｃは、単層である。
【００３４】
ところで、チャネル領域１８Ｃは、厚さ方向にｎ型不純物の濃度勾配を有している。具体的には、チャネル領域１８Ｃでは、フォトダイオードＰＤ側からフローティングディフュージョン部ＦＤ側に向かうにつれて、ｎ型不純物の濃度が高くなっている。しかも、チャネル領域１８Ｃは、厚さ方向の濃度勾配の曲率の符号にプラスとマイナスが混在しない濃度分布となっている。そのため、図６に示したように、チャネル領域１８Ｃでは、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しておらず、電荷溜まりが存在していない。つまり、チャネル領域１８Ｃは、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度勾配を有している。Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅエピタキシャル結晶成長を行う過程で、厚さ方向に濃度分布を持たせることによって、このようなポテンシャル勾配を形成することが可能である。
【００３５】
イオン注入によっても、濃度勾配を形成することは可能である。しかし、注入エネルギーを滑らかに変化させることは極めて難しい。そのため、イオン注入によって濃度勾配を形成した場合には、例えば、図７に示したように、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在し、電荷溜まりが形成されてしまう。この電荷溜まりが電荷の転送不良を引き起こす。
【００３６】
なお、本実施の形態において、フォトダイオードＰＤとフローティングディフュージョン部ＦＤとの間には、チャネル領域１８Ｃの他に、不純物領域１０Ａが存在している。不純物領域１０Ａは、上述したように、厚さ方向にｎ型不純物の濃度勾配のほとんどない均一なｎ型不純物濃度分布となっており、不純物領域１０Ａの厚さ方向のポテンシャル分布は、ほぼ平坦となっている。つまり、不純物領域１０Ａでも、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しておらず、電荷溜まりが存在していない。
【００３７】
[製造方法]
次に、撮像素子１の製造方法の一例について説明する。図８〜図１６は、撮像素子１の製造過程を順番に示したものである。まず、シリコン基板１０を用意する（図８）。次に、シリコン基板１０に、フォトダイオードＰＤ、表面ピニング層２３および素子分離領域２１を形成する（図９）。例えば、シリコン基板１０にｎ型不純物を注入して、シリコン基板１０の内部にｎ型領域を形成し、そのｎ型領域よりも上面側に、そのｎ型領域よりもｎ型不純物濃度の高い高濃度ｎ型領域を形成することにより、フォトダイオードＰＤを形成する。また、例えば、シリコン基板１０にｐ型不純物を注入して、シリコン基板１０の上面にｐ型不純物濃度の高い高濃度ｐ型領域を形成することにより、表面ピニング層２３を形成する。
【００３８】
次に、フォトダイオードＰＤを含むシリコン基板１０の上面に、エピタキシャル層２０を形成する（図１０）。このとき、エピタキシャル層２０を、Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅエピタキシャル結晶成長を行うことにより形成する。さらに、下層から上層に向かうにつれて、ｎ型不純物の濃度が高くなるようにエピタキシャル層２０Ｄを形成する。例えば、Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅエピタキシャル結晶成長を行う過程で、ドープするｎ型不純物のガス流量を経時的に増やしていきながら、エピタキシャル層２０を形成する。その結果、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度勾配を有するエピタキシャル層２０Ｄを形成することができる。なお、エピタキシャル層２０Ｄの導電型の種類は、厚さ方向において１つ（ｎ型）である。従って、エピタキシャル層２０Ｄは単層である。
【００３９】
次に、エピタキシャル層２０Ｄの一部に打ち返しを行う。具体的には、エピタキシャル層２０Ｄのうち、フォトダイオードＰＤの直上の領域の一部以外の領域に、打ち返しを行う。より具体的には、エピタキシャル層２０Ｄのうち、表面ピニング層２３の形成されていない領域（不純物領域１０Ａ）の直上の領域以外の領域に、打ち返しを行う。ここで、打ち返しとは、ｎ型の導電型のエピタキシャル層２０Ｄに対して、ｐ型の不純物を注入して、導電型をｎ型からｐ型に反転させることを指している。これにより、エピタキシャル層２０Ｄのうち、フォトダイオードＰＤの直上の一部に、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度分布を有するチャネル領域１８Ｃを形成することができる。このとき、チャネル領域１８Ｃは、不純物領域１０Ａに接している。また、チャネル領域１８Ｃは、厚さ方向の濃度勾配の曲率の符号にプラスとマイナスが混在しない濃度分布となっている。さらに、チャネル領域１８Ｃの導電型の種類は、厚さ方向において１つ（ｎ型）であり、チャネル領域１８Ｃは、単層である。なお、エピタキシャル層２０Ｄのうちチャネル領域１８Ｃ以外の領域が、ｐ型の打ち返し層１８Ｄとなる。このようにして、エピタキシャル層２０を形成することができる（図１１）。
【００４０】
次に、エピタキシャル層２０（具体的には、チャネル領域１８Ｃ）を貫通するトレンチ２０Ａを形成する（図１２）。次に、エピタキシャル層２０の所定の位置にチャネル領域１９Ｃを形成したのち、トレンチ２０Ａの内面を含む、表面全体にゲート絶縁膜２４を形成する（図１３）。例えば、エピタキシャル層２０にｎ型不純物を注入して、エピタキシャル層２０の上面およびその近傍にｎ型領域を形成することにより、チャネル領域１９Ｃを形成する。また、例えば、エピタキシャル層２０の表面を熱酸化することにより、ゲート絶縁膜２４を形成する。
【００４１】
次に、トレンチ２０Ａを埋め込むゲート電極１８Ｇと、ゲート絶縁膜２４を介してチャネル領域１９Ｃに接するゲート電極１９Ｇとを形成する（図１４）。次に、エピタキシャル層２０に、フローティングディフュージョン部ＦＤおよびソース・ドレイン領域１９ＳＤを形成する（図１５）。例えば、エピタキシャル層２０にｎ型不純物を注入して、エピタキシャル層２０の上面およびその近傍にｎ型領域を形成することにより、フローティングディフュージョン部ＦＤを形成する。また、例えば、エピタキシャル層２０にｎ型不純物を注入して、エピタキシャル層２０の上面およびその近傍であって、かつチャネル領域１９Ｃの両脇にｎ型領域を形成することにより、ソース・ドレイン領域１９ＳＤを形成する。このようにして、エピタキシャル層２０に、読出し回路１２Ａを形成することができる。
【００４２】
次に、シリコン基板１０の裏面をエッチングして、シリコン基板１０を薄くしたのち、シリコン基板１０の裏面およびその近傍に、裏面ピニング層２２を形成する（図１６）。例えば、薄くしたシリコン基板１０の裏面にｐ型不純物を注入して、シリコン基板１０の裏面にｐ型不純物濃度の高い高濃度ｐ型領域を形成することにより、裏面ピニング層２２を形成する。最後に、シリコン基板１０の裏面に、反射防止膜２５、遮光膜２６、カラーフィルタ２７およびオンチップレンズ２８を形成する。このようにして、撮像素子１が製造される。
【００４３】
［動作］
次に、撮像素子１の動作の一例について説明する。撮像素子１では、まず、リセットトランジスタＴｒ２および転送トランジスタＴｒ１がオン状態となる。すると、フローティングディフュージョン部ＦＤの電位が電源線ＶＤＤの電位にリセットされるとともに、フォトダイオードＰＤに所定の電圧が印加される。その後、所定の期間、リセットトランジスタＴｒ２がオフ状態となり、転送トランジスタＴｒ１がオン状態となる。その間に、オンチップレンズ２８などの光学部品を介して、外部の光が画素領域１１に入射すると、入射光の一部が、フォトダイオードＰＤで光電変換され、入射光の強度に応じた量の電荷が画素１２ごとに蓄積される。蓄積された電荷は、画素１２に印加された電圧によって発生した電界によって、転送トランジスタＴｒ１側に収集され、フローティングディフュージョン部ＦＤで一時的に蓄積される。その後、所定のタイミングで、転送トランジスタＴｒ１がオフ状態となるとともに選択トランジスタＴｒ３がオン状態となると、フローティングディフュージョン部ＦＤの電位が増幅されて、その電位に応じた電圧がカラム処理回路１４に出力される。
【００４４】
[効果]
次に、本実施の形態の撮像素子１の効果について説明する。本実施の形態では、フォトダイオードＰＤと転送トランジスタＴｒ１とが互いに異なる層に設けられている。これにより、フォトダイオードＰＤおよび転送トランジスタＴｒ１の最低限の特性を確保するための面積的な制約がなくなる。さらに、転送トランジスタＴｒ１のチャネル領域１８Ｃは、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度分布となっている。これにより、チャネル領域１８Ｃでの電荷溜まりが抑制されるので、転送トランジスタＴｒ１における電荷の転送特性が良くなる。その結果、フォトダイオードＰＤのポテンシャルを深くすることができる。従って、撮像素子１では、フォトダイオードＰＤと転送トランジスタＴｒ１とが互いに同一の層内に設けられている場合と比べて、飽和電荷量および感度の特性をより改善することができる。
【００４５】
＜２．第２の実施の形態＞
次に、本技術の第２の実施の形態に係る撮像素子１について説明する。図１７は、本実施の形態に係る撮像素子１における画素１２の回路構成の一例を表したものである。図１８は、図１７の撮像素子１の断面構成の一例を表したものである。本実施の形態では、画素１２が、３つのフォトダイオードＰＤ（ＰＤｒ、ＰＤｇ、ＰＤｂ）を有している点で、１つのフォトダイオードＰＤを有していた上記実施の形態の構成と相違する。３つのフォトダイオードＰＤ（ＰＤｒ、ＰＤｇ、ＰＤｂ）は、互いに並列に接続されている。フォトダイオードＰＤｒには、転送トランジスタＴｒ６が直列に接続されており、フォトダイオードＰＤｇには、転送トランジスタＴｒ５が直列に接続されており、フォトダイオードＰＤｂには、転送トランジスタＴｒ１が直列に接続されている。フォトダイオードＰＤｂは、上記実施の形態のフォトダイオードＰＤと同様の構成を有している。
【００４６】
撮像素子１は、エピタキシャル層２０内にフォトダイオードＰＤｒを備えている。フォトダイオードＰＤｒは、エピタキシャル層２０のうち、フォトダイオードＰＤｂと対向する位置に形成されている。フォトダイオードＰＤｒは、無機材料で構成されている。撮像素子１は、エピタキシャル層２０に転送トランジスタＴｒ６を備えている。転送トランジスタＴｒ６は、エピタキシャル層２０のうち、フォトダイオードＰＤｒに隣接する位置に形成されている。転送トランジスタＴｒ６は、例えば、ゲート酸化膜２４、チャネル領域３１Ｃおよびゲート電極３１Ｇを含んで構成されている。撮像素子１は、さらに、エピタキシャル層２０にフローティングディフュージョン部ＦＤ２を備えている。フローティングディフュージョン部ＦＤ２は、転送トランジスタＴｒ６を介してフォトダイオードＰＤｒと接続されている。
【００４７】
撮像素子１は、シリコン基板１０の裏面側にフォトダイオードＰＤｇを備えている。フォトダイオードＰＤｇは、例えば、シリコン基板１０の裏面と、反射防止膜２５との間に形成されている。撮像素子１は、シリコン基板１０およびエピタキシャル層２０をまたいで、電荷転送路３３を備えている。電荷転送路３３は、厚さ方向に延在して形成されており、フォトダイオードＰＤｇに電気的に接続された接続部４１、４２、４３と、転送トランジスタＴｒ５とを互いに電気的に接続している。撮像素子１は、エピタキシャル層２０に転送トランジスタＴｒ５を備えている。転送トランジスタＴｒ５は、エピタキシャル層２０のうち、電荷転送路３３に隣接する位置に形成されている。転送トランジスタＴｒ５は、例えば、ゲート酸化膜２４、チャネル領域３２Ｃおよびゲート電極３２Ｇを含んで構成されている。撮像素子１は、さらに、エピタキシャル層２０にフローティングディフュージョン部ＦＤ３を備えている。フローティングディフュージョン部ＦＤ３は、転送トランジスタＴｒ５および電荷転送路３３を介してフォトダイオードＰＤｇと接続されている。
【００４８】
撮像素子１は、シリコン基板１０の裏面側に、例えば、層間絶縁膜３４、電極膜３５、画素領域形成膜３６、有機光電変換膜３７および電極膜３８を備えている。電極膜３５、有機光電変換膜３７および電極膜３８からなる積層体が、フォトダイオードＰＤｇを構成している。フォトダイオードＰＤｇは、フォトダイオードＰＤｂと、オンチップレンズ２８との間の領域に形成されている。つまり、本実施の形態では、３つのフォトダイオードＰＤ（ＰＤｒ、ＰＤｇ、ＰＤｂ）は、いずれも、オンチップレンズ２８の光軸上に配置されている。
【００４９】
有機光電変換膜３７は、所定の波長帯域の光を光電変換するものであり、有機材料を含んで構成されている。有機光電変換膜３７は、全ての画素１２に共通に設けられたシート状膜であり、画素領域１１全体に形成されている。  電極膜３５、３８は、光透過性の導電性材料によって構成されている。光透過性の導電性材料は、例えば、Ｍｇ、Ａｇ、Ａｌ、ＣｕおよびＡｕのうち少なくとも１つを含む金属もしくは合金である。光透過性の導電性材料は、上記金属もしくは上記合金に、ＣａおよびＬｉのうち少なくとも１つが含まれた材料であってもよい。光透過性の導電性材料は、例えば、ＩＴＯまたはＩＺＯなどであってもよい。上記の光透過性の導電性材料は、有機光電変換膜３７で光電変換され得る光の波長帯域を透過する材料であればよく、例えば、可視光を透過する材料である。画素領域形成膜３６は、フォトダイオードＰＤｇの面内形状を規定する膜であり、フォトダイオードＰＤｂと対向する位置に開口を有している。画素領域形成膜３６は、例えば、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、または、これらのうち少なくとも２つを含む積層膜からなる。層間絶縁膜３４は、フォトダイオードＰＤｇの形成面を形成するとともに、フォトダイオードＰＤｇに接続された接続部４１、４２、４３を配線するための層である。層間絶縁膜３４は、例えば、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、または、これらのうち少なくとも２つを含む積層膜からなる。
【００５０】
[効果]
次に、本実施の形態の撮像素子１の効果について説明する。本実施の形態では、第１の実施の形態と同様、フォトダイオードＰＤｂと転送トランジスタＴｒ１とが互いに異なる層に設けられている。これにより、フォトダイオードＰＤｂおよび転送トランジスタＴｒ１の最低限の特性を確保するための面積的な制約がなくなる。さらに、転送トランジスタＴｒ１のチャネル領域１８Ｃは、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度分布となっている。これにより、チャネル領域１８Ｃでの電荷溜まりが抑制されるので、転送トランジスタＴｒ１における電荷の転送特性が良くなる。その結果、フォトダイオードＰＤｂのポテンシャルを深くすることができる。従って、撮像素子１では、フォトダイオードＰＤｂと転送トランジスタＴｒ１とが互いに同一の層内に設けられている場合と比べて、飽和電荷量および感度の特性をより改善することができる。
【００５１】
次に、上記第１および第２の実施の形態の撮像素子１の変形例について説明する。
【００５２】
＜３．第１変形例＞
上記第１および第２の実施の形態では、トレンチ２０Ａの底面は不純物領域１０Ａに接していた。しかし、例えば、図１９、図２０に示したように、トレンチ２０Ａが不純物領域１０Ａを貫通し、フォトダイオードＰＤ（またはＰＤｂ）にまで達していてもよい。この場合、トレンチ２０Ａの底面はフォトダイオードＰＤ（またはＰＤｂ）に接している。ただし、この場合にも、チャネル領域１８Ｃは、フォトダイオードＰＤ（またはＰＤｂ）にまで達しておらず、エピタキシャル層２０内に形成されている。そのため、チャネル領域１８Ｃは、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度分布となっている。さらに、不純物領域１０Ａについても、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度分布となっている。従って、本変形例でも、フォトダイオードＰＤｂと転送トランジスタＴｒ１とが互いに同一の層内に設けられている場合と比べて、飽和電荷量および感度の特性をより改善することができる。
【００５３】
＜４．第２変形例＞
上記第１および第２の実施の形態ならびにこれらの変形例（第１変形例）では、チャネル領域１８Ｃは、Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅエピタキシャル結晶成長によってｎ型のシリコンエピタキシャル層２０Ｄを形成したのち、チャネル領域１８Ｃを形成する領域以外の領域に対して打ち返しを行うことにより形成されたものであった。しかし、例えば、図２１〜図２４に示したように、チャネル領域１８Ｃが、例えば、Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅエピタキシャル結晶成長によって、厚さ方向にｐ型不純物の濃度勾配を有するｐ型のシリコンエピタキシャル層で構成されていてもよい。
【００５４】
この場合、チャネル領域１８Ｃは、厚さ方向にｐ型不純物の濃度勾配を有している。具体的には、チャネル領域１８Ｃでは、フォトダイオードＰＤ側からフローティングディフュージョン部ＦＤ側に向かうにつれて、ｎ型不純物の濃度が低くなっている。しかも、チャネル領域１８Ｃは、厚さ方向の濃度勾配の曲率の符号にプラスとマイナスが混在しない濃度分布となっている。そのため、図２５に示したように、チャネル領域１８Ｃでは、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しておらず、電荷溜まりが存在していない。つまり、チャネル領域１８Ｃは、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度勾配を有している。Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅエピタキシャル結晶成長を行う過程で、厚さ方向に濃度分布を持たせることによって、このようなポテンシャル勾配を形成することが可能である。従って、本変形例でも、フォトダイオードＰＤｂと転送トランジスタＴｒ１とが互いに同一の層内に設けられている場合と比べて、飽和電荷量および感度の特性をより改善することができる。
【００５５】
＜５．第３変形例＞
上記第１および第２の実施の形態ならびにこれらの変形例（第１変形例、第２変形例）において、転送トランジスタＴｒ１と、画素トランジスタＴｒとの間や、隣接する画素トランジスタＴｒ同士の間に素子分離部が設けられていてもよい。例えば、図２６〜図３３に示したように、転送トランジスタＴｒ１と、画素トランジスタＴｒとの間や、隣接する画素トランジスタＴｒ同士の間に、素子分離部２９が設けられていてもよい。素子分離部２９は、エピタキシャル層２０に設けられている。素子分離部２９は、例えば、エピタキシャル層２０に形成したトレンチに絶縁膜、例えばシリコン酸化膜を埋め込んでなるＳＴＩ素子分離領域である。
【００５６】
本変形例では、画素トランジスタＴｒとの間や、隣接する画素トランジスタＴｒ同士の間に、ｐｎ接合領域がほとんど存在しない。これにより、画素トランジスタＴｒとの間や、隣接する画素トランジスタＴｒ同士の間がエピタキシャル層２０となっている場合と比べて、拡散層容量が低減されるので、撮像素子１の変換効率を改善することができる。その結果、感度の特性をより改善することができる。
【００５７】
＜６．第３の実施の形態＞
図３４は、本技術の第３の実施の形態に係る撮像モジュール２の概略構成を表したものである。撮像モジュール２は、上記第１および第２の実施の形態およびそれらの変形例に係る撮像素子１と、撮像素子１から出力された画素信号に対して所定の処理を行う信号処理回路４４とを備えている。撮像素子１および信号処理回路４４は、例えば、１つの配線基板上に実装されている。信号処理回路４４は、例えば、ＤＳＰ(Digital Signal Processor)で構成されている。
【００５８】
本実施の形態では、上記第１または第２の実施の形態およびその変形例に係る撮像素子１が搭載されている。これにより、飽和電荷量および感度の特性が良好な撮像モジュール２を提供することができる。
【００５９】
＜７．第４の実施の形態＞
図３５は、本技術の第４の実施の形態に係る電子機器３の概略構成を表したものである。電子機器３は、上記第３の実施の形態に係る撮像モジュール２と、撮像モジュール２内の撮像素子１に外光を入射させるレンズ４５と、撮像モジュール２の出力を映像として表示する表示装置４６と、撮像モジュール２の出力を記憶する記憶装置４７とを備えている。なお、電子機器３は、記憶装置４７を備えていなくてもよい。この場合に、電子機器３は、外部記憶装置に情報を書き込む書き込み装置を備えていてもよい。
【００６０】
本実施の形態では、上記第３の実施の形態に係る撮像モジュール２が搭載されている。これにより、飽和電荷量および感度の特性が良好な電子機器３を提供することができる。
【００６１】
以上、実施の形態およびその変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００６２】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
シリコン基板内に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードを備えるとともに、
前記シリコン基板上のエピタキシャル層に、前記フォトダイオードで発生した電荷をフローティングディフージョン部に転送する転送トランジスタを備え、
前記転送トランジスタは、前記エピタキシャル層に埋め込まれたゲート電極と、前記ゲート電極を囲むチャネル領域とを含んで構成され、
前記チャネル領域は、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度分布となっている
撮像素子。
（２）
前記チャネル領域は、Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅエピタキシャル結晶成長を行う過程で、厚さ方向に濃度分布を持たせることにより形成されたものである
（１）に記載の撮像素子。
（３）
前記チャネル領域は、厚さ方向の濃度勾配の曲率の符号にプラスとマイナスが混在しない濃度分布となっている
（１）または（２）に記載の撮像素子。
（４）
前記チャネル領域の導電型の種類は、厚さ方向において１つであり、
前記チャネル領域は、単層である
（１）ないし（３）のいずれか一項に記載の撮像素子。
（５）
前記エピタキシャル層は、当該エピタキシャル層を貫通するトレンチを有し、
前記ゲート電極は、前記トレンチを埋め込んで形成されたものであり、
前記チャネル領域は、前記トレンチの側面およびその近傍に形成されている
（１）ないし（４）に記載の撮像素子。
（６）
前記シリコン基板は、前記フォトダイオードの不純物濃度より低濃度の不純物領域を、当該シリコン基板のうち前記フォトダイオードの直上に有しており、
前記トレンチの底面は、前記不純物領域に接している
（５）に記載の撮像素子。
（７）
撮像素子と、
前記撮像素子から出力された画素信号に対して所定の処理を行う信号処理回路と
を備え、
前記撮像素子は、
シリコン基板内に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードを有するとともに、
前記シリコン基板上のエピタキシャル層に、前記フォトダイオードで発生した電荷をフローティングディフージョン部に転送する転送トランジスタを有し、
前記転送トランジスタは、前記エピタキシャル層に埋め込まれたゲート電極と、前記ゲート電極を囲むチャネル領域とを含んで構成され、
前記チャネル領域は、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度分布となっている
電子機器。
（８）
光電変換を行って受光量に応じた電荷を発生するフォトダイオードを含むシリコン基板の上面に、Ｉｎ−Ｓｉｔｕ  Ｄｏｐｅエピタキシャル結晶成長を行うことにより、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度分布を有するエピタキシャル層を形成することと、
前記エピタキシャル層の一部に打ち返しを行うことにより、前記エピタキシャル層のうち、前記フォトダイオードの直上の一部に、厚さ方向において、ポテンシャル勾配の曲率の符号にプラスとマイナスが混在しない濃度分布を有するチャネル領域を形成することと
を含む
撮像素子の製造方法。
（９）
前記チャネル領域は、厚さ方向の濃度勾配の曲率の符号にプラスとマイナスが混在しない濃度分布となっている
（８）に記載の撮像素子の製造方法。
（１０）
前記チャネル領域の導電型の種類は、厚さ方向において１つであり、
前記チャネル領域は、単層である
（８）または（９）に記載の撮像素子の製造方法。
【符号の説明】
【００６３】
１…撮像素子、２…撮像モジュール、３…電子機器、１０…シリコン基板、１０Ａ…不純物領域、１１…画素領域、１２…画素、１２Ａ…読出し回路、１３…垂直駆動回路、１４、カラム処理回路、１５…水平駆動回路、１６…出力回路、１７…駆動制御回路、１８Ｃ，１９Ｃ，３１Ｃ，３２Ｃ…チャネル領域、１８Ｄ…打ち返し層、１８Ｇ，１９Ｇ，３１Ｇ，３２Ｇ…ゲート電極、１９ＳＤ…ソース・ドレイン領域、２０，２０Ｄ…エピタキシャル層、２０Ａ…トレンチ、２１…素子分離領域、２２…裏面ピニング層、２３…表面ピニング層、２４…ゲート絶縁膜、２５…反射防止膜、２６…遮光膜、２７…カラーフィルタ、２８…オンチップレンズ、２９…素子分離部、３３…電荷転送路、３４…層間絶縁膜、３５，３８…電極膜、３６…画素領域形成膜、３７…有機光電変換膜、４１，４２，４３…接続部、４４…信号処理回路、４５…レンズ、４６…表示装置、４７…記憶装置、ＦＤ，ＦＤ２，ＦＤ３…フローティングディフュージョン部、ＰＤ，ＰＤｒ，ＰＤｇ，ＰＤｂ…フォトダイオード、Ｔｒ…画素トランジスタ、Ｔｒ１，Ｔｒ５，Ｔｒ６…転送トランジスタ、Ｔｒ２…リセットトランジスタ、Ｔｒ３…選択トランジスタ、Ｔｒ４…増幅トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2015012241.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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