(57)【要約】      （修正有）【課題】一つのプラグを分割して形成するツインプラグにおいては、ツインプラグ間を分離する絶縁膜のボイドに導電材料が入り込んで上層導電体間のショートを招くことを防止する製造方法を提供する。【解決手段】第１の導電材料２０Ｂからなるツインプラグの分離工程で、第１の導電材料の分離された側面が開口部より幅広のボーイング形状の溝２０Ｔを形成し、溝２０Ｔを塗布膜２３で埋め込んだ後、ボーイング形状の最大幅以下まで全体をエッチバックし、塗布膜２３を除去してから、ツインプラグ間に分離絶縁膜を埋め込むことで、分離絶縁膜にボイドが生じることを防止できる。【選択図】図１２
2015012120.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、第１の方向に延在する複数の第１のラインパターンを形成する工程と、
前記基板上に前記第１のラインパターンを覆って絶縁膜層を形成する工程と、
前記絶縁膜層に、前記第１の方向と異なる第２の方向に延在し、前記第１のラインパターン及び前記基板を露出する第１の溝を形成する工程と、
前記第１の溝内に、前記溝の上端より低い第１の位置まで第１の導電材料を形成する工程と、
前記第１の導電材料上に露出している前記第１の溝の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記第１の導電材料をエッチング分離し、前記第１の導電材料の分離された側壁の一部が開口部より幅広となるボーイング形状で前記第２の方向に延在する第２の溝を形成する工程と、
前記第２の溝内を埋め込むように塗布膜を形成する工程と、
前記塗布膜と前記分離された第１の導電材料を前記ボーイング形状の最大幅以下の第２の位置までエッチングする工程と、
前記塗布膜を除去し、前記第２の溝の前記第２の位置以下に相当する第３の溝を形成する工程と、
前記第３の溝内に、該第３の溝の上端まで分離絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記塗布膜は、ＢＡＲＣ材料である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記塗布膜の除去は、アッシング法により実施される請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の導電材料は、ポリシリコンを含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記分離絶縁膜はＣＶＤ法で形成される請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記分離絶縁膜は、窒化シリコン膜である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の位置は、前記第１のラインパターンの上面よりも上に位置する請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２の位置は、前記第１のラインパターンの上面又はそれ以下に位置する請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の溝は、底部の幅より上部の幅が広いテーパー形状の側壁を有する請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記基板はその表面に互いに分離された２つの導体層を有し、前記第１の溝を形成する工程は、隣接する前記第１のラインパターン間に前記２つの導体層を露出するように形成される請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記基板は半導体基板であって、前記第１および第２の方向と異なる第３の方向に延在する複数の素子分離領域を形成して素子分離された活性領域を規定する工程と、前記活性領域の表面に不純物を導入して拡散層を形成する工程と、前記半導体基板に前記第２の方向に延在する複数の溝を形成し、前記拡散層を分離する工程と、前記溝内にゲート絶縁膜を介してゲート電極を形成する工程と、前記前記ゲート電極の上であって前記溝の上部に絶縁膜を形成する工程をさらに有する請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第１のラインパターンは、前記分離された拡散層の１つに接続されたビット線と、該ビット線を覆う絶縁膜で構成される請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の溝は、前記第３の方向に延在する隣接する素子分離領域で挟まれた活性領域のうち、隣接する前記ビット線にそれぞれ接続された拡散層に挟まれた２つの拡散層を同時に露出するように形成される請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第３の溝の上端より低い第３の位置まで前記分離された第１の導電材料をリセスしてコンタクトプラグを形成する工程と、
前記コンタクトプラグ上のリセスした部分に、第２の導電材料からなるコンタクトパッドを形成する工程を有する請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２の導電材料が金属を含む請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記コンタクトパッドに接続されるシリンダー状の導電体を形成する工程をさらに有する請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記シリンダー状の導電体は、キャパシタの下部電極である請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、詳しくは微細コンタクトプラグの製造方法に関する。
【背景技術】
【０００２】
半導体デバイス、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等のセルにおいては、装置の微細化に伴い微細コンタクトプラグを形成する必要がある。特許文献１には隣接する２つの微細コンタクトプラグ（以下、ツインプラグという）を形成する方法が開示されている。
【０００３】
特許文献１に開示のツインプラグの形成方法は、まず配線間にコンタクト二つ分の大きなスペースを開口し、ドープトポリシリコンなどのプラグ材料を埋設する。その後、実際のプラグ部をマスクして、エッチング分離し、分離部に絶縁膜（分離絶縁膜という）を埋設する。このようなツインプラグの形成方法をツインプラグ法と呼ぶ。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２４３９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１９を参照して、従来技術のツインプラグ法を説明する。
図１９は、特許文献１に記載の方法によって、ポリシリコン埋設体２０Ｂを第１層間膜フィン１６Ｆ側壁の第３サイドウォール２１ＳＷをマスクとして用いてエッチング分離し、ポリシリコン溝２０Ｔを形成し、分離絶縁膜３５でポリシリコン溝２０Ｔを埋め込んだ状態を示している。素子の微細化が進み分離幅が狭くなることで、ポリシリコン溝２０Ｔのアスペクト比が高くなる。高アスペクト比のトレンチ形成においては、分離面が図示するようにボーイング形状（最大幅部分をボーイング形状部２２という）となりやすい。この状態で、分離絶縁膜（窒化シリコン膜）３５をＣＶＤ法などの堆積法で形成すると、ポリシリコン溝２０Ｔ内を分離絶縁膜３５で完全に埋め込むことができず、ボイド（す）３６が生じる。次に、図２０に示すように、全体をエッチバックし、さらに、ポリシリコン埋設体２０Ｂをエッチバックして容量コンタクトプラグ２４（分離絶縁膜３５で分離された１対の容量コンタクトプラグ２４Ａ及び２４Ｂ）を完成させる。このときのエッチバックで、ボイド３６が表面に現れる。エッチバックした容量コンタクトプラグ２４上に容量コンタクトパッド２６を形成すると、容量コンタクトパッド材料２６Ａがボイド３６内に入り込んでしまう。化学機械研磨（Chemical Mechanical Polishing: CMP）で容量コンタクトパッド材料２６Ａを容量コンタクトプラグ２４上のエッチバック部分に埋め込むようにして容量コンタクトパッド２６を形成しても、ボイド３６内に入り込んだ容量コンタクトパッド材料２６Ａは除去できずに残る。その後、図２１に示すように、キャパシタの下部電極となるシリンダー２８を形成したとき、２つの隣り合うシリンダー２８同士がそのボイド３６に入り込んだ容量コンタクトパッド材料２６Ａを通じてショートしてしまい不良となる問題が発生する場合がある。
【０００６】
ＳＯＤ（Spin-On Dielectric）等の塗布絶縁膜を用いれば、ボーイング形状のポリシリコン溝２０Ｔにボイドを形成することなく埋め込むことはできる。しかしながら、これらを用いて分離絶縁膜とすることはできない。これらを分離絶縁膜とするためには、酸化雰囲気下で熱処理する必要があるが、ポリシリコン埋設体２０Ｂと接する塗布絶縁膜を酸化雰囲気下で熱処理すれば、ポリシリコン埋設体２０Ｂが酸化を受けてコンタクト抵抗が上昇してしまい、正常に機能しなくなる。
【課題を解決するための手段】
【０００７】
そこで、本発明では、容量コンタクトプラグ形成時にエッチングでボーイング形状が発生しても、分離絶縁膜にボイドが発生せず、ショート不良を起こすことを解決する新たな製造方法を提供する。
【０００８】
すなわち、本発明の一実施形態によれば、
基板上に、第１の方向に延在する複数の第１のラインパターンを形成する工程と、
前記基板上に前記第１のラインパターンを覆って絶縁膜層を形成する工程と、
前記絶縁膜層に、前記第１の方向と異なる第２の方向に延在し、前記第１のラインパターン及び前記基板を露出する第１の溝を形成する工程と、
前記第１の溝内に、前記溝の上端より低い第１の位置まで第１の導電材料を形成する工程と、
前記第１の導電材料上に露出している前記第１の溝の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記第１の導電材料をエッチング分離し、前記第１の導電材料の分離された側壁の一部が開口部より幅広となるボーイング形状で前記第２の方向に延在する第２の溝を形成する工程と、
前記第２の溝内を埋め込むように塗布膜を形成する工程と、
前記塗布膜と前記分離された第１の導電材料を前記ボーイング形状の最大幅以下の第２の位置までエッチングする工程と、
前記塗布膜を除去し、前記第２の溝の前記第２の位置以下に相当する第３の溝を形成する工程と、
前記第３の溝内に、該第３の溝の上端まで埋め込み絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明の一実施形態によれば、新たなパターニング方法を提供することにより、従来、問題であった分離絶縁膜表面のボイドに入り込んだ導電材料により発生する隣り合う２つのシリンダー間のショートなどの課題を解決することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は平面図を示す。
【図２】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は平面図を示す。
【図３】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は平面図を示す。
【図４】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は平面図を示す。
【図５】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は平面図を示す。
【図６】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は平面図を示す。
【図７】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は平面図を示す。
【図８】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は平面図を示す。
【図９】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は平面図を示す。
【図１０】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は平面図を示す。
【図１１】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は平面図を示す。
【図１２】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は平面図を示す。
【図１３】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は平面図を示す。
【図１４】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は平面図を示す。
【図１５】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は平面図を示す。
【図１６】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は平面図を示す。
【図１７】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は平面図を示す。
【図１８】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｃ）は平面図を示す。
【図１９】本発明の従来技術の課題を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は平面図を示す。
【図２０】本発明の従来技術の課題を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は平面図を示す。
【図２１】本発明の従来技術の課題を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｃ）は平面図を示す。
【発明を実施するための形態】
【００１１】
本発明の実施形態例について図面を参照して詳細に説明する。以下の実施形態例では、メモリセルにおける容量コンタクトプラグの製造の場合について説明するが、本発明はこれに限定されず、コンタクトプラグの上層と下層のピッチが異なる場合や、微細ピッチで形成する必要があるコンタクトプラグの何れにも適用することができる。
【００１２】
〔実施形態例１〕
図１〜図１８を参照して、本発明の実施形態例１の製造方法を説明する。
半導体基板に対して平行な平面上において、Ｘ方向、Ｘ方向に直交するＹ方向を、図１（Ｃ）に示すように定義する。メモリセルの素子形成領域が延在する方向をα方向、α方向に直交するβ方向として、それぞれ図１（Ｃ）のように定義する。また、半導体基板に対して垂直な方向をＺ方向とする。なお、Ｘ方向が第１の方向に相当し、Ｙ方向が第２の方向に相当する。また、α方向を第３の方向、β方向を第４の方向とする。
【００１３】
各図における分図（Ｃ）はそれぞれの工程における上面図を示す。各図における分図（Ａ）は各図（Ｃ）に示すＸ方向に沿ったＸ１−Ｘ１’線で切った半導体基板に垂直な断面図を示す。各図（Ｂ）又は（Ｂ１）は、各図（Ｃ）に示すＹ方向に沿ったＹ１−Ｙ１’線で切った半導体基板に垂直な断面図を示す。各図（Ｂ２）は、各図（Ｃ）に示すＹ方向に沿ったＹ２−Ｙ２’線で切った半導体基板に垂直な断面図を示す。
【００１４】
〔図１工程〕
半導体基板１に、素子分離膜２から成る素子分離領域Ｉを形成する。半導体基板１にはシリコン基板を、素子分離膜２にはシリコン酸化膜を用いる。素子分離領域Ｉにより区画されて、半導体基板１から成る素子形成領域Ａが画定される。素子形成領域Ａは、平面上、Ｘ方向（第１の方向）から傾いたα方向（第３の方向）に延在する形状を有し、β方向（第４の方向）に所定の間隔で繰り返し配置される。なお、本実施形態例では、Ｐ型の半導体基板を用いるとする。
【００１５】
〔図２工程〕
素子形成領域Ａの表面領域に不純物を導入して、トランジスタのソース又はドレインとなる拡散層３を形成する。不純物にはリンを用い、イオン注入法により、エネルギー３０ＫｅＶ、ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２で導入した。拡散層３の深さは、完成時において、埋め込みゲート電極の上面の位置と同程度の位置になるように、ドーズ量、エネルギーは調整される。その後、基板上にマスク絶縁膜４を形成する。材料はシリコン酸化膜で、膜厚は５０ｎｍとする。さらに、半導体基板にゲートトレンチを形成するための第１レジスト開口部５Ａが形成された第１レジストマスク５を形成する。第１レジスト開口部５Ａのパターンは、Ｘ方向に開口幅Ｓ４＝４０ｎｍを持ち、Ｙ方向に延在して開口される形状を有し、Ｘ方向にピッチ８０ｎｍで配列される。隣接する第１レジスト開口部の間には、幅Ｌ４＝４０ｎｍでＹ方向に延在する第１レジストマスク５が形成される。なお、本実施形態１では、最小加工寸法Ｆを４０ｎｍとし、第１レジストマスク５は、Ｆ値を用いたライン・アンド・スペースパターンで形成されている。第１レジストマスク５を用いて、マスク絶縁膜４をエッチングする。素子形成領域Ａでは半導体基板１（拡散層３）、素子分離領域Ｉでは素子分離膜２が露出する。
【００１６】
引き続き、露出した半導体基板１、素子分離膜２をエッチングして、トレンチを形成する。このトレンチをゲートトレンチ６と呼ぶ。ゲートトレンチ６は、半導体基板１から素子分離膜２にかけて連続的に形成される。素子形成領域Ａに形成されたゲートトレンチ６Ａと、素子分離領域Ｉに形成されたゲートトレンチ６Ｉは略同じ深さになるように形成され、半導体基板主表面から２００ｎｍの深さに形成した。
【００１７】
α方向に延在して形成されていた素子形成領域Ａは、ゲートトレンチ６ＡによりＸ方向に分離されて、平面形状が平行四辺形を有するピラー状の半導体に分離される（半導体ピラー１Ｐと呼ぶ）。同様に、α方向に延在して形成されていた素子分離領域Ｉは、ゲートトレンチ６ＩによりＸ方向に分離されて、平面形状が平行四辺形を有するピラー状の素子分離膜に分離される（絶縁体ピラー２Ｐと呼ぶ）半導体ピラー１Ｐと絶縁体ピラー２ＰはＹ方向に交互に列状に並んで形成される。ここで、図２（Ｃ）の紙面中央のゲートトレンチを分離部ゲートトレンチ６Ｓ、他の２本一対のゲートトレンチをＴｒ部ゲートトレンチ６Ｔと呼ぶ。
【００１８】
〔図３工程〕
第１レジストマスク５を除去する。ゲートトレンチ６内に露出した半導体基板表面に、ゲート絶縁膜７を形成する。ゲート絶縁膜７はシリコン酸化膜で、熱酸化法で５ｎｍ形成した。なお、ゲート絶縁膜７の材料はこれに限定されず、シリコン酸窒化膜や高誘電率膜などを用いても良い。また、形成方法は熱酸化法に限定されず、ＣＶＤ法、ＡＬＤ法などを用いても良い。
【００１９】
ゲート電極材料として、バリア層としての窒化チタン膜とメタル層としてのタングステン膜を順次、形成する。膜厚は、それぞれ５ｎｍ、６０ｎｍ形成した。ここで、窒化チタン膜をゲート窒化チタン膜８Ｂ、タングステン膜をゲートタングステン膜８Ｍと呼ぶ。なお、ゲート電極材料としては、これらに限定されず、ドープトシリコン膜、その他の高融点金属膜や、またこれらの積層膜などを用いても良い。
【００２０】
ゲートタングステン膜８Ｍとゲート窒化チタン膜８Ｂを順次エッチバックして埋め込みゲート電極８を形成する。このエッチバックは、ゲートタングステン膜８Ｍ上面及びゲート窒化チタン膜８Ｂ面の位置が、半導体基板主表面から、略１００ｎｍリセスするように行う。埋め込みゲート電極８の、ゲートトレンチ６底部からの高さは１００ｎｍに形成される。
【００２１】
ゲートトレンチ６内の埋め込みゲート電極８の上に形成されたリセス部分を埋め込むように、シリコン窒化膜を５０ｎｍ形成する。このシリコン窒化膜を埋め込み窒化膜９と呼ぶ。引き続き、埋め込み窒化膜９をエッチバックして、ゲートトレンチ６の埋め込みゲート電極８の上に、埋め込み窒化膜９を埋め込んで、マスク絶縁膜４上の埋め込み窒化膜９を除去する。平面で見ると、幅（上記Ｓ４）が４０ｎｍの埋め込み窒化膜９と、幅（上記Ｌ４）が４０ｎｍのマスク絶縁膜４が、Ｘ方向に交互に形成される。Ｔｒ部ゲートトレンチ６Ｔ内の埋め込みゲート電極８は、それぞれ隣接する拡散層３共にトランジスタを構成する。分離部ゲートトレンチ６Ｓ内の埋め込みゲート電極８は素子分離用のダミーゲートである。
【００２２】
〔図４工程〕
マスク絶縁膜４をエッチングして、マスク絶縁膜４の下に存在していたＴｒ部ゲートトレンチ６Ｔ間のソース拡散層３Ｓ上面、素子分離膜２の上面を露出させる開口部を形成する。この開口部を、ビット線コンタクト開口部１１と呼ぶ。エッチングは、シリコン窒化膜とシリコン酸化膜のエッチング速度が概ね同じ速度を持つような条件で行い、マスク絶縁膜４をエッチングすると共に、第２レジストマスク１０で開口された埋め込み窒化膜９もエッチング除去し、エッチングされた埋め込み窒化膜９の上面とソース拡散層３Ｓ上面が概ね同じ高さになるようにエッチングを行う。エッチングの断面形状は、図４（Ａ）に示されるように、テーパー形状となるように行うのが好ましい。これは、次に形成されるビット線が段差部で断線するのを防止するため、さらにビット線のパターニングの際に、段差部でエッチング残りが発生するのを抑制するためである。
【００２３】
〔図５工程〕
第２レジストマスク１０を除去した後、ビット線１２材料として、ポリシリコン膜、窒化タングステン膜、タングステン膜を順次４０ｎｍ、１０ｎｍ、４０ｎｍ形成し（それぞれビット線ポリシリコン膜１２ａ、ビット線窒化タングステン膜１２ｂ、ビット線タングステン膜１２ｃと呼ぶ）、その上にシリコン窒化膜から成るハードマスクを１５０ｎｍ形成する（ビット線ハードマスク１３と呼ぶ）。これにより開口されたビット線コンタクト開口部１１で露出したソース拡散層３Ｓと、ビット線ポリシリコン膜１２ａが電気的に接続される。なお、ビット線ハードマスク１３の膜厚は、後工程で形成される容量コンタクトプラグの上面及び下面の中心位置の所望のずれ量が得られるように適宜調整される。
【００２４】
その後、ビット線ハードマスク１３をマスクに、ビット線タングステン膜１２ｃ、ビット線窒化タングステン膜１２、ビット線ポリシリコン膜１２ａを順次エッチングして、ビット線１２を形成する。なお、以下の説明において、ビット線ハードマスク１３を含んで単にビット線１２と言うことがある。
【００２５】
〔図６工程〕
ビット線１２の表面から基板上を覆ってシリコン窒化膜を１０ｎｍ形成する。このシリコン窒化膜を第１サイドウォール膜と呼ぶ。第１サイドウォール膜をエッチバックして、ビット線の側壁に第１サイドウォール１５を形成する。
【００２６】
その後、ビット線間を埋め込むように、シリコン酸化膜を成長する。このシリコン酸化膜を第１層間膜（第１の絶縁層）１６と呼ぶ。ＣＭＰ法により第１層間膜を研磨して、表面を平坦化する。ビット線ハードマスク１３上に約１５０ｎｍの厚さの第１層間膜１６が残るように形成する。次に、第１層間膜１６にＹ方向（第２の方向）に延在する溝（第１の溝）を形成するためのエッチングマスクとなるレジストマスクを第１層間膜１６上に形成する。このレジストマスクを第３レジストマスク１７と呼ぶ。第３レジストマスク１７は、先ほどのビット線コンタクト開口部１１の上方に位置するように形成する。
【００２７】
〔図７工程〕
第３レジストマスク１７をマスクに第１層間膜１６をエッチングして、第１の溝と共にビット線に対して自己整合的に開口部を形成する。この開口部を容量コンタクトホール１８と呼ぶ。エッチングは、シリコン窒化膜に対して選択比がとれる条件を用いて行い、ビット線１２の上面のビット線ハードマスク１３、ビット線の側壁の第１サイドウォール１５を残存させビット線１２を露出しないように行う。基板上では、マスク絶縁膜４も除去されてドレイン拡散層３Ｄ、埋め込み窒化膜９上面が露出される。
【００２８】
ドレイン拡散層３Ｄは、平面で見て左右がＴｒ部ゲートトレンチ６Ｔと分離部ゲートトレンチ６Ｓにより画定され、上下がビット線１２により画定された領域に形成されている。そして、ドレイン拡散層３Ｄは分離部ゲートトレンチ６Ｓを挟んでＸ方向に隣接されて対になるように形成されている。この隣接し合うドレイン拡散層同士は、分離部ゲートトレンチ６ＳのＸ方向の中央線上の所定の位置を中心にして点対称に形成されている。この隣接して形成された２つのドレイン拡散層（たとえば、３Ｄ１−Ｒ（第１の拡散領域）と３Ｄ２−Ｌ（第２の拡散領域））を、隣接ドレイン拡散層対（３Ｄ−Ｐａｉｒ）と呼ぶ。隣接ドレイン拡散層対は、Ｙ方向に同じピッチで、繰り返して配置される。隣接ドレイン拡散層対の中央には、幅Ｆを持つ分離部ゲートトレンチ６ＳがＹ方向に直線状に延在するように横切り、隣接ドレイン拡散層対は分離部ゲートトレンチ６Ｓにより分離されている。分離部ゲートトレンチ６ＳのＸ方向の長さはＦで形成されているので、隣接ドレイン拡散層間の分離幅はＦで形成されている。
【００２９】
本実施形態例では、容量コンタクトホール１８のＸ方向の断面形状は、開口幅が、上部よりも底部の方が小さくなるよう行い、レジストマスクの下に残る第１層間膜１６の断面形状が台形状の裾引き形状になるように形成した。この第３レジストマスク１７の下に残存する第１層間膜１６を第１層間膜フィン１６Ｆと呼ぶ。第１層間膜フィン１６Ｆは、Ｘ方向断面が台形状で、Ｙ方向にはビット線１２の上を跨いで延在して形成される。ビット線上の部分での第１層間膜フィン１６Ｆは、ビット線ハードマスク１３上に約１５０ｎｍの高さを持つ。
【００３０】
ここで、第１層間膜１６のエッチング条件を最適化することで、４５°程度まで所望のテーパー角に調節することができる。この結果、容量コンタクトホール１８は、Ｙ方向が第１サイドウォール１５で覆われたビット線１２で挟まれ、Ｘ方向はシリコン酸化膜から成る第１層間膜フィン１６Ｆで挟まれて形成され、底部には隣接ドレイン拡散層対の上のマスク絶縁膜４と分離部ゲートトレンチ６の上の埋め込み窒化膜９とＴｒ部ゲートトレンチ６の上の埋め込み窒化膜９が露出する。
【００３１】
容量コンタクトホール１８内、ビット線１２上、第１層間膜フィン１６Ｆ上を覆うようにシリコン窒化膜を形成する。このシリコン窒化膜を第２サイドウォール膜と呼ぶ。第２サイドウォール膜をエッチバックして、容量コンタクトホール１８内の側壁であるビット線１２の第１サイドウォール１５側壁、第１層間膜フィン１６Ｆの側壁に第２サイドウォール１９を形成するとともに、半導体基板１上の第２サイドウォール膜を除去して、半導体基板１上面を露出させる。この第２サイドウォール１９は、次工程で形成するポリシリコン膜とドレイン拡散層３Ｄが電気的な短絡を引き起こすことを防止するために形成された。この工程を経て、容量コンタクトホール１８は、Ｙ方向はシリコン窒化膜（第２サイドウォール１９）で覆われたビット線で挟まれ、Ｘ方向はシリコン酸化膜から成る第１層間膜フィン１６Ｆで挟まれて形成され、底部に半導体基板１上面が露出する。
【００３２】
〔図８工程〕
容量コンタクトホール１８の内壁上に、ポリシリコン膜を形成する。さらにポリシリコン膜を、第１層間膜フィン１６Ｆ上面が露出するように、第１の位置までエッチバックを行い、第１層間膜フィン１６Ｆの間の領域内にポリシリコン膜を埋め込む。この埋め込まれたポリシリコン膜を、ポリシリコン埋設体２０Ｂと呼ぶ。各容量コンタクトホール１８内にポリシリコン埋設体２０Ｂが形成される。図８（Ｂ）に示すように、ビット線１２上には約５０ｎｍのポリシリコン埋設体２０Ｂが覆っており、ビット線（ビット線ハードマスク１３）上面は露出していない。ビット線を露出させないことにより、図１０工程で形成する第３サイドウォールが第１の溝内に均等に形成でき、また、ビット線側壁に残ることを防止できる。基板上面では、第１層間膜フィン１６Ｆの上部約１００ｎｍの部分が突き出し、この突き出した第１層間膜フィン１６ＦはＹ方向に延在して形成されている。
【００３３】
〔図９工程〕
露出している、高さ約１００ｎｍの第１層間膜フィン１６Ｆの側面、上面から、ポリシリコン埋設体２０Ｂ上を覆うように、シリコン窒化膜を形成する。このシリコン窒化膜を第３サイドウォール膜２１と呼ぶ。第３サイドウォール膜２１は、Ｘ方向に隣接する第１層間膜フィン１６Ｆ間に凹部２１ｃが形成される膜厚で形成する。なお、第３サイドウォール膜２１の膜厚は、図１１工程で形成するポリシリコン溝の開口幅に応じて調整する。
【００３４】
〔図１０工程〕
第３サイドウォール膜２１をエッチバックして、第１層間膜フィン１６Ｆ側壁に第３サイドウォール２１ＳＷを形成する。第３サイドウォール２１ＳＷのＸ方向の幅Ｗ２１は６０ｎｍに形成された。第３サイドウォール２１ＳＷに挟まれて、ポリシリコン埋設体２０Ｂの上面に、Ｘ方向開口幅Ｓ２１が４０ｎｍを持つ部分が露出される。この開口部を第３サイドウォール開口部２１Ａと呼ぶ。第３サイドウォール開口部２１ＡはＹ方向に延在して開口され、開口部ではポリシリコン埋設体２０Ｂ上面が露出される。
【００３５】
〔図１１工程〕
第３サイドウォール２１ＳＷ、第１層間膜フィン１６Ｆをマスクにして、第３サイドウォール開口部２１Ａに露出されたポリシリコン埋設体２０Ｂを異方性条件でドライエッチングして、ポリシリコン埋設体に第２の溝部を形成する。この時、ポリシリコン埋設体２０Ｂは、開口上部よりも下の部分で開口幅より広くなるボーイング形状（最大幅部分をボーイング形状部２２という）となりやすい。上記のようにしてポリシリコン埋設体２０Ｂに形成された第２の溝部をポリシリコン溝２０Ｔと呼ぶ。ポリシリコン埋設体２０Ｂは、ポリシリコン溝２０ＴによりＸ方向左右に分離される。
【００３６】
〔図１２工程〕
露出している、第３サイドウォール２１ＳＷ、およびポリシリコン溝２０Ｔを埋め込み、上面に露出した第１層間膜フィン１６Ｆ、第２サイドウォール１９を覆うように、塗布膜２３を形成する。この時、ポリシリコン埋設体２０Ｂのポリシリコン溝２０Ｔの内壁面がボーイング形状になっていても、塗布膜２３は図１９に示したようなボイド３６を形成することなくポリシリコン溝２０Ｔを埋め込むことができる。塗布膜２３としてはレジストの反射防止膜（ＢＡＲＣ膜）を好適に用いることができる。特に有機系のＢＡＲＣ膜、例えば、ポリスルホン、ポリウレア、ポリウレアスルホン、ポリアクリル酸塩、ポリ（ビニルピリジン）などが好ましい。ＢＡＲＣ膜以外にも図１３工程のエッチバックが可能で、除去の容易な材料であればいずれの材料も使用することができる。
【００３７】
〔図１３工程〕
塗布膜２３、第２サイドウォール１９、第１層間膜フィン１６Ｆ、第３サイドウォール２１ＳＷ、および分離されたポリシリコン埋設体２０Ｂを、ビット線の上部のビット線ハードマスク１３上面が露出し、さらにボーイング形状の最大幅（ボーイング形状部２２）以下の位置（第２の位置）まで、エッチバックを行う。このエッチバックによりポリシリコン埋設体２０ＢはＹ方向にも分離され、容量コンタクトホール１８内にツインプラグが形成される。エッチバック後のポリシリコン埋設体２０Ｂを容量コンタクトプラグ２４と呼ぶ。また、一つの容量コンタクトホール１８で分離された容量コンタクトプラグ２４を第１容量コンタクトプラグ２４Ａと第２容量コンタクトプラグ２４Ｂと呼ぶ。
【００３８】
〔図１４工程〕
次に塗布膜（ＢＡＲＣ膜）２３をアッシングや剥離液などにより除去する。これにより、ボーイング形状ではない分離された第１容量コンタクトプラグ２４Ａと第２容量コンタクトプラグ２４Ｂの間に、ポリシリコン溝２０Ｔの第２の位置以下に相当する第３の溝２４Ｔが形成される。第３の溝２４Ｔの底面には、分離部ゲートトレンチ６Ｓ内の埋め込み窒化膜９が露出する。なお、アッシングにより塗布膜２３を除去する場合、ポリシリコンである容量コンタクトプラグ２４の表面が酸化されるが、低温プラズマアッシングによれば、酸化量は僅かであり、容量コンタクトプラグ２４としての機能を損なうことはない。
【００３９】
〔図１５工程〕
第３の溝２４Ｔを埋め込み、上面に露出した容量コンタクトプラグ２４、第１層間膜フィン１６Ｆ、第２サイドウォール１９を覆うように、分離絶縁膜２５をＣＶＤ法などの堆積法で形成する。この時、第３の溝２４Ｔはボーイング形状になっていないため分離絶縁膜２５はボイドを形成すること無く第３の溝２４Ｔを埋め込むことができる。分離絶縁膜としては、ポリシリコンからなる容量コンタクトプラグ２４の酸化を抑制する観点から窒化シリコン膜であることが好ましい。
【００４０】
〔図１６工程〕
分離絶縁膜２５、第１層間膜フィン１６Ｆ、および第２サイドウォール１９を、容量コンタクトプラグ２４上面が露出するまで、エッチバックする。その後、容量コンタクトプラグ２４を分離絶縁膜２５、第２サイドウォール１９の側壁が少し露出する位置（第３の溝の上端（第２の位置）より低い第３の位置）までエッチングし、完全に電気的に分離する。
【００４１】
〔図１７工程〕
容量コンタクトホール１８内の容量コンタクトプラグ２４上にタングステン等の金属を含む第２の導電材料を成膜し、ＣＭＰ法により研磨除去して、容量コンタクトホール内に容量コンタクトパッド２６を形成する。
【００４２】
この時、分離絶縁膜２５にボイドは発生していないため、図２１に示したようなショートしてしまう問題は発生しない。
【００４３】
〔図１８工程〕
容量コンタクトパッド２６を上にキャパシタ素子の下部電極となるシリンダー２８を形成する。その後、図示していない容量絶縁膜、上部電極を形成してキャパシタ素子を完成し、さらに配線形成工程を繰り返すことで多層配線を形成し、半導体装置１００を形成する。
【００４４】
なお、図示していないが、容量コンタクトパッド２６上にはシリンダー２８を形成する型枠となる層間絶縁膜や、シリンダー２８の外壁を露出させるために型枠となる層間絶縁膜を除去する際に下層の絶縁膜（例えば第１層間膜フィン１６Ｆ）を保護するためのストッパ膜などが形成される。ストッパ膜を形成する場合にもシリンダー２８形成のためのシリンダーホール間に図２１に示したボイド３６に入り込んだコンタクトパッド材料２６Ａが延在するため、本発明の方法はこのような場合にも効果を奏する。
【００４５】
以上の実施形態例では、ＤＲＡＭ等のメモリセルに接続される容量コンタクトプラグの形成方法について説明したが、本発明はこの実施形態例のみに限定されず、基板上に下層導体と上層導体とを繋ぐコンタクトプラグをツインプラグ法で形成する場合に適用できる。このとき、ビット線に代えて第１の方向に延在するラインパターン状の絶縁膜などを用いて本発明の方法を実施することができる。ビット線やラインパターン状の絶縁膜をまとめて第１のラインパターンと称する。
【符号の説明】
【００４６】
１  半導体基板
１Ｐ  半導体ピラー
２  素子分離膜
２Ｐ  絶縁体ピラー
３  拡散層
３Ｓ  ソース拡散層（第３の拡散領域）
３Ｄ  ドレイン拡散層
３Ｄ１−Ｌ  ドレイン拡散層（第１の拡散領域）
３Ｄ２−Ｒ  ドレイン拡散層（第２の拡散領域）
４  マスク絶縁膜
５  第１レジストマスク
５Ａ  第１レジスト開口部
６  ゲートトレンチ
７  ゲート絶縁膜
８  埋め込みゲート電極
８Ｂ  バリア層
８Ｍ  メタル層
９  埋め込み窒化膜
１０  第２レジストマスク
１１  ビット線コンタクト開口部
１２  ビット線
１２ａ  ビット線ポリシリコン膜
１２ｂ  ビット線窒化タングステン膜
１２ｃ  ビット線タングステン膜
１３  ビット線ハードマスク
１５  第１サイドウォール
１６  第１層間膜
１６Ｆ  第１層間膜フィン
１７  第３レジストマスク
１８  容量コンタクトホール
１９  第２サイドウォール
２０Ｂ  ポリシリコン埋設体
２０Ｔ  ポリシリコン溝
２１  第３サイドウォール膜
２１ＳＷ  第３サイドウォール
２１Ａ  第３サイドウォール開口部
２２  ボーイング形状部
２３  塗布膜
２４  容量コンタクトプラグ
２４Ａ  第１容量コンタクトプラグ
２４Ｂ  第２容量コンタクトプラグ
２５  分離絶縁膜
２６  容量コンタクトパッド
２８  シリンダー（キャパシタ下部電極）
１００  半導体装置
Ｓ２１  第３サイドウォール開口幅
Ｗ２１  第３サイドウォール幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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