(57)【要約】【課題】画素の特性を向上させる。【解決手段】画素は、光を光電変換して電荷を発生する光電変換部と、光電変換部の外周を囲うように、光電変換部が形成される半導体基板を掘り込んで形成される遮光部と、光電変換部で発生した電荷を転送する転送トランジスタとを少なくとも有する。そして、電荷蓄積時に、遮光部には電荷に反発する電位が供給されるとともに、転送トランジスタのゲート電極には電荷に反発する電位が供給され、電荷転送時に、遮光部には電荷に反発する電位が供給されるとともに、転送トランジスタのゲート電極には電荷を引き寄せる電位が供給される。本技術は、例えば、CMOSイメージセンサに適用できる。【選択図】図３
2015012126.tif 000002
【特許請求の範囲】
【請求項１】
光を光電変換して電荷を発生する光電変換部と、
前記光電変換部の外周を囲うように、前記光電変換部が形成される半導体基板を掘り込んで形成される遮光部と、
前記光電変換部で発生した電荷を転送する転送トランジスタと
を備え、
前記光電変換部に電荷を蓄積する電荷蓄積時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷に反発する電位が供給され、
前記光電変換部から電荷を転送する電荷転送時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷を引き寄せる電位が供給される
固体撮像素子。
【請求項２】
前記光電変換部が形成される半導体基板に対して、前記光電変換部に光が入射する光入射面側に積層される光透過性を有する導電膜をさらに備え、
前記電荷蓄積時および前記電荷転送時に、前記導電膜には前記電荷に反発する電位が供給される
請求項１に記載の固体撮像素子。
【請求項３】
前記光電変換部が形成される半導体基板に対して、前記光電変換部に光が入射する光入射面側の反対となる反対面側に平面的に積層される平面電極をさらに備え、
前記電荷蓄積時に、前記平面電極には前記電荷に反発する電位が供給され、
前記電荷転送時に、前記平面電極には前記電荷を引き寄せる電位が供給される
請求項１に記載の固体撮像素子。
【請求項４】
前記遮光部の一部は、前記光電変換部が形成される半導体基板に対して、前記光電変換部に光が入射する光入射面側に形成され、前記遮光部の他の一部は、前記光入射面側の反対となる反対面側に形成されており、それぞれ独立して電位が供給される
請求項１に記載の固体撮像素子。
【請求項５】
前記光電変換部が形成される半導体基板に対して、前記光電変換部に光が入射する光入射面側に積層される光透過性を有する導電膜と、
前記光電変換部が形成される半導体基板に対して、前記光電変換部に光が入射する光入射面側の反対となる反対面側に平面的に積層される平面電極と
をさらに備え、
前記遮光部の一部は、前記光電変換部が形成される半導体基板に対して、前記光電変換部に光が入射する光入射面側に形成され、前記遮光部の他の一部は、前記光入射面側の反対となる反対面側に形成されており、
前記転送トランジスタのゲート電極、前記導電膜、前記平面電極、前記遮光部の一部、および前記遮光部の他の一部に、独立して電位が供給される
請求項１に記載の固体撮像素子。
【請求項６】
光を光電変換して電荷を発生する光電変換部と、前記光電変換部の外周を囲うように、前記光電変換部が形成される半導体基板を掘り込んで形成される遮光部と、前記光電変換部で発生した電荷を転送する転送トランジスタとを備える固体撮像素子の駆動方法であって、
前記光電変換部に電荷を蓄積する電荷蓄積時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷に反発する電位が供給され、
前記光電変換部から電荷を転送する電荷転送時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷を引き寄せる電位が供給される
ステップを含む駆動方法。
【請求項７】
光を光電変換して電荷を発生する光電変換部と、
前記光電変換部の外周を囲うように、前記光電変換部が形成される半導体基板を掘り込んで形成される遮光部と、
前記光電変換部で発生した電荷を転送する転送トランジスタと
を有し、
前記光電変換部に電荷を蓄積する電荷蓄積時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷に反発する電位が供給され、
前記光電変換部から電荷を転送する電荷転送時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷を引き寄せる電位が供給される
固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は固体撮像素子および駆動方法、並びに電子機器に関し、特に、画素の特性を向上させることができるようにした固体撮像素子および駆動方法、並びに電子機器に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。固体撮像素子は、光電変換を行うＰＤ（photodiode：フォトダイオード）と複数のトランジスタとが組み合わされた画素を有しており、平面的に配置された複数の画素から出力される画素信号に基づいて画像が構築される。
【０００３】
例えば、固体撮像素子では、ＰＤに蓄積された電荷が、ＰＤと増幅トランジスタのゲート電極との接続部に設けられる所定の容量を有するＦＤ（Floating Diffusion：フローティングディフュージョン）部に転送される。そして、ＦＤ部に保持されている電荷のレベルに応じた信号が画素から読み出され、コンパレータを有するＡＤ（Analog Digital）変換回路によってＡＤ変換されて出力される。
【０００４】
また、近年、固体撮像素子は多画素化する傾向が有り、チップサイズを変更することなく画素微細化を図る際に、光入射特性が悪化してしまい、画素間に混色が発生することが懸念されている。
【０００５】
例えば、特許文献１には、画素間の混色を削減するために、ＰＤの光が入射する側に画素間素子分離と画素遮光膜とを埋め込むことによって、光学的および電気的に素子分離を行う固体撮像素子が開示されている。また、特許文献２には、固定電荷膜を採用することで、暗電流の発生を抑制する固体撮像素子が開示されている。
【０００６】
また、固体撮像素子において、埋め込み技術を採用することで、画素間の混色を大きく減少させることが可能なことが知られている。
【０００７】
さらに、特許文献３には、通常の画素の駆動信号以外に、例えば、トレンチ部に埋め込まれたポリシリコンに電圧を印加することにより、電荷の転送をアシストする固体撮像素子が開示されている。また、トレンチ部に電圧を印加することにより、暗電流の抑制を図り、飽和電荷量を向上させ、低電圧駆動を実現することができる。
【０００８】
また、特許文献４には、ＰＤの上下に電極を設けて適切な電圧を印加することにより、暗電流の抑制を図り、飽和電荷量を向上させることができる固体撮像素子が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１６９９１１号公報
【特許文献２】特開２０１１−４０５３１号公報
【特許文献３】特開２００４−３０６１４４号公報
【特許文献４】特開２００７−２５８０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、上述したような固体撮像素子では、遮光膜に電位を印加することが想定されていないとともに、画素の微細化を進める際に光学的な画素間の混色が悪化することが懸念される。これにより、画素の特性が低下してしまう。
【００１１】
本開示は、このような状況に鑑みてなされたものであり、画素の特性を向上させることができるようにするものである。
【課題を解決するための手段】
【００１２】
本開示の一側面の固体撮像素子は、光を光電変換して電荷を発生する光電変換部と、前記光電変換部の外周を囲うように、前記光電変換部が形成される半導体基板を掘り込んで形成される遮光部と、前記光電変換部で発生した電荷を転送する転送トランジスタとを備え、前記光電変換部に電荷を蓄積する電荷蓄積時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷に反発する電位が供給され、前記光電変換部から電荷を転送する電荷転送時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷を引き寄せる電位が供給される。
【００１３】
本開示の一側面の駆動方法は、光を光電変換して電荷を発生する光電変換部と、前記光電変換部の外周を囲うように、前記光電変換部が形成される半導体基板を掘り込んで形成される遮光部と、前記光電変換部で発生した電荷を転送する転送トランジスタとを備える固体撮像素子の駆動方法であって、前記光電変換部に電荷を蓄積する電荷蓄積時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷に反発する電位が供給され、前記光電変換部から電荷を転送する電荷転送時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷を引き寄せる電位が供給されるステップを含む。
【００１４】
本開示の一側面の電子機器は、光を光電変換して電荷を発生する光電変換部と、前記光電変換部の外周を囲うように、前記光電変換部が形成される半導体基板を掘り込んで形成される遮光部と、前記光電変換部で発生した電荷を転送する転送トランジスタとを有し、前記光電変換部に電荷を蓄積する電荷蓄積時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷に反発する電位が供給され、前記光電変換部から電荷を転送する電荷転送時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷を引き寄せる電位が供給される固体撮像素子を備える。
【００１５】
本開示の一側面においては、光電変換部に電荷を蓄積する電荷蓄積時に、遮光部には電荷に反発する電位が供給されるとともに、転送トランジスタのゲート電極には電荷に反発する電位が供給され、光電変換部から電荷を転送する電荷転送時に、遮光部には電荷に反発する電位が供給されるとともに、転送トランジスタのゲート電極には電荷を引き寄せる電位が供給される。
【発明の効果】
【００１６】
本開示の一側面によれば、画素の特性を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】画素の第１の構成例を示す図である。
【図３】電荷蓄積時および電荷転送時において印加される電位の作用を説明する図である。
【図４】画素の回路構成を示す図である。
【図５】画素に供給される駆動信号と画素の各部における電位とを示す図である。
【図６】画素の第２の構成例を示す図である。
【図７】電荷蓄積時および電荷転送時において印加される電位の作用を説明する図である。
【図８】画素の回路構成を示す図である。
【図９】画素に供給される駆動信号と画素の各部における電位とを示す図である。
【図１０】画素の第３の構成例を示す図である。
【図１１】電荷蓄積時および電荷転送時において印加される電位の作用を説明する図である。
【図１２】画素の回路構成を示す図である。
【図１３】画素に供給される駆動信号と画素の各部における電位とを示す図である。
【図１４】画素の第４の構成例を示す図である。
【図１５】電荷蓄積時および電荷転送時において印加される電位の作用を説明する図である。
【図１６】画素の回路構成を示す図である。
【図１７】画素に供給される駆動信号と画素の各部における電位とを示す図である。
【図１８】画素の第５の構成例を示す図である。
【図１９】電荷蓄積時および電荷転送時において印加される電位の作用を説明する図である。
【図２０】画素の回路構成を示す図である。
【図２１】画素に供給される駆動信号と画素の各部における電位とを示す図である。
【図２２】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１９】
図１は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
【００２０】
図１に示すように、固体撮像素子１１はCMOS型固体撮像素子であり、画素アレイ部１２、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７を備えて構成される。
【００２１】
画素アレイ部１２は、アレイ状に配置された複数の画素２１を有しており、画素２１の行数に応じた複数の水平信号線２２を介して垂直駆動部１３に接続され、画素２１の列数に応じた複数の垂直信号線２３を介してカラム処理部１４に接続されている。即ち、画素アレイ部１２が有する複数の画素２１は、水平信号線２２および垂直信号線２３が交差する点にそれぞれ配置されている。
【００２２】
垂直駆動部１３は、画素アレイ部１２が有する複数の画素２１の行ごとに、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して順次供給する。
【００２３】
カラム処理部１４は、垂直信号線２３を介して、それぞれの画素１２から出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素２１の受光量に応じた画素データを取得する。
【００２４】
水平駆動部１５は、画素アレイ部１２が有する複数の画素２１の列ごとに、それぞれの画素２１から取得された画素データをカラム処理部１４から出力させるための駆動信号を、カラム処理部１４に順次供給する。
【００２５】
出力部１６には、水平駆動部１５の駆動信号に従ったタイミングでカラム処理部１４から画素データが供給され、出力部１６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。
【００２６】
駆動制御部１７は、固体撮像素子１１の内部の各ブロックの駆動を制御する。例えば、駆動制御部１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
【００２７】
図２は、固体撮像素子１１が有する画素２１の第１の構成例を示す図である。
【００２８】
図２Ａには、第１の構成例である画素２１の断面的な構成例が示されている。なお、図２Ａにおける上側から画素２１に対して光が入射し、以下、適宜、光が入射してくる側の面を光入射面と称し、光入射面に対して反対側を向く面を反対面と称する。また、図２Ｂには、反対面側から見た固体撮像素子１１の平面的な構成例が示されており、図２Ｃには、光入射面側から見た固体撮像素子１１の平面的な構成例が示されている。
【００２９】
図２に示すように、画素２１は、配線層３１およびセンサ層３２が積層されて構成され、センサ層３２の光入射面側に、図示しないカラーフィルタ層やオンチップレンズ層などが積層される。
【００３０】
配線層３１は、複数層の配線４１が層間絶縁膜４２の間に形成されて構成されており、図２の構成例では、３層の配線４１−１乃至４１−３が形成されている。
【００３１】
センサ層３２では、半導体基板５１にＰＤ５２およびＦＤ部５３が形成され、半導体基板５１の反対面側にゲート電極５４が積層され、半導体基板５１の光入射面側に固定電荷膜５５が積層され、半導体基板５１の光入射面に形成されたトレンチに固定電荷膜５５およびバリアメタル５６を介して掘り込み遮光電極５７が形成される。
【００３２】
半導体基板５１は、Ｐ型の不純物が注入されたシリコン基板（Ｐウェル）である。ＰＤ５２は、半導体基板５１にＮ型の不純物が注入されて形成されるＰＮ接合により構成され、受光した光を光電変換することで電荷を発生して蓄積する。
【００３３】
ＦＤ部５３は、半導体基板５１の反対面近傍にＮ型の不純物が注入されて形成される濃いＮ型の領域（浮遊拡散領域）であって、ＰＤ５２から転送される電荷を一時的に蓄積する。また、ＦＤ部５３は、電荷を電圧に変換する電荷検出部であって、ＦＤ部５３に蓄積されている電荷が増幅トランジスタ（後述する図４の増幅トランジスタ６２）において電圧に変換される。ゲート電極５４は、ＰＤ５２に蓄積されている電荷をＦＤ部５３に転送する転送トランジスタ（後述する図４の転送トランジスタ６１）のゲートを構成する電極である。
【００３４】
固定電荷膜５５は、例えば、負の固定電荷を保持する膜であり、半導体基板５１の境界面における暗電流の発生を抑制する。なお、固定電荷膜５５に替えて絶縁膜を使用してもよい。バリアメタル５６は、掘り込み遮光電極５７を構成する金属材料の拡散防止または相互反応防止をするために形成される金属の膜である。
【００３５】
掘り込み遮光電極５７は、例えば、図２Ｃに示すように、ＰＤ５２の外周を囲うように形成される。例えば、掘り込み遮光膜５５は、ＰＤ５２を囲うように半導体基板５２の光入射面にトレンチが形成され、トレンチの内面に固定電荷膜５５およびバリアメタル５６が成膜された後、そのトレンチに、遮光性を有する金属が埋め込まれることによって形成される。
【００３６】
従って、掘り込み遮光電極５７は、隣接する他の画素２１との間で光学的および電気的なクロストークの発生を防止することができる。即ち、掘り込み遮光電極５７は、画素２１に入射した光が他の画素２１に漏れ出ることを防止するとともに、画素２１において光電変換によって発生した電荷が他の画素２１に漏れ出ることを防止することができる。
【００３７】
また、掘り込み遮光電極５７には、図１の水平信号線２２を介して垂直駆動部１３が接続され、垂直駆動部１３から供給される信号に応じたレベルの電位が印加される。例えば、掘り込み遮光電極５７には、ＰＤ５２に電荷を蓄積する電荷蓄積時、および、ＰＤ５２からＦＤ部５３に電荷を転送する電荷転送時において、負電位が印加される。さらに、ゲート電極５４には、電荷蓄積時において負電位が印加され、電荷転送時において正電位が印加される。
【００３８】
図３を参照して、電荷蓄積時および電荷転送時において印加される電位の作用について説明する。
【００３９】
図３Ａには、電荷蓄積時における画素２１が示されており、図３Ｂには、電荷転送時における画素２１が示されている。なお、画素２１に入射する光は、ＰＤ５２において電子ｅに変換される。また、図３に図示するように、画素２１に対して斜め方向に入射する光は、掘り込み遮光電極５７で反射され、隣接する他の画素２１に漏れ出ることが防止される。
【００４０】
図３Ａに示すように、画素２１では電荷蓄積時において、ゲート電極５４および掘り込み遮光電極５７に負電位（電子ｅに反発する電位）が印加されることにより、白抜きの矢印で示すように、ＰＤ５２の中央に向かって電子ｅを押す力が発生する。従って、画素２１は、電荷蓄積時におけるＰＤ５２のポテンシャル井戸を深くすることができ、ＰＤ５２の飽和電荷量を大きくすることができる。また、画素２１では、負電位を印加することによって、暗電流の発生を抑制することができる。
【００４１】
また、電荷転送時において、画素２１では、掘り込み遮光電極５７に負電位が印加される一方、ゲート電極５４に正電位（電子ｅを引き寄せる電位）が印加される。これにより、図３Ｂにおいて白抜きの矢印で示すように、ＰＤ５２の中央に向かうとともにゲート電極５４に向かって電子ｅを押す力が発生する。従って、画素２１は、図３Ｂにおいて破線の白抜き矢印で示すように、ゲート電極５４に向かう電子ｅの流れをアシストすることができ、ＰＤ５２からＦＤ部５３への電荷の転送性能を向上させることができる。
【００４２】
このように、電荷蓄積時には、ＰＤ５２の飽和電荷量を大きくすることができるとともに、暗電流の発生を抑制することができ、電荷転送時には、電荷の転送性能を向上させることができることによって、画素２１の特性の向上を図ることができる。これにより、例えば、画素２１は、Ｓ／Ｎ比を改善することができ、低照度時におけるノイズを低減することができる。
【００４３】
また、固体撮像素子１１では、光入射面側の掘り込み遮光電極５７に使用した材料を、例えば、オプティカルブラック領域における遮光に使用することができる。これにより、固体撮像素子１１を製造する際の工数を削減することができる。また、固体撮像素子１１では、隣接する他の画素２１に電荷がオーバーフローすることをコントロールすることが可能となる。
【００４４】
次に、図４および図５を参照して、画素２１の駆動方法について説明する。
【００４５】
図４には、画素２１の回路構成が示されており、図５には、画素２１に供給される駆動信号と画素２１の各部における電位とが示されている。
【００４６】
図４に示すように、画素２１は、図２を参照して説明したＰＤ５２、ＦＤ部５３、ゲート電極５４、および掘り込み遮光電極５７を備える他、転送トランジスタ６１、増幅トランジスタ６２、選択トランジスタ６３、およびリセットトランジスタ６４を備えて構成され、垂直信号線２３に接続されている。
【００４７】
転送トランジスタ６１は、図１の垂直駆動部１３から供給される転送信号ＴＧに従って駆動し、転送トランジスタ６１のゲート電極５４に供給される転送信号ＴＧがハイレベルになると、転送トランジスタ６１はオンとなる。これにより、ＰＤ５２に蓄積されている電荷が転送トランジスタ６１を介してＦＤ部５３に転送される。
【００４８】
増幅トランジスタ６２は、ＰＤ５２での光電変換によって得られる信号を読み出す読出し回路であるソースフォロワの入力部となり、ＦＤ部５３に蓄積されている電荷に応じたレベルの画素信号を垂直信号線２３に出力する。すなわち、増幅トランジスタ７２は、ドレイン端子が選択トランジスタ７４を介して電源電圧に接続され、ソース端子が垂直信号線２３に接続されることで、垂直信号線２３の一端に接続される電流源（図示せず）とソースフォロワを構成する。
【００４９】
選択トランジスタ６３は、図１の垂直駆動部１３から供給される選択信号ＳＥＬに従って駆動し、ゲート電極に供給される選択信号ＳＥＬがハイレベルになるとオンとなって、増幅トランジスタ６２に電源電圧を接続する。
【００５０】
リセットトランジスタ６４は、図１の垂直駆動部１３から供給されるリセット信号ＲＥＳに従って駆動する。例えば、リセットトランジスタ６４は、ゲート電極に供給されリセット信号ＲＥＳがハイレベルになるとオンとなり、ＦＤ部５３に蓄積されている電荷を電源電圧に排出して、ＦＤ部５３をリセットする。
【００５１】
また、画素２１では、図３を参照して上述したような電位を掘り込み遮光電極５７に印加するために、垂直駆動部１３から掘り込み遮光電極５７に遮光電極印加電圧ＶＲＤが供給される。
【００５２】
図５には、上側から順に、選択信号ＳＥＬ、リセット信号ＲＥＳ、転送信号ＴＧ、遮光電極印加電圧ＶＲＤ（１）およびＶＲＤ（２）、ＦＤ部５３の電位レベルＶＦＤ、並びに、垂直信号線２３の電位レベルＶＳＩＧが示されている。なお、図５において、遮光電極印加電圧ＶＲＤ（１）およびＶＲＤ（２）は、反転した信号（即ち、−ＶＲＤ（１）および−ＶＲＤ（２））が示されており、これらの印加電圧がハイレベルのとき掘り込み遮光電極５７には負電位が印加される。
【００５３】
ここで、遮光電極印加電圧ＶＲＤ（１）と遮光電極印加電圧ＶＲＤ（２）とは、画素２１の動作に応じて、どちらか一方を使用することを選択することができる。例えば、通常想定動作とする場合には、遮光電極印加電圧ＶＲＤ（１）を使用することが選択され、ピニング強化および転送アシスト強化の動作とする場合には、遮光電極印加電圧ＶＲＤ（２）を使用することが選択される。
【００５４】
また、図５において、タイミングｔ１は、画素２１が画素信号を出力するものとしての選択が開始されるタイミングであり、タイミングｔ２は、ＰＤ５２からＦＤ部５３へ電荷の転送が開始されるタイミングである。また、タイミングｔ３は、画素２１が画素信号を出力するものとしての選択が終了されるタイミングである。
【００５５】
まず、画素２１の選択が開始されるタイミングｔ１より前において、ＰＤ５２の電荷の蓄積が開始されると、遮光電極印加電圧ＶＲＤ（１）は、ローレベルからハイレベルに切り替えられる。また、同様に、遮光電極印加電圧ＶＲＤ（２）は、ローレベルから第１のハイレベルに切り替えられる。これにより、掘り込み遮光電極５７に負電位が印加される。なお、転送信号ＴＧのローレベルは負電位とされており、電荷転送時以外の期間において、転送トランジスタ６１のゲート電極５４には、転送信号ＴＧに従って負電位が印加される。
【００５６】
従って、ＰＤ５２に電荷を蓄積する期間において、ゲート電極５４および掘り込み遮光電極５７に負電位が印加され、図３Ａに示したように、ＰＤ５２の中央に向かって電子ｅを押す力が発生する。
【００５７】
そして、タイミングｔ１において、選択信号ＳＥＬがハイレベルとなって画素２１の選択が開始されるとともに、リセット信号ＲＥＳがハイレベルとなってＦＤ部５３の電位レベルＶＦＤがリセットされる。即ち、ＦＤ部５３には、今回の処理よりも前にＦＤ部５３に転送された電荷が残った状態となっており、その電荷が電源電圧に排出される。これに従って、垂直信号線２３の電位レベルＶＳＩＧは、ＦＤ部５３の電位レベルＶＦＤ（即ち、リセットレベル）に応じて変化する。その後、リセット信号ＲＥＳがローレベルになって、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが安定した後に、垂直信号線２３の電位レベルＶＳＩＧが、リセットレベルの電位として図１のカラム処理部１４に読み出される。
【００５８】
次に、タイミングｔ２において、転送信号ＴＧがハイレベルとなってＰＤ５２に蓄積されていた電荷がＦＤ部５３に転送される。即ち、このとき、転送トランジスタ６１のゲート電極５４には、転送信号ＴＧに従って正電位が印加される。従って、ＰＤ５２から電荷を転送するときには、掘り込み遮光電極５７に負電位が印加される一方、ゲート電極５４に正電位が印加され、図３Ｂに示したように、ゲート電極５４に向かうように電子ｅの流れがアシストされる。
【００５９】
また、タイミングｔ２において、遮光電極印加電圧ＶＲＤ（２）は、第１のハイレベルから、さらに高いレベルの第２のハイレベルに切り替えられる。従って、遮光電極印加電圧ＶＲＤ（２）を使用することが選択された場合には、ＰＤ５２から電荷を転送するとき、掘り込み遮光電極５７には、第１のハイレベルに応じた負電位よりも高い第２のハイレベルに応じた負電位が印加される。
【００６０】
そして、ＰＤ５２からＦＤ部５３に電荷が転送されると、ＦＤ部５３に転送された電荷量に従って、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが変化する。その後、転送信号ＴＧがローレベルとなって電荷の転送が終了し、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが安定した後に、垂直信号線２３の電位レベルＶＳＩＧが、画素信号レベルの電位として図１のカラム処理部１４に読み出される。
【００６１】
その後、タイミングｔ３において、選択信号ＳＥＬがローレベルとなって、画素２１の選択が終了される。このとき、遮光電極印加電圧ＶＲＤ（１）は、ハイレベルからローレベルに切り替えられ、遮光電極印加電圧ＶＲＤ（２）は、第２のハイレベルからローレベルに切り替えられる。
【００６２】
また、掘り込み遮光電極５７に印加する電圧として遮光電極印加電圧ＶＲＤ（２）を選択した場合には、電荷転送時において、電荷蓄積時における第１のハイレベルよりも高いレベルの第２のハイレベルの負電位が、掘り込み遮光電極５７に印加される。これにより、電荷の転送アシストをより強化することができる。
【００６３】
次に、図６は、固体撮像素子１１が有する画素２１の第２の構成例を示す図である。
【００６４】
図６Ａには、第２の構成例である画素２１−１の断面的な構成例が示されており、図６Ｂには、反対面側から見た画素２１−１の平面的な構成例が示されており、図６Ｃには、光入射面側から見た画素２１−１の平面的な構成例が示されている。
【００６５】
図６に示すように、画素２１−１は、半導体基板５１の反対面側に絶縁膜７１を介して平面電極７２が積層され、半導体基板５１の光入射面側にバリアメタル７３を介して透明導電膜７４が積層される点で、図２の画素２１と異なる構成となっている。
【００６６】
なお、その他の点で、画素２１−１は、図２の画素２１と共通の構成とされており、それらの共通の構成については同一の符号を付し、詳細な説明は省略する。即ち、画素２１−１は、半導体基板５１にＰＤ５２およびＦＤ部５３が形成され、半導体基板５１の反対面側にゲート電極５４が積層され、半導体基板５１の光入射面側に固定電荷膜５５が積層され、半導体基板５１の光入射面に形成されたトレンチに固定電荷膜５５およびバリアメタル５６を介して掘り込み遮光電極５７が形成される点で、図２の画素２１と共通の構成となっている。
【００６７】
絶縁膜７１は、絶縁性を有する膜であり、半導体基板５１と平面電極７２との間を絶縁する。平面電極７２は、センサ層３２の反対面に対して平面的に配置される電極であり、図６Ｂに示すように、センサ層３２の反対面においてＦＤ部５３およびゲート電極５４が形成されている領域以外の画素２１−１全面を覆うように形成される。
【００６８】
バリアメタル７３は、透明導電膜７４を構成する金属材料の拡散防止または相互反応防止をするために形成される金属の膜である。透明導電膜７４は、光透過性かつ導電性を有する膜であり、センサ層３２の光入射面において画素２１−１全面を覆うように形成される。
【００６９】
そして、画素２１−１では、平面電極７２および透明導電膜７４には、図１の水平信号線２２を介して垂直駆動部１３がそれぞれ接続されており、垂直駆動部１３から供給される信号に応じたレベルの電位が印加される。例えば、平面電極７２には、電荷蓄積時において負電位が印加され、電荷転送時において正電位が印加される。また、透明導電膜７４には、電荷蓄積時および電荷転送時において、負電位が印加される。
【００７０】
図７を参照して、電荷蓄積時および電荷転送時において印加される電位の作用について説明する。
【００７１】
図７Ａには、電荷蓄積時における画素２１−１が示されており、図７Ｂには、電荷転送時における画素２１−１が示されている。なお、画素２１−１に入射する光は、ＰＤ５２において電子ｅに変換される。また、図７に図示するように、画素２１−１に対して斜め方向に入射する光は、掘り込み遮光電極５７で反射され、隣接する他の画素２１に漏れ出ることが防止される。
【００７２】
図７Ａに示すように、画素２１−１では電荷蓄積時において、ゲート電極５４、掘り込み遮光電極５７、平面電極７２、および透明導電膜７４に負電位が印加される。これにより、図７Ａで白抜きの矢印で示すように、ＰＤ５２の中央に向かって電子ｅを押す力が発生する。従って、画素２１−１は、電荷蓄積時におけるＰＤ５２のポテンシャル井戸を深くすることができ、ＰＤ５２の飽和電荷量を大きくすることができる。また、画素２１−１では、負電位を印加することによって、暗電流の発生を抑制することができる。
【００７３】
また、画素２１−１では電荷転送時において、掘り込み遮光電極５７および透明導電膜７４に負電位が印加される一方、ゲート電極５４および平面電極７２に正電位が印加される。これにより、図７Ｂにおいて白抜きの矢印で示すように、ＰＤ５２の中央に向かうとともに反対面に向かって電子ｅを押す力が発生する。従って、画素２１−１は、図７Ｂで破線の白抜き矢印で示すように、反対面にあるゲート電極５４に向かう電子ｅの流れをアシストすることができ、ＰＤ５２からＦＤ部５３への電荷の転送性能を向上させることができる。
【００７４】
このように、電荷蓄積時には、ＰＤ５２の飽和電荷量を大きくすることができるとともに、暗電流の発生を抑制することができ、電荷転送時には、電荷の転送性能を向上させることができることによって、画素２１−１の特性の向上を図ることができる。
【００７５】
次に、図８および図９を参照して、画素２１−１の駆動方法について説明する。
【００７６】
図８には、画素２１−１の回路構成が示されており、図９には、画素２１−１に供給される駆動信号と画素２１−１の各部における電位とが示されている。
【００７７】
図８に示すように、画素２１−１は、センサ層３２の反対面側に平面電極７２が配置され、センサ層３２の光入射面側に透明導電膜７４が配置される点で、図４の画素２１と異なる構成となっている。なお、画素２１−１は、その他の点で、図４の画素２１と共通の構成とされており、それらの共通の構成については同一の符号を付し、詳細な説明は省略する。即ち、画素２１−１は、転送トランジスタ６１、増幅トランジスタ６２、選択トランジスタ６３、およびリセットトランジスタ６４を備えて構成され、垂直信号線２３に接続されている。
【００７８】
また、画素２１−１では、図７を参照して上述したような電位を平面電極７２に印加するために、垂直駆動部１３から平面電極７２に平面電極印加電圧ＶＴＳＦが供給される。同様に、画素２１−１では、図７を参照して上述したような電位を透明導電膜７４に印加するために、垂直駆動部１３から透明導電膜７４に透明導電膜印加電圧ＶＴＲが供給される。
【００７９】
図９には、上側から順に、選択信号ＳＥＬ、リセット信号ＲＥＳ、転送信号ＴＧ、遮光電極印加電圧ＶＲＤ（１）およびＶＲＤ（２）、透明導電膜印加電圧ＶＴＲ（１）およびＶＴＲ（２）、平面電極印加電圧ＶＴＳＦ（１）およびＶＴＳＦ（２）、ＦＤ部５３の電位レベルＶＦＤ、並びに、垂直信号線２３の電位レベルＶＳＩＧが示されている。
【００８０】
ここで、遮光電極印加電圧ＶＲＤ（１）および透明導電膜印加電圧ＶＴＲ（１）は共通とされ、遮光電極印加電圧ＶＲＤ（２）および透明導電膜印加電圧ＶＴＲ（２）は共通とされる。また、遮光電極印加電圧ＶＲＤ（１）およびＶＲＤ（２）、並びに、透明導電膜印加電圧ＶＴＲ（１）およびＶＴＲ（２）は反転した信号が示されており、これらの印加電圧がハイレベルのとき負電位が印加される。なお、平面電極印加電圧ＶＴＳＦ（１）およびＶＴＳＦ（２）のローレベルは負電位とされ、平面電極印加電圧ＶＴＳＦ（１）およびＶＴＳＦ（２）のハイレベルは正電位とされる。
【００８１】
また、遮光電極印加電圧ＶＲＤ（１）および透明導電膜印加電圧ＶＴＲ（１）と、遮光電極印加電圧ＶＲＤ（２）および透明導電膜印加電圧ＶＴＲ（２）とは、画素２１−１の動作に応じて、どちらか一方の使用を選択することができる。例えば、通常想定動作とする場合には、遮光電極印加電圧ＶＲＤ（１）および透明導電膜印加電圧ＶＴＲ（１）の使用が選択される。一方、ピニング強化および転送アシスト強化の動作とする場合には、遮光電極印加電圧ＶＲＤ（２）および透明導電膜印加電圧ＶＴＲ（２）の使用が選択される。
【００８２】
同様に、平面電極印加電圧ＶＴＳＦ（１）と平面電極印加電圧ＶＴＳＦ（２）とは、画素２１−１の動作に応じて、どちらか一方の使用を選択することができる。例えば、通常想定動作とする場合には、平面電極印加電圧ＶＴＳＦ（１）の使用が選択され、反対面近傍に電荷を寄せてから転送を行う動作とする場合には、平面電極印加電圧ＶＴＳＦ（２）の使用が選択される。
【００８３】
また、図９において、タイミングｔ１は、画素２１−１が画素信号を出力するものとしての選択が開始されるタイミングであり、タイミングｔ２は、ＰＤ５２からＦＤ部５３へ電荷の転送が開始されるタイミングである。また、タイミングｔ３は、画素２１−１が画素信号を出力するものとしての選択が終了されるタイミングである。
【００８４】
まず、画素２１−１の選択が開始されるタイミングｔ１より前において、ＰＤ５２の電荷の蓄積が開始されると、遮光電極印加電圧ＶＲＤ（１）および透明導電膜印加電圧ＶＴＲ（１）は、ローレベルからハイレベルに切り替えられる。また、同様に、遮光電極印加電圧ＶＲＤ（２）および透明導電膜印加電圧ＶＴＲ（２）は、ローレベルから第１のハイレベルに切り替えられる。これにより、掘り込み遮光電極５７および透明導電膜７４に負電位が印加される。また、このとき、平面電極印加電圧ＶＴＳＦ（１）およびＶＴＳＦ（２）はローレベルとされ、平面電極７２に負電位が印加される。なお、転送信号ＴＧのローレベルは負電位とされており、電荷転送時以外の期間において、転送トランジスタ６１のゲート電極５４には、転送信号ＴＧに従って負電位が印加される。
【００８５】
従って、ＰＤ５２に電荷を蓄積する期間において、ゲート電極５４、掘り込み遮光電極５７、透明導電膜７４、および平面電極７２に負電位が印加され、図７Ａに示したように、ＰＤ５２の中央に向かって電子ｅを押す力が発生する。
【００８６】
そして、タイミングｔ１において、選択信号ＳＥＬがハイレベルとなって画素２１−１が選択されるとともに、リセット信号ＲＥＳがハイレベルとなってＦＤ部５３の電位レベルＶＦＤがリセットされる。即ち、ＦＤ部５３には、今回の処理よりも前にＦＤ部５３に転送された電荷が残った状態となっており、その電荷が電源電圧に排出される。これに従って、垂直信号線２３の電位レベルＶＳＩＧは、ＦＤ部５３の電位レベルＶＦＤ（即ち、リセットレベル）に応じて変化する。その後、リセット信号ＲＥＳがローレベルになって、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが安定した後に、垂直信号線２３の電位レベルＶＳＩＧが、リセットレベルの電位として図１のカラム処理部１４に読み出される。
【００８７】
次に、タイミングｔ２において、転送信号ＴＧがハイレベルとなってＰＤ５２に蓄積されていた電荷がＦＤ部５３に転送される。即ち、このとき、転送トランジスタ６１のゲート電極５４には、転送信号ＴＧに従って正電位が印加される。また、転送信号ＴＧと同時に、平面電極印加電圧ＶＴＳＦ（１）がハイレベルとなって平面電極７２には、平面電極印加電圧ＶＴＳＦ（１）に従って正電位が印加される。
【００８８】
従って、ＰＤ５２から電荷を転送するときには、掘り込み遮光電極５７および透明導電膜７４に負電位が印加される一方、ゲート電極５４および平面電極７２に正電位が印加され、図７Ｂに示したように、ゲート電極５４に向かう電子ｅの流れがアシストされる。
【００８９】
また、タイミングｔ２において、遮光電極印加電圧ＶＲＤ（２）および透明導電膜印加電圧ＶＴＲ（２）は、第１のハイレベルから、さらに高いレベルの第２のハイレベルに切り替えられる。従って、遮光電極印加電圧ＶＲＤ（２）および透明導電膜印加電圧ＶＴＲ（２）を使用することが選択された場合には、ＰＤ５２から電荷を転送するとき、掘り込み遮光電極５７および透明導電膜７４には、第１のハイレベルに応じた負電位よりも高い第２のハイレベルに応じた負電位が印加される。
【００９０】
そして、ＰＤ５２からＦＤ部５３に電荷が転送されると、ＦＤ部５３に転送された電荷量に従って、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが変化する。その後、転送信号ＴＧおよび平面電極印加電圧ＶＴＳＦ（１）がローレベルとなって電荷の転送が終了し、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが安定した後に、垂直信号線２３の電位レベルＶＳＩＧが、画素信号レベルの電位として図１のカラム処理部１４に読み出される。
【００９１】
ここで、平面電極印加電圧ＶＴＳＦ（２）は、平面電極印加電圧ＶＴＳＦ（１）よりも遅い所定のタイミングで、ハイレベルとなる。即ち、平面電極印加電圧ＶＴＳＦ（２）を使用することが選択された場合には、ゲート電極５４に正電位が印加さるタイミングより遅れて、平面電極７２に正電荷が印加される。これにより、例えば、ＰＤ５２からＦＤ部５３へ電荷が転送される際に、ゲート電極５４に向かう電子ｅの流れが形成された後に半導体基板５１の反対面側に電子ｅが引かれるようになるため、半導体基板５１の反対面に沿って電子ｅが漏れ出ることが防止される。
【００９２】
その後、タイミングｔ３において、選択信号ＳＥＬがローレベルとなって、画素２１−１の選択が終了される。このとき、遮光電極印加電圧ＶＲＤ（１）および透明導電膜印加電圧ＶＴＲ（１）は、ハイレベルからローレベルに切り替えられる。同様に、遮光電極印加電圧ＶＲＤ（２）および透明導電膜印加電圧ＶＴＲ（２）は、第２のハイレベルからローレベルに切り替えられる。
【００９３】
次に、図１０は、固体撮像素子１１が有する画素２１の第３の構成例を示す図である。
【００９４】
図１０Ａには、第３の構成例である画素２１−２の断面的な構成例が示されており、図１０Ｂには、反対面側から見た画素２１−２の平面的な構成例が示されており、図１０Ｃには、光入射面側から見た画素２１−２の平面的な構成例が示されている。
【００９５】
図１０に示すように、画素２１−２は、掘り込み遮光電極５７が分割されて、掘り込み遮光電極５７ａ−１および５７ａ−２により構成されている点で、図２の画素２１と異なる構成となっている。なお、その他の点で、画素２１−２は、図２の画素２１と共通の構成とされており、それらの共通の構成については同一の符号を付し、詳細な説明は省略する。即ち、画素２１−２は、半導体基板５１にＰＤ５２およびＦＤ部５３が形成され、半導体基板５１の反対面側にゲート電極５４が積層される点で、図２の画素２１と共通の構成となっている。
【００９６】
図１０Ｃに示すように、掘り込み遮光電極５７ａ−１は、ＰＤ５２の３方の側面を囲うように、即ち、ＦＤ部５３およびゲート電極５４が形成される側の側面以外のＰＤ５２の側面を囲うように形成される。また、掘り込み遮光電極５７ａ−２は、ＦＤ部５３およびゲート電極５４が形成される側のＰＤ５２の側面に沿って形成される。
【００９７】
即ち、画素２１−２では、半導体基板５１の光入射面から、ＦＤ部５３およびゲート電極５４が形成される側のＰＤ５２の側面以外の３方の側面に沿って第１のトレンチが形成されるとともに、ＦＤ部５３およびゲート電極５４が形成される側のＰＤ５２の側面に沿って第２のトレンチが形成される。そして、第１のトレンチに、固定電荷膜５５ａおよびバリアメタル５６ａ−１を介して掘り込み遮光電極５７ａ−１が形成され、第２のトレンチに、固定電荷膜５５ａおよびバリアメタル５６ａ−２を介して掘り込み遮光電極５７ａ−２が形成される。
【００９８】
そして、画素２１−２では、掘り込み遮光電極５７ａ−１および５７ａ−２には、図１の水平信号線２２を介して垂直駆動部１３がそれぞれ接続されており、垂直駆動部１３から供給される信号に応じたレベルの電位が印加される。例えば、掘り込み遮光電極５７ａ−１には、電荷蓄積時および電荷転送時において、負電位が印加される。また、掘り込み遮光電極５７ａ−２には、電荷蓄積時において負電位が印加され、電荷転送時において正電位が印加される。
【００９９】
図１１を参照して、電荷蓄積時および電荷転送時において印加される電位の作用について説明する。
【０１００】
図１１Ａには、電荷蓄積時における画素２１−２が示されており、図１１Ｂには、電荷転送時における画素２１−２が示されている。なお、画素２１−２に入射する光は、ＰＤ５２において電子ｅに変換される。また、図１１に図示するように、画素２１−２に対して斜め方向に入射する光は、掘り込み遮光電極５７で反射され、隣接する他の画素２１に漏れ出ることが防止される。
【０１０１】
図１１Ａに示すように、画素２１−２では電荷蓄積時において、ゲート電極５４、掘り込み遮光電極５７ａ−１、および掘り込み遮光電極５７ａ−２に負電位が印加される。これにより、図１１Ａで白抜きの矢印で示すように、ＰＤ５２の中央に向かって電子ｅを押す力が発生する。従って、画素２１−２は、電荷蓄積時におけるＰＤ５２のポテンシャル井戸を深くすることができ、ＰＤ５２の飽和電荷量を大きくすることができる。また、画素２１−２では、負電位を印加することによって、暗電流の発生を抑制することができる。
【０１０２】
また、画素２１−２では電荷転送時において、掘り込み遮光電極５７ａ−１に負電位が印加される一方、ゲート電極５４および掘り込み遮光電極５７ａ−２に正電位が印加される。これにより、図１１Ｂにおいて白抜きの矢印で示すように、掘り込み遮光電極５７ａ−２側の側面に向かうとともにゲート電極５４に向かって電子ｅを押す力が発生する。従って、画素２１−２は、図１１Ｂで破線の白抜き矢印で示すように、掘り込み遮光電極５７ａ−２側にあるゲート電極５４に向かう電子ｅの流れをアシストすることができ、ＰＤ５２からＦＤ部５３への電荷の転送性能を向上させることができる。
【０１０３】
なお、電荷転送時において、掘り込み遮光電極５７ａ−２に０Ｖを印加してもよい。この場合でも、掘り込み遮光電極５７ａ−１に印加される負電位により掘り込み遮光電極５７ａ−２側に向かって電子ｅの流れがアシストされる。
【０１０４】
このように、電荷蓄積時には、ＰＤ５２の飽和電荷量を大きくすることができるとともに、暗電流の発生を抑制することができ、電荷転送時には、電荷の転送性能を向上させることができることによって、画素２１−２の特性の向上を図ることができる。
【０１０５】
次に、図１２および図１３を参照して、画素２１−２の駆動方法について説明する。
【０１０６】
図１２には、画素２１−２の回路構成が示されており、図１３には、画素２１−２に供給される駆動信号と画素２１−２の各部における電位とが示されている。
【０１０７】
図１２に示すように、画素２１−２は、ＰＤ５２のＦＤ部５３側に掘り込み遮光電極５７ａ−２が配置され、その反対側に掘り込み遮光電極５７ａ−１が配置される点で、図４の画素２１と異なる構成となっている。なお、画素２１−２は、その他の点で、図４の画素２１と共通の構成とされており、それらの共通の構成については同一の符号を付し、詳細な説明は省略する。即ち、画素２１−２は、転送トランジスタ６１、増幅トランジスタ６２、選択トランジスタ６３、およびリセットトランジスタ６４を備えて構成され、垂直信号線２３に接続されている。
【０１０８】
また、画素２１−２では、図１１を参照して上述したような電位を掘り込み遮光電極５７ａ−１および５７ａ−２に印加するために、垂直駆動部１３から掘り込み遮光電極５７ａ−１および５７ａ−２に遮光電極印加電圧ＶＲＤ１およびＶＲＤ２がそれぞれ供給される。
【０１０９】
図１３には、上側から順に、選択信号ＳＥＬ、リセット信号ＲＥＳ、転送信号ＴＧ、遮光電極印加電圧ＶＲＤ１（１）およびＶＲＤ１（２）、遮光電極印加電圧ＶＲＤ２（１）およびＶＲＤ２（２）、ＦＤ部５３の電位レベルＶＦＤ、並びに、垂直信号線２３の電位レベルＶＳＩＧが示されている。
【０１１０】
ここで、遮光電極印加電圧ＶＲＤ１（１）と遮光電極印加電圧ＶＲＤ１（２）とは、画素２１−２の動作に応じて、どちらか一方の使用を選択することができる。例えば、通常想定動作とする場合には、遮光電極印加電圧ＶＲＤ１（１）の使用が選択され、ピニング強化および転送アシスト強化の動作とする場合には、遮光電極印加電圧ＶＲＤ１（２）の使用が選択される。同様に、遮光電極印加電圧ＶＲＤ２（１）と遮光電極印加電圧ＶＲＤ２（２）とは、画素２１−２の動作に応じて、どちらか一方の使用を選択することができる。例えば、通常想定動作とする場合には、遮光電極印加電圧ＶＲＤ２（１）の使用が選択され、ＦＤ部５３近傍に一旦寄せる転送アシストの動作とする場合には、遮光電極印加電圧ＶＲＤ２（２）の使用が選択される。
【０１１１】
また、図１３において、タイミングｔ１は、画素２１−２が画素信号を出力するものとしての選択が開始されるタイミングであり、タイミングｔ２は、ＰＤ５２からＦＤ部５３へ電荷の転送が開始されるタイミングである。また、タイミングｔ３は、画素２１−２が画素信号を出力するものとしての選択が終了されるタイミングである。
【０１１２】
まず、画素２１−２の選択が開始されるタイミングｔ１より前において、ＰＤ５２の電荷の蓄積が開始されると、遮光電極印加電圧ＶＲＤ１（１）は、ローレベルからハイレベルに切り替えられ、遮光電極印加電圧ＶＲＤ１（２）は、ローレベルから第１のハイレベルに切り替えられる。また、同様に、遮光電極印加電圧ＶＲＤ２（１）およびＶＲＤ２（２）は、ローレベルからハイレベルに切り替えられる。これにより、電位を掘り込み遮光電極５７ａ−１および５７ａ−２に負電位が印加される。なお、転送信号ＴＧのローレベルは負電位とされており、電荷転送時以外の期間において、転送トランジスタ６１のゲート電極５４には、転送信号ＴＧに従って負電位が印加される。
【０１１３】
従って、ＰＤ５２に電荷を蓄積する期間において、ゲート電極５４、並びに、掘り込み遮光電極５７ａ−１および５７ａ−２に負電位が印加され、図１１Ａに示したように、ＰＤ５２の中央に向かって電子ｅを押す力が発生する。
【０１１４】
そして、タイミングｔ１において、選択信号ＳＥＬがハイレベルとなって画素２１−２が選択されるとともに、リセット信号ＲＥＳがハイレベルとなってＦＤ部５３の電位レベルＶＦＤがリセットされる。即ち、ＦＤ部５３には、今回の処理よりも前にＦＤ部５３に転送された電荷が残った状態となっており、その電荷が電源電圧に排出される。これに従って、垂直信号線２３の電位レベルＶＳＩＧは、ＦＤ部５３の電位レベルＶＦＤ（即ち、リセットレベル）に応じて変化する。その後、リセット信号ＲＥＳがローレベルになって、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが安定した後に、垂直信号線２３の電位レベルＶＳＩＧが、リセットレベルの電位として図１のカラム処理部１４に読み出される。
【０１１５】
次に、タイミングｔ２において、転送信号ＴＧがハイレベルとなってＰＤ５２に蓄積されていた電荷がＦＤ部５３に転送される。即ち、このとき、転送トランジスタ６１のゲート電極５４には、転送信号ＴＧに従って正電位が印加される。また、転送信号ＴＧと同時に、遮光電極印加電圧ＶＲＤ２（１）がローレベルとなって掘り込み遮光電極５７ａ−２には、遮光電極印加電圧ＶＲＤ２（１）に従って正電位が印加される。
【０１１６】
従って、ＰＤ５２から電荷を転送するときには、掘り込み遮光電極５７ａ−１に負電位が印加される一方、ゲート電極５４および掘り込み遮光電極５７ａ−２に正電位が印加され、図１１Ｂに示したように、掘り込み遮光電極５７ａ−２側にあるゲート電極５４に向かう電子ｅの流れがアシストされる。
【０１１７】
また、タイミングｔ２において、遮光電極印加電圧ＶＲＤ１（２）は、第１のハイレベルから、さらに高いレベルの第２のハイレベルに切り替えられる。従って、遮光電極印加電圧ＶＲＤ１（２）を使用することが選択された場合には、ＰＤ５２から電荷を転送するとき、掘り込み遮光電極５７ａ−１には、第１のハイレベルに応じた負電位よりも高い第２のハイレベルに応じた負電位が印加される。
【０１１８】
なお、遮光電極印加電圧ＶＲＤ２（２）は、タイミングｔ２よりも前の所定のタイミングにおいてローレベルとなって、掘り込み遮光電極５７ａ−２には正電位が印加される。これにより、電荷転送より前に、一旦、電子ｅをＦＤ部５３の近傍に寄せるようなアシストが行われる。
【０１１９】
そして、ＰＤ５２からＦＤ部５３に電荷が転送されると、ＦＤ部５３に転送された電荷量に従って、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが変化する。その後、転送信号ＴＧがローレベルとなって電荷の転送が終了し、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが安定した後に、垂直信号線２３の電位レベルＶＳＩＧが、画素信号レベルの電位として図１のカラム処理部１４に読み出される。
【０１２０】
その後、タイミングｔ３において、選択信号ＳＥＬがローレベルとなって、画素２１−２の選択が終了される。このとき、遮光電極印加電圧ＶＲＤ１（１）は、ハイレベルからローレベルに切り替えられ、遮光電極印加電圧ＶＲＤ１（２）は、第２のハイレベルからローレベルに切り替えられる。
【０１２１】
次に、図１４は、固体撮像素子１１が有する画素２１の第４の構成例を示す図である。
【０１２２】
図１４Ａには、第４の構成例である画素２１−３の断面的な構成例が示されており、図１４Ｂには、反対面側から見た画素２１−３の平面的な構成例が示されており、図１４Ｃには、光入射面側から見た画素２１−３の平面的な構成例が示されている。
【０１２３】
図１４に示すように、画素２１−３は、掘り込み遮光電極５７が分割されて、掘り込み遮光電極５７ｂ−１および５７ｂ−２により構成されている点で、図２の画素２１と異なる構成となっている。なお、その他の点で、画素２１−３は、図２の画素２１と共通の構成とされており、それらの共通の構成については同一の符号を付し、詳細な説明は省略する。即ち、画素２１−３は、半導体基板５１にＰＤ５２およびＦＤ部５３が形成され、半導体基板５１の反対面側にゲート電極５４が積層される点で、図２の画素２１と共通の構成となっている。
【０１２４】
図１４Ａに示すように、画素２１−３では、掘り込み遮光電極５７ｂ−２が、半導体基板５１の光入射面側に形成されたトレンチに形成されるのに対して、掘り込み遮光電極５７ｂ−１が、半導体基板５１の反対面側に形成されたトレンチに形成される。そして、図１４Ｂに示すように、掘り込み遮光電極５７ｂ−１は、ＰＤ５２の３方の側面を囲うように、即ち、ＦＤ部５３およびゲート電極５４が形成される側の側面以外のＰＤ５２の側面を囲うように形成される。また、掘り込み遮光電極５７ｂ−２は、ＦＤ部５３およびゲート電極５４が形成される側のＰＤ５２の側面に沿って形成されるとともに、図１４Ｃに示すように、半導体基板５１の光入射面に積層してＰＤ５２を囲うように形成される。
【０１２５】
即ち、画素２１−２では、半導体基板５１の反対面から、ＦＤ部５３およびゲート電極５４が形成される側のＰＤ５２の側面以外の３方の側面に沿って第１のトレンチが形成される。そして、第１のトレンチに、固定電荷膜５５ｂ−１およびバリアメタル５６ｂ−１を介して掘り込み遮光電極５７ｂ−１が形成される。
【０１２６】
さらに、画素２１−２では、半導体基板５１の光入射面から、ＦＤ部５３およびゲート電極５４が形成される側のＰＤ５２の側面に沿って第２のトレンチが形成される。そして、第２のトレンチに、固定電荷膜５５ｂ−２およびバリアメタル５６ｂ−２を介して掘り込み遮光電極５７ｂ−２が形成されるとともに、半導体基板５１の光入射面に固定電荷膜５５ｂ−２を介してＰＤ５２を囲うように掘り込み遮光電極５７ｂ−２が形成される。
【０１２７】
そして、画素２１−３では、掘り込み遮光電極５７ｂ−１および５７ｂ−２には、図１の水平信号線２２を介して垂直駆動部１３がそれぞれ接続されており、垂直駆動部１３から供給される信号に応じたレベルの電位が印加される。例えば、掘り込み遮光電極５７ｂ−１には、電荷蓄積時および電荷転送時において、負電位が印加される。また、掘り込み遮光電極５７ａ−２には、電荷蓄積時において負電位が印加され、電荷転送時において０Ｖが印加される。
【０１２８】
図１５を参照して、電荷蓄積時および電荷転送時において印加される電位の作用について説明する。
【０１２９】
図１５Ａには、電荷蓄積時における画素２１−３が示されており、図１５Ｂには、電荷転送時における画素２１−３が示されている。なお、画素２１−３に入射する光は、ＰＤ５２において電子ｅに変換される。また、図１５に図示するように、画素２１−３に対して斜め方向に入射する光は、掘り込み遮光電極５７で反射され、隣接する他の画素２１に漏れ出ることが防止される。
【０１３０】
図１５Ａに示すように、画素２１−３では電荷蓄積時において、ゲート電極５４、掘り込み遮光電極５７ｂ−１、および掘り込み遮光電極５７ｂ−２に負電位が印加される。これにより、図１５Ａで白抜きの矢印で示すように、ＰＤ５２の中央に向かって電子ｅを押す力が発生する。従って、画素２１−３は、電荷蓄積時におけるＰＤ５２のポテンシャル井戸を深くすることができ、ＰＤ５２の飽和電荷量を大きくすることができる。また、画素２１−３では、負電位を印加することによって、暗電流の発生を抑制することができる。
【０１３１】
また、画素２１−３では電荷転送時において、掘り込み遮光電極５７ｂ−１に負電位が印加される一方、ゲート電極５４に正電位が印加され、掘り込み遮光電極５７ｂ−２は０Ｖが印加される。これにより、図１５Ｂにおいて白抜きの矢印で示すように、掘り込み遮光電極５７ｂ−１から掘り込み遮光電極５７ｂ−２に向かうとともにゲート電極５４に向かって電子ｅを押す力が発生する。従って、画素２１−３は、図１５Ｂで破線の白抜き矢印で示すように、掘り込み遮光電極５７ａ−２側にあるゲート電極５４に向かう電子ｅの流れをアシストすることができ、ＰＤ５２からＦＤ部５３への電荷の転送性能を向上させることができる。
【０１３２】
なお、電荷転送時において、掘り込み遮光電極５７ｂ−２に正電位を印加してもよい。この場合でも、掘り込み遮光電極５７ｂ−２に印加される正電位により掘り込み遮光電極５７ａ−２側に向かって電子ｅの流れがアシストされる。また、掘り込み遮光電極５７ｂ−２がゲート電極５４の近傍にある場合には、電荷転送時において、掘り込み遮光電極５７ｂ−２に負電位を印加することにより、ゲート電極５４に向かって電子ｅの流れがアシストされる。
【０１３３】
このように、電荷蓄積時には、ＰＤ５２の飽和電荷量を大きくすることができるとともに、暗電流の発生を抑制することができ、電荷転送時には、電荷の転送性能を向上させることがで、画素２１−３の特性の向上を図ることができる。
【０１３４】
次に、図１６および図１７を参照して、画素２１−３の駆動方法について説明する。
【０１３５】
図１６には、画素２１−３の回路構成が示されており、図１７には、画素２１−３に供給される駆動信号と画素２１−３の各部における電位とが示されている。
【０１３６】
図１６に示すように、画素２１−３は、ＰＤ５２のＦＤ部５３側における光入射面側に掘り込み遮光電極５７ｂ−２が配置され、その反対側における反対面側に掘り込み遮光電極５７ｂ−１が配置される点で、図４の画素２１と異なる構成となっている。なお、画素２１−３は、その他の点で、図４の画素２１と共通の構成とされており、それらの共通の構成については同一の符号を付し、詳細な説明は省略する。即ち、画素２１−３は、転送トランジスタ６１、増幅トランジスタ６２、選択トランジスタ６３、およびリセットトランジスタ６４を備えて構成され、垂直信号線２３に接続されている。
【０１３７】
また、画素２１−３では、図１５を参照して上述したような電位を掘り込み遮光電極５７ｂ−１および５７ｂ−２に印加するために、垂直駆動部１３から掘り込み遮光電極５７ｂ−１および５７ｂ−２に遮光電極印加電圧ＶＦＤおよびＶＲＤがそれぞれ供給される。
【０１３８】
図１７には、上側から順に、選択信号ＳＥＬ、リセット信号ＲＥＳ、転送信号ＴＧ、遮光電極印加電圧ＶＦＤ（１）およびＶＦＤ（２）、遮光電極印加電圧ＶＲＤ（１）およびＶＲＤ（２）、ＦＤ部５３の電位レベルＶＦＤ、並びに、垂直信号線２３の電位レベルＶＳＩＧが示されている。
【０１３９】
ここで、遮光電極印加電圧ＶＦＤ（１）と遮光電極印加電圧ＶＦＤ（２）とは、画素２１−３の動作に応じて、どちらか一方の使用を選択することができる。例えば、通常想定動作とする場合には、遮光電極印加電圧ＶＦＤ（１）の使用が選択され、ピニング強化および転送アシスト強化の動作とする場合には、遮光電極印加電圧ＶＦＤ（２）の使用が選択される。同様に、遮光電極印加電圧ＶＲＤ（１）と遮光電極印加電圧ＶＲＤ（２）とは、画素２１−３の動作に応じて、どちらか一方の使用を選択することができる。例えば、通常想定動作とする場合には、遮光電極印加電圧ＶＲＤ（１）の使用が選択され、ＦＤ部５３近傍に一旦寄せる転送アシストの動作とする場合には、遮光電極印加電圧ＶＲＤ（２）の使用が選択される。
【０１４０】
また、図１７において、タイミングｔ１は、画素２１−３が画素信号を出力するものとしての選択が開始されるタイミングであり、タイミングｔ２は、ＰＤ５２からＦＤ部５３へ電荷の転送が開始されるタイミングである。また、タイミングｔ３は、画素２１−３が画素信号を出力するものとしての選択が終了されるタイミングである。
【０１４１】
まず、画素２１−３の選択が開始されるタイミングｔ１より前において、ＰＤ５２の電荷の蓄積が開始されると、遮光電極印加電圧ＶＦＤ（１）は、ローレベルからハイレベルに切り替えられ、遮光電極印加電圧ＶＦＤ（２）は、ローレベルから第１のハイレベルに切り替えられる。また、同様に、遮光電極印加電圧ＶＲＤ（１）およびＶＲＤ（２）は、ローレベルからハイレベルに切り替えられる。これにより、掘り込み遮光電極５７ｂ−１および５７ｂ−２に負電位が印加される。なお、転送信号ＴＧのローレベルは負電位とされており、電荷転送時以外の期間において、転送トランジスタ６１のゲート電極５４には、転送信号ＴＧに従って負電位が印加される。
【０１４２】
従って、ＰＤ５２に電荷を蓄積する期間において、ゲート電極５４、並びに、掘り込み遮光電極５７ｂ−１および５７ｂ−２に負電位が印加され、図１５Ａに示したように、ＰＤ５２の中央に向かって電子ｅを押す力が発生する。
【０１４３】
そして、タイミングｔ１において、選択信号ＳＥＬがハイレベルとなって画素２１−３が選択されるとともに、リセット信号ＲＥＳがハイレベルとなってＦＤ部５３の電位レベルＶＦＤがリセットされる。即ち、ＦＤ部５３には、今回の処理よりも前にＦＤ部５３に転送された電荷が残った状態となっており、その電荷が電源電圧に排出される。これに従って、垂直信号線２３の電位レベルＶＳＩＧは、ＦＤ部５３の電位レベルＶＦＤ（即ち、リセットレベル）に応じて変化する。その後、リセット信号ＲＥＳがローレベルになって、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが安定した後に、垂直信号線２３の電位レベルＶＳＩＧが、リセットレベルの電位として図１のカラム処理部１４に読み出される。
【０１４４】
次に、タイミングｔ２において、転送信号ＴＧがハイレベルとなってＰＤ５２に蓄積されていた電荷がＦＤ部５３に転送される。即ち、このとき、転送トランジスタ６１のゲート電極５４には、転送信号ＴＧに従って正電位が印加される。また、タイミングｔ２において、遮光電極印加電圧ＶＲＤ（１）はローレベルとなって、掘り込み遮光電極５７ｂ−２には０Ｖが印加される。
【０１４５】
従って、ＰＤ５２から電荷を転送するときには、掘り込み遮光電極５７ｂ−１に負電位が印加される一方、掘り込み遮光電極５７ｂ−１に０Ｖが印加され、ゲート電極５４に正電位が印加される。これにより、図１５Ｂに示したように、掘り込み遮光電極５７ａ−２側にあるゲート電極５４に向かう電子ｅの流れがアシストされる。
【０１４６】
また、タイミングｔ２において、遮光電極印加電圧ＶＦＤ（２）は、第１のハイレベルから、さらに高いレベルの第２のハイレベルに切り替えられる。従って、遮光電極印加電圧ＶＦＤ（２）を使用することが選択された場合には、ＰＤ５２から電荷を転送するとき、掘り込み遮光電極５７ｂ−１には、第１のハイレベルに応じた負電位よりも高い第２のハイレベルに応じた負電位が印加される。
【０１４７】
なお、遮光電極印加電圧ＶＲＤ（２）は、タイミングｔ２よりも前の所定のタイミングにおいてローレベルとなって、掘り込み遮光電極５７ｂ−２には０Ｖが印加される。これにより、電荷転送より前に、一旦、電子ｅをＦＤ部５３の近傍に寄せるようなアシストが行われる。
【０１４８】
そして、ＰＤ５２からＦＤ部５３に電荷が転送されると、ＦＤ部５３に転送された電荷量に従って、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが変化する。その後、転送信号ＴＧがローレベルとなって電荷の転送が終了し、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが安定した後に、垂直信号線２３の電位レベルＶＳＩＧが、画素信号レベルの電位として図１のカラム処理部１４に読み出される。
【０１４９】
その後、タイミングｔ３において、選択信号ＳＥＬがローレベルとなって、画素２１−３の選択が終了される。このとき、遮光電極印加電圧ＶＦＤ（１）は、ハイレベルからローレベルに切り替えられ、遮光電極印加電圧ＶＦＤ（２）は、第２のハイレベルからローレベルに切り替えられる。
【０１５０】
次に、図１８は、固体撮像素子１１が有する画素２１の第５の構成例を示す図である。
【０１５１】
図１８Ａには、第５の構成例である画素２１−４の断面的な構成例が示されており、図１８Ｂには、反対面側から見た画素２１−４の平面的な構成例が示されており、図１８Ｃには、光入射面側から見た画素２１−４の平面的な構成例が示されている。
【０１５２】
図１８に示すように、画素２１−４は、掘り込み遮光電極５７が分割されて、掘り込み遮光電極５７ｂ−１および５７ｂ−２により構成されている点で、図２の画素２１と異なる構成となっている。さらに、画素２１−４は、半導体基板５１の反対面側に絶縁膜７１を介して平面電極７２が積層され、半導体基板５１の光入射面側にバリアメタル７３を介して透明導電膜７４が積層される点で、図２の画素２１と異なる構成となっている。なお、その他の点で、画素２１−４は、図２の画素２１と共通の構成とされており、それらの共通の構成については同一の符号を付し、詳細な説明は省略する。即ち、画素２１−４は、半導体基板５１にＰＤ５２およびＦＤ部５３が形成され、半導体基板５１の反対面側にゲート電極５４が積層される点で、図２の画素２１と共通の構成となっている。
【０１５３】
ここで、画素２１−４において、掘り込み遮光電極５７ｂ−１および５７ｂ−２は、図１４に示した画素２１−３の掘り込み遮光電極５７ｂ−１および５７ｂ−２と同様に構成されている。また、画素２１−４において、絶縁膜７１、平面電極７２、バリアメタル７３、および透明導電膜７４は、図６に示した画素２１−１の絶縁膜７１、平面電極７２、バリアメタル７３、および透明導電膜７４と同様に構成されている。
【０１５４】
図１９を参照して、電荷蓄積時および電荷転送時において印加される電位の作用について説明する。
【０１５５】
図１９Ａには、電荷蓄積時における画素２１−４が示されており、図１９Ｂには、電荷転送時における画素２１−４が示されている。なお、画素２１−４に入射する光は、ＰＤ５２において電子ｅに変換される。また、図１９に図示するように、画素２１−４に対して斜め方向に入射する光は、掘り込み遮光電極５７で反射され、隣接する他の画素２１に漏れ出ることが防止される。
【０１５６】
図１９Ａに示すように、画素２１−１では電荷蓄積時において、ゲート電極５４、掘り込み遮光電極５７ｂ−１および５７ｂ−２、平面電極７２、および透明導電膜７４に負電位が印加される。これにより、図１９Ａで白抜きの矢印で示すように、ＰＤ５２の中央に向かって電子ｅを押す力が発生する。従って、画素２１−４は、電荷蓄積時におけるＰＤ５２のポテンシャル井戸を深くすることができ、ＰＤ５２の飽和電荷量を大きくすることができる。また、画素２１−４では、負電位を印加することによって、暗電流の発生を抑制することができる。
【０１５７】
また、画素２１−４では電荷転送時において、掘り込み遮光電極５７ｂ−１および５７ｂ−２および透明導電膜７４に負電位が印加される一方、ゲート電極５４および平面電極７２に正電位が印加される。これにより、図１９Ｂにおいて白抜きの矢印で示すように、ＰＤ５２の中央に向かうとともに反対面に向かって電子ｅを押す力が発生する。従って、画素２１−１は、図１９Ｂで破線の白抜き矢印で示すように、反対面にあるゲート電極５４に向かう電子ｅの流れをアシストすることができ、ＰＤ５２からＦＤ部５３への電荷の転送性能を向上させることができる。
【０１５８】
このように、電荷蓄積時には、ＰＤ５２の飽和電荷量を大きくすることができるとともに、暗電流の発生を抑制することができ、電荷転送時には、電荷の転送性能を向上させることがで、画素２１−４の特性の向上を図ることができる。
【０１５９】
次に、図２０および図２１を参照して、画素２１−４の駆動方法について説明する。
【０１６０】
図２０には、画素２１−４の回路構成が示されており、図２１には、画素２１−４に供給される駆動信号と画素２１−４の各部における電位とが示されている。
【０１６１】
図２０に示すように、画素２１−４は、ＰＤ５２のＦＤ部５３側における光入射面側に掘り込み遮光電極５７ｃ−２が配置され、その反対側における反対面側に掘り込み遮光電極５７ｃ−１が配置される点で、図４の画素２１と異なる構成となっている。また、画素２１−４は、センサ層３２の反対面側に平面電極７２が配置され、センサ層３２の光入射面側に透明導電膜７４が配置される点で、図４の画素２１と異なる構成となっている。なお、画素２１−４は、その他の点で、図４の画素２１と共通の構成とされており、それらの共通の構成については同一の符号を付し、詳細な説明は省略する。即ち、画素２１−４は、転送トランジスタ６１、増幅トランジスタ６２、選択トランジスタ６３、およびリセットトランジスタ６４を備えて構成され、垂直信号線２３に接続されている。
【０１６２】
また、画素２１−４では、図１９を参照して上述したような電位を掘り込み遮光電極５７ｃ−１および５７ｃ−２に印加するために、垂直駆動部１３から掘り込み遮光電極５７ｃ−１および５７ｃ−２に遮光電極印加電圧ＶＦＤおよびＶＲＤがそれぞれ供給される。同様に、画素２１−４では、図１９を参照して上述したような電位を平面電極７２に印加するために、垂直駆動部１３から平面電極７２に平面電極印加電圧ＶＴＳＦが供給される。また、図１９を参照して上述したような電位を透明導電膜７４に印加するために、垂直駆動部１３から透明導電膜７４に透明導電膜印加電圧ＶＴＲが供給される。
【０１６３】
図２１には、上側から順に、選択信号ＳＥＬ、リセット信号ＲＥＳ、転送信号ＴＧ、透明導電膜印加電圧ＶＴＲ（１）およびＶＴＲ（２）、遮光電極印加電圧ＶＦＤ（１）およびＶＦＤ（２）、遮光電極印加電圧ＶＲＤ（１）およびＶＲＤ（２）、平面電極印加電圧ＶＴＳＦ（１）およびＶＴＳＦ（２）、ＦＤ部５３の電位レベルＶＦＤ、並びに、垂直信号線２３の電位レベルＶＳＩＧが示されている。
【０１６４】
ここで、遮光電極印加電圧ＶＦＤ（１）および透明導電膜印加電圧ＶＴＲ（１）は共通とされ、遮光電極印加電圧ＶＦＤ（２）および透明導電膜印加電圧ＶＴＲ（２）は共通とされる。また、透明導電膜印加電圧ＶＴＲ（１）およびＶＴＲ（２）、遮光電極印加電圧ＶＦＤ（１）およびＶＦＤ（２）、並びに、遮光電極印加電圧ＶＲＤ（１）およびＶＲＤ（２）は反転した信号が示されており、これらの印加電圧がハイレベルのとき負電位が印加される。なお、平面電極印加電圧ＶＴＳＦ（１）およびＶＴＳＦ（２）のローレベルは負電位とされ、平面電極印加電圧ＶＴＳＦ（１）およびＶＴＳＦ（２）のハイレベルは正電位とされる。
【０１６５】
また、遮光電極印加電圧ＶＦＤ（１）および透明導電膜印加電圧ＶＴＲ（１）と、遮光電極印加電圧ＶＦＤ（２）および透明導電膜印加電圧ＶＴＲ（２）とは、画素２１−４の動作に応じて、どちらか一方の使用を選択することができる。例えば、通常想定動作とする場合には、遮光電極印加電圧ＶＦＤ（１）および透明導電膜印加電圧ＶＴＲ（１）の使用が選択される。一方、ピニング強化および転送アシスト強化の動作とする場合には、遮光電極印加電圧ＶＦＤ（２）および透明導電膜印加電圧ＶＴＲ（２）の使用が選択される。
【０１６６】
同様に、遮光電極印加電圧ＶＲＤ（１）と遮光電極印加電圧ＶＲＤ（２）とは、画素２１−４の動作に応じて、どちらか一方の使用を選択することができる。例えば、通常想定動作とする場合には、遮光電極印加電圧ＶＲＤ（１）の使用が選択され、ＦＤ部５３近傍に一旦寄せる転送アシストの動作とする場合には、遮光電極印加電圧ＶＲＤ（２）の使用が選択される。
【０１６７】
同様に、平面電極印加電圧ＶＴＳＦ（１）と平面電極印加電圧ＶＴＳＦ（２）とは、画素２１−４の動作に応じて、どちらか一方の使用を選択することができる。例えば、通常想定動作とする場合には、平面電極印加電圧ＶＴＳＦ（１）の使用が選択され、反対面近傍に電荷を寄せてから転送を行う動作とする場合には、平面電極印加電圧ＶＴＳＦ（２）の使用が選択される。
【０１６８】
また、図２１において、タイミングｔ１は、画素２１−４が画素信号を出力するものとしての選択が開始されるタイミングであり、タイミングｔ２は、ＰＤ５２からＦＤ部５３へ電荷の転送が開始されるタイミングである。また、タイミングｔ３は、画素２１−４が画素信号を出力するものとしての選択が終了されるタイミングである。
【０１６９】
まず、画素２１−４の選択が開始されるタイミングｔ１より前において、ＰＤ５２の電荷の蓄積が開始されると、遮光電極印加電圧ＶＦＤ（１）および透明導電膜印加電圧ＶＴＲ（１）は、ローレベルからハイレベルに切り替えられる。また、同様に、遮光電極印加電圧ＶＦＤ（２）および透明導電膜印加電圧ＶＴＲ（２）は、ローレベルから第１のハイレベルに切り替えられる。また、同様に、遮光電極印加電圧ＶＲＤ（１）およびＶＲＤ（２）は、ローレベルからハイレベルに切り替えられる。これにより、掘り込み遮光電極５７ｃ−１および５７ｃ−２、並びに透明導電膜７４に負電位が印加される。また、このとき、平面電極印加電圧ＶＴＳＦ（１）およびＶＴＳＦ（２）はローレベルとされ、平面電極７２に負電位が印加される。なお、転送信号ＴＧのローレベルは負電位とされており、電荷転送時以外の期間において、転送トランジスタ６１のゲート電極５４には、転送信号ＴＧに従って負電位が印加される。
【０１７０】
従って、ＰＤ５２に電荷を蓄積する期間において、ゲート電極５４、掘り込み遮光電極５７ｂ−１および５７ｂ−２、平面電極７２、および透明導電膜７４に負電位が印加され、図１９Ａに示したように、ＰＤ５２の中央に向かって電子ｅを押す力が発生する。
【０１７１】
そして、タイミングｔ１において、選択信号ＳＥＬがハイレベルとなって画素２１−４が選択されるとともに、リセット信号ＲＥＳがハイレベルとなってＦＤ部５３の電位レベルＶＦＤがリセットされる。即ち、ＦＤ部５３には、今回の処理よりも前にＦＤ部５３に転送された電荷が残った状態となっており、その電荷が電源電圧に排出される。これに従って、垂直信号線２３の電位レベルＶＳＩＧは、ＦＤ部５３の電位レベルＶＦＤ（即ち、リセットレベル）に応じて変化する。その後、リセット信号ＲＥＳがローレベルになって、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが安定した後に、垂直信号線２３の電位レベルＶＳＩＧが、リセットレベルの電位として図１のカラム処理部１４に読み出される。
【０１７２】
次に、タイミングｔ２において、転送信号ＴＧがハイレベルとなってＰＤ５２に蓄積されていた電荷がＦＤ部５３に転送される。即ち、このとき、転送トランジスタ６１のゲート電極５４には、転送信号ＴＧに従って正電位が印加される。また、転送信号ＴＧと同時に、平面電極印加電圧ＶＴＳＦ（１）がハイレベルとなって平面電極７２には、平面電極印加電圧ＶＴＳＦ（１）に従って正電位が印加される。
【０１７３】
従って、ＰＤ５２から電荷を転送するときには、掘り込み遮光電極５７および透明導電膜７４に負電位が印加される一方、ゲート電極５４および平面電極７２に正電位が印加され、図１９Ｂに示したように、ゲート電極５４に向かう電子ｅの流れがアシストされる。
【０１７４】
また、タイミングｔ２において、遮光電極印加電圧ＶＦＤ（２）および透明導電膜印加電圧ＶＴＲ（２）は、第１のハイレベルから、さらに高いレベルの第２のハイレベルに切り替えられる。従って、遮光電極印加電圧ＶＦＤ（２）および透明導電膜印加電圧ＶＴＲ（２）を使用することが選択された場合には、ＰＤ５２から電荷を転送するとき、掘り込み遮光電極５７および透明導電膜７４には、第１のハイレベルに応じた負電位よりも高い第２のハイレベルに応じた負電位が印加される。
【０１７５】
なお、遮光電極印加電圧ＶＲＤ（２）は、タイミングｔ２よりも前の所定のタイミングにおいてローレベルとなって、掘り込み遮光電極５７ｂ−２には０Ｖが印加される。これにより、電荷転送より前に、一旦、電子ｅをＦＤ部５３の近傍に寄せるようなアシストが行われる。
【０１７６】
そして、ＰＤ５２からＦＤ部５３に電荷が転送されると、ＦＤ部５３に転送された電荷量に従って、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが変化する。その後、転送信号ＴＧおよび平面電極印加電圧ＶＴＳＦ（１）がローレベルとなって電荷の転送が終了し、ＦＤ部５３の電位レベルＶＦＤおよび垂直信号線２３の電位レベルＶＳＩＧが安定した後に、垂直信号線２３の電位レベルＶＳＩＧが、画素信号レベルの電位として図１のカラム処理部１４に読み出される。
【０１７７】
ここで、平面電極印加電圧ＶＴＳＦ（２）は、平面電極印加電圧ＶＴＳＦ（１）よりも遅い所定のタイミングで、ハイレベルとなる。即ち、平面電極印加電圧ＶＴＳＦ（２）を使用することが選択された場合には、ゲート電極５４に正電位が印加さるのより遅れて、平面電極７２に正電荷が印加される。これにより、例えば、ＰＤ５２からＦＤ部５３へ電荷が転送される際に、ゲート電極５４に向かう電子ｅの流れが形成された後に半導体基板５１の反対面側に電子ｅが引かれるようになるため、半導体基板５１の反対面に沿って電子ｅが漏れ出ることが防止される。
【０１７８】
その後、タイミングｔ３において、選択信号ＳＥＬがローレベルとなって、画素２１−４の選択が終了される。このとき、遮光電極印加電圧ＶＦＤ（２）および透明導電膜印加電圧ＶＴＲ（２）は、ハイレベルからローレベルに切り替えられる。同様に、遮光電極印加電圧ＶＦＤ（２）および透明導電膜印加電圧ＶＴＲ（２）は、第２のハイレベルからローレベルに切り替えられる。
【０１７９】
また、上述したような固体撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１８０】
図２２は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【０１８１】
図２２に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
【０１８２】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
【０１８３】
撮像素子１０３としては、上述した各種の構成例の位相差画素２１ａを有する固体撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
【０１８４】
信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
【０１８５】
このように構成されている撮像装置１０１では、上述した各種の構成例の画素２１を有する固体撮像素子１１を適用することによって、例えば、低照度時においてもノイズの少ない画像を得ることができる。
【０１８６】
なお、本技術は以下のような構成も取ることができる。
（１）
光を光電変換して電荷を発生する光電変換部と、
前記光電変換部の外周を囲うように、前記光電変換部が形成される半導体基板を掘り込んで形成される遮光部と、
前記光電変換部で発生した電荷を転送する転送トランジスタと
を備え、
前記光電変換部に電荷を蓄積する電荷蓄積時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷に反発する電位が供給され、
前記光電変換部から電荷を転送する電荷転送時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷を引き寄せる電位が供給される
固体撮像素子。
（２）
前記光電変換部が形成される半導体基板に対して、前記光電変換部に光が入射する光入射面側に積層される光透過性を有する導電膜をさらに備え、
前記電荷蓄積時および前記電荷転送時に、前記導電膜には前記電荷に反発する電位が供給される
上記（１）に記載の固体撮像素子。
（３）
前記光電変換部が形成される半導体基板に対して、前記光電変換部に光が入射する光入射面側の反対となる反対面側に平面的に積層される平面電極をさらに備え、
前記電荷蓄積時に、前記平面電極には前記電荷に反発する電位が供給され、
前記電荷転送時に、前記平面電極には前記電荷を引き寄せる電位が供給される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記遮光部の一部は、前記光電変換部が形成される半導体基板に対して、前記光電変換部に光が入射する光入射面側に形成され、前記遮光部の他の一部は、前記光入射面側の反対となる反対面側に形成されており、それぞれ独立して電位が供給される
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記光電変換部が形成される半導体基板に対して、前記光電変換部に光が入射する光入射面側に積層される光透過性を有する導電膜と、
前記光電変換部が形成される半導体基板に対して、前記光電変換部に光が入射する光入射面側の反対となる反対面側に平面的に積層される平面電極と
をさらに備え、
前記遮光部の一部は、前記光電変換部が形成される半導体基板に対して、前記光電変換部に光が入射する光入射面側に形成され、前記遮光部の他の一部は、前記光入射面側の反対となる反対面側に形成されており、
前記転送トランジスタのゲート電極、前記導電膜、前記平面電極、前記遮光部の一部、および前記遮光部の他の一部に、独立して電位が供給される
上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
光を光電変換して電荷を発生する光電変換部と、前記光電変換部の外周を囲うように、前記光電変換部が形成される半導体基板を掘り込んで形成される遮光部と、前記光電変換部で発生した電荷を転送する転送トランジスタとを備える固体撮像素子の駆動方法であって、
前記光電変換部に電荷を蓄積する電荷蓄積時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷に反発する電位が供給され、
前記光電変換部から電荷を転送する電荷転送時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷を引き寄せる電位が供給される
ステップを含む駆動方法。
（７）
光を光電変換して電荷を発生する光電変換部と、
前記光電変換部の外周を囲うように、前記光電変換部が形成される半導体基板を掘り込んで形成される遮光部と、
前記光電変換部で発生した電荷を転送する転送トランジスタと
を有し、
前記光電変換部に電荷を蓄積する電荷蓄積時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷に反発する電位が供給され、
前記光電変換部から電荷を転送する電荷転送時に、前記遮光部には前記電荷に反発する電位が供給されるとともに、前記転送トランジスタのゲート電極には前記電荷を引き寄せる電位が供給される
固体撮像素子を備える電子機器。
【０１８７】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１８８】
１１  固体撮像素子，  １２  画素アレイ部，  １３  垂直駆動部，  １４  カラム処理部，  １５  水平駆動部，  １６  出力部，  １７  駆動制御部，  ２１  画素，  ２２  水平信号線，  ２３  垂直信号線，  ３１  配線層，  ３２  センサ層，  ４１  配線，  ４２  層間絶縁膜，  ５１  半導体基板，  ５２  ＰＤ，  ５３  ＦＤ部，  ５４  ゲート電極，  ５５  固定電荷膜，  ５６  バリアメタル，  ６１  転送トランジスタ，  ６２  増幅トランジスタ，  ６３  選択トランジスタ，  ６４  リセットトランジスタ，  ７１  絶縁膜，  ７２  平面電極，  ７３  バリアメタル，  ７４  透明導電膜
【図１】
2015012126.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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