(57)【要約】      （修正有）【課題】データ処理回路でのマルチデータストリームに基づく分岐メトリック計算の高度なシステム及び方法を提供する。【解決手段】複数のデータ入力に対応する複数のマルチストリーム雑音予測フィルタ回路５０２、５０４，５０６，５０８，５１０，５１２，５１４，５１６を備え、各々のマルチストリーム雑音予測フィルタ回路５０２、５０４，５０６，５０８，５１０，５１２，５１４，５１６から生成された暫定出力５２２，５２４，５２６，５２８，５３０，５３２，５３４，５３６を結合して、結合分岐メトリックを得る。【選択図】図１ｂ
2015049925.tif 000002
【特許請求の範囲】
【請求項１】
第１のデータ入力と第２のデータ入力の前のインスタンスとの非行列ベースの結合に基づいて、前記第１のデータ入力に対応する第１の暫定出力を生成するように動作可能な第１のマルチストリーム雑音予測フィルター回路と、
前記第２のデータ入力と前記第１のデータ入力の前のインスタンスとの非行列ベースの結合に基づいて、前記第２のデータ入力に対応する第２の暫定出力を生成するように動作可能な第２のマルチストリーム雑音予測フィルター回路と、
少なくとも前記第１の暫定出力を前記第２の暫定出力と結合して、結合分岐メトリックを得るように動作可能な結合回路と、
を備える、データ処理システム。
【請求項２】
前記第１のマルチストリーム雑音予測フィルター回路と、前記第２のマルチストリーム雑音予測フィルター回路とを含むデータ復号化器回路であって、少なくとも部分的に前記結合分岐メトリックに基づいて、前記第１のデータ入力及び前記第２のデータ入力に対応する検出出力を提供するように動作可能なデータ復号化器回路を更に備える、請求項１に記載のデータ処理システム。
【請求項３】
データ復号化アルゴリズムを前記検出出力に適用して、前記第１のデータ入力及び前記第２のデータ入力に対応する元のデータセットを復元するように動作可能なデータ検出器回路を更に備える、請求項２に記載のデータ処理システム。
【請求項４】
前記データ復号化アルゴリズムは低密度パリティチェックアルゴリズムである、請求項３に記載のデータ処理システム。
【請求項５】
前記データ検出器回路は、ビタビアルゴリズムデータ検出を適用する、請求項３に記載のデータ処理システム。
【請求項６】
請求項１に記載のデータ処理システムであって、前記第１のマルチストリーム雑音予測フィルター回路の動作は、少なくとも部分的に第１の係数セットに基づき、前記第２のマルチストリーム雑音予測フィルター回路の動作は、少なくとも部分的に第２の係数セットに基づき、該システムは、
較正回路を更に備え、該較正回路は、
前記第１のデータ入力と理想的な第１のデータ入力との差に基づいて、前記第１の係数セットを生成し、
前記第２のデータ入力と理想的な第２のデータ入力との差に基づいて、前記第２の係数セットを生成するように動作可能である、請求項１に記載のデータ処理システム。
【請求項７】
前記結合回路は、前記第１の暫定出力を少なくとも前記第２の暫定出力と合算して、前記結合分岐メトリックを得るように動作可能な合算回路である、請求項１に記載のデータ処理システム。
【請求項８】
前記第１の暫定出力を生成することは、第１の線形計算を用いて行われ、前記第２の暫定出力を生成することは、第２の線形計算を用いて行われる、請求項１に記載のデータ処理システム。
【請求項９】
請求項１に記載のデータ処理システムであって、該データ処理システムは、少なくとも第１のトラック及び第２のトラックを有する記憶媒体を含む記憶装置の部分として実施され、前記第１のデータ入力と前記第２のデータ入力との結合は、前記第１のトラックから導出される第１のデータ入力及び第２のデータ入力と、前記第１のトラックから導出される前記第１のデータ入力及び前記第２のトラックから導出される前記第２のデータ入力と、からなる群から選択される、請求項１に記載のデータ処理システム。
【請求項１０】
請求項１に記載のデータ処理システムであって、該データ処理システムは、トラックを有する記憶媒体を含む記憶装置の部分として実施され、前記第１のデータ入力は、前記トラックのうちの特定の１つに沿った第１のサンプル位置に対応し、前記第２のデータ入力は、前記トラックのうちの特定の１つに沿った第２のサンプル位置に対応し、前記第１のサンプル位置及び前記第２のサンプル位置は同じサンプル時間でサンプリングされる、請求項１に記載のデータ処理システム。
【請求項１１】
集積回路の部分として実施される、請求項１に記載のデータ処理システム。
【請求項１２】
第１のデータ入力と第２のデータ入力の前のインスタンスとの非行列ベースの結合に基づいて、第１のマルチストリーム雑音予測フィルター回路を用いて前記第１のデータ入力に対応する第１の暫定出力を生成することと、
前記第２のデータ入力と前記第１のデータ入力の前のインスタンスとの非行列ベースの結合に基づいて、第２のマルチストリーム雑音予測フィルター回路を用いて前記第２のデータ入力に対応する第２の暫定出力を生成することと、
前記第１の暫定出力を少なくとも前記第２の暫定出力と合算することであって、それにより、結合分岐メトリックをもたらすことと、
を含む、方法。
【請求項１３】
前記結合分岐メトリックに頼るデータ検出アルゴリズムを適用することであって、それにより、検出出力を得ることを更に含む、請求項１２に記載の方法。
【請求項１４】
記憶媒体と、
前記記憶媒体に関連して配置され、前記記憶媒体のトラックに沿った情報に対応する第１の検知信号及び第２の検知信号を提供するように動作可能なヘッド組立体と、
読取りチャネル回路と、
を備え、前記読取りチャネル回路は、
前記第１の検知信号に対応する第１のアナログ信号と前記第２の検知信号に対応する第２のアナログ信号とを提供するように動作可能なアナログフロントエンド回路と、
前記第１のアナログ信号をサンプリングして、第１の一連のデジタルサンプルを得て、前記第２のアナログ信号をサンプリングして、第２の一連のデジタルサンプルを得るように動作可能なアナログ／デジタル変換器回路と、
前記第１の一連のデジタルサンプルを等化して、第１のサンプルセットを得て、前記第２の一連のデジタルサンプルを等化して、第２のサンプルセットを得るように動作可能な等化器回路と、
データ検出器回路と、
を含み、前記データ検出器は、
前記第１のサンプルセットと、前記第２のサンプルセットの対応する前のインスタンスとの非行列ベースの結合に基づいて、前記第１のサンプルセットに対応する第１の暫定出力を生成するように動作可能な第１のマルチストリーム雑音予測フィルター回路と、
前記第２のサンプルセットと、前記第１のサンプルセットの対応する前のインスタンスとの非行列ベースの結合に基づいて、前記第２のサンプルセットに対応する第２の暫定出力を生成するように動作可能な第２のマルチストリーム雑音予測フィルター回路と、
少なくとも前記第１の暫定出力を前記第２の暫定出力と結合して、結合分岐メトリックを得るように動作可能な結合回路と、
を含み、少なくとも部分的に前記結合分岐メトリックに基づいて、前記第１のデータ入力及び前記第２のデータ入力に対応する検出出力を提供するように動作可能である、
記憶装置。
【請求項１５】
前記読取りチャネル回路は、
データ復号化アルゴリズムを前記検出出力に適用して、前記第１のサンプルセット及び前記第２のサンプルセットに対応する元のデータセットを復元するように動作可能なデータ復号化器回路を更に備える、請求項１４に記載の記憶装置。
【請求項１６】
前記データ復号化アルゴリズムは低密度パリティチェックアルゴリズムである、請求項１５に記載の記憶装置。
【請求項１７】
前記データ検出器回路は、ビタビアルゴリズムデータ検出を適用する、請求項１５に記載の記憶装置。
【請求項１８】
請求項１４に記載の記憶装置であって、前記第１のマルチストリーム雑音予測フィルター回路の動作は、少なくとも部分的に第１の係数セットに基づき、前記第２のマルチストリーム雑音予測フィルター回路の動作は、少なくとも部分的に第２の係数セットに基づき、該記憶装置は、
較正回路を更に備え、該較正回路は、
前記第１のサンプルセットと理想的な第１のサンプルセットの対応するインスタンスとの差に基づいて、前記第１の係数セットを生成し、
前記第２のサンプルセットと理想的な第２のサンプルセットの対応するインスタンスとの差に基づいて、前記第２の係数セットを生成する
ように動作可能である、請求項１４に記載の記憶装置。
【請求項１９】
前記第１の暫定出力を生成することは、第１の線形計算を用いて行われ、前記第２の暫定出力を生成することは、第２の線形計算を用いて行われる、請求項１４に記載の記憶装置。
【請求項２０】
前記結合回路は、前記第１の暫定出力を少なくとも前記第２の暫定出力と合算して、前記結合分岐メトリックを得るように動作可能な合算回路である、請求項１４に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理回路でのマルチデータストリームに基づく分岐メトリック計算のシステム及び方法に関する。
【０００２】
［関連出願の相互参照］
本願は、「Systems and Methods for Multiple Sensor Noise Predictive Filtering」と題する、２０１３年８月２９日にYangによって出願された米国仮特許出願第６１／８７１，４３７号の優先権を主張する（この仮特許出願を基礎とする本特許出願である）。
【背景技術】
【０００３】
データが記憶媒体との間で転送される記憶システムを含む様々なデータ転送システムが開発されてきた。任意の転送の効率は、データ転送で生じる雑音と、記憶媒体上のデータを正確に検知する能力とによって影響を受ける。正確性を改善するために、複数のセンサーを用いて、記憶媒体上のデータを検知することができる。各ストリームが処理され、結果が導出される。しかしながら、場合によっては、複数のストリームから導出される結果は、雑音を適宜フィルタリングする能力がないことに起因して（due to）不正確である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、少なくとも上記理由により、当該技術においてデータ処理の高度なシステム及び方法が必要である。
【課題を解決するための手段】
【０００５】
本発明は、データ処理回路でのマルチデータストリームに基づく分岐メトリック計算のシステム及び方法に関する。
【０００６】
本発明の様々な実施形態は、第１のデータ入力と第２のデータ入力の前のインスタンスとの非行列ベースの結合に基づいて、前記第１のデータ入力に対応する第１の暫定出力を生成するように動作可能な第１のマルチストリーム雑音予測フィルター回路と、
前記第２のデータ入力と前記第１のデータ入力の前のインスタンスとの非行列ベースの結合に基づいて、前記第２のデータ入力に対応する第２の暫定出力を生成するように動作可能な第２のマルチストリーム雑音予測フィルター回路と、
少なくとも前記第１の暫定出力を前記第２の暫定出力と結合して、結合分岐メトリックを得るように動作可能な結合回路と、
を備える、データ処理システムを提供する。
【０００７】
この概要は、本発明の幾つかの実施の形態の概略のみを提供するものである。本発明の多くの他の目的、特徴、利点及び他の実施形態が、以下の詳細な説明、添付の特許請求の範囲及び添付の図面からより完全に明らかとなるであろう。
【０００８】
図面を参照することにより、本発明の様々な実施形態の更なる理解を実現することができ、これらの実施形態については本明細書の残りの部分で説明する。図面において、同様の参照符号が幾つかの図面の全てにわたって類似の構成要素を指すのに用いられている。幾つかの場合には、小文字からなるサブラベルが、複数の類似の構成要素のうちの１つを表すように参照符号に関連付けられている。存在するサブラベルを指定することなく参照符号が参照されるとき、そのような複数の類似の構成要素全てを指すことが意図される。
【図面の簡単な説明】
【０００９】
【図１ａ】本発明の幾つかの実施形態によるマルチストリーム雑音フィルタリング回路を有するデータ処理回路を示す図である。
【図１ｂ】本発明の幾つかの実施形態によるマルチストリーム雑音フィルタリング回路を有するデータ処理回路を示す図である。
【図１ｃ】本発明の幾つかの実施形態によるマルチストリーム雑音フィルタリング回路を有するデータ処理回路を示す図である。
【図１ｄ】本発明の幾つかの実施形態によるマルチストリーム雑音フィルタリング回路を有するデータ処理回路を示す図である。
【図２ａ】マルチストリーム雑音フィルタリングを用いてデータを処理する、本発明の幾つかの実施形態による方法を示す流れ図である。
【図２ｂ】マルチストリーム雑音フィルタリングを用いてデータを処理する、本発明の幾つかの実施形態による方法を示す流れ図である。
【図３】本発明の１つ又は複数の実施形態によるマルチストリーム雑音フィルタリング回路を有する読取りチャネルを含む記憶装置を示す図である。
【発明を実施するための形態】
【００１０】
本発明は、データ処理を実行するシステム及び方法に関し、より詳細には、データ処理システムにおいてパラメーターを適宜変更するシステム及び方法に関する。
【００１１】
本発明の様々な実施形態は、データ検出器回路と、データ復号化器回路とを含むデータ処理回路を提供する。データ検出器回路は、データ検出器回路の部分として、１つ又は複数のマルチストリーム雑音予測回路を含む。データ検出器回路からの検出出力は、データ復号化器回路に提供され、このデータ復号化器回路はデータ復号化アルゴリズムを適用して、元々書き込まれたデータセットを復元しようとする。データ復号化アルゴリズムの適用により、元々書き込まれたデータセットが得られる場合、復号化された出力は「収束」したと言える。場合によっては、そのような収束は、データ復号化アルゴリズムに頼る全てのパリティチェック式が満たされることによって示される。本明細書に提供される開示に基づいて、復号化された出力が収束したと見なされる様々なシナリオを当業者は認識しよう。そのような収束データセットは、データ処理回路から出力として提供される。データ検出器回路及びデータ復号化器回路の両方を通るパスは、本明細書では「グローバル反復」と呼ばれる。場合によっては、データ処理回路は、複数のグローバル反復を可能にするように設計される。様々な場合、データ復号化器回路は、所与のグローバル反復中、データ復号化アルゴリズムを検出出力に複数回適用することができる。そのような場合、データ復号化アルゴリズムの各適用は、本明細書では「ローカル反復」と呼ばれる。
【００１２】
本発明の様々な実施形態は、第１のデータ入力と第２のデータ入力の前のインスタンスとの非行列ベースの結合に基づいて、第１のデータ入力に対応する第１の暫定出力を生成するように動作可能な第１のマルチストリーム雑音予測フィルター回路と、第２のデータ入力と第１のデータ入力の前のインスタンスとの非行列ベースの結合に基づいて、第２のデータ入力に対応する第２の暫定出力を生成するように動作可能な第２のマルチストリーム雑音予測フィルター回路と、少なくとも第１の暫定出力を第２の暫定出力と結合して、結合分岐メトリックを得るように動作可能な結合回路と、を備える、データ処理システムを提供する。
【００１３】
上記実施形態の幾つかの場合において、システムはデータ検出器回路を更に含み、このデータ検出器回路は、第１のマルチストリーム雑音予測フィルター回路と、第２のマルチストリーム雑音予測フィルター回路とを含み、少なくとも部分的に結合分岐メトリックに基づいて、第１のデータ入力及び第２のデータ入力に対応する、検出出力を提供するように動作可能である。場合によっては、システムはデータ復号化器回路を更に含み、このデータ復号化器回路は、検出出力にデータ復号化アルゴリズムを適用して、第１のデータ入力及び第２のデータ入力に対応する元のデータセットを復元するように動作可能である。１つの特定の場合において、データ復号化アルゴリズムは低密度パリティチェックアルゴリズムである。場合によっては、データ検出器回路はビタビアルゴリズムデータ検出を適用する。
【００１４】
上記実施形態の１つ又は複数の場合において、第１のマルチストリーム雑音予測フィルター回路の動作は、少なくとも部分的に第１の係数セットに基づき、第２のマルチストリーム雑音予測フィルター回路の動作は、少なくとも部分的に第２の係数セットに基づく。そのような場合、システムは較正回路を更に備え、較正回路は、第１のデータ入力と理想的な第１のデータ入力との差に基づいて、第１の係数セットを生成し、第２のデータ入力と理想的な第２のデータ入力との差に基づいて、第２の係数セットを生成するように動作可能である。上記実施形態の様々な場合において、結合回路は、第１の暫定出力を少なくとも第２の暫定出力と合算して、結合分岐メトリックを得るように動作可能な合算回路である。上記実施形態の幾つかの場合において、第１の暫定出力を生成することは、第１の線形計算を用いて行われ、第２の暫定出力を生成することは、第２の線形計算を用いて行われる。
【００１５】
上記実施形態の様々な場合において、データ処理システムは、記憶媒体を含む記憶装置の部分として実施される。記憶媒体は、少なくとも第１のトラック及び第２のトラックを含む。第１のデータ入力と第２のデータ入力との結合は、第１のトラックから導出される第１のデータ入力及び第２のデータ入力であるか、又は第１のトラックから導出される第１のデータ入力及び第２のトラックから導出される第２のデータ入力とすることができ、分岐メトリックラベルは、結合検出に関して複数のトラックからのビット結合を含む。上記実施形態の幾つかの場合において、データ処理システムは、記憶媒体を含む記憶装置の部分として実施される。記憶媒体はトラックを含む。第１のデータ入力は、トラックのうちの特定の１つに沿った第１のサンプル位置に対応し、第２のデータ入力は、トラックのうちの特定の１つに沿った第２のサンプル位置に対応し、第１のサンプル位置及び第２のサンプル位置は同じサンプル時間でサンプリングされる。
【００１６】
本発明の他の実施形態は、第１のデータ入力と第２のデータ入力の前のインスタンスとの非行列ベースの結合に基づいて、第１のマルチストリーム雑音予測フィルター回路を用いて第１のデータ入力に対応する第１の暫定出力を生成することと、第２のデータ入力と第１のデータ入力の前のインスタンスとの非行列ベースの結合に基づいて、第２のマルチストリーム雑音予測フィルター回路を用いて第２のデータ入力に対応する第２の暫定出力を生成することと、第１の暫定出力を少なくとも第２の暫定出力と合算して結合分岐メトリックを得ることと、を含む、方法を提供する。
【００１７】
本発明の更に他の実施形態は、記憶媒体と、記憶媒体に関連して配置され、記憶媒体のトラックに沿った情報に対応する第１の検知信号及び第２の検知信号を提供するように動作可能なヘッド組立体と、読取りチャネル回路とを備える記憶装置を提供する。読取りチャネル回路は、第１の検知信号に対応する第１のアナログ信号と第２の検知信号に対応する第２のアナログ信号とを提供するように動作可能なアナログフロントエンド回路と、第１のアナログ信号をサンプリングして、第１の一連のデジタルサンプルを得て、第２のアナログ信号をサンプリングして、第２の一連のデジタルサンプルを得るように動作可能なアナログ／デジタル変換器回路と、第１の一連のデジタルサンプルを等化して、第１のサンプルセットを得て、第２の一連のデジタルサンプルを等化して、第２のサンプルセットを得るように動作可能な等化器回路と、データ検出器回路とを含む。データ検出器は、第１のサンプルセットと、第２のサンプルセットの対応する前のインスタンスとの非行列ベースの結合に基づいて、第１のサンプルセットに対応する第１の暫定出力を生成するように動作可能な第１のマルチストリーム雑音予測フィルター回路と、第２のサンプルセットと、第１のサンプルセットの対応する前のインスタンスとの非行列ベースの結合に基づいて、第２のサンプルセットに対応する第２の暫定出力を生成するように動作可能な第２のマルチストリーム雑音予測フィルター回路と、少なくとも第１の暫定出力を第２の暫定出力と結合して、結合分岐メトリックを得るように動作可能な結合回路とを含み、データ検出器は、少なくとも部分的に結合分岐メトリックに基づいて、第１のデータ入力及び第２のデータ入力に対応する検出出力を提供するように動作可能である。
【００１８】
図１ａを参照して、本発明の幾つかの実施形態による、マルチストリーム雑音予測フィルター回路を備えたデータ検出器回路１２５を有するデータ処理回路１００を示す。データ処理回路１００はアナログフロントエンド回路１１０を含み、アナログフロントエンド回路は、３つの異なるアナログ入力（すなわち、アナログ入力１０８ａ、アナログ入力１０８ｂ、アナログ入力１０８ｃ）を受け取る。アナログフロントエンド回路１１０は、アナログ入力１０８ａ、アナログ入力１０８ｂ、及びアナログ入力１０８ｃのそれぞれを処理し、各処理済みアナログ信号（すなわち、処理済みアナログ信号１１２ａ、処理済みアナログ信号１１２ｂ、処理済みアナログ信号１１２ｃ）を得て、これらの処理済みアナログ信号はアナログ／デジタル変換器回路１１５に提供される。アナログフロントエンド回路１１０は、当該技術分野において既知の３つの並列アナログフィルター及び３つの並列増幅器回路を含むことができるが、これらに限定されない。本明細書に提供される開示に基づいて、アナログフロントエンド回路１１０の部分として含むことができる様々な回路を当業者は認識しよう。場合によっては、アナログ入力１０８ａは、読取り／書込みヘッド組立体（図示せず）の第１のセンサーから導出され、アナログ入力１０８ｂは、読取り／書込みヘッド組立体の第２のセンサーから導出され、アナログ入力１０８ｃは、読取り／書込みヘッド組立体の第３のセンサーから導出される。読取り／書込みヘッド組立体は、記憶媒体（図示せず）に関連して開示される。
【００１９】
アナログ／デジタル変換器回路１１５は、処理済みアナログ信号１１２ａを第１の一連のデジタルサンプル１１７ａに変換し、処理済みアナログ信号１１２ｂを第２の一連のデジタルサンプル１１７ｂに変換し、処理済みアナログ信号１１２ｃを第３の一連のデジタルサンプル１１７ｃに変換する。アナログ／デジタル変換器回路１１５は、アナログ入力信号に対応するデジタルサンプルを生成可能な当該技術分野において既知の任意の回路とすることができる。本発明の特定の一実施形態では、アナログ／デジタル変換器回路１１５は、デジタルサンプル１１７ａ、デジタルサンプル１１７ｂ、及びデジタルサンプル１１７ｃのそれぞれ１つをそれぞれ処理する３つの並列変換器回路を有する。本明細書において提供される開示に基づいて、当業者であれば、本発明の様々な実施形態に関連して用いることができる種々のアナログ／デジタル変換器回路を認識するであろう。デジタルサンプル１１７ａ、デジタルサンプル１１７ｂ、及びデジタルサンプル１１７ｃが等化器回路１２０に提供される。等化器回路１２０はそれぞれのデジタルサンプル１１７ａ、デジタルサンプル１１７ｂ、及びデジタルサンプル１１７ｃに等化アルゴリズムを適用して、等化出力１２２ａ、等化出力１２２ｂ、及び等化出力１２２ｃを得る。本発明の幾つかの実施形態では、等化器回路１２０は当該技術分野において既知のデジタル有限インパルス応答フィルター回路である。１つの特定の場合において、等化器回路１２０は、並列して、デジタルサンプル１１７ａ、デジタルサンプル１１７ｂ、及びデジタルサンプル１１７ｃのそれぞれ１つを処理する３つの有限インパルス応答フィルター回路を含む。
【００２０】
等化出力１２２ａ、等化出力１２２ｂ、等化出力１２２ｃは、データ検出器回路１２５及びサンプルバッファー回路１７５の両方に提供される。場合によっては、データ検出器回路１２５は、主データ検出器回路と、補助データ検出器回路とを含む。そのような場合、等化出力１２２ａ、１２２ｂ、１２２ｃは、補助データ検出器回路及びサンプルバッファー回路１７５の両方に提供される。サンプルバッファー回路１７５は、データ検出器回路１２５を通しての続く反復で用いるために、等化出力１２２ａ、１２２ｂ、１２２ｃをバッファーデータ１７７ａ、バッファーデータ１７７ｂ、バッファーデータ１７７ｃとしてそれぞれ記憶する。データ検出器回路１２５は、３つのデータストリームから検出出力１２７を生成可能な、当該技術分野において既知の任意のデータ検出器回路とすることができる。幾つかの例として、データ検出器回路１２５は、限定ではないが、当該技術分野において既知のビタビアルゴリズム検出器回路又は最大アプリオリ検出器回路とすることができる。一般的なフレーズ「ビタビデータ検出アルゴリズム」又は「ビタビアルゴリズムデータ検出器回路」は、任意のビタビ検出アルゴリズム若しくはビタビアルゴリズム検出器回路又はそれらの変形を意味するように最も広い意味で用いられることに留意されたい。それらの変形には、限定ではないが、双方向ビタビ検出アルゴリズム又は双方向ビタビアルゴリズム検出器回路が含まれる。また、一般的なフレーズ「最大事後データ検出アルゴリズム」又は「最大事後データ検出器回路」は、任意の最大事後検出アルゴリズム若しくは最大事後検出器回路又はそれらの変形を意味するように最も広い意味で用いられる。それらの変形には、限定ではないが、単純化された最大事後データ検出アルゴリズム、及び最大対数最大事後データ検出アルゴリズム、又は対応する検出器回路が含まれる。本明細書において提供される開示に基づいて、当業者であれば、本発明の様々な実施形態に関連して用いることができる種々のデータ検出器回路を認識するであろう。検出出力１２７は、硬判定及び軟判定の双方を含むことができる。「硬判定」及び「軟判定」という用語は、それらの最も広い意味で用いられる。特に、「硬判定」は、予測される元の入力値を示す出力（例えばバイナリ「１」若しくは「０」、又は非バイナリデジタル値）であり、「軟判定」は対応する硬判定が正しい尤度を示す。本明細書において提供される開示に基づいて、当業者であれば、本発明の様々な実施形態に関連して用いることができる多岐にわたる硬判定及び軟判定を認識するであろう。
【００２１】
検出出力１２７は、データ検出器回路１２５とデータ復号化器回路１５０との間で渡されるデータをバッファリングするように動作する中央キューメモリ回路１６０に提供される。幾つかの場合において、中央キューメモリ回路１６０は、当該技術分野において既知のインターリーブ（すなわちデータシャッフリング）回路部及びデインターリーブ（すなわちデータシャッフリング解除）回路部を含む。データ復号化器回路１５０が利用可能である場合、データ復号化器回路１５０は復号化器入力１５６としての中央キューメモリ回路１６０からの検出出力１２７にアクセスする。データ復号化器回路１５０は、復号化器入力１５６にデータ復号化アルゴリズムを適用して、元々書き込まれたデータを復元しようとする。データ復号化アルゴリズムの結果は復号化された出力１５２として提供される。検出出力１２７と同様に、復号化された出力１５２は、硬判定及び軟判定の双方を含むことができる。例えば、データ復号化器回路１５０は、受信した入力に復号化アルゴリズムを適用することが可能な、当該技術分野において既知の任意のデータ復号化器回路とすることができる。データ復号化器回路１５０は、限定ではないが、当該技術分野において既知の低密度パリティチェック（ＬＤＰＣ）復号化器回路又はリードソロモン復号化器回路とすることができる。本明細書において提供される開示に基づいて、当業者であれば、本発明の様々な実施形態に関連して用いることができる多岐にわたるデータ復号化器回路を認識するであろう。元のデータが復元される（すなわちデータ復号化アルゴリズムが収束する）か、又はタイムアウト条件が発生した場合（例えばサンプルバッファー回路１７５が満杯に近くなった場合）、復号化された出力１５２は、硬判定出力回路１８０内に含まれるメモリに記憶される。そして、硬判定出力回路１８０が、収束した復号化された出力１５２をデータ出力１８４として受信者（図示せず）に提供する。受信者は、例えば、処理されたデータセットを受信するように動作可能なインターフェース回路とすることができる。本明細書において提供された開示に基づいて、当業者であれば、本発明の様々な実施形態に関連して用いることができる多岐にわたる受信者を認識するであろう。タイムアウト条件の前に元のデータが復元されていない（すなわちデータ復号化アルゴリズムが収束に失敗した）場合、復号化された出力１５２は、以下でより詳細に論考するように、データが使用不可能であることを示し、データ出力１８４も同様に使用不可能として識別される。
【００２２】
データ検出器回路１２５及びデータ復号化器回路１５０の組合せを通じた１回又は複数回の反復は、元々書き込まれたデータセットに収束する目的で行うことができる。上述したようにデータ検出器回路及びデータ復号化器回路の双方を通じた処理は「グローバル反復」と呼ばれる。第１のグローバル反復について、データ検出器回路１２５は、復号化された出力から誘導されることなくデータ検出アルゴリズムを等化出力１２２ａ、１２２ｂ、１２２ｃに適用する。後続のグローバル反復について、データ検出器回路１２５は、復号化された出力１５２によって誘導されるようにデータ検出アルゴリズムをバッファリングされたデータ１７７ａ、１７７ｂ、１７７ｃに適用する。この誘導を促進するために、復号化された出力１５２は、復号化器出力１５４として中央キューメモリ回路１６０に記憶され、等化出力１２２ａ、１２２ｂ、１２２ｃがデータ検出器回路１２５を通して再処理されているとき、検出器入力１２９として中央キューメモリ回路１６０から提供される。
【００２３】
各グローバル反復中、データ復号化器回路１５０は、復号化器入力１５６へのデータ復号化アルゴリズムの適用を含む１回又は複数回のローカル反復を行うことが可能である。第１のローカル反復について、データ復号化器回路１５０は、復号化された出力２５２から誘導されることなくデータ復号化器アルゴリズムを適用する。後続のローカル反復について、データ復号化器回路１５０は、以前に復号化された出力１５２によって誘導されるようにデータ復号化アルゴリズムを復号化器入力１５６に適用する。許可されるローカル反復数は、例えば１０とすることができる。本明細書において提供される開示に基づいて、当業者であれば、本発明の様々な実施形態に従って許可することができる多岐にわたる異なるローカル反復数を理解するであろう。データ復号化器回路１５０を通じたローカル反復数が、許可されるローカル反復数を超えているが、データセットの標準処理中に少なくとも１つの追加のグローバル反復が許可されると判断される場合、復号化された出力１５２は復号化された出力１５４として中央キューメモリ回路１６０に戻して提供される。復号化された出力１５４は、データ検出器回路１２５が追加の処理を実行するのに利用可能になるまで中央キューメモリ回路１６０内に保持される。
【００２４】
対照的に、データ復号化器回路１５０を通じたローカル反復数が許可されるローカル反復数を超えており、かつデータセットについて許可可能なグローバル反復数が超過されており、及び／又はタイムアウト若しくはメモリ使用が特定のデータセットの処理の終了を要求していると判断される場合、データセットの標準的な処理が完結し、エラーが示される。幾つかの場合において、再試行処理又は何らかのオフライン処理を適用して、そうでなければ収束していないデータセットを復元することができる。本明細書において提供される開示に基づいて、当業者であれば、そうでなければ復元不可能なデータセットを復元するために適用することができる多岐にわたる非標準的な処理技法を認識するであろう。
【００２５】
図１ｂを参照すると、複数のマルチストリーム雑音予測フィルター回路５０２、５０４、５０６、５０８、５１０、５１２、５１４、５１６を有するデータ検出器回路１２５の一実施態様の詳細ブロック図１００が示されている。これらの回路はそれぞれ、分岐メトリック５２２、５２４、５２６、５２８、５３０、５３２、５３４、５３６のそれぞれ１つをビタビアルゴリズムデータ検出器回路５６０に供給する。ビタビアルゴリズムデータ検出器回路５６０は、分岐メトリック５２２、５２４、５２６、５２８、５３０、５３２、５３４、５３６を用いてデータ検出アルゴリズムを適用して、検出出力１２７を得る。本発明の異なる実施形態により他の実施態様も可能であることに留意されたい。さらに、ビタビアルゴリズムデータ検出器回路５６０を当該技術分野において既知の別のタイプのデータ検出器回路で置換可能なことにも留意されたい。データ検出器回路１２５は、「０００」パターンを検出するように設計されたマルチストリーム雑音予測フィルター回路５０２と、「００１」パターンを検出するように設計されたマルチストリーム雑音予測フィルター回路５０４と、「０１０」パターンを検出するように設計されたマルチストリーム雑音予測フィルター回路５０６と、「０１１」パターンを検出するように設計されたマルチストリーム雑音予測フィルター回路５０８と、「１００」パターンを検出するように設計されたマルチストリーム雑音予測フィルター回路５１０と、「１０１」パターンを検出するように設計されたマルチストリーム雑音予測フィルター回路５１２と、「１１０」パターンを検出するように設計されたマルチストリーム雑音予測フィルター回路５１４と、「１１１」パターンを検出するように設計されたマルチストリーム雑音予測フィルター回路５１６とを備える。入力１は、初回のグローバル反復であるか、それとも２回目以降のグローバル反復であるかに応じて、バッファーデータ１７７ａ又は等化出力１２２ａに対応し、入力２は、初回のグローバル反復であるか、それとも２回目以降のグローバル反復であるかに応じて、バッファーデータ１７７ｂ又は等化出力１２２ｂに対応し、入力３は、初回のグローバル反復であるか、それとも２回目以降のグローバル反復であるかに応じて、バッファーデータ１７７ｃ又は等化出力１２２ｃに対応する。
【００２６】
図１ｃを参照して、３つのトラック（トラックＡ、トラックＢ、トラックＣ）を含む記憶媒体６００の一部分を示す。読取り／書込みヘッド（図示せず）は、トラックＢの上方を飛行し、サンプルをとっており、サンプリング点６０５は破線の楕円として示される。読取り／書込みヘッドは３つのセンサーを含む。各サンプル点６０５において、読取り／書込みヘッド内の３つのセンサーはそれぞれ、トラックＢに沿ったＡ、Ｂ、Ｃとしてそれぞれ示される位置における情報を検知する。トラックＢに沿った位置Ａにおいて検知された情報は、図１ｂに関連して上述したように入力１として提供され、トラックＢに沿った位置Ｂにおいて検知された情報は、図１ｂに関連して上述したように入力２として提供され、トラックＢに沿った位置Ｃにおいて検知された情報は、図１ｂに関連して上述したように入力３として提供される。
【００２７】
図１ｄを参照して、本発明の１つ又は複数の実施形態によるマルチストリーム雑音予測フィルター回路７００の一実施態様を示す。マルチストリーム雑音予測フィルター回路７００は、図１ｂに関連して上記で示されたマルチストリーム雑音予測フィルター５０２、５０４、５０６、５０８、５１０、５１２、５１４、５１６のそれぞれの代わりに用いることができる。示されるように、マルチストリーム雑音予測フィルター回路７００は信号遅延回路７０２を含み、この回路７０２は、入力１、入力２、及び入力３のそれぞれをサンプル期間だけ遅延させて、対応する出力である入力１Ｄ、入力２Ｄ、入力３Ｄを得る。これらの遅延値は全て、雑音予測フィルター回路７１０、雑音予測フィルター回路７３０、及び雑音予測フィルター回路７５０に提供される。さらに、入力１は、雑音予測フィルター回路７１０、雑音予測フィルター回路７３０、及び雑音予測フィルター回路７５０に提供され、入力２は、雑音予測フィルター回路７３０及び雑音予測フィルター回路７５０に提供され、入力３は雑音予測フィルター回路７５０に提供される。
【００２８】
雑音予測フィルター回路７１０は、受信した入力に雑音予測フィルタリングを適用して、フィルター出力７１２を得る。フィルター出力７１２を得る雑音予測フィルタリングは以下の式で説明される。
【数１】
2015049925.tif 000003
上記式では、以下の式が値ｅ０，ｋ、ｅ１，ｋ、ｅ２，ｋを定義する。
【数２】
2015049925.tif 000004
この場合、ｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋは入力１、入力２、及び入力３にそれぞれ対応する。
【数３】
2015049925.tif 000005
は、ｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋにそれぞれ対応する理想的な出力である。これらの理想的な出力は、例えば、当該技術分野において既知のように、標的値でｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋを畳み込むことによって生成することができる。したがって、ｅ０，ｋ、ｅ１，ｋ、ｅ２，ｋの値は、各入力ストリームのそれぞれの誤差値に対応する。さらに、ｅ０，ｋ−１、ｅ１，ｋ−１、ｅ２，ｋ−１の値は、ｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋの前のインスタンス（すなわち、ｙ０，ｋ−１、ｙ１，ｋ−１、ｙ２，ｋ−１）のそれぞれの誤差値である。ｆ０，ｊ、ｆ１，ｊ、及びｆ２，ｊの値は、各入力のそれぞれに適用される雑音予測フィルター回路７１０に含まれる雑音予測フィルターのフィルター係数である。σ０は入力１の分散である。
【００２９】
雑音予測フィルター回路７３０は、受信した入力に雑音予測フィルタリングを適用して、フィルター出力７３２を得る。フィルター出力７３２を得る雑音予測フィルタリングは以下の式で説明される。
【数４】
2015049925.tif 000006
ここでも、以下の式が値ｅ０，ｋ、ｅ１，ｋ、ｅ２，ｋを定義する。
【数５】
2015049925.tif 000007
この場合、ｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋは入力１、入力２、及び入力３にそれぞれ対応する。
【数６】
2015049925.tif 000008
は、ｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋにそれぞれ対応する理想的な出力である。これらの理想的な出力は、例えば、当該技術分野において既知のように、標的値でｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋを畳み込むことによって生成することができる。したがって、ｅ０，ｋ、ｅ１，ｋ、ｅ２，ｋの値は、各入力ストリームのそれぞれの誤差値に対応する。さらに、ｅ０，ｋ−１、ｅ１，ｋ−１、ｅ２，ｋ−１の値は、ｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋの前のインスタンス（すなわち、ｙ０，ｋ−１、ｙ１，ｋ−１、ｙ２，ｋ−１）のそれぞれの誤差値である。ｇ０，ｊ、ｇ１，ｊ、及びｇ２，ｊの値は、各入力のそれぞれに適用される雑音予測フィルター回路７３０に含まれる雑音予測フィルターのフィルター係数である。σ１は入力２の分散である。
【００３０】
雑音予測フィルター回路７５０は、受信した入力に雑音予測フィルタリングを適用して、フィルター出力７５２を得る。フィルター出力７５２を得る雑音予測フィルタリングは以下の式で説明される。
【数７】
2015049925.tif 000009
ここでも、以下の式が値ｅ０，ｋ、ｅ１，ｋ、ｅ２，ｋを定義する。
【数８】
2015049925.tif 000010
この場合、ｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋは入力１、入力２、及び入力３にそれぞれ対応する。
【数９】
2015049925.tif 000011
は、ｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋにそれぞれ対応する理想的な出力である。これらの理想的な出力は、例えば、当該技術分野において既知のように、標的値でｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋを畳み込むことによって生成することができる。したがって、ｅ０，ｋ、ｅ１，ｋ、ｅ２，ｋの値は、各入力ストリームのそれぞれの誤差値に対応する。さらに、ｅ０，ｋ−１、ｅ１，ｋ−１、ｅ２，ｋ−１の値は、ｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋの前のインスタンス（すなわち、ｙ０，ｋ−１、ｙ１，ｋ−１、ｙ２，ｋ−１）のそれぞれの誤差値である。η０，ｊ、η１，ｊ、及びη２，ｊの値は、各入力のそれぞれに適用される雑音予測フィルター回路７５０に含まれる雑音予測フィルターのフィルター係数である。σ２は入力３の分散である。
【００３１】
フィルター出力７１２は、二乗及び対数関数回路７２０に提供される。二乗及び対数関数回路７２０は、以下のようにＱ０項を二乗して、処理済み出力７２２を得る。
【数１０】
2015049925.tif 000012
項は、
【数１１】
2015049925.tif 000013
を得る。同様に、フィルター出力７３２は、二乗及び対数関数回路７４０に提供される。二乗及び対数関数回路７４０は、以下のようにＱ１項を二乗し、全体の
【数１２】
2015049925.tif 000014
項の対数をとり、処理済み出力７４２を得る。
【数１３】
2015049925.tif 000015
同様に、フィルター出力７５２は、二乗及び対数関数回路７６０に提供される。二乗及び対数関数回路７６０は、以下のようにＱ２項を二乗し、全体の
【数１４】
2015049925.tif 000016
項の対数をとり、処理済み出力７６２を得る。
【数１５】
2015049925.tif 000017
【００３２】
処理済み出力７２２、処理済み出力７４２、処理済み出力７６２は次に、合算回路７０８を用いて合算され、それぞれ１つが入力１、入力２、及び入力３に対応する３つの分岐メトリックからなる分岐メトリック出力７９０を得る。なお、上記プロセスは、３つの異なる入力ストリームに基づく分岐メトリックをもたらし、このメトリックは、３つの入力ストリームを平均化することによって達成可能なよりも正確であるが、行列式で行うよりも計算複雑性が低い。その結果生成される分岐メトリック７９０はビタビアルゴリズムデータ検出器回路に提供され、この検出器回路は、分岐メトリック７９０の部分として受信される３つの分岐メトリックに基づいてトレリスを横断する。特定の用途に応じて、同じプロセスを５つ以上の入力又は２つの入力に拡張可能なことに留意されたい。
【００３３】
マルチストリーム雑音予測フィルター回路７００はさらに、雑音予測較正回路７８０を含む。雑音予測較正回路７８０は、η０，ｊ、η１，ｊ、η２，ｊ、ｆ０，ｊ、ｆ１，ｊ、ｆ２，ｊ、ｇ０，ｊ、ｇ１，ｊ、及びｇ２，ｊを適宜変更するように動作して、ｅ０，ｋ、ｅ１，ｋ、ｅ２，ｋの値を低減しようとする。本発明の幾つかの実施形態では、適応回路は最小二乗平均回路である。計算されると、η０，ｊ、η１，ｊ、η２，ｊは出力７８２の一部分として雑音予測フィルター回路７５０に提供され、ｆ０，ｊ、ｆ１，ｊ、ｆ２，ｊは出力７８２の一部分として雑音予測フィルター回路７１０に提供され、ｇ０，ｊ、ｇ１，ｊ、及びｇ２，ｊは出力７８２の一部分として雑音予測フィルター回路７３０に提供される。
【００３４】
図２ａ及び図２ｂを参照すると、流れ図２００、２０１は、マルチストリーム雑音フィルタリングを用いてデータを処理する本発明の幾つかの実施形態による方法を示す。図２ａの流れ図２００に続き、トラックに沿った同様の位置の複数のアナログ入力が受信される（ブロック２０５）。本発明の特定の一実施形態では、３つのアナログ入力を生成する３つのセンサーが用いられる。各アナログ入力は、それぞれの一連のデジタルサンプルに変換される（ブロック２１０）。これらの変換は、当該技術分野において既知の１つ又は複数のアナログ／デジタル変換器回路を用いて行うことができる。なお、アナログ信号を、受信アナログ信号を表す一連のデジタル値に変換可能な、当該技術分野において既知の任意の回路を用いることができる。結果として生成される一連のデジタルサンプルは等化されて、対応する等化出力セットが得られる（ブロック２１５）。本発明の幾つかの実施形態では、等化は、当該技術分野において既知の１つ又は複数のデジタル有限インパルス応答回路を用いて行われる。本明細書に提供される開示に基づいて、そのようなデジタル有限インパルス応答回路の代わりに用いて、本発明の異なる実施形態により等化を実行することができる様々な等化器回路を当業者は認識しよう。等化出力はそれぞれバッファリングされる（ブロック２２０）。
【００３５】
データ検出器回路が利用可能であるか否かが判断される（ブロック２２５）。データ検出器回路が利用可能な場合（ブロック２２５）、サンプルバッファーからの次の等化出力（すなわち、複数のアナログ入力に対応する等化出力）は、処理に選択され（ブロック２３０）、等化出力の誤差値が計算される（ブロック２３１）。誤差値は、以下の式に従って計算される。
【数１６】
2015049925.tif 000018
式中、ｅ０，ｋは複数のアナログ入力のうちの第１のアナログ入力に対応し、ｅ１，ｋは複数のアナログ入力のうちの第２のアナログ入力に対応し、ｅ２，ｋは複数のアナログ入力のうちの第３のアナログ入力に対応する。ｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋは３つの等化出力にそれぞれ対応する。
【数１７】
2015049925.tif 000019
はｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋにそれぞれ対応する理想的な出力である。これらの理想的な出力は、例えば、当該技術分野において既知のように、標的値でｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋを畳み込むことによって生成することができる。
【００３６】
雑音予測フィルタリングは、プロセスにおいて各等化出力に適用され、このプロセスは、適応雑音フィルター係数（すなわち、η０，ｊ、η１，ｊ、η２，ｊ、ｆ０，ｊ、ｆ１，ｊ、ｆ２，ｊ、ｇ０，ｊ、ｇ１，ｊ、及びｇ２，ｊ）を用いて全ての等化出力を相関付けて、各等化出力に対応する各フィルター出力を得る（ブロック２３３）。以下の式は、各ストリームから生じるフィルター出力を説明する。
【数１８】
2015049925.tif 000020
上記式中、ｅ０，ｋ-1、ｅ１，ｋ-1、ｅ２，ｋ-1の値はそれぞれ、ｙ０，ｋ、ｙ１，ｋ、ｙ２，ｋの前のインスタンス（すなわち、ｙ０，ｋ−１、ｙ１，ｋ−１、ｙ２，ｋ−１）の誤差値であり、σ０は第１の入力の分散である。
【数１９】
2015049925.tif 000021
式中、σ１は第２の入力の分散である。
【数２０】
2015049925.tif 000022
であり、σ２は第３の入力の分散である。雑音予測係数は誤差値を低減するように構成され（ブロック２７０）、その結果生成される係数η０，ｊ、η１，ｊ、η２，ｊ、ｆ０，ｊ、ｆ１，ｊ、ｆ２，ｊ、ｇ０，ｊ、ｇ１，ｊ、及びｇ２，ｊを用いて、上述した雑音予測フィルタリングを実行する（ブロック２３３）。
【００３７】
二乗及び対数関数が次に、フィルター出力に適用され、暫定出力が得られる（ブロック２３５）。二乗及び対数関数は、上述した式中のＱ値を二乗するように動作し、式全体の対数をとり、以下の暫定出力を残す。
【数２１】
2015049925.tif 000023
上記の暫定出力は次に合算され、３つのアナログ入力の相互関係を計上する結合分岐メトリックが得られる（ブロック２３７）。
【００３８】
次に、結合分岐メトリックを用いて、データ検出アルゴリズムを適用し、３つのアナログ入力に対応する適切な検出出力の最も可能性が高い判断を行う（ブロック２３８）。利用可能な場合、結合分岐メトリックに対応する前の復号化された出力を用いて、データ検出アルゴリズムの適用を誘導する。次に、検出出力は中央メモリに記憶され、データの復号化を待つ（ブロック２４０）。
【００３９】
図２ｂを参照して、流れ図２０１に従って、上述したデータ検出プロセスと並列に、データ復号化器回路が利用可能であるか否かが判断される（ブロック２０６）。データ復号化器回路は、例えば、当該技術分野において既知の低密度データ復号化器回路とすることができる。データ復号化器回路が利用可能である場合（ブロック２０６）、検出された出力の以前に記憶された導関数が中央メモリからアクセスされ、受信した符号語として用いられる（ブロック２１１）。データ復号化アルゴリズムが受信した符号語に適用され、復号化された出力が得られる（ブロック２１６）。次に、復号化された出力が収束しているか（例えば、結果として、残りの満たされていない検査がないことによって示されるような元々書き込まれたデータが得られたか）否かが判断される（ブロック２２１）。復号化された出力が収束している場合（ブロック２２１）、収束した符号語が復号化された出力として提供される（ブロック２２６）。
【００４０】
代替的に、復号化された出力が収束に失敗した（例えば、誤りが残っている）場合（ブロック２２１）、別のローカル反復が望ましいか否かが判断される（ブロック２３１）。幾つかの場合において、各グローバル反復あたりデフォルトの７回のローカル反復が許可されている。本明細書において提供される開示に基づいて、当業者であれば、本発明の様々な実施形態に関連して用いることができる別のデフォルトのローカル反復数を認識するであろう。別のローカル反復が望ましい場合（ブロック２３１）、現在の復号化された出力を誘導として用いてデータ復号化アルゴリズムが再適用される（ブロック２１６）。
【００４１】
代替的に、別のローカル反復が望ましくない場合（ブロック２３１）、別のグローバル反復が許可されているか否かが判断される（ブロック２３６）。デフォルトとして、中央メモリ及び出力メモリ再順序付けキュー内に、現在処理中の符号語の処理をもう一度通過することを許可するのに十分な利用可能な空間がある場合、別のグローバル反復が許可される。中央メモリ及び出力メモリ再順序付けキュー内の利用可能な空間の量は、現在処理中の符号語によって、収束するのに幾つの反復が用いられているかの関数である。出力キュー時間制限に関する更なる詳細については、例えば２００８年５月８日付でYang他によって出願された、「Systems and Methods forQueue Based Data Detection and Decoding」と題する米国特許出願第１２／１１４，４６２号を参照されたい。上述した参考文献の全体は全ての目的で引用することにより本明細書の一部をなすものとする。このため、符号語がグローバル反復を通じて処理を続けることができる時間量は、中央メモリ及び出力メモリ再順序付けキューの利用可能性の関数である。実行することができるグローバル反復数を制限することによって、符号語がグローバル反復を通じて処理を続けることができる時間量を低減することができる。
【００４２】
別のグローバル反復が許可される場合（ブロック２３６）、復号化された出力の導関数が中央メモリに記憶される（ブロック２４６）。中央メモリに記憶されている復号化された出力の導関数は、ブロック２０５のデータセットレディクエリがデータ検出プロセスを開始するのをトリガーする。代替的に、別のグローバル反復が許可されない場合（ブロック５３６）、収束の失敗が示され（ブロック２４１）、現在の復号化された出力が提供される（ブロック２２６）。
【００４３】
図３を見ると、本発明の幾つかの実施形態による、マルチストリーム雑音フィルタリング回路を有する読取りチャネル回路を備える、記憶システム３００が示されている。記憶システム３００は、例えば、ハードディスクドライブとすることができる。記憶システム３００は、前置増幅器３７０、インターフェースコントローラー３２０、ハードディスクコントローラー３６６、モーターコントローラー３６８、スピンドルモーター３７２、ディスクプラッター３７８、及び読取り／書込みヘッドアセンブリ３７６も備える。インターフェースコントローラー３２０はディスクプラッター３７８への／からのデータのアドレス指定及びタイミングを制御する。ディスクプラッター３７８上のデータは、アセンブリがディスクプラッター３７８上に適切に位置決めされているときに読取り／書込みヘッドアセンブリ３７６によって検出することができる磁気信号の群からなる。１つの実施形態では、ディスクプラッター３７８は長手記録方式又は垂直記録方式のいずれかに従って記録される磁気信号を含む。
【００４４】
通常の読取り動作では、マルチリーダー読取り／書込みヘッドアセンブリ３７６はモーターコントローラー３６８によって、ディスクプラッター３７８上の所望のデータトラックの上方に正確に位置決めされる。モーターコントローラー３６８は、ハードディスクコントローラー３６６の指示の下で読取り／書込みヘッドアセンブリをディスクプラッター３７８上の適切なデータトラックに移動することによって、ディスクプラッター３７８に対して読取り／書込みヘッドアセンブリ３７６を位置決めし、かつスピンドルモーター３７２を駆動する。スピンドルモーター３７２は所定のスピンレート（ＲＰＭ）でディスクプラッター３７８をスピンさせる。マルチリーダー読取り／書込みヘッドアセンブリ３７８が適切なデータトラックに近接して位置決めされると、ディスクプラッター３７８がスピンドルモーター３７２によって回転するのに応じてディスクプラッター３７８上のデータを表す磁気信号がマルチリーダー読取り／書込みヘッドアセンブリ３７６におけるリーダーのそれぞれに対応する位置において感知される。感知された磁気信号は、各リーダーのそれぞれに対応する位置においてディスクプラッター３７８上の磁気データを表す複数の連続した微小アナログ信号として与えられる。これらの微小アナログ信号は、マルチリーダー読取り／書込みヘッドアセンブリ３７６から、前置増幅器３７０を介して、読取りチャネル回路３１０に送信される。前置増幅器３７０は、ディスクプラッター３７８からアクセスされた微小アナログ信号を増幅するように動作可能である。そして、読取りチャネル回路３１０は受信したアナログ信号を復号及びデジタル化し、ディスクプラッター３７８に元々書き込まれた情報を再生する。このデータは、読取りデータ３０３として受信回路に与えられる。書込み動作は実質的に、先行する読取り動作の反対であり、書込みデータ３０１が読取りチャネル回路３１０に与えられる。次にこのデータは符号化され、ディスクプラッター３７８に書き込まれる。
【００４５】
読取り動作中、データは、所与の(given)トラックに沿った各サンプル点での複数の位置においてディスクプラッター３７８から検知され、データ検出器回路及びデータ復号化器回路を含むデータ処理回路を通して処理される。元々書き込まれたデータセットへの収束は、データ検出器回路及びデータ復号化器回路の両方を通しての１つ又は複数のグローバル反復と、グローバル反復ごとのデータ復号化器回路を通した１つ又は複数のローカル反復とを含むことができる。データ検出器回路は、複数のストリームを結合して、相互に依存する分岐メトリックにする１つ又は複数のマルチストリーム雑音予測フィルター回路を含む。データ検出器入力はこれらの分岐メトリックを用いて、検出出力を確立する。次に、復号化器回路が検出出力を処理して、元々書き込まれたデータを導出する。本発明の幾つかの実施形態では、図１ａ〜図１ｄに関連して上述した回路と同様のデータ処理回路を用いることができ、及び／又は処理は、図２ａ及び図２ｂに関連して上述した処理と同様に行うことができる。
【００４６】
例えばＲＡＩＤ（安価なディスクの冗長アレイ又は独立ディスクの冗長アレイ）に基づく記憶システム等のより大型の記憶システムに、記憶システム３００を統合することができることに留意すべきである。このようなＲＡＩＤ記憶システムは、複数のディスクを論理ユニットとして結合し、冗長性を通じて安定性及び信頼性を増大させる。データは、種々のアルゴリズムに従って、ＲＡＩＤ記憶システムに含まれる複数のディスクにわたって拡散させることができ、ＲＡＩＤ記憶システムが単一のディスクであるかのようにオペレーティングシステムがアクセスすることができる。例えば、データはＲＡＩＤ記憶システム内の複数のディスクにミラーリングすることもできるし、複数の技法において複数のディスクにわたってスライスし分散させることもできる。ＲＡＩＤ記憶システム内の少数のディスクが故障するか又は利用不可能になる場合、誤り訂正技法を用いて、ＲＡＩＤ記憶システム内の他のディスクからのデータの残りの部分に基づいて、欠落データを再生することができる。ＲＡＩＤ記憶システム内のディスクは、限定ではないが、記憶システム３００等の個別の記憶システムとすることができ、互いに近接して配置することもできるし、セキュリティを増大させるために、より広範に分散させることもできる。書込み動作において、書込みデータがコントローラーに提供され、コントローラーは、例えば書込みデータのミラーリング又はストライピングによって、ディスクにわたって書込みデータを記憶する。読取り動作において、コントローラーはディスクからデータを検索する。次に、コントローラーは、ＲＡＩＤ記憶システムが単一のディスクであるかのように結果の読取りデータを生成する。
【００４７】
読取りチャネル回路３１０に関して用いられるデータ復号化器回路は、限定ではないが、当該技術分野で知られているような低密度パリティチェック（ＬＤＰＣ）復号化器回路とすることができる。そのような低密度パリティチェック技術は、実質的に任意のチャネルによる情報の送信又は実質的に任意の媒体への情報の記憶に適用可能である。送信に適用されるものには、光ファイバー、無線周波数チャネル、有線又は無線のローカルエリアネットワーク、デジタル加入者線技術、無線セルラー、銅ファイバー又は光ファイバー等の任意の媒体によるイーサネット登録商標、ケーブルテレビ等のケーブルチャネル、及び地球衛星通信が含まれるが、これらに限定されるものではない。記憶に適用されるものには、ハードディスクドライブ、コンパクトディスク、デジタルビデオディスク、磁気テープ、並びにＤＲＡＭ、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、他の不揮発性メモリ及びソリッドステートドライブ等のメモリデバイスが含まれるが、これらに限定されるものではない。
【００４８】
さらに、記憶システム３００を、ディスクプラッター３７８によって提供された記憶装置に加えてデータを記憶するのに用いられるソリッドステートメモリを含むように変更することができることに留意するべきである。このソリッドステートメモリは、ディスクプラッター３７８と並列に用いて追加の記憶装置を提供することができる。そのような場合、ソリッドステートメモリは情報を受信し、その情報を読取りチャネル回路３１０に直接提供する。代替的に、ソリッドステートメモリはキャッシュとして用いることができ、この場合、ディスクプラッター（platter）３７８によって提供されるよりも高速のアクセス時間を提供する。そのような場合、ソリッドステートメモリはインターフェースコントローラー３２０と読取りチャネル回路３１０との間に配置することができ、ここで、要求されたデータがソリッドステートメモリ内で利用可能でないとき、又はソリッドステートメモリが新たに書き込まれたデータセットを保持するのに十分な記憶装置を有していないとき、ソリッドステートメモリはディスクプラッター３７８へのパススルーとして機能する。本明細書において提供される開示に基づいて、当業者であれば、ディスクプラッター３７８及びソリッドステートメモリの双方を含む様々な記憶システムを認識するであろう。
【００４９】
上記のアプリケーションにおいて論述した様々なブロックは、他の機能とともに集積回路に実装することができることに留意すべきである。そのような集積回路は、所与のブロック、システム若しくは回路の機能の全て、又はブロック、システム若しくは回路のサブセットのみの機能の全てを含むことができる。また、ブロック、システム又は回路の要素を複数の集積回路にわたって実装することができる。そのような集積回路は、当該技術分野において知られている任意のタイプの集積回路とすることができる。この任意のタイプの集積回路には、モノリシック集積回路、フリップチップ集積回路、マルチチップモジュール集積回路及び／又は混合信号集積回路が含まれるが、これらに限定されるものではない。本明細書において論述されたブロック、システム又は回路の様々な機能を、ソフトウェア又はファームウェアのいずれかで実装することができることにも留意すべきである。そのような幾つかの場合には、システム全体、ブロック全体又は回路全体を、そのソフトウェア等価物又はファームウェア等価物を用いて実装することができる。他の場合には、所与のシステム、ブロック又は回路の一部分をソフトウェア又はファームウェアで実装することができる一方、他の部分はハードウェアで実装される。
【００５０】
結論として、本発明は、データを処理するための新規なシステム、デバイス、方法及び構成を提供する。本発明の１つ又は複数の実施形態の詳細な説明が上記で与えられたが、本発明の趣旨から逸脱することなく、様々な代替形態、変更形態及び均等物が当業者には明らかであろう。したがって、上記の説明は本発明の範囲を限定するものとして解釈されるべきではなく、本発明の範囲は添付の特許請求の範囲によって規定される。
【符号の説明】
【００５１】
図１ａ
１０８ａ  Input A  入力Ａ
１０８ｂ  Input B  入力Ｂ
１０８ｃ  Input C  入力Ｃ
１１０  Analog Front End Circuit  アナログフロントエンド回路
１１５  Analog Digital Converting Circuit  アナログ／デジタル変換器回路
１２０  Equalizer Circuit  等化器回路
１２５  Data Detector Circuit Including Multiple Stream NP Filter Circuits  
マルチストリーム雑音予測フィルター回路を含むデータ検出器回路
１５０  Data Decoder Circuit  データ復号化器回路
１６０  Central Queue Memory Circuit  中央キューメモリ回路
１７５  Sample Buffer Circuit  サンプルバッファー回路
１８０  Hard Decision Output Circuit  硬判定出力回路
Data Output  データ出力
図１ｂ
１２７  Output  出力
１７７ａ／１２２ａ  Input 1  入力１
１７７ｂ／１２２ｂ  Input 2  入力２
１７７ｃ／１２２ｃ  Input 3  入力３
５０２  Multi-Stream NP Filter Circuit ‘000’  
マルチストリーム雑音予測フィルター回路「０００」
５０４  Multi-Stream NP Filter Circuit ‘001’  
マルチストリーム雑音予測フィルター回路「００１」
５０６  Multi-Stream NP Filter Circuit ‘010’  
マルチストリーム雑音予測フィルター回路「０１０」
５０８  Multi-Stream NP Filter Circuit ‘011’  
マルチストリーム雑音予測フィルター回路「０１１」
５１０  Multi-Stream NP Filter Circuit ‘100’  
マルチストリーム雑音予測フィルター回路「１００」
５１２  Multi-Stream NP Filter Circuit ‘101’  
マルチストリーム雑音予測フィルター回路「１０１」
５１４  Multi-Stream NP Filter Circuit ‘110’  
マルチストリーム雑音予測フィルター回路「１１０」
５１６  Multi-Stream NP Filter Circuit ‘111’  
マルチストリーム雑音予測フィルター回路「１１１」
５６０  Viterbi AlgorithmData Detector Circuit  
ビタビアルゴリズムデータ検出器回路
図１ｃ
Track  トラック
図１ｄ
１７７ａ／１２２ａ  Input 1  入力１
１７７ｂ／１２２ｂ  Input 2  入力２
１７７ｃ／１２２ｃ  Input 3  入力３
７０２  Single Delay  信号遅延
７０８  Summation Circuit  合算回路
７１０、７３０、７５０  NP Filter Circuit  雑音予測フィルター回路
７２０、７４０、７６０  Square and Log Function Circuit  二乗及び対数関数回路
７８０  NP Calibration Circuit  雑音予測較正回路
７９０  Branch Metric  分岐メトリック
図２ａ
２０５  Receive Analog Inputs From Three Separate Sensors  
３つの別個のセンサーからアナログ入力を受信
２１０  Convert Analog  Inputs toThree Respective Series of Digital Samples (Xk=X0k,X1k,X2k)  
アナログ入力を３つの一連のデジタルサンプルのそれぞれ
（Ｘｋ＝Ｘ０ｋ，Ｘ１ｋ，Ｘ２ｋ）に変換
２１５  Equalize the Three Series of Digital Samples to Yield Three SeriesSets of Equalized Outputs (Yk=X0k,X1k,X2k)  
３つの一連のデジタルサンプルを等化して、３つの一連の等化出力セット
（Ｙｋ＝Ｘ０ｋ，Ｘ１ｋ，Ｘ２ｋ）を得る
２２０  Buffer the Equalized Outputs to the Sample Buffer  
等化出力をサンプルバッファーにバッファリング
２２５  Data Detector Circuit Available?  データ検出器回路が利用可能であるか？
２３０  Select the Next Equalized Outputs From the Buffer for Processing  
バッファーから処理する次の等化出力を選択
２３１  Calculate Error Values  誤差値を計算
２３３  Apply Noise Predictive Filtering to Each of the Equalized OutputsInterrelated to the other of the Equalized Outputs using the Adapted NoiseFilter Coefficients to Yield Filtered Outputs  
適応雑音フィルター係数を用いて、雑音予測フィルタリングを、その他の等化  出力に相関付けられた各等化出力に適用し、フィルター出力を得る
２３５  Apply Square and Log Function to Yield Interim Outputs  
二乗及び対数関数を適用して、暫定出力を得る
２３７  Sum the Interim Outputs to Yield a Combined Branch Metric  
暫定出力を合算して、結合分岐メトリックを得る
２３８  Apply Data Detection Algorithm Using the Combined Branch Metric anda Prior Decoded Output if Available to Yield a Detected Output  
結合分岐メトリックと、利用可能な場合には前の復号化された出力とを用いて  、データ検出アルゴリズムを適用して、検出出力を得る
２４０  Store the Detected Output to a Central Memory  
検出出力を中央メモリに記憶
２７０  Adapt the Noise Predictive Filter Coefficients to Reduce the ErrorValues  
誤差値を低減するように、雑音予測フィルター係数を適応させる
図２ｂ
２０６  Data Decoder Circuit Free?  データ復号化器回路が空いているか？
２１１  Access a Derivative of a Detected Output from the Central MemoryCircuit as a Received Codeword  
受信した符号語として中央メモリ回路からの検出出力の導関数にアクセス
２１６  Perform a Data Decode Algorithm on the Received Codeword Guided by aPrevious Decoded Output Where Available  
利用可能な場合、前の復号化された出力によって誘導されて、受信した符号語  に対してデータ復号化アルゴリズムを実行
２２１  Decode Converged?  復号化が収束したか？
２２６  Provide the Decoded Output as an Output Codeword  
復号化された出力を出力符号語として提供
２３１  Another Local Iteration?  別のローカル反復があるか？
２３６  Another Global Iteration?  別のグローバル反復があるか？
２４１  Indicate a Failure  失敗を示す
２４６  Store a Derivative of the Decoded Output to the Central Memory  
復号化された出力の導関数を中央メモリに記憶
図３
３０１  Write Data  書込みデータ
３０３  Read Data  読取りデータ
３１０  Read Channel Including Multiple Stream NP Filter Circuitry  
マルチストリーム雑音予測フィルター回路を含む読取りチャネル
３２０  Interface Controller  インターフェースコントローラー
３７０  Preamp  前置増幅器
３７２  Spindle Motor  スピンドルモーター
３７６  Multi-Reader Read/Write Head  マルチリーダー読取り／書込みヘッド
３７８  Disk Platter  ディスクプラッター
５６６  Hard Disk Controller  ハードディスクコントローラー
５６８  Motor Controller  モーターコントローラー
【図１ａ】
2015049925.tif 000024
【図１ｂ】
2015049925.tif 000025
【図１ｃ】
2015049925.tif 000026
【図１ｄ】
2015049925.tif 000027
【図２ａ】
2015049925.tif 000028
【図２ｂ】
2015049925.tif 000029
【図３】
2015049925.tif 000030