(57)【要約】【課題】スイッチ素子間の閾電圧ばらつきを補償して高速な回路動作を可能にするスイッチング回路等を提供する。【解決手段】スイッチング回路は、制御端子を備えるメインスイッチＳＷ１と、メインスイッチの制御端子へ接続され、メインスイッチを駆動するようにその制御端子へ駆動クロック信号ＣＫを印加するクロック経路部とを有し、メインスイッチの制御端子へ印加される駆動クロック信号の電圧レベルをバイアスするようにクロック経路部へバイアシング電圧ＶＯＮを制御可能に印加するよう構成される。【選択図】図２４
2015056887.tif 000002
【特許請求の範囲】
【請求項１】
制御端子を備えるメインスイッチと、
前記メインスイッチの前記制御端子へ接続され、前記メインスイッチを駆動するように前記制御端子へ駆動クロック信号を印加するクロック経路部と
を有し、
前記メインスイッチの前記制御端子へ印加される前記駆動クロック信号の電圧レベルをバイアスするように前記クロック経路部へバイアシング電圧を制御可能に印加するよう構成されるスイッチング回路。
【請求項２】
前記駆動クロック信号の各期間の特定の部分にわたって前記クロック経路部へ前記バイアシング電圧を印加するよう構成される、
請求項１に記載のスイッチング回路。
【請求項３】
クロック経路を有し、該クロック経路は、当該経路に沿って直列に設けられているＡＣカップリング手段を有し、
前記クロック経路は、前記ＡＣカップリング手段の上流の上流部と、前記メインスイッチの前記制御端子へ接続されている前記ＡＣカップリング手段の下流の下流部とを備え、
前記クロック経路部は、前記クロック経路の前記下流部であり、
前記ＡＣカップリング手段は、前記クロック経路の前記上流部を介してクロック信号源から受信されるソースクロック信号から、前記クロック経路の前記下流部を介して前記制御端子へ印加される前記駆動クロック信号をＤＣデカップリングするよう動作する、
請求項１又は２に記載のスイッチング回路。
【請求項４】
前記クロック経路部をリファレンス電圧源へ制御可能に接続することによって、前記クロック経路部へ前記バイアシング電圧を印加するよう構成される、
請求項１乃至３のうちいずれか一項に記載のスイッチング回路。
【請求項５】
前記クロック経路部と前記リファレンス電圧源との間に接続される補助スイッチを有し、
前記補助スイッチは、いつ前記クロック経路部が前記リファレンス電圧源へ接続されるのかを制御するように、補助信号を受信するよう接続されている制御端子を備える、
請求項４に記載のスイッチング回路。
【請求項６】
前記メインスイッチ及び前記補助スイッチは、反対のチャネルタイプの電界効果トランジスタであり、
前記補助信号は、補助クロック信号であり、
前記駆動クロック信号及び前記補助クロック信号は、前記メインスイッチがオンする場合に前記補助スイッチをオンして前記クロック経路部を前記リファレンス電圧源へ接続するように、相補クロック信号である、
請求項５に記載のスイッチング回路。
【請求項７】
前記補助スイッチは、ＡＣカップリング手段へ印加されるソースクロック信号に基づき該ＡＣカップリング手段を介して前記補助クロック信号を受信するよう接続され、
当該スイッチング回路は、前記補助スイッチの制御端子へ接続され、該補助スイッチの制御端子へ補償電圧を印加して前記補助スイッチの閾電圧と所与の閾電圧との間の如何なる差も補償するよう動作可能な閾電圧補償回路を更に有する、
請求項６に記載のスイッチング回路。
【請求項８】
前記補助スイッチは、第１の補助スイッチであり、
当該スイッチング回路は、前記クロック経路部と電圧測定手段との間に接続される第２の補助スイッチを有し、
前記第１の補助スイッチ及び前記第２の補助スイッチは、反対のチャネルタイプの電界効果トランジスタであり、
前記第２の補助スイッチは、前記メインスイッチがオフする場合に前記第２の補助スイッチをオンして前記クロック経路部を前記電圧測定手段へ接続するように、補助クロック信号を受信するよう接続されている制御端子を備える、
請求項６又は７に記載のスイッチング回路。
【請求項９】
前記第２の補助スイッチは、ＡＣカップリング手段へ印加されるソースクロック信号に基づき該ＡＣカップリング手段を介して前記補助クロック信号を受信するよう接続され、
当該スイッチング回路は、前記第２の補助スイッチの制御端子へ接続され、該第２の補助スイッチの制御端子へ補償電圧を印加して前記第２の補助スイッチの閾電圧と所与の閾電圧との間の如何なる差も補償するよう動作可能な閾電圧補償回路を更に有する、
請求項８に記載のスイッチング回路。
【請求項１０】
前記ソースクロック信号及び／又は前記補助クロック信号は、前記第１の補助スイッチ及び前記第２の補助スイッチについて同じであり、及び／又は
前記第１の補助スイッチ及び前記第２の補助スイッチのためのソースクロック信号は両方とも実質的に、前記メインスイッチのためのソースクロック信号と逆位相にある、
請求項９に記載のスイッチング回路。
【請求項１１】
請求項１乃至１０のうちいずれか一項に記載のスイッチング回路を複数有するスイッチング回路機構であって、
前記クロック信号は、時間インターリーブされたクロック信号の組の中のクロック信号であり、
前記複数のスイッチング回路は、夫々のメインスイッチの制御端子へ印加される夫々の駆動クロック信号の電圧レベルをバイアスするよう構成され、それらのメインスイッチが互いと略同じに駆動されるようにする、
スイッチング回路機構。
【請求項１２】
前記複数のスイッチング回路は、対に分けられ、夫々の対について、前記複数のスイッチング回路のうちの１つのための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は夫々、前記複数のスイッチング回路のうちの他の１つのための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号である、
請求項１１に記載のスイッチング回路機構。
【請求項１３】
二対のスイッチング回路を有し、該二対のスイッチング回路のうちの一対のための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は、４つの時間インターリーブされたクロック信号の組のうちの第１及び第３のクロック信号であり、前記二対のスイッチング回路のうちの他の一対のための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は、前記４つの時間インターリーブされたクロック信号の組のうちの第２及び第４のクロック信号である、
請求項１２に記載のスイッチング回路機構。
【請求項１４】
請求項１乃至１０のうちいずれか一項に記載のスイッチング回路、又は請求項１１乃至１３のうちいずれか一項に記載のスイッチング回路機構を有する、
デジタル−アナログコンバータ又はアナログ−デジタルコンバータ。
【請求項１５】
請求項１乃至１０のうちいずれか一項に記載のスイッチング回路、又は請求項１１乃至１３のうちいずれか一項に記載のスイッチング回路機構、又は請求項１４に記載のデジタル−アナログコンバータ若しくはアナログ−デジタルコンバータを有する、
集積回路若しくはＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合信号回路において使用される回路及び方法に関する。
【０００２】
特に、本発明は、例えば、高速デジタル−アナログコンバータ（ＤＡＣ）において又はそれと共に使用されるスイッチング回路機構及び方法に関する。また、ここでは、高速アナログ−デジタルコンバータ（ＡＤＣ）において又はそれと共に使用される回路機構も考えられる。本発明はまた、そのような回路機構におけるクロック信号の生成、分配及び使用を考える。
【背景技術】
【０００３】
図１は、以前から考えられているＤＡＣの概要を示す。図１におけるＤＡＣは、電流ステアリング型のＤＡＣ集積回路（ＩＣ）の部分であり、ｍビットデジタル入力ワード（Ｄ１〜Ｄｍ）を対応するアナログ出力信号へ変換するよう設計される。
【０００４】
図１を参照すると、ＤＡＣ１は、ｎ＝２ｍ−１として、ｎ個（複数個）の同じ電流源２１乃至２ｎを含むアナログ回路を有する。夫々の電流源２は略一定の電流Ｉを送り出す。アナログ回路は、ｎ個の電流源２１乃至２ｎに夫々対応するｎ個（複数個）の差動スイッチング回路４１乃至４ｎを更に有する。夫々の差動スイッチング回路４は、その対応する電流源２へ接続されており、電流源によって生成された電流Ｉをコンバータの第１接続線Ａへ接続されている第１の端子、又はコンバータの第２接続線Ｂへ接続されている第２の端子のいずれか一方へ切り替える。夫々の差動スイッチング回路４は、ＤＡＣ１全体のセグメント又は“スライス”に相当すると見なされてよい。
【０００５】
夫々の差動スイッチング回路４は、複数のデジタル制御信号Ｔ１乃至Ｔｎ（後述される理由のために“サーモメータ符号化信号”と呼ばれる。）のうちの１つを受信し、関連する信号の値に従ってその第１の端子又はその第２の端子のいずれか一方を選択する。ＤＡＣ１の第１の出力電流ＩＡは、差動スイッチング回路の第１の端子へ供給された夫々の電流の和であり、ＤＡＣ１の第２の出力電流ＩＢは、差動スイッチング回路の第２の端子へ供給された夫々の電流の和である。アナログ出力信号は、ＤＡＣ１の第１の出力電流ＩＡを抵抗器Ｒに流し込むことによって生成される電圧ＶＡと、ＤＡＣ１の第２の出力電流ＩＢを他の抵抗器Ｒに流し込むことによって生成される電圧ＶＢとの間の電圧差ＶＡ−ＶＢである。
【０００６】
サーモメータ符号化信号Ｔ１乃至Ｔｎは、二進サーモメータデコーダ６を有するデジタル回路によって、二進入力ワードＤ１〜Ｄｍから導出される。デコーダ６は次のように動作する。二進入力ワードＤ１〜Ｄｍが最も低い値を有する場合に、サーモメータ符号化信号Ｔ１〜Ｔｎは、差動スイッチング回路４１乃至４ｎの夫々がその第２の端子を選択して、電流源２１乃至２ｎの全てが第２接続線Ｂへ接続されるようにするものである。この状態で、ＶＡ＝０及びＶＢ＝ｎＩＲであり、アナログ出力信号はＶＡ−ＶＢ＝ｎＩＲである。二進入力ワードＤ１〜Ｄｍは、値が漸次的に増大するので、デコーダ６によって生成されるサーモメータ符号化信号Ｔ１乃至Ｔｎは、いっそう多くの差動スイッチング回路が、既にその第１の端子を選択している如何なる差動スイッチング回路もその第２の端子へ切り替え復帰することなしに、（差動スイッチング回路４１から開始して）それらの夫々の第１の端子を選択するようにする。二進入力ワードＤ１〜Ｄｍが値ｉを有する場合に、最初のｉ個の差動スイッチング回路４１乃至４ｉは、それらの夫々の第１の端子を選択し、一方、残りのｎ−ｉ個の差動スイッチング回路４ｉ＋１乃至４ｎは、それらの夫々の第２の端子を選択する。アナログ出力信号ＶＡ−ＶＢは（２ｉ−ｎ）ＩＲに等しい。
【０００７】
サーモメータ符号化は、二進入力ワードが増大するにつれて、より多くの電流源が、既に第１接続線Ａへ切り替えられている如何なる電流源も他方の線Ｂへ切り替えられることなしに、第１接続線Ａへ切り替えられるので、電流ステアリング型のＤＡＣにおいて一般的である。然るに、ＤＡＣの入力／出力特性はモノトニックであり、入力ワードにおける１の変化により生じるグリッチインパルスは小さい。
【０００８】
図１のＤＡＣと共に使用されるのに適した差動スイッチング回路の例が図２に示されている。この差動スイッチング回路は、第１及び第２のＰＭＯＳ電界効果トランジスタ（ＦＥＴ）Ｓ１及びＳ２を有する。トランジスタＳ１及びＳ２の夫々のソースは、対応する電流源（図１における２１乃至２ｎ）が接続されているコモンノードＴＡＩＬへ接続されている。トランジスタＳ１及びＳ２の夫々のドレインは、図１に示されている差動スイッチング回路の夫々の第１及び第２の端子に夫々対応する当該回路の夫々の第１及び第２の出力ノードＯＵＴＡ及びＯＵＴＢへ接続されている。
【０００９】
夫々のトランジスタＳ１及びＳ２は、そのゲートへ接続されている対応するドライバ回路８１又は８２を有する。相補入力信号ＩＮ及びＩＮＢ（差動スイッチング回路のためのサーモメータ符号化信号に対応する。）は、ドライバ回路８１及び８２の入力部へ夫々印加される。夫々のドライバ回路は、その関連するトランジスタＳ１又はＳ２のためのスイッチング信号ＳＷ１又はＳＷ２を生成するよう、その受信された入力信号ＩＮ又はＩＮＢをバッファリングして反転させ、定常状態条件において、トランジスタＳ１及びＳ２のうちの一方がオンし、他方がオフするようにする。例えば、図２に示されるように、入力信号ＩＮがハイレベル（Ｈ）を有し、入力信号ＩＮＢがローレベル（Ｌ）を有する場合に、トランジスタＳ１のためのスイッチング信号ＳＷ１（ゲート駆動電圧）はローレベルＬにあり、そのトランジスタをオンさせ、一方、トランジスタＳ２のためのスイッチング信号ＳＷ２（ゲート駆動電圧）はハイレベルＨにあり、そのトランジスタをオフさせる。よって、この条件では、コモンノードＴＡＩＬに流れ込む全ての入力電流は出力ノードＯＵＴＡへ送られ、出力ノードＯＵＴＢへは電流が送り出されない。
【００１０】
トランジスタＳ１がオフであり且つトランジスタＳ２がオンであるように図２の回路の状態を変化させることが望まれる場合に、相補的な変更が同時に入力信号ＩＮ及びＩＮＢにおいてなされ、入力信号ＩＮＢがＬからＨへ変化するのと同時に、入力信号ＩＮがＨからＬへ変化するようにする。そのような相補的な変更の結果として、トランジスタＳ１はオフし、トランジスタＳ２はオンし、それにより、コモンノードＴＡＩＬに流れ込む全ての電流は出力ノードＯＵＴＢへ送られ、出力ノードＯＵＴＡへは電流が送り出されない。
【００１１】
図１のＤＡＣに伴う１つの問題は、三次ひずみである。三次ひずみは、特に、ＤＡＣにおいて望ましくない。三次混変調ひずみが帯域内で起こることがあり、この場合にそれはフィルタリングによって除去されないので、ＤＡＣはマルチトーン出力信号を生成する。そのような三次ひずみは、差動スイッチング回路（図２）に存在する寄生キャパシタンスに出入りする電流に部分的に起因すると信じられている。
【００１２】
この問題、並びに図１及び図２のＤＡＣに関連する他の問題に対処するよう、本発明者は、欧州特許出願公開第２０１９４８７（Ａ１）号明細書（特許文献１）において、図３に示されるような改良された差動スイッチング回路１０（全体的なＤＡＣの単一セグメント用である。）を提案している。この差動スイッチング回路１０は、幾つかの点で図２の差動スイッチング回路と相違する。例えば、回路１０は、夫々の出力ノードＯＵＴＡ及びＯＵＴＢに関連する４つのＦＥＴ（出力スイッチ）を備える。特に、第１乃至第４のＦＥＴＳ１乃至Ｓ４は、第１の出力ノードＯＵＴＡとコモンノードＴＡＩＬとの間に接続されている。第５乃至第８のＦＥＴＳ５乃至Ｓ８は、第２の出力ノードＯＵＴＢとコモンノードＴＡＩＬとの間に接続されている。これら８つのＦＥＴＳ１乃至Ｓ８の夫々は、それらに印加される駆動信号ＶＳ１乃至ＶＳ８によってオン又はオフされる。
【００１３】
図３の差動スイッチング回路は、明らかなように、クロック信号ＣＬＫ及びバーＣＬＫの単一の相補対に基づき、反復的な一連の４つの位相において動作するよう設計される。第１及び第５のＦＥＴＳ１及びＳ５は、第１の位相において利用可能である第１の対のＦＥＴを構成する。第２及び第６のＦＥＴＳ２及びＳ６は、第２の位相において利用可能である第２の対のＦＥＴを構成する。第３及び第７のＦＥＴＳ３及びＳ７は、第３の位相において利用可能である第３の対のＦＥＴを構成する。最後に、第４及び第８のＦＥＴＳ４及びＳ８は、第４の位相において利用可能である第４の対のＦＥＴを構成する。夫々の位相において、関連する対のＦＥＴの一方はオンされ、それらのＦＥＴの他方はオフされ、８つのＦＥＴＳ１乃至Ｓ８の残りのＦＥＴの全てはオフされる。例えば、第１の位相では、Ｓ１及びＳ５の一方がオンされ、それらのＦＥＴの他方がオフされ、Ｓ２乃至Ｓ４及びＳ６乃至Ｓ８の夫々はオフされる。ある対においてオンされるＦＥＴは、後述されるように、ＤＡＣへ印加されるデータによって決定される。
【００１４】
図３の差動スイッチング回路１０の利点は、夫々の位相の開始時に、同数のＦＥＴが状態を変化させることである。１つのＦＥＴは常にオンされており、他のＦＥＴは常にオフされている。例えば、Ｓ１が第１の位相でオンされ、次いで次の位相でデータが不変なままである場合を考える。その場合に、関連する次の位相の開始時に、Ｓ１はオフし、Ｓ２はオンし、Ｓ３乃至Ｓ８はオフのままである。また、Ｓ２が第２の位相でオンし、次いで次の位相でデータが変更する場合を考える。その場合に、関連する次の位相の開始時に、Ｓ２はオフし、Ｓ７がオンし、Ｓ１、Ｓ３、Ｓ４、Ｓ５、Ｓ６及びＳ８はオフのままである。図２の差動スイッチング回路では、これは不可能であり、データが不変である場合に、Ｓ１は単に後続の周期でオンのままである。これは、図２の回路では、１の周期から次の周期までに状態を変化させるＦＥＴの数がデータに依存することを意味する。図３の回路では、他方で、１の周期から次の周期までに状態を変化させるＦＥＴの数はデータに無関係である。同数のＦＥＴが夫々の位相で状態を変化させるよう配置することによって、回路内の寄生キャパシタンスに出入りする電荷は、入力データ信号にそれほど依存しない。これは、アナログ出力信号で起こり得る三次ひずみを低減するのに役立つ。
【００１５】
図３に関連する他の利点も存在する。特に、同数のＦＥＴが夫々の位相で状態を変化させるよう配置することによって、夫々のアナログセグメントによって引き込まれる電流は、夫々の位相においておおよそ同じである。これは、異なるアナログセグメントのスイッチング動作のタイミングのばらつきを低減するのに役立つはずであり、先と同じくこれはひずみの低減をもたらすことができる。
【００１６】
図１及び図２のＤＡＣに存在する他の問題は、異なるアナログセグメント間及び同じセグメントの異なるスイッチング部間のタイミング不一致である。例えば、図２の回路では、問題は、１つのアナログセグメントへ印加される信号ＩＮ及びＩＮＢが他のアナログセグメントにおける対応する信号とは異なる時点で変化する場合に起こり得る。加えて、たとえ異なるセグメントのＩＮ及びＩＮＢ信号間でタイミング差が存在しないことが確かにされるとしても、２つの異なるスイッチドライバ８１及び８２がそれらの間でタイミング不一致を有する場合は問題が依然として生じる。そのようなタイミング不一致は、例えば、ドライバ８１及び８２を実装するために使用されるＦＥＴ間のランダムな閾電圧ばらつきに起因して、起こり得る。ランダムな閾ばらつきの現象は、トランジスタサイズがトランジスタのスイッチング速度を改善するために低減されるにつれてますます重要になる。
【００１７】
タイミング不一致の問題に対処するよう、本発明者は、上記の特許文献１において、改良されたスイッチドライバ回路を提案している。その回路の部分の例が図４に示されており、図５Ａ及び図５Ｂと共に理解されてよい。この改良型スイッチドライバ回路は、図３の差動スイッチング回路１０へ接続され、駆動信号ＶＳ１乃至ＶＳ８をＦＥＴＳ１乃至Ｓ８へ供給する。
【００１８】
回路は、位相ごとに１つの相補対を形成する相補型のデータ信号を受信すると仮定される。よって、信号ＤＡＴＡ１及びバーＤＡＴＡ１は第１の位相用であり、信号ＤＡＴＡ２及びバーＤＡＴＡ２は第２の位相用であり、信号ＤＡＴＡ３及びバーＤＡＴＡ３は第３の位相用であり、信号ＤＡＴＡ４及びバーＤＡＴＡ４は第４の位相用である。それらの４対のデータ信号は時間インターリーブされてよく、それにより、ＤＡＣの全体のサンプルレートが例えば１２Ｇｓ／ｓである場合に（すなわち、アナログ出力信号における変化は１２ＧＨｚで起こる。）、それらの相補的なデータ信号の対の夫々での変化は３ＧＨｚの周波数で起こる。
【００１９】
スイッチドライバ回路２２はまた、上記の一対の相補的なクロック信号ＣＬＫ及びバーＣＬＫを受信する。このクロック信号は、例となる１２Ｇｓ／ｓの場合に周波数６ＧＨｚを有してよい。
【００２０】
また、回路は、図５Ａ及び図５Ｂに示される相補クロック信号ＣＬＫ及びバーＣＬＫに基づき、同じくそれらの図に示されている４つのマスク信号ＭＡＳＫ１乃至ＭＡＳＫ４を生成するよう動作可能なマスク発生器（例えば、２分周回路を用いる。）を有すると仮定される。データ信号と同じく、マスク信号ＭＡＳＫ１乃至ＭＡＳＫ４は夫々４つの位相に対応する。
【００２１】
図４は、第１の位相のための、すなわち、データ信号ＤＡＴＡ１及びバーＤＡＴＡ１並びにマスク信号ＭＡＳＫ１を用いるドライバ回路の実施例を示す。このドライバ回路は、第１のドライバ部２０及び第２のドライバ部３０、並びにスイッチコントローラ４０を備える。
【００２２】
第１のドライバ部２０は、駆動信号ＶＳ１を供給するために使用される。第１のドライバ部２０は、第１のドライバ部２０のクロック入力ノードと、駆動信号ＶＳ１が出力されるドライバ回路の出力ノードとの間に接続されているデータ制御型スイッチ２２を有する。クロック信号バーＣＬＫはクロック入力ノードで受信されるとする。クロックスイッチ２２は、スイッチコントローラ４０によって生成される第１の制御信号Ｃ１によって制御される。スイッチコントローラ４０は、その入力部でデータ信号ＤＡＴＡ１及びマスク信号ＭＡＳＫ１を受信するＡＮＤゲート８２を有する。よって、Ｃ１＝ＤＡＴＡ１．ＭＡＳＫ１である。
【００２３】
第１のスイッチドライバ部２０は、出力ノードと、所定の低電位ＶＬＯに保たれるドライバ部のノードとの間に接続されているスイッチ２４を更に有する。この低電位ＶＬＯは、ロー（非作動）状態にある場合にクロック信号ＣＬＫ及びバーＣＬＫの夫々の電位と実質的に同じ電位に保たれる。スイッチコントローラ４０はＮＡＮＤゲート８４を有し、ＮＡＮＤゲート８４は、ＡＮＤゲート８２と同様に、その入力部で信号ＤＡＴＡ１及びＭＡＳＫ１を受信する。ＮＡＮＤゲート８４の出力信号Ｃ２は従って、バー（ＤＡＴＡ１．ＭＡＳＫ１）である。
【００２４】
第２のスイッチドライバ部３０は、駆動信号ＶＳ５を供給する。この第２のドライバ部３０は、クロック信号バーＣＬＫが受信されるクロック入力ノードを備える。ドライバ部２０と同様に、スイッチ３２は、クロック入力ノードと出力ノードとの間に配置され、スイッチコントローラ４０によって生成された制御信号Ｃ３によって制御され、スイッチ３４は、出力ノードと電位ＶＬＯを有するノードとの間に接続され、スイッチコントローラ４０によって生成された制御信号Ｃ４によって制御される。スイッチコントローラ４０は、それらの入力部で反転データ信号バーＤＡＴＡ１及びマスク信号ＭＡＳＫ１を受信するＡＮＤゲート８６及びＮＡＮＤゲート８８を有し、Ｃ３＝バーＤＡＴＡ１．ＭＡＳＫ１及びＣ４＝ＤＡＴＡ１＋バーＭＡＳＫ１を生成する。
【００２５】
それらの信号ＭＡＳＫ１、ＤＡＴＡ１、バーＤＡＴＡ１、ＣＬＫ及びバーＣＬＫ、Ｃ１、Ｃ２、Ｃ３並びにＣ４は、ＶＳ１及びＶＳ５の生成において、図５Ａの上側部分から認識され得る。他のドライバ回路は、第２乃至第４の位相のために設けられ、基本的に図４と同じように実施されて、第２の位相のためのＶＳ２及びＶＳ６（図５Ａの下側部分を参照）、第３の位相のためのＶＳ３及びＶＳ７（図５Ｂの上側部分を参照）、並びに第４の位相のためのＶＳ４及びＶＳ８（図５Ｂの下側部分を参照）を生成する。以下の表１は、接続配置におけるあらゆる相違を示し、上記の特許文献１を参照して理解され得る。
【表１】
2015056887.tif 000003
【００２６】
図５Ａ及び図５Ｂのタイミング図で示されるように、ＤＡＣは、相補クロック信号ＣＬＫ及びバーＣＬＫを示す図において特定される反復的な一連の４つの位相において動作する。例では、連続的な位相においてオンであるスイッチは夫々Ｓ８、Ｓ１、Ｓ６、Ｓ７、Ｓ４、Ｓ５、Ｓ２、Ｓ３であり、夫々の位相で残り７つのスイッチはオフである。
【００２７】
図５Ａ及び図５Ｂから明らかなように、マスク信号は、関連するクロック信号の次の立ち上がりに先んじて、関連するデータ制御型スイッチをオン又はオフする効果を有する。マスク信号が変化する正確なタイミングは、関連するクロック信号の次の立ち上がりに先んじて変化が起こる限り、重要でない（クロック信号がそのようなデータ制御型スイッチを介して出力スイッチへわたるため）。これは、駆動信号ＶＳ１乃至ＶＳ８における立ち上がりの正確なタイミングが、マスク信号（すなわち、マスク信号に寄与するデータ信号）のタイミングによってではなく、クロック信号によってのみ制御されるようにする。然るに、たとえマスク信号及びデータ信号にジッタが存在するとしても、これは回路の動作に影響を及ぼさない。
【００２８】
相補クロック信号からの４つのマスク信号の生成は、達成するのが簡単である。また、マスク信号における変化のタイミングと、データ制御型スイッチの間の不整合とは、特に重要でない。上述されたように、重要なのは、マスク信号の夫々のアクティブ期間がクロック信号ＣＬＫ／バーＣＬＫの関連する立ち上がりの前に開始し、そのクロック信号の立ち下がり後に終了することだけである。マスク信号におけるジッタ及びスイッチ不整合は、たとえあったとしても、駆動信号の変化のタイミングに有意に影響を及ぼさない。加えて、相補クロック信号ＣＬＫ／バーＣＬＫの単一の対が使用可能であり、これは、クロック信号における如何なるタイミングエラーも作動スイッチング回路の性能に直接に影響を及ぼし得ることを考えると、有利である。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】欧州特許出願公開第２０１９４８７（Ａ１）号明細書
【発明の概要】
【発明が解決しようとする課題】
【００３０】
しかし、本発明者は、図３乃至５によって表される上記の回路における問題を認識している。特に、本発明者は、例えば、６４Ｇｓ／ｓ以上のよりいっそう高い変換周波数で動作可能なＤＡＣを考えている。
【００３１】
図６は、本発明者によって認識されている問題のより良い理解を可能にするよう、簡略化された形で図４の第１のドライバ部２０（駆動信号ＶＳ１を供給するために使用される。）を再現する。図４では、データ制御型スイッチはマスク信号とデータ信号の組み合わせである信号によって制御されるが、簡単のために、データ側面のみが図６では示されている（しかし、マスク信号も用いられることが理解されるであろう。）。
【００３２】
図６に示されるように、夫々の出力スイッチのゲートでのデータ制御型スイッチはＣＭＯＳにおいて実施される。データ信号ＤＡＴＡ１及びバーＤＡＴＡ１（実マスク信号と組み合わせて）はマスク信号として有効に働き、関連するクロック位相がピークまで立ち上がり且つ再び立ち下がる場合にそれらが既に特定の状態（１又は０）にあるように、クロック信号とアライメントされる。更に、それらのマスク信号（データ信号）は、クロック信号が出力スイッチＳ１の入力部で必要とされない場合に状態を変化させることが整えられる。同様の考えは、当然に、他のスイッチＳ２乃至Ｓ８に当てはまる。
【００３３】
データ制御型スイッチの重要な特徴は、それらがオンされるよう意図される場合に、それらが、関連するデートへクロック信号を容易に転送するために、低いオン抵抗を有してオンのままでなければならないことである。しかし、半導体製造プロセスにおける微細化が進むにつれて、トランジスタサイズの必然の小型化及び供給電圧の低減に伴って、問題が生じる。
【００３４】
例えば、ＣＭＯＳのそのようなデータ制御型スイッチに関し、オン抵抗Ｒｏｎは、サイズが小型化されるにつれて、０ボルトからＶＤＤの範囲内のどこかで、より顕著なピークを有し、トランジスタ間の閾電圧ＶＴＨのばらつきは、ピークの部分に作用する。よって、（閾電圧ＶＴＨのばらつきが顕著である）全てのトランジスタサイズで、出力スイッチＳＷ１乃至ＳＷ８のゲートでのＣＭＯＳデータ制御型スイッチの性能は、ＶＴＨのばらつきに起因して１つずつ異なり、如何にしてクロック信号がゲートへ送り出されるのかの違い、ひいては、スイッチング回路の出力におけるひずみを生じさせ得る。
【００３５】
加えて、データ制御型スイッチがＣＭＯＳにおいて実施される場合に、ＰＭＯＳトランジスタは、オン抵抗を一定に保とうとするためにＮＭＯＳトランジスタよりも大きくなければならず、これは、更なるキャパシタンスを加え且つ回路を減速させる。
【００３６】
それらの問題は全て、極小トランジスタに使用される低ＶＤＤによりクロック電圧振幅が大きいために（例えば、６００ｍＶｐｐ／ＶＤＤ＝０．９ボルト、又は９００ｍＶｐｐ／ＶＤＤ＝０．９ボルト）、より優勢である。よって、追加的な問題は、まさに、全クロック振幅にわたってＣＭＯＳデータ制御型スイッチをオンに保つことである。データ制御型スイッチがクロック振幅の間にオフする（すなわち、高抵抗になる）場合に、（ａ）それらが通り過ぎるクロック波形はひずみ、且つ（ｂ）データ制御型スイッチはスイッチＲｏｎ（ＶＴＨ）に依存する遅延を加える。ＶＴＨのばらつきは、もはや一定のスイッチング遅延が存在しないように、スイッチ間で遅延を変化させる。すなわち、出力電流の遅延は、データ制御型スイッチが切り替わった後のゲート波形が異なる遅延を有するので、出力スイッチごとに変化する。
【００３７】
図７に示されるように、本発明者は、ＣＭＯＳよりむしろＮＭＯＳデータ制御型スイッチ、特に、より高い電圧のＮＭＯＳスイッチ（例えば、０．９Ｖに代えて１．５Ｖデバイス）により出力スイッチのゲートを駆動して、それらが全クロック範囲にわたってオンのままであるようにすることを考えた。例えば、クロック振幅がＧＮＤから６００ｍＶの範囲である場合に、スイッチゲートのためのＶｏｎは１．５Ｖであることができる（Ｖｏｆｆ＝ＧＮＤ）。これは、最大クロック電圧を０．９Ｖ上回り、且つ、十分にＶＴＨを上回るので、スイッチはオンのままである。しかし、１．５ＶＮＭＯＳトランジスタ（図２などの場合）は、０．９Ｖトランジスタよりも厚いゲート酸化物を有し、よって、遅い（所与のＣｇａｔｅについて、より高いＲｏｎ）。そのようなものとして、図７の回路は、幾つかの環境において（例えば、より低速の動作で、又はより低い精度が許容され得る場合）受け入れられると考えられるが、そのような課題は、より高いクロックレート且つより小さいスイッチサイズの導入に対する障壁となる。また、加えられるキャパシタンスは電力消費を増大させる。
【００３８】
図３乃至５により認識される他の問題には、例えば、図４において見られるような必要とされる追加の回路を考慮して、データ信号に加えてマスク信号を生成及び使用する必要性がある。
【００３９】
ここで考えられる他の問題は、ここで開示される回路を如何にして構成すべきか、及びここで開示される回路に関連して如何にしてクロック信号を処理し分配すべきかである。
【００４０】
上記の問題の一部又は全てを解決することが望ましい。
【課題を解決するための手段】
【００４１】
本発明の第１の態様に従って、デジタル−アナログコンバータにおいて使用されるスイッチング回路機構であって、コモンノードと、第１及び第２の出力ノードと、前記コモンノードと前記第１及び第２の出力ノードとの間に接続され、一連のクロック周期の各クロック周期において、入力データに基づき、前記コモンノードを複数の経路のうちの所与の１つに沿って前記第１又は第２の出力ノードのいずれかへ（導電的に）接続するよう動作可能な複数のスイッチとを有し、データ制御型スイッチ及びクロック制御型スイッチが前記コモンノードから前記第１又は第２の出力ノードへの前記経路の夫々（又は少なくとも１つ）に沿って直列に設けられるように配置されるスイッチング回路機構が提供される。
【００４２】
有利に、データ制御型スイッチをクロック制御型スイッチと直列に置くことによって、クロック信号を、それらのクロック信号がデータ制御型スイッチを通ることなくクロック制御型スイッチへ直接供給することが可能であり得る。これは、潜在的なひずみの発生源（すなわち、データ制御型スイッチのようなスイッチド・トランジスタ）のクロック経路を空にすることができる。
【００４３】
クロック周期は、クロック信号又は複数の時間インターリーブされたクロック信号によって定義されてよい。当該又は夫々のクロック信号は、二乗余弦（raised  cosine）形状を有する略正弦波クロック信号であってよい。
【００４４】
スイッチング回路機構は、当該又は夫々のクロック信号を生成するよう動作可能なクロック発生器と、当該クロック信号がデータ制御型スイッチを通らずに当該クロック信号を夫々のクロック制御型スイッチに供給するよう構成されるクロック信号分配回路とを有してよい。
【００４５】
スイッチング回路機構は、前記コモンノードと前記第１の出力ノードとの間の複数の経路と、前記コモンノードと前記第２の出力ノードとの間の複数の経路とを有してよい。前記コモンノードと前記第１及び第２の出力ノードの夫々との間には同数の経路が存在してよい。
【００４６】
夫々のクロック周期で、前記コモンノードを前記第１又は第２の出力ノードへ導電的に接続する経路は、クロック周期及び入力データに依存してよい。これは、データ制御型スイッチ及びクロック制御型スイッチが直列に設けられるためである。
【００４７】
クロック周期は、上記のように、複数の時間インターリーブされたクロック信号によって定義されてよい。前記コモンノードと前記第１の出力ノードとの間の夫々の経路は、前記コモンノードと前記第２の出力ノードとの間の関連する経路を有してよい。関連する前記経路にあるクロック制御型スイッチは、同じクロック信号によって制御されてよい。
【００４８】
前記コモンノードと同じ出力ノードとの間の夫々の経路にあるクロック制御型スイッチは、夫々の異なるクロック信号によって制御されてよい。
【００４９】
前記コモンノードと前記第１の出力ノードとの間の夫々の経路は、前記コモンノードと前記第２の出力ノードとの間の関連する経路を有してよく、関連する経路にあるデータ制御型スイッチは、相互補完的な（すなわち、反転した）データ信号によって制御されてよい。
【００５０】
前記コモンノードと同じ出力ノードとの間の経路にあるデータ制御型スイッチは、データ信号の組に含まれる夫々の異なるデータ信号によって制御されてよい。
【００５１】
前記コモンノードは、第１のコモンノードであってよく、スイッチング回路機構は、第２のコモンノードを有してよい。前記複数のスイッチは、前記第１及び第２のコモンノードと前記第１及び第２の出力ノードとの間に接続され、前記一連のクロック周期の各クロック周期において、前記入力データに基づき、所与の経路に沿って前記第１のコモンノードを前記第１の出力ノードへ及び前記第２のコモンノードを前記第２の出力ノードへ又は第１のコモンノードを第２の出力ノードへ及び前記第２のコモンノードを前記第１の出力ノードへ導電的に接続するよう動作可能であってよい。
【００５２】
上記と同様に、データ制御型スイッチ及びクロック制御型スイッチは、前記第２のコモンノードから前記第１又は第２の出力ノードへの夫々の経路に沿って直列に設けられてよい。
【００５３】
スイッチング回路機構は、経路の対が同じクロック制御型スイッチを通り、夫々の対において、一方の経路が前記第１のコモンノードへ接続し、他方の経路が前記第２のコモンノードへ接続するように構成されてよい。加えて、夫々の経路対について、２つの経路のデータ制御型スイッチは、夫々の相互補完的な（すなわち、反転した）データ信号によって制御されてよい。
【００５４】
夫々の経路対について、夫々の経路のデータ制御型スイッチは、それらの経路の両方に共通する中間ノードと前記第１及び第２のコモンノードの夫々１つとの間に接続されてよい。夫々の経路対について、制御可能な抵抗が、前記第２のコモンノードへ接続されているそれらの経路のうちの一方において前記中間ノードと前記データ制御型スイッチとの間に直列に接続されてよい。これは、すなわち、制御可能な抵抗の抵抗値を制御することによって、２つのコモンノードでの電圧が実質的に等しくなることを可能にすることができる。そのような制御可能な抵抗はトランジスタとして実施されてよい。
【００５５】
夫々の経路対について、それらの経路の両方に共通するクロック制御型スイッチは、前記中間ノードと、関連する前記第１及び第２の出力ノードのうちの一方との間に接続されてよい。
【００５６】
スイッチング回路機構は、前記出力ノードのうちの一方が前記第１のコモンノードへ導電的に接続される場合に、第１の電流がそれらのノードを通って流れ、前記出力ノードのうちの一方が前記第２のコモンノードへ導電的に接続される場合に、前記第１の電流とは異なる第２の電流がそれらのノードを通って流れるように構成されてよい。前記第１及び第２の電流は、夫々前記第１及び第２のコモンノードへ接続されている対応する異なるサイズの第１及び第２の電流源又はシンクによって供給されてよい。
【００５７】
データ制御型スイッチ及びクロック制御型スイッチは電界効果トランジスタであってよく、望ましくは全て同じサイズ及び／又は同じチャネルタイプ（例えば、ＮＭＯＳ）である。
【００５８】
データ制御型スイッチは、前記コモンノードへ、又は関連する前記第１及び第２のコモンノードの一方へ直接接続されてよい。
【００５９】
前記第２の出力ノードは、複数のダミーノードであるか、又はそのようダミーノードを有してよい。すなわち、前記第２の出力ノードを通って流れる電流は、スイッチング回路機構が“シングルエンド”態様で使用されるべき場合に、無視又は“ダンピング”されてよい。例えば、前記複数のスイッチは、コモンノードをダミーノードの１つへ接続するようそのコモンノードを前記第２の出力ノードへ接続する場合に動作可能であってよい。
【００６０】
本発明の第２の態様に従って、デジタル−アナログコンバータにおいて使用されるスイッチング回路機構であって、コモンノードと、出力ノードと、前記コモンノードと前記出力ノードとの間に接続され、一連のクロック周期の各クロック周期において、入力データに基づき、前記コモンノードを複数の経路のうちの所与の１つに沿って前記出力ノードへ導電的に接続するよう又は接続しないよう動作可能な複数のスイッチとを有し、データ制御型スイッチ及びクロック制御型スイッチが前記コモンノードから前記出力ノードへの前記経路の夫々（又は少なくとも１つ）に沿って直列に設けられるように配置されるスイッチング回路機構が提供される。
【００６１】
前記コモンノードは、第１のコモンノードであってよく、スイッチング回路機構は、第２のコモンノードを有してよい。前記複数のスイッチは、前記第１及び第２のコモンノードと前記出力ノードとの間に接続され、前記一連のクロック周期の各クロック周期において、前記入力データに基づき、所与の経路に沿って前記第１のコモンノード又は前記第２のコモンノードのいずれかを前記出力ノードへ導電的に接続するよう動作可能であってよい。
【００６２】
スイッチング回路機構は、１又はそれ以上のダミーノードを有してよく、前記複数のスイッチは、前記コモンノード、前記出力ノード及び前記ダミーノードの間に接続されてよい。そのような場合に、前記複数のスイッチは、当該又は夫々のコモンノードを前記出力ノードへ導電的に接続しない場合に、そのコモンノードを前記ダミーノードへ（導電的に）接続するよう動作可能であってよい。
【００６３】
本発明の第３の態様に従って、デジタル−アナログコンバータにおいて使用されるスイッチング回路機構であって、出力ノードと、一連のクロック周期の各クロック周期において、入力データに基づき、第１の電流又は第２の電流のいずれかを前記出力ノードに通すよう動作可能な複数のスイッチとを有し、前記第１及び第２の電流は互いに異なる、スイッチング回路機構が提供される。前記第１及び第２の電流の両方は、望ましくは非零の値を有し、望ましくは両方とも正の大きさ又は負の大きさを有する。
【００６４】
そのような回路機構は、電流が夫々の入力データ値について出力ノードを通って流れることを可能にし、回路機構内の中間ノードのフローティングのようなノードのリスクを低減するので、有利であり得る。
【００６５】
スイッチング回路機構は、前記第１及び第２の電流が夫々受け取られる／印加される第１及び第２のコモンノードを有してよい。前記複数のスイッチは、前記第１及び第２のコモンノードと前記出力ノードとの間に接続され、前記一連のクロック周期の各クロック周期において、前記入力データに基づき、夫々の経路に沿って前記第１のコモンノード又は前記第２のコモンノードのいずれかを前記出力ノードへ導電的に接続するよう動作可能であってよい。
【００６６】
スイッチング回路機構は、第１及び第２の前記出力ノードを有してよく、前記複数のスイッチは、前記一連のクロック周期の各クロック周期において、前記入力データに基づき、前記第１の電流を前記第１の出力ノードに通し且つ前記第２の電流を前記第２の出力ノードに通し、あるいは、前記第１の電流を前記第２の出力ノードに通し且つ前記第２の電流を前記第１の出力ノードに通すよう動作可能であってよい。そのような第１及び第２の出力ノードは、よって有効に、差動出力ノードであってよい（全体の出力はそれらの間で測定される。）。
【００６７】
第１及び第２の出力ノードを備えるそのような回路機構は、前記第１及び第２の電流が夫々受け取られる／印加される第１及び第２のコモンノードを有してよい。前記複数のスイッチは、前記第１及び第２のコモンノードと前記第１及び第２の出力ノードとの間に接続され、前記一連のクロック周期の各クロック周期において、前記入力データに基づき、夫々の経路に沿って前記第１のコモンノードを前記第１の出力ノードへ及び前記第２のコモンノードを前記第２の出力ノードへ又は第１のコモンノードを第２の出力ノードへ及び前記第２のコモンノードを前記第１の出力ノードへ導電的に接続するよう動作可能であってよい。
【００６８】
前記一連のクロック周期は、反復的なクロック周期の組を有してよい。そのような導電接続が形成される経路は、前記組の周期ごとに異なってよく、すなわち、夫々の周期がその割り当てられた（専用の）経路を有する。
【００６９】
クロック周期は、クロック信号又は複数の時間インターリーブされたクロック信号によって定義されてよい。当該又は夫々のクロック信号は、略正弦波クロック信号であってよい。
【００７０】
本発明の第４の態様に従って、デジタル−アナログコンバータにおいて使用されるスイッチング回路機構であって、コモンノードと、出力ノードと、前記コモンノードと前記出力ノードとの間に接続され、１又はそれ以上のクロック信号によって定義される一連のクロック周期の各クロック周期において、入力データに基づき、前記コモンノードを複数の経路のうちの所与の１つに沿って前記出力ノードへ導電的に接続するよう又は接続しないよう動作可能な複数のスイッチとを有し、少なくともクロック制御型スイッチが前記コモンノードから前記出力ノードへの前記経路の夫々に沿って設けられるよう配置され、前記クロック制御型スイッチは、前記クロック信号がデータ制御型スイッチを通らずに、該クロック信号によって直接に制御される、スイッチング回路機構が提供される。
【００７１】
これは、有利に、クロック信号がデータ制御型スイッチにおいてひずみを受けずにクロック制御型スイッチへ送られることを確かにすることができる。
【００７２】
スイッチング回路機構は、第１及び第２の出力ノードを有してよい。前記複数のスイッチは、前記コモンノードと前記第１及び第２の出力ノートとの間に接続され、前記一連のクロック周期の各クロック周期において、前記入力データに基づき、前記コモンノードを複数の経路のうちの所与の１つに沿って前記第１又は第２の出力ノードのいずれかへ導電的に接続するよう動作可能であってよい。スイッチング回路機構は、少なくともクロック制御型スイッチが前記コモンノードから前記第１又は第２の出力ノードへの夫々の前記経路に沿って設けられるように配置されてよく、前記クロック制御型スイッチは、前記クロック信号がデータ制御型スイッチを通らずに、該クロック信号によって直接に制御される。
【００７３】
クロック周期は、複数の時間インターリーブされたクロック信号によって定義されてよい。前記一連のクロック周期は、反復的なクロック周期の組を有してよく、そのような導電接続が形成される経路は、前記組の周期ごとに異なってよい。
【００７４】
クロック制御型スイッチに印加されるクロック信号はデータ非依存と考えられてよく、回路が動作中に連続的にそれらのスイッチへ印加されてよい。
【００７５】
データ制御型スイッチは、データ制御をスイッチング回路機構へ適用するように、夫々の経路に沿ってクロック制御型スイッチの１つと直列に設けられてよい。
【００７６】
本発明の第５の態様に従って、本発明の上記の第１乃至第４の対象のいずれかに従うスイッチング回路機構を有するデジタル−アナログコンバータが提供される。
【００７７】
本発明の第６の態様に従って、本発明の上記の第１乃至第４の態様のいずれかに従うスイッチング回路機構、又は本発明の上記の第５の態様に従うデジタル−アナログコンバータを有する集積回路又はＩＣチップが提供される。
【００７８】
本発明の第７の態様に従って、測定ノード及び該測定ノードへ接続される複数の出力スイッチを有し、一連のクロック周期の夫々のクロック周期において、入力データに基づき前記出力スイッチの１又はそれ以上が所与の電流を搬送するか否かを制御するよう構成されるスイッチング回路機構の較正方法であって、複数の異なるデータシーケンスを前記スイッチング回路機構へ入力し、夫々のシーケンスが所与のパターンの電圧を前記出力スイッチを通る電流の結果として前記測定ノードで生じさせ、夫々の前記シーケンスについて前記測定ノードで生じる電圧を測定し、該測定の結果に応じて前記スイッチング回路機構を較正する方法が提供される。
【００７９】
スイッチング回路機構は、いずれかの所与のクロック周期において、前記複数のスイッチのうちの出力スイッチの多くても１つが所与の電流を搬送するように構成されてよい。
【００８０】
夫々の前記出力スイッチは、反復的なクロック周期の組における対応するクロック周期に関連付けられてよく、スイッチング回路機構は、夫々のクロック周期において、その関連するスイッチが所与の電流を搬送するか否かを入力データに基づき制御するよう構成されてよい。
【００８１】
前記測定ノードは、第１の測定ノードであってよく、前記出力スイッチは、第１の出力スイッチであってよい。スイッチング回路機構は、第２の測定ノード及び該第２の測定ノードへ接続される複数の第２の出力スイッチを有し、入力データに基づき前記出力スイッチのいずれが一連のクロック周期の夫々のクロック周期において所与の電流を搬送するのかを制御するよう構成されてよく、当該方法は、前記複数の異なるデータシーケンスを前記スイッチング回路機構へ入力し、夫々のシーケンスが所与のパターンの電圧を前記出力スイッチを通る電流の結果として前記第１及び第２の測定ノードで生じさせ、夫々のシーケンスについて前記第１及び第２の測定ノードの一方又は両方で生じる電圧を測定し、該測定の結果に応じて前記スイッチング回路機構を較正する。
【００８２】
夫々の第１の出力スイッチ及び関連する第２の出力スイッチは共に、反復的なクロック周期の組における対応するクロック周期に関連付けられてよく、スイッチング回路機構は、夫々のクロック周期において、関連する出力スイッチが所与の電流を搬送するか否かを入力データに基づき制御するよう構成されてよい。スイッチング回路機構は、夫々のクロック周期において、関連する出力スイッチのいずれが所与の電流を搬送するのかを入力データに基づき制御するよう構成されてよい。スイッチング回路機構は、夫々のクロック周期において、関連する出力スイッチのいずれが第１の電流を搬送するのか及びいずれが第２の電流を搬送するのかを入力データに基づき制御するよう構成されてよく、前記第１及び第２の電流は互いに異なる。
【００８３】
夫々のデータシーケンスは、反復的なパターンのデータ値を有してよい。測定は、夫々の前記シーケンスについて前記又は夫々の測定ノードで生じる電圧の平均を求めることを含んでよい。
【００８４】
前記出力スイッチは電界効果トランジスタであってよく、較正は、前記出力スイッチに印加される夫々のバルク電圧を調整することを含んでよい。
【００８５】
前記データシーケンスは、測定が個々の出力スイッチのゲインを示すか又は分離させるように構成されてよい。較正は、前記測定に前記出力スイッチが同じゲインを有することを示させる傾向があるよう前記出力スイッチの動作を調整することを含んでよい。
【００８６】
較正は、異なるシーケンスごとの測定による結果を結合又は比較することを含んでよい。
【００８７】
前記又は夫々の測定ノードは、スイッチング回路機構の出力ノード又はテイルノードであってよい。
【００８８】
当該方法は、そのようなスイッチング回路機構の複数組（夫々はＤＡＣスライスである。）を較正するためのものであってよく、前記複数組は、スイッチング回路機構システム（全体的なＤＡＣ）の部分を形成する。スイッチング回路機構の各組について、前記又は夫々の測定ノードは、そのスイッチング回路機構の組の出力ノードであってよく、前記スイッチング回路機構の複数組のうちの１つの前記又は夫々の出力ノードは、前記スイッチング回路機構システムの出力ノードを形成するようスイッチング回路機構の夫々の他の組の対応する出力ノードへ接続されてよい。そのような場合に、当該方法は、組を標的としたデータ信号を前記システムへ入力し、前記データ信号は、前記スイッチング回路機構の複数組のうちの１つにそれの複数の異なるデータシーケンスを受信させ、且つ、スイッチング回路機構の前記又は夫々の他の組にダミーの複数のデータシーケンスを並行して受信させるように構成され、如何なる前記ダミーの複数のデータシーケンスにおけるデータシーケンスも互いと同じであり、前記複数の異なるデータシーケンスの夫々のシーケンスについて前記システムの出力ノード又はその少なくとも１つで生じる電圧を測定し、該測定の結果に応じて前記複数の異なるデータシーケンスを受信する前記スイッチング回路機構の組を較正する。
【００８９】
そのような方法は、複数の異なる組を標的としたデータ信号を１つずつ前記システムへ入力し、夫々の組を標的としたデータ信号が、前記スイッチング回路機構の複数組のうちの対応する標的の組にそれの複数の異なるデータシーケンスを受信させ、且つ、前記スイッチング回路機構の前記又は夫々の他の組に前記ダミーの複数のデータシーケンスを並行して受信させ、夫々の前記組を標的としたデータ信号について、関連する前記複数の異なるデータシーケンスの夫々のシーケンスについて前記システムの出力ノード又はその少なくとも１つで生じる電圧を測定し、該測定の結果に応じて前記複数の異なるデータシーケンスを受信する前記スイッチング回路機構の組を較正することを更に含んでよい。
【００９０】
本発明の第８の態様に従って、測定ノード及び該測定ノードへ接続される複数の出力スイッチを有し、入力データに基づき一連のクロック周期の夫々のクロック周期において前記出力スイッチの夫々が所与の電流を搬送するか否かを制御するよう構成されるスイッチング回路機構を較正する較正回路機構であって、複数の異なるデータシーケンスを前記スイッチング回路機構へ入力するよう動作可能であって、夫々のシーケンスが所与のパターンの電圧を前記出力スイッチを通る電流の結果として前記測定ノードで生じさせるデータシーケンス回路と、夫々の前記シーケンスについて前記測定ノードで生じる電圧を測定するよう動作可能な測定回路と、該測定の結果に応じて前記スイッチング回路機構を較正する較正回路とを有する較正回路機構が提供される。
【００９１】
本発明の第９の態様に従って、本発明の上記の第８の態様に従う較正回路機構を有する集積回路又はＩＣチップが提供される。そのような集積回路又はＩＣチップは、スイッチング回路機構を更に有してよい。そのような集積回路又はＩＣチップは、デジタル−アナログコンバータを更に有してよく、スイッチング回路機構は、前記デジタル−アナログコンバータの部分である。
【００９２】
本発明の第１０の態様に従って、本発明の上記の第８の態様に従う較正回路機構を有するデジタル−アナログコンバータが提供される。
【００９３】
本発明の第１１の態様に従って、制御端子を備えるメインスイッチと、該メインスイッチの前記制御端子へ接続され、前記メインスイッチを駆動するように前記制御端子へ駆動クロック信号を印加するクロック経路部とを有し、前記メインスイッチの前記制御端子へ印加される前記駆動クロック信号の電圧レベルをバイアス（又は制御）するように前記クロック経路部へバイアシング電圧を制御可能に印加するよう構成されるスイッチング回路が提供される。
【００９４】
そのようなメインスイッチは、当該回路によって提供される制御／バイアシングの的であるという意味で“メイン”であってよい。それは、注目対象であるスイッチ、例えば、較正、標的、又は主要スイッチと考えられてよい。この意味で、メインスイッチを制御するのを助けるよう設けられる他のスイッチは、補助スイッチと考えられてよい。
【００９５】
スイッチング回路は、前記メインスイッチの制御端子へ印加される前記駆動クロック信号の電圧レベルをバイアスするように、前記クロック経路部へ前記バイアシング電圧を動的に、断続的に、周期的に及び／又は繰り返し印加するよう構成されてよい。
【００９６】
スイッチング回路は、前記駆動クロック信号の各期間の特定の部分にわたって前記クロック経路部へ前記バイアシング電圧を印加するよう構成されてよい。
【００９７】
スイッチング回路は、クロック経路を有してよく、該クロック経路は、当該経路に沿って直列に設けられているキャパシタのようなＡＣカップリング（又はＤＣデカップリング）手段を有し、前記クロック経路は、前記ＡＣカップリング手段の上流の上流部と、前記メインスイッチの前記制御端子へ接続されている前記ＡＣカップリング手段の下流の下流部とを備え、前記クロック経路部は、前記クロック経路の前記下流部であり、前記ＡＣカップリング手段は、前記クロック経路の前記上流部を介してクロック信号源から受信されるソースクロック信号から、前記クロック経路の前記下流部を介して前記制御端子へ印加される前記駆動クロック信号をＤＣデカップリングするよう動作する。
【００９８】
スイッチング回路は、前記クロック経路部をリファレンス電圧源へ制御可能に接続することによって、前記クロック経路部へ前記バイアシング電圧を印加するよう構成されてよい。例えば、スイッチング回路は、前記クロック経路部と前記リファレンス電圧源との間に接続される補助スイッチを有してよく、該補助スイッチは、いつ前記クロック経路部が前記リファレンス電圧源へ接続されるのかを制御するように、補助信号を受信するよう接続されている制御端子を備える。前記リファレンス電圧源は、例えば、制御可能なリファレンス電圧源であってよい。
【００９９】
前記メインスイッチ及び前記補助スイッチは、反対のチャネルタイプの電界効果トランジスタであってよく、前記補助信号は、補助クロック信号であってよい。前記駆動クロック信号及び前記補助クロック信号は、前記メインスイッチがオンする場合に前記補助スイッチをオンして前記クロック経路部を前記リファレンス電圧源へ接続するように、相補クロック信号（実質的に逆位相にある。）であってよい。
【０１００】
前記補助スイッチは、ＡＣカップリング手段へ印加されるソースクロック信号に基づき該ＡＣカップリング手段を介して前記補助クロック信号を受信するよう接続されてよく、当該スイッチング回路は、前記補助スイッチの制御端子へ接続され、該補助スイッチの制御端子へ補償電圧を印加して前記補助スイッチの閾電圧と所与の閾電圧との間の如何なる差も補償するよう動作可能な閾電圧補償回路を更に有してよい。そのような態様において、前記補助スイッチの影響は、その閾電圧の値に実質的に無関係であってよい。
【０１０１】
前記閾電圧補償回路は、前記補助スイッチと同じチャネル及びサイズの電界効果トランジスタを有してよい。該電界効果トランジスタは“ダイオード接続”されてよく、それにより、例えば、ＶＴＨが増大する場合により高い電圧であるＮＭＯＳについて、ＶＴＨと同じ方向において制御電圧をシフトする。
【０１０２】
前記補助スイッチは、第１の補助スイッチであってよく、当該スイッチング回路は、前記クロック経路部と電圧測定手段との間に接続される第２の補助スイッチを有してよい。前記第１の補助スイッチ及び前記第２の補助スイッチは、反対のチャネルタイプの電界効果トランジスタであってよい。前記第２の補助スイッチは、前記メインスイッチがオフする場合に前記第２の補助スイッチをオンして前記クロック経路部を前記電圧測定手段へ接続するように、補助クロック信号を受信するよう接続されている制御端子を備えてよい。
【０１０３】
前記第２の補助スイッチは、ＡＣカップリング手段へ印加されるソースクロック信号に基づき該ＡＣカップリング手段を介して前記補助クロック信号を受信するよう接続されてよい。当該スイッチング回路は、前記第２の補助スイッチの制御端子へ接続され、該第２の補助スイッチの制御端子へ補償電圧を印加して前記第２の補助スイッチの閾電圧と所与の閾電圧との間の如何なる差も補償するよう動作可能な閾電圧補償回路を更に有してよい。
【０１０４】
前記第２の補助スイッチのための閾電圧補償回路は、前記第２の補助スイッチと同じチャネル及びサイズの電界効果トランジスタを有してよい。
【０１０５】
前記ソースクロック信号及び／又は前記補助クロック信号は、前記第１の補助スイッチ及び前記第２の補助スイッチについて同じであってよい。前記第１の補助スイッチ及び前記第２の補助スイッチのためのソースクロック信号は、前記メインスイッチのためのソースクロック信号と実質的に逆位相にあってよい。
【０１０６】
前記又は夫々のクロック信号は、正弦波クロック信号であってよい。
【０１０７】
本発明の第１２の態様に従って、本発明の上記の第１１の態様に従うスイッチング回路を複数有するスイッチング回路機構であって、前記クロック信号は、時間インターリーブされたクロック信号の組の中のクロック信号であり、前記複数のスイッチング回路は、夫々のメインスイッチの制御端子へ印加される夫々の駆動クロック信号の電圧レベルをバイアスするよう構成され、それらのメインスイッチが互いと略同じに駆動されるようにする、スイッチング回路機構が提供される。
【０１０８】
そのような場合に、前記スイッチング回路の１つのリファレンス電圧源は、夫々の他のスイッチング回路のリファレンス電圧源であってよい。
【０１０９】
当該スイッチング回路機構の前記複数のスイッチング回路は、対に分けられてよく、夫々の対について、前記複数のスイッチング回路のうちの１つのための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は夫々、前記複数のスイッチング回路のうちの他の１つのための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号であってよい。
【０１１０】
当該スイッチング回路機構は、二対のスイッチング回路を有してよく、該二対のスイッチング回路のうちの一対のための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は、４つの時間インターリーブされたクロック信号の組のうちの第１及び第３のクロック信号であり、前記二対のスイッチング回路のうちの他の一対のための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は、前記４つの時間インターリーブされたクロック信号の組のうちの第２及び第４のクロック信号である。
【０１１１】
本発明の第１３の態様に従って、本発明の上記の第１１の態様に従うスイッチング回路、又は本発明の上記の第１２の態様に従うスイッチング回路機構を有するデジタル−アナログコンバータ又はアナログ−デジタルコンバータが提供される。
【０１１２】
本発明の第１４の態様に従って、本発明の上記の第１１の態様に従うスイッチング回路、又は本発明の上記の第１２の態様に従うスイッチング回路機構、又は本発明の上記の第１３の態様に従うデジタル−アナログコンバータ若しくはアナログ−デジタルコンバータを有する集積回路若しくはＩＣチップが提供される。
【０１１３】
本発明の第１５の態様に従って、アナログ−デジタルコンバータにおいて使用される第１のスイッチング回路機構ユニットと、デジタル−アナログコンバータにおいて使用される第２のスイッチング回路機構ユニットとを有する複合信号回路であって、前記第１のスイッチング回路機構ユニットは、第１の複数のクロック信号に基づき入力アナログ信号をサンプリングして複数のサンプルを出力するよう構成され、前記第２のスイッチング回路機構ユニットは、複数のデータ信号及び第２の複数のクロック信号に基づき出力アナログ信号を生成するよう構成され、前記第１及び第２の複数のクロック信号は互いに同じ仕様を有する、複合信号回路機構が提供される。
【０１１４】
そのような回路機構は、デジタル及びアナログ両方の信号を搬送又は処理するという意味で、例えば、アナログ−デジタルコンバータ及びデジタル−アナログコンバータの両方において使用される回路機構を有するという点で、複合信号回路機構であってよい。
【０１１５】
そのようなデジタル信号は、時間インターリーブされた信号であってよい。そのようなサンプルは、時間インターリーブされたサンプルであってよく、電流又は電圧サンプルであってよい。そのような電流サンプルは、電流パルス又はパケットであってよく、そのサイズは（電荷量に関して）、サンプリングされているアナログ信号（例えば、電流信号）を示す。
【０１１６】
第１のスイッチング回路機構ユニットは、電流信号をサンプリングする電流モード回路機構を有してよく、電流信号をサンプリングする該回路機構は、該回路機構に印加される電流信号（入力アナログ信号である。）を有するよう構成される第１のノードと、夫々の経路に沿って前記第１のノードへ導電的に接続可能なＸＳ個の第２のノードと、前記第１のノードと前記第２のノードとの間の接続を制御して、前記電流信号を構成する異なる電荷パケット（複数のサンプルである。）が時間にわたって異なる経路に沿って導かれるようにするステアリング手段とを有する。数ＸＳは、３以上の整数であってよい。当該複合信号回路機構又は前記ステアリング手段は、前記第１の複数のクロック信号であるＸＳ個の時間インターリーブされた正弦波制御信号を生成するよう構成される制御信号生成手段を有してよい。前記電流信号をサンプリングする回路機構又は前記ステアリング手段は、経路に沿って分布し、ＸＳ個の正弦波制御信号に応じてそのような制御を実行するよう構成されるスイッチング手段を有してよい。
【０１１７】
前記第２のスイッチング回路機構ユニットは、本発明の上記の第１乃至第４の態様のいずれかに従うスイッチング回路機構を有してよい。
【０１１８】
前記第１及び第２の複数のクロック信号は、それらが、互いと同数のクロック信号、同じ相対位相関係（すなわち、如何にしてそのような信号が時間インターリーブされるのかという点で、相対多数内）、同じ形状、及び同じ特性周波数のうちの１又はそれ以上を有する点で、同じ仕様を有してよい。前記第１の複数のクロック信号に含まれるクロック信号は、前記第２の複数のクロック信号に含まれるクロック信号に対して位相がシフトされてよい（リタイミング又は相回転）。そのようなリタイミングは極めてわずかであってよく、例えば、１０又は６又は３度より小さい。
【０１１９】
前記第１及び第２の複数のクロック信号は、実質的に互いに同じであってよい。
【０１２０】
前記第１のスイッチング回路機構ユニットは、前記第１の複数のクロック信号及び前記入力アナログ信号に基づき、前記複数のサンプルを出力するよう構成される複数のサンプリングスイッチを有してよい。前記第２のスイッチング回路機構ユニットは、前記第２の複数のクロック信号及び前記複数のデータ信号に基づき、前記出力アナログ信号を生成するよう構成される複数の出力スイッチを有してよい。前記サンプリングスイッチ及び前記出力スイッチは、任意に同じチャネルタイプ（例えば、ＮＭＯＳ）の、及び任意に同じサイズ（例えば、ゲート面積に関して）の、及び任意に同じ数（すなわち、一方の個数は他方の個数の整数倍であってよい。）の電界効果トランジスタであってよい。
【０１２１】
前記第２のスイッチング回路機構ユニットは、前記複数のデータ信号を受信するよう接続される複数のデータ制御型スイッチを有してよい。前記データ制御型スイッチは、前記出力スイッチと直列に接続されてよい。他の場合に、前記データ制御型スイッチは、前記複数のデータ信号に応じて、前記第２の複数のクロック信号に含まれるクロック信号が前記出力スイッチの制御端子へ印加されるか否かを制御するよう、前記出力スイッチの制御端子へ接続されてよい。
【０１２２】
前記サンプリングスイッチ及び前記出力スイッチは、互いに同じようにそれらのクロック信号を受信するよう、及び／又は互いに同じようにそれらのクロック信号によって制御されるよう構成されてよい。例えば、それらは全て、電流モード動作において電流を導く働きをしてよい。前記出力スイッチ及び／又は前記サンプリングスイッチは、クロック信号がデータ制御型スイッチを通らずに、クロック信号を受信するよう構成されてよい。
【０１２３】
第１のスイッチング回路機構ユニットは、第１のドライバユニットを有してよく、該第１のドライバユニットを介して、前記第１の複数のクロック信号は送られる。前記第２のスイッチング回路機構ユニットは、第２のドライバユニットを有し、該第２のドライバ回路を介して、第２の複数のクロック信号は送られる。前記第１及び第２のドライバユニットは、互いに同じであっても、又は互いに異なってもよい。
【０１２４】
当該複合信号回路機構は、アナログ−デジタルコンバータにおいて使用されるデマルチプレキシング回路機構ユニットと、デジタル−アナログコンバータにおいて使用されるマルチプレキシング回路機構ユニットとを有してよい。前記デマルチプレキシング回路機構ユニットは、第３の複数のクロック信号に基づき動作するよう構成されてよい。前記マルチプレキシング回路機構ユニットは、第４の複数のクロック信号に基づき動作するよう構成されてよい。前記第３及び第４の複数のクロック信号は、互いに同じ仕様を有してよい。
【０１２５】
前記第３及び第４の複数のクロック信号は、それらが、互いと同数のクロック信号、同じ相対位相関係（すなわち、相対多数内）、同じ形状、及び同じ特性周波数のうちの１又はそれ以上を有する点で、同じ仕様を有してよい。前記第３の複数のクロック信号に含まれるクロック信号は、前記第４の複数のクロック信号に含まれるクロック信号に対して位相がシフトされてよい。前記第３及び第４の複数のクロック信号は、実質的に互いに同じであってよい。
【０１２６】
前記複数のサンプルは、第１の複数のサンプルであってよく、前記複数のデータ信号は、第１の複数のデータ信号であってよい。前記デマルチプレキシング回路機構ユニットは、前記第１の複数のサンプルを受信するよう接続され、前記第３の複数のクロック信号に基づき、それらのサンプルをデマルチプレキシングして第２の複数のサンプルとして出力するよう構成されてよい。前記マルチプレキシング回路機構ユニットは、第２の複数のデータ信号を受信するよう接続され、前記第４の複数のクロック信号に基づき、それらのデータ信号をマルチプレキシングして前記第１の複数のデータ信号として出力するよう構成されてよい。
【０１２７】
前記デマルチプレキシング回路機構ユニットは、第１のデマルチプレキシング回路機構ユニットであってよく、前記マルチプレキシング回路機構ユニットは、第１のマルチプレキシング回路機構ユニットであってよい。当該複合信号回路機構は、アナログ−デジタルコンバータにおいて使用される第２のデマルチプレキシング回路機構ユニットと、デジタル−アナログコンバータにおいて使用される第２のマルチプレキシング回路機構ユニットとを有してよい。前記第２のデマルチプレキシング回路機構ユニットは、第５の複数のクロック信号に基づき動作するよう構成されてよい。前記第２のマルチプレキシング回路機構ユニットは、第６の複数のクロック信号に基づき動作するよう構成されてよい。前記第５及び第６の複数のクロック信号は、互いに同じ仕様を有してよい。
【０１２８】
前記第５及び第６の複数のクロック信号は、それらが、互いと同数のクロック信号、同じ相対位相関係（すなわち、相対多数内）、同じ形状、及び同じ特性周波数のうちの１又はそれ以上を有する点で、同じ仕様を有してよい。前記第５の複数のクロック信号に含まれるクロック信号は、前記第６の複数のクロック信号に含まれるクロック信号に対して位相がシフトされてよい。前記第５及び第５の複数のクロック信号は、実質的に互いに同じであってよい。
【０１２９】
前記第２のデマルチプレキシング回路機構ユニットは、前記第２の複数のサンプルを受信するよう接続され、前記第５の複数のクロック信号に基づき、それらのサンプルをデマルチプレキシングして第３の複数のサンプルとして出力するよう構成されてよい。前記第２のマルチプレキシング回路機構ユニットは、第３の複数のデータ信号を受信するよう接続され、前記第６の複数のクロック信号に基づき、それらのデータ信号をマルチプレキシングして前記第２の複数のデータ信号として出力するよう構成されてよい。
【０１３０】
当該複合信号回路機構は、前記クロック信号を生成し、該クロック信号をそれらの夫々の回路ユニットへ分配するよう動作可能なクロック生成及び分配回路機構を有してよい。有利に、そのようなクロック生成及び分配回路機構は、デジタル−アナログコンバータにおいて使用されるユニットのためのクロック信号と同じように、アナログ−デジタルコンバータにおいて使用されるユニットのためのクロック信号を生成してよい。これは、そのようなクロック生成及び分配回路機構の設計を単純化／容易化し、当該回路機構をその使用においてより柔軟なものとすることができる。
【０１３１】
前記クロック生成及び分配回路機構は、アナログ−デジタルコンバータにおいて使用される複数のクロック信号の位相及び／又はデジタル−アナログコンバータにおいて使用される対応する複数のクロック信号の位相を調整して、それらの対応する複数のクロック信号の間に位相差が存在するようにするよう動作可能な位相調整手段を有してよい。
【０１３２】
前記クロック生成及び分配回路機構は、前記第１及び／又は第２の複数のクロック信号から前記第３及び第４の複数のクロック信号を、更に、任意に、前記第３及び／又は第４の複数のクロック信号から前記第５及び第６の複数のクロック信号を生成するよう動作可能であってよい。
【０１３３】
夫々のそのような複数のクロック信号は、複数の時間インターリーブされたクロック信号であってよい。複数のクロック信号のうちの少なくとも一組は、複数の正弦波クロック信号であってよい。前記第１及び第２の複数のクロック信号は、複数の正弦波クロック信号であってよい。
【０１３４】
本発明の第１６の態様に従って、アナログ−デジタルコンバータ及びデジタル−アナログコンバータを有するコンバータシステムであって、本発明の上記の第１５の態様に従う複合信号回路機構を有するコンバータシステムが提供される。そのようなシステムは、複数のアナログ−デジタルコンバータ及び／又は複数のデジタル−アナログコンバータを有してよい。
【０１３５】
本発明の第１７の態様に従って、本発明の上記の第１５の態様に従う複合信号回路機構、又は本発明の上記の第１６の態様に従うコンバータシステムを有する集積回路又はＩＣチップが提供される。
【０１３６】
本発明の上記の態様の全ての組み合わせは、下記の開示から明らかであるように予想される。全ての上記の装置（例えば、回路機構）態様に適用範囲において対応する方法態様、及びその逆が予想される。
【発明の効果】
【０１３７】
本発明の実施形態によれば、スイッチ素子間の閾電圧ばらつきを補償して高速な回路動作を可能にするスイッチング回路等を提供することが可能となる。
【図面の簡単な説明】
【０１３８】
【図１】従前考えられてきたＤＡＣの概要を提示する。
【図２】図１のＤＡＣと共に使用されるのに適した差動スイッチング回路の例を提示する。
【図３】改良型差動スイッチング回路を提示する。
【図４】図３の差動スイッチング回路と共に使用される改良型スイッチドライバ回路を提示する。
【図５Ａ】図３及び図４の回路の動作を理解するのに有用なタイミング図を提示する。
【図５Ｂ】図３及び図４の回路の動作を理解するのに有用なタイミング図を提示する。
【図６】認識される問題のより良い理解を可能にするよう、簡略化された形で図４の第１のドライバ部を再現する。
【図７】本発明者がＣＭＯＳスイッチよりむしろＮＭＯＳデータ制御型スイッチにより出力スイッチのゲートを駆動することを検討していることを示す。
【図８】本発明を具現する差動スイッチング回路提示する概略図である。
【図９】１６ＧＨｚの４相クロック信号の例を提示する。
【図１０】図８の差動スイッチング回路を有するＤＡＣの部分を提示する概略図である。
【図１１】クロック信号ＣＬＫΦ１乃至Φ４の波形（上のグラフ）と、図８の出力ノードＡ及びＢで受信される電流の部分波形（下のグラフ）とを示す。
【図１２】簡単のために省略された形で提供される、図８の回路のより良い動作を理解するのに有用な、図８の回路に対応する概略図である。
【図１３】簡単のために省略された形で提供される、ＤＣ又はデータスイッチド・ブリード電流の可能な使用を理解するのに有用な、図８の回路に対応する概略図である。
【図１４】本発明を具現する差動スイッチング回路を（省略された形で）提示する概略図である。
【図１５Ａ】図８のスイッチング回路の略概略図を提示する。
【図１５Ｂ】図１４のスイッチング回路の略概略図を提示する。
【図１６】図１４の回路の動作を理解するのに有用な表を提示する。
【図１７】１乃至５の番号を付された５つの例となる入力データ波形を詳述する表を提示する。
【図１８】６乃至１０の番号を付された５つの例となる入力データ波形を詳述する表を提示する。
【図１９】実際の出力ノードではなく代わりに較正のために使用される内部ノードであるダミー（複製）ノードＡＣＡＬ及びＢＣＡＬを設けることが可能であることを示す概略図である。
【図２０】クロック信号ＣＬＫΦ１乃至Φ４が実際には振幅／コモンモードエラーを有することを示すために（Ａ）、且つ、本発明者がクロック信号ＣＬＫΦ１乃至Φ４の上側部分をアライメントすることを検討したことを示すために（Ｂ）、クロック信号ＣＬＫΦ１乃至Φ４の波形を示す。
【図２１Ａ】４つのスイッチＳＷ１乃至ＳＷ４を提示する。
【図２１Ｂ】クロック信号ＣＬＫΦ１乃至Φ４を提示する。
【図２１Ｃ】クロック信号がスイッチを制御するよう如何にして制御され得るのかを図式的に示す。
【図２２】振幅レベル制御（ＡＬＣ）が実行され得ることを図式的に示すよう適応された図２１Ｃに基づく概略図である。
【図２３】ＡＬＣが実際に如何にして実行され得るのかを図式的に示すと共に、２つの技術が共に用いられ得ることを示すために図２１Ｃの拡張版を提示する。
【図２４】図２１Ｃに示される回路の改良版を提示する。
【図２５】アナログ−デジタルコンバータ（ＡＤＣ）で使用されるサンプリング回路２００の例示する概略図である。
【図２６】図２５に示されるサンプリング回路に対応するサンプラを有するアナログ−デジタルコンバータの概略図である。
【図２７】ＤＡＣ及びＡＤＣ複合回路の部分を提示する概略図である。
【図２８】同じクロック生成及び分配回路がＤＡＣ及びＡＤＣ回路の異なる組み合わせに用いられ得ることを示す概略図である。
【図２９】図２７及び図２８を理解するのに使用される、Ａ乃至Ｄの符号をふされた４つの例となるドライバ構成を提示する。
【図３０】ドライバＡ乃至Ｄのための可能な組み合わせを詳述する表を提示する。
【発明を実施するための形態】
【０１３９】
ここで、一例として、添付の図面が参照され得る。
【０１４０】
図８は、本発明を具現する差動スイッチング回路５０を示す。
【０１４１】
図３に示される差動スイッチング回路１０に関して、回路は、電流源（すなわち、今回限りで、シンク）が接続されているコモンノードＣＮ（又はテイルノード）を有する。４つのトランジスタＳＷ１乃至ＳＷ４は、コモンノードＣＮと第１出力ノードＢとの間に並列に接続されて示されている。同様に、４つのトランジスタＳＷ５乃至ＳＷ８は、コモンノードＣＮと第２出力ノードＢとの間に並列に接続されて示されている。それらのトランジスタＳＷ１乃至ＳＷ８は、以降出力スイッチと呼ばれ、夫々図３における出力スイッチＳＷ１乃至ＳＷ８に対応する。なお、明らかになるであろうように、差動スイッチング回路５０と差動スイッチング回路１０との間には有意な相違が存在する。
【０１４２】
図８において、出力スイッチＳＷ１乃至ＳＷ８のゲートは、直接にクロック信号によって（クロック信号がデータ制御型スイッチを通らない。）駆動されるが、バッファ又はデカップリングキャパシタがゲートへのクロック経路に沿って設けられてよい（図示せず。）。重要なことには、それらの出力スイッチのゲートはず、図３及び図４における出力スイッチＳＷ１乃至ＳＷ８がそうであったようにデータ依存信号によって駆動されない。
【０１４３】
代わりに、データ制御型スイッチＤ１乃至Ｄ８は、出力スイッチＳＷ１乃至ＳＷ８のゲートから離して、代わりに電流経路において設けられている。すなわち、図８から明らかなように、データ制御型スイッチＤ１乃至Ｄ８は夫々、出力スイッチＳＷ１乃至ＳＷ８との直列接続において設けられ、クロック信号がトランジスタのゲートを直接駆動することを可能にする。
【０１４４】
これは、データ制御型スイッチを回路の電圧モード部分（すなわち、出力スイッチのゲートの制御）から電流モード部分へ動かし、その場合にそれらは単に電流を搬送するので、有意な利点を提示する。クロック信号により直接に出力スイッチのゲートを駆動することは、それらのゲートに到達する信号についてより良い制御が得られる、クロック経路でのひずみ発生源（例えば、スイッチドトランジスタ）がより少ないので、有利である。本発明者が図４におけるデータ制御型スイッチをひずみに寄与するものと認識したことが、思い出されるべきである。
【０１４５】
図８を見ると、夫々の出力スイッチＳＷ１乃至ＳＷ８は、事実上、直列接続されているスイッチ（この場合に、電界効果トランジスタ）の対の１つとなる。それらのスイッチは、ＮＭＯＳ電界効果トランジスタとして実装されてよい。ＳＷ１乃至ＳＷ４を含む対は並列ブランチにおいて設けられ、同様に、ＳＷ５乃至ＳＷ８を含む対は並列ブランチにおいて設けられる。
【０１４６】
図８と図３及び図４との間の他の有意な相違は、出力スイッチＳＷ１乃至ＳＷ８へ供給されるクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４が図９に示されるような４相クロック信号の夫々の位相である点である。従って、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は夫々、反復的な一連の４つの位相のうちの第１乃至第４の位相に対応する。加えて、クロック信号は実質的に正弦波である。有効に、４つの時間インターリーブされた正弦波クロック信号が供給される。
【０１４７】
図８の回路の全体的な動作は、出力スイッチＳＷ１乃至ＳＷ８及びデータ制御型スイッチＤ１乃至Ｄ８が、使用において、電流源からの電流を、データ信号ＤＡＴＡ１乃至ＤＡＴＡ４の値（デジタル０又は１）に応じて、第１出力ノードＡ又は第２出力ノードＢを通って導くように駆動される点で、図３及び図４における動作と若干類似する。
【０１４８】
これを達成するために、出力スイッチＳＷ１及びＳＷ５はクロック信号ＣＬＫΦ１を供給され、ＳＷ２及びＳＷ６はクロック信号ＣＬＫΦ２を供給され、ＳＷ３及びＳＷ７はクロック信号ＣＬＫΦ３を供給され、ＳＷ４及びＳＷ８はクロック信号ＣＬＫΦ４を供給される。加えて、データ制御型スイッチＤ１及びＤ５は夫々データ信号ＤＡＴＡ１及びバーＤＡＴＡ１を供給され、Ｄ２及びＤ６は夫々ＤＡＴＡ２及びバーＤＡＴＡ２を供給され、Ｄ３及びＤ７は夫々ＤＡＴＡ３及びバーＤＡＴＡ３を供給され、Ｄ４及びＤ８は夫々ＤＡＴＡ４及びバーＤＡＴＡ４を供給される。
【０１４９】
４相クロック信号の効果は、出力スイッチＳＷ１又はＳＷ５のいずれか一方がデータ信号ＤＡＴＡ１の値に応じて第１クロック周期又は位相（Φ１）においてオンされる点である。同様に、データに応じて、ＳＷ２又はＳＷ６は第２クロック周期又は位相（Φ２）においてオンし、ＳＷ３又はＳＷ７は第３クロック周期又は位相（Φ３）においてオンし、ＳＷ４又はＳＷ８は第４クロック周期又は位相（Φ４）においてオンする。図８中の出力スイッチはＮＭＯＳトランジスタであり、そのようなものとして、関連するクロック信号の＋ｖｅピーク部分においてオンする。
【０１５０】
然るに、夫々のクロック周期について、関連するデータ信号の値が１である場合は、電流ＩｔａｉｌはノードＡを通って導かれ、関連するデータ信号の値が０である場合は、電流ＩｔａｉｌはノードＢを通って導かれる。加えて、前述同様、夫々の周期において、データにかかわりなく、１つの直列接続されたトランジスタ対がオンし、１つがオフする。夫々の周期について、データにかかわりなく、２つの出力トランジスタがオンし、２つのトランジスタがオフする。
【０１５１】
図９に表されている１６ＧＨｚ、４相クロック信号の例を鑑み、この動作は６４Ｇｓ／ｓの全体的なサンプルレートを生じさせる。これは、図３に関連して述べられた１２Ｇｓ／ｓのサンプルレートの例よりも大いに速い。
【０１５２】
出力ノードＡ及びＢは、図８に示されているように、夫々の出力カスコードを介して出力スイッチへ接続されている。スイッチング回路の差動出力信号は、このようにして、終端抵抗（図示せず。）によって電流信号又は電圧信号として２つの出力端子の間で測定され得る。
【０１５３】
単一ユニットとして図８における直列接続スイッチの各対を見ると、いずれか特定の周期又は状態において、１はオンであり且つ７はオフである。各対の上側スイッチ（出力スイッチ）を見ると、いずれかの状態において、２はオンであり且つ６はオフである。各対の下側スイッチ（データ制御型スイッチ）を見ると、いずれかの状態において（理想的な場合において瞬間的であるデータ値の過渡的な変化を無視する。）、４はオンであり且つ４はオフである。
【０１５４】
加えて、単一ユニットして各対を見ると、１つの周期から次の周期まで１はオンし且つ１はオフする。各対の上側スイッチ（出力スイッチ）を見ると、１つの周期から次の周期まで２はオンし且つ２はオフする。各対の下側スイッチ（データ制御型スイッチ）を見ると、１つの周期から次の周期まで、オフするのと同じ番号がオンするか（データが変化する場合）、あるいは、スイッチはその状態を保つ（データが同じままである場合）。
【０１５５】
更に図８を見ると、出力スイッチＳＷ１乃至ＳＷ８を有する回路部分は、クロック制御型回路５２と呼ばれてよく、データ制御型スイッチを有する回路部分は、データ制御型回路５４と呼ばれてよい。クロック制御型回路５２におけるスイッチは、データ信号によってではなくクロック信号によって制御され、そのようなものとして、それらはデータ非依存であると考えられ得ることが認識されるであろう。反対に、データ制御型回路５４におけるスイッチは、クロック信号によってではなくデータ信号によって制御され、そのようなものとして、それらはクロック非依存であると考えられ得る。例えば、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は、クロック制御型回路５２へ、具体的に、出力スイッチＳＷ１乃至ＳＷ８（電界効果トランジスタ）のゲートへ連続的に（すなわち、アクティブ動作の間）供給されてよい。これは、図３及び図４（インターリーブデータ制御型スイッチ）とは異なる。
【０１５６】
ついでに言えば、図８の回路と図３及び図４の回路との間の他の相違は、データ信号が、おそらくバッファ又はデカップリングキャパシタ（図示せず。）を介するにもかかわらず、データ制御型スイッチＤ１乃至Ｄ８のゲートへ直接供給される点である。すなわち、図４において用いられるマスク信号ＭＡＳＫ１乃至ＭＡＳＫ４は、４相クロック信号（ＣＬＫΦ１乃至ＣＬＫΦ４）が用いられることを考えれば、図８の回路に関して必要とされない。これは、必要とされる回路における有利な縮小をもたらす。
【０１５７】
幾つかのコンテキストを提供するよう、図１０は差動スイッチング回路５０を有するＤＡＣ６０の部分を示す。差動スイッチング回路５０は、右上角に図式的に示されており、クロック制御型回路５２及びデータ制御型回路５４を有する。また、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４を生成し、それらを差動スイッチング回路５０へ供給するよう構成されるクロック発生器６２が示されている。
【０１５８】
図８は、差動入力データ信号が用いられる（すなわち、４つのサンプリングスイッチＳＷ１乃至ＳＷ４及び相補的な組ＳＷ５乃至ＳＷ８を用いる）差動スイッチング回路５０を提示することが付随的に知られる。簡単のために、図１０は、シングルエンドの入力データ信号により（すなわち、対応する差動信号の半分のみが示されて）提示される。図１０は、差動信号である入力データ信号と共に、及び図８において用いられるＳＷ１乃至ＳＷ８にと共に、差動スイッチング回路５０に適用すると解釈され得る。
【０１５９】
継続的な例として、６４Ｇｓ／ｓの所望のＤＡＣサンプルレートが仮定され、差動スイッチング回路５０へ入力されるデータ信号ＤＡＴＡ１乃至ＤＡＴＡ４は１６ＧＨｚの（すなわち、時間インターリーブされた）データ信号である。
【０１６０】
マルチプレキシング／リタイミングの３つの段７２、７４及び７６も一例として示されており、リタイミングが実行される場合に６４個の１ＧＨｚデータ信号（又は、例えば、マルチプレキシングが実行される場合に１２８個の５００ＭＨｚデータ信号）の並列な組を第１のマルチプレクサ／リタイミング回路７２で入力し、６４個の１ＧＨｚデータ信号を第２のマルチプレクサ７４へ出力し、次いで第２のマルチプレクサ７４が１６個の４ＧＨｚ信号を第３の最後のマルチプレクサ７６へ出力し、次いで第３のマルチプレクサ７６が上述されたようにデータ信号ＤＡＴＡ１乃至ＤＡＴＡ４を４個の１６ＧＨｚ信号として出力することを可能にする。簡単のために、ユニット７２はリタイミング又はマルチプレキシングを実行してよいが、以下ではマルチプレクサと呼ばれる。
【０１６１】
また、図１０に示されるように、入力クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４をとり、３つのマルチプレキシング段７２、７４及び７６によって必要とされるクロック信号を生成するために、３つのクロック生成段８０、８２、８４が示されている。
【０１６２】
差動スイッチング回路５０は、例えば、図１を振り返って見ることによって、ＤＡＣの全体における単一セグメント又は“スライス”を表すことが思い出されるべきである。よって、最終的な入力デジタル信号の如何なるコーディングも、図１０において入力されるデジタル信号の上流で起きていると考えられ、それにより、入力されるそれらの入力デジタル信号は、示されているセグメント又はスライスを対象とした信号でしかない。
【０１６３】
ＤＡＣ全体は、更なるスライス又はセグメントを有してよく、それらのスライス又はセグメントの夫々は、それら自体のマルチプレキシング段７２、７４及び７６を備える。当然、クロック生成回路６２、８０、８２尾世ｂ８４はセグメント間で供給され得る（あるいは、少なくとも部分的に、別々に設けられる）。
【０１６４】
様々なスライス又はセグメントのアナログ出力は、例えば、図１において見られるのと同様に、ＤＡＣ全体の単一のアナログ出力を生成するよう結合されてよい。他の例では、７つのセグメントが、（サーモメータ符号化により）８ビットＤＡＣの３つのＭＳＢのための出力を生成するよう設けられてよく、５つのセグメント（それらの出力は２進重み付けされる。）が、５つのＬＳＢのための出力を生成するよう設けられてよい。他の変形例も当然に可能である。例えば、インピーダンスラダーが、欧州特許出願公開第２０１９４９０（Ａ１）号明細書において開示されるように、用いられてよい。
【０１６５】
図１１は、図８の差動スイッチング回路５０の動作をより良く理解するために、上側のグラフにおいてクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の波形を、及び下側のグラフにおいてＩＯＵＴＡ及びＩＯＵＴＢと符号を付された出力ノードＡ及びＢで受信される電流の波形を示す。
【０１６６】
上述されたように、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は、時間インターリーブされた二乗（実質的に）余弦波形であり、互いに９０度位相がずれている。示されているクロック信号は正弦波であるが、厳密に完璧な正弦波である必要はない。明らかに、本実施形態において、波形の形状は、下側に向かう部分よりも一番上の部分において重要である。
【０１６７】
余談として、図９及び図１１に示されているクロック信号の数は、図８におけるノードＡ及びＢの夫々への並列な経路の数に関係がある。図８においてノードＡ及びＢの夫々への並列な経路は４つであるから、４つの時間インターリーブされたクロック信号が、互いに９０度位相がずれて供給される。ノードＡ及びＢの夫々へのＸ個の並列な経路が設けられる場合に、Ｘ個の時間インターリーブされたクロック信号が、互いに対して（３６０／Ｘ）度位相がずれて供給され得ることが予想される。この場合に、Ｘは２以上、望ましくは３以上、より望ましくは４に等しい整数である。
【０１６８】
図１１に戻り、更なる説明のために、クロック信号ＣＬＫΦ４が太線で強調表示されている。
【０１６９】
クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は、図２に関して既に記載されたように、出力スイッチＳＷ１乃至ＳＷ８のゲートを制御する。然るに、出力スイッチ対（なお、対はＳＷ１／ＳＷ５、ＳＷ２／ＳＷ６、ＳＷ３／ＳＷ７、ＳＷ４／ＳＷ８である。）は順にオン及びオフされる。それにより、出力スイッチ対のうちの一対はオフしており、順序における次の対がオンしている。更に、それにより、出力スイッチ対のうちの一対が完全にオンされる場合に、残りは実質的にオフされる。上述されたように、一対の出力スイッチがオンされる場合に当該対のどちらのスイッチが電流パルスを搬送するのかは、関連する（ＤＡＴＡ１乃至ＤＡＴＡ４の）データ信号に依存する。
【０１７０】
スイッチＳＷ１乃至ＳＷ８を介してコモンノードを通る実質的に全ての電流が電流Ｉｔａｉｌに等しくなければならないので、いつでもノードＡ及びＢを通って流れる電流の和は実質的にＩｔａｉｌに等しくなければならない。上記のデータ制御型スイッチＤ１乃至Ｄ８の効果は、従って、電流Ｉｔａｉｌが、出力スイッチ対がオン及びオフされる順に夫々の出力スイッチ対から一方のスイッチを通るよう導かされることである。すなわち、それにより、出力スイッチ対の１つがオフしており、よって、その出力スイッチの一方がより少ないＩｔａｉｌの部分しか搬送せず、順序における次の出力スイッチ対がオンしており、よって、その出力スイッチの一方がＩｔａｉｌのより多くを搬送し始める。更に、それにより、出力スイッチ対の１つが完全にオンされる場合に、その出力スイッチ対の他方の出力スイッチが実質的にオフされたデータ制御型スイッチを直列接続されており且つ他の出力スイッチ対の出力スイッチが実質的にオフされるので、その出力スイッチの一方がＩｔａｉｌの実質的に全てを搬送する。
【０１７１】
この効果は、図１１の下側のグラフにおいて示されている。クロック信号ＣＬＫΦ３、Φ４及びΦ１についての３つの出力電流しか簡単のために示されていないが、示されている波形のパターンは、データに依存するＩＯＵＴＡ又はＩＯＵＴＢについての連続的なピークにより続く。本例では、データシーケンスはＤＡＴＡ３＝０（それにより電流はノードＢへ伝わる。）、ＤＡＴＡ４＝１（それにより電流はノードＡへ伝わる。）、及びＤＡＴＡ１＝０（それにより電流はノードＢへ伝わる。）であると仮定される。クロック信号の上側のグラフとの比較のために、クロック信号ＣＬＫΦ４に対応する出力電流についての波形は太線で強調表示されている。
【０１７２】
図１１における下側のグラフのより良い理解を得るために、３つの点９０、９２及び９４が波形Φ４上に示されており、対応する３つの点１００、１０２及び１０４が対応する電流波形上に示されている。
【０１７３】
点９０で、波形ＣＬＫΦ４はそのピーク値、すなわち、ＶＤＤにあり、他のクロック信号ＣＬＫΦ１乃至ＣＬＫΦ３は実質的にそれらのピーク値を下回っている。然るに、（ＤＡＴＡ４＝１を鑑み）スイッチＳＷ４及びＳＷ８は完全にオンしており、Ｄ４はオンし且つＤ８はオフし、少なくとも他の出力スイッチ（ＳＷ１乃至ＳＷ３及びＳＷ５乃至ＳＷ７）は実質的にオフである。従って、対応する点１００で、電流ＩＯＵＴＡはＩｔａｉｌに等しく、電流ＩＯＵＴＢは実質的に零に等しい。
【０１７４】
点９０に先行する点９２で、波形Φ４は、そのピーク値に向かって立ち上がっているが、未だそのピーク値に達していない。また、点９２で、波形Φ３は、そのピーク値から立ち下がっている。重要なことには、点９２で、クロック信号Φ３及びΦ４は等しい値を有する。従って、スイッチＳＷ３及びＳＷ４並びにＳＷ７及びＳＷ８は、それらのソース端子が共に結合されているので、互いと同一程度にオンする。点９２で、クロック信号Φ１及びΦ２はまた互いと等しく、スイッチＳＷ１及びＳＷ２並びにＳＷ５及びＳＷ６がオフすることを確かにする程十分に低い。よって、この時点で、点１０２で示されるように、電流Ｉｔａｉｌの半分は（ＤＡＴＡ４＝１を鑑み）スイッチＳＷ４及びＤ４を通って流れ、残り半分は（ＤＡＴＡ３＝０を鑑み）スイッチＳＷ７及びＤ７を通って流れる。それにより、ＩＯＵＴＢ＝ＩＯＵＴＡ＝（Ｉｔａｉｌ）／２である。
【０１７５】
点９４は、この点でオンされるのがスイッチＳＷ４及びＳＷ１並びにＳＷ８及びＳＷ８である点を除いて、点９２と等価である。従って、対応する点１０４で、ＩＯＵＴＡ＝ＩＯＵＴＢ＝（Ｉｔａｉｌ）／２である。
【０１７６】
従って、夫々の電流波形についての３つの点（例えば、図１１における電流波形ＩＯＵＴＡについての点１００、１０２及び１０４）は、クロック波形に対しては時間において、及び電流Ｉｔａｉｌに対しては大きさにおいて固定又は定義されることが認識されるであろう。すなわち、電流ＩＯＵＴＡを一例として、点１００で電流はＩｔａｉｌに等しく、点１０２及び１０４で電流はＩｔａｉｌの半分に等しい。点１００、１０２及び１０４の位置は、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４に対して固定される。同じことが、データに依存するＩＯＵＴＡ又はＩＯＵＴＢについての次の電流信号パルス又は電荷パケットに当てはまる。点９０、９２及び９４への焦点は、本実施形態に関して、クロック信号の上側部分が重要であること、及び下側部分はそれほど重要でないことを明示する（それにより、例えば、下側部分の正確な形状は厳密には重要でない。）。この点の意義は後に明らかになるであろう。
【０１７７】
よって、（データに依存するＩＯＵＴＡ又はＩＯＵＴＢについての）波形の電流パルス列は全て同じ形状であり、その形状は正弦波クロック信号の正ピーク二によって定義される。
【０１７８】
この動作は、注目に値にする利点を有する。
【０１７９】
パルスはすべて、正弦波クロック波形によって定義される同じ二乗余弦形状を有するので、それにより、周波数応答／ロールオフは余弦曲線によって数学的に定義され、結果として、入力Ｉｔａｉｌから出力ノードＡ又はＢへのアナログバンド幅は非常に高く、通常は３００ＧＨｚよりも大きい。加えて、回路におけるテイルノード又はコモンノードＣＮでの電圧レベルは、動作中にほとんど変動しない。説明として、図８において、スイッチＳＷ１乃至ＳＷ８及びＤ１乃至Ｄ８は、Ｄ１乃至Ｄ８のソース端子どうしが結合されて関連するテイルノードを形成する状態で、飽和領域において動作するＮＭＯＳスイッチである。よって、それらのスイッチは、低入力インピーダンス及び高出力インピーダンスを有するカスコードとして動作する。
【０１８０】
テイルノードでの電圧レベルはほとんど動かないので、それらのノードは仮想接地であると考えられてよく、それらのテイルノードでの寄生キャパシタンスによる影響を低減されている。図８の回路は、定義された形状の電流パルスを搬送する高速アナログ回路である。よって、回路は、知られており、再現可能であり、正確であり且つ一定である高いバンド幅を有する。この既知のバンド幅は、よって、例えば、デジタルで、フィルタにより（例えば、入力データに対するＦＩＲフィルタにより）補償され得る。
【０１８１】
加えて、（例えば、電流ミラーによる複製なしで）回路を通って導かれ又はルーティングされるのは実際の電流Ｉｔａｉｌである。全ての電流Ｉｔａｉｌは出力ノードを通る。従来の電流のフロー方向は出力から入力へであるが、原理は入力から出力へ流れる電流について同じであり、実際には、電流ＩＯＵＴＡ及びＩＯＵＴＢのグラフは、回路の動作の概念的理解を助けるよう正の値として（例えば、図１１において、出力から入力へとして示されているそれらの電流の方向により）示されている。要するに、“出力”電流の両方が合計される場合に、結果はＩｔａｉｌと同じになる。
【０１８２】
クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４が完璧である、すなわち、振幅ノイズ及び位相ノイズがないとすると、その場合に、如何なるエラーも、主として（すなわち、重要でない信号依存のエラーを無視する。）、スイッチングトランジスタ間の不整合に起因する（そのような不整合は後に扱われる。）。
【０１８３】
４つの時間インターリーブされた正弦波クロック信号（この場合に、二乗余弦）が本実施形態では用いられるので、夫々のノードのための対応する４つのスイッチ（例えば、図８におけるノードＡのためのスイッチＳＷ１乃至ＳＷ４及びノードＢのためのスイッチＳＷ５乃至ＳＷ８）を駆動するのに必要とされる２５％デューティ周期パルスは、たとえクロック信号自体（正弦波である。）が本質的に５０％デューティ周期を有するとしても、形成される。すなわち、入力電流信号のＸ通りの分割のために（上記で、Ｘ＝４）、１００／Ｘ％デューティ周期パルスを生成するよう５０％デューティ周期正弦波クロック信号を使用することが可能である。対照的に、図５Ａ、図５Ｂ及び図６において見られるように、スイッチドロジックレベル（ハードスイッチド）クロック信号が用いられる場合は、１００／Ｘ％（Ｘ＝４について２５％）デューティ周期パルスを生成するために、それ自体が１００／Ｘ％（Ｘ＝４について２５％）を有するクロック信号を使用する必要がある。従って、本実施形態は、特に、高周波動作を考える場合に、５０％デューティ周期クロック信号が（Ｘ＝３又はそれ以上の場合でさえ）用いられ得るので、有利である。
【０１８４】
差動スイッチング回路５０の更なる利点は、スイッチＳＷ１乃至ＳＷ８のゲートが、中間バッファを必要とせずに、クロック信号により直接駆動され得る点である。これは、本会路が正弦波クロック信号を受け入れるよう構成されるためである。そのような直接的駆動は、例えば、キャパシタを介した、中間ＡＣカップリングを含んでよい。そのような直接的駆動により、差動スイッチング回路５０のスイッチＳＷ１乃至ＳＷ８のゲートキャパシタンスは、ＶＣＯ設計において（ＶＣＯがクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４を生成する。）、ＶＣＯ内の必須のキャパシタンスの部分であるように含まれ得る。よって、ゲートキャパシタンスは、事実上、ＶＣＯ内に吸収され、それにより、差動スイッチング回路５０は、あたかもゲートキャパシタンスが零であるかのように動作する。よって、ゲートキャパシタンスに起因するスイッチング遅延は、事実上除去される。加えて、矩形（すなわち、パルス又はスイッチドロジック）波を生成するためにバッファを用いないことは、関連するノイズ及び遅延不一致が回避されることを可能にする。なお、ＤＡＣ全体の全てのセグメントにおける全てのスイッチの追加的な負荷キャパシタンスはＶＣＯ（クロック発生器）が駆動するには大きすぎるので、幾つかの実施形態ではバッファが用いられ得ると予想される。
【０１８５】
図１１に戻り、図の下側半分におけるいずれかの特定の電流パルスがＩＯＵＴＡ又はＩＯＵＴＢのいずれであるかを決定するために、関連するデータ値は関連するパルスを生成するよう時間において安定しているべきであることが認識されるであろう。例えば、クロック信号ＣＬＫΦ４に対応する図１１の太線の電流信号の場合に、関連するデータ信号ＤＡＴＡ４は少なくとも、５本の垂直な破線に及ぶ時間の期間にわたって、安定しているべきである。例えば、データ信号ＤＡＴＡ４は、クロック信号ＣＬＫΦ４の底値（負ピーク）で又は略底値で状態を変化させるよう配置されてよい。同様に、データ信号ＤＡＴＡ１乃至ＤＡＴＡ３の夫々は、それらの夫々のクロック信号ＣＬＫΦ１乃至ＣＬＫΦ３の底値で又は略底値で状態を変化させるよう配置されてよい。よって、図９及び図１０において見られるような１６ＧＨｚクロック信号の継続的な例において、データ信号ＤＡＴＡ１乃至ＤＡＴＡ４も、それらの夫々のクロック信号の底値で又は略底値で状態を変化させるよう構成される、図１０において見られるような１６ＧＨｚ信号であってよい。
【０１８６】
本発明者は、更に、図８の回路における直列接続されたスイッチ対（例えば、ＳＷ１及びＤ１）の動作を検討し、改善の可能性を認識している。図１２は、図８の回路に対応するが、簡単のために省略された形で提供される概略図である。よって、データ制御型スイッチＤ１乃至Ｄ８のうちのＤ１のみが明示的に示されている（なお、それらは全て存在するとする。）。
【０１８７】
説明を助けるよう、寄生キャパシタンス１１０は、夫々の直列接続対のスイッチ間にある中間ノードＩＮに存在するとして示される。事実上、夫々の中間ノードＩＮは、関連するデータ制御型スイッチＤがオフである場合に（なお、クロック信号は、データにかかわらず、関連する出力スイッチＳＷへ供給され続ける。）（その電圧電位に対して）浮いている。そのようなものとして、中間ノードＩＮでの電圧はメモリを有する。すなわち、それらは、以前の連続した周期においてどのようなデータがあったかに依存する。これは、ＤＡＣ出力信号において何らかのデータ依存ひずみを生じさせる。
【０１８８】
本発明者は、例えば、ただ２つの起こり得る状態（例えば、データ制御型スイッチが以前にオンであった場合はＸ、及び以前にオフであった場合にＹ）を有する電圧レベルをレベルにより、中間ノードＩＮで如何にしてある程度のメモリなし電圧を提供すべきかを検討した。
【０１８９】
（簡単のために省略された形で）図１３に示されるように、本発明者が検討した１つの可能な解決法は、中間ノードＩＮでＤＣ又はデータスイッチド・ブリード電流を供給することである。これは、スイッチＳＷ１と同じ位相へ割り当てられている出力スイッチとして、図１３においてスイッチＳＷ５に関してのみ示されている。例えば、ＤＡＴＡ＝１の場合に、データ制御型スイッチＤ１はオンであり、Ｄ５はオフであってよい。Ｄ％がオフである場合に、その中間ノードＩＮは、ブリード電流がないと浮いているが、ブリード電流により、このフローティング問題は回避され得る。しかしながら、ＤＣブリードに伴う問題は、電力浪費、すなわち、電流消費である。また、より大きな必要とされる電流を搬送するために、より大きいスイッチを設ける必要がある。データスイッチド・ブリード電流に伴う問題は、データ信号（すなわち、ＤＡＣ出力におけるデータ依存ひずみ）に敏感である。
【０１９０】
上記の課題に直面して、本発明者は、省略された形で図１４に示されるような改善された差動スイッチング回路１２０を考案した。図１４の回路は、夫々の出力スイッチ（ＳＷ１乃至ＳＷ８）について、２つのデータ制御型スイッチが中間ノードから異なるテイルノードへ通じるよう並列に設けられている点を除いて、本質的に図８の回路と同じである。テイルノードの一方は“大きい”電流源ＩＢＩＧへ接続され、他方は“小さい”電流源ＩＳＭＡＬＬへ接続されている。“大きい”及び“小さい”はこの場合に互いに対するものである。例えば、ＩＢＩＧは１．５Ｉに等しくてよく、ＩＳＭＡＬＬは０．５Ｉに等しくてよい。“大きい”対“小さい”の他の比が当然に可能である。
【０１９１】
出力スイッチごとのデータ制御型スイッチの対は、図１４では簡単のために出力スイッチＳＷ１及びＳＷ５に関してしか示されておらず、それらのスイッチはいずれも位相１（ＣＬＫΦ１）に関連するが、出力スイッチＳＷ１乃至ＳＷ８の夫々に関し、それのデータ制御型スイッチの一方はＩＢＩＧのためのテイル又はコモンノードへ接続され、他方はＩＳＭＡＬＬのためのテイル又はコモンノードへ接続されることが理解されるであろう。よって、出力スイッチＳＷ２乃至ＳＷ４及びＳＷ６乃至ＳＷ８は図１４において明示的に示されないが、それらは存在し、夫々がＳＷ１及びＳＷ５と同じように２つのデータ制御型スイッチへ接続されることが理解されるであろう。
【０１９２】
従って、出力スイッチＳＷ１に関し、ＩＢＩＧのためのコモンノードＣＮＢへ接続されている直列接続されたデータ制御型スイッチＤ１Ｂと、ＩＳＭＡＬＬのためのコモンノードＣＮＳへ接続されている直列接続されたデータ制御型スイッチＤ１Ｓが存在する。同じ出力スイッチへ接続されているデータ制御型スイッチの対は、事実上互いと並列である。ここで、添え字Ｂは“大きい（ＢＩＧ）”に関し、添え字Ｓは“小さい（ＳＭＡＬＬ）”に関する。これはず１４において明示的に示されている。
【０１９３】
同様に、完全のために、出力スイッチＳＷ２（図示せず。）に関し、ＩＢＩＧのためのコモンノードＣＮＢへ接続されている直列接続されたデータ制御型スイッチＤ２Ｂと、ＩＳＭＡＬＬのためのコモンノードＣＮＳへ接続されている直列接続されたデータ制御型スイッチＤ２Ｓが存在し、出力スイッチＳＷ３（図示せず。）に関し、ＩＢＩＧのためのコモンノードＣＮＢへ接続されている直列接続されたデータ制御型スイッチＤ３Ｂと、ＩＳＭＡＬＬのためのコモンノードＣＮＳへ接続されている直列接続されたデータ制御型スイッチＤ３Ｓが存在し、出力スイッチＳＷ４（図示せず。）に関し、ＩＢＩＧのためのコモンノードＣＮＢへ接続されている直列接続されたデータ制御型スイッチＤ４Ｂと、ＩＳＭＡＬＬのためのコモンノードＣＮＳへ接続されている直列接続されたデータ制御型スイッチＤ４Ｓが存在し、出力スイッチＳＷ５（図示せず。）に関し、ＩＢＩＧのためのコモンノードＣＮＢへ接続されている直列接続されたデータ制御型スイッチＤ５Ｂと、ＩＳＭＡＬＬのためのコモンノードＣＮＳへ接続されている直列接続されたデータ制御型スイッチＤ５Ｓが存在し、出力スイッチＳＷ６（図示せず。）に関し、ＩＢＩＧのためのコモンノードＣＮＢへ接続されている直列接続されたデータ制御型スイッチＤ６Ｂと、ＩＳＭＡＬＬのためのコモンノードＣＮＳへ接続されている直列接続されたデータ制御型スイッチＤ６Ｓが存在し、出力スイッチＳＷ７（図示せず。）に関し、ＩＢＩＧのためのコモンノードＣＮＢへ接続されている直列接続されたデータ制御型スイッチＤ７Ｂと、ＩＳＭＡＬＬのためのコモンノードＣＮＳへ接続されている直列接続されたデータ制御型スイッチＤ７Ｓが存在し、出力スイッチＳＷ８（図示せず。）に関し、ＩＢＩＧのためのコモンノードＣＮＢへ接続されている直列接続されたデータ制御型スイッチＤ８Ｂと、ＩＳＭＡＬＬのためのコモンノードＣＮＳへ接続されている直列接続されたデータ制御型スイッチＤ８Ｓが存在する。
【０１９４】
同じ出力スイッチへ接続されているデータ制御型スイッチの対（例えば、Ｄ１Ｂ及びＤ１Ｓ）において、一方は関連するデータ信号によって制御され、他方は相補的なデータ信号によって制御される。例えば、Ｄ１ＢはＤＡＴＡ１によって制御され、Ｄ１ＳはバーＤＡＴＡ１によって制御される。よって、２つのうちの一方は（データにかかわらず）常にオンに、そのようなものとして、中間ノードＩＮは決して（データが変化する場合に一時的にを除いて）浮かない。特に、ＩＮは、関連する出力スイッチがオフからオンへそして再びオフへ切り換えされる前後に、常に２つのテイルノードのうちの一方へ接続されている。２つのテイル電圧は同じであり、且つ、データスイッチは、クロック制御型スイッチがオフであるときに変化する場合に、これは出力に影響せず、如何なる“メモリ”効果も導入しない。
【０１９５】
完全のために、図１４のための他の接続が以下の表２で示される。
【０１９６】
表中の各行は、２列目に示されるように、出力スイッチの異なる１つに対応する。２列目乃至４列目の夫々において、各エントリは、関連するスイッチ（例えば、ＳＷ１）を、そして、角括弧内でそのスイッチへ適用される信号（例えば、ＣＬＫΦ１）を特定する。
【０１９７】
各行において、３つのスイッチは、出力スイッチ（例えば、ＳＷ１）と、その出力スイッチへ夫々直列に接続されている２つのデータ制御型スイッチ（たとえば、Ｄ１Ｂ及びＤ１Ｓ）とを有する。
【０１９８】
１列目は、位相１乃至４の、各行ごとの関連する位相を示す。
【表２】
2015056887.tif 000004
【０１９９】
図１４に戻って、ＩＳＭＡＬＬのためのテイルノードへ接続されるデータ制御型スイッチと直列な追加のスイッチＲ１乃至Ｒ８（トランジスタ）が設けられており、２つのテイルノード電圧ＶＴＡＩＬＳ及びＶＴＡＩＬＢが約０Ｖで略等しく保たれるように（事実上、線形領域において動作するＭＯＳのような電圧制御型抵抗器として）制御される。Ｒ１及びＲ５しか図１４では明示的に示されていないが（夫々、Ｄ１Ｓ及びＤ５Ｓと直列に接続される。）、Ｒ２乃至Ｒ４及びＲ６乃至Ｒ８も夫々Ｄ２Ｓ乃至Ｄ４Ｓ及びＤ６Ｓ乃至Ｄ８Ｓと直列に設けられることが理解されるであろう。テイル電圧ＶＴＡＩＬＳ及びＶＴＡＩＬＢ（図１４の右側に示される。）を測定し、追加のトランジスタをテイル電圧が等しくされ得るように制御する増幅器が図１４に示されている。
【０２００】
両方のテイルノード電圧が同じであることが望ましく、それにより、中間ノードＩＮは夫々の周期の終わりに常に同じ（テイルノード）電圧へ下がる。例えば、関連する出力スイッチＳＷがオフである場合にデータは変化し、故に、データが変化する時点での中間ノードＩＮは一方のテイルノードから他方へ移る。特定の出力スイッチＳＷのための電流パルスの間、すなわち、出力スイッチＳＷがオフからオンへそしてオフへ切り替わる場合に、テイル／コモンノードＣＮ及び中間ノードＩＮの電圧は立ち上がって再び立ち下がる。立ち上がりは、ＩＳＭＡＬＬに関して、出力スイッチに流れる電流がより少なく、故に、そのゲート−ソース間電圧はより小さいので、より高い。抵抗スイッチＲは、小さいテイルノード電圧ＶＴＡＩＬＳを押し下げるために付加され、それにより、小さいテイルノード電圧ＶＴＡＩＬＳは、大きいテイルノード電圧ＶＴＡＩＬＢと同じ電圧を有する。電流パルスの終わりでのＩＮ電圧は開始時と同じであるから、正味の電流は寄生キャパシタンスに流れ込むことができない。ＩＢＩＧにより、ノードはＶＴＡＩＬＢから（より低い）電圧となってからＶＴＡＩＬＢへ戻り、ＩＳＭＡＬＬにより、ノードはＶＴＡＩＬＳから（より高い）電圧となってからＶＴＡＩＬＳへ戻る。つまり、サンプル間“メモリ”、すなわち、キャパシタンスへの正味の電荷ゲイン／損失は存在しない。
【０２０１】
従って、図１４の回路は、いずれか１つの周期又は位相において、電流パルスが出力ノードＡ及びＢの一方を通って流れ、他方には電流が流れない図８の回路と幾分似たように機能することが認識されるであろう。重要な相違は、図１４では、いずれか１つの周期又は位相において、“大きい”電流パルスが（データに依存して）出力ノードＡ及びＢの一方を通って流れ、“小さい”電流パルスが他方を通って流れる点である。よって、図１４の中央上に示されるように、差動端子Ａ及びＢの間の出力は、大きいパルスと小さいパルスとの間の差（斜線として示される。）である。ＤＡＣの（この場合に、示されるセグメント／スライスの）真の出力と考えられるものは、この差である。
【０２０２】
この点を考慮して、出力スイッチＳＷ１乃至ＳＷ８を有する回路部分は、図８においてクロック制御型回路５２と呼ばれ得ることが認識されるであろう。データ制御型スイッチＤ１Ｂ乃至Ｄ８Ｂ及びＤ１Ｓ乃至Ｄ８Ｓ、並びに追加のスイッチＲ１乃至Ｒ８を有する回路部分は、データ制御型回路１５４（図８におけるデータ制御型回路５４とは異なる。）と呼ばれ得る。当然、図１４は、図８と同じく単一のＤＡＣを表し、そのようなものとして、全体のＤＡＣは多数のそのようなスライスを有し得ることが念頭に置かれるべきである。
【０２０３】
図１４の回路は、以下のように、幾つかの利点を有する（そのうちの一部は明らかに図８にも当てはまる。）。
【０２０４】
ここではＩＢＩＧ及びＩＳＭＡＬＬと符号を付されている第１及び第２の異なる大きさの電流源の使用は有利に、（出力スイッチごとに）ＤＣブリード電流を必要とせずに、中間ノードＩＮでのメモリ電圧を低減又は除去する。図１４の回路は、如何なる未定義のフローティングノードも決して存在しないことを確かにする。ＩＳＭＡＬＬは１つの意味においてデータスイッチド・ブリード電流として働くが、メインテイル電流ＩＢＩＧと同じスイッチング精度を有し、よって有意なノイズを回路全体に付加しない。
【０２０５】
データ制御型スイッチＤ１Ｂ乃至Ｄ８Ｂ及びＤ１Ｓ乃至Ｄ８Ｓは、“平穏な”テイル又はコモンノードでオンする。それらのノードはおおよそ０Ｖにあり、データ制御型スイッチがデータの制御下で確かにオンすることを可能にする。テイルノードは、図１４に示されるように、２つのテイルノードを測定して追加スイッチＲ１乃至Ｒ８を制御する増幅器を用いて、等しくされ得る。追加スイッチＲ１乃至Ｒ８は、図１４において見られるように、同じ増幅器によって並行制御されてよく、あるいは、個々に制御されてよい。一実施形態において、１つのセグメント／スライス内のＲ１乃至Ｒ８は、ＶＴＡＩＬに対するそれらの個々の影響を除去することが困難／不可能であり得るので、まとめて制御される。（全体のＤＡＣの）夫々のセグメントは、それ自体の制御電圧（Ｒ１乃至Ｒ８の制御用）を有してよく、あるいは、測定回路の精度（セグメント間の不整合）及びレイアウト又はルーティングの相対的な容易さ（セグメントごとの１ループのための空間対コモン制御電圧をルーティングする容易さ）のような要因に依存して、全てのセグメントのためのコモン電圧があってもよい。
【０２０６】
出力スイッチＳＷ１乃至ＳＷ８は、正弦波又は正弦曲線（例えば、“成形”されていないスイッチドロジック）クロック信号によって直接制御され得る。これは、超高周波動作にとって有利である。なお、他の形状のクロック信号は正確に生成するのがより困難である。
【０２０７】
出力スイッチＳＷ１乃至ＳＷ８へ印加されるクロック電圧は、中間スイッチが存在しないので大きくできる。すなわち、出力スイッチＳＷ１乃至ＳＷ８へのクロック経路は、潜在的な“個別的な”ひずみ源（例えば、他のスイッチ）から免れる。そのようなものとして、データ制御型スイッチＤ１乃至Ｄ８、Ｄ１Ｂ乃至Ｄ８Ｂ及びＤ１Ｓ乃至Ｄ８ＳにおけるＶＴＨのばらつきの影響は除去又は低減される。
【０２０８】
データ制御型スイッチＤ１乃至Ｄ８、Ｄ１Ｂ乃至Ｄ８Ｂ及びＤ１Ｓ乃至Ｄ８Ｓは、出力スイッチＳＷ１乃至ＳＷ８と、例えば、０．９Ｖトランジスタと同じように実施され得る。これは、データ制御型スイッチ出力スイッチと同じ高速トランジスタ（低抵抗、低キャパシタンス）にさせ、それにより（高速トランジスタ自体の速度制限を越えて）もはや回路動作に対する如何なる速度制限も存在しないので、有利である。図７におけるＮＭＯＳデータ制御型スイッチは、例えば、回路を減速させ、ひずみをクロックに付加し（一定でないＲｏｎ）、クロックに対する容量負荷を増大させる（駆動が困難）より遅い（より高い抵抗、より高いキャパシタンス）高電圧トランジスタ（より厚い酸化物、より長いゲート長）である。
【０２０９】
上述されたように、たとえクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４が完璧であったとしても、すなわち、振幅ノイズ及び位相ノイズ（ジッタ）がないとしても、スイッチングトランジスタ、すなわち、出力トランジスタの間の不整合に起因してエラーが起こり得る。そのような不整合はここで更に検討される。特に、図８又は図１４に対応するＤＡＣにおいて使用される較正技術がここで検討される。
【０２１０】
較正技術をより良く認識するために、スイッチング回路５０の簡略化されたものが図１５Ａにおいて提示される。図１５Ａにおいて、データ制御型回路５４は、電流源（又はシンク）Ｉｔａｉｌへ接続されるように、省略された形で示されている。同様に、スイッチング回路１２０の簡略化されたものが図１５Ｂにおいて提示される。図１５Ｂにおいて、データ制御型回路１５４は、電流源（又はシンク）ＩＢＩＧ及びＩＳＭＡＬＬへ接続されるように、省略された形で示されている。
【０２１１】
４相クロック信号の効果は、出力スイッチ（トランジスタ）ＳＷ１及びＳＷ５が第１のクロック周期又は位相（Φ１がそのピーク周辺にある場合）においてオンし、ＳＷ２及びＳＷ６が第２のクロック周期又は位相（Φ２がそのピーク周辺にある場合）においてオンし、ＳＷ３及びＳＷ７が第３のクロック周期又は位相（Φ３がそのピーク周辺にある場合）においてオンし、ＳＷ４及びＳＷ８が第４のクロック周期又は位相（Φ４がそのピーク周辺にある場合）においてオンする点であることが思い起こされる。いずれかのそのようなクロック周期又は位相において、図１４及び図１５Ｂの場合に、オンしている２つのトランジスタ（例えば、ＳＷ１及びＳＷ５）のどちらがＩＢＩＧによる大きい電流パルスを搬送し、どちらがＩＳＭＡＬＬによる小さい電流パルスを搬送するのかは、データに依存する。これは図１６に示されている。図１６はまた、図８及び図１５Ａに当てはまると理解され得る。このとき、“ＩＢＩＧ”は“ＩＴＡＩＬ”により置換され、“ＩＳＭＡＬＬ”は“零電流”により置換される。
【０２１２】
この較正技術は、特に、クロック信号がトランジスタＳＷ１乃至ＳＷ８のゲートへ直接接続される図１５Ａ及び図１５Ｂの回路の場合に、較正を実行するためにそれらのクロック信号を切り離すか又は停止することが（これを行う回路が電力を消費死活遅延及び不整合を付加するために）望ましくないので、有利である。なお、この較正技術はまた、クロック信号を切り離し及び／又は停止することがより受け入れられ得る場合、例えば、データ制御型スイッチがスイッチＳ１乃至Ｓ８（ＳＷ１乃至ＳＷ８に対応）のゲートに設けられている図３及び図４の場合にも有利である。
【０２１３】
この技術の一般的原理は、図１７及び図１８を参照して認識され得る。これらの図は、一例として、図１４及び図１５Ｂの回路に関連して提供される。技術は、具体的なデータ波形を、本例では、データ制御型回路１５４へ提供し、ノードＡ及びＢの一方又は両方で出力波形を試験することを伴う。
【０２１４】
図１７は、１乃至５の番号を付された５つの例となる入力データ波形を考える。波形１は、反復データパターン００００である。これは、ＤＡＴＡ１＝１，ＤＡＴＡ２＝０，ＤＡＴＡ３＝０，ＤＡＴＡ４＝０の反復パターンに対応する。そのようなものとして、スイッチＳＷ１乃至ＳＷ４で相次いで受け取られるパルスは、図１６から明らかなように、Ｓ，Ｓ，Ｓ，Ｓであってよい（なお、Ｓは小さい（ＳＭＡＬＬ）を意味する。）。図１７には、スイッチＳＷ５乃至ＳＷ８で相次いで受け取られる対応するパルスがＢＢＢＢ（なお、Ｂは大きい（ＢＩＧ）を意味する。）であってよいことは図示されていないが、これも図１６から明らかである。
【０２１５】
出力ノードＡで受け取られる波形は、関連する反復データパターンの２つの周期に関し、波形１について図式的に示されている。すなわち、一連の８つの小電流パルスが示されている。また、破線横線によって、例えば、ローパスフィルタリング（ＬＰＦ）によってノードＡで取得され得るＤＣ平均電圧レベルが示されている。例えば、“低速”ＡＤＣが、そのようなローパスフィルタリングを実行するために使用されてよい。このＤＣ平均電圧レベルはラベルＲＥＦＡを与えられており、ノードＡ（すなわち、スイッチＳＷ１乃至ＳＷ４）のためのリファレンス電圧と考えられる。
【０２１６】
波形２は、反復データパターン１０００であり、図１７に示されるようなトランジスタ（スイッチ）ＳＷ１乃至ＳＷ４でのパルス、すなわち、反復パターンＢ，Ｓ，Ｓ，Ｓを生成する。ＤＣ電圧平均レベルは同様に、図１７に示されるように、出力ノードＡで取得されてよく、このレベルとＲＥＦＡとの間の電圧差ΔＶは、スイッチＳＷ１のゲインを示すものと考えられてよい。
【０２１７】
同様に、波形３乃至５は、図１７に示されるように、夫々スイッチＳＷ２乃至ＳＷ４のゲインを示す電圧差を得るために用いられてよい。
【０２１８】
図１８は、出力ノードＢで受ける波形を試験することによって、電圧レベルＲＥＦＢと、スイッチＳ５乃至Ｓ８のゲインを示す電圧差とを得るために使用され得る波形６乃至１０を示す。波形６乃至１０の使用は波形１乃至５の使用と同様であるから、繰り返しの記載は省略される。波形６は、ラベルＲＥＦＢを与えられ、ノードＢ（すなわち、スイッチＳＷ５乃至ＳＷ８）のためのリファレンス電圧と考えられる電圧レベルを提供するお知恵場十分である。波形７乃至１０は、図１８に示されるように、夫々スイッチＳＷ５乃至ＳＷ８のゲインを示す電圧差を得るために用いられてよい。
【０２１９】
明らかなように、上記の技術は、トランジスタＳＷ１乃至ＳＷ８の夫々のゲインを示す電圧差が得られることを可能にする。そのような電圧は、従って、例えば、個々のトランジスタＳＷ１乃至ＳＷ８のゲインを等しくするようそれらのトランジスタのバルク電圧（例えば、バルクソース電圧）を調整して、（例えば、スイッチ（電界効果トランジスタ）管のＶＴＨの差を考慮するよう）回路を較正するために使用されてよい。例えば、ＤＡＣは、スイッチＳＷ１乃至ＳＷ８ごとに、被制御デジタル入力に依存してそのバルク電圧を提供するよう設けられてよい。
【０２２０】
この技術が図１７及び図１８で例示される特定の入力データ波形を使用すると仮定して、それは、実データが供給されるランタイム中に容易にではないが全体のＤＡＣのための起動時に実行されてよい。加えて、図１５Ｂの回路は単一のＤＡＣスライスを表し、そのようなものとして、技術は起動時にＤＡＣスライスごとに実行されるべきである。
【０２２１】
重要なことには、この技術は、複数のそのようなＤＡＣスライスを備える全体のＤＡＣへ入力データ信号を供給するために使用可能であり、その入力データ信号は、ＤＡＣスライスが１つずつ構成され得るように、ＤＡＣスライスを１つずつ標的とする。例えば、そのような信号は１つずつスライスを循環してよく、１つのスライスが較正下にある場合に、そのスライスは自身のための異なる入力データ波形の組を受信し、一方、他のスライスは並行して“ダミー”波形の組（夫々の波形は同じである。）を受信する。このようにして、全体のＤＡＣの出力ノードは、１つのスライスが較正下にあり、自身のための異なる入力データ波形について異なる電圧を与える場合に、他のスライスがダミーセットの夫々の波形について同じように出力電圧に寄与する（それらの寄与は相殺する。）ので、電圧測定を行うために使用され得る。よって、有利に、特定のスライスを切り替える必要なしに、入力データ波形を供給して出力ノードで測定を行うことによって、起動時にそのようなＤＡＣ全体を構成することが可能であることができる。
【０２２２】
ついでに言えば、出力ノードＡ及びＢで受け取られる波形が本技術の動作中に試験され得ることが先に論じられたが、真の出力ノードではなく代わりに較正のために使用される内部ノードであるダミー（複製）ノードＡＣＡＬ及びＢＣＡＬを設けることが可能である。例えば、図１９を参照して、ダミーノードＡＣＡＬを有するダミーノード配置１６０が示されている。そのようなダミーノードは、同じくダミーノード配置１６０において示されるように、本技術を実行するために（例えば、カスコード１６２を用いて）使用可能にされてよい。加えて、これは、較正が並行して実行されることを可能にすることができる。すなわち、夫々のスライスは、それらのスライスが並行して較正されることを可能にするよう、夫々の側で自身のダミー出力を有する。しかし、これは、メイン出力とダミー出力との間で出力電流を切り替えるための回路を付加しなければならないという欠点を有し、それにより遅延が加えられ且つバンド幅が狭められる。そのようなものとして、特定の実施形態に関し、スライスごとにそのようなダミーノード配置を用いずに、代わりに測定を行うためにメインＤＡＣ出力ノードＡ及びＢを用いることがより良いことがある。
【０２２３】
理論的には、出力ノードよりむしろテイルノードで電圧を測定して、先と同じく較正が並行して実行されることを可能にすることも可能である。すなわち、夫々のスライスは、それらのスライスが並行して較正されることを可能にするよう、自身の電圧測定回路を有する。夫々の位相又は周期において、テイルノード電圧は立ち上がり、次いで再び差立ち下がる（出力スイッチがオフしオンしそしてオフする場合）。出力スイッチが（例えば、バルク電圧制御によって）正確に較正される場合に、テイルノード電圧の立ち上がり及び立ち下がりは夫々の位相において同じであるべきである。
【０２２４】
上述されたように、上記の技術は、主に、図１４及び図１５ＢのＩＢＩＧ／ＩＳＭＡＬＬパルスを用いて記載されているが、技術はまた、１つの電流源しか設けられず、この場合に、図１７及び図１８における大きいパルス“Ｂ”及び小さいパルス“Ｓ”よりむしろ、パルス（pulse）“Ｐ”及び無パルス（no-pulse）“ＮＰ”が存在する状況でも使用されてよい。同様に、技術は、図３及び図４の回路と共に適用されてよく、この場合に、先と同じく、図１７及び図１８における大きいパルス“Ｂ”及び小さいパルス“Ｓ”よりむしろ、パルス（pulse）“Ｐ”及び無パルス（no-pulse）“ＮＰ”が存在する。
【０２２５】
更に、図１７及び図１８に関連する本技術の上記の説明は、複雑度の低いアプローチと考えられてよく、シングエンドの（すなわち、出力ノードＡ又はＢでの）測定を考える。しかし、測定は、例えば、ＳＷ１及び図１７における波形２に注目すると、波形２によりオンするＳＷ１に関し、シーケンスが（大きいパルスＢを搬送する出力スイッチを考えると）ＳＷ８オン→オフ、ＳＷ１オフ→オン→オフ、ＳＷ６オフ→オンであるから、実際には、シーケンスにおいて“隣接する”スイッチを考慮する点が留意されるべきである。従って、実際上、“隣接する”スイッチの寄与が考慮されてよい。
【０２２６】
以下は例である。
【０２２７】
スイッチＶＴＨにおけるエラーの電流パルス面積に対する影響を考えると、スイッチＳＷ１のＶＴＨが＋１００％でエラーに寄与する場合は、先行する反対側のスイッチＳＷ１及び後続の反対側のスイッチＳＷ６は夫々の−５０％でエラーに寄与する。これは、電流エラー測定に基づきどのていど夫々のスイッチＶＴＨを調整すべきかを考慮され得る。例えば：
調整（ＳＷ１）＝ｋ×［エラー（ＳＷ１）−０．５×エラー（ＳＷ８）−０．５×エラー（ＳＷ６）］
所与のスイッチについてエラーを除去するのを助けるよう、“同じ側”のスイッチへのスイッチングを使用する波形が、上記の“反対側”のスイッチへのスイッチングを使用する波形と共にも使用され得る。例えば、電流が、いずれもオンである（ＳＷ４＋ＳＷ１）及びいずれもオンである（ＳＷ１＋ＳＷ２）について測定され、エラーが合計される場合に、結果は、ＳＷ４及びＳＷ２からの寄与の２倍のＳＷ１からの寄与を有する。これが上記の“反対側スイッチ”の結果に加えられる場合に、結果として、ＳＷ１からの寄与が４であるところ、ＳＷ６、ＳＷ８、ＳＷ２及びＳＷ４の夫々からの寄与が１である。これは、ＳＷ１についてのスイッチエラーのより正確な推定を与える。
【０２２８】
スイッチＶＴＨにおけるエラーの正確な影響に依存して（例えば、これは共通の“テイルノード”での寄生キャパシタンスによって影響を及ぼされ得る。）、所与のスイッチについてエラーを計算するよう測定を行う場合に、そのスイッチが接続される出力、若しくは差動出力、又はそれらの何らかの組み合わせにおける電圧測定のみを使用することが望ましいことがある。この選択はまた、“反対側のスイッチング”の波形のみが使用されるのか、あるいは、更に“同じ側のスイッチング”の波形が使用されるのかによって作用され得る。
【０２２９】
この点を考慮して、波形は、取得される様々な電圧読み出しを比較することによって、ダブルエンド測定が（出力ノードＡ及びＢの間で）行われることを可能にし、且つ、スイッチＳＷ１乃至ＳＷ８の影響が分離されることを可能にするよう適応されてよい。１つの可能なアプローチは、ＳＷ１及びＳＷ５のような一対のスイッチに関し、それらをＳＷ１オン→オフ、ＳＷ５オフ→オンと切り替え、次いで反対方向に切り替えることである。
【０２３０】
例えば、夫々のスイッチに関し、“エラー”測定は、スイッチがオンする場合の差動出力電圧から、図１７に示されるような“ベースライン”測定を引いたものである。セグメント内の全ての８つのスイッチが測定されてよく、次いでエラーが計算されてよい。スイッチ調整（バルク電圧変更）は、まさにそれらのエラー（どれくらい速く較正が収束するかを制御する定数を乗じられる。）に等しくなり得る。あるいは、先行するスイッチ及び後続伸す一致が電流を“スチール”するという上記の事実を用いると、所与スイッチのための調整はまた、それらの隣接するスイッチからのエラーを使用することができる。
【０２３１】
図１１に戻ると、図８及び図１４の回路に関して、クロック信号の上側部分が重要であり、下側部分はそれほど重要でないことが先に説明されている。これは、夫々の電流波形のための３つの点（例えば、図１１における電流波形ＩＯＵＴＡのための点１００、１０２及び１０４）が、特に、例となる点９０、９２及び９４に着目して、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４に対して固定されているためである。
【０２３２】
本発明者は、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の生成に関連して、図８及び図１４の回路の動作に係るこの特徴を検討した。特に、安定した信頼できるそのようなクロック信号が（クロック制御型回路５２において見られるように）出力スイッチへ供給されることを確かにすることは、高周波では困難である。
【０２３３】
（１）定義されたコモンモード電圧により、（２）定義された振幅（Ｖｐｐ）により、且つ（３）異なる位相の間の振幅差を認めない回路により、ＤＡＣ回路に４相正弦波クロック信号を供給することが望ましい。
【０２３４】
しかし、図２０Ａに示されるように、そのようなクロック信号は、実際には、コモンモードエラー（１）並びに振幅エラー（２）及び（３）を有し、動的であり得る（すなわち、時間とともに変化する）。
【０２３５】
本発明者は、それらの信号の上側部分を制御することに焦点を当て、下側部分（上記のように、それほど重要でない。）にそれほど注意を払わず又はその部分を犠牲にすることが有利であり得ることに気付いた。加えて、本発明者は、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は回路の動作を制御するので、それらの形状及びレベルが出力スイッチＳＷ１乃至ＳＷ８のゲートへ供給されるとして最も重要であることに気付いた。
【０２３６】
然るに、本発明者は、図２０Ｂに示されるように、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４を上又は下にシフトすることによって、それらの上側部分をアライメントすることを検討した。図示されるように、正のピークは、リファレンス電圧ＶＯＮに対してアライメントされている。本発明者は、局所的に、すなわち、実質的に、クロック信号が出力スイッチのゲートへ供給される点で、このシフトを行うことを検討した。
【０２３７】
これは、重要であるそれらの信号の部分（一番上の部分）を制御し、振幅エラー（そもそも発生されたクロック信号に存在し得る。）の影響を、出力スイッチの動作にほとんど影響しない負のピーク又は底値へシフトする効果を有する。
【０２３８】
図２１Ａは、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４を受信するスイッチＳＷ１乃至ＳＷ８のうちの４つの例として、理解の簡単のために先と同じ４つのスイッチＳＷ１乃至ＳＷ４を提示する。同様に、図２１Ｂは、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４を提示する。
【０２３９】
ここで、例としてスイッチＳＷ１に注目し、これは、本発明を具現するクロックレベル制御回路１７０を提示する図２１Ｃにおいて再現される。下記の説明は、当然に、必要な変更を加えて、他のスイッチＳＷ２乃至ＳＷ４（及び実際にはＳＷ５乃至ＳＷ８）にも等しく当てはまる。
【０２４０】
クロック信号のレベルをシフトすることができるために、クロック信号Φ１は、上流のクロック発生器から供給されるクロック信号から、スイッチＳＷ１のゲートへ供給されるクロック信号をＤＣデカップリングするよう、キャパシタ１７２を介してスイッチＳＷ１へ供給される。
【０２４１】
その場合に、抵抗器１７４を介してコモンモードリファレンス電圧へゲートを接続すること（これが実際には行われないことを示すようために、破線において示される。）が適切であると思われるが、これは、クロック信号Φ１のコモンモードを制御する効果を有し、図２０Ａに示されるエラー（１）しか扱わず、エラー（２）及び（３）を扱わない。本発明者は、特に、より有効なアプローチが、必ずしもコモンモード電圧又は負ピークの全体を制御（又はフォーカス）することなく、図２０Ｂに示されたようにクロック信号の正のピークを制御しようとすべきであると気付いた。
【０２４２】
これを達成するために、本発明者は、関連するクロック信号（例えば、出力スイッチＳＷ１のためのΦ１）がそのピーク周辺にある場合に出力スイッチのゲートをリファレンス電圧ＶＯＮへ接続して、それにより、代わりに、そのクロック信号の一番上の部分が変動する特定又は特別の“コモンモード”電圧を制御するようにすることを提案している。
【０２４３】
これを達成するために、図２１Ｃにおける（メイン）スイッチＳＷ１のゲート端子は、ＰＭＯＳ（補助）トランジスタ１７６を介してリファレンス電圧ＶＯＮへ接続され、ＰＭＯＳ（補助）トランジスタ１７６自体は、クロック信号Φ１と位相が１８０°ずれているクロック信号Φ３によって制御される。クロック信号Φ１及びΦ３は、それらの逆位相を鑑み、一般的な意味において、ＣＫ又はバーＣＫと呼ばれてよく、そのような用語が以降で使用される。
【０２４４】
ＰＭＯＳトランジスタを制御するためにバーＣＫを用い且つ（ＮＭＯＳ）スイッチＳＷ１を制御するためにＣＫを用いる利点は、ＳＷ１がオンするのと事実上同時に、ＰＭＯＳトランジスタが、スイッチ１のゲートをＶＯＮへ接続するようオンする点である。これは、図２１Ｂから明らかであり、クロック信号ＣＬＫΦ１及びΦ３は太線で強調表示されており、ＣＫ及びバーＣＫとして印を付されている。バーＣＫがその負のピークにあるか又はその周辺にある（ＰＭＯＳスイッチ１７６をオンする）のと略同時に、ＣＫがその正のピークにあるか又はその周辺にある（ＮＭＯＳスイッチＳＷ１をオンする）ことが分かる。
【０２４５】
図２１Ｃに表されている回路は、ＰＭＯＳトランジスタ１７６（オン抵抗ＲＯＮを有する。）及びＡＣカップリングキャパシタ１７２のＲＣ時定数に基づき、事実上トラック・アンド・ホールド回路として然るべく動作する。よって、ＰＭＯＳトランジスタがオンされる場合に、スイッチＳＷ１へ供給されるクロック信号ＣＫの正ピーク部分は所望の電圧ＶＯＮへシフトされる。バイアスループのバンド幅ＢＷは、他の較正回路によって捕らえられない振幅エラーを拒絶するように、例えば、おおよそ１ＧＨｚであるよう設計されてよい。実際に、そのようなエラーは、それらを重要でない底値（負ピーク）で出現させることによって、拒絶される。
【０２４６】
上記の他の較正回路を考えても、本発明は、例えば、上記のように１ＧＨｚまでのエラーを拒絶することができるので、有利であり得る。そのような他の較正は、例えば、毎秒５０回（５０Ｈｚを超えるエラーを拒絶しない。）のみ、又は毎秒１回（１Ｈｚを超えるエラーを拒絶しない。）のみ実行され得る。
【０２４７】
ＶＯＮへシフトされるのは実際の正ピーク自体ではなく、ＰＭＯＳトランジスタ１７６がＮＭＯＳ出力スイッチと同じように徐々にオン及びオフされるので（すなわち、理想的に、矩形波の意味においてでなく）、代わりに“ピーク部分”であることが知られる。ＶＯＮへシフトされる信号の部分は、（ａ）ＰＭＯＳトランジスタバーＣＫに基づきオンする場合のＣＫ上の点と、（ｂ）ＣＫ自体の正のピークとの間の中間点よりも高い。それは、例えば、クロックがＰＭＯＳスイッチング閾値を通って遷移するよりもピークで多くの時間を費やし、且つ、スイッチのオン抵抗がその閾値の近くよりもピークで低いので、より高い。
【０２４８】
図２０のＡ及びＢの比較から明らかなように、本発明は、正ピークのエラーを負ピーク又は底値へ有効に移し、それにより、理想的な場合では、正ピークではエラーは０％であり、負ピークではエラーは２００％である（すなわち、底値ではエラーが倍加される。）。実際的な実施形態では、例えば、正ピークで１０％のエラーが存在し、負ピークでは１９０％のエラーが存在し、（問題となる）正ピークでの変化は１０×（２０ｄＢ）のエラー低減に相当する。
【０２４９】
図２１Ｃにおいて用いられるキャパシタ１７２及びＰＭＯＳトランジスタ１７６を有するクロックレベル制御回路１７０はまた、スイッチＳＷ２乃至ＳＷ８の夫々について用いられてよく、夫々の場合に、関連するクロック位相（ＣＫ）をＮＭＯＳ出力スイッチへ、及び位相がずれたクロック位相（バーＣＫ）をＰＭＯＳトランジスタへ供給することが繰り返し述べられる。
【０２５０】
図２２は、図２１Ｃに基づくが、クロック信号ＣＫ及びバーＣＫが図１０のクロック発生器６２のようなクロック発生器から生じることを図式的に示すと共に、（ＳＷ１及びスイッチ１７６へ印加される）２つのクロック信号の振幅が検出され、所望の振幅と比較され、その比較の結果がクロック発生器を制御するのに使用され、それにより振幅レベル制御（ＡＣＬ）を実行することを示すよう適応された概略図である。制御は、全てのクロックに共通であってよく、あるいは、クロックごとに個別であってよい。
【０２５１】
図２３は、そのようなＡＬＣが実際に如何にして実行され得るのかを図式的に示すと共に、２つの技術が共に用いられ得ることを示すために図２１Ｃの拡張版を提示する。すなわち：
（ａ）上述されたように、クロックの正ピーク領域を修正又はアライメントして、エラーを負ピーク又は底値へ動かすためにＰＭＯＳ（補助）トランジスタ（図２３における１７６）を使用すること；及び
（ｂ）生成されるクロック信号の振幅を制御する（ＡＬＣ）よう負ピークにおけるエラーを測定するためにＮＭＯＳ（補助）トランジスタ（図２３における１７８）を使用すること。
【０２５２】
よって、図２３において、同じＰＭＯＳトランジスタ１７６は、リファレンス電圧ＶＯＮへ同じように接続されて、クロック信号バーＣＫによって制御されるように示されている（たとえ、それが、図面の下側部分よりむしろ上側に位置付けられて示されているとしても。）。リファレンス電圧ＶＯＮは、他のリファレンス電圧ＶＲＥＦ１から増幅器１８０によって生成されるように示されている。ＮＭＯＳトランジスタ１７８はまた、出力スイッチＳＷのゲート端子へ同じように接続されながらキャパシタ１８２（非常に小さい。例えば、＜０．１ｐＦ）を介して接地（他のリファレンス電圧）へ接続されて設けられている。ＮＭＯＳトランジスタ１７８はまた、クロック信号バーＣＫによって制御される。
【０２５３】
効果は、上述されたように、ＰＭＯＳトランジスタ１７６が、ＣＫがその正ピークの周辺にある（バーＣＫはその負ピークの周辺にある）場合にオンし、ＶＯＮ周辺のピーク領域を修正するよう働くことである。ＶＯＮはまた、示されるようにＣＫの正ピーク電圧を表す指標（“＋ｖｅＰＥＡＫ”）として受け取られる。加えて、ＮＭＯＳトランジスタ１７８は、ＣＫがその負ピーク周辺にある（バーＣＫがその正ピーク周辺にある）場合にオンし、ＶＯＮに等しいが、示されるようにＣＫの負ピーク電圧を表す指標（“−ｖｅＰＥＡＫ”）としての電圧を供給（すなわち、測定）する。
【０２５４】
それら２つの指標（＋ｖｅＰＥＡＫ及び−ｖｅＰＥＡＫ）は、次いで、クロック信号ＣＫのピーク・ツー・ピーク電圧Ｖｐｐの指標を与えるよう比較され（例えば、減算器１８４による）、その結果は所望のＶｐｐと比較され（例えば、他の減算器１８６による）、最終の結果は、例えば、増幅器１８８を介して、クロック発生器（図１０のクロック発生器６２であってよい。）を制御するのに使用される。
【０２５５】
この技術は、クロック位相Φ１乃至Φ４ごとに個々に、又は図２３に示されるように全てのクロック位相について並行して（制御ループは、追跡及び保持の性質を有するので）、実行されてよい。４つのトランジスタが、平行な４つの位相の制御を表すよう、増幅器１８８の出力によって制御されるクロック発生器の上に、図２３では示されている。個別的な振幅制御は、回路が、例えば、クロックドライバのバイアス電流を調整することによって、４つの位相の間のクロック振幅差を更に補償することができることを意味する。これは、図２３におけるクロック発生器の上の４つのトランジスタの個別的な制御と等価である。例えば、夫々の位相について、その位相のためのスイッチ（例えば、位相Φ１のためのＳＷ１及びＳＷ５）のみが＋ｖｅＰＥＡＫ及び−ｖｅＰＥＡＫに寄与し、クロック発生器の上の４つのトランジスタのうちの関連する１つのみが増幅器１８８の出力によって制御されている。
【０２５６】
図２４は、図２１Ｃに示されている基本回路１７０の改良版を提示する。基本回路１７０に伴う問題は、ＰＭＯＳトランジスタ１７６の閾電圧ＶＴＨがプロセスにより変動すること、例えば、最大±１００ｍＶで変動することである。この特定のトランジスタについての（チップごとの）ＶＴＨ変動は、（例えば、４つの位相Φ１乃至Φ４にわたって）一定のままであることが望ましいクロック信号ＣＫの“設定”（目標）振幅に影響を及ぼすことから重要である。
【０２５７】
図２４において与えられている解決法は、キャパシタ１９２（ＡＣカップリング手段）を用いてＰＭＯＳトランジスタ１７６のゲートからバーＣＫをＤＣデカップリングすること、及び図示されるように接続されている他のＰＭＯＳトランジスタ１９４、抵抗器１９６及び電流源１９８を用いてＰＭＯＳトランジスタ１７６にゲートバイアスを与えることである。電流源１９８は、ＰＭＯＳスイッチ１７６のＲｏｎの平均値とおおよそ同じＲｏｎをバイアスＰＭＯＳトランジスタ１９４に与えるよう選択される。その結果、ＶＴＨがより小さい場合は、ゲートバイアスは補償するようより高くなり、逆もまた同様である。すなわち、両方のＰＭＯＳトランジスタ１７６及び１９４は同じプロセスにおいて（例えば、同じチップ上に）作られるので、それらの閾電圧ＶＴＨは（大いに）整合し、第２のＰＭＯＳトランジスタ１９４は、ゲートバイアスにおいてＶＴＨシフトを与えることによって、第１のＰＭＯＳトランジスタ１７６を補償する。
【０２５８】
加えて、図２４におけるリファレンス電圧ＶＲＥＦ２は、クロック信号ＣＫのＶｐｐに従って設定されてよく、それにより、クロック信号ＣＫの振幅はスイッチ１７６のＲｏｎに影響を及ぼさない。すなわち、ＶＧＳ（ＳＷ）＝Ｖｐｐ（ＣＫ）。スイッチのＶＴＨ又はＶＧＳが変動する場合は、それがオンする点（すなわち、ＣＫ波形ピークに近い状態）がそうなる。回路は、スイッチがオンする点（すなわち、ＣＫ波形ピークに近い状態）がスイッチ１７６及び１９４（それらは両方ともＰＭＯＳスイッチであるから、それらのＶＴＨはプロセス変動に伴って一緒に変動する。）のＶＴＨ及び／又はＶｐｅａｋ（ＣＫのでピーク電圧）と無関係であるように設計され得る。
【０２５９】
図２４に提示されている改良版１９０は、ＮＭＯＳスイッチ１７８のＶＴＨ変動を更に補償するように、図２３のＮＭＯＳスイッチ１７８と同様に適用され得ることが認識されるであろう。その場合には、しかしながら、ＮＭＯＳトランジスタがＰＭＯＳトランジスタ１９４に代えて設けられる必要がある。
【０２６０】
図２０乃至２４に関連する寄与は、以下のように要約され得る。
【０２６１】
（メイン）出力スイッチ（例えば、図のＳＷ１）へ供給される逆位相のクロックバーＣＫ乃至クロックＣＫによって駆動されるスイッチ１７６及び１７８のようなクロックドスイッチ（補助スイッチ）は、（１）正ピーク（ＰＭＯＳスイッチ１７６）を検知してＣＫのピーク領域を制御し、且つ（２）ＣＫの負ピーク（ＮＭＯＳスイッチ１７８）を検知するために使用されてよい。追加の（補助）スイッチは、例えば、（メイン）出力スイッチＳＷのサイズに対して、非常に小さく、小さい付加キャパシタンスを与え、相対的にスイッチエラーに鈍感であり得る。例えば、スイッチ１７６及び１７８のＶＴＨエラーは、それらが（ＶＧＳ＝ＶＴＨで）オンし始める場合にそれらの抵抗が高いので、直接的にエラーを引き起こさない。それらの影響の大部分は正弦波のピークにあり、ここでそれはオン抵抗変動とまさに等価であり、よりいっそう小さいエラーしか測定において引き起こさない。
【０２６２】
更に、図２４の改良版は、精度の改善のために用いられてよい。これは、（１）関連するＮＭＯＳ／ＰＭＯＳゲート電圧を調整してＶＴＨのプロセス変動を相殺するために、且つ（２）ＮＭＯＳ／ＰＭＯＳゲート電圧を調整してクロック振幅変動（ＶＧＳ（ＳＷ）＝Ｖｐｐ（ＣＬＫ））によるＲｏｎの変化を相殺するために、スイッチ１９４と等価な更なるスイッチを設けることを伴う。それらのいずれも、キャパシタ１９２と等価なＮＭＯＳ／ＰＭＯＳゲートへのＡＣカップリングを要する。
【０２６３】
このような寄与は、クロック振幅変動を拒絶し且つクロックのＡＬＣのためにピークを検出するよう、同じようにＮＭＯＳ出力スイッチを駆動するためにＶＯＮを設定するのに適用されてよい。
【０２６４】
図２０乃至２４に関連して上述された技術は、例えば、図８及び図１４の、ＤＡＣ回路の出力スイッチＳＷ１乃至ＳＷ８に印加されるクロック信号Φ１乃至Φ４の制御に関することが付随的に知られる。技術は、従って、クロック信号Φ１乃至Φ４を用い、且つ、それらのクロック信号の一番上の部分がより下の部分よりも重要である他の回路に適用されてよい。
【０２６５】
１つのそのような他の回路は図２５に示されており、これは、本発明者によって考案されるアナログ−デジタルコンバータ（ＡＤＣ）において使用されるサンプリング回路２００に対応する。図２５は、目下参照され得る欧州特許出願公開第２２１１４６８（Ａ１）号明細書の図１０に対応する。図２５において、留意すべき点は、サンプリングスイッチＳＷ１乃至ＳＷ８が図８の出力スイッチＳＷ１乃至ＳＷ８に対応し、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４がまた図８及び図１４のクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４に対応する点である。加えて、図１１に関連して説明されたクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の一番上の部分の相対的重要度がまた、上記の欧州特許出願公開第２２１１４６８（Ａ１）号明細書の図１２において説明されるように、図２５のサンプリング回路２００に当てはまる。サンプリング回路２００の詳細な理解は、上記の欧州特許出願公開第２２１１４６８（Ａ１）号明細書において見出され得る。
【０２６６】
よって、本発明はまた、図２０乃至２４の技術を用いるサンプリング回路及びＡＤＣ回路にまでも及ぶ。
【０２６７】
上記の欧州特許出願公開第２２１１４６８（Ａ１）号明細書に記載されるＡＤＣ回路のより完全な理解のために、図２６は、上記の欧州特許出願公開第２２１１４６８（Ａ１）号明細書の図９の回路に対応するアナログ−デジタル回路２１０の概略図である。回路２１０は、サンプラ２００（図２５に示されるサンプリング回路に対応）と、電圧制御型発振器ＶＣＯ６２（図１０のクロック発生器６２に対応）と、デマルチプレクサ２１２と、ＡＤＣバンク２１４と、デジタルユニット２１６と、較正ユニット２１８とを有する。
【０２６８】
サンプラ２００は、入力電流ＩＩＮを４つの時間インターリーブされたサンプルストリームＡ乃至Ｄに分けるように、４方向又は４相時間インターリービングを実行するよう構成される。図２５は、例えば、コモンモード干渉除去を利用するよう、差動入力信号が用いられる差動サンプリング回路に相当する（すなわち、４つのサンプリングスイッチＳＷ１乃至ＳＷ４及び相補的な組ＳＷ５乃至ＳＷ８を用いる。）。簡単のために、図２６は、シングルエンドの入力信号、すなわち、電流ＩＮを与えられる。電流ＩＮは、スイッチＳＷ１乃至ＳＷ４を用いて４つのサンプルストリームＡ乃至Ｄに分けられる。当然に、図２６は、差動サンプリング回路に当てはまると解釈されてよく、その場合に、入力信号、すなわち、電流ＩＮは差動入力であり、ＳＷ１乃至ＳＷ８が図２５において見られるようにサンプラ２００で用いられ、ストリームＡ乃至Ｄの夫々は差動ストリームである。開示は然るべく解釈されるであろう。
【０２６９】
ＶＣＯ６２は、例えば、４つの二乗余弦信号ＣＬＫΦ１乃至ＣＬＫΦ４として、互いに位相が９０°位相がずれた４つのクロック信号を出力するよう動作可能な直交ＶＣＯである。ＶＣＯ６２は、例えば、回路２００が全体として６４Ｇｓ／ｓのサンプルレートを有することを可能にする共有１６ＧＨｚ直交ＶＣＯであってよい。
【０２７０】
ストリームＡ乃至Ｄの夫々は、図２６に示されるように直列に接続されたデマルチプレ割く２１２及びＡＤＣバンク２１４を有する。デマルチプレクサ２１２及びＡＤＣバンク２１４は、図２６において、ストリームごとに個々に（下付の添え字による）、及び集合的に（破線囲みによる）識別される。サンプラ２００は電流モードにおいて動作し、従って、ストリームＡ乃至Ｄは、事実上、入力電流ＩＮから生じた（そして、合わせて入力電流ＩＮを構成する）電流パルスの４つの時間インターリーブされたストリームであり、夫々のストリームは、全体のサンプルレートの４分の１のサンプルレートを有する。６４Ｇｓ／ｓの全体のサンプルレートの例を続けて、ストリームＡ乃至Ｄの夫々は１６Ｇｓ／ｓサンプルレートを有してよい。
【０２７１】
一例としてストリームＡに注目すると、電流パルスのストリームは、最初に、ｎ方向デマルチプレクサ２１２Ａによってデマルチプレキシングされる。デマルチプレクサ２１２１Ａは、電流ステアリング型デマルチプレクサであり、サンプラ２００と同様の機能を実行して、ストリームＡを、夫々が全体のサンプルレートの１／４ｎに等しいサンプルレートを有するｎ個の時間インターリーブされたストリームに分ける。６４Ｇｓ／ｓの全体のサンプルレートの例を続けて、デマルチプレクサ２１２からのｎ個の出力ストリームは夫々、１６／ｎＧＳ／ｓサンプルレートを有してよい。デマルチプレクサ２１２Ａは、単一の段において、又は一連の段において、１：ｎデマルチプレキシングを実行してよい。例えば、ｎ＝１６の場合に、デマルチプレクサ２１２Ａは、第２の１：４段が後に続く第１の１：４段によって１：ｎデマルチプレキシングを実行してよい。
【０２７２】
デマルチプレクサ２１２Ａから出力されたｎ個のストリームは、ＡＤＣバンク２１４Ａに入る。ＡＤＣバンク２１４Ａは、夫々がその入来するパルスストリームをデジタル信号に、例えば、８ビットデジタル値に変換するよう動作可能なｎ個のＡＤＣサブユニットを有する。従って、ｎ個のデジタルストリームがＡＤＣバンク２１４Ａからデジタルユニット２１６へ至る。ｎ＝１６の場合に、ＡＤＣサブユニットの変換レートは、全体のサンプルレートよりも６４倍遅くてよい。
【０２７３】
ストリームＢ、Ｃ及びＤはストリームＡと同様に動作し、従って、繰り返しの説明は省略される。ｎ＝１６の上記の場合に、回路２１０は、４つのＡＤＣバンク２１４の間で分けられる６４個のＡＤＣサブユニットを有すると考えられ得る。
【０２７４】
４組のｎ個のデジタルストリームは、このようにしてデジタルユニット２１６へ入力され、デジタルユニット２１６は、アナログ入力信号、すなわち、電流ＩＩＮを表す単一のデジタル出力信号を生成するよう、それらのストリームに対してマルチプレキシング／リタイミングを行う。単一のデジタル出力を生成するこのような概念は、概略的には本当であるが、実際の実施では、並行してＡＤＣバンクからデジタル出力信号を出力することが望ましいことがある。
【０２７５】
較正ユニット２１８は、デジタルユニット２１６からの１又は複数の信号を受信し、その信号に基づき、サンプラ２００、ＶＣＯ６２、デマルチプレクサ２１２及びＡＤＣバンク２１４の１又はそれ以上へ印加される制御信号を決定するよう接続されている。回路２００の動作に関する更なる詳細、及び関連する利点は、上記の欧州特許出願公開第２２１１４６８（Ａ１）号明細書において見出され得る。
【０２７６】
この背景に対して、すなわち、図８、図１４及び図２５の回路を念頭に置いて、特に、図１０及び図２６を合わせて考えると、ＡＤＣ及びＤＡＣの両回路と共に使用されるクロック生成及び分配回路が更に考えられる。
【０２７７】
特に、同じ４相正弦波クロック信号（クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４）がＤＡＣ及びＡＤＣの両回路のスイッチによって、すなわち、図８及び図１４における出力スイッチＳＷ１乃至ＳＷ８によって並びに図２５におけるサンプラスイッチＳＷ１乃至ＳＷ８によって、用いられることが知られる。よって、実質的に同じクロック信号生成及び分配回路が両方に用いられてよい。
【０２７８】
図２７に示されるように、ＡＤＣ回路（左側に示される。）とＤＡＣ回路（右側に示される。）との間のクロック要件に関する類似性は、サンプラ及び出力スイッチ（ＳＷ１乃至ＳＷ８）を越えて、例えば、ＡＤＣ回路のためのデマルチプレクサ２１２（及びサブＡＤＣユニット２１４）と、ＤＡＣ回路のためのマルチプレクサ／リタイマ７２／７４／７６にまで及ぶ。
【０２７９】
より詳細には、図２７は、ＤＡＣ及びＡＤＣ複合回路２５０の部分を示し、図１０のＤＡＣ回路と類似性を有する。特に、回路２５０は、左側に示されているＡＤＣ回路２５２と、右側に示されているＤＡＣ回路２５４と、真ん中に示されているクロック生成及び分配回路２５６とを有する。
【０２８０】
図１０と同様に、ＤＡＣ回路２５４は、差動スイッチング回路５０又は１２０を有し、このスイッチング回路は、クロック制御型回路５２及びデータ制御型回路５４又は１５４を有する。
【０２８１】
図８、図１４及び図２５は差動回路を提示するが、簡単のために、図２７は、あたかもシングルエンドの信号が使用される（すなわち、示される対応する差動信号の半分のみを有する）ように提示されることが（上述されたように）付随的に知られる。当然に、図２７は、差動回路に当てはまると解釈されてよく、その場合に、信号は差動信号である。開示は然るべく解釈される。
【０２８２】
同じ継続的な例が、図１０において見られるように、ここで用いられる。すなわち、６４Ｇｓ／ｓの所望ＤＡＣサンプルレートが仮定され、差動スイッチング回路５０／１２０へ入力されるデータ信号ＤＡＴＡ１乃至ＤＡＴＡ４は１６ＧＨｚ（すなわち、時間インターリーブされた）データ信号である。
【０２８３】
マルチプレキシング／リタイミングの３つの段７２、７４及び７６も、図１０において見られるように示されており、そのようなものとして、繰り返しの説明は省略される。
【０２８４】
クロック生成及び分配回路２５６において更に、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４を生成し、それらを差動スイッチング回路５０又は１２０へ供給するよう構成されるクロック発生器６２（位相ロックループＰＬＬ及び多層フィルタＰＰＦ回路を備える。）が示されている。更に、入力クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４をとり、次いで、図１０に示されるマルチプレキシング／リタイミングの３つの段７２、７４、及び７６によって必要とされるクロック信号を生成するために、クロック生成の３つの段８０、８２、８４が示されている。先と同じく、繰り返しの説明は省略される。
【０２８５】
差動スイッチング回路５０／１２０は、図１０において見られるように、ＤＡＣ全体における単一のセグメント又は“スライス”を表すことが思い出されるべきである。全体のＤＡＣ回路２５４は、夫々がそれら自身のマルチプレキシング／リタイミング段７２、７４及び７６を備える更なるスライス又はセグメント有する。様々なスライス又はセグメントのアナログ出力は、上述されたように、ＤＡＣ全体の単一のアナログ出力を生成するよう結合されてよい。当然に、クロック生成及び分配回路２５６はセグメント間で供給されてよい（あるいは、少なくとも部分的に、別個に設けられる。）。
【０２８６】
図２６と同様に、ＡＤＣ回路２５２は（差動）サンプラ２００を有する。先と同じく、シングルエンド又は差分信号のいずれかが使用されてよい。
【０２８７】
同じ継続的な例が、図２５において見られるように、ここで用いられる。すなわち、６４Ｇｓ／ｓの所望ＡＤＣサンプルレートと、夫々が１：４デマルチプレキシングを実行する２１２Ａ及２１２Ｂとして示されているデマルチプレキシングの２つの段と、サブＡＤＣユニット２１４とを備える。全体の６４Ｇｓ／ｓのサンプルレートは、夫々１６Ｇｓ／ｓ（ここでは１６ＧＨｚと表され得る。）でサンプラ２００（シングルエンド又は差動）から４つのストリームを然るべく出力し、第１のデマルチプレキシング段２１２Ａは１６個の４Ｇｓ／ｓ信号を出力し、第２のデマルチプレキシング段２１２Ｂは６４個の１Ｇｓ／ｓ信号を出力する。
【０２８８】
留意すべき重要な点は、同じクロック生成及び分配回路２５６がそのクロック信号をＡＤＣ回路２５２及びＤＡＣ回路２５４へ供給することである。本発明者は、ＤＡＣ及びＡＤＣが図２７にあるように同様のクロック信号を必要とするよう設計される場合は、同じクロック生成及び分配回路２５６がＤＡＣ及びＡＤＣの両回路をサポートするよう使用され得ることに有利に気付いた。特に、サンプラ回路２００及びスイッチング回路５０／１２０から下流で動作する図２７に目を向けると、ＤＡＣ及びＡＤＣの両回路において、連続する段における信号は４つの１６ＧＨｚ信号、次いで１６個の４ＧＨｚ信号、そして次いで６４個の１ＧＨｚ信号である。
【０２８９】
ついでに言えば、クロック生成及び分配回路は、ＡＤＣ回路に印加されるものと比べてＤＡＣ回路へ印加されるクロック信号を（わずかな量だけ）正確にリタイミング又は位相シフトするよう位相補間器又は相関器のような回路を有してよいが、事実上、二組の回路は同じ（すなわち、同じ特性、すなわち、形状／周波数／振幅を有する。）クロック信号を用いてよい。
【０２９０】
これは、同じクロック生成及び分配回路が図２８に示される４つの例となるシナリオの夫々で使用されることを可能にする。図２８Ａにおいて、同じクロック生成及び分配回路２５６は、左側にあるＡＤＣ回路２５２及び右側にあるＤＡＣ２５４の両方をサポートするよう使用される（図２７に同じ）。図２８Ｂにおいて、同じクロック生成及び分配回路２５６は、左側にあるＤＡＣ回路２５４及び右側にあるＡＤＣ回路２５２の両方をサポートするよう使用される。図２８Ｃにおいて、同じクロック生成及び分配回路２５６は、左側にあるＡＤＣ回路２５２及び右側にある更なるＡＤＣ回路２５２の両方をサポートするよう使用される。図２８Ｄにおいて、同じクロック生成及び分配回路２５６は、左側にあるＤＡＣ回路２５４及び右側にある更なるＤＡＣ回路２５４の両方をサポートするよう使用される。当然に、同じクロック生成及び分配回路２５６は、二組よりも多いＤＡＣ／ＡＤＣ回路をサポートするよう使用されてよく、よって、ＡＤＣ回路２５２及びＤＡＣ回路２５４の更なる組み合わせが、図２８に示されているものを越えて予想される。
【０２９１】
クロック生成及び分配回路２５６は、ＡＤＣ回路又はＤＡＣ回路のいずれか一方（どちらが存在するのかに依存する。）へ出力されるクロック信号の一部又は全てが、例えば、ＡＤＣ／ＤＡＣ回路の内部動作を同期化／アライメントするよう、又はチャネル（例えば、夫々がＡＤＣ又はＤＡＣ回路である。）を互いに又は共通の同期化信号と同期化／アライメントするよう、リタイミング又は位相シフト若しくは相回転されるように配置する手段（例えば、相回転器又は位相補間器）を有してよい。図２８との関連で、そのような手段（例えば、相回転器又は位相補間器）は、クロック発生器及び分配回路２５６の両側に設けられてよく、それにより、両側が必要に応じて個々にリタイミングされ得る。
【０２９２】
クロック発生器及び分配回路２５６のこのような共有される柔軟な使用は有利である。相対的なタイミング及びスキューに対する慎重な制御を有して複数の高周波クロック信号を生成し、それらをスイッチング回路へ分配することは、そのような高速なコンバータにとっての主たる設計課題であり、全体的な開発時間及び朗録の大部分に寄与し得る。
【０２９３】
ついでに言えば、二組のドライバ回路、すなわち、ＤＲＶ１  ２５８（ＡＤＣ用）及びＤＲＶ２  ２６０（ＤＡＣ用）は、図２７で提示されるように示される。
【０２９４】
図２９は、Ａ乃至Ｄの符号を付された４つの例となるドライバ構成を提示する。夫々の場合に、クロック生成回路は左側にあり、出力／サンプラスイッチＳＷは右側にあるとされる。
【０２９５】
ドライバＡは“ダイレクト・ドライバ”と称され、ドライバ回路が存在しないのと等価である。すなわち、クロック信号は出力／サンプラ回路のゲートへ直接印加される。ドライバＢは“バッファ型”と称され、クロック信号がバッファ（夫々、直列な２つのバッファであると考えられてよい。）を通ると見なす。ドライバＣは“ＡＣ結合型”と称され、クロック信号が図示されるようにＡＣカップリング（ＤＣデカップリング）を通ると見なす。ドライバＤは“バッファ及びＡＣ結合型”と称され、クロック信号が図示されるようにバッファ及びＡＣカップリングを通ると見なす。
【０２９６】
図３０は、ＤＲＶ１及びＤＲＶ２として使用されるドライバＡ乃至Ｄのための可能な組み合わせを詳述する表を提示する。組み合わせ１は、ドライバ回路が存在しないのと等価であり、すなわち、クロック信号は、出力及びサンプラスイッチのゲートへ直接印加される。組み合わせ２乃至４は、ＤＲＶ２のみが設けられ、ＤＲＶ１は事実上存在しないと見なす。組み合わせ５乃至７は、ＤＲＶ１のみが設けられ、ＤＲＶ２は事実上存在しないと見なす。組み合わせ８乃至１０は、ＤＲＶ１及びＤＲＶ２がいずれも設けられ、それらが互いに同じであると見なす。組み合わせ１１乃至１６は、ＤＲＶ１及びＤＲＶ２がいずれも設けられ、それらが互いに異なると見なす。
【０２９７】
図２８に示されるものを越える他のドライバ設計が用いられてよいことが認識されるであろう。加えて、図３０は、ドライバＡ乃至Ｄの全ての組み合わせを提示し、４よりも多い可能なドライバ設計が利用可能であるか、あるいは、二組よりも多いＤＡＣ／ＡＤＣ回路が存在する場合でさえ、利用可能なドライバの全ての可能な組み合わせが予想されることを明示する。上記の開示は然るべく解釈されるであろう。
【０２９８】
ＡＤＣ及びＤＡＣ回路の間のクロック要件の共通性は、幾つかの利点を有する。削減された時間及び労力が、設計の負荷及びレイアウトの複雑性に関する限りは必要とされる。システム設計において、例えば、図２８に示されるＡＤＣ／ＤＡＣ複合体を考慮して、更に柔軟性が存在する。また、単一のクロック生成及び分配回路が複数のＡＤＣ／ＤＡＣ回路に供給することができることを考えると、電力／面積に関して利点が存在する。また、試みられ且つテストされるクロック生成及び分配回路は大部分が再利用され得、再設計の期待される回数を制限するので、システム設計者にとってのリスクに関して利点が存在する。また、バージョン制御における複雑性の低減の可能性が存在し、例えば、異なる商業市場は異なるサンプルレート／周波数を必要とし、よって、そのような市場ごとのテストされるクロック生成及び分配回路の再利用が有利であり得る。それらの利点は、ここで、ＡＤＣ及びＤＡＣ回路ほぼ同じクロック要件／使用を有し、同様のマルチプレキシング／デマルチプレキシング段を備える場合に由来し、一方、通常、高速なＡＤＣ及びＤＡＣは、異なるクロック要件（特に、回路の最も高速な部分で）及び異なるマルチプレキシング／デマルチプレキシングスキームを有する。
【０２９９】
本発明の回路は、アナログ−デジタルコンバータ又はデジタル−アナログコンバータの部分を形成してよい。本発明の回路は、集積回路として、例えば、ＩＣチップ上で、実施されてよい。本発明は、上記の集積回路及びＩＣチップ、そのようなＩＣチップを有する回路基板、並びにそのような回路基板を有する通信ネットワーク（例えば、インターネット光ファイバネットワーク及び無線ネットワーク）及びそのようなネットワークのネットワーク設備にまで及ぶ。
【０３００】
本発明は、添付の特許請求の範囲の適用範囲内で、多くの他の異なる形態において具現されてよい。
【０３０１】
上記の実施形態に加えて、以下の付記を開示する。
（付記１）
制御端子を備えるメインスイッチと、
前記メインスイッチの前記制御端子へ接続され、前記メインスイッチを駆動するように前記制御端子へ駆動クロック信号を印加するクロック経路部と
を有し、
前記メインスイッチの前記制御端子へ印加される前記駆動クロック信号の電圧レベルをバイアスするように前記クロック経路部へバイアシング電圧を制御可能に印加するよう構成されるスイッチング回路。
（付記２）
前記駆動クロック信号の各期間の特定の部分にわたって前記クロック経路部へ前記バイアシング電圧を印加するよう構成される、
付記１に記載のスイッチング回路。
（付記３）
クロック経路を有し、該クロック経路は、当該経路に沿って直列に設けられているＡＣカップリング手段を有し、
前記クロック経路は、前記ＡＣカップリング手段の上流の上流部と、前記メインスイッチの前記制御端子へ接続されている前記ＡＣカップリング手段の下流の下流部とを備え、
前記クロック経路部は、前記クロック経路の前記下流部であり、
前記ＡＣカップリング手段は、前記クロック経路の前記上流部を介してクロック信号源から受信されるソースクロック信号から、前記クロック経路の前記下流部を介して前記制御端子へ印加される前記駆動クロック信号をＤＣデカップリングするよう動作する、
付記１又は２に記載のスイッチング回路。
（付記４）
前記クロック経路部をリファレンス電圧源へ制御可能に接続することによって、前記クロック経路部へ前記バイアシング電圧を印加するよう構成される、
付記１乃至３のうちいずれか一項に記載のスイッチング回路。
（付記５）
前記クロック経路部と前記リファレンス電圧源との間に接続される補助スイッチを有し、
前記補助スイッチは、いつ前記クロック経路部が前記リファレンス電圧源へ接続されるのかを制御するように、補助信号を受信するよう接続されている制御端子を備える、
付記４に記載のスイッチング回路。
（付記６）
前記メインスイッチ及び前記補助スイッチは、反対のチャネルタイプの電界効果トランジスタであり、
前記補助信号は、補助クロック信号であり、
前記駆動クロック信号及び前記補助クロック信号は、前記メインスイッチがオンする場合に前記補助スイッチをオンして前記クロック経路部を前記リファレンス電圧源へ接続するように、相補クロック信号である、
付記５に記載のスイッチング回路。
（付記７）
前記補助スイッチは、ＡＣカップリング手段へ印加されるソースクロック信号に基づき該ＡＣカップリング手段を介して前記補助クロック信号を受信するよう接続され、
当該スイッチング回路は、前記補助スイッチの制御端子へ接続され、該補助スイッチの制御端子へ補償電圧を印加して前記補助スイッチの閾電圧と所与の閾電圧との間の如何なる差も補償するよう動作可能な閾電圧補償回路を更に有する、
付記６に記載のスイッチング回路。
（付記８）
前記補助スイッチは、第１の補助スイッチであり、
当該スイッチング回路は、前記クロック経路部と電圧測定手段との間に接続される第２の補助スイッチを有し、
前記第１の補助スイッチ及び前記第２の補助スイッチは、反対のチャネルタイプの電界効果トランジスタであり、
前記第２の補助スイッチは、前記メインスイッチがオフする場合に前記第２の補助スイッチをオンして前記クロック経路部を前記電圧測定手段へ接続するように、補助クロック信号を受信するよう接続されている制御端子を備える、
付記６又は７に記載のスイッチング回路。
（付記９）
前記第２の補助スイッチは、ＡＣカップリング手段へ印加されるソースクロック信号に基づき該ＡＣカップリング手段を介して前記補助クロック信号を受信するよう接続され、
当該スイッチング回路は、前記第２の補助スイッチの制御端子へ接続され、該第２の補助スイッチの制御端子へ補償電圧を印加して前記第２の補助スイッチの閾電圧と所与の閾電圧との間の如何なる差も補償するよう動作可能な閾電圧補償回路を更に有する、
付記８に記載のスイッチング回路。
（付記１０）
前記ソースクロック信号及び／又は前記補助クロック信号は、前記第１の補助スイッチ及び前記第２の補助スイッチについて同じであり、及び／又は
前記第１の補助スイッチ及び前記第２の補助スイッチのためのソースクロック信号は両方とも実質的に、前記メインスイッチのためのソースクロック信号と逆位相にある、
付記９に記載のスイッチング回路。
（付記１１）
付記１乃至１０のうちいずれか一項に記載のスイッチング回路を複数有するスイッチング回路機構であって、
前記クロック信号は、時間インターリーブされたクロック信号の組の中のクロック信号であり、
前記複数のスイッチング回路は、夫々のメインスイッチの制御端子へ印加される夫々の駆動クロック信号の電圧レベルをバイアスするよう構成され、それらのメインスイッチが互いと略同じに駆動されるようにする、
スイッチング回路機構。
（付記１２）
前記複数のスイッチング回路は、対に分けられ、夫々の対について、前記複数のスイッチング回路のうちの１つのための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は夫々、前記複数のスイッチング回路のうちの他の１つのための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号である、
付記１１に記載のスイッチング回路機構。
（付記１３）
二対のスイッチング回路を有し、該二対のスイッチング回路のうちの一対のための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は、４つの時間インターリーブされたクロック信号の組のうちの第１及び第３のクロック信号であり、前記二対のスイッチング回路のうちの他の一対のための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は、前記４つの時間インターリーブされたクロック信号の組のうちの第２及び第４のクロック信号である、
付記１２に記載のスイッチング回路機構。
（付記１４）
付記１乃至１０のうちいずれか一項に記載のスイッチング回路、又は付記１１乃至１３のうちいずれか一項に記載のスイッチング回路機構を有する、
デジタル−アナログコンバータ又はアナログ−デジタルコンバータ。
（付記１５）
付記１乃至１０のうちいずれか一項に記載のスイッチング回路、又は付記１１乃至１３のうちいずれか一項に記載のスイッチング回路機構、又は付記１４に記載のデジタル−アナログコンバータ若しくはアナログ−デジタルコンバータを有する、
集積回路若しくはＩＣチップ。
【符号の説明】
【０３０２】
ＳＷ１〜ＳＷ８      メインスイッチ
１７２，１９２      ＡＣカップリングキャパシタ
１７６，１７８      補助スイッチ
２５０              アナログ−デジタルコンバータ
２５４              デジタル−アナログコンバータ
ＣＫ（Φ１〜Φ４）  クロック信号
ＶＯＮ              バイアシング電圧（リファレンス電圧）
【図１】
2015056887.tif 000005
【図２】
2015056887.tif 000006
【図３】
2015056887.tif 000007
【図４】
2015056887.tif 000008
【図５Ａ】
2015056887.tif 000009
【図５Ｂ】
2015056887.tif 000010
【図６】
2015056887.tif 000011
【図７】
2015056887.tif 000012
【図８】
2015056887.tif 000013
【図９】
2015056887.tif 000014
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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