(57)【要約】【課題】  スペクトラム拡散周波数変調を適用したＰＬＬ回路において、アンロック状態の検出精度を低下させることなく、アンロック状態の誤検出を防止することができる。【解決手段】  本発明は、スペクトラム拡散周波数変調された基準クロックに基づき出力クロックを生成し出力するクロック生成回路であって、該基準クロックと該出力クロックに対応する帰還クロックとの位相差を検出する位相比較器と、該位相差に基づき電流量を制御した駆動信号を出力するチャージポンプ回路と、該駆動信号に応じた周波数を有する該出力クロックを出力する電圧制御発振回路と、該スペクトラム拡散周波数変調における所定の観測期間において検出される該基準クロックのパルス数と該帰還クロックのパルス数とに基づき該基準クロックと該帰還クロックとの間のアンロック状態を検出するアンロック検出回路と、を備えるクロック生成回路である。【選択図】  図１
2015133560.tif 000002
【特許請求の範囲】
【請求項１】
スペクトラム拡散周波数変調された基準クロックに基づいて出力クロックを生成し出力するクロック生成回路であって、
前記基準クロックと前記出力クロックに対応する帰還クロックとの位相差を検出する位相比較器と、
前記位相比較器により検出された前記位相差に基づいて電流量を制御した駆動信号を出力するチャージポンプ回路と、
前記チャージポンプ回路から出力された駆動信号に応じた周波数を有する前記出力クロックを出力する電圧制御発振回路と、
前記スペクトラム拡散周波数変調における所定の観測期間において検出される前記基準クロックのパルス数と前記帰還クロックのパルス数とに基づいて、前記基準クロックと前記帰還クロックとの間のアンロック状態を検出するアンロック検出回路と、
を備えるクロック生成回路。
【請求項２】
前記アンロック検出回路は、前記スペクトラム拡散周波数変調に基づいて周期的に繰り返される周波数上昇変調期間における所定のタイミングを周期的に検出し、
前記所定の観測期間は、一の前記所定のタイミングから次の前記所定のタイミングまでの期間である、
請求項１記載のクロック生成回路。
【請求項３】
前記アンロック検出回路は、前記スペクトラム拡散周波数変調に基づいて周期的に繰り返される周波数下降変調期間における所定のタイミングを周期的に検出し、
前記所定の観測期間は、一の前記所定のタイミングから次の前記所定のタイミングまでの期間である、
請求項１記載のクロック生成回路。
【請求項４】
前記アンロック検出回路は、前記基準クロックの周波数が前記スペクトラム拡散周波数変調の中心周波数となる前記所定のタイミングを検出する、請求項２又は３記載のクロック生成回路。
【請求項５】
前記アンロック検出回路は、前記スペクトラム拡散周波数変調に基づいて周期的に繰り返される周波数下降変調期間における第１の所定のタイミングを周期的に検出するとともに、前記スペクトラム拡散周波数変調に基づいて周期的に繰り返される周波数上昇変調期間における第２の所定のタイミングを周期的に検出し、
前記所定の観測期間は、前記第１の所定のタイミングから前記第２の所定のタイミングまでの期間である、
請求項１記載のクロック生成回路。
【請求項６】
前記アンロック検出回路は、前記スペクトラム拡散周波数変調に基づいて周期的に繰り返される周波数上昇変調期間における第１の所定のタイミングを周期的に検出するとともに、前記スペクトラム拡散周波数変調に基づいて周期的に繰り返される周波数下降変調期間における第２の所定のタイミングを周期的に検出し、
前記所定の観測期間は、前記第１の所定のタイミングから前記第２の所定のタイミングまでの期間である、
請求項１記載のクロック生成回路。
【請求項７】
前記アンロック検出回路は、一定の周波数で交番する計数クロックに基づいて、前記基準クロックの第１のパルス数と前記帰還クロックの第２のパルス数とをカウントし、該カウントされた前記第１のパルス数と該カウントされた前記第２のパルス数とが所定の関係にある場合に、所定のタイミングを検出し、該所定のタイミングに基づいて前記所定の観測期間を決定する、請求項１記載のクロック生成回路。
【請求項８】
前記アンロック検出回路は、前記位相比較器より検出された前記位相差に基づいて、前記周波数上昇変調期間及び前記周波数下降変調期間を特定する、請求項１乃至７記載のクロック生成回路。
【請求項９】
前記アンロック検出回路は、前記スペクトラム拡散周波数変調の変調極性に基づいて、前記周波数上昇変調期間及び前記周波数下降変調期間を特定する、請求項１乃至７記載のクロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路に関し、特に、スペクトラム拡散機能が適用されるＰＬＬ回路を含むクロック生成回路において、その基準クロックと帰還クロックとの周波数及び位相がずれている状態を検出する技術に関する。
【背景技術】
【０００２】
クロック生成回路は、典型的には、マイクロプロセッサ（ＭＰＵ）等の論理回路を含む電子デバイスの動作に必要なクロックを生成するためのＰＬＬ回路を含んで構成される。かかるＰＬＬ回路は、例えば、位相比較器と、チャージポンプ回路と、ループフィルタと、電圧制御発振回路（ＶＣＯ：Voltage-controlled oscillator）と、分周器とを含んで構成され、基準クロックと帰還クロック（参照クロックと称されることもある。）と、における周波数及び位相が等しく保持される状態（ロック状態）を維持するように動作する。従って、基準クロックと帰還クロックとにおける周波数及び位相がずれている場合には、ＰＬＬ回路はロック状態になく、アンロック状態にあるという。ＰＬＬ回路がアンロック状態にあると、クロックの生成が不安定になり、ＰＬＬ回路のリセットが必要とされるため、検出回路を用いてかかる状態を検出することが行われる。
【０００３】
例えば、下記特許文献１は、ＰＬＬ回路の動作に影響を与えることなく、ロック状態の検出精度を適宜設定することができる、ＰＬＬ回路のロック検出回路を開示する。具体的には、下記特許文献１に開示されるＰＬＬ回路のロック検出回路は、ＰＬＬ回路に入力される基準クロックを分周した第１の分周クロックを出力する第１の分周回路と、前記ＰＬＬ回路に入力される帰還クロックを分周した第２の分周クロックを出力する第２の分周回路と、前記第１の分周クロックと前記第２の分周クロックとを比較し、両者の間の位相差に相当するパルス幅の位相差出力信号を出力する比較回路と、２以上の所定のカウント数まで、前記基準クロックまたは前記帰還クロックに同期したクロックをカウントして、所定パルス幅のカウント信号を出力するカウンタと、前記位相差出力信号が出力されない状態で、前記カウント信号が所定数入力されるとロック検出信号を出力する検出回路とを備える。
【０００４】
該ロック検出回路は、ＰＬＬ回路におけるロック状態の検出を、ＰＬＬ回路の内部信号を使用せず、ＰＬＬ回路に入力される基準クロック及び帰還クロックのみを使用して行う。これにより、該ロック検出回路は、ロック検出回路を含まないことを前提として設計されたＰＬＬ回路に対しても、該ＰＬＬ回路における内部回路の特性を変えることなく、ロック状態の検出を行う機能を実現している。また、該ロック検出回路は、該カウンタにおいてロック検出信号を出力する所定のカウント数を適宜変更することで、ロック状態の検出精度を適宜設定する機能を実現している。
【０００５】
一方、近年、電子デバイスに高速動作が要求されるようになるに従い、クロックの高周波数化が求められている。このようなクロックの高周波数化は、電磁妨害（ＥＭＩ：Electromagnetic Interference）の増大という問題を引き起こしている。クロックの高周波数化は、ＬＳＩ自体やその周辺回路、他の電子デバイス等に対してＥＭＩが与える影響をさらに増大させることから、ＥＭＩを効果的に低減するＳＳＣＧ（Spread Spectrum Clock Generator）技術の重要性は高まっている。
【０００６】
ＳＳＣＧ技術は、スペクトラム拡散機能を付加したクロック生成技術である。スペクトラム拡散機能を有するクロック生成技術としては、典型的には、ＰＬＬ回路を用いたアナログ方式、及び遅延回路を用いたデジタル方式が知られている。具体的には、ＳＳＣＧ技術は、電子デバイス等が放射するＥＭＩのエネルギーのスペクトルが特定の周波数帯域に集中しないように、クロックの周波数を変調し、これにより、ＥＭＩのエネルギーを所定の周波数帯域に分散し、そのピーク値を抑圧することができる。
【０００７】
例えば、特許文献２は、スペクトラム拡散クロック生成機能を有するＰＬＬ回路、及び該ＰＬＬ回路のロック／アンロック状態を検出するロック検出回路を開示する。具体的には、特許文献２に開示されるロック／アンロック状態を検出するロック検出回路は、ＰＬＬ回路における電圧制御発振回路へ入力されるコントロール電圧が所定の振動幅（拡散させたい周波数幅）に対応する電圧しきい値範囲に入っているか否かに基づいて該ＰＬＬ回路のロック／アンロック状態を検出する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−２７０７３９
【特許文献２】特開２００３−２８９２４７
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献２に開示されるようなスペクトラム拡散機能を有するＰＬＬ回路において、該ＰＬＬ回路に入力される基準クロックは、スペクトラム拡散機能により周波数上昇変調と周波数下降変調を繰り返す。ＰＬＬ回路がロック状態にある場合、スペクトラム拡散の極性に変動がない期間においては、帰還クロックは基準クロックに対して即座に追従できるが、スペクトラム拡散の極性に変動が起こった時点では、帰還クロックは基準クロックの急激な周波数変調に対して即座に追従することができず、基準クロックと帰還クロックとの間の位相差は増大する。即ち、上述したスペクトラム拡散機能を有するＰＬＬ回路では、ロック状態にありながら、基準クロックと帰還クロックとの間に位相差が増大する期間が存在する。
【００１０】
また、特許文献２に開示されるロック検出回路は、ロック検出を行うにあたって、そのタイミングに対して何ら制御を行っていない。即ち、特許文献２に開示されるような従来のロック検出回路は、不特定のタイミングにおいて、ロック状態であるか否かの判定を行っていた。
【００１１】
従って、ロック検出回路は、スペクトラム拡散の極性に変動が起こったタイミングで、ＰＬＬ回路がロック状態であるか否かの判定を行う場合がある。このような場合、ロック検出回路は、ＰＬＬ回路が実際にはロック状態であるにも関わらず、該タイミングにおいて増大する位相差を検出することによって、アンロック状態を誤って検出することになる。このため、特許文献２に開示されるロック検出回路は、斯かる問題に対処すべく、スペクトラム拡散の周波数に応じて、該位相差を検出しない程度に、ＰＬＬ回路がロック状態であるか否かを判定する基準を緩和していたが（同文献図７参照）、これはロック検出回路の検出精度を低下させるという別の問題を招いていた。
【００１２】
そこで、本発明は、スペクトラム拡散周波数変調を適用したＰＬＬ回路において、アンロック状態の検出精度を低下させることなく、アンロック状態の誤検出を防止することができる、クロック生成回路を提供することを目的とする。
【００１３】
より具体的には、本発明は、スペクトラム拡散周波数の変調極性の反転時におけるＰＬＬ回路の基準クロックと帰還クロックとの間の位相差の一時的な増大に伴うアンロック状態の誤検出を効果的に防止することができる、クロック生成回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。
【００１５】
即ち、ある観点に従う本発明は、スペクトラム拡散周波数変調された基準クロックに基づいて出力クロックを生成し出力するクロック生成回路であって、前記基準クロックと前記出力クロックに対応する帰還クロックとの位相差を検出する位相比較器と、前記位相比較器により検出された前記位相差に基づいて電流量を制御した駆動信号を出力するチャージポンプ回路と、前記チャージポンプ回路から出力された駆動信号に応じた周波数を有する前記出力クロックを出力する電圧制御発振回路と、前記スペクトラム拡散周波数変調における所定の観測期間において検出される前記基準クロックのパルス数と前記帰還クロックのパルス数とに基づいて、前記基準クロックと前記帰還クロックとの間のアンロック状態を検出するアンロック検出回路と、を備えるクロック生成回路である。
【００１６】
ここで、前記アンロック検出回路は、前記スペクトラム拡散周波数変調に基づいて周期的に繰り返される周波数上昇変調期間における所定のタイミングを周期的に検出し、前記所定の観測期間は、一の前記所定のタイミングから次の前記所定のタイミングまでの期間であっても良い。
【００１７】
また、前記アンロック検出回路は、前記スペクトラム拡散周波数変調に基づいて周期的に繰り返される周波数下降変調期間における所定のタイミングを周期的に検出し、前記所定の観測期間は、一の前記所定のタイミングから次の前記所定のタイミングまでの期間であっても良い。
【００１８】
さらに、前記アンロック検出回路は、前記基準クロックの周波数が前記スペクトラム拡散周波数変調の中心周波数となる前記所定のタイミングを検出しても良い。
【００１９】
また、前記アンロック検出回路は、前記スペクトラム拡散周波数変調に基づいて周期的に繰り返される周波数下降変調期間における第１の所定のタイミングを周期的に検出するとともに、前記スペクトラム拡散周波数変調に基づいて周期的に繰り返される周波数上昇変調期間における第２の所定のタイミングを周期的に検出し、前記所定の観測期間は、前記第１の所定のタイミングから前記第２の所定のタイミングまでの期間であっても良い。
【００２０】
また、前記アンロック検出回路は、前記スペクトラム拡散周波数変調に基づいて周期的に繰り返される周波数上昇変調期間における第１の所定のタイミングを周期的に検出するとともに、前記スペクトラム拡散周波数変調に基づいて周期的に繰り返される周波数下降変調期間における第２の所定のタイミングを周期的に検出し、前記所定の観測期間は、前記第１の所定のタイミングから前記第２の所定のタイミングまでの期間であっても良い。
【００２１】
また、前記アンロック検出回路は、一定の周波数で交番する計数クロックに基づいて、前記基準クロックの第１のパルス数と前記帰還クロックの第２のパルス数とをカウントし、該カウントされた前記第１のパルス数と該カウントされた前記第２のパルス数とが所定の関係にある場合に、所定のタイミングを検出し、該所定のタイミングに基づいて前記所定の観測期間を決定しても良い。
【００２２】
また、前記アンロック検出回路は、前記位相比較器より検出された前記位相差に基づいて、前記周波数上昇変調期間及び前記周波数下降変調期間を特定しても良い。
【００２３】
また、前記アンロック検出回路は、前記スペクトラム拡散周波数変調の変調極性に基づいて、前記周波数上昇変調期間及び前記周波数下降変調期間を特定しても良い。
【発明の効果】
【００２４】
本発明によれば、スペクトラム拡散周波数変調を適用したＰＬＬ回路において、アンロック状態の検出精度を維持しつつ、スペクトラム拡散周波数変調に起因するアンロック状態の誤検出を防止できるようになる。
【００２５】
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に係るクロック生成回路の概略構成の一例を示す図である。
【図２】図１に示したタイミング検出回路の構成の一例を示す図である。
【図３】本発明の一実施形態にかかるクロック生成回路において、ＰＬＬ回路がロック状態にある場合の、各種の制御信号のタイミングチャートである。
【図４】本発明の一実施形態にかかるクロック生成回路において、ＰＬＬ回路がアンロック状態にある場合の、各種の制御信号のタイミングチャートである。
【図５】本発明の一実施形態に係るクロック生成回路におけるタイミング検出回路の構成の他の例を示す図である。
【図６】本発明の一実施形態に係るクロック生成回路におけるアンロック検出回路の構成の他の例を示す図である。
【図７】図６に示したタイミング検出回路の構成の一例を示す図である。
【図８】本発明の一実施形態にかかるクロック生成回路において、ＰＬＬ回路がロック状態にある場合の、アンロック検出回路における各種の制御信号及び内部信号のタイミングチャートである。
【図９】本発明の一実施形態に係るクロック生成回路におけるアンロック検出回路の構成の他の例を示す図である。
【図１０】本発明の一実施形態に係るクロック生成回路の概略構成の他の例を示す図である。
【発明を実施するための形態】
【００２７】
次に、本発明の実施の形態について、図面を参照しつつ説明する。
【００２８】
図１は、本発明の一実施形態に係るクロック生成回路の概略構成の一例を示す図である。同図に示すように、クロック生成回路１は、例えば、ＳＳＣＧ回路１０と、ＰＬＬ回路２０と、アンロック検出回路３０とを含んで構成される。
【００２９】
ＳＳＣＧ回路１０は、入力クロックＩＮＣＬＫに対して、予め定められた変調プロファイルに基づいてスペクトラム拡散周波数変調を行い、該変調した信号を、基準クロックＲＥＦＣＬＫとして、ＰＬＬ回路２０及びアンロック検出回路３０に出力する。変調プロファイルは、変調周期及び変調度によって定義される、入力信号（本例では入力クロックＩＮＣＬＫ）に対する周波数変調の特性を示すプロファイルである。変調プロファイルは、例えば、ＳＳＣＧ回路１０を構成する各回路素子のパラメータや該回路の回路構成によって定められる。変調プロファイルは、例えば、三角波変調プロファイルが適用されうる。なお、ＳＳＣＧ回路１０は、アナログ方式、デジタル方式のどちらの方式で構成されても構わない。
【００３０】
ＰＬＬ回路２０は、ＳＳＣＧ回路１０から供給される基準クロックＲＥＦＣＬＫの位相に同期した出力クロックＯＵＴＣＬＫをフィードバック制御により生成し、出力する。ＰＬＬ回路２０は、例えば、位相比較器２１と、チャージポンプ回路２２と、ローパスフィルタ２３と、電圧制御発振回路２４と、分周器２５といったコンポーネントを含んで構成される。本実施形態では、これらコンポーネントのいくつかは、後述するように、アンロック検出回路３０から出力されるアンロック検出信号ＵＮＬＫに基づいて、例えば初期状態に戻るようにリセットされる。これらのコンポーネントは、アンロック検出信号ＵＮＬＫに基づいて、他の動作を行うように構成されても良い。
【００３１】
位相比較器２１は、ＳＳＣＧ回路１０から基準クロックＲＥＦＣＬＫを受けるとともに、分周器２５から帰還クロックＦＢＣＬＫを受け、該クロックの位相を比較し、比較結果に応じて該クロックの間の位相差を、例えば一対の位相誤差信号ＵＰ及びＤＮとして、チャージポンプ回路２２に出力する。本実施形態の位相比較器２１はまた、一対の位相誤差信号ＵＰ及びＤＮをアンロック検出回路３０に出力する。
【００３２】
チャージポンプ回路２２は、位相比較器２１から出力される位相誤差信号ＵＰ及びＤＮを信号電流に変換し、該信号電流を駆動信号ＩＣＰとして、ローパスフィルタ２３に出力する。
【００３３】
ローパスフィルタ２３は、チャージポンプ回路２２から出力される駆動信号ＩＣＰを受け、該信号に対して平滑化を行い信号電位に変換し、信号電位に変換した該信号を電位制御信号ＶＣＮＴとして電圧制御発振回路２４に出力する。
【００３４】
電圧制御発振回路２４は、ローパスフィルタ２３から出力される電位制御信号ＶＣＮＴを受け、該信号の電位に応じた周波数で発振することによって、出力クロックＯＵＴＣＬＫを生成し、該信号を分周器２５に出力し、また該信号をクロック生成回路１の出力信号として外部に出力する。
【００３５】
分周器２５は、電圧制御発振回路２４から出力される出力クロックＯＵＴＣＬＫを受け、該出力クロックＯＵＴＣＬＫを所定の分周比に従って分周を行うことで帰還クロックＦＢＣＬＫを生成し、該生成した帰還クロックＦＢＣＬＫを位相比較器２１に出力する。
【００３６】
アンロック検出回路３０は、基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとの位相差に基づいて、ＰＬＬ回路２０がアンロック状態になったことを検出する回路である。本実施形態のアンロック検出回路３０は、スペクトラム拡散周波数変調における所定のタイミングを検出し、該タイミングにおいてＰＬＬ回路２０がアンロック状態にあるか否かを判断し、該判断結果をアンロック検出信号ＵＮＬＫとして出力する。アンロック検出回路３０は、例えば、タイミング検出回路３１と、論理積回路３２と、基準クロックカウンタ３５と、帰還クロックカウンタ３６と、コンパレータ３７と、遅延回路３８と、分周器３９と、出力制御回路４０とを含んで構成される。
【００３７】
タイミング検出回路３１は、ＰＬＬ回路２０から入力される一対の位相誤差信号ＵＰ及びＤＮと、図示しないクロック回路から供給される計数クロックＯＳＣＣＬＫとに基づいて、基準クロックＲＥＦＣＬＫに施されるスペクトラム拡散周波数変調における所定のタイミングを検出し、該検出の結果に応じた検出信号ＰＬＳを論理積回路３２に出力する。また、タイミング検出回路３１は、出力制御信号ＯＰＬＳに基づいて、後述するように、少なくとも１つの構成要素の動作をリセットする。
【００３８】
論理積回路３２は、タイミング検出回路３１から出力される検出信号ＰＬＳに対して、ＳＳＣＧ回路１０から入力される基準クロックＲＥＦＣＬＫと同期を取るために用いられる。具体的には、論理積回路３２は、ＳＳＣＧ回路１０から入力される基準クロックＲＥＦＣＬＫと、タイミング検出回路３１から入力される検出信号ＰＬＳとに対して論理積演算を行い、該演算結果に応じたリセット信号ＲＥＳを基準クロックカウンタ３５、帰還クロックカウンタ３６、及び遅延回路３８のそれぞれに出力する。
【００３９】
基準クロックカウンタ３５は、論理積回路３２から出力されるリセット信号ＲＥＳに示される所定のタイミングに基づいて決定される所定の観測期間において、ＳＳＣＧ回路１０から受ける基準クロックＲＥＦＣＬＫのパルス数をカウントする。具体的には、基準クロックカウンタ３５は、該所定の観測期間に亘ってＳＳＣＧ回路１０から受ける基準クロックＲＥＦＣＬＫのパルス数をカウントし、該カウント値に応じた基準カウント信号ＲＥＦＣＮＴをコンパレータ３７に出力する。また、基準クロックカウンタ３５は、リセット信号ＲＥＳに基づいて、周期的にそのカウント値をリセットすることで、上述した所定の観測期間を定める。
【００４０】
帰還クロックカウンタ３６は、該リセット信号ＲＥＳに示される所定のタイミングに基づいて決定される所定の観測期間において、ＰＬＬ回路２０から受ける帰還クロックＦＢＣＬＫのパルス数をカウントする。具体的には、帰還クロックカウンタ３６は、該所定の観測期間に亘ってＰＬＬ回路２０から受ける帰還クロックＦＢＣＬＫのパルス数をカウントし、該カウント値に応じた帰還カウント信号ＦＢＣＮＴをコンパレータ３７に出力する。また、帰還クロックカウンタ３６は、リセット信号ＲＥＳに基づいて、周期的にそのカウント値をリセットすることで、上述した所定の観測期間を定める。
【００４１】
コンパレータ３７は、所定の観測期間における基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとの周波数及び位相のずれを検出する。具体的には、コンパレータ３７は、基準クロックカウンタ３５から基準カウント信号ＲＥＦＣＮＴを、帰還クロックカウンタ３６から帰還カウント信号ＦＢＣＮＴをそれぞれ受け、該信号のカウント値同士を比較する。コンパレータ３７は、該比較の結果に応じたカウント比較信号ＣＭＰＯを出力制御回路４０のデータ端子Ｄに出力する。カウント比較信号ＣＭＰＯは、例えば、該カウント値同士が一致している場合は“Ｌ”を示し、該カウント値同士が一致していない場合は“Ｈ”を示す。
【００４２】
遅延回路３８は、出力制御回路４０がデータ端子Ｄに入力される信号を出力端子Ｑから出力するタイミングを制御する。具体的には、遅延回路３８は、論理積回路３２から入力されるリセット信号ＲＥＳを、所定の時間が経過した後に、出力制御信号ＯＰＬＳとして、出力制御回路４０のクロック端子ＣＫと、タイミング検出回路３１とに出力する。所定の時間は、コンパレータ３７によってカウント比較信号ＣＭＰＯの状態が更新された後に、出力制御信号ＯＰＬＳが出力制御回路４０に出力されるように、調整される。
【００４３】
分周器３９は、クロック生成回路１が起動した直後の一定の期間、出力制御回路４０の動作を停止させる。これは、クロック生成回路１が起動した直後のＰＬＬ回路２０がロック状態に至る前に、アンロック検出回路３０がアンロック状態を検出してしまうことを防ぐためである。具体的には、分周器３９は、計数クロックＯＳＣＣＬＫに対して、所定の分周比に従って分周を行うことで分周計数クロックＯＳＣＣＬＫＤを生成し、該クロックを出力制御回路４０のリセット端子Ｒｅｓｅｔに出力する。
【００４４】
出力制御回路４０は、所定の観測期間においてＰＬＬ回路２０がアンロック状態であるか否かを示すアンロック検出信号ＵＮＬＫを出力する回路であり、例えばＤ型フリップフロップ回路により構成される。具体的には、出力制御回路４０は、データ端子Ｄでカウント比較信号ＣＭＰＯを受け、クロック端子ＣＫに入力される出力制御信号ＯＰＬＳに基づいて、出力端子Ｑからアンロック検出信号ＵＮＬＫを、ＰＬＬ回路２０における各コンポーネントに出力する。即ち、出力制御回路４０は、アンロック検出信号ＵＮＬＫによって、ＰＬＬ回路における各コンポーネントの例えばリセット動作を制御する。アンロック検出信号は、クロック生成回路１の外部に出力されても良い。出力制御回路４０は、リセット端子Ｒｅｓｅｔに入力される分周計数クロックＯＳＣＣＬＫＤに基づいて、クロック生成回路１が起動した直後において、一定時間その動作を停止する。
【００４５】
図２は、図１に示したタイミング検出回路の構成の一例を示す図である。同図に示すように、タイミング検出回路３１は、例えば、出力制御回路３１１、３１２及び３１７と、下降時カウンタ３１３と、上昇時カウンタ３１４と、除算器３１５と、コンパレータ３１９とを含んで構成される。
【００４６】
出力制御回路３１１は、例えばＤ型フリップフロップ回路であり、ＰＬＬ回路２０から入力される位相誤差信号ＵＰが“Ｈ”の間、後述する下降時カウンタの動作をリセットする。具体的には、出力制御回路３１１は、データ端子Ｄに“Ｈ”が入力され、クロック端子ＣＫに入力される位相誤差信号ＤＮに基づいて、出力端子Ｑから下降時リセット信号ＤＮＲを、下降時カウンタ３１３のイネーブル端子ＥＮに出力する。また、出力制御回路３１１はイネーブル端子ＥＮに入力される位相誤差信号ＵＰに基づいてリセットが行われる。
【００４７】
出力制御回路３１２もまた、例えばＤ型フリップフロップ回路であり、ＰＬＬ回路２０から入力される位相誤差信号ＤＮが“Ｈ”の間、後述する上昇時カウンタの動作をリセットする。具体的には、出力制御回路３１２は、データ端子Ｄに“Ｈ”が入力され、クロック端子ＣＫに入力される位相誤差信号ＵＰに基づいて、出力端子Ｑから上昇時リセット信号ＵＰＲを、上昇時カウンタ３１４のイネーブル端子ＥＮに出力する。また、出力制御回路３１２はイネーブル端子ＥＮに入力される位相誤差信号ＤＮに基づいてリセットが行われる。
【００４８】
下降時カウンタ３１３は、位相誤差信号ＤＮが“Ｈ”である期間を、計数クロックＯＳＣＣＬＫのパルスをカウントすることによって計測し、カウント結果を除算器３１５に出力する。具体的には、下降時カウンタ３１３は、計数クロックＯＳＣＣＬＫのパルス数をカウントし、該カウント値を、下降時カウント信号ＤＣＮＴとして、除算器３１５に出力する。また、下降時カウンタ３１３は、出力制御回路３１１から入力される下降時リセット信号ＤＮＲに基づいてリセットが行われる。
【００４９】
上昇時カウンタ３１４は、位相誤差信号ＵＰが“Ｈ”である期間を、計数クロックＯＳＣＣＬＫのパルスをカウントすることによって計測し、カウント結果をコンパレータ３１９に出力する。具体的には、上昇時カウンタ３１４は、計数クロックＯＳＣＣＬＫのパルス数をカウントし、該カウント値を上昇時カウント信号ＵＣＮＴとして、コンパレータ３１９に出力する。また、上昇時カウンタ３１４は、出力制御回路３１２から入力される上昇時リセット信号ＵＰＲに基づいてリセットが行われる。
【００５０】
除算器３１５は、タイミング検出回路３１が検出信号ＰＬＳを出力する所定のタイミングを制御する。具体的には、除算器３１５は、下降時カウンタ３１３から受ける下降時カウント信号ＤＣＮＴが示すカウント値を保持する。さらに除算器３１５は、該カウント値を所定の値（例えば２）で除算し、該演算結果に応じた除算下降時カウント信号ＤＣＮＴＤを出力制御回路３１７のデータ端子Ｄに出力する。また、除算器３１５は、遅延回路３８（図１参照）から出力される出力制御信号ＯＰＬＳに基づいて、保持したカウント値をリセットする。
【００５１】
出力制御回路３１７は、除算器３１５から出力される除算下降時カウント信号ＤＣＮＴＤに対して、計数クロックＯＳＣＣＬＫと同期をとるために用いられる。具体的には、出力制御回路３１７は、除算器３１５から出力される除算下降時カウント信号ＤＣＮＴＤをデータ端子Ｄで受け、計数クロックＯＳＣＣＬＫをクロック端子ＣＫで受ける。出力制御回路３１７は、該クロックに基づいて、データ端子Ｄに入力される除算下降時カウント信号ＤＣＮＴＤを、同期除算下降時カウント信号ＲＤＣＮＴＤとして、出力端子Ｑからコンパレータ３１９に出力する。
【００５２】
コンパレータ３１９は、位相誤差信号ＤＮが“Ｈ”となった期間を所定の値で除することで示される期間と、位相誤差信号ＵＰが“Ｈ”となった期間とを比較する。具体的には、コンパレータ３１９は内部レジスタを備え（図示せず）、出力制御回路３１７から同期除算下降時カウント信号ＲＤＣＮＴＤを、上昇時カウンタ３１４から上昇時カウント信号ＵＣＮＴを受ける。コンパレータ３１９は、同期除算下降時カウント信号ＲＤＣＮＴＤが示すカウント値が“０”以外の値を示す場合、該カウント値を内部レジスタに格納する。また、コンパレータ３１９は、該カウント値が一定時間以上“０”を示した後に再び別の値を示す場合、内部レジスタをリセットし、該別の値を内部レジスタに格納する。コンパレータ３１９は、内部レジスタに格納された同期除算下降時カウント信号ＲＤＣＮＴＤが示すカウント値と、上昇時カウント信号ＵＣＮＴが示すカウント値とを比較し、該カウント値同士が一致している場合は“Ｈ”を、該カウント値同士が一致していない場合は“Ｌ”を検出信号ＰＬＳとして、該信号を論理積回路３２に出力する。
【００５３】
図３は、本発明の一実施形態に係るクロック生成回路において、ＰＬＬ回路がロック状態にある場合の、各種の制御信号及び内部信号のタイミングチャートである。同図に示すような各種の制御信号が図２に示すアンロック検出回路３０に入力された場合、各種の内部信号の状態は以下のように遷移し、アンロック検出回路３０は、ＰＬＬ回路２０がロック状態にあると判断し、アンロック検出信号ＵＮＬＫを“Ｌ”として該信号を出力する。
【００５４】
計数クロックＯＳＣＣＬＫは、上述の通り、一定の周波数で交番し続けるクロックである。分周計数クロックＯＳＣＣＬＫＤは、クロック生成回路１が起動した直後において、ＰＬＬ回路２０がロック状態になるために必要な時間より十分に長い期間“Ｈ”となり、その後“Ｌ”となる。
【００５５】
一対の位相誤差信号ＵＰ及びＤＮは、基準クロックＲＥＦＣＬＫの位相に対して帰還クロックＦＢＣＬＫの位相が進んでいる場合、それぞれ“Ｌ”及び“Ｈ”となる。また、位相誤差信号ＵＰ及びＤＮは、基準クロックＲＥＦＣＬＫの位相に対して帰還クロックＦＢＣＬＫの位相が遅れている場合、それぞれ“Ｈ”及び“Ｌ”となる。
【００５６】
下降時カウント信号ＤＣＮＴは、計数クロックＯＳＣＣＬＫと位相誤差信号ＵＰ及びＤＮとに基づいて、基準クロックＲＥＦＣＬＫに対して帰還クロックＦＢＣＬＫの位相が遅れている期間の長さを、該期間における交番回数によって示す。上昇時カウント信号ＵＣＮＴは、計数クロックＯＳＣＣＬＫと位相誤差信号ＵＰ及びＤＮとに基づいて、基準クロックＲＥＦＣＬＫに対して帰還クロックＦＢＣＬＫの位相が進んでいる期間の長さを、該期間における交番回数によって示す。
【００５７】
同期除算下降時カウント信号ＲＤＣＮＴＤは、後述する検出信号ＰＬＳが“Ｈ”を示すまで、下降時カウント信号ＤＣＮＴの交番回数を所定の値（例えば２）で除算することで得られる除算下降時カウント信号ＤＣＮＴＤ（図２参照）の交番回数を示し続ける。同期除算下降時カウント信号ＲＤＣＮＴＤは、検出信号ＰＬＳが“Ｈ”を示した後、交番回数“０”を示し、下降時カウント信号ＤＣＮＴが再び交番を始める時、再び除算下降時カウント信号ＤＣＮＴＤの交番回数を示し始める。
【００５８】
検出信号ＰＬＳは、同期除算下降時カウント信号ＲＤＣＮＴＤの交番回数と、上昇時カウント信号ＵＣＮＴの交番回数同士とが一致した場合、“Ｈ”となり、それ以外の場合、“Ｌ”となる。ここで、該所定の値を仮に２とすると、ＰＬＬ回路２０がロック状態にあれば、基準クロックＲＥＦＣＬＫの周波数がその時間変動において極大値をとる点（ｃ）から極小値をとる点（ｄ）までの期間に下降時カウント信号ＤＣＮＴが交番する回数を２で除算した回数と、点（ｄ）から該周波数が中心周波数となる点（ｅ）の期間に上昇時カウント信号ＵＣＮＴが交番する回数は等しくなる。このように、検出信号ＰＬＳは、ＰＬＬ回路２０がロック状態にあれば、上昇時カウント信号ＵＣＮＴが下降時カウント信号ＤＣＮＴの交番回数の半分の値と等しくなるとき、スペクトラム拡散周波数変調が施される基準クロックの周波数が周波数上昇変調時において中心周波数となるタイミングを示す。従って、検出信号ＰＬＳが出力される所定のタイミングに従って、所定の観測期間が定められることになる。
【００５９】
基準カウント信号ＲＥＦＣＮＴ及び帰還カウント信号ＦＢＣＮＴは、検出信号ＰＬＳによって示される、基準クロックＲＥＦＣＬＫの周波数が周波数上昇変調時において中心周波数となるタイミングに基づいて、基準クロックＲＥＦＣＬＫ及び帰還クロックＦＢＣＬＫに同期して交番する。
【００６０】
カウント比較信号ＣＭＰＯは、検出信号ＰＬＳのパルスによって定められる所定の観測期間における、基準カウント信号ＲＥＦＣＮＴと帰還カウント信号ＦＢＣＮＴとの交番回数の比較結果に基づいて、“Ｈ”又は“Ｌ”となる。カウント比較信号ＣＭＰＯは、該交番回数同士が一致している場合“Ｌ”となり、該交番回数同士が不一致である場合“Ｈ”となる。例えば、図３においては、カウント比較信号ＣＭＰＯは、検出信号ＰＬＳのパルスが発生する点（ａ）から、基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとの間に位相差が生じる点（ｃ）までの区間において“Ｌ”となり、それ以降においては再び検出信号ＰＬＳのパルスが発生するまで“Ｈ”となる。
【００６１】
アンロック検出信号ＵＮＬＫは、分周計数クロックＯＳＣＣＬＫＤが“Ｈ”の間、常に“Ｌ”となり、該クロックが“Ｌ”の間、出力制御信号ＯＰＬＳ（図１参照）のパルスが発生するたびに、カウント比較信号ＣＭＰＯと同じ電位となる。従って、アンロック検出信号ＵＮＬＫは、検出信号ＰＬＳによって示された期間（例えば点（ａ）乃至点（ｅ）の期間）において、ＰＬＬ回路２０がアンロック状態にある場合は“Ｈ”となり、ＰＬＬ回路２０がロック状態にある場合は“Ｌ”となる。図３においては、ＰＬＬ回路２０はロック状態にあり、該期間（例えば点（ａ）乃至点（ｅ）の期間）における基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫのパルス数が一致するため、アンロック検出信号ＵＮＬＫは“Ｌ”となる。
【００６２】
図４は、本発明の一実施形態にかかるクロック生成回路において、ＰＬＬ回路がアンロック状態にある場合の、各種の制御信号のタイミングチャートである。同図に示すような各種の制御信号が図２に示すアンロック検出回路３０に入力された場合、各種の内部信号の状態は以下のように遷移し、アンロック検出回路３０は、ＰＬＬ回路２０がアンロック状態にあると判断し、アンロック検出信号ＵＮＬＫの電位を“Ｈ”として該信号を出力する。
【００６３】
図４において、検出信号ＰＬＳ、カウント比較信号ＣＭＰＯ及びアンロック検出信号ＵＮＬＫを除く、各制御信号及び内部信号の動作に関しては、図３において説明した内容と同じであるため、その説明を省略する。
【００６４】
検出信号ＰＬＳは、ＰＬＬ回路２０がロック状態であり、下降時カウント信号ＤＣＮＴに対する除算に用いる所定の値が例えば２である場合、上述したように基準クロックの周波数が周波数上昇変調時において中心周波数となるタイミングを示す（図３参照）。ここで留意すべきことは、ＰＬＬ回路２０がアンロック状態にある場合、検出信号ＰＬＳは該タイミングを示すとは限らない。ＰＬＬ回路２０がアンロック状態にある場合、スペクトラム拡散周波数変調の周波数上昇変調時と周波数下降変調時における、基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとの間の位相差の絶対値のそれぞれは、一致しない場合が多いためである。従って、ＰＬＬ回路２０がアンロック状態にあり、該所定の値が例えば２である場合、例えば、基準クロックＲＥＦＣＬＫの位相が帰還クロックに対して遅れる点（ｉ）から基準クロックＲＥＦＣＬＫの位相が帰還クロックに対して進む点（ｊ）までの期間において、下降時カウント信号ＤＣＮＴが交番する回数を２で除算した回数をカウントＮと定義すると、検出信号ＰＬＳは、点（ｊ）から上昇時カウント信号ＵＣＮＴがカウントＮ回交番するタイミングである点（ｋ）において、“Ｈ”となる。
【００６５】
基準カウント信号ＲＥＦＣＮＴ及び帰還カウント信号ＦＢＣＮＴは、検出信号ＰＬＳが、上述した点（ｋ）のタイミングを検出する周期に基づいて、それぞれ基準クロックＲＥＦＣＬＫ及び帰還クロックＦＢＣＬＫに同期して交番する。
【００６６】
カウント比較信号ＣＭＰＯは、ＰＬＬ回路２０がアンロック状態にあることにより、検出信号ＰＬＳのパルスによって定められた期間（例えば点（ｇ）乃至点（ｋ）の期間）における基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとのパルス数が一致しないことから、常に“Ｈ”となる。
【００６７】
アンロック検出信号ＵＮＬＫは、ＰＬＬ回路２０がアンロック状態にあることにより、分周計数クロックＯＳＣＣＬＫＤが“Ｌ”の間、出力制御信号ＯＰＬＳのパルスが発生するたびに、カウント比較信号ＣＭＰＯと同じ電位である“Ｈ”となる。
【００６８】
このように、ＰＬＬ回路２０がロック状態にある場合、スペクトラム拡散周波数変調の周波数上昇変調期間と周波数下降変調期間とにおける基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとの間の位相差は相反する場合がある。従って、本実施形態におけるクロック生成回路１は、図３で示したように、スペクトラム拡散周波数変調の一周期における、基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとの間の位相差を検出し、該位相差に基づいてアンロック状態の判断を行うことで、基準クロックＲＥＦＣＬＫに対してスペクトラム拡散周波数変調が施されることにより発生する、基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫと間の一時的な位相差の影響を排除することができる。
【００６９】
また、ＰＬＬ回路２０がアンロック状態にある場合、図４で示したように、タイミング検出回路３１がスペクトラム拡散周波数変調における中心周波数を正確に検出できない場合、即ち、基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとの位相差を計測する所定の観測期間が正確でない場合がある。しかしながら、タイミング検出回路３１の最終出力段に相当するコンパレータ３１９は、その判断基準に対して所定のマージンが与えられているため、中心周波数の検出精度の低下は該コンパレータによって十分に対応することができるようになる。さらに、ＰＬＬ回路２０がアンロック状態である場合に該期間が正確でなかったとしても、該期間における基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとのパルス数が、アンロック検出回路３０にＰＬＬ回路２０はロック状態にあると判断されるほど一致する可能性は非常に低いと考えられる。従って、アンロック状態にあるＰＬＬ回路２０において、タイミング検出回路３１が中心周波数を正確に検出できない場合においても、クロック生成回路１は実動作において全く問題なく使用することができる。
【００７０】
以上のように、本実施形態にかかるクロック生成回路１は、スペクトラム拡散周波数変調の変調極性に起因するアンロック状態の誤検出を、アンロック状態の検出精度を下げることなく、防止することができる。
【００７１】
図５は、本発明の一実施形態に係るクロック生成回路におけるタイミング検出回路の構成の他の例を示す図である。即ち、本変形例のタイミング検出回路３１Ａは、上記実施形態の構成において、コンパレータ３１９に代えてコンパレータ３２０が設けられ、除算器３１５及び出力制御回路３１７が取り除かれ、上昇時カウンタ３１４とコンパレータ３２０の間に除算器３１６及び出力制御回路３１８が設けられた構成となっている。
【００７２】
除算器３１６は、タイミング検出回路３１が検出信号ＰＬＳを出力するタイミングを制御する。具体的には、除算器３１６は、上昇時カウンタ３１４から受ける上昇時カウント信号ＵＣＮＴが示すカウント値を保持する。さらに除算器３１６は、該カウント値を所定の値（例えば２）で除算し、該演算結果に応じた除算上昇時カウント信号ＵＣＮＴＤを出力制御回路３１８のデータ端子Ｄに出力する。また、除算器３１６は、遅延回路３８（図１参照）から出力される出力制御信号ＯＰＬＳに基づいて、保持したカウント値をリセットする。
【００７３】
出力制御回路３１８は、除算器３１６から出力される除算下降時カウント信号ＵＣＮＴＤに対して、計数クロックＯＳＣＣＬＫと同期をとるために用いられる。具体的には、出力制御回路３１８は、除算器３１６から出力される除算上昇時カウント信号ＵＣＮＴＤをデータ端子Ｄで受け、計数クロックＯＳＣＣＬＫをクロック端子ＣＫで受ける。出力制御回路３１８は、該クロックに基づいて、データ端子Ｄに入力される除算上昇時カウント信号ＵＣＮＴＤを、同期除算上昇時カウント信号ＲＵＣＮＴＤとして、出力端子Ｑからコンパレータ３２０に出力する。
【００７４】
コンパレータ３２０は、位相誤差信号ＤＮが“Ｈ”となった期間と、位相誤差信号ＵＰが“Ｈ”となった期間を所定の値で除することで示される期間とを比較する。具体的には、コンパレータ３２０は内部レジスタを備え（図示せず）、下降時カウンタ３１３から下降時カウント信号ＤＣＮＴを、出力制御回路３１９から同期除算上昇時カウント信号ＲＵＣＮＴＤを受ける。コンパレータ３２０は、同期除算上昇時カウント信号ＲＵＣＮＴＤが示すカウント値が“０”以外の値を示す時、該カウント値を内部レジスタに格納する。また、コンパレータ３２０は、該カウント値が一定時間以上“０”を示した後に再び別の値を示す時、内部レジスタをリセットし、該別の値を内部レジスタに格納する。コンパレータ３２０は、内部レジスタに格納された同期除算上昇時カウント信号ＲＵＣＮＴＤが示すカウント値と、下降時カウント信号ＤＣＮＴが示すカウント値とを比較し、該カウント値同士が一致している場合は“Ｈ”を、該カウント値同士が一致していない場合は“Ｌ”を検出信号ＰＬＳとして、該信号を論理積回路３２に出力する。
【００７５】
アンロック検出回路３０が、タイミング検出回路３１に代えて、図５に示すタイミング検出回路３１Ａを含んで構成される場合、検出信号ＰＬＳは基準クロックＲＥＦＣＬＫの周波数が周波数下降変調時において所定の周波数となるタイミングを示す。従って、アンロック検出回路３０が、タイミング検出回路３１に代えてタイミング検出回路３１Ａを含んで構成される場合、本変形例にかかるクロック生成回路１は、ＰＬＬ回路２０がアンロック状態であるか否かを、基準クロックＲＥＦＣＬＫの周波数が周波数上昇変調時において所定の周波数となるタイミングでなく、該周波数が周波数下降変調時において所定の周波数となるタイミングで判断する。
【００７６】
図６は、本発明の一実施形態に係るクロック生成回路におけるアンロック検出回路の構成の他の例を示す図である。即ち、本実施例のアンロック検出回路３０Ｂは、上記実施形態の構成において、タイミング検出回路３１に代えてタイミング検出回路３１Ｂを含んで構成される。また、アンロック検出回路３０Ｂは、上記実施形態の構成に対して、論理積回路３３と、論理和回路３４とが付加されて構成される。
【００７７】
タイミング検出回路３１Ｂは、ＰＬＬ回路２０から入力される位相誤差信号ＵＰ及びＤＮと、計数クロックＯＳＣＣＬＫとに基づいて、基準クロックＲＥＦＣＬＫに施されるスペクトラム拡散周波数変調における周波数下降変調時の所定のタイミングと、周波数上昇変調時の所定のタイミングとを検出し、それぞれを下降時検出信号ＤＰＬＳ及び上昇時検出信号ＵＰＬＳとして、それぞれ論理積回路３３及び論理積回路３２に出力する。また、タイミング検出回路３１Ｂは、出力制御信号ＯＰＬＳに基づいて、後述するように、少なくとも１つの構成要素の動作をリセットする。
【００７８】
論理積回路３２は、タイミング検出回路３１Ｂから出力される上昇時検出信号ＵＰＬＳに対して、ＳＳＣＧ回路から入力される基準クロックＲＥＦＣＬＫと同期を取るために用いられる。具体的には、論理積回路３２は、ＳＳＣＧ回路１０から入力される基準クロックＲＥＦＣＬＫと、タイミング検出回路３１Ｂから入力される上昇時検出信号ＵＰＬＳとに対して論理積を行い、該演算結果を、上昇時検出同期信号ＲＵＰＬＳとして、論理和回路３４及び遅延回路３８に出力する。
【００７９】
論理積回路３３は、タイミング検出回路３１Ｂから出力される下降時検出信号ＤＰＬＳに対して、ＳＳＣＧ回路から入力される基準クロックＲＥＦＣＬＫと同期を取るために用いられる。具体的には、論理積回路３３は、ＰＬＬ回路２０から入力される帰還クロックＦＢＣＬＫと、タイミング検出回路３１Ｂから入力される下降時検出信号ＤＰＬＳとに対して論理積を行い、該演算結果を、下降時検出同期信号ＲＤＰＬＳとして、論理和回路３４に出力する。
【００８０】
論理和回路３４は、下降時検出同期信号ＲＤＰＬＳ及び上昇時検出同期信号ＲＵＰＬＳに基づいて、基準クロックカウンタ及び帰還クロックカウンタがそのカウント値をリセットする所定のタイミングを決定する。具体的には、論理和回路３４は、論理積回路３２から入力される上昇時検出同期信号ＲＵＰＬＳと、論理積回路３３から入力される下降時検出同期信号ＲＤＰＬＳとに対して論理和を行い、該演算結果を、リセット信号ＲＥＳとして、基準クロックカウンタ３５及び帰還クロックカウンタ３６に出力する。
【００８１】
基準クロックカウンタ３５は、論理和回路３４から出力されるリセット信号ＲＥＳに示される所定のタイミングに基づいて決定される所定の観測期間において、ＳＳＣＧ回路１０から受ける基準クロックＲＥＦＣＬＫのパルス数をカウントする。具体的には、基準クロックカウンタ３５は、該所定の観測期間に亘ってＳＳＣＧ回路１０から受ける基準クロックＲＥＦＣＬＫのパルス数をカウントし、該カウント値に応じた基準カウント信号ＲＥＦＣＮＴをコンパレータ３７に出力する。また、基準クロックカウンタ３５は、リセット信号ＲＥＳに基づいて、周期的にそのカウント値をリセットすることで、上述した所定の観測期間を定める。
【００８２】
帰還クロックカウンタ３６は、該リセット信号ＲＥＳに示される所定のタイミングに基づいて決定される所定の観測期間において、ＳＳＣＧ回路１０から受ける帰還クロックＦＢＣＬＫのパルス数をカウントする。具体的には、帰還クロックカウンタ３６は、該所定の観測期間に亘ってＰＬＬ回路２０から受ける帰還クロックＦＢＣＬＫのパルス数をカウントし、該カウント値に応じた帰還カウント信号ＦＢＣＮＴをコンパレータ３７に出力する。また、帰還クロックカウンタ３６は、リセット信号ＲＥＳに基づいて、周期的にそのカウント値をリセットすることで、上述した所定の観測期間を定める。
【００８３】
遅延回路３８は、出力制御回路４０がデータ端子Ｄに入力される信号を出力端子Ｑから出力するタイミングを制御する。具体的には、遅延回路３８は、論理積回路３２から入力される上昇時検出同期信号ＲＵＰＬＳを、所定の時間が経過した後に、出力制御信号ＯＰＬＳとして、出力制御回路４０のクロック端子ＣＫと、タイミング検出回路３１Ｂとに出力する。所定の時間は、コンパレータ３７によってカウント比較信号ＣＭＰＯの状態が更新された後に、出力制御信号ＯＰＬＳが出力制御回路４０に出力されるように、調整される。
【００８４】
コンパレータ３７と、分周器３９と、出力制御回路４０との機能及び構成に関しては、上記実施形態と同じであるため、説明を省略する。
【００８５】
図７は、図６に示したタイミング検出回路の構成の一例を示す図である。即ち、本実施例のタイミング検出回路３１Ｂは、上記実施形態の構成において一出力の構成に代えて二出力の構成となっている。また、タイミング検出回路３１Ｂは、上記実施形態に含まれる除算器３１５と、コンパレータ３１９及び出力制御回路３１７、上記変形例に含まれる除算器３１６と、コンパレータ３２０及び出力制御回路３１８の両方を備えた構成となっている。
【００８６】
下降時カウンタ３１３は、位相誤差信号ＤＮが“Ｈ”である期間を、計数クロックＯＳＣＣＬＫのパルスをカウントすることによって計測し、カウント結果を除算器３１５に出力する。具体的には、下降時カウンタ３１３は、計数クロックＯＳＣＣＬＫのパルス数をカウントし、該カウント値を、下降時カウント信号ＤＣＮＴとして、除算器３１５及びコンパレータ３２０に出力する。また、下降時カウンタ３１３は、出力制御回路３１１から入力される下降時リセット信号ＤＮＲに基づいてリセットが行われる。
【００８７】
上昇時カウンタ３１４は、位相誤差信号ＵＰが“Ｈ”である期間を、計数クロックＯＳＣＣＬＫのパルスをカウントすることによって計測し、カウント結果を除算器３１６に出力する。具体的には、上昇時カウンタ３１４は、計数クロックＯＳＣＣＬＫのパルス数をカウントし、該カウント値を、上昇時カウント信号ＵＣＮＴとして、除算器３１６及びコンパレータ３１９に出力する。また、上昇時カウンタ３１４は、出力制御回路３１２から入力される上昇時リセット信号ＵＰＲに基づいてリセットが行われる。
【００８８】
コンパレータ３１９は、位相誤差信号ＤＮが“Ｈ”となった期間を所定の値で除することで示される期間と、位相誤差信号ＵＰが“Ｈ”となった期間とを比較し、該比較結果を上昇時検出信号ＵＰＬＳとして、該信号を論理積回路３２に出力する。
【００８９】
コンパレータ３２０は、位相誤差信号ＤＮが“Ｈ”となった期間と、位相誤差信号ＵＰが“Ｈ”となった期間を所定の値で除することで示される期間とを比較し、該比較結果を下降時検出信号ＤＰＬＳとして、該信号を論理積回路３３に出力する。
【００９０】
なお、コンパレータ３１９及び３２０の機能の詳細と、出力制御回路３１１、３１２、３１７及び３１８と、除算器３１５及び３１６の機能及び構成とに関しては、上記実施形態及び上記変形例と同じであるため、説明を省略する。
【００９１】
図７に示すタイミング検出回路３１Ｂは、下降時カウンタ３１３及び上昇時カウンタ３１４の出力先に除算器３１５及び３１６が設けられ、下降時カウント信号ＤＣＮＴと上昇時カウント信号ＵＣＮＴとの両信号がそれぞれ所望の値で除算されるように構成される。これにより、タイミング検出回路３１Ｂは、スペクトラム拡散周波数変調に基づく、周波数下降変調時における所定のタイミングと、周波数上昇変調時における所定のタイミングとをそれぞれ検出することができる。
【００９２】
また、図６に示すアンロック検出回路３０Ｂは、タイミング検出回路３１Ｂを含んで構成されることで、スペクトラム拡散周波数変調に基づく、周波数下降変調時所定意のタイミングから、周波数上昇変調時の所定のタイミングまでで示される所定の観測期間において、ＰＬＬ回路２０がアンロック状態であるか否かを判断することができる。
【００９３】
図８は、本発明の一実施形態にかかるクロック生成回路において、ＰＬＬ回路がロック状態にある場合の、アンロック検出回路における各種の制御信号及び内部信号のタイミングチャートである。同図に示すような各種の制御信号が図６に示すアンロック検出回路３０Ｂに入力された場合、各種の内部信号の状態は以下のように遷移し、アンロック検出回路３０ＢはＰＬＬ回路２０がロック状態にあると判断し、アンロック検出信号ＵＮＬＫを“Ｌ”として該信号を出力する。
【００９４】
図８において、計数クロックＯＳＣＣＬＫ、分周計数クロックＯＳＣＣＬＫＤ、位相誤差信号ＵＰ及びＤＮ、下降時カウント信号ＤＣＮＴ、同期除算下降時カウント信号ＲＤＣＮＴＤ及び上昇時カウント信号ＵＣＮＴの動作に関しては、図３において説明した内容と同じであるため省略する。
【００９５】
同期除算上昇時カウント信号ＲＵＣＮＴＤは、後述する下降時検出信号ＤＰＬＳが“Ｈ”を示すまで、上昇時カウント信号ＵＣＮＴの交番回数を所定の値（例えば２）で除算することで得られる除算上昇時カウント信号ＵＣＮＴＤ（図２参照）の交番回数を示し続ける。同期除算上昇時カウント信号ＲＵＣＮＴＤは、下降時検出信号ＤＰＬＳが“Ｈ”を示した後、交番回数“０”を示し、上昇時カウント信号ＵＣＮＴが再び交番を始める時、再び除算上昇時カウント信号ＵＣＮＴＤの交番回数を示し始める。
【００９６】
上昇時検出信号ＵＰＬＳは、同期除算下降時カウント信号ＲＤＣＮＴＤの交番回数と、上昇時カウント信号ＵＣＮＴの交番回数とが一致した時、“Ｈ”となり、それ以外の場合は“Ｌ”となる。上昇時検出信号ＵＰＬＳは、スペクトラム拡散周波数変調が施される基準クロックＲＥＦＣＬＫの周波数が周波数下降変調時において所定の周波数となるタイミングを示す。所定の周波数は、該所定の値によって定められる。
【００９７】
下降時検出信号ＤＰＬＳは、同期除算上昇時カウント信号ＲＵＣＮＴＤの交番回数と、下降時カウント信号ＤＣＮＴとの交番回数同士が一致した時、“Ｈ”となり、それ以外の場合は“Ｌ”となる。下降時検出信号ＤＰＬＳは、スペクトラム拡散周波数変調が施される基準クロックＲＥＦＣＬＫの周波数が周波数上昇変調時において所定の周波数となるタイミングを示す。所定の周波数は、該所定の値によって定められる。
【００９８】
リセット信号ＲＥＳは、下降時検出同期信号ＲＤＰＬＳ及び上昇時検出同期信号ＲＵＰＬＳ（いずれも図６参照）の論理和によって示される。リセット信号ＲＥＳは、スペクトラム拡散周波数変調が施される基準クロックＲＥＦＣＬＫの周波数が、周波数上昇及び下降変調時において所定の周波数となるタイミングを示す。
【００９９】
基準カウント信号ＲＥＦＣＮＴ及び帰還カウント信号ＦＢＣＮＴは、リセット信号ＲＥＳが、スペクトラム拡散周波数変調の周波数上昇及び下降変調時における所定の周波数を示すタイミングに基づいて、基準クロックＲＥＦＣＬＫ及び帰還クロックＦＢＣＬＫに同期して交番する。
【０１００】
カウント比較信号ＣＭＰＯは、リセット信号ＲＥＳに示される所定のタイミングによって定められる所定の観測期間における、基準カウント信号ＲＥＦＣＮＴと帰還カウント信号ＦＢＣＮＴとの交番回数の比較結果に基づいて、“Ｈ”又は“Ｌ”となる。カウント比較信号ＣＭＰＯは、該カウント回数同士が一致している場合“Ｌ”となり、該カウント回数同士が不一致である場合“Ｈ”となる。例えば、図８において、カウント比較信号ＣＭＰＯは、リセット信号ＲＥＳのパルスが発生する点（ｌ）から、基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとの間の位相差がコンパレータ３７に検知される点（ｍ）までの区間において“Ｌ”となり、それ以降においては再びリセット信号ＲＥＳのパルスが発生するまで“Ｈ”となる。
【０１０１】
アンロック検出信号ＵＮＬＫは、分周計数クロックＯＳＣＣＬＫＤが“Ｌ”の間、出力制御信号ＯＰＬＳのパルスが発生するたびに、カウント比較信号ＣＭＰＯと同じ電位となる。従って、アンロック検出信号ＵＮＬＫは、リセット信号ＲＥＳによって示された期間（例えば点（ｏ）乃至点（ｑ）の期間）において、ＰＬＬ回路２０がアンロック状態にある場合“Ｈ”となり、ロック状態にある場合は“Ｌ”となる。図８においては、ＰＬＬ回路２０はロック状態にあり、該期間（例えば点（ｏ）乃至点（ｑ）の期間）における基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫのパルス数が一致するため、アンロック検出信号ＵＮＬＫは“Ｌ”となる。
【０１０２】
図８に示すように、ＰＬＬ回路２０がロック状態にあっても、スペクトラム拡散周波数変調の周波数上昇変調期間と周波数下降変調期間とにおける、基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとの間の位相差の絶対値のそれぞれは、一致しない場合がある。しかしながら、図６に示すアンロック検出回路３０Ｂは、スペクトラム拡散周波数変調の周期において、周波数下降変調時における所定のタイミングと、周波数上昇変調時における所定のタイミングによって定められる所定の観測期間において、ＰＬＬ回路２０がアンロック状態にあるか否かを判断する機能を有しているため、上述した特性を有するＰＬＬ回路２０に対しても、スペクトラム拡散周波数変調の変調極性に起因するアンロック状態の誤検出を、アンロック状態の検出精度を下げることなく、防止することができる。
【０１０３】
図９は、本発明の一実施形態に係るクロック生成回路におけるアンロック検出回路の構成の他の例を示す図である。即ち、本変形例のアンロック検出回路３０Ｃは、上記実施形態の構成において、遅延回路３８に対する入力信号を、上昇時検出同期信号ＲＵＰＬＳに代えて、下降時検出同期信号ＲＤＰＬＳとして構成される。
【０１０４】
アンロック検出回路３０Ｃにおいて、アンロック検出信号ＵＮＬＫは、上昇時カウント信号ＵＣＮＴに対する除算に用いる所定の値が例えば２である場合、基準クロックＲＥＦＣＬＫの周波数が周波数下降変調時において中心周波数となるタイミングで出力される。従って、本変形例にかかるクロック生成回路１は、ＰＬＬ回路２０がアンロック状態であるか否かを、周波数下降変調時の所定のタイミングから、周波数上昇変調時の所定のタイミングまでで示される所定の観測期間においてではなく、周波数上昇変調時の所定のタイミングから、周波数下降変調時の所定のタイミングまでで示される所定の観測期間において判断する。
【０１０５】
図１０は、本発明の一実施形態に係るクロック生成回路の概略構成の他の例を示す図である。即ち、本変形例のクロック生成回路１Ｄは、上記実施形態の構成において、タイミング検出回路３１に入力される信号を、位相比較器２１から出力される位相誤差信号ＵＰ及びＤＮに代えて、ＳＳＣＧ回路１０Ｄから出力される変調極性信号ＭＵＰ及びＭＤＮとするように構成される。
【０１０６】
ＳＳＣＧ回路１０Ｄは、入力クロックＩＮＣＬＫに対して、予め定められた変調プロファイルに基づいてスペクトラム拡散周波数変調を行い、該変調した信号を基準クロックＲＥＦＣＬＫとして、ＰＬＬ回路２０へ出力する。また、ＳＳＣＧ回路１０Ｄは、入力クロックＩＮＣＬＫに対するスペクトラム拡散周波数変調の極性を、変調極性信号ＭＵＰ及びＭＤＮとして、アンロック検出回路３０に出力する。具体的には、ＳＳＣＧ回路１０Ｄは、該周波数変調の極性が「正」である間、変調極性信号ＭＵＰを“Ｈ”として、変調極性信号ＭＤＮを“Ｌ”とする。また、ＳＳＣＧ回路１０Ｄは、該周波数変調の極性が「正」でない場合、変調極性信号ＭＵＰを“Ｌ”として、変調極性信号ＭＤＮを“Ｈ”とする。
【０１０７】
タイミング検出回路３１は、ＳＳＣＧ回路１０Ｄから入力される変調極性信号ＭＵＰ及びＭＤＮと、計数クロックＯＳＣＣＬＫとに基づいて、基準クロックＲＥＦＣＬＫに施されるスペクトラム拡散周波数変調における所定の観測期間を検出し、検出信号ＰＬＳとして、該信号を論理積回路３２に出力する。また、タイミング検出回路３１は、出力制御信号ＯＰＬＳに基づいて、上述したように、一部の構成要素の動作をリセットする。
【０１０８】
クロック生成回路１Ｄは、スペクトラム拡散の周波数変調を、ＰＬＬ回路２０で生成される位相誤差信号ＵＰ及びＤＮからでなくＳＳＣＧ回路１０Ｄから取得することによって、ＰＬＬ回路２０がアンロック状態であるか否かを判断するために、基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫのパルス数をカウントする所定の観測期間を、ＰＬＬ回路２０の状態によらず定めることができる。従って、本実施例に係るクロック生成回路１Ｄは、上述したようにＰＬＬ回路がアンロック状態にあって、スペクトラム拡散周波数変調の周波数上昇変調期間と周波数下降変調期間における基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとの間の位相差の絶対値のそれぞれが一致しない場合においても、該所定の観測期間を定めることができ、上述した実施形態と比較してより高精度なアンロック検出機能を実現する。
【０１０９】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【０１１０】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【０１１１】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【産業上の利用可能性】
【０１１２】
本発明は、ＭＯＳＦＥＴを用いた増幅器を含む半導体集積回路の分野に広く利用することができる。
【符号の説明】
【０１１３】
１…クロック生成回路
１０…ＳＳＣＧ回路
２０…ＰＬＬ回路
２１…位相比較器
２２…チャージポンプ回路
２３…ローパスフィルタ
２４…電圧制御発振回路
２５…分周器
３０…アンロック検出回路
３１…タイミング検出回路
３２，３３…論理積回路
３４…論理和回路
３５…基準クロックカウンタ
３６…帰還クロックカウンタ
３７…コンパレータ
３８…遅延回路
３９…分周器
４０，３１１，３１２，３１７，３１８…出力制御回路
３１３…下降時カウンタ
３１４…上昇時カウンタ
３１５，３１６…除算器
３１９，３２０…コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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