(57)【要約】【課題】回路規模の増大を抑えつつ、アナログ入力信号を増幅させてＡ／Ｄ変換を行うことを可能にする。【解決手段】入力された処理対象電圧が参照電圧よりも高いか否かを判定する判定部と、判定部の判定結果に応じて、入力された処理対象電圧から参照電圧を差し引いた差引電圧を出力する演算部と、演算部が出力した処理対象電圧又は差引電圧を増幅させ、増幅信号として出力する増幅部と、判定部及び演算部に対し、アナログ入力信号又は増幅信号のいずれを処理対象電圧として入力するかを切替える第１切替部と、判定部に対し、アナログ入力信号及び増幅信号のいずれか、又は参照電圧よりも低い電圧のいずれを処理対象電圧として入力するかを切替える第２切替部と、判定部が出力したデジタル値を上位ビットから結合させることにより、アナログ入力信号に対応するデジタル信号を出力する結合部とを有する。【選択図】図６
2015133543.tif 000002
【特許請求の範囲】
【請求項１】
入力された処理対象電圧が参照電圧よりも高いか否かを判定し、判定結果をデジタル値で出力する判定部と、
前記判定部に入力された処理対象電圧が前記参照電圧よりも高いと前記判定部が判定した場合には、入力された処理対象電圧から前記参照電圧を差し引いた差引電圧を出力し、前記判定部に入力された処理対象電圧が前記参照電圧以下であると前記判定部が判定した場合には、入力された処理対象電圧を出力する演算部と、
前記演算部が出力した処理対象電圧又は前記差引電圧を増幅させ、増幅信号として出力する増幅部と、
前記判定部及び前記演算部に対し、アナログ入力信号又は前記増幅信号のいずれを処理対象電圧として入力するかを切替える第１切替部と、
前記判定部に対し、前記アナログ入力信号及び前記増幅信号のいずれか、又は前記参照電圧よりも低い電圧のいずれを処理対象電圧として入力するかを切替える第２切替部と、
前記判定部が出力したデジタル値を上位ビットから結合させることにより、前記アナログ入力信号に対応するデジタル信号を出力する結合部と
を有することを特徴とするＡ／Ｄ変換器。
【請求項２】
前記増幅部の増幅率を切替える第３切替部をさらに有すること
を特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
少なくとも前記演算部の動作速度を切替える第４切替部をさらに有すること
を特徴とする請求項１又は２に記載のＡ／Ｄ変換器。
【請求項４】
前記アナログ入力信号を巡回させて予め定められた増幅率で前記増幅部が増幅させるまでの期間の一巡当たりの増幅率と、前記判定部に入力される処理対象電圧が前記参照電圧よりも低い電圧から前記増幅信号に切替わるように前記第２切替部が切替えた後の一巡当たりの増幅率とが異なるように、前記第１切替部、前記第２切替部及び前記第３切替部を制御する制御部をさらに有すること
を特徴とする請求項２に記載のＡ／Ｄ変換器。
【請求項５】
少なくとも前記第１切替部、前記第２切替部、前記結合部及び前記演算部をそれぞれクロックに基づいて動作させ、前記アナログ入力信号を巡回させて予め定められた増幅率で前記増幅部が増幅させるまでの期間のクロックの周波数が、前記判定部に入力される処理対象電圧が前記参照電圧よりも低い電圧から前記増幅信号に切替わるように前記第２切替部が切替えた後のクロックの周波数よりも高くなるよう制御する制御部をさらに有すること
を特徴とする請求項１乃至４のいずれか１項に記載のＡ／Ｄ変換器。
【請求項６】
前記制御部は、
前記アナログ入力信号を巡回させて予め定められた増幅率で前記増幅部が増幅させるように前記第１切替部の切替えを制御し、前記アナログ入力信号が予め定められた増幅率で増幅された後に、前記判定部に入力される処理対象電圧が前記参照電圧よりも低い電圧から前記増幅信号に切替わるように前記第２切替部の切替えを制御すること
を特徴とする請求項４又は５に記載のＡ／Ｄ変換器。
【請求項７】
前記制御部は、
所定の周期内に複数の異なるアナログ入力信号それぞれに対応する複数のデジタル信号を前記結合部が出力する場合、前記複数の異なるアナログ入力信号それぞれに対して予め定められた増幅率が異なっていても、前記複数の異なるアナログ入力信号を巡回させる回数がそれぞれ同じになるように前記第１切替部及び前記第２切替部それぞれの切替えを制御すること
を特徴とする請求項４乃至６のいずれか１項に記載のＡ／Ｄ変換器。
【請求項８】
前記制御部は、
前記結合部が出力するデジタル信号の上位側又は下位側をさらに選択して出力するよう制御すること
を特徴とする請求項４乃至７のいずれか１項に記載のＡ／Ｄ変換器。
【請求項９】
受光量に応じて画素毎に電荷を発生させる受光素子と、
前記受光素子が発生させた電荷量に対応する電圧を前記アナログ入力信号とする請求項１乃至８のいずれか１項に記載のＡ／Ｄ変換器と
を有することを特徴とする撮像素子。
【請求項１０】
請求項９に記載の撮像素子を有すること
を特徴とする画像読取装置。
【請求項１１】
請求項１０に記載の画像読取装置と、
前記画像読取装置が読取った画像データに基づく画像を形成する画像形成部と
を有することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器、撮像素子、画像読取装置及び画像形成装置に関する。
【背景技術】
【０００２】
リニアセンサとして使われているデバイスとして、ＣＣＤ（Charge  Coupled  Device）が知られている。ＣＣＤから出力されたアナログ信号は、後段ＩＣ内のＡ／Ｄ変換器によってデジタル信号に変換されるが、アナログ信号のレベルをＡ／Ｄ変換器の入力範囲に合わせるために、任意にゲインを制御できるＰＧＡ（プログラマブルゲインアンプ）が用いられている。
【０００３】
一方、近年はＣＣＤに代わるイメージセンサとして、ＣＭＯＳイメージセンサが多用されてきている。ＣＭＯＳイメージセンサは、一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能である。さらに、ＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった大きなメリットを持ち合わせている。また、ＣＭＯＳイメージセンサは、低消費電力化及び小型化が可能なことから、画素毎、又は複数画素毎にＰＧＡやＡ／Ｄ変換器（ＡＤＣ）を備えることも可能となっている。とくに近年では、様々なＡ／Ｄ変換が提案されている中で、１つのコンパレータ（１ビットＡ／Ｄ変換器）にアナログ信号を指定したビット数分巡回させてデジタル信号を出力する回路規模を抑えた巡回型Ａ／Ｄ変換器が公知となっている。
【０００４】
また、特許文献１には、画素アレイと、画素の列ごとに配置されたカラムＡＤＣと、変換結果を外部等へ出力するときに画素アレイの列方向の選択処理を行なう出力回路と、画素アレイの行方向の選択処理を行なう行選択回路とを備え、カラムＡＤＣがＰＧＡと縦列接続された巡回型ＡＤＣとを含む固体撮像装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＣＭＯＳリニアセンサでは、ＰＧＡやＡＤＣをカラム単位で設けようとすると、回路規模（チップサイズ）が増大してしまうという問題があった。さらに、ＰＧＡでは容量比によって増幅率を決めており、必要なゲイン範囲に応じて容量の規模が決まるため、ゲイン範囲が広いとその分ＰＧＡ１個当たりに接続される容量やスイッチが増加する。また、各カラムのＰＧＡが同様に構成されるため、ＰＧＡ回路の仕様次第では回路規模が増大しやすくなってしまう。
【０００６】
本発明は、上記に鑑みてなされたものであって、回路規模の増大を抑えつつ、アナログ入力信号を増幅させてＡ／Ｄ変換を行うことを可能にするＡ／Ｄ変換器、撮像素子、画像読取装置及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明は、入力された処理対象電圧が参照電圧よりも高いか否かを判定し、判定結果をデジタル値で出力する判定部と、前記判定部に入力された処理対象電圧が前記参照電圧よりも高いと前記判定部が判定した場合には、入力された処理対象電圧から前記参照電圧を差し引いた差引電圧を出力し、前記判定部に入力された処理対象電圧が前記参照電圧以下であると前記判定部が判定した場合には、入力された処理対象電圧を出力する演算部と、前記演算部が出力した処理対象電圧又は前記差引電圧を増幅させ、増幅信号として出力する増幅部と、前記判定部及び前記演算部に対し、アナログ入力信号又は前記増幅信号のいずれを処理対象電圧として入力するかを切替える第１切替部と、前記判定部に対し、前記アナログ入力信号及び前記増幅信号のいずれか、又は前記参照電圧よりも低い電圧のいずれを処理対象電圧として入力するかを切替える第２切替部と、前記判定部が出力したデジタル値を上位ビットから結合させることにより、前記アナログ入力信号に対応するデジタル信号を出力する結合部とを有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、回路規模の増大を抑えつつ、アナログ入力信号を増幅させてＡ／Ｄ変換を行うことを可能にすることができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、画像形成装置などに実装された撮像素子と周辺の構成を示す構成図である。
【図２】図２は、Ａ／Ｄ変換器の構成を示す構成図である。
【図３】図３は、撮像素子のカラムにおける動作を示すフローチャートである。
【図４】図４は、撮像素子のカラムにおける動作を示すタイミングチャートである。
【図５】図５は、画像形成装置などに実装された実施形態にかかる撮像素子及びその周辺の構成を示す構成図である。
【図６】図６は、Ａ／Ｄ変換器の構成を示す構成図である。
【図７】図７は、撮像素子のカラムにおける動作を示すフローチャートである。
【図８】図８は、撮像素子のカラムにおける動作を示すタイミングチャートである。
【図９】図９は、色毎に異なる増幅率が設定された場合の撮像素子の動作を示すタイミングチャートである。
【図１０】図１０は、制御部が行う制御を示すタイミングチャートである。
【図１１】図１１は、色毎に異なる増幅率が設定された場合の撮像素子の動作を示すタイミングチャートである。
【図１２】図１２は、Ａ／Ｄ変換器の第１変形例の構成を示す構成図である。
【図１３】図１３は、可変増幅部の構成例を示す構成図である。
【図１４】図１４は、Ａ／Ｄ変換器の第２変形例の構成を示す構成図である。
【図１５】図１５は、Ａ／Ｄ変換器を備えた撮像素子のカラムにおける動作例を示すタイミングチャートである。
【図１６】図１６は、撮像素子の他の動作例を示すタイミングチャートである。
【図１７】図１７は、画像読取装置を備えた画像形成装置の概要を示す図である。
【発明を実施するための形態】
【００１０】
まず、本発明がなされるに至った背景について説明する。図１は、例えば画像読取装置又は画像形成装置などに実装された撮像素子１０及びその周辺の構成を示す構成図である。撮像素子１０は、デジタル出力型のＣＭＯＳカラーリニアイメージセンサであり、ＣＰＵ１１の制御に応じて動作する。
【００１１】
図１に示すように、撮像素子１０は、例えば光電変換部１２、信号処理部１４及び制御部１６を有する。光電変換部１２は、Ｒ，Ｇ，Ｂの色毎にそれぞれ一方向に配列されたＮ個（１〜ｎ）の受光素子（フォトダイオード）１２０、１２２、１２４を有する。また、撮像素子１０は、Ｒ，Ｇ，Ｂの３つの受光素子１２０、１２２、１２４が１つのカラムに含まれ、カラム毎に光電変換した信号を出力するように構成されている。
【００１２】
信号処理部１４は、Ｎ個のＰＧＡ（Programmable  Gain  Amplifier）１４０、及びＮ個のＡ／Ｄ変換器（ＡＤＣ）２０を有し、光電変換部１２がカラム毎に出力するアナログ信号を増幅し、デジタル信号に変換して出力する。
【００１３】
光電変換部１２は、画素信号をリセットすることによってある電位にプリチャージされた信号（以下、黒レベルと称す）と、各受光素子１２０，１２２，１２４における光電変換によって得られた電荷に応じた信号（以下、信号レベルと称す）との２種類のアナログ信号を出力する。
【００１４】
画素信号（信号レベル、黒レベル）の取り出しには、相関二重サンプリング（Correlate  Double  Sampling）動作が行なわれるのが一般的である。各画素信号は、各Ａ／Ｄ変換器２０によってデジタル信号に変換される。ただし、同じような強さの光が撮像素子１０に照射された場合には、各画素から得られる画素信号の差が小さくなるため、撮像される画像が階調のない画像となってしまう。これを解消するために、Ａ／Ｄ変換器２０の前段にＰＧＡ１４０が設けられている。
【００１５】
図２は、Ａ／Ｄ変換器２０（ｎ番目）の構成を示す構成図である。図２に示すように、Ａ／Ｄ変換器２０は、判定部２００、演算部２０２、増幅部２０４、第１切替部２０６及びｂｉｔ結合部（結合部）２０８を有する巡回型のＡ／Ｄ変換器（巡回型ＡＤＣ）である。
【００１６】
判定部２００は、例えば１ｂｉｔＡＤＣ（１ｂｉｔＡ／Ｄ変換器）であり、比較器（コンパレータ）などによって構成される。判定部２００は、入力された処理対象電圧（ＡＤＣｉｎ）が参照電圧（Ｖｒｅｆ）よりも高いか否かを判定し、判定結果をデジタル値（０，１）で演算部２０２及びｂｉｔ結合部２０８に対して出力する。
【００１７】
演算部２０２は、１ｂｉｔＤＡＣ（１ｂｉｔＤ／Ａ変換器）２１０及び減算器２１２を有する。１ｂｉｔＤＡＣ２１０は、判定部２００から入力されるデジタル値（ＡＤＣｏｕｔ）をＤ／Ａ変換し、変換したアナログ信号（Ｖｄａｃ：Ｖｒｅｆ又は０Ｖ）を演算部２０２に対して出力する。減算器２１２は、入力された処理対象電圧（Ｖｉｎ）からアナログ信号（Ｖｄａｃ）を差し引き、差し引いた結果（差引電圧）を増幅部２０４に対して出力する。
【００１８】
つまり、演算部２０２は、判定部２００に入力された処理対象電圧（ＡＤＣｉｎ）が参照電圧（Ｖｒｅｆ）よりも高いと判定部２００が判定した場合には、入力された処理対象電圧（Ｖｉｎ）から参照電圧（Ｖｄａｃ＝Ｖｒｅｆ）を差し引いた差引電圧を出力し、判定部２００に入力された処理対象電圧（ＡＤＣｉｎ）が参照電圧（Ｖｒｅｆ）以下であると判定部２００が判定した場合には、入力された処理対象電圧（Ｖｉｎ）を出力する。
【００１９】
増幅部２０４は、増幅率が２倍に設定されたアンプであり、減算器２１２が出力した処理対象電圧（Ｖｉｎ）又は差引電圧（Ｖｉｎ−Ｖｒｅｆ）を２倍に増幅させ、増幅した信号を増幅信号（Ｖｆｂ）として第１切替部２０６へ出力する。増幅部２０４は、例えば内部に図示しない２つの容量Ｃ０,Ｃ１を有し、その容量比によって減算器２１２からのアナログ入力信号（Ｖｉｎ−Ｖｄａｃ）を増幅する。
【００２０】
第１切替部２０６は、例えば制御信号ＳＷｆｂに応じて動作するアナログスイッチであり、判定部２００及び演算部２０２に対し、アナログ入力信号（Ａｉｎ）又は増幅信号（Ｖｆｂ）のいずれを処理対象電圧として入力するかを切替える。
【００２１】
ｂｉｔ結合部２０８は、判定部２００が出力したデジタル値をビット選択信号ＢＩＴＳＥＬのアサート時に上位ビットから予め定められたビット数結合させることにより、アナログ入力信号（Ａｉｎ）に対応するデジタル信号（Ｄｏｕｔ）を出力する。
【００２２】
Ａ／Ｄ変換器２０は、制御部１６（図１）が出力するクロック（ＣＬＫ）に基づいて動作し、１画素信号の処理開始時に制御部１６が出力するＲＳＴに応じて初期化を行う。
【００２３】
次に、撮像素子１０の動作について説明する。図３は、撮像素子１０のｎ番目のカラムにおける動作例を示すフローチャートである。図４は、撮像素子１０のｎ番目のカラムにおける動作例を示すタイミングチャートである。
【００２４】
図３に示すように、まず、撮像素子１０は、ｎ番目のカラムの受光素子１２０，１２２，１２４のいずれかが出力し、ＰＧＡ１４０が増幅させたアナログ入力信号Ａｉｎ（ｎ）を、Ａ／Ｄ変換器２０に入力する（Ｓ３０１）。撮像素子１０は、ＡＤＣｉｎを１ｂｉｔＤＡＣ２１０に入力し、Ｖｉｎを減算器２１２に入力する（Ｓ３０２）。
【００２５】
判定部２００は、入力されるＡＤＣｉｎを参照電圧Ｖｒｅｆと比較し、ＡＤＣｉｎが参照電圧Ｖｒｅｆよりも高い場合（Ｓ３０３：Ｙｅｓ）にはＳ３０４の処理に進み、ＡＤＣｉｎが参照電圧Ｖｒｅｆ以下の場合（Ｓ３０３：Ｎｏ）にはＳ３０５の処理に進む。
【００２６】
Ａ／Ｄ変換器２０は、Ｓ３０４の処理において、判定部２００からデジタル値（ＡＤＣｏｕｔ）として１を出力し、ｂｉｔ結合部２０８及び１ｂｉｔＤＡＣ２１０にＡＤＣｏｕｔ＝１を入力する。
【００２７】
また、Ａ／Ｄ変換器２０は、Ｓ３０５の処理において、判定部２００からデジタル値（ＡＤＣｏｕｔ）として０を出力し、ｂｉｔ結合部２０８及び１ｂｉｔＤＡＣ２１０にＡＤＣｏｕｔ＝０を入力する。
【００２８】
１ｂｉｔＤＡＣ２１０は、Ｓ３０６の処理において、アナログ信号Ｖｄａｃ＝Ｖｒｅｆを出力し、減算器２１２に対して入力する。
【００２９】
１ｂｉｔＤＡＣ２１０は、Ｓ３０７の処理において、アナログ信号Ｖｄａｃ＝０を出力し、減算器２１２に対して入力する。
【００３０】
減算器２１２は、アナログ信号Ｖｉｎからアナログ信号Ｖｄａｃを差し引く（除去する）演算を行い、Ｖｉｎ−Ｖｄａｃを出力し、増幅部２０４に対して入力する（Ｓ３０８）。一方、ｂｉｔ結合部２０８は、複数のｂｉｔを結合（ｂｉｔ結合処理）する（Ｓ３０９）。また、ｂｉｔ結合部２０８は、予め定められた数の全てのｂｉｔで処理が完了したか否かを判定する（Ｓ３１０）。ｂｉｔ結合部２０８は、全てのｂｉｔで処理が完了したと判定した場合（Ｓ３１０：Ｙｅｓ）にはＳ３１３の処理に進み、全てのｂｉｔでは処理が完了していないと判定した場合（Ｓ３１０：Ｎｏ）にはＳ３１１の処理に進む。つまり、ｂｉｔ結合部２０８は、予め定められたｂｉｔ数のデジタル信号Ｄｏｕｔを出力可能になるまで（ＢＩＴＳＥＬがアサート期間）、上位ビットから下位ビットまでの各ＡＤＣｏｕｔを受入れる。
【００３１】
増幅部２０４は、減算器２１２から受入れた差引電圧（Ｖｉｎ−Ｖｄａｃ）を２倍に増幅させ、増幅信号（Ｖｆｂ＝２×（Ｖｉｎ−Ｖｄａｃ））を第１切替部２０６に対して出力する（Ｓ３１１）。
【００３２】
第１切替部２０６は、制御信号ＳＷｆｂ（＝１）によって切替えられ、増幅信号Ｖｆｂを入力Ｖｉｎにフィードバックさせる（Ｓ３１２）。
【００３３】
ｂｉｔ結合部２０８は、予め定められたｂｉｔ数のデジタル信号Ｄｏｕｔを出力可能になると（ＢＩＴＳＥＬのアサート期間が経過すると）、デジタル信号Ｄｏｕｔを出力する（Ｓ３１３）。例えば、Ａ／Ｄ変換器２０は、図４に示すように、ＡＤ１〜８のＡＤ変換期間のアナログ入力信号Ａｉｎに対応するデジタル信号Ｄｏｕｔ（ｎ）＝１１０００１１０（ｂ）＝１９８（ｄ）を出力する。
【００３４】
上述したように、撮像素子１０は、Ｒ，Ｇ，Ｂの３つの受光素子１２０，１２２，１２４を含むカラム毎にＰＧＡ１４０及びＡ／Ｄ変換器２０が設けられている。撮像素子１０は、画像読取装置に実装された場合には、受光後に主走査方向の１ラインを読取る期間中に各ＰＧＡ１４０及びＡ／Ｄ変換器２０が同時に動作する。また、撮像素子１０は、カラム毎にＰＧＡ１４０及びＡ／Ｄ変換器２０が設けられているので、主走査方向の１ラインの読取期間中にＲｅｄ→Ｇｒｅｅｎ→Ｂｌｕｅの各画素信号に対して順次に連続して処理を行う。
【００３５】
（実施形態）
次に、実施形態にかかる撮像素子１０ａについて説明する。図５は、例えば画像読取装置又は画像形成装置などに実装された実施形態にかかる撮像素子１０ａ及びその周辺の構成を示す構成図である。撮像素子１０ａは、デジタル出力型のＣＭＯＳカラーリニアイメージセンサであり、ＣＰＵ１１の制御に応じて動作する。以下、図１，２に示した構成部分と実質的に同じものには、同一の符号が付してある。
【００３６】
図５に示すように、撮像素子１０ａは、例えば光電変換部１２、信号処理部１４ａ及び制御部１６を有する。ＣＰＵ１１は、撮像素子１０ａ内に集積されてもよく、制御部１６と一体に構成されてもよい。また、撮像素子１０ａは、Ｒ，Ｇ，Ｂの３つの受光素子１２０、１２２、１２４が１つのカラムに含まれ、カラム毎に光電変換した信号を出力するように構成されている。信号処理部１４ａは、Ｎ個のＡ／Ｄ変換器（ＡＤＣ）２０ａを有し、光電変換部１２がカラム毎に出力するアナログ信号を増幅し、デジタル信号に変換して出力する。つまり、信号処理部１４ａには、ＰＧＡ１４０（図１）が設けられていない。
【００３７】
図６は、Ａ／Ｄ変換器２０ａ（ｎ番目）の構成を示す構成図である。図６に示すように、Ａ／Ｄ変換器２０ａは、判定部２００、演算部２０２、増幅部２０４、第１切替部２０６、ｂｉｔ結合部（結合部）２０８及び第２切替部２１４を有する巡回型のＡ／Ｄ変換器（巡回型ＡＤＣ）である。
【００３８】
第２切替部２１４は、例えば制御信号ＳＷａｄに応じて動作するアナログスイッチであり、判定部２００に対し、アナログ入力信号（Ａｉｎ）及び増幅信号（Ｖｆｂ）のいずれか、又は参照電圧（Ｖｒｅｆ）よりも低い固定電圧（Ｖｆ：フィードバック電圧）のいずれを処理対象電圧として入力するかを切替える。なお、Ａ／Ｄ変換器２０ａは、増幅部２０４が出力したＶｆｂを保持するサンプル・ホールド回路、及びＶｉｎを保持するサンプル・ホールド回路などが設けられてもよい。
【００３９】
次に、撮像素子１０ａの動作について説明する。図７は、撮像素子１０ａのｎ番目のカラムにおける動作例を示すフローチャートである。図８は、撮像素子１０ａのｎ番目のカラムにおける動作例を示すタイミングチャートである。なお、図７に示したＳ７０１〜Ｓ７０９の処理に続いて行われる各処理は、図３に示したＳ３０２〜Ｓ３１３の処理と同じである。
【００４０】
図７に示すように、まず、撮像素子１０ａは、ｎ番目のカラムの受光素子１２０，１２２，１２４のいずれかが出力したアナログ入力信号Ａｉｎ（ｎ）をＡ／Ｄ変換器２０ａに入力する（Ｓ７０１）。ここで、制御部１６が出力する制御信号ＳＷｆｂは、０にされる。
【００４１】
また、撮像素子１０ａは、制御部１６が出力する制御信号ＳＷａｄ（＝０）に応じて、第２切替部２１４が切替えを行う。ここで、第２切替部２１４は、固定電圧（Ｖｆ）側に接続され、判定部２００に入力される処理対象電圧（ＡＤＣｉｎ）が参照電圧（Ｖｒｅｆ）よりも低い固定電圧（Ｖｆ）となるように切替えを行う（Ｓ７０２）。固定電圧（Ｖｆ）が参照電圧（Ｖｒｅｆ）よりも電位が低いために、判定部２００は、ＡＤＣｏｕｔ＝０を出力し、１ｂｉｔＤＡＣ２１０に対して入力する（Ｓ７０３）。
【００４２】
よって、１ｂｉｔＤＡＣ２１０は、アナログ信号Ｖｄａｃ＝０を出力し、減算器２１２に対して入力する（Ｓ７０４）。このとき、ＢＩＴＳＥＬはネゲートされており、ｂｉｔ結合部２０８がディセーブルになっているために、ｂｉｔ結合部２０８に対する入力（０）は無視される（ｂｉｔ結合動作を行わない）。
【００４３】
減算器２１２は、Ｖｉｎ−Ｖｄａｃを算出するが、Ｖｄａｃが０であるため、結果的に減算を行なわずにＶｉｎを出力し、増幅部２０４に対して入力する（Ｓ７０５）。撮像素子１０ａは、アナログ入力信号（Ａｉｎ）が予め定められた増幅率で増幅されるまで、Ａｉｎを例えば予め定められた回数巡回させる。つまり、制御部１６が、Ａｉｎを予め定められた回数巡回させたか否か（ゲイン処理が完了したか否か）を判定する（Ｓ７０６）。制御部１６は、ゲイン処理が完了していないと判定した場合（Ｓ７０６：Ｎｏ）にはＳ７０７の処理に進み、ゲイン処理が完了したと判定した場合（Ｓ７０６：Ｙｅｓ）にはＳ７０９の処理に進む。
【００４４】
増幅部２０４は、減算器２１２から入力されたＶｉｎを２倍の増幅率で増幅させる。つまり、増幅部２０４は、Ｖｆｂ＝２×（Ｖｉｎ−０）を第１切替部２０６に対して出力する（Ｓ７０７）。第１切替部２０６は、増幅部２０４が出力したＶｆｂを減算器２１２に対するＶｉｎとするようにフィードバックさせる（Ｓ７０８）。ここで、再び増幅部２０４に増幅されたアナログ入力信号Ｖｉｎが入力されると、さらに２倍に増幅され、最終的に２のべき乗のゲインがかけられる。
【００４５】
上述したようにゲイン処理が完了すると、制御部１６は、制御信号ＳＷａｄを１にすることにより、ＡＤＣｉｎがＶｆからＶｉｎに切替わるように第２切替部２１４に切り替えさせる（Ｓ７０９）。ここで、撮像素子１０ａは、ＢＩＴＳＥＬをアサートにし、図３に示した処理と同様の処理を行い、増幅したアナログ入力信号Ｖｉｎに対して上位ｂｉｔ側からＡ／Ｄ変換を行う（図８：ＡＤ１〜８）。
【００４６】
図８に示した例では、Ａｉｎ（ｎ）として、図４に示したＡｉｎの１/８の入力を撮像素子１０ａに対して行っている。図８に示したように、撮像素子１０ａは、増幅期間としてＧ１〜３のサイクルでＡｉｎを巡回させて８倍の増幅を行っているため、最終的に図４に示したデジタル出力と同じＤｏｕｔ（ｎ）＝１１０００１１０（ｂ）＝１９８（ｄ）を出力する。
【００４７】
同様に、撮像素子１０ａは、次の画素（Ｒ→Ｇ→Ｂの順）にも同様の処理を行う。Ｒ，Ｇ，Ｂの画素それぞれに対する増幅率（ゲイン）が異なる場合、図８に示した増幅サイクルＧ＊（例えば＊＝１〜３）が異なる。図８に示した例では、Ｒｅｄの次の画素（Ｇｒｅｅｎ）についてはＧ１の１サイクルのみを使って２倍の増幅を行っている。よって、増幅期間のサイクル数Ｃを用いて増幅率を示すと、２Ｃ倍となる。
【００４８】
このように、撮像素子１０ａは、Ａ／Ｄ変換前に増幅部２０４を用いてアナログ入力信号Ａｉｎを増幅させるので、前段にＰＧＡが用いられることなくＡｉｎを増幅させてＡ／Ｄ変換を行うことができ、回路規模の増大を抑えることができる。
【００４９】
次に、画像読取装置において、撮像素子１０ａが主走査方向の１ラインを読取る期間内にＲ,Ｇ,Ｂの各画素の読取りを行う場合の動作について説明する。図９は、色毎に異なる増幅率（ゲイン）が設定された場合の撮像素子１０ａの動作を示すタイミングチャートである。図９（ａ），（ｂ）では、それぞれ色毎に増幅率の設定が異なっている。撮像素子１０ａは、主走査方向の１ラインを読取る期間（ＬＳＹＮＣ：ライン同期信号）中に、Ｒ→Ｇ→Ｂの順で画素毎に信号を増幅してＡ／Ｄ変換を行う。
【００５０】
図８に示した例では、ＲのＡｉｎ（ｎ）は８倍、ＧのＡｉｎ（ｎ）は２倍の増幅率で増幅され、増幅期間がそれぞれＧ１〜３（３サイクル）、Ｇ１（１サイクル）となっている。従って、１画素の処理に必要な増幅期間とＡ／Ｄ変換期間が増幅率の設定に応じて画素毎に異なることとなる。つまり、主走査方向の１ラインを読取る期間内にＲ,Ｇ,Ｂそれぞれのデジタル信号を出力するタイミングが、各色チャンネル毎の増幅率の設定によって異なってしまう。
【００５１】
例えば、図９に示した電源電圧＋Ｖｄｄのように、主走査方向の１ラインを読取る期間（ＬＳＹＮＣ：ライン同期信号）中の電源変動やノイズが発生していた場合、１ライン中のＡ／Ｄ変換タイミングが色毎に異なっていると、そのときの電源レベルやノイズレベルに応じて画像レベルに対する影響が色毎に異なる。従って、結果的にゲインの設定値に応じて画像レベルがリニアに変化せず、ノイズや電源変動への耐性が弱くなってしまうことがある。なお、図９においては、電源電圧の変動による影響を説明するために、１ラインの読取開始から終了まで線形に電源電圧が落ちていくランプ状の電源電圧の変動が例として用いられている。
【００５２】
例えば、図９（ａ），（ｂ）に示すように、色毎に異なるゲインが設定されている場合、Ａ／Ｄ変換のタイミング（Ａ／Ｄ変換に要する期間）が各色毎に異なり、電源電圧＋Ｖｄｄの変動による影響が色毎に変わってしまう。
【００５３】
図１０は、電源電圧＋Ｖｄｄの変動による影響が色毎に異なってしまうことを防止するために撮像素子１０ａの制御部１６が行う制御を示すタイミングチャートである。図１０に示した例と、図８に示した例とでは、ＧのＡｉｎ（ｎ）に対して同じ増幅率が設定されている。しかし、増幅率が同じであっても、増幅のためにＡｉｎを巡回させるサイクル数は、図８に示した例では１サイクルであり、図１０に示した例では４サイクルとなっている。
【００５４】
撮像素子１０ａは、色毎それぞれの増幅率にかかわらず、増幅のためにＡｉｎを巡回させるサイクル数が最大となる色のサイクル数に各色のサイクル数を合わせる。図１０に示した例では、４サイクル＝１６倍である。ここで、Ａ／Ｄ変換器２０ａは、その色の画素の信号に対する増幅に必要なサイクル数（図１０のＧでは１サイクル）以外のサイクルでは増幅を行わない。具体的には、図１０に示した例では、１画素期間（Green）の先頭でのＳＷｆｂのネゲート期間（撮像素子１０ａの入力側に接続）を３サイクル分（Ｇ１〜３）に長くしている。
【００５５】
よって、フィードバック電圧ＶｆｂがＶｉｎに反映されず、Ｖｉｎは入力されたＧのＡｉｎ（ｎ）を保持している状態となる。図１０に示した例では、ＧのＡｉｎ（ｎ）は、増幅率が２倍に設定されているため、Ｇ１〜Ｇ３サイクルまでは増幅されない。制御部１６がＧ４サイクルにおいてＳＷｆｂをアサート（フィードバック側に接続）することにより、ＧのＡｉｎ（ｎ）は、増幅が開始され、Ｇ４のサイクルで２倍となる。
【００５６】
このように、色毎に設定された増幅率に合わせて、制御部１６がＳＷｆｂの立ち上がりのタイミングを制御することにより、同じサイクル数でも増幅率を異ならせることが可能となる。つまり、撮像素子１０ａは、色毎に設定された増幅率にかかわらず、常に１ライン中の同じタイミングでＡ／Ｄ変換をＲ,Ｇ,Ｂそれぞれに対して実行することができる。よって、１ライン期間に電源変動があった場合でも、各色のチャンネル毎に設定された増幅率が異なることが、読取画像の品質に影響することを抑制することができる。
【００５７】
図１１は、制御部１６がＡｉｎの増幅期間のサイクル数を調整して、色毎に異なる増幅率が設定された場合の撮像素子１０ａの動作を示すタイミングチャートである。図１１（ａ），（ｂ）に示された各色に対する増幅率は、図９（ａ），（ｂ）に示された各色に対する増幅率と同じにされている。図１１に示された例では、色毎に異なる増幅率が設定されても、１ライン期間における色毎のＡ／Ｄ変換のタイミングが同じタイミングとなっている。
【００５８】
次に、Ａ／Ｄ変換器２０ａの第１変形例（Ａ／Ｄ変換器２０ｂ）について説明する。図１２は、Ａ／Ｄ変換器２０ａの第１変形例（Ａ／Ｄ変換器２０ｂ：ｎ番目）の構成を示す構成図である。図１２に示すように、Ａ／Ｄ変換器２０ｂは、判定部２００、演算部２０２、可変増幅部２０４ａ、第１切替部２０６、ｂｉｔ結合部２０８及び第２切替部２１４を有する巡回型のＡ／Ｄ変換器（巡回型ＡＤＣ）である。
【００５９】
図１３は、可変増幅部２０４ａの構成例を示す構成図である。可変増幅部２０４ａは、増幅部２１５及び利得切替部２１６を有する。利得切替部２１６は、容量Ｃ０，Ｃ１，Ｃ２及び切替スイッチ２１８を有し、例えば第３切替部を構成する。切替スイッチ２１８は、Ｃ２（≠０）の接続を制御信号ＳＷａｄに応じてオンオフするように切替える。
【００６０】
上述したように、増幅部２０４は、例えば内部に図示しない２つの容量Ｃ０,Ｃ１を有し、その容量比によって減算器２１２からのアナログ入力信号（Ｖｉｎ−Ｖｄａｃ）を増幅する。よって、増幅部２０４は、内部の容量比（Ｃ０／Ｃ１）が２となっている。
【００６１】
一方、可変増幅部２０４ａは、切替スイッチ２１８がオンになると、容量Ｃ２が接続され、増幅率が変化する。可変増幅部２０４ａは、増幅部２０４に容量Ｃ２と切替スイッチ２１８とを加えることによって構成可能である。容量Ｃ２及び切替スイッチ２１８は、外部のＰＧＡ（例えばＰＧＡ１４０：図１）に比べると、回路規模が極めて小さい。
【００６２】
図６に示したＡ／Ｄ変換器２０ａは、Ａｉｎを増幅させる動作（増幅期間）と、ＡｉｎをＡ／Ｄ変換する動作（ＡＤ変換期間）とを、制御部１６から入力される制御信号ＳＷａｄに応じて切替えている。図１２に示したＡ／Ｄ変換器２０ｂは、制御部１６から入力される制御信号ＳＷａｄに応じて切替スイッチ２１８（図１３）も切替える。Ａ／Ｄ変換器２０ｂは、切替スイッチ２１８がオンになると、Ｃ１とＣ２が並列になるため、容量比（増幅率）がＣ０／（Ｃ１＋Ｃ２）となり、増幅率が２倍以外の値となる。
【００６３】
よって、Ａ／Ｄ変換器２０ｂは、Ａｉｎの増幅期間における増幅部２１５の増幅率が２倍未満にされると、２のべき乗よりも細かい増加ステップで増幅率を上げていくことが可能となる。例えば、Ｃ０＝２、Ｃ１＝１、Ｃ２＝０.５であった場合、ＡＤ変換期間（切替スイッチ２１８：オフ）には２倍となる増幅率が、Ａｉｎの増幅期間（切替スイッチ２１８：オン）には２／１.５＝１.３３倍となる。つまり、Ａ／Ｄ変換器２０ｂは、１.３３のべき乗で増幅率の変更が可能となる。
【００６４】
次に、Ａ／Ｄ変換器２０ａの第２変形例（Ａ／Ｄ変換器２０ｃ）について説明する。図１４は、Ａ／Ｄ変換器２０ａの第２変形例（Ａ／Ｄ変換器２０ｃ：ｎ番目）の構成を示す構成図である。図１５は、Ａ／Ｄ変換器２０ｃを備えた撮像素子１０ａのｎ番目のカラムにおける動作例を示すタイミングチャートである。
【００６５】
図１４に示すように、Ａ／Ｄ変換器２０ｃは、判定部２００、演算部２０２、可変増幅部２０４ａ、第１切替部２０６、ｂｉｔ結合部２０８、第２切替部２１４及び速度切替部２２０を有する巡回型のＡ／Ｄ変換器（巡回型ＡＤＣ）である。速度切替部２２０は、例えば制御部１６などから入力される異なる２つの周波数のクロックを切替えて、Ａ／Ｄ変換器２０ｃを構成する各部にクロックをそれぞれ供給する第４切替部となっている。なお、速度切替部２２０は、異なる２つの周波数のクロックを入力される場合を例に説明したが、これに限定されない。例えば、速度切替部２２０は、ＰＬＬや分周回路などとトランジスタなどによって構成され、外部からの制御に応じてＡ／Ｄ変換器２０ｃ内で使用するクロックを切替えるように動作する切替回路であってもよい。即ち、速度切替部２２０は、ある１つのクロックと、当該速度切替部２２０が逓倍又は分周したクロックとを、外部からの制御に応じて切替えてもよい。
【００６６】
Ａ／Ｄ変換器２０ｃは、制御部１６から新たにクロック入力として、増幅動作用クロックＣＬＫｇａｉｎと、Ａ／Ｄ変換動作用クロックＣＬＫａｄｃとを受入れ、速度切替部２２０によって動作に使用するＣＬＫを選択する。クロックの周波数は、ＣＬＫｇａｉｎ>ＣＬＫａｄｃの関係がある。
【００６７】
Ａｉｎの増幅期間をＡＤ変換期間の前に加えると、その分１画素期間（増幅期間＋ＡＤ変換期間）が長くなる。しかし、撮像素子１０ａは、増幅期間では単純に可変増幅部２０４ａの出力を入力側（第１切替部２０６）へフィードバックさせるだけであるため、Ａ／Ｄ変換１ｂｉｔ当たりにかかる時間よりも短い時間で増幅動作をさせても問題ない。
【００６８】
よって、Ａ／Ｄ変換器２０ｃは、増幅期間には速度切替部２２０によりＣＬＫｇａｉｎを選択し、動作時のＣＬＫの周波数を高める。逆に、Ａ／Ｄ変換器２０ｃは、ＡＤ変換期間には速度切替部２２０によりＣＬＫａｄｃに切り替えて、増幅部２０４と同じ速度でＡＤ変換を行っていく。なお、速度切替部２２０は、制御信号ＳＷａｄに応じてＣＬＫの周波数を切替える。
【００６９】
なお、Ａ／Ｄ変換器２０ｃは、速度切替部２２０によらずにクロックの周波数を変更するように構成されてもよい。例えば、Ａ／Ｄ変換器２０ｃは、制御部１６などにＰＬＬが設けられて、異なる２つのクロックが切替えられてもよい。また、Ａ／Ｄ変換器２０ｃは、速度切替部２２０が設けられることなく、外部で周波数が異なる２つのクロックが切替えられても動作するように構成されてもよい。
【００７０】
また、図１５に示した例では、ＣＬＫｇａｉｎがＣＬＫａｄｃの２倍の周波数とされているが、Ａ／Ｄ変換器２０ｃは、可変増幅部２０４ａなどの入出力遅延や配線遅延を考慮して、クロックの周波数が設定されてもよい。
【００７１】
次に、撮像素子１０ａの他の動作例について説明する。図１６は、撮像素子１０ａの他の動作例を示すタイミングチャートである。なお、図１６に示した動作は、図１に示した撮像素子１０と同じ構成であっても可能である。
【００７２】
図１６に示すように、撮像素子１０ａは、まず、アナログ入力信号Ａｉｎを増幅させることなく、アナログ入力信号ＡｉｎのＡ／Ｄ変換を開始する。ここで、Ａ／Ｄ変換器２０ｃが８ｂｉｔ出力のＡ／Ｄ変換器である場合に、Ａ／Ｄ変換器２０ｃは、８ｂｉｔ目までの出力を終えても、Ａ／Ｄ変換を続ける（図１６ではＧ１〜４の＋４ｂｉｔ）。
【００７３】
よって、ｂｉｔ結合部２０８に入力される値は、図１６では１１０００１１０１１０１の１２ｂｉｔとなる。この１２ｂｉｔの数値は、上位８ｂｉｔを選択すれば、上述の例のように１１０００１１０＝１９８（ｄ）が得られ、８ｂｉｔのＡ／Ｄ変換と同じ結果となる。また、下位１ｂｉｔを足して選択された場合は、１１０００１１０１＝３９７（ｄ）となり、約２倍の出力となる。同様にさらに１ｂｉｔ追加していくと、１１０００１１０１１＝７９５（ｄ）（４倍）、１１０００１１０１１０＝１５９０（ｄ）（８倍）、１１０００１１０１１０１＝３１８１（ｄ）（１６倍）と、２のべき乗で増幅した状態と等価となる。
【００７４】
つまり、設定する増幅率に応じてＢＩＴＳＥＬのネゲートタイミングを１サイクル単位で変化させるように制御部１６が制御を行うと、増幅期間にアナログ入力信号Ａｉｎを増幅させることなく、増幅動作に相当する動作が可能となる。
【００７５】
なお、ＢＩＴＳＥＬのネゲートタイミングを上位ｂｉｔ側に持っていけば、増幅率を１／２,１／４,１／８・・・とする減衰動作も可能となる。また、図１６に示した動作では、画素信号の大きさによらず、結果的に増幅期間とＡＤ変換期間に要する時間が一定になるため、Ｒ，Ｇ，Ｂのチャンネル間で増幅期間とＡＤ変換期間が異なることもなく、１ラインの読取期間における電源変動の影響も低減される。
【００７６】
次に、実施形態にかかる撮像素子１０ａを有する画像読取装置を備えた画像形成装置について説明する。図１７は、例えば撮像素子１０ａを有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction  Peripheral）などである。
【００７７】
画像読取装置６０は、例えば撮像素子１０ａ、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、制御部１６が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。撮像素子１０ａは、ライン同期信号などに同期して、原稿からの反射光を受光して図示しない複数の受光素子が電荷を発生させて蓄積を開始する。そして、撮像素子１０ａは、ＡＤ変換等を行った後に、パラレルシリアル変換回路などを介して画像データを画像形成部７０に対して出力する。
【００７８】
画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。
【００７９】
処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ１１を有する。ＣＰＵ１１は、撮像素子１０ａなどの画像形成装置５０を構成する各部を制御する。また、ＣＰＵ１１（又は制御部１６）は、各受光素子が受光量に応じて電荷を発生させることを略同時に開始するよう制御する。
【００８０】
撮像素子１０ａは、ＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。
【００８１】
画像形成装置５０は、撮像素子１０ａを有する画像読取装置６０を備えているので、撮像素子１０ａの回路規模が抑えられるために画像読取装置６０の厚さを薄くすることができるため、コストダウン、小型化が可能となる。また、画像形成装置５０が小型化され、用紙の出力部が画像読取装置６０の直下に配置される場合等には、出力された用紙の取出しの容易性や、視認性が向上する。
【符号の説明】
【００８２】
１０、１０ａ  撮像素子
１１  ＣＰＵ
１２  光電変換部
１４、１４ａ  信号処理部
１６  制御部
２０、２０ａ、２０ｂ、２０ｃ  Ａ／Ｄ変換器
５０  画像形成装置
６０  画像読取装置
７０  画像形成部
１２０、１２２、１２４  受光素子
１４０  ＰＧＡ
２００  判定部
２０２  演算部
２０４  増幅部
２０４ａ  可変増幅部
２０６  第１切替部
２０８  ｂｉｔ結合部
２１０  １ｂｉｔＤＡＣ
２１２  減算器
２１４  第２切替部
２１５  増幅部
２１６  利得切替部
２１８  切替スイッチ
２２０  速度切替部
【先行技術文献】
【特許文献】
【００８３】
【特許文献１】特開２０１２−１１４６４１号公報
【図１】
2015133543.tif 000003
【図２】
2015133543.tif 000004
【図３】
2015133543.tif 000005
【図４】
2015133543.tif 000006
【図５】
2015133543.tif 000007
【図６】
2015133543.tif 000008
【図７】
2015133543.tif 000009
【図８】
2015133543.tif 000010
【図９】
2015133543.tif 000011
【図１０】
2015133543.tif 000012
【図１１】
2015133543.tif 000013
【図１２】
2015133543.tif 000014
【図１３】
2015133543.tif 000015
【図１４】
2015133543.tif 000016
【図１５】
2015133543.tif 000017
【図１６】
2015133543.tif 000018
【図１７】
2015133543.tif 000019