(57)【要約】【課題】素子の小型化の妨げにならずに開口部から露出する金属パターン表面の異常の発生を防止できる電子デバイスを提供する。【解決手段】半導体基板１上方に形成される絶縁膜５０、６３、６８と、半導体基板１の素子形成領域２に電気的に接続され、絶縁膜５０、６３、６８の第１開口部６３ｄ、６８ｄを通して露出される第１金属パターン６６ｄと、素子形成領域２の周囲で前記半導体基板１に電気的に接続され、絶縁膜５０、６３の第２開口部５０ｂ、６３ｂを通して露出される第２金属パターン６６ｂと、素子形成領域２の周囲で半導体基板１に電気的に接続され、絶縁膜５０の第３開口部５０ｃを通して露出され、第１、第２金属パターン６６ｂ、６６ｄの金属材料とはイオン化傾向の異なる金属材料から形成される第３金属パターンとを含む。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板の上方に形成される絶縁膜と、
前記半導体基板のうちの素子形成領域に電気的に接続され、前記絶縁膜の第１開口部を通して露出される第１金属パターンと、
前記素子形成領域の周囲で前記半導体基板に電気的に接続され、前記絶縁膜の第２開口部を通して露出される第２金属パターンと、
前記素子形成領域の周囲で前記半導体基板に電気的に接続され、前記絶縁膜の第３開口部を通して露出され、前記第１金属パターンの第１金属材料と前記第２金属パターンの第２金属材料とはイオン化傾向の異なる第３金属材料から形成される第３金属パターンと、を有することを特徴とする電子デバイス。
【請求項２】
前記第３金属材料のイオン化傾向は、前記第１金属材料及び前記第２金属材料のイオン化傾向より大きいことを特徴とする請求項１に記載の電子デバイス。
【請求項３】
半導体基板の上方に形成される絶縁膜と、前記半導体基板のうちの素子形成領域に電気的に接続され、前記絶縁膜の第１開口部を通して露出される第１金属パターンと、前記素子形成領域の周囲の領域で前記半導体基板に電気的に接続され、前記絶縁膜の第２開口部を通して露出される第２金属パターンと、前記素子形成領域の前記周囲の領域で前記半導体基板に電気的に接続され、前記絶縁膜の第３開口部を通して露出され、前記第１金属パターンの第１金属材料と前記第２金属パターンの第２金属材料とはイオン化傾向の異なる第３金属材料から形成される第３金属パターンの上に、感光性樹脂膜を形成する工程と、
前記感光性樹脂膜を露光する工程と、
現像液を使用して前記感光性樹脂膜を現像することにより、前記素子形成領域において前記感光性樹脂膜から前記第１金属パターンを露出する第４開口部を形成するとともに、前記素子形成領域の前記周囲の領域から前記感光性樹脂を除去する工程と、
前記第４の開口部から露出した前記第１金属パターンの上にバンプを形成する工程と、を有することを特徴とする電子デバイスの製造方法。
【請求項４】
前記感光性樹脂膜を現像した後に、前記半導体基板のうち前記素子形成領域の前記周囲の領域に切断機の刃を入れて前記素子形成領域をチップ状にするとともに前記第３金属パターンを除去する工程を有することを特徴とする請求項３に記載の電子デバイスの製造方法。
【請求項５】
前記素子形成領域の縁に沿った単位長さ当たりの前記第２金属パターンの総面積は、前記単位長さ当たりの前記第３金属パターンの総面積より大きいことを特徴とする請求項３又は請求項４に記載の電子デバイスの製造方法。
【請求項６】
前記第３金属パターンと前記前記第１金属パターンの距離は、前記第２金属パターンと前記第３金属パターンの距離以上であることを特徴とする請求項３又は請求項４に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス及びその製造方法に関する。
【背景技術】
【０００２】
固体撮像素子が形成される半導体基板の上に電極パッドを形成する際に、併せてダミー用の電極パッドを形成する構造が知られている。この場合、アルミニウム又はアルミニウム合金から形成される電極パッド、ダミー用の電極パッドのそれぞれを露出するパッド開口部は同時に形成される。
【０００３】
それらの電極パッドの素子全体に占める面積の割合は、ダミー用の電極パッドの露出面積分増加することになるので、パッド開口部の形成時に使用されるエッチング液、現像液等によって個々の電極パッドの表面に作用する電池効果は弱くなり、電極パッドの腐食が抑制される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２６９５９２号公報
【特許文献２】特開２００８−００４５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のような構造によれば、電極パッドの腐食を効果的に抑制しようとすると、パッド面積が大きくなって素子の小型化の妨げになる。また、ダミー用の電極パッドを形成する面積を十分確保できないときには電極パッドの腐食防止効果が弱くなる。
【０００６】
本発明の目的は、素子の小型化の妨げにならずに開口部から露出する金属パターン表面の異常の発生を防止できる電子デバイス及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本実施形態の１つの観点によれば、半導体基板の上方に形成される絶縁膜と、前記半導体基板のうちの素子形成領域に電気的に接続され、前記絶縁膜の第１開口部を通して露出される第１金属パターンと、前記素子形成領域の周囲で前記半導体基板に電気的に接続され、前記絶縁膜の第２開口部を通して露出される第２金属パターンと、前記素子形成領域の周囲で前記半導体基板に電気的に接続され、前記絶縁膜の第３開口部を通して露出され、前記第１金属パターンの第１金属材料と前記第２金属パターンの第２金属材料とはイオン化傾向の異なる第３金属材料から形成される第３金属パターンと、を有することを特徴とする電子デバイスが提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。
【発明の効果】
【０００８】
本実施形態によれば、素子の小型化の妨げにならずに開口部から露出する金属パターン表面の異常の発生を防止できる。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）、（ｂ）は、実施形態に係る電子デバイスが形成される半導体ウェハの一例を示す平面図と部分拡大平面図である。
【図２】図２（ａ）、（ｂ）は、実施形態に係る電子デバイスが形成される半導体ウェハにおける素子形成領域の一部とスクライブラインの一部を例示する断面図と平面図である。
【図３】図３は、実施形態に係る電子デバイスの多層配線構造を形成する工程を例示する断面図である。
【図４】図４は、実施形態に係る電子デバイスの多層配線構造を形成する工程を例示する断面図である。
【図５】図５は、実施形態に係る電子デバイスの多層配線構造を形成する工程を例示する断面図ある。
【図６】図６は、実施形態に係る電子デバイスの多層配線構造を形成する工程を例示する断面図である。
【図７】図７は、実施形態に係る電子デバイスの多層配線構造を形成する工程を例示する断面図である。
【図８】図８は、実施形態に係る電子デバイスの多層配線構造を形成する工程を例示する断面図ある。
【図９】図９は、実施形態に係る電子デバイスの多層配線構造を形成する工程を例示する断面図である。
【図１０】図１０は、実施形態に係る電子デバイスの多層配線構造を形成する工程を例示する断面図である。
【図１１】図１１は、実施形態に係る電子デバイスの多層配線構造を形成する工程を例示する断面図である。
【図１２】図１２（ａ）、（ｂ）は、実施形態に係る電子デバイスの多層配線構造を形成する工程を例示する平面図である。
【図１３】図１３は、実施形態に係る電子デバイスの変形例を示す平面図である。
【図１４】図１４は、実施形態に係る電子デバイスにおける試験用電極パッドと犠牲金属ターンの互いの面積の関係を示す平面図である。
【図１５】図１５は、実施形態に係る電子デバイスにおける実デバイス用電極パッドとモニタ素子の試験用電極パッドと犠牲金属パターンのそれぞれの半導体基板とのコンタクト部分の互いの距離の関係を示す平面図である。
【図１６】図１６は、比較例に係る電子デバイスを例示する断面図である。
【発明を実施するための形態】
【００１０】
以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
【００１１】
図１（ａ）は、本実施形態に係る電子デバイスが形成される半導体ウェハの平面図であり、図１（ｂ）はその一部を示す拡大平面図である。その半導体ウェハには、図２（a）、（ｂ）の断面図、平面図に例示するように、トランジスタ、コンタクト領域、モニタ素子等が形成され、さらに、図３の断面に示すように、半導体ウェハ上に多層配線構造が形成される。その後、図４〜図１１の断面図に示すように、半導体ウェハ上に電極パッド、バンプなどが形成され、その後に半導体ウェハが素子毎に分割される。
【００１２】
図１（ａ）、（ｂ）において、ウェハ状の半導体基板であるシリコン基板１には、面方向に複数の半導体装置形成領域２が縦横に配置されている。シリコン基板１において、複数の半導体装置形成領域２を区画する格子状の境界領域にはスクライブライン２０が配置されている。スクライブライン２０は、半導体装置形成領域２同士を互いに分離、分割するための切断装置、例えばダイシングソーの刃が入れられる領域を中央に有している。
【００１３】
半導体装置形成領域２には、まず、図２（ａ）、（ｂ）の断面図、平面図に示すように、ｐ型のシリコン基板１にＭＯＳトランジスタ、コンタクト領域等が形成される。なお、図２（ａ）は、図２（ｂ）のＩ−Ｉ線に沿った断面を示している。
【００１４】
ｐ型のシリコン基板１のうち半導体装置（素子）形成領域２の一部にはＰウェル３が形成されている。Ｐウェル３は、レジストパターン（不図示）をマスクに使用してシリコン基板１にｐ型不純物、例えばホウ素をイオン注入することにより形成される。Ｐウェル３では、素子分離絶縁膜４ａにより周囲が区画される活性領域５とコンタクト領域１１が隣接して配置されている。素子分離絶縁膜４ａは、本実施形態では、シリコン基板１の上部に凹部を形成し、その中に絶縁膜を埋め込んだ構造のシャロートレンチアイソレーション（ＳＴＩ）を採用する。なお、素子分離絶縁膜４として、熱酸化により形成されるＬＯＣＯＳ(local oxidation of silicon)を採用してもよい。
【００１５】
活性領域５には、ゲート絶縁膜６を介してゲート電極７が形成され、その両側のＰウェル３内にはｎ型不純物イオン注入により低不純物濃度のｎ型エクステンション領域８ａ、８ｂが形成されている。ゲート電極７は、例えばポリシリコン膜をパターニングすることにより形成される。また、ゲート電極７の側壁には絶縁性のサイドウォール１３が形成されている。さらに、ゲート電極７及びサイドウォール１３が形成された領域の両側には、ｎ型不純物イオン注入によりｎ型高濃度不純物領域８ｃ、８ｄが形成されている。
【００１６】
これにより、ゲート電極７の両側では、ｎ型エクステンション領域８ａ、８ｂとｎ型高濃度不純物領域８ｃ、８ｄが接続され、ｎ型ソース／ドレイン領域９ｓ、９ｄとなる。また、ゲート電極７とその両側のｎ型高濃度不純物領域８ｃ、８ｄの各々の表層にはシリサイド層１０ａ、１０ｂ、１０ｃが形成されている。
【００１７】
また、Ｐウェル３内のコンタクト領域１１には、Ｐウェル３より高濃度のｐ型不純物のｐ型コンタクト領域１２がイオン注入により形成され、その表層にはシリサイド層１０ｄが形成されている。
【００１８】
半導体装置形成領域２では、上記のようなゲート電極７、ｎ型ソース／ドレイン領域９ｓ、９ｄ、Ｐウェル３などから実デバイス用のｎ型ＭＯＳトランジスタＴ１１が形成される。なお、半導体装置形成領域２では、ｎ型ＭＯＳトランジスタＴ１１だけが形成されるのではなく、その他のｎ型ＭＯＳトランジスタ（不図示）、ｐ型ＭＯＳトランジスタ（不図示）などの能動素子や、抵抗、キャパシタなどの受動素子が形成されてもよい。
【００１９】
シリコン基板１のスクライブライン２０は予め定められた幅を有し、その領域内には、半導体装置形成領域２との境界から近い順に例えば第１、第２及び第３のＰウェル２２ａ、２２ｂ、２２ｃが形成されている。第１、第２及び第３のＰウェル２２ａ、２２ｂ、２２ｃは、レジストパターン（不図示）を使用するｐ型不純物のイオン注入により互いに分離して形成される。
【００２０】
第１のＰウェル２２ａは、図１（ｂ）に示すように、その上方に形成される後述のシールリング６１が電気的に接続される領域であり、また、第２のＰウェル２２ｂは、その上方に形成される後述のクラックストッパ６２が電気的に接続される領域である。シールリング６１とクラックストッパ６２は、例えば半導体装置形成領域２を囲む枠形状を有している。従って、第１、第２のＰウェル２２ａ、２２ｂは、半導体装置形成領域２の周囲を二重に囲む形状に形成されてもよい。また、第３のＰウェル２２ｃは、モニタ素子、例えばＭＯＳトランジスタが少なくとも１つ形成される領域であり、トランジスタ形成用の活性領域２３ａとコンタクト領域２３ｂを有している。
【００２１】
シリコン基板１内には、第１〜第３のＰウェル２２ａ、２２ｂ、２２ｃを囲む素子分離絶縁膜４ｂ、例えばＳＴＩが形成されている。また、第３のＰウェル２２ｃのうち、活性領域２３ａとコンタクト領域２３ｂの間にも素子分離絶縁膜４ｃが形成されている。スクライブライン２０における素子分離絶縁膜４ｂ、４ｃは、半導体装置形成領域２内の素子分離絶縁膜４ａと同じ方法により形成される。
【００２２】
第３のＰウェル２２ｃの活性領域２３ａの上には、ゲート絶縁膜２６を介してゲート電極２７が形成され、その両側の第３のＰウェル２２ｃ内には、イオン注入により低不純物濃度のｎ型エクステンション領域２８ａ、２８ｂが形成されている。ゲート電極２７は、例えばポリシリコン膜をパターニングすることにより形成される。また、ゲート電極２７の側壁には絶縁性のサイドウォール３３が形成されている。さらに、ゲート電極２７及びサイドウォール３３を含む領域の両側には、ｎ型高濃度不純物領域２８ｃ、２８ｄがイオン注入により形成されている。
【００２３】
これにより、ゲート電極２７の両側では、ｎ型エクステンション領域２８ａ、２８ｂとｎ型高濃度不純物領域２８ｃ、２８ｄが接続され、ｎ型ソース／ドレイン領域２９ｓ、２９ｄが形成されている。また、ゲート電極２７とその両側のｎ型高不純物領域２８ｃ、２８ｄの表層にはそれぞれシリサイド層３０ａ、３０ｂ、３０ｃが形成されている。
【００２４】
また、第３のＰウェル２２ｃ内のコンタクト領域２３ｂには、第３のＰウェル２２ｃよりも高不純物濃度のｐ型コンタクト領域３２がイオン注入により形成され、その表層にはシリサイド層３０ｄが形成されている。なお、スクライブライン２０内のシリサイド層３０ａ、３０ｂ、３０ｃ、３０ｄは、半導体装置形成領域２内のシリサイド層１０ａ、１０ｂ、１０ｃと同時に形成されてもよい。
【００２５】
上記のようなゲート電極２７、ｎ型ソース／ドレイン領域２９ｓ、２９ｄ、第３のＰウェル２２ｃなどによりモニタ素子であるｎ型ＭＯＳトランジスタＴ２１が形成される。なお、スクライブライン２０内においては、ｎ型ＭＯＳトランジスタＴ２１だけが形成されるのではなく、その他のｎ型ＭＯＳトランジスタ（不図示）、ｐ型ＭＯＳトランジスタ（不図示）など、その他のモニタ素子が形成されてもよい。
【００２６】
上記のようにｎ型ＭＯＳトランジスタＴ１１、Ｔ２１、ｐ型コンタクト領域１２、３２などが形成されたシリコン基板１上には、図３に示すように、多層配線構造が形成される。多層配線構造の配線は、ダマシン法やデュアルダマシン法により形成される。
【００２７】
多層配線構造として、まず、シリコン基板１の上に第１層間絶縁膜３７が形成され、これによりｎ型ＭＯＳトランジスタＴ１１、Ｔ２１、ｐ型コンタクト領域１２、３２などが覆われる。第１層間絶縁膜３７として、例えば酸化シリコン膜がＣＶＤ法により形成され、その表面は例えば化学機械研磨（ＣＭＰ）により平坦化される。
【００２８】
次に、半導体装置形成領域２内のｎ型ＭＯＳトランジスタＴ１１のゲート電極７とｎ型ソース／ドレイン領域９ｓ、９ｄとｐ型コンタクト領域１２の表面のシリサイド層１０ａ〜１０ｄの上にコンタクトホールを形成する。同時に、スクライブライン２０内のｎ型ＭＯＳトランジスタＴ２１のゲート電極２７とｎ型ソース／ドレイン領域２９ｓ、２９ｄとｐ型コンタクト領域３２のそれぞれの表面のシリサイド層３０ａ〜３０ｄの上と、第１、第２のＰウェル２２ａ、２２ｂの上にコンタクトホールを形成する。第１、第２のＰウェル２２ａ、２２ｂ上の各コンタクトホールは、例えば、半導体装置形成領域２を囲む領域の１つ又は複数の位置か全体に形成される。その後に、それらのコンタクトホール内に導電性プラグ３５ａ〜３５ｄ、３６ａ〜３６ｆを形成する。導電性プラグ３５ａ〜３５ｄ、３６ａ〜３６ｆは、コンタクトホール内に例えば窒化チタン膜、タングステン膜を形成す
ることにより形成される。なお、第１層間絶縁膜３７の上面に形成されるタングステン膜と窒化チタン膜は、例えばＣＭＰ法により除去される。
【００２９】
次に、第１層間絶縁膜３７の上に、第２層間絶縁膜３８と保護絶縁膜３９を順に形成する。第２層間絶縁膜３８として酸化シリコン膜より低誘電率の例えば炭化酸化シリコン（ＳｉＯＣ）膜がＣＶＤ法により形成され、保護絶縁膜３９として、例えばＳｉＣ膜がＣＶＤ法により形成される。この後、フォトリソグラフィとエッチングを用いて保護絶縁膜３９と第２層間絶縁膜３８をパターニングする。
【００３０】
これにより、半導体装置形成領域２内の導電性プラグ３５ａ〜３５ｄの上を通る複数の一層目配線溝と、スクライブライン２０内の導電性プラグ３６ａ〜３６ｆの上を通る複数の一層目配線溝と一層目環状溝を形成する。一層目環状溝は、半導体装置形成領域２を外側に二重に囲む第１、第２のＰウェル２２ａ、２２ｂのそれぞれの上に二重環状に形成され、第１、第２のＰウェル２２ａ、２２ｂ上の導電性プラグ３６ｅ、３６ｆの各々に接続される。その後に、それらの溝内に銅を充填する。これにより半導体装置形成領域２内の一層目配線溝内には一層目銅配線５１ａ〜５１ｄがダマシン法により形成される。また、スクライブライン２０内では、半導体装置形成領域２を二重に囲む環状の一層目銅パターン５１ｅ、５１ｆと、それより外側に一層目銅配線５１ｇ〜５１ｊがダマシン法により形成される。
【００３１】
これにより、半導体装置形成領域２内のＭＯＳトランジスタＴ１１のゲート電極７、ｎ型ソース／ドレイン領域９ｓ、９ｄのそれぞれには導電性プラグ３５ａ、３５ｂ、３５ｃを介して一層目配線５１ａ、５１ｂ、５１ｃが接続される。また、ｎ型コンタクト領域１２には導電性プラグ３５ｄを介して一層目配線５１ｄが電気的に接続される。
【００３２】
また、スクライブライン２０内のｐ型ＭＯＳトランジスタＴ２１のゲート電極２７、ｎ型ソース／ドレイン領域２９ｓ、２９ｄのそれぞれの上には導電性プラグ３６ａ、３６ｂ、３６ｃを介して一層目配線５１ｈ〜５１ｊが接続される。また、ｐ型コンタクト領域３２には、導電性プラグ３６ｄを介して一層目銅配線５１ｇが接続される。同時に、スクライブライン２０内の第１、第２のＰウェル２２ａ、２２ｂのそれぞれの上方には、導電性プラグ３６ｅ、３６ｆを介して環状の一層目銅パターン５１ｅ、５１ｆが電気的に接続される。
【００３３】
一層目銅配線５１ａ〜５１ｄ、５１ｇ〜５１ｊと環状の一層目銅パターン５１ｅ、５１ｆの形成方法として、例えば次の方法を採用する。
【００３４】
まず、第２層間絶縁膜３８及び保護絶縁膜３９の上面とそれらの中の一層目配線溝、一層目環状溝の内面の上に、銅拡散防止導電膜として例えばチタン膜をスパッタ法により形成し、その後に銅シード膜をスパッタ法により形成する。続いて、銅シード層を電極に用いて電解めっき法により銅膜を一層目配線溝内と一層目環状溝内に充填する。その後、保護絶縁膜３９上に形成された銅拡散防止導電膜、銅シード層及び銅膜をＣＭＰにより除去する。
【００３５】
このようなダマシン法によれば、一層目配線溝内に残された銅膜等は上記の一層目銅配線５１ａ〜５１ｄ、５１ｇ〜５１ｊとなり、一層目環状溝内に残された銅膜等は環状の一層目銅パターン５１ｅ、５１ｆとして使用される。
【００３６】
次に、保護絶縁膜３９と一層目銅配線５１ａ〜５１ｄ、５１ｇ〜５１ｊ、一層目銅パターン５１ｅ、５１ｆの上に、第１バリア絶縁膜４０、第３層間絶縁膜４１を順に形成する。
【００３７】
第１バリア絶縁膜４０は、銅の拡散を防止する膜であり、窒化シリコン膜、炭化シリコン（ＳｉＣ）膜などをスパッタ法、ＣＶＤ法などにより形成する。また、第３層間絶縁膜４１として例えばＳｉＯＣ膜、ＳｉＣ膜のいずれかをＣＶＤ法により形成する。第３層間絶縁膜４１の上層部として、研磨ストッパー層となる窒化シリコン層を形成してもよい。なお、後述するバリア絶縁膜４２、４４、４６は第１バリア絶縁膜４０と同様な材料により形成され、後述する層間絶縁膜４３、４５、４７は第３層間絶縁膜４１と同様な材料により形成される。
【００３８】
次に、第３層間絶縁膜４１と第１バリア絶縁膜４０のうち、半導体装置形成領域２におけるｐ型コンタクト領域１２などの上方の一層目銅配線５２ａの上に、一層目のビアホールを形成し、ビアホールから一層目配線５１ａの一部を露出させる。その後、一層目のビアホールに繋がる二層目の配線溝を第３層間絶縁膜４１の上層部に形成する。ビアホールと配線溝は、後述するものも含めてフォトリソグラフィとエッチングを使用することにより形成される。
【００３９】
その後に、一層目のビアホールと二層目の配線溝の中に、銅拡散防止導電膜、銅シード膜を順に形成した後、銅シード膜の上に電解めっき法により銅膜を形成し、さらにそれらの膜を第２層間絶縁膜４１上からＣＭＰ法により除去する。これにより一層目のビアホール及び二層目の配線溝内に残された銅膜などから一層目ビアを含む二層目銅配線５２ｄをデュアルダマシン法により形成する。なお、以下の例も含めて、銅拡散防止導電膜として例えば窒化チタン、窒化タンタルなどの導電膜を形成する。
【００４０】
これと同様な方法により、第３層間絶縁膜４１及び第１エッチストップ層４０のうちスクライブライン２０における第１、第２のＰウェル２２ａ、２２ｂの上方の環状の一層目銅パターン５１ｅ、５１ｆ上に重なる環状の二層目銅パターン５２ａ、５２ｂを一層目ビアとともにデュアルダマシン法により形成する。同様に、スクライブライン２０におけるｐ型コンタクト領域３２などの上の一層目配線５１ｇの上にも一層目ビアを有する二層目銅配線５２ｃをデュアルダマシン法により形成し、同時に、他の一層目配線５１ｈ、５１ｉ、５１ｊの上にも二層目銅配線（不図示）を形成する。
【００４１】
次に、二層目銅配線５２ｃ、５２ｄ、二層目銅パターン５２ａ、５２ｂ及び第３層間絶縁膜４１の上に、第２バリア絶縁膜４２、第４層間絶縁膜４３を形成する。その後に、上記と同じ方法によって第２バリア絶縁膜４２、第４層間絶縁膜４３のうち半導体装置形成領域２にビア付きの三層目銅配線５３ｄをデュアルダマシン法により形成する。また、上記と同じ方法によって第２バリア絶縁膜４２、第４層間絶縁膜４３のうちスクライブライン２０内の領域に、ビア付きの三層目銅配線５３ｃを二層目銅配線５２ｃの上にデュアルダマシン法により形成し、同時に、ビア付きの環状の三層目銅パターン５３ｃ、５３ｂを環状の二層目銅パターン５２ａ、５２ｂの上に形成する。
【００４２】
次に、三層目銅配線５３ａ、５３ｄ、三層目銅パターン５３ｂ、５３ｃ及び第４層間絶縁膜４３の上に、第３バリア絶縁膜４４、第５層間絶縁膜４５を形成する。更に、第３バリア絶縁膜４４、第５層間絶縁膜４５の中に三層目銅配線５３ｃ、５３ｄ、環状の三層目銅パターン５３ａ、５３ｂの各々に接続するビア付き四層目銅配線５４ｃ、５４ｄとビア付き環状の四層目銅パターン５４ａ、５４ｂをデュアルダマシン法で形成する。
【００４３】
次に、四層目銅配線５４ａ、５４ｄ、四層目銅パターン５４ｂ、５４ｃ及び第５層間絶縁膜４５の上に、第４バリア絶縁膜４６、第６層間絶縁膜４７を形成する。更に、第４バリア絶縁膜４６、第６層間絶縁膜４７の中に四層目銅配線５４ｃ、５４ｄ、四層目銅パターン５４ａ、５４ｂの各々に接続するビア付き五層目銅配線５５ｃ、５５ｄとビア付き環
状の五層目銅パターン５５ａ、５５ｂをデュアルダマシン法で形成する。
【００４４】
これにより、半導体装置形成領域２では、ｐ型コンタクト領域１２の表面のシリサイド層１０ｄ上に、導電性プラグ３５ｄを介して、一層目〜五層目配線５１ｄ〜５５ｄが厚さ方向に電気的に接続される。また、スクライブライン２０では、ｐ型コンタクト領域３２の表面のシリサイド層３０ｄ上に導電性プラグ３６ｄを介して一層目〜五層目配線５１ｇ、５２ｃ〜５５ｃが厚さ方向に電気的に接続される。更に、第１のＰウェル２２ａの上に導電性プラグ３６ｅを介して環状の一層目〜五層目銅パターン５１ｅ、５２ａ〜５５ａが電気的に接続される。また、第２のＰウェル２２ｂの上に導電性プラグ３６ｆを介して環状の一層目〜五層目銅パターン５１ｆ、５２ｂ〜５５ｂが電気的に接続される。
【００４５】
次に、五層目銅配線５５ｃ、５５ｄ、五層目銅パターン５５ａ、５５ｂ及び第６層間絶縁膜４７等の上に、第５バリア絶縁膜４８、第７層間絶縁膜４９を形成する。その後に、フォトリソグラフィとエッチングを用い、第５バリア絶縁膜４８、第７層間絶縁膜４９をパターニングする。これにより、五層目銅配線５５ｃ、５５ｄを露出する開口部を形成し、さらに環状の五層目銅パターン５５ａ、５５ｂを露出する環状の開口部を形成する。
【００４６】
次に、それらの開口部内と第５バリア絶縁膜４８、第７層間絶縁膜４９などの上にアルミニウムを主導体層とする金属膜を形成した後に、その金属膜をフォトリソグラフィとエッチングを用いてパターニングする。これにより、半導体形成領域２では五層目銅配線５５ｄ上の開口部内とその周辺にアルミニウム製の金属パッド５６ｄを形成する。特に図示しないが、半導体装置形成領域２において金属パッド５６ｄは複数形成される。これと同時に、スクライブライン２０における第１、第２のＰウェル２２ａ、２２ｂの上方の環状の五層目銅パターン５５ａ、５５ｂに環状の開口部を通して接続される環状の金属パターン５６ａ、５６ｂを形成する。同時に、スクライブライン２０において、ｐ型コンタクト領域３２の上方の五層目銅配線５５ｃ上の開口部内とその周辺の第７層間絶縁膜４９上にアルミニウム製の試験用電極パッド５６ｃとなる金属パターンを形成する。
【００４７】
これにより、スクライブライン２では、第１のＰウェル２２ａの上面に、導電性プラグ３６ｅを介して環状の一層目〜五層目銅パターン５１ｅ、５２ａ〜５５ａ及び金属パターン５６ａが厚さ方向に電気的に接続され、積層される。この積層構造はシールリング６１として使用される。シールリング６１は、図１（ｂ）に示したように、スクライブライン２０のうちモニタ素子より半導体装置形成領域２に近い領域に形成される。これにより、シールリング６１は、半導体装置形成領域２を囲むことにより、外部からの半導体装置形成領域２への水分の侵入やスクライブライン２中央寄りに沿った切断時のクラックの伸びを阻止する障壁としての機能を有する。
【００４８】
また、スクライブライン２では、第２のＰウェル２２ｂの上に、導電性プラグ３６ｆを介して環状の一層目〜五層目銅パターン５１ｆ、５２ｂ〜５５ｂ及び金属パターン５６ｂが厚さ方向に電気的に接続され、積層されている。この積層構造は、環状のクラックストッパ６２として使用される。クラックストッパ６２は、図１（ｂ）に示したように、モニタ素子より半導体装置形成領域２に近く、かつシールリング６１を囲むように環状に形成される。これにより、クラックストッパ６２は、スクライブライン２０に沿ってシリコン基板１を切断する際に、半導体装置２に向けてクラックが伸びることを防止する機能を有する。
【００４９】
また、スクライブライン２では、ｐ型コンタクト領域３２上に、シリサイド層３０ｄ、導電性プラグ３６ｄ、一層目〜五層目銅配線５１ｇ、５２ｃ〜５５ｃを介して試験用電極パッド５６ｃが厚さ方向に電気的に接続され、試験用端子の１つとして使用される。なお、モニタ素子であるｎ型ＭＯＳトランジスタＴ２１のゲート電極２７、ｎ型ソース／ドレ
イン領域２９ｓ、２９ｄの上にも銅配線（不図示）、試験用電極パッド（不図示）が積層される。
【００５０】
次に、図４に例示するように、第７層間絶縁膜４９、金属パッド５６ｄ、金属パターン５６ａ、５６ｂ及び試験用電極パッド５６ｃの上に、保護絶縁膜５０として例えば窒化シリコン膜をＣＶＤ法により形成する。その後、フォトリソグラフィとエッチングにより保護絶縁膜５０をパターニングする。これにより、スクライブライン２０内の環状のクラックストッパ６２の上部の金属パターン５６ｂと試験用電極パッド５６ｃと半導体装置形成領域２内の金属パッド５６ｄのそれぞれの上に開口部５０ｂ、５０ｃ、５０ｄを形成する。なお、半導体装置形成領域２とクラックストッパ６２の間の領域に形成されたシールリング６１は保護絶縁膜５０に覆われた状態として説明する。
【００５１】
次に、図５に例示するように、保護絶縁膜５０の上と開口部５０ｂ、５０ｃ、５０ｄ内に、第１被覆絶縁膜６３として第１感光性樹脂、例えば感光性ポリイミドを塗布した後に、第１感光性樹脂に露光、現像等を施す。これにより、半導体装置形成領域２では、金属パッド５６ｄを露出する開口部５０ｄの上に上側の開口部６３ｄが形成され、それ以外の領域は第１被覆絶縁膜６３に覆われる。また、スクライブライン２では、環状のクラックストッパ６２上の環状の開口部５０ｂのシールリング寄りとモニタ素子寄りの両方の周囲に第１被覆絶縁膜６３が残され、それ以外の領域では除去される。また、保護絶縁膜５０のうち環状のクラックストッパ６２の上部の環状の金属パターン５６ｂを露出する環状の開口部５０ｂの上には、環状の上側の開口部６３ｂが第１被覆絶縁膜６３に形成される。
【００５２】
次に、図６に例示するように、半導体装置形成領域２における第１被覆絶縁膜６３の上面と開口部６３ｄ、５０ｄの内面に、銅拡散防止導電膜６４と銅シード膜６５をスパッタ法により形成する。銅拡散防止導電膜６４として例えばチタン膜を形成する。同時に、スクライブライン２０の第１被覆絶縁膜６３、保護絶縁膜５０の上面と開口部６３ｂ、５０ｂの内面に、銅拡散防止導電膜６４と銅シード膜６５を形成する。その後、銅シート膜６５の上にフォトレジスト６７を塗布し、これに露光、現像等を施す。これにより、半導体装置形成領域２において、開口部６３ｄ、５０ｄ内で露出する金属パッド５６ｄから引出される配線形成用開口部６７ｄをフォトレジスト６７内に形成する。これと同時に、スクライブライン２０では、環状のクラックストッパ６２の上の環状の開口部６３ｂ、５０ｂの中とその周囲の第１被覆絶縁膜６３を露出させる環状の犠牲パターン形成用開口部６７ｂをフォトレジスト６７内に形成する。
【００５３】
次に、銅拡散防止導電膜６４と銅シード膜６５を電極として使用する電解めっき法により配線形成用開口部６７ｄ内と犠牲パターン形成用開口部６７ｂ内にそれぞれ銅を形成する。これにより、半導体装置形成領域２の配線形成用開口６７ｄ内には金属パッド５６ｄから引き出される金属パターンである銅製の引出配線６６ｄが形成される。また、スクライブライン２の環状の犠牲パターン形成用開口部６７ｂ内には銅製の犠牲金属パターン６６ｂがクラックストッパ６２に沿って環状に形成される。なお、引出配線６６ｄは、特に図示しないが、半導体形成領域２に複数形成される。また、犠牲金属パターン６６ｂは、環状の一部が途切れた形状でもよい。
【００５４】
次に、フォトレジスト６７を除去し、これにより露出した銅シード層６５、銅拡散防止導電膜６４をエッチングする。この場合、引出配線６６ｄ、犠牲金属パターン６６ｂはマスクとなる。これにより、図７の断面と図１２（ａ）の平面に例示するように、半導体装置形成領域２では第１被覆絶縁膜６３が露出する。また、スクライブライン２０では、保護絶縁膜５０と試験用電極パッド５６ｃが露出し、第１被服絶縁膜６３の上面が試験用電極パッド５６ｃの側部にほぼ覆われる。
【００５５】
次に、図８に例示するように、銅製の引出配線６６ｄ、銅製の犠牲金属パターン６６ｂ、第１被覆絶縁膜６３、保護絶縁膜５０、試験用電極パッド５６ｃなどの上に第２被覆絶縁膜６８として第２感光性樹脂、例えば感光性ポリイミドを塗布する。その後に、第２感光性樹脂に露光、現像等を施すことにより、半導体装置形成領域２において、銅製の引出配線６６ｄのパッド部を露出するパッド開口部６８ｄを形成するとともに、その他の領域の第２被覆絶縁膜６８を残す。その平面形状の一部は、図１２（ｂ）に例示するようになる。また、スクライブライン２０において、第２被覆絶縁膜６８である第２感光性樹脂は除去される。なお、図８以降の断面図では、銅シード層６５、銅拡散防止導電膜６４は省略して描かれている。
【００５６】
ところで、第１、第２被覆絶縁膜６３、６８として使用される第１、第２感光性樹脂は、露光後に、アルカリ性の現像液Ｒを使用して現像処理される。それらのうち第２被覆絶縁膜６８として使用される第２感光性樹脂を現像する際に、スクライブライン２０において感光性樹脂が徐々に除去されてアルミニウム製の試験用電極パッド５６ｃが露出し、犠牲金属パターン６６ｂとともに電池効果を生じさせる。
【００５７】
即ち、イオン化傾向が高いアルミニウム製の試験用電極パッド５６ｃからアルミニウムイオン（Ａｌ2+）が現像液Ｒ中に移行するとともに試験用電極パッド５６ｃ内に電子（２ｅ−）が残される。また、銅は、アルミニウムよりもイオン化傾向が小さい。このため、試験用電極パッド５６ｃ内で発生した電子は、その下の銅配線５１ｇ、５２ｃ〜５５ｃ、導電性プラグ３６ｄ、シリサイド層３０ｄ及びｐ型コンタクト領域３２を通って第３のＰウェル２２ｃ内に移動する。第３のＰウェル２２ｃに到達した電子は、さらに、ｐ型シリコン基板１と第２のＰウェル２２ｂ、クラックストッパ６２内を通って銅製の犠牲金属パターン６６ｂまで移動する。このように犠牲金属パターン６６ｂ内に到達した電子は、現像液中に存在する水素イオン（２Ｈ＋）を分子化し、犠牲金属パターン６６ｂの表面で水素（Ｈ２）ガスを生成させる。
【００５８】
この場合、アルミニウム製の試験用電極パッド５６ｃの中心に対し、銅製の引出配線６６ｄと金属パッド５６ｄの接続部分の中心からの最短の距離Ｌ１は、犠牲金属パターン６６ｂの中心からの最短の距離Ｌ２よりも長く、抵抗値が高い。従って、Ｌ１＞Ｌ２の条件に試設定することにより、試験用電極パッド５６ｃ内の電子は、銅製の引出配線６６ｄに移動し難く、銅製の引出配線６６ｄの露出面における水素の発生は抑制される。
【００５９】
また、スクライブライン２０において、ｎ型ＭＯＳトランジスタＴ２１のゲート電極２７、ｎ型ソース／ドレイン領域２９ｓ、２９ｄにも、導電性プラグ３６ｄ、３６ｅ等を介してアルミニウム製の試験用電極パッド（不図示）が接続されている。従って、ｎ型ソース／ドレイン領域２９ｓ、２９ｄを通して電子が第３のＰウェル２２ｃに移動し易い状態となっている。さらに、第３のＰウェル２２ｃからｎ型ソース／ドレイン領域２９ｓ、２９ｄにはｐｎ接合の関係で電子が移動しにくくなっている。従って、ｐ型コンタクト領域３２に到達した電子は、第２のＰウェル２２ｂに優先的に流れる。
【００６０】
ところで、試験用電極パッド５６ｃで生じた電子がシリコン基板１内を通して導電性の犠牲金属パターン６６ｂに移動し易くするため、図１３に例示するように、素子分離絶縁膜４ｂのうち第２のＰウェル２２ｂと第３のＰウェル２２ｃの間の分離を無くし、第２のＰウェル２２ｂを第３のＰウェル２２ｃに含ませてもよい。この場合、犠牲金属パターン６６ｂはクラックストッパ６２を介してコンタクト領域３２表面のシリサイド層３０ｄに接続されている。このため、アルミニウム製の試験用電極パッド５６ｃから銅製の犠牲金属パターン６６ｂに電子が移動する際、高不純物濃度のコンタクト領域３２表面のシリサイド３０ｄが電子移動経路の一部となり、電子移動経路の電気抵抗が低くなる。これにより、半導体装置形成領域２への電子の移動が防止される。
【００６１】
ところで、図１６に示す比較例のように、犠牲金属パターン６６ｂが形成されずに、クラックストッパ６２が保護絶縁膜５０に覆われる構造では、現像液内でアルミニウム製の試験用電極パッド５６ｃと銅製の引出配線６６ｄに電池効果が生じる。このため、第２被覆絶縁膜６８の開口部６８ｄから露出する銅製の引出配線６６ｄとその周辺で水素ガスが発生し、その露出面の周囲で第２被覆絶縁膜６８と銅製の引出配線６６ｄの密着性が低下する。これにより、第２被覆絶縁膜６８が銅製の引出配線６６ｄから浮き上がるので、次の工程で開口部６８ｄ内の引出配線６６ｄ上に形成しようとする半田バンプの接続不良が生じ易くなるという不都合が生じる。これに対し、本実施形態では、スクライブライン２０内の犠牲金属パターン６６ｂと試験用電極パッド５６ｃの間で優先的に電池効果を生じさせているので、半導体装置形成領域２内の第２被服絶縁膜６８ｃと引出配線６６ｄの密着性低下を防止することができる。
【００６２】
このように、本実施形態では、犠牲金属パターン６６ｂを半導体装置形成領域２の周囲に露出させ、アルミニウム製の試験用電極パッド５６ｃに最も近く銅膜を接近させているので、犠牲金属パターン６６ｂ上から優先的に水素が発生することになる。これにより、半導体装置形成領域２における銅製の引出配線６６ｄの一部を露出する第２被覆絶縁膜６８の開口部６８ｄの周辺での浮き上がりが防止され、銅製の引出配線６６ｄ上でのはんだバンプの形成を良好に行わせることができる。はんだバンプは、第２被覆絶縁膜６８、保護絶縁膜５０等を洗浄した後に、図９、図１０の断面に例示するような方法により形成される。
【００６３】
図９において、バンプ形成用の開口部６８ｄ内と、第２被覆絶縁膜６８、保護絶縁膜５０、犠牲金属パターン６６ｂ、試験用電極パッド５６ｃ等の上に、下地導電膜６９、銅シード膜７０を順に形成する。下地導電膜６９として例えばＴｉを形成する。その後に、銅シード膜７０の上にフォトレジスト７４を塗布し、その後にフォトレジスト７４に露光、現像等を施す。これにより、フォトレジスト７４内にバンプ形成用の開口部７４ｄを形成し、第２被服絶縁膜６８のバンプ形成用の開口部６８ｄ及びその周辺を露出させる。その後、銅シード膜７０を電極の一部とする電解めっき法によりバンプ形成用の開口部７４ｄ、６８ｄ内の銅シード膜７０上にニッケル層７１、はんだ層７２を形成する。
【００６４】
次に、フォトレジスト７４を除去し、はんだ層７２をマスクに使用し、露出した銅シード膜７０、Ｔｉ下地金属膜６９をスパッタ法によりエッチングして除去する。これにより、第２被覆絶縁膜６８と保護絶縁膜５０の上面を露出させる。その後に、図１０に例示するように、はんだ層７２を加熱、リフローし、その表面を半球状に形成し、はんだバンプ７３として使用する。
【００６５】
次に、図１に示したウェハ状の半導体基板１のスクライブライン２０の中央線にダイシングの刃を入れて半導体基板１を切断し、半導体装置形成領域２をチップ状に分離させる。ダイシング時には、図１（ｂ）に示したようなシールリング６１とクラックストッパ６２が半導体装置形成領域２を囲んだ状態となっている。この場合、図１１の断面図に例示するように、スクライブライン２０では、ｎ型ＭＯＳトランジスタＴ２１、試験用電極パッド５６ｃ等が破壊、除去される。さらに、半導体装置形成領域２に近いシールリング６１とクラックストッパ６２が残されるようにダイシングソー７５の刃が入れられるので、クラックストップ６２の上には犠牲金属パターン６６ｂの少なくとも一部が露出した状態となる。
【００６６】
ダイシング時に、樹脂製の第１、第２被覆絶縁膜６３、６８がスクライブライン２０に存在するとダイシングソー７５の刃に樹脂が付着するので、切断後に刃から樹脂を除去する作業が必要となり作業効率を悪くする。これに対し、本実施形態では、樹脂製の第２被
覆絶縁膜６８を犠牲金属パターン６６ｂの下に僅かに残しているだけであり、しかも、ダイシング後に、犠牲金属パターン６６ｂの殆どを半導体装置形成領域２の周囲に残存させるようにしている。このため、上記の実施形態においてダイシングソーの刃に樹脂が付着することは防止できる。
【００６７】
上記の実施形態によれば、半導体装置形成領域２を覆う第２被覆絶縁膜６８をパターニングして銅製の引出配線６６ｄの一部を露出させる開口部６８ｄを形成する際に、スクラブライン２０内に銅製の犠牲金属パターン６６ｂを形成している。このため、第２被覆絶縁膜６８に開口部６８ｄを形成する際に、半導体装置形成領域２の他の領域での銅の露出面積が増えるので、銅製の引出配線６６ｄの電池効果が弱くなり、引出配線６６ｄの劣化が抑制される。しかも、電池効果を弱めるために半導体装置形成領域２にダミー金属パターンを形成していないので、半導体装置の小型化の妨げにならずに開口部６８ｄから露出する引出配線６６ｄ表面の異常の発生を抑制することができる。しかも、半導体装置形成領域２の外側のスクライブライン２０内で、引出配線６６ｄよりイオン化傾向の大きな試験用電極パッド５６ｃを犠牲金属パターン６６ｄに近づけている。これにより、試験用電極パッド５６ｃと犠牲金属パターン６６ｄによる電池効果が優先的になり、引出配線６６ｄにおける電池効果の発生をさらに抑制することができる。なお、犠牲金属パターン６６ｄは、シールリング６１とクラックストッパ６２の少なくとも一方の上端に接続すれば、引出配線６６ｄの劣化が抑制できる。
【００６８】
ところで、図１４に示すように、スクライブライン２０と半導体装置形成領域２の境界の長手に沿う単位長さ当たりで、スクライブライン２０内の犠牲金属パターン６６ｂの露出面積をＳ１、ｎ個の試験用電極パッド５６ｃの露出面積Ｓ２の総和をＳ２×ｎとする。ここで、試験用電極パッド５６ｃには、ｎ型ＭＯＳトランジスタＴ２１のゲート電極２７、ソース／ドレイン領域２９ｓ、２９ｄなどに電気的に接続される試験用電極パッド（不図示）を含めることにする。
【００６９】
この場合、Ｓ１≧ｎＳ２の条件になるように、犠牲金属パターン６６ｂの大きさ設定することが好ましい。これは、複数のアルミニウム製の試験用電極パッド５６ｃで発生した単位表面面積当たりの電子が犠牲金属パターン６６ｂの電子の受け入れの単位表面面積当たりの容量を超えないようにするためである。これにより、ｐ型シリコン基板１、Ｐウェル２２ｂ等を通して半導体装置形成領域２の銅製の引出配線６６ｄに電子が移動することが防止される。
【００７０】
図１５は、銅製の引出配線６６ｄ、銅製の犠牲金属パターン６６ｂ、アルミニウム製の試験用電極パッド５６ｃのそれぞれをシリコン基板１に電気的に接続する複数の導電性プラグ３５ｄ、３６ｄ、３６ｆの互いの距離を示している。即ち、シリコン基板１上で引出配線６６ｄに電気的に接続される導電性プラグ３５ｄと試験用電極パッド５６ｃに電気的に接続される導電性プラグ３６ｄの距離をＬ11とする。また、シリコン基板１上で試験用電極パッド５６ｃに電気的に接続される導電性パッド３６ｄと犠牲金属パターン６６ｂに電気的に接続される導電性パッド３６ｆの距離Ｌ２１とする。この場合、試験用電極パッド５６ｃで発生した電子を犠牲金属パターン６６ｂに移動させ、引出配線６６ｄに移動させないようにするために、Ｌ１１＞Ｌ２１の条件に設定することが好ましい。この場合、図２（ｂ）に示した平面図において、スクライブライン２０の両側方に配置される半導体装置形成領域２の各々の引出配線６６ｄについても同様な条件とする。
【００７１】
ところで、スクライブライン２０における犠牲金属パターン６６ｂの配置は、図１（ｂ）に示すように試験用電極パッド５６ｃを挟んで両側に形成してもよいし、図１５に示すように試験用電極パッド５６ｃの左右のうち片側だけに形成してもよい。
【００７２】
上記の実施形態では、モニタ素子に接続されるシリコン基板１内のコンタクト領域３２に導電性プラグ３６ｄなどを介して電気的に接続される試験用電極パッド５６ｃをアルミニウムから形成しているがアルミニウム合金であってもよい。また、環状の犠牲金属パターン６６ｂは、銅合金などから形成されてもよい。さらに、半導体装置形成領域２を囲む領域において、シリコン基板１に電気的に接続される犠牲金属パターン６６ｂの材料とシリコン基板１に電気的に接続される試験用電極パッド５６ｃの材料はそれぞれ上記のものに限定されない。例えば、試験用電極パッド５６ｃの金属材料は、犠牲金属パターン６６ｂの金属材料や引出配線６６ｄの金属材料よりイオン化傾向が異なる材料、好ましくは大きい材料であればよい。これにより第２被覆絶縁膜６８の開口部６８ｄから露出する引出配線６６ｄ表面における腐食や水素の発生が抑制される。
【００７３】
上記した実施形態では半導体装置とその形成方法を説明しているが、上記の試験用電極パッド、犠牲パッドをＣＣＤ、ＣＭＯＳセンサ等の固体撮像素子などの電子デバイスに適用し、電子デバイス形成領域の周囲に犠牲金属パターン６６ｂなどを形成してもよい。
【００７４】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
【００７５】
次に、本発明の実施形態について特徴を付記する。
（付記１）半導体基板の上方に形成される絶縁膜と、前記半導体基板のうちの素子形成領域に電気的に接続され、前記絶縁膜の第１開口部を通して露出される第１金属パターンと、前記素子形成領域の周囲で前記半導体基板に電気的に接続され、前記絶縁膜の第２開口部を通して露出される第２金属パターンと、前記素子形成領域の周囲で前記半導体基板に電気的に接続され、前記絶縁膜の第３開口部を通して露出され、前記第１金属パターンの第１金属材料と前記第２金属パターンの第２金属材料とはイオン化傾向の異なる第３金属材料から形成される第３金属パターンと、を有することを特徴とする電子デバイス。
（付記２）前記半導体基板における前記素子形成領域は、前記素子形成領域の周囲のスクライブラインを介して面方向に複数配置されることを特徴とする付記１に記載の電子デバイス。
（付記３）前記第３金属材料のイオン化傾向は、前記第１金属材料及び前記第２金属材料のイオン化傾向より大きいことを特徴とする付記１又は付記２に記載の電子デバイス。
（付記４）前記第１金属パターンは、前記第２金属パターンと同じ金属から形成されていることを特徴とする付記１乃至付記３のいずれか１つに記載の電子デバイス。
（付記５）前記第３金属パターンは、前記素子形成領域の周囲で前記半導体基板に形成されるモニタ素子の一部に電気的に接続される試験用電極パッドであることを特徴とする付記１乃至付記４のいずれか１つに記載の電子デバイス。
（付記６）前記第２金属パターンは、前記半導体基板上に形成される金属のクラックストッパか金属のシールリングの最上部の少なくとも一方に接続されていることを特徴とする付記１乃至付記５のいずれか１つに記載の電子デバイス。
（付記７）前記素子形成領域の周囲において、前記クラックストッパと前記素子形成領域の間の領域で前記絶縁膜に覆われる前記シールリングが前記半導体基板の上方に形成されることを特徴とする付記６に記載の電子デバイス。
（付記８）前記第３金属パターンと前記前記第１金属パターンの距離は、前記第２金属パターンと前記第３金属パターンの距離以上であることを特徴とする付記１乃至付記７のいずれか１つに記載の電子デバイス。
（付記９）  前記第３金属パターンは複数形成されることを特徴とする付記１乃至付記８
のいずれか１つに記載の電子デバイス。
（付記１０）前記素子形成領域の縁に沿った単位長さ当たりの前記第２金属パターンの総面積は、前記単位長さ当たりの前記第３金属パターンの総面積より大きいことを特徴とする付記１乃至付記９に記載の電子デバイス。
（付記１１）前記第１金属パターンは、第１導電性プラグを介して前記半導体基板の第１の一導電型領域に電気的に接続され、前記第２金属パターンは、第２導電性プラグを介して前記半導体基板の第２の一導電型領域に電気的に接続され、前記第３金属パターンは、第３導電性プラグを介して前記半導体基板の第３の一導電型領域を介して電気的に接続され、ることを特徴とする付記１乃至付記１０のいずれか１つに記載の電子デバイス。
（付記１２）前記第１導電性プラグと前記第３導電性プラグの間の距離は、前記第２導電性プラグと前記第３導電性プラグの間の距離以上であることを特徴とする付記１１に記載の電子デバイス。
（付記１３）前記第２金属パターンと前記第３金属パターンは、前記第２導電性プラグと前記第３導電性プラグを介して前記半導体基板の表面のシリサイド膜を介して電気的に接続されることを特徴とする付記１１又は付記１２に記載の電子デバイス。
（付記１４）前記第１金属パターンは銅、銅合金のいずれかから形成され、前記第２金属パターンは銅、銅合金のいずれかから形成され、前記第３金属パッドはアルミニウム、アルミニウム合金のいずれか形成されることを特徴とする付記１乃至付記１３のいずれか１つに記載の電子デバイス。
（付記１５）半導体基板の上方に形成される絶縁膜と、前記半導体基板のうちの素子形成領域に電気的に接続され、前記絶縁膜の第１開口部を通して露出される第１金属パターンと、前記素子形成領域の周囲の領域で前記半導体基板に電気的に接続され、前記絶縁膜の第２開口部を通して露出される第２金属パターンと、前記素子形成領域の前記周囲の領域で前記半導体基板に電気的に接続され、前記絶縁膜の第３開口部を通して露出され、前記第１金属パターンの第１金属材料と前記第２金属パターンの第２金属材料とはイオン化傾向の異なる第３金属材料から形成される第３金属パターンの上に、感光性樹脂膜を形成する工程と、前記感光性樹脂膜を露光する工程と、現像液を使用して前記感光性樹脂膜を現像することにより、前記素子形成領域において前記感光性樹脂膜から前記第１金属パターンを露出する第４開口部を形成するとともに、前記素子形成領域の前記周囲の領域から前記感光性樹脂を除去する工程と、前記第４の開口部から露出した前記第１金属パターンの上にバンプを形成する工程と、を有することを特徴とする電子デバイスの製造方法。
（付記１６）前記感光性樹脂膜を現像した後に、前記半導体基板のうち前記素子形成領域の前記周囲の領域に切断機の刃を入れて前記素子形成領域をチップ状にするとともに前記第３金属パターンを除去する工程を有することを特徴とする付記１６に記載の電子デバイスの製造方法。
（付記１７）前記半導体基板における前記素子形成領域は、前記素子形成領域の前記周囲の領域であるスクライブラインを介して面方向に複数配置されることを特徴とする付記１５又は付記１６に記載の電子デバイスの製造方法。
（付記１８）前記第３金属材料のイオン化傾向は、前記第１金属材料及び前記第２金属材料のイオン化傾向より大きいことを特徴とする付記１５乃至付記１７のいずれか１つに記載の電子デバイスの製造方法。
（付記１９）前記素子形成領域の縁に沿った単位長さ当たりの前記第２金属パターンの総面積は、前記単位長さ当たりの前記第３金属パターンの総面積より大きいことを特徴とする付記１５乃至付記１８に記載の電子デバイスの製造方法。
（付記２０）前記第３金属パターンと前記前記第１金属パターンの距離は、前記第２金属パターンと前記第３金属パターンの距離以上であることを特徴とする付記１５乃至付記１８のいずれか１つに記載の電子デバイスの製造方法。
【符号の説明】
【００７６】
１  シリコン基板（半導体ウエハ）
２  半導体装置形成領域
３、２２ａ〜２２ｃ  Ｐウェル
４ａ、４ｂ、４ｃ  素子分離絶縁膜
１０ａ〜１０ｃ、３０ａ〜３０ｄ  シリサイド層
１２、３２  ｐ型コンタクト領域
２０  スクライブライン
３５ａ〜３５ｃ、３６ａ〜３６ｆ  導電性プラグ
３７、３８、４１、４３、４５、４７、４９  層間絶縁膜
４０、４２，４４、４６、４８  バリア絶縁膜
５０  保護絶縁膜
５０ｃ  開口部
５１ａ〜５１ｄ、５１ｇ〜５１ｊ  銅配線
５２ｃ、５３ｃ、５４ｃ、５５ｃ  銅配線
５２ｄ、５３ｄ、５４ｄ、５５ｄ  銅配線
５１ｅ、５１ｆ  銅パターン
５２ａ、５３ａ、５４ａ、５５ａ  銅パターン
５２ｂ、５３ｂ、５４ｂ、５５ｂ  銅パターン
５６ａ、５６ｂ  金属パターン
５６ｃ  試験用金属パッド
５６ｄ  金属パッド
６１  シールリング
６２  クラックストッパ
６３、６８  被覆絶縁膜
６６ｂ  犠牲金属パターン
６６ｄ  引出配線
６３ｂ、６３ｄ、６８ｄ  開口部
７３  はんだバンプ
Ｒ  現像液
Ｔ１１、Ｔ２１  ｎ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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