(57)【要約】【課題】高速動作が可能な増幅回路を提供する。また、このような増幅回路を備えたＡ／Ｄ変換器及び通信装置を提供する。【解決手段】実施形態に係る増幅回路は、入力端子と、出力端子と、増幅器と、第１のスイッチと、第１の信号設定手段とを備える。増幅器は、入力側を入力端子と接続され、出力側を出力端子と接続され、入力側から入力された信号と所定の参照信号との差を所定の利得で増幅して出力する。第１のスイッチは、増幅器の出力側と出力端子との間を開閉する。第１の信号設定手段は、第１のスイッチが開の場合に出力端子の信号を所定の信号に設定する。【選択図】図１
2015133617.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
出力端子と、
入力側を前記入力端子と接続され、出力側を前記出力端子と接続され、前記入力側から入力された信号と所定の参照信号との差を所定の利得で増幅して出力する増幅器と、
前記増幅器の出力側と前記出力端子との間を開閉する第１のスイッチと、
前記第１のスイッチが開の場合に前記出力端子の信号を所定の信号に設定する第１の信号設定手段と、
を備える増幅回路。
【請求項２】
前記第１の信号設定手段は、
前記出力端子と接続され、前記出力端子に第１の信号を出力する第１の信号源と、
前記第１の信号源と前記出力端子との間を開閉する第２のスイッチと、
を備える請求項１に記載の増幅回路。
【請求項３】
前記第１のスイッチが開の場合の前記増幅器の出力側の信号を所定の信号に設定する第２の信号設定手段をさらに備える請求項１又は請求項２に記載の増幅回路。
【請求項４】
前記第２の信号設定手段は、
前記増幅器の出力側と接続され、前記増幅器の出力側に第２の信号を出力する第２の信号源と、
前記第２の信号源と前記増幅器の出力側との間を開閉する第３のスイッチと、
を備える請求項３に記載の増幅回路。
【請求項５】
前記第２の信号設定手段は、
前記増幅器の入力側と接続され、前記増幅器の入力側に第３の信号を出力する第３の信号源と、
前記第３の信号源と前記増幅器の入力側との間を開閉する第４のスイッチと、
を備える請求項３に記載の増幅回路。
【請求項６】
前記第１の信号源と前記第３の信号源とは共用され、
前記増幅器は逆相の増幅器である請求項５に記載の増幅回路。
【請求項７】
前記増幅器は前記入力側から入力された２つの信号の差を所定の利得で増幅して出力する差動増幅器であり、
前記第２の信号設定手段は、
前記増幅器の入力側の一方と接続され、前記増幅器の入力側の一方に第４の信号を出力する第４の信号源と、
前記第４の信号源と前記増幅器の入力側の一方との間を開閉する第５のスイッチと、
前記増幅器の入力側の他方と接続され、前記増幅器の入力側の他方に第５の信号を出力する第５の信号源と、
前記第５の信号源と前記増幅器の入力側の他方との間を開閉する第６のスイッチと、
を備える請求項３に記載の増幅回路。
【請求項８】
前記第１の信号設定手段は、
前記出力端子の一方と接続され、前記出力端子の一方に第６の信号を出力する第６の信号源と、
前記第６の信号源と前記出力端子の一方との間を開閉する第７のスイッチと、
前記出力端子の他方と接続され、前記出力端子の他方に第７の信号を出力する第７の信号源と、
前記第７の信号源と前記出力端子の他方との間を開閉する第８のスイッチと、
を備える請求項７に記載の増幅回路。
【請求項９】
請求項１〜請求項８のいずれか１項に記載の増幅回路を備えるＡ／Ｄ変換器。
【請求項１０】
請求項９に記載のＡ／Ｄ変換器を備える通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、増幅回路、Ａ／Ｄ変換器及び通信装置に関する。
【背景技術】
【０００２】
パイプライン型Ａ／Ｄ変換器は、高速・高分解能を両立可能なアーキテクチャとして、多くのＬＳＩ製品に採用されている。従来のパイプライン型Ａ／Ｄ変換器では、パイプライン動作を行うために演算増幅器が使用されることがあった。しかしながら、演算増幅器は消費電力が大きいため、パイプラインＡ／Ｄ変換器の消費電力が増大するという問題があった。そこで、消費電力の大きい演算増幅器の代わりに、低消費電力な増幅回路とスイッチとを用いることにより、パイプラインＡ／Ｄ変換器の消費電力を削減する技術が提案されている。
【０００３】
増幅回路とスイッチとを用いたパイプラインＡ／Ｄ変換器では、入力信号は増幅回路により増幅され、増幅された信号によりスイッチを開閉（ＯＦＦ／ＯＮ）することにより、パイプライン動作が行われる。当該パイプライン動作は、増幅回路の動作に着目した場合、増幅フェーズとリセットフェーズとから構成される。増幅フェーズにおいて、増幅回路は入力信号を増幅して出力する。一方、リセットフェーズにおいて、増幅回路は前記スイッチをＯＦＦにする所定のリセット信号を出力する。したがって、リセットフェーズから増幅フェーズに遷移する際、増幅回路の出力信号は、リセット信号から、増幅された入力信号に遷移する。このようなパイプラインＡ／Ｄ変換器では、リセットフェーズから増幅フェーズに遷移する際の増幅回路の動作、すなわち、信号の遷移が遅延すると、後段の信号処理が正しく行われない恐れがあった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７２５３６００号明細書
【非特許文献】
【０００５】
【非特許文献１】John K. Fiorenza, et.al., “Comparator-Based Switched-Capacitor Circuits for Scaled CMOS Technologies”,JSSC 2006
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高速動作が可能な増幅回路を提供する。また、このような増幅回路を備えたＡ／Ｄ変換器及び通信装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る増幅回路は、入力端子と、出力端子と、増幅器と、第１のスイッチと、第１の信号設定手段とを備える。増幅器は、入力側を入力端子と接続され、出力側を出力端子と接続され、入力側から入力された信号と所定の参照信号との差を所定の利得で増幅して出力する。第１のスイッチは、増幅器の出力側と出力端子との間を開閉する。第１の信号設定手段は、第１のスイッチが開の場合に出力端子の信号を所定の信号に設定する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る増幅回路の構成を示すブロック図。
【図２】図１の増幅回路を備えたゼロクロス検出器の構成を示すブロック図。
【図３】図２のゼロクロス検出器の動作を説明するタイミングチャート。
【図４】従来の増幅回路を備えたゼロクロス検出器を説明する説明図。
【図５】第２実施形態に係る増幅回路の構成を示すブロック図。
【図６】第２実施形態に係る増幅回路の構成の他の例を示すブロック図。
【図７】第２実施形態に係る増幅回路の構成の他の例を示すブロック図。
【図８】第３実施形態に係る増幅回路の構成を示すブロック図。
【図９】第４実施形態に係る増幅回路の構成を示すブロック図。
【図１０】第５実施形態に係るＡ／Ｄ変換器を示すブロック図。
【図１１】第６実施形態に係る通信装置の機能構成を示すブロック図。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る増幅回路、Ａ／Ｄ変換器、及び通信装置について図面を参照して説明する。
【００１０】
（第１実施形態）
まず、第１実施形態に係る増幅回路について、図１〜図４を参照して説明する。図１は本実施形態に係る増幅回路の構成を示すブロック図である。図１に示すように、増幅回路は、入力端子１と、出力端子２と、増幅器３と、スイッチ４と、電圧設定手段５とを備える。
【００１１】
入力端子１からは入力信号（入力電圧）ＶＩＮが入力される。出力端子２からは出力信号（出力電圧）ＶＯＵＴが出力される。
【００１２】
増幅器３は、単相入力かつ単相出力の単相増幅器である。増幅器３の入力側は、入力端子１と接続されている。増幅器３の出力側は、スイッチ４を介して出力端子２に接続されている。増幅器３は、内部に所定の参照電圧（参照信号）ＶＸを有し、入力側から入力された信号（電圧）と参照電圧ＶＸの差を所定の利得Ｂで増幅し、増幅された信号を出力側から出力する。増幅器３の利得Ｂは、増幅回路の取り得る電圧の範囲（ＶＬＯＷ＜Ｖ＜ＶＨＩＧＨ）に対して、（ＶＩＮ−ＶＸ）×Ｂが十分大きな値（（ＶＩＮ−ＶＸ）×Ｂ≫ＶＨＩＧＨ）又は小さな値（（ＶＩＮ−ＶＸ）×Ｂ≪ＶＬＯＷ）となるように設定されることが好ましい。利得Ｂは、正または負の値を取り、通常非常に大きな値に設定される。増幅器３は、例えばインバータ回路（論理反転回路）で実現される。
【００１３】
このように利得Ｂを設定することにより、増幅器３により増幅された信号（電圧）は、ＶＨＩＧＨ又はＶＬＯＷの２値となる。例えば、増幅器３が正相の増幅器（利得Ｂ≫０）の場合、入力信号（ＶＩＮ−ＶＸ）が０より大きいと、増幅器３により増幅された信号（増幅器３の出力側の電圧）ＶＢはＶＨＩＧＨとなる。同様に、入力信号（ＶＩＮ−ＶＸ）が０より小さいと、ＶＢはＶＬＯＷとなる。また、増幅器３が逆相（利得Ｂ≪０）の場合、入力信号（ＶＩＮ−ＶＸ）が０より大きいとＶＢはＶＬＯＷとなり、入力信号（ＶＩＮ−ＶＸ）が０より小さいとＶＢはＶＨＩＧＨとなる。
【００１４】
以下では、ＶＨＩＧＨは電源電圧ＶＤＤであり、ＶＬＯＷはグラウンド電圧ＶＧＮＤであるものとする。ただし、ＶＨＩＧＨ及びＶＬＯＷはこれに限られず、回路設計により任意に設定することができる。
【００１５】
スイッチ４（第１のスイッチ）は、増幅器３の出力側と出力端子２との間に設けられている。スイッチ４は、増幅器３の出力側と出力端子２との間を開閉（ＯＦＦ／ＯＮ）する。スイッチ４がＯＮ（閉）の場合、増幅器３の出力側と出力端子２とが接続され、増幅器３の出力側の電圧ＶＢが出力電圧ＶＯＵＴとして出力端子２から出力される。一方、スイッチ４がＯＦＦ（開）の場合、増幅器３の出力側は開放される。スイッチ４は、トランジスタなどの素子により構成され、制御信号Ｓｉｇ１により開閉を制御される。以下では、制御信号Ｓｉｇ１がＯＮのときスイッチ４がＯＮとなり、制御信号Ｓｉｇ１がＯＦＦのときスイッチ４がＯＦＦとなるものとする。後述する他のスイッチ及び制御信号についても同様とする。
【００１６】
電圧設定手段５（第１の信号設定手段）は、スイッチ４がＯＦＦ（開）の場合の出力電圧ＶＯＵＴを、所定の電圧Ｖ１に設定するための手段である。電圧設定手段５は、電圧源６とスイッチ７とを備える。
【００１７】
電圧源６（第１の信号源）は、出力端子２と接続されており、出力端子２に所定の電圧Ｖ１（第１の信号）を出力する。電圧源６が出力する電圧Ｖ１は定電圧であり、後述するスイッチ９がＯＦＦとなる電圧に設定される。
【００１８】
スイッチ７（第２のスイッチ）は、出力端子２と電圧源６との間に設けられている。スイッチ７は、電圧源６と出力端子２との間を開閉（ＯＦＦ／ＯＮ）する。スイッチ７がＯＮ（閉）の場合、電圧源６と出力端子２とが接続され、電圧源６の出力電圧Ｖ１が出力電圧ＶＯＵＴとして出力端子２から出力される。一方、スイッチ７がＯＦＦ（開）の場合、電圧源６は開放される。スイッチ７は、トランジスタなどの素子により構成され、制御信号Ｓｉｇ２により開閉を制御される。制御信号Ｓｉｇ２は、制御信号Ｓｉｇ１と同期してＯＮ／ＯＦＦが入れ替わる。ただし、制御信号Ｓｉｇ２のＯＮ／ＯＦＦと制御信号Ｓｉｇ１のＯＮ／ＯＦＦとは反対である。すなわち、制御信号Ｓｉｇ１がＯＮ（ＯＦＦ）になると制御信号Ｓｉｇ２はＯＦＦ（ＯＮ）になる。
【００１９】
なお、電圧設定手段５の構成は、本実施形態に限られず、スイッチ４がＯＦＦ（開）の場合の出力電圧ＶＯＵＴを所定の電圧に設定可能な構成であれば任意に選択することができる。
【００２０】
次に、本実施形態に係る増幅回路をＡ／Ｄ変換器に利用した場合の動作について、図２及び図３を参照して説明する。Ａ／Ｄ変換器において、本実施形態に係る増幅回路は、ゼロクロス検出器（比較器）１０を構成するために利用される。図２はゼロクロス検出器１０の構成を示すブロック図である。図２に示すように、ゼロクロス検出器１０は、本実施形態に係る増幅回路と、差動入力かつ単相出力の増幅器８とから構成される。
【００２１】
増幅器８は、差動入力された入力電圧ＶＩＮＰと入力電圧ＶＩＮＭとの差分を利得Ａで増幅し、出力電圧ＶＡを出力する。増幅器８の出力電圧ＶＡは、入力電圧ＶＩＮとして本実施形態に係る増幅回路の増幅器３に入力される。増幅器３は入力電圧ＶＩＮと内部の参照電圧ＶＸの差分を利得Ｂで増幅し、出力電圧ＶＢを出力する。すなわち、出力電圧ＶＢは、以下の式で表される。
ＶＢ＝Ｂ×（ＶＡ−ＶＸ）＝Ｂ×（Ａ×（ＶＩＮＰ−ＶＩＮＭ）−ＶＸ）
【００２２】
上記の式は、ＶＬＯＷ≦ＶＢ≦ＶＨＩＧＨの範囲で成立する。ここで、利得Ａは、利得Ｂと同様に非常に大きな値に設定される。したがって、上述の通り、出力電圧ＶＢが実際にとる値は、ゼロクロス検出器１０の取り得る最大の電圧ＶＨＩＧＨ又は最小の電圧ＶＬＯＷとなる。ここで、Ａ×Ｂ＞０とすると、以下の式が成り立つ。
ＶＩＮＰ−ＶＩＮＭ＞０の場合
ＶＢ＝ＶＨＩＧＨ（＝電源電圧ＶＤＤ）
ＶＩＮＰ−ＶＩＮＭ≦０の場合
ＶＢ＝ＶＬＯＷ（＝グラウンド電圧ＶＧＮＤ）
【００２３】
すなわち、ゼロクロス検出器１０は、入力電圧ＶＩＮＰ，ＶＩＮＭの大小を判定する機能を有する。ゼロクロス検出器１０の出力電圧（本実施形態に係る増幅回路の出力電圧ＶＯＵＴ）は、上記の判定結果を示す信号となる。本実施形態において、ＶＯＵＴ＝ＶＨＩＧＨはＶＩＮＰ−ＶＩＮＭ＞０を示し、ＶＯＵＴ＝ＶＬＯＷはＶＩＮＰ−ＶＩＮＭ≦０を示す。この出力信号ＶＯＵＴは、図２に示すように、スイッチ９の制御信号として利用される。
【００２４】
スイッチ９は、ＶＩＮＰ−ＶＩＮＭ＞０のときにＯＮ（閉）となり、ＶＩＮＰ−ＶＩＮＭ≦０のときにＯＦＦ（開）となるスイッチである。本実施形態の場合、スイッチ９は、例えば、Ｎ型のＭＯＳトランジスタにより構成することができる。本実施形態の増幅回路は、ＶＯＵＴ＝ＶＨＩＧＨの場合にスイッチ９がＯＮとなり、ＶＯＵＴ＝ＶＬＯＷの場合にスイッチ９がＯＦＦとなるように設計される。
【００２５】
なお、増幅器３は、逆相（利得Ｂ＜０）の増幅器であってもよい。この場合、上述のＶＨＩＧＨとＶＬＯＷとの関係は反対になる。すなわち、ＶＯＵＴ＝ＶＨＩＧＨがＶＩＮＰ−ＶＩＮＭ≦０を示し、ＶＯＵＴ＝ＶＬＯＷがＶＩＮＰ−ＶＩＮＭ＞０を示すことになる。したがって、スイッチ９として、ＶＯＵＴ＝ＶＬＯＷのときにＯＮ（閉）となり、ＶＯＵＴ＝ＶＨＩＧＨのときにＯＦＦ（開）となるスイッチを用いればよい。このようなスイッチ９は、例えば、Ｐ型のＭＯＳトランジスタにより構成することができる。
【００２６】
上述のゼロクロス検出器１０は、Ａ／Ｄ変換器において、演算増幅器を利用したフィードバック回路の代わりに利用される。本実施形態に係る増幅回路の動作に着目すると、フィードバック系はリセットフェーズと増幅フェーズとにより構成される。ゼロクロス検出器１０は、リセットフェーズにおいて入力電圧ＶＩＮＰ，ＶＩＮＭの大小に関わらずスイッチ９をＯＦＦにし、増幅フェーズにおいて入力電圧ＶＩＮＰ，ＶＩＮＭの大小に応じてスイッチ９を制御する。
【００２７】
図３は、図２のゼロクロス検出器１０の動作を説明するタイミングチャートである。図３において、入力電圧ＶＩＮＰとして、ランプ波のように時間とともに電圧が低下又は上昇する信号を想定している。また、入力電圧ＶＩＮＭとして、リセットフェーズの開始時点から増幅フェーズの終了時点まで電圧が略一定の信号を想定している。
【００２８】
図３に示すように、リセットフェーズにおいて、制御信号Ｓｉｇ１はＯＦＦであり、制御信号Ｓｉｇ２はＯＮである。すなわち、スイッチ４がＯＦＦとなり、スイッチ７がＯＮとなっている。出力端子２はスイッチ７を介して電圧源６と接続されるため、出力電圧ＶＯＵＴとして電圧源６の出力電圧Ｖ１が出力されている。上述の通り、電圧Ｖ１はスイッチ９がＯＦＦになる電圧（例えばＶ１＝ＶＬＯＷ）に設定されているため、制御信号としてＶＯＵＴ（＝Ｖ１＝ＶＬＯＷ）を入力されているスイッチ９は、ＯＦＦとなっている。リセットフェーズの間、増幅器３の出力電圧ＶＢは、ＶＩＮ＝ＶＩＮＰ−ＶＩＮＭ＞０のため、ＶＨＩＧＨとなっている。しかし、出力電圧ＶＢは、スイッチ４がＯＦＦとなっているため出力電圧ＶＯＵＴとして出力されない。
【００２９】
次に、リセットフェーズが増幅フェーズに遷移すると、制御信号Ｓｉｇ１がＯＮとなり、制御信号Ｓｉｇ２がＯＦＦとなる。すなわち、スイッチ４がＯＮとなり、スイッチ７がＯＦＦとなる。出力端子２はスイッチ４により増幅器３の出力側と接続されるため、出力電圧ＶＯＵＴは増幅器３の出力電圧ＶＢとなる。上述の通り、リセットフェーズにおいて、予めＶＢ＝ＶＨＩＧＨとなっているため、増幅フェーズに遷移すると、出力電圧ＶＯＵＴは瞬間的にＶ１（＝ＶＬＯＷ）からＶＢ（＝ＶＨＩＧＨ）に遷移する。このときの遷移時間をＯＮ遅延と呼ぶ。ＶＯＵＴがＶＨＩＧＨになると、スイッチ９はＯＮになる。このように、本実施形態に係る増幅回路を利用することにより、リセットフェーズから増幅フェーズに遷移する際のゼロクロス検出器１０の動作を高速化することができる。即ち、ＯＮ遅延を低減できる。
【００３０】
増幅フェーズに遷移した後、ＶＩＮＰが低下し、ＶＩＮＰ＝ＶＩＮＭ（ＶＩＮ＝０）となると、ＶＢ（＝ＶＯＵＴ）はＶＬＯＷまで低下し、スイッチ９がＯＦＦになる。ＶＢ（＝ＶＯＵＴ）がＶＨＩＧＨからＶＬＯＷまで低下するまでには所定の時間ＴＯＦＦだけＯＦＦ遅延が発生する。この遅延時間ＴＯＦＦは、増幅器３の寄生容量を放電するために生じる遅延時間である。遅延時間ＴＯＦＦは、増幅器３の寄生容量及び出力抵抗によって決まる時定数に応じて変化する。スイッチ９がＯＦＦになって以降の増幅フェーズは、Ａ／Ｄ変換器の動作における保持フェーズと対応する。
【００３１】
以上説明したように、本実施形態に係る増幅回路によれば、リセットフェーズにおいて、出力電圧ＶＯＵＴを電圧設定手段５により所定の電圧Ｖ１に設定することができるため、スイッチ９をＯＦＦにすることができる。同時に、増幅器３の出力側と出力端子２との間が開放されるため、リセットフェーズの間に増幅器３の出力側の電圧ＶＢを予めＶＨＩＧＨ（又はＶＬＯＷ）に設定しておくことができる。これにより、リセットフェーズから増幅フェーズに遷移した瞬間に、ＶＯＵＴをＶＨＩＧＨ（又はＶＬＯＷ）に遷移させることができる。したがって、増幅回路（ゼロクロス検出器）の動作を高速化し、後段の信号処理の精度を向上させることができる。
【００３２】
特に、本実施形態に係る増幅回路は、図４に示す従来の増幅回路を利用したゼロクロス検出器１０のようなＯＮ遅延が発生しない。図４のゼロクロス検出器１０では、リセットフェーズにおいて制御信号ＳｉｇＲ（スイッチ１１）がＯＮとなり、電圧源１２から電圧Ｖｒが増幅器８に入力される。この電圧Ｖｒは、増幅器３の出力側の電圧ＶＢがスイッチ９をＯＦＦにする電圧（例えばＶＬＯＷ）となるような電圧である。図４のゼロクロス検出器１０では、常にＶＢ＝ＶＯＵＴであるから、制御信号ＳｉｇＲがＯＮになると、スイッチ９にＶＢ（＝ＶＬＯＷ）が入力される。したがって、スイッチ９はＯＦＦになる。
【００３３】
リセットフェーズが増幅フェーズに遷移すると、ＳｉｇＲ（スイッチ１１）がＯＦＦとなり、増幅器８にＶｒの代わりにＶＩＮＰが入力され、ＶＩＮＰとＶＩＮＭとの差分に応じたＶＢ（ＶＨＩＧＨ）が増幅器３から出力される（図４（Ｂ）参照）。これにより、スイッチ９がＯＮになる。従来の増幅回路では、ＶＢ（ＶＯＵＴ）が上述のようにＶＬＯＷからＶＨＩＧＨに遷移する際、時定数に応じたＯＮ遅延が所定の遅延時間ＴＯＮだけ発生する。この遅延時間ＴＯＮは、増幅器３の寄生容量を充電するために要する時間である。図４（Ａ）において、寄生容量が模式的に図示されている。
【００３４】
本実施形態に係る増幅回路によれば、予め増幅器３の出力側をＶＨＩＧＨに設定しておくため、リセットフェーズから増幅フェーズに遷移した際に、このようなＯＮ遅延が発生しない。したがって、従来の増幅回路に比べて増幅回路の動作の遅延を短縮することが可能となる。また、図４の増幅回路では、ＯＮ遅延を短縮するために増幅器３の駆動能力を上昇させる必要がある。このため、ＯＮ遅延を短縮するためには、消費電力が増大させる必要がある。これに対して、本実施形態に係る増幅回路によれば、スイッチ４，７や電圧源６のような低消費電力の構成により高速動作を実現しているため、消費電力を増大させることなくゼロクロス検出器１０の動作を高速化することができる。さらに、本実施形態に係る増幅回路では、ＯＮ遅延が発生しないため、少なくとも従来の増幅回路における遅延時間ＴＯＮの分だけ増幅フェーズの継続時間を短縮することができる。
【００３５】
（第２実施形態）
次に、第２実施形態に係る増幅回路について図５〜図７を参照して説明する。図５は、本実施形態に係る増幅回路の構成を示すブロック図である。図５に示すように、本実施形態に係る増幅回路は、入力端子１と、出力端子２と、増幅器３と、スイッチ４と、電圧設定手段５とを備える。以上の構成は第１実施形態と同様である。本実施形態において、増幅回路は、電圧設定手段１３をさらに備える。
【００３６】
電圧設定手段１３（第２の信号設定手段）は、スイッチ４がＯＦＦ（開）の場合の増幅器３の出力側の電圧ＶＢを、所定の電圧Ｖ２に設定するための手段である。図５に示すように、電圧設定手段１３は、電圧源１４とスイッチ１５とを備える。
【００３７】
電圧源１４（第２の信号源）は、増幅器３の出力側と接続されており、増幅器３の出力側に電圧Ｖ２（第２の信号）を出力する。電圧源１４が出力する電圧Ｖ２は定電圧であり、スイッチ９がＯＮとなる電圧（ＶＨＩＧＨ）に設定される。なお、電圧源１４として電源電圧ＶＤＤを利用してもよい。
【００３８】
スイッチ１５（第３のスイッチ）は、増幅器３の出力側と電圧源１４との間に設けられ、電圧源１４と増幅器３の出力側との間を開閉（ＯＦＦ／ＯＮ）する。スイッチ１５がＯＮ（閉）の場合、電圧源１４と増幅器３の出力側とが接続され、増幅器３の出力側の電圧ＶＢは電圧源１４の出力電圧Ｖ２となる。一方、スイッチ１５がＯＦＦ（開）の場合、電圧源１４は開放される。スイッチ１５は、トランジスタなどの素子により構成され、制御信号Ｓｉｇ３により開閉を制御される。制御信号Ｓｉｇ３は、制御信号Ｓｉｇ２と同期している。すなわち、制御信号Ｓｉｇ３のＯＮ／ＯＦＦと制御信号Ｓｉｇ２のＯＮ／ＯＦＦとは一致する。これにより、リセットフェーズにおいてスイッチ１５はＯＮとなる。したがって、リセットフェーズにおいて電圧ＶＢは所定の電圧Ｖ２（ＶＨＩＧＨ）に設定される。なお、制御信号Ｓｉｇ３として、制御信号Ｓｉｇ２を利用する構成も可能である。
【００３９】
以上のような構成により、本実施形態に係る増幅回路によれば、リセットフェーズにおける増幅器３の出力電圧ＶＢを任意の電圧Ｖ２に設定することができる。ＶＢ＝Ｖ２＝ＶＨＩＧＨと設定することにより、リセットフェーズから増幅フェーズに遷移した瞬間にＶＯＵＴをＶＨＩＧＨに遷移させることができる。これにより、入力電圧ＶＩＮが小さい、あるいは増幅器３の利得Ｂが小さいために、増幅器３が入力信号ＶＩＮをＶＨＩＧＨやＶＬＯＷまで増幅できない場合であっても、図２で説明した第１実施形態の動作と同様の動作を実現することができる。
【００４０】
図６は、電圧設定手段１３の他の例を示すブロック図である。本実施例において、電圧設定手段１３は、増幅器３の入力側に設けられている。図６に示すように、電圧設定手段１３は、電圧源１６とスイッチ１７とを備える。
【００４１】
電圧源１６（第３の信号源）は、増幅器３の入力側と接続されており、増幅器３の入力側に電圧Ｖ３（第３の信号）を入力する。電圧Ｖ３は、定電圧であって、増幅器３の出力側の電圧ＶＢが上述の電圧Ｖ２になるように設定される。
【００４２】
スイッチ１７（第４のスイッチ）は、増幅器３の入力側と電圧源１６との間に設けられ、電圧源１６と増幅器３の入力側との間を開閉（ＯＦＦ／ＯＮ）する。スイッチ１７がＯＮ（閉）の場合、電圧源１６と増幅器３の入力側とが接続され、電圧源１６の出力電圧Ｖ３が増幅器３に入力される。これにより、増幅器３の出力側の電圧ＶＢがＶ２となる。一方、スイッチ１７がＯＦＦ（開）の場合、電圧源１６は開放される。他の構成は、上述のスイッチ１５と同様である。
【００４３】
このような構成の場合、増幅器３を同相（Ｂ＞０）の増幅器とし、電圧源１６として電源電圧ＶＤＤを利用する構成が可能である。あるいは、増幅器３を逆相（Ｂ＜０）の増幅器とし、電圧源１６としてグラウンド電圧ＶＧＮＤを利用する構成も可能である。いずれの構成でも、図２で説明した第１実施形態と同様の動作を実現することができる。
【００４４】
図７は、電圧設定手段１３の他の例を示すブロック図である。図７に示すように、電圧設定手段１３の電圧源１６は、電圧設定手段５の電圧源６と共用され、増幅器３として逆相（Ｂ＜０）の増幅器が利用される。
【００４５】
本実施例において、例えば、電圧源６の電圧Ｖ１をグラウンド電圧ＶＧＮＤとした場合、リセットフェーズにおいてＶＯＵＴは電圧源６から出力されるＶ１＝ＶＧＮＤ＝ＶＬＯＷとなる。また、増幅フェーズにおいて、ＶＯＵＴは、電圧源６から入力されたＶ１（ＶＧＮＤ）を逆相で増幅したＶＢ（ＶＨＩＧＨ）となる。したがって、図２で説明した第１実施形態と同様の動作を実現することができる。また、このような構成により、電圧源を１つ削減し、増幅回路の構成を簡易化することができる。
【００４６】
なお、電圧設定手段１３の構成は、スイッチ４がＯＦＦ（開）の場合の出力電圧ＶＢを所定の電圧Ｖ２に設定可能な構成であれば、上述の構成に限らない。
【００４７】
（第３実施形態）
次に、第３実施形態に係る増幅回路について図８を参照して説明する。図８は、本実施形態に係る増幅回路の構成を示すブロック図である。本実施形態において、増幅器３は、差動入力かつ単相出力の差動増幅器である。図８に示すように、本実施形態に係る増幅回路は、出力端子２と、増幅器３と、スイッチ４と、電圧設定手段５とを備える。以上の構成は、第１実施形態の構成と同様である。本実施形態において、増幅回路は、入力端子１Ｐ，１Ｍと、電圧設定手段１３Ｐ，１３Ｍとをさらに備える。
【００４８】
入力端子１Ｐ，１Ｍは、それぞれ入力信号ＶＩＮＰ，ＶＩＮＭを入力される。増幅器３は、増幅フェーズにおいて、入力端子１Ｐ，１Ｍから入力されたＶＩＮＰ及びＶＩＮＭの差分を増幅して出力する。本実施形態に係る増幅回路は、図２で説明したゼロクロス検出器１０として利用することができる。
【００４９】
電圧設定手段１３Ｐ，１３Ｍ（第２の信号設定手段）は、スイッチ４がＯＦＦ（開）の場合の増幅器３の出力側の電圧ＶＢを所定の電圧Ｖ２に設定するために、増幅器３の入力側の電圧を所定の電圧Ｖ３Ｐ，Ｖ３Ｍに設定する。図８に示すように、電圧設定手段１３Ｐは、増幅器３の入力側の一方（入力端子１Ｐ側）と接続され、電圧設定手段１３Ｍは、入力側の他方（入力端子１Ｍ側）に接続されている。
【００５０】
電圧設定手段１３Ｐは、電圧Ｖ３Ｐ（第４の信号）を出力する電圧源１６Ｐ（第４の信号源）と、制御信号Ｓｉｇ３により開閉を制御されるスイッチ１７Ｐ（第５のスイッチ）とを備える。また、電圧設定手段１３Ｍは、電圧Ｖ３Ｍ（第５の信号）を出力する電圧源１６Ｍ（第５の信号源）と、制御信号Ｓｉｇ３により開閉を制御されるスイッチ１７Ｍ（第６のスイッチ）とを備える。
【００５１】
電圧Ｖ３Ｐ，Ｖ３Ｍは、増幅器３によりその差分を増幅されることにより、増幅器３の出力側の電圧ＶＢが電圧Ｖ２となる電圧である。電圧Ｖ２は、上述の通り、スイッチ９をＯＮにする電圧ＶＨＩＧＨである。したがって、Ｖ３Ｐ＞Ｖ３Ｍをなるように、電圧Ｖ３Ｐ，Ｖ３Ｍは設定される。なお、電圧設定手段１３Ｐ，１３Ｍの他の構成は、図６の電圧設定手段１３の構成と同様である。
【００５２】
上述の通り、制御信号Ｓｉｇ２，Ｓｉｇ３は同期しているため、スイッチ７，１７Ｐ，１７Ｍの開閉は同期する。これにより、リセットフェーズにおいて、スイッチ７，１７Ｐ，１７ＭがＯＮになり、スイッチ４がＯＦＦになる。スイッチ７がＯＮになることにより、ＶＯＵＴとしてＶ１（ＶＬＯＷ）が出力される。また、スイッチ１７Ｐ，１７ＭがＯＮになることにより、増幅器３に電圧Ｖ３Ｐ，Ｖ３Ｍが入力され、増幅器３の出力側の電圧ＶＢがＶＨＩＧＨとなる。
【００５３】
また、増幅フェーズでは、スイッチ７，１７Ｐ，１７ＭがＯＦＦになり、スイッチ４がＯＮになる。これにより、ＶＯＵＴとしてＶＩＮＰとＶＩＮＭとの差分を増幅したＶＢが出力される。したがって、図２で説明した第１実施形態と同様の動作を実現することができる。
【００５４】
なお、本実施形態において、ＶＩＮＰ及びＶＩＮＭの一方が既知の場合、既知の電圧が入力される側に設けられた電圧設定手段を省略する構成も可能である。例えば、ＶＩＮＰが既知の場合、電圧設定手段１３Ｐを省略し、電圧設定手段１３Ｍにより増幅器３の入力側の電圧をＶＩＮＰより低い電圧に設定すればよい。逆に、ＶＩＮＭが既知の場合、電圧設定手段１３Ｍを省略し、電圧設定手段１３Ｐにより増幅器３の入力側の電圧をＶＩＮＭより高い電圧に設定すればよい。これにより、リセットフェーズにおける増幅器３の出力側の電圧ＶＢをＶＨＩＧＨに設定することができる。
【００５５】
（第４実施形態）
次に、第４実施形態に係る増幅回路について図９を参照して説明する。図９は、本実施形態に係る増幅回路の構成を示すブロック図である。本実施形態の増幅器３は、差動入力かつ差動出力の全差動増幅器である。図９に示すように、本実施形態に係る増幅回路は、入力端子１Ｐ，１Ｍと、増幅器３と、電圧設定手段１３Ｐ，１３Ｍとを備える。以上の構成は第３実施形態と同様である。本実施形態において、増幅回路は、出力端子２Ｐ，２Ｍと、スイッチ４Ｐ，４Ｍと、電圧設定手段５Ｐ，５Ｍとをさらに備える。
【００５６】
出力端子２Ｐ，２Ｍは、出力信号ＶＯＵＴＰ，ＶＯＵＴＭをそれぞれ出力する。増幅器３は、増幅フェーズにおいて、入力端子１Ｐ，１Ｍから入力されたＶＩＮＰ及びＶＩＮＭの差分を正相（Ｂ＞０）で増幅して出力端子２Ｐから出力する。また、増幅器３は、増幅フェーズにおいて、入力端子１Ｐ，１Ｍから入力されたＶＩＮＰ及びＶＩＮＭの差分を逆相（Ｂ＜０）で増幅して出力端子２Ｍから出力する。このような構成により、本実施形態に係る増幅回路は、全差動のゼロクロス検出器として利用することができる。
【００５７】
電圧設定手段５Ｐ，５Ｍ（第１の信号設定手段）は、スイッチ４Ｐ，４ＭがＯＦＦ（開）の場合の出力電圧ＶＯＵＴＰ，ＶＯＵＴＭを所定の電圧Ｖ１Ｐ，Ｖ１Ｍに設定するための手段である。図８に示すように、電圧設定手段５Ｐ，５Ｍは、出力端子２Ｐ，２Ｍとそれぞれ接続されている。
【００５８】
電圧設定手段５Ｐは、電圧Ｖ１Ｐ（第６の信号）を出力する電圧源６Ｐ（第６の信号源）と、制御信号Ｓｉｇ１により開閉を制御されるスイッチ４Ｐ（第７のスイッチ）とを備える。また、電圧設定手段５Ｍは、電圧Ｖ１Ｍ（第７の信号）を出力する電圧源６Ｍ（第７の信号源）と、制御信号Ｓｉｇ１により開閉を制御されるスイッチ４Ｍ（第８のスイッチ）とを備える。以上説明した電圧設定手段５Ｐ，５Ｍの構成は、図１の電圧設定手段５の構成と同様である。
【００５９】
本実施形態において、増幅回路は増幅器３の出力側の電圧ＶＢＰ，ＶＢＭが逆相となるように動作する。すなわち、出力電圧ＶＢＰ，ＶＢＭは以下の式により表される。
（ＶＩＮＰ−ＶＩＮＭ＞０の場合）
ＶＢＰ＝ＶＨＩＧＨ
ＶＢＭ＝ＶＬＯＷ
（ＶＩＮＰ−ＶＩＮＭ≦０の場合）
ＶＢＰ＝ＶＬＯＷ
ＶＢＭ＝ＶＨＩＧＨ
【００６０】
出力端子２Ｐに着目すると、この増幅回路の動作は、増幅器３が正相（Ｂ＞０）の場合の第３実施形態に係る増幅回路と同様である。また、出力端子２Ｍに着目すると、この増幅回路の動作は、増幅器３が逆相（Ｂ＜０）の場合の第３実施形態に係る増幅回路と同様である。したがって、本実施形態に係る増幅回路においても、第３実施形態と同様の効果を得ることができる。また、本実施形態に係る増幅回路を利用することにより、全差動型のゼロクロス検出器を構成することができる。
【００６１】
（第５実施形態）
次に、第５実施形態として、上述の実施形態に係る増幅回路を備えたＡ／Ｄ変換器について図１０を参照して説明する。図１０は、本実施形態に係るＡ／Ｄ変換器１００を示すブロック図である。本実施形態において、Ａ／Ｄ変換器１００にアナログ信号ＡＩＮが入力されると、アナログ信号ＡＩＮは所定のサンプリング間隔で標本化される。標本化された信号は、入力信号ＶＩＮとして、上述の増幅回路を含んで構成されたゼロクロス検出器１０に入力される。
【００６２】
本実施形態に係るＡ／Ｄ変換器は、ゼロクロス検出器を利用する既存の任意のＡ／Ｄ変換器に適用することができる。本実施形態に係るＡ／Ｄ変換器は、上述の実施形態に係る増幅回路を利用しているため、スイッチ９による信号入力を高速で実施できる。したがって、増幅回路の動作が遅延に起因する信号入力の欠損を防ぎ、後段の信号処理の精度を向上させることができる。また、増幅回路の動作を高速化するための消費電力を削減することができる。
【００６３】
特に、本実施形態に係るＡ／Ｄ変換器は、パイプラインＡ／Ｄ変換器に適用するのが好ましい。パイプラインＡ／Ｄ変換器では、パイプラインステージの数だけゼロクロス検出器が利用されるため、各ゼロクロス検出器として上述の実施形態に係る増幅回路を利用することができる。これにより、上述の効果を各ゼロクロス検出器に対して得ることが可能であり、全体として顕著な効果を得ることができる。
【００６４】
また、上述の実施形態に係る増幅回路によれば、増幅フェーズの継続時間を短縮することができるため、サンプリング間隔を短縮することができる。したがって、Ａ／Ｄ変換器によるＡ／Ｄ変換処理を高速化することができる。
【００６５】
（第６実施形態）
次に、第６実施形態として、第５実施形態に係るＡ／Ｄ変換器１００を備えた通信装置について図１１を参照して説明する。図１１は、本実施形態に係る通信装置の機能構成を示すブロック図である。通信装置は、アンテナ１０１と、信号増幅回路１０２と、周波数変換回路１０３と、フィルタ回路１０４と、Ａ／Ｄ変換器１００と、デジタル信号処理部１０５とを備える。
【００６６】
本実施形態において、アンテナ１０１により受信されたアナログ信号は、増幅回路１０２により増幅される。信号増幅回路１０２として任意の増幅回路を使用することができる。信号増幅回路１０２により増幅されたアナログ信号は、周波数変換回路１０３により、後段の処理に適した周波数に変換される。周波数変換回路１０３により周波数を変換されたアナログ信号は、フィルタ回路１０４により雑音成分を除去される。フィルタ回路１０４として、ローパスフィルタ、ハイパスフィルタ、バンドパスフィルタ、積分回路などを使用することができる。
【００６７】
フィルタ回路１０４により雑音成分を除去されたアナログ信号は、Ａ／Ｄ変換器１００に入力される。Ａ／Ｄ変換器１００は、第５実施形態に係るＡ／Ｄ変換器であり、フィルタ回路１０４から入力されたアナログ信号ＡＩＮを、上述の処理によりデジタル信号ＤＯＵＴに変換して出力する。デジタル信号処理部１０５は、Ａ／Ｄ変換器１００から入力されたデジタル信号ＤＯＵＴに基づいて、各種のデジタル信号処理を実行する。
【００６８】
本実施形態によれば、低消費電力かつ高速動作が可能な通信装置を構成することができる。なお、上記の説明において、信号を受信する場合の通信装置の動作について説明したが、通信装置は信号を送信する機能を備えてもよい。
【００６９】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【００７０】
１，１Ｐ，１Ｍ：入力端子、２，２Ｐ，２Ｍ：出力端子、３：増幅器、４，４Ｐ，４Ｍ：スイッチ、５，５Ｐ，５Ｍ：電圧設定手段、６，６Ｐ，６Ｍ：電圧源、７，７Ｐ，７Ｍ：スイッチ、８：増幅器、９：スイッチ、１０：ゼロクロス検出器、１１：スイッチ、１２：電圧源、１３，１３Ｐ，１３Ｍ：電圧設定手段、１４：電圧源、１５：スイッチ、１６，１６Ｐ，１６Ｍ：電圧源、１７，１７Ｐ，１７Ｍ：スイッチ、１００：Ａ／Ｄ変換器、１０１：アンテナ、１０２：信号増幅回路、１０３：周波数変換回路、１０４：フィルタ回路、１０５：デジタル信号処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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