(57)【要約】      （修正有）【課題】トランジスタの耐圧向上を実現可能な半導体装置を提供する。【解決手段】半導体装置は、半導体基板１と、半導体基板１上に第１の膜２を介して形成された第１導電型またはイントリンシック型の第１および第２半導体層３、４と、第２半導体層４上に形成された第１の主電極８と、第２半導体層４の第１の主電極８側または第１の主電極８とは反対側に形成された第２の主電極９とを備える。さらに、装置は、第１の主電極８に電気的に接続された第１のパッド層１６と、第２の主電極９に接する第１の上部Ｓ４と、半導体基板１の上部Ｓ１と下部Ｓ２との間の高さに設けられた第２の上部Ｓ５と、半導体基板１の下部Ｓ２に対向する第３の上部Ｓ６とを有し、第２の主電極９に電気的に接続された第２のパッド層２２とを備える。さらに、装置は、第２のパッド層２２の第２の上部Ｓ５と第１の膜２の下部との間に形成された第２導電型の第３半導体層２３を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の膜と、
前記第１の膜上に形成された第１導電型またはイントリンシック型の第１半導体層と、
前記第１半導体層上に形成された前記第１導電型またはイントリンシック型の第２半導体層と、
前記第２半導体層上に絶縁膜を介して形成された制御電極と、
前記第２半導体層上に形成された第１の主電極と、
前記第２半導体層の前記第１の主電極側、または前記第２半導体層の前記第１の主電極とは反対側に形成された第２の主電極と、
前記第１の主電極に電気的に接続された第１のパッド層と、
前記第２の主電極に接する第１の上部と、前記半導体基板の上部と前記半導体基板の下部との間の高さに設けられた第２の上部と、前記半導体基板の下部に絶縁層を介して対向する第３の上部とを有し、前記第２の主電極に電気的に接続された第２のパッド層と、
前記第２のパッド層の前記第２の上部と前記第１の膜の下部との間に形成された前記第２導電型の第３半導体層と、
を備える半導体装置。
【請求項２】
前記第２のパッド層は、前記半導体基板の上部と前記半導体基板の下部との間の高さに設けられ、かつ、前記半導体基板の上部および下部に垂直な方向に前記第１の主電極と重なる位置に設けられた第４の上部を有し、
さらに、前記第２のパッド層の前記第４の上部と前記第１の膜の下部との間に形成された、前記第２導電型の第４半導体層を備える、
請求項１に記載の半導体装置。
【請求項３】
前記第２のパッド層は、前記半導体基板の上部と前記半導体基板の下部との間の高さに設けられ、かつ、前記半導体基板の上部および下部に垂直な方向に前記制御電極と重なる位置に設けられた第５の上部を有し、
さらに、前記第２のパッド層の前記第５の上部と前記第１の膜の下部との間に形成された、前記第２導電型の第５半導体層を備える、
請求項１または２に記載の半導体装置。
【請求項４】
前記第２のパッド層は、前記半導体基板の上部と前記半導体基板の下部との間の高さに設けられ、かつ、前記半導体基板の上部および下部に垂直な方向に、前記第１または第２の主電極と前記制御電極との間の領域と重なる位置に設けられた第６の上部を有し、
さらに、前記第２のパッド層の前記第６の上部と前記第１の膜の下部との間に形成された、前記第２導電型の第６半導体層を備える、
請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記絶縁層は、前記第３、第４、第５、および第６の半導体層の少なくともいずれかと前記第２のパッド層との間に形成されている、
請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の主電極は、前記第２半導体層の下部に接する上部と、前記第１半導体層の側部に接する側部とを有する、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１のパッド層は、前記半導体基板の上部および下部に垂直な方向に前記第１の主電極と重なり、前記半導体基板の上部および下部に垂直な方向に前記第２の主電極および前記制御電極と重ならない形状を有する第１のパッド部を含む、
請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記第２のパッド層は、前記半導体基板の上部および下部に垂直な方向に前記第２の主電極と重なり、前記半導体基板の上部および下部に垂直な方向に前記第１の主電極および前記制御電極と重ならない形状を有する第２のパッド部を含む、
請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体装置に相当する複数の半導体装置を備え、
前記複数の半導体装置は、互いに隣接する半導体装置の前記第１のパッド層同士が接するように、または、互いに隣接する半導体装置の前記第２のパッド層同士が接するように重ねられている、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＧａＮ（窒化ガリウム）は、Ｓｉ（シリコン）と比べてバンドギャップが大きい窒化物半導体材料であり、高い飽和電子速度や高い絶縁破壊電界強度などの優れた材料特性を有する。ＧａＮ層は、Ａｌ（アルミニウム）やＩｎ（インジウム）などを含有するIII−V族化合物半導体層とヘテロ接合を形成することが可能である。ＧａＮ層とＡｌＧａＮ（窒化アルミニウムガリウム）層のヘテロ界面においては、自発分極やピエゾ分極により、２次元電子ガス（２ＤＥＧ）層と呼ばれる高濃度かつ高電子移動度の電子層が発生する。このようなヘテロ接合の特性を生かしたＨＥＭＴ（高電子移動度トランジスタ）は、電力用増幅器やスイッチング素子などに用いられる次世代のデバイスとして注目されている。
【０００３】
ＨＥＭＴに対する要求の例として、高い絶縁破壊耐圧や高電流動作などの性能面の要求が挙げられる。加えて、ＨＥＭＴに対しては、チップコストを下げるためチップの小型化や、ウエハ状態でバーンイン等の効率的な通電試験を行うためのウエハ構成も求められている。
【０００４】
ＨＥＭＴのＧａＮ層とＡｌＧａＮ層は、半導体基板上にバッファ層（緩衝層）を介して積層されている。しかしながら、半導体基板とＧａＮ層の格子定数や熱膨張係数が互いに異なることから、バッファ層、ＧａＮ層、ＡｌＧａＮ層は、結晶欠陥の一種である転位を含んでいる。これらの転位は、ＨＥＭＴに高電圧が印加された際に、リーク電流が生じる原因となる。また、ＨＥＭＴの耐圧を大きくすると、半導体基板とバッファ層との間にキャリアが生じ、反転層または蓄積層（これらは導電層とも呼ばれる）が形成される。その結果、ソース電極とドレイン電極がショートチャネル化された状態となり、リーク電流が発生してしまう。これらのリーク電流が、ＨＥＭＴの耐圧向上の障壁となっている。
【０００５】
一方、ＨＥＭＴの回路端子と電気的に接続するためのボンディングパッドやボンディングワイヤは、一般に、ＨＥＭＴを備える半導体チップの外部（周辺部）に配置される。この構成においてボンディングパッドの面積を小さくすると、ワイヤボンディングの際にボンディングの位置ずれによるボンディング強度の劣化、接触不良、抵抗の増大などが生じる。このことが、チップ面積の縮小の足かせになっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】ＷＯ２０１１／０２４４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
トランジスタの耐圧向上を実現可能な半導体装置を提供する。
【課題を解決するための手段】
【０００８】
一の実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に形成された第１の膜と、前記第１の膜上に形成された第１導電型またはイントリンシック型の第１半導体層と、前記第１半導体層上に形成された前記第１導電型またはイントリンシック型の第２半導体層とを備える。さらに、前記装置は、前記第２半導体層上に絶縁膜を介して形成された制御電極と、前記第２半導体層上に形成された第１の主電極と、前記第２半導体層の前記第１の主電極側、または前記第２半導体層の前記第１の主電極とは反対側に形成された第２の主電極とを備える。さらに、前記装置は、前記第１の主電極に電気的に接続された第１のパッド層を備える。さらに、前記装置は、前記第２の主電極に接する第１の上部と、前記半導体基板の上部と前記半導体基板の下部との間の高さに設けられた第２の上部と、前記半導体基板の下部に絶縁層を介して対向する第３の上部とを有し、前記第２の主電極に電気的に接続された第２のパッド層を備える。さらに、前記装置は、前記第２のパッド層の前記第２の上部と前記第１の膜の下部との間に形成された前記第２導電型の第３半導体層を備える。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第２実施形態の半導体装置の構造を示す断面図である。
【図３】第３実施形態の半導体装置の構造を示す断面図である。
【図４】第４実施形態の半導体装置の構造を示す断面図である。
【図５】第４実施形態の変形例の半導体装置の構造を示す断面図である。
【図６】第５実施形態の半導体装置の構造を示す断面図である。
【図７】第６実施形態の半導体装置の構造を示す断面図である。
【図８】第７実施形態の半導体装置の構造を概略的に示す断面図である。
【図９】第７実施形態の変形例の半導体装置の構造を概略的に示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を、図面を参照して説明する。
【００１１】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１は、半導体装置を構成するＨＥＭＴの例として、２つのトランジスタＴｒ1、Ｔｒ2を示している。
【００１２】
図１の半導体装置は、ｎ型（またはｐ型）の半導体基板１と、第１の膜の例であるバッファ層２と、第１半導体層の例であるｎ型またはｉ型（イントリンシック型）の電子走行層３と、第２半導体層の例であるｎ型またはｉ型の電子供給層４と、絶縁膜５と、ゲート絶縁膜６と、制御電極の例であるゲート電極７と、第１の主電極の例であるソース電極８と、第２の主電極の例であるドレイン電極９とを備えている。
【００１３】
図１の半導体装置はさらに、第１の層間絶縁膜１１と、第１の配線層１２と、第２の層間絶縁膜１３と、第２の配線層１４と、第３の層間絶縁膜１５と、第１のパッド層１６と、素子分離領域１７と、絶縁層２１と、第２のパッド層２２と、第３半導体層の例である第１のｐ型半導体層２３とを備えている。
【００１４】
ｎ型、ｐ型はそれぞれ、第１、第２導電型の例である。なお、ｉ型の半導体層とは、ｎ型不純物およびｐ型不純物が意図的に含まれていない半導体層を意味する。ｉ型の半導体層は、アンドープの半導体層とも呼ばれる。
【００１５】
半導体基板１は、ｎ型基板（またはｐ型基板）であり、上部Ｓ1と下部Ｓ2とを有している。半導体基板１は、例えばシリコン基板である。図１は、半導体基板１の上部Ｓ1、下部Ｓ2に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１の上部Ｓ1、下部Ｓ2に垂直なＺ方向とを示している。
【００１６】
本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、半導体基板１の上部Ｓ1、下部Ｓ2の位置関係は、半導体基板１の上部Ｓ1が半導体基板１の下部Ｓ2の上方に位置していると表現される。
【００１７】
バッファ層２は、半導体基板１の上部Ｓ1上に形成されている。バッファ層２は例えば、ＡｌＮ（窒化アルミニウム）層、ＡｌＧａＮ層、ＧａＮ層などを含む積層膜である。バッファ層２は、炭素原子がドープされていてもよい。
【００１８】
電子走行層３は、バッファ層２上に形成されている。電子走行層３は例えば、ｎ型またはｉ型のＧａＮ層である。符号Ｒは、電子走行層３の上端に２ＤＥＧ層が生じる領域を示す。
【００１９】
電子供給層４は、電子走行層３上に形成されている。電子供給層４は例えば、ｎ型またはｉ型のＡｌＧａＮ層である。
【００２０】
絶縁膜５は、電子供給層４上に形成されており、複数の開口部を有している。ゲート電極７は、開口部内の電子供給層４上にゲート絶縁膜６を介して形成されている。ソース電極８は、開口部内の電子供給層４上に直接形成されており、電子供給層４と電気的にされてオーミックコンタクトを形成している。
【００２１】
ドレイン電極９は、電子供給層４のソース電極８とは反対側に形成されており、電子供給層４と電気的にされてオーミックコンタクトを形成している。すなわち、ソース電極８が、電子供給層４の＋Ｚ方向に配置されているのに対し、ドレイン電極９は、電子供給層４の−Ｚ方向に配置されている。ドレイン電極９は、電子供給層４の下部に接する上部σ1と、電子走行層３、バッファ層２、および第１のｐ型半導体層２３の側部に接する側部σ2とを有している。また、ドレイン電極９は、電子走行層３内の２ＤＥＧ層とオーミックコンタクトされている。ゲート電極７、ソース電極８、およびドレイン電極９は、Ｙ方向に延びる形状を有している。
【００２２】
第１の層間絶縁膜１１、第１の配線層１２、第２の層間絶縁膜１３、第２の配線層１４、第３の層間絶縁膜１５、および第１のパッド層１６は、電子供給層４上に、ゲート電極７およびソース電極８を介して順に形成されている。
【００２３】
第１の配線層１２は、ゲート電極７およびソース電極８に電気的に接続された複数の配線を含んでいる。また、第２の配線層１４は、ゲート電極７およびソース電極８に、第１の配線層１２を介して電気的に接続された複数の配線を含んでいる。
【００２４】
第１のパッド層１６は、第２の配線層１４に接する下部Ｓ3を有し、第１および第２の配線層１２、１４を介してソース電極８に電気的に接続されている。第１のパッド層１６は例えば、導電性の金属層である。
【００２５】
素子分離領域１７は、電子走行層３と電子供給層４とに接する側部と、電子走行層３に接する下部と、絶縁膜５とソース電極８とに接する上部とを有している。素子分離領域１７は例えば、トランジスタ同士を電気的に分離するため、アルゴン（Ａｒ）イオン等のイオンが電子供給層４の上部から電子走行層３に達するように注入されて電気的に不活性化した領域である。
【００２６】
第２のパッド層２２は、ドレイン電極９に接する第１の上部Ｓ4と、半導体基板１の上部Ｓ1と半導体基板１の下部Ｓ2との間の高さに設けられた第２の上部Ｓ5と、半導体基板１の下部Ｓ2に絶縁層２１を介して対向する第３の上部Ｓ6と、第１の上部Ｓ4と第２の上部Ｓ5との間に位置する第１の側部Ｓ7と、第２の上部Ｓ5と第３の上部Ｓ6との間に位置する第２の側部Ｓ8とを有し、ドレイン電極９に電気的に接続されている。符号Ｋは、第２のパッド層２２の第２の上部Ｓ5とドレイン電極９の側部σ2との間に位置する角部を示している。第２のパッド層２２は例えば、導電性の金属層である。
【００２７】
符号Ａ1は、第２の上部Ｓ5近傍におけるドレイン電極９の側部σ2で囲まれた領域の面積を示す。また、符号Ａ2は、第２の上部Ｓ5近傍における第２のパッド層２２の第２の側部Ｓ8で囲まれた領域の面積を示す。本実施形態において、面積Ａ2は、面積Ａ1よりも大きく設定されており（Ａ2＞Ａ1）、具体的には、面積Ａ1の２倍以上に設定されている（Ａ2≧２Ａ1）。
【００２８】
第１のｐ型半導体層２３は、第２のパッド層２２の第２の上部Ｓ5とバッファ層２の下部との間に形成されている。第１のｐ型半導体層２３は例えば、ｐ型不純物を含有するシリコン層である。第１のｐ型半導体層２３のＺ方向の厚さは、例えば１μｍ以上であり、好ましくは３μｍ以上である。
【００２９】
第１のｐ型半導体層２３は例えば、半導体基板１の下部Ｓ2に絶縁層２１を形成し、半導体基板１の下部Ｓ2に、半導体基板１の上部Ｓ1と下部Ｓ2との間に底部を有する第１の溝（トレンチ）を形成し、第１の溝の底部の半導体基板１にｐ型不純物を注入し、その後、第１の溝の底部に第２の溝を形成することで形成可能である。この場合、第１のｐ型半導体層２３は、半導体基板１内に形成されたｐ型半導体領域である。また、第２のパッド層２２は例えば、第１および第２の溝の形成後に、半導体基板１の下部Ｓ2側の全面に、第２のパッド層２２を形成することで形成可能である。ただし、絶縁層２１、第２のパッド層２２、および第１のｐ型半導体層２３は、その他の方法で形成してもよい。
【００３０】
なお、半導体基板１がｎ型基板の場合には、第１のｐ型半導体層２３の不純物濃度が、ｐｎ接合によりポテンシャル障壁が形成される濃度となるように、上記のｐ型不純物の注入が行われる。一方、半導体基板１がｐ型基板の場合には、ｐ型の半導体基板１の結晶性に影響が出ない程度に、第１のｐ型半導体層２３の不純物濃度をｐ型の半導体基板１の不純物濃度よりも高く設定することが好ましい。
【００３１】
（第１実施形態の半導体装置の詳細）
次に、引き続き図１を参照し、第１実施形態の半導体装置の詳細について説明する。
【００３２】
本実施形態の半導体装置は、半導体基板１の上部Ｓ1側に形成され、ソース電極８に電気的に接続された第１のパッド層１６と、半導体基板１の下部Ｓ2側に形成され、ドレイン電極９に電気的に接続された第２のパッド層２２とを備え、第１、第２のパッド層１６、２２が半導体装置のチップの内部に配置されている。
【００３３】
そのため、本実施形態によれば、ボンディングパッドをチップの外部に配置する場合における、ボンディングパッドのパターンを縮小できないという問題を回避することができる。よって、本実施形態によれば、半導体装置のチップ面積を縮小することが可能となる。
【００３４】
一方、本実施形態のドレイン電極９に高電圧が印加されると、半導体基板１とバッファ層２の界面に電子が生じ、反転層（または蓄積層。以下同様）Ｐが形成される。その結果、ソース電極８とドレイン電極９がショートチャネル化された状態となり、リーク電流が発生する。このリーク電流は、半導体装置のチップ端面に向かって流れることとなる。
【００３５】
しかしながら、本実施形態の半導体装置は、第２のパッド層２２の第２の上部Ｓ5とバッファ層２の下部との間に第１のｐ型半導体層２３を備えており、半導体基板１と第１のｐ型半導体層２３との間にｐｎ接合が形成されている。このｐｎ接合部には、電子や正孔が不足する空乏層が発生する。
【００３６】
そのため、このｐｎ接合によるポテンシャル障壁により、リーク電流の流れが制限される、すなわち、リークパスが遮断される。よって、本実施形態によれば、反転層Ｐに起因するリーク電流の流れを抑制して、ＨＥＭＴの耐圧を向上させることが可能となる。
【００３７】
反転層Ｐのリーク電流がチップ端面まで流れるためには、第１のｐ型半導体層２３を通過する必要がある。リーク電流がチップ端面まで流れることを抑制するためには、第１のｐ型半導体層２３のＸ方向の長さが、なるべく長いことが望ましい。しかしながら、第２の上部Ｓ5と側部σ2との間に位置する角部Ｋは、エッチング処理やエッチバック処理などにより丸められる場合がある。そのため、第１のｐ型半導体層２３のＸ方向の長さは、角部Ｋが丸み部を有している場合も考慮に入れて、十分に長く設定することが望ましい。
【００３８】
よって、本実施形態においては、面積Ａ2を面積Ａ1の２倍以上に設定している。これにより、本実施形態によれば、第１のｐ型半導体層２３のＸ方向の長さを十分に長く設定することが可能となる。
【００３９】
以上のように、本実施形態の半導体装置は、半導体基板１の上部Ｓ1側に形成された第１のパッド層１６と、半導体基板１の下部Ｓ2側に形成された第２のパッド層２２と、第２のパッド層２２の第２の上部Ｓ5とバッファ層２の下部との間に形成された第１のｐ型半導体層２３とを備えている。
【００４０】
よって、本実施形態によれば、第１、第２のパッド層１６、２２をチップ内に配置することにより、半導体装置のチップ面積を縮小することが可能となる。
【００４１】
また、本実施形態によれば、第２のパッド層２２の第２の上部Ｓ5とバッファ層２の下部との間に第１のｐ型半導体層２３を形成することにより、リーク電流の流れを抑制し、ＨＥＭＴの耐圧を向上させることが可能となる。
【００４２】
（第２実施形態）
図２は、第２実施形態の半導体装置の構造を示す断面図である。
【００４３】
本実施形態の第２のパッド層２２は、半導体基板１の上部Ｓ1と半導体基板１の下部Ｓ2との間の高さに設けられ、かつ、Ｚ方向にソース電極８と重なる位置に設けられた第４の上部Ｓ9と、第４の上部Ｓ9と第３の上部Ｓ6との間に位置する第３の側部Ｓ10とを有している。すなわち、第２のパッド層２２は、ソース電極８の真下に第４の上部Ｓ9を有している。
【００４４】
また、本実施形態の半導体装置は、第１のｐ型半導体層２３に加えて、第４半導体層の例である第２のｐ型半導体層２４を備えている。第２のｐ型半導体層２４は、第２のパッド層２２の第４の上部Ｓ9とバッファ層２の下部との間に形成されている。第２のｐ型半導体層２４は例えば、ｐ型不純物を含有するシリコン層である。第２のｐ型半導体層２４のＺ方向の厚さは、例えば１μｍ以上であり、好ましくは３μｍ以上である。
【００４５】
第２のｐ型半導体層２４は例えば、半導体基板１の下部Ｓ2に、上述の第１の溝と共に、半導体基板１の上部Ｓ1と下部Ｓ2との間に底部を有する第３の溝を形成し、これらの溝の底部の半導体基板１にｐ型不純物を注入することで形成可能である。この場合、第２のｐ型半導体層２４は、半導体基板１内に形成されたｐ型半導体領域である。ただし、第２のｐ型半導体層２４は、その他の方法で形成してもよい。
【００４６】
本実施形態によれば、ドレイン電極９の周囲に第１のｐ型半導体層２３を形成し、ソース電極８の真下に第２のｐ型半導体層２４を形成することにより、あるトランジスタで発生したリーク電流が、別のトランジスタに流れ込むことを抑制することが可能となる。
【００４７】
例えば、トランジスタＴｒ1からトランジスタＴｒ2へのリーク電流の流れは、第１のｐ型半導体層２３により抑制することができる。また、トランジスタＴｒ1から不図示の隣接トランジスタへのリーク電流の流れや、トランジスタＴｒ2から不図示の隣接トランジスタへのリーク電流の流れは、第２のｐ型半導体層２４により抑制することができる。
【００４８】
（第３実施形態）
図３は、第３実施形態の半導体装置の構造を示す断面図である。
【００４９】
本実施形態のドレイン電極９は、電子供給層４のソース電極８側に形成されており、ソース電極８と共に電子供給層４の＋Ｚ方向に配置されている。また、本実施形態のドレイン電極９は、ソース電極８と同様に、絶縁膜５の開口部内の電子供給層４上に直接形成されており、電子供給層４と電気的にされてオーミックコンタクトを形成している。また、本実施形態のドレイン電極９は、ゲート電極７やソース電極８と同様に、Ｙ方向に延びる形状を有している。
【００５０】
また、本実施形態の第２のパッド層２２は、電子供給層４の上部と同じ高さに第１の上部Ｓ4を有している。その結果、第２のパッド層２２の第１の上部Ｓ4は、ドレイン電極９に接しており、第２のパッド層２２は、ドレイン電極９に電気的に接続されている。
【００５１】
また、本実施形態の絶縁層２１は、第３の上部Ｓ6と半導体基板１の下部Ｓ2との間だけでなく、第２の上部Ｓ5と第１のｐ型半導体層２３の下部との間や、第４の上部Ｓ9と第２のｐ型半導体層２４の下部との間にも形成されている。さらに、本実施形態の絶縁層２１は、第１の側部Ｓ7と電子供給層４、電子走行層３、バッファ層２、第１のｐ型半導体層２３との間や、第２の側部Ｓ8と半導体基板１との間や、第３の側部Ｓ10と半導体基板１との間にも形成されている。
【００５２】
なお、本実施形態において、ソース電極８は、第１、第２の配線層１２、１４に電気的に接続されているのに対し、ドレイン電極９は、第１、第２の配線層１２、１４に電気的に接続されていない。理由は、ドレイン電極９は、第２のパッド層２２に電気的に接続されているため、第１、第２の配線層１２、１４に電気的に接続される必要がないからである。よって、本実施形態の半導体装置は、ドレイン電極９の真上に、第１、第２の配線層１２、１４の配線を備えていない。このような構造は、例えば、ドレイン電極９の真上に段差をなくし、段差による絶縁膜や配線の段切れなどの異常の発生を抑制できるという利点がある。
【００５３】
本実施形態の絶縁層２１は例えば、上述の第１〜第３の溝を形成するためのエッチング処理と、第１、第２のｐ型半導体層２３、２４を形成するための不純物注入処理とを実施した後に、半導体基板１の下部Ｓ2側の全面に絶縁層２１を形成し、ドレイン電極９の下部の絶縁層２１を除去することで形成可能である。ただし、絶縁層２１は、その他の方法で形成してもよい。
【００５４】
なお、本実施形態の半導体装置は、ドレイン電極９の真上に第１、第２の配線層１２、１４の配線を備えていないが、これは、半導体装置の動作時や製造時に、段差による異常の発生を抑制するための構造である。このような異常の発生を他の方法により抑制可能な場合などには、本実施形態の半導体装置は、ドレイン電極９の真上に第１、第２の配線層１２、１４の配線を備えていてもよい。
【００５５】
本実施形態によれば、半導体基板１とバッファ層２の界面と、バッファ層２と電子走行層３の界面を流れるリーク電流が、第１、第２のｐ型半導体層２３、２４から第２のパッド層２２を介してチップ端面へと流れることを、絶縁層２１により抑制することが可能となる。
【００５６】
本実施形態によれば、半導体基板１とバッファ層２の界面を流れるリーク電流が、第１、第２のｐ型半導体層２３、２４を介して第２のパッド層２２へ流れ込むことを、絶縁層２１により抑制することが可能となる。また、本実施形態によれば、バッファ層２と電子走行層３の界面を流れるリーク電流が、第１の側部Ｓ7を介して第２のパッド層２２へと流れこむことを、絶縁層２１により抑制することが可能となる。
【００５７】
なお、本実施形態の絶縁層２１は、第１実施形態や第２実施形態にも適用可能である。
【００５８】
（第４実施形態）
図４は、第４実施形態の半導体装置の構造を示す断面図である。
【００５９】
本実施形態の第２のパッド層２２は、半導体基板１の上部Ｓ1と半導体基板１の下部Ｓ2との間の高さに設けられ、かつ、Ｚ方向にゲート電極７と重なる位置に設けられた第５の上部Ｓ11と、第５の上部Ｓ11と第３の上部Ｓ6との間に位置する第４の側部Ｓ12とを有している。すなわち、第２のパッド層２２は、ゲート電極７の真下に第５の上部Ｓ11を有している。
【００６０】
また、本実施形態の半導体装置は、第１、第２のｐ型半導体層２３、２４に加えて、第５半導体層の例である第３のｐ型半導体層２５を備えている。第３のｐ型半導体層２５は、第２のパッド層２２の第５の上部Ｓ11とバッファ層２の下部との間に形成されている。第３のｐ型半導体層２５は例えば、ｐ型不純物を含有するシリコン層である。第３のｐ型半導体層２５のＺ方向の厚さは、例えば１μｍ以上あり、好ましくは３μｍ以上である。
【００６１】
第３のｐ型半導体層２５は例えば、半導体基板１の下部Ｓ2に、上述の第１、第３の溝と共に、半導体基板１の上部Ｓ1と下部Ｓ2との間に底部を有する第４の溝を形成し、これらの溝の底部の半導体基板１にｐ型不純物を注入することで形成可能である。この場合、第３のｐ型半導体層２５は、半導体基板１内に形成されたｐ型半導体領域である。ただし、第３のｐ型半導体層２５は、その他の方法で形成してもよい。
【００６２】
本実施形態によれば、ドレイン電極９の周囲に第１のｐ型半導体層２３を形成し、ソース電極８の真下に第２のｐ型半導体層２４を形成し、ゲート電極７の真下に第３のｐ型半導体層２５を形成することにより、各トランジスタ内のソース電極８とドレイン電極９との間でのリーク電流の流れを抑制することが可能となる。
【００６３】
なお、本実施形態は、第３のｐ型半導体層２５を第２実施形態に適用したもの（ただし、本実施形態の絶縁層２１の形状は、第２実施形態とは異なる）であるが、第３のｐ型半導体層２５は、第１実施形態や第３実施形態にも適用可能である。
【００６４】
図５は、第４実施形態の変形例の半導体装置の構造を示す断面図である。
【００６５】
本変形例の第２のパッド層２２はさらに、半導体基板１の上部Ｓ1と半導体基板１の下部Ｓ2との間の高さに設けられ、かつ、ゲート電極７とソース電極８との間の領域の真下や、ゲート電極７とドレイン領域９との間の領域の真下に設けられた第６の上部Ｓ13と、第６の上部Ｓ13と第３の上部Ｓ6との間に位置する第５の側部Ｓ14とを有している。
【００６６】
また、本実施形態の半導体装置は、第１〜第３のｐ型半導体層２５に加えて、第６半導体層の例である第４のｐ型半導体層２６を備えている。第４のｐ型半導体層２６は、第２のパッド層２２の第６の上部Ｓ13とバッファ層２の下部との間に形成されている。これにより、各トランジスタ内のゲート電極７とソース電極８との間や、各トランジスタ内のゲート電極７とドレイン電極９との間でのリーク電流の流れを抑制することが可能となる。第４のｐ型半導体層２６は例えば、第１〜第３のｐ型半導体層２３〜２５と同様の方法により形成可能である。
【００６７】
なお、本変形例の第６の上部Ｓ13は、ゲート電極７とソース電極８との間の領域の真下と、ゲート電極７とドレイン領域９との間の領域の真下の両方に設けられているが、これらのいずれか一方のみに設けられていてもよい。
【００６８】
（第５実施形態）
図６は、第５実施形態の半導体装置の構造を示す断面図である。
【００６９】
第１から第４実施形態の第１、第２のパッド層１６、２２はそれぞれ、半導体基板１の上部Ｓ1、下部Ｓ2の全面に形成されている。よって、第１から第４実施形態の第１および第２のパッド層１６、２２は、Ｚ方向にゲート電極７、ソース電極８、およびドレイン電極９と重なる形状を有している。
【００７０】
一方、本実施形態の第１および第２のパッド層１６、２２は、パッド面積を小さく限定するように加工されている。
【００７１】
第１のパッド層１６は、Ｚ方向にソース電極８と重なり、Ｚ方向にゲート電極７およびドレイン電極９と重ならない形状を有する第１のパッド部１６ａを含んでいる。
【００７２】
第２のパッド層２２は、Ｚ方向にドレイン電極９と重なり、Ｚ方向にゲート電極７およびソース電極８と重ならない形状を有する第２のパッド部２２ａを含んでいる。第２のパッド層２２はさらに、第４の上部Ｓ9を有する第３のパッド部２２ｂと、第５の上部Ｓ11を有する第４のパッド部２２ｃとを含んでいる。上述の第６の上部Ｓ13が存在する場合にはさらに、第６の上部Ｓ13を有する第５のパッド部が形成される。
【００７３】
なお、第３、第４のパッド部２２ｂ、２２ｃは、絶縁層に置き換えてもよい。これは、第５のパッド部についても同様である。
【００７４】
以上のように、本実施形態の第１、第２のパッド層１６、２２は、パッド面積を小さく限定するように加工されている。よって、本実施形態によれば、例えば、第１、第２のパッド層１６、２２と外部を配線で接続することにより、チップからの放熱を促進することや、チップの反りを抑制することが可能となる。
【００７５】
なお、本実施形態は、第１、第２のパッド部１６ａ、２２ａ等を第３実施形態に適用したものであるが、第１、第２のパッド部１６ａ、２２ａ等は、第１、第２、第４実施形態にも適用可能である。
【００７６】
（第６実施形態）
図７は、第６実施形態の半導体装置の構造を示す断面図である。
【００７７】
本実施形態の第１のパッド層１６は、第１および第２の配線層１２、１４を介してドレイン電極９に電気的に接続されている。本実施形態のドレイン電極９は、第１の主電極の例である。
【００７８】
また、本実施形態の第２のパッド層２２は、ソース電極８に接する第１の上部Ｓ4を有し、ソース電極８に電気的に接続されている。本実施形態のソース電極８は、第２の主電極の例である。
【００７９】
また、本実施形態の第３の上部Ｓ9は、Ｚ方向にドレイン電極９と重なる位置に形成されている。すなわち、本実施形態の第３の上部Ｓ9は、ドレイン電極９の真下に形成されている。
【００８０】
なお、本実施形態において、ドレイン電極９は、第１、第２の配線層１２、１４に電気的に接続されているのに対し、ソース電極８は、第１、第２の配線層１２、１４に電気的に接続されていない。理由は、ソース電極８は、第２のパッド層２２に電気的に接続されているため、第１、第２の配線層１２、１４に電気的に接続される必要がないからである。よって、本実施形態の半導体装置は、ソース電極８の真上に、第１、第２の配線層１２、１４の配線を備えていない。このような構造は、例えば、ソース電極８の真上に段差をなくし、段差による絶縁膜や配線の段切れなどの異常の発生を抑制できるという利点がある。
【００８１】
このように、本実施形態の半導体装置は、ソース電極８の真上に第１、第２の配線層１２、１４の配線を備えていないが、これは、半導体装置の動作時や製造時に、段差による異常の発生を抑制するための構造である。このような異常の発生を他の方法により抑制可能な場合などには、本実施形態の半導体装置は、ソース電極８の真上に第１、第２の配線層１２、１４の配線を備えていてもよい。
【００８２】
本実施形態によれば、第１から第５実施形態と同様の理由により、チップ面積の縮小とＨＥＭＴの耐圧向上とを実現することが可能となる。
【００８３】
（第７実施形態）
図８は、第７実施形態の半導体装置の構造を概略的に示す断面図である。
【００８４】
図８の半導体装置は、Ｚ方向に重ねられて互いに貼り合わされた複数枚のウエハチップＷ1〜Ｗ4を備えている。図８は、４枚のウエハチップＷ1〜Ｗ4を示しているが、本実施形態の半導体装置を構成するウエハチップの枚数は、４枚以外でもよい。
【００８５】
ウエハチップＷ1〜Ｗ4の各々は、図４に示す半導体装置に相当する。よって、ウエハチップＷ1〜Ｗ4の各々は、下部Ｓ3を有する第１のパッド層１６と、第１〜第５の上部Ｓ4、Ｓ5、Ｓ6、Ｓ9、Ｓ11と第１〜第４の側部Ｓ7、Ｓ8、Ｓ10、Ｓ12とを有する第２のパッド層２２とを備えている。なお、図面の簡略化のために、ウエハチップＷ1〜Ｗ4のその他の構成要素の図示は省略されている。
【００８６】
ウエハチップＷ1、Ｗ2は、ウエハチップＷ1の第１のパッド層１６とウエハチップＷ2の第１のパッド層１６が接するように重ねられている。また、ウエハチップＷ2、Ｗ3は、ウエハチップＷ2の第２のパッド層２２とウエハチップＷ3の第２のパッド層２２が接するように重ねられている。また、ウエハチップＷ3、Ｗ4は、ウエハチップＷ3の第１のパッド層１６とウエハチップＷ4の第１のパッド層１６が接するように重ねられている。
【００８７】
このように、本実施形態において、互いに隣接するウエハチップ同士は、第１のパッド層１６同士が接するように、または、第２のパッド層２２同士が接するように重ねられている。
【００８８】
本明細書においては、図４の半導体装置と同じ向きのウエハチップの状態を、表向きと表現し、図４の半導体装置と逆向きのウエハチップの状態を、裏向きと表現する。
【００８９】
よって、ウエハチップＷ1、Ｗ3の状態は、表向きと表現され、ウエハチップＷ2、Ｗ4の状態は、裏向きと表現される。本実施形態の半導体装置においては、表向きウエハチップＷ1、Ｗ3と裏向きのウエハチップＷ2、Ｗ4が交互に積層されている。
【００９０】
なお、下部Ｓ3や上部Ｓ4、Ｓ5、Ｓ6、Ｓ9、Ｓ11という表現は、ウエハチップＷ1〜Ｗ4の状態が表向きの場合を想定してなされたものである。よって、裏向きのウエハチップＷ2、Ｗ4においては、下部Ｓ3が上方に位置し、上部Ｓ4、Ｓ5、Ｓ6、Ｓ9、Ｓ11が下方に位置している。
【００９１】
本実施形態の半導体装置によれば、ウエハチップＷ1〜Ｗ4についてバーンイン等の通電試験を効率的に行うことや、ウエハチップＷ1〜Ｗ4を１つの半導体装置として機能させることが可能となる。
【００９２】
なお、本実施形態の半導体装置は、第４実施形態の半導体装置に相当する複数枚のウエハチップにより構成されているが、代わりに、第１〜第３実施形態の半導体装置に相当する複数枚のウエハチップにより構成してもよい。
【００９３】
図９は、第７実施形態の変形例の半導体装置の構造を概略的に示す断面図である。
【００９４】
図９の半導体装置は、Ｚ方向に重ねられて互いに貼り合わされた複数枚のウエハチップＷ1〜Ｗ4を備えている。ウエハチップＷ1〜Ｗ4の各々は、図６に示す半導体装置に相当する。よって、ウエハチップＷ1〜Ｗ4の各々は、第１のパッド部１６ａを含む第１のパッド層１６と、第２のパッド部２２ａ等を含む第２のパッド層２２とを備えている。
【００９５】
ウエハチップＷ1、Ｗ2は、ウエハチップＷ1の第１のパッド部１６ａとウエハチップＷ2の第１のパッド部１６ａが接するように重ねられている。また、ウエハチップＷ2、Ｗ3は、ウエハチップＷ2の第２のパッド部２２ａとウエハチップＷ3の第２のパッド部２２ａが接するように重ねられている。また、ウエハチップＷ3、Ｗ4は、ウエハチップＷ3の第１のパッド部１６ａとウエハチップＷ4の第１のパッド部１６ａが接するように重ねられている。
【００９６】
このように、本実施形態において、互いに隣接するウエハチップ同士は、第１のパッド部１６ａ同士が接するように、または、第２のパッド部２２ａ同士が接するように重ねられている。
【００９７】
本実施形態のウエハチップＷ1〜Ｗ4の第１、第２のパッド層１６、２２は、パッド面積を小さく限定するように加工されているため、本実施形態の半導体装置は、隣接するウエハチップ間に空洞部を有している。よって、本実施形態の半導体装置によれば、チップからの放熱を促進することや、チップの反りを抑制することが可能となる。
【００９８】
なお、本実施形態の半導体装置は、第５実施形態の半導体装置に相当する複数枚のウエハチップにより構成されているが、代わりに、第６実施形態の半導体装置に相当する複数枚のウエハチップにより構成してもよい。
【００９９】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【０１００】
１：半導体基板、２：バッファ層、３：電子走行層、４：電子供給層、
５：絶縁膜、６：ゲート絶縁膜、
７：ゲート電極、８：ソース電極、９：ドレイン電極、
１１：第１の層間絶縁膜、１２：第１の配線層、
１３：第２の層間絶縁膜、１４：第２の配線層、１５：第３の層間絶縁膜、
１６：第１のパッド層、１６ａ：第１のパッド部、１７：素子分離領域、
２１：絶縁層、２２：第２のパッド層、２２ａ：第２のパッド部、
２２ｂ：第３のパッド部、２２ｃ：第４のパッド部、
２３：第１のｐ型半導体層、２４：第２のｐ型半導体層、
２５：第３のｐ型半導体層、２６：第４のｐ型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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