(57)【要約】【課題】ＤＬＬ回路を速やかにロック状態に移行させる。【解決手段】カウント値ＣＮＴに応じて内部クロック信号ＰＣＬＫを遅延させることによりレプリカクロック信号ＲＣＬＫを生成する可変遅延線１１０及びレプリカ回路１２０と、内部クロック信号ＰＣＬＫとレプリカクロック信号ＲＣＬＫの位相を比較することによって位相判定信号ＰＤを生成する位相判定回路１３０と、更新信号ＣＫ１が活性化する度に、位相判定信号ＰＤに応じてカウント値ＣＮＴを更新するアップダウンカウンタ１４０と、更新信号ＣＫ１を可変周期で生成する更新制御回路１６０とを備える。本発明によれば、更新信号ＣＫ１の生成周期が可変であることから、速やかにロック状態に移行することが可能となる。【選択図】図２
2015012350.tif 000002
【特許請求の範囲】
【請求項１】
カウント値に応じて第１のクロック信号を遅延させることにより第２のクロック信号を生成する第１の遅延回路と、
前記第１のクロック信号と前記第２のクロック信号の位相を比較することによって位相判定信号を生成する位相判定回路と、
更新信号が活性化する度に、前記位相判定信号に応じて前記カウント値を更新するアップダウンカウンタと、
前記更新信号を可変周期で生成する更新制御回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記更新制御回路は、前記第１のクロック信号を分周することによって前記更新信号を生成し、前記第１のクロック信号の分周比を切り替えることによって前記更新信号を可変周期で生成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の遅延回路は、前記カウント値に応じて前記第１のクロック信号を遅延させることにより第３のクロック信号を生成する可変遅延線と、前記第３のクロック信号に基づいて第２のクロック信号を生成するレプリカ回路とを含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
外部端子と、
前記第３のクロック信号に同期して前記外部端子を駆動する出力回路と、をさらに備え、
前記レプリカ回路は、前記出力回路と同じインピーダンスを有していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の遅延回路は、前記第１乃至第３のクロック信号のいずれかのディーティ比を調整する第１のデューティ調整回路をさらに含むことを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記第３のクロック信号のデューティ比を検出するデューティ検知回路をさらに備え、
前記第１のデューティ調整回路は、前記デューティ検知回路の出力信号に基づいて前記第１のクロック信号のディーティ比を調整することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記更新制御回路は、前記第１の遅延回路及び前記第１のデューティ調整回路の遅延量に基づいて、前記更新信号の生成周期を切り替えることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１の遅延回路と同じ遅延量を有する第２の遅延回路と、前記第１のデューティ調整回路と同じ遅延量を有する第２のデューティ調整回路とをさらに備え、
前記第２の遅延回路と前記第２のデューティ調整回路は直列に接続されており、
前記更新制御回路は、前記第１のクロック信号に同期した計測信号が前記第２の遅延回路及び前記第２のデューティ調整回路の一方に入力されてから、前記第２の遅延回路及び前記第２のデューティ調整回路の他方から前記計測信号が出力されるまでの時間に基づいて、前記更新信号の生成周期を切り替えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記更新制御回路は、少なくとも前記第１の遅延回路の遅延量と前記第１のクロック信号のクロック周期に基づいて、前記更新信号の生成周期を切り替えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１の遅延回路に前記第１のクロック信号の第１のエッジが入力されてから、前記第１のエッジに対応する前記第２のクロック信号の第２のエッジが現れるまでのクロックサイクル数を計測する計測カウンタをさらに備え、
前記更新制御回路は、前記計測カウンタのカウント値に応じて前記更新信号の生成周期を切り替えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記更新制御回路は、前記計測カウンタのカウント値が大きいほど前記更新信号の生成周期を長く設定することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１の遅延回路と同じ遅延量を有する第２の遅延回路をさらに備え、
前記計測カウンタは、前記第１のクロック信号に同期した計測信号が前記第２の遅延回路に入力されてから、前記第２の遅延回路から前記計測信号が出力されるまでの期間、前記第１のクロック信号のエッジをカウントすることにより前記カウント値を生成することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記更新制御回路は、前記計測カウンタのカウント値とあらかじめ定められたプリセット値を加算することによって加算値を生成する加算回路を含み、前記加算値に応じて前記更新信号の生成周期を切り替えることを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記更新制御回路は、前記アップダウンカウンタのカウント値に基づいて、前記更新信号の生成周期を切り替えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項１５】
前記更新制御回路は、前記アップダウンカウンタのカウント値が所定値を超えたことに応答して、前記更新信号の生成周期を短縮することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記更新制御回路は、前記アップダウンカウンタのカウント値の更新ピッチが第１のピッチである場合には前記更新信号を第１の周期で生成し、前記更新ピッチが前記第１のピッチよりも小さい第２のピッチである場合には前記更新信号を前記第１の周期よりも短い第２の周期で生成することを特徴とする請求項１４又は１５に記載の半導体装置。
【請求項１７】
カウント値に応じて第１のクロック信号を遅延させることにより第２のクロック信号を生成する遅延回路と、
前記第１のクロック信号と前記第２のクロック信号の位相を比較することによって位相判定信号を生成する位相判定回路と、
更新信号が活性化する度に、前記位相判定信号に応じて前記カウント値を更新するアップダウンカウンタと、
第１の周期で前記更新信号を生成した後、前記第１の周期と異なる第２の周期で前記更新信号を生成する更新制御回路と、を備えることを特徴とする半導体装置。
【請求項１８】
前記第２の周期は、前記第１の周期よりも小さいことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記更新制御回路は、前記アップダウンカウンタのカウント値に基づいて、前記更新信号の生成周期を前記第１の周期から前記第２の周期に切り替えることを特徴とする請求項１７または１８に記載の半導体装置。
【請求項２０】
前記更新制御回路は、前記アップダウンカウンタのカウント値が所定値を超えたことに応答して、前記更新信号の生成周期を前記第１の周期から前記第２の周期に切り替えることを特徴とする請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、位相制御された内部クロック信号を生成するＤＬＬ（Delay Locked Loop）回路を備えた半導体装置に関する。
【背景技術】
【０００２】
同期型のＤＲＡＭ（Dynamic Random Access Memory）のようにクロック信号に同期した動作を行う半導体装置においては、位相制御された内部クロック信号が必要となることがある。位相制御された内部クロック信号は、ＤＬＬ回路によって生成されることが多い（特許文献１参照）。
【０００３】
ＤＬＬ回路から正しく位相制御された内部クロック信号が出力されている状態は、「ロック状態」と呼ばれ、ＤＬＬ回路がリセットされた後、ロック状態に達するまでの最大期間（最大ロックサイクル）は、規格によって定められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１２４０２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、最大ロックサイクルはクロック信号のサイクル数によって定義されているため、周波数の高いクロック信号を使用する場合には、最大ロックサイクル内にＤＬＬ回路をロック状態に移行することが困難となるケースがあった。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、カウント値に応じて第１のクロック信号を遅延させることにより第２のクロック信号を生成する第１の遅延回路と、前記第１のクロック信号と前記第２のクロック信号の位相を比較することによって位相判定信号を生成する位相判定回路と、更新信号が活性化する度に、前記位相判定信号に応じて前記カウント値を更新するアップダウンカウンタと、前記更新信号を可変周期で生成する更新制御回路と、を備えることを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、カウント値に応じて第１のクロック信号を遅延させることにより第２のクロック信号を生成する遅延回路と、前記第１のクロック信号と前記第２のクロック信号の位相を比較することによって位相判定信号を生成する位相判定回路と、更新信号が活性化する度に、前記位相判定信号に応じて前記カウント値を更新するアップダウンカウンタと、第１の周期で前記更新信号を生成した後、前記第１の周期と異なる第２の周期で前記更新信号を生成する更新制御回路と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、更新信号の生成周期が可変であることから、速やかにロック状態に移行することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】本発明の第１の実施形態によるＤＬＬ回路１００の構成を示すブロック図である。
【図３】更新信号ＣＫ１の生成周期を一定とした場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。
【図４】更新信号ＣＫ１の生成周期が短いためにオーバーシュート現象が発生する様子を示すタイミング図である。
【図５】計測回路１７０の回路図である。
【図６】更新制御回路１６０の構成を示すブロック図である。
【図７】ＤＬＬ回路１００の動作を説明するためのタイミング図である。
【図８】本発明の第２の実施形態によるＤＬＬ回路１００ａの構成を示すブロック図である。
【図９】更新制御回路２１０の構成を示すブロック図である。
【図１０】ＤＬＬ回路１００ａの動作を説明するためのタイミング図である。
【図１１】本発明の第３の実施形態によるＤＬＬ回路１００ｂの構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１２】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００１３】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、外部端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢなどが供給される。外部クロック信号ＣＫ，ＣＫＢは、互いに相補の信号である。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。
【００１４】
具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００１５】
一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１６】
図１に示すように、アクセス制御回路２０にはＤＬＬ回路１００が含まれている。ＤＬＬ回路１００は、外部クロック信号ＣＫ，ＣＫＢを受け、これに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。内部クロック信号ＬＣＬＫは、データ入出力回路３０に含まれる出力回路３０ａに供給される。これにより、リードデータＤＱ及びデータストローブ信号ＤＱＳは、内部クロック信号ＬＣＬＫに同期してデータ端子３１及びデータストローブ端子３２からそれぞれ出力される。
【００１７】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００１８】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００１９】
図２は、第１の実施形態によるＤＬＬ回路１００の構成を示すブロック図である。
【００２０】
図２に示すＤＬＬ回路１００は、内部クロック信号ＰＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成する可変遅延線１１０を備えている。内部クロック信号ＰＣＬＫは、外部クロック信号ＣＫ，ＣＫＢを受けるクロックレシーバ２５から出力される第１のクロック信号である。可変遅延線１１０から出力される内部クロック信号ＬＣＬＫ（第３のクロック信号）は出力回路３０ａに供給され、上述の通り、リードデータＤＱやデータストローブ信号ＤＱＳの出力タイミングを規定するタイミング信号として用いられる。
【００２１】
内部クロック信号ＬＣＬＫは、レプリカ回路１２０にも供給される。レプリカ回路１２０は、出力回路３０ａと実質的に同じ特性（インピーダンス）を有する回路であり、内部クロック信号ＬＣＬＫを受けて第２のクロック信号であるレプリカクロック信号ＲＣＬＫを出力する。ここで、出力回路３０ａは内部クロック信号ＬＣＬＫに同期してリードデータＤＱやデータストローブ信号ＤＱＳを出力するものであることから、レプリカ回路１２０から出力されるレプリカクロック信号ＲＣＬＫは、リードデータＤＱやデータストローブ信号ＤＱＳと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱやデータストローブ信号ＤＱＳが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相判定回路１３０によって行われ、判定の結果は位相判定信号ＰＤとして出力される。
【００２２】
位相判定信号ＰＤは、アップダウンカウンタ１４０に供給される。アップダウンカウンタ１４０は、位相判定信号ＰＤに基づいてカウントアップ又はカウントダウンされるカウンタ回路であり、そのカウント値ＣＮＴはデコーダ１５０に供給される。デコーダ１５０はカウント値ＣＮＴをデコードし、デコードされた信号に基づいて可変遅延線１１０の遅延量が制御される。
【００２３】
アップダウンカウンタ１４０によるカウントアップ動作又はカウントダウン動作は、更新制御回路１６０によって生成される更新信号ＣＫ１に同期して行われる。更新制御回路１６０は、内部クロック信号ＰＣＬＫを分周することによって更新信号ＣＫ１を生成する回路であり、後述するように、その分周比はカウント値Ｊに基づいて切り替えられる。つまり、更新制御回路１６０は、更新信号ＣＫ１を可変周期で生成することができる。
【００２４】
ここで、更新信号ＣＫ１の生成周期を可変とする意義について説明する。
【００２５】
図３は、更新信号ＣＫ１の生成周期を一定とした場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。
【００２６】
図３に示す例では更新制御回路１６０の分周比が６に固定されており、したがって、内部クロック信号ＰＣＬＫの６サイクルごとに更新信号ＣＫ１が活性化している。また、符号ＴＧはターゲットとなるレプリカクロック信号ＲＣＬＫの位相であり、レプリカクロック信号ＲＣＬＫの位相Ａがマイナス方向である場合には、内部クロック信号ＰＣＬＫに対してレプリカクロック信号ＲＣＬＫの位相が進んでいることを意味し、レプリカクロック信号ＲＣＬＫの位相Ａがプラス方向である場合には、内部クロック信号ＰＣＬＫに対してレプリカクロック信号ＲＣＬＫの位相が遅れていることを意味する。
【００２７】
レプリカクロック信号ＲＣＬＫの位相が進んでいる場合には位相判定信号ＰＤがハイレベルとなり、更新信号ＣＫ１に同期してアップダウンカウンタ１４０がカウントアップされる。これにより可変遅延線１１０の遅延量が増大するため、レプリカクロック信号ＲＣＬＫの位相が遅れる方向に制御される。逆に、レプリカクロック信号ＲＣＬＫの位相が遅れている場合には位相判定信号ＰＤがローレベルとなり、更新信号ＣＫ１に同期してアップダウンカウンタ１４０がカウントダウンされる。これにより可変遅延線１１０の遅延量が減少するため、レプリカクロック信号ＲＣＬＫの位相が進む方向に制御される。
【００２８】
まず、ＤＬＬ回路１００がリセットされた時刻ｔ１１においてはレプリカクロック信号ＲＣＬＫの位相が進んでいるため、更新信号ＣＫ１が活性化する度に、アップダウンカウンタ１４０がカウントアップされ、そのカウント値は２ｄ，３ｄ，４ｄ・・・と変化する。これにより、レプリカクロック信号ＲＣＬＫの位相Ａは徐々にターゲットＴＧに接近する。
【００２９】
そして、時刻ｔ１２に同期した制御によって、レプリカクロック信号ＲＣＬＫの位相ＡがターゲットＴＧを超え、位相がプラス方向に変化する。しかしながら、その結果が位相判定信号ＰＤに反映されるのは、可変遅延線１１０及びレプリカ回路１２０を経由した後であるため、図３に示す例では、時刻ｔ１２から遅延時間ｔＤＬが経過した後に位相判定信号ＰＤがハイレベルからローレベルに反転している。
【００３０】
このため、更新信号ＣＫ１が次に活性化する時刻ｔ１３においては、アップダウンカウンタ１４０がカウントダウンされる。これにより、レプリカクロック信号ＲＣＬＫの位相Ａがプラスからマイナス方向にターゲットＴＧを超える。そして、更新信号ＣＫ１が次に活性化する時刻ｔ１４においては、アップダウンカウンタ１４０がカウントアップされ、レプリカクロック信号ＲＣＬＫの位相Ａがマイナスからプラス方向にターゲットＴＧを超える。
【００３１】
特に限定されるものではないが、本実施形態ではレプリカクロック信号ＲＣＬＫの位相ＡがターゲットＴＧを３回超えた場合にロック状態と判定される。つまり、アップダウンカウンタ１４０がカウントアップ→カウントダウン→カウントアップという動作を行った場合、或いは、カウントダウン→カウントアップ→カウントダウンという動作を行った場合に、ロック状態と判定される。
【００３２】
図３に示す例は、更新信号ＣＫ１の生成周期が適切であるため、比較的早期にロック状態に移行している。しかしながら、更新信号ＣＫ１の生成周期が一定であると、クロック信号ＣＫの周波数や遅延時間ｔＤＬの長さによっては、ロック状態に移行するまでに長い時間がかかることがある。例えば、更新信号ＣＫ１の生成周期が遅延時間ｔＤＬに対して長すぎる場合には、その分、ロック状態に移行するまでの時間が増大する。逆に、更新信号ＣＫ１の生成周期が短すぎる場合には、以下に説明するオーバーシュート現象が発生し、ロック状態に移行するまでの時間が増大する。また、オーバーシュート現象が発生すると、内部クロック信号ＬＣＬＫの制御ジッタ（ディザージッタ）が増加するという問題も生じる。
【００３３】
図４は、更新信号ＣＫ１の生成周期が短いためにオーバーシュート現象が発生する様子を示すタイミング図である。
【００３４】
図４に示す例では更新制御回路１６０の分周比が４に固定されており、したがって、内部クロック信号ＰＣＬＫの４サイクルごとに更新信号ＣＫ１が活性化している。まず、ＤＬＬ回路１００がリセットされた時刻ｔ２１においてはレプリカクロック信号ＲＣＬＫの位相が進んでいるため、更新信号ＣＫ１が活性化する度に、アップダウンカウンタ１４０がカウントアップされ、そのカウント値は２ｄ，３ｄ，４ｄ・・・と変化する。これにより、レプリカクロック信号ＲＣＬＫの位相Ａは徐々にターゲットＴＧに接近する。
【００３５】
そして、時刻ｔ２２にレプリカクロック信号ＲＣＬＫの位相ＡがターゲットＴＧを超え、位相がプラス方向に変化する。しかしながら、これを反映して位相判定信号ＰＤが変化するのは、時刻ｔ２２から遅延時間ｔＤＬが経過した後であり、図４に示す例では、更新信号ＣＫ１が次に活性化する時刻ｔ２３よりも遅い。このため、更新信号ＣＫ１が次に活性化する時刻ｔ２３においては、まだ位相判定信号ＰＤがハイレベルのままであり、このためアップダウンカウンタ１４０はさらにカウントアップを行ってしまう。その結果、レプリカクロック信号ＲＣＬＫの位相Ａはプラス方向にオーバーシュートしてしまう。
【００３６】
このようなオーバーシュートはマイナス側においても生じ、最終的にロック状態に移行するのは時刻ｔ２５となる。ここで、更新信号ＣＫ１の生成周期が適切であれば、時刻ｔ２４にてロック状態となることから、オーバーシュート現象が発生すると期間Ｔだけロックサイクルが長くなってしまう。
【００３７】
このように、オーバーシュート現象は更新信号ＣＫ１の生成周期が短すぎる場合に発生する。具体的に説明すると、遅延回路を構成する可変遅延線１１０及びレプリカ回路１２０の固有遅延をｔＤＯ、シーケンス制御に起因する制御遅延をｔＤＣとした場合、図３及び図４に示した遅延時間ｔＤＬは、
ｔＤＬ＝ｔＤＯ＋ｔＤＣ
で定義される。ここで、固有遅延ｔＤＯはクロック信号の周波数には依存せず、遅延回路（可変遅延線１１０及びレプリカ回路１２０）の回路構成、トランジスタのしきい値電圧、電源電圧、温度などによって決まる遅延である。一方、制御遅延ｔＤＣはクロック信号の周波数に依存する遅延である。
【００３８】
したがって、更新制御回路１６０による分周比Ｎの最適値Ｎｏｐｔは、クロック信号ＣＫの周期をｔＣＫ、ループマージンをｔＬＭとした場合、
Ｎｏｐｔ＝（ｔＤＯ／ｔＣＫ）＋ｔＤＣ＋ｔＬＭ
となる。そして、実際の分周比Ｎは、
Ｎ≧Ｎｏｐｔ
を満たす範囲でより小さい値であることが望ましく、
Ｎ＜Ｎｏｐｔ
である場合にはオーバーシュート現象が発生する。
【００３９】
そこで、本発明の第１の実施形態では、ｔＤＯ／ｔＣＫを実測し、得られた値に既知の制御遅延ｔＤＣ及びループマージンｔＬＭを加算することにより最適値Ｎｏｐｔを算出し、これを基準に実際の分周比Ｎとして決定する。
【００４０】
図２に戻って、本実施形態によるＤＬＬ回路１００は、計測回路１７０、可変遅延線１８０及びレプリカ回路１９０をさらに備えており、これらの回路を用いてｔＤＯ／ｔＣＫの実測を行う。実測の結果は、カウント値Ｊとして更新制御回路１６０に供給される。
【００４１】
図５は、計測回路１７０の回路図である。
【００４２】
図５に示すように、計測回路１７０は、ラッチ回路１７１〜１７４、３入力のＮＡＮＤゲート回路１７５及び計測カウンタ１７６を含んでいる。ラッチ回路１７１〜１７４はいずれもデータ入力ノード（Ｄ）、データ出力ノード（Ｑ）及びクロックノードを有しており、クロックノードに入力される信号の立ち上がりエッジ又は立ち下がりエッジに同期してデータ入力ノードの論理レベルをラッチし、ラッチした論理レベルをデータ出力ノードから出力する。
【００４３】
ラッチ回路１７１，１７２は縦続接続されており、各クロックノードには内部クロック信号ＰＣＬＫ及びその反転信号がそれぞれ入力される。また、ラッチ回路１７１のデータ入力ノードにはイネーブル信号ＥＮが入力される。かかる構成により、イネーブル信号ＥＮがハイレベルに変化すると、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期してラッチ回路１７１にハイレベルの信号がラッチされ、内部クロック信号ＰＣＬＫの次の立ち下がりエッジに同期してラッチ回路１７２にハイレベルの信号がラッチされる。ラッチ回路１７２のデータ出力ノードからは、計測開始信号ＳＴが出力される。
【００４４】
計測開始信号ＳＴは、可変遅延線１８０及びレプリカ回路１９０を経由し、計測終了信号ＥＮＤとして計測回路１７０にフィードバックされる。可変遅延線１８０は可変遅延線１１０と同じ遅延量を有する回路であり、レプリカ回路１９０はレプリカ回路１２０と同じ遅延量を有する回路である。したがって、計測開始信号ＳＴが活性化した後、計測終了信号ＥＮＤが活性化するまでの時間は、可変遅延線１１０に内部クロック信号ＰＣＬＫの所定のエッジが入力された後、該エッジに対応するレプリカクロック信号ＲＣＬＫのエッジが位相判定回路１３０にフィードバックされるまでの時間と実質的に一致する。
【００４５】
計測終了信号ＥＮＤは、ラッチ回路１７３のデータ入力ノードに供給される。一方、ラッチ回路１７４のデータ入力ノードは、ラッチ回路１７１のデータ出力ノードに接続されている。これらラッチ回路１７３，１７４のクロックノードには、タイミング調整用の２段のインバータＶ１を介して内部クロック信号ＰＣＬＫが供給される。
【００４６】
そして、ＮＡＮＤゲート回路１７５には、内部信号Ｓ１，Ｓ２及び内部クロック信号ＰＣＬＫが供給され、その出力であるカウントアップ信号ＵＰが計測カウンタ１７６に供給される。内部信号Ｓ１は、ラッチ回路１７３の出力信号をインバータＶ２によって反転した信号である。かかる構成により、内部信号Ｓ１，Ｓ２がいずれもハイレベルに活性化すると、内部クロック信号ＰＣＬＫに同期してカウントアップ信号ＵＰが活性化し、計測カウンタ１７６はカウントアップ信号ＵＰが活性化する度にそのカウント値Ｊをインクリメントする。カウント値ＪはｔＤＯ／ｔＣＫを示しており、図２に示した更新制御回路１６０に供給される。
【００４７】
図６は、更新制御回路１６０の構成を示すブロック図である。
【００４８】
図６に示すように、更新制御回路１６０は、カウンタ回路１６１と、カウンタ回路１６１のカウント値をデコードするとともに、そのデコード値がデコード回路１６５のデコード値と一致した場合に出力信号を活性化させるデコード回路１６２を備えている。デコード回路１６２の出力信号は、内部クロック信号ＰＣＬＫに同期してラッチ動作を行うラッチ回路１６３に供給され、ラッチ回路１６３の出力が更新信号ＣＫ１として用いられる。
【００４９】
また、更新制御回路１６０には、プリセット信号ＰＳＥＴとカウント値Ｊを加算する加算回路１６４が設けられており、得られた加算値はデコード回路１６５に供給される。ここで、プリセット信号ＰＳＥＴとはｔＤＣ＋ｔＬＭの値であり、設計段階において既知である。したがって、プリセット信号ＰＳＥＴは設計段階で決まる固定値を用いればよい。一方、カウント値ＪはｔＤＯ／ｔＣＫを示しているため、加算回路１６４から出力される加算値は、分周比Ｎの最適値Ｎｏｐｔを示す値となる。
【００５０】
そして、加算回路１６４から出力される加算値は、デコード回路１６５によってデコードされ、デコード回路１６２に供給される。このため、更新制御回路１６０は、内部クロック信号ＰＣＬＫを分周比の最適値Ｎｏｐｔで分周することにより、更新信号ＣＫ１を生成することができる。
【００５１】
図７は、本実施形態によるＤＬＬ回路１００の動作を説明するためのタイミング図である。
【００５２】
まず、時刻ｔ３１にてＤＬＬ回路１００がリセットされると、図５に示したイネーブル信号ＥＮがハイレベルに変化する。これにより、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期して内部信号Ｓ２がハイレベルに変化するとともに、内部クロック信号ＰＣＬＫの立ち下がりエッジに同期して計測開始信号ＳＴがハイレベルに変化する（時刻ｔ３２）。また、初期状態においては内部信号Ｓ１もハイレベルであり、したがって、ＮＡＮＤゲート回路１７５から出力されるカウントアップ信号ＵＰは、内部クロック信号ＰＣＬＫを反転した波形となる。このため、計測カウンタ１７６は、カウントアップ信号ＵＰの立ち上がりエッジ、すなわち、内部クロック信号ＰＣＬＫの立ち下がりエッジが到来するごとに、カウント値Ｊのインクリメントを行う。
【００５３】
計測開始信号ＳＴは、可変遅延線１８０及びレプリカ回路１９０を経由し、計測終了信号ＥＮＤとしてフィードバックされる。そして、計測終了信号ＥＮＤがハイレベルに変化すると（時刻ｔ３３）、内部信号Ｓ１がローレベルとなり、カウントアップ信号ＵＰはハイレベルに固定される。つまり、カウント値Ｊが確定する。図７に示す例では、カウント値Ｊとして「３」が得られている。
【００５４】
カウント値Ｊは、図６に示した加算回路１６４によってプリセット信号ＰＳＥＴと加算され、これによって加算値、つまり、実際の分周比Ｎが決定する。図７に示す例では、分周比Ｎが「４」に決定しており、以降、内部クロック信号ＰＣＬＫの４クロックサイクルごとに更新信号ＣＫ１が活性化することになる。
【００５５】
図７に示す例では、この時点でレプリカクロック信号ＲＣＬＫの位相が進んでいるため、更新信号ＣＫ１が活性化する度に、アップダウンカウンタ１４０がカウントアップされ、そのカウント値は２ｄ，３ｄ，４ｄ・・・と変化する。これにより、レプリカクロック信号ＲＣＬＫの位相Ａは徐々にターゲットＴＧに接近する。
【００５６】
そして、時刻ｔ３４に同期した制御によって、レプリカクロック信号ＲＣＬＫの位相ＡがターゲットＴＧを超え、位相がプラス方向に変化する。これが位相判定信号ＰＤに反映されるのは、時刻ｔ３４から遅延時間ｔＤＬが経過した後であるが、本実施形態では、実測により分周比Ｎが最適に設定されているため、次に更新信号ＣＫ１が活性化する時刻ｔ３５よりも前に位相判定信号ＰＤが変化している。
【００５７】
このため、時刻ｔ３５においては、アップダウンカウンタ１４０が正しくカウントダウンされる。これにより、レプリカクロック信号ＲＣＬＫの位相Ａがプラスからマイナス方向にターゲットＴＧを超える。そして、更新信号ＣＫ１が次に活性化する時刻ｔ３６においては、アップダウンカウンタ１４０がカウントアップされ、レプリカクロック信号ＲＣＬＫの位相Ａがマイナスからプラス方向にターゲットＴＧを超える。これにより、ＤＬＬ回路１００はロック状態となる。
【００５８】
以上説明したように、本実施形態によればｔＤＯ／ｔＣＫを実測し、実測値に基づいて実際の分周比Ｎを決定している。このため、分周比Ｎが大きすぎることによるロックサイクルの無駄な増大や、分周比Ｎが小さすぎることによるオーバーシュート現象の発生を防止することができ、より早期にロック状態に移行することが可能となる。
【００５９】
次に、本発明の第２の実施形態について説明する。
【００６０】
図８は、第２の実施形態によるＤＬＬ回路１００ａの構成を示すブロック図である。
【００６１】
図８に示すように、本実施形態によるＤＬＬ回路１００ａは、更新制御回路１６０の代わりに更新制御回路２１０が用いられるとともに、カウント値判定回路２２０が追加されている点において、図２に示したＤＬＬ回路１００と相違している。また、計測回路１７０、可変遅延線１８０及びレプリカ回路１９０は削除されている。その他の点については、図２に示したＤＬＬ回路１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６２】
更新制御回路２１０には、カウント値Ｊの代わりに、カウント値判定回路２２０から選択信号ＳＥＬが供給される。カウント値判定回路２２０は、アップダウンカウンタ１４０のカウント値ＣＮＴを受け、これが所定値を超えているか否かに応じて選択信号ＳＥＬの論理レベルを制御する。
【００６３】
図９は、更新制御回路２１０の構成を示すブロック図である。
【００６４】
図９に示すように、更新制御回路２１０は、加算回路１６４及びデコード回路１６５の代わりに、デコード回路２１１が用いられている点において、図６に示した更新制御回路１６０と相違している。その他の点については、図６に示した更新制御回路１６０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６５】
デコード回路２１１は、２種類の分周比Ｎ１，Ｎ２と選択信号ＳＥＬを受け、選択信号ＳＥＬの論理レベルに基づいて分周比Ｎ１，Ｎ２のいずれか一方を選択する。選択された分周比を示す値は、デコードされた後、デコード回路１６２に入力される。分周比Ｎ１，Ｎ２は設計時においてあらかじめ設定される値である。
【００６６】
図１０は、本実施形態によるＤＬＬ回路１００ａの動作を説明するためのタイミング図である。
【００６７】
図１０に示す例では、アップダウンカウンタ１４０の初期値が２ｄであり、その値が３ｄを超えると選択信号ＳＥＬがハイレベルに変化するよう設計されている。まず、時刻ｔ４１にてＤＬＬ回路１００ａがリセットされると、アップダウンカウンタ１４０のカウント値ＣＮＴが初期値である２ｄとなる。このため、選択信号ＳＥＬはローレベルであり、デコード回路２１１は分周比Ｎ１を選択する。図１０に示す例では、分周比Ｎ１の値は６である。したがって、更新信号ＣＫ１は、内部クロック信号ＰＣＬＫの６クロックサイクルごとに活性化され、アップダウンカウンタ１４０のカウントアップ又はカウントダウンが行われる。図１０に示す例では、レプリカクロック信号ＲＣＬＫの位相が進んでいるため、アップダウンカウンタ１４０は更新信号ＣＫ１に同期してカウントアップされる。
【００６８】
その後、時刻ｔ４２に同期した制御によって、アップダウンカウンタ１４０のカウント値ＣＮＴがしきい値である３ｄを超えると、選択信号ＳＥＬはハイレベルに変化する。これにより、デコード回路２１１は分周比Ｎ２を選択する。図１０に示す例では、分周比Ｎ２の値は４である。したがって、更新信号ＣＫ１は、内部クロック信号ＰＣＬＫの４クロックサイクルごとに活性化され、アップダウンカウンタ１４０のカウントアップ又はカウントダウンが行われる。そして、時刻ｔ４３にてＤＬＬ回路１００ａがロック状態となる。
【００６９】
このように、本実施形態では、ＤＬＬ回路１００ａがリセットされた直後においては分周比を大きく設定し（Ｎ１＝６）、アップダウンカウンタ１４０のカウント値ＣＮＴがしきい値を超えた場合には、分周比を小さくする（Ｎ２＝４）。これにより、ロック状態に移行するために必要な更新信号ＣＫ１の発生数が多い場合であっても、早期にロック状態に移行することが可能となる。
【００７０】
また、本実施形態は、位相調整動作の初期において可変遅延線１１０の調整ピッチを大きくすることによって、ロックサイクルを短縮する制御を行う場合により好適である。図１０に示す例では、カウント値ＣＮＴが２ｄ又は３ｄから１ピッチ変化した場合の遅延量の変化を相対的に大きくし、カウント値ＣＮＴが４ｄ以上である場合に１ピッチ変化した場合の遅延量の変化を相対的に小さくすれば、レプリカクロック信号ＲＣＬＫの位相Ａをより速やかにターゲットＴＧに近づけることが可能となる。この場合、調整ピッチの大きい位相調整動作の初期においてオーバーシュート現象が発生すると、オーバーシュート量が大きいためロックサイクルの増大が顕著となる。これに対し、調整ピッチの小さい位相調整動作の終盤においては、仮にオーバーシュート現象が発生しても、オーバーシュート量が小さいためロックサイクルの増大は最小限に抑えられる。そして、本実施形態では、位相調整動作の途中で分周比を小さくしていることから、オーバーシュートによるロックサイクルの増大が最小限に抑えられるため、より高速にロック状態に移行することが可能となる。
【００７１】
一方、上述した第２の実施形態とは逆に、位相調整動作の初期において分周比Ｎを小さくし、その後、カウント値ＣＮＴがしきい値を超えた場合に、分周比Ｎを大きくすることも可能である。この場合、位相調整動作の最終段階においては更新信号ＣＫ１の分周比が大きくなることから、オーバーシュート現象が発生を防止することが可能となる。
【００７２】
次に、本発明の第３の実施形態について説明する。
【００７３】
図１１は、第３の実施形態によるＤＬＬ回路１００ｂの構成を示すブロック図である。
【００７４】
図１１に示すように、本実施形態によるＤＬＬ回路１００ｂは、可変遅延線１１０の前段にデューティ調整回路（ＤＣＣ）３１０が挿入されている点において、図２に示したＤＬＬ回路１００と相違している。デューティ調整回路３１０は、内部クロック信号ＰＣＬＫのデューティ比を調整する回路であり、その調整はアップダウンカウンタ３２０のカウント値ＤＣＮＴをデコードするデコーダの３４０の出力に基づいて制御される。アップダウンカウンタ３２０は、内部クロック信号ＬＣＬＫのデューティ比を検出するデューティ検知回路３３０の出力信号ＤＤによってカウントアップ又はカウントダウンされる。これにより、デューティ調整回路３１０は、内部クロック信号ＬＣＬＫのデューティ比が５０％となるよう、内部クロック信号ＰＣＬＫのデューティ比を調整する。
【００７５】
このような構成を有するＤＬＬ回路１００ｂにおいては、位相調整側のフィードバックループ、つまり、可変遅延線１１０、レプリカ回路１２０、位相判定回路１３０及びアップダウンカウンタ１４０を経由するループのループ遅延よりも、デューティ調整側のフィードバックループ、つまり、可変遅延線１１０、デューティ検知回路３３０、アップダウンカウンタ３２０、デコーダ３４０、デューティ調整回路３１０を経由するループのループ遅延の方が大きくなることがある。この場合、計測回路１７０と可変遅延線１８０との間に、デューティ調整回路３１０と同じ回路構成を有するデューティ調整回路３５０を挿入すればよい。
【００７６】
本実施形態によれば、デューティ調整側の固有遅延ｔＤＯに基づいてｔＤＯ／ｔＣＫを実測することができることから、位相調整側のフィードバックループよりもデューティ調整側のフィードバックループのループ遅延が大きい場合であっても、適切なカウント値Ｊを得ることが可能となる。
【００７７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７８】
例えば、第１〜第３の実施形態では、内部クロック信号ＰＣＬＫを分周することによって更新信号ＣＫ１を生成しているが、更新信号ＣＫ１の生成方法がこれに限定されるものではない。
【００７９】
また、第１及び第３の実施形態では、可変遅延線１１０と同じ遅延量を有するもう一つの可変遅延線１８０を設けているが、ｔＤＯ／ｔＣＫの測定に可変遅延線１１０を用いる構成を採用すれば、可変遅延線１８０を省略することも可能である。この場合、可変遅延線１１０を時分割で使用し、ｔＤＯ／ｔＣＫの測定を行った後、内部クロック信号ＬＣＬＫの生成を開始すればよい。
【００８０】
さらに、第２の実施形態では、アップダウンカウンタ１４０のカウント値ＣＮＴが所定のしきい値を超えたことに応答して分周比Ｎを切り替えているが、分周比Ｎを切り替えるトリガとして他の情報、例えば、ＤＬＬ回路１００ａがリセットされた後の内部クロック信号ＰＣＬＫのクロック数などを用いることも可能である。
【００８１】
また、第３の実施形態では、可変遅延線１１０の前段にデューティ調整回路３１０を接続しているが、デューティ調整回路３１０の接続位置についてはこれに限定されず、例えば可変遅延線１１０の後段に接続しても構わない。
【符号の説明】
【００８２】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      アンプ回路
２０      アクセス制御回路
２１〜２４    外部端子
２５      クロックレシーバ
３０      データ入出力回路
３０ａ    出力回路
３１      データ端子
３２      データストローブ端子
４０      電源回路
４１，４２    電源端子
１００，１００ａ，１００ｂ    ＤＬＬ回路
１１０    可変遅延線
１２０    レプリカ回路
１３０    位相判定回路
１４０    アップダウンカウンタ
１５０    デコーダ
１６０    更新制御回路
１６１    カウンタ回路
１６２    デコード回路
１６３    ラッチ回路
１６４    加算回路
１６５    デコード回路
１７０    計測回路
１７１〜１７４    ラッチ回路
１７５    ＮＡＮＤゲート回路
１７６    計測カウンタ
１８０    可変遅延線
１９０    レプリカ回路
２１０    更新制御回路
２１１    デコード回路
２２０    カウント値判定回路
３１０    デューティ調整回路
３２０    アップダウンカウンタ
３３０    デューティ検知回路
３４０    デコーダ
３５０    デューティ調整回路
ＣＫ，ＣＫＢ    外部クロック信号
ＣＫ１    更新信号
ＣＮＴ    カウント値
ＥＮＤ    計測終了信号
Ｊ        カウント値
ＬＣＬＫ  内部クロック信号（第３のクロック信号）
ＰＣＬＫ  内部クロック信号（第１のクロック信号）
ＰＤ      位相判定信号
ＰＳＥＴ  プリセット信号
ＲＣＬＫ  レプリカクロック信号（第２のクロック信号）
ＳＥＬ    選択信号
ＳＴ      計測開始信号
【図１】
2015012350.tif 000003
【図２】
2015012350.tif 000004
【図３】
2015012350.tif 000005
【図４】
2015012350.tif 000006
【図５】
2015012350.tif 000007
【図６】
2015012350.tif 000008
【図７】
2015012350.tif 000009
【図８】
2015012350.tif 000010
【図９】
2015012350.tif 000011
【図１０】
2015012350.tif 000012
【図１１】
2015012350.tif 000013