(57)【要約】      （修正有）【課題】広い出力電流の範囲で高い変換効率を実現する半導体装置、半導体モジュール、および電子回路を提供する。【解決手段】半導体装置1Aは、第１電極10と第２電極11との間に設けられた第１半導体領域20と、第１半導体領域と第２電極との間に設けられた第２半導体領域30aと、第２半導体領域と第２電極との間に設けられた第３半導体領域40aと、第３電極50aと、第４半導体領域30bと、第４半導体領域と第２電極との間に設けられた第５半導体領域40bと、第４電極50bと、第１半導体領域の上に設けられた温度検出素子部Ｄｉであり、第１電極と第２半導体領域との間に位置する第１半導体領域、第２半導体領域、および前記第３半導体領域の少なくとも１つから放出される熱を検出する温度検出素子部と、を備える。【選択図】図２
2015135927.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられ、第１領域と第２領域とを有する第１導電形の第１半導体領域と、
前記第１領域において、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、
前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、
前記第１領域において、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域の少なくとも１つから放出される熱を検出する温度検出素子部と、
前記第２領域において、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第４半導体領域と、
前記第４半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第５半導体領域と、
前記第１半導体領域、前記第４半導体領域、および前記第５半導体領域に、第２絶縁膜を介して接する第４電極と、
前記第１半導体領域の上に設けられた温度検出素子部であり、前記第１電極と前記第２半導体領域との間に位置する前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域の少なくとも１つから放出される熱を検出する温度検出素子部と、
を備えた半導体装置。
【請求項２】
前記第１領域と前記温度検出素子部との距離は、前記第２領域と前記温度検出素子部との距離よりも短い請求項１に記載の半導体装置。
【請求項３】
前記第２電極は、第１電極部と第２電極部とを有し、
前記第２半導体領域は、前記第１半導体領域と前記第１電極部との間に設けられ、
前記第３半導体領域は、前記第２半導体領域と前記第１電極部との間に設けられ、
前記第４半導体領域は、前記第１半導体領域と前記第２電極部との間に設けられ、
前記第５半導体領域は、前記第４半導体領域と前記第２電極部との間に設けられている請求項１または２に記載の半導体装置。
【請求項４】
前記第１半導体領域は、第１面と前記第１面とは反対側の第２面とを有し、
前記温度検出素子部は、
前記第１半導体領域の前記第１面から前記第２面の側に向かって設けられた第１導電形の第６半導体領域と、
前記第６半導体領域に電気的に接続された第５電極と、
前記第１半導体領域の前記第１面から前記第２面の側に向かって設けられ、前記第６半導体領域に接する第２導電形の第７半導体領域と、
前記第７半導体領域に電気的に接続された第６電極と、
を有する請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１半導体領域の上側に設けられた絶縁層をさらに備え、
前記温度検出素子部は、
前記第１半導体領域の上側に設けられ、前記絶縁層内に設けられた第１導電形の第６半導体領域と、
前記第６半導体領域に電気的に接続された第５電極と、
前記第１半導体領域の上側に設けられ、前記第６半導体領域に接し、前記絶縁層内に設けられた第２導電形の第７半導体領域と、
前記第７半導体領域に電気的に接続された第６電極と、
を有する請求項１〜３のいずれか１つに記載の半導体装置。
【請求項６】
前記第３電極と第１電極との間に、第３絶縁膜を介して前記第１半導体領域に接する第７電極と、
前記第４電極と第１電極との間に、第４絶縁膜を介して前記第１半導体領域に接する第８電極と、
をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１半導体領域の前記第１面から前記第２面の側に向かって設けられた第１導電形の第８半導体領域と、
前記第８半導体領域の上に設けられた第２導電形の第９半導体領域および第１０半導体領域と、
前記第９半導体領域に電気的に接続された第９電極と、
前記第１０半導体領域に電気的に接続された第１０電極と、
前記第８半導体領域、前記第９半導体領域、および前記第１０半導体領域に、第５絶縁膜と介して接する第１１電極と、
をさらに備え、
前記第９電極は、前記第４電極に電気的に接続されている請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１電極と前記第１半導体領域との間に、前記第２半導体領域および前記第４半導体領域よりも不純物濃度が高い第２導電形の第１０半導体領域を、さらに備えた請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向において、前記第３電極と前記第４電極とが交互に配列されている請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記第１半導体領域と前記第２電極との間において、前記第２半導体領域と前記第４半導体領域とが連続して設けられている請求項１〜９のいずれか１つに記載の半導体装置。
【請求項１１】
支持基板と、
前記請求項１〜８のいずれか１つに記載された半導体装置であり、前記半導体装置の前記第１電極を前記支持基板に電気的に接続させた半導体装置と、
前記支持基板に電気的に接続された第１電極端子と、
前記半導体装置の前記第２電極に電気的に接続された第２電極端子と、
前記半導体装置の前記第３電極に電気的に接続され、前記半導体装置の前記第４電極に電気的に接続可能な第３電極端子と、
を備えた半導体モジュール。
【請求項１２】
第１電位が供給される第１配線と、
前記第１電位とは異なる第２電位が供給される第２配線と、
前記第１電位および前記第２電位とは異なる第３電位が供給される第３配線と、
第１ゲート電極を有し、前記第１配線と前記第２配線との間に接続された第１スイッチ素子であり、前記第１ゲート電極が前記第３配線に接続され、前記第１ゲート電極への前記第３電位の供給によって、前記第１配線と前記第２配線との間が導通する第１スイッチ素子と、
第２ゲート電極を有し、前記第１配線と前記第２配線との間において、前記第１スイッチ素子と並列に接続された第２スイッチ素子であり、前記第２ゲート電極が前記第３配線に導通することが可能であり、前記第２ゲート電極が前記第３配線に導通した場合、前記第１配線と前記第２配線との間が導通することが可能な第２スイッチ素子と、
アノード電極およびカソード電極を有し、前記第１スイッチ素子から放出される熱を検出し、前記アノード電極が前記第３配線に接続され、前記カソード電極が前記第２配線に接続された温度検出素子と、
第３ゲート電極を有し、前記第３配線と前記第２ゲート電極との間に接続された第３スイッチ素子と、
前記温度検出素子に印加される印加電圧と、基準電圧との電位差を検知し、前記電位差に応じて、前記第３スイッチング素子をオン状態またはオフ状態にさせ、前記第２スイッチ素子を介して前記第１配線と前記第２配線との間を導通状態または非導通状態にさせることが可能な制御素子と、
を備えた電子回路。
【請求項１３】
前記第３スイッチング素子は、ｐチャネル形のトランジスタを有し、
前記制御素子は、前記印加電圧が前記基準電圧以上の場合に電圧を前記トランジスタのゲートに供給し、前記第３スイッチング素子を前記オフ状態にし、
前記制御素子は、前記印加電圧が前記基準電圧よりも低い場合に、前記電圧を前記トランジスタの前記ゲートに供給せず、前記第３スイッチング素子を前記オン状態にする請求項１２に記載の電子回路。
【請求項１４】
前記第３スイッチング素子は、ｐチャネル形のトランジスタを有し、
前記制御素子は、前記印加電圧が前記基準電圧以上の場合に電圧を前記トランジスタのゲートに供給し、前記第３スイッチング素子を前記オン状態にし、
前記制御素子は、前記印加電圧が前記基準電圧よりも低い場合に、前記電圧を前記トランジスタの前記ゲートに供給せず、前記第３スイッチング素子を前記オフ状態にする請求項１２に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、半導体モジュール、および電子回路に関する。
【背景技術】
【０００２】
トランジスタ等のスイッチング素子を用いた電圧変換器（例えば、ＤＣ−ＤＣコンバータ）では、その変換効率（入力に対する出力の割合）がある出力電流で最大となり、その出力電流以外では変換効率が低下する。その理由の一因として、出力電流が小さい領域では、スイッチング素子のスイッチング損失およびゲートドライブ損失が出力電力に対して相対的に大きくなることなどがあげられる。一方、出力電流が大きい領域では、スイッチング素子のオン抵抗を起因とする導通損失が大きくなる。従って、ある出力電流で変換効率が最適になるように、スイッチング素子を設計する必要がある。
【０００３】
しかし、出力電流を変化させて電圧変換器を用いる場合には、出力電流に応じて最適な素子設計条件がずれてしまう場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００７−５２９１１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、出力電流の変化に伴う変換効率の低下を抑制することができる半導体装置、半導体モジュール、および電子回路を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられ、第１領域と第２領域とを有する第１導電形の第１半導体領域と、前記第１領域において、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、前記第１領域において、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域の少なくとも１つから放出される熱を検出する温度検出素子部と、前記第２領域において、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第４半導体領域と、前記第４半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第５半導体領域と、前記第１半導体領域、前記第４半導体領域、および前記第５半導体領域に、第２絶縁膜を介して接する第４電極と、前記第１半導体領域の上に設けられた温度検出素子部であり、前記第１電極と前記第２半導体領域との間に位置する前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域の少なくとも１つから放出される熱を検出する温度検出素子部と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、第１実施形態に係る電子回路図であり、図１（ｂ）は、第１実施形態に係る電子回路のタイミングチャートである。
【図２】図２（ａ）は、第１実施形態に係る半導体装置の模式的平面図であり、図２（ｂ）は、第１実施形態に係る半導体装置の模式的断面図である。
【図３】図３（ａ）は、第１実施形態に係る半導体モジュールの第１例の模式的平面図であり、図３（ｂ）は、第１実施形態に係る半導体モジュールの第２例の模式的平面図である。
【図４】図４（ａ）は、ＤＣ−ＤＣコンバータの回路図であり、図４（ｂ）は、出力電流と効率との関係であり、図４（ｃ）は、アクティブ面積と損失との関係である。
【図５】図５（ａ）は、第１実施形態の半導体装置の第１変形例の模式的平面図であり、図５（ｂ）は、第１実施形態の半導体装置の第１変形例の模式的断面図である。
【図６】図６（ａ）は、第１実施形態の半導体装置の第２変形例の模式的平面図であり、図６（ｂ）、（ｃ）は、第１実施形態の半導体装置の第２変形例の模式的断面図である。
【図７】図７（ａ）は、第２実施形態の半導体装置の模式的平面図であり、図７（ｂ）は、第２実施形態の半導体装置の模式的断面図である。
【図８】図８（ａ）は、第２実施形態に係る半導体モジュールの第１例の模式的平面図であり、図８（ｂ）は、第２実施形態に係る半導体モジュールの第２例の模式的平面図であり、図８（ｃ）は、第２実施形態に係る半導体モジュールの第３例の模式的平面図である。
【図９】図９（ａ）は、第３実施形態に係る電子回路図であり、図９（ｂ）は、第３実施形態に係る電子回路のタイミングチャートである。
【図１０】図１０は、第４実施形態に係る電子回路図である。
【図１１】図１１（ａ）および図１１（ｂ）は、第４実施形態に係る電子回路のタイミングチャートである。
【図１２】図１２（ａ）および図１２（ｂ）は、第４実施形態に係る半導体装置の第１例の動作を表す模式的断面図である。
【図１３】図１３（ａ）は、第４実施形態に係る半導体装置の第１例の模式的断面図であり、図１３（ｂ）は、第４実施形態に係る半導体装置の第１例の模式的断面図である。
【図１４】図１４（ａ）は、第４実施形態に係る半導体装置の第２例の模式的平面図であり、図１４（ｂ）は、第４実施形態に係る半導体装置の第２例の模式的断面図である。
【図１５】図１５（ａ）は、第５実施形態に係る電子回路図であり、図１５（ｂ）は、第５実施形態に係る電子回路のタイミングチャートである。
【図１６】図１６（ａ）は、第６実施形態に係る第１例の電子回路図であり、図１６（ｂ）は、第６実施形態に係る第２例の電子回路図である。
【図１７】図１７（ａ）は、第７実施形態に係る電子回路図であり、図１７（ｂ）は、第７実施形態に係る電子回路のタイミングチャートである。
【図１８】図１８（ａ）は、第８実施形態に係る電子回路図であり、図１８（ｂ）は、第８実施形態に係る電子回路のタイミングチャートである。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
（第１実施形態）  
第１実施形態に係る電子回路から説明する。  
図１（ａ）は、第１実施形態に係る電子回路図であり、図１（ｂ）は、第１実施形態に係る電子回路のタイミングチャートである。
【００１０】
まず、第１実施形態に係る電子回路５００Ａの構成について説明する。
【００１１】
電子回路５００Ａは、第１配線５０１と、第２配線５０２と、第３配線５０３と、第１スイッチング素子ＦＥＴ１と、第２スイッチング素子ＦＥＴ２と、整流素子Ｄｉと、第３スイッチング素子ＦＥＴ３と、コンパレータＣＭＰと、を備える。
【００１２】
第１配線（ドレイン配線）５０１には、例えば、ドレイン電位（第１電位）が供給される。第２配線（ソース配線）５０２には、ドレイン電位とは異なるソース電位（第２電位）が供給される。ソース電位は、ドレイン電位よりも低い電位である。例えば、ソース電位は、接地電位である。第３配線（ゲート配線）５０３には、ドレイン電位およびソース電位とは異なるゲート電位（第３電位）が供給される。
【００１３】
第１スイッチング素子ＦＥＴ１は、そのゲート電極５０ａによってスイッチング動作が制御される。第１スイッチング素子ＦＥＴ１は、例えば、ｎチャネル形のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。第１スイッチング素子ＦＥＴ１は、第１配線５０１と第２配線５０２との間に接続されている。ゲート電極５０ａは、第３配線５０３に接続されている。ゲート電極５０ａに閾値電圧（Ｖｔｈ）以上のゲート電位が供給されると、第１スイッチング素子ＦＥＴ１がオン状態になり、第１配線５０１と第２配線５０２との間が第１スイッチング素子ＦＥＴ１を介して導通する。
【００１４】
第２スイッチング素子ＦＥＴ２は、そのゲート電極５０ｂによってスイッチング動作が制御される。第２スイッチング素子ＦＥＴ２は、例えば、ｎチャネル形のＭＯＳＦＥＴである。第２スイッチング素子ＦＥＴ２は、第１配線５０１と第２配線５０２との間において、第１スイッチング素子ＦＥＴ１と並列に接続されている。
【００１５】
第３スイッチング素子ＦＥＴ３は、第３配線５０３と、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂとの間に接続されている。第３スイッチング素子ＦＥＴ３は、そのゲート電極Ｖｇ３によってスイッチング動作が制御される。第３スイッチング素子ＦＥＴ３は、例えば、ｐチャネル形のＭＯＳＦＥＴである。
【００１６】
第３スイッチング素子ＦＥＴ３がオン状態になると、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂが第３配線５０３に導通する。ゲート電極５０ｂが第３配線５０３に導通した場合、ゲート電極５０ｂに閾値電圧（Ｖｔｈ）以上のゲート電位が供給されて、第２スイッチング素子ＦＥＴ２がオン状態になる。すなわち、第１配線５０１と第２配線５０２との間が第２スイッチング素子ＦＥＴ２を介して導通する。
【００１７】
整流素子Ｄｉ（温度検出素子）は、例えば、アノード電極およびカソード電極を有するｐｎダイオードである。整流素子Ｄｉのアノード電極は、第３配線５０３に接続され、カソード電極は、第２配線５０２に接続されている。この整流素子Ｄｉは、第１スイッチング素子ＦＥＴ１に熱結合されている。ここで、「ＡがＢに熱結合されている」とは、「Ａ」が発した熱が熱伝導によって「Ｂ」に伝わることが可能な状態を意味する。例えば、整流素子Ｄｉは、そのＶｆの変化によって第１スイッチング素子ＦＥＴ１のベース領域、ソース領域、およびドリフト領域の少なくとも１つから放出される熱を検出することができる。
【００１８】
整流素子Ｄｉは、第１スイッチング素子ＦＥＴ１が発した熱によって、その順方向電圧（Ｖｆ）が変化する。換言すれば、順方向電圧（Ｖｆ）を検出することにより、第１スイッチング素子ＦＥＴ１の温度を検知することができる。それ故、整流素子Ｄｉは、温度検出ダイオードとも称される。
【００１９】
電子回路５００Ａでは、第１スイッチング素子ＦＥＴ１の温度が規定値より低い状態では、第１配線５０１と第２配線５０２との間が第１スイッチング素子ＦＥＴ１を介して導通状態になり、第１スイッチング素子ＦＥＴ１の温度が規定値以上になると、第１配線５０１と第２配線５０２との間が第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２を介して導通状態になる（後述）。
【００２０】
コンパレータＣＭＰ（制御素子）は、整流素子Ｄｉの順方向電圧（Ｖｆ）と、基準電圧との電位差を検知する。そして、この電位差が規定値以上か否かによって、第３スイッチング素子ＦＥＴ３のゲート電極Ｖｇ３の電位が変化し、第３スイッチング素子ＦＥＴ３がオン状態になったり、オフ状態になったりする。つまり、コンパレータＣＭＰは、第３スイッチング素子ＦＥＴ３のスイッチング動作を制御する制御素子である。
【００２１】
基準電圧は、基準電圧源ＶＲＥＦによって生み出される。基準電圧源は、温度変化に対して安定な特性をもつものが望ましく、ツェナーダイオード、ダイオード、ＦＥＴの熱電圧を用いた熱電圧源やバンドギャップ基準電圧源を用いることが望ましい。また、電子回路５００Ａには、第３配線５０３と整流素子Ｄｉとの間に抵抗Ｒ１が接続され、第３配線５０３と基準電圧源ＶＲＥＦとの間に抵抗Ｒ２が接続されている。第２スイッチング素子ＦＥＴ２の閾値電圧が低めに設定される場合はプルダウン抵抗Ｒ３を、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂと第２配線５０２との間に接続してもよい。電子回路５００Ａは、例えば、図示しない半導体パッケージ内に設けられている。
【００２２】
電子回路５００Ａに組み込まれた素子について説明する。  
図２（ａ）は、第１実施形態に係る半導体装置の模式的平面図であり、図２（ｂ）は、第１実施形態に係る半導体装置の模式的断面図である。ここで、図２（ｂ）には、図２（ａ）のＡ−Ａ’線における断面が表されている。
【００２３】
図２（ａ）、（ｂ）に表す半導体装置１Ａは、半導体層２０は、第１領域２０１と第２領域２０２とを有する。半導体装置１Ａは、第１領域２０１において上述した第１スイッチング素子ＦＥＴ１と、第２領域２０２において第２スイッチング素子ＦＥＴ２と、整流素子Ｄｉと、を含む複合半導体装置である。なお、第１領域２０１には、整流素子Ｄｉが設けられている。半導体装置１Ａは、いわゆる上下電極構造の半導体装置であり、トレンチゲート構造のＭＯＳＦＥＴを有している。図示された半導体装置１Ａは、いわゆる半導体チップの内部一部を表すものである。半導体装置１Ａにおいて、第１スイッチング素子ＦＥＴ１が占める面積は、第２スイッチング素子ＦＥＴ２が占める面積よりも小さい。
【００２４】
半導体装置１Ａは、ドレイン電極１０（第１電極）と、ソース電極１１（第２電極）と、半導体層２０（第１半導体領域）と、ベース領域３０ａ（第２半導体領域）と、ソース領域４０ａ（第３半導体領域）と、ゲート電極５０ａ（第３電極）と、ベース領域３０ｂ（第４半導体領域）と、ソース領域４０ｂ（第５半導体領域）と、ゲート電極５０ｂ（第４電極）と、整流素子Ｄｉ（整流素子部）と、を備える。
【００２５】
ソース電極１１は、ドレイン電極１０の上に設けられている。ここで、ソース電極１１は、第１電極部１１ａと第２電極部１１ｂとを有している。ドレイン電極１０とソース電極１１との間には、ｎ形の半導体層２０が設けられている。半導体層２０は、半導体装置１Ａのドリフト領域である。半導体層２０は、上面２０ｕ（第１面）と、上面２０ｕとは反対側の下面２０ｄ（第２面）と、を有している。半導体層２０は、半導体領域２０としてもよい。
【００２６】
ベース領域３０ａは、半導体層２０とソース電極１１の第１電極部１１ａとの間に設けられている。ベース領域３０ａの導電形は、ｐ形である。
【００２７】
ソース領域４０ａは、ベース領域３０ａと、ソース電極１１の第１電極部１１ａと、の間に設けられている。ソース領域４０ａは、第１電極部１１ａに接している。ソース領域４０ａの導電形は、ｎ＋形である。ソース領域４０ａの不純物濃度は、半導体層２０の不純物濃度よりも高い。
【００２８】
ゲート電極５０ａは、半導体層２０、ベース領域３０ａ、およびソース領域４０ａに、ゲート絶縁膜５１ａ（第１絶縁膜）を介して接している。ゲート電極５０ａとソース電極１１の第１電極部１１ａとの間には、層間絶縁膜５２ａが設けられている。半導体装置１Ａには、複数のゲート電極５０ａが設けられている。
【００２９】
第１スイッチング素子ＦＥＴ１は、ソース電極１１の第１電極部１１ａ、第１電極部１１ａの下側のドレイン電極１０、第１電極部１１ａとドレイン電極１０との間の半導体層２０、ベース領域３０ａ、ソース領域４０ａ、およびゲート電極５０ａ等によって構成されている。
【００３０】
また、ベース領域３０ａが設けられた領域とは異なる領域に、ベース領域３０ｂが設けられている。ベース領域３０ｂは、半導体層２０とソース電極１１の第２電極部１１ｂとの間に設けられている。ベース領域３０ｂの導電形は、ｐ形である。後に例示する半導体装置を含め、半導体層２０とソース電極１１との間において、ベース領域３０ａとベース領域３０ｂとは、連続的に接続され、それらが繋がっていてもよい。
【００３１】
ソース領域４０ｂは、ベース領域３０ｂとソース電極１１の第２電極部１１ｂとの間に設けられている。ソース領域４０ｂは、第２電極部１１ｂに接している。ソース領域４０ｂの導電形は、ｎ＋形である。ソース領域４０ｂの不純物濃度は、半導体層２０の不純物濃度よりも高い。また、ソース領域４０ａとソース領域４０ｂとは、繋がったベース領域３０ａ、３０ｂに設けられてよい。
【００３２】
ゲート電極５０ｂは、半導体層２０、ベース領域３０ｂ、およびソース領域４０ｂに、ゲート絶縁膜５１ｂ（第２絶縁膜）を介して接している。ゲート電極５０ｂとソース電極１１の第２電極部１１ｂとの間には、層間絶縁膜５２ｂが設けられている。半導体装置１Ａには、複数のゲート電極５０ｂが設けられている。
【００３３】
第２スイッチング素子ＦＥＴ２は、ソース電極１１の第２電極部１１ｂ、第２電極部１１ｂの下側のドレイン電極１０、第２電極部１１ｂとドレイン電極１０との間の半導体層２０、ベース領域３０ｂ、ソース領域４０ｂ、およびゲート電極５０ｂ等によって構成されている。
【００３４】
第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２は、半導体層２０を共有している。第１スイッチング素子ＦＥＴ１は、半導体層２０の第１領域２０１、第２スイッチング素子ＦＥＴ２は、半導体層２０の第２領域２０２に設けられている。また、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２は、それぞれ別のゲート電極を有し、それぞれのゲート電極によって、それぞれが独立に制御される。
【００３５】
また、図１（ｂ）では、２つに分かれたソース電極１１（第１電極部１１ａ、第２電極部１１ｂ）、および、２つに分かれたベース領域３０ａ、３０ｂ、が表示されているが、これらを分けない構造も実施形態に含まれる。これは、第１スイッチング素子ＦＥＴ１と第２スイッチング素子ＦＥＴ２とが、ドレイン／ソース間に並列に接続されているためである。
【００３６】
また、半導体装置１Ａには、ホール抜き層として機能するｐ＋形のコンタクト領域１５ａ、１５ｂが設けられている。コンタクト領域１５ａは、隣り合うゲート電極５０ａの間に設けられ、コンタクト領域１５ｂは、隣り合うゲート電極５０ｂの間に設けられている。コンタクト領域１５ａの上端は、ソース電極１１の第１電極部１１ａに接続され、その下端は、ベース領域３０ａに接している。コンタクト領域１５ｂの上端は、ソース電極１１の第２電極部１１ｂに接続され、その下端は、ベース領域３０ｂに接している。
【００３７】
また、半導体装置１Ａには、半導体層２０の上に整流素子Ｄｉが設けられている。整流素子Ｄｉは、カソード電極６０（第５電極）と、アノード電極６１（第６電極）と、ｎ形半導体領域６２（第６半導体領域）と、ｐ形半導体領域６３（第７半導体領域）と、を有している。
【００３８】
ｎ形半導体領域６２は、半導体層２０の上面２０ｕから下面２０ｄの側に向かって設けられている。ｐ形半導体領域６３は、半導体層２０の上面２０ｕから下面２０ｄの側に向かって設けられている。ｐ形半導体領域６３の下側には、ｎ形半導体領域６２が設けられている。ｐ形半導体領域６３は、ｎ形半導体領域６２に接し、ｐ形半導体領域６３とｎ形半導体領域６２とは、ｐｎ接合をしている。ｎ形半導体領域６２は、カソード電極６０に電気的に接続されている。ｐ形半導体領域６３は、アノード電極６１に電気的に接続されている。
【００３９】
整流素子Ｄｉと第１スイッチング素子ＦＥＴ１との間の距離は、整流素子Ｄｉと第２スイッチング素子ＦＥＴ２（第２領域）との間の距離よりも短くなっている。換言すれば、第１領域２０１と整流素子Ｄｉとの間の距離は、第２領域２０２と整流素子Ｄｉとの間の距離よりも短い。つまり、整流素子Ｄｉは、第２スイッチング素子ＦＥＴ２よりも第１スイッチング素子ＦＥＴ１（第１領域）近傍に配置されている。
【００４０】
ここで、第１スイッチング素子ＦＥＴ１の近傍に配置された整流素子Ｄｉは、第１スイッチング素子ＦＥＴ１に熱結合されている。すなわち、整流素子Ｄｉは、ドレイン電極１０とベース領域３０ａとの間に位置する半導体層２０、ベース領域３０ａ、およびソース領域４０ａの少なくとも１つに熱結合されている。整流素子Ｄｉは、第１スイッチング素子ＦＥＴ１が発する熱の影響を受けて、その温度が変化する。例えば、図２（ｂ）に、第１スイッチング素子ＦＥＴ１から整流素子Ｄｉに熱が伝導する様子を矢印Ｈによって表している。
【００４１】
また、整流素子Ｄｉの下側には、ウェル状のｐ形半導体領域７０が設けられている。ｐ形半導体領域７０は、電極７１に接し、電極７１を介してソース電極１１に接続されている。これにより、整流素子Ｄｉとスイッチング素子ＦＥＴ１、ＦＥＴ２との絶縁が確保されている。
【００４２】
実施形態において、半導体層２０、ベース領域３０ａ、３０ｂ、ソース領域４０ａ、４０ｂ、整流素子Ｄｉのそれぞれの主成分は、例えば、ケイ素（Ｓｉ）である。ｎ＋形、ｎ形等の導電形（第１導電形）の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。ｐ＋形、ｐ形等の導電形（第２導電形）の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。
【００４３】
ベース領域３０ａ、３０ｂ、ｐ形半導体領域６３は、例えば、半導体層２０に、第２導電形の不純物元素が注入、加熱されることにより形成される。ソース領域４０ａ、４０ｂ、は、例えば、ベース領域３０ａ、３０ｂに第１導電形の不純物元素が注入、加熱されることにより形成される。ｐ形半導体領域７０は、例えば、半導体層２０に、第２導電形の不純物元素が注入、加熱されることにより形成される。ｎ形半導体領域６２は、例えば、ｐ形半導体領域７０に第１導電形の不純物元素が注入、加熱されることにより形成される。ｐ形半導体領域６３は、例えば、ｎ形半導体領域６２に第２導電形の不純物元素が注入、加熱されることにより形成される。また、半導体の材料としては、ケイ素（Ｓｉ）に代えて、シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等を用いてもよい。
【００４４】
また、半導体装置は、トレンチゲート構造に限らず、プレーナゲート構造でもよい。また、ソース電極およびドレイン電極と半導体層２０の上下に配置する構造に限らず、半導体層２０の上側において、ソース電極とドレイン電極とを横に並べた構造も実施形態に含まれる。
【００４５】
電子回路５００Ａに組み込まれる半導体モジュールについて説明する。  
図３（ａ）は、第１実施形態に係る半導体モジュールの第１例の模式的平面図であり、図３（ｂ）は、第１実施形態に係る半導体モジュールの第２例の模式的平面図である。
【００４６】
半導体モジュール１００Ａは、支持基板の一例としての導電性基板１１０と、半導体装置１Ａと、アナログコントロールチップ２Ａと、第１電極端子１１１Ａと、第２電極端子１１２Ａと、第３電極端子１１３Ａと、を有する。
【００４７】
半導体装置１Ａは、半導体装置１Ａのドレイン電極１０が導電性基板１１０に電気的に接続されるように、導電性基板１１０上に搭載されている。第１電極端子１１１Ａは、導電性基板１１０に電気的に接続されている。第２電極端子１１２Ａは、配線（ボンディングワイヤ）１２０を介して半導体装置１Ａのソース電極１１に電気的に接続されている。第２電極端子１１２Ａは、配線１２１を介して、アナログコントロールチップ２Ａに接続されている。
【００４８】
第３電極端子１１３Ａは、配線１２２、１２３を介して、半導体装置１Ａのゲート電極５０ａに電気的に接続されている。第３電極端子１１３Ａは、配線１２２、１２４を介して、半導体装置１Ａのゲート電極５０ｂに電気的に接続可能になる。半導体装置１Ａ中の整流素子Ｄｉのカソード電極６０は、配線１２１、１２５を介して第２電極端子１１２Ａに接続されている。整流素子Ｄｉのアノード電極６１は、配線１２２、１２６を介して第３電極端子１１３Ａに接続されている。
【００４９】
アナログコントロールチップ２Ａは、電子回路５００Ａ中の第３スイッチング素子ＦＥＴ３、コンパレータＣＭＰ、抵抗Ｒ１、抵抗Ｒ２、および基準電圧源ＶＲＥＦを有している。
【００５０】
第１電極端子１１１Ａは、電子回路５００Ａの第１配線５０１に接続される。第２電極端子１１２Ａは、電子回路５００Ａの第２配線５０２に接続される。第３電極端子１１３Ａは、電子回路５００Ａの第３配線５０３に接続される。
【００５１】
図３（ａ）に表す半導体モジュール１００Ａにおいては、導電性基板１１０上において、半導体装置１Ａとアナログコントロールチップ２Ａとが離れた構造が示されているが、導電性基板１１０上において、半導体装置１Ａとアナログコントロールチップ２Ａとを１つにまとめたチップを搭載してもよい。
【００５２】
また、半導体モジュール１００Ａにおいては、第１電極端子１１１Ａ、第２電極端子１１２Ａ、および第３電極端子１１３Ａが同じ方向に延在し、かつそれらが並んでいる。このような形態に限らず、例えば、図３（ｂ）に表す半導体モジュール１００Ｂのように、第１電極端子１１１Ａの反対側に第２電極端子１１２Ａと、第３電極端子１１３Ａと、を配置してもよい。
【００５３】
また、半導体モジュール１００Ａ、１００Ｂは、ソース端子／ドレイン端子／ゲート端子を備えた３端子構造のＭＯＳＦＥＴを搭載し、このＭＯＳＦＥＴは、従来の３端子構造のＭＯＳＦＥＴとの互換性を有している。なお、ＭＯＳＦＥＴに代えて、ＩＧＢＴ（後述）を用いた場合も、同様に互換性がある。
【００５４】
第１実施形態に係る電子回路５００Ａ、および半導体装置１Ａの動作を説明する前に、一般的なＤＣ−ＤＣコンバータの出力電流と変換効率との関係を説明する。ここで、変換効率とは、例えば、入力電力に対する出力電力の割合で表される。ＤＣ−ＤＣコンバータのスイッチング素子としては、一般的なＭＯＳＦＥＴが用いられている。
【００５５】
図４（ａ）は、ＤＣ−ＤＣコンバータの回路図であり、図４（ｂ）は、出力電流と変換効率との関係であり、図４（ｃ）は、アクティブ面積と損失との関係である。
【００５６】
図４（ａ）に表すＤＣ−ＤＣコンバータは、ハイサイド側のスイッチング素子ＳＷＨと、ロウサイド側のスイッチング素子ＳＷＬとを備える。ここで、スイッチング素子ＳＷＨ、ＳＷＬは、例えば、ＭＯＳＦＥＴを有する。
【００５７】
図４（ｂ）に表すように、変換効率は、ある出力電流値Ｉ０で最大になる。但し、変換効率は、出力電流値Ｉ０より小さくても大きくても低下する。この理由は、出力電流が出力電流値Ｉ０より小さい領域では、ＭＯＳＦＥＴのスイッチング損失およびゲートドライブ損失が出力電力に対して相対的に大きくなるためである。一方、出力電流が出力電流値Ｉ０より大きい領域では、ＭＯＳＦＥＴのオン抵抗を要因とする導通損失が大きくなるためである。ＤＣ−ＤＣコンバータの回路設計では、必要な出力電流で変換効率が最大になるように、最適なＭＯＳＦＥＴが設計される。その概念を、図４（ｃ）に表す。
【００５８】
図４（ｃ）には、ＭＯＳＦＥＴのアクティブ面積（アクティブ領域の面積）と導通損失との関係が表されている。ここで、ＭＯＳＦＥＴは、同一セル構造であるとし、さらに、出力電流値と動作周波数とが所定の値に設定されている。なお、トータルの導通損失は、例えば、スイッチング損失、導通損失、およびゲートドライブ損失の和で決定される。
【００５９】
アクティブ面積を大きくしていくと、一般的にスイッチング素子のオン抵抗が下がる。このため、導通損失がおよそアクティブ面積に反比例して減少する。一方、アクティブ面積が増加すると、一般的にスイッチングチャージ（Ｑｓｗ）が増加する。このため、スイッチング時間が増加し、スイッチング損失がアクティブ面積に対して線形に増加する。ここで、ゲートドライブ電流は一定であるとする。また、アクティブ面積が増加すると、ゲートドライブ損失も増加する。ＤＣ−ＤＣコンバータの回路設計では、トータルの損失が最小になるように、最適なアクティブ面積が決められる。
【００６０】
しかし、出力電流を変化させた場合には、出力電流に応じて、アクティブ面積と導通損失との関係が変化する。このため、ある出力電流値で最適なアクティブ面積が決定されたとしても、他の出力電流値では、そのアクティブ面積が最適であるとは限らない。つまり、出力電流の広範囲において、高効率な回路を実現させることが難しくなる。
【００６１】
この問題を改善する方法として、半導体チップ内でＭＯＳＦＥＴのドレイン−ソース間を並列に接続して、ＭＯＳＦＥＴのゲートを切り替え、アクティブ面積を変化させる方法がある。この方法によれば、出力電流値を変えたとしても、最適なアクティブ面積を得ることができる。しかし、この方法では、該切り替えを半導体チップ外に設けられた外部コントローラによって制御している。さらに、出力電流を検出して動作対象の素子数を調節するゲートドライバが必要になる場合もある。
【００６２】
これに対して、第１実施形態では、外部コントローラ、ゲートドライバを要せず、スイッチング素子の負荷の大きさを検出し、その負荷の大きさに応じて素子のアクティブ面積を変化させている。つまり、第１実施形態では、外部コントローラ、ゲートドライバを要せず、出力電流の広範囲において、高効率な回路が実現する。以下に、第１実施形態に係る電子回路５００Ａの動作を説明する。
【００６３】
第１実施形態に係る電子回路５００Ａの動作を、図１（ａ）および図１（ｂ）を用いてさらに詳細に説明する。なお、半導体モジュールについては、半導体モジュール１００Ａを例にあげる。
【００６４】
図１（ａ）に表す第１スイッチング素子ＦＥＴ１のゲート電極５０ａに、閾値電圧（Ｖｔｈ）以上の電圧を印加すると、第１スイッチング素子ＦＥＴ１がオン状態になり、第１スイッチング素子ＦＥＴ１のソース／ドレイン間に電流（以下、ドレイン電流）が流れる。ここで、第２スイッチング素子ＦＥＴ２と第３スイッチング素子ＦＥＴ３とは、オフ状態にある。図１（ｂ）には、この状態の期間を期間Ａとして表されている。この段階では、第１スイッチング素子ＦＥＴ１に対する負荷が軽く、ドレイン電流が比較的に小さい。この場合には、第２スイッチング素子ＦＥＴ２と第３スイッチング素子ＦＥＴ３とはオフ状態にあり、第１スイッチング素子ＦＥＴ１のみが動作する。
【００６５】
次に、第１スイッチング素子ＦＥＴ１に対する負荷が重くなり、ドレイン電流が大きくなると、第１スイッチング素子ＦＥＴ１のオン抵抗を起因とする導通損失で第１スイッチング素子ＦＥＴ１が発熱する。図１（ｂ）では、この状態の期間を期間Ｂとしている。
【００６６】
ここで、整流素子（温度検出ダイオード）ＤｉのＶｆ（順方向電圧）は、整流素子Ｄｉの半導体成分がシリコン（Ｓｉ）を主成分とすれば、−２．０（ｍＶ／℃）〜−２．５（ｍＶ／℃）の温度係数を有する。
【００６７】
第１スイッチング素子ＦＥＴ１のドレイン電流が増加し、第１スイッチング素子ＦＥＴ１の素子温度が上昇すると、整流素子Ｄｉの温度が上がり、Ｖｆが低下する。換言すれば、Ｖｆを検知することによりドレイン電流を検出することができる。なお、電子回路５００Ａのソース線は、接地されているとする。従って、Ｖｆが低下することは、整流素子Ｄｉに印加されたアノード電圧（アノード印加電圧）が低下することを意味する。
【００６８】
整流素子Ｄｉのアノード電圧は、コンパレータＣＭＰによって基準電圧源ＶＲＥＦと比較される。例えば、コンパレータＣＭＰには、反転入力（ｉｎ−）として、基準電圧源ＶＲＥＦからの電圧が入力され、非反転入力（ｉｎ＋）として、整流素子Ｄｉのアノード電圧が入力される。
【００６９】
基準電圧源ＶＲＥＦと整流素子Ｄｉのアノード電圧との差が規定値（例えば、Δ０（Ｖ））よりも大きい場合には、コンパレータＣＭＰから電圧が出力されて、第３スイッチング素子ＦＥＴ３のゲート電極Ｖｇ３に電圧が印加される。この場合、ゲート電極Ｖｇ３に電圧が供給されても、第３スイッチング素子ＦＥＴ３は、ｐチャネル形のＭＯＳＦＥＴのため、オフ状態になっている。
【００７０】
しかし、第１スイッチング素子ＦＥＴ１の素子温度が上昇し、整流素子Ｄｉの温度が上がると、整流素子Ｄｉのアノード電圧が降下する。この後、整流素子Ｄｉのアノード電圧が下がり続け、基準電圧源ＶＲＥＦと整流素子Ｄｉのアノード電圧との差が規定値よりも小さくなると、コンパレータＣＭＰは、出力を停止する。
【００７１】
従って、第３スイッチング素子ＦＥＴ３のゲート電極Ｖｇ３に電圧が供給されなくなり、第３スイッチング素子ＦＥＴ３がオン状態になる。
【００７２】
これにより、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂに閾値以上の電位が供給され、第２スイッチング素子ＦＥＴ２がオン状態になる。つまり、第２スイッチング素子ＦＥＴ２を介しても、第１配線５０１と第２配線５０２との間が導通する。
【００７３】
つまり、第１スイッチング素子ＦＥＴ１に対する負荷が重くなった状態では、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂにも電圧が印加され、第２スイッチング素子ＦＥＴ２もオン状態になる。これにより、並列接続された第１スイッチング素子ＦＥＴ１と、第２スイッチング素子ＦＥＴ２と、がともにオン状態になり、素子面積が増加する。このため、半導体モジュール１００Ａのオン抵抗は低下する。その結果、半導体モジュール１００Ａの導通損失が低減する。
【００７４】
このように、半導体モジュール１００Ａは、第１スイッチング素子ＦＥＴ１に軽負荷が印加されている場合には、第１スイッチング素子ＦＥＴ１のみが動作する。このため、半導体モジュール１００Ａのスイッチング損失、およびドライブ損失が低減する。また、第１スイッチング素子ＦＥＴ１に対し重負荷が印加されている場合には、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２が作動し、半導体モジュール１００Ａのオン抵抗が下がる。このため、半導体モジュール１００Ａの導通損失が小さくなる。
【００７５】
続いて、電子回路５００Ａのダイナミック動作について説明する。
【００７６】
図１（ｂ）に表す期間Ｃは、第１スイッチング素子ＦＥＴ１を重負荷でスイッチング動作させた時の動作を表している。第１スイッチング素子ＦＥＴ１を高速でスイッチング動作をさせる場合、第１スイッチング素子ＦＥＴ１の温度が下がる時間よりもスイッチング時間が短いため、第１スイッチング素子ＦＥＴ１の温度がある基準温度以上に上昇したままになる。これにより、第１スイッチング素子ＦＥＴ１に並列に繋がれた第２スイッチング素子ＦＥＴ２もスイッチング動作する。
【００７７】
素子温度とドレイン電流との相関関係を利用すれば、素子温度によってドレイン電流を間接的にモニタリングすることができる。つまり、電子回路５００Ａは、素子温度を検出することにより、直近のドレイン電流を逐次記憶できるメモリ機能（メモリ動作手段）を備えている。
【００７８】
ドレイン電流をリアルタイムで検出する方法として、スイッチングパルスの時間内にドレイン電流を測定し、並列動作するＭＯＳＦＥＴの数を極めて短い時間で切り替えようとする方法がある。この方法では、スイッチング周波数が制御回路の動作速度で制限されてしまうため、直近のスイッチング時の動作電流を外部コントローラ内のロジック回路を用いて記憶する必要がある。さらに、並列動作させるＭＯＳＦＥＴの数をスイッチングパルス周期よりも長いスパン（時間の幅）で切り替える必要がある。また、ドレイン電流にはスイッチングによってノイズがのりやすいため、正確にドレイン電流値をリアルタイムで測定が難しくなる場合がある。
【００７９】
これに対し、第１実施形態の素子温度によるドレイン電流検出では、第１スイッチング素子ＦＥＴ１から放出される熱を検知する手法を利用しているため、複雑なロジック回路が不要になる。例えば、第１実施形態では、半導体パッケージ内の熱容量を用いて、整流素子Ｄｉにより熱を検出しているため、動作電流の平均値を検知することができる。また、熱検知という手法では、ノイズがドレイン電流に乗り難いという利点がある。
【００８０】
なお、図１（ｂ）に表す期間Ｄは、第１スイッチング素子ＦＥＴ１を軽負荷でスイッチング動作させた時の動作を表している。この場合、第１スイッチング素子ＦＥＴ１を高速でスイッチング動作をさせても、第１スイッチング素子ＦＥＴ１の温度が下がる時間よりもスイッチング時間が長い。このため、第１スイッチング素子ＦＥＴ１の温度は基準温度より低い状態を維持する。これにより、第２スイッチング素子ＦＥＴ２は、オフ状態を維持する。
【００８１】
このように、第１実施形態によれば、広い出力電流の範囲で、高い変換効率を実現する半導体装置、半導体モジュール、および電子回路が実現する。
【００８２】
（第１実施形態の第１変形例）  
図５（ａ）は、第１実施形態の半導体装置の第１変形例の模式的平面図であり、図５（ｂ）は、第１実施形態の半導体装置の第１変形例の模式的断面図である。ここで、図５（ｂ）には、図５（ａ）のＡ−Ａ’線における断面が表されている。
【００８３】
半導体装置１Ｂにおいて、整流素子Ｄｉは、ｎ形半導体領域６４と、ｐ形半導体領域６５と、カソード電極６０と、アノード電極６１と、を備える。半導体装置１Ｂの整流素子Ｄｉは、第１スイッチング素子ＦＥＴ１に熱結合されている。
【００８４】
ｎ形半導体領域６４およびｐ形半導体領域６５は、半導体層２０の上面２０ｕの上側に設けられている。ｎ形半導体領域６４およびｐ形半導体領域６５の材料は、ポリシリコンを主成分とする。カソード電極６０は、コンタクト６７を介してｎ形半導体領域６４に接続されている。アノード電極６１は、コンタクト６６を介して、ｐ形半導体領域６５に接続されている。また、ｎ形半導体領域６４およびｐ形半導体領域６５は、半導体層２０の上面２０ｕに設けられた絶縁層５８によって取り囲まれている。ｎ形半導体領域６４およびｐ形半導体領域６５は、絶縁層５８内に設けられている。
【００８５】
半導体装置１Ｂでは、ｎ形半導体領域６４およびｐ形半導体領域６５が絶縁層５８によって半導体層２０から絶縁されているため、整流素子−第１スイッチング素子ＦＥＴ１間に寄生ダイオードが存在しなくなる。このため、半導体装置１Ｂでは半導体装置１Ａに比べて、整流素子−第１スイッチング素子ＦＥＴ１間の耐圧が向上し、整流素子−第１スイッチング素子ＦＥＴ１間のリークが抑制される。
【００８６】
（第１実施形態の第２変形例）  
図６（ａ）は、第１実施形態の半導体装置の第２変形例の模式的平面図であり、図６（ｂ）、（ｃ）は、第１実施形態の半導体装置の第２変形例の模式的断面図である。ここで、図６（ｂ）には、図６（ａ）のＡ−Ａ’線における断面が表され、図６（ｃ）には、図６（ａ）のＢ−Ｂ’線における断面が表されている。
【００８７】
半導体装置１Ｃにおいては、ゲート電極５０ａとドレイン電極１０との間に、フィールドプレート電極５５ａ（第７電極）が設けられている。フィールドプレート電極５５ａは、フィールドプレート絶縁膜（第３絶縁膜）５６ａを介して半導体層２０に接している。また、ゲート電極５０ｂとドレイン電極１０との間に、フィールドプレート電極５５ｂ（第８電極）が設けられている。フィールドプレート電極５５ｂは、フィールドプレート絶縁膜（第４絶縁膜）５６ｂを介して半導体層２０に接している。フィールドプレート電極５５ｂは、ソース電極１１またはゲート電極５０に電気的に接続されている。
【００８８】
半導体装置１Ｃにおいて、整流素子Ｄｉは、半導体層２０の上に設けられている。整流素子Ｄｉは、ｎ形半導体領域６８と、ｐ形半導体領域６９と、カソード電極６０と、アノード電極６１と、を備える。半導体装置１Ｃの整流素子Ｄｉは、第１スイッチング素子ＦＥＴ１に熱結合されている。
【００８９】
ｐ形半導体領域６９は、半導体層２０の上面２０ｕから下面２０ｄの側に向かって設けられている。ｎ形半導体領域６８は、半導体層２０の上面２０ｕから下面２０ｄの側に向かって設けられている。ｐ形半導体領域６９の下側には、ｎ形半導体領域６８が設けられている。ｐ形半導体領域６９は、ｎ形半導体領域６８に接し、ｐ形半導体領域６９とｎ形半導体領域６８とは、ｐｎ接合をしている。ｎ形半導体領域６８は、カソード電極６０に電気的に接続されている。ｐ形半導体領域６９は、アノード電極６１に電気的に接続されている。整流素子Ｄｉの下側には、ｐ形半導体領域７０が設けられている。ｐ形半導体領域７０は、ソース電極１１に電気的に接続されている。
【００９０】
複数のゲート電極５０ａは、一対の電極５９に挟まれている。複数のゲート電極５０ｂは、一対の電極５９に挟まれている。ｎ形半導体領域６８およびｐ形半導体領域６９は、一対の電極５９に挟まれている。
【００９１】
半導体装置１Ｃにおいては、ゲート電極５０ａの下側に、フィールドプレート電極５５ａを設け、ゲート電極５０ｂの下側に、フィールドプレート電極５５ｂを設けている。これにより、半導体装置１Ｃがオフ状態では、半導体層２０に空乏層が拡がり易くなって耐圧が向上する。さらに、半導体層２０に空乏層が拡がり易くなることから、半導体層２０の不純物濃度を半導体装置１Ａ、１Ｂの半導体層２０の不純物濃度に比べて高く設定することができる。これにより、半導体層２０の抵抗率が下がり、半導体装置１Ｃのオン抵抗がさらに低下する。
【００９２】
整流素子Ｄｉと、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２と、の素子間耐圧を確保するためには、整流素子Ｄｉもトレンチフィールドプレート構造とすることが望ましい。
【００９３】
また、半導体装置１Ａ〜１Ｃにおいて、第１スイッチング素子ＦＥＴ１と第２スイッチング素子ＦＥＴ２のそれぞれの素子面積は、第２スイッチング素子ＦＥＴ２の素子面積が第１スイッチング素子ＦＥＴ１の素子面積より大きくなるように設計してもよい。これにより、第１スイッチング素子ＦＥＴ１のみが動作する期間のスイッチング損失、ドライブ損失が極小になり、第１スイッチング素子ＦＥＴ１と第２スイッチング素子ＦＥＴ２とが並列動作する期間では、半導体装置１Ａ〜１Ｃのオン抵抗が大きく低減する。
【００９４】
（第２実施形態）  
図７（ａ）は、第２実施形態の半導体装置の模式的平面図であり、図７（ｂ）は、第２実施形態の半導体装置の模式的断面図である。ここで、図７（ｂ）には、図７（ａ）のＡ−Ａ’線における断面が表されている。
【００９５】
第３スイッチング素子ＦＥＴ３については、アナログコントロールチップではなく、半導体装置３の中に組み込んでもよい。
【００９６】
半導体装置３においては、ｎ形のベース領域３１（第８半導体領域）が半導体層２０の上面２０ｕから下面２０ｄの側に向かって設けられている。ベース領域３１の上には、ｐ＋形のソース領域４１ｓ（第９半導体領域）と、ｐ＋形のドレイン領域４１ｄ（第１０半導体領域）と、が設けられている。ソース領域４１ｓおよびドレイン領域４１ｄの不純物濃度は、ベース領域３０ａ、３０ｂの不純物濃度よりも高い。
【００９７】
ソース領域４１ｓには、ソース電極１３（第９電極）が電気的に接続されている。ドレイン領域４１ｄには、ドレイン電極１２（第１０電極）が電気的に接続されている。ゲート電極５３（第１１電極）は、ベース領域３１、ソース領域４１ｓ、およびドレイン領域４１ｄに、ゲート絶縁膜５４（第５絶縁膜）と介して接している。
【００９８】
第３スイッチング素子ＦＥＴ３は、ソース電極１３、ドレイン電極１２、ベース領域３１、ソース領域４１ｓ、ドレイン領域４１ｄ、およびゲート電極５３等によって構成されている。このように、第３スイッチング素子ＦＥＴ３は、例えば、プレーナゲート構造を有する。第３スイッチング素子ＦＥＴ３は、ｐチャネル形のＭＯＳＦＥＴである。
【００９９】
ソース電極１３は、第１スイッチング素子ＦＥＴ１のゲート電極５０ａに電気的に接続されている。ドレイン電極１２は、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂに電気的に接続されている。ゲート電極５３は、コンパレータＣＭＰの出力部に接続されている。
【０１００】
図８（ａ）は、第２実施形態に係る半導体モジュールの第１例の模式的平面図であり、図８（ｂ）は、第２実施形態に係る半導体モジュールの第２例の模式的平面図であり、図８（ｃ）は、第２実施形態に係る半導体モジュールの第３例の模式的平面図である。
【０１０１】
半導体モジュール１００Ｃにおいては、半導体装置３のドレイン電極１０が導電性基板１１０に電気的に接続されるように、半導体装置３が導電性基板１１０上に搭載されている。
【０１０２】
第２電極端子１１２Ａは、配線１２０を介して半導体装置３のソース電極１１に電気的に接続されている。第２電極端子１１２Ａは、配線１２１を介して、アナログコントロールチップ２Ｂに接続されている。
【０１０３】
第３電極端子１１３Ａは、配線１２２、１２３を介して、半導体装置３のゲート電極５０ａに電気的に接続されている。第３電極端子１１３Ａは、配線１２２、１２４を介して、半導体装置３のゲート電極５０ｂに電気的に接続可能になる。半導体装置３中の整流素子Ｄｉのカソード電極６０は、配線１２１、１２５を介して第２電極端子１１２Ａに接続されている。整流素子Ｄｉのアノード電極６１は、配線１２２、１２６を介して第３電極端子１１３Ａに接続されている。
【０１０４】
また、第３スイッチング素子ＦＥＴ３のゲート電極５３は、配線１２８を介してアナログコントロールチップ２Ｂ中のコンパレータＣＭＰの出力側に接続されている。そのほか、第３スイッチング素子ＦＥＴ３のソース電極１３は、第１スイッチング素子ＦＥＴ１のゲート電極５０ａに配線（図示しない）を介して電気的に接続されている。第３スイッチング素子ＦＥＴ３のドレイン電極１２は、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂに配線（図示しない）を介して電気的に接続されている。ここで、図示しない配線とは、ボンディングワイヤではなく、例えば、半導体装置３内に引き回された内部配線である。
【０１０５】
アナログコントロールチップ２Ｂは、電子回路５００Ａ中のコンパレータＣＭＰ、抵抗Ｒ１、抵抗Ｒ２、および基準電圧源ＶＲＥＦを有している。
【０１０６】
第１電極端子１１１Ａは、電子回路５００Ａの第１配線５０１に接続される。第２電極端子１１２Ａは、電子回路５００Ａの第２配線５０２に接続される。第３電極端子１１３Ａは、電子回路５００Ａの第３配線５０３に接続される。
【０１０７】
図８（ａ）に表す半導体モジュール１００Ｃにおいては、導電性基板１１０上において、半導体装置３とアナログコントロールチップ２Ｂとが離れた構造が示されているが、導電性基板１１０上において、半導体装置３とアナログコントロールチップ２Ｂとを１つにまとめたチップを搭載してもよい。
【０１０８】
また、図８（ｂ）に表す半導体モジュール１００Ｄのように、第１電極端子１１１Ａの反対側に第２電極端子１１２Ａと、第３電極端子１１３Ａと、を配置してもよい。
【０１０９】
また、図８（ｃ）に表す半導体モジュール１００Ｅのように、第１スイッチング素子ＦＥＴ１と第２スイッチング素子ＦＥＴ２との間に、第３スイッチング素子ＦＥＴ３を配置してもよい。これにより、第３スイッチング素子ＦＥＴ３と第１スイッチング素子ＦＥＴ１との間のゲート配線および第３スイッチング素子ＦＥＴ３と第２スイッチング素子ＦＥＴ２との間のゲート配線が短くなって、双方のゲート配線抵抗が低減する。
【０１１０】
第２実施形態によれば、第１スイッチング素子ＦＥＴ１、第２スイッチング素子ＦＥＴ２、および第３スイッチング素子ＦＥＴ３を半導体装置３に集積している。このような構造であれば、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２と、第３スイッチング素子ＦＥＴ３と、をボンディングワイヤでなく、半導体装置３内の内部配線によって接続することができる。これにより、ボンディングワイヤの本数を減らすことができ、さらに第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２のゲート配線抵抗が低下する。
【０１１１】
また、半導体モジュール１００Ｃ、１００Ｄによれば、大電力を取り扱う扱うユニットと、アナログコントロールのユニットを分けることができ、それぞれの設計最適化が可能となる。
【０１１２】
また、第３スイッチング素子ＦＥＴ３は、パワーデバイス混載プロセスが必要で比較的大きな素子面積を占有する。第２実施形態では、第３スイッチング素子ＦＥＴ３をアナログコントロールチップから取り外すことができ、第３スイッチング素子ＦＥＴ３を形成しないアナログコントロールチップでは、微細ＣＭＯＳプロセスによるコントロール部の低消費電力化が可能となる。
【０１１３】
例えば、第２スイッチング素子ＦＥＴ２のゲート耐圧として、＋２０Ｖを要する場合に、第３スイッチング素子ＦＥＴ３のドレイン−ソース耐圧は、−２０Ｖの絶対値以上の電圧が必要で、アナログコントロールチップを形成する際に用いられる微細ＣＭＯＳプロセスによっては第３スイッチング素子ＦＥＴ３を形成し難い。従って、第３スイッチング素子ＦＥＴ３は、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２が搭載されたチップ内に形成することが望ましい。
【０１１４】
また、半導体モジュール１００Ｃ、１００Ｄは、ソース端子／ドレイン端子／ゲート端子を備えた３端子構造のＭＯＳＦＥＴを搭載し、このＭＯＳＦＥＴは、従来の３端子構造のＭＯＳＦＥＴとの互換性を有している。
【０１１５】
（第３実施形態）  
図９（ａ）は、第３実施形態に係る電子回路図であり、図９（ｂ）は、第３実施形態に係る電子回路のタイミングチャートである。
【０１１６】
電子回路において、第１配線５０１−第２配線５０２間で並列動作させるスイッチング素子は、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２の２つとは限らない。第３実施形態によれば、第１配線５０１−第２配線５０２間で並列動作させるスイッチング素子を、少なくとも３個にすることができる。
【０１１７】
第３実施形態に係る電子回路５００Ｂでは、第１配線５０１−第２配線５０２間で並列動作させるスイッチング素子としては、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２のほか、第４スイッチング素子ＦＥＴ４が組み込まれている。
【０１１８】
例えば、電子回路５００Ｂにおいては、電子回路５００Ａに組み込まれた第３スイッチング素子ＦＥＴ３に代えて、第３スイッチング素子ＦＥＴ３と同じ構成の第３スイッチング素子ＦＥＴ３Ａが置換されている。ここで、第３スイッチング素子ＦＥＴ３Ａのゲート電極の符号は、“Ｖｇ３Ａ”と表記されている。さらに、電子回路５００Ｂには、第５スイッチング素子ＦＥＴ３Ｂが組み込まれている。
【０１１９】
また、電子回路５００Ｂにおいては、電子回路５００Ａに組み込まれたコンパレータＣＭＰに代えて、コンパレータＣＭＰと同じ構成のコンパレータＣＭＰ１が置換されている。さらに、電子回路５００Ｂには、コンパレータＣＭＰ２が組み込まれている。
【０１２０】
電子回路５００Ｂでは、整流素子Ｄｉが第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２に熱結合されている。整流素子Ｄｉは、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２の少なくともいずれかが発した熱によって、その順方向電圧（Ｖｆ）が変化する。
【０１２１】
第４スイッチング素子ＦＥＴ４は、そのゲート電極５０ｃによってスイッチング動作が制御される。第４スイッチング素子ＦＥＴ４は、例えば、ｎチャネル形のＭＯＳＦＥＴである。第４スイッチング素子ＦＥＴ４は、第１配線５０１と第２配線５０２との間において、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２と、並列に接続されている。
【０１２２】
第５スイッチング素子ＦＥＴ３Ｂは、第３配線５０３と、第４スイッチング素子ＦＥＴ４のゲート電極５０ｃとの間に接続されている。第５スイッチング素子ＦＥＴ３Ｂは、ゲート電極Ｖｇ３Ｂを有している。第５スイッチング素子ＦＥＴ３Ｂは、例えば、ｐチャネル形のＭＯＳＦＥＴである。
【０１２３】
第５スイッチング素子ＦＥＴ３Ｂがオン状態になると、第４スイッチング素子ＦＥＴ４のゲート電極５０ｃが第３配線５０３に導通する。ゲート電極５０ｃが第３配線５０３に導通した場合、ゲート電極５０ｃに閾値電圧以上のゲート電位が供給されて、第４スイッチング素子ＦＥＴ４がオン状態になる。すなわち、第１配線５０１と第２配線５０２との間が第４スイッチング素子ＦＥＴ４を介しても導通する。
【０１２４】
コンパレータＣＭＰ２は、整流素子Ｄｉのアノード電圧と、基準電圧との電位差を検知する。そして、この電位差が規定値以上か否かによって、第５スイッチング素子ＦＥＴ３Ｂのゲート電極Ｖｇ３Ｂの電位が変化し、第５スイッチング素子ＦＥＴ３Ｂがオン状態になったり、オフ状態になったりする。なお、コンパレータＣＭＰ１と、コンパレータＣＭＰ２と、は、それぞれ異なる基準電圧とＶｆとの差を比較している。なお、コンパレータＣＭＰ１とコンパレータＣＭＰ２との間には、抵抗Ｒ４が接続され、コンパレータＣＭＰ２と第２配線５０２との間には、抵抗Ｒ５が接続されている。
【０１２５】
電子回路５００Ｂの動作を、図９（ａ）および図９（ｂ）を用いてさらに詳細に説明する。
【０１２６】
第１スイッチング素子ＦＥＴ１のゲート電極５０ａに、閾値電圧（Ｖｔｈ）以上の電圧を印加すると、第１スイッチング素子ＦＥＴ１がオン状態になり、第１スイッチング素子ＦＥＴ１のソース／ドレイン間にドレイン電流が流れる。ここで、第２スイッチング素子ＦＥＴ２、第３スイッチング素子ＦＥＴ３Ａ、第４スイッチング素子ＦＥＴ４、および第５スイッチング素子ＦＥＴ３Ｂは、オフ状態にある。図９（ｂ）には、この状態の期間を期間Ａとして表されている。
【０１２７】
この段階では、第１スイッチング素子ＦＥＴ１に対する負荷が軽く、ドレイン電流が比較的に小さい。この場合には、第２スイッチング素子ＦＥＴ２、第３スイッチング素子ＦＥＴ３Ａ、第４スイッチング素子ＦＥＴ４、および第５スイッチング素子ＦＥＴ３Ｂはオフ状態にあり、第１スイッチング素子ＦＥＴ１のみが動作する。
【０１２８】
次に、第１スイッチング素子ＦＥＴ１に対する負荷が重くなり、ドレイン電流が大きくなると、第１スイッチング素子ＦＥＴ１のオン抵抗を起因とする導通損失で第１スイッチング素子ＦＥＴ１が発熱する。図９（ｂ）では、この状態の期間を期間Ｂとしている。
【０１２９】
第１スイッチング素子ＦＥＴ１のドレイン電流が増加し、第１スイッチング素子ＦＥＴ１の素子温度が上昇すると、整流素子Ｄｉの温度が上がり、Ｖｆが低下する。このＶｆはコンパレータＣＭＰ１によって基準電圧源ＶＲＥＦと比較され、基準電圧源ＶＲＥＦよりも電圧が低くなると、コンパレータＣＭＰ１から第３スイッチング素子ＦＥＴ３Ａのゲート電極Ｖｇ３Ａに信号が出力されなくなり、第３スイッチング素子ＦＥＴ３Ａがオン状態になる。これにより、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂに閾値以上の電位が供給され、第２スイッチング素子ＦＥＴ２がオン状態になる。つまり、第２スイッチング素子ＦＥＴ２を介しても、第１配線５０１と第２配線５０２との間が導通する。
【０１３０】
次に、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２に対する負荷が重くなり、ドレイン電流がさらに大きくなると、第１スイッチング素子ＦＥＴ１のオン抵抗および第１スイッチング素子ＦＥＴ２のオン抵抗を起因とする導通損失で第１スイッチング素子ＦＥＴ１と第２スイッチング素子ＦＥＴ２とがともに発熱する。図９（ｂ）では、この状態の期間を期間Ｃとしている。
【０１３１】
第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２のドレイン電流が増加し、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２の素子温度が上昇すると、整流素子Ｄｉの温度がさらに上がり、Ｖｆがさらに低下する。このＶｆはコンパレータＣＭＰ２によって基準電圧源ＶＲＥＦと比較され、基準電圧源ＶＲＥＦよりも電圧が低くなると、コンパレータＣＭＰ２から第５スイッチング素子ＦＥＴ３Ｂのゲート電極Ｖｇ３Ｂに信号が出力されなくなり、第５スイッチング素子ＦＥＴ３Ｂがオン状態になる。
【０１３２】
これにより、第４スイッチング素子ＦＥＴ４のゲート電極５０ｃに閾値以上の電位が供給され、第４スイッチング素子ＦＥＴ４がオン状態になる。つまり、第４スイッチング素子ＦＥＴ４を介しても、第１配線５０１と第２配線５０２との間が導通する。
【０１３３】
このように、電子回路５００Ｂ内での発熱が大きくなる順に第１スイッチング素子ＦＥＴ１、第２スイッチング素子ＦＥＴ２、第４スイッチング素子ＦＥＴ４の順に、並列動作をする。スイッチング素子の素子面積は、第１スイッチング素子ＦＥＴ１ ≦ 第２スイッチング素子ＦＥＴ２ ≦ 第４スイッチング素子ＦＥＴ４となるように設計されるのが望ましい。
【０１３４】
（第４実施形態）  
図１０は、第４実施形態に係る電子回路図である。  
図１１（ａ）および図１１（ｂ）は、第４実施形態に係る電子回路のタイミングチャートである。
【０１３５】
図１０に表す電子回路５００Ｃにおいては、電子回路５００Ａの第１スイッチング素子ＦＥＴ１を第６スイッチング素子ＩＧＢＴ１に置き換え、第２スイッチング素子ＦＥＴ２を第７スイッチング素子ＩＧＢＴ２に置き換えている。第６スイッチング素子ＩＧＢＴ１および第７スイッチング素子ＩＧＢＴ２のそれぞれは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を有する。
【０１３６】
第６スイッチング素子ＩＧＢＴ１は、そのゲート電極５０ａによってスイッチング動作が制御される。第７スイッチング素子ＩＧＢＴ２は、そのゲート電極５０ｂによってスイッチング動作が制御される。ここで、第１配線５０１は、コレクタ配線であり、第２配線５０２は、エミッタ配線である。
【０１３７】
図１１（ａ）、（ｂ）の横軸は、時間であり、縦軸は、コレクタ電流（Ｉｃ）、ゲート電圧（Ｖｇ）、およびコレクタ−エミッタ間飽和電圧（Ｖｃｅ（ｓａｔ）（Collector to Emitter Saturation Voltage））をあわせて表示している。
【０１３８】
図１１（ａ）には、図１（ｂ）に表す“期間Ａ”に対応した様子が表されている。この場合、第６スイッチング素子ＩＧＢＴ１のみがオン状態となり、第１配線５０１と第２配線５０２との間に、第６スイッチング素子ＩＧＢＴ１のみがオン状態になったときの電流が流れる。この場合、正孔注入は、比較的少なく、テール電流が流れる時間が短くなる。このため、ターンオフ時間は短くなり、スイッチング損失が小さくなる。Ｖｃｅ（ｓａｔ）は、後述の図１１（ｂ）のＶｃｅ（ｓａｔ）よりも大きくなる。
【０１３９】
一方、図１１（ｂ）には、図１（ｂ）に表す“期間Ｂ”に対応した様子が表されている。この場合、第６スイッチング素子ＩＧＢＴ１および第７スイッチング素子ＩＧＢＴ２がともにオン状態になり、第１配線５０１と第２配線５０２との間に、図１１（ａ）よりも大きい電流が流れる。この場合、正孔注入が図１１（ａ）の場合よりも増加して、テール電流が流れる時間が長くなる。従って、Ｖｃｅ（ｓａｔ）が図１１（ａ）よりも下がり、導通損失が低減する。このように、期間Ａでは、スイッチング損失が小さく、期間Ｂでは、導通損失が低減する。
【０１４０】
つまり、電子回路５００Ｃでは、実質的にＶｃｅ（ｓａｔ）とターンオフ損失とのトレードオフの関係が解消されている。
【０１４１】
図１２（ａ）は、第４実施形態に係る半導体装置の第１例の模式的平面図であり、図１２（ｂ）は、第４実施形態に係る半導体装置の第１例の模式的断面図である。ここで、図１２（ｂ）には、図１２（ａ）のＡ−Ａ’線における断面が表されている。
【０１４２】
図１２（ａ）、（ｂ）に表す半導体装置４Ａには、第６スイッチング素子ＩＧＢＴ１、第７スイッチング素子ＩＧＢＴ２、および整流素子Ｄｉが含まれた複合半導体装置である。半導体装置４Ａは、トレンチゲート構造のＩＧＢＴを有している。
【０１４３】
半導体装置４Ａにおいて、エミッタ電極１１は、コレクタ電極１０の上に設けられている。コレクタ電極１０とエミッタ電極１１との間には、ｎ形の半導体層２０が設けられている。半導体層２０とコレクタ電極１０との間には、ｐ＋形のコレクタ層２２が設けられている。コレクタ層２２の不純物濃度は、ベース領域３０の不純物濃度よりも高い。コレクタ層２２と半導体層２０との間には、ｎ形のバッファ層２１が設けられている。バッファ層２１の不純物濃度は、半導体層２０の不純物濃度よりも高い。
【０１４４】
半導体装置４Ａにおいて、ｐ形のベース領域３０が半導体層２０とエミッタ電極１１との間に設けられている。エミッタ領域４０は、ベース領域３０と、エミッタ電極１１と、の間に設けられている。エミッタ領域４０は、エミッタ電極１１に接している。エミッタ領域４０の導電形は、ｎ＋形である。エミッタ領域４０の不純物濃度は、半導体層２０の不純物濃度よりも高い。
【０１４５】
ゲート電極５０ａは、半導体層２０、ベース領域３０、およびエミッタ領域４０に、ゲート絶縁膜５１ａを介して接している。半導体装置４Ａには、複数のゲート電極５０ａが設けられている。
【０１４６】
第６スイッチング素子ＩＧＢＴ１は、エミッタ電極１１、コレクタ電極１０、半導体層２０、ベース領域３０、エミッタ領域４０、バッファ層２１、コレクタ層２２、およびゲート電極５０ａ等によって構成されている。
【０１４７】
また、半導体装置４Ａにおいては、ゲート電極５０ａのほかにゲート電極５０ｂが設けられている。ゲート電極５０ｂは、半導体層２０、ベース領域３０、およびエミッタ領域４０に、ゲート絶縁膜５１ｂを介して接している。半導体装置４Ａには、複数のゲート電極５０ａが設けられている。
【０１４８】
半導体装置４Ａにおいて、コレクタ電極１０からエミッタ電極１１に向かう方向に対して、交差する方向（例えば、垂直）に交互に配列されている。例えば、ゲート電極５０ａとゲート電極５０ｂとは、半導体層２０の上面２０ｕに対して平行な方向に交互に配列されている。そして、第７スイッチング素子ＩＧＢＴ２は、エミッタ電極１１、コレクタ電極１０、半導体層２０、ベース領域３０、エミッタ領域４０、バッファ層２１、コレクタ層２２、およびゲート電極５０ｂ等によって構成されている。
【０１４９】
第６スイッチング素子ＩＧＢＴ１および第７スイッチング素子ＩＧＢＴ２は、半導体層２０、ベース領域３０、およびエミッタ領域４０を共有している。第６スイッチング素子ＩＧＢＴ１および第７スイッチング素子ＩＧＢＴ２は、それぞれ別のゲート電極を有し、それぞれのゲート電極によって、それぞれが独立に制御される。
【０１５０】
半導体装置４Ａにおいて、整流素子Ｄｉは、ｎ形半導体領域６４と、ｐ形半導体領域６５と、カソード電極６０と、アノード電極６１と、を備える。半導体装置４Ａの整流素子Ｄｉは、第６スイッチング素子ＩＧＢＴ１または第７スイッチング素子ＩＧＢＴ２に熱結合されている。
【０１５１】
ｎ形半導体領域６４およびｐ形半導体領域６５は、半導体層２０の上面２０ｕの上側に設けられている。カソード電極６０は、コンタクト６７を介してｎ形半導体領域６４に接続されている。アノード電極６１は、コンタクト６６を介して、ｐ形半導体領域６５に接続されている。また、ｎ形半導体領域６４およびｐ形半導体領域６５は、半導体層２０の上面２０ｕに設けられた絶縁層５８によって取り囲まれている。なお、整流素子Ｄｉは、図２（ｂ）に表す整流素子Ｄｉでもよい。
【０１５２】
また、半導体装置４Ａにおいては、ゲート電極５０ａとゲート電極５０ｂとが交互に配列されている。これにより、半導体装置４Ａは、以下に説明する動作をする。
【０１５３】
図１３（ａ）および図１３（ｂ）は、第４実施形態に係る半導体装置の第１例の動作を表す模式的断面図である。図中の“ｅ”は、電子を表し、“ｈ”は、正孔を模式的に表している。また、図中の矢印は、チャネルが形成されている様子を模式的に表したものでである。
【０１５４】
図１３（ａ）に表す状態では、複数のゲート電極の中、ゲート電極５０ａのみに閾値以上の電圧が印加されている。換言すれば、複数のゲート電極のおよそ半分の数であるゲート電極５０ａに閾値以上の電圧が印加されている。つまり、図１３（ａ）に表す状態ではゲートにより注入される電子数が制限されており、素子内に注入されるホールも少なくなる。このため、ターンオフ時には、キャリアが早く消滅する。このため、スイッチング動作が速くなる。
【０１５５】
一方、図１３（ｂ）に表す状態では、ゲート電極５０ａおよびゲート電極５０ｂに閾値以上の電圧が印加されている。つまり、複数のゲート電極のすべてに閾値以上の電圧が印加されている。これにより、図１３（ｂ）に表す状態では、図１３（ａ）に表す状態に比べて、注入されるキャリア量が大きくなる。つまり、図１３（ｂ）に表す状態は、図１３（ａ）に表す状態に比べて、重負荷状態にある。このため、ターンオフ時には、コレクタ−エミッタ間飽和電圧（Ｖｃｅ（ｓａｔ））が低減する。これにより、導通損失が低減する。
【０１５６】
また、ゲート電極５０ａとゲート電極５０ｂとの交互配列により、後述する半導体装置４Ｂに比べて、動作中の半導体層２０における単位面積あたりのキャリア量が減り、ターンオフ時間が短くなる。また、ゲート電極５０ａのみに閾値電位以上の電圧を印加して、第６スイッチング素子ＩＧＢＴ１のみが動作しているときは、ゲート電極５０ｂは、例えば、０Ｖになっている。従って、ゲート電極５０ｂの下側の半導体層２０には、正孔が溜まり易くなって伝導変調がより起き易くなる。これにより、半導体装置４Ａのオン抵抗は、半導体装置４Ｂに比べて低減する。
【０１５７】
また、半導体装置４Ａからコレクタ層２２を取り除いた構造も実施形態に含まれる。すなわち、ＭＯＳＦＥＴにおいて、ゲート電極５０ａとゲート電極５０ｂとが半導体層２０の上面２０ｕに対して平行な方向に交互に配列された構造も実施形態に含まれる。
【０１５８】
図１４（ａ）は、第４実施形態に係る半導体装置の第２例の模式的平面図であり、図１４（ｂ）は、第４実施形態に係る半導体装置の第２例の模式的断面図である。
【０１５９】
半導体装置４Ｂにおいて、エミッタ電極１１は、第１電極部１１ａと第２電極部１１ｂとを有している。また、ベース領域３０は、ベース領域３０ａとベース領域３０ｂとに分かれている。整流素子Ｄｉは、第６スイッチング素子ＩＧＢＴ１の近傍に配置され、第６スイッチング素子ＩＧＢＴ１に熱結合されている。整流素子Ｄｉは、図２（ｂ）に表す整流素子Ｄｉでもよい。
【０１６０】
ベース領域３０ａは、半導体層２０とエミッタ電極１１の第１電極部１１ａとの間に設けられている。エミッタ領域４０ａは、ベース領域３０ａと、エミッタ電極１１の第１電極部１１ａと、の間に設けられている。エミッタ領域４０ａは、第１電極部１１ａに接している。エミッタ領域４０ａの導電形は、ｎ＋形である。エミッタ領域４０ａの不純物濃度は、半導体層２０の不純物濃度よりも高い。
【０１６１】
ゲート電極５０ａは、半導体層２０、ベース領域３０ａ、およびエミッタ領域４０ａに、ゲート絶縁膜５１ａを介して接している。ゲート電極５０ａとエミッタ電極１１の第１電極部１１ａとの間には、層間絶縁膜５２ａが設けられている。半導体装置４Ｂには、複数のゲート電極５０ａが設けられている。
【０１６２】
第６スイッチング素子ＩＧＢＴ１は、エミッタ電極１１の第１電極部１１ａ、第１電極部１１ａの下側のコレクタ電極１０、第１電極部１１ａとコレクタ電極１０との間の半導体層２０、バッファ層２１、コレクタ層２２、ベース領域３０ａ、エミッタ領域４０ａ、およびゲート電極５０ａ等によって構成されている。
【０１６３】
また、ベース領域３０ａが設けられた領域とは異なる領域に、ベース領域３０ｂが設けられている。ベース領域３０ｂは、半導体層２０とエミッタ電極１１の第２電極部１１ｂとの間に設けられている。ベース領域３０ｂの導電形は、ｐ形である。
【０１６４】
エミッタ領域４０ｂは、ベース領域３０ｂとエミッタ電極１１の第２電極部１１ｂとの間に設けられている。エミッタ領域４０ｂは、第２電極部１１ｂに接している。エミッタ領域４０ｂの導電形は、ｎ＋形である。エミッタ領域４０ｂの不純物濃度は、半導体層２０の不純物濃度よりも高い。
【０１６５】
ゲート電極５０ｂは、半導体層２０、ベース領域３０ｂ、およびエミッタ領域４０ｂに、ゲート絶縁膜５１ｂを介して接している。ゲート電極５０ｂとエミッタ電極１１の第２電極部１１ｂとの間には、層間絶縁膜５２ｂが設けられている。半導体装置４Ｂには、複数のゲート電極５０ｂが設けられている。
【０１６６】
第７スイッチング素子ＩＧＢＴ２は、エミッタ電極１１の第２電極部１１ｂ、第２電極部１１ｂの下側のコレクタ電極１０、第２電極部１１ｂとコレクタ電極１０との間の半導体層２０、バッファ層２１、コレクタ層２２、ベース領域３０ｂ、エミッタ領域４０ｂ、およびゲート電極５０ｂ等によって構成されている。
【０１６７】
第６スイッチング素子ＩＧＢＴ１および第７スイッチング素子ＩＧＢＴ２は、半導体層２０、バッファ層２１、コレクタ層２２を共有している。第６スイッチング素子ＩＧＢＴ１および第７スイッチング素子ＩＧＢＴ２は、それぞれ別のゲート電極を有し、それぞれのゲート電極によって、それぞれが独立に制御される。
【０１６８】
（第５実施形態）  
図１５（ａ）は、第５実施形態に係る電子回路図であり、図１５（ｂ）は、第５実施形態に係る電子回路のタイミングチャートである。
【０１６９】
図１５（ａ）に表す電子回路５００Ｄにおいては、整流素子Ｄｉは、第６スイッチング素子ＩＧＢＴ１および第７スイッチング素子ＩＧＢＴ２に熱結合されている。但し、電子回路５００Ｄにおいては、コンパレータＣＭＰの反転入力（ｉｎ−）、非反転入力（ｉｎ＋）が電子回路５００Ｃとは反対に接続されている。
【０１７０】
このような反対の接続によって、コンパレータＣＭＰは、整流素子Ｄｉのアノード電圧と、基準電圧との電位差が規定値以上の場合に、第３スイッチング素子ＦＥＴ３のゲート電極Ｖｇ３に電圧を供給しなくなる。その結果、ｐチャネル形の第３スイッチング素子ＦＥＴ３がオン状態になる。
【０１７１】
第３スイッチング素子ＦＥＴ３がオン状態になると、第７スイッチング素子ＩＧＢＴ２のゲート電極５０ｂが第３配線５０３に導通する。ゲート電極５０ｂが第３配線５０３に導通した場合、ゲート電極５０ｂに閾値電圧（Ｖｔｈ）以上のゲート電位が供給されて、第７スイッチング素子ＩＧＢＴ２がオン状態になる。
【０１７２】
すなわち、電子回路５００Ｄにおいては、予め、図１５（ｂ）に表す期間Ａにおいて、第１配線５０１と第２配線５０２との間が第６スイッチング素子ＩＧＢＴ１および第７スイッチング素子ＩＧＢＴ２を介して導通する。
【０１７３】
但し、第６スイッチング素子ＩＧＢＴ１および第７スイッチング素子ＩＧＢＴ２が動作し続け、第１配線５０１と第２配線５０２との間に大電流が流れ続けると、第６スイッチング素子ＩＧＢＴ１および第７スイッチング素子ＩＧＢＴ２が負荷短絡寸前に陥る場合がある。この状態を、期間Ｂとする。ここで、第３スイッチング素子ＦＥＴ３は、ｐチャネル形のトランジスタを有するため、コンパレータＣＭＰは、アノード電圧が基準電圧以上の場合に電圧を第３スイッチング素子ＦＥＴ３のゲート電極Ｖｇ３に供給する。つまり、第３スイッチング素子ＦＥＴ３のトンジスタはオン状態になっている。このような場合、第６スイッチング素子ＩＧＢＴ１および第７スイッチング素子ＩＧＢＴ２から発せられる熱量はさらに高くなる。なお、仮に負荷短絡が起きると、第６スイッチング素子ＩＧＢＴ１および第７スイッチング素子ＩＧＢＴ２が熱破壊してしまう。
【０１７４】
電子回路５００Ｄにおいては、コンパレータＣＭＰの反転入力（ｉｎ−）、非反転入力（ｉｎ＋）が電子回路５００Ｃとは反対に接続されている。このため、整流素子Ｄｉのアノード電圧と、基準電圧との電位差が規定値より小さくなると、コンパレータＣＭＰは電圧を出力する。これにより、ｐチャネル形の第３スイッチング素子ＦＥＴ３がオフ状態になり、第７スイッチング素子ＩＧＢＴ２のゲート電極５０ｂの電位が閾値よりも低くなる。つまり、第７スイッチング素子ＩＧＢＴ２もオフ状態になる。図１５（ｂ）では、この状態を期間Ｃとしている。
【０１７５】
コンパレータＣＭＰは、アノード電圧が基準電圧よりも低い場合に、電圧を第３スイッチング素子ＦＥＴ３のゲート電極Ｖｇ３に供給せず、第３スイッチング素子ＦＥＴ３のトンジスタがオフ状態になっている。従って、期間Ｃでは、第１配線５０１と第２配線５０２との間は、第７スイッチング素子ＩＧＢＴ２を介しては非導通状態になっており、第６スイッチング素子ＩＧＢＴ１を介しては、導通状態になっている。
【０１７６】
このように、電子回路５００Ｄでは、通常動作時には、第６スイッチング素子ＩＧＢＴ１および第７スイッチング素子ＩＧＢＴ２をともに動作させ、負荷短絡を起きるとすぐ、もしくは負荷短絡の寸前で第７スイッチング素子ＩＧＢＴ２をオフにして、飽和電流を抑制している。これにより、半導体装置の熱破壊が抑制される。
【０１７７】
（第６実施形態）  
図１６（ａ）は、第６実施形態に係る第１例の電子回路図であり、図１６（ｂ）は、第６実施形態に係る第２例の電子回路図である。
【０１７８】
図１６（ａ）に表す電子回路５００Ｅは、電子回路５００Ａの構成に加えて、第３配線５０３と第１スイッチング素子ＦＥＴ１のゲート電極５０ａとの間に抵抗素子Ｒｇ１が接続されている。また、電子回路５００Ｅでは、電子回路５００Ａの構成に加えて、第３スイッチング素子ＦＥＴ３と第２スイッチング素子ＦＥＴ２のゲート電極５０ｂとの間に抵抗素子Ｒｇ２が接続されている。
【０１７９】
例えば、第１スイッチング素子ＦＥＴ１の活性領域が占める面積が第２スイッチング素子ＦＥＴ２の活性領域が占める面積よりも小さい場合には、抵抗（Ｒｇ１）＜抵抗（Ｒｇ２）となるように設定する。
【０１８０】
これにより、第１スイッチング素子ＦＥＴ１を動作させる際には、抵抗素子Ｒｇ１の抵抗が低く、第１スイッチング素子ＦＥＴ１の高速動作が実現する。一方、第２スイッチング素子ＦＥＴ２を動作させる際には、抵抗素子Ｒｇ２の抵抗が高く、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂへの不要な電流が流れ込むことが防止でき、さらに、ゲート発振が抑制される。
【０１８１】
図１６（ｂ）に表す電子回路５００Ｆは、電子回路５００Ｃの構成に加えて、第３配線５０３と第６スイッチング素子ＩＧＢＴ１のゲート電極５０ａとの間に抵抗素子Ｒｇ１が接続されている。また、電子回路５００Ｆでは、電子回路５００Ｃの構成に加えて、第３スイッチング素子ＦＥＴ３と第７スイッチング素子ＩＧＢＴ２のゲート電極５０ｂとの間に抵抗素子Ｒｇ２が接続されている。
【０１８２】
例えば、第６スイッチング素子ＩＧＢＴ１の活性領域が占める面積が第７スイッチング素子ＩＧＢＴ２の活性領域が占める面積よりも小さい場合には、抵抗（Ｒｇ１）＜抵抗（Ｒｇ２）となるように設定する。
【０１８３】
これにより、第６スイッチング素子ＩＧＢＴ１を動作させる際には、抵抗素子Ｒｇ１の抵抗が低く、第６スイッチング素子ＩＧＢＴ１の高速動作が実現する。一方、第７スイッチング素子ＩＧＢＴ２を動作させる際には、抵抗素子Ｒｇ２の抵抗が高く、第７スイッチング素子ＩＧＢＴ２のゲート電極５０ｂへの不要な電流が流れ込むことが防止でき、さらに、ゲート発振が抑制される。
【０１８４】
（第７実施形態）  
図１７（ａ）は、第７実施形態に係る電子回路図であり、図１７（ｂ）は、第７実施形態に係る電子回路のタイミングチャートである。
る。  
図１７（ａ）に表す電子回路５００Ｇは、第１配線５０１と、第２配線５０２と、第３配線５０３と、第１スイッチング素子ＦＥＴ１と、第２スイッチング素子ＦＥＴ２と、整流素子Ｄｉと、第３スイッチング素子ＦＥＴ３Ａと、第５スイッチング素子ＦＥＴ３Ｂと、ＡＮＤ回路素子８０と、インバータ回路素子８１と、コンパレータＣＭＰ１、ＣＭＰ２と、を備える。
【０１８５】
ここで、第１スイッチング素子ＦＥＴ１のアクティブ面積は、第２スイッチング素子ＦＥＴ２のアクティブ面積よりも小さいとする。
【０１８６】
第１スイッチング素子ＦＥＴ１は、第１配線５０１と第２配線５０２との間に接続されている。そのゲート電極５０ａは、第３スイッチング素子ＦＥＴ３Ａのソースに接続されている。第２スイッチング素子ＦＥＴ２は、第１配線５０１と第２配線５０２との間において、第１スイッチング素子ＦＥＴ１と並列に接続されている。そのゲート電極５０ｂは、第５スイッチング素子ＦＥＴ３Ｂのソースに接続されている。
【０１８７】
第３スイッチング素子ＦＥＴ３Ａは、第３配線５０３と、第１スイッチング素子ＦＥＴ１のゲート電極５０ａとの間に接続されている。第５スイッチング素子ＦＥＴ３Ｂは、第３配線５０３と、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂとの間に接続されている。
【０１８８】
第３スイッチング素子ＦＥＴ３Ａがオン状態になると、第１スイッチング素子ＦＥＴ１のゲート電極５０ａが第３配線５０３に導通する。ゲート電極５０ａが第３配線５０３に導通した場合、ゲート電極５０ａに閾値電圧以上のゲート電位が供給されて、第１スイッチング素子ＦＥＴ１がオン状態になる。すなわち、第１配線５０１と第２配線５０２との間が第１スイッチング素子ＦＥＴ１を介して導通する。
【０１８９】
第５スイッチング素子ＦＥＴ３Ｂがオン状態になると、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂが第３配線５０３に導通する。ゲート電極５０ｂが第３配線５０３に導通した場合、ゲート電極５０ｂに閾値電圧以上のゲート電位が供給されて、第２スイッチング素子ＦＥＴ２がオン状態になる。すなわち、第１配線５０１と第２配線５０２との間が第２スイッチング素子ＦＥＴ２を介して導通する。
【０１９０】
整流素子Ｄｉは、例えば、アノード電極およびカソード電極を有するｐｎダイオードである。整流素子Ｄｉのアノード電極は、抵抗Ｒ１を介して第３配線５０３に接続され、カソード電極は、第２配線５０２に接続されている。この整流素子Ｄｉは、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２に熱結合されている。
【０１９１】
コンパレータＣＭＰ１の出力側は、第３スイッチング素子ＦＥＴ３Ａのゲート電極Ｖｇ３Ａおよび第５スイッチング素子ＦＥＴ３Ｂのゲート電極Ｖｇ３Ｂの双方に接続されている。但し、コンパレータＣＭＰ１と、第３スイッチング素子ＦＥＴ３Ａのゲート電極Ｖｇ３Ａと、の間には、ＡＮＤ回路素子８０が接続されている。さらに、コンパレータＣＭＰ１と、ＡＮＤ回路素子８０と、の間には、インバータ回路素子８１が接続されている。
【０１９２】
コンパレータＣＭＰ２は、第３スイッチング素子ＦＥＴ３Ａのゲート電極Ｖｇ３Ａに接続されている。但し、コンパレータＣＭＰ２と、第３スイッチング素子ＦＥＴ３Ａのゲート電極Ｖｇ３Ａと、の間には、ＡＮＤ回路素子８０が接続されている。
【０１９３】
図１７（ｂ）のタイミングチャートを用いて、電子回路５００Ｇの動作を説明する。
【０１９４】
まず、期間Ａを説明する。
【０１９５】
第１スイッチング素子ＦＥＴ１がオン状態にあり、第２スイッチング素子ＦＥＴ２がオフ状態のときは、整流素子ＤｉのＶｆは、比較的高くなっている。この状態を軽負荷状態とする。
【０１９６】
ここで、コンパレータＣＭＰ１には、反転入力（ｉｎ−）として、基準電圧源ＶＲＥＦからの電圧ＶＲ１が入力され、非反転入力（ｉｎ＋）として、整流素子Ｄｉのアノード電圧が入力される。
【０１９７】
電圧ＶＲ１と整流素子Ｄｉのアノード電圧との差が規定値よりも大きい場合には、コンパレータＣＭＰ１から電圧が出力されて、第５スイッチング素子ＦＥＴ３Ｂのゲート電極Ｖｇ３Ｂに電圧が印加される。この場合、ゲート電極Ｖｇ３Ｂに電圧が供給されても、第５スイッチング素子ＦＥＴ３Ｂは、ｐチャネル形のＭＯＳＦＥＴのため、オフ状態を維持する。
【０１９８】
また、コンパレータＣＭＰ２には、反転入力（ｉｎ−）として、基準電圧源ＶＲＥＦが抵抗Ｒ４によって降下した電圧ＶＲ２が入力され、非反転入力（ｉｎ＋）として、整流素子Ｄｉのアノード電圧が入力される。
【０１９９】
電圧ＶＲ２と整流素子Ｄｉのアノード電圧との差が規定値よりも大きい場合には、コンパレータＣＭＰ２から電圧が出力されて、ＡＮＤ回路素子８０に、電圧信号が出力される。
【０２００】
ここで、ＡＮＤ回路素子８０には、コンパレータＣＭＰ１から出力されてインバータ回路素子８１によって反転された信号（すなわちＬｏｗ信号）と、コンパレータＣＭＰ２から出力されたＨｉｇｈ信号とが入力される。従って、ＡＮＤ回路素子８０は、第３スイッチング素子ＦＥＴ３Ａのゲート電極Ｖｇ３Ａに、Ｌｏｗ信号を供給する。すなわち、ｐチャネル形の第３スイッチング素子ＦＥＴ３Ａはオン状態を維持する。これにより、第１スイッチング素子ＦＥＴ１のゲート電極５０ａには、第３配線５０３から閾値電圧以上の電圧が供給される。つまり、第１スイッチング素子ＦＥＴ１はオン状態を維持し、第１スイッチング素子ＦＥＴ１を介して第１配線５０１と第２配線５０２との間が導通する。
【０２０１】
次に、期間Ｂを説明する。
【０２０２】
第１スイッチング素子ＦＥＴ１に電流が流れ続け、第１スイッチング素子ＦＥＴ１の素子温度が上昇すると、整流素子Ｄｉの温度が上昇する。従って、整流素子Ｄｉのアノード電圧が降下する。この後、整流素子Ｄｉのアノード電圧が下がり続け、電圧ＶＲ１と整流素子Ｄｉのアノード電圧との差が規定値よりも小さくなると、コンパレータＣＭＰ１は出力を停止する。
【０２０３】
従って、第５スイッチング素子ＦＥＴ３Ｂのゲート電極Ｖｇ３Ｂには電圧が供給されなくなり、第５スイッチング素子ＦＥＴ３Ｂがオン状態になる。これにより、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂに、第３配線５０３から閾値以上の電位が供給されて、第２スイッチング素子ＦＥＴ２がオン状態になる。つまり、第２スイッチング素子ＦＥＴ２を介して、第１配線５０１と第２配線５０２との間が導通する。
【０２０４】
ここで、電圧ＶＲ２と整流素子Ｄｉのアノード電圧との差は、規定値以上にあり、コンパレータＣＭＰ２は、Ｈｉｇｈ信号を出力している。
【０２０５】
この際、ＡＮＤ回路素子８０には、コンパレータＣＭＰ１から出力されてインバータ回路素子８１によって反転された信号（すなわちＨｉｇｈ信号）と、コンパレータＣＭＰ２から出力されたＨｉｇｈ信号とが入力される。従って、ＡＮＤ回路素子８０は、第３スイッチング素子ＦＥＴ３Ａのゲート電極Ｖｇ３Ａに、Ｈｉｇｈ信号を供給する。これにより、ｐチャネル形の第３スイッチング素子ＦＥＴ３Ａはオフ状態になる。つまり、第１スイッチング素子ＦＥＴ１はオフ、第２スイッチング素子ＦＥＴ２はオンの状態を維持する。従って、第２スイッチング素子ＦＥＴ２を介して、第１配線５０１と第２配線５０２との間が導通する。
【０２０６】
この状態では、第１配線５０１と第２配線５０２との間は、第１スイッチング素子ＦＥＴ１のアクティブ面積よりも大きいアクティブ面積を有する第２スイッチング素子ＦＥＴ２を介して導通している。なお、この状態を中負荷状態とする。
【０２０７】
次に、期間Ｃを説明する。
【０２０８】
第２スイッチング素子ＦＥＴ２に電流が流れ続け、第２スイッチング素子ＦＥＴ２の素子温度が上昇すると、整流素子Ｄｉの温度がさらに上昇する。従って、整流素子Ｄｉのアノード電圧がさらに降下する。この後、整流素子Ｄｉのアノード電圧が下がり続け、電圧ＶＲ１と整流素子Ｄｉのアノード電圧との差、および電圧ＶＲ２と整流素子Ｄｉのアノード電圧との差が規定値よりも小さくなると、コンパレータＣＭＰ１、ＣＭＰ２は、ともに出力を停止する。
【０２０９】
従って、第５スイッチング素子ＦＥＴ３Ｂのゲート電極Ｖｇ３Ｂに電圧が供給されなくなり、第５スイッチング素子ＦＥＴ３Ｂがオン状態になる。これにより、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂに、第３配線５０３から閾値以上の電位が供給され、第２スイッチング素子ＦＥＴ２がオン状態になる。つまり、第２スイッチング素子ＦＥＴ２を介して、第１配線５０１と第２配線５０２との間が導通する。
【０２１０】
ここで、電圧ＶＲ２と整流素子Ｄｉのアノード電圧との差は、規定値より低く、コンパレータＣＭＰ２は、Ｌｏｗ信号を出力している。
【０２１１】
この際、ＡＮＤ回路素子８０には、コンパレータＣＭＰ１から出力されてインバータ回路素子８１によって反転された信号（すなわちＨｉｇｈ信号）と、コンパレータＣＭＰ２から出力されたＬｏｗ信号とが入力される。従って、ＡＮＤ回路素子８０は、第３スイッチング素子ＦＥＴ３Ａのゲート電極Ｖｇ３Ａに、Ｌｏｗ信号を供給する。これにより、ｐチャネル形の第３スイッチング素子ＦＥＴ３Ａはオン状態になる。つまり、第１スイッチング素子ＦＥＴ１がオン、第２スイッチング素子ＦＥＴ２がオンの状態を維持する。従って、第１配線５０１と第２配線５０２との間は、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２を介して導通する。なお、この状態を重負荷状態とする。
【０２１２】
なお、期間Ａ〜Ｃにおいては、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２のいずれかのゲート電位が閾値以上になっている。
【０２１３】
このように、電子回路５００Ｇでは、第１スイッチング素子ＦＥＴ１のみがオン、第２スイッチング素子ＦＥＴ２のみがオン、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２がオンの３段階の切り替えができる。これにより、容量−オン抵抗のトレードオフをより広い電流域で改善するこができる。
【０２１４】
（第８実施形態）  
図１８（ａ）は、第８実施形態に係る電子回路図であり、図１８（ｂ）は、第８実施形態に係る電子回路のタイミングチャートである。
【０２１５】
図１８に表す電子回路５００Ｈは、第１配線５０１と、第２配線５０２と、第３配線５０３と、第１スイッチング素子ＦＥＴ１と、第２スイッチング素子ＦＥＴ２と、整流素子Ｄｉと同じ構成、機能を有する整流素子Ｄｉ１および整流素子Ｄｉ２と、第３スイッチング素子ＦＥＴ３Ａと、第５スイッチング素子ＦＥＴ３Ｂと、インバータ回路素子８１と、コンパレータＣＭＰと、を備える。
【０２１６】
第１スイッチング素子ＦＥＴ１は、第１配線５０１と第２配線５０２との間に接続されている。そのゲート電極５０ａは、第３スイッチング素子ＦＥＴ３Ａのソースに接続されている。第２スイッチング素子ＦＥＴ２は、第１配線５０１と第２配線５０２との間において、第１スイッチング素子ＦＥＴ１と並列に接続されている。そのゲート電極５０ｂは、第５スイッチング素子ＦＥＴ３Ｂのソースに接続されている。
【０２１７】
第３スイッチング素子ＦＥＴ３Ａは、第３配線５０３と、第１スイッチング素子ＦＥＴ１のゲート電極５０ａとの間に接続されている。第５スイッチング素子ＦＥＴ３Ｂは、第３配線５０３と、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂとの間に接続されている。
【０２１８】
第３スイッチング素子ＦＥＴ３Ａがオン状態になると、第１スイッチング素子ＦＥＴ１のゲート電極５０ａが第３配線５０３に導通する。ゲート電極５０ａが第３配線５０３に導通した場合、ゲート電極５０ａに閾値電圧以上のゲート電位が供給されて、第１スイッチング素子ＦＥＴ１がオン状態になる。すなわち、第１配線５０１と第２配線５０２との間が第１スイッチング素子ＦＥＴ１を介して導通する。
【０２１９】
第５スイッチング素子ＦＥＴ３Ｂがオン状態になると、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂが第３配線５０３に導通する。ゲート電極５０ｂが第３配線５０３に導通した場合、ゲート電極５０ｂに閾値電圧以上のゲート電位が供給されて、第２スイッチング素子ＦＥＴ２がオン状態になる。すなわち、第１配線５０１と第２配線５０２との間が第２スイッチング素子ＦＥＴ２を介して導通する。
【０２２０】
整流素子Ｄｉ１のアノード電極は、抵抗Ｒ１を介して第３配線５０３に接続され、カソード電極は、第２配線５０２に接続されている。ここで、整流素子Ｄｉ１は、第１スイッチング素子ＦＥＴ１に熱結合されている。
【０２２１】
整流素子Ｄｉ２のアノード電極は、抵抗Ｒ１を介して第３配線５０３に接続され、カソード電極は、第２配線５０２に接続されている。ここで、整流素子Ｄｉ２は、第２スイッチング素子ＦＥＴ２に熱結合されている。
【０２２２】
コンパレータＣＭＰは、例えば、シュミットトリガ付きコンパレータである。コンパレータＣＭＰの出力側は、第３スイッチング素子ＦＥＴ３Ａのゲート電極Ｖｇ３Ａおよび第５スイッチング素子ＦＥＴ３Ｂのゲート電極Ｖｇ３Ｂの双方に接続されている。但し、コンパレータＣＭＰと、第３スイッチング素子ＦＥＴ３Ａのゲート電極Ｖｇ３Ａと、の間には、インバータ回路素子８１が接続されている。
【０２２３】
コンパレータＣＭＰは、抵抗Ｒによって正帰還がかけられている。コンパレータＣＭＰにおいては、（非反転入力（ｉｎ＋）−反転入力（ｉｎ−））の値がＨｉｇｈからＬｏｗに移行するとき、コンパレータＣＭＰの閾値が「Ｈ」から「Ｌ」に降下する。一方、（非反転入力（ｉｎ＋）−反転入力（ｉｎ−））の値がＬｏｗからＨｉｇｈに移行するとき、コンパレータＣＭＰの閾値が「Ｌ」から「Ｈ」に上昇する。このようなコンパレータＣＭＰを用いることにより、第１スイッチング素子ＦＥＴ１と第２スイッチング素子ＦＥＴ２とを安定して切り替えることができる。なお、非反転入力（ｉｎ＋）と抵抗Ｒ１との間には、抵抗Ｒが設けられている。
【０２２４】
例えば、期間Ａにおいて、第１スイッチング素子ＦＥＴ１がオン状態にあり、第２スイッチング素子ＦＥＴ２がオフ状態にあるとする。この状態で、第１スイッチング素子ＦＥＴ１に電流が流れ続けると、整流素子Ｄｉ１の温度が上昇し続け、そのアノード電圧が降下し続ける。
【０２２５】
ここで、コンパレータＣＭＰには、反転入力（ｉｎ−）として、整流素子Ｄｉ２のアノード電圧Ｖａ２が入力され、非反転入力（ｉｎ＋）として、整流素子Ｄｉ１のアノード電圧Ｖａ１が入力される。ここで、期間Ａでは、（非反転入力（ｉｎ＋）−反転入力（ｉｎ−））は降下する。
【０２２６】
コンパレータＣＭＰは、電圧Ｖａ１と電圧Ｖａ２との差（Ｖａ１−Ｖａ２）が閾値Ｌ以上なので電圧を出力する。しかし、ゲート電極Ｖｇ３ＡとコンパレータＣＭＰとの間には、インバータ回路素子８１があるため、コンパレータＣＭＰからの出力信号が反転されて、ゲート電極Ｖｇ３Ａには電圧が印加されなくなる。従って、第３スイッチング素子ＦＥＴ３Ａは、オン状態になり、第１スイッチング素子ＦＥＴ１のゲート電極５０ａには、第３配線５０３から閾値電圧以上の電圧が供給される。つまり、第１スイッチング素子ＦＥＴ１はオン状態になり、第１スイッチング素子ＦＥＴ１を介して第１配線５０１と第２配線５０２との間が導通する。
【０２２７】
期間Ａでは、コンパレータＣＭＰは、第５スイッチング素子ＦＥＴ３Ｂのゲート電極Ｖｇ３Ｂに電圧を供給し、第５スイッチング素子ＦＥＴ３Ｂがオフ状態になる。従って、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂには、第３配線５０３から閾値電圧以上の電圧が供給されず、第２スイッチング素子ＦＥＴ２はオフ状態を維持する。
【０２２８】
ここで、期間Ａの前では、第２スイッチング素子ＦＥＴ２がオン状態にあり、第１スイッチング素子ＦＥＴ２がオフ状態にあるとする。期間Ａでは、第２スイッチング素子ＦＥＴ２はオフになったため、整流素子Ｄｉ２の温度は徐々に降下する。従って、期間Ａでは、整流素子Ｄｉ２のＶｆは、徐々に上昇する。
【０２２９】
続いて、期間Ｂになると、電圧Ｖａ１と電圧Ｖａ２との差が閾値Ｈ以上になって、コンパレータＣＭＰは、電圧の出力を停止する。しかし、ゲート電極Ｖｇ３ＡとコンパレータＣＭＰとの間には、インバータ回路素子８１があるため、コンパレータＣＭＰからの出力信号が反転されて、ゲート電極Ｖｇ３Ａに電圧が印加される。従って、第３スイッチング素子ＦＥＴ３Ａは、オフ状態になり、第１スイッチング素子ＦＥＴ１のゲート電極５０ａには、第３配線５０３から閾値電圧以上の電圧が供給されなくなる。つまり、第１スイッチング素子ＦＥＴ１はオフ状態になる。
【０２３０】
一方、コンパレータＣＭＰは、第５スイッチング素子ＦＥＴ３Ｂのゲート電極Ｖｇ３Ｂに電圧を供給せず、第５スイッチング素子ＦＥＴ３Ｂがオン状態になる。従って、第２スイッチング素子ＦＥＴ２のゲート電極５０ｂには、第３配線５０３から閾値電圧以上の電圧が供給されて、第２スイッチング素子ＦＥＴ２はオン状態になる。図１８（ｂ）では、この期間を、期間Ｂとしている。
【０２３１】
期間Ｂでは、第２スイッチング素子ＦＥＴ２がオン状態にあり、第１スイッチング素子ＦＥＴ１がオフ状態にある。従って、期間Ｂでは、整流素子Ｄｉ２のＶｆは、徐々に降下し、整流素子Ｄｉ１のＶｆは上昇する。そして、再び、電圧Ｖａ１と電圧Ｖａ２との差（Ｖａ１−Ｖａ２）が閾値Ｈ以上になると、第２スイッチング素子ＦＥＴ２がオフ、第１スイッチング素子ＦＥＴ１がオンの状態の期間Ａに戻る。
【０２３２】
このように、電子回路５００Ｈでは、第１スイッチング素子ＦＥＴ１と第２スイッチング素子ＦＥＴ２とが交互にオン状態になり、発熱が第１スイッチング素子ＦＥＴ１と第２スイッチング素子ＦＥＴ２とに分散される。これにより、発熱によるスイッチング素子のオン抵抗上昇が抑制される。
【０２３３】
以上説明した実施形態は一例であり、例えば、半導体装置においては、ｎ形およびｐ形を入れ替えて逆の極性を有する半導体装置であってもよい。また、第１〜第７スイッチング素子のそれぞれのゲート電極の閾値電位は、それぞれ異なってもよい。
【０２３４】
上記の実施形態では、「部位Ａは部位Ｂの上に設けられている」と表現された場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合の他に、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合の意味で用いられる場合がある。また、「部位Ａは部位Ｂの上に設けられている」は、部位Ａと部位Ｂとを反転させて部位Ａが部位Ｂの下に位置した場合や、部位Ａと部位Ｂとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
【０２３５】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０２３６】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０２３７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２３８】
１Ａ、１Ｂ、１Ｃ、３、４Ａ、４Ｂ 半導体装置、  ２Ａ、２Ｂ アナログコントロールチップ、  １０ ドレイン電極（コレクタ電極）、  １１ ソース電極（エミッタ電極）、  １１ａ 第１電極部、  １１ｂ 第２電極部、  １２ ドレイン電極、  １３ ソース電極、  １５ａ、１５ｂ コンタクト領域、  ２０ 半導体層（半導体領域）、  ２０ｄ 下面、  ２０ｕ 上面、  ２１ バッファ層、  ２２ コレクタ層、  ３０、３０ａ、３０ｂ、３１ ベース領域、  ４０ エミッタ領域、  ４０ａ ソース領域（エミッタ領域）、  ４０ｂ ソース領域（エミッタ領域）、  ４０ｄ 下面、  ４１ｄ ドレイン領域、  ４１ｓ ソース領域、  ５０ａ、５０ｂ、５０ｃ、５３ ゲート電極、  ５１ａ、５１ｂ、５４ ゲート絶縁膜、  ５２ａ、５２ｂ 層間絶縁膜、  ５５ａ、５５ｂ フィールドプレート電極、  ５８ 絶縁層、  ５９ 電極、  ６０ カソード電極、  ６１ アノード電極、  ６２、６４、６８ ｎ形半導体領域、  ６３、６５、６９、７０ ｐ形半導体領域、  ６６、６７ コンタクト、  ７１ 電極、  ８０  ＡＮＤ回路素子、  ８１  インバータ回路素子、  １００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ 半導体モジュール、  １１０ 導電性基板、  １１１Ａ 第１電極端子、  １１２Ａ 第２電極端子、  １１３Ａ 第３電極端子、  １２０〜１２６ 配線、  １２８ 配線、  ２０１ 第１領域、  ２０２ 第２領域、  ５００Ａ、５００Ｂ、５００Ｃ、５００Ｄ、５００Ｅ、５００Ｆ、５００Ｇ、５００Ｈ  電子回路、  ５０１ 第１配線、  ５０２ 第２配線、  ５０３ 第３配線、  ＣＭＰ、ＣＭＰ１、ＣＭＰ２ コンパレータ、  Ｄｉ 整流素子、  ＦＥＴ１ 第１スイッチング素子、  ＦＥＴ２ 第２スイッチング素子、  ＦＥＴ３、ＦＥＴ３Ａ 第３スイッチング素子、  ＦＥＴ４  第４スイッチング素子、  ＦＥＴ３Ｂ  第５スイッチング素子、  ＩＧＢＴ１ 第６スイッチング素子、  ＩＧＢＴ２ 第７スイッチング素子、  Ｒ１、Ｒ２ 抵抗、  Ｒ３ プルダウン抵抗、  Ｖｇ３、Ｖｇ３Ａ、Ｖｇ３Ｂ ゲート電極、  ＳＷＨ、ＳＷＬ スイッチング素子、  ＶＲＥＦ 基準電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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