(57)【要約】【課題】広周波数帯域にわたって安定した利得を有する半導体装置を得る。【解決手段】半導体基板部２上のドレイン電極１２とゲート電極１３との間の絶縁層１４上からドレイン電極１２を覆うようにシールドプレート電極１５を設け、この半導体基板部２の上面から載置されるキャップ基板３に設けた導体面１７でソース電極１１に接続するとともに、ゲート電極１３の上方には、導体面１７との間に間隙１８を設けることによって、利得の不安定要因となるドレイン・ゲート間の寄生容量Ｃｄｇ、及びゲート・ソース間の寄生容量Ｃｇｓを低減する。【選択図】  図２
2015012183.tif 000002
【特許請求の範囲】
【請求項１】
活性領域面上に形成されたソース電極及びドレイン電極、ならびにこれらソース電極とドレイン電極との間に形成されたゲート電極と、
前記ソース電極、ドレイン電極、及びゲート電極、ならびにこれら電極間の活性領域面の少なくとも一部を覆う絶縁層と、
前記ドレイン電極とゲート電極との間から前記ドレイン電極を覆うように延伸させて前記絶縁層上に形成されたシールドプレート電極と
を有する半導体基板と、
前記半導体基板側の面に導体面を有し、前記半導体基板を上面から覆うように載置されたキャップ基板とを備え、
前記キャップ基板の導体面は、前記シールドプレート電極と前記ソース電極とに接触して両電極を電気的に接続するとともに、前記ゲート電極を覆う絶縁層との間には間隙を有する
ことを特徴とする半導体装置。
【請求項２】
前記シールドプレート電極及びソース電極の、前記キャップ基板の導体面と接触する接触面の前記半導体基板面からの高さは、互いに等しく、前記ゲート電極を覆う絶縁層の上面の前記半導体基板面からの高さは、これらよりも低く形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャップ基板は、平板状に形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電界効果トランジスタ等の半導体装置に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のドレイン電極とゲート電極との間にフィールドプレート電極を設け、これをソース電極に接続したソースフィールドプレート電極が知られている。このフィールドプレート電極は、ゲート電極付近の電界集中を緩和し、ＦＥＴの耐圧を向上させることができるので、例えば、窒化ガリウム（ＧａＮ）やガリウムヒ素（ＧａＡｓ）等の半導体材料を用いたマイクロ波帯やミリ波帯で動作する増幅用のＦＥＴ等に適用され、これら高周波領域において高出力化を可能にしている。
【０００３】
ソースフィールドプレート電極を形成するには、フィールドプレート電極とソース電極とを接続する必要があるが、これら２つの電極の間には、ＦＥＴの構造上、ほとんどの場合、ゲート電極が配置される。そのため、その接続経路としては、例えば、このＦＥＴが形成された半導体基板上に、ゲート電極を迂回するような経路に導体配線パターンを設けて接続したり、あるいはエアブリッジや絶縁膜を介した配線を用いて、ゲート電極を跨ぐように接続する事例などがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２４９７２８号公報（第９ページ、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、マイクロ波帯やミリ波帯での高周波増幅において安定した高出力を得るには、増幅素子であるＦＥＴ等の利得が所望の帯域にわたって安定していることが求められる。そのためには、ゲート・ソース電極間の寄生容量Ｃｇｓ、及び帰還容量となるドレイン・ゲート電極間の寄生容量Ｃｄｇが、ともに小さい構造であることが望ましい。しかしながら、フィールドプレート電極とソース電極との接続にあたって、例えば上記したようなゲート電極を跨ぐ配線経路では、Ｃｇｓが大きくなり易い傾向にあり、またエアブリッジ等を採用した場合では、製造工程の煩雑さや機械的強度等に弱点があった。
【０００６】
一方、Ｃｄｇについては、ドレイン電極とゲート電極との間の電気的シールドを良好に維持することによって低減することが可能である。その場合には、ソースフィールドプレート電極を、ドレイン電極とゲート電極間の電気的シールドも兼ねた、シールドプレート電極として機能させればよい。しかしながら、フィールドプレート電極とソース電極との接続にあたって、例えば、上記したようにゲート電極を迂回するような長い接続経路では、線路長による不要なインダクタンスの影響でシールド効果が弱まり、Ｃｄｇを十分に低減することが困難であった。このため、ＣｇｓやＣｄｇ等の寄生容量を低減して、所望の周波数帯域にわたって安定した利得を有するＦＥＴが望まれていた。
【０００７】
本実施の形態は、上述の事情を考慮してなされたものであり、ＣｇｓやＣｄｇ等の寄生容量を低減して、所望の周波数帯域にわたって安定した利得を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本実施形態の半導体装置は、活性領域面上に形成されたソース電極及びドレイン電極、ならびにこれらソース電極とドレイン電極との間に形成されたゲート電極と、前記ソース電極、ドレイン電極、及びゲート電極、ならびにこれら電極間の活性領域面の少なくとも一部を覆う絶縁層と、前記ドレイン電極とゲート電極との間から前記ドレイン電極を覆うように延伸させて前記絶縁層上に形成されたシールドプレート電極とを有する半導体基板と、前記半導体基板側の面に導体面を有し、前記半導体基板を上面から覆うように載置されたキャップ基板とを備え、前記キャップ基板の導体面は、前記シールドプレート電極と前記ソース電極とに接触して両電極を電気的に接続するとともに、前記ゲート電極を覆う絶縁層との間には間隙を有することを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係る半導体装置の平面構成の一例を示す平面図。
【図２】本実施形態に係る半導体装置の断面構造をモデル化して示す断面図。
【図３】本実施形態が適用された半導体装置における半導体基板部側の平面構成の一例をモデル化して示す図。
【発明を実施するための形態】
【００１０】
以下に、本実施形態に係る半導体装置を実施するための最良の形態について、図１乃至図３を参照して説明する。
【実施例】
【００１１】
図１は、本実施形態に係る半導体装置の各部毎の平面構成の一例を示す平面図であり、図２は、この半導体装置の図１におけるＡ−Ｂ面での断面構造をモデル化して示す断面図である。また図３は、本実施形態が適用された半導体装置における半導体基板側の平面構成の一例を示す図である。
【００１２】
図１に例示したように、この半導体装置１は、詳細な構造は後述するが、ソース電極１１、ドレイン電極１２、ゲート電極１３、及び、シールドプレート電極１５が形成された半導体基板部２と、この半導体基板部２側の面に導体面１７が形成されたキャップ基板３から構成されている。そして、キャップ基板３は、その導体面１７がソース電極１１及びシールドプレート電極１５に接触するように半導体基板２上に載置され、シールドプレート電極を備えたＦＥＴ素子としての構造をなしている。
【００１３】
ここに、図１（ａ）は、その半導体基板部２の平面図の一例を示し、図１（ｂ）は、キャップ基板３の平面図の一例を示し、図１（ｃ）は、半導体基板部２にキャップ基板３が載置された半導体装置１の平面図の一例を、それぞれ示している。ただし、図１（ａ）では、煩雑さを避けるために絶縁層１４の図示を省略し、また、図１（ｃ）では、導体面１７によって覆われる各電極の範囲を一例として明示するために、導体面１７を半透過状に図示している。
【００１４】
図３は、本実施形態が適用された半導体装置における、半導体基板部２に相当する部位の平面構成の一例を示す図である。なお、この図３では、煩雑さを避けるためにシールドプレート電極の図示を省略している。本実施例の半導体装置１は、例えば、電力増幅用の半導体装置に適用されるが、図３に例示した半導体基板部では、単位素子となるＦＥＴ素子が半導体基板上に複数個、隣り合って配列されており、これらのＦＥＴ素子の各電極は互いに入り組んだフィンガー状に形成されている。本実施例の以下の説明においては、例えばこの図３のＣ−Ｄで示される単位素子となる部位をとりあげている。
【００１５】
上記のように、本実施例の半導体装置１は、半導体基板部２にキャップ基板３が載置されて、シールドプレート電極１５を備えたＦＥＴ素子としての構造をなしている。まず、図１及び図２を参照して、半導体基板部２について詳述する。
【００１６】
半導体基板部２は、ベースとなる半導体基板の活性領域１０の表面上に、ソース電極１１、ドレイン電極１２、ゲート電極１３、絶縁層１４、及びシールドプレート電極１５を備えている。ソース電極１１、及びドレイン電極１２は、活性領域１０の表面上に離間して形成され、それぞれの電極上にはパッド電極として、上面が平面状のソースパッド電極１１ａ、及びドレインパッド電極１２ａを備えている。
【００１７】
ゲート電極１３は、これら２つの電極の間の活性領域１０の表面上に形成されている。本実施例においては、これら３つの電極は、図３に例示したようにフィンガー状に形成されているものとしている。また、これら３つの電極及び電極間の活性領域１０の表面を覆うように、絶縁層１４が形成されている。この絶縁層１４は、例えばＳｉＮやＳｉＯ２等からなる。
【００１８】
さらに、この絶縁層１４上において、ドレイン電極１２とゲート電極１３との間には、シールドプレート電極１５が形成されている。このシールドプレート電極１５は、そのドレイン電極側の端部がドレイン電極１２のゲート電極側の端部を覆い、ドレイン電極１２上の領域に延伸させて形成されている。シールドプレート電極１５の上面は、後述するキャップ基板３が載置されたときに導体面１７と良好な接触を維持できるように、平面状をなしている。
【００１９】
また、本実施例においては、活性領域１０の表面からシールドプレート電極１５の上面までの高さＨｓｐは、ソースパッド電極１１ａを含んだソース電極１１の活性領域１０の表面からの高さＨｓｏと等しく形成されている。さらにこの高さＨｓｐ（またはＨｓｏ）は、ゲート電極１３を覆う絶縁層１４の上面の活性領域１０の表面からの高さＨｇよりも高くなるように設定されており、後述のキャップ基板３が載置されたときには、このゲート電極１３を覆う絶縁層１４の上面とキャップ基板３の導体面１７との間には間隙１８が存在する。この間隙１８は、後述するが、キャップ基板３が載置されることによるゲート・ソース電極間の寄生容量の増加を抑制する。
【００２０】
次に、キャップ基板３は、ベース基板１６と、このベース基板１６の半導体基板部２に対向する面に形成された導体面１７から構成されている。ベース基板１６は、例えばシリコン、ガラス、セラミック等からなり、導体面１７には、例えば銅等の良導体の金属が用いられる。本実施例においては、このキャップ基板３は平板状に形成されているものとしている。
【００２１】
また、導体面１７が形成される範囲については、図１（ｃ）に例示したように、このキャップ基板３が半導体基板部２に載置されたときに、電極相互の距離方向には、ソース電極１１とシールドプレート電極１５とに跨って半導体基板部２を覆う範囲とし、電極のフィンガー長方向（電極幅の方向）には、活性領域上に形成された各電極を覆う範囲とした、面状の範囲としている。このように、キャップ基板３を平面状とし、かつ導体面１７を面状に形成することによって、ソース電極１１及びシールドプレート電極１５と導体面との接触面積が広くなり、電極間の接続インダクタンスが低減されるとともに、シールド効果も高めることができる。
【００２２】
そして、図２の断面図に例示したように、本実施例の半導体装置１は、半導体基板部２上にキャップ基板３が載置されている。上記のように、半導体基板部２上のソース電極１１及びフィールドプレート電極１５の、それぞれの活性領域１０の表面からの高さは、互いに等しく（Ｈｓｏ＝Ｈｓｐ）形成されていることから、半導体基板部２上にキャップ基板３が載置された状態では、活性領域１０の表面とキャップ基板３とは略平行になるとともに、キャップ基板３に形成された導体面１７は、ゲート電極１３を跨いでソース電極１１及びシールドプレート電極１５と、面で接触し、これら電極間を接続している。
【００２３】
また、ゲート電極１３を覆う絶縁層１４の上面の活性領域１０の表面からの高さＨｇは、ソース電極１１及びフィールドプレート電極１５の高さよりも低く（Ｈｇ＜Ｈｓｏ＝Ｈｓｐ）形成されているため、キャップ基板３の導体面１７とゲート電極１３を覆う絶縁層１４の上面との間には間隙１８が存在する。
【００２４】
上述のように構成された本実施例の半導体装置１においては、半導体基板部２のドレイン電極１２とゲート電極１３との間の絶縁層１４上に、ドレイン電極１２のゲート電極側の端部を覆い、ドレイン電極１２上の領域に延伸させて、シールドプレート電極１５が形成されている。そして、半導体基板部２にキャップ基板３が載置され、キャップ基板３に形成された導体面１７が、このシールドプレート電極１５及びソース電極１１に接触し、両電極間を接続している。
【００２５】
従って、前出のソースフィールドプレート電極としてドレイン・ゲート間の電界集中を緩和することができるとともに、このシールドプレート電極１５によって、ドレイン電極１２とゲート電極１３との間がシールドされるので、ドレイン・ゲート電極間の寄生容量Ｃｄｇを低減することができる。しかも、シールドプレート電極１５とソース電極１１とは、平面状のキャップ基板３に形成された導体面１７により接続されているため、両電極と導体面１７とは互いに広い面で接触し接続されるので、両電極間の接続インダクタンスを低減できることはもちろん、シールド面を広く確保することができ、そのシールド効果、及びそれに伴う寄生容量Ｃｄｇの低減効果を、広周波数帯域にわたって一層高めることができる。
【００２６】
また、半導体基板部２上に載置されたキャップ基板３の導体面１７と、ゲート電極１３を覆う絶縁層１４の上面との間には、間隙１８が存在する。導体面１７は、ソース電極１１に接続されており、キャップ基板３が半導体基板部２に載置されることによって、図２の断面図において、導体面１７がゲート電極１３に上方から接近することになる。しかし、ゲート・ソース電極間の寄生容量Ｃｇｓを低減するためには、これらを離間させて配置することが好ましい。本実施例においては、上記した間隙１８を設けることによって、このゲート・ソース電極間の寄生容量Ｃｇｓの増加を抑制し、あるいはＣｇｓを低減している。
【００２７】
以上説明したように、本実施例においては、シールドプレート電極１５を設け、これをキャップ基板３に設けた導体面１７でソース電極１１に接続することにより、電界集中を緩和するとともに、広周波数帯域にわたってドレイン電極１２とゲート電極１３との間のシールド効果を高め、Ｃｄｇを低減している。また、ゲート電極１３の上方には、導体面１７との間に間隙１８を設け、Ｃｇｓの増加を抑制している。
【００２８】
従って、利得を不安定にする要因となるドレイン・ゲート間の寄生容量Ｃｄｇ、及びゲート・ソース間の寄生容量Ｃｇｓを低減することができ、広周波数帯域にわたって安定した利得を有する半導体装置を得ることができる。
【００２９】
なお、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３０】
１  半導体装置
２  半導体基板部
３  キャップ基板
１０  活性領域
１１  ソース電極
１２  ドレイン電極
１３  ゲート電極
１４  絶縁層
１５  シールドプレート電極
１６  ベース基板
１７  導体面
１８  間隙
【図１】
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【図２】
2015012183.tif 000004
【図３】
2015012183.tif 000005