(57)【要約】【課題】プリント配線板の面積の増大させることなく、デカップリングのためのインダクタンスを増大させること。【解決手段】導体層２０１には、半導体パッケージ３００が実装されている。導体層２０３には、半導体パッケージ３００の電源端子３０１に電源ヴィア導体２３１を介して接続される電源導体パターン２１１が配置されている。導体層２０４には、半導体パッケージ３００のグラウンド端子３０２にグラウンドヴィア導体２３２を介して接続されるグラウンド導体パターン２１２が配置されている。電源導体パターン２１１には、半導体パッケージ３００を導体層２０３に投影したときの投影領域内にスリット２５１が形成されている。グラウンド導体パターン２１２には、スリット２５１を導体層２０２に投影した投影像に交差するようにスリット２５２が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号端子、電源端子及びグラウンド端子を有する半導体装置と、
前記半導体装置が実装された第１導体層、前記電源端子に電源ヴィア導体を介して接続される電源導体パターンが配置された第２導体層、及び前記グラウンド端子にグラウンドヴィア導体を介して接続されるグラウンド導体パターンが配置された第３導体層が、絶縁体層を介して積層されたプリント配線板と、を備え、
前記電源導体パターンには、前記半導体装置を前記第２導体層に投影したときの投影領域内に第１スリットが形成され、
前記グラウンド導体パターンには、前記第１スリットを前記第３導体層に投影した投影像に交差するように第２スリットが形成されていることを特徴とするプリント回路板。
【請求項２】
前記第１スリットは、前記電源導体パターンの電源に向かう方向に沿って延びて形成されていることを特徴とする請求項１に記載のプリント回路板。
【請求項３】
前記第１スリットを前記第３導体層に投影した投影像と、前記第２スリットとの成す角が、６０度以上かつ９０度以下であることを特徴とする請求項１又は２に記載のプリント回路板。
【請求項４】
前記電源導体パターンには、前記第１スリットが複数形成され、
前記グラウンド導体パターンには、前記第２スリットが複数形成されていることを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
【請求項５】
前記プリント配線板は、前記電源ヴィア導体及び前記グラウンドヴィア導体をそれぞれ複数有しており、
前記各電源ヴィア導体が、前記プリント配線板を貫通するそれぞれの第１スルーホールに形成されており、
前記各グラウンドヴィア導体が、前記プリント配線板を貫通するそれぞれの第２スルーホールに形成されており、
前記第１スリットが、前記第２スルーホール同士をつなぐように形成されており、
前記第２スリットが、前記第１スルーホール同士をつなぐように形成されていることを特徴とする請求項１乃至４のいずれか１項に記載のプリント回路板。
【請求項６】
前記半導体装置が、前記信号端子、前記電源端子及び前記グラウンド端子をそれぞれ複数有するＢＧＡ型の半導体パッケージであることを特徴とする請求項１乃至５のいずれか１項に記載のプリント回路板。
【請求項７】
前記半導体パッケージにおいて、前記複数の電源端子及び前記複数のグラウンド端子からなる端子群の外周に沿って、前記複数の信号端子が配置されており、
前記第１スリットは、前記端子群を囲む領域を前記第２導体層に投影した投影領域内に形成されており、
前記第２スリットは、前記端子群を囲む領域を前記第３導体層に投影した投影領域内に形成されていることを特徴とする請求項６に記載のプリント回路板。
【請求項８】
前記第１スリット及び前記第２スリットの少なくとも一方が直線状に形成されていることを特徴とする請求項１乃至７のいずれか１項に記載のプリント回路板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント配線板に半導体装置を実装したプリント回路板に関する。
【背景技術】
【０００２】
半導体集積回路（Large-Scale  Integration：ＬＳＩ）等の半導体装置は、プリント配線板に実装されており、プリント配線板の電源導体とグラウンド導体を通して、電力が供給されて動作する。
【０００３】
ＬＳＩ内のトランジスタのスイッチング動作によって、電源導体とグラウンド導体に瞬時的に電流が発生する。電源導体及びグラウンド導体の寄生インダクタンス成分とＬＳＩ動作時の瞬時的な電流との積により、ＬＳＩの電源端子−グラウンド端子間に電位変動（電源ノイズ）が発生する。
【０００４】
この電源ノイズによって、ＬＳＩの入出力回路に配置されているトランジスタの出力特性が不安定となり、信号配線を伝搬するデジタル信号の遅延時間が変動してタイミングエラーが発生する。
【０００５】
タイミングエラーを解消するためには、電源導体とグラウンド導体との給電インダクタンス（ＬＳＩからバイパスコンデンサまでのインダクタンス）を低減させ、電源ノイズの低減を図ればよい。しかし、電源導体及びグラウンド導体の給電インダクタンスを低減させると、ＬＳＩの動作で発生した電源ノイズが基幹電源配線へ伝搬し易くなる。電源ノイズが基幹電源配線へ伝搬すると、他のＬＳＩの動作不良やＥＭＩ（Electro  Magnetic  Interference）の原因になる場合がある。
【０００６】
そこで、従来、ＬＳＩに接続される電源導体及びグラウンド導体の給電インダクタンスを低減しつつ、ノイズ伝搬経路のインダクタンス（バイパスコンデンサから基幹電源までのインダクタンス）を増大させるデカップリングが行われてきた。例えば、特許文献１では、ＬＳＩとバイパスコンデンサとの間を低インダクタンスになるように接続する一方で、バイパスコンデンサと基幹電源パターンとの接続を、別の電源ヴィア導体を介して接続している。このような構造にすることでバイパスコンデンサ−基幹電源導体パターン間のインダクタンスを上げ、給電インダクタンスの低減とデカップリングを両立している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第４２７３０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１に記載の従来例では、ＬＳＩとバイパスコンデンサとの接続の他に、別の電源ヴィア導体が必要とされるため、デカップリング構造のために、バイパスコンデンサの設置面積よりも多くの面積が必要になるという問題があった。その結果、プリント配線板の面積を大きくする必要があった。
【０００９】
そこで、本発明は、プリント配線板の面積の増大させることなく、デカップリングのためのインダクタンスを増大させることを目的とする。
【課題を解決するための手段】
【００１０】
本発明のプリント回路板は、信号端子、電源端子及びグラウンド端子を有する半導体装置と、前記半導体装置が実装された第１導体層、前記電源端子に電源ヴィア導体を介して接続される電源導体パターンが配置された第２導体層、及び前記グラウンド端子にグラウンドヴィア導体を介して接続されるグラウンド導体パターンが配置された第３導体層が、絶縁体層を介して積層されたプリント配線板と、を備え、前記電源導体パターンには、前記半導体装置を前記第２導体層に投影したときの投影領域内に第１スリットが形成され、前記グラウンド導体パターンには、前記第１スリットを前記第３導体層に投影した投影像に交差するように第２スリットが形成されていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、プリント配線板の面積の増大を招くことなくデカップリングのためのインダクタンスを増大させ、電源ノイズの伝搬を抑制することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係るプリント回路板の概略構成を示す説明図である。
【図２】プリント配線板の各導体層の一部を示す平面図である。
【図３】電源電流及びグラウンド電流の流れる方向を説明するための図である。
【図４】シミュレーションモデルの全体を示す模式図である。
【図５】端子群を囲う領域を各導体層に投影した投影領域内の構造を示す平面図である。
【図６】図４及び図５のモデルをシミュレーションした結果を示すグラフである。
【図７】第２実施形態に係るプリント回路板のプリント配線板の各導体層の一部を示す平面図である。
【図８】第３実施形態に係るプリント回路板のプリント配線板の各導体層の一部を示す平面図である。
【図９】第１スリットの延びる方向と第２スリットの延びる方向との交差角度の説明図である。
【図１０】第４実施形態に係るプリント回路板のプリント配線板の各導体層の一部を示す平面図である。
【図１１】第５実施形態に係るプリント回路板のプリント配線板の各導体層の一部を示す平面図である。
【発明を実施するための形態】
【００１３】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
【００１４】
［第１実施形態］
図１は、本発明の第１実施形態に係るプリント回路板の概略構成を示す説明図である。図１（ａ）は、プリント回路板の断面図、図１（ｂ）は、プリント回路板の半導体装置、並びにプリント配線板の第２導体層及び第３導体層を示す斜視図である。
【００１５】
プリント回路板１００は、マザーボードであるプリント配線板２００と、プリント配線板２００に実装された半導体装置である半導体パッケージ３００と、を備えている。また、プリント回路板１００は、プリント配線板２００に実装された、電源である電源回路４００及びバイパスコンデンサ５００を備えている。
【００１６】
プリント配線板２００は、複数の導体層２０１，２０２，２０３，２０４が絶縁体層２０５，２０６，２０７を介して積層されて構成された多層基板であり、本第１実施形態では、４層基板である。導体層（第１導体層）２０１は、一方の表層であり、導体層２０４は、一方の表層とは反対側の他方の表層であり、導体層（第３導体層）２０２及び導体層（第２導体層）２０３は、これら一対の導体層２０１，２０４に挟まれて配置された内層である。
【００１７】
半導体パッケージ３００及び電源回路４００は、導体層２０１に実装され、バイパスコンデンサ５００は、導体層２０４に実装されている。
【００１８】
また、半導体パッケージ３００は、１つ以上の電源端子３０１、１つ以上のグラウンド端子３０２、及び複数の信号端子３０３を有している。これら端子３０１，３０２，３０３は、本第１実施形態では、半田ボールで構成されている。なお、本第１実施形態の半導体パッケージ３００は、ＢＧＡ型（Ball  Grid  Array）の半導体パッケージであり、複数の電源端子３０１、複数のグラウンド端子３０２、複数の信号端子３０３を有している。これら信号端子３０３は、デジタル信号を送信する送信端子又はデジタル信号を受信する受信端子である。そして、これら端子３０１，３０２，３０３は、アレイ状（より具体的には正方格子状）に配列されている。
【００１９】
本第１実施形態では、半導体パッケージ３００において、複数の電源端子３０１及び複数のグラウンド端子３０２が互いに間隔をあけて正方形状に配列されて端子群３０５を構成している。そして、複数の信号端子３０３が、端子群３０５を囲うように、端子群３０５の外周に沿って互いに間隔をあけて配置されている。
【００２０】
電源回路４００は、直流電源回路であり、電源端子４０１及びグラウンド端子４０２を有し、外部からの電源供給により、半導体パッケージ３００の動作に必要な直流電圧を電源端子４０１及びグラウンド端子４０２から出力するものである。
【００２１】
プリント配線板２００は、導体層２０３に配置された電源導体パターン２１１と、導体層２０２に配置されたグラウンド導体パターン２１２と、を有している。電源導体パターン２１１は、絶縁体層２０６を介してグラウンド導体パターン２１２に対向するように配置されている。本実施形態では、グラウンド導体パターン２１２は、電源導体パターン２１１よりも大面積であり、電源導体パターン２１１は、半導体パッケージ３００の投影領域から電源回路４００の投影領域まで延びて形成されている。
【００２２】
図２は、プリント配線板の各導体層の一部を示す平面図である。図２（ａ）は、プリント配線板の第１導体層の一部を示す平面図、図２（ｂ）は、プリント配線板の第３導体層の一部を示す平面図、図２（ｃ）は、プリント配線板の第２導体層の一部を示す平面図である。
【００２３】
図２（ａ）に示すように、プリント配線板２００は、半導体パッケージ３００の電源端子３０１が接合される電源パッド２１３、及び半導体パッケージ３００のグラウンド端子３０２が接合されるグラウンドパッド２１４を有している。
【００２４】
本実施形態では、直線状に配列された複数の電源端子３０１と、直線状に配列された複数のグラウンド端子３０２とが、電源端子３０１又はグラウンド端子３０２の配列方向と直交する方向に交互に配列されている。
【００２５】
なお、電源パッド２１３は各電源端子３０１に対向するように電源端子３０１と同数配置されており、グラウンドパッド２１４は各グラウンド端子３０２に対向するようにグラウンド端子３０２と同数配置されている。したがって、これら電源パッド２１３及びグラウンドパッド２１４は、電源端子３０１及びグラウンド端子３０２と同じ配列である。
【００２６】
これら電源パッド２１３（電源端子３０１）の近傍には、プリント配線板２００を貫通する第１スルーホール（貫通ヴィア）であるスルーホール２２１が複数形成されている。そして、各スルーホール２２１には、電源端子３０１と電源導体パターン２１１とを電気的に接続する電源ヴィア導体２３１が配置されている。
【００２７】
同様に、これらグラウンドパッド２１４（グラウンド端子３０２）の近傍には、プリント配線板２００を貫通する第２スルーホール（貫通ヴィア）であるスルーホール２２２が複数形成されている。そして、各スルーホール２２２には、グラウンド端子３０２とグラウンド導体パターン２１２とを電気的に接続するグラウンドヴィア導体２３２が配置されている。
【００２８】
つまり、プリント配線板２００は、各スルーホール２２１に配置された電源ヴィア導体２３１、各スルーホール２２２に配置されたグラウンドヴィア導体２３２を複数有している。これらヴィア導体２３１，２３２は、図２においてスルーホール２２１，２２２が中空となるように形成されているが、スルーホール２２１，２２２内で中実となるように形成されていてもよい。
【００２９】
ここで、電源端子３０１（電源パッド２１３）の数と電源ヴィア導体２３１との数とが１対１で対応していなくてもよく、複数（例えば２つ）の電源端子３０１（電源パッド２１３）に１つの電源ヴィア導体２３１が接続されていてもよい。同様に、グラウンド端子３０２の数とグラウンドヴィア導体２３２との数とが１対１で対応していなくてもよく、複数（例えば２つ）のグラウンド端子３０２（グラウンドパッド２１４）に１つのグラウンドヴィア導体２３２が接続されていてもよい。
【００３０】
本実施形態では、導体層２０４に実装されたバイパスコンデンサ５００は、一端が電源ヴィア導体２３１、他端がグラウンドヴィア導体２３２に電気的に接続されている。
【００３１】
また、本実施形態では、電源回路４００は、図１（ａ）に示すように、電源端子４０１が電源ヴィア導体２４１を介して導体層２０３の電源導体パターン２１１に電気的に接続されている。また、グラウンド端子４０２がグラウンドヴィア導体２４２を介して導体層２０２のグラウンド導体パターン２１２に電気的に接続されている。
【００３２】
以上の構成により、電源回路４００の電源端子４０１は、電源ヴィア導体２４１、電源導体パターン２１１、電源ヴィア導体２３１、電源パッド２１３等を介して半導体パッケージ３００の電源端子３０１に電気的に接続されている。また電源回路４００のグラウンド端子４０２は、グラウンドヴィア導体２４２、グラウンド導体パターン２１２、グラウンドヴィア導体２３２、グラウンドパッド２１４等を介して半導体パッケージ３００のグラウンド端子３０２に電気的に接続されている。これにより、半導体パッケージ３００の電源端子３０１及びグラウンド端子３０２間に半導体パッケージ３００内の半導体素子の動作に必要な直流電圧が印加される。
【００３３】
なお、図１（ｂ）に示すように、プリント配線板２００は、半導体パッケージ３００の信号端子３０３に電気的に接続される信号ヴィア導体２３３を複数有している。そして、複数の電源ヴィア導体２３１及び複数のグラウンドヴィア導体２３２からなるヴィア導体群の外周に複数の信号ヴィア導体２３３が互いに間隔をあけて配置されている。
【００３４】
電源導体パターン２１１には、第１スリットであるスリット（欠損）２５１が複数形成されている。これら複数のスリット２５１は、半導体パッケージ３００、即ち半導体パッケージ３００の端子群３０５を囲む領域を導体層２０３に導体層２０１〜２０４の積層方向に投影したときの投影領域内（図１（ｂ）中、投影領域Ｒ１内）に形成されている。これら複数のスリット２５１は、互いに交差しないように形成され、本実施形態では、互いに平行に形成されている。
【００３５】
また、グラウンド導体パターン２１２には、図２（ｂ）に示すように、スリット２５１を導体層２０２に積層方向に投影した投影像Ｒ２５１に交差するように、第２スリットであるスリット（欠損）２５２が複数形成されている。これら複数のスリット２５２は、半導体パッケージ３００、即ち半導体パッケージ３００の端子群３０５を囲む領域を導体層２０２に積層方向に投影したときの投影領域内（図１（ｂ）中、投影領域Ｒ２内）に形成されている。これら複数のスリット２５２は、互いに交差しないように形成され、本実施形態では、互いに平行に形成されている。
【００３６】
スリット２５１，２５２によって導体パターン２１１，２１２におけるデカップリング用のインダクタンス（電源インダクタンス）を増大させる原理について、図３を用いて説明する。
【００３７】
図３は、電源電流Ｉ１及びグラウンド電流Ｉ２の流れる方向を説明するための図であり、図３（ａ）は比較例としてスリット２５１，２５２がない場合、図３（ｂ）は、本第１実施形態のスリット２５１，２５２がある場合を示している。
【００３８】
比較例（図３（ａ））における電源導体パターン２１１及びグラウンド導体パターン２１２間のループインダクタンスＬｌｏｏｐを考えた場合、電源電流Ｉ１とグラウンド電流Ｉ２が逆向きに対向して流れる。そのため、以下の式（１）でＬｌｏｏｐを考えることができる。
Ｌｌｏｏｐ＝ＬＤ＋ＬＧ−２×Ｍ      式（１）
【００３９】
ＬＤとＬＧは、それぞれ電源導体パターン２１１、グラウンド導体パターン２１２の自己インダクタンスであり、Ｍは電源導体パターン２１１とグラウンド導体パターン２１２との間に発生する相互インダクタンスである。
【００４０】
次に、本第１実施形態（図３（ｂ））における電源導体パターン２１１及びグラウンド導体パターン２１２間のループインダクタンスＬｌｏｏｐ’を考える。ＬＤ’とＬＧ’をそれぞれ電源導体パターン２１１、グラウンド導体パターン２１２の自己インダクタンス、Ｍ’を電源導体パターン２１１とグラウンド導体パターン２１２との間に発生する相互インダクタンスとする。ループインダクタンスＬｌｏｏｐ’は以下の式（２）となる。
Ｌｌｏｏｐ’＝ＬＤ’＋ＬＧ’−２×Ｍ’      式（２）
【００４１】
ここで、式（１）と式（２）で表わされるインダクタンスの大小関係を考える。
【００４２】
図３（ｂ）では、電源電流Ｉ１を妨げない方向に電源導体パターン２１１にスリット２５１が形成されているため、ＬＤ’とＬＤの関係は、以下の式（３）と考えることができる。
ＬＤ’≒ＬＤ      式（３）
【００４３】
一方、スリット２５２は、スリット２５１の投影像Ｒ２５１と直交するようにグラウンド導体パターン２１２に形成されている。そのため、グラウンド電流Ｉ２は、グラウンド導体パターン２１２のスリット２５２を迂回し、電流経路が長くなる。従って、ＬＧとＬＧ’を比較した場合、以下の式（４）の関係となる。
ＬＧ’＞ＬＧ      式（４）
【００４４】
また、グラウンド導体パターン２１２のスリット２５２を迂回した電流と電源導体パターン２１１の電流とが直交する領域では、相互インダクタンスが発生しない。そのため、ＭとＭ’を比較した場合、式（５）の関係となる。
Ｍ＞Ｍ’      式（５）
【００４５】
以上から、Ｌｌｏｏｐ’とＬｌｏｏｐとの大小関係は、式（３）、式（４）及び式（５）から、以下の式（６）の関係となる。
Ｌｌｏｏｐ’＞Ｌｌｏｏｐ      式（６）
【００４６】
つまり、本第１実施形態によって、半導体パッケージ３００の電源グラウンド接続部から基幹電源グラウンド配線部までのインダクタンス、即ちデカップリング用の電源インダクタンスを比較例よりも高めることができる。換言すると、半導体パッケージ３００の電源端子３０１及びグラウンド端子３０２から電源回路４００の電源端子４０１及びグラウンド端子４０２に至る経路の電源インダクタンスを比較例よりも高めることができる。
【００４７】
また、本第１実施形態では、図１（ｂ）に示すように、半導体パッケージ３００の直下の投影領域Ｒ１，Ｒ２にスリット２５１，２５２を設けるだけで電源インダクタンスを増大できる。したがって、従来例のように電源ヴィア導体の追加などの面積消費が発生しない。
【００４８】
また、給電抵抗を低減するために必要な電源ヴィア導体２３１及びグラウンドヴィア導体２３２やバイパスコンデンサ５００の配置位置や数を制限するものではないため、給電抵抗の低減は従来通りの方法で実施できる。
【００４９】
また、本第１実施形態では、スリット２５１が、直線状に並ぶ複数のスルーホール２２２同士（第２スルーホール同士）をつなぐように直線状に形成されている。そして、スリット２５１の延びる方向が電源導体パターン２１１の長手方向（つまり、電源導体パターン２１１の電源に向かう方向）になっている。また、スリット２５２が、直線状に並ぶ複数のスルーホール２２１同士（第１スルーホール同士）をつなぐように直線状に形成されている。そして、スリット２５２の延びる方向が、スリット２５１の延びる方向と交差（本実施形態では直交）している。これにより、電源インダクタンスをより効果的に高めることができる。
【００５０】
次に、シミュレーションによって求めた第１実施形態の効果について、図４、図５及び図６を用いて説明する。
【００５１】
図４は、シミュレーションモデルの全体を示す模式図である。なお、導体層２０１における電源パッド２１３は、１６個×８個の格子状に配置され、グラウンドパッド２１４は、１６個×９個の格子状に配置されているものとした。そして、電源、グラウンド共に２つ若しくは１つのパッドから１つのヴィア導体へ接続されている構成とした。
【００５２】
表１にシミュレーションモデルの詳細なパラメータを示す。
【００５３】
【表１】
2015012168.tif 000003
【００５４】
図５は、端子群３０５を囲う領域を各導体層２０２，２０３に投影した投影領域Ｒ１，Ｒ２内の構造を示す平面図である。図５（ａ）はスリット２５１，２５２がない場合、図５（ｂ）はグラウンド導体パターン２１２のみにスリット２５２がある場合、図５（ｃ）はスリット２５１，２５２がある場合を示している。
【００５５】
シミュレーションでは、デカップリング用の電源インダクタンスを求めるために、導体層２０１の電源パッド２１３及びグラウンドパッド２１４をそれぞれ短絡したＰｏｒｔを１つ設定している。更に、投影領域Ｒ１，Ｒ２の端部から６．５［ｍｍ］の位置で、電源導体パターン２１１とグラウンド導体パターン２１２とを短絡線Ｓ１で短絡させている。
【００５６】
電磁界解析ツールは、Ｓｉｇｒｉｔｙ社のＰｏｗｅｒＳＩ（Ｖｅｒ１１）を用いた。図６は、図４及び図５のモデルをシミュレーションした結果を示すグラフである。
【００５７】
なお、図６中、Ｌａは、図５（ａ）に示すモデルの電源インピーダンスの周波数特性、Ｌｂは、図５（ｂ）に示すモデルの電源インピーダンスの周波数特性、Ｌｃは、図５（ｃ）に示すモデルの電源インピーダンスの周波数特性である。１００［ＭＨｚ］でのインピーダンスからインダクタンスを求めると、図５（ａ）の形態で６３６［ｐＨ］、図５（ｂ）の形態で１２０９［ｐＨ］、図５（ｃ）に示す本第１実施形態で１７１８［ｐＨ］であった。
【００５８】
以上から、グラウンド導体パターン２１２に、投影像Ｒ２５１に交差（直交）するスリット２５２を形成したことで、グラウンド電流迂回でグラウンド導体パターン２１２の自己インダクタンスが上昇する。更に、電源導体パターン２１１とグラウンド導体パターン２１２のそれぞれにスリット２５１，２５２を形成し、スリット２５１，２５２を交差（直交）させることによる相互インダクタンス低減の効果によって、インダクタンスが上昇する。
【００５９】
したがって、プリント配線板２００の面積の増大を招くことなくデカップリングのためのインダクタンスを増大させ、電源ノイズの伝搬を抑制することが可能となる。
【００６０】
また、スリット２５１を、電源導体パターン２１１の電源回路４００に向かう方向に沿って延びて形成したので、電源インダクタンスを増大させつつ、電源導体パターン２１１の直流電流密度が局所的に上昇するのを抑えることができる。
【００６１】
また、スリット２５１，２５２を複数形成したことで、より効果的に電源インダクタンスを増大させることができ、より効果的に電源ノイズの伝搬を抑制することが可能である。
【００６２】
また、各スリット２５１，２５２を、スルーホール同士をつなぐように形成したことで、狭い投影領域Ｒ１，Ｒ２でよりより効果的に電源インダクタンスを増大させることができ、より効果的に電源ノイズの伝搬を抑制することが可能である。
【００６３】
なお、端子群３０５を囲む領域の内部には、同一種の電源端子とグラウンド端子のみが存在している。これにより、スリットによる他の信号、電源の配線性の低下を防ぐことが可能となる。
【００６４】
［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について説明する。図７は、本発明の第２実施形態に係るプリント回路板のプリント配線板の各導体層の一部を示す平面図である。図７（ａ）は、プリント配線板の第３導体層の一部を示す平面図、図７（ｂ）は、プリント配線板の第２導体層の一部を示す平面図である。本第２実施形態において、上記第１実施形態とは導体パターン２１１，２１２に形成されるスリットの数が異なり、それ以外の構成は上記第１実施形態と同様である。
【００６５】
本第２実施形態では、上記第１実施形態と比較して、投影領域Ｒ１，Ｒ２における導体層２０３の電源導体パターン２１１及び導体層２０２のグラウンド導体パターン２１２に形成されるスリット２５１，２５２の数が少なくなっている。
【００６６】
このように、スリット２５１，２５２の数や位置は、デカップリング用の電源インダクタンスの要求値と電源導体パターン２１１の直流電流密度を低減するなどの別の設計要求値が混在する場合、要求値に応じて決めればよい。
【００６７】
［第３実施形態］
次に、本発明の第３実施形態に係るプリント回路板について説明する。図８は、本発明の第３実施形態に係るプリント回路板のプリント配線板の各導体層の一部を示す平面図である。図８（ａ）は、プリント配線板の第３導体層の一部を示す平面図、図８（ｂ）は、プリント配線板の第２導体層の一部を示す平面図である。
【００６８】
本第３実施形態において、上記第１、第２実施形態との違いは、導体層２０３の電源導体パターン２１１に形成されるスリット２５１と導体層２０２のグラウンド導体パターン２１２に形成されるスリット２５２とが平面視で直交していない点である。
【００６９】
電源導体パターン２１１のスリット２５１を導体層２０２に積層方向に投影した投影像とグラウンド導体パターン２１２のスリット２５２との交差角度による相互インダクタンス低減の効果は、直交する場合で最も低減する。しかし、直交する場合に限定するものではなく、交差角度が９０度ではない場合でも低減効果を得ることができる。この理由を図９を用いて説明する。
【００７０】
図９は、スリット２５１の延びる方向とスリット２５２の延びる方向との交差角度の説明図である。図９（ａ）は、投影領域Ｒ１，Ｒ２におけるスリット２５１，２５２の延びる方向を示す説明図であり、図９（ｂ）は、平面視でスリット２５１，２５２が交差する交差角度に対する相互インダクタンスの低減効果を示すグラフである。
【００７１】
図９（ａ）に示すように、スリット２５１を導体層２０２に投影した際の投影像とスリット２５２との成す角、即ちスリット２５１の延びる方向とスリット２５２の延びる方向との成す角を交差角度θとする。電源導体パターン２１１とグラウンド導体パターン２１２との間の相互インダクタンスＭは、交差角度θ＝０のときの相互インダクタンスをＭ（θ＝０）とすると、以下の式で表現できる。
Ｍ＝Ｍ（θ＝０）×ｃｏｓθ
【００７２】
ここで、θ＝９０度の場合に低減効果が最大になることから、θ＝９０度のときの低減効果を１００％とすると、低減効果は以下の式で表現できる。この低減効果をグラフ化したものが図９（ｂ）である。
低減効果＝（１−ｃｏｓθ）×１００
【００７３】
図９（ｂ）を見ると、交差角度θが６０度以上あれば、相互インダクタンスの低減効果を５０％以上確保できることが分かる。即ち、交差角度θが、６０度以上かつ９０度以下であるのが好ましい。
【００７４】
このように、本第３実施形態では、交差角度θを６０度以上かつ９０度以下とすることで、相互インダクタンスの低減効果を５０％以上確保でき、より効果的に電源ノイズの伝搬を抑制することができる。
【００７５】
また、交差角度θに６０度以上かつ９０度以下の範囲内で自由度を与えることができるため、スリットの数、位置、方向の設計自由度を上げることができる。したがって、デカップリング用の電源インダクタンスの要求値、電源導体パターン２１１の直流電流密度を低減するなどの別の設計要求値に応じ易くなる。
【００７６】
［第４実施形態］
次に、本発明の第４実施形態に係るプリント回路板について説明する。図１０は、本発明の第４実施形態に係るプリント回路板のプリント配線板の各導体層の一部を示す平面図である。図１０（ａ）は、プリント配線板の第３導体層の一部を示す平面図、図１０（ｂ）は、プリント配線板の第２導体層の一部を示す平面図である。
【００７７】
上記第１、第２、第３実施形態では、少なくとも一方のスリット、特に両方のスリット２５１，２５２が直線状に形成されている場合が好適であると説明したが、各スリット２５１，２５２が直線状に限定するものではなく、折れ曲がっていてもよい。このように、各スリット２５１，２５２が状況に応じて折れ曲がって形成されていてもよいので、プリント回路板の設計自由度を更に高めることが可能となる。
【００７８】
［第５実施形態］
次に、本発明の第５実施形態に係るプリント回路板について説明する。図１１は、本発明の第５実施形態に係るプリント回路板のプリント配線板の各導体層の一部を示す平面図である。図１１（ａ）は、プリント配線板の第１導体層の一部を示す平面図、図１１（ｂ）は、プリント配線板の第３導体層の一部を示す平面図、図１１（ｃ）は、プリント配線板の第２導体層の一部を示す平面図である。
【００７９】
本第５実施形態では、図１１（ａ）に示すように、導体層２０１において、中央に電源パッド２１３が４辺に沿って並び、コーナー部にグラウンドパッド２１４が並んでいる。電源パッド２１３は、スルーホール２２１内の電源ヴィア導体２３１で導体層２０３の電源導体パターン２１１に電気的に接続されている。
【００８０】
また、グラウンドパッド２１４は、スルーホール２２２内のグラウンドヴィア導体２３２で導体層２０２のグラウンド導体パターン２１２に電気的に接続されている。なお、導体層２０１において、電源パッド２１３及びグラウンドパッド２１４以外のパッドは、信号パッド１００１である。
【００８１】
図１１（ｂ）に示すように、投影領域Ｒ２の内部にグラウンド導体パターン２１２のスリット２５２が形成されており、図１１（ｃ）に示すように、投影領域Ｒ１の内部に電源導体パターン２１１のスリット２５１が形成されている。なお、図面を簡単にするため、図１１（ｂ）及び図１１（ｃ）には、信号パッド１００１と接続される信号ヴィアを図示していないが、実際には信号ヴィアが存在する。
【００８２】
以上、領域Ｒ１，Ｒ２の内部が電源、グラウンド構造のみで構成される必要はなく、スリット２５１，２５２を設ける領域を任意に定め、領域内部において電源導体パターンのスリットとグラウンド導体パターンのスリットとが交差していればよい。
【００８３】
なお、本発明は、以上説明した実施形態に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。
【００８４】
上記実施形態では、プリント配線板２００に電源である電源回路４００が実装される場合について説明したが、これに限定するものではなく、外部の電源から直流電圧が印加される場合であっても本発明は適用可能である。例えば、プリント配線板に、電源導体パターン及びグラウンド導体パターンにそれぞれ接続される不図示の電源端子及びグラウンド端子が設けられ、これら電源端子及びグラウンド端子を介して外部の電源から直流電圧が印加されるようにしてもよい。
【００８５】
また、上記実施形態では、スリット２５１，２５２が複数形成されている場合が好適であると説明したが、これに限定するものではなく、それぞれ１つずつ形成されている場合であってもよい。
【００８６】
また、上記実施形態では、スリット２５１，２５２がスルーホール同士をつなぐように形成されているが、これに限定するものではなく、スリット２５１，２５２がスルーホールを通過しない場合であってもよい。
【００８７】
また、上記実施形態では、プリント配線板が４層基板である場合について説明したが、これに限定するものではなく、少なくとも３つの導体層がある多層基板であれば、本発明は適用可能である。また、第１導体層、第２導体層、第３導体層の積層順も上記実施形態に限定するものではない。例えば、第１導体層、第２導体層、第３導体層の順に積層される場合や、これら導体層の間に他の導体層が介在する場合等であってもよい。
【符号の説明】
【００８８】
１００…プリント回路板、２００…プリント配線板、２０１…導体層（第１導体層）、２０２…導体層（第３導体層）、２０３…導体層（第２導体層）、２１１…電源導体パターン、２１２…グラウンド導体パターン、２３１…電源ヴィア導体、２３２…グラウンドヴィア導体、２５１…スリット（第１スリット）、２５２…スリット（第２スリット）、３００…半導体パッケージ（半導体装置）、３０１…電源端子、３０２…グラウンド端子、３０３…信号端子、３０５…端子群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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