(57)【要約】  不揮発性メモリ（ＮＶＭ）セル構造が、ＮＭＯＳ制御トランジスタであって、制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＮＭＯＳ制御トランジスタと、ＰＭＯＳ消去トランジスタであって、消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＰＭＯＳ消去トランジスタと、ＮＭＯＳデータトランジスタであって、ソース、ドレイン、及びバルク領域電極及び、データ記憶ノードに接続されるゲート電極を有するＮＭＯＳデータトランジスタを含む。
2013536538.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ（ＮＶＭ）セル構造であって、
制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＮＭＯＳ制御トランジスタと、
消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＰＭＯＳ消去トランジスタと、
ソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＮＭＯＳデータトランジスタと、
を含む、ＮＶＭセル構造。
【請求項２】
不揮発性メモリ（ＮＶＭ）セルをプログラミングする方法であって、前記ＮＶＭセルが、
ＮＭＯＳ制御トランジスタであって、制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有する、前記ＮＭＯＳ制御トランジスタと、
ＰＭＯＳ消去トランジスタであって、消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有する、前記ＰＭＯＳ消去トランジスタと、
ＮＭＯＳデータトランジスタであって、ソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有する、前記ＮＭＯＳデータトランジスタと、
を含み、
前記ＮＶＭセルのプログラミング方法が、
前記制御電圧及び消去電圧を０Ｖからそれぞれ所定の最大制御電圧Ｖｃｍａｘ及び所定の最大消去電圧Ｖｅｍａｘまでランプアップする一方、前記ＮＭＯＳデータトランジスタの前記ソース及びドレイン電圧を０Ｖに設定すること、
を含む、方法。
【請求項３】
請求項２に記載の方法であって、
全ての電極を０Ｖに設定すること、
前記データトランジスタの前記ソース電極を０Ｖに且つ前記データトランジスタの前記ドレイン電極をフローティングに、又は前記データトランジスタの前記ドレイン電極を０Ｖに且つ前記データトランジスタの前記ソース電極をフローティングに、又は両方の電極を０Ｖに設定すること、前記データトランジスタの前記バルク領域を０Ｖに設定すること、その後、前記制御電圧を０Ｖから前記所定の最大制御電圧Ｖｃｍａｘまで且つ前記消去電圧を０Ｖから前記所定の最大消去電圧Ｖｅｍａｘ、までランプアップさせること、及び所定のプログラム時間Ｔｐｒｏｇの間これらの電圧を保つこと、その後、前記制御電圧をＶｃｍａｘから０Ｖまで且つ前記消去電圧をＶｅｍａｘから０Ｖまでランプダウンさせること、
を更に含む、方法。
【請求項４】
請求項３に記載の方法であって、前記所定の最大制御電圧Ｖｃｍａｘ及び前記所定の最大消去電圧Ｖｅｍａｘが両方約１０Ｖであり、前記所定のプログラム時間Ｔｐｒｏｇが約２０〜５０ミリ秒である、方法。
【請求項５】
請求項３に記載の方法であって、前記所定の最大制御電圧Ｖｃｍａｘ及び前記所定の最大消去電圧Ｖｅｍａｘが両方約１６Ｖであり、前記所定のプログラム時間Ｔｐｒｏｇが約２０〜５０ミリ秒である、方法。
【請求項６】
不揮発性メモリ（ＮＶＭ）セルアレイをプログラミングする方法であって、
前記ＮＶＭセルアレイがＮＶＭセルの複数の行を含み、
前記アレイ内の各ＮＶＭセルが、
ＮＭＯＳ制御トランジスタであって、制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＮＭＯＳ制御トランジスタと、
ＰＭＯＳ消去トランジスタであって、消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＰＭＯＳ消去トランジスタと、
ＮＭＯＳデータトランジスタであって、ソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＮＭＯＳデータトランジスタと、
を含み、
前記ＮＶＭセルアレイのプログラミング方法が、
プログラムされるべき前記アレイ内のそれらのＮＶＭセルに対し、前記制御電圧及び消去電圧電極を０Ｖからそれぞれ所定の最大制御電圧Ｖｃｍａｘ及び所定の最大消去電圧Ｖｅｍａｘまでランプアップする一方、前記セルのＮＭＯＳデータトランジスタの前記ソース及びドレイン電極を０Ｖに設定すること、
を含む、方法。
【請求項７】
請求項６に記載の方法であって、
全ての電極を０Ｖに設定すること、
選択されたアレイ行内のプログラムされるよう選択された各ＮＶＭセルに対し、前記データトランジスタの前記ソース電極を０Ｖに且つ前記データトランジスタの前記ドレイン電極をフローティングに設定すること、又は前記データトランジスタの前記ドレイン電極を０Ｖに且つ前記データトランジスタの前記ソース電極をフローティングに、又は両方の電極を０Ｖに設定すること、前記データトランジスタの前記バルク領域を０Ｖに設定すること、その後、前記選択された行の前記制御電圧を０Ｖから前記所定の最大制御電圧Ｖｃｍａｘまで且つ前記選択された行の前記消去電圧を０Ｖから前記所定の最大消去電圧Ｖｅｍａｘまでランプアップさせること、及びこれらの電圧を所定のプログラム時間Ｔｐｒｏｇの間保つこと、その後、前記制御電圧をＶｃｍａｘから０Ｖまで且つ前記消去電圧Ｖｅｍａｘから０Ｖまでランプダウンすること、
前記選択されたアレイ行内のプログラムされないよう選択された各ＮＶＭセルに対し、前記データトランジスタの前記ソース電極を禁止電圧ＶＮに且つ前記データトランジスタの前記ドレイン電極をフローティングに、又は前記データトランジスタの前記ドレイン電極を前記禁止電圧ＶＮに且つ前記データトランジスタの前記ソース電極をフローティングに、又は両方の電極を前記禁止電圧ＶＮに設定すること、その後、前記選択された行の前記制御電圧を０ＶからＶｃｍａｘまで且つ前記消去電圧を０ＶからＶｅｍａｘまでランプアップさせること、及び前記所定のプログラム時間Ｔｐｒｏｇの間これらの電圧を保つこと、その後、前記選択された行の前記制御電圧をＶｃｍａｘから０Ｖまで且つ前記選択された行の前記消去電圧をＶｅｍａｘから０Ｖまでランプダウンさせること、
プログラムされないよう選択されたアレイ行内の各ＮＶＭセルに対し、前記制御電圧及び前記消去電圧を０Ｖに設定すること、前記データトランジスタの前記ソース電極を０Ｖ又は前記禁止電圧ＶＮに、又は前記データトランジスタの前記ドレイン電極を０Ｖ又は前記禁止電圧ＶＮに設定すること、及び
前記禁止電圧ＶＮを有する全ての電極を０Ｖに戻すこと、
を更に含む、方法。
【請求項８】
請求項７に記載の方法であって、前記所定の最大制御電圧Ｖｃｍａｘ及び前記所定の最大消去電圧Ｖｅｍａｘが両方約１０Ｖであり、前記所定のプログラム時間Ｔｐｒｏｇが約２０〜５０ミリ秒である、方法。
【請求項９】
請求項７に記載の方法であって、前記所定の最大制御電圧Ｖｃｍａｘ及び前記所定の最大消去電圧Ｖｅｍａｘが両方約１６Ｖであり、前記所定のプログラム時間Ｔｐｒｏｇが約２０〜５０ミリ秒である、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施例は、集積回路メモリデバイスに関し、特に、プログラム妨害のない及び非常に小さなエリアに適応するためＮ／ＰＮ構造を備えた３トランジスタ不揮発性メモリ（ＮＶＭ）セルに関連する。
【背景技術】
【０００２】
２００７年１月１６日にポプレバインらに付与された米国特許第７，１６４，６０６号は、プログラミング用の逆ファウラー・ノルドハイム・トンネルリングを利用する全ＰＭＯＳ−４トランジスタ不揮発性メモリ（ＮＶＭ）セルを開示している。米国特許第７，１６４，６０６号は、本発明に関連する背景情報を提供するため、全体が本出願に組み込まれている。
【０００３】
図１を参照すると、米国特許第７，１６４，６０６号に開示されるように、共通接続されるフローティングゲートを有する全ＰＭＯＳ−４トランジスタＮＶＭセルを含むＮＶＭアレイを、このアレイ内のプログラムしようとする各セル１００毎にプログラムする方法に従って、セルの全ての電極が接地される。次いで、禁止電圧ＶＮが、セルの読み出しトランジスタＰｒのバルク接続されるソース領域Ｖｒに、及びセルの消去トランジスタＰｅの共通接続されるドレイン、バルク、及びソース領域Ｖｅに、及び読み出しトランジスタＰｒのドレイン領域Ｄｒに印加される。セルのプログラミングトランジスタＰｗのソース領域Ｖｐ及びドレイン領域Ｄｐは接地される。プログラミングトランジスタＰｗのバルクＶｎｗは任意選択であり、接地することもできるし、禁止電圧ＶＮに維持することもできる。ＮＶＭアレイ内のプログラミングのために選択されない全てのＮＶＭセルについて、禁止電圧ＶＮがＶｒ、Ｖｅ、及びＤｒ電極に印加され、Ｖｐ、Ｄｐ、及びＶｎｗ電極にも印加される。次いで、セルの制御トランジスタＰｃの制御ゲート電圧Ｖｃが、プログラミング時間Ｔｐｒｏｇに０Ｖから最大プログラミング電圧Ｖｃｍａｘに掃引される。次いで、制御ゲート電圧Ｖｃが、最大プログラミング電圧Ｖｃｍａｘから０Ｖまでランプダウンされる。次いで、セルの全ての電極及び禁止電圧ＶＮが接地に戻される。
【０００４】
上述のプログラムシーケンスの間、プログラムされないＮＶＭセルの読み出しトランジスタＰｒ及びプログラムトランジスタＰＷのドレイン及びソース領域は、固定の禁止電圧ＶＮに設定され、Ｖｅ電極は電圧ＶＮに設定され、ＶＣ電極は０ＶからＶｃｍａｘまでランプアップされる。その結果、負の電荷は、その量がプログラムされたＮＶＭセルのフローティングゲートにトラップされる負の電荷より小さい場合でも、プログラムされないＮＶＭセルのフローティングゲートにトラップされたままである。これにより、プログラムされないセルのフローティングゲートの電圧レベルが、プログラムされたセルのフローティングゲートの電圧レベルを上回るＶＮ近辺に設定される。これは、プログラムされたセルのフローティングゲートとプログラムされないセルのフローティングゲートとの間の最大可能電圧レベル差がＶＮであることを意味する。この状態のプログラムされないセルは、妨害されたセルと呼ばれる。
【０００５】
米国特許番号第７，１６４，６０６号に開示された全ＰＭＯＳ４トランジスタＮＶＭセルプログラミング手法は、高電流電源を必要とすることなく多数のセルを同時にプログラムする能力を可能にする低電流消費と、シンプルなプログラムシーケンスとの両方の利点を提供するが、低プログラミング電流の利点を維持する一方で、妨害されたセル状態を避ける、利用可能なＮＶＭセルを有することが非常に望ましい。
【発明の概要】
【０００６】
実施例は不揮発性メモリ（ＮＶＭ）セル構造を提供し、このＮＶＭセル構造は、ＮＭＯＳ制御トランジスタであって、制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＮＭＯＳ制御トランジスタと、ＰＭＯＳ消去トランジスタであって、消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＰＭＯＳ消去トランジスタと、ＮＭＯＳデータトランジスタであって、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極ＮＭＯＳを有するデータトランジスタとを含む。
【０００７】
他の実施例は、不揮発性メモリ（ＮＶＭ）セルをプログラミングする方法を提供し、このＮＶＭセルは、ＮＭＯＳ制御トランジスタであって、制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＮＭＯＳ制御トランジスタと、ＰＭＯＳ消去トランジスタであって、消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＰＭＯＳ消去トランジスタと、ＮＭＯＳデータトランジスタであって、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＮＭＯＳデータトランジスタとを含む。このＮＶＭセルのプログラミング方法は、制御電圧及び消去電圧電極を０Ｖからそれぞれ所定の最大制御電圧Ｖｃｍａｘ及び所定の最大消去電圧Ｖｅｍａｘまでランプアップさせる一方、ＮＭＯＳデータトランジスタのソース及びドレイン電圧を０Ｖに設定することを含む。
【０００８】
他の実施例は、不揮発性メモリ（ＮＶＭ）アレイをプログラミングする方法を提供し、この方法は、ＮＶＭセルの複数の行を含み、アレイ内の各ＮＶＭセルが、ＮＭＯＳ制御トランジスタであって、制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極及び、データ記憶ノードに接続されるゲート電極を有するＮＭＯＳ制御トランジスタと、ＰＭＯＳ消去トランジスタであって、消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＰＭＯＳ消去トランジスタと、ＮＭＯＳデータトランジスタであって、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＮＭＯＳデータトランジスタとを含む。このＮＶＭセルアレイのプログラミング方法は、プログラムされるべきアレイ内のそれらのＮＶＭセルに対し、制御電圧及び消去電圧電極を０ＶからそれぞれＶｃｍａｘ及びＶｅｍａｘまでランプアップさせる一方、セルのＮＭＯＳデータトランジスタのソース及びドレイン電極を０Ｖに設定することを含む。
【０００９】
本発明の様々な態様の特徴及び利点は、本発明の概念を利用する例示の実施例を示す、本発明の以下の詳細な説明及び添付の図面を考慮すればよりよく理解されよう。
【図面の簡単な説明】
【００１０】
【図１】図１は、全ＰＭＯＳ４トランジスタＮＶＭセルを示す概略図である。
【００１１】
【図２】図２は、３トランジスタＮＶＭセルの一実施例を示す概略図である。
【００１２】
【図３】図３は、図１の全ＰＭＯＳ４トランジスタＮＶＭセルのレイアウトを図示する断面図である。
【００１３】
【図４】図４は、図２の３トランジスタＮＶＭセルのレイアウトの一実施例を図示する断面図である。
【００１４】
【図５】図５は、図２の３トランジスタＮＶＭセルのレイアウトの代替の実施例を図示する断面図である。
【００１５】
【図６】図６は、アレイ３トランジスタＮＶＭセルの一実施例を図示するブロック図である。
【発明を実施するための形態】
【００１６】
図２は、３トランジスタ不揮発性メモリ（ＮＶＭ）セル構造２００の一実施例を示す。ＮＶＭセル構造２００は、ＮＭＯＳ制御トランジスタＮｃであって、制御電圧Ｖｃを受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードＦＧに接続されるゲート電極を有するＮＭＯＳ制御トランジスタＮｃと、ＰＭＯＳ消去トランジスタＰｅであって、消去電圧Ｖｅを受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードＦＧに接続されるゲート電極を有するＰＭＯＳ消去トランジスタＰｅと、ＮＭＯＳデータトランジスタＮｄであって、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＮＭＯＳ読み出しトランジスタＮｄとを含む。
【００１７】
このように、図２の実施例は、図１に示す全ＰＭＯＳの４トランジスタＮＶＭセル１００を３トランジスタＮＶＭセル２００に改変している。これは、ＰＭＯＳを、隔離されたＰウェル（図４）を備えたＮＭＯＳに変更し、ＰＭＯＳ読み出しトランジスタとＰＭＯＳプログラムトランジスタを１つのＮＭＯＳデータトランジスタに置き換え、そのため、図３に示すように、大きなＮウェルスペーシングを有することが多い全ＰＭＯＳ構造と比較して一層コンパクトなレイアウトを有するＮＭＯＳ・ＰＭＯＳ・ＮＭＯＳ３トランジスタ構造を提供している。データトランジスタの基板領域は、図４に示すように共通のＰ基板であってもよく、或いは、図５に示すように隔離されたＰウェルであってもよい。図３、図４及び図５の各々において、垂直の破線間の領域は１つのＮＶＭセルを示す。
【００１８】
図６は、３トランジスタＮＶＭセルを組み込むＮＶＭセルアレイの一実施例を示す。図６のＮＶＭセルアレイアーキテクチャにおいて、アレイの行は、分離されたＶｅ電極及びＶｃ電極を有し、行毎プログラミング方法を可能にしている。
【００１９】
プログラミングシーケンスの間、以下に更に述べるように（「プログラムシーケンス」参照）、プログラムするよう選択された行のＶｅ電極及びＶｃ電極が、０Ｖからそれぞれ所定の最大消去電圧Ｖｅｍａｘ及び所定の最大制御電圧Ｖｃｍａｘまでランプされ、Ｂ１電極又はＢ２電極或いはその両方が０Ｖに設定される。プログラムされないよう選択された行（禁止プログラム）に対し、Ｖｅ電極及びＶｃ電極は、０Ｖからそれぞれ所定の最大消去電圧Ｖｅｍａｘ及び所定の最大制御電圧Ｖｃｍａｘまでランプアップされ、Ｂ１電極又はＢ２電極或いはその両方が禁止電圧ＶＮに設定される。選択されない行のＶｅ電極及びＶｃ電極は０Ｖのままである。このため、選択されない行のＮＶＭセルは、Ｂ１電極及びＢ２電極の電圧値とは独立して、プログラムされないか又は消去状態から妨害されない。これにより、ＮＶＭアレイ内のＢ１及びＢ２電極にパスゲートトランジスタの必要性がなくなり、そのため、アレイのサイズが小さく保たれる。Ｖｅｍａｘ及びＶｃｍａｘ電圧レベルは、消去シーケンス（下記「消去コンディション」参照）及びプログラミングシーケンス後、プログラムされたセルのフローティングゲート電圧がＶＦＧ１であり、プログラムされないセルのフローティングゲート電圧がＶＦＧ２であり、ここで、ＶＦＧ１及びＶＦＧ２は０Ｖより低く、ＶＦＧ１はＶＦＧ２より小さくなる（例えば、ＶＦＧ１＝−４Ｖ及びＶＦＧ２＝ＩＶである）ように選択される。
【００２０】
読み出しシーケンスの間、以下に更に述べるように（「読み出しコンディション」参照）、選択されない行のＶｅ電極及びＶｃ電極は０Ｖに設定され、読み出されるよう選択された行のＶｅ電極及びＶｃ電極は、所定の最大読み出し電圧Ｖｒｍａｘに設定されて、Ｖｒｍａｘ＋ＶＦＧ１が０Ｖより低く、Ｖｒｍａｘ＋ＶＦＧ２が０Ｖより高くなるようにする（例えば、Ｖｒｍａｘ＋ＶＦＧ１＝−１Ｖであり、Ｖｒｍａｘ＋ＶＦＧ２＝＋２Ｖとなるように、Ｖｒｍａｘ＝３Ｖである）。また、アレイ内のＮＶＭセルの全てに対し、Ｂ１電極が０Ｖに設定され、Ｂ２電極が、Ｂ１電極とＢ２電極との間の電圧差が、読み出しが可能となるのに充分である一方、プログラムされるセルを妨害しないように正の電圧（例えば、約１Ｖ）に、又はその逆に設定される。そのため、この読み出しコンディションにおいて、選択されない行からのＮＶＭセルの全てはゼロ電流出力を与え、読み出されるよう選択された行からのプログラムされないセルはノンゼロ電流出力を与える。
【００２１】
このＮＶＭセル及びＮＶＭセルアレイは、米国特許第７，１６４，６０６号に関連して上述した逆ファウラー・ノルドハイム・トンネルリング・プログラミング方法の利点を保持している。
【００２２】
図２から図６を参照し、アレイ行内の図２のＮＶＭセル２００のためのプログラム、消去、及び読み出しシーケンスの概要は下記の通りである。
【００２３】
プログラムシーケンス
１．全ての電極を０Ｖに設定する。
２．プログラムされるよう選択された行に対し、Ｂ１電極を０Ｖに且つＢ２電極をフローティングに、又はＢ２電極を０Ｖに且つＢ１電極をフローティングに、或いはその両方の電極を０Ｖに設定し、その後、選択された行のＶｃ電極を０ＶからＶｃｍａｘまで、及び選択された行のＶｅ電極を０ＶからＶｅｍａｘまでランプアップさせ、それを所定のプログラム時間Ｔｐｒｏｇの間保つ。（米国特許番号第７，１６４，６０６号に開示された全ＰＭＯＳ４トランジスタＮＶＭセルのプログラミングシーケンスと比べると、Ｖｅ電極は、ここでは、隔離されたＰウェルとＮウェルの間に形成されるＰＮダイオードを順方向バイアスすることを防ぐため、Ｖｃ電極と共にランプアップされる）。その後、選択された行のＶｃ電極をＶｃｍａｘから０Ｖまで、及び選択された行のＶｅ電極をＶｅｍａｘから０Ｖまでランプダウンする。選択された行のＶｐｗ電極は０Ｖに設定される。
３．プログラムされないよう選択された行（禁止プログラム）に対し、Ｂ１電極を禁止電圧ＶＮに且つＢ２電極をフローティングに、又はＢ２電極を禁止電圧ＶＮに且つＢ１電極をフローティングに、又は両方の電極を禁止電圧ＶＮに設定し、その後、選択された行のＶｃ電極を０ＶからＶｃｍａｘまで、及び選択された行のＶｅ電極を０ＶからＶｅｍａｘまでランプアップさせ、これらの電圧を所定のプログラム時間Ｔｐｒｏｇの間保つ（米国特許番号第７，１６４，６０６号に開示された全ＰＭＯＳ４トランジスタＮＶＭセルプログラミングシーケンスと比べると、Ｖｅ電極は、ここでは、隔離されたＰウェルとＮウェルの間に形成されるＰＮダイオードを順方向バイアスすることを防ぐため、Ｖｃ電極と共にランプアップされる。図４及び５参照）。その後、選択された行のＶｃ電極をＶｃｍａｘから０Ｖまで、及び選択された行のＶｅ電極をＶｅｍａｘから０Ｖまでランプダウンする。選択された行のＶｐｗ電極は０Ｖに設定される。
４．選択されない行に対し、これらの行のＶｃ及びＶｅ電極を０Ｖに、Ｂ１電極を０Ｖ又は禁止電圧ＶＮに、又はＢ２電極を０Ｖ又は禁止電圧ＶＮに維持する。
５．電圧ＶＮを有する全ての電極を０Ｖに戻す。
この後、プログラミングシーケンスが完了し、ここで、選択された行内のプログラムされるセルはプログラムされており、選択された行内のプログラムされないセル（禁止プログラム）はプログラムされておらず、一方、選択されない行内のプログラムされないセルは、プログラムされておらず、妨害されない状態にある。
【００２４】
消去コンディション
Ｖｅ電極を０Ｖから最大消去電圧Ｖｅｍａｘまでランプアップし、それを予め定義された消去時間Ｔｅｒａｓｅの間保ち、Ｖｅ電極を最大消去電圧Ｖｅｍａｘから０Ｖまでランプダウンする。全ての他のセル電極は０Ｖに設定される。
【００２５】
読み出しコンディション
Ｂ１電極を０Ｖに且つＢ２電極を約１Ｖの電圧差に（例えば、セル電流を読み出し得るのに充分である一方、プログラムされたセルを妨害しないようにする電圧）、又はその逆に設定する。読み出されるよう選択された行のＶｃ電極及びＶｅ電極を最大読み出し電圧Ｖｒｍａｘに設定し、選択されない行のＶｃ電極及びＶｅ電極を０Ｖに設定する。全ての他の電極は０Ｖに設定される。
【００２６】
プログラム、消去、及び読み出しオペレーションに用いられる電圧レベルは、ＮＶＭセル２００のＮＭＯＳ及びＰＭＯＳデバイス内に用いられるゲート酸化物の厚みに依存することが当業者には理解されよう。例えば、ゲート酸化物の厚みが６０〜８０Åの場合、ＶＮ≒３．３Ｖ、Ｖｃｍａｘ＝Ｖｅｍａｘ≒１０Ｖ、Ｔｐｒｏｇ＝Ｔｅｒａｓｅ≒２０〜５０ミリ秒である。ゲート酸化物の厚みが１２０Åの場合、ＶＮ≒５．０Ｖ、Ｖｃｍａｘ＝Ｖｅｍａｘ≒１６Ｖ、Ｔｐｒｏｇ＝Ｔｅｒａｓｅ≒２０〜５０ミリ秒である。
【００２７】
上述の特定の実施例は例として提供されたものであり、当業者であれば、添付の特許請求の範囲及びその均等物に示される範囲から逸脱することなく、他の改変も想起するであろうことを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2013536538.tif 000009
2013536538.tif 000010
2013536538.tif 000011