(57)【要約】【課題】トリミング時にフューズが完全に切断されないことに起因するデバイスの収率低下を改善することを課題とする。【解決手段】本発明の第１の態様においては、例えばＮ型ポリシリコンであるＮ型半導体と、Ｎ型半導体に隣接した例えばＰ型ポリシリコンであるＰ型半導体とを備えるフューズを提供する。上記において、Ｐ型半導体は、Ｎ型半導体の両側に設けられて、Ｎ型半導体とＰ型半導体によりＰＮＰ接合構造を形成してもよい。また、Ｎ型半導体は、Ｐ型半導体の両側に設けられて、Ｎ型半導体と前記Ｐ型半導体によりＮＰＮ接合構造を形成してもよい。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｎ型半導体と、前記Ｎ型半導体に隣接したＰ型半導体とを備える、
フューズ。
【請求項２】
前記Ｐ型半導体は、前記Ｎ型半導体の両側に設けられて、前記Ｎ型半導体と前記Ｐ型半導体によりＰＮＰ接合構造を形成する、
請求項１に記載のフューズ。
【請求項３】
前記Ｎ型半導体は、前記Ｐ型半導体の両側に設けられて、前記Ｎ型半導体と前記Ｐ型半導体によりＮＰＮ接合構造を形成する、
請求項１に記載のフューズ。
【請求項４】
前記Ｎ型半導体はＮ型ポリシリコンであり、
前記Ｐ型半導体はＰ型ポリシリコンである請求項１から３のいずれか１項に記載のフューズ。
【請求項５】
前記Ｎ型半導体及び前記Ｐ型半導体上に形成されたシリサイド層をさらに備える請求項１から４のいずれか１項に記載のフューズ。
【請求項６】
基板と、
前記基板上に形成される絶縁層とをさらに備え、
前記Ｎ型半導体及び前記Ｐ型半導体は、前記絶縁層上に形成される、
請求項１から５のいずれか１項に記載のフューズ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フューズに関する。
【背景技術】
【０００２】
ポリシリコンを用いたフューズが知られている（例えば、特許文献１参照）。図１０に従来のフューズ６０及びその等価回路を示す。フューズ６０は、シリコン基板６０２、絶縁層６０６、シリサイド層６５０及びポリシリコン６１０を備える。
特許文献１  特開平７−２７３２０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ここで、製造時に生じた欠陥等により端子６２４から端子６３４に十分なトリミング電流が流れない場合、シリサイド層６５０のみ切断され、ポリシリコン６１０が完全に切断されずに意図しない配線として残存する場合があり、デバイスの収率が低下する原因となる。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、Ｎ型半導体と、Ｎ型半導体に隣接したＰ型半導体とを備えるフューズを提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本実施形態のフューズ１０を示す。
【図２】本実施形態の第１変形例に係るフューズ２０を示す。
【図３】本実施形態の第２変形例に係るフューズ３０を示す。
【図４】本実施形態の第３変形例に係るフューズ４０を示す。
【図５】本実施形態のフューズ１０の製造方法に係るフローを示す。
【図６】本実施形態のフューズの製造方法の一例のフローを示す。
【図７】本実施形態におけるフューズの製造方法の一例を示す。
【図８】本実施形態におけるフューズの製造方法の一例を示す。
【図９】本実施形態におけるフューズの製造方法の一例を示す。
【図１０】従来のフューズ６０を示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本実施形態のフューズ１０を示す。図１（ａ）は、フューズ１０の構造を示す。本実施形態に係るフューズ１０は、トリミング時の生切れが生じる可能性がある場合においても、デバイスの信頼性を向上させる。フューズ１０は、基板１０２、絶縁層１０６、半導体層１１０、第１端子１２２、配線コンタクト１２４、第２端子１３２、配線コンタクト１３４、及び、シリサイド層１５０を備える。
【０００９】
基板１０２は、フューズ１０の他の要素を搭載する。基板１０２は、半導体又は絶縁体により構成されてよい。基板１０２に半導体を用いる場合、シリコン又はゲルマニウム等の単元素半導体、若しくは、ガリウム・ヒ素（ＧａＡｓ）、又は、インジウム・リン（ＩｎＰ）等の化合物半導体を用いてよい。また、基板１０２に絶縁体を用いる場合、酸化シリコン又はサファイア等の酸化アルミニウムを用いてよい。一例として、基板１０２は、Ｎ型又はＰ型のドーパントを有するシリコン基板又はアモルファスシリコン基板であってよい。
【００１０】
絶縁層１０６は、基板１０２に形成され、基板１０２と半導体層１１０とを絶縁する。絶縁層１０６は、例えば、シリコン基板である基板１０２の略全体表面を覆うシリコン酸化膜であってよい。絶縁層１０６は、シリコン酸化膜等によるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有してもよい。基板１０２に絶縁体を用いる場合、フューズ１０は絶縁層１０６を備えなくてもよい。
【００１１】
半導体層１１０は、絶縁層１０６上に形成されて、電圧又は電流ストレスが印加された場合に溶融して切断される。半導体層１１０は、互いに接するＰ型半導体１１２及びＮ型半導体１１４を有する。
【００１２】
Ｐ型半導体１１２は、Ｐ型化された単元素半導体又は化合物半導体であり、例えば、Ｐ型ポリシリコン、Ｐ型アモルファスシリコン、又は、Ｐ型シリコンカーバイドであってよい。Ｎ型半導体１１４は、Ｐ型半導体１１２に隣接して設けられた、Ｎ型化された単元素半導体又は化合物半導体であり、例えば、Ｎ型ポリシリコン、Ｎ型アモルファスシリコン、又は、Ｎ型シリコンカーバイドであってよい。
【００１３】
一例として、シリコンを含む半導体層１１０は、酸化シリコン膜を含む絶縁層１０６と共にＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を形成してもよい。また、別の一例として、シリコンを含む半導体層１１０は、サファイアを含む絶縁層１０６（又は基板１０２）と共にＳＯＳ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｓａｐｐｈｉｒｅ）構造を形成してもよい。
【００１４】
第１端子１２２は、導電性材料で形成され、半導体層１１０に電圧又は電流を供給する。第１端子１２２は、例えば、金属配線であってよい。配線コンタクト１２４は、半導体層１１０と第１端子１２２との間に形成され、第１端子１２２からの電圧又は電流を半導体層１１０に供給する。配線コンタクト１２４は、導電性材料で形成され、例えば、金属を含んでよい。
【００１５】
第２端子１３２は、導電性材料で形成され、半導体層１１０からの電圧又は電流が入力される。第２端子１３２は、例えば、金属配線であってよい。配線コンタクト１３４は、半導体層１１０と第２端子１３２との間に形成され、半導体層１１０からの電圧又は電流を第２端子１３２に供給する。配線コンタクト１３４は、導電性材料で形成され、例えば、金属を含んでよい。
【００１６】
シリサイド層１５０は、Ｐ型半導体１１２及びＮ型半導体１１４上に形成され、電圧又は電流ストレスが印加された場合に半導体層１１０と共に溶融して切断される。シリサイド層１５０は、例えば、金属シリサイド堆積物である。
【００１７】
図１（ｂ）は、図１（ａ）に係るフューズ１０の等価回路を示す。図示するように、フューズ１０は、第１端子１２２及び第２端子１３２との間に、Ｐ型半導体１１２の抵抗成分、Ｎ型半導体１１４の抵抗成分、及び、ダイオード１１８を含む電流経路と、シリサイド層１５０による抵抗成分を含む電流経路を有する。
【００１８】
フューズ１０のトリミング時に、第１端子１２２及び第２端子１３２間に電圧を印加すると、電流の大部分は抵抗が比較的小さいシリサイド層１５０を含む電流経路側を通過する。この結果、シリサイド層１５０が発熱して半導体層１１０に伝熱し、シリサイド層１５０と半導体層１１０とが共に溶融して切断する。
【００１９】
ここで、トリミング電流が小さい場合、シリサイド層１５０に生じる熱が小さくなり、シリサイド層１５０のみが切断して半導体層１１０が完全に切断されずに残ることがある。この場合でも、半導体層１１０による形成されるダイオード１１８のＮＰ接合が、第２端子１３２から第１端子１２２側への電流に対し疑似高抵抗として機能するので、実質的に半導体層１１０が切断された場合と同様の結果を得ることができる。
【００２０】
図２は、本実施形態の第１変形例に係るフューズ２０を示す。図２（ａ）は、フューズ２０の構造を示す。本変形例において、半導体層１１０は、更にＰ型半導体１１６を有し、Ｐ型半導体１１２及びＰ型半導体１１６は、Ｎ型半導体１１４の両側に設けられている。これにより、Ｐ型半導体１１２、Ｎ型半導体１１４及びＰ型半導体１１６はＰＮＰ接合構造を形成する。ここで、変形例の説明において、本実施形態と同様の要素については同一の符号を付して説明を省略することがある。
【００２１】
図２（ｂ）は、図２（ａ）に係るフューズ２０の等価回路を示す。図示するように、フューズ２０は、半導体層１１０中の電流経路内に、Ｐ型半導体１１６による抵抗成分、Ｎ型半導体１１４とＰ型半導体１１６とにより形成されるダイオード１１９、Ｎ型半導体１１４による抵抗成分、Ｎ型半導体１１４とＰ型半導体１１２とにより形成されるダイオード１１８、Ｐ型半導体１１２による抵抗成分を有する。
【００２２】
したがって、フューズ２０によると、トリミング時にシリサイド層１５０のみが切断して半導体層１１０が切断されずに残る場合でも、半導体層１１０による形成されるダイオード１１８及びダイオード１１９が、第２端子１３２からの電流及び第１端子１２２からの電流に対しそれぞれ疑似高抵抗として機能するので、実質的に半導体層１１０が切断された場合と同様の結果を得ることができる。
【００２３】
また、ダイオード１１８及びダイオード１１９により擬似バイポーラが形成されるので、半導体層１１０は、ダイオード１１８及びダイオード１１９のそれぞれの逆方向ポテンシャルバリアを超える電圧が印加されない限り電流を流さない。このため、シリサイド層１５０が切断した後、ダイオード１１８及びダイオード１１９はＥＳＤ電流が流れるのを抑制する。このため、フューズ切断後のフューズ２０はＥＳＤ電流に対する耐性が向上し、ＥＳＤ保護回路から離れた場所に実装された場合でも破壊される可能性が低くなる。
【００２４】
図３は、本実施形態の第２変形例に係るフューズ３０を示す。図３（ａ）は、フューズ３０の構造を示す。本変形例において、半導体層１１０は、フューズ２０におけるＰ型半導体１１６の代わりにＮ型半導体１２０を有し、Ｎ型半導体１１４及びＮ型半導体１２０は、Ｐ型半導体１１２の両側に設けられる。これにより、Ｎ型半導体１１４、Ｐ型半導体１１２、及びＮ型半導体１２０は、ＮＰＮ接合構造を形成する。
【００２５】
図３（ｂ）は、図３（ａ）に係るフューズ３０の等価回路を示す。図示するように、フューズ３０は、半導体層１１０中の電流経路内に、Ｎ型半導体１２０による抵抗成分、Ｎ型半導体１２０とＰ型半導体１１２とにより形成されるダイオード１２１、Ｐ型半導体１１２による抵抗成分、Ｐ型半導体１１２とＮ型半導体１１４とにより形成されるダイオード１１８、Ｎ型半導体１１４による抵抗成分を有する。
【００２６】
従って、フューズ３０によると、トリミング時にシリサイド層１５０のみが溶融、切断して半導体層１１０が切断されずに残る場合でも、半導体層１１０による形成されるダイオード１１８及びダイオード１２１が、第２端子１３２からの電流及び第１端子１２２からの電流に対しそれぞれ疑似高抵抗として機能するので、実質的に半導体層１１０が切断された場合と同様の結果を得ることができる。
【００２７】
また、トリミング後のフューズ３０は、フューズ２０と同様に、ダイオード１１８及びダイオード１２１により擬似バイポーラを形成し、高いＥＳＤ耐性を有する。フューズこのため、フューズ切断後のフューズ３０はＥＳＤ電流に対する耐性が向上し、ＥＳＤ保護回路から離れた場所に実装された場合でも破壊される可能性が低くなる。
【００２８】
図４は、本実施形態の第３変形例に係るフューズ４０を示す。図４（ａ）は、フューズ４０の構造を示す。本変形例において、フューズ４０は、Ｐ型半導体１１２及びＮ型半導体１１４上にシリサイド層１５０を備えない点でフューズ１０と異なる。
【００２９】
図４（ｂ）は、図４（ａ）に係るフューズ４０の等価回路を示す。図４（ｂ）に示すように、フューズ４０内には、Ｐ型半導体１１２及びＮ型半導体１１４による抵抗成分と、Ｐ型半導体１１２及びＮ型半導体１１４の接合面に形成されるダイオード１１８とを有する。
【００３０】
フューズ４０は、第２端子１３２側が高電位側、第１端子１２２側が低電位側に接続され、初期状態においてダイオード１１８のＮＰ接合により高抵抗状態となる。ここで、フューズ４０に対して、第２端子１３２から第１端子１２２側に向けてＮＰ接合のポテンシャルバリアを超える電圧を印加すると、逆バイアス電流が流れる。この結果、Ｐ型半導体１１２及びＮ型半導体１１４のＮＰ接合部分が発熱、融解して、逆バイアス電流に対して低抵抗状態となる。このように、本変形例のフューズ４０は、高抵抗状態から低抵抗状態に変化するアンチ・フューズとして機能する。
【００３１】
ここで、フューズ４０は、更に別のＰ型半導体又はＮ型半導体を備えてよく、これにより、フューズ２０又はフューズ３０と同様に、半導体層１１０内にＰＮＰ接合又はＮＰＮ接合を有してよい。
【００３２】
図５〜９に本実施形態におけるフューズの製造方法の一例を示す。図５は、本実施形態のフューズの製造方法のフローを示す。
【００３３】
まず、Ｓ１１０において、絶縁層１０６上に形成された半導体層１０８のＰ型化処理を行う。例えば、図６に示すように、まず、基板１０２、絶縁層１０６、及び半導体層１０８がこの順番に積層された半導体基板を用意する。一例として、半導体基板は、基板１０２としてポリシリコン基板、絶縁層１０６としてシリコン酸化膜、半導体層１０８としてポリシリコンを有するＳＯＩ基板であってよい。
【００３４】
ここで半導体層１０８にＰ型ドーパントを注入してＰ型化してＰ型半導体１１２を形成する。例えば、図７に示すように、ポリシリコンである半導体層１０８に対してイオン注入法によりＡｌ又はＢ等のＰ型ドーパントを注入して、Ｐ型半導体１１２としてＰ型ポリシリコンを形成する。
【００３５】
次にＳ１２０において、Ｓ１１０でＰ型化したＰ型半導体１１２の一部をＮ型化する。例えば、図８に示すように、Ｐ型半導体１１２上の一部の領域にインプラント保護膜１４０を形成する。一例として、Ｐ型半導体１１２の上にインプラント保護膜１４０としてフォトレジスト材料を成膜し、フォトリソグラフィによりＰ型半導体１１２上の一部のみにインプラント保護膜１４０を残すようにパターニングにする。
【００３６】
ここで、Ｐ型半導体１１２に対してＮ型ドーパントを注入してＮ型化する。例えば、Ｐ型ポリシリコン等のＰ型半導体１１２に対してイオン注入法によりＮ又はＰ等のＮ型ドーパントを注入して、Ｐ型半導体１１２のうちインプラント保護膜１４０が設けられていない部分をＮ型ポリシリコン等のＮ型半導体１１４とする。
【００３７】
図８においては、Ｐ型半導体１１２の片側の一方をＮ型化してＮ型半導体１１４を形成したが、Ｐ型半導体１１２の両側を挟むようにＮ側化してＮＰＮ接合構造を形成してもよく、Ｐ型半導体１１２の中央部をＮ側化してＰＮＰ接合構造を形成してもよい。
【００３８】
次にＳ１３０において、図９に示すように、Ｐ型半導体１１２及びＮ型半導体１１４の上にシリサイド層１５０を形成する。例えば、Ｐ型半導体１１２及びＮ型半導体１１４の上にスパッタリングに金属膜を形成し、その後、加熱処理することによりシリサイド層１５０を形成してよい。第３変形例に係るフューズ４０を製造する場合、Ｓ１３０の処理は省略してよい。
【００３９】
次にＳ１４０において、配線形成技術により、シリサイド層１５０上に、第１端子１２２、配線コンタクト１２４、第２端子１３２、及び、配線コンタクト１３４を形成する。このようにＳ１１０〜Ｓ１４０の段階を実施することにより、本実施形態のフューズ２０〜４０を製造することができる。
【００４０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４１】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００４２】
１０  フューズ
２０  フューズ
３０  フューズ
４０  フューズ
６０  フューズ
１０２  基板
１０６  絶縁層
１０８  半導体層
１１０  半導体層
１１２  Ｐ型半導体
１１４  Ｎ型半導体
１１６  Ｐ型半導体
１１８  ダイオード
１１９  ダイオード
１２０  Ｎ型半導体
１２１  ダイオード
１２２  第１端子
１２４  配線コンタクト
１３２  第２端子
１３４  配線コンタクト
１４０  インプラント保護膜
１５０  シリサイド層
６０２  シリコン基板
６０６  絶縁層
６１０  ポリシリコン
６２４  端子
６３４  端子
６５０  シリサイド層
【図１】
2015012260.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015012260.tif 000009
【図８】
2015012260.tif 000010
【図９】
2015012260.tif 000011
【図１０】
2015012260.tif 000012