(57)【要約】  本発明は、送信するための搬送波信号及び／又は受信するためのチャネル周波数を有する信号として使用するための出力信号３を生成するように構成された周波数シンセサイザ２を備える送受信機１であって、この周波数シンセサイザが、サブサンプリングベースの周波数ロックループの周波数シンセサイザである送受信機１に関する。ＦＬＬとサブサンプリングを組み合わせることにより、閉ループ応答がＰＬＬと同様であるが、整定時間が改善され、サンプリングプロセスによる量子化雑音の高周波成分の抑制が改善された、サブサンプリングベースのロックループを得ることが可能になる。本発明により、非サブサンプリングのＰＬＬベースの周波数シンセサイザと比較して、消費電力、ロック特性、設計最適化の諸特性のうち少なくとも１つに関して特性が改善された周波数シンセサイザを得ることが可能になる。
2013523042.tif 000002
【特許請求の範囲】
【請求項１】
送信するための搬送波信号及び／又は受信するためのチャネル周波数を有する信号として使用するための出力信号（３）を生成するように構成された周波数シンセサイザ（２）を備える送受信機（１）であって、前記周波数シンセサイザが、サブサンプリングベースの周波数ロックループの周波数シンセサイザであることを特徴とする、送受信機。
【請求項２】
周波数ロックループの周波数シンセサイザ（２）が、
基準周波数信号ｆｒｅｆ及び可変周波数信号を受信し、周波数の差の出力信号を生成するように構成された周波数検出器ユニット（４）であって、前記差の出力信号が、前記基準周波数信号ｆｒｅｆに関連する周波数値と、前記可変周波数信号に関連する周波数値との間の差の関数である、周波数検出器ユニットと、
前記周波数の差の出力信号を、周波数の差のアナログ信号に変換するように構成されたデジタルアナログ変換器（５）と、
前記周波数の差のアナログ出力信号を受信するように構成され、所定の周波数を超えるいかなる信号成分をも減衰させて平滑化された制御信号を提供するように構成されたループフィルタユニット（６）と、
前記平滑化された制御信号を受信し、周波数が前記平滑化された制御信号の関数である出力信号を生成するように構成された電圧制御発振器ユニット（７）と、
所定のサンプリング周波数ｆｓａｍｐｌｉｎｇで前記出力信号をアンダーサンプリングして、前記周波数検出器ユニット（４）に入力する前記可変周波数の信号を得るように構成されるサンプリングユニット（８）であって、前記可変周波数の信号がＰビットのデジタル信号であり、Ｐが８よりも小さい正の整数であるサンプリングユニットと
を備えることを特徴とする、請求項１に記載の送受信機。
【請求項３】
Ｐ＝１である、請求項２に記載の送受信機。
【請求項４】
基準周波数信号ｆｒｅｆが調整可能な一定のＭビット値であり、前記一定のＭビット値が周波数シンセサイザの出力信号の平均周波数を決定し、周波数検出器ユニット（４）が、
可変周波数の信号を、その値が前記可変周波数の信号の周波数を表すデジタル信号に変換するように構成された周波数変換ユニット（１０）と、
前記基準周波数信号ｆｒｅｆと前記デジタル信号を合成して、周波数の差信号を得るように構成された信号合成ユニット（１１）と
を備える、請求項２に記載の送受信機。
【請求項５】
基準周波数信号が調整可能な一定のＭビット値であり、前記一定のＭビット値が周波数シンセサイザの出力信号の平均周波数を決定し、周波数検出器ユニット（４）が、
可変周波数の信号を、前記可変周波数の信号の周波数を示す平均周波数を有するデジタル信号に変換するように構成された周波数変換ユニット（１０）と、
前記基準周波数信号ｆｒｅｆと前記デジタル信号を合成して、中間周波数の差信号を得るように構成された信号合成ユニット（１１）と、
前記中間周波数の差信号を受信し、所定の周波数を下回る信号成分を増幅して、前記周波数の差の出力信号を得るように構成された低周波利得ユニット（１２）と
を備える、請求項２に記載の送受信機。
【請求項６】
低周波利得ユニット（１２）が、
中間周波数の差信号を受信するための入力（１３）と、
前記中間周波数の差信号に積分器機能を実行し、積分された信号を提供するための積分器ユニット（１５）と、
前記積分された信号に所定の値を乗算して、乗算された信号を得るように構成された乗算ユニット（１６）と、
中間周波数の差信号と前記乗算された信号を合成して、前記周波数の差の出力信号を得るように構成された信号合成ユニット（１７）と
を備えることを特徴とする、請求項５に記載の送受信機。
【請求項７】
送受信機が、第１のモードと第２のモードの間で切り替わるよう低周波利得ユニットに命令するモード制御信号を生成するように構成された制御ユニット（９）をさらに備え、前記第１のモードでは、前記低周波利得ユニットが中間周波数の差信号に積分機能を実行するように構成され、前記第２のモードでは、前記低周波利得ユニットが積分機能を停止するように構成される、請求項６に記載の送受信機。
【請求項８】
制御ユニット（９）は、低周波利得ユニット（１２）が第２のモードに切り替わった後の所定の時刻において、前記低周波利得ユニットを第１のモードに切り替えるように構成される、請求項７に記載の送受信機。
【請求項９】
周波数変換ユニット（１０）が、可変周波数信号での各ゼロ交差において固定長のパルスを生成するように構成される、請求項４〜８のいずれかに記載の送受信機。
【請求項１０】
デジタルアナログ変換器が、デルタシグマ変調器である、請求項２に記載の送受信機。
【請求項１１】
送受信機が、ＩＥＥＥ８０２．１５．４に準拠した送受信機である、請求項２に記載の送受信機。
【請求項１２】
請求項２〜１０のいずれかに記載の周波数ロックループシンセサイザの全ての技術的特徴を備える周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は送受信機に関し、より詳細には低消費電力の送受信機、より具体的にはＩＥＥＥ８０２．１５．４に準拠した送受信機に関する。本発明はさらに、送受信機で使用するための周波数シンセサイザに関し、より詳細には低消費電力の周波数シンセサイザ、より具体的にはＩＥＥＥ８０２．１５．４に準拠した送受信機で使用するための周波数シンセサイザに関する。
【背景技術】
【０００２】
無線周波数（ＲＦ）送信機など既知のＲＦ通信装置で利用されている周波数シンセサイザは、フェーズロックループ内で互いに接続された電圧制御発振器と基準発振器を備えている。電圧制御発振器すなわちＶＣＯは、制御入力に供給される電圧によって発振周波数が制御されるように設計された電子発振器である。発振の周波数ｆＶＣＯは、印加されたＤＣ電圧に依存する。ＶＣＯの周波数は、１／Ｎ分周器によって分周されて、基準周波数ｆｒｅｆに相当する周波数になる。位相検出器ＰＤが、基準周波数の位相と、１／Ｎ分周器からの分周されたＶＣＯ周波数の位相とを比較する。位相差が生じると、結果として、位相検出器の出力に位相誤差信号が生じる。通常、この誤差信号は、位相の差に等しい持続時間を有する正又は負の電流パルスであり、電流の方向は誤差の方向に依存する。位相誤差の電流への変換は、位相検出器ＰＤの内部で実行される。この変換はチャージポンプを用いて実行されるが、その名の通り、ループフィルタにまで電荷を汲み上げて供給する。このループフィルタは、位相誤差を表す電流をローパスフィルタリングして、平均位相誤差を得て、この位相誤差がＶＣＯの制御入力にフィードバックされる。このループは、負帰還ループである。ＶＣＯの周波数がドリフトすると、誤差信号が増大／減少し、ＶＣＯ周波数を逆方向に駆動して誤差を低減させる。したがって、ＶＣＯ出力は、位相検出器ＰＤのもう一方の入力において基準周波数にロックされる。
【０００３】
実際の設計態様は、周波数シンセサイザがチャネルからチャネルに切り替わることのできる時間量、最初にスイッチオンするときにロックするまでの時間、及びどの程度の雑音がＶＣＯ出力に存在するかに関係する。これら全てが、システムのループフィルタの機能であり、このループフィルタは通常、位相比較器の出力とＶＣＯの入力との間に配置されたローパスフィルタである。通常、位相比較器の出力は、短いエラーパルスの形であるが、ＶＣＯの入力は、雑音のない滑らかなＤＣ電圧でなければならない。この信号に雑音が乗ると、必然的に、ＶＣＯの周波数変調を引き起こす。フィルタリングを強くすると、変化へのＶＣＯの応答が遅くなり、ドリフトが生じ、応答時間が遅くなるが、フィルタリングを軽くすると、雑音が発生し、高調波による他の問題が生じることになる。したがって、フィルタの設計は、システムの性能にとって重要である。米国特許第６６１４８６９号明細書には、ＰＬＬベースの周波数シンセサイザが開示されている。ＶＣＯの出力は、ＶＣＯ信号の周波数よりも実質的に低いサンプリング周波数でサンプリングされる。しかし、サンプリングにより、量子化雑音及び位相雑音がループ内に生じ、この雑音が依然としてＶＣＯの入力で見られ、結果として、ＶＣＯの出力信号は、その周波数が送受信機で使用するには全体として十分に安定ではなくなる。
【０００４】
米国特許第７２７９９８８号明細書には、デジタル周波数ロックループ及びフェーズロックループの周波数シンセサイザが開示されている。第１の状態では、周波数フェーズロックループは、初期の周波数捕捉において、周波数ロックループ（ＦＬＬ）モードで動作する。周波数フェーズロックループは、ＦＬＬモードでロックした後で、通常動作においてフェーズロックループ（ＰＬＬ）モードに移行する。シンセサイザは、デジタル制御発振器（ＤＣＯ）、及びＤＣＯの出力周波数で動作する２Ｍカウンタを備える。これらの構成部品は、かなり電力を消費する。
【０００５】
サブサンプリングによって電力消費を低減できることが一般に知られているが、量子化雑音が生じる。ＰＬＬでサブサンプリングを使用するとき、この量子化雑音が、位相周波数検出器（ＰＦＤ）を通り、ループフィルタでフィルタリングされ、次いでＶＣＯの制御入力に現れる。ＶＣＯが生成する信号は、量子化雑音を含んでいるので、雑音の多い周波数になる。ほとんどの場合、ＰＬＬのループフィルタは、帯域外の減衰がオクターブ当たり６ｄＢのロールオフである。安定性基準を満たすために、ＰＬＬは限定的なフィルタリングを可能にし、このフィルタリングはループの一部であり、ＰＬＬのループフィルタは、ほとんどの場合高い周波数では１次フィルタと考えることができる。ループ帯域幅を狭くすることによって、入力での量子化雑音を低減させることができる。しかし、これにより、送受信機の整定時間が増えることになる。
【０００６】
周波数シンセサイザはまた、周波数ロックループ（ＦＬＬ）を使用して構築することができる。一般には、例えば帯域内の位相雑音に対して雑音の欠点が存在することを主な理由として、これは行われない。送受信機で使用するためのＰＬＬの特性は、ＦＬＬの特性を上回っていると考えられる。周波数シンセサイザの実際の態様は、システムがチャネルからチャネルに切り替わることのできる時間量、最初にスイッチオンするときにロックするまでの時間、及びどの程度の雑音が出力に存在するかに関係する。これら全てが、システムのループフィルタの影響を受けるが、このループフィルタは、周波数比較器の出力とＶＣＯの入力との間に配置されたローパスフィルタである。通常、周波数比較器の出力は、短いエラーパルスの形であるが、ＶＣＯの入力は、雑音のない滑らかなＤＣ電圧でなければならない。（この信号に雑音が乗ると、必然的に、ＶＣＯの周波数変調を引き起こす。）
【０００７】
フィルタの遮断周波数が低いと、変化へのＶＣＯの応答が遅くなり、ＶＣＯの内部で生成される低周波位相雑音を制御しにくくなるが、遮断周波数が高くなると、位相比較器又は周波数比較器から多くの雑音が生じることになる。したがって、フィルタの設計は、システムの性能にとって重要である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第６６１４８６９号明細書
【特許文献２】米国特許第７２７９９８８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、消費電力、ロック特性、ループ帯域幅、設計最適化の諸特性のうち少なくとも１つに対して、改良された送受信機を提供することである。
【課題を解決するための手段】
【００１０】
本発明によれば、この目的は、請求項１の特徴を有する送受信機によって実現される。本発明を実行する有利な実施形態及びさらなる方式は、従属クレームに記載の手段によって実現することができる。
【００１１】
本発明によれば、送受信機は、送信するための搬送波信号及び／又は受信するためのチャネル周波数を有する信号として使用するための出力信号を生成するように構成された周波数シンセサイザを備えており、この周波数シンセサイザは、サブサンプリングベースの周波数ロックループの周波数シンセサイザである。
【００１２】
本発明は、周波数ロックループにより、制御ループの内部で生成される帯域外の周波数成分をより良好に抑制できるとの認識に基づいている。ループフィルタは、帯域外の減衰がオクターブ当たり１２ｄＢのロールオフの２次ループフィルタとすることができるが、ほとんどのＰＬＬのループフィルタは、帯域外の減衰がオクターブ当たり６ｄＢのロールオフである。帯域外周波数をより良好に減衰させると、ＶＣＯの出力信号をサブサンプリングすることができるようになるが、サブサンプリングなしのＰＬＬと比較して、同様のループ帯域幅及び同程度の帯域外雑音が実現可能である。サブサンプリングとＦＬＬの組合せを使用することにより、ループ帯域幅を拡大することなく、したがって送受信機のループ帯域幅及び整定時間を低減させることなく、消費電力を著しく低減させることもできる。ＦＬＬを使用する場合、閉ループローパス応答を得ることもでき、この応答は、帯域内周波数から帯域外周波数へと移行する際にごくわずかに異なるが、サンプリング回路によって生じる量子化雑音の高周波成分をはるかに良好に抑制する。
【００１３】
本発明の一実施形態によれば、周波数ロックループの周波数シンセサイザは、
−基準周波数信号ｆｒｅｆ及び可変周波数信号を受信し、周波数の差の出力信号を生成するように構成された周波数検出器ユニットであって、差の出力信号が、基準周波数信号ｆｒｅｆに関連する周波数値と、可変周波数信号に関連する周波数値との間の差の関数である、周波数検出器ユニットと、
−周波数の差の出力信号を、周波数の差のアナログ信号（analog frequency difference signal）に変換するように構成されたデジタルアナログ変換器と、
−周波数の差のアナログ出力信号を受信するように構成され、所定の周波数を超えるいかなる信号成分をも減衰させて平滑化された制御信号を提供するように構成されたアナログループフィルタユニットと、
−平滑化された制御信号を受信し、周波数が平滑化された制御信号の関数である出力信号を生成するように構成された電圧制御発振器ユニットと、
−所定のサンプリング周波数ｆｓａｍｐｌｉｎｇで出力信号をアンダーサンプリングして、周波数検出器ユニットに入力する可変周波数の信号を得るように構成されたサンプリングユニットであって、可変周波数の信号がＰビット（ここで、Ｐ＜８）のデジタル信号であるサンプリングユニットとを備える。
【００１４】
アナログループフィルタと電圧制御発振器を使用すると、特性が知られていてデジタルループフィルタとＤＣＯよりも高価でなく電力消費の少ない、標準の構成部品を使用することが可能になる。一実施形態では、Ｐ＝１である。この実施形態では２進サンプリング回路が使用され、この回路により消費電力をさらに下げることができる。
【００１５】
本発明の一実施形態では、基準周波数信号は調整可能な一定のＭビット値であり、この一定のＭビット値は周波数シンセサイザの出力信号の平均周波数を決定し、周波数検出器ユニットは、
−可変周波数の信号を、その平均値が可変周波数の信号の周波数を表すデジタル信号に変換するように構成された周波数変換ユニットと、
−基準周波数信号ｆｒｅｆとデジタル信号を合成して、周波数の差信号を得るように構成された信号合成ユニットとを備える。
【００１６】
別の実施形態では、周波数検出器ユニットはさらに、信号合成ユニットによって生成される周波数の差信号を受信し、所定の周波数を下回る任意の信号成分を増幅して周波数の差の出力信号を得るように構成された低周波利得ユニットを備える。
【００１７】
本発明の一実施形態では、低周波利得ユニットは、
−中間周波数の差信号を受信するための入力と、
−中間周波数の差信号 (intermediate difference signal)に積分器機能を実行し、積分された信号を提供するための積分器ユニットと、
−積分された信号に所定の値を乗算して、乗算された信号を得るように構成された乗算ユニットと、
−中間周波数の差信号と乗算された信号を合成して、周波数の差の出力信号を得るように構成された信号合成ユニットとを備える。
【００１８】
低周波利得ユニットは、ＦＬＬのループが、ＰＬＬに対応するステップ応答を有することになるという利点を有する。乗算ユニットが実行する増倍率は、低周波利得ユニットのフィルタ特性の遮断周波数、すなわち、低周波利得ユニットによる増幅が単位利得に等しくなるフィルタ応答のポイントを決定する。
【００１９】
本発明の一実施形態では、周波数変換ユニットは、可変周波数信号での各ゼロ交差において固定長のパルスを生成するように構成される。これは、ある周波数の信号を、前記周波数に対応する平均周波数を有する信号に変換するための、非常に効率的な回路である。ループフィルタの出力において、ループフィルタの減衰が帯域外の周波数で改善されると、周波数変換ユニットからのパルス信号は時が経つにつれて平均化される。
【００２０】
本発明の一実施形態では、送受信機は、第１のモードと第２のモードの間で切り替わるよう積分器ユニットに命令する制御信号を生成するように構成された制御ユニットを備え、第１のモードでは、積分器ユニットは差信号を積分するように構成され、第２のモードでは、積分器ユニットは積分を停止するように構成される。
【００２１】
これらの特徴により、送受信機は、整定時間が短いモード、及びＰＬＬの特性に近い特性を有するモードを有することが可能になる。
【００２２】
本発明の一実施形態では、デジタルアナログ変換器は、デルタシグマ変調器である。
【００２３】
本発明によるＦＦＬの低電力特性により、設計者は、ＩＥＥＥ８０２．１５．４に準拠した送受信機又はＺｉｇＢｅｅ装置などの低電力デジタル無線装置において、本発明を使用できるようになる。
【００２４】
この特許出願に記載されている様々な態様は、組み合わせてもよく、またそれぞれ分割特許出願において別々に考えてもよいことが明らかになろう。本発明の他の特徴及び利点は、一例として本発明の好ましい実施形態の様々な特徴を例示する添付図面と一緒になされる、以下の詳細な説明から明らかになろう。
【図面の簡単な説明】
【００２５】
各図面を参照しながら以下の説明に基づいて、本発明の上記その他の態様、特徴、及び利点を以下に説明する。各図面において、同じ参照番号は、同じ部品又は同等の部品を表す。
【図１】本発明による送受信機のブロック図である。
【図２】本発明によるＦＬＬのブロック図である。
【図３】本発明による周波数検出ユニットの一実施形態のブロック図である。
【図４】本発明による低周波利得ユニットのブロック図である。
【図５】ＰＬＬ、及び本発明によるＦＬＬの２つのモードのローパス応答を示す図である。
【図６】ＰＬＬ、及び本発明によるＦＬＬの２つのモードのインパルス応答を示す図である。
【図７】ＰＬＬ、及び本発明によるＦＬＬの第２のモードのオープンループ応答を示す図である。
【図８】ＰＬＬ、本発明によるＦＬＬの第１のモードのオープンループ応答、及び第１のモードでの低周波利得ユニットの周波数応答を示す図である。
【発明を実施するための形態】
【００２６】
図１には、本発明による送受信機のブロック図が示してある。送受信機１は、送信用の搬送波信号、並びに／又は、受信用及び制御ユニット９用のチャネル周波数を有する信号として使用するための出力信号３を生成するように構成された、サブサンプリングベースのＦＬＬ２を備える。制御ユニット９は、ＦＬＬ２に入力するための制御信号を生成するように構成される。制御信号は、ＦＬＬのモードを設定するためのモード信号、及びＦＬＬを設定するための他の所定のパラメータ、例えば、ＦＬＬ２の出力３における所望の搬送波周波数に関連した基準周波数信号を表すパラメータｆｒｅｆとすることもできる。本発明及び以下の説明によれば、用語「サブサンプリングベース」とは、周波数がｆｏｕｔである周波数シンセサイザの出力信号３を、サンプリング周波数ｆｓａｍｐｌｉｎｇでサンプリングユニットを用いてサンプリングして、時間離散信号を得ることを意味する。ここで、ｆｓａｍｐｌｉｎｇ＜＜ｆｏｕｔである。サブサンプリング又はアンダーサンプリングすることにより、周波数ｆｏｕｔが−ｆｓａｍｐｌｉｎｇ／２〜＋ｆｓａｍｐｌｉｎｇ／２の範囲の周波数にマッピングされる。サブサンプリングすることにより、電力を消費する周波数分割ユニット、又は周波数シンセサイザの出力信号のゼロ交差若しくはサイクルを数えるカウンタは、著しく消費エネルギーの少ないサンプリング回路で置き換えられる。ＩＥＥＥ８０２．１５．４に準拠した送受信機では、ｆｏｕｔの周波数は２．４ＧＨｚ帯の範囲にある。一実施形態では、１６ＭＨｚのサンプリング周波数を使用する。
【００２７】
図２には、本発明によるＦＬＬ２のブロック図が示してある。ＦＬＬはフィードバックループを備え、このフィードバックループは、以下の構成部品、すなわち、周波数検出ユニット４、デジタルアナログ変換器５、ループフィルタユニット６、電圧制御発振器ユニット７、及びサンプリングユニット８を有する。周波数検出器ユニット４は、基準周波数信号ｆｒｅｆを受信するための第１の入力、及び可変周波数の信号を受信するための第２の入力を備える。周波数検出器ユニット４は、基準周波数信号ｆｒｅｆに関連する周波数値と可変周波数信号に関連する周波数値との間の差の関数である周波数の差の出力信号を生成するように構成される。周波数の差の出力信号は、信号ｆｒｅｆで示される所望の基準周波数からの、周波数シンセサイザのサブサンプリングされた出力信号の周波数オフセットを示す誤差信号である。デジタルアナログ変換器５は、周波数の差信号を、周波数の差のアナログ信号に変換するように構成される。一実施形態では、デジタルアナログ変換器５は、デジタル領域での信号である周波数の差の出力信号を、周波数の差のアナログ信号に変換するためのデルタシグマ変調器（ＤＳＭ）を備える。一実施形態では、アナログデジタル変換器は、その入力部で受信したデジタル信号を、その出力部での電流に変換するように構成される。この実施形態では、ＤＳＭはチャージポンプを備え、電荷をループフィルタユニット６に汲み上げて供給することができる。
【００２８】
ループフィルタユニット６は、周波数の差のアナログ出力信号を受信して、平滑化された制御信号を提供するように構成される。ループフィルタユニット６は、抵抗器、キャパシタなどの電子構成部品を備えており、所定の周波数を超える任意の信号成分を減衰させるように構成される。このようにして、ループフィルタは、高周波成分を取り除くことによって周波数の差のアナログ信号を「平均化」し、その結果を、電圧制御発振器（ＶＣＯ）ユニット７の制御入力に供給する。ＶＣＯユニット７の制御入力に供給されるループフィルタの遮断周波数よりも高い周波数の信号成分は、ＶＣＯユニット７の出力における周波数雑音成分として処理されることになる。本発明によれば、ループフィルタユニット６は、帯域外の減衰がオクターブ当たり１２ｄＢのロールオフである２次ループフィルタであることが好ましい。
【００２９】
電圧制御発振器ユニット７は、平滑化された制御信号を受信し、周波数が平滑化された制御信号の関数である出力信号を生成するように構成される。
【００３０】
ＶＣＯユニット７の出力信号は、サンプリングユニット８に供給される。サンプリングユニット８は、所定のサンプリング周波数ｆｓａｍｐｌｉｎｇで出力信号をアンダーサンプリングして、周波数検出器ユニット４に入力する可変周波数の信号を得るように構成され、この可変周波数の信号はＰビットのデジタル信号であり、Ｐは８よりも小さい正の整数である。以下の説明で、Ｐ＝１である。前記の場合、サンプリングユニット８は、２進サンプリング回路であり、可変周波数の信号は、周波数が以下の式で計算できる２進信号である。すなわち、ｆｂｓ＝ｆＶＣＯ−ｆｓａｍｐｌｅ×ｒｏｕｎｄ（ｆＶＣＯ／ｆｓａｍｐｌｅ）であり、ここで、ｆｂｓは２進信号の周波数であり、ｆＶＣＯは出力信号の周波数であり、ｒｏｕｎｄ（ｘ）は、ｘをもっとも近い整数値に丸める。
【００３１】
図３には、周波数検出ユニット４の一実施形態のブロック図が示してある。この周波数検出ユニットは、周波数変換ユニット１０、信号合成ユニット１１、及び低周波利得ユニット１２を備える。この周波数変換ユニット１０は、可変周波数の信号を、その値が可変周波数の信号の周波数を表すデジタル信号に変換するように構成される。一実施形態では、周波数変換ユニットは、ワンショット回路又は単安定回路であり、普通これらは当業者に知られている。変換ユニットにより、各サンプルからの、周波数検出ユニット４の入力に供給される１ビットの信号の各エッジにより、結果として、周波数変換ユニット１０の出力信号において単一サンプリング期間が固定長の正のパルスが生じる。周波数変換ユニット１０の出力信号の平均値は、可変周波数信号の平均周波数に依存する。周波数変換ユニット１０の出力は、ＶＣＯ出力３をダウンサンプリングした周波数を表している。
【００３２】
信号合成ユニット１１は、周波数変換ユニット１０の出力信号とパラメータｆｒｅｆを合成するように構成される。パラメータｆｒｅｆは、この実装形態では、ＶＣＯ７の出力における所望の周波数に関連する一定値である。ＶＣＯ７の出力における各周波数は、関連する値を有する。基準周波数信号ｆｒｅｆは、調整可能な一定のＭビット値であり、この一定のＭビット値が、周波数シンセサイザの出力信号の平均周波数を決定する。したがって、周波数シンセサイザが、例えばＩＥＥＥ８０２．１５．４の所望の１６チャネルの周波数に同調できるように、制御装置は、各チャネル周波数について１つの値をもつ、１６値を有するメモリ（図示せず）を備える。図３において、信号合成ユニット１１は、一定のパラメータｆｒｅｆから周波数変換ユニット１０のＭビットの出力信号を減算して、所望の周波数とＶＣＯ７の出力における信号の周波数との間の周波数差をその平均値が示す中間周波数の差信号を得るように構成された、デジタルのＭビット減算器である。中間周波数の差信号は、低周波利得ユニット１２に供給されるＭ＋１ビットの信号である。
【００３３】
周波数変換ユニット１０が負パルスで信号を供給する場合、信号合成ユニット１１は、同じ機能性を提供するため、減算器の代わりに加算器とすることもできることが当業者には明らかである。
【００３４】
図４には、本発明による低周波利得ユニット１２の一実施形態のブロック図が示してある。低周波利得ユニット１２は、中間周波数の差信号を受信し、所定の周波数を下回る任意の信号成分を増幅して、周波数の差の出力信号を得るように構成される。低周波利得ユニット１２は、中間周波数の差信号を受信するための入力１３（図４には図示せず）と、中間周波数の差信号に積分器機能を実行し、積分された信号を提供するための積分器ユニット１５と、積分された信号に所定の値Ｋを乗算して、乗算された信号を得るように構成された乗算ユニット１６と、中間周波数の差信号と乗算された信号とを合成して、周波数の差の出力信号を得るように構成された信号合成ユニット１７とを備える。図４では、信号合成ユニット１７は加算器であるが、低周波利得ユニット１２のその他ユニットの実装形態、すなわちその特性に応じて、この信号合成ユニットは減算器とすることもできる。積分器ユニット１５は、最悪の状況においてオーバーフロー／アンダーフローすることなく、したがって、トランケーション、ラップアラウンド又は制限なしに積分機能を実行するのに十分な１ワード幅の内部レジスタ及び回路を有することに留意されたい。乗算ユニット１６により、積分機能の利得係数に関して、したがって利得が単位利得よりも高い周波数の帯域幅に関して、低周波利得ユニット１２の周波数特性の制御が可能になる。
【００３５】
場合によっては、低周波利得ユニット１２は、この低周波利得ユニット１２の入力と積分器ユニット１５の入力との間に設けられたマルチプレクサユニット１４を備える。マルチプレクサユニット１４は、低周波利得ユニット１２の入力に接続された第１の入力、デジタル値「０」に接続された第２の入力、及び積分器ユニット１５の入力に接続された出力を備える。マルチプレクサユニット１２はさらに、モード制御信号ＭＯＤＥを受信するための制御入力を備える。モード制御信号ＭＯＤＥは、第１のモードと第２のモードの間で切り替わるよう、マルチプレクサユニット１４に命令する。第１のモードでは、マルチプレクサユニット１４は、第１の入力をマルチプレクサユニット１４の出力に接続し、低周波利得ユニット１２の入力で受信した信号を積分器ユニット１５に供給する。第２のモードでは、マルチプレクサユニット１４は、デジタル値「０」を積分器ユニット１５に供給する。第１のモードでは、低周波利得ユニット１２の積分機能が能動状態にあり、第２のモードでは、積分機能は停止状態にあり、すなわち積分ユニットの出力信号が一定に保持されている。第１のモードでは、周波数シンセサイザはＰＬＬのループ特性を有し、第２のモードでは、周波数シンセサイザはＦＬＬのループ特性を有する。
【００３６】
第１のモードと第２のモードの間での切替えにより、第１の所望の出力周波数から第２の所望の出力周波数に切り替わるときに、周波数シンセサイザの出力信号の整定時間の改善が可能になる。積分機能を停止することには、停止された積分値が、第２のモードから第１のモードに変化するときに、整定したループ状態での積分値と良好に近似するので、積分の整定時間が改善されることになるという利点がある。
【００３７】
本発明の一実施形態では、制御ユニット９は、低周波利得ユニット１２が第２のモードに切り替わった後の所定の時刻において、この低周波利得ユニットを第１のモードに切り替えるように構成される。
【００３８】
図５〜８は、ＰＬＬと比較した本発明によるＦＬＬの特性を明らかにするのに使用する。
【００３９】
図５には、ＰＬＬ、及び本発明によるＦＬＬの２つのモードのローパス応答が示してある。この図では、水平軸に周波数を、垂直軸に振幅をｄＢで示す。この図は、周波数シンセサイザにおけるループの閉ループローパス応答に対応する３つの曲線を含む。入力信号は、ループフィルタユニットの出力とＶＣＯの入力との間に入力される。ＰＬＬで示した曲線は、ＰＬＬベースの周波数シンセサイザのローパス周波数応答に対応する。ＦＬＬ１、ＦＬＬ２で示した曲線は、低周波利得ユニット１２が、それぞれ第１のモードと第２のモードに切り替わる状態での、本発明によるＦＬＬベースの周波数シンセサイザのローパス周波数応答に対応する。積分器なしのＦＬＬを使用する場合、ＦＬＬの閉ループローパス応答は、３ｋＨｚ〜約１００ｋＨｚの範囲においてＰＬＬの応答とは異なることが分かる。積分機能を加えることにより、ほぼＰＬＬの応答でＦＬＬの応答を得ることができる。
【００４０】
図６には、ＰＬＬ、及び本発明によるＦＬＬの２つのモードのインパルス応答が示してある。第２のモードＦＬＬ２で、すなわち積分機能をオンにすることなく切り替えられたＦＬＬは、ＰＬＬ及び本発明による第１のモードＦＬＬ１でのＦＬＬと比較して、はるかに速く２０μｓで整定することが分かる。第１のモードと第２のモードの間のＦＬＬの整定挙動の差を使用して、出力周波数を変更するときに周波数シンセサイザの整定時間を改善する。周波数シンセサイザは、周波数を変更しなければならないとき、第２のモード、すなわち積分器停止状態に設定される。次いで、約２０μｓ、すなわち第２のモードでＦＬＬを整定させる時間の後に、このＦＬＬが第１のモードＦＬＬ１に変更される。これ以降、このＦＬＬは、ＰＬＬのようなループ挙動を有することになる。
【００４１】
図７には、周波数検出器の入力からＶＣＯの入力への、ＰＬＬ、及び本発明によるＦＬＬの第２のモードＦＬＬ２の開ループ応答が示してある。本発明によるＦＬＬにおいて帯域外の減衰が−１２ｄＢのロールオフであるループフィルタユニット６は、検出器の入力において高周波成分をはるかに良好に抑制することが明らかに分かる。これにより、周波数シンセサイザの出力信号の品質、すなわち出力信号における周波数雑音又は位相雑音が著しく劣化することなく、サンプリング回路を使用できるようになる。これにより、送信機／受信機での周波数シンセサイザとして、サブサンプリングベースの周波数ロックループの周波数シンセサイザを使用して、送信用のチャネル周波数を有する搬送波信号、及び／又は受信用のチャネル周波数を有する信号として使用するための出力信号を生成することが可能になる。
【００４２】
図８には、ＶＣＯ入力からＰＬＬのループフィルタの出力への開ループ応答、本発明によるＦＬＬの第１のモードＦＬＬ１、及び第１のモードでの低周波利得ユニットＬＦＧ１の周波数応答が示してある。第１のモードＦＬＬ１でのＦＬＬの低周波及び高周波の両方における利得は、ＰＬＬに匹敵する。第２のモードでは、本発明によるＦＬＬは、ＶＣＯ入力から、低周波において利得の低いループフィルタの出力までの開ループ応答を有する。所与の例では、低周波は２０ｋＨｚ未満の周波数である。ＦＬＬ１で示す曲線から低周波利得ユニットＬＦＧ１の利得を減算することにより、第２のモードでのＦＬＬの曲線を得ることができる。したがって、第２のモード、すなわち積分機能がない状態における本発明によるＦＬＬは、ＰＬＬほどには良好にＶＣＯの低周波位相雑音を抑制しない。しかし、ＶＣＯの低周波雑音は、周波数シンセサイザの整定時間中には重要ではない。第２のモードから第１のモードに変更することにより、ＦＬＬは、ＰＬＬの低周波での利得に匹敵する利得を低周波において有することになる。
【００４３】
ＦＬＬとサブサンプリングを組み合わせた本発明により、閉ループ応答がＰＬＬと同様であるが、整定時間が改善され、サンプリングプロセスによる量子化雑音の高周波成分の抑制が改善された、サブサンプリングベースのロックループを得ることが可能になる。本発明により、非サブサンプリングのＰＬＬベースの周波数シンセサイザと比較して、消費電力、ロック特性、設計最適化の諸特性のうち少なくとも１つに関して特性が改善された周波数シンセサイザを得ることが可能になる。
【００４４】
本発明を実施するための前述の手段は、さらなる手段とは別々に、又は並行に、又は異なる組合せで、又は適切な場合には追加して実行できることが明らかであり、この場合には、実装形態は送受信機の用途の分野に依存することが望ましい。本発明は、例示した実施形態に限定されない。本発明の理念から逸脱することなく、変更を加えることができる。特許請求の範囲において、括弧内の参照符号は、特許請求の範囲を限定するものと解釈すべきではない。動詞「ｔｏ  ｃｏｍｐｒｉｓｅ（含む）」及びその活用形を使用することで、請求項で述べる要素又はステップ以外の、要素又はステップの存在を排除するものではない。要素に先行する冠詞「ａ」又は「ａｎ」は、複数のこのような要素の存在を排除するものではない。本発明は、いくつかの別個の要素を含むハードウェア、及び適切にプログラムされたコンピュータによって実施してもよい。いくつかの手段を列挙する装置クレームにおいては、これら手段のうちのいくつかを、ハードウェアの全く同一のアイテムによって実施してもよい。ある手段が、相互に異なる従属クレームで説明されている事実だけで、これらの手段の組合せを効果的に使用できないことを示すものではない。
【図１】
2013523042.tif 000003
【図２】
2013523042.tif 000004
【図３】
2013523042.tif 000005
【図４】
2013523042.tif 000006
【図５】
2013523042.tif 000007
【図６】
2013523042.tif 000008
【図７】
2013523042.tif 000009
【図８】
2013523042.tif 000010
【手続補正書】
【提出日】平成25年2月14日(2013.2.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
送信するための搬送波信号及び／又は受信するためのチャネル周波数を有する信号として使用するための出力信号（３）を生成するように構成された周波数シンセサイザ（２）を備える送受信機（１）であって、前記周波数シンセサイザが、周波数がｆｏｕｔの前記周波数シンセサイザの出力信号がサンプリング周波数ｆｓａｍｐｌｉｎｇ（但しｆｓａｍｐｌｉｎｇ＜＜ｆｏｕｔ）で直接サンプリングされる、サブサンプリングベースの周波数ロックループの周波数シンセサイザであることを特徴とする、送受信機。
【請求項２】
周波数ロックループの周波数シンセサイザ（２）が、
基準周波数信号ｆｒｅｆ及び可変周波数信号を受信し、周波数の差の出力信号を生成するように構成された周波数検出器ユニット（４）であって、前記差の出力信号が、前記基準周波数信号ｆｒｅｆに関連する周波数値と、前記可変周波数信号に関連する周波数値との間の差の関数である、周波数検出器ユニットと、
前記周波数の差の出力信号を、周波数の差のアナログ信号に変換するように構成されたデジタルアナログ変換器（５）と、
前記周波数の差のアナログ出力信号を受信するように構成され、所定の周波数を超えるいかなる信号成分をも減衰させて平滑化された制御信号を提供するように構成されたループフィルタユニット（６）と、
前記平滑化された制御信号を受信し、周波数が前記平滑化された制御信号の関数である出力信号を生成するように構成された電圧制御発振器ユニット（７）と、
所定のサンプリング周波数ｆｓａｍｐｌｉｎｇで前記出力信号をアンダーサンプリングして、前記周波数検出器ユニット（４）に入力する前記可変周波数の信号を得るように構成されるサンプリングユニット（８）であって、前記可変周波数の信号がＰビットのデジタル信号であり、Ｐが８よりも小さい正の整数であるサンプリングユニットと
を備えることを特徴とする、請求項１に記載の送受信機。
【請求項３】
Ｐ＝１である、請求項２に記載の送受信機。
【請求項４】
基準周波数信号ｆｒｅｆが調整可能な一定のＭビット値であり、前記一定のＭビット値が周波数シンセサイザの出力信号の平均周波数を決定し、周波数検出器ユニット（４）が、
可変周波数の信号を、その値が前記可変周波数の信号の周波数を表すデジタル信号に変換するように構成された周波数変換ユニット（１０）と、
前記基準周波数信号ｆｒｅｆと前記デジタル信号を合成して、周波数の差信号を得るように構成された信号合成ユニット（１１）と
を備える、請求項２に記載の送受信機。
【請求項５】
基準周波数信号が調整可能な一定のＭビット値であり、前記一定のＭビット値が周波数シンセサイザの出力信号の平均周波数を決定し、周波数検出器ユニット（４）が、
可変周波数の信号を、前記可変周波数の信号の周波数を示す平均周波数を有するデジタル信号に変換するように構成された周波数変換ユニット（１０）と、
前記基準周波数信号ｆｒｅｆと前記デジタル信号を合成して、中間周波数の差信号を得るように構成された信号合成ユニット（１１）と、
前記中間周波数の差信号を受信し、所定の周波数を下回る信号成分を増幅して、前記周波数の差の出力信号を得るように構成された低周波利得ユニット（１２）と
を備える、請求項２に記載の送受信機。
【請求項６】
低周波利得ユニット（１２）が、
中間周波数の差信号を受信するための入力（１３）と、
前記中間周波数の差信号に積分器機能を実行し、積分された信号を提供するための積分器ユニット（１５）と、
前記積分された信号に所定の値を乗算して、乗算された信号を得るように構成された乗算ユニット（１６）と、
中間周波数の差信号と前記乗算された信号を合成して、前記周波数の差の出力信号を得るように構成された信号合成ユニット（１７）と
を備えることを特徴とする、請求項５に記載の送受信機。
【請求項７】
送受信機が、第１のモードと第２のモードの間で切り替わるよう低周波利得ユニットに命令するモード制御信号を生成するように構成された制御ユニット（９）をさらに備え、前記第１のモードでは、前記低周波利得ユニットが中間周波数の差信号に積分機能を実行するように構成され、前記第２のモードでは、前記低周波利得ユニットが積分機能を停止するように構成される、請求項６に記載の送受信機。
【請求項８】
制御ユニット（９）は、低周波利得ユニット（１２）が第２のモードに切り替わった後の所定の時刻において、前記低周波利得ユニットを第１のモードに切り替えるように構成される、請求項７に記載の送受信機。
【請求項９】
周波数変換ユニット（１０）が、可変周波数信号での各ゼロ交差において固定長のパルスを生成するように構成される、請求項４〜８のいずれかに記載の送受信機。
【請求項１０】
デジタルアナログ変換器が、デルタシグマ変調器である、請求項２に記載の送受信機。
【請求項１１】
送受信機が、ＩＥＥＥ８０２．１５．４に準拠した送受信機である、請求項２に記載の送受信機。
【請求項１２】
請求項２〜１０のいずれかに記載の周波数ロックループシンセサイザの全ての技術的特徴を備える周波数シンセサイザ。
【国際調査報告】
2013523042.tif 000011
2013523042.tif 000012
2013523042.tif 000013