(57)【要約】      （修正有）【課題】静電容量が小さく、オン抵抗が低い半導体素子を提供する。【解決手段】半導体素子は、電流を流す信号線に第１カソード8が電気的に接続された第１ダイオードと、第２アノード11と第２カソード9を有し、前記第１ダイオードと並列に接続され、且つ前記第２アノード11が前記信号線に接続された第２ダイオードと、前記第２ダイオードと直列に接続されるように、前記第２カソード9に第３カソード4が接続され、且つ前記第１ダイオード及び前記第２ダイオードよりも高い静電容量を有する第３ダイオードと、前記第１ダイオードと直列に接続されるように、前記第１カソード8に第４アノード15が接続された第４ダイオードと、を有する。【選択図】図２
2015012184.tif 000002
【特許請求の範囲】
【請求項１】
第１アノード層と、
前記第１アノード層上に設けられた第１カソード層と、
前記第１カソード層を囲み、前記第１アノード層上に設けられた第１導電型の第２半導体層と、
前記第１カソード層の表面に設けられた第４カソード層と、
前記第１カソード層と前記第４カソード層との間に設けられた第４アノード層と、
前記第１アノード層上に設けられた第２カソード層と、
前記第２カソード層を囲み、前記第１アノード層上に設けられた第２導電型の第３半導体層と、
前記第２カソード層及び前記第３半導体層と前記第１アノード層との間に設けられ、前記第２カソード層の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第３カソード層と、
前記第２カソード層上に設けられた第２アノード層と、
前記第１アノード層と電気的に接続された第１電極と、
前記第４カソード層と前記第２アノード層と電気的に接続された第２電極と、
を有する半導体素子。
【請求項２】
第１アノード層と、
前記第１アノード層上に設けられた第１カソード層と、
前記第１アノード層上に設けられた第２カソード層と、
前記第２カソード層を囲み、前記第１アノード層上に設けられた第１導電型の第２半導体層と、
前記第２カソード層の表面に設けられた第４カソード層と、
前記第２カソード層と前記第４カソード層との間に設けられた第４アノード層と、
前記第２カソード層及び前記第３半導体層と前記第１アノード層との間に設けられ、前記第２カソード層の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第３カソード層と、
前記第２カソード層上に設けられた第２アノード層と、
前記第１アノード層と電気的に接続された第１電極と、
前記第１カソード層と前記第２アノード層と電気的に接続された第２電極と、
を有する半導体素子。
【請求項３】
電流を流す信号線に第１カソードが電気的に接続された第１ダイオードと、
第２アノードと第２カソードを有し、前記第１ダイオードと並列に接続され、且つ前記第２アノードが前記信号線に接続された第２ダイオードと、
前記第２ダイオードと直列に接続されるように、前記第２カソードに第３カソードが接続され、且つ前記第１ダイオード及び前記第２ダイオードよりも高い静電容量を有する第３ダイオードと、
前記第１ダイオードまたは前記第２ダイオードと直列に接続されるように、前記第１カソードまたは前記第２カソードに第４アノードが接続された第４ダイオードと、
を有する半導体素子。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施型態は、半導体素子に関する。
【背景技術】
【０００２】
情報処理装置間の情報のやり取りは、インターフェースを介して実施される。インターフェースは、入出力端子を介して情報処理装置内の集積回路に電気的に接続される。そのため、集積回路は、入出力端子からのＥＳＤ（Electro Static Discharge）により破壊の虞がある。ＥＳＤから集積回路を保護するために、ＥＳＤ保護デバイスが情報処理装置内で入出力端子と接地端子との間に接続される。過電圧から集積回路を保護するために、ＥＳＤ保護デバイスの耐圧は、入出力信号の電圧より少し高い値になるように設定される。例えば、入出力信号の電圧が５Ｖの場合は、ＥＳＤ保護デバイスの耐圧は７Ｖ程度に設定される。
【０００３】
ＥＳＤ保護デバイスの耐圧を低くするほど、ＥＳＤ保護デバイスが有する静電容量が大きくなる。ＥＳＤ保護デバイスの静電容量が大きくなると、インピーダンスが低下し、入出力信号がＥＳＤ保護デバイスを介してリークしてしまう。インターフェースを伝搬する信号の周波数が高いほど、インピーダンスはさらに低下する。このため、ＥＳＤ保護デバイスの静電容量が低減されることが要求される。
【０００４】
しかしながら、ＥＳＤ保護デバイスは、ダイオードにより構成される。このため、静電容量を低減するためにはダイオードのｐ−ｎ接合面積を小さくする必要があるが、逆にオン抵抗が高くなってしまう。ＥＳＤ保護デバイスのオン抵抗が高くなると、ＥＳＤが発生したときに、ＥＳＤ保護デバイスに流れる電流が減って、集積回路側に流れる電流が増加してしまう。この結果、ＥＳＤ保護デバイスを有する情報処理装置のＥＳＤ耐量が低下してしまう。静電容量が小さくオン抵抗が低いＥＳＤ保護デバイスが提供されることが強く望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１８２３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
静電容量が小さく、オン抵抗が低い半導体素子を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施型態に係る半導体素子は、第１アノード層と、前記第１アノード層上に設けられた第１カソード層と、前記第１カソード層を囲み、前記第１アノード層上に設けられた第１導電型の第２半導体層と、前記第１カソード層の表面に設けられた第４カソード層と、前記第１カソード層と前記第４カソード層との間に設けられた第４アノード層と、前記第１アノード層上に設けられた第２カソード層と、前記第２カソード層を囲み、前記第１アノード層上に設けられた第２導電型の第３半導体層と、前記第２カソード層及び前記第３半導体層と前記第１アノード層との間に設けられ、前記第２カソード層の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第３カソード層と、前記第２カソード層上に設けられた第２アノード層と、前記第１アノード層と電気的に接続された第１電極と、前記第４カソード層と前記第２アノード層と電気的に接続された第２電極と、を有する。
【０００８】
本発明の実施型態に係る半導体素子は、第１アノード層と、前記第１アノード層上に設けられた第１カソード層と、前記第１アノード層上に設けられた第２カソード層と、前記第２カソード層を囲み、前記第１アノード層上に設けられた第１導電型の第２半導体層と、前記第２カソード層の表面に設けられた第４カソード層と、前記第２カソード層と前記第４カソード層との間に設けられた第４アノード層と、前記第２カソード層及び前記第３半導体層と前記第１アノード層との間に設けられ、前記第２カソード層の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第３カソード層と、前記第２カソード層上に設けられた第２アノード層と、前記第１アノード層と電気的に接続された第１電極と、前記第１カソード層と前記第２アノード層と電気的に接続された第２電極と、を有する。
【０００９】
本発明の実施型態に係る半導体素子は、電流を流す信号線に第１カソードが電気的に接続された第１ダイオードと、第２アノードと第２カソードを有し、前記第１ダイオードと並列に接続され、且つ前記第２アノードが前記信号線に接続された第２ダイオードと、前記第２ダイオードと直列に接続されるように、前記第２カソードに第３カソードが接続され、且つ前記第１ダイオード及び前記第２ダイオードよりも高い静電容量を有する第３ダイオードと、前記第１ダイオードまたは前記第２ダイオードと直列に接続されるように、前記第１カソードまたは前記第２カソードに第４アノードが接続された第４ダイオードと、を有する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施型態に係る半導体素子の等価回路。
【図２】第１の実施型態に係る半導体素子の平面図。
【図３】図２のＡ−Ａ’線における断面を示す断面図。
【図４】第２の実施型態に係る半導体素子の等価回路。
【図５】第２の実施型態に係る半導体素子の断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の型態について図を参照しながら説明する。実施型態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の型状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電型をｐ型で、第２導電型をｎ型で説明するが、それぞれこの逆の導電型とすることも可能である。半導体としては、シリコン（Ｓｉ）を一例に説明するが、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコン（ＳｉＯ２）を一例に説明するが、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＮＯ）、アルミナ（Ａｌ２Ｏ３）等の他の絶縁体を用いることも可能である。ｎ型の導電型をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ型不純物濃度が低いものとする。ｐ型においても同様に、ｐ＋、ｐ、ｐ−の順にｐ型不純物濃度が低いものとする。
【００１２】
（第１の実施型態）
図１〜図３を用いて、本発明の第１の実施型態に係る半導体素子１００について説明する。図１は第１の実施型態に係る半導体素子の等価回路、図２は第１の実施型態に係る半導体素子の平面図、及び図３は図２のＡ−Ａ’線における断面を示す断面図を示している。図２の平面図では、絶縁層１２と第２電極１４を省略して図示している。
【００１３】
図１に示したように、本実施型態に係る半導体素子１００は、例えば、入出力端子から回路部に繋がる信号線と接地端子との間に設けられる。回路部内の入出力信号に対する定格を超える電圧が信号線に印加されたときに、過剰電荷は半導体素子１００を介して接地端子に放出される。すなわち、過剰電荷は図１において第２端子２から第１端子１へと流れる。これにより、ＥＳＤ（Electro Static Discharge）が入出力信号線で発生しても、回路部が半導体素子１００によりＥＳＤから保護される。
【００１４】
第１の実施型態に係る半導体素子１００は、第１端子１、第２端子２、ダイオードＤ１（第１ダイオード）、ダイオードＤ２（第２ダイオード）、ツェナーダイオードＤ３、及びダイオードＤ４（第４ダイオード）を備える。第１端子１は、接地端子に電気的に接続される。第２端子２は、回路部に繋がった信号線に電気的に接続される。
【００１５】
ダイオードＤ１のアノードは第１端子１に電気的に接続される。ダイオードＤ１のカソードは、ダイオードＤ４のアノードに電気的に接続される。ダイオードＤ４のカソードは第２端子２に電気的に接続される。ダイオードＤ２のアノードは、第２端子２に電気的に接続される。ダイオードＤ２のカソードは、ツェナーダイオードＤ３のカソードに電気的に接続される。ツェナーダイオードＤ３のアノードは、第１端子１に電気的に接続される。
【００１６】
ここで、ダイオードＤ１は静電容量Ｃ１、ダイオードＤ２は静電容量Ｃ２、ツェナーダイオードＤ３は静電容量Ｃ３、及びダイオードＤ４は静電容量Ｃ４を有する。この際、Ｄ３はツェナーダイオードであるため、静電容量Ｃ３はＣ１、Ｃ２、及びＣ４よりも遥かに大きな値を有する。
【００１７】
信号線に負の過電圧が印加されると、ＥＳＤはダイオードＤ１を介して発生する。また、信号線に正の過電圧が印加されると、ツェナーダイオードＤ３の耐圧を超えたときに、ＥＳＤがダイオードＤ２及びツェナーダイオードＤ３を介して発生する。従って、回路部は、半導体素子１００により、負の電圧及びツェナーダイオードＤ３の耐圧以上の正の電圧から保護される。例えば、入出力信号が５Ｖの場合、ツェナーダイオードＤ３の耐圧が７Ｖ程度となるように、ツェナーダイオードＤ３は設計される。
【００１８】
ツェナーダイオードＤ３は、単独でＥＳＤ保護デバイスとして用いることができる。しかしながら、ツェナーダイオードＤ３は、その耐圧がダイオードＤ１及びダイオードＤ２の耐圧と比べて遙かに高いので、ダイオードＤ１、ダイオードＤ２、及びダイオードＤ４よりも遙かに大きな静電容量を有する。このため、入出力信号の周波数が高くなると、ツェナーダイオードＤ３の入出力信号に対するインピーダンスが極めて小さくなってしまう。この結果、入出力信号は、ツェナーダイオードＤ３を介して漏洩してしまうので、ツェナーダイオードＤ３は、高周波で動作する機器のＥＳＤ保護デバイスとして単独で用いることができない。
【００１９】
本実施型態に係る半導体素子１００では、前述のようにダイオードＤ１、ダイオードＤ２、ツェナーダイオードＤ３、及びダイオードＤ４を有する。ダイオードＤ２とツェナーダイオードＤ３は、直列に接続されているために、ツェナーダイオードＤ３の静電容量が大きくても、半導体素子１００の静電容量の値に影響を及ぼさない。また、ダイオードＤ１及びダイオードＤ４は、ダイオードＤ２と並列に接続されているため、半導体素子１００の静電容量は、ダイオードＤ１の静電容量とダイオードＤ２の静電容量、及びダイオードＤ４の静電容量との和である。従って、本実施型態に係る半導体素子１００では、耐圧はツェナーダイオードＤ３により低く設定されても、静電容量はダイオードＤ１、ダイオードＤ２、及びダイオードＤ４により決まるので、静電容量の値が小さく維持される。
【００２０】
図２及び図３を用いて、本実施型態に係る半導体素子１００の具体的な構造を説明する。本実施型態に係る半導体素子１００は、第１端子１と、第２端子２と、第１アノード層３と、第３カソード層４と、ｎ−型第１半導体層５（第１半導体層）と、ｐ型第２半導体層６（第２半導体層）と、ｎ型第３半導体層７（第３半導体層）と、第１カソード層８と、第２カソード層９と、ｎ＋型コンタクト層１０と、第２アノード層１１と、絶縁層１２と、第１電極１３と、第２電極１４と、第４アノード層１５と、第４カソード層１６と、を備える。上記各半導体層は、例えば、シリコンで構成される。
【００２１】
第３カソード層４は、第１アノード層３上の一部に設けられる。第３カソード層４のｎ型不純物濃度は、例えば、１×１０１９〜１×１０２０／ｃｍ３である。なお、第３カソード層４は、所定の平面パターン（例えば矩型状）を有するように型成される。第１アノード層３のｐ型不純物濃度は、例えば、１×１０１８〜１×１０１９／ｃｍ３である。ｐ型不純物には、例えば、ホウ素（Ｂ）が用いられる。また、ｎ型不純物には、例えば、リン（Ｐ）やヒ素（Ａｓ）が用いられる。
【００２２】
ｎ−型第１半導体層５は、第３カソード層４を覆うように第１アノード層３上にエピタキシャル成長される。ｎ−型第１半導体層５は、第３カソード層４のｎ型不純物濃度よりも低いｎ型不純物濃度を有する。ｎ−型第１半導体層５のｎ型不純物濃度は、例えば、１×１０１４〜１×１０１５／ｃｍ３である。
【００２３】
ｐ型第２半導体層６は、ｎ−型第１半導体層５の表面からｎ−型第１半導体層５を枠状に貫通し、第１アノード層３と電気的に接続される。すなわち、ｐ型第２半導体層６は、図２に示すようにｎ−型第１半導体層５の表面において四角い枠状の型状を有し、四角い枠状のまま垂直方向にｎ−型第１半導体層５中を延伸して、第１アノード層３の上面に達する。なお、本実施型態では、ｐ型第２半導体層６の平面型状は説明を簡単にするために四角い枠状としたが、ｐ型第２半導体層６平面型状は、四角い枠状に限定されることはない。ｐ型第２半導体層６のｐ型不純物濃度は、例えば、１×１０１８〜１×１０１９／ｃｍ３である。
【００２４】
本実施型態では、ｐ型第２半導体層６は、例えば、ｎ−型第１半導体層５の表面からｐ型不純物をイオン注入し、その後、熱処理によりｐ型不純物を拡散させることによって型成されたｐ型不純物拡散層である。しかしながら、これに限定されない。ｐ型第２半導体層６は、ｎ−型第１半導体層５を貫通する四角い枠状のトレンチ内に気相成長により埋め込まれた成長層とすることも可能である。
【００２５】
ｐ型第２半導体層６により囲まれたｎ−型第１半導体層５の一部は、第１カソード層８となる。すなわち、第１カソード層８は、ｐ型第２半導体層６で構成された垂直方向に延伸する枠の内側にあるｎ−型第１半導体層５の一部である。
【００２６】
第４アノード層１５は、第１カソード層８の表面からその内部まで達し、第１カソード層８の一部を囲む形状となる。また、第４カソード１５の底部は、第１カソード層８内部で繋がっている。すなわち、第４アノード層１５は、図２に示すようにｎ−型第１半導体層５の表面において四角い枠状の型状を有し、四角い枠状のまま垂直方向にｎ−型第１半導体層５中を延伸する。そして、第１カソード層８内部において、第４カソード１５の底部は繋がっている。なお、本実施型態では、第４カソード１５の平面型状は説明を簡単にするために四角い枠状としたが、第４カソード１５平面型状は、四角い枠状に限定されることはない。第４カソード１５のｐ型不純物濃度は、例えば、１×１０１８〜１×１０１９／ｃｍ３である。
【００２７】
第４カソード１５により囲まれた第１カソード層８の一部は、第４カソード層１６となる。すなわち、第４カソード層１６は、第４カソード１５で構成された垂直方向に延伸する枠の内側にある第１カソード層８の一部である。
【００２８】
ｎ＋型コンタクト層１０は、第４カソード１５の表面に設けられる。ｎ＋型コンタクト層１０は、第４カソード１５のｎ型不純物濃度より高いｎ型不純物濃度を有する。ｎ＋型コンタクト層１０のｎ型不純物濃度は、例えば、１×１０１９〜１×１０２０／ｃｍ３である。  ｎ型第３半導体層７は、ｎ−型第１半導体層５内でｐ型第２半導体層６に隣接する。ｎ型第３半導体層７は、ｎ−型第１半導体層５の表面からｎ−型第１半導体層５を枠状に貫通し、第１アノード層３及び第３カソード層４と電気的に接続される。すなわち、図２に示すようにｎ型第３半導体層７は、ｎ−型第１半導体層５の表面において四角い枠状の型状を有し、四角い枠状のまま垂直方向にｎ−型第１半導体層５中を延伸して、第１アノード層３及び第３カソード層４の上面に達する（ｎ型第３半導体層７の枠の内側が、全て第３カソード層４上に位置する）。なお、本実施型態では、ｎ型第３半導体層７の平面型状は説明を簡単にするために四角い枠状としたが、ｎ型第３半導体層７の平面型状は、四角い枠状に限定されることはない。ｎ型第３半導体層７のｎ型不純物濃度は、ｎ−型第１半導体層５のｎ型不純物濃度より高く、第３カソード層４のｎ型不純物濃度より低い。ｎ型第３半導体層７のｎ型不純物濃度は、例えば、１×１０１８〜１×１０１９／ｃｍ３である。
【００２９】
本実施型態では、ｎ型第３半導体層７は、例えば、ｎ−型第１半導体層５の表面からｎ型不純物をイオン注入し、その後、熱処理によりｎ型不純物を拡散させることによって型成されたｎ型不純物拡散層である。しかしながら、これに限定されない。ｎ型第３半導体層７は、ｎ−型第１半導体層５を貫通する四角い枠状のトレンチ内に気相成長により埋め込まれた成長層とすることも可能である。
【００３０】
ｎ型第３半導体層７により囲まれたｎ−型第１半導体層５の一部は、第２カソード層９となる。すなわち、第２カソード層９は、ｎ型第３半導体層７で構成された垂直方向に延伸する枠の内側にあるｎ−型第１半導体層５の一部である。
【００３１】
ｎ−型第１半導体層５の表面と平行な面内において、第２カソード層９の全域が、第３カソード層４を介して第１アノード層３に電気的に接続される。ｎ型第３半導体層７は、第３カソード層４の外周に沿って、第３カソード層４上及び第１アノード層３上に設けられる。
【００３２】
本実施型態では、第３カソード層４は、ｎ型第３半導体層７の枠の外側にはみ出さないように型成されているが、これに限定されることはない。第３カソード層４は、ｎ型第３半導体層７の枠の外側のｎ−型第１半導体層５中にまで延伸してもよい。
【００３３】
第２アノード層１１は、第２カソード層９の表面に設けられる。第２アノード層１１は、第１アノード層３のｐ型不純物濃度よりも高いｐ型不純物濃度を有する。第２アノード層１１のｐ型不純物濃度は、例えば、１×１０１９〜１×１０２０／ｃｍ３である。
【００３４】
第１電極１３が、第１アノード層３接続される。そして、第１端子１が、第１電極１３を介して第１アノード層３と電気的に接続される。
【００３５】
絶縁層１２が、ｎ−型第１半導体層５、ｐ型第２半導体層６、第１カソード層８、ｎ型第３半導体層７、第２カソード層９、ｎ＋型コンタクト層１０、及び第２アノード層１１上に設けられる。そして、第２電極１４が絶縁層１２上に設けられ、絶縁層１２の開口部を介して、ｎ＋型コンタクト層１０と第２アノード層１１とを電気的に接続する。第２端子２は、第２電極１４を介して、ｎ＋型コンタクト層１０と第２アノード層１１とに電気的に接続される。
【００３６】
絶縁層１２は、例えば、酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンなどとすることも可能である。また、第２電極１４及び第１電極１３は、例えば、アルミニウムまたは銅などであるが、その他、一般的な配線材料とすることができる。
【００３７】
ツェナーダイオードＤ３は、第１アノード層３と第３カソード層４とにより構成される。第１アノード層３が、ツェナーダイオードＤ３のアノード層であり、第３カソード層４が、ツェナーダイオードＤ３のカソード層である。
【００３８】
ダイオードＤ２は、第２カソード層９と第２アノード層１１とにより構成される。第２カソード層９がダイオードＤ２のカソード層であり、第２アノード層１１がダイオードＤ２のアノード層である。ダイオードＤ２のカソード層（第２カソード層９）が、ツェナーダイオードＤ３のカソード層（第３カソード層４）上に積層されて直接電気的に接合される。この結果、ダイオードＤ２のカソード層とツェナーダイオードＤ３のカソード層との接触抵抗が低減される。ダイオードＤ２のアノード層（第２アノード層１１）は、第２電極１４を介して第２端子２に電気的に接続される。
【００３９】
なお、前述したように、第３カソード層４が、ｎ型第３半導体層７の枠よりも外側にまで延伸して型成されることによって、第３カソード層４と第１アノード層３とのｐ−ｎ接合の面積を増加させることができる。これにより、ツェナーダイオードＤ３のオン抵抗をさらに低減させることができる。
【００４０】
ダイオードＤ１は、第１アノード層３と第１カソード層８とにより構成される。第１アノード層３はダイオードＤ１のアノード層であり、第１カソード層８はダイオードＤ１のカソード層である。ダイオードＤ１のアノード層（第１アノード層３）は、ツェナーダイオードＤ３のアノード層（第１アノード層３）と共通であり、第１端子１に電気的に接続される。
【００４１】
ダイオードＤ４は、第４アノード層１５と第４カソード層１６とにより構成される。第４アノード層１５はダイオードＤ４のアノード層であり、第４カソード層１６はダイオードＤ４のカソード層である。ダイオードＤ４のアノード層（第４アノード層１５）が、ダイオードＤ１のカソード層（第１カソード層８）上に積層されて直接電気的に接合される。この結果、ダイオードＤ１のカソード層とダイオードＤ４のアノード層との接触抵抗が低減される。ダイオードＤ４のカソード層（第４カソード層１６）は、ｎ＋型コンタクト層１０を介して第２電極１４に電気的に接続され、第２電極１４を介してダイオードＤ２のアノード層（第２アノード層１１）及び第２端子２と電気的に接続される。
【００４２】
本実施型態に係る半導体素子１００の耐圧は、ツェナーダイオードＤ３の耐圧で決まる。ツェナーダイオードＤ３の耐圧は、第３カソード層４のｎ型不純物の濃度によって調節される。
【００４３】
本実施型態に係る半導体素子１００の動作について説明する。第２端子２に負の電圧が印加されると、ダイオードＤ１及びダイオードＤ４がオン状態となる。ツェナーダイオードＤ３はオン状態となるが、ダイオードＤ２はオフ状態である。この結果、電流が第１端子１から、第１電極１３、第１アノード層３、第１カソード層８、第４アノード層１５、第４カソード層１６、ｎ＋型コンタクト層１０、及び第２電極１４を介して、第２端子２に流れる。半導体素子１００は、負のＥＳＤに対しては上記のように動作して回路部を保護する。
【００４４】
第２端子２に正の電圧が印加されると、ツェナーダイオードＤ３の耐圧以下の場合は、ダイオードＤ２はオン状態となるが、ダイオードＤ１、ダイオードＤ４、及びツェナーダイオードＤ３がオフ状態となる。半導体素子１００の第１端子１及び第２端子２間には電流が流れず、印加電圧は、回路部へ入力信号として入力される。
【００４５】
第２端子２の正の印加電圧が、ツェナーダイオードＤ３の耐圧を超えると、ツェナーダイオードＤ３及びダイオードＤ２はオン状態となる。この結果、電流が第２端子２から、第２電極１４、第２アノード層１１、第２カソード層９、第３カソード層４、第１アノード層３、及び第１電極１３を介して第１端子１に流れる。半導体素子１００は、正のＥＳＤに対しては上記のように動作して回路部を保護する。
【００４６】
なお、ツェナーダイオードＤ３がブレークダウンしたときの、ツェナーダイオードＤ３及びダイオードＤ２のオン抵抗が高いと、ＥＳＤにより発生した電流が全て半導体素子を流れないで、そのうちの一部が、回路部に流れてしまう。すなわち、半導体素子のＥＳＤ保護機能が低下する。半導体素子１００には、オン抵抗が低いことが望まれる。
【００４７】
次に本実施型態に係る半導体素子１００の効果について説明する。本実施型態に係る半導体素子１００では、ダイオードＤ２とツェナーダイオードＤ３が直列に接続されているので、ダイオードＤ２とツェナーダイオードＤ３との接続部の抵抗が高くなる可能性がある。しかしながら、ダイオードＤ２のカソード層である第２カソード層９が、ツェナーダイオードＤ３のカソード層である第３カソード層４に直接積層されている。このため、ダイオードＤ２のカソード層とツェナーダイオードＤ３のカソード層との接触抵抗の増加を抑制でき、本実施型態に係る半導体素子１００では、正のＥＳＤに対するオン抵抗の低減が可能となる。
【００４８】
また、本実施型態に係る半導体素子１００の静電容量は、前述の通り、ツェナーダイオードＤ３とダイオードＤ２は直列に接続されており、ダイオードＤ１とダイオードＤ４は直列に接続されている。直列に接続したダイオードＤ２とツェナーダイオードＤ３の静電容量の和は以下の（１）式のようになる。ここで、前述の通り、静電容量Ｃ３は十分に大きな値を有するため、ダイオードＤ２とツェナーダイオードＤ３の静電容量の和はＣ２とほぼ同値となる。
【数１】
2015012184.tif 000003
一方、直列に接続したダイオードＤ１とダイオードＤ４の静電容量の和は以下の（２）式のようになる。例えば、Ｃ１とＣ４の値が等しい場合、ダイオードＤ１とダイオードＤ４の静電容量の和はＣ１（Ｃ４）の半分となる。
【数２】
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半導体素子１００全体の静電容量は、ダイオードＤ１とダイオードＤ４に対して、ダイオードＤ２とツェナーダイオードＤ３が並列に接続されているため、式１と式２の和で求められる。従って、ツェナーダイオードＤ３にダイオードＤ２を直列接続することで、半導体素子１００の静電容量は、ツェナーダイオードＤ３の影響を受けない。ダイオードＤ１，ダイオードＤ２、及びダイオードＤ４の静電容量の値は、ツェナーダイオードＤ３の静電容量と比べて遙かに小さい。従って、本実施型態に係る半導体素子１００全体の見かけの静電容量を低減させることが可能となる。
【００４９】
さらに、ダイオードＤ２のカソード層（第２カソード層９）が、ツェナーダイオードＤ３のカソード層（第３カソード層４）の直上に直接積層されているため、オン抵抗が低減される。
【００５０】
また、本実施型態に係る半導体素子１００では、ダイオードＤ２がツェナーダイオードＤ３の直上に積層されて型成される。このため、ダイオードＤ２及びツェナーダイオードＤ３が第１アノード層３上に水平方向に並べて型成される場合と比べて、半導体素子１００のチップ面積を小さくすることができる。
【００５１】
さらにまた、本実施型態に係る半導体素子１００では、第３カソード層４は、ｎ型第３半導体層７の枠の外にはみ出していない構造を有する。しかしながら、第３カソード層４をｎ型第３半導体層７の枠の外側にあるｎ−型第１半導体層５中にまで延伸させることによって、ツェナーダイオードＤ３のｐ−ｎ接合の面積を大きくすることができる。この結果、ツェナーダイオードＤ３のオン抵抗が低減されるので、半導体素子１００のオン抵抗がさらに低減される。この反面、ツェナーダイオードＤ３の静電容量が増大してしまうが、前述したとおり、本実施型態に係る半導体素子１００では、このことによる半導体素子１００の静電容量に対する影響はほとんどない。この場合でも、本実施型態に係る半導体素子１００の静電容量は、小さく維持される。
【００５２】
なお、本実施形態ではダイオードＤ１にダイオードＤ４のみを直列に、また、ツェナーダイオードＤ３にダイオードＤ２のみを直列に接続した。しかしながら、直列に接続されるダイオードの数は特に限定されない。
【００５３】
（第２の実施型態）
第２の実施型態に係る半導体素子２００について、図４、５を用いて説明する。図４は第２の実施型態に係る半導体素子の等価回路、図５は第２の実施型態に係る半導体素子の断面図を示している。なお、第１の実施型態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施型態との相異点について主に説明する。
【００５４】
図５に示すように、半導体素子２００の場合、ダイオードＤ４がダイオードＤ２とツェナーダイオードＤ３の間に直列に接続されている。ダイオードＤ４のアノードはダイオードＤ２のカソードに接続され、ダイオードＤ４のカソードはツェナーダイオードＤ３のカソードと接続される。
【００５５】
半導体素子２００の詳細な構造について図５を用いて説明する。半導体素子２００の場合、ｐ型第２半導体層６に囲まれた第１カソード層８は、ｎ＋型コンタクト層１０のみが形成される。一方、ｎ型第３半導体層７に囲まれた第３カソード層４には、第４アノード層１５が、第３カソード層４の表面からその内部まで達し、第３カソード層４の一部を囲む形状となる。また、第４アノード層１５の底部は、第３カソード層４の内部で繋がっている。すなわち、第４アノード層１５は、第３カソード層４中を延伸し、第３カソード層４内部において、第４カソード１５の底部は繋がっている。第４カソード層１５に囲まれた第３カソード層４は第４カソード層１５となる。そして、第２アノード層１１は、第４カソード１５の表面に設けられる。
【００５６】
以上の点が、半導体素子２００が半導体素子１００と異なる点であり、それ以外の構造については同様である。
【００５７】
第２の実施形態における半導体素子２００についても、ツェナーダイオードＤ３に対して、ツェナーダイオードＤ３よりも小さな静電容量を有するダイオードＤ１を並列接続させ、ツェナーダイオードＤ３よりも小さな静電容量を有するダイオードＤ２及びダイオードＤ４を直列接続することにより、半導体素子２００の静電容量はツェナーダイオードＤ３の影響を受けなくなる。その結果、本実施型態に係る半導体素子１００全体の見かけの静電容量を低減させることが可能となる。半導体素子２００におけるその他の効果についても、半導体素子１００と同様である。
【００５８】
本発明のいくつかの実施型態を説明したが、これらの実施型態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施型態は、その他の様々な型態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施型態やその変型は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
１，２：端子、３：第１アノード層、４：第３カソード層、５：ｎ−型第１半導体層、６：ｐ型第２半導体層、７：ｎ型第３半導体層、８：第１カソード層、９：第２カソード層、１０：ｎ＋型コンタクト層、１１：第２アノード層、１２：絶縁層、１３：第１電極、１４：第２電極、１５：第４アノード層、１６：第４カソード層、１００，２００，３００：半導体素子 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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