(57)【要約】【課題】参照電圧の変動の影響を受けることなく、入力電圧を精度良く反映した出力電圧を生成することができる差動増幅回路及びそれを含む半導体装置を提供する。【解決手段】半導体装置は、一対の電源端子（２７，２８）と、参照電圧端子（２９）と、入力端子（２５）と、出力端子（２６）とを備え、参照電圧端子に供給される参照電圧（ＶＲＥＦ）と入力端子に供給される入力電圧（ＶＩＮ）との差に応じた出力電圧（ＶＯＵＴ）を出力端子に供給する差動増幅回路（２１）を含む。差動増幅回路は、一対の電源端子間に所定の電流を流す電流源（ＭＮ１３，ＭＮ１４）を含み、電流源は、参照電圧の変動に応じて所定の電流を調節する電流調節回路（ＭＮ１４）を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
一対の電源端子と、参照電圧端子と、入力端子と、出力端子とを備え、前記参照電圧端子に供給される参照電圧と前記入力端子に供給される入力電圧との差に応じた出力電圧を前記出力端子に供給する差動増幅回路、を含み、
前記差動増幅回路は、前記一対の電源端子間に所定の電流を流す電流源を含み、
前記電流源は、前記参照電圧の変動に応じて前記所定の電流を調節する電流調節回路を含む、
ことを特徴とする半導体装置。
【請求項２】
前記電流源は、前記一対の電源端子の一方にソースが共通接続される第１及び第２トランジスタを含み、
前記第１及び第２トランジスタの一方は、そのゲートに前記参照電圧端子が接続されて前記電流調整回路を構成している、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記差動増幅回路は、前記一対の電源端子の他方にそれらのソースが共通接続され、かつ第１カレントミラー回路を構成する第３及び第４トランジスタを含み、
前記第１及び第２のトランジスタの他方のゲートは、前記第３及び第４トランジスタのゲートの共通接続点に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３及び第４のトランジスタのドレインに、それぞれのドレインが接続されるとともに、前記第１及び第２のトランジスタのドレインの共通接続点に、それらのソースが共通接続される第５及び第６のトランジスタを含み、
前記第５及び第６のトランジスタの一方のゲートに前記参照電圧端子が、他方のゲートに前記入力端子が接続され、前記第４及び第６のトランジスタのドレインに前記出力端子が接続されている、ことを特徴とする請求項３の半導体装置。
【請求項５】
前記第１、第２、第５及び第６のトランジスタは第１導電型トランジスタ及び第２導電型トランジスタの一方であり、前記第３及び第４のトランジスタは第１導電型トランジスタ及び第２導電型トランジスタの他方であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記電流源は、前記一対の電源端子の一方にソースが共通接続される第１及び第２トランジスタと、前記一対の電源端子の他方にソースが共通接続される第７及び第８トランジスタとを含み、
前記第１及び第２トランジスタの一方と、前記第７及び第８トランジスタの一方とは、それらのゲートに前記参照電圧端子が接続されて前記電流調整回路を構成している、
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記差動増幅回路は、前記第７及び第８トランジスタのドレインの共通接続点にソースが共通接続され、かつ第１カレントミラー回路を構成する第３及び第４トランジスタと、前記第１及び第２のトランジスタのドレインの共通接続点にソースが共通接続され、かつ第２カレントミラー回路を構成する第９及び第１０トランジスタと、を含み、
前記第１及び第２トランジスタの他方のゲートと、前記第７及び第８トランジスタの他方のゲートは、前記第３、第４、第９及び第１０トランジスタのゲートの共通接続点に共通接続されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第３及び第４のトランジスタのドレインに、それぞれのドレインが接続されるとともに、前記第１及び第２のトランジスタのドレインの共通接続点に、それぞれソースが共通接続される第５及び第６のトランジスタと、
前記第９及び第１０のトランジスタのドレインに、それぞれのドレインが接続されるとともに、前記第７及び第８のトランジスタのドレインの共通接続点に、それらのソースが共通接続される第１１及び第１２のトランジスタと、を含み、
前記第５及び第１１のトランジスタのゲートに前記参照電圧端子及び前記入力端子の一方が共通接続され、前記第６及び第１２のトランジスタのゲートに前記参照電圧端子及び前記入力端子の他方が共通接続され、前記第４及び第６のトランジスタのドレインに前記出力端子が接続されている、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１、第２、第５、第６、第９及び第１０のトランジスタは第１導電型トランジスタ及び第２導電型トランジスタの一方であり、前記第３、第４、第７、第８、第１１及び第１２のトランジスタは第１導電型トランジスタ及び第２導電型トランジスタの他方であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記出力端子に接続されるインバータ回路をさらに備えることを特徴とする請求項１乃至９のいずれか１つに記載の半導体装置。
【請求項１１】
前記差動増幅回路と前記インバータ回路との組み合わせにより構成される入力レシーバ回路を複数備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記入力レシーバ回路は、メモリセルアレイに対する書き込み読み出しを行なう制御信号及びデータ信号を受けることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、差動増幅回路を含む半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、ＤＲＡＭ（Dynamic Random Access Memory）に代表されるように、差動増幅回路を含む入力レシーバ回路を備えるものがある。
【０００３】
一般に、差動増幅回路は、カレントミラー回路と差動回路（電流源を含む）で構成される。そして、差動回路の電流源には、トランジスタが用いられる。
【０００４】
電流源であるトランジスタのゲートに定電圧を供給することにより定電流源として動作するように構成された差動増幅回路は、接地電位の変動によりその特性が変動する。そこで、関連する差動増幅回路では、電流源であるトランジスタのゲートを、カレントミラー回路を構成するトランジスタ対のゲート共通接続点に接続し、差動増幅回路が接地電位の変動の影響を受けることなく動作するようにしている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−３２２１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
関連する差動増幅回路は、２つの入力端子間の電圧差に応じた出力電圧を生成する。したがって、一方の入力端子に参照電圧を供給し、他方の入力端子に入力電圧を供給すれば、その差増増幅回路は、参照電圧に対する入力電圧の高低に応じた出力電圧を生成する。
【０００７】
しかしながら、参照電圧に変動が生じる状況下では、生成される出力電圧は入力電圧を精度良く反映したものとはならない。
【０００８】
そこで、参照電圧の変動の影響を受けることなく、入力電圧を精度良く反映した出力電圧を生成することができる差動増幅回路及びそれを含む半導体装置が求められている。
【課題を解決するための手段】
【０００９】
本発明の一形態による半導体装置は、一対の電源端子と、参照電圧端子と、入力端子と、出力端子とを備え、前記参照電圧端子に供給される参照電圧と前記入力端子に供給される入力電圧との差に応じた出力電圧を前記出力端子に供給する差動増幅回路、を含み、前記差動増幅回路は、前記一対の電源端子間に所定の電流を流す電流源を含み、前記電流源は、前記参照電圧の変動に応じて前記所定の電流を調節する電流調節回路を含む、ことを特徴とする。
【発明の効果】
【００１０】
差動増幅回路の電流源に、参照電圧の変動に応じて流れる電流を調節する電流調整回路を設けたことで、参照電圧の変動による影響を抑制し、入力電圧を精度良く反映した出力電圧を生成する差動副回路及びそれを含む半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係る半導体装置の主要部を示す概略図である。
【図２】図１の半導体装置に含まれる入力レシーバ回路の内部構成を示す回路図である。
【図３】図２の入力レシーバ回路の入出力電圧特性を示すグラフである。
【図４】上図は、参照電圧（ＶＲＥＦ）の変化に対するゲート共通接続点（Ｎｏｄｅ１１）の電圧変化を示すグラフであり、下図は、参照電圧（ＶＲＥＦ）の変化に対する主電流（Ｉｍ）の変化を示すグラフである。
【図５】上図は、参照電圧（ＶＲＥＦ）の変化に対するゲート共通接続点（Ｎｏｄｅ１１）の電圧変化を示すグラフであり、下図は、参照電圧（ＶＲＥＦ）の変化に対する主電流（Ｉｍ）、副電流（Ｉｓ）及びそれらの合計（Ｉｍ＋Ｉｓ）の変化を示すグラフである。
【図６】図２の入力レシーバに電流源として用いられるトランジスタの具体的構成例を示す図である。
【図７】本発明の第２の実施の形態に係る半導体装置に用いられる入力レシーバ回路の内部構成を示す回路図である。
【図８】本発明の第３の実施の形態に係る半導体装置に用いられる入力レシーバ回路の内部構成を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１３】
図１は、本発明の第１の実施の形態に係る半導体装置の主要部を示す概略図である。図示される半導体装置１０は、半導体記憶装置、具体的にはＤＲＡＭである。しかしながら、本発明は、ＤＲＡＭ若しくは半導体記憶装置に限定されることなく、差動増幅回路を含む種々の半導体装置に適用することが可能である。また、後述するように、本発明は入力レシーバ回路１１〜１３の内部構成に特徴があり、他の構成要素については公知のものが利用できる。したがって、半導体装置１０全体の構成及び動作については、その概要を述べるに止める。
【００１４】
半導体装置１０は、複数（ここでは３個）の入力レシーバ回路１１〜１３と、フリップフロップ回路１４，１５と、行デコーダ１６と、列デコーダ１７と、センスアンプ１８と、メモリアレイ１９を有している。
【００１５】
入力レシーバ回路１１〜１３は、外部端子ＩＮ１〜ＩＮ３を介して入力された制御信号、即ちクロック信号１０１及びアドレス信号１０２と、データ信号１０３とを、それぞれ、内部クロック信号１０４、内部アドレス信号１０５及び内部データ信号１０６として出力する。
【００１６】
フリップフロップ回路１４，１５は、内部クロック信号１０４の立ち上がりタイミングで内部アドレス信号１０５及び内部データ信号１０６をそれぞれラッチして出力する。フリップフロップ回路１４から出力された内部アドレス信号１０７は行デコーダ１６及び列レコーダ１７に供給され、フリップフロップ回路１５から出力された内部データ信号１０８はセンスアンプ１８に供給される。
【００１７】
行デコーダ１６及び列デコーダ１７は、内部アドレス信号１０７に応じてメモリアレイ１９に含まれるメモリセルにアクセスし、センスアンプ１８に供給される内部データ信号１０８に応じてデータの書き込み動作を行なう。データの読み出し動作も、図示しないデータ出力経路を用いて、書き込み動作と同様に行なうことが可能である。
【００１８】
以下、本発明の特徴的部分である入力レシーバ回路１１〜１３について詳細に説明する。入力レシーバ回路１１〜１３は、全て同一の構成を有しているので、以下では、入力レシーバ回路１１について説明する。
【００１９】
図２は、入力レシーバ回路１１の一例である入力レシーバ回路１１−１の内部構成を示す回路図である。
【００２０】
図示のように入力レシーバ回路１１−１は、差動増幅回路２１とインバータ回路２２とを有し、差動増幅回路２１は、カレントミラー回路２３と差動回路２４とを有している。また、入力レシーバ回路１１−１は、入力端子２５及び出力端子２６の他に、電源端子２７，２８と参照電圧端子２９とを備えている。
【００２１】
カレントミラー回路２３は、一対のＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタ（第３及び第４トランジスタ）ＭＰ１１及びＭＰ１２により構成される。これらＰＭＯＳトランジスタＭＰ１１及びＭＰ１２のゲートは、相互に接続され、その接続点（ゲート共通接続点）Ｎｏｄｅ１１に、一方のＰＭＯＳトランジスタＭＰ１１のドレインが接続されている。また、ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２のソースには、電源端子２７から電源電圧ＶＤＤが共通に供給される。
【００２２】
差動増幅回路２１は、差動対を構成するＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタ（第５及び第６トランジスタ）ＭＮ１１及びＭＮ１２と、電流源として機能するＮＭＯＳトランジスタ（第１及び第２トランジスタ）ＭＮ１３及びＭＮ１４により構成される。
【００２３】
ＮＭＯＳトランジスタＭＮ１１及びＭＮ１２のドレインは、ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２のドレインにそれぞれ接続されている。また、ＮＭＯＳトランジスタＭＮ１１及びＭＮ１２のソースは相互に接続されている（Ｎｏｄｅ１２）。さらに、ＮＭＯＳトランジスタＭＮ１１及びＭＮ１２の一方（ＭＮ１１）のゲートには参照電源端子２９を介して参照電圧ＶＲＥＦ（例えば、ＶＲＥＦ＝ＶＤＤ／２）が供給され、他方（ＭＮ１２）のゲートには入力端子２５を介して入力電圧ＶＩＮが供給されている。
【００２４】
ＮＭＯＳトランジスタＭＮ１３及びＭＮ１４は、差動回路２４（又は差動増幅回路２１）の電流源として機能する。ＮＭＯＳトランジスタＭＮ１３及びＭＮ１４のドレインは、ＮＭＯＳトランジスタＭＮ１１及びＭＮ１２のソース共通接続点Ｎｏｄｅ１２に共通に接続され、ソースは電源端子２８を介して接地されている。これらＮＭＯＳトランジスタＭＮ１３及びＭＮ１４の一方（ＭＮ１３）は、そのゲートがゲート共通接続点Ｎｏｄｅ１１に接続され、主電流源回路を構成する。また、ＮＭＯＳトランジスタＭＮ１３及びＭＮ１４の他方（ＭＮ１４）は、そのゲートが参照電圧端子２９に接続され、電流調整回路を構成する。
【００２５】
インバータ回路２２は、ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１２のドレイン共通接続点Ｎｏｄｅ１３と出力端子２６との間に接続されている。
【００２６】
以下、図２に示す入力レシーバ回路１１−１の動作について説明する。なお、以下の説明では、対を成すＰＭＯＳトランジスタＭＰ１１とＭＰ１２のサイズは互いに等しく、ＮＭＯＳトランジスタＭＮ１１とＭＮ１２のサイズは、互いに等しいものとする。しかしながら、これらのトランジスタは、任意の比を持つように構成されてもよい。その場合、トランジスタのサイズ比に応じて、それらのトランジスタに流れる電流比が定まる。
【００２７】
入力電圧ＶＩＮが参照電圧ＶＲＥＦに等しいとき、ＮＭＯＳトランジスタＭＮ１１とＭＮ１２には、等しい電流が流れる。これらの電流の合計値は、電流源であるＮＭＯＳトランジスタＭＮ１３及びＭＮ１４によって決まる。ＮＭＯＳトランジスタＭＮ１３及びＭＮ１４の動作については後述するが、これらは、概ね定電流源として機能する。
【００２８】
入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも高くなると、ＮＭＯＳトランジスタＭＮ１２に流れる電流は増加しようとし、ＮＭＯＳトランジスタＭＮ１１に流れる電流は減少しようとする。このとき、カレントミラー回路２３を介して供給される電流は未だ変化していないので、ＮＭＯＳトランジスタＭＮ１２のドレイン電圧は低下し、ＮＭＯＳトランジスタＭＮ１１のドレイン電圧は上昇する。
【００２９】
ＮＭＯＳトランジスタＭＮ１１のドレイン電圧の上昇は、ゲート共通接続点Ｎｏｄｅ１１の電圧を上昇させる。ゲート共通接続点Ｎｏｄｅ１１の電圧上昇により、ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２に流れる電流は減少し、ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２のドレイン電圧を低下させる。こうして、ＮＭＯＳトランジスタＮＭ１１のドレイン電圧の上昇がＰＭＯＳトランジスタＭＰ１１のドレイン電圧の低下を招き、これらが打ち消し合う結果、ゲート共通接続点Ｎｏｄｅ１１の電圧は所定の値に収束する。その結果、ゲート共通接続点Ｎｏｄｅ１１の電圧はほとんど変化しない。
【００３０】
一方、ＮＭＯＳトランジスタＭＮ１２のドレイン電圧とＰＭＯＳトランジスタＭＰ１２のドレイン電圧はともに低下するため、ドレイン共通接続点Ｎｏｄｅ１３の電圧は低下する。
【００３１】
インバータ回路２２は、ドレイン共通接続点Ｎｏｄｅ１３の電圧変化を論理反転して出力端子２６へ出力する。即ち、ドレイン共通接続点Ｎｏｄｅ１３の電圧低下を受けて、インバータ回路２２は出力電圧ＶＯＵＴを上昇させる。
【００３２】
以上のようにして、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも高くなると、出力電圧ＶＯＵＴも高くなる。
【００３３】
逆に、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも低くなると、ＮＭＯＳトランジスタＭＮ１１に流れる電流は増加しようとし、ＮＭＯＳトランジスタＭＮ１２に流れる電流は減少しようとする。これにより、ＮＭＯＳトランジスタＭＮ１２のドレイン電圧は上昇し、ＮＭＯＳトランジスタＭＮ１１のドレイン電圧は低下する。
【００３４】
ＮＭＯＳトランジスタＭＮ１１のドレイン電圧の低下は、ゲート共通接続点Ｎｏｄｅ１１の電圧を低下させ、ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２に流れる電流を増加させる。これにより、ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２のドレイン電圧は上昇する。つまり、ＮＭＯＳトランジスタＭＮ１１のドレイン電圧の低下がＰＭＯＳトランジスタＭＰ１１のドレイン電圧の上昇を招き、これらが打ち消しあう結果、ゲート共通接続点Ｎｏｄｅ１１の電圧は所定の値に収束する。
【００３５】
一方、ＮＭＯＳトランジスタＭＮ１２のドレイン電圧とＰＭＯＳトランジスタＭＰ１２のドレイン電圧はともに上昇するため、ドレイン共通接続点Ｎｏｄｅ１３の電圧は上昇する。
【００３６】
インバータ回路２２は、ドレイン共通接続点Ｎｏｄｅ１３の電圧上昇を受けて、出力電圧ＶＯＵＴを低下させる。こうして、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも低くなると、出力電圧ＶＯＵＴも低くなる。
【００３７】
図３に、入力電圧ＶＩＮの時間変化と出力電圧ＶＯＵＴの時間変化との関係を示す。図３において横軸が時間（ｔ）、縦軸が電圧（Ｖ）である。
【００３８】
さて、上述したように、ゲート共通接続点Ｎｏｄｅ１１の電圧は所定の値に収束し、ほとんど変化しない。このため、ゲート共通接続点Ｎｏｄｅ１１にゲートが接続されているＮＭＯＳトランジスタＭＮ１３は、定電流源として動作する。接地電位（ＶＤＤ−ＶＳＳ間電圧）が変動した場合であっても、その変動に応じてゲート共通接続点Ｎｏｄｅ１１の電圧も変動するため、ＮＭＯＳトランジスタＭＮ１３は、接地電位ＶＳＳが変動した場合であっても一定の電流を流す定電流源として動作する。したがって、差動増幅回路２１は、接地電位ＶＳＳの変動による影響を受けない安定した入出力特性を示す。
【００３９】
しかしながら、ＮＭＯＳトランジスタＭＮ１３に流れる電流、即ち主電流Ｉｍは、参照電圧ＶＲＥＦが変化した場合、その影響を受ける。詳述すると、参照電圧ＶＲＥＦが変化すると、図４の上図に示すように、それに応じてゲート共通接続点Ｎｏｄｅ１１の電圧が変化する。そのため、ＮＭＯＳトランジスタＭＮ１３に流れる主電流Ｉｍは、図４の下図に示すように、参照電圧ＶＲＥＦが変化に伴い変化する。この電流Ｉｍの変化は、差動増幅回路２１の入出力特性に影響する。そこで、本実施の形態では、ＮＭＯＳトランジスタＭＮ１４を設け、参照電圧ＶＲＥＦの変化に伴うＮＭＯＳトランジスタＭＮ１３に流れる主電流Ｉｍの変化を打ち消すようにしている。
【００４０】
ＮＭＯＳトランジスタＭＮ１４は、参照電圧ＶＲＥＦが一定電圧である限りにおいて一定の電流（副電流Ｉｓ）を流す定電流源として動作する。そして、参照電圧ＶＲＥＦが変化した場合には、その変化に応じて流れる副電流Ｉｓを変化させる。この電流Ｉｓの変化は、図５の下図に示すように、ＭＯＳトランジスタＭＮ１３に流れる主電流Ｉｍの変化を打ち消すように設定される。このように、ＮＭＯＳトランジスタＭＮ１４は、参照電圧ＶＲＥＦの変動に応じて流れる電流Ｉｓを調整する電流調整回路として動作する。その結果、差動増幅回路２１は、参照電圧ＶＲＥＦの変化による影響を受けない安定した入出力特性を示す。
【００４１】
なお、図２では、ＮＭＯＳトランジスタＭＮ１３，ＭＮ１４は、それぞれ単一のトランジスタとして示されているが、これらのトランジスタは、図６に示すように、複数のトランジスタを並列接続したトランジスタ群として構成することができる。この様な構成によれば、トランジスタ群に含まれる１以上のトランジスタを選択的に動作させることでき、それによって所望の特性を得ることができる。つまり、製造時バラツキによる特性変動等が生じても、後に所望の特性が得られるように調整することができる。
【００４２】
トランジスタ群に含まれる１以上のトランジスタを選択的に動作させるためヒューズやアンチヒューズを用いることができる。製造中又は製造後に動作テストを行い、所望の特性が得られるようにヒューズを切断等するなどして、トランジスタ群に含まれる１以上のトランジスタが選択的に動作するようにする。これにより、製造バラツキ等により生じるトランジスタの特性のバラツキの影響を取り除くことができる。
【００４３】
以上のように、本実施の形態によれば、ＮＭＯＳトランジスタＭＮ１３は、接地電位ＶＳＳの変動の影響を除去又は抑制する。また、ＮＭＯＳトランジスタＭＮ１４は、参照電圧ＶＲＥＦ変動の影響を除去又は抑制する。これらのＮＭＯＳトランジスタＭＮ１３，ＭＮ１４を差動増幅回路２１の電流源として用いることにより、入力レシーバ回路１１−１は、接地電位ＶＳＳの変動及び参照電圧ＶＲＥＦの変動にかかわらずに、良好な入出力特性を実現することができる。
【００４４】
次に、図７を参照して本発明の第２の実施の形態に係る入力レシーバ回路１１−２について説明する。第１の実施の形態では、第１導電型トランジスタ及び第２導電型トランジスタの一方である、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２を差動増幅回路２１の入力段に用いたが、本実施の形態では、他方であるＰＭＯＳトランジスタを入力段に用いる。
【００４５】
図７に示すように入力レシーバ回路１１−２は、差動増幅回路７１とインバータ回路７２とを有し、差動増幅回路７１は、カレントミラー回路７３と差動回路７４とを有している。また、入力レシーバ回路１１−２は、入力端子７５及び出力端子７６の他に、電源端子７７，７８と参照電圧端子７９とを備えている。
【００４６】
カレントミラー回路７３は、一対のＮＭＯＳトランジスタ（第３及び第４トランジスタ）ＭＮ２１及びＭＮ２２により構成される。これらＮＭＯＳトランジスタＭＮ２１及びＭＮ２２のゲートは、相互に接続され、その接続点（ゲート共通接続点）Ｎｏｄｅ２１に、一方のＮＭＯＳトランジスタＭＮ２１のドレインが接続されている。また、ＮＭＯＳトランジスタＭＮ２１及びＭＮ２２のソースには、電源端子７８を介して接地電位ＶＳＳが共通に供給される。
【００４７】
差動増幅回路７１は、差動対を構成するＰＭＯＳトランジスタ（第５及び第６トランジスタ）ＭＰ２１及びＭＰ２２と、電流源として機能するＰＭＯＳトランジスタ（第１及び第２トランジスタ）ＭＰ２３及びＭＰ２４により構成される。
【００４８】
ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２のドレインは、ＮＭＯＳトランジスタＭＮ２１及びＭＮ２２のドレインにそれぞれ接続されている。また、ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２のソースは相互に接続されている（Ｎｏｄｅ２２）。さらに、ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２の一方（ＭＰ２１）のゲートには参照電源端子７９を介して参照電圧ＶＲＥＦ（例えば、ＶＲＥＦ＝ＶＤＤ／２）が供給され、他方（ＭＰ２２）のゲートには入力端子７５を介して入力電圧ＶＩＮが供給されている。
【００４９】
ＰＭＯＳトランジスタＭＰ２３及びＭＰ２４は、差動回路７４（又は差動増幅回路７１）の電流源として機能する。ＰＭＯＳトランジスタＭＰ２３及びＭＰ２４のドレインは、ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２のソース共通接続点Ｎｏｄｅ２２に共通に接続され、ソースには電源端子７７を介して電源電圧ＶＤＤが供給されている。これらＰＭＯＳトランジスタＭＰ２３及びＭＰ２４の一方（ＭＰ２３）は、そのゲートがゲート共通接続点Ｎｏｄｅ２１に接続され、主電流源回路を構成する。また、ＰＭＯＳトランジスタＭＰ２３及びＭＰ２４の他方（ＭＰ２４）は、そのゲートが参照電圧端子７９に接続され、電流調整回路を構成する。
【００５０】
インバータ回路７２は、ＮＭＯＳトランジスタＭＮ２２とＰＭＯＳトランジスタＭＰ２２のドレイン共通接続点Ｎｏｄｅ２３と出力端子７６との間に接続されている。
【００５１】
入力レシーバ回路１１−２は、入力レシーバ回路１１−１における電流の向きを逆にしたような動作を行なう。本実施の形態においても第１の実施の形態と同様に、参照電圧ＶＲＥＦの変化に影響を受けることなく安定した入出力特性を実現することができる。
【００５２】
次に、図８を参照して本発明の第３の実施の形態に係る入力レシーバ回路１１−３について説明する。この入力レシーバ回路１１−３は、ＱＣＲ（Quad-Coupled Receiver）型と呼ばれるタイプの入力レシーバ回路であって、第１の実施の形態の入力レシーバ回路１１−１と第２の実施の形態の入力レシーバ回路１１−２とを合成したような構成を有している。ＱＣＲ型の入力レシーバ回路１１−３は、入力レシーバ回路１１−１や１１−２に比べて、低電圧動作時の入力信号タイミングマージンを拡大できるという特徴がある。
【００５３】
図８において、図２又は図７に示す構成要素と対応する構成要素には、同一の参照符号を付してある。なお、図８においてゲート共通接続点Ｎｏｄｅ１１は、ゲート共通接続点Ｎｏｄｅ２１でもあり、また、ドレイン共通接続点Ｎｏｄｅ１３は、ドレイン共通接続点Ｎｏｄｅ２１でもある。
【００５４】
ここで、入力レシーバ回路１１−３を構成するトランジスタの呼称として、第１の実施の形態における第１乃至第６トランジスタの呼称を採用したと仮定する。この場合、ＰＭＯＳトランジスタＭＰ２３，ＭＰ２４が第７及び第８トランジスタに、ＮＭＯＳトランジスタＭＮ２１，ＭＮ２２が第９及び第１０トランジスタに、ＰＭＯＳトランジスタＭＰ２１，ＭＰ２２が第１１及び第１２トランジスタに、それぞれ該当する。そして、第３及び第４のトランジスタであるＰＭＯＳトランジスタＭＰ１１、ＭＰ１２が第１カレントミラー回路を構成し、第９及び第１０トランジスタであるＮＭＯＳトランジスタＭＮ２１，ＭＮ２２が第２カレントミラーを構成する。
【００５５】
あるいは、入力レシーバ回路１１−３を構成するトランジスタの呼称として、第２の実施の形態における第１乃至第６トランジスタの呼称を採用したとする。この場合、ＮＭＯＳトランジスタＭＮ１３，ＭＮ１４が第７及び第８トランジスタに、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２が第９及び第１０トランジスタに、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２が第１１及び第１２トランジスタに、それぞれ該当する。そして、第３及び第４のトランジスタであるＮＭＯＳトランジスタＭＮ２１，ＭＮ２２が第１カレントミラー回路を構成し、第９及び第１０トランジスタであるＰＭＯＳトランジスタＭＰ１１，ＭＰ１２が第２カレントミラーを構成する。
【００５６】
入力レシーバ回路１１−３の動作は、第１及び第２の実施の形態の説明から容易に理解できるので、その詳細な説明を省略する。
【００５７】
本実施の形態においても、ＮＭＯＳトランジスタＭＮ１４とＰＭＯＳトランジスタＭＰ２４が、ともに参照電圧ＶＲＥＦに応じて入力レシーバ回路１１−３に流れる電流を調整する電流調整回路として動作する。これにより、入力レシーバ回路１１−３もまた、第１及び第２の実施の形態と同様に、参照電圧ＶＲＥＦの変化に影響を受けることなく安定した入出力特性を実現することができる。加えて本実施の形態では、上述したように、入力信号タイミングマージンを拡大することができる。
【００５８】
以上、本発明について、いくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、種々の変更、変形が可能である。例えば、上記実施の形態では、差動増幅回路から反転出力を得るように構成したが、非反転出力を得るように構成されてもよい。そのような差動増幅回路を含む半導体装置は、例えばＵＳＰ６３３９３４４に開示されており、参照により本発明に取り込まれる。
【符号の説明】
【００５９】
１０    半導体装置
１１〜１３    入力レシーバ回路
１１−１，１１−２，１１−３    入力レシーバ回路
１４，１５    フリップフロップ回路
１６    行デコーダ
１７    列デコーダ
１８    センスアンプ
１９    メモリアレイ
２１，７１    差動増幅回路
２２，７２    インバータ回路
２３，７３    カレントミラー回路
２４，７４    差動回路
２５，７５    入力端子
２６，７６    出力端子
２７，２８，７７，７８    電源端子
２９，７９    参照電圧端子
１０１    クロック信号
１０２    アドレス信号
１０３    データ信号
１０４    内部クロック信号
１０５，１０７    内部アドレス信号
１０６，１０８    内部データ信号
ＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＮ１４，ＭＮ２１，ＭＮ２２    ＮＭＯＳトランジスタ
ＭＰ１１，ＭＰ１２，ＭＰ２１，ＭＰ２２，ＭＰ２３，ＭＰ２４    ＰＭＯＳトランジスタ
Ｎｏｄｅ１１，Ｎｏｄｅ２１    ゲート共通接続点
Ｎｏｄｅ１２，Ｎｏｄｅ２２    ソース共通接続点
Ｎｏｄｅ１３，Ｎｏｄｅ２３    ドレイン共通接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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