(57)【要約】【課題】消費電力の増加を抑えるとともに回路構成を簡単化しつつ、ノイズによる誤動作の発生を防止する。【解決手段】ゲート駆動回路６Ａ、６Ｂは、半導体素子Ｍ１、Ｍ２をオンするためのオン電圧およびオフするためのオフ電圧をゲートに与える。オフ電圧生成回路７Ａ、７Ｂは、オフ電圧を生成するものであって、半導体素子Ｍ１、Ｍ２のうち、順方向に電流を流すＭＯＳ動作を行うＭＯＳ動作側素子がターンオンする際に、逆方向に電流を流すＤｉ動作を行うＤｉ動作側素子のゲートに与えるオフ電圧を、通常の電圧よりも負方向に変化させる。オフ電圧生成回路７Ａ、７Ｂは、ＭＯＳ動作側素子を順方向に介して流れる電流が増加している期間に、オフ電圧の負方向への変化を開始する。【選択図】図１
2015012624.tif 000002
【特許請求の範囲】
【請求項１】
ハーフブリッジ回路（５）を構成する一対の半導体素子（Ｍ１、Ｍ２）を駆動する駆動回路（１、２）であって、
前記半導体素子をオンするためのオン電圧およびオフするためのオフ電圧を前記半導体素子のゲートに与えるゲート駆動回路（６Ａ、６Ｂ）と、
前記オフ電圧を生成するものであって、前記一対の半導体素子のうち、順方向に電流を流す第１動作を行う半導体素子である第１動作側素子がターンオンする際に、逆方向に電流を流す第２動作を行う半導体素子である第２動作側素子のゲートに与える前記オフ電圧を、通常の電圧よりも負方向に変化させるオフ電圧生成回路（７Ａ、７Ｂ、３１Ａ、３１Ｂ、４１Ａ、４１Ｂ）と、
を備え、
前記オフ電圧生成回路は、
前記第１動作側素子を順方向に介して流れる電流が増加している期間に、前記オフ電圧の負方向への変化を開始することを特徴とする駆動回路。
【請求項２】
前記オフ電圧生成回路は、前記第１動作側素子がターンオフする時点より前に、前記オフ電圧を前記通常の電圧に戻すことを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記オフ電圧生成回路は、
コンデンサ（１５Ａ、１５Ｂ）と、
前記第１動作側素子を順方向に介して流れる電流に応じて前記コンデンサを充電する充電手段（２１Ａ、２１Ｂ）と、
前記コンデンサを放電する放電手段（１６Ａ、１６Ｂ）と、
を備え、
前記コンデンサの高電位側端子の電位を基準とした低電位側端子の電圧を前記オフ電圧として出力することを特徴とする請求項１または２に記載の駆動回路。
【請求項４】
前記オフ電圧生成回路（３１Ａ、３１Ｂ）は、
前記コンデンサの端子間電圧を所定の制限電圧に制限する電圧制限手段（３２Ａ、３２Ｂ）を備えていることを特徴とする請求項３に記載の駆動回路。
【請求項５】
前記半導体素子は、ボディダイオードのように動作する逆導通動作時、制御端子に印加される負電圧の大きさに応じて主端子間での電圧降下が増加する特性を有する素子であることを特徴とする請求項１から４のいずれか一項に記載の駆動回路。
【請求項６】
前記半導体素子は、ＧａＮ−ＨＥＭＴであることを特徴とする請求項５に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハーフブリッジ回路を構成する一対の半導体素子を駆動する駆動回路に関する。
【背景技術】
【０００２】
近年、ハーフブリッジ回路などに用いられる半導体素子として、従来のパワーデバイスに比べて大幅にオン抵抗を小さくすることができる次世代パワーデバイス（例えばＧａＮ−ＨＥＭＴなど）の開発が進められている。ただし、上記次世代パワーデバイスは、ノーマリーオフのデバイスを作ることが難しく、ノーマリーオフを実現した場合でも、その閾値電圧が非常に小さくなる（例えば０〜３Ｖ程度）。
【０００３】
半導体素子において、閾値電圧が低下すると、例えばスイッチング時などにノイズによる誤動作（誤オン）が発生し易くなる。上記誤動作については、オフ期間におけるゲート電圧（オフ保持電圧）を負に引っ張っておく、つまりオフ時にゲートに対して常に負電圧を印加することにより、その発生を回避することができる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４９１６９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、オフ期間の全てにわたってゲートに対して負電圧を印加する場合、その分だけ消費電力が増加する。また、例えば、正負両方の電源を用いたり、多くのスイッチを用いるとともに静電容量が比較的大きいコンデンサを用いたりする必要がある。つまり、従来の構成では、消費電力が増加するとともに回路構成が複雑化するという問題があった。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、消費電力の増加を抑えるとともに回路構成を簡単化しつつ、ノイズによる誤動作の発生を防止することができる駆動回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載した駆動回路は、ハーフブリッジ回路を構成する一対の半導体素子を駆動するものであり、ゲート駆動回路およびオフ電圧生成回路を備える。ゲート駆動回路は、半導体素子をオンするためのオン電圧およびオフするためのオフ電圧を、半導体素子のゲートに与える。オフ電圧生成回路は、上記オフ電圧を生成する。また、オフ電圧生成回路は、一対の半導体素子のうち第１動作側素子がターンオンする際に、第２動作側素子のゲートに与えるオフ電圧を、通常の電圧よりも負方向に変化させる。
【０００８】
なお、第１動作側素子は、順方向に電流を流す第１動作を行う半導体素子である。また、第２動作側素子は、逆方向に電流を流す第２動作を行う半導体素子である。例えば、ハーフブリッジ回路が、一対の半導体素子の相互接続ノードから負荷に向けて電流を出力する用途（同期整流型の降圧型スイッチング電源回路、インバータなど）に適用される場合であれば、上アーム側の半導体素子が第１動作側素子に相当し、下アーム側の半導体素子が第２動作側素子に相当する。また、ハーフブリッジ回路が、負荷から上記相互接続ノードに向けて電流を入力する用途（同期整流型の昇圧型スイッチング電源回路、インバータなど）に適用される場合であれば、下アーム側の半導体素子が第１動作側素子に相当し、上アーム側の半導体素子が第２動作側素子に相当する。
【０００９】
ハーフブリッジ回路において、第２動作側素子がオンする期間から、第１動作側素子および第２動作側素子の双方がオフする期間（いわゆるデッドタイム）を経て、第１動作側素子がオンする期間へと移行する際、第２動作側素子が誤オンする誤動作が発生するおそれがある。上記誤オンは、次のような理由により生じる。すなわち、第１動作側素子がターンオンする際、その素子の主端子間（例えばドレイン・ソース間）の電圧が急激に変化する。これにより、第２動作側素子の主端子（第１動作側素子および第２動作側素子の相互接続ノード）の電圧も同様に急激に変化する。その急激な電圧の変化により、第２動作側素子のゲート寄生容量が充電されてゲート電圧が上昇する。このとき、ゲート電圧が閾値電圧を超えて上昇すると、第２動作側素子が誤オンする。そうすると、第１動作側素子および第２動作側素子がいずれもオンした状態となって、大きな貫通電流（短絡電流）が流れてしまう。
【００１０】
本手段によれば、上述した問題の発生が次のようにして抑制される。すなわち、一対の半導体素子のうち第１動作側素子がターンオンする際には、オフ電圧生成回路が、第２動作側素子のゲートに与えるオフ電圧を、通常の電圧よりも負方向に変化させる。そのため、第２動作側素子のオフ時のゲート電圧が閾値電圧から大きく離れた値となり、上記誤オンの発生が防止される。しかも、オフ電圧生成回路は、オフ電圧を常に負電圧にすることはなく、適切なタイミングで負方向に変化させるようになっている。以下、その点について説明する。
【００１１】
一般に、ハーフブリッジ回路を構成する半導体素子は、ターンオンする際、素子を流れる電流（例えばドレイン電流）が増加してから、素子の主端子間の電圧が変化するようになっている。このような点に着目し、オフ電圧生成回路は、第１動作側素子を順方向に介して流れる電流が増加している期間に、オフ電圧の負方向への変化を開始する。このようにすれば、第１動作側素子の主端子間の電圧が変化し始める時点において、第２動作側素子のゲートには、必ず負のオフ電圧が印加されることになる。このように、オフ電圧生成回路は、オフ期間の全てにわたってオフ電圧を負電圧にすることなく、誤オンの発生を確実に防止することができる適切なタイミングでもって、オフ電圧を負方向に変化させるようになっている。従って、本手段によれば、消費電力の増加を抑えるとともに回路構成を簡単化しつつ、ノイズによる誤動作の発生を防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態を示すもので、ハーフブリッジ回路を駆動する駆動回路の概略的な構成図
【図２】ハーフブリッジ回路が負荷に電流を出力する場合における半導体素子の駆動動作を示すタイミングチャート
【図３】ハーフブリッジ回路が負荷から電流を入力する場合における図２相当図
【図４】駆動回路の詳細な構成例を示す図
【図５】ハーフブリッジ回路が負荷に電流を出力する場合の各部動作波形を示す図
【図６】ハーフブリッジ回路が負荷に電流を出力する場合のシミュレーション結果を示す図
【図７】比較例を示す図６相当図
【図８】第２の実施形態を示す図４相当図
【図９】第３の実施形態を示す図４相当図
【図１０】図５相当図
【発明を実施するための形態】
【００１３】
以下、駆動回路の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１〜図７を参照して説明する。
図１に示す駆動回路１、２は、一対の電源線３、４の間に接続されたハーフブリッジ回路５を構成する半導体素子Ｍ１、Ｍ２をそれぞれ駆動する。半導体素子Ｍ１、Ｍ２は、電源線３、４間に直列接続されている。半導体素子Ｍ１、Ｍ２の相互接続ノードＮ１には、図示しない負荷（誘導性負荷）が接続される。
【００１４】
半導体素子Ｍ１、Ｍ２は、ＧａＮ−ＨＥＭＴ（窒化ガリウム−高電子移動度トランジスタ）によるパワーＭＯＳＦＥＴである。ＧａＮ−ＨＥＭＴによるパワー半導体素子は、高耐圧および低オン抵抗であり、且つ、高速スイッチングを特徴とする素子である。そのため、上記パワー半導体素子は、回路の小型化および高効率化に大きく寄与する技術であると広く期待されている。しかし、一般に、上記パワー半導体素子は、ＩＧＢＴやＳｉ−ＭＯＳＦＥＴに比べて閾値電圧が低い。そのため、スイッチング時のノイズに対する誤動作が発生し易いという問題を有している。
【００１５】
駆動回路１は、ゲート駆動回路６Ａおよびオフ電圧生成回路７Ａを備えている。ゲート駆動回路６Ａは、半導体素子Ｍ１を駆動するための駆動電圧を半導体素子Ｍ１のゲートに与える。ゲート駆動回路６Ａは、駆動電源８Ａから供給される電圧Ｖddを、半導体素子Ｍ１をオン駆動するオン電圧として出力する。オン電圧は、半導体素子Ｍ１の閾値電圧よりも高い電圧であり、例えば＋５Ｖである。
【００１６】
また、ゲート駆動回路６Ａは、オフ電圧生成回路７Ａから供給される電圧を、半導体素子Ｍ１をオフ駆動するオフ電圧として出力する。オフ電圧生成回路７Ａは、上記オフ電圧を生成する。オフ電圧生成回路７Ａにより生成されるオフ電圧は、通常、駆動電源８Ａの低電位側電位に相当する電圧（０Ｖ）である。ただし、オフ電圧生成回路７Ａは、後述するタイミングにおいて、オフ電圧を、通常の電圧（０Ｖ）よりも負方向に変化させるようになっている。
【００１７】
駆動回路２は、ゲート駆動回路６Ｂおよびオフ電圧生成回路７Ｂを備えている。ゲート駆動回路６Ｂは、ゲート駆動回路６Ａと同様の構成であり、オフ電圧生成回路７Ｂは、オフ電圧生成回路７Ａと同様の構成である。そのため、ここでは、ゲート駆動回路６Ｂおよびオフ電圧生成回路７Ｂについての説明は省略する。
【００１８】
続いて、上記構成の駆動回路１、２による半導体素子Ｍ１、Ｍ２の駆動動作について、図２および図３を参照して説明する。なお、ここでは、半導体素子Ｍ１、Ｍ２が順方向に電流を流す動作（第１動作）のことをＭＯＳ動作と呼び、逆方向に電流を流す動作（第２動作）のことをＤｉ動作（ダイオード動作）と呼ぶ。また、半導体素子Ｍ１、Ｍ２のうち、ＭＯＳ動作を行う素子をＭＯＳ動作側素子（第１動作側素子）と呼び、Ｄｉ動作を行う素子をＤｉ動作側素子と呼ぶ。この場合、ＭＯＳ動作側素子は、負荷に流れる電流（負荷電流）を開閉するスイッチとして機能する。また、Ｄｉ動作側素子は、負荷電流を還流する還流手段として機能する。
【００１９】
「１」ノードＮ１から負荷に向けて電流が出力される場合
ハーフブリッジ回路５がノードＮ１から負荷に向けて電流（負荷電流）を出力する用途（同期整流型の降圧型スイッチング電源回路、インバータなど）に適用される場合、ハイサイド側（上アーム側）の半導体素子Ｍ１がＭＯＳ動作側素子に相当し、ロウサイド側（下アーム側）の半導体素子Ｍ２がＤｉ動作側素子に相当する。
【００２０】
この場合、図２に示すように、半導体素子Ｍ１、Ｍ２のゲートに電圧を印加する１周期には、半導体素子Ｍ１がオンするとともに半導体素子Ｍ２がオフする期間Ａと、半導体素子Ｍ１がオフするとともに半導体素子Ｍ２がオンする期間Ｂと、半導体素子Ｍ１、Ｍ２の双方がオフする期間Ｃ、Ｄ（デッドタイム）とが存在する。
【００２１】
期間Ａでは、半導体素子Ｍ１のゲートにオン電圧が印加されるとともに、半導体素子Ｍ２のゲートにオフ電圧が印加される。期間Ｂでは、半導体素子Ｍ１のゲートにオフ電圧が印加されるとともに、半導体素子Ｍ２のゲートにオン電圧が印加される。期間Ｃ、Ｄでは、半導体素子Ｍ１、Ｍ２の各ゲートにオフ電圧が印加される。
【００２２】
ただし、期間Ｄの後半から期間Ａの前半において、半導体素子Ｍ２のゲートに与えられるオフ電圧は、０Ｖよりも負方向に変化した負電圧（例えば−５Ｖ）となっている。つまり、ＭＯＳ動作側素子である半導体素子Ｍ１がオフからオンに転じるとき（オンする瞬間）、Ｄｉ動作側素子である半導体素子Ｍ２のゲートに与えられるオフ電圧が負に引っ張られるようになっている。そのため、半導体素子Ｍ２のオフ時のゲート電圧が閾値電圧から大きく離れた値となり、半導体素子Ｍ１のターンオン時に生じるノイズに起因した誤オンの発生が防止される。
【００２３】
「２」負荷からノードＮ１に向けて電流が入力される場合
ハーフブリッジ回路５が負荷からノードＮ１に向けて電流を入力する用途（同期整流型の昇圧型スイッチング電源回路、インバータなど）に適用される場合、ハイサイド側の半導体素子Ｍ１がＤｉ動作側素子に相当し、ロウサイド側の半導体素子Ｍ２がＭＯＳ動作側素子に相当する。
【００２４】
図３に示すように、この場合も、ノードＮ１から負荷へ向けて電流が出力される場合と同様に、半導体素子Ｍ１、Ｍ２のゲートに電圧を印加する１周期には、期間Ａ〜Ｄが存在する。ただし、この場合、期間Ｃの後半から期間Ｂの前半において、半導体素子Ｍ１のゲートに与えられるオフ電圧は、０Ｖよりも負方向に変化した負電圧となっている。つまり、ＭＯＳ動作側素子である半導体素子Ｍ２がオフからオンに転じるとき（オンする瞬間）、Ｄｉ動作側素子である半導体素子Ｍ１のゲートに与えられるオフ電圧が負に引っ張られるようになっている。そのため、半導体素子Ｍ１のオフ時のゲート電圧が閾値電圧から大きく離れた値となり、半導体素子Ｍ２のターンオン時に生じるノイズに起因した誤オンの発生が防止される。
【００２５】
続いて、上述した機能を実現する駆動回路の具体的な構成例について、図４を参照して説明する。
駆動回路１が備えるゲート駆動回路６Ａは、ＰＮＰ形バイポーラトランジスタであるトランジスタ１１ＡおよびＮＰＮ形バイポーラトランジスタであるトランジスタ１２Ａを備えている。トランジスタ１１Ａのエミッタは、駆動電源８Ａの高電位側出力端子に接続されている。トランジスタ１２Ａのエミッタは、電源線１３Ａに接続されている。トランジスタ１１Ａ、１２Ａの各コレクタは、共通接続されるとともに、半導体素子Ｍ１のゲートに接続されている。
【００２６】
駆動回路２が備えるゲート駆動回路６Ｂは、トランジスタ１１Ｂ、１２Ｂを備えている。トランジスタ１１Ｂ、１２Ｂは、それぞれトランジスタ１１Ａ、１２Ａと同様のものである。トランジスタ１１Ｂのエミッタは、駆動電源８Ｂの高電位側出力端子に接続されている。トランジスタ１２Ｂのエミッタは、電源線１３Ｂに接続されている。トランジスタ１１Ｂ、１２Ｂの各コレクタは、共通接続されるとともに、半導体素子Ｍ２のゲートに接続されている。
【００２７】
トランジスタ１１Ａ、１１Ｂ、１２Ａ、１２Ｂの各ベースには、図示しない制御回路から出力される駆動信号が与えられる。上記制御回路は、半導体素子Ｍ１をオン駆動する際、Ｌレベル（例えば０Ｖ）の駆動信号を出力してトランジスタ１１Ａをオンするとともにトランジスタ１２Ａをオフする。また、上記制御回路は、半導体素子Ｍ１をオフ駆動する際、Ｈレベル（例えば５Ｖ）の駆動信号を出力してトランジスタ１１Ａをオフするとともにトランジスタ１２Ａをオンする。また、上記制御回路は、半導体素子Ｍ２をオン駆動する際、Ｌレベルの駆動信号を出力してトランジスタ１１Ｂをオンするとともにトランジスタ１２Ｂをオフする。また、上記制御回路は、半導体素子Ｍ２をオフ駆動する際、Ｈレベルの駆動信号を出力してトランジスタ１１Ｂをオフするとともにトランジスタ１２Ｂをオンする。
【００２８】
駆動回路１が備えるオフ電圧生成回路７Ａは、トランス１４Ａ、コンデンサ１５Ａ、抵抗１６Ａおよびダイオード１７Ａを備えている。トランス１４Ａは、例えばプリント配線板などに形成することが可能な平面コイルを用いて構成されている。トランス１４Ａの一次側の巻線１８Ａは、半導体素子Ｍ２のソースおよび電源線４の間に直列に介在するように設けられている。巻線１８Ａは、半導体素子Ｍ２のソース側が巻き始めとなっている。トランス１４Ａの二次側の巻線１９Ａは、ダイオード１７Ａのアノードおよび電源線１３Ａの間に接続されている。巻線１９Ａは、ダイオード１７Ａのアノード側が巻き始めとなっている。
【００２９】
コンデンサ１５Ａは、半導体素子Ｍ１のソースおよび電源線１３Ａの間に接続されている。コンデンサ１５Ａの静電容量は、半導体素子Ｍ１のゲート・ソース間の寄生容量に比べて大きい容量（例えば１０倍程度）になっている。抵抗１６Ａは、コンデンサ１５Ａに蓄えられた電荷を放電するためのものであり、コンデンサ１５Ａの端子間に接続されている。ダイオード１７Ａのカソードは、半導体素子Ｍ１のソースに接続されている。
【００３０】
駆動回路２が備えるオフ電圧生成回路７Ｂは、トランス１４Ｂ、コンデンサ１５Ｂ、抵抗１６Ｂおよびダイオード１７Ｂを備えている。なお、トランス１４Ｂ、コンデンサ１５Ｂ、抵抗１６Ｂおよびダイオード１７Ｂは、それぞれトランス１４Ａ、コンデンサ１５Ａ、抵抗１６Ａおよびダイオード１７Ａと同様のものである。
【００３１】
トランス１４Ｂの一次側の巻線１８Ｂは、半導体素子Ｍ１のソースおよびノードＮ１の間に直列に介在するように設けられている。巻線１８Ｂは、半導体素子Ｍ１のソース側が巻き始めとなっている。トランス１４Ｂの二次側の巻線１９Ｂは、ダイオード１７Ｂのアノードおよび電源線１３Ｂの間に接続されている。巻線１９Ｂは、ダイオード１７Ｂのアノード側が巻き始めとなっている。コンデンサ１５Ｂは、半導体素子Ｍ２のソースおよび電源線１３Ｂの間に接続されている。抵抗１６Ｂは、コンデンサ１５Ｂの端子間に接続されている。ダイオード１７Ｂのカソードは、半導体素子Ｍ２のソースに接続されている。
【００３２】
なお、本実施形態では、トランス１４Ａおよびダイオード１７Ａにより、半導体素子Ｍ２を順方向に介して流れる電流に応じてコンデンサ１５Ａを充電する充電手段２１Ａが構成される。また、トランス１４Ｂおよびダイオード１７Ｂにより、半導体素子Ｍ１を順方向に介して流れる電流に応じてコンデンサ１５Ｂを充電する充電手段２１Ｂが構成される。また、抵抗１６Ａがコンデンサ１５Ａを放電する放電手段に相当するとともに、抵抗１６Ｂがコンデンサ１５Ｂを放電する放電手段に相当する。
【００３３】
上記構成によれば、図５に示すようなタイミングでもって、Ｄｉ動作側素子となる半導体素子のゲートに与えられるオフ電圧が負方向に変化する。
図５は、Ｄｉ動作側素子がオンした状態からデッドタイムを経てＭＯＳ動作側素子がオンした状態へと遷移する期間における各部の波形を示している。以下の説明では、ノードＮ１から負荷へと電流を出力する場合を例に説明する。従って、この場合、ハイサイド側の半導体素子Ｍ１がＭＯＳ動作側素子であり、ロウサイド側の半導体素子Ｍ２がＤｉ動作側素子である。
【００３４】
半導体素子Ｍ２がオンした状態からデッドタイムに移行すると、ゲート駆動回路６Ｂにおいてトランジスタ１１Ｂがオフされるとともにトランジスタ１２Ｂがオンされる。これにより、半導体素子Ｍ２のゲート・ソース間は、オン状態のトランジスタ１２Ｂおよび抵抗１６Ｂを介して短絡される。つまり、半導体素子Ｍ２のゲート・ソース間電圧Ｖgsが０Ｖになる。そのため、半導体素子Ｍ２がオフに転じる。
【００３５】
デッドタイムが終了すると、ゲート駆動回路６Ａにおいてトランジスタ１１Ａがオンされるとともにトランジスタ１２Ａがオフされる。これにより、半導体素子Ｍ１のゲート・ソース間電圧Ｖgsが上昇を開始する。そして、半導体素子Ｍ１のゲート・ソース間電圧Ｖgsが閾値電圧に達すると（時刻ｔ１）、半導体素子Ｍ１がターンオンする。これにより、半導体素子Ｍ１のドレイン電流Ｉｄが上昇を開始する。その後、半導体素子Ｍ１のドレイン電流Ｉｄは、時刻ｔ２の時点まで増加し続ける。
【００３６】
半導体素子Ｍ１のドレイン電流Ｉｄが増加する期間（ｔ１〜ｔ２の期間）では、半導体素子Ｍ１のソース部分と磁気結合されている巻線１９Ｂに電圧が発生する。巻線１９Ｂに発生する電圧は、巻き始め側が高電位となり、巻き終わり側が低電位となる。そのため、「巻線１９Ｂの巻き始め→ダイオード１７Ｂ→コンデンサ１５Ｂ→巻線１９Ｂの巻き終わり」という経路で電流（充電電流）が流れ、コンデンサ１５Ｂが充電される。また、コンデンサ１５Ｂには、抵抗１６Ｂを通じて放電電流も流れる。ただし、この場合、充電電流が放電電流よりも大きくなるように、各種の回路定数（抵抗１６Ｂの抵抗値、トランス１４Ｂの巻線のインダクタンス値、巻数など）が設定されている。そのため、時刻ｔ１〜ｔ２の期間において、コンデンサ１５Ｂの端子間電圧は上昇する。
【００３７】
このようにして充電されるコンデンサ１５Ｂの高電位側の端子は、駆動電源８Ｂの低電位側出力端子（０Ｖ）に接続されるとともに半導体素子Ｍ２のソースに接続されている。また、コンデンサ１５Ｂの低電位側の端子は、オン状態のトランジスタ１２Ｂを介して半導体素子Ｍ２のゲートに接続されている。従って、半導体素子Ｍ２のゲートには、コンデンサ１５Ｂの端子間電圧に相当する大きさの負の電圧が印加される。
【００３８】
半導体素子Ｍ１のドレイン電流Ｉｄが増加する期間（ｔ１〜ｔ２の期間）には、半導体素子Ｍ１のドレイン・ソース間電圧Ｖdsは、未だ変化しない（低下しない）。これは、一般に、ハーフブリッジ回路を構成する半導体素子は、ターンオンする際、素子を流れる電流（ドレイン電流）が増加した後、素子の主端子間の電圧（ドレイン・ソース間電圧）が変化するようになっているからである。
【００３９】
そして、半導体素子Ｍ１のドレイン電流Ｉｄの増加が収まった時点（時刻ｔ２）において、半導体素子Ｍ１のドレイン・ソース間電圧Ｖdsが低下し始める。その後、ドレイン・ソース間電圧Ｖdsは、ミラー期間が終了する時点（時刻ｔ３）まで低下し続ける。このように、半導体素子Ｍ１のドレイン・ソース間電圧Ｖdsが急激に低下する期間（ｔ２〜ｔ３の期間）において、半導体素子Ｍ２が誤オンする可能性がある。しかし、この場合、時刻ｔ２の時点において、半導体素子Ｍ２のゲートには既に負のオフ電圧が印加されているため、上記誤オンの発生が確実に防止される。
【００４０】
なお、ドレイン電流Ｉｄの増加が収まった時点（時刻ｔ２）以降は、巻線１９Ｂに電圧は発生しない。そのため、コンデンサ１５Ｂには、充電電流が流れず、放電電流だけが流れることになる。つまり、時刻ｔ２以降は、抵抗１６Ｂを通じてコンデンサ１５Ｂを放電する動作だけが行われ、コンデンサ１５Ｂの端子間電圧は次第に減少する。本実施形態では、少なくとも、次のデッドタイムが開始される時点（半導体素子Ｍ１がオフする時点）までに、コンデンサ１５Ｂの電荷がゼロ、つまり半導体素子Ｍ２のゲートに印加されるオフ電圧が０Ｖになるように各種の回路定数（抵抗１６Ｂの抵抗値、コンデンサ１５Ｂの静電容量値など）が設定されている。
【００４１】
なお、上記構成によれば、負荷からノードＮ１へと電流を入力する場合にも、上記したノードＮ１から負荷へと電流を出力する場合と同様のタイミングでもって、Ｄｉ動作側素子となる半導体素子のゲートに与えられるオフ電圧が負方向に変化する。ただし、この場合、ハイサイド側の半導体素子Ｍ１がＤｉ動作側素子であり、ロウサイド側の半導体素子Ｍ２がＭＯＳ動作側素子である。
【００４２】
図６は、本実施形態の駆動回路１、２により駆動されるハーフブリッジ回路５がノードＮ１から負荷に向けて電流を出力する用途に適用される場合におけるシミュレーション結果を示すものである。また、図７は、比較例を示すものであり、半導体素子のゲートに与えるオフ電圧を負方向に変化させない場合の図６相当図である。
【００４３】
図７に示すように、オフ電圧を常に０Ｖにした場合、Ｄｉ動作側素子である半導体素子Ｍ２がオンする期間からデッドタイムを経てＭＯＳ動作側素子である半導体素子Ｍ１がオンする期間へと移行する際、半導体素子Ｍ２が誤オンする誤動作が発生するおそれがある。上記誤オンは、次のような理由により生じる。すなわち、半導体素子Ｍ１がターンオンする際、その素子のドレイン・ソース間電圧Ｖdsが急激に変化する（低下する）。これにより、ノードＮ１の電圧（半導体素子Ｍ２のドレイン電圧）も同様に急激に変化する。その急激な電圧の変化により、半導体素子Ｍ２のゲート寄生容量が充電されてゲート・ソース間電圧Ｖgsが上昇する。このとき、ゲート・ソース間電圧Ｖgsが閾値電圧を超えて上昇すると、半導体素子Ｍ２が誤オンする。そうすると、半導体素子Ｍ１、Ｍ２がいずれもオンした状態となって、大きな貫通電流（短絡電流）が流れてしまう。
【００４４】
これに対し、図６に示すように、本実施形態の駆動回路１、２によれば、半導体素子Ｍ１がターンオンする際には、半導体素子Ｍ２のゲート・ソース間電圧Ｖgsが０Ｖよりも負方向に変化するようになっている。そのため、半導体素子Ｍ２のオフ時のゲート・ソース間電圧Ｖgsが閾値電圧から大きく離れた値となり、上記誤オンの発生が防止される。
【００４５】
以上説明した本実施形態によれば、ハーフブリッジ回路５を構成する半導体素子Ｍ１、Ｍ２のうちＭＯＳ動作側素子がターンオンする際には、Ｄｉ動作側素子のゲートに与えられるオフ電圧が０Ｖよりも負方向に変化するようになっている。そのため、Ｄｉ動作側素子のオフ時のゲート電圧が閾値電圧から大きく離れた値となり、ターンオン時のノイズに起因する誤オンの発生が防止される。
【００４６】
しかも、本実施形態では、ＭＯＳ動作側素子のドレイン電流Ｉｄが増加している期間に、Ｄｉ動作側素子のゲートに与えるオフ電圧の負方向への変化を開始するので、ＭＯＳ動作側素子のドレイン・ソース間電圧Ｖdsが変化し始める時点において、Ｄｉ動作側素子のゲートには、必ず負のオフ電圧が印加される。つまり、オフ期間の全てにわたってオフ電圧を負電圧にすることなく、誤オンの発生を確実に防止することができる適切なタイミングでもって、オフ電圧を負方向に変化させるようになっている。従って、本実施形態によれば、消費電力の増加を抑えるとともに回路構成を簡単化しつつ、ノイズによる誤動作の発生を防止することができる。
【００４７】
また、本実施形態では、上述したようにＤｉ動作側素子のゲートに印加するオフ電圧を負方向に変化させる機能を有するオフ電圧生成回路７Ａ（７Ｂ）は、コンデンサ１５Ａ（１５Ｂ）、トランス１４Ａ（１４Ｂ）およびダイオード１７Ａ（１７Ｂ）からなる充電手段２１Ａ（２１Ｂ）などから構成されている。充電手段２１Ａ（２１Ｂ）は、ＭＯＳ動作側素子を順方向に介して流れる電流に応じてコンデンサ１５Ａ（１５Ｂ）を充電するものである。そして、オフ電圧生成回路７Ａ（７Ｂ）は、充電されたコンデンサ１５Ａ（１５Ｂ）の高電位側端子の電位を基準とした低電位側端子の電圧をオフ電圧として出力する。このような構成によれば、スイッチなどの複雑なタイミング制御を行うことなく、誤オンの発生を確実に防止することができるタイミングでもってＤｉ動作側素子のゲートに負電圧を印加することができる。
【００４８】
さて、ＧａＮ−ＨＥＭＴである半導体素子Ｍ１、Ｍ２は、ゲートにオフ電圧が印加されているときであっても、ドレイン電圧がゲート電圧よりも閾値電圧（例えば２Ｖ程度）だけ低くなるとチャンネルがオンし、ソースからドレインに向けて電流が流れる（逆方向電流が流れる）。つまり、この場合、チャンネルが導通することによりボディダイオードと同様の働きをする。以下、このような動作のことを逆導通動作と呼ぶ。
【００４９】
このような逆導通動作は、半導体素子Ｍ１、Ｍ２がＤｉ動作側素子である場合のデッドタイムに行われる。また、上記逆導通動作を行うＤｉ動作側素子のドレイン・ソース間電圧は、ボディダイオードの順方向電圧に相当するものであり、デッドタイム中の損失を少なくするためには極力小さいことが望ましい。そして、上記ドレイン・ソース間電圧は、ゲートに印加される電圧（ゲート・ソース間電圧）に応じて変化する。すなわち、ゲート・ソース間電圧が０Ｖである場合、ドレイン・ソース間電圧は閾値電圧程度の電圧となる。一方、ゲート・ソース間電圧が負電圧である場合、ドレイン・ソース間電圧は閾値電圧に上記負電圧を加えた電圧になる。
【００５０】
このように、ＧａＮ−ＨＥＭＴである半導体素子Ｍ１、Ｍ２は、ゲート・ソース間電圧が負方向に引っ張られるほど、ボディダイオードと同様の働きをする動作時におけるドレイン・ソース間電圧が大きくなる特性を有する。すなわち、ＧａＮ−ＨＥＭＴである半導体素子Ｍ１、Ｍ２は、逆導通動作時においてゲートに印加される負電圧の大きさに応じてドレイン端子およびソース端子間での電圧降下が増加する特性を有している。
【００５１】
このような点に着目し、本実施形態では、Ｄｉ動作側素子のゲートに与えるオフ電圧を負電圧に変化させた後、少なくとも、次のデッドタイムが開始される時点までに、オフ電圧が０Ｖになるようにしている。このようにすれば、Ｄｉ動作側素子がボディダイオードと同様の働きをする逆導通動作時におけるドレイン・ソース間電圧を低く抑えることができ、その結果、デッドタイム中の電力損失が低く抑えられるという効果が得られる。
【００５２】
（第２の実施形態）
以下、本発明の第２の実施形態について図８を参照して説明する。
第１の実施形態では、負方向に変化させたときのオフ電圧の大きさは、ＭＯＳ動作側素子を順方向に介して流れる電流（ドレイン電流Ｉｄ）、各種の回路定数（トランス１４Ａ、１４Ｂ、コンデンサ１５Ａ、１５Ｂ、ダイオード１７Ａ、１７Ｂなどの特性）により決定されるようになっていた。そのため、第１の実施形態の構成において、印加する負電圧の大きさを精度良く設定することは難しかった。
【００５３】
これに対し、本実施形態のオフ電圧生成回路３１Ａは、オフ電圧生成回路７Ａが備える構成に加え、さらに、ツェナーダイオード３２Ａを備えている。ツェナーダイオード３２Ａは、電源線１３Ａ側をアノードとし、コンデンサ１５Ａの端子間に接続されている。また、オフ電圧生成回路３１Ｂも、オフ電圧生成回路３１Ａと同様に、ツェナーダイオード３２Ｂが追加された構成となっている。ツェナーダイオード３２Ａ、３２Ｂは、コンデンサ１５Ａ、１５Ｂの端子間電圧を所定の制限電圧に制限する電圧制限手段として機能する。上記制限電圧は、ツェナーダイオード３２Ａ、３２Ｂのツェナー電圧により定まる。
【００５４】
この場合、充電手段２１Ａ、２１Ｂによる充電動作に伴いコンデンサ１５Ａ、１５Ｂの端子間に所望する負電圧よりも大きい電圧が生じるように、各種の回路定数を設定しておく必要がある。このようにすれば、オフ電圧生成回路３１Ａ、３１Ｂが生成する負電圧が所望する大きさ（＝制限電圧）となる。従って、本実施形態によれば、第１の実施形態に比べ、損失が若干増加するものの、半導体素子Ｍ１、Ｍ２のゲートに印加される負電圧の大きさを精度良く設定することができるという効果が得られる。
【００５５】
（第３の実施形態）
以下、本発明の第３の実施形態について図９および図１０を参照して説明する。
上記各実施形態では、Ｄｉ動作側素子のゲートに与えるオフ電圧を負電圧に変化させた後、その状態が継続する期間は、各種の回路定数（抵抗１６Ａ、１６Ｂの抵抗値、コンデンサ１５Ａ、１５Ｂの静電容量値など）により決定されるようになっていた。そのため、負電圧が継続する期間を精度よく制御することは難しかった。そこで、上記各実施形態に対し、以下のような変更を加えてもよい。なお、ここでは、第１の実施形態の構成に対して変更を加えた構成を例に説明する。
【００５６】
図９に示すように、本実施形態のオフ電圧生成回路４１Ａは、オフ電圧生成回路７Ａが備える構成に加え、さらに、スイッチング素子４２Ａを備えている。スイッチング素子４２Ａは、バイポーラトランジスタ、ＭＯＳトランジスタなどにより構成することができる。スイッチング素子４２Ａは、半導体素子Ｍ１のソースおよび電源線１３Ａの間に、抵抗１６Ａとともに直列接続されている。また、オフ電圧生成回路４１Ｂも、オフ電圧生成回路４１Ａと同様に、スイッチング素子４２Ｂが追加された構成となっている。スイッチング素子４２Ａ、４２Ｂのオン／オフは、図示しない制御回路により制御される。
【００５７】
上記構成によれば、図１０に示すようなタイミングでもって、Ｄｉ動作側素子となる半導体素子のゲートに与えられるオフ電圧が変化する。
図１０は、第１の実施形態における図５に相当するものである。従って、この場合も、ハイサイド側の半導体素子Ｍ１がＭＯＳ動作側素子であり、ロウサイド側の半導体素子Ｍ２がＤｉ動作側素子である。なお、図１０には、スイッチング素子４２Ｂのオン／オフ状態も示されている。
【００５８】
半導体素子Ｍ２がオンした状態からデッドタイムに移行すると、半導体素子Ｍ２のゲート・ソース間電圧Ｖgsが０Ｖにされ、半導体素子Ｍ２がオフに転じる。そして、デッドタイムが終了した後、半導体素子Ｍ１がターンオンすることによりドレイン電流Ｉｄが増加する。
【００５９】
半導体素子Ｍ１のドレイン電流Ｉｄが増加する期間（ｔ１〜ｔ２の期間）、第１の実施形態と同様の経路で充電電流が流れ、コンデンサ１５Ｂが充電される。ただし、上記期間（ｔ１〜ｔ２の期間）において、スイッチング素子４２Ｂはオフ状態に維持されている。そのため、時刻ｔ１〜ｔ２の期間において、コンデンサ１５Ｂに放電電流は流れず、コンデンサ１５Ｂの端子間電圧は上昇する。そして、半導体素子Ｍ１のドレイン電流Ｉｄの増加が収まった時点（時刻ｔ２）において、コンデンサ１５Ｂの充電が停止され、その端子間電圧の上昇が停止する。その後、コンデンサ１５Ｂの端子間電圧は、時刻ｔ３の時点まで、充電された電圧値に維持される。
【００６０】
その後、例えばミラー期間の終了後であって且つ半導体素子Ｍ１のゲート・ソース間電圧Ｖgsが上昇している期間の任意の時点（時刻ｔ３）において、スイッチング素子４２Ｂがオンに転じる。これにより、コンデンサ１５Ｂに対して抵抗１６Ｂを通じた放電電流が流れ、コンデンサ１５Ｂが放電される。そのため、コンデンサ１５Ｂの端子間電圧が低下し始め、その結果、半導体素子Ｍ２のゲートに与えられるオフ電圧も負電圧から０Ｖに向けて変化し始める。
【００６１】
本実施形態の構成では、時刻ｔ１〜ｔ２の期間において、放電動作が行われない。そのため、抵抗１６Ａ、１６Ｂの抵抗値を第１の実施形態に比べ、低い値にすることができる。そのため、図１０に示すように、コンデンサ１５Ｂは、時刻ｔ３の時点から急速に放電され、その端子間電圧が直ちにゼロ、つまり半導体素子Ｍ２のゲートに与えられるオフ電圧も直ちに０Ｖとなる。従って、本実施形態によれば、スイッチング素子４２Ａ、４２Ｂのオン／オフのタイミングを制御することにより、負電圧が継続する期間を精度よく制御することができるという効果が得られる。
【００６２】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
ゲート駆動回路の具体的な構成としては、図４などの構成に限らずともよく、半導体素子Ｍ１、Ｍ２をオンするためのオン電圧およびオフするためのオフ電圧を半導体素子Ｍ１、Ｍ２のゲートに与える構成であれば適宜変更可能である。例えば、トランジスタ１１Ａ、１１Ｂ、１２Ａ、１２Ｂとしては、各種の半導体スイッチング素子を用いることができる。オフ電圧生成回路の具体的な構成としては、図４などの構成に限らずともよく、ＭＯＳ動作側素子を順方向に介して流れる電流が増加している期間に、Ｄｉ動作側素子のゲートに与えるオフ電圧の負方向への変化を開始する構成であれば適宜変更可能である。
【００６３】
充電手段の具体的な構成としては、図４などの構成に限らずともよく、ＭＯＳ動作側素子を順方向に介して流れる電流に応じてコンデンサ１５Ａ、１５Ｂを充電する機能を有する構成であれば適宜変更可能である。また、トランス１４Ａ、１５Ｂ、平面コイルを用いた構成に限らずともよく、例えば平行配線を用いた構成など、様々な構成を採用することができる。
【００６４】
電圧制限手段としては、図８に示したツェナーダイオード３２Ａ、３２Ｂに限らずともよく、コンデンサ１５Ａ、１５Ｂの端子間電圧を所定の制限電圧に制限する機能を有する構成であれば適宜変更可能である。
【００６５】
本発明の駆動回路は、ＧａＮ−ＨＥＭＴによるパワーＭＯＳＦＥＴに限らず、ＩＧＢＴやＳｉ−ＭＯＳＦＥＴなど、様々なパワー半導体素子を駆動する用途に適用することができる。そして、駆動対象の半導体素子が、ボディダイオードのように動作する逆導通動作時に制御端子に印加される負電圧の大きさに応じて主端子間での電圧降下が増加する特性を有する素子である場合には、上記各実施形態と同様に、デッドタイム中の損失低減の効果も得られる。
【符号の説明】
【００６６】
図面中、１、２は駆動回路、５はハーフブリッジ回路、６Ａ、６Ｂはゲート駆動回路、７Ａ、７Ｂ、３１Ａ、３１Ｂ、４１Ａ、４１Ｂはオフ電圧生成回路、１５Ａ、１５Ｂはコンデンサ、１６Ａ、１６Ｂは抵抗（放電手段）、２１Ａ、２１Ｂは充電手段、３２Ａ、３２Ｂはツェナーダイオード（電圧制限手段）、Ｍ１、Ｍ２は半導体素子を示す。
【図１】
2015012624.tif 000003
【図２】
2015012624.tif 000004
【図３】
2015012624.tif 000005
【図４】
2015012624.tif 000006
【図５】
2015012624.tif 000007
【図８】
2015012624.tif 000008
【図９】
2015012624.tif 000009
【図１０】
2015012624.tif 000010
【図６】
2015012624.tif 000011
【図７】
2015012624.tif 000012