(57)【要約】【課題】本実施形態は、データ信頼性を向上させた不揮発性半導体記憶装置を提供する。【解決手段】  実施形態に係る不揮発性半導体記憶装置は、第１メモリセル、第２メモリセルを含む第１メモリストリングと、前記第１メモリセルの制御ゲートに接続された第１ワード線と、前記第２メモリセルの制御ゲートに接続された第２ワード線と、データの書き込みシーケンス、データの読み出しシーケンスを制御する周辺回路とを備え、前記周辺回路は、前記第１メモリセルに対する書き込みシーケンス又は前記読み出しシーケンスを実行する場合に、前記第１ワード線及び前記第２ワード線に正の第１パス電圧を印加する不良検知動作を実行することを特徴とする。【選択図】図９
2015056190.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリセル、第２メモリセルを含む第１メモリストリングと、
前記第１メモリセルの制御ゲートに接続された第１ワード線と、
前記第２メモリセルの制御ゲートに接続された第２ワード線と、
データの書き込みシーケンス、データの読み出しシーケンスを制御する周辺回路と
を備え、
前記周辺回路は、前記第１メモリセルに対する書き込みシーケンス又は前記読み出しシーケンスを実行する場合に、前記第１ワード線及び前記第２ワード線に正の第１パス電圧を印加する不良検知動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記周辺回路は、前記不良検知動作の結果を保持する保持領域を有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
第２乃至第ｍメモリストリングをさらに含み、
前記書き込みシーケンスは、前記不良検知動作、前記不良検知動作の後に前記第１ワード線に書き込み電圧を印加する書き込み動作を含み、
前記周辺回路は、前記不良検知動作によって、不良のあるメモリストリングが第１個数以上あるとき、前記書き込み動作を実行することなく前記書き込みシーケンスを終了する
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記周辺回路は、前記読み出しシーケンスの際、前記不良検知動作の結果、不良と判断されたメモリストリングがあるとき、当該不良と判断されたメモリストリングのうち選択されたメモリセルから読み出された第１データを反転して第２データを生成する
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記周辺回路は、前記読み出しシーケンスの際、前記第１データに対してエラー訂正の第１処理を実行し、前記第１処理が失敗した場合、前記第２データに対してエラー訂正の第２処理を実行する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
現在、半導体メモリは、大型コンピュータから、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの中でも、特に、注目されているのがフラッシュメモリである。フラッシュメモリは、不揮発性のメモリである点や、構造が高集積化に適している点などから、携帯電話やデジタルカメラ等の多くの情報機器に利用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、データ信頼性を向上させた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性半導体記憶装置は、第１メモリセル、第２メモリセルを含む第１メモリストリングと、前記第１メモリセルの制御ゲートに接続された第１ワード線と、前記第２メモリセルの制御ゲートに接続された第２ワード線と、データの書き込みシーケンス、データの読み出しシーケンスを制御する周辺回路とを備え、前記周辺回路は、前記第１メモリセルに対する書き込みシーケンス又は前記読み出しシーケンスを実行する場合に、前記第１ワード線及び前記第２ワード線に正の第１パス電圧を印加する不良検知動作を実行することを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の全体構成図である。
【図２】同実施形態に係る不揮発性半導体記憶装置のセルアレイの構造を示す斜視図である。
【図３】同実施形態に係る不揮発性半導体記憶装置におけるセルアレイのメモリストリングの回路図である。
【図４】同実施形態に係る不揮発性半導体記憶装置のセルアレイの構造を示す斜視図である。
【図５】同実施形態に係る不揮発性半導体記憶装置におけるセルアレイのメモリストリングの回路図である。
【図６】同実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図である。
【図７】同実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図である。
【図８】同実施形態に係る不揮発性半導体記憶装置のメモリトランジスタの閾値分布とデータとの関係を説明する図である。
【図９】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時のタイミングチャートである。
【図１０】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスを説明する図である。
【図１１】同実施形態に係る不揮発性半導体記憶装置の読み出しシーケンスのフローチャートである。
【図１２】同実施形態に係る不揮発性半導体記憶装置の読み出しシーケンス時のタイミングチャートである。
【図１３】同実施形態に係る不揮発性半導体記憶装置の読み出しシーケンス時の他のタイミングチャートである。
【図１４】同実施形態に係る不揮発性半導体記憶装置の読み出しシーケンス時のデータの様子を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
【０００８】
［第１の実施形態］
＜全体構成＞
先ず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
【０００９】
図１は、本実施形態に係る不揮発性半導体記憶装置の全体構成図である。
本実施形態に係る不揮発性半導体記憶装置であるＮＡＮＤフラッシュメモリは、セルアレイ１及び周辺回路を備える。周辺回路は、ロウデコーダ／ワード線ドライバ２ａ及びカラムデコーダ２ｂ、ページバッファ３、ロウアドレスレジスタ５ａ及びカラムアドレスレジスタ５ｂ、ロジック制御回路６、シーケンス制御回路７、高電圧発生回路８、Ｉ／Ｏバッファ９、並びに、コントローラ１１を含む。
【００１０】
セルアレイ１は、所謂ＢｉＣＳ（Bit-Cost-Scalable）構造を持つ。平面構造のＮＡＮＤフラッシュメモリのセルアレイと同様、複数のメモリストリングを有する。各メモリストリングは、直列接続された複数のセルを有する。各化セルは、電荷蓄積層を有するトランジスタ（以下、「セルトランジスタ」或いは「メモリセル」と呼ぶ）によって構成されている。セルアレイ１については、後ほど詳述する。
【００１１】
ロウデコーダ／ワード線ドライバ２ａは、セルアレイ１のワード線及び選択ゲート線を駆動する。ページバッファ３は、１ページ分のセンスアンプとデータ保持回路を備えており、ページ単位でセルアレイ１のデータの読み書きを制御する。ページバッファ３は、カラムデコーダ２ｂにより順次カラム選択して、１ページ分の読み出しデータを、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力する。Ｉ／Ｏバッファ９から供給される書き込みデータ１ページ毎に、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。ロウアドレス信号及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ／ワード線ドライバ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去シーケンス時に、消去ブロックアドレスを保持し、書き込みシーケンスや読み出しシーケンスではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書き込みシーケンス開始前の書き込みデータのロードに必要な先頭カラムアドレスや、読み出しシーケンスに必要な先頭カラムアドレスが入力される。書き込みイネーブル信号／ＷＥや読出イネーブル信号／ＲＥが、所定の条件でトグルされるまで、カラムアドレスレジスタ５ｂは、入力されたカラムアドレスを保持する。ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書込イネーブル信号／ＷＥ、読出イネーブル信号／ＲＥ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。シーケンス制御回路７は、ロジック制御回路６からコマンドを受けて、消去シーケンス、読み出しシーケンスや書き込みシーケンスを制御する。すなわち、シーケンス制御回路７は、ロウアドレスレジスタ５ａ、カラムアドレスレジスタ５ｂ、ロウデコーダ／ワード線ドライバ２ａなどを制御することにより、消去シーケンス、読出シーケンスや書込シーケンスを制御する。高電圧発生回路８は、シーケンス制御回路７によって制御され、種々の動作に必要な所定の電圧を発生する。コントローラ１１は、現在の読み出し状態等に適した条件で書き込みシーケンス等を制御する。なお、ページバッファ３には、必要に応じて、後述するオープン不良情報を保持するためのデータラッチＤＬを備えても良い。
【００１２】
＜セルアレイ＞
次に、セルアレイ１の具体例について説明する。
図２は、本実施形態に係る不揮発性半導体記憶装置のセルアレイの構造を示す斜視図である。図２には、互いに交差する３つの方向としてＸ方向、Ｙ方向、及びＺ方向を示している。
【００１３】
このセルアレイ１は、半導体基板上において、Ｙ方向に並んでおり、Ｘ方向に延びる複数のソース線ＳＬ、Ｙ方向に並んでおり、Ｘ方向に延びる複数のソース側選択ゲート線ＳＧＳ、Ｚ方向に並んでおり、Ｘ方向及びＹ方向に広がる平面状の複数のワード線ＷＬ、Ｙ方向に並んでおり、Ｘ方向に延びる複数のドレイン側選択ゲート線ＳＧＤ、並びに、Ｘ方向に並んでおり、Ｙ方向に延びる複数のビット線ＢＬが順次形成されている。また、複数のソース線ＳＬ及び複数のビット線ＢＬ間にはそれぞれ、ソース側選択ゲート線ＳＧＳ、複数のワード線ＷＬ、及びドレイン側選択ゲート線ＳＧＤを貫通するピラーが形成されている。このピラーは、メモリストリングＭＳの一部を構成する。
【００１４】
図３は、本実施形態に係る不揮発性半導体記憶装置におけるセルアレイのメモリストリングの回路図である。
【００１５】
図３には、ソース線ＳＬからビット線ＢＬに掛けて、直列接続された、ソース側選択ゲート線ＳＧＳで制御されるソース側選択トランジスタＳＳＴｒ、メモリストリングＭＳ、及びドレイン側選択ゲート線ＳＧＤで制御されるドレイン側選択トランジスタＳＤＴｒが示されている。メモリストリングＭＳは、直列接続された複数のメモリトランジスタＭＴｒを有する。各メモリトランジスタＭＴｒは、閾値電圧を電気的に書き換え可能な電荷蓄積層を持つトランジスタであり、ゲート電極にはワード線ＷＬが接続されている。なお、メモリトランジスタＭＴｒの構造については、後述する。
【００１６】
次に、セルアレイ１の別の具体例について説明する。
図４は、本実施形態に係る不揮発性半導体記憶装置のセルアレイの構造を示す斜視図である。図４には、互いに交差する３つの方向としてＸ方向、Ｙ方向、及びＺ方向を示している。
【００１７】
このセルアレイ１は、半導体基板上において、Ｙ方向及びＺ方向に二次元行列状に並んでおり、Ｘ方向に延びる複数のワード線ＷＬ（第１配線）、Ｙ方向に並んでおり、Ｘ方向に延びる複数の選択ゲート線、Ｙ方向に並んでおり、Ｘ方向に延びる複数のソース線ＳＬ、並びに、Ｘ方向に並んでおり、Ｙ方向に延びる複数のビット線ＢＬを有する。なお、複数の選択ゲート線は、Ｙ方向にソース側選択ゲート線ＳＧＳとドレイン側選択ゲート線ＳＧＤが２本ずつ交互に並べられている。また、図４には、１本のソース線ＳＬしか示していない。また、Ｘ方向及びＹ方向に二次元配列状に並ぶ複数のピラーを有する。各ピラーは、メモリストリングＭＳの一部を構成するものであり、図４において、上端がソース側選択ゲート線ＳＧＳで制御されるソース側選択トランジスタＳＳＴｒを介してソース線ＳＬに電気的に接続され、複数のワード線ＷＬを貫通するＺ方向に延びる柱状部ＣＬ１、右端が柱状部ＣＬ１の下端に接続され半導体基板上の層間絶縁膜内をＹ方向に延びる接続部ＪＰ、並びに、下端が接続部ＪＰの左端に接続され、上端がドレイン側選択ゲート線ＳＧＤで制御されるドレイン側トランジスタＳＤＴｒを介して電気的にビット線ＢＬに接続され、複数のワード線ＷＬを貫通するＺ方向に延びる柱状部ＣＬ２を有する。ここで、ワード線ＷＬを共有化するメモリストリングＭＳのまとまりがメモリブロックＭＢとなる。
【００１８】
図５は、本実施形態に係る不揮発性半導体記憶装置におけるセルアレイのメモリストリングの回路図である。
【００１９】
図５に示すメモリストリングＭＳは、図３に示すメモリストリングＭＳとは違い、直列接続された複数のメモリトランジスタＭＴｒのうち所定のメモリトランジスタＭＴｒ間（図５の場合、メモリトランジスタＭＴｒ３及びＭＴｒ４間）に、バックゲート線ＢＧで制御されるバックゲートトランジスタＢＧＴｒを有する。
【００２０】
説明の便宜上、以下の説明では図４に示すＢｉＣＳ構造を持つセルアレイ１を例として説明する。これに限定されることなく、例えば図２に示すＢｉＣＳ構造であっても適用できる。また他のセルアレイ１の構造にも適用できる。セルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２１】
図６及び７は、本実施形態に係る不揮発性半導体記憶装置におけるセルアレイの断面図である。図６は、図４のセルアレイをＡ−Ａ´方向で見た断面図である。また、図７は、図６の破線で示す領域を拡大した断面図である。
【００２２】
セルアレイ１は、図６に示すように、半導体基板１１０上に順次積層された絶縁層１２０、バックゲートトランジスタＢＴｒとして機能するバックゲート層１３０、メモリトランジスタＭＴｒとして機能するメモリトランジスタ層１４０、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒとして機能する選択トランジスタ層１５０、並びに、ソース線ＳＬ及びビット線ＢＬとして機能する配線層１６０を有する。
【００２３】
バックゲート層１３０は、半導体基板１１０上に絶縁層１２０を介して形成されたバックゲート導電層１３１を有する。バックゲート導電層１３１は、バックゲート線ＢＧ及びバックゲートトランジスタＢＴｒのゲートとして機能する。また、バックゲート層１３０は、バックゲート導電層１３１を彫り込むように形成されたバックゲート溝１３２を有する。
【００２４】
メモリトランジスタ層１４０は、絶縁層１４２を介しながらＺ方向に複数形成されたワード線導電層１４１を有する。ワード線導電層１４１は、ワード線ＷＬ及びメモリトランジスタＭＴｒのゲートとして機能する。また、メモリトランジスタ層１４０は、複数のワード線導電層１４１及び複数の絶縁層１４２を貫通するように形成されたメモリホール１４３を有する。
【００２５】
また、バックゲートトランジスタ層１３０及びメモリトランジスタ層１４０は、メモリゲート絶縁層１４４及び半導体層１４５を有する。メモリゲート絶縁層１４４は、図７に示すように、メモリホール１４３の外側から内側に掛けてブロック絶縁膜１４４ａ、メモリトランジスタＭＴｒの電荷蓄積層１４４ｂ、及びトンネル絶縁膜１４４ｃで構成されている。半導体層１４５は、Ｘ方向から見てＵ字状に形成されており、Ｘ方向から見て半導体基板１１０に対して垂直方向に延びる一対の柱状部１４５Ａと、これらの下端を連結させるように形成された連結部１４５Ｂを有する。半導体層１４５は、メモリトランジスタＭＴｒ及びバックゲートトランジスタＢＴｒのボディとして機能する。
【００２６】
選択トランジスタ層１５０は、同層に形成さえたドレイン側導電層１５１及びソース側導電層１５２を有する。ドレイン側導電層１５１は、ドレイン側選択ゲート線ＳＧＤ及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ソース側導電層１５２は、ソース側選択ゲート線ＳＧＳ及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。また、選択トランジスタ層１５０は、ドレイン側ホール１５３、ソース側ホール１５４、ドレイン側ゲート絶縁層１５５、ソース側ゲート絶縁層１５６、ドレイン側柱状半導体層１５７、及びソース側柱状半導体層１５８を有する。ドレイン側柱状半導体層１５７は、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。ソース側柱状半導体層１５８は、ソース側選択トランジスタＳＳＴｒのボディと機能する。
【００２７】
配線層１６０は、第１配線層１６１、第２配線層１６２、及びプラグ層１６３を有する。第１配線層６１は、ソース線ＳＬとして機能する。第２配線層１６２は、ビット線ＢＬとして機能する。
【００２８】
＜メモリストリングのオープン不良検知＞
ＢｉＣＳ構造のセルアレイ１を用いる場合、次のような問題が起こる。
ＢｉＣＳ構造のセルアレイ１を製造する場合、複数の導電層と絶縁膜を積層して、メモリホール１４３を一括加工することが考えられる。
【００２９】
しかし、このメモリホール１４３は、例えば１．５μｍ程度にも及ぶ深さを持ち、アスペクト比が高いため、加工が難しい。その結果、メモリホール１４３が途中でとまり、メモリホール１４３にいわゆるオープン不良が生じる場合がある（以下において、メモリホールにオープン不良があるメモリストリングを単に「オープン不良のメモリストリング」と呼ぶこともある）。この場合、そのオープン不良のメモリストリングＭＳのメモリトランジスタＭＴｒに対しては、データの書き込み及び読み出しをすることはできない。そして、オープン不良のメモリストリングＭＳがメモリブロックＭＢ内に多く存在した場合、ＥＣＣによる救済もできず、メモリブロックＭＢ全体を不良として取り扱うことになる。
【００３０】
そこで、本実施形態では、書き込みシーケンス時において、オープン不良のメモリストリングＭＳの対策を講じる。なお、書き込みシーケンスとは、メモリトランジスタＭＴｒに対するデータ書き込みの一連の処理のことである。
【００３１】
先ず、本実施形態の書き込みシーケンスを説明する前提として、メモリトランジスタＭＴｒの閾値電圧とデータとの関係について簡単に説明しておく。
【００３２】
図８は、本実施形態に係る不揮発性半導体記憶装置のメモリトランジスタの閾値分布とデータとの関係を説明する図である。図８は、４値のデータを記憶するメモリトランジスタＭＴｒの場合について示している。なお、本実施形態は、４値のデータを記憶するメモリトランジスタＭＴｒに限らず、４値以外のデータを記憶するメモリトランジスタＭＴｒにも適用することができる。
【００３３】
メモリトランジスタＭＴｒの閾値電圧Ｖｔｈには、電圧の低い方から順に４つの電圧範囲であるレベルＥ、レベルＡ、レベルＢ、及びレベルＣが設定されている。隣り合うレベル同士は、所定のマージンによって区別されている。そして、例えば、レベルＥ、レベルＡ、レベルＢ、及びレベルＣに対して、４つのデータ値‘１１’、‘０１’、‘００’、及び‘１０’が対応している。不揮発性半導体記憶装置は、メモリトランジスタＭＴｒの閾値電圧Ｖｔｈを所望のレベルに遷移させることで、４つの異なるデータを記憶する。
【００３４】
次に、本実施形態の書き込みシーケンスを説明する前提として、メモリトランジスタＭＴｒからの読み出し動作について簡単に説明しておく。なお、この読み出し動作は、「通常の読み出し動作」として、後述する図１１に示す読み出しシーケンスのステップＳ２０１で用いる。
【００３５】
読み出し動作は、選択メモリブロックＭＢの選択メモリストリングＭＳの選択メモリトランジスタＭＴｒを対象に実行される。始めに、ページバッファ３は、ビット線ＢＬを‘Ｈ’レベルに充電し、ロウデコーダ／ワード線ドライバ２ａは、選択ワード線ＷＬに参照電圧Ｖｒｆ、非選択ワード線ＷＬに読み出し電圧Ｖｒｅａｄを印加する。ここで参照電圧Ｖｒｆは、例えば、図８に示すレベルＥ及びレベルＡ間の電圧Ｖｒａ、レベルＡ及びレベルＢ間の電圧Ｖｒｂ、並びに、レベルＢ及びレベルＣ間の電圧Ｖｒｃのいずれかである。また、読み出し電圧Ｖｒｅａｄは、最も高いレベルＣよりも高い電圧である。そのため、非選択メモリトランジスタＭＴｒは、自身が記憶するデータの如何に関わらず全てオンの状態となる。また、ロウデコーダ／ワード線ドライバ２ａは、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに対してソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒがオンする程度の選択ゲート電圧Ｖｓｇを印加する。以上のバイアス状態において、選択メモリトランジスタＭＴｒの閾値電圧Ｖｔｈが、選択ワード線ＷＬの参照電圧Ｖｒｆよりも大きければ、選択メモリストリングＭＳが導通してビット線ＢＬからソース線ＳＬに向けて電流が流れ、ビット線ＢＬは‘Ｌ’レベルに低下する。一方、選択メモリトランジスタＭＴｒの閾値電圧Ｖｔｈが、選択ワード線ＷＬの参照電圧Ｖｒｆよりも小さければ、ビット線ＢＬから電流は流れず、ビット線ＢＬは‘Ｈ’レベルのまま維持される。
【００３６】
そして、このビット線ＢＬに流れる電流をページバッファ３が持つセンスアンプによって検知することで選択メモリトランジスタＭＴｒのデータを判別する。具体的には、選択メモリトランジスタＭＴｒの下位ビットのデータを読み出す場合、選択メモリストリングＭＳを上記バイアス状態においた上で、ロウデコーダ／ワード線ドライバ２ａは、選択ワード線ＷＬに参照電圧Ｖｒｆ＝Ｖｒｂを印加する。その結果、選択メモリトランジスタＭＴｒがオンし、ビット線ＢＬに電流が流れれば、その選択メモリトランジスタＭＴｒの閾値電圧Ｖｔｈは、レベルＢ又はレベルＣにあるため、下位ビットは‘１’であることが分かる。
次に、本実施形態の書き込みシーケンスについて説明する。
【００３７】
本実施形態に係る書き込みシーケンスは、メモリブロックＭＢ内のメモリホールのオープン不良の有無を検知するメモリホール検知動作（不良検知動作）と、メモリトランジスタＭＴｒにデータを書き込む書き込み動作の２つの動作を含む。
【００３８】
図９は、不揮発性半導体記憶装置の書き込みシーケンス時のタイミングチャートである。
【００３９】
始めに、コントローラ１１からＩ／Ｏを介してデータ書き込みの命令（この命令は例えばコマンドであり、図８の‘８０ｈ−Ａｄｄ−１０ｈ’）が入力されると（ステップＳ１０１）、レディ／ビジー信号Ｒ／Ｂが‘Ｌ’レベル、つまりビジー状態になる（ステップＳ１０２）。これによって、シーケンス制御回路７は、メモリホール検知動作（図９の‘ＭＨ  Ｄｅｔｅｃｔ’）に移す（ステップＳ１０３）。
【００４０】
メモリホール検知動作に入ると、ページバッファ３は、ビット線ＢＬを‘Ｈ’レベルに充電し、ロウデコーダ／ワード線ドライバ２ａは、選択／非選択を含めて全てのワード線ＷＬに読み出し電圧Ｖｒｅａｄを印加する（ステップＳ１０４）。その後、ロウデコーダ／ワード線ドライバ２ａは、選択メモリストリングＭＳのソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに選択ゲート電圧Ｖｓｇを印加する（ステップＳ１０５）。この際、非選択メモリストリングＭＳのソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤは、接地電位Ｖｓｓのまま維持する。
【００４１】
選択メモリストリングＭＳにオープン不良があると仮定した場合、選択ワード線ＷＬに読み出し電圧Ｖｒｅａｄが印加されたとしても選択メモリストリングＭＳが導通することはない。これは、選択されたメモリストリングＭＳのメモリホールがオープン不良であり、ビット線ＢＬからソース線ＳＬには電流が流れないためである。選択ワード線ＷＬに印加する電圧に依存せずに導電しないため、図８に示すように、読み出し電圧Ｖｒｅａｄと比べても十分に大きい閾値電圧Ｖｔｈを持つことと等価なためである。ビット線ＢＬからソース線ＳＬには電流が流れず、ビット線ＢＬは‘Ｈ’レベルのまま維持される。そして、この場合、ページバッファ３は、選択メモリストリングＭＳにはオープン不良があるものと判断する。
【００４２】
一方、選択メモリストリングＭＳにオープン不良がないと仮定した場合、全てのメモリトランジスタＭＴｒのゲートには、最も高いレベルＣよりも高い読み出し電圧Ｖｒｅａｄが印加されているため、全てのメモリトランジスタＭＴｒは、自身が記憶するデータの如何に関わらずオンの状態となる。この場合、選択メモリストリングＭＳは導通するため、ビット線ＢＬからソース線ＳＬに電流が流れ、ビット線ＢＬは‘Ｌ’レベルに低下する。この場合、ページバッファ３は、この選択メモリストリングＭＳには、少なくともオープン不良がないと判断する。
【００４３】
以上のようなメモリホール検知動作をメモリブロック内の全てのメモリストリングＭＳに対して行う。その後、例えば、メモリブロック内に所定数以上のオープン不良のメモリストリングＭＳがある場合には、図９の点線で示すように、レディ／ビジー信号Ｒ／Ｂを‘Ｈ’レベルにし（ステップＳ１０６）、コントローラ１１に対して、書き込み失敗のステータスを返して、書き込みシーケンスを終了する（ステップＳ１０７）。一方、メモリブロック内に所定数以上のオープン不良のメモリストリングＭＳがなかった場合、書き込み動作（図８の‘Ｐｒｏｇｒａｍ’）を行う。なお、図８では、書き込み動作に関するソース側選択ゲート線ＳＧＳ等のタイミングチャートは省略されている。この所定数としては、例えばＥＣＣで訂正可能な数を所定数としても良い。ＥＣＣで訂正可能な数に限定されることなく、任意に設定することができる。
【００４４】
なお、メモリホール検知動作では、オープン不良のメモリストリングＭＳ数を数えても良いし、非書き込みで且つオープン不良のメモリストリングＭＳ、つまり、ステータスが読み出し失敗になるメモリストリングＭＳのみを検知しても良い。
【００４５】
また、オープン不良の検知結果（以下、「メモリホールデータ」と呼ぶ）は、例えば、ページバッファ３等に設けたデータラッチＤＬに保持しておき、コントローラ１１から読み出せるようにしておいても良い。図１０は、メモリブロックをＺ方向から見た平面図とデータラッチＤＬの内容を示す図であり、メモリストリングＭＳのオープン不良の箇所を×印で示している。例えば、図１０に示すように、メモリブロックのメモリストリングＭＳ１＜１＞及び＜４＞にオープン不良がある場合、メモリストリングＭＳ１のメモリホールデータを保管するデータラッチＤＬのうち、データラッチＤＬ＜１＞及び＜４＞に対して、オープン不良があることを示すデータ‘０’を格納しておき、その他の正常なメモリストリングＭＳ１に対応するデータラッチＤＬ＜０＞等には、オープン不良がないことを示すデータ‘１’を格納しておく。このようにデータラッチＤＬにデータを格納して、例えばコントローラ１１にデータラッチＤＬ＜０＞〜ＤＬ＜７＞のデータを転送しておけば、コントローラ１１は、いずれのビットがオープン不良であるか判断することができる。その結果、外部からデータを書き込む場合に、オープン不良を示すビットをスキップしてアドレスを指定して書き込みシーケンスを実行することができる。
【００４６】
ＢｉＣＳ構造のセルアレイの場合、各層で行うクリティカル層のリソグラフィが不要であるため、従来の積層構造のセルアレイよりもコスト面で優れている。その一方、ＢｉＣＳ構造のセルアレイの場合、積層方向に１．５μｍ程度の深さを持つメモリホールを形成する必要があり、メモリホールにオープン不良が多発する点が問題であった。
【００４７】
その点、本実施形態によれば、書き込み動作の前に、オープン不良の検知を行うため、オープン不良のメモリストリングへの書き込みを回避することができる。その結果、ＢｉＣＳ構造のセルアレイを用いた場合でも、データ信頼性を向上させることができる。
【００４８】
［第２の実施形態］
第１の実施形態では、書き込みシーケンス時におけるオープン不良のメモリストリングＭＳの対策について説明したが、第２の実施形態では、読み出しシーケンス時におけるオープン不良のメモリストリングＭＳの対策について説明する。
【００４９】
図１１は、第２の実施形態に係る不揮発性半導体記憶装置の読み出しシーケンスのフローチャートである。また、図１２は、同読み出しシーケンス時のタイミングチャートである。
【００５０】
本実施形態の読み出しシーケンスでは、始めに、シーケンス制御回路７は、第１の実施形態で説明した通常の読み出し動作を実行する（ステップＳ２０１）。続いて、読み出しデータに対してＥＣＣを実行する（ステップＳ２０２）。ここで、読み出しデータのエラーがＥＣＣの訂正能力の範囲内にあり、ＥＣＣによるエラー訂正に成功した場合には、その訂正後のデータを出力データとして読み出しシーケンスを完了する（ステップＳ２０３）。一方、読み出しデータのエラーがＥＣＣの訂正能力の範囲を超えていた場合、ステップＳ２０４に処理を移す。
【００５１】
ステップＳ２０４では、通常の読み出し動作の実行後、シーケンス制御回路７は、第１の実施形態と同様のメモリホール検知動作を実行する。ここで、図１２は、ステップＳ２０４に関するタイミングチャートとなっている。図１２に示すように、ステップＳ２０４では、通常の読み出し動作と区別するため、始めに、コントローラ１１からＩ／Ｏを介して、特別な命令（この命令は例えばコマンドであり、図１２の‘ＣＭＤ’）が入力され（ステップＳ２０４ａ）、それに続けて、通常のデータ読み出しの命令（例えば、図１１の‘００ｈ−Ａｄｄ−３０ｈ’）が入力される（ステップＳ２０４ｂ）。すると、レディ／ビジー信号Ｒ／Ｂが‘Ｌ’レベル、つまりビジー状態になる（ステップＳ２０４ｃ）。これによって、ステップＳ２０４は、読み出し動作（図１２の‘Ｒｅａｄ’）、メモリホール検知動作を順次実行することになる。その後、カラムデコーダ２ｂ、ページバッファ３は、読み出しデータに対して必要な演算処理を施す。この演算処理の具体的な内容については、後述する。なお、図１２の場合、ステップＳ２０４ｄにおいて読み出し動作を実行しているが、ステップＳ２０１における読み出し動作の結果を、例えば、ページバッファ３に設けたデータラッチＤＬ等に保持しておけば、図１２に示すように、ステップＳ２０４ｄの読み出し動作を省略することもできる。
【００５２】
その後、ステップＳ２０４にて演算処理を受けた読み出しデータに対してＥＣＣを実行する（ステップＳ２０５）。ここで、ＥＣＣによるエラー訂正に成功した場合には、演算処理後のデータを出力データとして読み出しシーケンスを完了する（ステップＳ２０３）。一方、ＥＣＣによるエラー訂正ができなかった場合には、読み出し失敗として読み出しシーケンスを完了する。なお、ステップＳ２０４におけるＥＣＣと、ステップＳ２０２におけるＥＣＣでは、訂正能力を変更しても良い。
【００５３】
次に、ステップＳ２０４における演算処理について説明する。
図１４は、本実施形態に係る不揮発性半導体記憶装置の読み出しシーケンス時のデータの様子を示す図である。
【００５４】
ここで、図１４は、入力データが‘１１０１０１０１’であり、メモリホールデータ（図１２の‘ＭＨ  Ｄａｔａ’）が‘００１１００１１’である場合を前提にしている。入力データの‘１’は閾値電圧Ｖｔｈが低いレベルに対応したデータであり、‘０’は閾値電圧Ｖｔｈが高いレベルに対応したデータである。したがって、オープン不良のメモリストリングＭＳのメモリトランジスタＭＴｒは、常にデータ‘０’が記憶された状態となる。また、メモリホールデータの‘１’は正常なメモリストリングＭＳであることを示し、‘０’はオープン不良のメモリストリングＭＳであることを示している。
【００５５】
図１２に示す場合、オープン不良のメモリストリングＭＳの数が４個であるから、オープン不良による読み出しデータのエラーは、最大で４ビットになる。入力データのオープン不良が影響するビットのうち、下位４ビット目は‘０’であるため、この１ビットについては結果的には正しいデータが書き込まれているものとなる。最終的に、読み出しデータには３ビットのエラーが含まれることになる。図１２中のＡの場合、この３ビットエラーを含む読み出しデータ（第１読み出しデータ）をそのままＥＣＣで処理することになる。一方、図１２中のＢの場合、更に、読み出しデータとメモリホールデータの否定（ＮＯＴ）との論理和（ＯＲ）を取る。この場合、メモリホールデータの‘０’のビットに対応する読み出しデータのビットが‘１’に反転される。その結果、演算処理後の読み出しデータ（図１２の‘Ｒｅａｄ  Ｄａｔａ´’）に含まれるエラービットを１ビットに抑えることができる。そして、この１ビットのエラーを含む読み出しデータ（第２読み出しデータ）をＥＣＣで処理する。
【００５６】
ここで、例えば、ＥＣＣのエラー訂正能力が２ビットであった場合、図１４中のＡの処理で生成された読み出しデータの場合にはエラー訂正はできないが、図１４中のＢの処理で生成された読み出しデータの場合にはエラー訂正が可能になる。このように、読み出しデータのうちのオープン不良の影響のあるビットを、メモリホールデータに基づいて反転させることで、図１４中のＡ及びＢのいずれかの生成手順によって、オープン不良によって生じる最大エラービット数の半分以下のエラービットしか持たない読み出しデータを得ることができる。換言すれば、図１２に示す演算処理を行えば、ＥＣＣのエラー訂正能力の２倍まで、オープン不良によるエラーを訂正できるようになる。
【００５７】
以上、本実施形態によれば、オープン不良の影響を見かけ上１／２に半減することができるためデータの信頼性を向上させることができる。また、出荷時のオープン不良の許容数の２倍までを出荷対象の製品にすることができるため、歩留り向上にもつながる。
【００５８】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
１・・・セルアレイ、２ａ・・・ロウデコーダ／ワード線ドライバ、２ｂ・・・カラムデコーダ、３・・・ページバッファ、５ａ・・・ロウアドレスレジスタ、５ｂ・・・カラムアドレスレジスタ、６・・・ロジック制御回路、７・・・シーケンス制御回路、８・・・高電圧発生回路、９・・・Ｉ／Ｏバッファ、１１・・・コントローラ、１１０・・・半導体基板、１２０・・・絶縁膜、１３０・・・バックゲート層、１３１・・・バックゲート導電層、１３２・・・バックゲート溝、１４０・・・メモリトランジスタ層、１４１ａ〜１４１ｄ・・・ワード線導電層、１４２・・・絶縁層、１４３・・・メモリホール、１４４・・・メモリゲート絶縁層、１４４ａ・・・ブロック絶縁膜、１４４ｂ・・・電荷蓄積層、１４４ｃ・・・トンネル絶縁膜、１４５・・・半導体層、１４５Ａ・・・柱状部、１４５Ｂ・・・連結部、１５０・・・選択トランジスタ層、１５１・・・ドレイン側導電層、１５２・・・ソース側導電層、１５３・・・ドレイン側ホール、１５４・・・ソース側ホール、１５５・・・ドレイン側ゲート絶縁層、１５６・・・ソース側ゲート絶縁層、１５７・・・ドレイン側柱状半導体層、１５８・・・ソース側柱状半導体層、１６０・・・配線層、１６１・・・第１配線層、１６２・・・第２配線層、１６３・・・プラグ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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