(57)【要約】【課題】高い開口率を有する画素を含み、コンタクト抵抗が減少された薄膜トランジスタを含む表示パネルが提供される。【解決手段】表示パネルはベース基板、半導体層、表示素子、及び少なくとも１つの薄膜トランジスタを含む。半導体層はベース基板の一部分上に配置される。薄膜トランジスタは入力電極、出力電極、及び制御電極を含む。半導体層は、入力電極上に配置された第１部分、出力電極上に配置された第２部分、及び制御電極に重畳する第３部分を含む。第３部分は、第１部分と第２部分を接続し、薄膜トランジスタのチャンネルを形成する。【選択図】図３
2015133490.tif 000002
【特許請求の範囲】
【請求項１】
画素領域と周辺領域とを含むベース基板と、
前記ベース基板の一部分上に配置された半導体層と、
前記画素領域に配置された表示素子と、
前記表示素子を制御し、入力電極、出力電極、及び制御電極を含む第１薄膜トランジスタと、を含み、
前記半導体層は、
前記入力電極上に配置された第１部分と、
前記出力電極上に配置された第２部分と、
前記第１部分と前記第２部分とを接続し、前記制御電極に重畳し、前記第１薄膜トランジスタのチャンネルを定義する第３部分と、を含む表示パネル。
【請求項２】
前記半導体層は、金属酸化物半導体を含むことを特徴とする請求項１に記載の表示パネル。
【請求項３】
前記第１薄膜トランジスタは、前記第３部分の少なくとも一部に重畳するように前記半導体層上に配置された絶縁パターン部をさらに含み、
前記制御電極は、前記絶縁パターン部上に配置されたことを特徴とする請求項２に記載の表示パネル。
【請求項４】
前記第３部分は、
前記第１部分に接続され、前記金属酸化物半導体から還元された金属を含む入力領域と、
前記第２部分に接続され、前記金属酸化物半導体から還元された金属を含む出力領域と、
前記入力領域と前記出力領域とを接続するように前記入力領域と前記出力領域との間に配置され、前記絶縁パターン部に重畳するチャンネル領域と、を含む請求項３に記載の表示パネル。
【請求項５】
前記制御電極は、前記半導体層と絶縁層とを介して配置され、前記第３部分の下側に配置されたことを特徴とする請求項２に記載の表示パネル。
【請求項６】
前記第３部分は、
前記第１部分に接続され、前記金属酸化物半導体から還元された金属を含む入力領域と、
前記第２部分に接続され、前記金属酸化物半導体から還元された金属を含む出力領域と、
前記入力領域と前記出力領域とを接続するように前記入力領域と前記出力領域との間に配置され、前記制御電極と重畳するチャンネル領域と、を含む請求項５に記載の表示パネル。
【請求項７】
前記第１薄膜トランジスタは、前記第３部分の前記チャンネル領域上に配置された保護パターン部をさらに含む請求項６に記載の表示パネル。
【請求項８】
前記周辺領域に配置され、前記第１薄膜トランジスタの前記入力電極に接続され第１方向に延長されたデータラインをさらに含み、
前記半導体層は、前記第１部分に接続され、前記データラインに重畳する配線部分をさらに含むことを特徴とする請求項２に記載の表示パネル。
【請求項９】
前記配線部分の前記第１方向に直交する第２方向の幅は、前記データラインの前記第２方向の幅と実質的に同一であることを特徴とする請求項８に記載の表示パネル。
【請求項１０】
前記配線部分は、前記金属酸化物半導体から還元された金属を含むことを特徴とする請求項９に記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示パネルの表示品質向上に関する。
【背景技術】
【０００２】
表示パネルはベース基板上に複数個の画素が配置され、ベース基板は複数個の画素領域とこれに隣接する周辺領域とに区分される構造をとる。複数個の画素は複数個の画素領域に対応するように配置される。複数個の画素の各々は表示素子及び表示素子を制御する回路部を含む。いずれか１つの画素の表示素子及び回路部は複数個の画素領域の中で対応する画素領域に配置される。平面上で、対応する画素領域の面積に対する表示素子の面積によって対応する画素領域の開口率が決定される。回路部が複雑になるほど、開口率は低くなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開第２０１２／０２８０２２３号
【特許文献２】米国特許公開第２０１１／０２４０９９８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、高い開口率を有する画素を含み、コンタクト抵抗が低い薄膜トランジスタを含む表示パネルを提供することにある。
【課題を解決するための手段】
【０００５】
発明の一実施形態による表示パネルはベース基板、半導体層、表示素子、及び少なくとも１つの薄膜トランジスタを含む。表示パネルは表示素子を制御する第１薄膜トランジスタを含む。ベース基板は画素領域と周辺領域とを含む。表示素子は画素領域に配置される。半導体層はベース基板の一部分上に配置される。半導体層は金属酸化物半導体を含んでもよい。
【０００６】
第１薄膜トランジスタは入力電極、出力電極、及び制御電極を含む。半導体層は入力電極上に配置された第１部分、出力電極上に配置された第２部分、及び制御電極に重畳する第３部分を含む。第３部分は第１部分と第２部分とを接続し、第１薄膜トランジスタのチャンネルを形成する。
【０００７】
第１薄膜トランジスタは第３部分の少なくとも一部に重畳するように半導体層上に配置された絶縁パターン部をさらに含んでもよい。制御電極は絶縁パターン部上に配置される。
【０００８】
第３部分は入力領域、出力領域、及びチャンネル領域を含む。入力領域は第１部分に接続され、金属酸化物半導体から還元された金属を含む。出力領域は第２部分に接続され、金属酸化物半導体から還元された金属を含む。チャンネル領域は入力領域と出力領域とを接続するように入力領域と出力領域との間に配置され、絶縁パターン部に重畳する。
【０００９】
制御電極は半導体層と絶縁層とを介して配置され、第３部分の下側に配置されてもよい。
【００１０】
第１薄膜トランジスタは第３部分のチャンネル領域上に配置された保護パターン部をさらに含んでもよい。
【００１１】
本発明の一実施形態による表示パネルは周辺領域に配置され、第１薄膜トランジスタの入力電極に接続され、第１方向に延長されたデータラインをさらに含む。半導体層は第１部分に接続され、データラインに重畳する配線部分をさらに含んでもよい。配線部分は金属酸化物半導体から還元された金属を含んでもよい。
【００１２】
配線部分の第１方向に直交する第２方向の幅はデータラインの第２方向の幅と実質的に同一である。
【００１３】
本発明の一実施形態による表示パネルは周辺領域に配置され、制御電極に接続され、第２方向に延長されたゲートラインをさらに含んでもよい。
【００１４】
表示素子は有機発光ダイオードを含んでもよい。本発明の一実施形態による表示パネルは表示素子の駆動電流を制御する第２薄膜トランジスタ及び出力電極に接続された下部電極及び制御電極に接続された上部電極を含むキャパシタをさらに含んでもよい。
【００１５】
半導体層は第２部分に接続され、下部電極上に配置された容量部分をさらに含んでもよい。
【００１６】
本発明の一実施形態による表示パネルはベース基板に対向する対向基板及びベース基板と対向基板との間に配置された液晶層をさらに含んでもよい。表示素子は液晶キャパシタを含んでもよい。
【発明の効果】
【００１７】
上述したことによれば、半導体層の一部分が薄膜トランジスタの入力電極と出力電極との上に各々直接配置される。入力電極上に配置された半導体層の第１部分、出力電極上に配置された半導体層の第２部分は薄膜トランジスタのチャンネルを定義する半導体層の第３部分と接続される。入力電極と出力電極とはコンタクトホール無しでチャンネルを定義する半導体層の第３部分と接続される。コンタクトホールが省略されることによって、画素の開口率を増加させることができる。
【００１８】
出力電極は半導体層の第１部分を通じて他の電極（例えば、画素電極）と電気的に接続させることができる。薄膜トランジスタの電流経路は入力電極、半導体層の第３部分、出力電極、及び画素電極に形成させることができる。半導体層を通じて電流経路が形成される薄膜トランジスタに比べ、本発明による薄膜トランジスタは出力電極と画素電極との間のコンタクト抵抗が相対的に低い。出力電極と画素電極とが出力電極上に配置された半導体層の第２部分を介して電気的に接続されても、薄膜トランジスタの信号遅延（ＲＣディレイ）は発生しない。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態による表示パネルの平面図である。
【図２】本発明の一実施形態による画素の等価回路図である。
【図３】本発明の一実施形態による画素のレイアウトである。
【図４】本発明の一実施形態による表示パネルの第１断面図である。
【図５】本発明の一実施形態による表示パネルの第２断面図である。
【図６】本発明の一実施形態による表示パネルの部分斜視図である。
【図７】本発明の一実施形態による画素の等価回路図である。
【図８】本発明の一実施形態による画素のレイアウトである。
【図９】本発明の一実施形態による画素の断面図である。
【図１０】本発明の一実施形態による画素の断面図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施形態による表示装置を説明する。
図面では様々な層及び領域を明確に表現するために一部構成要素のスケールを誇張するか、或いは縮小して示した。明細書の全体にわたって類似な部分には、同一の参照符号を付した。そして、いずれかの層が他の層の‘上に’形成される（配置される）という表現は、２つの層が接している場合のみならず、２層の間に他の層が存在する場合も含む。また、図面で所定層の一面が平らに図示されたが、必ずしも平たいことを要求するものではなく、積層工程で下部層の表面形状によって上部層の表面に段差が発生することもある。
【００２１】
図１は本発明の一実施形態による表示パネルの平面図である。図１に示したように、表示パネルＤＰは第１方向ＤＲ１と第１方向ＤＲ１と交差する第２方向ＤＲ２が定義する平面上で複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）と複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）に隣接する周辺領域ＰＡとに区分される。複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）はマトリックス状に配列される。
【００２２】
図１には６つの画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）を例示的に図示している。表示パネルＤＰは第１方向ＤＲ１と第２方向ＤＲ２とが定義する表示面を含む。表示パネルＤＰは表示面に映像を表示する。
【００２３】
複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）の中の同じ行に配列された３つの画素領域から互に異なるカラーが表示される。例えば、３つの画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ、ｊ＋２）から赤、緑、青がそれぞれ表示される。
【００２４】
表示パネルＤＰは複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）に配置された画素（図示せず）及び周辺領域ＰＡに配置された信号配線（図示せず）を含む。信号配線は画素に信号を提供する。信号配線は第１方向ＤＲ１に延長されたゲートライン及び第２方向ＤＲ２に延長されたデータラインを含む。その他に信号配線は第２方向ＤＲ２に延長された電源ラインをさらに含んでもよい。
【００２５】
本実施形態で画素は有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）であってもよい。有機ＥＬは表示素子として有機発光ダイオードを含み、有機発光ダイオードを制御する少なくとも１つの薄膜トランジスタを含む。一方、前記画素は前記有機発光画素に制限されない。
【００２６】
図２は本発明の一実施形態による画素の等価回路図である。図２は有機発光画素ＰＸ（ｉ、ｊ）の等価回路を図示した。ＰＸ（ｉ、ｊ）は、第１薄膜トランジスタＴＦＴ１、キャパシタＣａｐ、第２薄膜トランジスタＴＦＴ２、及び有機発光ダイオードＯＬＥＤ（ｉ、ｊ）を含む。第１薄膜トランジスタＴＦＴ１、キャパシタＣａｐ、及び第２薄膜トランジスタＴＦＴ２は、有機発光ダイオードＯＬＥＤ（ｉ、ｊ）を制御するための回路部を構成する。
【００２７】
画素ＰＸ（ｉ、ｊ）はｉ番目のゲートラインＧＬｉ及びｊ番目のデータラインＤＬｊに接続される。ｉ番目のゲートラインＧＬｉは表示パネルＤＰに具備された複数個のゲートラインの中でいずれか１つであり、ｊ番目のデータラインＤＬｊは表示パネルＤＰに配置された複数個のデータラインの中でいずれか１つである。
【００２８】
第１薄膜トランジスタＴＦＴ１はｉ番目のゲートラインＧＬｉに印加されたゲート信号に応答してｊ番目のデータラインＤＬｊに印加されたデータ信号を出力する。第２薄膜トランジスタＴＦＴ２は有機発光ダイオードＯＬＥＤ（ｉ、ｊ）へ流れる駆動電流を制御する。画素ＰＸ（ｉ、ｊ）は互に異なるレベルの第１電圧ＥＬＶＤＤと第２電圧ＥＬＶＳＳとを受信する。画素ＰＸ（ｉ、ｊ）は電源ラインＫＬから第１電圧ＥＬＶＤＤを受信する。
【００２９】
有機発光ダイオードＯＬＥＤ（ｉ、ｊ）の第１電極は第２薄膜トランジスタＴＦＴ２から第１電圧ＥＬＶＤＤに対応する電圧を受信し、有機発光ダイオードＯＬＥＤ（ｉ、ｊ）の第２電極は第２電圧ＥＬＶＳＳを受信する。有機発光ダイオードＯＬＥＤ（ｉ、ｊ）は第２薄膜トランジスタＴＦＴ２のターンオン区間の間に発光する。キャパシタＣａｐは第２薄膜トランジスタＴＦＴ２のターンオン区間又は活性化程度を制御する。結果的に、有機発光ダイオードＯＬＥＤ（ｉ、ｊ）の輝度は第１薄膜トランジスタＴＦＴ１から出力された電圧のレベルによって制御される。前記画素ＰＸ（ｉ、ｊ）の構成は変更されてもよい。
【００３０】
図３は本発明の一実施形態による画素ＰＸ（ｉ、ｊ）のレイアウトである。図３では、有機発光ダイオードの一部と、表示パネル上に共通的に配置された幾つかの層は、図示していない。
【００３１】
図４は本発明の一実施形態による表示パネルの断面図１であり、図５は本発明の一実施形態による表示パネルの断面図２である。図４は図３のＩ−Ｉ’に対応する断面を、図５は図３のＩＩ−ＩＩ’に対応する断面である。
【００３２】
図３乃至図５に示したように、表示パネルＤＰはベース基板ＳＵＢを含む。ベース基板ＳＵＢはガラス基板、プラスチック基板、ステンレススチール基板等であってもよい。
【００３３】
ベース基板ＳＵＢの一面上にバッファ層ＢＬが配置される。ベース基板ＳＵＢの一面上に画素ＰＸ（ｉ、ｊ）を構成する複数個の導電層及び半導体層ＳＣＬが配置される。バッファ層ＢＬは複数個の導電層又は半導体層ＳＣＬの接着力を向上させる。バッファ層ＢＬを構成する物質はバッファ層ＢＬ上に配置される構成によって選択される。バッファ層ＢＬは省略されてもよい。
【００３４】
複数個の導電層がパターニングされる。導電層の一部分は第１薄膜トランジスタＴＦＴ１及び第２薄膜トランジスタＴＦＴ２の一部を構成するか、或いはキャパシタＣａｐの一部を構成することができる。パターニングされた導電層の他の一部分はｉ番目のゲートラインＧＬｉ、ｊ番目のデータラインＤＬｊ又は電源ラインＫＬを構成する。
【００３５】
半導体層ＳＣＬはパターニングされることによってベース基板ＳＵＢの一部分上に重畳するように配置される。パターニングされた半導体層ＳＣＬの一部分は第１薄膜トランジスタＴＦＴ１及び第２薄膜トランジスタＴＦＴ２を構成する。パターニングされた半導体層ＳＣＬの他の一部分はｉ番目のゲートラインＧＬｉ、ｊ番目のデータラインＤＬｊ又は電源ラインＫＬに重畳するように配置されてもよい。
【００３６】
図３に示したように、第１薄膜トランジスタＴＦＴ１は入力電極ＳＥ１（以下、第１入力電極）、出力電極ＤＥ１（以下、第１出力電極）、活性化部ＡＬ１（以下、第１活性化部）、及び制御電極ＧＥ１（以下、第１制御電極）を含む。第２薄膜トランジスタＴＦＴ２は入力電極ＳＥ２（以下、第２入力電極）、出力電極ＤＥ２（以下、第２出力電極）、活性化部ＡＬ２（以下、第２活性化部）、及び制御電極ＧＥ２（以下、第２制御電極）を含む。キャパシタＣａｐは下部電極ＬＥと上部電極ＵＥとを含む。
【００３７】
第１入力電極ＳＥ１はｊ番目のデータラインＤＬｊから分岐される。第１制御電極ＧＥ１はｉ番目のゲートラインＧＬｉから分岐される。第１出力電極ＤＥ１は第１入力電極ＳＥ１から離隔されて配置される。第１出力電極ＤＥ１にキャパシタＣａｐの下部電極ＬＥが接続される。下部電極ＬＥと第１出力電極ＤＥ１とは同一の層上に配置される。下部電極ＬＥと第１出力電極ＤＥ１とは一体の形状を有する。キャパシタＣａｐの上部電極ＵＥは下部電極ＬＥに重畳する。
【００３８】
第２入力電極ＳＥ２は電源ラインＫＬから分岐される。第２制御電極ＧＥ２は上部電極ＵＥに接続される。第２出力電極ＤＥ２は第２入力電極ＳＥ２から離隔されて配置される。第２出力電極ＤＥ２はコンタクトホールＣＨに重畳する。
【００３９】
図４に示したように、バッファ層ＢＬ上にｊ番目のデータラインＤＬｊ、第１入力電極ＳＥ１、及び第１出力電極ＤＥ１が配置される。バッファ層ＢＬ上に第１出力電極ＤＥ１に接続された下部電極ＬＥが配置される。
【００４０】
バッファ層ＢＬ上に半導体層ＳＣＬの一部分が配置される。半導体層ＳＣＬの第１部分ＰＰ１が第１入力電極ＳＥ１上に配置され、半導体層ＳＣＬの第２部分ＰＰ２が第１出力電極ＤＥ１上に配置される。半導体層ＳＣＬの第３部分ＰＰ３がバッファ層ＢＬ上に配置される。第３部分ＰＰ３は第１部分ＰＰ１と第２部分ＰＰ２とを接続する。
【００４１】
半導体層ＳＣＬの配線部分ＳＬＰがｊ番目のデータラインＤＬｊ上に配置される。配線部分ＳＬＰは第１部分ＰＰ１に接続される。半導体層ＳＣＬの容量部分ＣＰが下部電極ＬＥ上に配置される。容量部分ＣＰは第２部分ＰＰ２に接続される。
【００４２】
第３部分ＰＰ３の上には第３部分ＰＰ３の少なくとも一部に重畳する絶縁パターン部ＩＰ１が配置される。絶縁パターン部ＩＰ上に第１制御電極ＧＥ１が配置される。バッファ層ＢＬ上に半導体層ＳＣＬをカバーする第１絶縁層１０が配置される。第１絶縁層１０上に下部電極ＬＥに重畳する上部電極ＵＥが配置される。
【００４３】
第１絶縁層１０は無機物及び有機物の中で少なくともいずれか１つを含む。第１絶縁層１０は有機膜であるか、或いは無機膜である。第１絶縁層１０は多層構造を有する。第１絶縁層１０は多層の有機膜を含むか、多層の無機膜を含むか、或いは少なくとも１つの有機膜と少なくとも１つの無機膜と含んでもよい。
【００４４】
ｊ番目のデータラインＤＬｊ、第１入力電極ＳＥ１、第１出力電極ＤＥ１、下部電極ＬＥ等を含む導電層はアルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属又はこれらの合金等を含む。ｉ番目のゲートラインＧＬｉ、第１制御電極ＧＥ１、上部電極ＵＥもやはりアルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属又はこれらの合金等を含んでもよい。
【００４５】
半導体層ＳＣＬは金属酸化物半導体を含む。例えば、金属酸化物半導体は、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、チタン（Ｔｉ）等の金属酸化物又は亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、チタン（Ｔｉ）等の金属とこれらの酸化物の混合物を含んでもよい。半導体層ＳＣＬは酸化インジウムスズ（ＩＴＯ）、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）、又はインジウム亜鉛酸化物（ＩＺＯ）等を含んでもよい。
【００４６】
第３部分ＰＰ３は第１薄膜トランジスタＴＦＴ１の第１活性化部ＡＬ１を構成する。第１活性化部ＡＬ１は第１薄膜トランジスタＴＦＴ１のチャンネルを定義する。第３部分ＰＰ３は３つの領域に区分される。第３部分ＰＰ３は第１部分ＰＰ１に隣接する入力領域ＩＲ、第２部分ＰＰ２に隣接する出力領域ＯＲ、及び入力領域ＩＲと出力領域ＯＲとの間に配置されたチャンネル領域ＣＲに区分される。チャンネル領域ＣＲは絶縁パターン部ＩＰが配置された領域である。チャンネル領域ＣＲは絶縁パターン部ＩＰを形成する過程で形成される。
【００４７】
表示パネルＤＰの製造工程の中で、例えばプラズマ工程によって第１絶縁層１０を形成するとき、第３部分ＰＰ３の入力領域ＩＲと出力領域ＯＲとは還元される。それだけでなく、第１部分ＰＰ１、第２部分ＰＰ２、配線部分ＳＬＰ、及び容量部分ＣＰは還元される。第３部分ＰＰ３のチャンネル領域ＣＲは絶縁パターン部ＩＰによって保護されるので、還元されない。本発明の一実施形態によれば、半導体層ＳＣＬのいくつかの部分は所定の還元処理を通じて還元されてもよい。
【００４８】
第３部分ＰＰ３の入力領域ＩＲと出力領域ＯＲとは金属酸化物半導体から還元された金属を含む。第１部分ＰＰ１、第２部分ＰＰ２、配線部分ＳＬＰ、及び容量部分ＣＰもやはり金属酸化物半導体から還元された金属を含む。還元された金属は部分の上面から所定の厚さを有し、金属層を構成してもよい。金属層の厚さは半導体層ＳＣＬの還元された程度にしたがって決定される。
【００４９】
還元されなかった第３部分ＰＰ３のチャンネル領域ＣＲは第１薄膜トランジスタＴＦＴ１の実質的なチャンネルに該当する。本実施形態で、第１入力電極ＳＥ１と第１出力電極ＤＥ１とは別のコンタクトホールを具備しなく、第１活性化部ＡＬ１に接続される。コンタクトホールが省略されることによって画素ＰＸ（ｉ、ｊ）の構造が単純になり、開口率が増加される。
【００５０】
図３及び図４を参照すれば、平面上で、第３部分ＰＰ３は第１入力電極ＳＥ１と第１出力電極ＤＥ１との間に配置される。第１部分ＰＰ１と第２部分ＰＰ２との第２方向ＤＲ２の幅は第１入力電極ＳＥ１と第１出力電極ＤＥ１との第２方向ＤＲ２の幅の各々と実質的に同一である。配線部分ＳＬＰの第１方向ＤＲ１の幅はｊ番目のデータラインＤＬｊの第１方向ＤＲ１の幅と実質的に同一である。平面上で、容量部分ＣＰの形状は下部電極ＬＥの形状と実質的に同一である。
【００５１】
本発明の他の実施形態で、半導体層の一部分は薄膜トランジスタの一部分又は信号配線の一部分又はキャパシタの一部分によって定義される。言い換えれば、第１入力電極ＳＥ１及び第１出力電極ＤＥ１等は導電層の一部分とそれに積層された半導体層の一部分を含むように定義される。
例えば、第１入力電極ＳＥ１と第１入力電極ＳＥ１上に積層された第１部分ＰＰ１とが第１薄膜トランジスタＴＦＴ１の入力電極として定義される。第１出力電極ＤＥ１と第１出力電極ＤＥ１上に積層された第２部分ＰＰ２とが第１薄膜トランジスタＴＦＴ１の出力電極として定義される。ｊ番目のデータラインＤＬｊとｊ番目のデータラインＤＬｊ上に積層された配線部分ＳＬＰとがデータラインとして定義される。
【００５２】
図５に示したように、バッファ層ＢＬ上に第２薄膜トランジスタＴＦＴ２の入力電極ＳＥ２（以下、第２入力電極）、及び出力電極ＤＥ２（以下、第２出力電極）が配置される。バッファ層ＢＬ上に半導体層ＳＣＬの一部分が配置される。半導体層ＳＣＬの第４部分ＰＰ４が第２入力電極ＳＥ２上に配置され、半導体層ＳＣＬの第５部分ＰＰ５が第２出力電極ＤＥ２上に配置される。
【００５３】
半導体層ＳＣＬの第６部分ＰＰ６がバッファ層ＢＬ上に配置される。第６部分ＰＰ６は第４部分ＰＰ４と第５部分ＰＰ５とを接続する。第６部分ＰＰ６は第２薄膜トランジスタＴＦＴ２の活性化部ＡＬ２（以下、第２活性化部）を構成する。第６部分ＰＰ６は３つの領域に区分される。第６部分ＰＰ６は入力領域ＩＲ１０、出力領域ＯＲ１０、及びチャンネル領域ＣＲ１０に区分される。
【００５４】
第１絶縁層１０は第４部分ＰＰ４、第５部分ＰＰ５、及び第６部分ＰＰ６をカバーする。第１絶縁層１０上に第２薄膜トランジスタＴＦＴ２の制御電極ＧＥ２（以下、第２制御電極）が配置される。第２制御電極ＧＥ２はチャンネル領域ＣＲ１０に重畳する。表示パネルＤＰの製造工程の中で第６部分ＰＰ６の入力領域ＩＲ１０と出力領域ＯＲ１０とは還元される。それだけでなく、第４部分ＰＰ４及び第５部分ＰＰ５は還元される。第６部分ＰＰ６のチャンネル領域ＣＲ１０は第２制御電極ＧＥ２によって保護されるので、還元されない。
【００５５】
図４及び図５に示したように、第１絶縁層１０上に第２絶縁層２０が配置される。第２絶縁層２０は無機物及び有機物の中で少なくともいずれか１つを含む。第２絶縁層２０は有機膜であり、このとき、第２絶縁層２０は平坦面を提供する。
【００５６】
第２絶縁層２０上に有機発光ダイオードＯＬＥＤ（ｉ、ｊ）が配置される。有機発光ダイオードＯＬＥＤ（ｉ、ｊ）は第１電極ＯＥ１、第２電極ＯＥ２、及び第１電極ＯＥ１と第２電極ＯＥ２との間に配置された有機発光層ＥＬを含む。本実施形態で第１電極ＯＥ１はアノードとして、第２電極ＯＥ２はカソードとして説明される。第１電極ＯＥ１は発光方向に沿って透明な導電性物質又は金属を含む。
【００５７】
第２絶縁層２０上に第１電極ＯＥ１が配置される。第１電極ＯＥ１は第１絶縁層１０及び第２絶縁層２０を貫通するコンタクトホールＣＨを通じて第５部分ＰＰ５に接続される。コンタクトホールＣＨは第１絶縁層１０及び第２絶縁層２０を各々通過する２つの貫通ホールが延長されて定義される。
【００５８】
第２出力電極ＤＥ２は第５部分ＰＰ５を通じて第１電極ＯＥ１と電気的に接続される。第２薄膜トランジスタＴＦＴ２がターンオンされるとき、第２薄膜トランジスタＴＦＴ２の電流経路は第２入力電極ＳＥ２、第６部分ＰＰ６、第２出力電極ＤＥ２、及び第１電極ＯＥ１を経て形成される。
【００５９】
第６部分ＰＰ６に接続された第５部分ＰＰ５が第２出力電極ＤＥ２上に配置されても、電流経路は第２出力電極ＤＥ２通じて形成されるので、第２薄膜トランジスタＴＦＴ２と第１電極ＯＥ１とのコンタクト抵抗は実質的に増加されない。したがって、第２薄膜トランジスタＴＦＴ２の信号遅延（ＲＣディレイ）は発生されない。
【００６０】
第２絶縁層２０上に画素定義膜ＰＤＬが配置される。画素定義膜ＰＤＬは画素領域ＰＸＡ（ｉ、ｊ）及び周辺領域ＰＡに重畳する。画素定義膜ＰＤＬに開口部ＰＤＬ−ＯＰが定義される。開口部ＰＤＬ−ＯＰは第１電極ＯＥ１を露出される。
【００６１】
開口部ＰＤＬ−ＯＰに重畳するように第１電極ＯＥ１上に有機発光層ＥＬが配置される。有機発光層ＥＬ上に第２電極ＯＥ２が配置される。第１電極ＯＥ１と有機発光層ＥＬとの間に配置された第１共通層ＣＨＬをさらに含む。有機発光層ＥＬと第２電極ＯＥ２との間に配置された第２共通層ＣＥＬをさらに含む。第１共通層ＣＨＬと第２共通層ＣＥＬとは１つの画素領域ＰＸＡ（ｉ、ｊ）及びその周辺領域ＰＡのみでなく、他の画素領域にも共通的に配置されてもよい。第２電極ＯＥ２もやはりすべての画素領域に共通的に配置されてもよい。
【００６２】
第１共通層ＣＨＬは少なくとも正孔注入層を含み、第２共通層ＣＥＬは少なくとも電子注入層を含む。第１共通層ＣＨＬは正孔注入層と有機発光層ＥＬとの間に配置された正孔輸送層をさらに含み、第２共通層ＣＥＬは電子注入層と有機発光層ＥＬとの間に配置された電子輸送層をさらに含む。
【００６３】
第２電極ＯＥ２上に有機発光ダイオードＯＬＥＤ（ｉ、ｊ）をカバーする封止層ＥＣＬが配置される。封止層ＥＣＬはベース基板ＳＵＢに共通的に配置される。例えば、封止層ＥＣＬは図１に図示された複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）とそれに隣接する周辺領域ＰＡを共通的にカバーする。封止層ＥＣＬはベース基板ＳＵＢ上に配置されたすべての画素領域をカバーする。
【００６４】
別に図示せずが、表示パネルＤＰはベース基板ＳＵＢに対向する対向基板をさらに含む。対向基板は封止層ＥＣＬ上に配置されてもよい。対向基板はカラーフィルターを含む。また、本発明の他の実施形態による表示パネルは封止層を省略してもよい。また、対向基板は封止基板の機能を有してもよい。
【００６５】
図６は本発明の一実施形態による表示パネルの部分斜視図である。図７は本発明の一実施形態による画素の等価回路図である。
【００６６】
図６に示したように、本実施形態による表示パネルＤＰ１０は第１表示基板ＤＳ１と第２表示基板ＤＳ２とを含む。第１表示基板ＤＳ１と第２表示基板ＤＳ２とは厚さ方向ＤＲ３（以下、第３方向）に互いに離隔されて配置される。第１表示基板ＤＳ１と第２表示基板ＤＳ２との間に液晶層ＬＣＬが配置される。
【００６７】
表示パネルＤＰ１０は映像を表示する表示領域ＴＡと表示領域ＴＡに隣接する非表示領域ＬＳＡとに区分される。表示領域ＴＡはバックライトユニット（図示せず）から生成された光を通過させる。非表示領域ＬＳＡはバックライトユニットから生成された光を遮断させる。
【００６８】
表示パネルＤＰ１０は画素と画素に信号を提供する信号配線とを含む。画素は表示領域ＴＡに対応するように配置される。画素の各々は表示素子及び表示素子を制御する回路部を含む。表示素子は表示領域ＴＡに重畳する。信号配線は非表示領域ＬＳＡに重畳する。
【００６９】
図６に示したように、画素領域ＰＸＡはそれに対応する１つの表示領域ＴＡよりさらに広い面積の領域に定義される。画素領域ＰＸＡは回路部が占める面積ぐらい表示領域ＴＡよりさらに広い面積を有する。
【００７０】
画素の各々は図７に図示された画素ＰＸ１０（ｉ、ｊ）と同一である等価回路を有する。画素ＰＸ１０（ｉ、ｊ）は表示素子として、液晶キャパシタＣｌｃを含み、回路部として薄膜トランジスタＴＦＴを含む。また、画素ＰＸ１０（ｉ、ｊ）は液晶キャパシタＣｌｃに並列接続されたストレージキャパシタＣｓｔを含む。ストレージキャパシタＣｓｔは省略されてもよい。
【００７１】
薄膜トランジスタＴＦＴは対応するゲートラインＧＬｉと対応するデータラインＤＬｊとに接続される。薄膜トランジスタＴＦＴは対応するゲートラインＧＬｉに印加されたゲート信号に応答して対応するデータラインＤＬｊに印加されたデータ信号を出力する。
【００７２】
液晶キャパシタＣｌｃはデータ信号に対応する電圧を充電する。液晶キャパシタＣｌｃは２つの電極と液晶層とを含む。ストレージキャパシタＣｓｔは１つの電極と、その他の電極に該当する共通ライン、及びその間に配置された絶縁層を含む。
【００７３】
対応するゲートラインＧＬｉと対応するデータラインＤＬｊとは第１表示基板ＤＳ１と第２表示基板ＤＳ２との中でいずれか１つの表示基板上に配置されてもよい。液晶キャパシタＣｌｃの２つの電極は表示パネルＤＰ１０の動作モードにしたがって第１表示基板ＤＳ１および第２表示基板ＤＳ２の中のいずれか１つの表示基板上に配置されるか、或いは第１表示基板ＤＳ１と第２表示基板ＤＳ２とに各々配置されてもよい。これに対する詳細な説明は後述する。
【００７４】
図８は本発明の一実施形態による画素のレイアウトである。図９は本発明の一実施形態による画素の断面図である。図９は図８のＩＩＩ−ＩＩＩ’に対応する断面を各々図示した。但し、図１乃至図５を参照して説明した構成と同一である構成に対する詳細な説明は省略する。
【００７５】
図８及び図９は図７に図示された等価回路の画素ＰＸ１０（ｉ、ｊ））を例示的に図示した。また、図８及び図９はＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードの表示パネルを例示的に図示した。
【００７６】
図８及び図９に示したように、第１表示基板ＤＳ１は第１ベース基板ＳＵＢ１、ｉ番目のゲートラインＧＬｉ、ｊ番目のデータラインＤＬｊ、共通ラインＣＬｉ、薄膜トランジスタＴＦＴ、複数個の絶縁層１０、２０、及び画素電極ＰＥを含む。
【００７７】
バッファ層ＢＬ上にｊ番目のデータラインＤＬｊ、薄膜トランジスタＴＦＴが配置される。薄膜トランジスタＴＦＴは入力電極ＳＥ、出力電極ＤＥ、活性化部ＡＬ、及び制御電極ＧＥを含む。
【００７８】
薄膜トランジスタＴＦＴの入力電極ＳＥ、出力電極ＤＥ、活性化部ＡＬ、及び制御電極ＧＥは図４に図示された第１薄膜トランジスタＴＦＴ１の第１入力電極ＳＥ１、第１出力電極ＤＥ１、第１活性化部ＡＬ１、及び第１制御電極ＧＥ１に各々対応する。但し、図９に示したように、薄膜トランジスタＴＦＴの出力電極ＤＥは出力電極ＤＥ上に配置された半導体層ＳＣＬの第２部分ＰＰ２を通じて画素電極ＰＥに電気的に接続される。
【００７９】
第１絶縁層１０は薄膜トランジスタＴＦＴをカバーするようにバッファ層ＢＬ上に配置される。第１絶縁層１０上に共通ラインＣＬｉが配置される。共通ラインＣＬｉは後述する共通電極ＣＥに印加された電圧と同一の電圧を受信する。第１絶縁層１０上に第２絶縁層２０が配置される。第２絶縁層２０は平坦面を提供する。画素電極ＰＥは平坦面上に配置される。画素電極ＰＥは第１絶縁層１０及び第２絶縁層２０を貫通するコンタクトホールＣＨ１０を通じて半導体層ＳＣＬの第２部分ＰＰ２に接続される。
【００８０】
第２表示基板ＤＳ２は第２ベース基板ＳＵＢ２、ブラックマトリックスＢＭ、カラーフィルターＣＦ、及び共通電極ＣＥを含む。ブラックマトリックスＢＭが配置された領域は非表示領域ＬＳＡとして定義され、ブラックマトリックスＢＭが配置されない領域が表示領域ＴＡとして定義される。カラーフィルターＣＦは表示領域ＴＡに重畳する。第２表示基板ＤＳ２は互に異なるカラーを有するカラーフィルターを含んでもよい。例えば、カラーフィルターの中で一部は赤、他の一部は緑、その他の一部は青カラーを有する。
【００８１】
共通電極ＣＥはブラックマトリックスＢＭとカラーフィルターＣＦとの上に配置される。別に図示せずが、第２表示基板ＤＳ２はブラックマトリックスＢＭとカラーフィルターＣＦとをカバーす平坦化層をさらに含んでもよい。共通電極ＣＥは平坦化層上に配置されてもよい。
【００８２】
共通電極ＣＥは透明な導電性物質を含む。共通電極ＣＥは透明な導電性無機物を含んでもよい。例えば、共通電極ＣＥはインジウムスズ酸化物（ＩＴＯ）、又はインジウム亜鉛酸化物（ＩＺＯ）等を含んでもよい。
【００８３】
表示パネルＤＰ１０の動作モードにしたがって、例えばＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード又はＦＦＳ（Ｆｒｉｎｇｅ−Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、及びＰＬＳ（Ｐｌａｎｅ  ｔｏ  Ｌｉｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードの表示パネルの共通電極ＣＥは第１ベース基板ＳＵＢ１上に配置されてもよい。
【００８４】
薄膜トランジスタＴＦＴが図９に図示された構造を有することによって、半導体層ＳＣＬの一部分と入力電極ＳＥ、出力電極ＤＥを接続するためのコンタクトホールとが省略される。したがって、薄膜トランジスタＴＦＴの構造が単純になり、画素ＰＸ１０（ｉ、ｊ）の開口率が高くなる。
【００８５】
また、薄膜トランジスタＴＦＴがターンオンされるとき、薄膜トランジスタＴＦＴの電流経路は入力電極ＳＥ、半導体層ＳＣＬの第２部分ＰＰ２、出力電極ＤＥ１、及び画素電極ＰＥによって形成される。薄膜トランジスタＴＦＴと画素電極ＰＥとのコンタクト抵抗は実質的に増加されない。したがって、薄膜トランジスタＴＦＴの信号遅延（ＲＣディレイ）は発生しない。
【００８６】
図１０は本発明の一実施形態による画素の断面図である。図１０は図４に対応する断面を図示した。但し、図１乃至図１０を参照して説明した構成と同一である構成に対する詳細な説明は省略する。
【００８７】
本実施形態による表示パネルＤＰ２０はボトムゲート構造の薄膜トランジスタを含む。図４に図示された第１薄膜トランジスタＴＦＴ１がトップゲート構造であることと異なりに、図１０に図示された第１薄膜トランジスタＴＦＴ１０はボトムゲート構造を有する。
【００８８】
図１０に示したように、バッファ層ＢＬ上に第１制御電極ＧＥ１０が配置される。バッファ層ＢＬ上に第１制御電極ＧＥ１０をカバーする絶縁層ＧＩＬ（以下、ゲート絶縁層）が配置される。ゲート絶縁層ＧＩＬ上にｊ番目のデータラインＤＬｊ、第１入力電極ＳＥ１０、第１出力電極ＤＥ１０、及び下部電極ＬＥが配置される。
【００８９】
ゲート絶縁層ＧＩＬ上に半導体層ＳＣＬの一部分が配置される。半導体層ＳＣＬの第１部分ＰＰ１が第１入力電極ＳＥ１上に配置され、半導体層ＳＣＬの第２部分ＰＰ２が第１出力電極ＤＥ１上に配置される。半導体層ＳＣＬの第３部分ＰＰ３がゲート絶縁層ＧＩＬ上に配置される。
【００９０】
半導体層ＳＣＬの配線部分ＳＬＰがｊ番目のデータラインＤＬｊ上に配置される。半導体層ＳＣＬの容量部分ＣＰが下部電極ＬＥ上に配置される。半導体層ＳＣＬの第３部分ＰＰ３上に保護パターン部ＰＰが配置される。保護パターン部ＰＰは第３部分ＰＰ３のチャンネル領域ＣＲに重畳する。第３部分ＰＰ３のチャンネル領域ＣＲは保護パターン部ＰＰによって保護されるので、還元されない。
【００９１】
ゲート絶縁層ＧＩＬ上に半導体層ＳＣＬ及び保護パターン部ＰＰをカバーする第１絶縁層１０が配置される。第１絶縁層１０上に下部電極ＬＥに重畳する上部電極ＵＥが配置される。
【００９２】
第１薄膜トランジスタＴＦＴ１０が図１０に図示された構造を有することによって、コンタクトホールが省略されることができる。したがって、コンタクトホールが省略されることによって、画素ＰＸ１０（ｉ、ｊ）の回路部が単純になり、画素ＰＸ１０（ｉ、ｊ）の開口率が高くなる。また、第１薄膜トランジスタＴＦＴ１０の信号遅延（ＲＣディレイ）は発生しない。
【００９３】
別に図示しなかったが、図５に図示された第２薄膜トランジスタＴＦＴ２もやはりボトムゲート構造を有することができる。また、図９に図示された液晶表示パネルの薄膜トランジスタＴＦＴもやはりボトムゲート構造を有することができる。
【００９４】
以上では本発明の望ましい実施形態を参照して説明したが、該当技術分野の熟練された当業者又は該当技術分野に通常の知識を有する者であれば、後述される特許請求の範囲に記載された本発明のマッピング及び技術領域から逸脱しない範囲内で本発明を多様に修正及び変形できることは理解できる。したがって、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限定されることではなく、特許請求の範囲によって定まれなければならない。
【符号の説明】
【００９５】
１０・・・第１絶縁層
２０・・・第２絶縁層
ＢＬ・・・バッファ層
ＢＭ・・・ブラックマトリックス
Ｃａｐ・・・キャパシタ
ＣＥ・・・共通電極
ＣＦカラーフィルター
ＣＨ・・・コンタクトホール
Ｃｌｃ・・・液晶キャパシタ
ＣＲ・・・チャンネル領域
Ｃｓｔ・・・ストレージキャパシタ
ＤＥ・・・出力電極
ＤＰ・・・表示パネル
ＥＣＬ封止層
ＥＬ・・・有機発光層
ＧＥ・・・制御電極
ＧＩＬ・・・ゲート絶縁層
ＩＲ・・・入力領域
ＬＣＬ・・・液晶層
ＬＳＡ・・・非表示領域
ＯＲ・・・出力領域
ＰＡ・・・周辺領域
ＰＤＬ・・・画素定義膜
ＰＤＬ−ＯＰ・・・開口部
ＰＥ・・・画素電極
ＰＸＡ・・・画素領域
ＳＣＬ・・・半導体層
ＳＵＢ・・・ベース基板
ＴＡ・・・表示領域
ＴＦＴ・・・薄膜トランジスタ
【図１】
2015133490.tif 000003
【図２】
2015133490.tif 000004
【図３】
2015133490.tif 000005
【図４】
2015133490.tif 000006
【図５】
2015133490.tif 000007
【図６】
2015133490.tif 000008
【図７】
2015133490.tif 000009
【図８】
2015133490.tif 000010
【図９】
2015133490.tif 000011
【図１０】
2015133490.tif 000012