(57)【要約】  トレンチＤＭＯＳトランジスタの製造方法であって、半導体基板上に酸化物層及びバリア層を形成するステップと、トレンチを形成するために、酸化物層及び半導体基板をエッチングするステップと、トレンチの内壁にゲート酸化物層を形成するステップと、バリア層上にポリシリコン層を形成し、トレンチを充填するステップと、トレンチゲートを形成するために、ポリシリコン層をエッチバックするステップと、バリア層及び酸化物層を除去するステップと、拡散層を形成するために、トレンチゲートの両側の半導体基板内にイオンを注入するステップと、拡散層上をフォトレジスト層で覆い、ソース／ドレイン配置を定義するステップと、拡散層内にイオンを注入するステップと、トレンチゲートの両側に側壁を形成するステップと、拡散層及びトレンチゲート上に金属シリサイド層を形成するステップとを含む。低コスト及び改善された製造効率を伴う効果的な結果が達成される。
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【特許請求の範囲】
【請求項１】
半導体基板上に連続してフォトリソグラフィの配置で、酸化物層及びバリア層を形成するステップと、
トレンチを定義するために、前記バリア層をマスクとして用いて、前記酸化物層及び前記半導体基板をエッチングするステップと、
前記トレンチの内壁にゲート酸化物層を形成するステップと、
トレンチゲートを形成するために、ポリシリコンで前記トレンチを充填するステップと、
前記バリア層及び前記酸化物層を除去するステップと、
拡散層を形成するために、前記トレンチゲートの両側の前記半導体基板内にイオンを注入するステップと、
前記拡散層上をフォトレジスト層で覆い、その上にソース／ドレイン配置を定義するステップと、
ソース／ドレインを形成するために、前記フォトレジスト層マスクを用いて、前記ソース／ドレイン配置に基づき、前記拡散層内にイオンを注入するステップと、
前記フォトレジスト層を除去した後で、前記トレンチゲートの両側に側壁を形成するステップと、
前記拡散層及び前記トレンチゲート上に金属シリサイド層を形成するステップと、
を含むことを特徴とするトレンチＤＭＯＳトランジスタの製造方法。
【請求項２】
前記半導体基板が、Ｎ−型シリコン基板と、その上に配置されるＮ−型エピタキシャル層と、を備え、
前記トレンチゲートを形成するステップにおいて、第一に、前記バリア層上にポリシリコン層を形成し、前記バリア層マスクを用いて前記ポリシリコン層をエッチバックし、前記バリア層上の前記ポリシリコン層を除去することを特徴とする請求項１に記載のトレンチＤＭＯＳトランジスタの製造方法。
【請求項３】
前記トレンチが、前記Ｎ−型エピタキシャル層内に位置することを特徴とする請求項２に記載のトレンチＤＭＯＳトランジスタの製造方法。
【請求項４】
熱酸化または化学的気相成長法または物理的気相成長法によって、前記酸化物層が形成されることを特徴とする請求項１に記載のトレンチＤＭＯＳトランジスタの製造方法。
【請求項５】
前記酸化物層が、２５０Å〜３５０Åの厚さを有する二酸化シリコンから構成されることを特徴とする請求項４に記載のトレンチＤＭＯＳトランジスタの製造方法。
【請求項６】
化学的気相成長法または物理的気相成長法によって、前記バリア層が形成されることを特徴とする請求項１に記載のトレンチＤＭＯＳトランジスタの製造方法。
【請求項７】
前記バリア層が、２５００Å〜３５００Åの厚さを有する窒化シリコンから構成されることを特徴とする請求項６に記載のトレンチＤＭＯＳトランジスタの製造方法。
【請求項８】
熱酸化または高速アニーリング酸化によって、前記ゲート酸化物層が形成されることを特徴とする請求項１に記載のトレンチＤＭＯＳトランジスタの製造方法。
【請求項９】
前記ゲート酸化物層が、３００Å〜１０００Åの厚さを有する二酸化シリコンまたは窒素−含有二酸化シリコンから構成されることを特徴とする請求項８に記載のトレンチＤＭＯＳトランジスタの製造方法。
【請求項１０】
前記拡散層の形成の間、Ｐ−型イオンが、前記半導体基板内に注入されることを特徴とする請求項１に記載のトレンチＤＭＯＳトランジスタの製造方法。
【請求項１１】
Ｐ−型イオンが、７０ＫｅＶ〜１００ＫｅＶのエネルギーを有し、１Ｅ１３／ｃｍ２〜３Ｅ１３／ｃｍ２の量で注入されるホウ素イオンであることを特徴とする請求項１０に記載のトレンチＤＭＯＳトランジスタの製造方法。
【請求項１２】
前記ソース／ドレインの形成の間、Ｎ−型イオンが、前記拡散層内に注入されることを特徴とする請求項１に記載のトレンチＤＭＯＳトランジスタの製造方法。
【請求項１３】
Ｎ−型イオンが、７０ＫｅＶ〜１３０ＫｅＶのエネルギーを有し、１Ｅ１６／ｃｍ２〜５Ｅ１６／ｃｍ２の量で注入されるヒ素イオンであることを特徴とする請求項１２に記載のトレンチＤＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体部品を製造する分野に関し、特に、トレンチＤＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
ＤＭＯＳ（二重拡散ＭＯＳ）トランジスタは、トランジスタ領域が拡散を通して形成されるＭＯＳＦＥＴ（金属−酸化物−半導体電界効果トランジスタ）型である。典型的には、ＤＭＯＳトランジスタが、パワー集積回路用途に高−電圧回路を提供するためのパワートランジスタとして機能する。低い順電圧降下が要求される場合、ＤＭＯＳトランジスタが、単位面積あたりの大きな電流を提供する。
【０００３】
特定のタイプのＤＭＯＳトランジスタが、トレンチＤＭＯＳトランジスタであり、チャンネルが、ソースからドレインに延在するトレンチの内壁上に現れ、ゲートが、トレンチ内に形成される。トレンチＤＭＯＳが、アナログ回路及びドライバに広く適用されており、特に、高−電圧及び大−電流駆動のその特性のため、高−電圧電力部に適用されている（ドレイン端部が高電圧を受けることを可能にするように、デバイスが、構造化され、特大のＷ／Ｌ（デバイスチャンネルの長さに対する幅の比）を小さな領域内で達成するように高度に集積される）。
【０００４】
例えば、特許文献１においてＤＭＯＳトランジスタを形成する典型的な方法が開示されているように、図１を参照すると、高−濃度ｎ＋−型シリコン基板１０上に、被覆層１２が、低−濃度ｎ−−型半導体材料から形成され、これによって、半導体基板を形成する。。すなわち、同じ導電型の不純物イオンが、高−濃度基板１０及び低−濃度被覆層１２内に拡散され、その両方で、半導体基板が構成される。シリコン基板１０と異なる導電型の不純物イオンが、半導体基板の被覆層１２内に注入され、後続のプロセスにおいて製造されるトレンチＤＭＯＳトランジスタの本体層に必要であるＰ−型拡散層１４を形成する。
【０００５】
図２に図示されているように、定義された配置（ｌａｙｏｕｔ）において誘電膜である酸化シリコン膜（図示しない）が、拡散層１４上に形成され、高−濃度ソース不純物注入層１６を形成するために、イオン注入プロセスが、ソースの形成に必要なマスクとしての酸化シリコン膜の配置を使用して実施される。
【０００６】
次に、図３に図示されているように、酸化シリコンの格子が除去され、次に、定義された配置の酸化シリコン膜（図示しない）が、拡散膜１４上に形成され、これによって、２つの対称なトレンチ領域を形成する。垂直な側壁を有する２つのトレンチ１５ａ及び１５ｂが、反応性イオンビームエッチングまたは他の種のエッチングによって定義される。２つのトレンチ１５ａ及び１５ｂが、下部層１２の部分までエッチングされた半導体基板と同じ深さであり、２つのトレンチ１５ａ及び１５ｂの間に形成された不純物注入層１６が、ソースと直接的に接続される。酸化プロセスにおいて、２つのトレンチ１５ａ及び１５ｂの底部及び側壁の表面上に、ゲート酸化膜１８が、各々、形成される。
【０００７】
図４に図示されているように、ポリシリコンが、ゲート酸化膜１８上に形成されつつ、トレンチ１５ａ及び１５ｂが、ポリシリコンで充填され、これによって、ゲートポリシリコン膜２０を形成する。後続の金属配線プロセスにおいて、各トレンチ１５ａ及び１５ｂ内に形成されたポリシリコン膜２０ａ及び２０ｂが、ゲートと接続され、ソース不純物注入層１６が、ソースと接続され、半導体基板が、コレクターと接続される。
【０００８】
フォトリソグラフィまたはエッチングプロセスが約５回実施されなければならないＤＭＯＳトランジスタの従来の形成方法は、複雑であり、コストが高く、効率が低く、製造に時間を要する。さらに、デバイスが、自己整合プロセスを伴わず、かなりのエラーを含みつつオーバーレイされうる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】中国特許出願公開第９６１０８６３６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の一つの目的は、低コストで、効率的に、トレンチＤＭＯＳトランジスタを製造する方法を提供することである。
【課題を解決するための手段】
【００１１】
この課題に対処するために、本発明が、トレンチＤＭＯＳトランジスタの製造方法を提供し、：半導体基板上に連続してフォトリソグラフィの配置で、酸化物層及びバリア層を形成するステップと、；トレンチを定義するために、バリア層をマスクとして用いて、酸化物層及び半導体基板をエッチングするステップと、；トレンチの内側にゲート酸化物層を形成するステップと、；バリア層上にポリシリコン層を形成し、ポリシリコン層でトレンチを充填するステップと、；トレンチゲートを形成するようにポリシリコン層を除去するために、バリア層マスクを用いてポリシリコン層をエッチングバックするステップと、；バリア層及び酸化物層を除去するステップと、；拡散層を形成するために、トレンチゲートの両側の半導体基板内にイオンを注入するステップと、；拡散層上をフォトレジスト層で覆い、それ上にソース／ドレイン配置を定義するステップと、；ソース／ドレインを形成するために、フォトレジスト層マスクを用いて、ソース／ドレイン配置に基づき、拡散層内にイオンを注入するステップと、；フォトレジスト層を除去した後で、トレンチゲートの両側に側壁を形成するステップと、；拡散層及びトレンチゲート上に金属シリサイド層を形成するステップと、を含む。
【００１２】
実施形態において、半導体基板が、Ｎ−型シリコン基板及びそれ上に配置されたＮ−型エピタキシャル層を備える。トレンチが、Ｎ−型エピタキシャル層内に位置する。
【００１３】
任意に、熱酸化または化学的気相成長法または物理的気相成長法によって、酸化物層が形成される。酸化物層が、２５０Å〜３５０Åの厚さを有する二酸化シリコンから構成される。
【００１４】
任意に、化学的気相成長法または物理的気相成長法によって、バリア層が形成される。バリア層が、２５００Å〜３５００Åの厚さを有する窒化シリコンから構成される。
【００１５】
任意に、熱酸化または高速アニーリング酸化により、ゲート酸化物層が形成される。ゲート酸化物層が、３００Å〜１０００Åの厚さを有する二酸化シリコンまたは窒素−含有二酸化シリコンから構成される。
【００１６】
任意に、拡散層の形成の間、Ｐ−型イオンが、半導体基板内に注入される。Ｐ−型イオンが、７０ＫｅＶ〜１００ＫｅＶのエネルギーを有し、１Ｅ１３／ｃｍ２〜３Ｅ１３／ｃｍ２の量で注入されたホウ素イオンである。
【００１７】
任意に、ソース／ドレインの形成の間、Ｎ−型イオンが、拡散層内に注入される。Ｎ−型イオンが、７０ＫｅＶ〜１３０ＫｅＶのエネルギーを有し、１Ｅ１６／ｃｍ２〜５Ｅ１６／ｃｍ２の量で注入されたヒ素イオンである。
【発明の効果】
【００１８】
本発明は、従来技術よりも優れた次の利点を提供する：フォトリソグラフィプロセスが２回のみ実施されるため、本トランジスタの製造ステップが、低減されることが可能であり、従って、結果として、低コスト及び改善された製造効率をもたらす。
【図面の簡単な説明】
【００１９】
【図１】従来のＤＭＯＳトランジスタの製造方法の略図を示す。
【図２】従来のＤＭＯＳトランジスタの製造方法の略図を示す。
【図３】従来のＤＭＯＳトランジスタの製造方法の略図を示す。
【図４】従来のＤＭＯＳトランジスタの製造方法の略図を示す。
【図５】本発明によるＤＭＯＳトランジスタの製造方法の実施形態のフローチャートを示す。
【図６】本発明によるＤＭＯＳトランジスタの製造方法の略図を示す。
【図７】本発明によるＤＭＯＳトランジスタの製造方法の略図を示す。
【図８】本発明によるＤＭＯＳトランジスタの製造方法の略図を示す。
【図９】本発明によるＤＭＯＳトランジスタの製造方法の略図を示す。
【図１０】本発明によるＤＭＯＳトランジスタの製造方法の略図を示す。
【図１１】本発明によるＤＭＯＳトランジスタの製造方法の略図を示す。
【図１２】本発明によるＤＭＯＳトランジスタの製造方法の略図を示す。
【図１３】本発明によるＤＭＯＳトランジスタの製造方法の略図を示す。
【図１４】本発明によるＤＭＯＳトランジスタの製造方法の略図を示す。
【発明を実施するための形態】
【００２０】
図５は、本発明によるＤＭＯＳトランジスタの製造方法の実施形態のフローチャートを示し、ステップＳ１１が、半導体基板上に連続してフォトリソグラフィの配置でバリア層及び酸化物層を形成するように実施され、；ステップＳ１２が、トレンチを形成するためにマスクとしてのバリア層を使用し、半導体基板及び酸化物層をエッチングするように実施され、；ステップＳ１３が、トレンチの内壁上にゲート酸化物層を形成するように実施され、；ステップＳ１４が、ポリシリコン層でトレンチを充填するためにバリア層上にポリシリコン層を形成するように実施され、；ステップＳ１５が、バリア層上のポリシリコン層を除去し、トレンチゲートを形成するために、マスクとしてバリア層を使用してポリシリコン層をエッチバックするように実施され、；ステップＳ１６が、バリア層及び酸化物層を除去するように実施され、；ステップＳ１７が、拡散層を形成するためにトレンチゲートの両側の半導体基板内にイオンを注入するように実施され、；ステップＳ１８が、拡散層上にフォトレジスト層を形成し、ソース／ドレインパターンを定義するように実施され、；ステップＳ１９が、ソース／ドレインを形成するために、マスクとしてフォトレジスト層を使用し、ソース／ドレインパターン内の拡散層内にイオンを注入するように実施され、；ステップＳ２０が、フォトレジスト層を除去した後、トレンチゲートの両側に側壁を形成するように実施され、；及び、ステップＳ２１が、拡散層及びトレンチゲート上に金属シリサイド層を形成するように実施される。
【００２１】
本発明によると、フォトリソグラフィプロセスが２回のみ実施されるため、デバイスを製造するプロセスステップ数が低減されることが可能であり、従って、結果として、低コスト及び改善された製造効率がもたらされる。
【００２２】
本発明の実施形態が、図面を参照しつつ、以下において詳述される。
【００２３】
図６から図１４は、本発明によるＤＭＯＳトランジスタの製造方法の略図を示す。図６に図示されているように、高−濃度ｎ＋−型シリコン基板１０１が、準備され、；シリコン基板１０１のそれと同じ導電型のエピタキシャル層１０２が、高−濃度ｎ＋−型シリコン基板１０１上に形成され、ここで、エピタキシャル層１０２内に、低−濃度ｎ−−型イオンがドープされる。同じ導電型の不純物イオンが、ｎ＋−型シリコン基板１０１及びｎ−−型エピタキシャル層１０２内に拡散され、半導体基板１００を構成する。
【００２４】
さらに図６を参照すると、熱酸化法または化学的気相成長法または物理的気相成長法によって、２５０Å〜３５０Åの厚さを有する二酸化シリコンの酸化物層１０４が、ｎ−−型エピタキシャル層１０２上に形成され、；化学的気相成長法または物理的気相成長法によって、２５００Å〜３５００Åの厚さを有する窒化シリコンのバリア層１０６が、酸化物層１０４上に形成され、下部膜層を、後続のエッチングプロセスにおける損傷から保護する。スピン−コーティング法により、第一フォトレジスト層１０８が、バリア層１０６上に形成され、それ上にトレンチフォトリソグラフィの配置を定義するように露出及び現像プロセスに晒される。次に、酸化物層１０４が露出され、トレンチ開口を形成するまで、マスクとして第一フォトレジスト層１０８を使用し、バリア層１０６が、トレンチの配置にエッチングされ、ここで、１：１５の流量比のＣ４Ｆ８及びＣＯのガスを使用し、バリア層１０６が、ドライエッチング法によってエッチングされる。
【００２５】
図７に図示されているように、アッシング法またはウェットエッチング法により、第一フォトレジスト層が除去され、；トレンチ１１０を形成するために、マスクとしてのバリア１０６を使用し、トレンチ開口内で、酸化物層１０４及びｎ−−型エピタキシャル層１０２がエッチングされ、ここで、１：１０：１．５の流量比のＣｌ２、ＨＢｒ及びＣＦ４のガスを使用し、ドライエッチング法により、酸化物層１０４及びｎ−−型エピタキシャル層１０２がエッチングされる。
【００２６】
図８を参照すると、熱酸化法または高速アニーリング酸化法により、３００Å〜１０００Åの厚さを有する二酸化シリコンまたは窒素−含有二酸化シリコンのゲート酸化物層１１２が、トレンチ１００の内壁上に成長される。
【００２７】
図９に図示されているように、トレンチゲート１１４を形成するために、トレンチが、ポリシリコン層で充填される。具体的には、第一に、ポリシリコン層でトレンチを充填するために、化学的気相成長法によりバリア層１０６上にポリシリコン層が形成され、；次に、トレンチ内にのみポリシリコン層を残すようにバリア層１０６が露出されるまで、バック−エッチングプロセスにおいて、マスクとしてのバリア層１０６を使用し、ポリシリコン層がエッチングされる。
【００２８】
本実施形態において、バック−エッチングプロセスが、Ｃｌ２のガスを使用するドライエッチングである。
【００２９】
図１０を参照すると、トレンチゲート１１４の一部を露出させるために、すなわち、トレンチゲート１１４の表面が、ｎ−−型エピタキシャル層１０２の表面よりも、高くなるように、バリア層１０６及び酸化物層１０４が除去され、ここで、バリア層１０６及び酸化物層１０４が、ウェットエッチング法により除去される。
【００３０】
図１１に図示されているように、拡散層１１５を形成するために、トレンチゲート１１４をマスクとして使用し、Ｐ−型イオンが、ｎ−−型エピタキシャル層１０２内に注入される。拡散層１１５が、チャンネル領域を形成するために使用される。
【００３１】
本実施形態において、Ｐ−型イオンが、ホウ素イオンまたはフッ化ホウ素イオンであることが可能であり、拡散層１１５の形成の間に、ホウ素イオンが注入される場合、１μｍ〜２μｍの厚さを有する拡散層１１５を形成するために、ホウ素イオンの量が、１Ｅ１３／ｃｍ２〜３Ｅ１３／ｃｍ２の範囲であり、ホウ素イオンのエネルギーが、７０ＫｅＶ〜１００ＫｅＶの範囲である。
【００３２】
図１２を参照すると、スピン−コーティング法により、拡散層１１５上に、第二フォトレジスト層１１６が形成され、それ上にソース／ドレインの配置を定義するために、露出及び現像プロセスに晒され、；次に、ソース／ドレイン１１８を形成するために、第二フォトレジスト層１１６をマスクとして使用し、ソース／ドレインの配置に基づき、トレンチゲート１１４の両側の拡散層１１５内に、Ｎ−型イオン１１７が注入される。
【００３３】
本実施形態において、Ｎ−型イオンが、ヒ素イオンまたはリンイオンであることが可能であり、ソース／ドレイン１１８の形成において、ヒ素イオンが注入される場合、０．３μｍの厚さを有するソース／ドレイン１１８を形成するために、ヒ素イオンの量が、１Ｅ１６／ｃｍ２〜５Ｅ１６／ｃｍ２の範囲であり、ヒ素イオンのエネルギーが、７０ＫｅＶ〜１３０ＫｅＶの範囲である。
【００３４】
次に、イオンを均一に拡散させるために、アニーリングプロセスが実施される。
【００３５】
図１３に図示されているように、アッシング法またはウェットエッチング法により、第二フォトレジスト層が、除去される。
【００３６】
さらに図１３を参照すると、拡散層１１５の表面よりも高いトレンチゲート１１４の部分の両側に、側壁１２０が形成される。具体的には、低−圧化学的気相成長法により、拡散層１１５の表面よりも高いトレンチゲート１１４の部分の周囲であって、拡散層１１５上に、酸化物層が形成され、該酸化物層が、二酸化シリサイド、酸化シリコン及び窒化シリコンの組み合わせ、または酸化シリコン−窒化シリコン−酸化シリコン（ＯＮＯ）により構成され、；反応性イオン異方性エッチング法により、酸化物層がエッチングされる。
【００３７】
図１４に図示されているように、拡散層１１５及びトレンチゲート１１４上に、８０Å〜３５０Åの厚さを有するチタンシリサイドの金属シリサイド層が、形成される。具体的には、化学的気相成長法により、拡散層１１５、側壁１２０及びトレンチゲート１１４上に、チタンの金属層が形成され、次に、拡散層１１５、側壁１２０及びトレンチゲート１１４において、シリコンと結合されるように熱処理に晒され、金属シリサイド層、すなわち、チタンシリサイド層を形成し；ウェットエッチング法によって、側壁１２０上の金属シリサイド層が除去され、ゲートとソース／ドレインとの間の接続を自動的に断ち、これによって、オーミック接触プロセスを形成する。
【００３８】
本発明は、その好ましい実施形態において、上記において開示されたが、本発明は、それに制限されない。本発明の精神及び範囲から逸脱することなく、当業者は、様々な変更及び修正を行うことが可能であり、従って、本発明の範囲は、添付の特許請求の範囲の請求項のように定義されるべきである。
【符号の説明】
【００３９】
１００  半導体基板
１０１  シリコン基板
１０２  エピタキシャル層
１１２  ゲート酸化物層
１１４  トレンチゲート
１１５  拡散層
１１８  ソース／ドレイン
１２０  側壁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2013505589.tif 000015
【図１４】
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【国際調査報告】
2013505589.tif 000017
2013505589.tif 000018
2013505589.tif 000019