(57)【要約】  広バンドギャップ半導体デバイスは、広バンドギャップ半導体層を準備し、広バンドギャップ半導体層内に複数の凹部を設け、複数の凹部内に金属ゲート接点を設けることによって製造される。保護層を広バンドギャップ半導体層上に設けることができ、保護層は、それを通って延びる第１の開口部を有し、誘電体層を保護層の上に設けることができ、誘電体層は、それを通って延びる第１の開口部よりも狭い第２の開口部を有し、ゲート接点を第１及び第２の開口部に設けることができる。金属ゲート接点は、複数の凹部内の障壁金属層と、広バンドギャップ半導体層から離れた障壁金属層上の電流波及層とを含むように提供することができる。関連のデバイス及び製造方法も説明する。【選択図】図４
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【特許請求の範囲】
【請求項１】
広バンドギャップ半導体デバイスであって、
上面を有する広バンドギャップ半導体層と、
前記広バンドギャップ半導体層の前記上面の複数の凹部と、
前記凹部内にあり、かつ該凹部の間にある前記広バンドギャップ半導体層の前記上面の各部分上にある金属ゲート接点と、
を含むことを特徴とするデバイス。
【請求項２】
前記広バンドギャップ半導体層上の保護層と、
前記保護層を通って延びる第１の開口部と、
前記保護層上の誘電体層であって、前記第１の開口部よりも狭く該誘電体層がそれを通って延びる第２の開口部を有する前記誘電体層と、
を更に含み、
前記金属ゲート接点は、前記第１及び第２の開口部に存在する、
ことを特徴とする請求項１に記載のデバイス。
【請求項３】
前記保護層は、前記第１の開口部内に横方向に延びるフランジを有することを特徴とする請求項２に記載のデバイス。
【請求項４】
前記金属ゲート接点は、
障壁金属層と、
前記広バンドギャップ半導体層から離れた前記障壁層上の電流波及層と、
を含む、
ことを特徴とする請求項１に記載のデバイス。
【請求項５】
前記電流波及層は、前記障壁金属層上に直接存在することを特徴とする請求項４に記載のデバイス。
【請求項６】
前記広バンドギャップ半導体層は、窒化ガリウム又はヒ化ガリウムを含み、前記障壁金属層は、白金、イリジウム、及び／又はニッケルを含み、前記電流波及層は、金を含むことを特徴とする請求項４に記載のデバイス。
【請求項７】
前記広バンドギャップ半導体層は、シリコンカーバイドを含み、前記障壁金属層は、白金、金、又はイリジウムを含み、前記電流波及層は、金を含むことを特徴とする請求項４に記載のデバイス。
【請求項８】
前記複数の凹部は、２次元アレイに配列されることを特徴とする請求項１に記載のデバイス。
【請求項９】
前記複数の凹部は、少なくとも第１の行及び少なくとも第２の行に配列され、
前記第１の行の前記凹部は、少なくとも２つの方向に前記第２の行の前記凹部からオフセットされる、
ことを特徴とする請求項１に記載のデバイス。
【請求項１０】
前記複数の凹部は、少なくとも２つの溝を形成し、該少なくとも２つの溝は、該少なくとも２つの溝の間の隆起部を定めることを特徴とする請求項１に記載のデバイス。
【請求項１１】
前記複数の凹部は、不規則パターンで配列されることを特徴とする請求項１に記載のデバイス。
【請求項１２】
ソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域の間の前記広バンドギャップ半導体層上にあり、第１の端部と反対端とを有する金属ゲート電極と、
を更に含み、
前記金属ゲート接点は、前記金属ゲート電極の前記反対端に接続され、
前記ソース及びドレイン領域と前記金属ゲート電極は、ＨＥＭＴ、ＦＥＴ、又はショットキーデバイスを提供するように構成される、
ことを特徴とする請求項１に記載のデバイス。
【請求項１３】
広バンドギャップ半導体デバイスであって、
広バンドギャップ半導体層と、
前記広バンドギャップ半導体層上の保護層であって、複数の凹部が該保護層を貫通して該広バンドギャップ半導体層まで延びる前記保護層と、
誘電体を含み、前記複数の凹部の間に配列された複数のスペーサと、
前記凹部内にあり、かつ該凹部の間にある前記スペーサ上に直接存在する金属ゲート接点と、
を含むことを特徴とするデバイス。
【請求項１４】
前記複数のスペーサは、前記保護層の各部分を含むことを特徴とする請求項１３に記載のデバイス。
【請求項１５】
前記保護層は、それを通って延びる開口部を有し、
前記保護層は、前記開口部内に横方向に延びるフランジを有する、
ことを特徴とする請求項１３に記載のデバイス。
【請求項１６】
前記金属ゲート接点は、
障壁金属層と、
前記広バンドギャップ半導体層から離れた前記障壁層上の電流波及層と、
を含む、
ことを特徴とする請求項１３に記載のデバイス。
【請求項１７】
前記電流波及層は、前記障壁金属層上に直接存在することを特徴とする請求項１６に記載のデバイス。
【請求項１８】
前記広バンドギャップ半導体層は、窒化ガリウム又はヒ化ガリウムを含み、前記障壁金属層は、白金、イリジウム、及び／又はニッケルを含み、前記電流波及層は、金を含むことを特徴とする請求項１６に記載のデバイス。
【請求項１９】
前記広バンドギャップ半導体層は、シリコンカーバイドを含み、前記障壁金属層は、白金、金、又はイリジウムを含み、前記電流波及層は、金を含むことを特徴とする請求項１６に記載のデバイス。
【請求項２０】
前記複数の凹部は、２次元アレイに配列されることを特徴とする請求項１３に記載のデバイス。
【請求項２１】
前記複数のスペーサは、少なくとも第１の行及び少なくとも第２の行に配列され、
前記第１の行の前記スペーサは、少なくとも２つの方向で前記第２の行の前記スペーサからオフセットされる、
ことを特徴とする請求項１３に記載のデバイス。
【請求項２２】
前記複数のスペーサは、少なくとも２つの隆起部を形成し、該少なくとも２つの隆起部は、該少なくとも２つの隆起部の間に溝を定めることを特徴とする請求項１３に記載のデバイス。
【請求項２３】
前記複数のスペーサは、不規則パターンで配列されることを特徴とする請求項１３に記載のデバイス。
【請求項２４】
ソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域の間の前記広バンドギャップ半導体層上にあり、第１の端部と反対端とを有する金属ゲート電極と、
を更に含み、
前記金属ゲート接点は、前記金属ゲート電極の前記反対端に接続され、
前記ソース及びドレイン領域と前記金属ゲート電極は、ＨＥＭＴ、ＦＥＴ、又はショットキーデバイスを提供するように構成される、
ことを特徴とする請求項１３に記載のデバイス。
【請求項２５】
半導体デバイスであって、
基板と、
前記基板上にあり、ソース領域及びドレイン領域を有して上面を有する広バンドギャップ半導体層と、
前記ソース及びドレイン領域の間の前記広バンドギャップ半導体層の前記上面上にあり、第１の端部と反対端とを有する金属ゲート金属と、
前記広バンドギャップ半導体層の前記上面上の前記ゲート電極の前記反対端に接続した金属ゲート接点と、
を含み、
複数の凹部が、前記広バンドギャップ半導体層の前記上面に設けられ、
前記金属ゲート接点は、前記凹部内にあり、かつ該凹部の間にある前記広バンドギャップ半導体層の前記上面の各部分上に直接存在する、
ことを特徴とするデバイス。
【請求項２６】
前記広バンドギャップ半導体層上の保護層と、
前記保護層を通って延びる第１の開口部と、
前記保護層上の誘電体層であって、前記第１の開口部よりも狭く該誘電体層がそれを通って延びる第２の開口部を有する前記誘電体層と、
を更に含み、
前記金属ゲート接点は、前記第１及び第２の開口部に存在する、
ことを特徴とする請求項２５に記載のデバイス。
【請求項２７】
前記保護層は、前記第１の開口部内に横方向に延びるフランジを有することを特徴とする請求項２６に記載のデバイス。
【請求項２８】
前記金属ゲート接点は、
障壁金属層と、
前記広バンドギャップ半導体層から離れた前記障壁層上の電流波及層と、
を含む、
ことを特徴とする請求項２５に記載のデバイス。
【請求項２９】
前記電流波及層は、前記障壁金属層上に直接存在することを特徴とする請求項２８に記載のデバイス。
【請求項３０】
前記障壁金属層は、前記金属ゲート電極の漏れ電流の実質的な増大を防止するように構成されることを特徴とする請求項２９に記載のデバイス。
【請求項３１】
前記広バンドギャップ半導体層は、窒化ガリウム又はヒ化ガリウムを含み、前記障壁金属層は、白金、イリジウム、及び／又はニッケルを含み、前記電流波及層は、金を含むことを特徴とする請求項２８に記載のデバイス。
【請求項３２】
前記広バンドギャップ半導体層は、シリコンカーバイドを含み、前記障壁金属層は、白金、金、又はイリジウムを含み、前記電流波及層は、金を含むことを特徴とする請求項２８に記載のデバイス。
【請求項３３】
前記複数の凹部は、２次元アレイに配列されることを特徴とする請求項２８に記載のデバイス。
【請求項３４】
前記複数の凹部は、少なくとも第１の行及び少なくとも第２の行に配列され、
前記第１の行の前記凹部は、少なくとも２つの方向に前記第２の行の前記凹部からオフセットされる、
ことを特徴とする請求項２６に記載のデバイス。
【請求項３５】
前記複数の凹部は、少なくとも２つの溝を形成し、該少なくとも２つの溝は、該少なくとも２つの溝の間の隆起部を定めることを特徴とする請求項２６に記載のデバイス。
【請求項３６】
前記複数の凹部は、不規則パターンで配列されることを特徴とする請求項２６に記載のデバイス。
【請求項３７】
広バンドギャップ半導体デバイスを製造する方法であって、
上面を有する広バンドギャップ半導体層を準備する段階と、
前記広バンドギャップ半導体層の前記上面に複数の凹部を設ける段階と、
金属ゲート接点を前記複数の凹部内に、かつ該凹部の間にある前記広バンドギャップ半導体層の前記上面の各部分上に直接に設ける段階と、
を含むことを特徴とする方法。
【請求項３８】
第１の開口部が貫通して延びる保護層を前記広バンドギャップ半導体層上に設ける段階と、
前記第１の開口部よりも狭い第２の開口部が貫通して延びる誘電体層を前記保護層上に設ける段階と、
前記金属ゲート接点を前記第１及び第２の開口部に設ける段階と、
を更に含むことを特徴とする請求項３７に記載の方法。
【請求項３９】
前記金属ゲート接点を形成する段階は、
障壁金属層を前記複数の凹部内に、かつ該凹部の間の前記広バンドギャップ半導体層の前記上面の各部分上に直接に設ける段階と、
電流波及層を前記広バンドギャップ半導体層から離れた前記障壁金属層上に設ける段階と、
を含む、
ことを特徴とする請求項３８に記載の方法。
【請求項４０】
前記電流波及層は、前記障壁金属層上に直接に設けられることを特徴とする請求項３９に記載の方法。
【請求項４１】
前記広バンドギャップ半導体層は、窒化ガリウム又はヒ化ガリウムを含み、前記障壁金属層は、白金、イリジウム、又はニッケルを含み、前記電流波及層は、金を含むことを特徴とする請求項３８に記載の方法。
【請求項４２】
前記広バンドギャップ半導体層は、シリコンカーバイドを含み、前記障壁金属層は、白金、金、又はイリジウムを含み、前記電流波及層は、金を含むことを特徴とする請求項３８に記載の方法。
【請求項４３】
前記複数の凹部は、２次元アレイに配列されることを特徴とする請求項３８に記載の方法。
【請求項４４】
前記複数の凹部は、少なくとも第１の行及び少なくとも第２の行に配列され、
前記第１の行の前記凹部は、少なくとも２つの方向に前記第２のものの前記凹部からオフセットされる、
ことを特徴とする請求項３７に記載の方法。
【請求項４５】
前記複数の凹部は、少なくとも２つの溝を形成し、該少なくとも２つの溝は、該少なくとも２つの溝の間の隆起部を定めることを特徴とする請求項３７に記載の方法。
【請求項４６】
前記複数の凹部は、不規則パターンで配列されることを特徴とする請求項３７に記載の方法。
【請求項４７】
ソース領域及びドレイン領域を準備する段階と、
第１の端部と反対端とを有する金属ゲート電極を前記ソース及びドレイン領域の間の前記広バンドギャップ半導体層上に設ける段階と、
を更に含み、
前記ゲート接点は、前記ゲート電極の前記反対端に接続される、
ことを特徴とする請求項３７に記載の方法。
【請求項４８】
半導体デバイスであって、
広バンドギャップ半導体層と、
前記広バンドギャップ半導体層上の金属ゲート電極であって、該金属ゲートが、該金属ゲート電極の漏れ電流の実質的な増大を防止するように構成された該広バンドギャップ半導体層上の障壁金属層を含む前記金属ゲート電極と、
前記広バンドギャップ半導体層から離れた前記障壁金属層上の電流波及層と、
を含むことを特徴とするデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より具体的には、改良された接点を有する広バンドギャップ半導体デバイスを含む半導体デバイス及びそれを製造する方法に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、及びヒ化ガリウム（ＧａＡｓ）のような半導体材料は、消費者向け、工業向け、及び他の用途のための半導体デバイスに広い適用を見出している。高電力及び／又は高周波用途に特に関連するデバイスは、「高電子移動度トランジスタ（ＨＥＭＴ）」である。ＨＥＭＴは、一般的に集積回路電界効果トランジスタに当て嵌まるようなドープ領域の代わりにチャンネルとして異なるバンドギャップを有する２つの材料の間の接合部（すなわち、ヘテロ接合部）を組み込んだ電界効果トランジスタ（ＦＥＴ）である。ショットキー障壁ゲートが、ソース領域とドレイン領域の間の２次元電子ガス（２ＤＥＧ）を制御するのに使用される。ショットキー障壁は、金属−半導体接合部に形成された電位障壁であり、整流特性を有する。
【０００３】
広バンドギャップＨＥＭＴ及びＦＥＴデバイスは、広バンドギャップ半導体層とその広バンドギャップ半導体層の平坦面上のゲート電極とを一般的に有する。ゲート電極に電気的に接続されるゲート接点を設けることができ、ゲート接点は、ゲート電極に電圧を供給するのに使用される。ゲート接点は、デバイスの活性領域の外側に形成することができ、かつゲート電極と一体的に形成することができる。ゲート電極とゲート接点の両方は、各々典型的に３つの金属層、すなわち、広バンドギャップ半導体と接触する障壁金属層、電流波及層、及び電流波及層の金属層中への拡散を低減又は防止するためのそれらの間の拡散障壁層を含む。例えば、ＧａＮベースＨＥＭＴのために最も普通に使用される障壁金属層は、ニッケルである。電流波及層は、典型的に金であり、拡散障壁層は、典型的に白金である。金の電流波及層は、ゲート電極の導電性を高め、ゲート電極抵抗を低下させるのに役立つ。白金の拡散障壁層は、半導体表面への到達を放置すると劣化したショットキー接点を生じる場合がある金の拡散に対する障壁として使用される。
【０００４】
こうした広バンドギャップデバイスの製造における１つの段階は、ゲート電極の形成である。ゲート電極形成の従来方法は、広バンドギャップ半導体上に誘電体を堆積させる段階と、マスク及び／又は他の犠牲層を用いて誘電体を貫通してエッチングし、下にある広バンドギャップ半導体の平坦面を露出する段階と、広バンドギャップ半導体の露出した表面上にＴ字形状（上から見た時）に金属層を堆積させ、それによってゲート電極及びゲート接点（「Ｔゲート」と呼ぶ）を形成する段階とを含むことができる。ゲート電極形成の他の従来方法は、広バンドギャップ半導体上に誘電体を堆積させる段階と、マスク及び／又は他の犠牲層を用いて誘電体を貫通してエッチングし、下にある広バンドギャップ半導体の平坦面を露出する段階と、ゲート電極の形成の前に誘電体からマスク及び／又は他の犠牲層を除去する段階とを含む。従って、ゲート電極は、誘電体のエッチングされた部分を完全に満たすことができ、ゲート電極の「ウィング」又はサイドローブを誘電体表面上に直接形成することができる。こうしたゲート電極は、多くの場合に「ガンマ」ゲートと呼ばれる。
【発明の概要】
【課題を解決するための手段】
【０００５】
本明細書に説明する様々な実施形態による広バンドギャップ半導体デバイスは、上面を有する広バンドギャップ半導体層と、広バンドギャップ半導体層の上面内の複数の凹部と、凹部内のかつ凹部の間にある広バンドギャップ半導体層の上面の各部分上の金属ゲート接点とを含む。一部の実施形態では、保護層が広バンドギャップ層上に存在して第１の開口部が保護層を通って延び、誘電体層が保護層上に存在し、誘電体層は、それを通って延びる第１の開口部よりも狭い第２の開口部を有し、金属ゲート接点が、第１及び第２の開口部に存在する。一部の実施形態では、保護層は、第１の開口部内に横方向に延びるフランジを有する。
【０００６】
一部の実施形態では、金属ゲート接点は、凹部内にかつ凹部の間にあるサイドバンドギャップ半導体層の上面上に直接ある障壁金属層と、広バンドギャップ半導体層から離れた障壁金属層上の電流波及層とを含む。更に、一部の実施形態では、電流波及層は、障壁金属層上に直接存在する。
【０００７】
材料に関しては、一部の実施形態では、広バンドギャップ半導体層は、窒化ガリウム又はヒ化ガリウムを含み、障壁金属層は、白金、イリジウム、及び／又はニッケルを含み、電流波及層は、金を含む。他の実施形態では、広バンドギャップ半導体層は、シリコンカーバイドを含み、障壁金属層は、白金、金、又はイリジウムを含み、電流波及層は金を含む。
【０００８】
複数の凹部を他の実施形態による様々な配列で提供することができる。例えば、一部の実施形態では、複数の凹部は２次元アレイに配列される。他の実施形態では、複数の凹部は少なくとも第１の行及び少なくとも第２の行に配列され、第１の行の凹部は、少なくとも２つの方向で第２の行の凹部からオフセットしている。他の実施形態では、複数の凹部は少なくとも２つの溝を形成し、少なくとも２つの溝は、少なくとも２つの溝の間の隆起部を定める。更に他の実施形態では、複数の凹部は、不規則パターンで配列される。
【０００９】
一部の実施形態では、ソース領域及びドレイン領域も提供され、金属ゲート電極は、ソース領域とドレイン領域の間の広バンドギャップ半導体層の上に存在し、金属ゲート電極は、第１の端部と反対端とを有し、金属ゲート接点は、金属ゲート電極の反対端に接続され、ソース及びドレイン領域と金属ゲート領域とは、ＨＥＭＴ、ＦＥＴ、又はショットキーデバイスを提供するように構成される。
【００１０】
本明細書に説明する様々な更に別の実施形態による広バンドギャップ半導体デバイスは、広バンドギャップ半導体層と、複数の凹部が広バンドギャップ半導体層までそれを貫通して延びる広バンドギャップ半導体層上の保護層と、複数の凹部の間に配列されて誘電体を含む複数のスペーサと、凹部内にありかつ凹部の間にあるスペーサ上に直接あるゲート電極接点とを含む。一部の実施形態では、複数のスペーサは保護層の一部を含む。一部の実施形態では、保護層はそれを通って延びる開口部を有し、保護層は、開口部の中に横方向に延びるフランジを有する。
【００１１】
複数のスペーサは、他の実施形態による様々な配列で提供することができる。例えば、一部の実施形態では、複数のスペーサは２次元アレイに配列される。他の実施形態では、複数のスペーサは、少なくとも第１の行及び少なくとも第２の行に配列され、第１の行のスペーサは少なくとも２つの方向で第２の行のスペーサからオフセットしている。他の実施形態では、複数のスペーサは、少なくとも２つの隆起部を形成し、少なくとも２つの隆起部は、少なくとも２つの隆起部の間に溝を定める。更に他の実施形態では、複数のスペーサは不規則パターンで配列される。
【００１２】
本明細書に説明する様々な更に別の実施形態による半導体デバイスは、基板と、基板上にあり、ソース領域及びドレイン領域を有し、かつ上面を有する広バンドギャップ半導体層と、ソース領域とドレイン領域の間のサイドバンドギャップ半導体層の上面上にあり、第１の端部及び反対端を有する金属ゲート電極と、サイドバンドギャップ半導体層の上面上のゲート電極の反対端に接続した金属ゲート接点とを含み、複数の凹部が、広バンドギャップ半導体層の上面に設けられ、金属ゲート接点は、凹部内にあり、かつ凹部の間にある広バンドギャップ半導体層の上面の各部分上に直接存在する。
【００１３】
本明細書に説明する様々な実施形態による広バンドギャップ半導体デバイスを製造する方法は、上面を有する広バンドギャップ半導体層を準備する段階と、広バンドギャップ半導体層の上面に複数の凹部を設ける段階と、金属ゲート接点を複数の凹部内にかつ凹部の間にある広バンドギャップ半導体層の上面の各部分上に直接に設ける段階とを含む。一部の実施形態では、保護層を広バンドギャップ半導体層上に設けることができ、保護層は、それを通って延びる第１の開口部を有し、誘電体層を保護層の上に設けることができ、誘電体層は、それを通って延びる第１の開口部よりも狭い第２の開口部を有し、金属ゲート接点は、第１及び第２の開口部に設けることができる。
【００１４】
一部の実施形態では、ゲート接点は、障壁金属層を複数の凹部内にかつ凹部の間の広バンドギャップ半導体層の上面の各部分上に直接に含むように設けることができ、電流波及層は、広バンドギャップ半導体層から離れて障壁金属層の上に設けることができる。他の実施形態では、電流波及層は、障壁金属層上に直接に設けることができる。
【００１５】
一部の実施形態では、ソース領域及びドレイン領域を提供することができ、第１の端部と反対端とを有する金属ゲート電極をソース領域とドレイン領域の間の広バンドギャップ半導体層上に設けることができ、ゲート接点は、ゲート電極の反対端に接続される。
【００１６】
本明細書に説明する様々な実施形態はまた、白金、イリジウム、又は金を含んで金属ゲート電極の漏れ電流の実質的な増大を防止するように構成された障壁金属層を提供するように見なすことができる。
【図面の簡単な説明】
【００１７】
【図１】従来型ＧａＮベースＨＥＭＴの断面図である。
【図２】図１でのＧａＮベースＨＥＭＴの平面図である。
【図３】図２のＡ−Ａ線に沿った断面図である。
【図４】本発明の例示的な実施形態による広バンドギャップ半導体デバイスの斜視図である。
【図５】図４のデバイスの平面図である。
【図６】図５のＡ−Ａ線に沿った断面図である。
【図７】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する断面図である。
【図８】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する断面図である。
【図９】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する断面図である。
【図１０】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する断面図である。
【図１１】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する平面図である。
【図１２】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する断面図である。
【図１３】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する断面図である。
【図１４】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する平面図である。
【図１５】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する断面図である。
【図１６】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する平面図である。
【図１７】本発明の一部の実施形態に従って広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する断面図である。
【図１８】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する平面図である。
【図１９】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する平面図である。
【図２０】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する平面図である。
【図２１】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する平面図である。
【図２２】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する断面図である。
【図２３】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する断面図である。
【図２４】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する断面図である。
【図２５】本発明の一部の実施形態による広バンドギャップ半導体デバイスを製造するための作動における例示的な中間製造段階を説明する断面図である。
【発明を実施するための形態】
【００１８】
以下、様々な実施形態を示す添付図面を参照して本発明に対してより完全に説明する。しかし、本発明は、多くの異なる形で具現化することができ、本明細書で説明する実施形態に制限されると解釈すべきではない。むしろ、これらの実施形態は、本発明の開示を徹底的かつ完全なものとして当業者に本発明の範囲を十分に伝えるように提供するものである。添付図面において、説明を明確にするために層及び領域のサイズ及び相対サイズは誇張している場合がある。全体を通じて同様の要素は同じ番号によって示している。
【００１９】
本明細書で使用する用語は、特定的な実施形態を説明するためのものにすぎず、本発明を制限するためのものではない。本明細書で使用する単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、その関連で別様に明確に示していない限り、複数形も含むことが意図される。「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」、「ｉｎｃｌｕｄｅｓ」、及び／又は「ｉｎｃｌｕｄｉｎｇ」（及びそれらの変形）のような用語は、本明細書で使用する場合、上述の特徴、段階、作動、要素、及び／又は構成要素の存在を示すが、１つ又はそれよりも多くの他の特徴、段階、作動、要素、構成要素、及び／又はこれらの群の存在又は追加を除外するものではないことは更に理解されるであろう。例えば、層が所定の材料を「含む」と示される時に、その層は、二元、三元、四元などの化合物、合金、ドープ層などを形成するための追加材料を含むことができる。従って、例えば、窒化ガリウムを含む層は、窒化アルミニウムガリウム、窒化インジウムガリウム、及び／又は窒化アルミニウムインジウムガリウムの層を包含する。対照的に、「ｃｏｎｓｉｓｔｉｎｇ  ｏｆ」（及びその変形表現）のような用語は、本明細書で使用する場合、上述の特徴、段階、作動、要素、及び／又は構成要素を指定し、付加的な特徴、段階、作動、要素、及び／又は構成要素を除外する。最後に、以上に定義した用語の全ては、適切なドーパントを用いて層がＰ型及び／又はＮ型にドープされることを除外しない。
【００２０】
層、領域、又は基板のような要素が別の要素「上に」存在する（又はその変形表現）のような場合、この要素は他の要素の上に直接存在する場合があり、又は介在要素が存在する場合もあることは理解されるであろう。更に、本明細書では、「の下に」、「の上に重なる」、「表側」、及び「裏側」のような相対語を使用して、図に示すような基板又は基部層と対比した１つの層又は領域の別の層又は領域との関係を説明することがある。これらの用語は、図に示す方向に加えてデバイスの異なる方向を含むことを意図されたものであることは理解されるであろう。最後に、「直接に」のような用語は、介在要素がないことを意味する。本明細書で使用する「及び／又は」のような用語は、関連する記載項目の１つ又はそれよりも多くのいずれか又は全ての組合せを含み、かつ「／」と簡約することができる。
【００２１】
本明細書では、様々な要素、構成要素、領域、層、及び／又は区画を説明するために「第１」、「第２」のような用語を使用するが、これらの要素、構成要素、領域、層、及び／又は区画をこれらの用語によって制限すべきではないことは理解されるであろう。これらの用語は、１つの要素、構成要素、領域、層、及び／又は区画を別の要素、構成要素、領域、層、及び／又は区画と区別するために使用するものに過ぎない。従って、以下で説明する第１の要素、構成要素、領域、層又は区画は、本発明の教示から逸脱することなく、第２の要素、構成要素、領域、層又は区画と呼ぶことができる。
【００２２】
本明細書では、本発明の理想的な実施形態の概略図である断面図及び／又は他の説明図を参照して本発明の実施形態を説明する。従って、製造技術及び／又は製造公差の結果、形状が説明図のものとは異なることが予想される。従って、本発明の実施形態は、本明細書に示す領域の特定の形状に制限されると解釈すべきではなく、例えば、製造に起因する形状の変動を含むと解釈すべきである。例えば、矩形として示されるか又は説明された領域は、典型的な製作公差に起因して一般的に丸い又は湾曲した特徴部を有する。従って、図示の領域は本質的に概略的なものであり、これらの形状は、デバイスの領域の実際の形状を示すことを意図したものではなく、特に定めない限り、本発明の範囲を制限することを意図したものでもない。
【００２３】
特に定めがない限り、本明細書で使用する全ての用語（技術用語及び科学用語を含む）は、本発明が属する技術の当業者が一般的に理解している意味と同じ意味を有する。本明細書で使用する用語は、本明細書及び当業技術との関連におけるそれらの意味に従う意味を有すると解釈すべきであり、本明細書で明確に定義しない限り、理想的な又は過度に形式的な意味で解釈されるものではないことは理解されるであろう。
【００２４】
広バンドギャップ半導体デバイスの様々な実施形態を本明細書に説明する。本明細書で使用する「広バンドギャップ」のような用語は、少なくとも１．４電子ボルトのバンドギャップを意味する。本明細書で使用する「半導体デバイス」のような用語は、接点内の金属層と、シリコンカーバイド、窒化ガリウム、ヒ化ガリウム、及び／又は他の半導体材料を含むことができる広バンドギャップ半導体材料との間にショットキー接合を含むＨＥＭＴ、ＨＥＴ、バイポーラ接合トランジスタ（ＢＪＴ）、シリコンカーバイドモノリシック集積回路、及び／又は他のデバイスを意味する。
【００２５】
図１、図２、及び図３は、従来型ＧａＮベースＨＥＭＴ構造体１００を示し、ＨＥＭＴ１００は、異なるバンドギャップを有する２つの異なる広バンドギャップ半導体材料１１２及び１１４の間のヘテロ接合部１１０を含むことができる。図１−図３において、２つの異なる材料１１２及び１１４は、それぞれＧａＮ及びＡｌＧａＮを含むが、他の材料も他の実施形態において使用することができる。ソース領域１１６及びドレイン領域１１８を提供することができる。ソース接点１２２及びドレイン接点１２４もそれぞれ提供することができる。基板１３０も提供することができる。様々な他のバッファ層、スペーサ層、キャップ層、及び／又は他の層を提供することができる。ゲート電極１４０を提供することができる。ゲート電極１４０は、広バンドギャップ半導体層１１４上の障壁金属層１４０を含むことができ、それらの間にショットキー接合部１５２が形成される。電流波及層１６０が、広バンドギャップ半導体層１１４から離れて障壁金属層１５０上に設けられる。拡散障壁層１７０が、電流波及層１６０と障壁金属層１５０の間に設けられる。
【００２６】
図２は、図１の従来型ＨＥＭＴの平面図であり、ＨＥＭＴ活性領域の外側に位置するゲート接点１８０を含むゲート電極１４０を示している。ゲート電圧は、ゲート接点領域１８０に印加することができる。図３は、図２のＡ−Ａ線に沿った断面図である。図３を参照すると、ゲート接点１８０が、広バンドギャップ半導体層１１４の平坦面上に設けられる。ゲート接点１８０は、広バンドギャップ半導体層１１４の平坦面上の障壁金属層１５０を含み、それらの間にパッシブ接合部１５３が形成される。電流波及層１６０が、広バンドギャップ半導体層１１４から離れて障壁金属層１５０上に設けられる。拡散障壁層１７０が、電流波及層１６０と障壁金属層１５０の間に設けられる。
【００２７】
残念ながら、ゲート電極の接点領域内の障壁金属層と広バンドギャップ半導体層の平坦面との間の接着力が弱い場合がある。こうした弱い接着力は、広バンドギャップ半導体デバイスの製造及び使用中でのゲート接点の損失を引き起こす場合がある。更に、例えば、ＧａＮベースＨＥＭＴである従来型広バンドギャップ半導体デバイスでは、ゲート電極の電気的特性を改善すると考えられる一部の高仕事関数金属は、こうした金属と広バンドギャップ半導体材料の間の弱い接着力のためにゲートの障壁金属層として使用することが困難である。こうした、高仕事関数金属は、例えば、白金（Ｐｔ）及びイリジウム（Ｉｒ）を含む。
【００２８】
図４−図６は、本発明の様々な実施形態による改良された金属接点を有する広バンドギャップ半導体デバイスの簡略図である。
【００２９】
ここで図４−図６を参照すると、例示的な広バンドギャップ半導体デバイス４００は、例えば、４Ｈポリタイプのシリコンカーバイド（ＳｉＣ）のような半絶縁性シリコンカーバイドとすることができる基板４１０を含む。他のシリコンカーバイド候補ポリタイプは、３Ｃ、６Ｈ、及び１５Ｒポリタイプを含むことができる。「半絶縁性」のような用語は、絶対的な意味ではなく、説明的に本明細書で使用されている。
【００３０】
シリコンカーバイドを基板として使用することができるが、本発明の実施形態は、サファイア（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）、ヒ化ガリウム（ＧａＡｓ）、ＬＧＯ、酸化亜鉛（ＺｎＯ）、ＬＡＯ、及びリン化インジウム（ＩｎＰ）などのような基板４１０に対してあらゆる適切な基板を利用することができることは理解されるものとする。基板は、後で除去することができることも認められるであろう。
【００３１】
任意的なバッファ層、核形成層、及び／又は移行層（図示せず）を基板４１０上に設けることができる。例えば、ＡｌＮバッファ層は、シリコンカーバイド基板とデバイスの残りの部分との間の適切な結晶構造転位を提供するように形成することができる。
【００３２】
図４−図６を更に参照すると、チャンネル層４２０が基板４１０上に設けられる。チャンネル層４２０は、上述のようにバッファ層、移行層、及び／又は核形成層を用いて基板４１０上に堆積させることができる。チャンネル層４２０は、圧縮歪を受ける場合がある。本発明の一部の実施形態では、チャンネル層４２０は、ＧａＮのようなＩＩＩ族窒化物層とすることができる。チャンネル層４２０は、窒化インジウムガリウム（ＩｎＧａＮ）又は窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などのような他のＩＩＩ族窒化物層とすることができる。一部の実施形態では、チャンネル層４２０は、非ドープ（すなわち、「非意図的ドープ」）とすることができ、約２０Åよりも大きい厚みに成長させることができる。チャンネル層４２０は、ＧａＮ又はＡｌＧａＮなどの超格子又は組合せのような多層構造とすることができる。
【００３３】
図４−図６に更に示すように、障壁層４３０がチャンネル層４２０上に設けられる。障壁層４３０は、ＡｌxＧａ1-xＮ（式中０＜ｘ＜１）のようなＩＩＩ族窒化物層とすることができる。障壁層４３０は、ＡｌＧａＮ、ＡｌＮ、及び／又はそれらの層の組合せのような他のＩＩＩ族窒化物を含むこともできる。障壁４３０は、例えば、約０．１ｎｍから約１００ｎｍの厚みとすることができるが、その中に亀裂又は実質的な欠陥の生成を引き起こすほど厚くすることはできない。障壁層４３０は、高ドープｎ型層とすることができる。例えば、障壁層４３０は、約１０19ｃｍ-3未満の濃度までドープすることができる。
【００３４】
本発明の一部の実施形態は、高電子移動度トランジスタ（ＨＥＭＴ）に適用することができる。特に、チャンネル層４２０と障壁層４３０とは異なるバンドギャップを有する材料で形成することができ、それによってチャンネル層と障壁層とのインタフェースにヘテロ接合部が形成される。例えば、チャンネル層４２０は、障壁層４３０のバンドギャップよりも小さいバンドギャップを有することができる。従って、チャンネル層４２０と障壁層４３０の間の接合部でのチャンネル層４２０の伝導バンド端のエネルギは、障壁層４３０の伝導バンド端のエネルギよりも小さい可能性があり、チャンネル層４２０は、障壁層４３０よりも大きい電子親和性を有することができる。例えば、チャンネル層４２０と障壁層４３０の両方がＩＩＩ族窒化物層で形成される時に、チャンネル層４２０は、ＧａＮ層とすることができ、障壁層４３０は、ＡｌＧａＮ層とすることができる。
【００３５】
図４−図６を更に参照すると、保護層４４０が障壁層４３０上に設けられる。保護層４４０は、窒化珪素（ＳｉxＮy）、窒化アルミニウム（ＡｌＮ）、二酸化珪素（ＳｉＯ2）、及び／又は他の適切な保護材料のような誘電体とすることができる。他の材料も保護層４４０に利用することができる。例えば、保護層４４０は、酸化マグネシウム、酸化スカンジウム、酸化アルミニウム、及び／又は酸窒化アルミニウムを含むことができる。更に、保護層４４０は単層とすることができ、又は均一組成及び／又は不均一組成の多重層を含むことができる。保護層４４０は、約３０ｎｍの厚みを有することができるが、他の厚みの層も利用することができる。例えば、保護層４４０は、その後のオーミック接点の焼き鈍し中に下にある障壁層４３０を保護するための十分な厚みとすることができる。２つ又は３つの単原子層のような薄い保護層４４０は、こうした目的のために十分とすることができる。しかし、一般的に、保護層４４０は、約１０ｎｍから約５００ｎｍの厚みを有することができる。一部の実施形態では、保護層４４０は、下にあるＩＩＩ族窒化物層のＭＯＣＶＤ成長に伴って原位置で成長した高品質ＳｉＮとすることができる。
【００３６】
図４−図６で更に示すように、ソース領域４３２及びドレイン領域４３４を提供することができる。ソースオーミック接点４５２とドレインオーミック接点４５４が、障壁層４３０のソース領域４３２とドレイン領域４３４との上にそれぞれ提供される。ゲート電極４６０及びゲート接点４６２も障壁層４３０上に設けられる。特に、ゲート電極４６０は障壁層４６０上に設けられ、ゲート接点４６２は、障壁層４３０上又はその中の複数の凹部４８０（図６を参照されたい）上に設けられる。ゲート電極４６０及びゲート接点４６２は、障壁金属層４７０を含むことができる。ゲート電極４６０の障壁金属層４７０は、障壁層４３０上に設けられる。ゲート接点４６２の障壁金属層４７０は、障壁層４３０内の複数の凹部上に設けられる。電流波及層４７４が、障壁層４３０から離れて障壁金属層４７０上に設けられる。拡散障壁層４７２は、電流波及層４７４と障壁金属層４７０の間に設けることができる。ゲート電極４６０及びゲート接点４６２を形成する様々な実施形態を以下に説明する。
【００３７】
従来型ＧａＮベースＨＥＭＴデバイスにおいては、広バンドギャップ半導体の平坦面上に形成された金属ゲート接点は、ゲート接点の金属とこの半導体の平坦面との間の接着力が弱い可能性を有することが見いだされている。更に、従来型ＧａＮベースＨＥＭＴデバイスにおいては、ニッケル障壁金属層を有するゲート電極は、劣化して漏れ易くなる場合がある。ゲート電極の漏れ電流を低減すると考えられるＰｔ及びＩｒのような高仕事関数金属は、こうした金属と広バンドギャップ半導体材料の間の接着力が弱いために障壁金属層として使用することが困難である。
【００３８】
一部の高仕事関数金属の使用におけるこの弱い接着力及びこの難しさを低減又は防止するために、本明細書に説明する様々な実施形態は、広バンドギャップ半導体の表面内又は表面上に形成された複数の凹部を提供して金属ゲート接点と広バンドギャップ半導体の間の接着力を強める。更に、ゲート接点の金属と広バンドギャップ半導体の表面との間の接着力を強めることにより、Ｐｔ又はＩｒのような高仕事関数金属を障壁金属層として使用することができる。Ｐｔ及びＩｒのような高仕事関数金属が障壁金属層として使用される場合、拡散障壁金属層は、ゲート接点から除くことができる。更に、障壁金属層としてのこうした高仕事関数金属の使用は、ゲート電極の漏れ電流を低減する。例えば、１／１０になる減少である少なくとも一桁の漏れ減少が稀ではない。
【００３９】
図７−図２５は、図４−図６のデバイスのような本発明の一部の実施形態による改良された金属接点を有する広バンドギャップ半導体デバイスを製造する方法における例示的な中間製造段階を示している。ここで図７を参照すると、その上に広バンドギャップ半導体デバイスを形成することができる基板４１０を準備する。チャンネル層４２０が基板４１０上に形成され、障壁層４３０がチャンネル層４２０上に形成される。
【００４０】
任意的なバッファ層、核形成層、及び／又は移行層（図示せず）を基板４１０の上に設けることができる。例えば、ＡｌＮバッファ層は、シリコンカーバイド基板とデバイスの残りの部分との間の適切な結晶構造転移を提供するように形成することができる。チャンネル層４２０及び／又はバッファ層、核形成層、及び／又は移行層は、有機金属化学気相蒸着法（ＭＯＣＶＤ）により又は分子線エピタキシ法（ＭＢＥ）及び／又は混成気相エピタキシ法（ＨＶＰＥ）のような当業者に公知の他の技術によって堆積させることができる。
【００４１】
図８は、障壁層４３０上の保護層４４０の形成を示している。保護層４４０は、窒化珪素（ＳｉxＮy）、窒化アルミニウム（ＡｌＮ）、二酸化珪素（ＳｉＯ2）、及び／又は他の適切な保護材料のような誘電体とすることができる。他の材料も保護層４４０に利用することができる。例えば、保護層４４０は、酸化マグネシウム、酸化スカンジウム、酸化アルミニウム、及び／又は酸窒化アルミニウムを含むことができる。更に、保護層４４０は単層とすることができ、又は均一組成及び／又は不均一組成の多重層を含むことができる。
【００４２】
保護層４４０は、障壁層４３０上に形成されたブランケットとすることができる。保護層４４０は、高品質スパッタリング法及び／又はプラズマ化学気相蒸着法（ＰＥＣＶＤ）によって形成された窒化珪素（ＳｉＮ）とすることができる。保護層４４０は、約３０ｎｍの厚みを有することができるが、他の厚みの層も利用することができる。例えば、保護層４４０は、その後のオーミック接点の焼き鈍し中に下にある層を保護するための十分な厚みとすることができる。２つ又は３つの単原子層のような薄い層は、こうした目的のために十分とすることができる。しかし、一般的に、保護層４４０は、約１０ｎｍから約５００ｎｍの厚みを有することができる。また、保護層４４０は、下にあるＩＩＩ族窒化物層のＭＯＣＶＤ成長に伴って原位置で成長した高品質ＳｉＮとすることができる。
【００４３】
図９は、障壁層４３０上のソースオーミック接点４５２及びドレインオーミック接点４５４それぞれの形成を示している。ここで図９を参照すると、保護層４４０は、障壁層４３０の一部を露出するようにパターン化され、ソースオーミック接点４５２及びドレインオーミック接点４５４が障壁層４３０上に形成される。例えば、下にある障壁層４３０を露出するように、窓を保護層４４０内にエッチングすることができる。窓は、パターンマスクと障壁層４３０に関する低損傷エッチングを利用してエッチングすることができる。低損傷エッチング技術の例は、反応イオンエッチング以外に、誘導結合プラズマ又は電子サイクロトロン共鳴（ＥＣＲ）又はプラズマに対するＤＣ成分を持たない下流プラズマエッチングのようなエッチング技術を含むことができる。他のエッチング処理を使用することもできる。
【００４４】
図９を更に参照すると、その後のフォトリソグラフィ段階及び蒸発法を用いて、オーミック金属が障壁層４３０の露出部分に形成される。オーミック金属は、保護層４４０内の窓よりも小さくなるようにパターン化され、かつオーミック金属は焼き鈍しされてソース接点４５２及びドレイン接点４５４が形成される。従って、ソース接点５４２及びドレイン接点４５４の縁部は、隣り合った保護層４４０から離間することができる。
【００４５】
図１０は、ソースオーミック接点４５２及びドレインオーミック接点４５４と保護層４４０との上の第２の層４９０の形成を示している。第２の層４９０は、保護層４４０よりも低い誘電率を有する誘電体層とすることができる。第２の層４９０は、その後の段階で除去することができる犠牲層とすることができる。例えば、第２の層４９０はフォトレジスト層とすることができる。同じく第２の層４９０はポリイミド層とすることができる。
【００４６】
図１１−図１６は、第２の層４９０内の開口部又は「窓」４９２、４９４、４９６、及び４９８の形成を示している。図１１−図１３に示すように、第２の層４９０を通って延び保護層４４０の一部分を露出する第１及び第２の開口部４９２及び４９４が形成される。例えば、第２の層４９０は、窓４９２及び４９４を形成するようにフォトリソグラフィでパターン化することができる。図１２は、図１１のＡ−Ａ線に沿った断面図である。図１３は、図１１のＢ−Ｂ線に沿った断面図である。
【００４７】
図１４−図１６は、保護層４４０内の窓４９６及び４９８の形成を示し、そこにゲート電極４６０とゲート接点４６２を様々な実施形態に従ってその後の段階で形成することができる。図１４に示すように、保護層４４０を通って延びて障壁層４３０の一部分を露出する第１及び第２の開口部４９６及び４９８が形成される。図１５は、図１４のＡ−Ａ線に沿った断面図である。図１６は、図１４のＢ−Ｂ線に沿った断面図である。特に、保護層４４０の露出部分は、マスクとして第２の層４９０を用いてパターン化され、第１の開口部４９６が形成される。第１の開口部４９６は、上述のように低損傷エッチング技術を用いて第２の層４９０内の第１の開口部４９２によって露出された保護層４４０の一部分の選択的エッチングによって形成することができ、障壁層４３０の露出表面上の低漏れショットキーゲート電極の形成が容易にされる。ここで注意すべきは、保護層４４０内の第１の開口部４９６は、エッチングのオーバーカット又はアンダーカットにより、第２の層４９０内の第１の開口部４９２よりも広げたり狭めたりすることができることである。
【００４８】
図１４−図１６を更に参照すると、第２の開口部４９８が保護層４４０を通って形成され、障壁層４３０の一部分が露出される。特に、保護層４４０の露出部分は、マスクとして第２の層４９０を用いてパターン化され、第２の開口部４９８が形成される。第２の開口部４９８は、上述のように低損傷エッチング技術を用いて第２の層４９０内の第２の開口部４９４によって露出された保護層４４０の一部分の選択的エッチングによって形成することができる。保護層４４０内の第２の開口部４９８は、エッチングのオーバーカット又はアンダーカットにより、第２の層４９０内の第２の開口部４９４より広げたり狭めたりすることができることに注意すべきである。例えば、図１６に示すように、保護層４４０内の第２の開口部４９８は、開口部４９８内部を横方向に延びる保護層４４０内のフランジ４４２を形成するようにアンダーカットすることができる。本明細書で使用される「横方向に」のような用語は、障壁層４３０の表面に対して実質的に平行な方向を意味する。開口部４９６及び４９８は単一の加工段階で形成することができる。
【００４９】
図１６を参照すると、障壁層４３０の露出部分がパターン化され、障壁層４３０内の複数の凹部４８０が形成される。特に、複数の凹部４８０は、障壁層４３０上のフォトリソグラフィマスク（図示せず）の形成によって形成することができる。フォトリソグラフィマスクによって露出された障壁層４３０の一部がエッチングされ、障壁層４３０内の複数の凹部４８０が形成される。複数の凹部４８０が形成された後、フォトリソグラフィマスクは除去される。障壁層４３０内の複数の凹部４８０は、化学的エッチング又はイオンミルエッチングのような従来方法を用いて障壁層４３０の露出表面を選択的にエッチングすることによって形成することができる。他の実施形態では、複数の凹部４８０は、表面粗化によって形成することができる。例えば、凹部エッチング中の非常に低濃度の湿潤化学エッチングの使用を利用して粗化面をもたらすことができる。代替の方法は、低温でのエッチングのようなマイクロマスキングを引き起こすドライエッチング条件の選択である。
【００５０】
代替的な実施形態では、図１７に示すように、複数の凹部４８０は、障壁層４３０上に複数のスペーサ４８２を形成することによって形成することができる。特に、複数のスペーサ４８２は、第２の層４９０内の開口部４９８によって露出された保護層４４０の一部を化学的エッチング又はイオンミルエッチングのような従来型方法を用いて保護層４４０の残りの部分がスペーサ４８２を形成するように選択的にエッチングすることによって形成することができる。複数の凹部４８０は、障壁層４３０上の複数のスペーサ４８２の間に設けられる。
【００５１】
障壁層４３０内又はその上の複数の凹部４８０は、多くの様々な形状、サイズ、及びパターンを取ることができる。例えば、図１８−図２１は、障壁層４３０内又はその上に形成された複数の凹部４８０の例示的な実施形態を各々を示している。複数の凹部４８０は、円形、正方形、矩形、又は他の形状を有することができる。複数の凹部４８０は、図１８に示すような２次元アレイ、図１９に示すようなオフセットされた行及び列、図２０に示すような隆起部及び溝、図２１に示すような「格子柄」パターン又は他のパターンに配列することができる。
【００５２】
図２２及び図２３は、ゲート電極４６０及びゲート接点４６２の形成を示している。図２２及び図２３を参照すると、フォトリソグラフィ及び蒸発法を用いて、金属が障壁層４３０の露出部分上に形成され、ゲート電極４６０及びゲート接点４６２を形成する。特に、ゲート電極４６０及びゲート接点４６２は、窓４９６及び４９８内で蒸発金属が堆積することによって形成される。従って、ゲート電極４６０及びゲート接点４６２は、保護層４４０を通って延び、開口部４９６内の障壁層４３０の露出部分及び開口部４９８内の障壁層４３０上又はその中の複数の凹部４８０に接触する。ゲート電極４６０及びゲート接点４６２を形成するための蒸発法の使用は、ゲート内の金属と障壁層４３０の間にゲート電極４６０及びゲート接点４６２を形成するためにスパッタリング段階が使用された場合の接着力よりも劣る接着力をもたらす場合がある。しかし、蒸発法の使用は、スパッタリングを使用することで生じると考えられる損傷よりも障壁層４３０への損傷を小さくする。適切なゲート電極及びゲート接点材料は、障壁層４３０の組成に依存する場合がある。しかし、特定的な実施形態では、Ｎｉ、Ｐｔ、及び／又はＩｒのようなＧａＮベース広バンドギャップ半導体材料に対してショットキー電極になることができる従来型の材料を使用することができる。Ｐｔ及び／又はＩｒのような高仕事関数金属がＧａＮベース広バンドギャップ半導体デバイスのための障壁層４９０として使用された時に、例えば、拡散障壁金属層４７２は、ゲート接点４６２から除くことができる。
【００５３】
図２４−図２５は、犠牲層である第２の層４９０の除去を示している。図２４−図２５に示すように、第２の層４９０は、ゲート電極４６０及びゲート接点４６２が形成された後に除去される。第２の層４９０は、第２の層４９０の組成に依存する従来型技術を用いて除去することができる。
【００５４】
本明細書に説明する様々な実施形態は、広バンドギャップ半導体層内又はその上に複数の凹部を含むことにより、ゲート接点の障壁金属層と広バンドギャップ半導体層の上面との間の接着力を強化することができる。更に、金属ゲート接点がその中に形成される開口部内で横方向に延びるフランジを含むことは、そのフランジが金属を所定に位置に「係止」するのに役立つので、金属ゲート接点の損失を更に防止又は低減することができる。強化された接着力は、その後の製造段階及び／又はこの広バンドギャップ半導体デバイスの使用におけるゲート接点の損失を防止又は低減することができる。強化された接着力は、障壁金属層としてＰｔ及び／又はＩｒのような高仕事関数金属の使用を可能にする。更に、こうした高仕事関数金属の使用は、ゲート電極及びゲート接点内の拡散障壁層の省略を可能にする。更に、こうした高仕事関数金属の使用は、例えば、ゲート電極の漏れ電流の減少のようなゲート電極の電気的特性を改善することができる。その結果、広バンドギャップ半導体デバイスのための改良された金属接点を提供することができる。
【００５５】
多くの異なる実施形態を以上の説明及び添付図面に関連して本明細書に開示した。これらの実施形態のあらゆる組合せ及び部分組合せを逐語的に説明することは、過剰な繰返しで曖昧化になることは理解されるであろう。従って、添付図面を含む本明細書は、本明細書に説明する実施形態及びそれらを製造して使用する方法及び処理の全ての組合せ及び部分組合せの完全な説明を構成すると解釈すべきであり、あらゆるこうした組合せ及び部分組合せに対する特許請求の範囲をサポートすべきである。
【００５６】
添付図面及び本明細書において本発明の典型的な好ましい実施形態を開示し、かつ特定の用語を使用したが、それらは、網羅的及び説明的な意味のみで使用されて制限の目的では用いられず、本発明の範囲は、以下の特許請求の範囲に示されている。
【符号の説明】
【００５７】
４００  広バンドギャップ半導体デバイス
４１０  基板
４２０  チャンネル層
４３０  障壁層
４３２  ソース領域
４３４  ドレイン領域
【図１】
2013527987.tif 000003
【図２】
2013527987.tif 000004
【図３】
2013527987.tif 000005
【図４】
2013527987.tif 000006
【図５】
2013527987.tif 000007
【図６】
2013527987.tif 000008
【図７】
2013527987.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【手続補正書】
【提出日】平成24年12月26日(2012.12.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
広バンドギャップ半導体デバイスであって、
広バンドギャップ半導体チャンネル層と、
前記広バンドギャップ半導体チャンネル層上の上面及び平坦底面を有する広バンドギャップ半導体層と、
前記広バンドギャップ半導体層の前記上面の複数の凹部と、
前記凹部内にあり、かつ該凹部の間にある前記広バンドギャップ半導体層の前記上面の各部分上にある金属接点と、
を含み、
前記金属接点の下面が、下にある前記広バンドギャップ半導体層に直接接触する１つ又はそれ以上の突起を有する、
ことを特徴とするデバイス。
【請求項２】
前記広バンドギャップ半導体層上の保護層と、
前記保護層を通って延びる第１の開口部と、
を更に含み、
前記金属接点は、前記第１の開口部に存在する、
ことを特徴とする請求項１に記載のデバイス。
【請求項３】
前記金属接点は、
障壁金属層と、
前記広バンドギャップ半導体層から離れた前記障壁金属層上の電流波及層と、
を有する金属ゲート接点を含む、
ことを特徴とする請求項１に記載のデバイス。
【請求項４】
前記障壁金属層は、前記広バンドギャップ半導体層に直接に接触し、
前記電流波及層は、前記障壁金属層上に直接存在する、
ことを特徴とする請求項３に記載のデバイス。
【請求項５】
前記複数の凹部は、前記広バンドギャップ半導体層の前記上面に２次元アレイに配列された複数の行の孔を含むことを特徴とする請求項１に記載のデバイス。
【請求項６】
前記金属接点は、金属ゲート接点であり、
デバイスが、
ソース領域と、
ドレイン領域と、
前記ソース及びドレイン領域間の前記広バンドギャップ半導体層上にあり、第１の端部と対向する第２の端部とを有する金属ゲート電極と、
を更に含み、
前記金属ゲート接点は、前記金属ゲート電極の前記第２の端部に接続され、
前記ソース及びドレイン領域と前記金属ゲート電極とは、ＨＥＭＴ、ＦＥＴ、又はショットキーデバイスを提供するように構成される、
ことを特徴とする請求項１に記載のデバイス。
【請求項７】
前記広バンドギャップ半導体層上の金属ゲート電極であって、該金属ゲート電極が、金属ゲート接点に接続された第１の端部を有し、該金属ゲート接点が、該金属ゲート電極の最大幅を超える最大幅を有する前記金属ゲート電極と、
ソース接点と、
ドレイン接点と、
を更に含み、
前記金属ゲート電極の少なくとも一部が、前記ソース接点と前記ドレイン接点の間にある第１の領域に配置され、一方で前記金属ゲート接点の少なくとも一部が、該第１の領域の外側に存在する、
ことを特徴とする請求項１に記載のデバイス。
【請求項８】
前記広バンドギャップ半導体層は、ドープした広バンドギャップ半導体層から構成され、
前記複数の凹部は、前記ドープした広バンドギャップ半導体層を通って該ドープした広バンドギャップ半導体層の底面まで全体には延びない、
ことを特徴とする請求項１に記載のデバイス。
【請求項９】
前記広バンドギャップ半導体層上にあり、かつ前記金属接点の下にある保護層を更に含み、
前記金属接点の下の前記保護層は、２次元アレイに配列された複数のスペーサを含む、
ことを特徴とする請求項８に記載のデバイス。
【請求項１０】
前記広バンドギャップ半導体層の上面が、前記金属ゲート電極の下で平坦であることを特徴とする請求項７に記載のデバイス。
【国際調査報告】
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