(57)【要約】【課題】  改善された三次元メモリ（例えば、ＲＲＡＭ）アーキテクチャを提供すること。【解決手段】  メモリデバイスが、平面基板と、平面基板の上方の複数の水平な導電性平面と、複数の水平な導電性平面と交互に配置される複数の水平な絶縁層とを備える。複数の導電性平面および絶縁層と直角である垂直な導電性列のアレイが、複数の導電性平面および絶縁層における開口部を通過する。メモリデバイスは、複数のプログラム可能なメモリ素子を備え、それぞれのメモリ素子が、水平な導電性平面の１つをそれぞれの垂直な導電性列に連結する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
平面基板と、
前記平面基板の上方の複数の水平な導電性平面と、
前記複数の水平な導電性平面と交互に配置される複数の水平な絶縁層と、
前記複数の導電性平面および絶縁層における開口部を通過する、前記複数の導電性平面および絶縁層と直角である垂直な導電性列のアレイと、
それぞれが前記水平な導電性平面の１つをそれぞれの垂直な導電性列に連結する、複数のプログラム可能なメモリ素子と
を備える、メモリデバイス。
【請求項２】
それぞれのプログラム可能なメモリ素子が、第１の抵抗状態および第２の抵抗状態を有する抵抗スイッチング材料を備える、請求項１に記載のメモリデバイス。
【請求項３】
前記抵抗スイッチング材料が固体状電解質を含む、請求項２に記載のメモリデバイス。
【請求項４】
前記抵抗スイッチング材料がＳｉＯ２を含み、
前記垂直な導電性列がＣｕを含む、請求項２に記載のメモリデバイス。
【請求項５】
前記抵抗スイッチング材料がＧｅＳｅを含み、
前記垂直な導電性列がＡｇを含む、請求項２に記載のメモリデバイス。
【請求項６】
前記抵抗スイッチング材料がＧｅＳｅを含み、
前記垂直な導電性列がＣｕを含む、請求項２に記載のメモリデバイス。
【請求項７】
前記抵抗スイッチング材料がＧｅＳを含み、
前記垂直な導電性列がＣｕを含む、請求項２に記載のメモリデバイス。
【請求項８】
前記抵抗スイッチング材料がＣｕＯを含み、
前記垂直な導電性列がＣｕを含む、請求項２に記載のメモリデバイス。
【請求項９】
前記抵抗スイッチング材料が絶縁材料を含む、請求項２に記載のメモリデバイス。
【請求項１０】
前記絶縁材料が、ＴｉＯ２、ＮｉＯ、ＳｒＺｒＯ３、ＳｒＴｉＯ３、ＺｒＯ２、ＭＯ、ＭｇＯ、ＷＯ３およびＨｆＯ２からなる群から選択される、請求項９に記載のメモリデバイス。
【請求項１１】
前記それぞれのプログラム可能なメモリ素子が、前記抵抗スイッチング材料と直列に絶縁デバイスをさらに備える、請求項２に記載のメモリデバイス。
【請求項１２】
前記絶縁デバイスが、閾値電圧を超えると双方向導電性を有し、第１および第２の導体を連結する誘電体材料を備える、請求項１１に記載のメモリデバイス。
【請求項１３】
前記絶縁デバイスが、閾値電圧を超えると一方向導電性を有する、請求項１１に記載のメモリデバイス。
【請求項１４】
前記絶縁デバイスが、ダイオードを備える、請求項１３に記載のメモリデバイス。
【請求項１５】
前記それぞれのプログラム可能なメモリ素子の前記抵抗スイッチング材料が、前記導電性平面の第１の平面におけるそれぞれの開口部の第１の部分に位置する、請求項２に記載のメモリデバイス。
【請求項１６】
前記それぞれのプログラム可能なメモリ素子が、前記抵抗スイッチング材料と直列に絶縁デバイスをさらに備え、前記絶縁デバイスが、閾値電圧を超えると双方向導電性を有し、前記それぞれの開口部の第２の部分に位置する絶縁材料の膜を備える、請求項１５に記載のメモリデバイス。
【請求項１７】
前記絶縁デバイスおよび前記抵抗スイッチング材料が、前記それぞれの開口部において共通の電極を共有する、請求項１６に記載のメモリデバイス。
【請求項１８】
前記それぞれのプログラム可能なメモリ素子が、前記導電性平面の第１の平面におけるそれぞれの開口部に位置し、それぞれの垂直な導電性列を囲む前記抵抗スイッチング材料のリングを備える、請求項２に記載のメモリデバイス。
【請求項１９】
前記それぞれのプログラム可能なメモリ素子が、前記抵抗スイッチング材料と直列に絶縁デバイスをさらに備え、前記絶縁デバイスが、閾値電圧を超えると双方向導電性を有し、前記導電性平面の前記第１の平面における前記抵抗スイッチング材料のリングと同心円状の絶縁材料のリングを備える、請求項１８に記載のメモリデバイス。
【請求項２０】
前記導電性平面の前記第１の平面がＡｌを含み、前記絶縁材料のリングがＡｌ２Ｏ３を含む、請求項１９に記載のメモリデバイス。
【請求項２１】
前記絶縁材料のリングおよび前記抵抗スイッチング材料のリングが、前記導電性平面の前記第１の平面において前記絶縁材料のリングと前記抵抗スイッチング材料のリングとの間に同心円状に金属リングを備える共通の電極を共有する、請求項１９に記載のメモリデバイス。
【請求項２２】
前記共通の電極が不活性金属を含む、請求項２１に記載のメモリデバイス。
【請求項２３】
それぞれの導電性平面が５０ｎｍ以下の厚さを有する、請求項１に記載のメモリデバイス。
【請求項２４】
それぞれの絶縁層が５０ｎｍ以下の厚さを有する、請求項２３に記載のメモリデバイス。
【請求項２５】
それぞれの導電性平面が、不活性金属の層を含む金属層の積層体を備える、請求項１に記載のメモリデバイス。
【請求項２６】
前記プログラム可能なメモリ素子が、第１の抵抗状態および第２の抵抗状態を有する抵抗スイッチング材料を備え、
前記金属層の積層体の前記不活性金属が、前記抵抗スイッチング材料に電気コンタクトを設ける、請求項２５に記載のメモリデバイス。
【請求項２７】
それぞれの導電性平面がＴｉ−Ｐｔ−Ｔｉ積層体を備える、請求項１に記載のメモリデバイス。
【請求項２８】
前記プログラム可能なメモリ素子が、第１の抵抗状態および第２の抵抗状態を有する抵抗スイッチング材料を備え、
前記Ｔｉ−Ｐｔ−Ｔｉ積層体のＰｔが、前記抵抗スイッチング材料に電気コンタクトを設ける、請求項２７に記載のメモリデバイス。
【請求項２９】
それぞれの導電性平面がドープされたポリシリコンを含む、請求項１に記載のメモリデバイス。
【請求項３０】
前記アレイにおいてそれぞれの垂直な導電性列に連結され、それぞれの垂直な導電性列を選択する、複数のトランジスタをさらに備える、請求項１に記載のメモリデバイス。
【請求項３１】
それぞれのトランジスタが垂直トランジスタを含む、請求項３０に記載のメモリデバイス。
【請求項３２】
それぞれのトランジスタが、前記平面基板においてそれぞれの垂直な導電性列を信号線に選択的に連結するよう構成される、請求項３０に記載のメモリデバイス。
【請求項３３】
前記信号線が、それぞれのトランジスタを通じて、複数の垂直な導電性列に選択的に連結するよう構成される、請求項３２に記載のメモリデバイス。
【請求項３４】
前記複数の垂直な導電性列が、前記垂直な導電性列のアレイにおいて行を形成する、請求項３３に記載のメモリデバイス。
【請求項３５】
複数の絶縁された水平な導電性平面と、前記複数の水平な導電性平面において開口部を通過する垂直な導電性列のアレイと、前記水平な導電性平面を前記垂直な導電性列に連結する複数のプログラム可能なメモリ素子とを備えるメモリデバイスにおいて、
水平な導電性平面を選択する工程と、
垂直な導電性列を選択する工程と、
前記選択された水平な導電性平面と前記選択された垂直な導電性列との間に電圧を印加し、前記選択された水平な導電性平面を前記選択された垂直な導電性列に連結するそれぞれのプログラム可能なメモリ素子をプログラミングする工程と
を含む、メモリデバイスをプログラミングする方法。
【請求項３６】
前記垂直な導電性列を選択する工程が、トランジスタをオンにして前記垂直な導電性列を信号線に連結する工程を含み、
前記選択された水平な導電性平面と前記選択された垂直な導電性列との間に電圧を印加する工程が、前記選択された水平な導電性平面と前記信号線との間に電圧を印加する工程を含む、請求項３５に記載の方法。
【請求項３７】
前記選択された水平な導電性平面を前記選択された垂直な導電性列に連結する前記プログラム可能なメモリ素子が、関連するプログラミング電圧を有する抵抗スイッチング材料と、閾値電圧を超えると双方向導電性を有する絶縁デバイスとを備え、
前記選択された水平な導電性平面と選択された垂直な導電性列との間に電圧を印加する工程が、前記関連するプログラミング電圧と前記閾値電圧との合計に対応するバイアスを印加する工程を含む、請求項３５に記載の方法。
【請求項３８】
複数の絶縁された水平な導電性平面と、前記複数の水平な導電性平面において開口部を通過する垂直な導電性列のアレイと、前記垂直な導電性列を前記水平な導電性平面に連結する複数のプログラム可能なメモリ素子とを備えるメモリデバイスにおいて、
水平な導電性平面を選択する工程と、
垂直な導電性列を選択する工程と、
前記選択された水平な導電性平面と、前記選択された垂直な導電性列に連結された信号線との間の抵抗に相当する電流または電圧を参照と比較し、前記選択された水平な導電性平面を前記選択された垂直な導電性列に連結するそれぞれのプログラム可能なメモリ素子の状態を判断する工程と
を含む、メモリデバイスを読み取る方法。
【請求項３９】
前記垂直な導電性列を選択する工程が、トランジスタをオンにして前記垂直な導電性列を前記信号線に連結する工程を含む、請求項３８に記載の方法。
【請求項４０】
それぞれのプログラム可能なメモリ素子が、関連する読み取り電圧を有する抵抗スイッチング材料と、閾値電圧を超えると双方向導電性を有する絶縁デバイスとを備え、
前記比較する工程が、前記読み取り電圧と前記閾値電圧との合計に対応する電圧を、前記選択された水平な導電性平面と、前記選択された垂直な導電性列に連結する信号線との間に印加する工程を含む、請求項３８に記載の方法。
【請求項４１】
第１の抵抗状態および第２の抵抗状態を有する抵抗スイッチング材料であって、前記第２の抵抗状態が前記第１の抵抗状態より低い抵抗を有する、抵抗スイッチング材料と、
前記抵抗スイッチング材料と直列に配置され、閾値電圧を超えると双方向導電性を有する絶縁デバイスと
を備える、メモリセル。
【請求項４２】
前記絶縁デバイスが、前記閾値電圧を超えると対称的な双方向コンダクタンスを有する、請求項４１に記載のメモリセル。
【請求項４３】
前記抵抗スイッチング材料が双方向性である、請求項４１に記載のメモリセル。
【請求項４４】
前記絶縁デバイスが、金属・絶縁体・金属構造体を備える、請求項４１に記載のメモリセル。
【請求項４５】
前記抵抗スイッチング材料および前記絶縁デバイスが、共通の電極を共有する、請求項４１に記載のメモリセル。
【請求項４６】
前記抵抗スイッチング材料が、水平な導電性平面の開口部の第１の部分に位置し、前記開口部の第２の部分において垂直なビット線に連結し、
前記絶縁デバイスが、前記開口部の第３の部分に位置する絶縁材料を備える、請求項４１に記載のメモリセル。
【請求項４７】
前記抵抗スイッチング材料および前記絶縁デバイスが、共通の電極を共有する、請求項４６に記載のメモリセル。
【請求項４８】
前記抵抗スイッチング材料が、前記抵抗スイッチング材料の平面リングを備え、前記平面リングが、垂直なビット線を取り囲み、
前記絶縁デバイスが、前記抵抗スイッチング材料の平面リングと同心円状の絶縁材料の平面リングを備える、請求項４１に記載のメモリセル。
【請求項４９】
前記抵抗スイッチング材料の平面リングが前記垂直なビット線と接触する、請求項４８に記載のメモリセル。
【請求項５０】
前記絶縁材料の平面リングと前記抵抗スイッチング材料の平面リングとの間に同心円状に位置する平面金属リングを備える、前記抵抗スイッチング材料および前記絶縁デバイスに対する共通の電極を備える、請求項４８に記載のメモリセル。
【請求項５１】
前記平面金属リング、絶縁材料の平面リングおよび前記抵抗スイッチング材料の平面リングが、水平な導電性平面における開口部に位置し、前記水平な導電性平面を前記垂直なビット線に電気的に連結する、請求項５０に記載のメモリセル。
【請求項５２】
前記水平な導電性平面がＡｌを含み、
前記絶縁材料の平面リングがＡｌ２Ｏ３を含む、請求項５１に記載のメモリセル。
【請求項５３】
前記平面金属リングが不活性金属を含む、請求項５０に記載のメモリセル。
【請求項５４】
前記抵抗スイッチング材料がＳｉＯ２を含み、前記垂直なビット線がＣｕを含む、請求項５０に記載のメモリセル。
【請求項５５】
前記抵抗スイッチング材料がＧｅＳｅを含み、前記垂直なビット線がＡｇを含む、請求項５０に記載のメモリセル。
【請求項５６】
平面基板の上方に、複数の交互に位置する絶縁平面と導電性平面を製作する工程と、
前記複数の交互に位置する導電性平面および絶縁平面を貫通する形で複数のビアにエッチングを施す工程と、
抵抗スイッチング材料を前記複数のビアの側壁に共形に堆積させる工程と、
第１の金属を前記ビアに堆積させ、前記抵抗スイッチング材料に電気コンタクトを設ける工程であって、前記堆積させた第１の金属が導電性列を形成する、工程と
を含む、三次元メモリアレイを製作する方法。
【請求項５７】
前記平面基板において複数の平行な信号線を製作する工程と、
複数のトランジスタを製作してそれぞれの信号線をそれぞれの導電性列に連結する工程とをさらに含む、請求項５６に記載の方法。
【請求項５８】
前記抵抗スイッチング材料がＳｉＯ２を含む、請求項５６に記載の方法。
【請求項５９】
前記ビアに堆積させた前記第１の金属がＣｕを含む、請求項５８に記載の方法。
【請求項６０】
それぞれの導電性平面を製作する工程が、Ｔｉ−Ｐｔ−Ｔｉ積層体を堆積させる工程を含む、請求項５６に記載の方法。
【請求項６１】
前記抵抗スイッチング材料がＧｅＳｅを含む、請求項５６に記載の方法。
【請求項６２】
前記ビアに堆積させた前記第１の金属がＡｇを含む、請求項６１に記載の方法。
【請求項６３】
前記第１の金属を前記ビアに堆積させる工程が、前記抵抗スイッチング材料にＣｕ膜を共形に堆積させる工程を含む、請求項５６に記載の方法。
【請求項６４】
前記第１の金属を前記ビアに堆積させる工程が、
前記ビアにポリシリコンを堆積させる工程と、
ガルバニック置換を使用して前記ポリシリコンを前記第１の金属と置き換える工程とを含む、請求項５６に記載の方法。
【請求項６５】
前記導電性平面がドープされたポリシリコンを含む、請求項５６に記載の方法。
【請求項６６】
前記複数のビアにエッチングを施した後および前記抵抗スイッチング材料を共形に堆積させる前に、ガルバニック置換を使用して前記ビアの側壁に露出したポリシリコンに第２の金属を堆積させる工程をさらに含み、
前記抵抗スイッチング材料を前記第２の金属に堆積させる、請求項６５に記載の方法。
【請求項６７】
前記第２の金属が不活性金属を含む、請求項６６に記載の方法。
【請求項６８】
前記抵抗スイッチング材料がＳｉＯ２を含み、
前記第１の金属を前記ビアに堆積させる工程が、Ｃｕ膜を前記ＳｉＯ２に共形に堆積させる工程を含む、請求項６６に記載の方法。
【請求項６９】
前記Ｃｕ膜を前記ＳｉＯ２に共形に堆積させる工程が、
ポリシリコンを前記ビアに共形に堆積させる工程と、
ガルバニック置換を使用して、堆積させたポリシリコンをＣｕと置き換える工程とを含む、請求項６８に記載の方法。
【請求項７０】
前記複数のビアにエッチングを施す工程が、前記ビアの側壁に沿って露出するにつれて前記導電性平面にアンダーカットを入れ、前記側壁に沿って凹部を形成する工程を含み、
前記抵抗スイッチング材料を共形に堆積させる前に、
前記凹部に絶縁体を形成する工程と、
第２の金属を前記凹部の絶縁体に堆積させる工程とをさらに含み、
前記抵抗スイッチング材料を前記第２の金属に堆積させる、請求項５６に記載の方法。
【請求項７１】
前記導電性平面がＡｌを含み、
前記絶縁体を形成する工程が、前記凹部で露出しているＡｌに陽極酸化処理を施してＡｌ２Ｏ３を形成する工程を含む、請求項７０に記載の方法。
【請求項７２】
前記第２の金属を前記凹部の前記絶縁体に堆積させる工程が、
前記第２の金属を前記側壁に沿って堆積させる工程と、
前記堆積させた第２の金属にエッチングを施して、前記凹部以外の第２の金属を除去する工程とを含む、請求項７０に記載の方法。
【請求項７３】
前記第２の金属を、前記絶縁体を形成する前記凹部の前記絶縁体に堆積させる工程が、
ポリシリコンを前記側壁に沿って堆積させる工程と、
ガルバニック置換を使用して前記ポリシリコンを前記第２の金属と置き換える工程とを含む、請求項７０に記載の方法。
【請求項７４】
前記第２の金属がＰｔを含む、請求項７３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示された実施形態は、概して、メモリデバイスに関し、より具体的には、三次元メモリアーキテクチャに関する。
【背景技術】
【０００２】
三次元メモリアレイの設計および製作は、重要な工学的課題を提示する。例えば、三次元抵抗スイッチングランダムアクセスメモリ（ＲＲＡＭ）のアーキテクチャは、メモリアレイを製作するための多くのフォトリソグラフィ処理工程を必要とする場合があり、１ビットあたりのコストが高い複雑な製造プロセスをもたらす。高い寄生配線抵抗もまた、三次元ＲＲＡＭの従来のアーキテクチャにおける課題を提示する。それに応じて、三次元メモリ（例えば、ＲＲＡＭ）アーキテクチャの改善が必要とされる。
【図面の簡単な説明】
【０００３】
【図１】積層クロスポイントアレイアーキテクチャにおけるプログラム可能なメモリ素子および付随する金属線の平面図を示す。
【図２】いくつかの実施形態による、水平な導電性平面の積層体を用いた三次元メモリアーキテクチャの概略図を示す。
【図３Ａ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図３Ｂ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図３Ｃ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図３Ｄ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図３Ｅ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図３Ｆ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図３Ｇ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図３Ｈ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図４Ａ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図４Ｂ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図４Ｃ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図４Ｄ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図４Ｅ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図４Ｆ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図４Ｇ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図４Ｈ】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図５Ａ】いくつかの実施形態による、プログラム可能なメモリ素子の断面図を示す。
【図５Ｂ】いくつかの実施形態による、プログラム可能なメモリ素子の平面図を示す。
【図５Ｃ】いくつかの実施形態による、プログラム可能なメモリ素子の断面図を示す。
【図５Ｄ】いくつかの実施形態による、プログラム可能なメモリ素子の平面図を示す。
【図６】いくつかの実施形態による、三次元メモリアレイの製作方法を示すフロー図である。
【図７Ａ】いくつかの実施形態による、三次元ＲＲＡＭアレイの概略断面図である。
【図７Ｂ】いくつかの実施形態による、三次元ＲＲＡＭアレイの概略断面図であり、それぞれのプログラム可能なメモリ素子は抵抗スイッチング材料と直列に絶縁デバイスを備える。
【図８】いくつかの実施形態による、プログラム可能なメモリ素子を示し、金属・絶縁体・金属（ＭＩＭ）絶縁デバイスは抵抗スイッチング材料と直列に存在する。
【図９】いくつかの実施形態による、ＭＩＭ構造体のＩ−Ｖ特性の例を示す。
【図１０Ａ】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図１０Ｂ】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図１０Ｃ】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図１０Ｄ】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図１０Ｅ】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図１０Ｆ】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図１０Ｇ】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図１１】いくつかの実施形態による、三次元メモリアレイの製作方法を示すフロー図である。
【図１２Ａ】いくつかの実施形態による、単極性ＲＲＡＭセルのＳＥＴおよびＲＥＳＥＴ操作を示す。
【図１２Ｂ】いくつかの実施形態による、双極性ＲＲＡＭセルのＳＥＴおよびＲＥＳＥＴ操作を示す。
【図１３Ａ】いくつかの実施形態による、水平な導電性平面および垂直な導電性列を備えたメモリアーキテクチャにおける、単極性のプログラム可能なメモリ素子のＳＥＴおよびＲＥＳＥＴ操作を示す。
【図１３Ｂ】いくつかの実施形態による、水平な導電性平面および垂直な導電性列を備えたメモリアーキテクチャにおける、双極性のプログラム可能なメモリ素子のＳＥＴおよびＲＥＳＥＴ操作を示す。
【図１４Ａ】いくつかの実施形態による、プログラム可能なメモリ素子へ書き込む方法を示すフロー図である。
【図１４Ｂ】いくつかの実施形態による、プログラム可能なメモリ素子を読み取る方法を示すフロー図である。
【図１５】いくつかの実施形態による、メモリアレイを実装するためにコンポーネントのソフトウェア記述を含むコンピュータ可読ファイルを格納するためのシステムの一実施形態のブロック図である。
【０００４】
類似の参照番号は、図面全体を通して対応する部分を参照する。
【発明を実施するための形態】
【０００５】
メモリデバイスは、三次元アレイ積層構造体を有する。構造体は、平面基板と、平面基板の上方の複数の水平な導電性平面と、複数の水平な導電性平面と交互に配置される複数の水平な絶縁層とを備える。導電性平面および絶縁層と直角である垂直な導電性列は、導電性平面および絶縁層における開口部を通過する。最終的に、メモリデバイスの各メモリ素子は、水平な導電性平面の１つをそれぞれの垂直な導電性列に連結する。
【０００６】
このメモリデバイスにおいてプログラミングするまたは情報を格納するため、水平な導電性平面および垂直な導電性列を選択し、次いで、選択された水平な導電性平面と選択された垂直な導電性列との間に電圧を印加し、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子をプログラミングする。
【０００７】
このメモリデバイスから情報を読み取るため、水平な導電性平面および垂直な導電性列を選択する。次いで、選択された水平な導電性平面と、選択された垂直な導電性列に連結する信号線との間の抵抗に対応する電流または電圧を参照と比較し、選択された水平な導電性平面を選択された垂直な導電性列に連結するメモリ素子においてどの情報が格納されたかを判断する。
【０００８】
メモリセル、例えば、三次元アレイ積層構造体または他のメモリアレイにおけるメモリセルは、抵抗スイッチング材料を備え、抵抗スイッチング材料と直列に、閾値電圧を超えると双方向導電性を有する絶縁デバイスも備える。
【０００９】
ここで、実施形態を詳細に言及し、その例を添付の図面に示す。しかし、当業者であれば、これらの具体的な詳細がなくとも、いくつかの実施形態を実践することができることは明らかであろう。さらに、以下の説明では、実施形態の態様を不必要に曖昧にしないように、周知の方法、手順、コンポーネントおよび回路については詳細には説明していない。
【００１０】
さまざまなタイプの不揮発性メモリはメモリ素子（すなわち、メモリセル）を使用し、メモリ素子は状態を変化させることができる材料から形成され、その結果、異なる状態には異なるデータ値が伴う。メモリ素子は、プログラミングされるべきデータ値に対応する状態の変化を含めることによってプログラミングされ、状態間で変動する物理的パラメータを測定することによって読み取られる。例えば、ＲＲＡＭのメモリセルは、抵抗スイッチングメモリ素子を使用して形成される。本明細書で論じられる実施形態の多くがＲＲＡＭとの関連で提示されるが、他の実施形態は、状態を変化させるメモリ素子を備えた他のタイプのメモリを使用して実施することができる。
【００１１】
ＲＲＡＭのメモリ素子は、２つの電極間に位置する抵抗スイッチング材料を備える。抵抗スイッチング材料は、２つの状態、すなわち、高抵抗状態および低抵抗状態を有し、電極に適切な電圧を印加することによってこれらの２つの状態間でサイクルを繰り返すことができ、こうして、メモリ素子のプログラミングを可能にする。本明細書で使用される用語「ＲＲＡＭ」は、高抵抗状態と低抵抗状態との間でサイクルを繰り返すことができる抵抗スイッチング材料を備えるメモリ素子を備えた任意のメモリを含む。４つの一般的な抵抗スイッチング材料のクラスは、相変化材料、絶縁材料、固体電解質材料および有機材料である。したがって、本明細書で使用される用語「ＲＲＡＭ」は、これらに限定されないが、抵抗スイッチング材料のこれらのクラスのいずれかを使用するメモリ（例えば、相変化メモリ）を含む。抵抗スイッチング絶縁材料の例として、ＴｉＯ２、ＮｉＯ、ＳｒＺｒＯ３、ＳｒＴｉＯ３、ＺｒＯ２、ＭＯ、ＭｇＯ、ＷＯ３およびＨｆＯ２が挙げられる。抵抗スイッチング電解質材料の例として、ＧｅｘＳｅ１−ｘ、ＧｅｘＳ１−ｘ、Ｃｕ２Ｓ、ＣｕＯ、Ａｇ２ＳおよびＳｉＯ２が挙げられる。
【００１２】
抵抗スイッチング材料として固体電解質材料を使用するプログラム可能なメモリ素子は、典型的に、第１の電極として固体電解質においてイオン導電性を呈する金属（すなわち、固体電解質に対する金属イオン供給源）を使用し、第２の電極として不活性金属を使用して製作される。適切な第１の電圧の印加により、第１の電極から固体電解質へのイオン注入が行われ、イオンはフィラメント状に沈殿し、電極間に低抵抗性経路が形成され、固体電解質において低抵抗状態（例えば、「オン」状態）が形成される。第１の電圧とは異なる適切な第２の電圧の印加により、フィラメントの溶解が起こり、固体電解質において高抵抗状態（例えば、「オフ」状態）が形成される。他のタイプの抵抗スイッチング材料は、他の物理的機構に従って操作することができるが、材料は、低抵抗および高抵抗（例えば、オンおよびオフ）状態にプログラミングすることもできる。
【００１３】
図１は、積層クロスポイントアレイアーキテクチャにおけるプログラム可能なメモリ素子および付随する金属線の平面図を示す。不活性金属の平行線１０２は第１の層に製作される。固体電解質に対する金属イオン供給源として機能する金属の平行線１００は第２の層に製作される。第２の層は、誘電体層（例えば、層間誘電体（ＩＬＤ））によって第１の層から分離され、平行線１００は、平行線１０２に直角に形成される。線１０２が線１００と交差する各点において、抵抗スイッチング材料が充填されたビア１０４は２本の線を接続する。各ビア１０４は、線１００および線１０２において、その上下の金属に沿って延在し、メモリセルを構成する。線１０２は不活性電極として機能し、線１００は金属イオン供給源として機能する。図１に示されるように、線１００の層および線１０２の層を互いに繰り返し積み重ね、線をビア１０４と連結することによって、三次元メモリアレイが生成される。
【００１４】
図１のメモリアレイの各層は、少なくとも２つの高分解能のフォトリソグラフィ処理工程、すなわち、ビアをパターン形成する工程および金属線１００または１０２をパターン形成する工程を使用して製作される可能性がある。したがって、Ｎ層の積層体は、少なくとも２Ｎ＋１のフォトリソグラフィマスキング工程を使用して製作されることになり、正しく位置合わせされなければならない。狭い金属線１００または１０２では、高い抵抗にも悩まされ、アレイ内における位置によってはメモリセルの寄生抵抗が高くなる。
【００１５】
図１のメモリアレイに関連する問題は、絶縁層と交互に配置される水平な導電性平面の積層体を使用する代替のメモリアーキテクチャを使用して緩和することができる。図２は、いくつかの実施形態による、水平な導電性平面２０２の積層体を用いた三次元メモリアーキテクチャ２００の概略図を示す。図２では、視覚的簡略化のため、３つの導電性平面２０２が示されているが、いくつかの実施形態では、アーキテクチャ２００を伴うデバイスは、少なくとも２つの水平な導電性平面２０２または少なくとも１６の水平な導電性平面２０２または１２８以上の水平な導電性平面２０２を備える。アーキテクチャ２００は、水平な導電性平面２０２と直角である垂直な導電性列２０４のアレイも備える。複数のプログラム可能なメモリ素子２０６は、三次元アレイ状に配置される。それぞれのプログラム可能なメモリ素子２０６は、水平な導電性平面２０２を垂直な導電性列２０４に連結する。トランジスタ２０８は、垂直な導電性列２０４をビット線２１０に選択的に連結し、これらは順に読み取り回路および書き込み回路（図示せず）に連結される。図２で示されるように、垂直な導電性列２０４の行（または列）は、それぞれのビット線２１０に選択的に連結される。選択線２１２は、トランジスタ２０８のゲートに連結され、トランジスタ２０８が垂直な導電性列２０４をビット線２１０に選択的に連結することを可能にする。図２で示されるように、トランジスタ２０８の列（または行）は、それぞれの選択線２１２に連結される。
【００１６】
図３Ａ〜３Ｈおよび４Ａ〜４Ｈは、いくつかの実施形態による、アーキテクチャ２００などの三次元メモリアーキテクチャのさまざまな製作段階を示す。図３Ａ〜３Ｈは、いくつかの実施形態による、ビット線２１０（図２）およびトランジスタ２０８（図２）の製作を示す。
【００１７】
図３Ａでは、シリコン３００の最上層を組み込み、導電性とする。シリコン３００にトレンチ３０２をエッチングする。トレンチ３０２には、標準技法を使用してシリコン３００に酸化物を堆積させることによって酸化物を充填する。次いで、化学機械研磨（ＣＭＰ）を行い、トレンチ３０２の上方または外側にあるすべての酸化物を除去する。いくつかの実施形態では、平行なトレンチ３０２のセット（図示せず）をシリコン３００に形成し、前述のように酸化物で充填する。その結果、導電性のビット線３０４が製作される。いくつかの実施形態に従って、導電性のビット線３０４は、ビット線２１０（図２）として機能する。
【００１８】
図３Ｂでは、酸化物層３０６をビット線３０４および酸化物が充填されたトレンチ３０２に堆積させ、酸化物層３０６にトレンチ３０７をエッチングする。トレンチ３０７は、垂直トランジスタが製作される開口部を設け、トレンチ３０７の真下にあるビット線３０４の一部は、垂直トランジスタのソースとして機能する。酸化物層３０５（例えば、熱酸化物）をトレンチ３０７内で成長させる。
【００１９】
図３Ｃでは、窒化ケイ素（ＳｉＮ）スペーサ（「窒化物スペーサ」）３０８を酸化物層３０５（図３Ｂ）の上方のトレンチ３０７の側面に形成し、窒化物スペーサ３０８で覆われていない酸化物層３０５の一部をエッチングで除去する。図３Ｄでは、シリコンを窒化物スペーサ３０８間の空間内で成長させる（例えば、選択的なエピタキシャル成長を使用）。シリコンの最上層を組み込み、その結果、その真下にチャネル３１０を備えたドレイン３１２が形成される。図３Ｅでは、適切なエッチング（例えば、ウェットエッチングまたはドライエッチング）を使用して窒化物スペーサ３０８を除去する。それまで窒化物スペーサ３０８によって占有されていた空間は、垂直トランジスタに対するゲートの製作に使用される。
【００２０】
図３Ｆでは、ゲート絶縁体３１４を、ドレイン３１２およびチャネル３１０の上部と側面に形成する。例えば、熱酸化物３１４を、ドレイン３１２およびチャネル３１０の上部と側面で成長させる。チャネル３１０の側面の熱酸化物３１４の一部がゲート絶縁体として機能する。
【００２１】
図３Ｇに示されるように、ドープされたポリシリコンを堆積させ、異方性エッチバックを行い、それまで窒化物スペーサ３０８によって占有されていた空間内にドープされたポリシリコンを残留させ、ポリシリコンゲート３１６を形成する。いくつかの実施形態では、ドープされたポリシリコンをチャネル３１０の上部の下方でエッチバックを行い、後段の酸化処理後にゲート３１６が埋設されていること、ならびに、ドレイン３１２のコンタクトに対して短くならないようにすることを確実にする。熱酸化処理を行い、後段のＣＭＰを妨げる可能性のあるポリシリコンストリンガを低減または除去する（例えば、酸化物４０６の側壁に沿って）。次いで、酸化物（例えば、低温酸化物）を堆積させ、ドレイン３１２のエンドポイントでＣＭＰを行い、図３Ｈの構造体を得る。図３Ｈでは、チャネル３１０は、ドレイン３１２と、ソース３１８として機能するビット線３０４の一部との間に垂直に位置する。以下の図４Ａ〜４Ｈで示されるように、チャネル３１０、ドレイン３１２、ソース３１８、ゲート絶縁体３１４およびポリシリコンゲート３１６は、垂直トランジスタを構成し、ビット線３０４を、垂直トランジスタの上方に製作される垂直な導電性列に選択的に連結する。
【００２２】
こうして図３Ａ〜３Ｈは、ビット線２１０を垂直な導電性列２０４に連結するトランジスタ２０８（図２）を製作する方法の例を提供する。図３Ａ〜３Ｈで示されるように製作されたトランジスタは、ドレイン３１２、チャネル３１０およびソース３１８が垂直に積み重ねられ、チャネル３１０を通じて流れる電流が実質的に垂直であるため、垂直トランジスタである。しかし、他の実施形態では、トランジスタ２０８（図２）は、他のタイプのトランジスタとして製作される。例えば、トランジスタ２０８（図２）は、ソース、チャネルおよびドレインが水平に配置される従来の水平シリコントランジスタとしてまたは薄膜トランジスタ（ＴＦＴ）として製作することができる。さらに、図３Ａ〜３Ｈでは、ビット線３０４は、ドープされたシリコンである。しかし、他の実施形態では、ビット線２１０（図２）は、例えば、ドープされたポリシリコンまたは金属を使用して実装される。
【００２３】
図４Ａ〜４Ｈは、いくつかの実施形態による、基板の上方の三次元メモリアレイの製作を示す。図４Ａ〜４Ｈは固体電解質抵抗スイッチング材料を使用するプログラム可能なメモリ素子のアレイを製作するためのプロセスを示すが、類似したプロセスを使用して、他のタイプの抵抗スイッチング材料を使用するプログラム可能なメモリ素子のアレイを製作してもよい。
【００２４】
図４Ａは、いくつかの実施形態による平面基板４００を示し、その上には、交互に位置する水平な絶縁層と導電性平面を製作する。本明細書で使用される用語「基板」は、単にバルクシリコンまたは他の半導体材料（例えば、シリコン３００、図３Ａ〜３Ｈ）ばかりではなく、バルクシリコン上に製作される１つまたは複数の層（例えば、１つまたは複数のポリシリコンおよび／または金属層）も含み、したがって、パターン形成、堆積または他の処理の対象であった１つまたは複数の層を含むことができる。基板は、その上に製作される、交互に位置する水平な絶縁層と導電性平面を支持する。基板４００は、ビット線２１０（図２）として機能する複数の平行な信号線／ビット線４０２を備える。いくつかの実施形態では、信号線／ビット線４０２は、ドープされたシリコンにおいて製作される（例えば、ビット線３０４、図３Ａ〜３Ｈ）。あるいは、ビット線４０２は、ドープされたポリシリコンまたは金属を使用して製作される。基板４００は、選択線２１２（図２）の一例である複数の平行な選択線４０４や、対応するトランジスタ２０８（図２；図４Ａではトランジスタは視覚的簡略化のために示されていない）に接触するトランジスタコンタクト４０６のアレイも備える。垂直な導電性列は、それぞれのトランジスタコンタクト４０６の上方に製作される。いくつかの実施形態では、それぞれのトランジスタコンタクト４０６は、垂直トランジスタのドレイン（例えば、ドレイン３１２、図３Ｈ）である。あるいは、それぞれのトランジスタコンタクト４０６は、それぞれのビット線４０２を垂直な導電性列に選択的に連結するよう構成される別のタイプのトランジスタ（例えば、従来の水平シリコントランジスタまたはＴＦＴ）のソースまたはドレインに連結する。こうして、それぞれのビット線４０２は、複数のトランジスタによって、基板４００において行（または列）をなして配置された複数のトランジスタコンタクト４０６に選択的に連結するよう構成される。それぞれの選択線４０４は、コンタクト４０６の列（または行）に連結されたトランジスタのゲートに連結し、トランジスタがビット線４０２をコンタクト４０６に選択的に連結することを可能にする。いくつかの実施形態では、選択線４０４は、ドープされたポリシリコンまたはその代わりの金属である。
【００２５】
図４Ｂでは、交互に位置する水平な絶縁層４１０と導電性平面４１２を、公知の技法を使用して基板４００の上方に堆積させる。こうして、層４１０および４１２が交互に配置され、それぞれの絶縁層４１０は、連続的な導電性平面４１２を分離するＩＬＤを形成する。導電性平面４１２は、導電性平面２０２（図２）の例である。図４Ｂでは、簡略化のため、２つの導電性平面４１２が示されているが、いくつかの実施形態では、メモリデバイスは、少なくとも２つの水平な導電性平面４１２または少なくとも１６の水平な導電性平面４１２または１２８の水平な導電性平面４１２またはそれ以上を備える。導電性平面４１２はパターン形成されるが、そのサイズは、最小のフォトリソグラフィフィーチャサイズと比べて大きく、その結果、最小またはほぼ最小のフォトリソグラフィフィーチャサイズを伴うフォトリソグラフィマスキング工程は、連続的な平面４１０および４１２の堆積間では行わない。通常、それぞれの絶縁層４１０の堆積後に、ＣＭＰ工程を行い、平面性を確保する。いくつかの実施形態では、それぞれの導電性平面４１２および／または絶縁層４１０は、およそ５０ｎｍの厚さを有する。
【００２６】
いくつかの実施形態では、各絶縁層４１０は、二酸化ケイ素（ＳｉＯ２）を含むか、またはその代わりに、合理的な選択性でフォトレジストに異方的にエッチングを施すことができる低ｋ誘電体を含む。いくつかの実施形態では、各導電性平面４１２は、不活性金属（例えば、白金、Ｐｔ）の層を含む複数の金属層の積層体（例えば、Ｔｉ−Ｐｔ−Ｔｉ積層体）である。
【００２７】
図４Ｃでは、フォトレジスト層４１４を、絶縁層４１０と導電性平面４１２の積層体に堆積させ、フォトリソグラフィによってパターン形成してビア４１６のアレイを形成する。いくつかの実施形態では、ビア４１６は、最小の利用可能なフォトリソグラフィの線幅（例えば、メモリを製作する製造工場で利用可能な最高分解能のフォトリソグラフィツールによって提供される最小のフィーチャサイズ）に対応する直径およびピッチを有する。例えば、ビア４１６の直径およびピッチは、４５ナノメートル（ｎｍ）、または３２ｎｍ、または２５ｎｍ、または２０ｎｍでよい。いくつかの実施形態では、このパターンは、積層体とレジスト４１４との間の「ハードマスク」材料に移行される。例えば、導電性平面４１２におけるチタン（Ｔｉ）層をハードマスクとして使用してもよい。次いで、ビア４１６に、交互に位置する水平な絶縁層４１０と導電性平面４１２を貫通する形でエッチングを施す。導電性平面４１２がＴｉ−Ｐｔ−Ｔｉ積層体であるいくつかの実施形態では、チタン膜には、フッ素化学（例えば、ＣＨＦ３／Ｏ２またはＳＦ６）でドライエッチングを施し、白金には、ＣＯ／ＮＨ３／Ｘｅでエッチングを施す。最終の絶縁体エッチングは、シリコンに関して良好な選択性を呈し、コンタクト４０６がドープされたシリコンである実施形態に対してコンタクト４０６（図４Ａ）で停止するエッチングを可能にする。図４Ｄは、得られた構造体の切断図を示す。この切断図では、ビア４１６の側壁４１８を見ることができる。図４Ｅに示されるように、レジスト４１４は剥ぎ取られる。
【００２８】
図４Ｆでは、抵抗スイッチング材料４２０を、ビア４１６の側壁４１８（図４Ｅ）に共形に堆積させる。いくつかの実施形態では、抵抗スイッチング材料４２０は、ＣｕがドープされたＳｉＯ２または純粋なＳｉＯ２である。エッチングを施し、ビア４１６の底部でコンタクト４０６（図４Ａ）を開口する。次いで、図４Ｇで示されるように、金属４２２（例えば、銅、Ｃｕ）を、ビア４１６に共形に堆積させ（例えば、原子層堆積法（ＡＬＤ）を使用）、ビア４１６を充填する。各ビア４１６における金属４２２は、垂直な導電性列（例えば、列２０４、図２）を構成する。特定のビア４１６における抵抗スイッチング材料４２０および金属４２２と導電性平面４１２との各交差点は、プログラム可能なメモリ素子またはメモリセルであり、これは導電性平面４１２をそのビア４１６に対応する垂直な導電性列に連結する。抵抗スイッチング材料４２０および金属４２２で充填されたビア４１６は、絶縁層４１０および導電性平面４１２において開口部を効果的に形成する。抵抗スイッチング材料４２０および金属４２２によって形成された垂直な導電性列は、これらの開口部を通過する。
【００２９】
こうして、図４Ａ〜４Ｇでは、プログラム可能なメモリ素子のアレイは、単一のフォトリソグラフィマスキング工程を使用して形成されるが、その理由は、ビア４１６が１つのマスキング工程で画定されるためである。こうして、この設計は、多くのマスキング工程を必要とする設計と比較して重要な利益を提示する。
【００３０】
図４Ａ〜４Ｇで示された構造体のいくつかの実施形態では、導電性平面４１２は、白金などの不活性金属を含む。特定のビア４１６を囲む導電性平面４１２の領域は、それぞれのプログラム可能なメモリ素子の不活性電極として機能する。しかし、不活性金属の処理は、重要な課題および費用を提示する。例えば、不活性金属はエッチングするのが難しい。したがって、いくつかの実施形態では、導電性平面４１２はドープされたポリシリコンであり、不活性電極はガルバニック置換（「ＧＤ」）として知られているプロセスを使用して製作される。導電性平面４１２に対するポリシリコンの使用により、従来の反応性イオンエッチング（ＲＩＥ）化学を使用してビア４１６にエッチングを施すことが可能になる。これらの従来のＲＩＥ化学は、高アスペクト比のビアの生成が可能な標準の製造工場ツールを使用して実施される。
【００３１】
導電性平面４１２がポリシリコンであるため、ビア４１６を開口するエッチングにより、導電性平面４１２がビア４１６と交差する各点において、側壁４１８に沿ってポリシリコン表面が露出する。ＧＤプロセスを行うため、側壁４１８は、後に堆積するフッ化水素酸（ＨＦ）および金属塩（例えば、不活性金属）を含有する水溶液電解槽に曝される。槽内の金属イオンは、側壁４１８に沿って露出したポリシリコン表面の酸化によって還元され、露出したポリシリコンへの金属膜の選択的な自己制限堆積が生じる。こうして、金属は、側壁４１８に沿って、露出したポリシリコンに堆積するが、露出した絶縁体には堆積しない。図４Ｈは、白金４３０を堆積させるためにＨＦおよびヘキサクロロ白金酸塩の溶液を使用してＧＤプロセスを行った結果の予測例を示す。いくつかの実施形態では、図４Ｈ（例えば、ガルバニック置換による不活性金属の堆積を表す）は、図４Ｅ（ビア４１６のエッチングを表す）の後段であり、図４Ｆ（すなわち、ビア４１６の側壁４１８に沿って抵抗スイッチング材料４２０の堆積前）の前段である。図４Ｈで示されるように、白金４３０は、ポリシリコンの導電性平面４１２がビア４１６と交差する側壁の部分に堆積しているが、絶縁層４１０がビア４１６と交差する側壁４１８の部分には堆積していない。次いで、図４Ｆ〜４Ｇに関して上述したように、抵抗スイッチング材料４２０および金属４２２をビア４１６に堆積させる。ＧＤによって堆積させた白金４３０は、得られたプログラム可能なメモリ素子において、不活性電極として機能する。ＧＤによって堆積させ、不活性電極として機能することができる他の不活性金属の例として、ＴｉＷおよびＴｉＮが挙げられる。
【００３２】
図５Ａ〜５Ｄは、図４Ａ〜４Ｈに従って製作されたプログラム可能なメモリ素子の断面図および平面図をそれぞれ示す。図５Ａ〜５Ｂは、いくつかの実施形態による、メモリアレイの一部の断面図および平面図をそれぞれ示し、導電性平面４１２は、アレイにおいてプログラム可能なメモリ素子の不活性電極として機能する不活性金属（例えば、Ｐｔ）を含む。導電性平面４１２は、抵抗スイッチング材料４２０（例えば、純粋なＳｉＯ２またはＣｕがドープされたＳｉＯ２）をビア４１６の外側に沿って、金属４２２（例えば、Ｃｕ）をビア４１６の内側に沿って堆積させたビア４１６と交差する。抵抗スイッチング材料４２０は、片側が導電性平面４１２の不活性金属に接触し、反対側が金属４２２に接触し、こうして、ＲＲＡＭのプログラム可能なメモリ素子を作成する。抵抗スイッチング材料４２０のリングは、金属４２２に対して同心円状に配置される。図５Ｂの平面図は、アレイにおけるそのような４つのプログラム可能なメモリ素子を示す。抵抗スイッチング材料４２０の抵抗特性のため、同列の金属４２２に連結されたメモリ素子は、互いに電気的に絶縁される。
【００３３】
特定のプログラム可能なメモリ素子のための抵抗スイッチング材料４２０および金属４２２の組合せは、導電性平面４１２の開口部を構成する。抵抗スイッチング材料４２０は開口部の第１の部分に位置し、金属４２２は開口部の第２の部分に位置する。図５Ｂでは、開口部の第１の部分は完全なリングとして示されているが、それに限定されない。例えば、抵抗スイッチング材料４２０は、金属４２２の周りに部分的なリングまたは他の適切な形状を形成することも可能である。
【００３４】
図５Ｃ〜５Ｄは、いくつかの実施形態による、メモリアレイの一部の断面図および平面図をそれぞれ示し、導電性平面４１２は、ドープされたポリシリコンである。図４Ｈに関して上述したように、白金（または他の不活性金属、例えば、ＴｉＷまたはＴｉＮ）のリング４３０は、ＧＤプロセスを使用して、導電性平面４１２とビア４１６との各交差点の周りに製作されている。それぞれの白金のリング４３０は、抵抗スイッチング材料４２０のリングに接触し、抵抗スイッチング材料４２０のリングに対して同心円状であり、抵抗スイッチング材料４２０は、金属４２２に接触し、金属４２２に対して同心円状に配置され、こうして、プログラム可能なメモリ素子を形成する。図５Ｄでは、リング４２０および４２２は完全なリングとして示されているが、それに限定されない。例えば、白金４３０および／または抵抗スイッチング材料４２０は、金属４２２の周りに部分的なリングまたは他の適切な形状を形成することも可能である。
【００３５】
図６は、いくつかの実施形態による、三次元メモリアレイの製作方法６００を示すフロー図である。例えば、方法６００を使用して、図２のアーキテクチャ２００を用いてメモリアレイを製作する。図３Ａ〜３Ｈおよび４Ａ〜４Ｈは、方法６００のさまざまな段階での三次元メモリアレイの素子および付随する回路の例を示す。
【００３６】
方法６００では、平面基板（例えば、シリコン３００、図３Ａ；基板４００、図４Ａ）において、複数の平行な信号線（例えば、ビット線３０４、図３Ａ；ビット線４０２、図４Ａ）を製作する（６０２）。複数のトランジスタ（例えば、図３Ｈで示される、ソース３１８、ドレイン３１２、チャネル３１０およびゲート３１６を備える垂直トランジスタまたはその代わりのＴＦＴもしくは従来の水平シリコントランジスタ）を製作し、それぞれの信号線を、後段の作業で製作されるそれぞれの垂直な導電性列に連結する。それぞれのトランジスタセットのゲートに連結する選択線（例えば、選択線４０４、図４Ａ）を製作する。
【００３７】
平面基板の上方に、複数の交互に位置する絶縁平面（例えば、絶縁層４１０、図４Ｂ）と導電性平面（例えば、導電性平面４１２、図４Ｂ）を製作する（６０４）。いくつかの実施形態では、それぞれの導電性平面は、不活性金属を含む。いくつかの実施形態では、それぞれの導電性平面は、ドープされたポリシリコンを含む。
【００３８】
いくつかのこれらの実施形態では、それぞれの導電性平面は、導体が積み重なった積層体を含む。例えば、各導電性層は、隣接する絶縁平面に接面する金属層間に位置する不活性金属層（例えば、Ｔｉ−Ｐｔ−Ｔｉ積層体）を含む。
【００３９】
複数の交互に位置する導電性平面および絶縁平面を貫通する形で複数のビア（例えば、４１６、図４Ｃ〜４Ｅ）にエッチングを施す（６０６）。
【００４０】
いくつかの実施形態では、ガルバニック置換を使用して、金属（例えば、不活性金属、例えば、白金４３０（図４Ｈ）、ＴｉＷまたはＴｉＮ）を、ビアの側壁で露出したポリシリコンに堆積させる（６０８）。
【００４１】
抵抗スイッチング材料（例えば、材料４２０、図４Ｆ）をビアの側壁（例えば、側壁４１８、図４Ｅ）に共形に堆積させる（６１０）。いくつかの実施形態では、抵抗スイッチング材料はＳｉＯ２を含み、ＳｉＯ２は、本質的なものまたはドープされたもの（例えば、Ｃｕがドープされたもの）でよい。あるいは、抵抗スイッチング材料は、ＧｅＳｅ、ＧｅＳまたはＣｕＯを含む。
【００４２】
金属（例えば、金属４２２、図４Ｇ）をビアに堆積させ、抵抗スイッチング材料に電気コンタクトを設ける（６１２）。堆積させた金属は、垂直な導電性列を形成する。例えば（例えば、抵抗スイッチング材料がＳｉＯ２、ＧｅＳｅ、ＧｅＳまたはＣｕＯを含むいくつかの実施形態）、抵抗スイッチング材料にＣｕ膜を共形に堆積させる（６１４）。別の例（例えば、抵抗スイッチング材料がＧｅＳｅを含むいくつかの実施形態）では、堆積させた金属は銀を含む。いくつかの実施形態（例えば、抵抗スイッチング材料がＳｉＯ２である）では、ポリシリコンをビアに共形に堆積させ、ガルバニック置換を使用してポリシリコンを金属に置き換える（６１６）。
【００４３】
こうして、方法６００は、三次元メモリアレイ（例えば、図２のアーキテクチャ２００を用いたアレイ）を製作するための効果的なプロセスを実現する。ビアおよびプログラム可能なメモリ素子の形成には、単一のマスキング工程（例えば、最小またはほぼ最小のフォトリソグラフィフィーチャサイズを伴う単一のマスキング工程）のみが必要とされる。追加のマスキング工程を実施して導電性平面をパターン形成することも可能だが、これらの追加のマスキング工程には、最小またはほぼ最小のフォトリソグラフィフィーチャサイズは伴わない。
【００４４】
ＲＲＡＭメモリアレイ（例えば、プログラム可能なメモリ素子２０６が抵抗スイッチング材料を備えるアーキテクチャ２００を用いたアレイ）に関連する一課題は、寄生漏れ経路の存在である。例えば、図７Ａは、いくつかの実施形態による、三次元ＲＲＡＭアレイ７００の概略縦断面図を示す。アレイ７００では、複数の平行な水平な導電性平面７０２−０〜７０２−３は、複数の垂直な導電性列７０４−０および７０４−１と交差する。ＲＲＡＭセル７０６は、平面７０２と列７０４のそれぞれの交差点に位置する。一シナリオでは、平面７０２−１と列７０４−０の交差点のセル７０６−０は高抵抗状態であり、他のセル７０６は低抵抗状態である。平面７０２−１をオンにすると、列７０４−０が選択され、他の平面７０２および列７０４は高インピーダンス状態となり、寄生漏れ経路が、例えば、低抵抗状態においてセル７０６−１、７０６−２および７０６−３を通して作成される可能性がある。
【００４５】
寄生漏れ経路の影響は、それぞれのＲＲＡＭセルにおいて（すなわち、それぞれのプログラム可能なメモリ素子において）、抵抗スイッチング材料と直列に絶縁デバイスを備え、それぞれのＲＲＡＭセルを通して寄生漏れ電流の導通を低減または抑制することによって、低減することができる。図７Ｂは、いくつかの実施形態による、三次元ＲＲＡＭアレイ７１０の概略縦断面図を示し、それぞれのプログラム可能なメモリ素子７１２は、抵抗スイッチング材料７１４と直列に絶縁デバイス７１６を備える。絶縁デバイス７１６は、並列だが逆向きに配線される２つのダイオードとして実装される。この構成により、絶縁デバイス７１６は双方向に導通するが、それは、絶縁デバイス７１６の両端間電圧の大きさが、ダイオードドロップに相当する閾値電圧ＶＴＨを超える場合のみに該当する。絶縁デバイス７１６の双方向導電性により、操作中に正と負の両方の電圧が抵抗スイッチング材料７１４に印加されるプログラム可能なメモリ素子７１２において、絶縁デバイス７１６を使用することが可能になる。アレイ７１０では、寄生漏れ経路は複数の絶縁デバイス７１６を直列に通過し、アレイ７００（図７Ａ）での類似した寄生漏れ経路と比較して、電流を数桁減少させる。あるいは、閾値電圧ＶＴＨ（例えば、ダイオード）を超えると一方向導電性を有する絶縁デバイスは、単極性のプログラム可能なメモリ素子において、抵抗スイッチング材料と直列に位置する。
【００４６】
いくつかの実施形態では、逆向きの並列ダイオードを使用して絶縁デバイス７１６を実装する代わりに、閾値電圧ＶＴＨを超えると双方向導電性を有する絶縁デバイスが、逆向きの並列ダイオードのＩ−Ｖ特性と等しいＩ−Ｖ特性を有する別の物理的構造体として実装される。例えば、絶縁デバイスに、２つの導体間に位置する誘電体材料または絶縁体を備えて、２つの導体が誘電体材料によって連結される金属・絶縁体・金属（ＭＩＭ）構造体をもたらすことも可能である。こうして、２つの導体それぞれがＭＩＭ構造体の電極として機能し、絶縁デバイスとして機能する。図８は、いくつかの実施形態による、プログラム可能なメモリ素子８００（すなわち、メモリセル８００）を示し、ＭＩＭ構造体は、抵抗スイッチング材料８０８と直列に存在し、抵抗スイッチング材料８０８とは異なる絶縁デバイスを形成する。プログラム可能なメモリ素子８００は、いくつかの実施形態による、プログラム可能なメモリ素子２０６（図２）の一例である。プログラム可能なメモリ素子８００は、いくつかの実施形態による、メモリアーキテクチャ２００（図２）などの三次元アレイ状に配置してもよい。
【００４７】
プログラム可能なメモリ素子８００では、水平な導電性平面８０２は、ＭＩＭ構造体の第１の導体を形成する。導電性平面８０２の開口部に位置する絶縁膜８０４および金属層８０６の同心円状のリングはそれぞれ、ＭＩＭ構造体の絶縁体および第２の導体を形成する。いくつかの実施形態では、絶縁膜８０４は、２０Å未満またはわずか１０Åの厚さを有する。金属層８０６は、開口部における絶縁膜８０４および金属８０６のリングと同心円状の抵抗スイッチング材料８０８のリングに対する第１の電極としても機能する。金属８１０は、開口部を通過する垂直な導電性列を形成し、抵抗スイッチング材料８０８のリングに対する第２の電極として機能する。図８では、絶縁膜８０４、金属層８０６および抵抗スイッチング材料８０８は同心円状のリングとして示されているが、それに限定されない。より一般的には、絶縁膜８０４、金属層８０６および抵抗スイッチング材料８０８はそれぞれ、ＭＩＭ構造体が抵抗スイッチング材料８０８と直列に存在するように、導電性平面８０２の開口部のそれぞれの部分を占有する。
【００４８】
図９は、いくつかの実施形態による、ＭＩＭ構造体のＩ−Ｖ特性９００−１および９００−２の例を示す。例えば、Ｉ−Ｖ特性９００−１および９００−２は、いくつかの実施形態による、導電性平面８０２、絶縁膜８０４および金属８０６（図８）によって形成されたＭＩＭ構造体に対応する。Ｉ−Ｖ特性９００−１は、閾値電圧ＶＴＨ９０２−１を超えると双方向導電性を示す。ＭＩＭ構造体の両端間電圧が負であるか正であるかに関わらず、ＭＩＭ構造体の両端間電圧の大きさがＶＴＨ９０２−１を超える場合に対応するＭＩＭ構造体が導通するため、導電性は双方向である。同様に、Ｉ−Ｖ特性９００−２は、閾値電圧ＶＴＨ９０２−２を超えると双方向導電性を示す。いくつかの実施形態では、Ｉ−Ｖ特性９００−１および９００−２は、同じ構造体に相当し、Ｉ−Ｖ特性９００−１と９００−２との違いは、処理の違いにより生じる。例えば、Ｉ−Ｖ特性９００−２に相当するＭＩＭ構造体は、Ｉ−Ｖ特性９００−１に相当する類似したＭＩＭ構造体よりも高い温度でアニール処理が施された可能性がある。Ｉ−Ｖ特性９００−１および９００−２はＶＴＨ９０２−１および９０２−２を超えると対称的な双方向コンダクタンスを示すが、双方向コンダクタンスは対称的である必要はない。
【００４９】
図１０Ａ〜１０Ｆは、いくつかの実施形態による、製作の連続段階でのプログラム可能なメモリ素子８００（図８）のアレイの断面図を示す。図１０Ａでは、交互に位置する水平な絶縁平面４１０および導電性平面１０００を、基板４００（図４Ａ）の上方に堆積させている。いくつかの実装形態では、導電性平面１０００はアルミニウムである。いくつかの実施形態では、それぞれの導電性平面１０００および／または絶縁層４１０は、およそ５０ｎｍの厚さを有する。
【００５０】
図１０Ｂでは、ビア１００２に、絶縁平面４１０と導電性平面１０００を貫通する形でエッチングを施す。いくつかの実施形態では、ビア１００２は、０．２ミクロンの直径１００５を有する。ビア１００２は、トランジスタコンタクト４０６（図４Ａ）で終止する。ビア１００２を形成するエッチングにより、ビア１００２の側壁に沿って露出するにつれて導電性平面１０００にアンダーカットを入れ、側壁に沿って凹部１００４を形成する。
【００５１】
図１０Ｃでは、絶縁体１００６を凹部１００４に形成する。絶縁体１００６は、開口ビア１００２から導電性平面１０００を分離する。いくつかの実施形態では、導電性平面１０００がアルミニウムの場合は、絶縁体１００６は、凹部１００４で露出しているアルミニウムに陽極酸化処理を施してＡｌ２Ｏ３（サファイア）を形成することによって製作される。絶縁体１００６は絶縁体８０４（図８）の一例である。
【００５２】
図１０Ｄでは、凹部１００４は、ビア１００２にポリシリコン（「ポリ−Ｓｉ」）１００８を共形に堆積させ、次いで、エッチングを施し、ビア１００２の側面および底部からポリ−Ｓｉを除去し、凹部１００４にのみポリ−Ｓｉを残留させることによって、ポリ−Ｓｉで充填している。次いで、図１０Ｅで示されるように、ガルバニック置換を行い、ポリ−Ｓｉ１００８を金属１０１０（例えば、不活性金属、例えば、Ｐｔ、ＴｉＷまたはＴｉＮ）と置き換える。金属１０１０は金属８０６（図８）の一例である。
【００５３】
あるいは、ポリ−Ｓｉ１００８の堆積を省略し、ビア１００２に金属１０１０を共形に堆積させ、次いで、エッチングを施して凹部１００４以外の金属１０１０を除去する。
【００５４】
図１０Ｆで示されるように、抵抗スイッチング材料１０１２（例えば、純粋またはＣｕがドープされたＳｉＯ２）をビア１０１２の側壁に共形に堆積させる。抵抗スイッチング材料１０１２は抵抗スイッチング材料８０８（図８）の一例である。次いで、図１０Ｇで示されるように、ビア１００２を金属１０１４（例えば、Ｃｕ）で充填し、それぞれのトランジスタコンタクト４０６に接続する垂直な導電性列を形成する。金属１０１４は金属８１０（図８）の一例である。こうして、図１０Ａ〜１０Ｇは、導電性平面１０００とビア１００２との各交差点におけるプログラム可能なメモリ素子８００（図８）の形成を示す。導電性平面１００２、絶縁体１００６および金属１０１０は、絶縁デバイスとして機能するＭＩＭ構造体および抵抗スイッチング材料１０１２と直列に存在するＭＩＭ構造体を形成する。金属１０１０は、絶縁デバイスおよび抵抗スイッチング材料１０１２の両方に共通の電極である。
【００５５】
図１１は、いくつかの実施形態による、三次元メモリアレイの製作方法１１００を示すフロー図である。例えば、方法１１００を使用して、図２のアーキテクチャ２００を用いてメモリアレイを製作し、これは、閾値電圧を超えると双方向コンダクタンスを有する絶縁デバイスと直列に抵抗スイッチング材料を備える、プログラム可能なメモリ素子２０６（例えば、プログラム可能なメモリ素子８００、図８）を備える。図１０Ａ〜１０Ｇは、方法１１００のさまざまな段階での、そのような三次元メモリアレイの素子の例を示す。
【００５６】
方法１１００では、平面基板において、複数の平行な信号線を製作する（６０２）。複数のトランジスタを製作し、それぞれの信号線を、後段の作業で製作されるそれぞれの垂直な導電性列に連結する。それぞれのトランジスタセットのゲートに連結する選択線を製作する。作業６０２は、方法６００（図６）に対して説明されるように行う。
【００５７】
平面基板（例えば、基板４００、図１０Ａ）の上方に、複数の交互に位置する絶縁平面と導電性平面（例えば、絶縁層４１０と導電性平面１０００、図１０Ａ）を製作する（６０４）。いくつかの実施形態では、導電性平面は、アルミニウムを使用して製作する（１１０６）。
【００５８】
複数の交互に位置する導電性平面および絶縁平面を貫通する形で複数のビア（例えば、ビア１００２、図１０Ｂ）にエッチングを施す（１１０８）。ビアの側壁に沿って導電性平面にアンダーカットを入れ、側壁に沿って凹部（例えば、凹部１００４、図１０Ｂ）を形成する。
【００５９】
絶縁体（例えば、絶縁体１００６、図１０Ｃ）を凹部に形成する（１１１０）。導電性平面がアルミニウムであるいくつかの実施形態では、凹部で露出しているアルミニウムに陽極酸化処理を施してＡｌ２Ｏ３を形成する（１１１２）。
【００６０】
金属を凹部の絶縁体に堆積させる（１１１４）。いくつかの実施形態では、ガルバニック置換を使用して金属を堆積させる。ビアの側壁に沿って凹部にポリ−Ｓｉ（例えば、ポリ−Ｓｉ１００８、図１０Ｄ）を堆積させ、ＧＤを行い、ポリ−Ｓｉを金属（例えば、金属１０１０、図１０Ｅ）（例えば、不活性金属、例えば、Ｐｔ、ＴｉＷまたはＴｉＮ）と置き換える。あるいは、ビアの側壁に沿って金属を共形に堆積させ、次いで、エッチングを施して凹部以外の金属を除去する。
【００６１】
抵抗スイッチング材料（例えば、抵抗スイッチング材料１０１２、図１０Ｆ）をビアの側壁に共形に堆積させる（１１１６）。ビアに金属（例えば、金属１０１４、図１０Ｇ）を堆積させ、抵抗スイッチング材料に電気コンタクトを設ける（１１１８）。堆積させた金属は垂直な導電性列を形成する。
【００６２】
こうして、方法１１００は、三次元メモリアレイを製作するための効果的なプロセスを実現する。ビアおよびプログラム可能なメモリ素子の形成には、単一のマスキング工程のみが必要とされる。いくつかの実施形態では、ＧＤにより、不活性金属にエッチングを施す必要なしに不活性金属を堆積させることができる。
【００６３】
ここで、メモリアーキテクチャ２００（図２）におけるＲＲＡＭのプログラム可能なメモリ素子（すなわち、ＲＲＡＭセル）の読み取りおよび書き込みに注目する。ＲＲＡＭセルに書き込む（すなわち、プログラミング）ための操作タイプは、相変化メモリのための単極性パルス形成、双極性パルス形成および時間依存性パルス形成を含む。メモリアーキテクチャ２００（図２）におけるＲＲＡＭセルは、例えば、単極性もしくは双極性のいずれかであってよく、または、相変化メモリであってもよい。一般に、ＲＲＡＭを絶縁するのは単極性である。一般に、固体電解質ＲＲＡＭは双極性であり、単極性モードで操作できる場合もある。双極性デバイスは、典型的に、何らかの物理的な非対称性、例えば、異なる材料からなる電極を有する。ＲＲＡＭセルにおける低抵抗状態の作出は「ＳＥＴ」操作と呼ばれ、ＲＲＡＭセルにおける高抵抗状態の作出は「ＲＥＳＥＴ」操作と呼ばれる。
【００６４】
図１２Ａは、いくつかの実施形態による、単極性ＲＲＡＭセル（例えば、単極性ＲＲＡＭのプログラム可能なメモリ素子２０６、図２）に対する電流対電圧曲線を示す。単極性セルの場合、ＲＥＳＥＴ操作１２０６に対して示されているように、セルに印加されるパルスの電圧がＲＥＳＥＴ電圧ＶＲ１２０２以上であり、ＳＥＴ電圧ＶＳ１２０４未満であれば、高抵抗状態が作出される。ＳＥＴ操作１２０８に対して示されているように、セルに印加されるパルスの電圧がＳＥＴ電圧ＶＳ１２０４以上であれば、低抵抗状態が作出される。
【００６５】
図１２Ｂは、いくつかの実施形態による、双極性ＲＲＡＭセル（例えば、双極性ＲＲＡＭのプログラム可能なメモリ素子２０６、図２）に対する電流対電圧曲線を示す。双極性セルの抵抗スイッチング材料は双方向性とされる。双極性セルの場合、ＲＥＳＥＴ操作において印加される電圧の極性は、ＳＥＴ操作において印加される電圧の極性と反対である。ＲＥＳＥＴ操作１２１６に対して示されているように、セルに印加されるパルスの電圧が第１の極性（図１２Ｂでは、負として示される）を有し、その大きさがＲＥＳＥＴ電圧ＶＲ１２１２以上であれば、高抵抗状態が作出される。ＳＥＴ操作１２１８に対して示されているように、セルに印加されるパルスの電圧が第１の極性とは反対の第２の極性（図１２Ｂでは、正として示される）を有し、その大きさがＳＥＴ電圧ＶＳ１２１４以上であれば、低抵抗状態が作出される。
【００６６】
相変化メモリ素子の時間依存性パルス形成の場合、ＳＥＴ操作は、印加された電流パルスを素早く消滅させることによって実行され、ＲＥＳＥＴ操作は、印加された電流パルスを徐々に減少させることによって実行される。電流パルスは、抵抗素子材料の融解に使用される。この電流パルスが素早く消滅されれば、材料は急速に冷却され、低導電性を有する非晶質状態に材料をクエンチする。電流を時間とともに徐々に減少させれば、材料は高導電性を有する結晶構造を形成する。
【００６７】
導電性平面２０２と垂直な導電性列２０４との交差点に位置する、単一のプログラム可能なメモリ素子２０６（図２）に対するＳＥＴおよびＲＥＳＥＴ操作は、導電性平面２０２と、垂直な導電性列２０４に連結されるビット線２１０との間に電圧を印加することによって実行される。ビット線２１０は、選択線２１２に電圧を印加して、垂直な導電性列２０４に連結されるトランジスタ２０８を含むトランジスタ２０８をオンにすることによって、垂直な導電性列２０４に連結される。特定のＳＥＴまたはＲＥＳＥＴ操作に関与しない導電性平面２０４は、高インピーダンス「Ｚ」状態（すなわち、トライステート状態である）に保持し、選択線２１２によって選択された列２０４に付随するこれらの平面における素子２０６の意図せぬプログラミングを防ぐ。ＳＥＴおよびＲＥＳＥＴ操作の両方に対してそれぞれのプログラム可能なメモリ素子２０６を個別に割り当てることが可能なため、別々の消去操作は不要である。
【００６８】
図１３Ａは、いくつかの実施形態による、メモリアーキテクチャ２００における、単極性のプログラム可能なメモリ素子２０６のＳＥＴおよびＲＥＳＥＴ操作を示す。具体的には、図１３Ａは、プログラム可能なメモリ素子２０６−１および２０６−２に対して同時に行われるＳＥＴ操作、ならびに、プログラム可能なメモリ素子２０６−０に対するＲＥＳＥＴ操作を示す。導電性平面２０２−１は平面２０２−１を接地する（ＧＮＤ２２２）ことによって選択されるが、他の導電性平面２０２−０および２０２−２はトライステート状態（「Ｚ」２２０）であるため非選択状態である。行をなして配置された垂直な導電性列２０４−０、２０４−１および２０４−２は、論理レベルＨ（「１」２３０）に相当する電圧を選択線２１２−１に印加することによって選択され、それにより、トランジスタ２０８−０、２０８−１および２０８−２をオンにする。トランジスタ２０８−０、２０８−１および２０８−２をオンにすることにより、垂直な導電性列２０４−０、２０４−１および２０４−２がそれぞれのビット線２１０−０、２１０−１および２１０−２に連結される。他の行の垂直な導電性列２０４は、論理レベルＬ（「０」２２８）に相当する電圧（例えば、ＧＮＤ）を選択線２１２−０および２１２−２に印加することによって示されるように、非選択状態のままである。ゲートが選択線２１２−０および２１２−２に連結される対応するトランジスタ２０８は、オフ状態のままであり、したがって、それらの対応する列２０４をビット線２１０に連結しない。ＳＥＴ電圧ＶＳ２２４が同時にビット線２１０−１および２１０−２に印加され、それにより、素子２０６−１および２０６−２に印加され、素子２０６−１および２０６−２において低抵抗状態が作出される。同時に、ＲＥＳＥＴ電圧ＶＲ２２６がビット線２１０−０に印加され、それにより、素子２０６−０に印加され、素子２０６−０において高抵抗状態が作出される。低抵抗状態が論理レベルＬ（「０」）と見なされ、高抵抗状態が論理レベルＨ（「１」）と見なされる場合、図１３Ａは、単極性素子２０６−０、２０６−１および２０６−２への書き込み「１００」を示す。
【００６９】
図１３Ｂは、いくつかの実施形態による、メモリアーキテクチャ２００における、双極性のプログラム可能なメモリ素子２０６のＳＥＴおよびＲＥＳＥＴ操作を示す。具体的には、図１３Ｂは、プログラム可能なメモリ素子２０６−１および２０６−２に対して同時に行われるＳＥＴ操作、ならびに、プログラム可能なメモリ素子２０６−０に対するＲＥＳＥＴ操作を示す。導電性平面２０２−１はＳＥＴ電圧ＶＳ２３４を平面２０２−１に印加することによって選択されるが、他の導電性平面２０２−０および２０２−２はトライステート状態（「Ｚ」２２０）であるため非選択状態である。垂直な導電性列２０４−０、２０４−１および２０４−２は、図１３Ａに関して論じられたように選択される。ビット線２１０−１および２１０−２は接地（ＧＮＤ２２２）され、その結果、ＳＥＴ電圧ＶＳ２３４が素子２０６−１および２０６−２に印加される。こうして、素子２０６−１および２０６−２は、低抵抗状態にプログラミングされる。同時に、電圧ＶＳ＋ＶＲ２３２がビット線２１０−０に印加され、その結果、ＲＥＳＥＴ電圧−ＶＲが素子２０６−０に印加される。こうして、素子２０６−０は、高抵抗状態にプログラミングされる。低抵抗状態が論理レベルＬ（「０」）と見なされ、高抵抗状態が論理レベルＨ（「１」）と見なされる場合、図１３Ｂは、単極性素子２０６−０、２０６−１および２０６−２への書き込み「１００」を示す。
【００７０】
プログラム可能なメモリ素子が、抵抗スイッチング材料と直列に配置され、閾値電圧ＶＴＨを超えると双方向導電性を有する絶縁デバイスを備える場合、プログラム可能なメモリ素子に印加される電圧は、ＶＴＨと、絶縁デバイスを備えない場合に印加されるであろう電圧との合計である。そのような絶縁デバイスを備えた単極性セルの場合、セルに印加されるパルスの電圧がＶＲ＋ＶＴＨ以上であり、ＶＳ＋ＶＴＨ未満であれば、高抵抗状態が作出される。セルに印加されるパルスの電圧がＶＳ＋ＶＴＨ以上であれば、低抵抗状態が作出される。そのような絶縁デバイスを備えた双極性セルの場合、セルに印加されるパルスの電圧が第１の極性を有し、その大きさがＶＲ＋ＶＴＨ以上であれば、高抵抗状態が作出される。セルに印加されるパルスの電圧が第１の極性とは反対の第２の極性を有し、その大きさがＶＳ＋ＶＴＨ以上であれば、低抵抗状態が作出される。
【００７１】
図１４Ａは、いくつかの実施形態による、プログラム可能なメモリ素子へ書き込む方法１４００を示すフロー図である。方法１４００は、複数の絶縁された水平な導電性平面（例えば、平面２０２、図２および１３Ａ〜１３Ｂ）と、複数の水平な導電性平面において開口部を通過する垂直な導電性列（例えば、列２０４、図２および１３Ａ〜１３Ｂ）のアレイと、水平な導電性平面を垂直な導電性列に連結する複数のプログラム可能なメモリ素子（例えば、素子２０６、図２および１３Ａ〜１３Ｂ）とを備えるメモリデバイスにおいて実行される。
【００７２】
方法１４００では、水平な導電性平面（例えば、平面２０２−１、図１３Ａまたは１３Ｂ）を選択する（１４０２）。
【００７３】
垂直な導電性列（例えば、列２０４−０、２０４−１および２０４−２のいずれか、図１３Ａまたは１３Ｂ）を選択する（１４０４）。いくつかの実施形態では、トランジスタ（例えば、トランジスタ２０８−０、２０８−１および２０８−２のいずれか、図１３Ａまたは１３Ｂ）をオンにし、垂直な導電性列を信号線（例えば、ビット線２１０−０、２１０−１および２１０−２のいずれか、図１３Ａまたは１３Ｂ）に連結する（１４０６）。
【００７４】
選択された水平な導電性平面と選択された垂直な導電性列との間に電圧を印加し、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子（例えば、素子２０６−０、２０６−１および２０６−２のいずれか、図１３Ａまたは１３Ｂ）をプログラミングする（１４０８）。いくつかの実施形態では、選択された水平な導電性平面と信号線との間に電圧を印加する（１４１０）。この電圧は、例えば、抵抗スイッチング材料に関連するプログラミング電圧（例えば、ＶＲ１２０２またはＶＳ１２０４、図１２Ａ）（例えば、−ＶＲ１２１２またはＶＳ１２１４、図１２Ｂ）に相当する（１４１２）。あるいは、この電圧は、抵抗スイッチング材料に関連するプログラミング電圧と、閾値電圧を超えると双方向導電性を有する絶縁デバイスに関連する閾値電圧ＶＴＨとの合計に相当する（１４１４）。
【００７５】
こうして、方法１４００は、アーキテクチャ２００（図２）などのメモリアーキテクチャにおける書き込み操作を可能にする。方法１４００には特定の順番で行われるように見えるいくつかの作業が含まれているが、方法１４００にはより多くのまたはより少ない作業を含めることができ、これらの作業を、連続的にもしくは並行して行うことができ、２つ以上の作業の順番を変更してもよく、および／または、２つ以上の作業を単一の作業に組み合わせてもよいことは明らかであろう。
【００７６】
メモリアーキテクチャ２００（図２）におけるＲＲＡＭのプログラム可能なメモリ素子（すなわち、ＲＲＡＭセル）に対する読み取り操作は、読み取り操作を行うためにプログラム可能なメモリ素子に印加される電圧がＶＲ未満に保持される以外は、書き込み操作と同様である。プログラム可能なメモリ素子が、閾値電圧ＶＴＨを超えると双方向導電性を有する絶縁デバイスを備える場合は、読み取り操作のために印加される電圧は、ＶＴＨを超えるが、ＶＲ＋ＶＴＨ未満である。
【００７７】
図１４Ｂは、いくつかの実施形態による、プログラム可能なメモリ素子を読み取る方法１４３０を示すフロー図である。方法１４３０は、複数の絶縁された水平な導電性平面（例えば、平面２０２、図２および１３Ａ〜１３Ｂ）と、複数の水平な導電性平面において開口部を通過する垂直な導電性列（例えば、列２０４、図２および１３Ａ〜１３Ｂ）のアレイと、水平な導電性平面を垂直な導電性列に連結する複数のプログラム可能なメモリ素子（例えば、素子２０６、図２および１３Ａ〜１３Ｂ）とを備えるメモリデバイスにおいて実行される。
【００７８】
方法１４３０では、方法１４００（図１４Ａ）で説明されるように、選択作業１４０２および１４０４を行う。
【００７９】
選択された水平な導電性平面（例えば、平面２０２−１、図１３Ａまたは１３Ｂ）と、選択された垂直な導電性列（例えば、列２０４−０、２０４−１および２０４−２のいずれか、図１３Ａまたは１３Ｂ）に連結された信号線（例えば、ビット線２１０−０、２１０−１および２１０−２のいずれか、図１３Ａまたは１３Ｂ）との間の抵抗に相当する電流または電圧を参照と比較し、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子（例えば、素子２０６−０、２０６−１および２０６−２のいずれか、図１３Ａまたは１３Ｂ）の状態を判断する（１４３２）。
【００８０】
いくつかの実施形態では、抵抗スイッチング材料（例えば、材料４２０、図５Ａ〜５Ｄ）の読み取り電圧に相当する電圧を、選択された水平な平面と信号線との間に印加することによって、参照と比較するための電流を生成する（１４３４）。抵抗スイッチング材料は、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子内にある。
【００８１】
いくつかの実施形態では、抵抗スイッチング材料（例えば、材料８０８、図８）の読み取り電圧と、閾値電圧を超えると双方向導電性を有する絶縁デバイス（例えば、ＭＩＭ構造体８０２−８０４−８０６、図８）の閾値電圧との合計に相当する電圧を、選択された水平な平面と信号線との間に印加することによって、参照と比較するための電流を生成する（１４３６）。抵抗スイッチング材料および絶縁デバイスは、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子内にある。
【００８２】
あるいは、読み取り操作は、一定時間以内におけるコンデンサの充電または放電のために、選択された水平な平面と信号線との間に印加された電圧によって発生した電流を使用することを含む。
【００８３】
こうして、方法１４３０は、アーキテクチャ２００（図２）などのメモリアーキテクチャにおける読み取り操作を可能にする。方法１４３０には特定の順番で行われるように見えるいくつかの作業が含まれているが、方法１４３０にはより多くのまたはより少ない作業を含めることができ、これらの作業を、連続的にもしくは並行して行うことができ、２つ以上の作業の順番を変更してもよく、および／または、２つ以上の作業を単一の作業に組み合わせてもよいことは明らかであろう。
【００８４】
図１５は、いくつかの実施形態による、メモリアレイを実装するためにコンポーネントのソフトウェア記述を含むコンピュータ可読ファイルを格納するためのシステム１５００の一実施形態のブロック図である。システム１５００は、１つまたは複数のデータ処理装置もしくは中央演算処理装置（ＣＰＵ）１５１０と、メモリ１５１４と、（場合により）他のコンピュータシステムもしくはデバイスと情報を交換するための１つまたは複数の通信インターフェース１５１５と、これらのコンポーネントを互いに連結するための１つまたは複数の信号線もしくはコミュニケーションバス１５１２とを備えることができる。コミュニケーションバス１５１２は、システムコンポーネント間の通信を相互接続および制御する回路（チップセットと呼ばれる場合もある）を備えることができる。メモリ１５１４は、高速ランダムアクセスメモリ、例えば、ＤＲＡＭ、ＳＲＡＭ、ＤＤＲ  ＲＡＭまたは他のランダムアクセスソリッドステートメモリデバイスを含み、不揮発性メモリ、例えば、１つまたは複数の磁気ディスク記憶装置、光ディスク記憶装置、フラッシュメモリデバイスまたは他の不揮発性ソリッドステート記憶装置を含むことができる。メモリ１５１４は、場合により、ＣＰＵ１５１０から離れて位置する１つまたは複数の記憶装置を含むことができる。メモリ１５１４またはその代わりのメモリ１５１４内の不揮発性メモリデバイスは、コンピュータ可読記憶媒体を備える。いくつかの実施形態では、メモリ１５１４は、上述の１つまたは複数のメモリデバイスに、回路コンパイラ１５１６、メモリアレイ記述１５１８および受光回路記述８４２を格納する。ＣＰＵ１５１０などのプロセッサによって実行されると、回路コンパイラ１５１６は、１つまたは複数のメモリアレイ記述１５１８を処理し、１つまたは複数の対応する回路１５１７を統合する。
【００８５】
いくつかの実施形態では、メモリアレイ記述１５１８は、導電性平面１５２０、導電性列１５２２、トランジスタ１５２４、ビット線１５２６、選択線１５２８、プログラム可能なメモリ素子１５３０、読み取り回路１５３８および書き込み回路１５４０の記述を含む。いくつかの実施形態では、プログラム可能なメモリ素子１５３０の記述は、絶縁デバイス１５３２、抵抗スイッチング材料１５３４および電極１５３６の記述を含む。
【００８６】
解釈する目的で、前述の説明は、特定の実施形態を参照して説明されている。しかし、上記の例示的考察は、網羅的であることまたは開示されたものと全く同一の形態に本発明を制限することを意図しない。上記の教示を考慮して、多くの変更形態および変形形態が可能である。実施形態は、本発明の原理および実用性を最も良く解釈するために選択および説明され、それにより、当業者は、企図される特定の用途に適したさまざまな変更形態を伴うさまざまな実施形態を実践することができる。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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2013510438.tif 000013
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【手続補正書】
【提出日】平成24年7月9日(2012.7.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
平面基板と、
前記平面基板の上方の複数の水平な導電性平面と、
前記複数の水平な導電性平面と交互に配置される複数の水平な絶縁層と、
前記複数の導電性平面および絶縁層における開口部を通過する、前記複数の導電性平面および絶縁層と直角である垂直な導電性列のアレイと、
それぞれが前記水平な導電性平面の１つをそれぞれの垂直な導電性列に連結する、複数のプログラム可能なメモリ素子と
を備える、メモリデバイス。
【請求項２】
それぞれのプログラム可能なメモリ素子が、第１の抵抗状態および第２の抵抗状態を有する抵抗スイッチング材料を備える、請求項１に記載のメモリデバイス。
【請求項３】
前記抵抗スイッチング材料が固体状電解質を含む、請求項２に記載のメモリデバイス。
【請求項４】
前記抵抗スイッチング材料がＳｉＯ２を含み、
前記垂直な導電性列がＣｕを含む、請求項２または３に記載のメモリデバイス。
【請求項５】
前記抵抗スイッチング材料がＧｅＳｅを含み、
前記垂直な導電性列がＡｇを含む、請求項２または３に記載のメモリデバイス。
【請求項６】
前記抵抗スイッチング材料がＧｅＳｅを含み、
前記垂直な導電性列がＣｕを含む、請求項２または３に記載のメモリデバイス。
【請求項７】
前記抵抗スイッチング材料がＧｅＳを含み、
前記垂直な導電性列がＣｕを含む、請求項２または３に記載のメモリデバイス。
【請求項８】
前記抵抗スイッチング材料がＣｕＯを含み、
前記垂直な導電性列がＣｕを含む、請求項２または３に記載のメモリデバイス。
【請求項９】
前記抵抗スイッチング材料が絶縁材料を含む、請求項２に記載のメモリデバイス。
【請求項１０】
前記絶縁材料が、ＴｉＯ２、ＮｉＯ、ＳｒＺｒＯ３、ＳｒＴｉＯ３、ＺｒＯ２、ＭＯ、ＭｇＯ、ＷＯ３およびＨｆＯ２からなる群から選択される、請求項９に記載のメモリデバイス。
【請求項１１】
前記それぞれのプログラム可能なメモリ素子が、前記抵抗スイッチング材料と直列に絶縁デバイスをさらに備える、請求項２〜１０のいずれか一項に記載のメモリデバイス。
【請求項１２】
前記絶縁デバイスが、閾値電圧を超えると双方向導電性を有し、第１および第２の導体を連結する誘電体材料を備える、請求項１１に記載のメモリデバイス。
【請求項１３】
前記絶縁デバイスが、閾値電圧を超えると一方向導電性を有する、請求項１１に記載のメモリデバイス。
【請求項１４】
前記絶縁デバイスが、ダイオードを備える、請求項１１または１３に記載のメモリデバイス。
【請求項１５】
前記それぞれのプログラム可能なメモリ素子の前記抵抗スイッチング材料が、前記導電性平面の第１の平面におけるそれぞれの開口部の第１の部分に位置する、請求項２〜１０のいずれか一項に記載のメモリデバイス。
【請求項１６】
前記それぞれのプログラム可能なメモリ素子が、前記抵抗スイッチング材料と直列に絶縁デバイスをさらに備え、前記絶縁デバイスが、閾値電圧を超えると双方向導電性を有し、前記それぞれの開口部の第２の部分に位置する絶縁材料の膜を備える、請求項１５に記載のメモリデバイス。
【請求項１７】
前記絶縁デバイスおよび前記抵抗スイッチング材料が、前記それぞれの開口部において共通の電極を共有する、請求項１６に記載のメモリデバイス。
【請求項１８】
前記それぞれのプログラム可能なメモリ素子が、前記導電性平面の第１の平面におけるそれぞれの開口部に位置し、それぞれの垂直な導電性列を囲む前記抵抗スイッチング材料のリングを備える、請求項２〜１０のいずれか一項に記載のメモリデバイス。
【請求項１９】
前記それぞれのプログラム可能なメモリ素子が、前記抵抗スイッチング材料と直列に絶縁デバイスをさらに備え、前記絶縁デバイスが、閾値電圧を超えると双方向導電性を有し、前記導電性平面の前記第１の平面における前記抵抗スイッチング材料のリングと同心円状の絶縁材料のリングを備える、請求項１８に記載のメモリデバイス。
【請求項２０】
前記導電性平面の前記第１の平面がＡｌを含み、前記絶縁材料のリングがＡｌ２Ｏ３を含む、請求項１８または１９に記載のメモリデバイス。
【請求項２１】
前記絶縁材料のリングおよび前記抵抗スイッチング材料のリングが、前記導電性平面の前記第１の平面において前記絶縁材料のリングと前記抵抗スイッチング材料のリングとの間に同心円状に金属リングを備える共通の電極を共有する、請求項１９に記載のメモリデバイス。
【請求項２２】
前記共通の電極が不活性金属を含む、請求項２１に記載のメモリデバイス。
【請求項２３】
それぞれの導電性平面が５０ｎｍ以下の厚さを有する、請求項１〜２２のいずれか一項に記載のメモリデバイス。
【請求項２４】
それぞれの絶縁層が５０ｎｍ以下の厚さを有する、請求項１〜２３のいずれか一項に記載のメモリデバイス。
【請求項２５】
それぞれの導電性平面が、不活性金属の層を含む金属層の積層体を備える、請求項１〜１９または２１〜２２のいずれか一項に記載のメモリデバイス。
【請求項２６】
前記プログラム可能なメモリ素子が、第１の抵抗状態および第２の抵抗状態を有する抵抗スイッチング材料を備え、
前記金属層の積層体の前記不活性金属が、前記抵抗スイッチング材料に電気接触部を設ける、請求項２５に記載のメモリデバイス。
【請求項２７】
それぞれの導電性平面がＴｉ−Ｐｔ−Ｔｉ積層体を備える、請求項１〜１９または２１〜２２のいずれか一項に記載のメモリデバイス。
【請求項２８】
前記プログラム可能なメモリ素子が、第１の抵抗状態および第２の抵抗状態を有する抵抗スイッチング材料を備え、
前記Ｔｉ−Ｐｔ−Ｔｉ積層体のＰｔが、前記抵抗スイッチング材料に電気コンタクトを設ける、請求項２７に記載のメモリデバイス。
【請求項２９】
それぞれの導電性平面がドープされたポリシリコンを含む、請求項１〜１９または２１〜２２のいずれか一項に記載のメモリデバイス。
【請求項３０】
前記アレイにおいてそれぞれの垂直な導電性列に連結され、それぞれの垂直な導電性列を選択する、複数のトランジスタをさらに備える、請求項１〜２９のいずれか一項に記載のメモリデバイス。
【請求項３１】
それぞれのトランジスタが垂直トランジスタを含む、請求項３０に記載のメモリデバイス。
【請求項３２】
それぞれのトランジスタが、前記平面基板においてそれぞれの垂直な導電性列を信号線に選択的に連結するよう構成される、請求項３０または３１に記載のメモリデバイス。
【請求項３３】
前記信号線が、それぞれのトランジスタを通じて、複数の垂直な導電性列に選択的に連結するよう構成される、請求項３２に記載のメモリデバイス。
【請求項３４】
前記複数の垂直な導電性列が、前記垂直な導電性列のアレイにおいて行を形成する、請求項３３に記載のメモリデバイス。
【請求項３５】
第１の抵抗状態および第２の抵抗状態を有する抵抗スイッチング材料であって、前記第２の抵抗状態が前記第１の抵抗状態より低い抵抗を有する、抵抗スイッチング材料と、
前記抵抗スイッチング材料と直列に配置され、閾値電圧を超えると双方向導電性を有する絶縁デバイスと
を備える、メモリセル。
【請求項３６】
前記絶縁デバイスが、前記閾値電圧を超えると対称的な双方向コンダクタンスを有する、請求項３５に記載のメモリセル。
【請求項３７】
前記抵抗スイッチング材料が双方向性である、請求項３５または３６に記載のメモリセル。
【請求項３８】
前記絶縁デバイスが、金属・絶縁体・金属構造体を備える、請求項３５〜３７のいずれか一項に記載のメモリセル。
【請求項３９】
前記抵抗スイッチング材料および前記絶縁デバイスが、共通の電極を共有する、請求項３５〜３８のいずれか一項に記載のメモリセル。
【請求項４０】
前記抵抗スイッチング材料が、水平な導電性平面の開口部の第１の部分に位置し、前記開口部の第２の部分において垂直なビット線に連結し、
前記絶縁デバイスが、前記開口部の第３の部分に位置する絶縁材料を備える、請求項３５〜３９のいずれか一項に記載のメモリセル。
【請求項４１】
前記抵抗スイッチング材料および前記絶縁デバイスが、共通の電極を共有する、請求項４０に記載のメモリセル。
【請求項４２】
前記抵抗スイッチング材料が、前記抵抗スイッチング材料の平面リングを備え、前記平面リングが、垂直なビット線を取り囲み、
前記絶縁デバイスが、前記抵抗スイッチング材料の平面リングと同心円状の絶縁材料の平面リングを備える、請求項３５〜３９のいずれか一項に記載のメモリセル。
【請求項４３】
前記抵抗スイッチング材料の平面リングが前記垂直なビット線と接触する、請求項４２に記載のメモリセル。
【請求項４４】
前記絶縁材料の平面リングと前記抵抗スイッチング材料の平面リングとの間に同心円状に位置する平面金属リングを備える、前記抵抗スイッチング材料および前記絶縁デバイスに対する共通の電極を備える、請求項４２または４３に記載のメモリセル。
【請求項４５】
前記平面金属リング、絶縁材料の平面リングおよび前記抵抗スイッチング材料の平面リングが、水平な導電性平面における開口部に位置し、前記水平な導電性平面を前記垂直なビット線に電気的に連結する、請求項４４に記載のメモリセル。
【請求項４６】
前記水平な導電性平面がＡｌを含み、
前記絶縁材料の平面リングがＡｌ２Ｏ３を含む、請求項４５に記載のメモリセル。
【請求項４７】
前記平面金属リングが不活性金属を含む、請求項４４〜４６のいずれか一項に記載のメモリセル。
【請求項４８】
前記抵抗スイッチング材料がＳｉＯ２を含み、前記垂直なビット線がＣｕを含む、請求項４２〜４７のいずれか一項に記載のメモリセル。
【請求項４９】
前記抵抗スイッチング材料がＧｅＳｅを含み、前記垂直なビット線がＡｇを含む、請求項４２〜４７のいずれか一項に記載のメモリセル。
【国際調査報告】
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