(57)【要約】  集積回路が説明される。集積回路は、インダクタの中心に大きなエンプティエリアを有するインダクタを含む。集積回路はまた、付加的回路を含む。付加的回路は、インダクタの中心の大きなエンプティエリア内に位置する。付加的回路は、キャパシタバンク、トランジスタ、静電放電（ＥＳＤ）保護回路及び他の種々のパッシブ或いはアクティブ回路を含むかもしれない。
2013512587.tif 000002
【特許請求の範囲】
【請求項１】
中心にエンプティエリアを有するインダクタと、
前記インダクタの中心の前記エンプティエリア内に位置する付加的回路と、
を備えた集積回路。
【請求項２】
前記付加的回路はキャパシタバンクを備える
請求項１の集積回路。
【請求項３】
前記インダクタは、電圧制御発振器（ＶＣＯ）の一部であるタンクインダクタである
請求項１の集積回路。
【請求項４】
前記インダクタは、ロウノイズ増幅器（ＬＮＡ）の一部であるタンクインダクタである
請求項１の集積回路。
【請求項５】
前記付加的回路は、チューニングキャパシタを備える
請求項４の集積回路。
【請求項６】
前記付加的回路は、サプライ電圧パッドを備える
請求項４の集積回路。
【請求項７】
前記インダクタは、ロウノイズ増幅器（ＬＮＡ）の一部であるディジェネレーションインダクタである
請求項１の集積回路。
【請求項８】
前記付加的回路は、抵抗キャパシタ（ＲＣ）クランプを備える
請求項７の集積回路。
【請求項９】
前記付加的回路は、グラウンドパッドを備える
請求項７の集積回路。
【請求項１０】
前記付加的回路は、静電放電（ＥＳＤ）パッドを備える
請求項７の集積回路。
【請求項１１】
前記付加的回路は、静電放電（ＥＳＤ）ラインを備える
請求項７の集積回路。
【請求項１２】
前記インダクタは、バラン（balun）である
請求項１の集積回路。
【請求項１３】
前記付加的回路は、入力チューニングキャパシタ、出力チューニングキャパシタ、グラウンドパッド、サプライパッド、及び前記サプライパッドに対する静電放電（ＥＳＤ）保護構造の少なくとも１つを備える
請求項１２の集積回路。
【請求項１４】
前記付加的回路は、トランジスタ、メモリ、スイッチ、付加的インダクタ、アクティブ回路ブロック及びパッシブ回路ブロックの少なくとも１つを備える
請求項１の集積回路。
【請求項１５】
前記インダクタのインダクタンス及びクオリティファクタ（Ｑ）は、前記付加的回路によってネガティブな影響を受けない
請求項１の集積回路。
【請求項１６】
前記インダクタ及び前記付加的回路は、前記集積回路の同一層上に位置している
請求項１の集積回路。
【請求項１７】
インダクタ内に回路を設ける方法であって、
集積回路上にインダクタを設けることと、
前記インダクタ内に付加的回路を設けることと、
前記インダクタ及び前記回路間の相互作用を最適化することと、
を備えた方法。
【請求項１８】
前記付加的回路はキャパシタバンクを備える
請求項１７の方法。
【請求項１９】
前記インダクタは、電圧制御発振器（ＶＣＯ）の一部であるタンクインダクタである
請求項１７の方法。
【請求項２０】
前記インダクタは、ロウノイズ増幅器（ＬＮＡ）の一部であるタンクインダクタである
請求項１７の方法。
【請求項２１】
前記付加的回路は、チューニングキャパシタを備える
請求項２０の方法。
【請求項２２】
前記付加的回路は、サプライ電圧パッドを備える
請求項２０の方法。
【請求項２３】
前記インダクタは、ロウノイズ増幅器（ＬＮＡ）の一部であるディジェネレーションインダクタである
請求項１７の方法。
【請求項２４】
前記付加的回路は、抵抗キャパシタ（ＲＣ）クランプを備える
請求項２３の方法。
【請求項２５】
前記付加的回路は、グラウンドパッドを備える
請求項２３の方法。
【請求項２６】
前記付加的回路は、静電放電（ＥＳＤ）パッドを備える
請求項２３の方法。
【請求項２７】
前記付加的回路は、静電放電（ＥＳＤ）ラインを備える
請求項２３の方法。
【請求項２８】
前記インダクタは、バラン（balun）である
請求項１７の方法。
【請求項２９】
前記付加的回路は、入力チューニングキャパシタ、出力チューニングキャパシタ、グラウンドパッド、サプライパッド、及び前記サプライパッドに対する静電放電（ＥＳＤ）保護構造の少なくとも１つを備える
請求項２８の方法。
【請求項３０】
前記付加的回路は、トランジスタ、メモリ、スイッチ、付加的インダクタ、アクティブ回路ブロック及びパッシブ回路ブロックの少なくとも１つを備える
請求項１７の方法。
【請求項３１】
前記インダクタのインダクタンス及びクオリティファクタ（Ｑ）は、前記付加的回路によってネガティブな影響を受けない
請求項１７の方法。
【請求項３２】
前記インダクタ及び前記付加的回路は、前記集積回路の同一層上に位置している
請求項１７の方法。
【請求項３３】
インダクタ内に回路を設ける装置であって、
集積回路上にインダクタを設ける手段と、
前記インダクタ内に付加的回路を設ける手段と、
前記インダクタ及び前記回路間の相互作用を最適化する手段と、
を備えた装置。
【請求項３４】
前記付加的回路はキャパシタバンクを備える
請求項３３の装置。
【請求項３５】
前記付加的回路は、入力チューニングキャパシタ、出力チューニングキャパシタ、グラウンドパッド、サプライパッド、及び前記サプライパッドに対する静電放電（ＥＳＤ）保護構造の少なくとも１つを備える
請求項３３の装置。
【請求項３６】
前記インダクタは、電圧制御発振器（ＶＣＯ）の一部であるタンクインダクタを備える
請求項３３の装置。
【請求項３７】
インダクタと、
前記インダクタの下に位置する付加的回路と、
を備えた集積回路であって、
前記インダクタはチョークインダクタである
集積回路。
【請求項３８】
前記チョークインダクタは、電圧制御発振器（ＶＣＯ）の一部である
請求項３７の集積回路。
【請求項３９】
前記付加的回路は、トランジスタ又はキャパシタを備える
請求項３７の集積回路。
【請求項４０】
前記付加的回路は、電圧制御発振器（ＶＣＯ）のキャリブレーションに対する中間電圧発生器を備える
請求項３７の集積回路。
【請求項４１】
前記インダクタは、最小のキャパシティブ結合を有する
請求項３７の集積回路。
【請求項４２】
タンクインダクタと、
前記タンクインダクタの内側に位置するキャパシタバンクと、
チョークインダクタと、
前記チョークインダクタの下に位置する電圧発生器と、
を備えた電圧制御発振器（ＶＣＯ）
を備えた集積回路。
【請求項４３】
前記キャパシタバンクは、コントロールバスを備える
請求項４２の集積回路。
【請求項４４】
前記コントロールバスは、前記キャパシタバンクのキャパシタンスをコントロールするために用いられるシリアルバスインターフェース（ＳＢＩ）信号を備える
請求項４３の集積回路。
【請求項４５】
前記タンクインダクタはストレッチされたコイルデザインを有し、ストレッチされたコイルデザインを有するインダクタは、回路が前記インダクタ内に配置されたときに高いクオリティ（Ｑ）ファクタを有する
請求項４２の集積回路。
【請求項４６】
前記キャパシタバンクは、密集したレイアウトを有していない
請求項４２の集積回路。
【請求項４７】
前記タンクインダクタ及び前記キャパシタバンクは、大きなキープアウト（keep out）によってセパレートされている
請求項４２の集積回路。
【請求項４８】
前記ＶＣＯは、受信（ＲＸ）ＶＣＯである
請求項４２の集積回路。
【請求項４９】
前記電圧発生器は、前記ＶＣＯをキャリブレートするために用いられる
請求項４２の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に通信システムに関する。より具体的には、本開示は、集積化されたパッシブ及びアクティブエレメントを伴ったインダクタに対する方法及び装置に関する。
【背景技術】
【０００２】
無線通信システムは、音声、ビデオ、データ等といった種々のタイプの通信コンテントを供給するために広く展開されている。これらのシステムは、１以上のベースステーションによって複数の端末の同時通信をサポートすることができる複数アクセスシステムであるかもしれない。
【０００３】
端末或いはベースステーションは、１以上の集積回路を含んでいるかもしれない。これらの集積回路は、無線通信に必要なアナログ及びデジタル回路を含んでいるかもしれない。そのような回路は、インダクタを含んでいるかもしれない。集積回路の進展を構築するために用いられる技術として、トランジスタのような集積回路上のアクティブエレメントはサイズの減少が続いている。集積回路上のパッシブエレメントは、アクティブエレメントに比較してサイズが減少していないかもしれない。したがって、進展した技術によって構築された集積回路は、パッシブエレメントに対する集積回路上のエリアのパーセンテージの増加を必要とするかもしれない。製造コストを減少させ且つエリアを抑えるために、アクティブエレメントが、集積回路上のパッシブエレメントの下に構築されるかもしれない。
【発明の概要】
【０００４】
集積回路が説明される。本集積回路は、インダクタ及び付加的回路（additional circuitry）を含んでいる。インダクタは、インダクタの中心にエンプティエリア（empty area）を有している。付加的回路は、インダクタの中心のエンプティエリア内に位置している。
【０００５】
種々の構成において、付加的回路は、キャパシタバンク、チューニングキャパシタ、サプライ電圧パッド（supply voltage pad）、抵抗キャパシタ（ＲＣ）クランプ、グラウンドパッド、静電放電（electrostatic discharge）（ＥＳＤ）パッド、或いは静電放電（ＥＳＤ）保護回路を含んでいるかもしれない。さらに、付加的回路は、トランジスタ、メモリ、スイッチ、付加的インダクタ、アクティブ回路ブロック及びパッシブ回路ブロックの少なくとも１つを含んでいるかもしれない。
【０００６】
インダクタは、インダクタを必要とする任意の回路の一部であるかもしれない。一例として、インダクタは、電圧制御発振器（ＶＣＯ）或いはロウノイズ増幅器（ＬＮＡ）の一部であるタンクインダクタであるかもしれない。さらなる例として、インダクタは、ロウノイズ増幅器（ＬＮＡ）の一部であるディジェネレーションインダクタ（degeneration inductor）であるかもしれない。
【０００７】
他の構成において、インダクタは、バラン（balun）であるかもしれない。付加的回路は、入力チューニングキャパシタ、出力チューニングキャパシタ、グラウンドパッド、サプライパッド、及びサプライパッドに対する静電放電（ＥＳＤ）保護構造の少なくとも１つを含んでいるかもしれない。
【０００８】
インダクタのインダクタンス及びクオリティファクタ（Ｑ）は、付加的回路によってネガティブな影響を受けないかもしれない。インダクタ及び付加的回路は、集積回路の同一層上に位置しているかもしれない。
【０００９】
インダクタ内に回路を設ける方法も説明されている。インダクタは、集積回路上に設けられている。付加的回路は、インダクタ内に設けられている。インダクタ及び回路間の相互作用（interaction）は最適化されている。
【００１０】
インダクタ内に回路を設ける装置も開示されている。本装置は、集積回路上にインダクタを設ける手段と、インダクタ内に付加的回路を設ける手段とを含んでいる。本装置はまた、インダクタ及び回路間の相互作用を最適化する手段を含んでいる。
【００１１】
他の集積回路もまた開示されている。本集積回路は、インダクタ及び付加的回路を含んでいる。付加的回路はインダクタの下に位置し、インダクタはチョークインダクタであるかもしれない。
【００１２】
チョークインダクタは、電圧制御発振器（ＶＣＯ）の一部であるかもしれない。インダクタは、最小のキャパシティブ結合を有しているかもしれない。付加的回路は、トランジスタ又はキャパシタを含んでいるかもしれない。さらに、付加的回路は、電圧制御発振器（ＶＣＯ）のキャリブレーションに対する中間電圧発生器（mid voltage generator）を含んでいるかもしれない。
【図面の簡単な説明】
【００１３】
【図１】図１は、インダクタ及び付加的回路を含んだ複数のコンポーネントを有する集積回路を示している。
【図２】図２は、インダクタ内のキャパシタバンクに対する集積回路レイアウトを示している。
【図３】図３は、インダクタ内のキャパシタバンクに対する代替的な集積回路レイアウトを示している。
【図４】図４は、インダクタの下に配置された付加的回路に対する集積回路レイアウトを示している。
【図５】図５は、電圧制御発振器（ＶＣＯ）を受ける（ＲＸ）部分に対する集積回路レイアウトを示している。
【図６】図６は、ロウノイズ増幅器（ＬＮＡ）を示した回路図である。
【図７】図７は、ＬＮＡのタンクインダクタ部分に対する集積回路レイアウトを示している。
【図８】図８は、ＬＮＡの一部としてキャパシタバンクを有するタンクインダクタに対する集積回路レイアウトを示している。
【図９】図９は、ＬＮＡのディジェネレーションインダクタ部分に対する集積回路レイアウトを示している。
【図１０】図１０は、ＬＮＡのディジェネレーションインダクタ部分に対する他の集積回路レイアウトを示している。
【図１１】図１１は、無線周波数（ＲＦ）チップにおいて用いるためのアップコンバータの回路図である。
【図１２】図１２は、バラン内のチューナブル入力キャパシタを有するバランの空間的位置を示している。
【図１３】図１３は、バラン内のチューナブル入力キャパシタを有するバランの他の空間的レイアウトを示している。
【図１４】図１４は、集積回路上のインダクタ内に回路を設けるための方法のフロー図である。
【図１５】図１５は、図１４の方法に対応するミーンズプラスファンクションブロックを示している。
【図１６】図１６は、本開示にしたがって構成された無線デバイス内に含まれるかもしれないコンポーネントを示している。
【発明を実施するための形態】
【００１４】
図１は、インダクタ１０４及び付加的回路１０６を含む複数のコンポーネントを有する集積回路１０２を示している。集積回路１０２は、ベースステーション、モバイルデバイス等のような無線デバイスに用いるために設計されているかもしれない。ベースステーションは、アクセスポイント、ブロードキャスト送信機、ＮｏｄｅＢ、発展した（evolved）ＮｏｄｅＢ等の機能の幾つか或いは全てとして言及され及び含んでいるかもしれない。各ベースステーションは、特定の地理的エリアに対する通信範囲（communication coverage）を提供する。“セル（cell）”なる語句は、その語句が用いられるコンテキストに依存して、ベースステーション及び／又は範囲エリア（coverage area）を指すことができる。
【００１５】
モバイルデバイスは、端末（terminal）、アクセス端末、ユーザーイクイップメント（ＵＥ）、加入者ユニット（subscriber unit）、ステーション等の機能の幾つか或いは全てとして言及され及び含んでいるかもしれない。モバイルデバイスは、セルラーフォン、パーソナルデジタルアシスタント（ＰＤＡ）、無線デバイス、無線モデム、ハンドへルドデバイス、ラップトップコンピュータ等であるかもしれない。モバイルデバイスは、任意の与えられた瞬間において、ダウンリンク（ＤＬ）及び／又はアップリンク（ＵＬ）上のゼロ、１、或いは複数のベースステーションと通信するかもしれない。ダウンリンク（或いはフォワードリンク）は、ベースステーションからモバイルデバイスへの通信リンクを指し、アップリンク（或いはリバースリンク）は、モバイルデバイスからベースステーションへの通信リンクを指す。
【００１６】
集積回路１０２は、インダクタ１０４を含むかもしれない。インダクタ１０４に対する多くの異なった設計が用いられるかもしれない。一構成において、インダクタ１０４は、対称的な設計を用いるかもしれない。或いは、以下の図４に示されるように、インダクタ１０４は非対称なスパイラルな設計を用いるかもしれない。以下の図７に示されるように、インダクタは複数のループを用いて設計されるかもしれない。インダクタ１０４は、ディープサブミクロン技術に対する低電圧設計された回路の助けとなるかもしれない。ディープサブミクロン技術は、６５ナノメートル（ｎｍ）、４５ｎｍ、３２ｎｍ及び２８ｎｍ技術を含む。しかしながら、ディープサブミクロン技術において、インダクタ１０４は、そのようなインダクタ１０４によって用いられる大きなエリアに起因して、非常に高価になるかもしれない。インダクタ１０４はパッシブエレメントであるため、インダクタ１０４のサイズは、用いられるテクノロジーサイズにスケールされないかもしれない。それ故、ディープサブミクロン技術において、インダクタ１０４は、集積回路１０２上に大きなチップエリアを占めるであろう。
【００１７】
集積回路１０２上のインダクタ１０４は、設計上の制約に起因して、インダクタ１０４の中心に大きなエンプティエリア（empty area）を有するかもしれない。例えば、電圧制御発振器（ＶＣＯ）のタンクインダクタ１０４は、インダクタのクオリティファクタ（Ｑ）を最大にするために数ターン（或いは回転（revolution））を有しているだけかもしれず、それにより、付加的回路１０６に対して十分大きく、インダクタ１０４の中心にエンプティスペースを残すかもしれない。大きなエンプティエリアは、集積回路１０２上に付加的回路１０６を配置するのに適しているかもしれない。付加的回路１０６は、パッシブエレメント（インダクタ、キャパシタ及び抵抗のような）を含むかもしれない。付加的回路１０６はまた、アクティブエレメント（トランジスタのような）を含むかもしれない。付加的回路１０６は、インダクタ１０４及びラインによってインダクティブな結合を生成するかもしれない。付加的回路１０６はまた、寄生キャパシタンスによってキャパシティブな結合を生成するかもしれない。付加的回路１０６は、間の回路に起因してインダクタ１０４が基板を見ないために、インダクタ１０４からの抵抗的な（基板）結合を減少させるかもしれない。この基板結合を減少させるために、ある基板領域に対するドーピングプロファイルが変更されるかもしれない。基板結合はまた、ガードリング及び他の基板グラウンド接続によって減少するかもしれない。
【００１８】
インダクタ内の付加的回路１０６は、インダクタンス及びインダクタ１０４のＱが重大なインパクトを受けないようにアレンジされるかもしれない。例えば、付加的回路１０６は、磁界が最も弱いインダクタ１０４の中心に配置される必要があるかもしれない。付加的回路１０６及びインダクタ１０４間の十分な距離は、磁界が通過することを必要とされるかもしれない。閉ループルーティング（closed loop routing）は、インダクタ１０４内に配置された付加的回路１０６において回避されるかもしれない。インダクタ１０４及び付加的回路１０６間の相互作用（interaction）は最適化されるかもしれない。例えば、インダクタ１０４を横切って延びるラインは、結合を最小とするために、インダクタ１０４に対して垂直であるかもしれない。
【００１９】
図２は、インダクタ２０４内のキャパシタバンク２０６に対する集積回路レイアウト２０２を示している。インダクタ２０４内の大きなエンプティスペースが、付加的回路２０６に対して利用可能であるかもしれない。図２において、インダクタ２０４内の大きなエンプティスペースは、キャパシタバンク２０６によって埋められている。キャパシタバンク２０６は、ＶＣＯに対するそれのように、回路内において有用であるかもしれない。ＶＣＯインダクタ２０４は、正確なインダクタンス値（Ｌ）及びＱを必要とするかもしれない。
【００２０】
インダクタ２０４内のキャパシタバンク２０６の線形性は、インダクタ２０４の外側のキャパシタバンク２０６の線形性と非常に似ているかもしれない。それ故、キャパシタバンク２０６をインダクタ２０４の内側に配置することは、キャパシタバンク２０６の線形性に影響を与えない。インダクタ２０４内にキャパシタバンク２０６を有する集積回路２０２を生成することは、キャパシタバンク２０６の線形性がキャパシタバンク２０６の配置によって影響されないために、実現されるかもしれない。内部キャパシタバンク２０６を有するインダクタ２０４がＶＣＯで用いられるとすると、９００キロヘルツ（ｋＨｚ）でのＶＣＯ位相ノイズは、２デシベル（ｄＢ）低下するかもしれない。
【００２１】
インダクタ２０４のレイアウト設計は、３次元（３Ｄ）電磁シミュレーション結果に基づいて最適化されるかもしれない。一構成において、最適化はストレッチされたコイル設計に帰結し、インダクタ２０４コイルはストレッチアウトされている。例えば、キャパシタバンク２０６のコーナーに平行なインダクタ２０４コイルは、それぞれ、キャパシタバンク２０６から外に向かってストレッチしているかもしれない。ストレッチされたコイル設計は、回路１０６がインダクタ２０４内に配置されたときに、高いＱファクタを有するインダクタ２０４を生成するかもしれない。キャパシタバンク２０６は、コントロールバス２０９を有するかもしれない。例えば、コントロールバス２０９は、キャパシタバンク２０６のトータルキャパシタンスをコントロールするために、スイッチをターンオン及びオフするために用いられるシリアルバスインターフェース（ＳＢＩ）信号を含むかもしれない。
【００２２】
図３は、インダクタ３０４内のキャパシタバンク３０６に対する代替的な集積回路レイアウト３０２を示している。図２のインダクタ２０４の設計は、インダクタ２０４の幾何学に起因して、ネガティブカップリングに悩まされるかもしれない。図２のインダクタの設計において、インダクタ２０４コイルとキャパシタバンク２０６との間の相互作用は、電流クラウディング（current crowding）に帰結するかもしれない。図３のインダクタ３０４の設計は、インダクタ３０４ライン間のネガティブカップリングを最小にするかもしれない。さらに、図３のインダクタ３０４の設計は、インダクタ３０４コイルとキャパシタバンク３０６との間のより大きなキープアウト（keep out）を有するかもしれない。図３のインダクタ３０４の設計は、密集したレイアウトなしに、キャパシタバンク３０６を用いるかもしれない。キャパシタバンク３０６は、コントロールバス３０９を有するかもしれない。
【００２３】
図４は、インダクタ４１０の下に配置された付加的回路４１２に対する集積回路４０２のレイアウトを示している。インダクタ４１０及び付加的回路４１２は、ＶＣＯの一部であるかもしれない。一構成において、インダクタ４１０は、チョークインダクタ４１０であるかもしれない。チョークインダクタ４１０は、より低いＱ及びより大きいＬのバリエーションを許容するかもしれない。チョークインダクタ４１０は、２から２０ナノヘンリ（ｎＨ）の間であるような大きなＬを有するかもしれない。チョークインダクタ４１０は、２ｎＨよりも小さいような小さいＬを有するかもしれない。付加的回路４１２は、インダクタ４１０コイルとは異なった集積回路４０２の層上に、トランジスタ、キャパシタ等を含むかもしれない。一構成において、インダクタ４１０の下に配置された付加的回路４１２は、ＶＣＯキャリブレーションに対する中間電圧発生器（mid voltage generator）であるかもしれない。中間電圧発生器は、ＶＣＯキャリブレーションの後にパワーダウンされる。
【００２４】
付加的回路４１２のブロックの上にインダクタ４１０を載置することの目的は、他のブロックへの結合に起因するＱの劣化を最小にしながら、集積回路４１２上のエリアをセーブすることである。図４の集積回路４０２のレイアウトは、ＶＣＯチョークインダクタ４１０に用いられるかもしれない。ＶＣＯチョークインダクタ４１０は、他のインダクタ（ＶＣＯタンクインダクタのような）よりも、インダクタンス及びＱに対する感度が小さい。それ故、ＶＣＯチョークインダクタ４１０は、他のブロックの上面上に配置されるのに適している。チョークインダクタ４１０の下に付加的回路４１２を配置することは、ＶＣＯパフォーマンスに影響を与えないかもしれない。チョークインダクタ４１０は、キープアウト及びグラウンドリングなしに、アクティブ回路４１２の上に配置されるかもしれない。キャパシタカップリングもまた、最小であるかもしれない。
【００２５】
図５は、受信（ＲＸ）電圧制御発振器（ＶＣＯ）の一部に対する集積回路５０２のレイアウトを示している。ＲＸＶＣＯは、タンクインダクタ５０４を含んでいるかもしれない。ＲＸＶＣＯは、タンクインダクタ５０４内に位置するキャパシタバンク５０６を含んでいるかもしれない。ＲＸＶＣＯは、チョークインダクタ５１０を含んでいるかもしれない。ＲＸＶＣＯはさらに、チョークインダクタ５１０の下に位置するＶＣＯキャリブレーションのための中間電圧発生器５１２を含んでいるかもしれない。
【００２６】
図６は、ロウノイズ増幅器（ＬＮＡ）６００を示した回路図である。ＬＮＡ６００は、タンクインダクタ部分６１４を含んでいるかもしれない。一構成において、タンクインダクタ部分６１４は、第１のインダクタ６２０ａ及び第２のインダクタ６２０ｂを含んでいるかもしれない。インダクタ６２０のそれぞれは、ＶＤＤ及びキャパシタＣtune６２２の各サイドに接しているかもしれない。タンクインダクタ部分６１４は、ＶＤＤ６３８パッドを含んでいるかもしれない。
【００２７】
ＬＮＡ６００は、ＬＮＡ６００の入力ＩｎＰ６２８ａ及びＩｎＭ６２８ｂに接するＬＮＡコア部分６１６を含んでいるかもしれない。入力ＩｎＰ６２８ａは、第１のバイアス電圧Ｖｂ１  ６３２に接続された抵抗６３０ａに接続されているかもしれない。入力ＩｎＰ６２８ａはまた、第１のネガティブ金属酸化物半導体（ＮＭＯＳ）電界効果トランジスタ６２６ａのゲートに接続されているかもしれない。第１のＮＭＯＳトランジスタ６２６ａの基板は、第１のＮＭＯＳトランジスタ６２６ａのソースに接続されているかもしれない。第１のＮＭＯＳトランジスタ６２６ａのドレインは、第２のＮＭＯＳトランジスタ６２６ｂのソースに接されているかもしれない。第２のＮＭＯＳトランジスタ６２６ｂのゲートは、第２のバイアス電圧Ｖｂ２  ６３４に接続されているかもしれない。第２のＮＭＯＳトランジスタ６２６ｂのドレインは、ＬＮＡ６００の出力６２４、第１のインダクタ６２０ａ、及びキャパシタ６２２に接続されているかもしれない。
【００２８】
入力ＩｎＭ６２８ｂは、ＶＢ１  ６３２に接続された抵抗６３０ｂに接続されているかもしれない。入力ＩｎＭ６２８ｂはまた、第３のＮＭＯＳトランジスタ６２６ｃのゲートに接続されているかもしれない。第３のＮＭＯＳトランジスタ６２６ｃの基板は、第３のＮＭＯＳトランジスタ６２６ｃのソースに接続されているかもしれない。第３のＮＭＯＳトランジスタ６２６ｃのドレインは、第４のＮＭＯＳトランジスタ６２６ｄのソースに接されているかもしれない。第４のＮＭＯＳトランジスタ６２６ｄのゲートは、Ｖｂ２  ６３４に接続されているかもしれない。第４のＮＭＯＳトランジスタ６２６ｄのドレインは、ＬＮＡ６００の出力６２４、第２のインダクタ６２０ｂ、及びキャパシタ６２２に接続されているかもしれない。
【００２９】
ＬＮＡ６００はさらに、ディジェネレーション（degeneration）インダクタ部分６１８を含んでいるかもしれない。一構成において、ＬＮＡ６００のディジェネレーションインダクタ部分６１８は、第３のインダクタ６３６ａ及び第４のインダクタ部分６３６ｂを含んでいるかもしれない。ＬＮＡディジェネレーションインダクタ６３６は、正確なＬ及びＱを必要とするかもしれない。それ故、キープアウトは、ＬＮＡディジェネレーションインダクタ６３６のコイルの下に配置されるかもしれない。キープアウトは、電流クラウディング（current crowding）を最小に保つかもしれない。第３のインダクタ６３６ａは、第１のＮＭＯＳトランジスタ６２６ａのソース及びグラウンド（ＧＮＤ）６４０に接続されるかもしれない。第４のインダクタ６３６ｂは、第３のＮＭＯＳトランジスタ６２６ｃのソース及びＧＮＤ６４０に接続されるかもしれない。ディジェネレーションインダクタ部分６１８は、抵抗−キャパシタ（ＲＣ）クランプ６４２を含んでいるかもしれない。ＲＣクランプ６４２は、静電放電ダメージから回路を保護するために用いられるＥＳＤ保護回路であるかもしれない。付加的なＥＳＤ保護回路／デバイス及び他の非クリティカル回路が、インダクタ６３６の下で用いられるかもしれない。付加的なＥＳＤ保護回路／デバイス及び他の非クリティカル回路は、クリティカルＲＦ回路が動作しているときに、パワーオフされるかもしれない。ディジェネレーションインダクタ部分６１８は、グラウンド６４０パッドを含むかもしれない。
【００３０】
図７は、ＬＮＡ６００のタンクインダクタ部分６１４に対する集積回路７０２のレイアウトを示している。図７の集積回路７０２のレイアウトは、図６のタンクインダクタ部分６１４に対する一レイアウトであるかもしれない。集積回路７０２のレイアウトは、インダクタ７２０の内側に大きなエンプティスペースを有するインダクタ７２０を含んでいるかもしれない。ガードリング７２１は、インダクタ７２０の周囲に配置されているかもしれない。ＶＤＤパッド７３８は、インダクタ７２０の大きなエンプティスペースの内側に配置されているかもしれない。センタータップ７２３は、ＶＤＤパッド７３８に接続されているかもしれない。インダクタ７２０は、センタータップ７２３に加えて、プラス端子及びマイナス端子を有しているかもしれない。ルーティングライン（routing line）７２２は、インダクタ７２０を横切り、ＶＤＤパッド７３８に接続するために用いられるかもしれない。
【００３１】
図８は、ＬＮＡ６００の一部としてキャパシタバンク８３９を有するタンクインダクタ８２０に対する集積回路８０２のレイアウトを示している。図８の集積回路８０２のレイアウトは、図６のＬＮＡ６００のタンクインダクタ部分６１４に対する１つの特別なレイアウトであるかもしれない。キャパシタバンク８３９は、タンクインダクタ８２０内に配置されているかもしれない。ＶＤＤパッド８３８もまた、タンクインダクタ８２０内に配置されているかもしれない。センタータップ８２３は、ＶＤＤパッド８３８に接続されているかもしれない。インダクタ８２０は、センタータップ８２３に加えて、プラス端子及びマイナス端子を有しているかもしれない。ルーティングライン（routing line）８２２は、インダクタを横切ってミキサに到達させながら、インダクタ８２０を横切ってＬＮＡ６００への接続を与えるために用いられるかもしれない。
【００３２】
図９は、ＬＮＡ６００のディジェネレーションインダクタ部分６１８に対する集積回路９０２のレイアウトを示している。図９の集積回路９０２のレイアウトは、図６のディジェネレーションインダクタ部分６１８に対する一レイアウトであるかもしれない。集積回路９０２のレイアウトは、インダクタ９３６の内側に大きなエンプティスペースを有するインダクタ９３６を含んでいるかもしれない。グラウンド（ＧＮＤ）パッド９５１は、インダクタ９３６の大きなエンプティスペースの内側に配置されているかもしれない。ＥＳＤパッド或いはサプライパッドのような他のパッケージパッド（図示せず）もまた、インダクタ９３６の大きなエンプティスペースの内側に配置されているかもしれない。センタータップ９２３は、グラウンドパッド９５１に接続されているかもしれない。
【００３３】
図１０は、ＬＮＡ６００のディジェネレーションインダクタ部分６１８に対する他の集積回路１００２のレイアウトを示している。集積回路１００２のレイアウトは、１以上のディジェネレーションインダクタ１０４１を含んでいるかもしれない。一構成において、第１のディジェネレーションインダクタ１０４１ａは、第１のディジェネレーションインダクタ１０４１ａの内側の大きなエンプティスペース内に第２のディジェネレーションインダクタ１０４１ｂを含んでいるかもしれない。エンプティスペースは、第２のディジェネレーションインダクタ１０４１ｂ内に含まれているかもしれない。第２のディジェネレーションインダクタ１０４１ｂのエンプティスペース内には、静電放電（ＥＳＤ）パッド１０４０が配置されているかもしれない。ＥＳＤライン１０４２が、集積回路１００２のレイアウト上に配置されているかもしれない。
【００３４】
図１１は、無線周波数（ＲＦ）チップ内で用いられるアップコンバータ１１００の回路図である。アップコンバータ１１００は、アップコンバータコア１１５２を含んでいるかもしれない。アップコンバータコア１１５２は、ベースバンドＩ／Ｑ入力１１４４及びＬＯＩ／Ｑ入力１１５０を受け取るかもしれない。ＲＦチップ内のアップコンバータ１１００は、差動信号をシングルエンド出力１１６２の変換するバラン（balun）１１５６を必要とするかもしれない。アップコンバータ１１００は、いくつかのチューニングエレメントを必要とするかもしれない。典型的には、チューニングエレメントは、チューナブル入力キャパシタ１１４６及びチューナブル出力キャパシタ１１６０を含んでいるかもしれない。現実的なＲＦチップは、ダイ（die）の外側からアップコンバータ１１００回路（サプライパッド１１５４）に電力を運び、ダイへのグラウンド接続（グラウンドパッド１１５８）を与えるパッド構造を必要とするかもしれない。
【００３５】
バラン１１５６は、周辺（periphery）の周囲に巻かれたメタルのコイルを有することによって構成された電磁構造である。コイル巻の中心は、空（empty）のまま残されているかもしれない。エンプティエリアは、無駄であり、特にダイコストが非常に高い微細な相補的金属酸化物半導体（ＣＭＯＳ）に対しては無駄が大きい。エンプティエリアを用いることにより、微細なＣＭＯＳ技術で構成されたＲＦチップのコストが下がるかもしれない。エンプティエリアは、入力チューニングキャパシタ１１４６、出力チューニングキャパシタ１１６０、グラウンドパッド１１５８、サプライパッド１１５４、サプライパッド１１５４に対するＥＳＤ保護構造１１４８のようなエレメントによって満たされるかもしれない。
【００３６】
図１２は、バラン１２５６内にチューナブル入力キャパシタ１２４６を有するバラン１２５６の空間的配置１２００を示している。バラン１２５６は、巻回したメタルコイル１２６４によって生成されているかもしれない。チューナブル入力キャパシタ１２４６は、バラン１２５６のメタルコイル１２６４の中心のエンプティスペース内に配置されているかもしれない。バラン１２５６は、アップコンバータコア１１５２から入力１２６６を受け取るかもしれない。バラン１２５６は、サプライパッド１２５４及びグラウンドパッド１２５８に接続されているかもしれない。バラン１２５６は、さらに出力１２６２に接続されているかもしれない。バラン１２５６内のチューナブル入力キャパシタ１２４６の配置は、チューナブル入力キャパシタ１２４６及びバラン１２５６が互いにネガティブに影響されないようになっているかもしれない。
【００３７】
図１３は、バラン１３５６内にチューナブル入力キャパシタ１３４６を有するバラン１３５６の他の空間的配置１３０２を示している。チューナブル入力キャパシタ１３４６は、バラン１３５６と同一の層上に位置しているかもしれない。バラン１３５６は、周辺（periphery）の周囲に巻かれたメタルのコイルを用いて構成されているため、チューナブル入力キャパシタ１３４６は、バラン１３５６内に配置されているかもしれない。上述したように、チューナブル入力キャパシタ１３４６に加えた或いは置き換えた他の回路が、バラン１３５６内に配置されているかもしれない。例えば、チューナブル出力キャパシタ１１４６、グラウンドパッド１１５８、サプライパッド１１５４、或いはサプライパッド１１５４に対するＥＳＤ保護構造１１４８が、バラン１３５６内に配置されるかもしれない。バラン１３５６内の回路は、バラン１３５６のインダクタンス及びＱがネガティブにインパクトを受けないようにアレンジされているかもしれない。
【００３８】
３−Ｄ  ＥＭの解決（solver）は、インダクタンス、Ｑ、共振、及びカップリングファクタを含むバラン１３５６のパフォーマンスは、回路の付加によってほとんど変化しないことを示している。バラン１３５６内に配置されたキャパシタバンクを有する集積回路上のバラン１３５６の３−Ｄ  ＥＭの解決（solver）のセットアップ（setup）は、バラン１３５６或いはキャパシタバンクのパフォーマンスにネガティブな影響を与えることなしに、キャパシタバンクがバラン１３５６内に配置されるかもしれないことを示している。キャパシタバンクは、バラン１３５６と同一の層上に配置されるかもしれない。
【００３９】
図１４は、集積回路１０２上にインダクタ１０４を有する回路１０６を与えるための方法１４００のフロー図である。インダクタ１０４が、集積回路１０２上に設けられるかもしれない（１４０２）。回路１０６が、インダクタ１０４内に設けられるかもしれない（１４０４）。インダクタ１０４及び回路１０６間の相互作用（interaction）が、最適化されるかもしれない（１４０６）。
【００４０】
上述した図１４の方法１４００は、図１５に示されたミーンズプラスファンクションブロック１５００に対応する、種々のハードウェア及び／又はソフトウェアコンポーネント及び／又はモジュールによって実行されるかもしれない。言い換えると、図１４に示されたブロック１４０２から１４０６は、図１５に示されたミーンズプラスファンクションブロック１５０２から１５０６に対応する。
【００４１】
図１６は、無線デバイス１６０１内に含まれているかもしれないコンポーネントを示している。無線デバイス１６０１は、モバイルデバイス或いはベースステーションであるかもしれず、ここで開示された本システム及び方法をインプリメントするかもしれない。
【００４２】
無線デバイス１６０１は、プロセッサ１６０３を含んでいる。プロセッサ１６０３は、汎用目的のシングル或いはマルチチップのマイクロプロセッサ（例えば、ＡＲＭ）、特定目的のマイクロプロセッサ（例えば、デジタルシグナルプロセッサ（ＤＳＰ））、マイクロコントローラ、プログラマブルゲートアレイ等であるかもしれない。プロセッサ１６０３は、セントラルプロセッシングユニット（ＣＰＵ）と呼ばれるかもしれない。単一のプロセッサ１６０３が、図１６の無線デバイス１６０１内に示されているが、代替的な構成では、プロセッサの組み合わせ（例えば、ＡＲＭ及びＤＳＰ）が用いられることも可能である。
【００４３】
無線デバイス１６０１はまた、メモリ１６０５を含んでいる。メモリ１６０５は、電子的な情報を記憶することが可能である任意の電子コンポーネントであるかもしれない。メモリ１６０５は、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、磁気ディスク記録媒体、光学的記憶媒体、ＲＡＭ内のフラッシュメモリデバイス、プロセッサとともに含められたオンボードメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ等として実施されるかもしれず、それらの組み合わせも含まれる。
【００４４】
データ１６０７及びインストラクション１６０９は、メモリ１６０５内に記憶されるかもしれない。インストラクション１６０９は、ここで開示された方法をインプリメントするプロセッサ１６０３によって実行されることが可能であるかもしれない。インストラクション１６０９を実行することは、メモリ１６０５に記憶されたデータ１６０７の使用を含むかもしれない。プロセッサ１６０３がインストラクション１６０９を実行すると、インストラクション１６０９の種々の部分がプロセッサ１６０３上にロードされるかもしれず、種々のデータ１６０７がプロセッサ１６０３上にロードされるかもしれない。
【００４５】
無線デバイス１６０１は、送信機１６１１及び受信機１６１３を含んでいるかもしれず、無線デバイス１６０１への信号の送信及び無線デバイス１６０１からの信号の受信を許容する。送信機１６１１及び受信機１６１３は、集合的にトランシーバ１６１５と呼ばれるかもしれない。アンテナ１６１７は、トランシーバ１６１５に電気的に結合されているかもしれない。無線デバイス１６０１は、複数の送信機、複数の受信機、複数のトランシーバ、及び／又は複数のアンテナ（図示せず）を含んでいるかもしれない。
【００４６】
無線デバイス１６０１の種々のコンポーネントは、１以上のバスによって互いに結合されているかもしれず、それらは、電力バス、コントロール信号バス、ステータス信号バス、データバス等を含むかもしれない。明確化のため、種々のバスは、バスシステム１６１９として図１６では示されている。
【００４７】
“決定する（determining）”なる語句は、広範なアクションを含み、したがって、“決定する（determining）”は、計算する（calculating）、計算する（computing）、処理する（processing）、引き出す（deriving）、調査する（investigating）、ルックアップする（looking up）（例えば、テーブル、データベース或いは他のデータ構造をルックアップする）、確かめる（ascertaining）等を含むことができる。また、“決定する（determining）”は、受け取る（receiving）（例えば、インフォメーションを受け取る）、アクセスする（accessing）（例えば、メモリ内のデータをアクセスする）等を含むことができる。また、“決定する（determining）”は、解決する（resolving）、選択する（selecting）、選ぶ（choosing）、確立する（establishing）等を含むことができる。
【００４８】
“基づく（based on）”なる句は、特に断らない限り、“のみに基づく（based only on）”を意味しない。言い換えると、“基づく（based on）”なる句は、“のみに基づく（based only on）”及び“少なくとも基づく（based at least on）”の両方を示している。
【００４９】
“プロセッサ”なる語句は、汎用目的プロセッサ、セントラルプロセッシングユニット（ＣＰＵ）、マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、コントローラ、マイクロコントローラ、ステートマシン、等を含むように、広く解釈されるべきである。ある環境下において、“プロセッサ”は、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、等を指すかもしれない。“プロセッサ”なる語句は、例えば、ＤＳＰ及びマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに結合された１以上のマイクロプロセッサ、或いは任意の他のそのような構成といった、プロセッシングデバイスの組み合わせを指すかもしれない。
【００５０】
“メモリ”なる語句は、電子的なインフォメーションを記憶することが可能な任意の電子的なコンポーネントを含むように、広く解釈されるべきである。メモリなる語句は、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、プログラマブルリードオンリメモリ（ＰＲＯＭ）、イレーザブルプログラマブルリードオンリメモリ（ＥＰＲＯＭ）、エレクトリカリイレーザブルＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、磁気的或いは光学的データストレージ、レジスタといった、種々のタイプのプロセッサ読み取り可能な媒体を指すかもしれない。メモリは、プロセッサがメモリからデータを読み取り及び／又はメモリにデータを書き込むことができれば、プロセッサに対して電子的なコミュニケーションがとれると言われる。プロセッサと一体であるメモリは、プロセッサに対して電子的なコミュニケーションがとれる。
【００５１】
“インストラクション”及び“コード”なる語句は、任意のタイプのコンピュータ読み取り可能なステートメントを含むように、広く解釈されるべきである。例えば、“インストラクション”及び“コード”なる語句は、１以上のプログラム、ルーチン、サブルーチン、ファンクション、プロシージャ、等を指すかもしれない。“インストラクション”及び“コード”は、単一のコンピュータ読み取り可能なステートメント或いは多くのコンピュータ読み取り可能なステートメントを備えるかもしれない。
【００５２】
ここで説明された機能は、コンピュータ読み取り可能な媒体上の１以上のインストラクションとして記憶されるかもしれない。“コンピュータ読み取り可能な媒体”或いは“コンピュータプログラム製品”なる語句は、コンピュータによってアクセスされることのできる任意の利用可能な媒体を指す。限定ではなく例として、コンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、或いは他の光学的ディスクストレージ、磁気的ディスクストレージ、或いは他の磁気ストレージデバイス、或いはインストラクション又はデータ構造の形態で所望のプログラムコードを持ち運び或いは記憶するために用いられることができ且つコンピュータによってサクセスされることのできる任意の他の媒体を含むかもしれない。ここで用いられるようなディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学的ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク及びブルーレイ（登録商標）ディスクを含み、ディスク（disk）は通常データを磁気的に再生し、ディスク（disc）はレーザーによってデータを光学的に再生する。
【００５３】
ソフトウェア或いはインストラクションは、伝達媒体を介して伝達されるかもしれない。例えば、ソフトウェアが、ウェブサイト、サーバー、或いは同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、或いは赤外線、無線及びマイクロ波のような無線技術を用いた他のリモートソースから伝達されるとすると、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、或いは赤外線、無線及びマイクロ波のような無線技術は、伝達媒体の定義に含まれる。
【００５４】
ここで開示された方法は、説明された方法を実現するための１以上のステップ或いはアクションを備える。方法のステップ及び／又はアクションは、クレームの範囲から逸脱することなく、互いに交換されるかもしれない。言い換えると、ステップ又はアクションの特定の順序が説明された方法の適切な動作に要求される限り、特定のステップ及び／又はアクションの順序及び／又は使用は、クレームの範囲から逸脱することなくモディファイされるかもしれない。
【００５５】
さらに、図１４及び１５で示されたような、ここで説明された方法及びテクニックを実行するためのモジュール及び／又は他の適切な手段は、デバイスによってダウンロードされる及び／又は得られることができる。例えば、デバイスは、ここで説明された方法を実行する手段の移送を容易にするサーバーに結合されるかもしれない。或いは、ここで説明された種々の方法は、デバイスがストレージ手段をデバイスに結合或いは供給させる種々の方法を得るかもしれないように、ストレージ手段（例えば、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、コンパクトディスク（ＣＤ）或いはフロッピー（登録商標）ディスクのような物理的ストレージ媒体、等）を介して供給されるかもしれない。さらに、ここで説明された方法及びテクニックをデバイスに供給するための他の適した技術が利用できる。
【００５６】
クレームが、上述された正確な構成及びコンポーネントに限定されないことを理解すべきである。種々の変更、変形及びバリエーションが、クレームの範囲から逸脱することなしに、ここで説明されたシステム、方法及び装置のアレンジメント、動作及び詳細においてなされるかもしれない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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