(57)【要約】その中にゲッタリング剤を有する電荷蓄積構造を含むメモリセルは、不揮発メモリデバイスのために有用である可能性がある。電荷蓄積構造の電荷蓄積材料から酸素のゲッタリングを提供することにより、電荷蓄積材料の有害な酸化の軽減を促進することができる。【選択図】図４Ｂ
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【特許請求の範囲】
【請求項１】
半導体上の第１の誘電体と、
前記第１の誘電体上の電荷蓄積構造と、
前記電荷蓄積構造上の第２の誘電体と、
前記第２の誘電体上の制御ゲートと、
前記第１の誘電体に略隣接する前記半導体内のソース／ドレイン領域と、を備え、
前記電荷蓄積構造は、電荷蓄積材料およびゲッタリング剤を含む、メモリセル。
【請求項２】
前記電荷蓄積材料は、ケイ素含有材料である、請求項１に記載のメモリセル。
【請求項３】
前記ケイ素含有材料は、アモルファスシリコン、単結晶シリコン、および多結晶シリコンからなる群から選択される、請求項２に記載のメモリセル。
【請求項４】
前記ゲッタリング剤は、複数のゲッタリング剤を含む、請求項１に記載のメモリセル。
【請求項５】
前記ゲッタリング剤は、酸素ゲッタリング剤を含む、請求項１に記載のメモリセル。
【請求項６】
前記ゲッタリング剤は、前記電荷蓄積材料上で未反応の酸素と優先的に反応すること、酸化した電荷蓄積材料から反応した酸素を取り出すこと、酸化した電荷蓄積材料とさらに反応して導電性である化合物を生成すること、および酸化した電荷蓄積材料とさらに反応して前記酸化した電荷蓄積材料よりも高いｋ値を有する誘電性化合物を生成することからなる群から選択される、前記電荷蓄積材料によって経験されるプロセス条件下で、少なくとも１つの基準を満たす要素または化合物を含む、請求項１に記載のメモリセル。
【請求項７】
前記ゲッタリング剤は、金属を含む、請求項１に記載のメモリセル。
【請求項８】
前記金属は、ジルコニウム、ベリリウム、およびマグネシウムからなる群から選択される、請求項７に記載のメモリセル。
【請求項９】
前記金属は、ジルコニウム、ベリリウム、マグネシウム、カルシウム、ストロンチウム、スカンジウム、イットリウム、希土類金属、ランタン、トリウム、ウラン、ハフニウム、およびアルミニウムからなる群から選択される、請求項７に記載のメモリセル。
【請求項１０】
前記金属は、ジルコニウム、ベリリウム、マグネシウム、カルシウム、ストロンチウム、スカンジウム、イットリウム、希土類金属、ランタン、トリウム、ウラン、ハフニウム、アルミニウム、およびチタンからなる群から選択される、請求項７に記載のメモリセル。
【請求項１１】
前記ゲッタリング剤は、前記金属のシリサイドを含む、請求項７に記載のメモリセル。
【請求項１２】
前記金属の濃度は、前記電荷蓄積材料の少なくとも一部における化学量論量よりも高い、請求項１に記載のメモリセル。
【請求項１３】
前記ゲッタリング剤の少なくとも一部が、前記電荷蓄積材料に組み込まれる、請求項１に記載のメモリセル。
【請求項１４】
前記ゲッタリング剤は、前記電荷蓄積材料の一部のみに組み込まれる、請求項１３に記載のメモリセル。
【請求項１５】
前記ゲッタリング剤は、前記電荷蓄積材料上にあり、前記電荷蓄積材料を前記第２の誘電体から分離する、請求項１に記載のメモリセル。
【請求項１６】
前記ゲッタリング剤の濃度は、前記第１の誘電体により近い前記ゲッタリング剤の濃度よりも、前記第２の誘電体のより近くでより高い、請求項１に記載のメモリセル。
【請求項１７】
前記電荷蓄積材料は、前記第１の誘電体により近い部分には前記ゲッタリング剤を含まない、請求項１に記載のメモリセル。
【請求項１８】
前記電荷蓄積構造は、ケイ素含有材料および金属を含む、請求項１に記載のメモリセル。
【請求項１９】
前記電荷蓄積構造は、ケイ素含有材料および１つ以上の金属を含む、請求項１８に記載のメモリセル。
【請求項２０】
前記１つ以上の金属の濃度は、１Ｅ１９／ｃｍ３以上である、請求項１９に記載のメモリセル。
【請求項２１】
前記濃度は、５０原子百分率より高い、請求項２０に記載のメモリセル。
【請求項２２】
前記濃度は、化学量論量よりも高い、請求項２０に記載のメモリセル。
【請求項２３】
前記電荷蓄積構造は、ポリシリコンおよび金属シリサイドを含む、請求項１に記載のメモリセル。
【請求項２４】
前記電荷蓄積構造は、その中に組み込まれる元素金属をさらに含む、請求項２３に記載のメモリセル。
【請求項２５】
前記金属シリサイドの少なくとも一部が、前記ポリシリコンに組み込まれる、請求項２３に記載のメモリセル。
【請求項２６】
前記金属シリサイドは、前記ポリシリコンを前記第２の誘電体から分離する、請求項２３に記載のメモリセル。
【請求項２７】
前記電荷蓄積構造は、ケイ素含有材料と、金属酸化ケイ素、金属シリサイド、金属酸化物、および金属からなる群から選択される少なくとも１つの構成要素とから本質的になる、請求項１に記載のメモリセル。
【請求項２８】
前記少なくとも１つの構成要素は、前記ケイ素含有材料を前記第２の誘電体から分離する、請求項２７に記載のメモリセル。
【請求項２９】
前記少なくとも１つの構成要素の少なくとも一部が、前記ケイ素含有材料に組み込まれる、請求項２７に記載のメモリセル。
【請求項３０】
前記電荷蓄積構造は、金属酸化ケイ素と、金属シリサイド、金属酸化物、および金属からなる群から選択される少なくとも１つの構成要素とから本質的になる、請求項１に記載のメモリセル。
【請求項３１】
前記電荷蓄積構造は、金属シリサイドと、金属酸化ケイ素、金属酸化物、および金属からなる群から選択される少なくとも１つの構成要素とから本質的になる、請求項１に記載のメモリセル。
【請求項３２】
半導体上に第１の誘電体を形成することと、
前記第１の誘電体上に電荷蓄積構造を形成することと、
前記電荷蓄積構造上に第２の誘電体を形成することと、
前記第２の誘電体上に制御ゲートを形成することと、
前記第１の誘電体に略隣接する前記半導体内にソース／ドレイン領域を形成することと、を含み、
前記電荷蓄積構造を形成することは、
電荷蓄積材料を形成することと、
前記電荷蓄積構造にゲッタリング剤を組み込むことと、を含む、メモリセルを形成す
る方法。
【請求項３３】
前記電荷蓄積構造にゲッタリング剤を組み込むことは、イオン注入蒸着、スパッタリング蒸着、プラズマ蒸着、および化学蒸着からなる群から選択されるプロセスを用いて前記ゲッタリング剤を組み込むことを含む、請求項３２に記載の方法。
【請求項３４】
前記ゲッタリング剤は、酸素ゲッタリング剤を含む、請求項３２に記載の方法。
【請求項３５】
前記ゲッタリング剤は、化学量論量よりも多く組み込まれる、請求項３２に記載の方法。
【請求項３６】
電荷蓄積構造を形成することは、半導性および導電性からなる群から選択される導電性を有する電荷蓄積構造を形成することを含む、請求項３２に記載の方法。
【請求項３７】
前記電荷蓄積構造にゲッタリング剤を組み込むことは、前記電荷蓄積材料に前記ゲッタリング剤を組み込むことを含む、請求項３２に記載の方法。
【請求項３８】
前記電荷蓄積構造に前記ゲッタリング剤を組み込むことは、前記電荷蓄積材料の一部のみに前記ゲッタリング剤を組み込むことを含む、請求項３７に記載の方法。
【請求項３９】
前記電荷蓄積構造にゲッタリング剤を組み込むことは、前記電荷蓄積材料上に前記ゲッタリング剤を形成することを含む、請求項３２に記載の方法。
【請求項４０】
電荷蓄積材料を形成することは、前記第１の誘電体上にケイ素含有材料を形成することを含み、
前記電荷蓄積構造にゲッタリング剤を組み込むことは、前記ケイ素含有材料に金属を組み込み、前記金属の少なくとも一部を前記ケイ素含有材料と反応させるようにアニーリングし、それによって前記電荷蓄積構造を画定することを含む、ことをさらに含む、請求項３２に記載の方法。
【請求項４１】
前記ケイ素含有材料に金属を組み込むことは、前記金属の前記少なくとも一部を前記ケイ素含有材料と反応させるようにアニーリングした後に未反応の金属が前記電荷蓄積構造中に残るように、十分な量の前記金属を組み込むことを含む、請求項４０に記載の方法。
【請求項４２】
前記金属の少なくとも一部を前記ケイ素含有材料と反応させるようにアニーリングすることは、金属酸化ケイ素、金属シリサイド、および金属酸化物からなる群から選択される少なくとも１つの化合物を形成することを含む、請求項４０に記載の方法。
【請求項４３】
前記ケイ素含有材料は、酸化ケイ素を含み、前記酸化ケイ素の少なくとも一部を、金属酸化ケイ素、またはシリコン、および金属酸化物に変換するために、前記金属の前記少なくとも一部を前記ケイ素含有材料と反応させることをさらに含む、請求項４０に記載の方法。
【請求項４４】
前記ケイ素含有材料は、酸化ケイ素を含み、前記酸化ケイ素の少なくとも一部を、導電性であるかまたは二酸化ケイ素の誘電率よりも高い誘電率を有するかのいずれかである化合物に変換するために、前記金属の前記少なくとも一部を前記ケイ素含有材料と反応させることをさらに含む、請求項４０に記載の方法。
【請求項４５】
前記ケイ素含有材料上で、酸素と前記金属の少なくともさらなる部分を優先的に反応させることをさらに含む、請求項４０に記載の方法。
【請求項４６】
電荷蓄積材料を形成することは、前記第１の誘電体上で電荷蓄積材料のインスタンスを形成することを含み、
前記電荷蓄積構造にゲッタリング剤を組み込むことは、金属のインスタンスを形成し（前記金属のインスタンスは前記電荷蓄積材料のインスタンス上に形成される）、前記電荷蓄積材料のインスタンスを前記金属のインスタンスの少なくとも一部と反応させ、それによって電荷蓄積構造を画定することと、を含む、ことをさらに含む、請求項３２に記載の方法。
【請求項４７】
前記電荷蓄積材料のインスタンスを前記金属のインスタンスの前記少なくとも一部と反応させることは、前記第２の誘電体を形成する間または後に行われる、請求項４６に記載の方法。
【請求項４８】
前記第１の誘電体上に電荷蓄積材料のインスタンスを形成することは、前記第１の誘電体上に電荷蓄積材料の１つ以上のインスタンスを形成することを含み、金属のインスタンスを形成することは、金属の１つ以上のインスタンスを形成することを含み、金属の各インスタンスは、前記電荷蓄積材料の１つ以上のインスタンスのうちの１つの上に形成される、請求項４６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体メモリに関し、具体的には、１つ以上の実施形態において、本開示は、不揮発メモリデバイスのためのメモリセルであって、ゲッタリング剤が組み込まれた電荷蓄積構造を含むメモリセルに関する。
【背景技術】
【０００２】
メモリデバイスは、典型的には、コンピュータまたは他の電子デバイス内の内部に、半導体、集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、読み込み専用メモリ（ＲＯＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、同期型動的ランダムアクセスメモリ（ＳＤＲＡＭ）、およびフラッシュメモリを含む多くの異なる種類のメモリが存在する。
【０００３】
フラッシュメモリデバイスは、幅広い電子的用途のために、よく使われる不揮発メモリソースへと開発されてきた。フラッシュメモリデバイスは、典型的には、高いメモリ密度、高い信頼性、および低電力消費を実現する１トランジスタメモリセルを使用する。電荷蓄積構造（例えば、フローティングゲートまたは電荷トラップ）のプログラミング（「書き込み」と称されることのある）または他の物理的現象（例えば、相変化または分極）による、セルの閾値電圧の変化は、各セルのデータ値を決定する。フラッシュメモリの通常の利用先には、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、携帯電話、およびリムーバブルメモリモジュールを含む。
【０００４】
ＮＡＮＤフラッシュメモリデバイスは、基本的なメモリセル構成が配置される、論理的形態のための、その様に呼ばれ、通常の種類のフラッシュメモリデバイスである。典型的には、ＮＡＮＤフラッシュメモリデバイスのためのメモリセルのアレイは、アレイの行の各メモリセルの制御ゲートが互いに接続され、ワード線等のアクセス線を形成するように配置される。アレイの行は、直列に接続されたメモリセルのストリング（しばしばＮＡＮＤストリングと称される）、一対の選択線間のソース‐ドレイン、ソース選択線、およびドレイン選択線を含む。「列」は、ローカルビット線等のローカルデータ線に共通に結合される一群のメモリセルを意味する。これは、いずれか特定の配向または直線関係を必要とせず、代わりに、メモリセルとデータ線との間の論理的関係を意味する。ソース選択線は、ＮＡＮＤストリングとソース選択線との間の各交差点にソース選択ゲートを含み、ドレイン選択線は、ＮＡＮＤストリングとドレイン選択線との間の各交差点にドレイン選択ゲートを含む。各ソース選択ゲートはソース線に接続され、各ドレイン選択ゲートは、列ビット線等のデータ線に接続される。
【０００５】
メモリ密度が増加するにつれて、データ保持、プログラム飽和、およびトラップアップに関する問題が悪化する傾向にある。例えば、ポリシリコン（多結晶シリコンと称されることもある）電荷蓄積構造が何年間も一般的に使用されてきたが、それらの厚さが薄くなり過ぎるため、例えば、約６０Å（６ｎｍ）以下になるため、それらは実用的ではなくなる傾向にある。上述の理由から、また当業者が本明細書を読んで理解すると明らかになるであろう後に記載する他の理由から、当該技術分野には、代替となるメモリの電荷蓄積構造の必要性が存在する。
【図面の簡単な説明】
【０００６】
【図１】本開示の一実施形態に従って、電子システムの一部としてプロセッサに結合されたメモリデバイスの簡略化ブロック図である。
【図２】図１のメモリデバイス内に見られる可能性のある、例示的なＮＡＮＤメモリアレイの一部の略図である。
【図３Ａ】本開示の一実施形態に従う種々の製造段階におけるメモリアレイの一部を示す。
【図３Ｂ】本開示の一実施形態に従う種々の製造段階におけるメモリアレイの一部を示す。
【図３Ｃ】本開示の一実施形態に従う種々の製造段階におけるメモリアレイの一部を示す。
【図３Ｄ】本開示の一実施形態に従う種々の製造段階におけるメモリアレイの一部を示す。
【図３Ｅ】本開示の一実施形態に従う種々の製造段階におけるメモリアレイの一部を示す。
【図４Ａ】本開示の一実施形態に従う電荷蓄積構造の種々の製造段階におけるメモリセルの一部を示す。
【図４Ｂ】本開示の一実施形態に従う電荷蓄積構造の種々の製造段階におけるメモリセルの一部を示す。
【図５Ａ】本開示の一実施形態に従う電荷蓄積材料にわたる金属の濃度を概念的に示す。
【図５Ｂ】本開示の一実施形態に従う電荷蓄積材料にわたる金属の濃度を概念的に示す。
【図６Ａ】本開示の一実施形態に従う電荷蓄積構造の種々の製造段階におけるメモリセルの一部を示す。
【図６Ｂ】本開示の一実施形態に従う電荷蓄積構造の種々の製造段階におけるメモリセルの一部を示す。
【図７Ａ】本開示の一実施形態に従う電荷蓄積構造の種々の製造段階におけるメモリセルの一部を示す。
【図７Ｂ】本開示の一実施形態に従う電荷蓄積構造の種々の製造段階におけるメモリセルの一部を示す。
【発明を実施するための形態】
【０００７】
以下の詳細な説明において、その一部を形成する添付の図面が参照され、ある実施形態が例示として示される。図面において、いくつかの図を通して、同様の数字は実質的に同様の構成要素を表す。他の実施形態が用いられてもよく、また、本開示の範囲から逸脱することなく、構造的、論理的、および電気的な変更が行われてもよい。半導体という用語は、例えば、材料の層、ウエハ、または基板を意味することができ、任意の基本となる半導体構造を含む。「半導体」は、サファイア上シリコン（ＳＯＳ）技術、絶縁体上シリコン（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープおよび非ドープ半導体、基本となる半導体構造によって支持されたケイ素のエピタキシャル層、ならびに当業者に周知である他の半導体構造を含むことを理解されたい。さらには、以下の説明において半導体に言及がなされる場合、基本となる半導体構造における領域／分岐点を形成するために以前のプロセスステップが用いられていてもよい。以下の詳細な説明は、したがって、限定的な意味に解釈されるべきではない。
【０００８】
従来のフローティングゲートＮＡＮＤフラッシュ構造は、その周囲を囲む制御ゲートを有することができる厚いポリシリコン（多結晶シリコンと称されることもある）フローティングゲートを使用することが多く、ポリシリコン上の二酸化ケイ素ゲート間誘電体を用いてプログラムおよび削除を行うことができる。しかしながら、ポリシリコンフローティングゲートの周囲をゲート間誘電体および制御ゲートで囲むための十分な余地がない可能性があるため、この形状は、間もなく、より小さなデバイス内で持続するためには実用的でなくなる可能性がある。この同じ材料のスタックをより平面な形状において使用することは、一般的に満足の行くものではなく、プログラムに失敗する可能性さえもある。この問題に対処するために、高ｋ誘電体を使用するゲート間誘電体が必要な場合もある。これらの高ｋ誘電体は主として酸化物であり、これらの酸化物をポリシリコン上に蒸着することによってポリシリコンを酸化させる可能性があり、電荷蓄積構造として機能するその能力を低下させる。
【０００９】
種々の実施形態は、第１の誘電体、例えばトンネル誘電体と、第２の誘電体、例えばゲート間誘電体との間に電荷蓄積構造を有するメモリセルと、そのようなメモリセルを含むメモリデバイスおよびシステムとを含む。この種類のメモリセルは、しばしばフローティングゲートメモリセルまたは電荷トラップメモリセルと称される。種々の実施形態の電荷蓄積構造は、電荷蓄積材料およびゲッタリング剤を含む。本明細書で使用される場合、ゲッタリング剤とは、未反応の酸素の場合、その電荷蓄積材料によって経験されるプロセス条件下において、電荷蓄積材料上でその酸素と優先的に反応することが予想される要素もしくは化合物であるか、あるいは、酸化した電荷蓄積材料の場合、酸化した電荷蓄積材料から反応した酸素を取り出すこと、または、酸化した電荷蓄積材料とさらに反応し、誘電性である化合物もしくは酸化した電荷蓄積材料よりも高いｋ値を有する誘電性化合物である化合物のいずれかを生成することが予想される要素もしくは化合物である。いくつかのゲッタリング剤は、これらの基準のうちの１つのみを満たすことができ、他のゲッタリング剤は、これらの基準のうちの１つ以上を満たすことができる。そのようなメモリセルは、不揮発メモリデバイスにおいて有用である。
【００１０】
種々の実施形態は、電荷蓄積構造の電荷蓄積材料の酸化リスクを軽減するためにゲッタリング剤を使用する。例えば、ケイ素含有電荷蓄積材料の金属ドーピングおよびケイ素化が、そのようなゲッタリング剤、例えば金属シリサイドを提供する。１つ以上の実施形態では、電荷蓄積材料に組み込まれた金属がＳｉＯ２と熱力学的に反応し、ＭＳｉＯｘ（Ｍ＝金属）またはＭＯｘ＋Ｓｉのいずれかを形成する。例えば、ケイ素から酸素をゲッタリングするために使用される要素は、それらの反応生成物がＳｉＯ２よりも低いギブス自由エネルギーを有するためにそれを行うことができ、例えば、しばしば９００℃を超える、ゲートスタックのアニーリングの間に印加される高温により、これらの反応が起こるのを防止する速度障壁を克服することができる。理論的に機能することが分かっている金属の例は、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）、およびマグネシウム（Ｍｇ）である。機能することが予想されるさらなる金属は、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、希土類金属（例えばランタン（Ｌａ））、トリウム（Ｔｈ）、ウラン（Ｕ）、ハフニウム（Ｈｆ）、およびアルミニウム（Ａｌ）である。これらの理論上機能的な金属以外にも、チタン（Ｔｉ）等の他の金属がケイ素から熱力学的に酸素を除去するという実験的証拠が文献に見られる。
【００１１】
薄いポリシリコンフローティングゲートにドープされたそのような金属は、ポリシリコンに暴露された酸素のための原位置ゲッターとして作用することにより、薄いポリシリコンフローティングゲートと他の酸化物に基づく材料との一体化を可能にすることができる。酸素がポリシリコンに到達すると、ドーピング金属に優先的に結合することができるか、または酸素がケイ素と反応してＳｉＯ２を形成する場合、後に、一体化および高温アニーリングの間に、金属要素がＳｉＯ２部位に拡散し、Ｓｉから酸素を取り出してＭＯｘ（金属酸化物）もしくはＭＳｉＯｘ（金属酸化ケイ素）を形成することができるかのいずれかである。
【００１２】
酸素を金属に結合させることによって複数の利益が生じる。ポリシリコンフローティングゲートの例の続きとして、１つの利益は、それが電荷蓄積構造として機能するために十分なケイ素が存在することを確実にするのに役立つということである。過剰なケイ素が酸化されると、ケイ素は、もはやフローティングゲートとして効率的に機能しなくなる可能性がある。２つめの懸念は、ＳｉＯ２が、ゲートスタックに著しい等価換算膜厚（ＥＯＴ）を加える可能性のある低ｋ誘電体であるということである。これらのゲートスタックに利用可能な電圧が大幅に限定される可能性があり、この追加のＥＯＴ量によって、電荷蓄積構造をプログラムおよび削除するためにさらなる電圧の量が必要となる可能性があり、これらのデバイスがメモリ製品として不適切になる可能性がある。記載される金属の多くは、誘電率の高い酸化物を有しており、例えば、ＨｆＯ２はｋ＝２０を有し、ＴｉＯ２はｋ＝８０を有する。ｋ＝３．９である場合、ＳｉＯ２から高ｋ酸化物に酸素を変換することによってスタックのＥＯＴが減少される。
【００１３】
ポリシリコンフローティングゲートの金属ドーピングまたはケイ素化のもう１つの利益は、そのような薄いポリシリコン材料をドーピングすることは極めて難易度が高い場合があり得るということである。さらに、たとえそのような薄いポリシリコン材料がドープされたとしても、熱サイクルの間にドーパント種が拡散する可能性がある。本明細書に記載される金属は、通常、容易に拡散せず、適切なプログラムおよび削除機能のために電荷蓄積構造において十分な数の電子が利用可能であることを確実にするためになおも利用可能であってもよい。
【００１４】
従来のストラテジーは、電荷蓄積材料が酸化剤に暴露されるのを防止するために障壁層に依存していたのに対し、種々の実施形態は、本質的に酸素を除去する構成要素である電荷蓄積材料の中または上に組み込まれる。そのような従来の解決法に伴う問題は、典型的なゲートスタックの層がある程度酸化し、そのような層は、通常、ある程度は酸素に透過性であり、最終的には、ゲートスタック内の利用可能な酸素によって電荷蓄積材料が酸化されるリスクを高め、よってセルスタックのＥＯＴが悪化し、電荷蓄積材料自体の電気特性が悪化するということである。酸素が電荷蓄積材料に到達するという高い必然性を容認することによって、また、酸素と反応し、ケイ素含有電荷蓄積材料から望ましくない酸化生成物、例えば、ＳｉＯ２を原位置で除去または阻止する要素を電荷蓄積材料に組み込むことによって、従来の解決法に優る改善を促進することができる。
【００１５】
図１は、本開示の一実施形態に従って、電子システムの一部としてプロセッサ１３０と通信する（例えば、そこに結合された）、集積回路デバイスの一例としてのメモリデバイス１００の簡略化ブロック図である。電子システムのいくつかの例として、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム、電気器具、自動車、無線デバイス、携帯電話等が挙げられる。プロセッサ１３０は、例えば、メモリデバイス１００の制御およびアクセスにおいて使用するためのメモリコントローラまたは他の外部プロセッサであってもよい。
【００１６】
メモリデバイス１００は、行および列として論理的に配置されるメモリセル１０４のアレイを含む。メモリセル１０４のアレイのうちの少なくとも１つのメモリセルは、本開示の一実施形態に従う電荷蓄積構造を含む。種々の実施形態は、主としてＮＡＮＤメモリアレイを参照して説明されるが、種々の実施形態は、メモリアレイ１０４のあるアーキテクチャに限定されない。本発明の実施形態に好適な他のアレイアーキテクチャのいくつかの例として、ＮＯＲ例、ＡＮＤアレイ、または他のアレイが挙げられる。
【００１７】
行デコード回路１０８および列デコード回路１１０は、アドレス信号をデコードするために提供される。アドレス信号は、メモリアレイ１０４にアクセスするために受信およびデコードされる。メモリデバイス１００はまた、メモリデバイス１００へのコマンド、アドレス、およびデータの入力、ならびにメモリデバイス１００からのデータおよび状態情報の出力を管理するための入力／出力（Ｉ／Ｏ）制御回路１１２を含む。アドレスレジスタ１１４は、デコーディングの前にアドレス信号をラッチするために、Ｉ／Ｏ制御回路１１２と行デコード回路１０８および列デコード回路１１０との間に結合される。コマンドレジスタ１２４は、受信コマンドをラッチするためにＩ／Ｏ制御回路１１２と制御論理１１６との間に結合される。制御論理１１６は、コマンドに応じてメモリアレイ１０４へのアクセスを制御し、外部プロセッサ１３０のための状態情報を生成する。制御論理１１６は、アドレスに応じて行デコード回路１０８および列デコード回路１１０を制御するために、行デコード回路１０８および列デコード回路１１０に結合される。
【００１８】
制御論理１１６はまた、キャッシュレジスタ１１８にも結合される。キャッシュレジスタ１１８は、メモリアレイ１０４が他のデータをそれぞれ書き込むかまたは読み出すのに忙しい間、一時的にデータを格納するために、制御論理１１６によって指示される通りに、受信または送信されるかのいずれかであるデータをラッチする。書き込み動作の間、メモリアレイ１０４への転送のためにキャッシュレジスタ１１８からデータレジスタ１２０にデータが渡され、次いで、Ｉ／Ｏ制御回路１１２からキャッシュレジスタ１１８内に新しいデータがラッチされる。読み出し動作の間、外部プロセッサ１３０への出力のためにキャッシュレジスタ１１８からＩ／Ｏ制御回路１１２にデータが渡され、次いで、データレジスタ１２０からキャッシュレジスタ１１８に新しいデータが渡される。状態レジスタ１２２は、プロセッサ１３０への出力のための状態情報をラッチするためにＩ／Ｏ制御回路１１２と制御論理１１６との間に結合される。
【００１９】
メモリデバイス１００は、制御リンク１３２を通して、プロセッサ１３０からの制御シグナルを制御論理１１６で受信する。制御信号は、チップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、および書き込みイネーブルＷＥ＃を含んでもよい。メモリデバイス１００は、多重化入力／出力（Ｉ／Ｏ）バス１３４を通してプロセッサ１３０からコマンド信号（コマンドを表す）、アドレス信号（アドレスを表す）、およびデータシグナル（データを表す）を受信し、Ｉ／Ｏバス１３４を通してプロセッサ１３０にデータを出力する。
【００２０】
具体的には、コマンドは、Ｉ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を通してＩ／Ｏ制御回路１１２で受信され、コマンドレジスタ１２４内に書き込まれる。アドレスは、バス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を通してＩ／Ｏ制御回路１１２で受信され、アドレスレジスタ１１４内に書き込まれる。データは、８ビットデバイスの場合は入力／出力（Ｉ／Ｏ）ピン［７：０］、または１６ビットデバイスの場合は入力／出力（Ｉ／Ｏ）ピン［１５：０］を介してＩ／Ｏ制御回路１１２で受信され、キャッシュレジスタ１１８内に書き込まれる。続いて、データは、メモリアレイ１０４のプログラミングのためにデータレジスタ１２０内に書き込まれる。別の実施形態では、キャッシュレジスタ１１８が省略されてもよく、データはデータレジスタ１２０内に直接書き込まれる。データはまた、８ビットデバイスの場合は入力／出力（Ｉ／Ｏ）ピン［７：０］、１６ビットデバイスの場合は入力／出力（Ｉ／Ｏ）ピン［１５：０］を通して出力される。
【００２１】
当業者は、さらなる回路および信号が提供されてもよく、図１のメモリデバイスは簡略化されていることを理解するであろう。図１を参照して説明される種々のブロック構成要素の機能は、集積回路デバイスの構成要素または構成要素の部分を区別するために必ずしも隔離されなくてもよいことを理解されたい。例えば、集積回路デバイスの単一の構成要素または構成要素の部分は、図１の１つより多くのブロック構成要素の機能を行うように適合することができる。代替として、集積回路デバイスの１つ以上の構成要素または構成要素の部分は、図１の単一のブロック構成要素の機能を行うように組み合わせることができる。
【００２２】
さらに、あるＩ／Ｏピンが種々の信号の受信および出力のための一般的な慣例に従って記載されているが、種々の実施形態においてＩ／Ｏピンの他の組み合わせまたは数が用いられてもよいことに留意されたい。
【００２３】
図２は、例えば、メモリアレイ１０４の一部としての、ＮＡＮＤメモリアレイ２００の略図である。メモリアレイ２００は、半導体内に形成される共通の導電的にドープされた領域（例えば、共通のｐウェル）内に形成されてもよい。
【００２４】
図２に示すように、メモリアレイ２００は、通常、ワード線と称されるアクセス線（共通に結合された制御ゲート２０２１〜２０２Ｎを含んでもよい）と、ビット線２０４１〜２０４Ｍ等の交差するデータ線とを含む。デジタル環境においてアドレス指定し易いように、ワード線２０２の数およびビット線２０４の数は、それぞれ、通常、何らかの２のべき乗である。
【００２５】
メモリアレイ２００は、ＮＡＮＤストリング２０６１〜２０６Ｍを含む。各ＮＡＮＤストリングは、それぞれ、ワード線２０２とビット線２０４の交差点に位置するトランジスタ２０８１〜２０８Ｎを含む。図２においてフローティングゲートトランジスタとして示されるトランジスタ２０８は、データを格納するための非揮発メモリセルを表す。少なくとも１つのトランジスタ２０８は、本開示の一実施形態に従う電荷蓄積構造を有するゲートスタックを有する。各ＮＡＮＤストリング２０６のフローティングゲートトランジスタ２０８は、１つ以上のソース選択ゲート２１０、例えば電界効果トランジスタ（ＦＥＴ）と、１つ以上のドレイン選択ゲート２１２、例えばＦＥＴとの間でソース‐ドレインに直列に接続される。各ソース選択ゲート２１０は、ローカルビット線２０４とソース選択線２１４の交差点に位置し、各ドレイン選択ゲート２１２は、ローカルビット線２０４とドレイン選択線２１５の交差点に位置する。
【００２６】
各ソース選択ゲート２１０のソースは、共通のソース線２１６に接続される。各ソース選択ゲート２１０のドレインは、対応するＮＡＮＤストリング２０６の第１のフローティングゲートトランジスタ２０８のソースに接続される。例えば、ソース選択ゲート２１０１のドレインは、対応するＮＡＮＤストリング２０６１のフローティングゲートトランジスタ２０８１のソースに接続される。各ソース選択ゲート２１０の制御ゲートは、ソース選択線２１４に接続される。所与のＮＡＮＤストリング２０６のために複数のソース選択ゲート２１０が用いられる場合、それらは、共通のソース線２１６と、そのＮＡＮＤストリング２０６の第１のフローティングゲートトランジスタ２０８との間で直列に結合される。
【００２７】
各ドレイン選択ゲート２１２のドレインは、ドレイン接触点の対応するＮＡＮＤストリングのためにローカルビット線２０４に接続される。例えば、ドレイン選択ゲート２１２１のドレインは、接触点の対応するＮＡＮＤストリング２０６１のためにローカルビット線２０４１に接続される。各ドレイン選択ゲート２１２のソースは、対応するＮＡＮＤストリング２０６の最後のフローティングゲートトランジスタ２０８のドレインに接続される。例えば、ドレイン選択ゲート２１２１のソースは、対応するＮＡＮＤストリング２０６１のフローティングゲートトランジスタ２０８Ｎのドレインに接続される。所与のＮＡＮＤストリング２０６のために複数のドレイン選択ゲート２１２が用いられる場合、それらは、対応するビット線２０４と、そのＮＡＮＤストリング２０６の最後のフローティングゲートトランジスタ２０８Ｎとの間で直列に結合される。
【００２８】
図２に示すように、フローティングゲートトランジスタ２０８の典型的な構造は、ソース２３０およびドレイン２３２、電荷蓄積構造としてのフローティングゲート２３４、ならびに制御ゲート２３６を含む。フローティングゲートトランジスタ２０８は、ワード線２０２に結合された（例えば、制御ゲートがワード線に共通に結合されてもよい）それらの制御ゲート２３６を有する。フローティングゲートトランジスタ２０８の列は、所与のローカルビット線２０４に結合されたこれらのＮＡＮＤストリング２０６である。フローティングゲートトランジスタ２０８の行は、所与のワード線２０２に共通に結合されたこれらのトランジスタである。
【００２９】
図３Ａ〜３Ｅは、種々の製造段階におけるメモリアレイの一部を示す。図３Ａは、いくつかの処理ステップが行われた後のメモリアレイの一部を示す。一般的に、図３Ａは、非揮発メモリセルの将来的なゲートスタックの一部が形成された半導体３０５を示すことができる。一実施形態では、半導体３０５は、単結晶シリコンである。さらなる実施形態では、半導体３０５は、導電的にドープされた単結晶シリコンである。他の実施形態は、アモルファスシリコン、ポリシリコン、または他の半導体材料を含んでもよい。半導体３０５は、第１の導電型、例えばｐ型の導電性に導電的にドープされてもよい。
【００３０】
図３Ａにさらに示すように、トンネル誘電体３１０、本開示の一実施形態に従う１つ以上のゲッタリング剤を有する電荷蓄積構造３１５、ゲート間誘電体３２０、制御ゲート３２５、および誘電性キャップ３３０が、半導体３０５上に形成されている。これらの要素は、将来的なメモリセルのゲートスタックを形成する。
【００３１】
図３Ａの構造の形成は、半導体３０５の活性領域（例えば、その上にメモリセルが形成される区域）上のトンネル誘電体３１０の形成を含んでもよい。例えば、半導体３０５の活性領域は、半導体ウエハの導電的にドープされたウェルを含んでもよい。トンネル誘電体３１０は、通常、１つ以上の誘電性材料である。トンネル誘電体３１０は、例えば、半導体３０５の熱酸化によって形成されてもよい。代替として、トンネル誘電体３１０は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、または原子層蒸着（ＡＬＤ）等の誘電性材料のブランケット蒸着によって形成されてもよい。トンネル誘電体３１０の例示的な誘電性材料として、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、オキシ窒化ケイ素（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化ハフニウムアルミニウム（ＨｆＡｌＯｘ）、酸化ランタン（ＬａＯｘ）、酸化タンタル（ＴａＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ジルコニウムアルミニウム（ＺｒＡｌＯｘ）等、およびこれらの組み合わせが挙げられる。
【００３２】
次いで、トンネル誘電体３１０上に電荷蓄積構造３１５が形成される。電荷蓄積構造３１５の形成については、図４Ａ〜７Ｂを参照してより詳細に記載する。電荷蓄積構造３１５は、将来的なモリセルのデータ状態を示唆する電荷を格納するために使用することができる。電荷蓄積構造３１５は、半導性から導性の構造である。
【００３３】
次いで、電荷蓄積構造３１５上にゲート間誘電体３２０が形成される。ゲート間誘電体３２０は、通常、１つ以上の誘電性材料である。例えば、ゲート間誘電体３２０は、高ｋ誘電性材料を含む誘電性材料の１つ以上の層を含んでもよい。ゲート間誘電体３２０のための例示的な高ｋ誘電体材料として、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化ハフニウムアルミニウム（ＨｆＡｌＯｘ）、酸化ハフニウムシリコン（ＨｆＳｉＯｘ）、酸化ランタン（ＬａＯｘ）、酸化タンタル（ＴａＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ジルコニウムアルミニウム（ＺｒＡｌＯｘ）、酸化イットリウム（Ｙ２Ｏ３）等が挙げられる。一実施形態では、ゲート間誘電体３２０は、オゾンに基づく酸化ハフニウムシリコンの形成の後に、水に基づく酸化ハフニウムの形成を含む。さらなる実施形態では、ゲート間誘電体３２０は、窒化ケイ素上に高ｋ誘電体材料を含む。
【００３４】
制御ゲート３２５は、ゲート間誘電体３２０上に形成される。一般的に、制御ゲート３２５は、１つ以上の導電材料を含む。一実施形態では、制御ゲート３２５は、導電的にドープされたポリシリコンを含む。別の実施形態では、制御ゲート３２５は、金属含有材料を含む。さらなる実施形態では、制御ゲート３２５は、ポリシリコン上の金属含有材料、例えば、導電的にドープされたポリシリコン上に形成される耐火金属シリサイドを含む。金属ゲートのためのクロム（Ｃｒ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）といった金属、および金属窒化物（例えば、窒化チタン、窒化タンタル、窒化炭素、窒化タングステンを含む）は、通常、耐火金属材料であると見なされる。別の実施形態では、制御ゲート３２５は、複数の金属含有材料、例えば、ゲート間誘電体３２０上の窒化チタン（ＴｉＮ）障壁、障壁上の接着材料としてのチタン（Ｔｉ）、および接着材料上のタングステン（Ｗ）を含む。
【００３５】
後続の処理の間に制御ゲート３２５を保護するための絶縁体および障壁層としての役割を果たすように、誘電性キャップ３３０が制御ゲート３２５上に形成されてもよい。誘電性キャップ３３０は、１つ以上の誘電性材料を含み、例えば、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、およびオキシ窒化ケイ素（ＳｉＯｘＮｙ）としてそのような誘電体を含んでもよい。一実施形態では、誘電性キャップ３３０は、例えば、ＣＶＤ等の方法によって形成される窒化ケイ素である。対向する材料間の拡散を阻止するための障壁材料、または対向する材料間の接着を促進するための接着材料等のゲートスタックを形成するためにさらなる層が用いられてもよいことに留意されたい。
【００３６】
図３Ｂにおいて、誘電性キャップ３３０上にマスク３３５が形成され、パターン化される。一例として、ＵＶ光等の照射源に暴露される誘電性キャップ３３０を覆ってフォトリソグラフィー用レジスト材料を蒸着し、除去のために誘電性キャップ３３０を覆う区域を画定するように現像することができる。
【００３７】
マスク３３５のこのパターン化後、半導体３０５を暴露するために、エッチングまたは他の除去プロセス等によって、誘電性キャップ３３０の暴露された部分および下層部分が図３Ｃにおいて除去される。選択された除去プロセスが下層材料を除去するのに効果的ではない場合、１つより多くの除去プロセスが用いられてもよい。除去に続いて、ワード線のための１つ以上のゲートスタック３３７が画定される。図３Ａ〜３Ｅは、メモリセルのみを示しているが、選択ゲート（図３Ａ〜３Ｅには図示せず）は、同じゲートスタック３３７から形成されてもよい。
【００３８】
図３Ｄにおいて、図３Ｃで暴露された半導体３０５の一部の導電性ドーピング等によって、トンネル誘電体３１０に略隣接するソース／ドレイン領域３４０が形成される。メモリセルのチャネル領域は、ソース／ドレイン領域３４０間の半導体３０５の区域によって画定される。ソース／ドレイン領域３４０は、通常、半導体３０５の導電型とは異なる導電型を有する。導電型は、反対であってもよい。例えば、ｐ型半導体３０５の場合、ソース／ドレイン領域３４０は、ｎ＋型の導電性を有してもよい。
【００３９】
図３Ｅにおいて、誘電性スペーサ３４５も形成することができる。一例として、何らかの誘電性材料、例えば窒化ケイ素のブランケット蒸着が、ゲートスタック３３７を覆って形成され、誘電性スペーサ３４５を形成するためのブランケット蒸着の異方性除去がそれに続く。図３Ｅに示される得られた構造は、ＮＡＮＤストリングのメモリセル等の直列に結合されたメモリセルを含む。しかしながら、メモリセルは、ゲートスタック３３７を使用して代替のアレイアーキテクチャのために形成されてもよいことは容易に理解されるであろう。
【００４０】
図４Ａ〜４Ｂは、本開示の一実施形態に従う電荷蓄積構造３１５の種々の製造段階におけるメモリセルの一部を示す。図４Ａにおいて、半導体３０５を覆うトンネル誘電体３１０上に電荷蓄積材料４５０が形成される。電荷蓄積材料４５０は、電荷を蓄積することができる１つ以上の材料を含む。少なくともいくつかの実施形態では、電荷蓄積材料は、ケイ素含有材料を含む。ケイ素含有電荷蓄積材料の例として、ポリシリコン、アモルファスシリコン、および単結晶シリコンが挙げられる。電荷蓄積材料４５０は、ドープされていないかまたは導電的にドープされたケイ素含有材料であってもよい。例えば、電荷蓄積材料４５０は、ｐ型の導電性を有するポリシリコン材料であってもよい。単結晶シリコン、アモルファスシリコン、およびポリシリコン等の半導体材料を導電的にドーピングすることは、形成の後にまたは形成と同時に行われてもよい。
【００４１】
一実施形態では、電荷蓄積材料４５０は、約１０Å〜１００Å（１ｎｍ〜１０ｎｍ）の厚さを有する。さらなる実施形態では、電荷蓄積材料４５０は、約３０Å〜５０Å（３ｎｍ〜５ｎｍ）の厚さを有する。工業製造の変動性のために、わずかな厚さの変動が本質的に生じるため、特定の厚さ、例えば３０Å（３ｎｍ）を得ようとするプロセスは、その特定の値を上回るおよび下回るセルごとの厚さをもたらす可能性が高いことを理解されたい。
【００４２】
図４Ｂにおいて、矢印４５５によって表されるように、１つ以上のゲッタリング剤が、得られた電荷蓄積構造３１５の電荷蓄積材料４５０に組み込まれる。これらの金属のうちのいくつかは、ポリシリコンフローティングゲートに一般的に使用されるゲッタリング剤であることが予想されるため、本明細書に記載される種々の実施形態は、金属の例をゲッタリング剤４５５として使用する。しかしながら、ケイ素含有材料以外の電荷蓄積材料４５０の場合、他の要素または化合物が上述のゲッタリング剤の基準を満たすことができることを理解されたい。金属４５５は、例えば、イオン注入、プラズマ、スパッタリング、または他の物理的な蒸着プロセスによって組み込まれてもよい。代替として、金属４５５は、化学蒸着（ＣＶＤ）等による電荷蓄積材料４５０の形成中に電荷蓄積材料４５０に組み込まれてもよい。金属の濃度は、例えば、１Ｅ１９／ｃｍ３から化学量論的レベル以上まで及んでもよく、金属濃度は、５０原子百分率（％）より高くてもよい。金属４５５を組み込んだ後、金属４５５の少なくとも一部を電荷蓄積材料４５０と反応させて電荷蓄積構造３１５を形成するように、デバイスをアニールさせてもよい。ある実施形態では、電荷蓄積構造３１５は、ケイ素と、金属酸化ケイ素、金属シリサイド、金属酸化物、および金属のうちの１つ以上とから本質的になる。ある追加の実施形態では、電荷蓄積構造３１５は、金属酸化ケイ素と、金属シリサイド、金属酸化物、および金属のうちの１つ以上とから本質的になる。あるさらなる実施形態では、電荷蓄積構造３１５は、金属シリサイドと、金属酸化ケイ素、金属酸化物、および金属のうちの１つ以上とから本質的になる。 種々の実施形態のためのアニーリングは、後続のゲート間誘電体３２０の形成のための処理の一環として後続のゲート間誘電体３２０の形成前に、または後続のゲート間誘電体３２０の形成のための処理後に行われてもよい。化学量論的レベルを超える金属４５５の濃度では、未反応の金属４５５の層またはポケットが電荷蓄積構造３１５内に生じる可能性がある。
【００４３】
金属４５５の濃度は、電荷蓄積材料４５０をわたる勾配であってもよいか、または電荷蓄積材料４５０にわたって均一であってもよい。図５Ａ〜５Ｂは、電荷蓄積材料４５０と誘電体３１０との間のインターフェースに対応する点Ａから、電荷蓄積材料４５０とゲート間誘電体３２０との間のインターフェースに対応する点Ｂまでの、電荷蓄積材料４５０にわたる金属の濃度を概念的に示す。種々の実施形態では、金属４５５の濃度は、点Ｂに近いほど高い。このインターフェースに近いほど酸化リスクは高くなり、点Ｂに近いほど金属４５５の濃度がより高いことが望ましい可能性があることが予想される。図５Ａに示すように、金属４５５の濃度は勾配であってもよい。勾配は、線５７２によって示されるように均一であってもよいか、線５７４によって示されるように点Ｂよりも点Ａに近いほどより高い傾斜を有してもよいか、線５７６によって示されるように点Ａよりも点Ｂに近いほどより高い傾斜を有してもよいか、または線５７８によって示されるように階段状であってもよい。代替として、濃度は、線５８０によって示されるように、点Ａから点Ｂまで実質的に均一（例えば、均一）であってもよい。点Ｂに近いほどより低い金属４５５の濃度を有する濃度曲線等の他の濃度曲線は明白であり、実施形態は、特定の濃度曲線に限定されない。
【００４４】
ある実施形態では、電荷蓄積材料４５０のうちの少なくともいくつかは、金属４５５を実質的に含まない（例えば、含まない）ように形成される。例えば、ポリシリコンは、形成される際に金属を含まなくてもよい。図６Ａ〜６Ｂは、本開示の一実施形態に従う電荷蓄積構造３１５の種々の製造段階におけるメモリセルの一部を示す。図６Ａにおいて、電荷蓄積材料４５０は、半導体３０５を覆うトンネル誘電体３１０上に形成される。図６Ｂにおいて、金属４５５は、電荷蓄積材料４５０の部分４６０のみに組み込まれる。例えば、イオン注入、プラズマ蒸着、または他の物理的な蒸着プロセスにおいて、注入の深さは、通常、印加される電力量を変化させることによって制御することができる。代替として、ＣＶＤプロセスにおいて、形成の第一部の間に、電荷蓄積材料４５０のみの前駆体をある厚さが形成されるまで反応に供給することができ、次いで、電荷蓄積材料４５０の前駆体とともに金属４５５の前駆体を同時に供給することによって反応を続けることができる。代替として、金属４５５を含まない電荷蓄積材料４５０の一部を形成した後、かつ、金属４５５を有する電荷蓄積材料４５０の部分４６０をその中に組み込む前に、障壁を形成することができる。図４Ａ〜４Ｂの実施形態と同様に、金属４５５の少なくとも一部を部分４６０の電荷蓄積材料４５０と反応させるためにアニーリングを行ってもよい。ある実施形態では、部分４６０は、ケイ素と、金属酸化ケイ素、金属シリサイド、金属酸化物、および金属のうちの１つ以上とから本質的になる。ある他の実施形態では、部分４６０は、金属酸化ケイ素、金属シリサイド、および金属のうちの1つ以上とから本質的になる。追加の実施形態では、部分４６０の反応生成物が、電荷蓄積材料４５０の残りの部分をゲート間誘電体３２０から分離する。図６Ｂの電荷蓄積構造３１５を用いたメモリセルの形成は、図３Ａ〜３Ｅを参照して説明したように進行することができる。
【００４５】
図７Ａ〜７Ｂは、本開示の一実施形態に従う電荷蓄積構造３１５の種々の製造段階におけるメモリセルの一部を示す。図７Ａ〜７Ｂの例は、連続プロセスにおいて、どのように金属４５５を電荷蓄積材料４５０に組み込むことができるかを示す。図７Ａにおいて、第１の電荷蓄積材料４５０１が半導体３０５を覆うトンネル誘電体３１０上に形成され、第１の金属４５５１が第１の電荷蓄積材料４５０１上に形成される。続いて、第２の電荷蓄積材料４５０２が第１の金属４５５１上に形成され、第２の金属４５５２が第２の電荷蓄積材料４５０２上に形成される。続いて、第３の電荷蓄積材料４５０３が第２の金属４５５２上に形成され、第３の金属４５５３が第３の電荷蓄積材料４５０３上に形成される。このようにして、より少ないまたはさらなる層が形成されてもよい。
【００４６】
図７Ａに示される例において、電荷蓄積材料４５０の各連続的な形成部が次第に薄くなっているのに対し、金属４５５の各連続的な形成部は次第に厚くなっている。この例において、金属４５５の少なくとも一部を電荷蓄積材料４５０と反応させると、図７Ｂに示すように、上部により近いほど、すなわち、ゲート間誘電体３２０により近いほど、より高い濃度を有する勾配が生じる。後続の金属４５５の層の厚さを増加させながら、均一の厚さを有する電荷蓄積材料４５０の種々の層を形成することによって、または、後続の電荷蓄積材料４５０の層の厚さを減少させながら、均一な厚さを有する金属４５５の種々の層を形成することによっても、同様の結果を得ることができることに留意されたい。金属４５５対電荷蓄積材料４５０の比率が化学量論量よりも高い場合、未反応の金属４５５の層が生じる可能性がある。同様に、金属４５５対電荷蓄積材料４５０の比率が化学量論量よりも低い場合、未反応の電荷蓄積材料４５０の層が生じる可能性がある。いくつかの実施形態では、金属４５５の反応生成物が、任意の残りの電荷蓄積材料４５０をゲート間誘電体３２０から分離する、すなわち、電荷蓄積材料４５０のいずれの部分もゲート間誘電体３２０とは接触しない。図７Ｂの電荷蓄積構造３１５を用いたメモリセルの形成は、図３Ａ〜３Ｅを参照して説明したように進行することができる。図７Ａに示されるプロセスは、図６Ｂに示される実施形態の部分４６０を形成するために使用することができることは明白であろう。
【００４７】
結論
１つ以上のゲッタリング剤を有する電荷蓄積構造を含むメモリセルは、不揮発メモリデバイスにおいて有用であり得る。電荷蓄積材料の有害な酸化の軽減を促進するために、種々の実施形態が、電荷蓄積構造の電荷蓄積材料からの酸素のゲッタリングを提供する。
【００４８】
本明細書ではある実施形態について例示および説明してきたが、当業者は、同じ目的を達成すると考えられる任意の構成が、示されるある実施形態の代わりとなることができることを理解するであろう。当業者には、実施形態の多くの適用が明白であろう。このように、本出願は、実施形態のいずれの適用または変形も包含することが企図される。
【図１】
2013544023.tif 000003
【図２】
2013544023.tif 000004
【図３Ａ】
2013544023.tif 000005
【図３Ｂ】
2013544023.tif 000006
【図３Ｃ】
2013544023.tif 000007
【図３Ｄ】
2013544023.tif 000008
【図３Ｅ】
2013544023.tif 000009
【図４Ａ】
2013544023.tif 000010
【図４Ｂ】
2013544023.tif 000011
【図５Ａ】
2013544023.tif 000012
【図５Ｂ】
2013544023.tif 000013
【図６Ａ】
2013544023.tif 000014
【図６Ｂ】
2013544023.tif 000015
【図７Ａ】
2013544023.tif 000016
【図７Ｂ】
2013544023.tif 000017
【国際調査報告】
2013544023.tif 000018
2013544023.tif 000019