(57)【要約】  ｅＤＲＡＭデバイス（３００）の製造方法は、ＤＲＡＭ領域（３０１）及びロジック領域（３０２）を含む半導体基板上に複数の半導体素子（３０４ａ〜ｅ）を形成することを備える。また、本方法は、ＤＲＡＭ領域及びロジック領域内に、第一のグループの半導体素子と連通する第一の導電層（Ｍ１）を形成することも含む。第一の導電層を形成した後に、ストレージデバイス（３１２、３１３）が、ＤＲＡＭ領域内の第二のグループの半導体素子と連通して形成される。
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【特許請求の範囲】
【請求項１】
ｅＤＲＡＭデバイスの製造方法であって、
ｅＤＲＡＭ領域及びロジック領域を含む半導体基板の上に複数の半導体素子を形成することと、
前記ロジック領域内に、第一のグループの半導体素子と連通する第一の導電層を形成することと、
前記第一の導電層を形成することの後に、前記ｅＤＲＡＭ領域内の第二のグループの半導体素子と連通するストレージ素子を形成することとを備えた方法。
【請求項２】
前記ストレージ素子を形成することの後に、前記第一の導電層と連通する第二の導電層を形成することを更に備えた請求項１に記載のｅＤＲＡＭデバイスの製造方法。
【請求項３】
前記半導体素子が複数のトランジスタ素子を備え、前記第二の導電層がビットラインを備える、請求項２に記載のｅＤＲＡＭデバイスの製造方法。
【請求項４】
前記第二の導電層を形成することの前に、前記第一の導電層の上方に、前記第一の導電層と前記第二の導電層との間の連通を提供するビアを形成することを更に備えた請求項２に記載のｅＤＲＡＭデバイスの製造方法。
【請求項５】
前記半導体素子を形成することが、
前記半導体基板上にゲートと連通する複数の第一のコンタクトを形成することと、
前記複数の第一のコンタクトと連通する複数の第二のコンタクトを形成することとを備える、請求項１に記載のｅＤＲＡＭデバイスの製造方法。
【請求項６】
前記第一の導電層を形成することが、
前記複数の第一のコンタクトのうち第一のものと連通する前記複数の第二のコンタクトのうち第一のものの上にスタッドを形成することを備える、請求項５に記載のｅＤＲＡＭデバイスの製造方法。
【請求項７】
前記ストレージ素子を形成することが、
前記半導体素子の上方の酸化物層内にキャパシタを形成することを備える、請求項１に記載のｅＤＲＡＭデバイスの製造方法。
【請求項８】
ミュージックプレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、ＰＤＡ、固定位置データユニット、ゲームコンソール及びコンピュータから成る群から選択されたシステムに前記ｅＤＲＡＭデバイスを組み込むことを更に備えた請求項１に記載のｅＤＲＡＭデバイスの製造方法。
【請求項９】
ｅＤＲＡＭデバイスの製造方法であって、
ＤＲＡＭ領域及びロジック領域を含む半導体基板上に複数の半導体素子を形成するステップと、
前記ＤＲＡＭ領域及び前記ロジック領域内に、第一のグループの半導体素子と連通する第一の導電層を形成するステップと、
前記第一の導電層を形成するステップの後に、前記ＤＲＡＭ領域内の第二のグループの半導体素子と連通するストレージ素子を形成するステップとを備えた方法。
【請求項１０】
ミュージックプレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、ＰＤＡ、固定位置データユニット、ゲームコンソール及びコンピュータから成る群から選択されたシステムに前記ｅＤＲＡＭデバイスを組み込むステップを更に備えた請求項９に記載のｅＤＲＡＭデバイスの製造方法。
【請求項１１】
ｅＤＲＡＭ部分及びロジック部分と、
半導体基板上に形成された前記ｅＤＲＡＭ部分及び前記ロジック部分内の複数の半導体構造と、
前記ロジック部分内の前記複数の半導体構造の上方に配置された第一の導電層と、
前記第一の導電層と実質的に同じレベルに配置されたストレージデバイスであって、前記ｅＤＲＡＭ部分内の前記複数の半導体素子の少なくとも一部と連通するステージデバイスとを備えた集積回路。
【請求項１２】
前記ストレージデバイス及び前記第一の導電層の上方に配置された第二の導電層であって、前記第一の導電層と連通する第二の導電層を更に備えた請求項１１に記載の集積回路。
【請求項１３】
前記第二の導電層がビットラインを備える、請求項１２に記載の集積回路。
【請求項１４】
ミュージックプレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、ＰＤＡ、固定位置データユニット、ゲームコンソール及びコンピュータから成る群から選択されたデバイスに組み込まれた請求項１１に記載の集積回路。
【請求項１５】
前記集積回路が半導体ダイ内に集積されている、請求項１１に記載の集積回路。
【請求項１６】
前記第一の導電層が、前記複数の半導体構造のうち少なくとも一つと連通する少なくとも一つのスタッドを備える、請求項１１に記載の集積回路。
【請求項１７】
前記少なくとも一つのスタッドが第一のビットラインコンタクトと第二のビットラインコンタクトとの間に配置されている、請求項１６に記載の集積回路。
【請求項１８】
前記少なくとも一つのスタッドが、前記第一のビットラインコンタクトの頂部領域よりも大きくて且つ前記第二のビットラインコンタクトの底部領域よりも大きな断面を有する、請求項１７に記載の集積回路。
【請求項１９】
前記ストレージデバイスがキャパシタを備える、請求項１１に記載の集積回路。
【請求項２０】
追加のストレージデバイスと、第一のビットラインコンタクトと第二のビットラインコンタクトとの間に配置された前記第一の導電層の一部を含むスタッドを更に備え、前記スタッドが前記ストレージデバイスと前記追加のストレージデバイスとの間に配置されている、請求項１１に記載の集積回路。
【請求項２１】
ｅＤＲＡＭ部分及びロジック部分と、
前記ｅＤＲＡＭ部分及び前記ロジック部分内の複数のゲートと接触する接触手段であって、半導体基板上に形成された接触手段と、
前記ｅＤＲＡＭ部分及び前記ロジック部分内の前記接触手段の上に配置された第一の導電層と、
前記ｅＤＲＡＭ部分内の前記接触手段の少なくとも一部の上方に配置されたデータ記憶手段とを備え、前記第一の導電層が前記データ記憶手段と実質的に同じレベルに配置されている、集積回路。
【請求項２２】
ミュージックプレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、ＰＤＡ、固定位置データユニット、ゲームコンソール及びコンピュータから成る群から選択されたデバイスに組み込まれた請求項２１に記載の集積回路。
【請求項２３】
前記集積回路が半導体ダイ内に集積されている、請求項２１に記載の集積回路。
【請求項２４】
前記データ記憶手段が複数のキャパシタを備える、請求項２１に記載の集積回路。
【請求項２５】
前記接触手段が、前記データ記憶手段を前記複数のゲートに結合する複数のビアを含む、請求項２１に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的に混載ダイナミックランダムアクセスメモリ（ｅｍｂｅｄｄｅｄ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ，ｅＤＲＡＭ）に関する。特に、本開示は、改良型ｅＤＲＡＭデバイス、及び改良型ｅＤＲＡＭデバイスの製造方法に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）はランダムアクセスメモリ（ＲＡＭ）の一種であり、集積回路のキャパシタ内にデータビットを記憶する。ＤＲＡＭは一般的に、それに付随するプロセッサのパッケージとは別のパッケージ上に実装される。対照的に、中央処理ユニット（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ，ＣＰＵ）内部のキャッシュメモリは従来、スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ，ＳＲＡＭ）を用いて実現されている。
【０００３】
しかしながら、近年の進展によって、混載ＤＲＡＭ（ｅＤＲＡＭ）が市場に出てきている。混載ＤＲＡＭは通常それに付随するプロセッサと同じダイ上に又はパッケージ内に集積される。一部ｅＤＲＡＭデバイスの利点として、外部ＤＲＡＭよりも速い動作速度、ＳＲＡＭにおいて利用可能なものよりも高いビットストレージデバイス密度が挙げられる。
【０００４】
図１は、メモリ部分１０１及びロジック部分１０２を有する従来技術のプロセッサデバイス１００の一例を示す。メモリ部分１０１は、ストレージデバイスとして使用される多数のキャパシタを含むｅＤＲＡＭ部分である。簡単のため、このようなストレージデバイス（キャパシタ１０３）が一つだけ示されている。ロジック部分１０２も多数のロジック回路を含むが、これも簡単のため図示されていない。基板１０４上には、ゲート１１０ａ、１１０ｂ、１１０ｃ、及びコンタクト１１１ａ、１１１ｂ、１１１ｃが存在する。プロセッサ１００は二つの金属層Ｍ１（１０６）及びＭ２（１０５）を含む。Ｍ２金属層１０５はビア１１３ａ、１１３ｂを介してＭ１金属層１０６に結合される。Ｍ１金属層１０６はコンタクト１１２ａ、１１２ｂを介してコンタクト１１１ｂ、１１１ｃに結合される。
【０００５】
図１に示されるように、Ｍ１金属層１０６はストレージデバイス１０３の上方に形成される。（本願において、“上方”及び“下方”との用語は基板１０４に関して用いられ、例えば、ゲート１１０ａ、１１０ｂ、１１０ｃはＭ１金属層１０６の下方にあり、Ｍ１金属層１０６はストレージデバイス１０３の上方にあるというようになる。）一部従来技術のデバイスにおいては、Ｍ１金属層１０６から基板１０４までの距離は１万オングストロームのオーダである。非常に高密度のｅＤＲＡＭデバイスにとって、Ｍ１金属層１０６とゲート１１０ａ、１１０ｂ、１１０ｃとの間の間隔は、Ｍ１とゲート間の寄生キャパシタンスがプロセッサ１００の顕著なスピード低下をもたらすのに十分高くなるのに十分大きい。スケーリングによって構造１２０及び１３０間の間隔が減少するにつれて、寄生キャパシタンスは更に増大する。従って、技術がスケーリングし続けるにつれて、背の高いコンタクト１１３ａ、１１２ｂ、１１１ｂはより問題となる。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明の多様な実施形態は、改良型ｅＤＲＡＭデバイス、及び改良型ｅＤＲＡＭデバイスの製造方法を含む。一実施形態によると、ｅＤＲＡＭデバイスの製造方法は、ＤＲＡＭ領域及びロジック領域を含む半導体基板上に複数の半導体素子を形成することを含む。また、本方法は、ＤＲＡＭ領域及びロジック領域内に、第一のグループの半導体素子と連通する第一の導電層を形成することも含む。第一の導電層を形成した後に、ストレージ素子が、ＤＲＡＭ領域内の第二のグループの半導体素子と連通して形成される。
【０００７】
他の実施形態では、集積回路は、ＤＲＡＭ部分及びロジック部分を含む。複数の半導体構造は、ＤＲＡＭ部分及びロジック部分内の基板上に形成される。第一の導電層が、ＤＲＡＭ部分及びロジック部分内の半導体構造の上方に配置される。ストレージデバイスは、ＤＲＡＭ部分内の少なくとも一部の半導体構造の上方に配置される。第一の導電層は、ストレージデバイスの上方に配置されない。
【０００８】
更に他の実施形態では、集積回路は、ＤＲＡＭ部分及びロジック部分、並びにＤＲＡＭ部分及びロジック部分内のゲートに接触する接触手段を含む。接触手段は基板上に形成される。また、集積回路は、ＤＲＡＭ部分及びロジック部分内の接触手段の上方に配置された第一の導電層と、ＤＲＡＭ部分内の少なくとも一部の接触手段の上方に配置されたデータ記憶手段とを有する。第一の導電層は、データ記憶手段の上方に配置されない。
【０００９】
上述の説明は、以下の詳細な説明をより良く理解してもらうために本発明の特徴及び技術的利点をおおまかに概説するものである。本発明の特許請求の範囲の主題を形成する追加の特徴及び利点を以下説明する。開示される構想及び特定の実施形態は、本発明と同じ目的を実行するために他の構造を修正又は設計するための基礎として容易に利用可能であることを当業者は理解されたい。また、このような等価な構成が添付の特許請求の範囲において記載される本発明の技術から逸脱しないことも当業者は理解されたい。本発明の特徴であると考えられる新規特徴は、その構成及び動作方法の両方に関して、更なる課題及び利点と共に、添付図面を参照して以下の説明からより良く理解されるものである。しかしながら、各図面は、単に例示目的で提供されるものであり、本発明を限定するものではないことを明確に理解されたい。
【００１０】
本発明のより完全な理解のため、以下、添付図面と共に以下の説明を参照する。
【図面の簡単な説明】
【００１１】
【図１】例示的な従来技術のプロセッサデバイスの図である。
【図２】本開示の実施形態が有利に採用され得る例示的なワイヤレス通信システム２００を示す。
【図３】本発明の一実施形態に従って構成された例示的なプロセッサの断面図である。
【図４】本発明の一実施形態に係る図３のプロセッサを製造するための例示的なプロセスフローを示す。
【図５】本発明の一実施形態に係る図３のプロセッサを製造するための例示的なプロセスフローを示す。
【図６】本発明の一実施形態に係る図３のプロセッサを製造するための例示的なプロセスフローを示す。
【図７】本発明の一実施形態に係る図３のプロセッサを製造するための例示的なプロセスフローを示す。
【図８】本発明の一実施形態に係る図３のプロセッサを製造するための例示的なプロセスフローを示す。
【図９】本発明の一実施形態に係る図３のプロセッサを製造するための例示的なプロセスフローを示す。
【図１０】本発明の一実施形態に係る図３のプロセッサを製造するための例示的なプロセスフローを示す。
【発明を実施するための形態】
【００１２】
図２は、本開示の実施形態が有利に採用され得る例示的なワイヤレス通信システム２００を示す。例示目的で、図２は、三つのリモートユニット２２０、２３０及び２４０と、二つのベースステーション２５０及び２６０を示す。ワイヤレス通信システムがより多くのリモートユニット及びベースステーションを有し得ることは理解されたい。リモートユニット２２０、２３０及び２４０はそれぞれ改良型ｅＤＲＡＭ素子２２５Ａ、２２５Ｂ及び２２５Ｃを含み、後述のように本発明の実施形態を含む。図２は、ベースステーション２５０及び２６０からリモートユニット２２０、２３０及び２４０へのフォワードリンク信号２８０と、リモートユニット２２０、２３０及び２４０からベースステーション２５０及び２６０へのリバースリンク信号２９０とを示す。
【００１３】
図２において、リモートユニット２２０は携帯電話として示され、リモートユニット２３０は携帯型コンピュータとして示され、リモートユニット２４０はワイヤレスローカルループシステムのコンピュータとして示されている。例えば、リモートユニットは携帯電話、携帯型パーソナルコミュニケーションシステム（ｐｅｒｓｏｎａｌ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ，ＰＣＳ）ユニット、ＰＤＡ等の携帯型データユニット、ＧＰＳ化有効デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレイヤ、ビデオプレイヤ、ゲームコンソール、エンターテイメントユニット等のメディアプレイヤ、計測機器等の固定位置データユニット、データ又はコンピュータ命令を記憶又は読み出す他のデバイス、又はこれらの組み合わせであり得る。図２は本開示の教示によるリモートユニットを示すが、本開示はこれらの例示的なユニットに限定されるものではない。多様な実施形態が、ｅＤＲＡＭを含むデバイスにおいて適切に採用可能である。
【００１４】
図３は、本発明の一実施形態に従って構成された例示的なプロセッサ３００の断面図である。多様な実施形態において、プロセッサ３００は、特定用途向け集積回路（Ａｐｐｌｉｃａｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ，ＡＳＩＣ）、デジタルシグナルプロセッサ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ，ＤＳＰ）、汎用プロセッサ等のいずれかの種類のプロセッサであり得る。プロセッサ３００は、同一のダイの上にＤＲＡＭ部分３０１とロジック部分３０２とを含み、ロジック部分３０２はロジック回路を含み、ＤＲＡＭ部分３０１はオンダイ情報ストレージを含む。ＤＲＡＭ部分３０１はロジック部分３０２と連通して、ロジック部分３０２がＤＲＡＭ部分３０１に対して読み書きできるようになっている。
【００１５】
プロセッサ３００は、基板３１０上に配置された多様な半導体構造を含む。半導体構造はワードライン３０３ａ、３０３ｂ、３０３ｃ、３０３ｄ、３０３ｅと、ゲート３０４ａ、３０４ｂ、３０４ｃ、３０４ｄ、３０４ｅと、ゲートコンタクト３０５ａ、３０５ｂ、３０５ｃ、３０５ｄ、３０５ｅと、ストレージノードコンタクト３０６ａ、３０６ｂと、ビットラインコンタクト３０７と、ロジックコンタクト３０８とを含む。ビットラインコンタクト３０７は、第１金属（Ｍ１）スタッド３１１ａ及び他のビットラインコンタクト３１７を含む２ステップコンタクトの一部であり、これらについては後述する。
【００１６】
Ｍ１スタッド３１１ａは、Ｍ１導電層の一部であり、Ｍ１部分３１１ｂもそうである。Ｍ１導電層は、プロセッサ３００に対する相互接続ラインとして機能する。図３の実施形態においては、ストレージデバイス３１２及び３１３が形成される前に、Ｍ１層が形成され、Ｍ１層がストレージデバイス３１２及び３１３の上方に配置されない。
【００１７】
図３の実施形態は、Ｍ１層１０６がストレージデバイス１０３の上方に配置される図１の実施形態とは対照的である。図１のＭ１層１０６から基板１０４までの距離は１万オングストロームの範囲となり得る一方、図３のＭ１層は、基板３１０から３千オングストロームの範囲となり得る（しかしながら、本発明の多様な実施形態はＭ１層と基板との間の特定の距離に限定されるものではない）。図３の実施形態は、Ｍ１層から基板３１０までのより短い距離に起因して、Ｍ１層とゲート３０４ａ、３０４ｂ、３０４ｃ、３０４ｄ、３０４ｅの間、及び多様なＭ１部分（例えばＭ１部分３１１ａ、３１１ｂや、図示されていない他のＭ１部分）間に図１の実施形態よりも小さな寄生キャパシタンスを有する。
【００１８】
プロセッサ３００は、本例では金属・絶縁体・金属（ｍｅｔａｌ‐ｉｎｓｕｌａｔｏｒ‐ｍｅｔａｌ，ＭＩＭ）キャパシタであるストレージ素子３１２及び３１３を含む。ストレージデバイス３１２及び３１３はストレージノードコンタクト３０６ａ、３０６ｂと連通し、Ｍ１スタッド３１１ａはビットラインコンタクト３０７と接触する。本例では、Ｍ１スタッド３１１ａとストレージデバイス３１２及び３１３は、コンタクト３０６ａ、３０６ｂ、３０７の真上に形成され、Ｍ１スタッド３１１ａとストレージデバイス３１２及び３１３は実質的に同じレベルに形成される。
【００１９】
プロセッサ３００は、本例ではビットラインとして第２金属（Ｍ２）導電層３２０を採用する。Ｍ２層３２０は、ビットラインコンタクト３１７を介してコンタクト３０５ｂと連通する。他の実施形態では、Ｍ１導電層がビットラインとして動作する。
【００２０】
多数の実施形態において、ビットラインコンタクト３１７（並びに他のコンタクト３０６ａ、３０６ｂ、３０７及び３０８）はビアとして構成される。図３の実施形態は、Ｍ２金属層と基板との間の２ステップコンタクトを用いていて、図１の実施形態で用いられているＭ２金属層１０５と基板との間の３ステップコンタクトよりも１つ少ないステップを有する。従って、図３の実施形態は、一つ少ないビアマスクを用いることによって効率を増大させることができる。
【００２１】
図４〜図１０は、本発明の一実施形態に係るプロセッサ３００を製造するための例示的なプロセスフローを示す。図４Ａは、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）及び酸化物堆積を含むプロセス４００を示す。Ｍ１層の堆積の後であって、Ｍ１パターンのリソグラフ／酸化物エッチングの後、平坦化のためにＣＭＰを行う。ＣＭＰの後、Ｍ１層及び酸化物層４１５は平面４２０に一致する。プロセッサ３００は、スタッド３１１ａ用にＭ１層の一部を採用し、Ｍ１スタッド３１１ａ及びビットラインコンタクト３０７の上面図が図４Ｂに示されている。そして、酸化物堆積を行い、酸化物層４１０を形成する。
【００２２】
図５はプロセス５００を示す。プロセス５００は、ストレージデバイス３１２及び３１３が形成される凹部を設けるための酸化物層４１０及び４１５の酸化物エッチングを含む。酸化物エッチングは、コンタクト３０６ａ、３０６ｂ及びビットラインコンタクト３０７まで酸化物を除去する。
【００２３】
図６はプロセス６００を示す。プロセス６００は、ストレージデバイス３１２及び３１３用の導体６１０（例えば金属）の堆積を含む。導体６１０を堆積させた後、他のＣＭＰプロセスを行って、酸化物層４１０の頂部で導体６１０を平坦化する。
【００２４】
図７はプロセス７００を示す。プロセス７００は、絶縁体７１５（例えばｈｉｇｈ‐ｋ酸化物）を導電体６１０上に堆積させることを含む。そして、プロセス７００において、導電性プレート７１０（例えば金属）を絶縁体７１５上に堆積させる。導電性プレート７１０は、リソグラフによるパターニング後にエッチングされる。
【００２５】
図８はプロセス８００を示す。プロセス８００は、ストレージデバイス３１２及び３１３の上と、酸化物層４１０の上に酸化物層８１０を堆積させることを含む。
【００２６】
図９は、Ｍ１スタッド３１１ａ及びＭ１部分３１１ｂを含むＭ１層まで酸化物層８１０及び４１０をエッチングすることを含むプロセス９００を示す。エッチングは、例えばビアによってＭ１層に連通することを可能にするためのものである。
【００２７】
図１０は、プロセス９００でエッチングされた凹部にビアとしてコンタクト３１７及び１０１７を形成することを含むプロセス１０００を示す。コンタクト３１７及び１０１７は、Ｍ２導電層から基板３１０内のコンタクト３０５ｂ、３０５ｄまでの連通経路を提供する。Ｍ１コンタクトスタッド３１１ａのコンタクト領域は、ビットラインコンタクト３０７及び３１７のコンタクト領域よりも大きいので（図４Ａに示されるように）、プロセス４００、９００及び１０００中の便利な位置合わせを提供する。他の実施形態では、Ｍ１コンタクトスタッド３１１ａは形成されない。本実施形態では、ビットラインコンタクト３１７はビットラインコンタクト３０７の真上に存在する。いずれの実施形態においても、図３に示されるように、Ｍ２導電層が堆積される。
【００２８】
図４〜図１０は一実施形態に係るプロセッサの製造方法の一例を示すものであるが、他の実施形態では他の方法が用いられ得る。特に、他の実施形態では、一つ以上のストレージ素子を形成する前にＭ１導電層を形成する一方で、プロセス４００〜１０００のうち一以上が追加、省略、再構成、又変更され得る。
【００２９】
多様な実施形態は従来技術の実施形態に対する利点を含む。例えば、図３の実施形態は、図１の実施形態よりも小さな寄生キャパシタンスを有するので、より速い速度を有する（図１及び図３の実施形態においてコンタクトの密度は同様であるとする）。更に、図３のＭ１スタッド３１１ａは、図１のスタッド１０７ａ、１０７ｂよりも若干幅広となり得るので、位置合わせの問題を改善することによって歩留まりが上昇する。また、図３の実施形態は、図１の３ステップコンタクトを２ステップコンタクトに置換するので、ビアマスクが一つ省略される。
【００３０】
特定の回路について説明してきたが、開示された回路の全てが本発明を実施するために必要という訳ではないことを当業者は理解されたい。更に、本発明に集中するために、特定の周知の回路は説明していない。
【００３１】
本発明及びその利点について詳細に説明してきたが、多様な変更、置換及び修正が、添付の特許請求の範囲によって定められる本発明の技術から逸脱せずに為され得ることは理解されたい。更に、本願の範囲は、本明細書で説明される特定の実施形態のプロセス、機器、製造、組成、手段、方法及びステップに限定されるものではない。本開示から当業者が容易に理解するように、本願で説明される対応する実施形態と実質的に同じ機能を果たすか又は同じ結果を達成する既存の又は今後開発されるプロセス、機器、製造、組成、手段、方法、ステップも、本発明に従って利用可能である。従って、添付の特許請求の範囲は、このようなプロセス、機器、製造、組成、手段、方法、ステップもその範囲内に含むものである。
【符号の説明】
【００３２】
３００  プロセッサ
３０１  ＤＲＡＭ領域
３０２  ロジック領域
３０３  ワードライン
３０４  ゲート
３０５  ゲートコンタクト
３０６  ストレージノードコンタクト
３０７  ビットラインコンタクト
３０８  ロジックコンタクト
３１１  導電層
３１２  ストレージデバイス
３１３  ストレージデバイス
３１７  ビットラインコンタクト
３２０  導電層
【図１】
2013512574.tif 000003
【図２】
2013512574.tif 000004
【図３】
2013512574.tif 000005
【図４】
2013512574.tif 000006
【図５】
2013512574.tif 000007
【図６】
2013512574.tif 000008
【図７】
2013512574.tif 000009
【図８】
2013512574.tif 000010
【図９】
2013512574.tif 000011
【図１０】
2013512574.tif 000012
【国際調査報告】
2013512574.tif 000013
2013512574.tif 000014
2013512574.tif 000015
2013512574.tif 000016
2013512574.tif 000017