(57)【要約】  本発明は、ワイヤードループプラントを介するファントムモード伝送のための結合構成に関する。本発明の一実施形態によれば、結合構成は、差動モード信号＋ＶＡ、−ＶＡ、＋ＶＢ、−ＶＢにコモンモード信号＋ＶＣ、−ＶＣを加える加算器Σ１Ａ、Σ２Ａ、Σ１Ｂ、Σ２Ｂと、その入力端子上に存在する入力信号を個々に均等に増幅し、それによって増幅されたコモンおよび差動モード信号＋ＶＡ’＋ＶＣ’、−ＶＡ’＋ＶＣ’、＋ＶＢ’−ＶＣ’、−ＶＢ’−ＶＣ’を生み出す増幅ユニットＡＭＰ２Ａ、ＡＭＰ２Ｂと、ワイヤ対Ｌ１、Ｌ２に増幅されたコモンおよび差動モード信号を通す容量結合Ｃ３Ａ、Ｃ４Ａ、Ｃ３Ｂ、Ｃ４Ｂを備える結合ユニットＣＯＵＰ２Ａ、ＣＯＵＰ２Ｂとを備える。本発明はまた、本発明による結合構成を含む回線終端ユニットまたはアクセスノードに関する。
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【特許請求の範囲】
【請求項１】
ワイヤードループプラントに送信機を結合する結合構成であって、
第１の送信機（Ａ）から第１の差動モード信号（（＋ＶＡ、−ＶＡ））が供給される第１の対の入力端子（１、２）を備え、第１の対の出力端子（３、４）に対して第１の増幅された差動モード信号（（＋ＶＡ’、−ＶＡ’））を出力するように構成された第１の増幅ユニット（ＡＭＰ２Ａ）と、
第２の送信機（Ｂ）から第２の差動モード信号（（＋ＶＢ、−ＶＢ））が供給される第２の対の入力端子（１１、１２）を備え、第２の対の出力端子（１３、１４）に対して第２の増幅された差動モード信号（（＋ＶＢ’、−ＶＢ’））を出力するように構成された第２の増幅ユニット（ＡＭＰ２Ｂ）と、
前記第１の対の出力端子に結合された第３の対の入力端子（１０１、１０２）を備え、第１のワイヤ対（Ｌ１）に結合される第３の対の出力端子（１０３、１０４）に前記第１の増幅された差動モード信号を通すように構成された第１の結合ユニット（ＣＯＵＰ２Ａ）と、
前記第２の対の出力端子に結合された第４の対の入力端子（１１１、１１２）を備え、第２のワイヤ対（Ｌ２）に結合される第４の対の出力端子（１１３、１１４）に前記第２の増幅された差動モード信号を通すように構成された第２の結合ユニット（ＣＯＵＰ２Ｂ）と
を備え、
前記結合構成が、
前記第１の差動モード信号に第１のコモン信号（＋ＶＣ）を加え、それによって第１のコモンおよび差動モード信号（（＋ＶＡ＋ＶＣ、−ＶＡ＋ＶＣ））を生み出すように構成された第１の加算器（Σ１Ａ、Σ２Ａ）と、
前記第１のコモン信号の相補である第２のコモン信号（−ＶＣ）を前記第２の差動モード信号に加え、それによって第２のコモンおよび差動モード信号（（＋ＶＢ−ＶＣ、−ＶＢ−ＶＣ））を生み出すように構成された第２の加算器（Σ１Ｂ、Σ２Ｂ）と
をさらに備え、
前記第１および前記第２の増幅ユニットが、その入力端子のそれぞれの端子上に存在する入力信号を個々に均等に増幅するようにさらに構成され、それによって、前記第１および前記第２の対の出力端子に対してそれぞれ第１および第２の増幅されたコモンおよび差動モード信号（（＋ＶＡ’＋ＶＣ’、−ＶＡ’＋ＶＣ’）、（＋ＶＢ’−ＶＣ’、−ＶＢ’−ＶＣ’））が生み出され、
前記第１および前記第２の結合ユニットが、その入力端子および出力端子のそれぞれの端子間に容量結合（Ｃ３Ａ、Ｃ４Ａ、Ｃ３Ｂ、Ｃ４Ｂ）を備え、それによって前記第１および前記第２の増幅されたコモンおよび差動モード信号をそれぞれ前記第１および前記第２のワイヤ対に通す、結合構成。
【請求項２】
前記第１および前記第２のコモン信号が、第３の送信機（Ｃ）からの第３の差動モード信号（（＋ＶＣ、−ＶＣ））に相当する、請求項１に記載の結合構成。
【請求項３】
前記第１および前記第２の加算器が、それぞれ前記第１および前記第２の送信機の一部を形成し、
前記第１および前記第２の送信機が、それぞれ前記第１および前記第２のコモンおよび差動モード信号を直接出力するようにさらに構成される、請求項１に記載の結合構成。
【請求項４】
請求項１から３のいずれかに記載の結合構成を含む、回線終端ユニット。
【請求項５】
請求項１から４のいずれかに記載の結合構成を含む、アクセスノード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１のワイヤ対および第２のワイヤ対を備えるワイヤードループプラントを介するファントムモード伝送に関し、より詳細には、ワイヤードループプラントを介するファントムモード伝送のために送信機を結合する結合構成に関する。
【背景技術】
【０００２】
デジタル加入者線（ＤＳＬ）サービスに関する達成可能なデータ転送速度を向上させるために、米国特許第６５０７６０８号でマルチラインＡＤＳＬ変調が提示された。米国特許第６５０７６０８号は、データ信号の送信または受信のためのいわゆるファントムモードの使用を説明している。デジタル加入者線アクセスマルチプレクサ（ＤＳＬＡＭ）などの電話局機器が、第１および第２の撚線対（ＤＳＬボンディングとも呼ばれる）を介して、ならびに第１および第２の撚線対間のコモンモード電圧の差によって定義される仮想（またはファントム）チャネルを介して加入者にＤＳＬサービスを提供する。加入者の構内の顧客構内機器（ＣＰＥ）が、第１および第２の変圧器によってそれぞれ第１および第２の撚線対に結合される。第３の変圧器が、第１および第２の変圧器の二次巻線の中央タップに結合され、前記ファントムチャネルが生成される。第１および第２の撚線対をダウンストリーム通信のために使用することができ、アップストリーム通信がファントムチャネルを介して伝送される。あるいは、すべての３つの利用可能なチャネルを周波数分割二重化で使用することができ、すなわちアップストリーム通信とダウンストリーム通信の両方のために使用することができる。
【０００３】
ファントムモード伝送の代替実施形態が、米国特許出願第２００６／２６８９６６号で説明されている。この出願では、ファントムモードが、撚線対とコモン接地との間の差動信号と定義される。しかし、コモン接地から導出されるそのようなファントムチャネルを設けることは、多量のイグレスノイズを引き起こし、イングレスに対して非常に敏感であることが知られている。
【０００４】
ここで、ファントムモード伝送に関する従来技術の結合構成が、図１および図２を参照しながら説明される。
【０００５】
図１は、伝送線路に送信機を結合する典型的な結合構成を表し、
図２は、ファントムモード伝送を使用し、２つの伝送線路を介して３つの送信機を結合する典型的な結合構成を表す。
【０００６】
図１には、送信機Ａを伝送線路Ｌ１に結合する典型的な結合構成が示されている。
【０００７】
送信機Ａは、例示的実施形態として、データストリームを、線路Ｌ１を介して送信されるデータシンボルにデジタル的に符号化するデジタル信号プロセッサ（ＤＳＰ）ＤＳＰＡを備える。データストリームは通常、例えば直交振幅変調（ＱＡＭ）により、複数の搬送波（またはトーン）に対して周波数領域で符号化される。送信データシンボルは、デジタル時間領域サンプルとしてデジタル−アナログ変換器（ＤＡＣ）ＤＡＣＡに供給される。時間領域サンプルは、ｎ個の線路を備えるデータバスを通じて供給され、ｎは、個々のサンプルを定量化するのに使用されるビット数を表す。
【０００８】
ＤＡＣ  ＤＡＣＡは、デジタルサンプルを、＋ＶＡおよび−ＶＡと表される２つの相補的および完全な平衡信号を含むアナログ差動信号に変換する。差動信号は、入力端子１および入力端子２を通じて、高いコモンモード除去比（ＣＭＲＲ）を有する差動増幅器ＡＭＰＡに供給される。差動増幅器ＡＭＰＡは、２つの相補信号＋ＶＡと−ＶＡ間の差、すなわち２ＶＡを増幅し、出力端子３および出力端子４を通じて、２つの増幅された相補的および完全な平衡信号＋ＶＡ’および−ＶＡ’を出力する。
【０００９】
結合ユニットＣＯＵＰ１Ａは、差動増幅器ＡＭＰＡの差動出力３および差動出力４に結合された２つの端子１０１および１０２と、線路Ｌ１に結合された２つの端子１０３および１０４とを備える特定の変圧器構成である。
【００１０】
線路Ｌ１は、線路Ｌ１のチップおよびリングと区別なく呼ばれ、それぞれＬ１−ＴおよびＬ１−Ｒと表される第１および第２のワイヤを備える銅撚線対である。
【００１１】
結合ユニットＣＯＵＰ１Ａは、端子１０１と１０２の間に直列に結合された第１の一次巻線Ｗ１Ａ、第１のコンデンサＣ１Ａ、および第２の一次巻線Ｗ２Ａと、端子１０３と１０４の間に直列に結合された第１の二次巻線Ｗ３Ａ、第２のコンデンサＣ２Ａ、および第２の二次巻線Ｗ４Ａとを備える。巻線Ｗ１Ａ、Ｗ２Ａ、Ｗ３Ａ、およびＷ４Ａは、互いに磁気的に結合される。一次巻線Ｗ１ＡとＷ２Ａは互いに整合され、二次巻線Ｗ３ＡとＷ４Ａもそうである。
【００１２】
結合ユニットＣＯＵＰ１Ａは主に、増幅された差動信号を線路Ｌ１に通すためのものであり、線路Ｌ１の上に２つの相補的および完全な平衡信号＋ＶＡ’’および−ＶＡ’’を生み出す。
【００１３】
結合ユニットＣＯＵＰ１Ａはさらに、線路Ｌ１の上に存在する任意のＤＣ成分からトランシーバ回路を分離するためのものである。
【００１４】
また、変圧器構成は一次巻線の上にどんな電流も生み出さないので、（大部分は差動増幅器内の構成要素不整合による）差動増幅器出力上に存在するどんなコモンモード信号も、変圧器構成によって完全に除去される。
【００１５】
最後に、コンデンサＣ１Ａと相互結合インダクタＷ１Ａ／Ｗ３ＡおよびＷ２Ａ／Ｗ４Ａならびに別のコンデンサＣ２Ａとの組合せが、例えば基本電話サービス（ＰＯＴＳ）周波数帯内に存在する望ましくない信号を除去するための、三次高域フィルタを形成する。
【００１６】
次に、図２には、ファントムモード伝送を使用して、２つの伝送線路Ｌ１およびＬ２を介して３つの送信機Ａ、Ｂ、およびＣを結合する典型的な結合構成が示されている。
【００１７】
送信機ＡおよびＢは、同様の参照番号を用いて図１において前述したように、線路Ｌ１およびＬ２にそれぞれ結合される。
【００１８】
結合ユニットＣＯＵＰ１ＡおよびＣＯＵＰ１Ｂはそれぞれわずかに変更されており、それぞれ単一のコンデンサＣ２ＡおよびＣ２Ｂが、合計が等しいキャパシタンスを有する２つの直列結合された整合コンデンサによって置き換えられ、別の端子５および１５が、２つのコンデンサ間の相互接続トラックに結合される。その結果得られる結合ユニットが、それぞれＣＯＵＰ１Ａ’およびＣＯＵＰ１Ｂ’としてそれぞれ表される。
【００１９】
第３の送信機Ｃは、線路Ｌ１およびＬ２のチップおよびリングの両方にそれぞれコモンモード信号として加えられる２つの相補的および完全な平衡信号＋ＶＣおよび−ＶＣを生成する。変圧器構成がコモンモード信号を通さないので、結合ユニットＣＯＵＰ１Ｃの端子１２３および１２４が、それぞれ端子５および１５に接続され、２つの直列コンデンサによって線路Ｌ１およびＬ２のチップおよびリングの両方に等しく加えられ、それによって線路Ｌ１上に＋ＶＡ’’＋ＶＣ’’および−ＶＡ’’＋ＶＣ’’が生み出され、線路Ｌ２上に＋ＶＢ’’−ＶＣ’’および−ＶＢ’’−ＶＣ’’が生み出される。
【００２０】
開示された結合構成は、こうしたすべての構成要素がボードスペースを必要とし、線路終端ユニット上に備えることのできる合計線路数が限定される点、およびファントムモード伝送のための全体の部品表（ＢＯＭ）が増大する点で不利である。
【００２１】
知られている結合構成のさらなる欠点は、第３の増幅器ＡＭＰ１Ｃによって消費される電力が、他の２つの増幅器ＡＭＰ１ＡおよびＡＭＰ１Ｂのそれに等しいことである。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】米国特許第６５０７６０８号明細書
【特許文献２】米国特許出願公開第２００６／２６８９６６号明細書
【特許文献３】欧州特許出願公開第２０９１１９６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２３】
本発明の目的は、ファントムモード伝送のためのより安価でコンパクトな設計を実現することである。
【課題を解決するための手段】
【００２４】
本発明の第１の態様によれば、ワイヤードループプラントに送信機を結合する結合構成は：
−  第１の送信機から第１の差動モード信号が供給される第１の対の入力端子を備え、第１の対の出力端子に対して第１の増幅された差動モード信号を出力するように構成された第１の増幅ユニットと、
−  第２の送信機から第２の差動モード信号が供給される第２の対の入力端子を備え、第２の対の出力端子に対して第２の増幅された差動モード信号を出力するように構成された第２の増幅ユニットと、
−  前記第１の対の出力端子に結合された第３の対の入力端子を備え、第１のワイヤ対に結合される第３の対の出力端子に前記第１の増幅された差動モード信号を通すように構成された第１の結合ユニットと、
−  前記第２の対の出力端子に結合された第４の対の入力端子を備え、第２のワイヤ対に結合される第４の対の出力端子に前記第２の増幅された差動モード信号を通すように構成された第２の結合ユニットと
を備え、
前記結合構成が：
−  前記第１の差動モード信号に第１のコモン信号を加え、それによって第１のコモンおよび差動モード信号を生み出すように構成された第１の加算器と、
−  前記第１のコモン信号と相補的である第２のコモン信号を前記第２の差動モード信号に加え、それによって第２のコモンおよび差動モード信号を生み出すように構成された第２の加算器と
をさらに備え、
前記第１および前記第２の増幅ユニットが、その入力端子のそれぞれの端子上に存在する入力信号を個々に均等に増幅するようにさらに構成され、それによって、前記第１および前記第２の対の出力端子に対してそれぞれ第１および第２の増幅されたコモンおよび差動モード信号を生み出し、
前記第１および前記第２の結合ユニットが、その入力端子および出力端子のそれぞれの端子間に容量結合を備え、それによって前記第１および前記第２の増幅されたコモンおよび差動モード信号をそれぞれ前記第１および前記第２のワイヤ対に通す。
【００２５】
増幅ステージの前に相補的差動信号にコモンモード信号を加え、コモンモード信号と差動モード信号の両方が増幅されるように２つの信号のそれぞれを個々に等しく増幅することにより（両方の入力上に存在するどんなコモンモード信号も除去する一方で、その２つの入力端子間の差を増幅するだけの差動増幅器に対して）、さらには線路のチップおよびリングに対する増幅器出力の容量性結合により、プリント板アセンブリ（ＰＢＡ）上のラインドライバのために使用されるまとまった構成要素の数が著しく削減され、それによって線路終端ユニットのＢＯＭが削減され、ファントムモード伝送をさらにサポートしながら、機器当たりの線路密度の増大が可能となる。
【００２６】
また、説明でさらに述べられるように、そのような結合構成によって消費される合計電力もかなり低減される。
【００２７】
本発明の一実施形態では、前記第１および前記第２のコモン信号は、第３の送信機からの第３の差動モード信号に相当する。
【００２８】
加算器は、通常の送信機の出力端子に結合された第１の入力端子と、ファントムモード送信機の出力端子に結合された第２の入力端子とを有する。通常の送信機とファントムモード送信機はどちらも、完全平衡差動信号を生成する。
【００２９】
本発明の一実施形態では、前記第１および前記第２の加算器は、それぞれ前記第１および前記第２の送信機の一部を形成し、前記第１および前記第２の送信機は、それぞれ前記第１および前記第２のコモンおよび差動モード信号を直接出力するようにさらに構成される。
【００３０】
この実施形態では、ファントムモード送信機の出力が、デジタル領域で差動モード信号にコモンモード信号として加えられ、それによってファントムモード伝送のためのコモンモード構成要素を備える第１および第２の送信機の出力で不平衡信号が生み出される。
【００３１】
この実施形態は、ＤＡＣステージがファントムモード送信機にとってもはや必要ではないという点、およびＢＯＭおよび消費電力がさらなる範囲で削減されるという点で特に有利である。
【００３２】
さらなる特徴的な実施形態が添付の特許請求の範囲で述べられる。
【００３３】
図３および図４に関連して行われる一実施形態の以下の説明を参照することにより、本発明の上記および他の目的ならびに特徴がより明らかとなり、本発明自体を最もよく理解されよう。
【図面の簡単な説明】
【００３４】
【図１】伝送線路に送信機を結合する典型的な結合構成を表す図である。
【図２】ファントムモード伝送を使用し、２つの伝送線路を介して３つの送信機を結合する典型的な結合構成を表す図である。
【図３】本発明による第１の結合構成を表す図である。
【図４】本発明による第２の結合構成を表す図である。
【発明を実施するための形態】
【００３５】
図３では、以下を備える本発明による第１の結合構成が示されている：
−  第１の伝送線路Ｌ１に第１の送信機Ａを結合する第１の送信経路、
−  第２の伝送線路Ｌ２に第２の送信機Ｂを結合する第２の送信経路、および
−  線路Ｌ１とＬ２の両方を介するファントムモード伝送のために第３の送信機Ｃを結合する第３の送信経路。
【００３６】
結合構成はまた、線路Ｌ１およびＬ２から差動モード信号とコモンモード信号をどちらも受信し、さらなる処理（増幅、復調、復号化など）のために受信した信号をそれぞれの受信機に供給するための対応する受信経路（図示せず）をも備えることができる。
【００３７】
３つの送信機Ａ、Ｂ、およびＣが、ＤＡＣ  ＤＡＣＡ、ＤＡＣＢ、ＤＡＣＣに結合されたＤＳＰ  ＤＳＰＡ、ＤＳＰＢ、およびＤＳＰＣをそれぞれ備えるものとして示されているが、本発明は、この特定の実施形態に限定されるべきではなく、代替のアナログまたはデジタル送信機実施態様に区別なく適用することができる。
【００３８】
送信機Ａ、Ｂ、およびＣは、出力端子対に対して差動モード信号および完全平衡信号（＋ＶＡ（ｔ）、−ＶＡ（ｔ））、（＋ＶＢ（ｔ）、−ＶＢ（ｔ））、および（＋ＶＣ（ｔ）、−ＶＣ（ｔ））をそれぞれ出力し、ｔは、信号の時間依存性を表す（以下では時間依存性は省略される）。
【００３９】
結合構成は、以下の機能ブロックを備える：
−  ２つの入力端子および１つの出力端子をそれぞれ備える４つの加算器Σ１Ａ、Σ２Ａ、Σ１Ｂ、およびΣ２Ｂ、
−  ２つの入力端子１および２ならびに２つの出力端子３および４を備える第１の増幅ユニットＡＭＰ２Ａ、
−  ２つの入力端子１１および１２ならびに２つの出力端子１３および１４を備える第２の増幅ユニットＡＭＰ２Ｂ、
−  ２つの入力端子１０１および１０２ならびに２つの出力端子１０３および１０４を備える第１の結合ユニットＣＯＵＰ２Ａ、および
−  ２つの入力端子１１１および１１２ならびに２つの出力端子１１３および１１４を備える第２の結合ユニットＣＯＵＰ２Ｂ。
【００４０】
送信機Ａの２つの出力端子は、２つの加算器Σ１ＡおよびΣ２Ａの入力端子にそれぞれ結合される。送信機Ｂの２つの出力端子は、２つの加算器Σ１ＢおよびΣ２Ｂの入力端子にそれぞれ結合される。送信機Ｃの第１の出力端子は、２つの加算器Σ１ＡおよびΣ２Ａの入力端子に結合され、送信機Ｃの第２の出力端子は、２つの加算器Σ１ＢおよびΣ２Ｂの入力端子に結合される。
【００４１】
加算器Σ１Ａ、Σ２Ａ、Σ１Ｂ、およびΣ２Ｂは、その２つの入力端子上に存在する信号を足し合わせ、この２つの信号の和を出力端子に対して出力するためのものである。基本電子回路による加算器Σ１Ａ、Σ２Ａ、Σ１Ｂ、およびΣ２Ｂの実施は、当技術分野で知られている。
【００４２】
加算器Σ１Ａ、Σ２Ａ、Σ１Ｂ、およびΣ２Ｂの出力端子は、増幅ユニットＡＭＰ２ＡおよびＡＭＰ２Ｂの入力端子１、２、１１、および１２にそれぞれ結合され、信号＋ＶＡ＋ＶＣ、−ＶＡ＋ＶＣ、＋ＶＢ−ＶＣ、および−ＶＢ−ＶＣをそれぞれ出力する。
【００４３】
増幅ユニットＡＭＰ２ＡおよびＡＭＰ２Ｂの出力端子３、４、１３、および１４は、結合ユニットＣＯＵＰ２ＡおよびＣＯＵＰ２Ｂの入力端子１０１、１０２、１１１、および１１２にそれぞれ結合される。結合ユニットＣＯＵＰ２Ａの出力端子１０３および１０４は、線路Ｌ１のチップＬ１−ＴおよびリングＬ１−Ｒにそれぞれ結合される。結合ユニットＣＯＵＰ２Ａの出力端子１１３および１１４は、線路Ｌ２のチップＬ２−ＴおよびリングＬ２−Ｒにそれぞれ結合される。
【００４４】
増幅ユニットＡＭＰ２ＡおよびＡＭＰ２Ｂは、それぞれの入力端子（１、２）および（１１、１２）の対に印加されるコモンモード信号と差動モード信号のどちらも増幅するように構成される。このことは、各信号成分を実質的に同一の増幅利得で個々に増幅することによって達成される。
【００４５】
したがって、第１の増幅ユニットＡＭＰ２Ａは、第１の加算器Σ１Ａによって出力される信号＋ＶＡ＋ＶＣを増幅し、それによって増幅された信号として＋ＶＡ’＋ＶＣ’を生み出す、入力端子１と出力端子３との間の第１の増幅器ＡＭＰ２Ａ１と、第２の加算器Σ２Ａによって出力される信号−ＶＡ＋ＶＣを増幅し、それによって増幅された信号として−ＶＡ’＋ＶＣ’を生み出す、入力端子２と出力端子４との間の第２の増幅器ＡＭＰ２Ａ２とを備える。
【００４６】
同様に、第２の増幅ユニットＡＭＰ２Ｂは、第３の加算器Σ１Ｂによって出力される信号＋ＶＢ−ＶＣを増幅し、それによって増幅された信号として＋ＶＢ’−ＶＣ’を生み出す、入力端子１１と出力端子１３との間の第３の増幅器ＡＭＰ２Ｂ１と、第４の加算器Σ２Ｂによって出力される信号−ＶＢ−ＶＣを増幅し、それによって増幅された信号として−ＶＢ’−ＶＣ’を生み出す、入力端子１２と出力端子１４との間の第４の増幅器ＡＭＰ２Ｂ２とを備える。
【００４７】
加入者ループのチップおよびリングなどの、ワイヤ対の一方のワイヤをそれぞれが駆動する、任意の２つの信号をＶ１（ｔ）およびＶ２（ｔ）と表す。
【００４８】
各ワイヤを介する信号は、差動モード信号Ｖｄ（ｔ）およびコモンモード信号Ｖｃ（ｔ）に分解することができる。
【００４９】
Ｖ１（ｔ）＝Ｖｃ（ｔ）＋Ｖｄ（ｔ）／２  （１）
Ｖ２（ｔ）＝Ｖｃ（ｔ）−Ｖｄ（ｔ）／２  （２）
上式で、
Ｖｄ（ｔ）＝Ｖ１（ｔ）−Ｖ２（ｔ）  （３）、
【００５０】
【数１】
2013542635.tif 000003
増幅器ＡＭＰ２Ａ１、ＡＭＰ２Ａ２、ＡＭＰ２Ｂ１、およびＡＭＰ２Ｂ２のコモン利得係数をＧと表す。第１の増幅ユニットＡＭＰ２Ａの入力端子対（１、２）および出力端子対（３、４）上にそれぞれ存在するコモンモード信号および差動モード信号を（Ｖ１ｃ、Ｖ１ｄ）および（Ｖ１ｃ’、Ｖ１ｄ’）と表す。第２の増幅ユニットＡＭＰ２Ｂの入力端子対（１１、１２）および出力端子対（１３、１４）上にそれぞれ存在するコモンモード信号および差動モード信号を（Ｖ２ｃ、Ｖ２ｄ）および（Ｖ２ｃ’、Ｖ２ｄ’）と表す。以下を得る。
【００５１】
Ｖ１ｄ＝（ＶＡ＋ＶＣ）−（−ＶＡ＋ＶＣ）＝２×ＶＡ  （５）
Ｖ１ｃ＝（（ＶＡ＋ＶＣ）＋（−ＶＡ＋ＶＣ））／２＝ＶＣ  （６）
Ｖ２ｄ＝（ＶＢ−ＶＣ）−（−ＶＢ−ＶＣ）＝２×ＶＢ  （７）
Ｖ２ｃ＝（（ＶＢ−ＶＣ）＋（−ＶＢ−ＶＣ））／２＝−ＶＣ  （８）
同様に、以下を得る。
【００５２】
Ｖ１ｄ’＝（ＶＡ’＋ＶＣ’）−（−ＶＡ’＋ＶＣ’）＝２×ＶＡ’
＝Ｇ×（ＶＡ＋ＶＣ）−Ｇ×（−ＶＡ＋ＶＣ）
＝Ｇ×（（ＶＡ＋ＶＣ）−（−ＶＡ＋ＶＣ））
＝Ｇ×Ｖ１ｄ  （９）
Ｖ１ｃ’＝（（ＶＡ’＋ＶＣ’）＋（−ＶＡ’＋ＶＣ’））／２＝ＶＣ’
＝（Ｇ×（ＶＡ＋ＶＣ）＋Ｇ×（−ＶＡ＋ＶＣ））／２
＝Ｇ×（（ＶＡ＋ＶＣ）＋（−ＶＡ＋ＶＣ）／２）
＝Ｇ×Ｖ１ｃ  （１０）
Ｖ２ｄ’＝（ＶＢ’−ＶＣ’）−（−ＶＢ’−ＶＣ’）＝２×ＶＢ’
＝Ｇ×（ＶＢ−ＶＣ）−Ｇ×（−ＶＢ−ＶＣ）
＝Ｇ×（（ＶＢ−ＶＣ）−（−ＶＢ−ＶＣ））
＝Ｇ×Ｖ２ｄ  （１１）
Ｖ２ｃ’＝（（ＶＢ’−ＶＣ’）＋（−ＶＢ’−ＶＣ’））／２＝−ＶＣ’
＝（Ｇ×（ＶＢ−ＶＣ）＋Ｇ×（−ＶＢ−ＶＣ））／２
＝Ｇ×（（ＶＢ−ＶＣ）＋（−ＶＢ−ＶＣ）／２）
＝Ｇ×Ｖ２ｃ  （１２）
したがって、増幅ユニットＡＭＰ２ＡおよびＡＭＰ２Ｂの入力端子対上に存在するコモンモード信号と差動モード信号はどちらも、同一の利得Ｇで増幅される。
【００５３】
個々の増幅器ＡＭＰ２Ａ１、ＡＭＰ２Ａ２、ＡＭＰ２Ｂ１、およびＡＭＰ２Ｂ２の利得係数は、例えば構成要素不整合のために、必ずしも等しい必要はないが、高いコモンモード−差動モードおよび差動モード−コモンモード除去比を達成するように、可能な限り近くで整合すべきである。
【００５４】
実際、増幅器ＡＭＰ２Ａ１およびＡＭＰ２Ａ２のそれぞれの利得係数をＧ１およびＧ２と表す。Ｇ２＝Ｇ１＋ΔＧと書くことができ、
Ｖ１ｄ’＝２×ＶＡ’＝Ｇ１×（ＶＡ＋ＶＣ）−（Ｇ１＋ΔＧ）×（−ＶＡ＋ＶＣ）
＝Ｇ１×（（ＶＡ＋ＶＣ）−（−ＶＡ＋ＶＣ））＋ΔＧ×（ＶＡ−ＶＣ）
＝Ｇ１×Ｖ１ｄ＋ΔＧ×（Ｖ１ｄ／２−Ｖ１ｃ）
＝（Ｇ１＋ΔＧ／２）×Ｖ１ｄ−ΔＧ×Ｖ１ｃ  （１３）
Ｖ１ｃ’＝ＶＣ’＝（Ｇ１×（ＶＡ＋ＶＣ）＋（Ｇ１＋ΔＧ）×（−ＶＡ＋ＶＣ））／２
＝Ｇ１×（（ＶＡ＋ＶＣ）＋（−ＶＡ＋ＶＣ））／２＋ΔＧ／２×（ＶＣ−ＶＡ）
＝（Ｇ１＋ΔＧ／２）×Ｖ１ｃ−ΔＧ／４×Ｖ１ｄ  （１４）
式を見て分かるように、増幅ユニットＡＭＰ２Ａによって出力される差動モード電圧Ｖ１ｄ’は、差動モード入力電圧とコモンモード入力電圧のどちらにも依存する。同様に、増幅ユニットＡＭＰ２Ａによって出力されるコモンモード電圧Ｖ１ｃ’は、コモンモード入力電圧と差動モード入力電圧のどちらにも依存する。
【００５５】
したがって、増幅ユニットＡＭＰ２Ａのコモンモード−差動モード結合および差動モード−コモンモード結合を低減するように、ΔＧ、すなわち２つの増幅器ＡＭＰ２Ａ１とＡＭＰ２Ａ２との間の利得不整合を低減するよう注意すべきである。
【００５６】
同じ理由が、必要な変更を加えて、第２の増幅ユニットＡＭＰ２Ｂにも当てはまる。
【００５７】
結合ユニットＣＯＵＰ２ＡおよびＣＯＵＰ２Ｂは、その入力端子からその出力端子にコモンモード信号と差動モード信号のどちらも通すように構成される。このことは、容量性結合によって達成される。
【００５８】
結合ユニットＣＯＵＰ２Ａは、入力端子１０１と出力端子１０３との間の第１のコンデンサＣ３Ａと、入力端子１０２と出力端子１０４との間の第２のコンデンサＣ４Ａとを備える。
【００５９】
同様に、結合ユニットＣＯＵＰ２Ｂは、入力端子１１１と出力端子１１３との間の第３のコンデンサＣ３Ｂと、入力端子１１２と出力端子１１４との間の第４のコンデンサＣ４Ｂとを備える。
【００６０】
コンデンサＣ３Ａ、Ｃ４Ａ、Ｃ３Ｂ、およびＣ４Ｂは、それぞれの入力端子１０１、１０２、１１１、および１１２に印加されたそれぞれの信号＋ＶＡ’＋ＶＣ’、−ＶＡ’＋ＶＣ’、＋ＶＢ’−ＶＣ’、および−ＶＢ’−ＶＣ’に対する一次高域フィルタとして振る舞い、それによって、それぞれの出力端子１０３、１０４、１１３、および１１４上でフィルタ処理済みコモンモードおよび差動モード信号＋ＶＡ’’＋ＶＣ’’、−ＶＡ’’＋ＶＣ’’、＋ＶＢ’’−ＶＣ’’、および−ＶＢ’’−ＶＣ’’が生み出される。
【００６１】
こうしたフィルタ処理済み信号は、最終的には線路Ｌ１およびＬ２のチップおよびリングを駆動する。
【００６２】
抵抗器および／またはコンデンサおよび／またはインダクタなどの追加の構成要素をコンデンサＣ３Ａ、Ｃ４Ａ、Ｃ３Ｂ、およびＣ４Ｂに追加して、フィルタ特性を改善することができ、例えば増幅ユニットＡＭＰ２ＡおよびＡＭＰ２Ｂ内の非線型性のためにＰＯＴＳ帯域内に存在する可能性のある望ましくない低周波数信号を除去する三次高域フィルタを例えば設計することができる。
【００６３】
大部分はＣ３ＡとＣ４Ａのキャパシタンス不整合のために、コモンモード−差動モードおよび差動モード−コモンモード結合が最終ＣＯＵＰ２Ａコンデンサ結合ステージにも存在する。
【００６４】
増幅ステージおよび結合ステージの欠陥は、完璧に整合された構成要素を用いた綿密なハードウェア設計によって、および／またはフィードバックループまたは補償回路によって対処することができる。
【００６５】
上述のコモンモード−差動モードおよび差動モード−コモンモード結合のために最終的に通常のチャネルに漏れるファントムチャネル信号の一部は、通常のチャネルに対する信号プリコーディングまたは信号後処理によってさらに打ち消すことができ、逆も同様である。通常のチャネルとファントムチャネルとの間のクロストークキャンセルのための方法が、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  ＤＳＬ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ」という名称の欧州特許出願第２０９１１９６号で説明されている。
【００６６】
図４では、本発明による結合構成の第２の実施形態が示されており、有利には、加算器Σ１Ａ、Σ２Ａ、Σ１Ｂ、およびΣ２Ｂが、送信機Ａおよび送信機Ｂ内で、より具体的にはＤＡＣ  ＤＡＣＡおよびＤＡＣＢ内に移動されている。送信機ＣのＤＡＣはもはや必要ではなく、ＰＢＡから取り除くことができ、それによって余分な出費を抑える。
【００６７】
より具体的には、ＤＡＣ  ＤＡＣＡは、２つの入力端子および２つの出力端子を備え、第１の入力端子がＤＳＰＡの出力に結合され、出力端子対上で差動モード信号として出力される第１のデジタルサンプルが供給され、第２の入力端子がＤＳＰＣの出力に結合され、出力端子対上でコモンモード信号として出力される第２のデジタルサンプルが供給される。
【００６８】
同様に、ＤＡＣ  ＤＡＣＢは、２つの入力端子および２つの出力端子を備え、第１の入力端子がＤＳＰＢの出力に結合され、出力端子対上で差動モード信号として出力される第１のデジタルサンプルが供給され、第２の入力端子がＤＳＰＣの出力に結合され、出力端子対上でコモンモード信号として反転され出力される第２のデジタルサンプルが供給される。
【００６９】
この実施形態では、ＤＡＣ  ＤＡＣＡは、第１のサンプルから２つの相補的デジタル信号、すなわち＋ＶＡおよび−ＶＡを生成し、アナログ−デジタル変換の前にそれぞれの相補的デジタル信号に第２のデジタルサンプル、すなわち＋ＶＣを加えるように構成され、それによって出力端子対上に不平衡および非対称信号、すなわち＋ＶＡ＋ＶＣおよび−ＶＡ＋ＶＣを生み出す。
【００７０】
同様に、ＤＡＣ  ＤＡＣＢは、第１のサンプルから２つの相補的デジタル信号、すなわち＋ＶＢおよび−ＶＢを生成し、アナログ−デジタル変換の前にそれぞれの相補的デジタル信号に第２のデジタルサンプルを反転し、すなわち−ＶＣを加えるように構成され、それによって出力端子対上に不平衡および非対称信号、すなわち＋ＶＢ−ＶＣおよび−ＶＢ−ＶＣを生み出す。
【００７１】
増幅ユニットＡＭＰ２ＡおよびＡＭＰ２Ｂならびに結合ユニットＣＯＵＰ２ＡおよびＣＯＵＰ２Ｂは変更されない。
【００７２】
従来技術の解決策は、完全な送信チャネル（図２のＤＳＰＣプロセッサ、ＤＡＣＣ変換器、およびＡＭＰ１Ｃ増幅器）を使用して、２つの相補的コモンモード信号（＋ＶＣ’、−ＶＣ’）として差動信号を各撚線対（Ｌ１およびＬ２）上に１つ配置する。
【００７３】
こうした構成要素は電力を消費する。本発明に従って増幅器およびＤＡＣの数を削減することにより、電力が節約される。
【００７４】
しかし、増幅器数を３つから２つに削減すること（ＡＭＰ１Ｃの除去）によって達成される電力節約は、増幅器によって消費される電力の３３％を節約するわけではない。差動モード信号およびコモンモードモード信号のどちらも生成する２つの残りの増幅器（ＡＭＰ１ＡおよびＡＭＰ１Ｂ）は、より多くの電力を出力する必要があり、したがってより多くの電力を消費する。ＤＳＬ応用例では、ラインドライバの供給電圧は、平方自乗平均（ＲＭＳ）電力の最大５倍または６倍のクレストピークを送達するように十分な高さでなければならない。クレストピークは非常にまれであり、所望のビットエラー率（ＢＥＲ）に応じて、差動チャネル（（＋ＶＡ’、−ＶＡ’）または（ＶＢ’、−ＶＢ’））およびファントムチャネル（（＋ＶＣ’、−ＶＣ’））上で同時に生じる確率を無視することができる。したがって、差動モード信号とコモンモード信号のどちらも出力する増幅器の電源を、ＲＭＳ電力と、例えば１つのクレストピークとの和を生成するのに必要な供給電圧に限定することができる。これは、差動モード信号のみについて必要となる供給電圧の約１２０％となり、増幅器区間のみについて最小２０％の電力削減が得られる。さらに、図４の実施形態で示されるように第３のＤＡＣ（ＤＡＣＣ）をなくすことによってさらなる電力削減を達成することができる。
【００７５】
本発明による結合構成は通常、線路終端ユニットの一部を形成し、線路終端ユニットは、加入者構内からの伝送線路が終端する１つの機器である。この機器は、加入者にネットワークアクセスを提供するアクセスノードの一部を形成する。アクセスノードの例は、ＤＳＬＡＭ、イーサネット（登録商標）アクセスブリッジ、ＩＰアクセス、またはエッジルータなどである。アクセスノードは、中央位置（例えば、電話局）、または加入者構内により近いリモート位置（例えば、ストリートキャビネット）に常駐することができる。
【００７６】
「備える」という用語が続いて列挙される手段に制限されると解釈すべきでないことに留意されたい。したがって、「手段ＡおよびＢを備えるデバイス」という表現の範囲は構成要素ＡおよびＢのみからなるデバイスに限定されるべきではない。これは、本発明に関しては、デバイスの関連する構成要素がＡおよびＢであることを意味する。
【００７７】
「結合される」という用語が直接接続のみに限定されると解釈すべきではないことにさらに留意されたい。したがって、「デバイスＢに結合されたデバイスＡ」という表現が、デバイスＡの出力がデバイスＢの入力に直接接続される、および／またはその逆であるデバイスもしくはシステムに限定されるべきではない。これは、Ａの出力とＢの入力との間、および／またはその逆の間に経路が存在することを意味し、経路は他のデバイスまたは手段を含む経路でよい。
【００７８】
説明および図面は本発明の原理を示すに過ぎない。したがって、本明細書では明示的に説明または図示していないが、本発明の原理を実施し、本発明の趣旨および範囲内に含まれる様々な構成を当業者は考案できることを理解されよう。さらに、本明細書で列挙されるすべての例は、本発明の原理および当技術分野を推進するために本発明（等）によって与えられる概念を読者が理解するのを助ける教育目的のものに過ぎず、そのような具体的に列挙される例および条件に限定されないものとして解釈すべきことが原理的に明白に意図される。さらに、本発明の原理、態様、および実施形態、ならびにその特定の例を列挙する本明細書のすべての陳述は、その均等物を包含するものとする。
【００７９】
図に示される様々な要素の機能は、専用ハードウェア、ならびに適切なソフトウェアに関連してソフトウェアを実行することのできるハードウェアの使用によって実現することができる。プロセッサによって実現されるとき、その機能は、単一の専用プロセッサ、単一の共用プロセッサ、または一部を共用することのできる複数の個々のプロセッサによって実現することができる。さらに、プロセッサは、ソフトウェアを実行することができるハードウェアだけを指すと解釈されるべきではなく、限定はしないが、デジタル信号プロセッサ（ＤＳＰ）ハードウェア、ネットワークプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などを暗黙的に含むことができる。読取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、および不揮発性ストレージなどの従来型および／またはカスタム型の他のハードウェアも含めることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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