(57)【要約】  メモリシステムは、１つ以上のワードとして配列された複数のビットを含むメモリを備える。各ワードにおけるそれぞれのビットを特定の論理状態にまたは他の論理状態のいずれかにプログラムできる。可変データ幅コントローラがメモリと通信する。可変データ幅コントローラは、メモリにプログラムされるべき１つのワードにおけるビットのプログラミング数を判定するための加算器を備える。プログラムされるべき各ビットは特定の論理状態を成す。分割ブロックが、プログラミング数が最大数を超えるときにワードを２つ以上のサブワードへ分割する。スイッチが分割ブロックと通信する。スイッチは、１つ以上の書き込みパルスを連続的に供給する。各書き込みパルスは、メモリとワードおよびサブワードのうちの一方との間の別個の通信経路を有効にする。
2013524401.tif 000002
【特許請求の範囲】
【請求項１】
メモリをプログラムする方法において、
メモリにプログラムされるべき１つのワードにおけるビットのプログラミング数を判定するステップであって、プログラムされるべき各ビットが特定の論理状態をとるステップと、
前記プログラミング数が最大数を超えるときに前記ワードを２つ以上のサブワードへ分割するステップと、
前記サブワードのそれぞれを前記メモリに連続的に書き込むステップと、
を含む方法。
【請求項２】
ワードを分割する前記ステップは、前記ワードを２の倍数のサブワードへ分割することを更に含み、前記各サブワードがそれぞれの他のサブワードと同じ数のビットを含む請求項１の方法。
【請求項３】
特定の論理状態がＲＥＳＥＴ状態である請求項１の方法。
【請求項４】
メモリにプログラムされるべき１つのワードにおけるビットのプログラミング数を判定する加算器であって、プログラムされるべき各ビットが特定の論理状態をとる加算器と、
前記プログラミング数が最大数を超えるときに前記ワードを２つ以上のサブワードへ分割する分割ブロックであって、各サブワードがそれぞれの他のサブワードと同じ数のビットを含む分割ブロックと、
前記分割ブロックと通信するとともに、１つ以上の書き込みパルスを連続的に供給するスイッチであって、各書き込みパルスが、前記メモリと前記ワードおよび前記サブワードのうちの一方との間の別個の通信経路を有効にする、スイッチと、
を備える可変データ幅システム。
【請求項５】
前記加算器が複数の非同期加算器を備える請求項４のシステム。
【請求項６】
その後の書き込み操作の完了まで前記プログラミング数を保持するレジスタを更に備える請求項４のシステム。
【請求項７】
前記分割ブロックと通信して前記最大数を内部に記憶するようになっているレジスタを更に備える請求項４のシステム。
【請求項８】
前記レジスタと通信する書き込みドライバイネーブラを更に備え、前記書き込みドライバイネーブラが前記最大数に応じてドライバ強度を選択する請求項７のシステム。
【請求項９】
前記レジスタと通信する書き込みドライバイネーブラを更に備え、前記書き込みドライバイネーブラが前記最大数に応じて１つ以上のドライバを選択し、前記１つ以上のドライバの全てが共通のチャージポンプ入力と共通のドライバ出力とを有する請求項７のシステム。
【請求項１０】
前記分割ブロックは、前記プログラミング数が前記最大数よりも大きくないときに、全幅信号を有効にする複数の組み合わせ論理ゲートを備える請求項４のシステム。
【請求項１１】
前記分割ブロックは、前記プログラミング数が前記最大数よりも大きく且つ前記最大数が前記ワードのビット数の１／２に等しいときに、半幅信号を有効にする複数の組み合わせ論理ゲートを備える請求項４のシステム。
【請求項１２】
前記分割ブロックは、前記プログラミング数が前記最大数よりも大きく且つ前記最大数が前記ワードのビット数の１／４に等しいときに、１／４幅信号を有効にする複数の組み合わせ論理ゲートを備える請求項４のシステム。
【請求項１３】
前記分割ブロックは、前記プログラミング数が前記最大数よりも大きく且つ前記最大数が前記ワードのビット数の１／８に等しいときに、１／８幅信号を有効にする複数の組み合わせ論理ゲートを備える請求項４のシステム。
【請求項１４】
前記スイッチが全幅信号に応じて１つの書き込みパルスを発生させ、前記書き込みパルスが前記ワードと前記メモリとの間の別個の通信経路を有効にする請求項４のシステム。
【請求項１５】
前記スイッチが半幅信号に応じて２つの書き込みパルスを発生させ、各書き込みパルスがサブワードと前記メモリとの間の別個の通信経路を有効にし、各サブワードが前記ワードのビット数の半分を含む請求項４のシステム。
【請求項１６】
前記スイッチが１／４幅信号に応じて４つの書き込みパルスを発生させ、各書き込みパルスがサブワードと前記メモリとの間の別個の通信経路を有効にし、各サブワードが前記ワードのビット数の１／４を含む請求項４のシステム。
【請求項１７】
前記スイッチが１／８幅信号に応じて８つの書き込みパルスを発生させ、各書き込みパルスがサブワードと前記メモリとの間の別個の通信経路を有効にし、各サブワードが前記ワードのビット数の１／８を含む請求項４のシステム。
【請求項１８】
１つ以上のワードとして配列された複数のビットを含むメモリであって、各ワードにおけるそれぞれのビットを特定の論理状態にまたは他の論理状態のいずれかにプログラムできるメモリと、
前記メモリと通信する可変データ幅コントローラであって、前記可変データ幅コントローラが、メモリにプログラムされるべき１つのワードにおけるビットのプログラミング数を判定する加算器であって、プログラムされるべき各ビットが特定の論理状態をとる加算器と、前記プログラミング数が最大数を超えるときに前記ワードを２つ以上のサブワードへ分割する分割ブロックと、前記分割ブロックと通信するとともに、１つ以上の書き込みパルスを連続的に供給するスイッチであって、各書き込みパルスが、前記メモリと前記ワードおよび前記サブワードのうちの一方との間の別個の通信経路を有効にするスイッチと、を備える、可変データ幅コントローラと、
を備えるメモリシステム。
【請求項１９】
前記メモリが相変化メモリであり、前記特定の論理状態が非晶質状態を表わす請求項１８のメモリシステム。
【請求項２０】
前記メモリが磁気抵抗ランダム・アクセス・メモリである請求項１８のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に不揮発性メモリプログラミングに関する。より詳細には、本発明は、ユーザがプログラミング限界を超えることなく書き込み速度を最適化できるようにする可変書き込みデータ幅に関する。
【背景技術】
【０００２】
相変化メモリ（Phase Change Memory、ＰＣＭ）デバイスは、非晶相と結晶相との間で安定して転移できるカルコゲニドなどの相変化材料を使用してデータを記憶する。非晶相(amorphous phase)および結晶相（または状態）は、メモリデバイスにおけるメモリセルの異なる論理状態を区別するために使用される異なる抵抗値を示す。特に、非晶相は比較的高い抵抗を示し、結晶相は比較的低い抵抗を示す。
【０００３】
少なくとも１つのタイプの相変化メモリデバイスであるＰＲＡＭ（phase-change random access memory、相変化ランダム・アクセス・メモリ）は、論理「１」を表わすために非晶質状態を使用するとともに、論理「０」を表わすために結晶状態を使用する。ＰＲＡＭデバイスでは、結晶状態が「ＳＥＴ状態」と称され、非晶質状態が「ＲＥＳＥＴ状態」と称される。したがって、ＰＲＡＭのメモリセルは、メモリセルの相変化材料を結晶状態に設定することにより論理「０」を記憶する。また、メモリセルは、相変化材料を非晶質状態に設定することにより論理「１」を記憶する。
【０００４】
ＰＲＡＭの相変化材料は、所定の融解温度を上回る第１の温度まで材料を加熱した後に材料を急速に冷却することによって非晶質状態へと変換される。相変化材料は、融解温度よりも低いが結晶化温度を上回る第２の温度で材料をある持続時間にわたって加熱することによって結晶状態へと変換される。したがって、データは、ＰＲＡＭのメモリセルにおける相変化材料を前述したように加熱および冷却を使用して非晶質状態と結晶状態との間で変換することにより、ＰＲＡＭのメモリセルにプログラムされる。
【０００５】
ＰＲＡＭの相変化材料は、一般に、「ＧＳＴ」化合物として当該技術分野において知られる、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、および、テルル（Ｔｅ）を含む化合物を含む。ＧＳＴ化合物は、加熱および冷却によって非晶質状態と結晶状態との間で急速に転移できるため、ＰＲＡＭに良く適する。ＧＳＴ化合物加えてまたはこれに代えて、様々な他の化合物を相変化材料で使用できる。他の化合物の例としては、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、および、ＧｅＴｅなどの２元素化合物、ＧｅＳｂＴｅ、ＧａＳｅＴｅ、ＩｎＳｂＴｅ、ＳｎＳｂ２Ｔｅ４、および、ＩｎＳｂＧｅなどの３元素化合物、または、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、および、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２などの４元素化合物が挙げられるが、これらに限定されない。
【０００６】
ＰＲＡＭのメモリセルは「相変化メモリセル」と呼ばれる。相変化メモリセルは、一般に、上部電極と、相変化材料層と、下部電極接点と、下部電極と、アクセストランジスタとを備える。相変化メモリセルでは、相変化材料層の抵抗を測定することによってＲＥＡＤ操作が行なわれる。また、相変化メモリセルでは、前述したように相変化材料を加熱および冷却することによりＰＲＯＧＲＡＭ操作またはＷＲＩＴＥ操作が行なわれる。
【０００７】
図１は、ＭＯＳスイッチセルを有する従来の相変化メモリセル（またはメモリセル）１０と、従来のダイオード型相変化メモリセル２０とを示す回路図である。図１を参照すると、メモリセル１０は、ＧＳＴ化合物を含む相変化抵抗素子１１と、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ１２とを含む。相変化抵抗素子１１はビット線（ＢＬ）とＮＭＯＳトランジスタ１２との間で接続される。また、ＮＭＯＳトランジスタ１２は相変化抵抗素子１１とグランドとの間で接続される。更に、ＮＭＯＳトランジスタ１２は、ワード線（ＷＬ）に接続されるゲートを有する。
【０００８】
ＮＭＯＳトランジスタ１２は、ワード線ＷＬに印加されるワード線電圧に応じてＯＮにされる。ＮＭＯＳトランジスタ１２がＯＮにされる場合には、相変化抵抗素子１１がビット線ＢＬを通じて電流を受ける。図１では、相変化抵抗素子１１がビット線ＢＬとＮＭＯＳトランジスタ１２のドレイン端子との間で接続される。
【０００９】
図１を再び参照すると、メモリセル２０は、ビット線ＢＬに接続される相変化抵抗素子２１と、相変化抵抗素子２１とワード線ＷＬとの間で接続されるダイオード２２とを備える。
【００１０】
相変化メモリセル２０は、ワード線ＷＬとビット線ＢＬとを選択することによりアクセスされる。相変化メモリセル２０が適切に機能するために、ワード線ＷＬは、電流が相変化抵抗素子２１を通じて流れることができるようにワード線ＷＬが選択されるときに、ビット線ＢＬよりも低い電圧レベルを有さなければならない。ダイオード２２は順方向にバイアスがかけられ、そのため、ワード線ＷＬがビット線ＢＬよりも高い電圧を有する場合には、電流が相変化抵抗素子２１を通じて流れない。ワード線ＷＬがビット線ＢＬよりも低い電圧レベルを有するようにするため、ワード線ＷＬは、一般に、選択されるときにグランドに接続（接地）される。
【００１１】
図１において、相変化抵抗素子１１，２１を代わりに広く「記憶素子」と称することができ、また、ＮＭＯＳトランジスタ１２およびダイオード２２を代わりに広く「選択素子」と称することができる。
【００１２】
以下、図２を参照して、相変化メモリセル１０，２０の動作について説明する。特に、図２は、メモリセル１０，２０のプログラミング操作中の相変化抵抗素子１１，２１の温度特性を示すグラフである。図２において、参照符号１は、相変化抵抗素子１１，２１の非晶質状態への転移中の温度特性を示しており、参照符号２は、相変化抵抗素子１１，２１の結晶状態への転移中の温度特性を示している。
【００１３】
図２を参照すると、非晶質状態への転移では、継続時間Ｔ１にわたって相変化抵抗素子１１，２１のＧＳＴ化合物に電流が印加されて、ＧＳＴ化合物の温度が融解温度Ｔｍを超えて上昇する。継続時間Ｔ１後、ＧＳＴ化合物の温度が急速に下げられ、すなわち「急冷され」、ＧＳＴ化合物が非晶質状態をとる。一方、結晶状態への転移では、区間Ｔ２（Ｔ２＞Ｔ１）にわたって相変化抵抗素子１１，２１のＧＳＴ化合物に電流が印加されて、ＧＳＴ化合物の温度が結晶化温度Ｔｘを超えて上昇する。Ｔ２では、ＧＳＴ化合物は結晶状態をとるように結晶化温度未満にゆっくりと冷却される。
【００１４】
相変化メモリデバイスは、一般に、メモリセル配列状態に配置される複数の相変化メモリセルを備える。メモリセル配列内で、メモリセルのそれぞれは、一般に、対応するビット線および対応するワード線に接続される。例えば、メモリセル配列は、縦列に配置されるビット線と、横列に配置されるワード線とを備えてもよく、その場合、相変化メモリセルは、縦列と横列との間の各交差部付近に位置される。
【００１５】
一般に、特定のワード線に接続される相変化メモリセルの横列は、適切な電圧レベルを特定のワード線に印加することにより選択される。例えば、図１の左側に示される相変化メモリセル１０と同様の相変化メモリセルの横列を選択するためには、比較的高い電圧レベルが対応するワード線ＷＬに印加されて、ＮＭＯＳトランジスタ１２がＯＮにされる。または、図１の右側に示される相変化メモリセル２０と同様の相変化メモリセルの横列を選択するためには、電流がダイオード２２を通じて流れることができるように比較的低い電圧レベルが対応するワード線ＷＬに印加される。
【００１６】
残念ながら、従来のＰＲＡＭデバイスは、数ビットの入力を同時に受けることはできるが、これらのビットを対応するメモリセルに同時にプログラムすることができない。例えば、ＰＲＡＭは、複数のピンを通じて１６個の入力を受ける場合があるが、ＰＲＡＭは、１６個の相変化メモリセルに同時にアクセスできない場合がある。この欠点における１つの理由は、１つの相変化メモリセルをプログラムするために１ｍＡの電流が必要とされる場合には、１６個の相変化メモリセルを同時にプログラムするために１６ｍＡの電流が必要とされるからである。更に、電流を供給する駆動回路の効率が１０％である場合には、１６個のメモリセルを同時にプログラムするために１６０ｍＡの電流が必要とされる。しかしながら、従来のＰＲＡＭデバイスは、一般に、そのような大量の電流を供給するような機能を備えていない。
【００１７】
韓国の華城にあるＳａｍｓｕｎｇによる研究論文（「Ａ  ０．１μｍ  １．８Ｖ  ２５６Ｍｂ  ６６ＭＨｚ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｂｕｒｓｔ  ＰＲＡＭ」，２００６  ＩＥＥＥ  国際固体素子回路会議(International Solid-State Circuits Conference)１−４２４４−００７９−１／０６）は、動作環境に応じてＸ２〜Ｘ１６の範囲の書き込みデータ幅を判定できる書き込みモードセレクタを発表している。書き込み性能がより重要であり且つシステム電源が１６ｍＡをサポートできる場合には、Ｘ１６モードが選択される。他のケースでは、より小さい書き込みデータ幅が、全ピーク電力および平均動作電力を減少させるのに役立つ。また、外部ピン駆動法をも用いたＲＥＳＥＴプログラミングのための高電流要件を解決するための他の手法もＳａｍｓｕｎｇによって提案されてきた（「Ａ  ９０ｎｍ  １．８Ｖ  ５１２Ｍｂ  Ｄｉｏｄｅ−Ｓｗｉｔｃｈ  ＰＲＡＭ  Ｗｉｔｈ  ２６６ＭＢ／ｓ  Ｒｅａｄ  Ｔｈｒｏｕｇｈｐｕｔ」，ＩＥＥＥ  Ｊｏｕｒｎａｌ  Ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ＶＯＬ．４３，ＮＯ．１，２００８年１月）。しかしながら、この方法は、ユーザにより手動で選択され、書き込み性能全体を向上させて電力消費量を低減するための自動化された最適な方法にはならない。
【００１８】
他の手法は、書き込み電力を低減するデータ比較書き込み（ＤＣＷ）を使用することである（「Ａ  Ｌｏｗ  Ｐｏｗｅｒ  Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  ａ  Ｄａｔａ−Ｃｏｍｐａｒｉｓｏｎ  Ｗｒｉｔｅ  Ｓｃｈｅｍｅ」Ｂｙｕｎｇ−Ｄｏ  Ｙａｎｇら著、ＩＥＥＥ回路とシステムに関する国際シンポジウム(International Symposium on Circuit and Systems)、２００７年５月）。ＤＣＷ回路は、書き込み操作中にＰＣＭセルから記憶された値を読み取った後にＰＣＭセルに書き込み、その場合、入力された値と記憶された値とが異なる。ＰＣＭセル値が変化しない場合には、書き込み電力を消費しない。
【００１９】
図３はデータ比較書き込み（ＤＣＷ）スキームのフローチャートを示している。ＤＣＷスキームは、選択されたＰＣＭセル内に既に記憶された値を判定するために、ＷＲＩＴＥ（ＷＲ）操作の前にＲＥＡＤ（ＲＤ）操作を行なう。入力された値と記憶された値が同じである場合には、ＷＲＩＴＥ操作が行なわれない。この比較はビットに基づく比較により行なわれる。異なるビット書き込みデータだけがＰＣＭセルにプログラムされる。このように、ＤＣＷスキームは、２つのケース（０→０，１→１）において書き込み電力を消費しない。したがって、ＰｓｅｔをＳＥＴ操作のために消費される電力とし、ＰｒｅｓｅｔをＲＥＳＥＴ操作のための電力消費量とすると、平均電力消費量は（Ｐｓｅｔ＋Ｐｒｅｓｅｔ）／４によって与えられる。しかしながら、データ入力の大部分は、ランダムパターンであり、そのため、電力が減少される状況は最小限に抑えられる。また、全てのデータパターンが同じサイクルで転移を受ける最大ＲＥＳＥＴプログラミングケースにおいては節電が存在しない。
【００２０】
他の手法は、データ反転スキーム（「Ａ  Ｌｏｗ  Ｐｏｗｅｒ  ＰＲＡＭ  ｕｓｉｎｇ  ａ  Ｐｏｗｅｒ−Ｄｅｐｅｎｄａｎｔ  Ｄａｔａ  Ｉｎｖｅｒｓｉｏｎ  Ｓｃｈｅｍｅ」，Ｂｙｕｎｇ−Ｄｏ  Ｙａｎｇら著、２ｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｓｉｇｎ，２００７年５月７〜１０日、フランス、ジアン）を使用することである。この手法は、全てのビットが反転されるべきか否かを判定するために、書き込みデータのための極性ビットを更に１つ必要とする。
【００２１】
（関連出願の相互参照）
本出願は、２０１０年４月１２日に出願された米国仮特許出願第６１／３２３，２０２号明細書および２０１１年１月１８日に出願された米国特許出願第１３／００８，５２２号明細書による優先権を主張し、これらの出願の開示内容は参照することによりそれらの全体が本願に組み入れられる。
【先行技術文献】
【非特許文献】
【００２２】
【非特許文献１】Ｓａｍｓｕｎｇによる研究論文（「Ａ  ０．１μｍ  １．８Ｖ  ２５６Ｍｂ  ６６ＭＨｚ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｂｕｒｓｔ  ＰＲＡＭ」，２００６  ＩＥＥＥ  国際固体素子回路会議１−４２４４−００７９−１／０６）
【非特許文献２】Ｓａｍｓｕｎｇによる「Ａ  ９０ｎｍ  １．８Ｖ  ５１２Ｍｂ  Ｄｉｏｄｅ−Ｓｗｉｔｃｈ  ＰＲＡＭ  Ｗｉｔｈ  ２６６ＭＢ／ｓ  Ｒｅａｄ  Ｔｈｒｏｕｇｈｐｕｔ」，ＩＥＥＥ  Ｊｏｕｒｎａｌ  Ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ＶＯＬ．４３，ＮＯ．１，２００８年１月
【非特許文献３】Ｂｙｕｎｇ−Ｄｏ  Ｙａｎｇら著「Ａ  Ｌｏｗ  Ｐｏｗｅｒ  Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  ａ  Ｄａｔａ−Ｃｏｍｐａｒｉｓｏｎ  Ｗｒｉｔｅ  Ｓｃｈｅｍｅ」ＩＥＥＥ回路とシステムに関する国際シンポジウム、２００７年５月
【非特許文献４】Ｂｙｕｎｇ−Ｄｏ  Ｙａｎｇら著「Ａ  Ｌｏｗ  Ｐｏｗｅｒ  ＰＲＡＭ  ｕｓｉｎｇ  ａ  Ｐｏｗｅｒ−Ｄｅｐｅｎｄａｎｔ  Ｄａｔａ  Ｉｎｖｅｒｓｉｏｎ  Ｓｃｈｅｍｅ」，２ｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｓｉｇｎ，２００７年５月７〜１０日、フランス、ジアン
【発明の概要】
【課題を解決するための手段】
【００２３】
１つの態様において、本発明は、メモリにプログラムされるべき１つのワードにおけるビットのプログラミング数を判定するステップを含み、プログラムされるべき各ビットはメモリにおいて特定の論理状態をとる、メモリをプログラムする方法を特徴とする。ワードは、プログラミング数が最大数を超えるときに２つ以上のサブワードへ分割される。サブワードはそれぞれメモリに連続的に書き込まれる。
【００２４】
他の態様において、本発明は、メモリにプログラムされるべき１つのワードにおけるビットのプログラミング数を判定する加算器を備え、プログラムされるべき各ビットがこの加算器において特定の論理状態をとる、可変データ幅システムを特徴とする。プログラミング数が最大数を超えるとき、分割ブロック(partitioning block)がワードを２つ以上のサブワードへ分割する。各サブワードは、それぞれの他のサブワードと同じ数のビットを含む。スイッチが分割ブロックと通信する。スイッチは１つ以上の書き込みパルスを連続的に供給する。各書き込みパルスは、メモリとワードおよびサブワードのうちの一方との間の別個の通信経路を有効にする。
【００２５】
他の態様において、本発明は、１つ以上のワードとして配列された複数のビットを含むメモリを備えるメモリシステムを特徴とする。各ワードにおけるそれぞれのビットを特定の論理状態または他の論理状態のいずれかにプログラムできる。可変データ幅コントローラがメモリと通信することができる。可変データ幅コントローラは、メモリにプログラムされるべき１つのワードにおけるビットのプログラミング数を判定する加算器を備え、プログラムされるべき各ビットはメモリにおいて特定の論理状態をとる。プログラミング数が最大数を超えるとき、分割ブロックがワードを２つ以上のサブワードへ分割する。スイッチが分割ブロックと通信することができる。このスイッチは、１つ以上の書き込みパルスを連続的に供給する。各書き込みパルスは、メモリとワードおよびサブワードのうちの一方との間の別個の通信経路を有効にする。
【００２６】
本発明の前記利点および更なる利点は、添付図面と併せて以下の説明を参照することにより更に良く理解することができ、図面中、同様の参照符号は、様々な図において同様の構造的な要素および特徴を示す。図面は必ずしも一定の縮尺ではなく、代わりに、本発明の原理を例示することに重点が置かれる。
【図面の簡単な説明】
【００２７】
【図１】従来のＮＭＯＳスイッチＰＣＭセルおよび従来のダイオードスイッチＰＣＭセルの概略図である。
【図２】従来のＰＣＭセルのＳＥＴおよびＲＥＳＥＴ動作中の温度変化のグラフである。
【図３】従来のデータ比較書き込みスキームのフローチャートである。
【図４】従来のＰＣＭセルのＲＥＡＤ動作中、ＳＥＴ動作中、ＲＥＳＥＴ動作中の電流パルスのグラフである。
【図５】本発明の一実施形態に係る方法のフローチャートである。
【図６】本発明の一実施形態に係る「書き込みデータ幅制御」ブロックを含むＰＲＡＭのブロック図である。
【図７】図６に示される「書き込みデータ幅制御」ブロックのブロック図である。
【図８】図７に示される「多段加算器論理ブロック」のブロック図である。
【図９】図７に示される「５ビットＲＥＳＥＴビットカウントレジスタ」の論理図である。
【図１０】本発明の一実施形態に係るビット比較・書き込みモード選択方法のフローチャートである。
【図１１Ａ】図１１Ｂとまとめて本発明に係る可変書き込みデータ幅制御の一実施形態のタイミング図である。
【図１１Ｂ】図１１Ａとまとめて本発明に係る可変書き込みデータ幅制御の一実施形態のタイミング図である。
【発明を実施するための形態】
【００２８】
図４に示されるように、ＲＥＳＥＴ状態へのプログラミングは、ＳＥＴ状態よりもかなり多くの電流を必要とする。書き込まれるべきデータはビットの組み合わせを含んでおり、各ビットは、ＲＥＳＥＴ状態またはＳＥＴ状態のいずれかにプログラムされる。図４に示される例では、ＲＥＳＥＴ状態が論理「１」とされ、ＳＥＴ状態が論理「０」とされる。他の実施形態では、ＲＥＳＥＴ状態が論理「０」であってもよく、ＳＥＴ状態が論理「１」であってもよい。
【００２９】
可変書き込みデータ幅システムは、幾つのビットがＲＥＳＥＴ状態（ＳＥＴ状態よりも多くの電流を必要とする状態）にプログラムされるようになっているのかを認識することによって実施され、その後、必要に応じて、ワードを１つ以上のサブワードへと分割して、システムの最大プログラミング電流限界を超えないようにする。これにより、特定のシステムの限界内でより低い一貫したピーク電流も確保しつつ書き込みワード幅を動的に最大にすることによって、より高性能なＷＲＩＴＥ操作をもたらされる。
【００３０】
上記したＢｙｕｎｇ−Ｄｏ  Ｙａｎｇらにより提案される反転スキームとは異なり、本明細書中に記載される実施形態は、好ましくは、反転状態を記憶するために更なるメモリビットを必要としない。可変書き込みデータ幅手法により必要とされる追加の論理は、周辺領域に限定される。これにより、一般に、メモリ内に記憶される全てのワードに対して追加ビットを加える必要がある手法と比べてシステム全体の領域がかなり小さくなる。
【００３１】
図５は、可変書き込みデータ幅スキームの１つの実施形態のフローチャートである。１つの実施形態では、ステップ５０４において、最大ワード幅（「ｋ」）が１６ビットに設定され、また、ステップ５０８において、ＲＥＳＥＴビットの最大プログラミング数（「ｍ」）が４に設定される。言うまでもなく、他の実施形態では、任意のワード幅が受け入れられる。また、他の実施形態により最大プログラミング数も異なることは言うまでもない。単なる非限定的な一例として、最大プログラミング数は、複数のメモリセルのワード線をアクティブにするために使用されるチャージポンプから利用できるピーク電流に基づいて設定され、または、ピーク切り換えによる放射ノイズに起因する電磁妨害（ＥＭＩ）に基づいて設定され、または、瞬間的な電流切り換えがＯＮ電源とオンチップのエレクトロマイグレーション限界を相互に関連させるという要求に基づいて設定される。また、パラメータ「ｍ」は、任務（mission、ミッション）モードから低電力待機モードへと切り換わるときに、または、温度または電圧の操作に基づいて、ユーザによってまたはメモリシステムにより自動的に更新されるように想定される。図５の実施形態では、ｋ＝１６およびｍ＝４の場合、１つのワードをビット「０００１０１０００１１１１０００」（または、１６進数では１４７８ｈ）により書き込もうとすると、ＲＥＳＥＴビットの総数が６となり、したがって、ステップ５０６において「ａ」が６に設定される。「ａ」が「ｍ」を超えるため、ステップ５１０での比較が満たされない。その結果、ステップ５１４において、パラメータ「ｂ」が「ａ」に設定されるとともに、パラメータ「ｊ」が「ｋ」に設定される。その後、ステップ５１６において「ｂ」が一時的に半分に分けられ、ステップ５１８においてワードが半分に分けられる。ＲＥＳＥＴビットの修正総数「ｂ」が最大プログラミング数「ｍ」を超えてはならないという条件がステップ５２０で再検査される。「ｂ」が依然として「ｍ」を超えている場合には、「ｂ」が「ｍ」を超えなくなるまでステップ５１６とステップ５１８が繰り返される。その時点で、ステップ５２２において、結果として生じる２の倍数(binary multiple)のサブワードがそれぞれメモリに連続的に書き込まれる。結果として生じるサブワードを任意の順序でメモリに書き込むことができることは言うまでもない。１６ビットワードにおけるｒｅｓｅｔビットの総数「ａ」が６となるように判定され且つＲＥＳＥＴビットの最大プログラミング数「ｍ」が４である本実施形態では、２つのサブワードが生じるとともに、８ビットの２つの書き込み操作がそれぞれ生じる。
【００３２】
１つの実施形態において、最大書き込みワードデータ幅「ｋ」は、外部入力／出力ピンの数によって判定される定数であるが、メモリに書き込まれる結果的な内部データは、幾つのＲＥＳＥＴビットが外部ワードに含まれるのかに依存するサブワードである。例えば、１つの実施形態では、１６ビット外部ワードが８ビット、４ビット、または、２ビットのサブワードへ分割される。
【００３３】
図６は、メモリシステムにおける可変書き込みデータ幅制御の実施形態６００を示している。入力データは、最初に入力データレジスタ６２０に記憶され、その後、書き込みデータ幅制御ブロック６６０へ転送され、このブロックにおいて、ＲＥＳＥＴ状態にプログラムされるべきビット数が最大プログラミング数と対照して解析される。実施形態６００は相変化メモリ（ＰＲＡＭ）６８０を示すが、磁気抵抗ＲＡＭおよび電荷に基づくＲＡＭを含むがこれらに限定されない他のタイプのメモリを可変書き込みデータ幅と共に使用することが考えられる。
【００３４】
図７において、「書き込みデータ幅制御」ブロック６６０は、書き込まれるべきワードにおける論理「１」状態の総数を解析した後に、ワードを１つ以上のサブワードへ分割して、それぞれのサブワートをメモリへ連続的に書き込んで、書き込まれるべきそれぞれのワードまたはサブワードが最大プログラミング数により設定される最大プログラミング限界を越えないようにする操作を行なう。最初に、多段加算器論理ブロック６６２は、図６に示される入力データレジスタ６２０から入力データを受ける。多段加算器論理ブロック６６２は、ＲＥＳＥＴ状態（１つの実施形態では、論理「１」として規定される）を有するビットの総数を判定して、ＲＥＳＥＴ状態を有するビットの合計をパラメータＳｏｕｔ＜４：０＞として出力する。
【００３５】
その後、５ビットのＲＥＳＥＴビットカウント結果レジスタ６６４は、図６に示される制御論理ブロック６４０の制御下で、Ｓｏｕｔ＜４：０＞値をＯｎｅ ｏｕｔ＜４：０＞としてラッチする。その後、ビットコンパレータ・書き込みモードセレクタ６６６は、図５に記載される方法にしたがってユーザ設定レジスタ６６８に含まれる最大リセットプログラミング数とＯｎｅ ｏｕｔ＜４：０＞の値とを比較して、Ｘ１６ ｅｎ信号、Ｘ８ ｅｎ信号、Ｘ４ ｅｎ信号、および、Ｘ２ ｅｎ信号のうちの１つをアクティブにする。Ｘ１６ ｅｎ信号は、ワードを分割する必要なく単一のサイクルでメモリ６８０に書き込むことができるときに有効にされる。Ｘ８ ｅｎ信号は、ワードが２つのサブワードに分割されて２つのサイクルでメモリ６８０に書き込まれるときに有効にされる。Ｘ４ ｅｎ信号は、ワードが４つのサブワードに分割されて４つのサイクルでメモリ６８０に書き込まれるときに有効にされる。Ｘ２ ｅｎ信号は、ワードが８つのサブワードに分割されて８つのサイクルでメモリ６８０に書き込まれるときに有効にされる。
【００３６】
信号Ｘ１６ ｅｎ、Ｘ８ ｅｎ、Ｘ４ ｅｎ、および、Ｘ２ ｅｎは、ワードのサブワードへの分割を制御するとともに、１つ、２つ、４つ、および、８つの書き込みパルスをそれぞれ与える「書き込みデータ幅スイッチ」６７０への入力である。１つの実施形態では、信号Ｘ１６ ｅｎ、Ｘ８ ｅｎ、Ｘ４ ｅｎ、および、Ｘ２ ｅｎがメモリのカラム選択ゲートを制御する。例えば、Ｘ８ ｅｎ信号がアクティブである場合には、１つサイクルにおいて、ワードの半分に対応するカラム選択ゲートの半分が第１のサイクルで有効にされた後、ワードの他の半分に対応するカラム選択ゲートの他の半分がその後の第２のサイクルで有効にされる。カラム選択ゲートの第１の半分またはカラム選択ゲートの第２の半分が互いに隣接する必要はない。
【００３７】
ユーザ設定レジスタ６６８は、ビットコンパレータ・書き込みモードセレクタ６６６へ入力を与えることに加えて、書き込みドライバイネーブラ６７２への入力でもある。１つの実施形態では、書き込みドライバイネーブラ６７２が１つ以上のドライバ６７４ａ〜６７４ｈ（一般に６７４）を有効にし、各ドライバは、ユーザ設定レジスタ６６８により設定される必要なプログラミング電流を供給するために共通のチャージポンプ入力６７６と共通のドライバ出力６７８とを有する。他の実施形態では、書き込みドライバイネーブラ６７２が単一のドライバの強度を制御する。
【００３８】
図８を参照すると、多段加算器論理ブロック６６２は、加算器を使用することによりＲＥＳＥＴ状態（または、１つの実施形態では、論理「１」）にプログラムされるべきビット数を計算する。１つの実施形態では、加算器は、それぞれがキャリー出力を有する複数の２入力加算器を備える非同期多段加算器である。非同期加算器を使用すると、複数のクロックサイクルではなく５つの加算段階の伝搬遅延内で加算を行なうことにより、クロック付きシステムにわたる計算待ち時間が改善される。図８に示される加算器の実施形態では、３ビット出力、例えばｓｕｍ０＜０：２＞を発生させるために、入力データレジスタ６２０からの１６個の入力のうちの４個のそれぞれが３段加算器に加えられる。その後、Ｓｏｕｔ＜０：４＞を発生させるために、３ビット出力のそれぞれがその後の２段加算器に加えられる。１つの実施形態では、１６ビットワードにおける全ての論理「１」ビットの全加算が、１３３Ｍｈｚでクロックされるシステムの単一サイクル内で達成される。
【００３９】
図９に示される５ビットＲＥＳＥＴビットカウント結果レジスタ６６４は、次の書き込み操作が発行されるまで入力Ｓｏｕｔ＜４：０＞を記憶するために複数のＤ−ＦＦを含む単純なレジスタである。他のタイプのフリップフロップ、例えばＪ−Ｋフロップが使用されてもよい。
【００４０】
ビットコンパレータ・書き込みモードセレクタ６６６を実施するための方法が図１０に示されている。ステップ７０２でＯｎｅ ｏｕｔ＜４：０＞値（以下では「ａ」とする）がｓｅｔ ｏｕｔ＜０：４＞値（以下では「ｂ」とする）よりも大きくない場合には、ステップ７０４において、全１６ビットが１つのサイクルで書き込まれ、大きい場合には、ステップ７０６へ進む。ステップ７０６において、「ｂ／２」が「ａ」よりも大きくない場合には、ステップ７０８において、２つの８ビット値（「バイト」）が２つの連続するサイクルで書き込まれ、大きい場合には、ステップ７１０へ進む。ステップ７１０において、「ｂ／４」が「ａ」よりも大きくない場合には、ステップ７１２において、４つの４ビット値（「ニブル」）が４つの連続するサイクルで書き込まれ、大きい場合には、ステップ７１４において、８つの２ビット値が８つの連続するサイクルで書き込まれる。ビットをシフトさせることにより「ｂ」の値を２および４で割ることができる。例えば、最上位ビットＯｎｅ ｏｕｔ＜４＞と最下位ビットＯｎｅ ｏｕｔ＜０＞とを含む４ビットワードＯｎｅ ｏｕｔ＜４：０＞において、２で割ることは、全てのビットを１位置だけシフトさせることによって、または、より具体的には、同時に、Ｏｎｅ ｏｕｔ＜０＞をＯｎｅ ｏｕｔ＜１＞と置き換え、Ｏｎｅ ｏｕｔ＜１＞をＯｎｅ ｏｕｔ＜２＞と置き換え、および、Ｏｎｅ ｏｕｔ＜２＞をＯｎｅ ｏｕｔ＜３＞と置き換えることによって達成される。
【００４１】
図１１Ａは、図７に示される「書き込みデータ幅制御」ブロックに関する図６に示されるＰＲＡＭメモリシステムのタイミング図を詳しく示している。図１１Ａは、Ｘ１６ ｅｎ信号が有効にされるときのタイミングを示している。同様に、図１１Ｂは、Ｘ８ ｅｎ信号、Ｘ４ ｅｎ信号、および、Ｘ２ ｅｎ信号のそれぞれが有効にされるときのタイミングを示している。図１１Ａにおけるキー１２００は、特に図１１Ａと図１１Ｂとの間で共有される信号ＣＬＫ〜Ｏｎｅ ｏｕｔ＜４：０＞に関して、図１１Ａと図１１Ｂとの相対位置を示している。
【００４２】
本発明の実施形態に係る可変データ幅制御方法は、ＰＲＡＭにおけるＲＥＳＥＴプログラミングに起因して、高性能書き込みプログラミングと低いピーク電流とを同時に与え、有益である。
【００４３】
本発明を特定の好ましい実施形態に関連して図示して説明してきたが、当業者であれば分かるように、以下の特許請求の範囲により規定される本発明の思想および範囲から逸脱することなく、形態および詳細における様々な変更を本発明で成すことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【国際調査報告】
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