(57)【要約】本発明は、高い光検出効率を有する光検出器に関係し、非常に微弱で高速な光信号の検出を採用する広い応用分野で、すなわち、産業及び医療用途の断層撮影、生命科学、核物理学、素粒子物理学及び宇宙素粒子物理学などで利用可能である。高効率のＣＭＯＳ技術に適合性のあるシリコン光電子倍増器（１０；２０）は、基板（２１）と前記基板（２１）内に定着させた埋め込み層（２２）を具備し、前記倍増器（１０；２０）は、ＣＭＯＳ技術によって作られたシリコンの帯状のクエンチング抵抗器（５）が付いた個々のセル（１）からなり、クエンチング抵抗器は絶縁層（７）の下で基板（２１）上にセル（１）ごとに配置され、隔離要素（４）がセル（１）間に配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
‐  第１の導電型の第１の層（２）と、
‐  前記第１の層（２）の上に形成された第２の導電型の第２の層（３）と、
‐  前記第１の層（２）と前記第２の層（３）は第１のｐｎ接合を形成し、
‐  第１の層（２）の上に第２の層（３）の脇に横方向に形成され、第２の層（３）の側面に接続された第２の導電型のクエンチング抵抗器層（５）と、
を具備するシリコンをベースにした光電子倍増器用のセル。
【請求項２】
請求項１に記載の複数のセル（１）を具備するシリコンをベースにした光電子倍増器。
【請求項３】
前記第１の層（２）の上に形成された少なくとも一つの第２の導電型の電圧配給層（６）をさらに具備し、前記クエンチング抵抗器層（５）は前記電圧配給線（６）に接続されている、
請求項１に記載のシリコンをベースにした光電子倍増器。
【請求項４】
前記第２の層（３）の一つ以上、前記クエンチング抵抗器層（５）及び前記電圧配給層（６）は、前記第１の層（２）の中にウェル領域として形成され、前記ウェル領域は、前記第１の層（２）の上面と同一平面上にあるそれぞれの上面を有する、
請求項２または請求項３に記載のシリコンをベースにした光電子倍増器。
【請求項５】
前記クエンチング抵抗器層（５）は、１０〜５０キロオーム／スクエアの範囲の抵抗率をもつ、
請求項１から４のいずれか１項に記載のシリコンをベースにした光電子倍増器。
【請求項６】
前記電圧配給層（６）は、５ × １０１８ｃｍ−３〜５ × １０１９ ｃｍ−３の範囲のドーピング濃度を有する、
請求項１から５のいずれか１項に記載のシリコンをベースにした光電子倍増器。
【請求項７】
前記第２の層（３）は、１０１８ ｃｍ−３〜１０１９ｃｍ−３の範囲のドーピング濃度を有する、
請求項１から６のいずれか１項に記載のシリコンをベースにした光電子倍増器。
【請求項８】
第２の導電型の基板（２１）と、
第１の導電型のドーピング埋め込み層（２２）と、
前記基板（２１）と前記ドーピング層（２２）は第２のｐｎ接合を形成し、
前記ドーピング層（２２）よりも上に配置されている前記複数のセル（１）と、をさらに具備する、請求項１から７のいずれか１項に記載のシリコンをベースにした光電子倍増器。
【請求項９】
前記基板（２１）は、１０１３〜１０１４ ｃｍ−３の範囲のドーピング濃度を有する、
請求項８に記載のシリコンをベースにした光電子倍増器。
【請求項１０】
前記ドーピング埋め込み層（２２）は、５ × １０１７ｃｍ−３〜５ × １０１８ ｃｍ−３の範囲の最大ドーピング濃度を有し、当該光電子倍増器の入射窓でのおよそ１０１５ ｃｍ−３から最大濃度の１０１８ｃｍ−３までの程度のドーピング濃度の傾斜をもつ、
請求項８または請求項９に記載のシリコンをベースにした光電子倍増器。
【請求項１１】
各セル（１）において前記第２の層（３）は、前記第１の層（２）の中へ形成された溝（４）で取り囲まれる、
請求項１から１０のいずれか１項に記載のシリコンをベースにした光電子倍増器。
【請求項１２】
前記第２の層（３）は長方形、特に、正方形の形状を有し、前記クエンチング抵抗器層（５）は前記第２の層（３）の側辺に接続される、
請求項１から１１のいずれか１項に記載のシリコンをベースにした光電子倍増器。
【請求項１３】
一つのセル（１）の前記クエンチング抵抗器層（５）は、二つの他のセル（１）の間に、特に、二つの他のセル（１）の前記第２の層（３）の側辺の間に、横方向に延伸する、
請求項１から１２のいずれか１項に記載のシリコンをベースにした光電子倍増器。
【請求項１４】
前記各セル（１）は横列に沿って配置され、第１の横列のセル（１）は、前記第１の横列に隣接する第２の横列のセル（１）に対して横方向に変位され、前記第１の横列の一つのセル（１）の前記クエンチング抵抗器層（５）は、前記第２の横列の二つのセル（１）の間に横方向に延伸し、前記第２の横列の一つのセル（１）の前記クエンチング抵抗器層（５）は、前記第１の横列の二つのセル（１）の間に横方向に延伸する、
請求項１から１３のいずれか１項に記載のシリコンをベースにした光電子倍増器。
【請求項１５】
セル（１）の前記第１の横列の外側辺に沿って延伸する第１の電圧配給層と、
セル（１）の前記第２の横列の外側辺に沿って延伸する第２の電圧配給層と、をさらに具備し、
前記第１の横列のセル（１）の前記クエンチング抵抗器層（５）は、前記第２の電圧配給層へ接続され、前記第２の横列のセル（１）の前記クエンチング抵抗器層（５）は、前記第１の電圧配給層へ接続される、
請求項１４に記載のシリコンをベースにした光電子倍増器。
【請求項１６】
前記第１の層（２）、前記第２の層（３）及び前記クエンチング抵抗器層（５）の上に配置された絶縁層（７）をさらに具備する、請求項１から１５のいずれか１項に記載のシリコンをベースにした光電子倍増器。
【請求項１７】
前記絶縁層（７）は少なくとも一つの電圧配給層（６）の上にも配置され、前記絶縁層（７）は、前記電圧配給層（６）を外側の電気接点に接続するための貫通接続開口を有する、請求項２と請求項１６に記載のシリコンをベースにした光電子倍増器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体光電子装置の分野に関係し、特に、スペクトルの可視域を含む、高い光検出効率を有する光検出器に関係する。本発明による光検出器は、非常に微弱で高速な光信号の検出を採用する広い応用分野で、すなわち、産業及び医療用途の断層撮影、生命科学、核物理学、素粒子物理学及び宇宙素粒子物理学などで利用可能である。
【背景技術】
【０００２】
単一光子検出用の素子は、単一光子アバランシェ検出器−ＳＰＡＤとして知られている［例えば、 ”Avalanche photodiodes and quenching circuits for single-photon detection”, S. Cova, M. Ghioni, A. Lacaita, C. Samori and F. Zappa in APPLIED OPTICS vol. 35 No. 12, 20 April 1996、 並びにE. Sciacca, A. Giudice, D. Sanfilippo, F. Zappa, S. Lombardo, R. Concentino, C. Di Franco, M. Ghioni, G. Fallica, G. Bonanno, S. Cova, E. Rimini ”Silicon Planar Technology for Single-Photon Optical Detectors”, IEEE Transactions on electron devices, vol. 50, No.4, April 2003］。この既知の素子は、エピタキシャル層がその上に形成されたシリコン基板を具備し、前記層は、その層の所定の導電型とは逆となる導電型の小さな（１０〜２００ミクロン）領域（セル）を表面に有する。このセルには、絶縁破壊電圧を超える逆バイアスが供給される。光子がこの領域に吸収されるとガイガー放電が発生し、前記放電は外部のクエンチング抵抗器によって制限される。
【０００３】
このような単一光子検出器（ＳＰＡＤ）は、その面積または体積が非常に小さく、また光束の強度を測定することができない。
【０００４】
こうした欠点を取り除くためには、１ ｍｍ２以上の面積をもつ共通の基板上に配置された多数（＝ １０３）の上記セルを使用する必要がある。この場合、各セルは上述した光子検出器として作動し、全体としての装置が作動セルの数に比例する光強度を検出する。
【０００５】
この種の装置―シリコン光電子倍増器（ＳｉＰＭ）―は、優先日２００４年５月５日の特許ＲＵ ２００４１１３６１６及び２００７年２月２１日に公開されたヨーロッパ特許出願ＥＰ １７５５１７１ Ａ１”Silicon Photomultiplier (variants) and cell therefore” −これらは本発明に最も近い先行技術として認められる−に記載されている。上記ＳｉＰＭは、シリコン基板とエピタキシャル層において前記基板の表面に配置される２０〜１００ミクロンのサイズの複数のセルを具備し、高抵抗ポリシリコンからなり、すべてのセルを覆う酸化シリコン層の上に配置された、内部の個別のクエンチング抵抗器を各セルは有する。この装置の主な欠点は、下記の点にある。
・  ＣＭＯＳ技術に適合性のない高抵抗ポリシリコンのクエンチング抵抗器を使用する。
・  酸化シリコン層の上にポリシリコンのクエンチング抵抗器を配置すると、クエンチング抵抗器をＳｉＰＭの入射窓シリコン層に接続するために酸化シリコン層に多数（およそ２〜３ × １０３）の窓を開ける必要がある−このことは、光子検出効率の損失を招き、製造プロセスをより複雑にする。
・  エピタキシー層の存在は、ＳｉＰＭのダーク・レートの増加を生じさせ、また製造プロセスをより複雑にする。
【発明の概要】
【０００６】
本発明の目的は、したがって、 製造が容易で効率的であるとともに動作時に高い光検出効率を有する、シリコンをベースにした光電子倍増器用のセルを提供することである。
【０００７】
この目的は、独立請求項１の特徴によって解決される。有利な実施形態が、従属請求項に記述される。
【０００８】
本発明は、セル感度の増加とダーク・レートの大幅な減少により、１０７に至る増幅係数とともに広い波長帯域において高い効率を有するシリコンをベースにした光検出器用のセルを提供する−これらのすべては、ＣＭＯＳ技術の枠組み内で実現される。本発明はまた、複数の上記セルを具備するシリコンをベースにした光検出器を提供する。
【０００９】
本発明の一つの根本的概念は、シリコンをベースにした光電子倍増器のセルのクエンチング抵抗器が、半導体本体の最上層に、すなわち、装置のｐｎ接合の上側の層の脇に横方向に基本的に形成されることである。クエンチング抵抗器層は、したがって、ｐｎ接合の上側の層の側面に接続され、ｐｎ接合を電圧配給線へ接続するためにｐｎ接合から離れる方向に延伸する半導体層からなる。クエンチング抵抗器層は、半導体本体の上層に、例えば、ウェル領域として製造可能であり、このウェル領域は、なだれ電流を抑制するためのクエンチング抵抗器として機能するように、所望の抵抗値または抵抗率値を生じさせるためのドーパント濃度を有する。本発明は、したがって、クエンチング抵抗器層の製造をＣＭＯＳ製造プロセス内に組み込むことを可能にする。
【００１０】
一つの実施形態によれば、電圧配給層または電圧配給線もまたＣＭＯＳ製造プロセス内に組み込める。電圧配給線も、半導体本体の上層の中へウェル領域として製造可能であり、上記ウェル領域は、導電線として機能するように比較的高いドーパント濃度を有する。
【００１１】
図２と図３の実施形態に示したようなシリコンをベースにした光電子倍増器の製造方法は、装置の機能上重要であるすべての層の製造がＣＭＯＳ製造プロセスに組み込まれた、完全なＣＭＯＳ製造プロセスの形で実施可能であろう。特に、このプロセスは、シリコン基板を提供するステップ、第１の導電型の第１の層を製造するステップ、第２の導電型の複数の第２の層を製造するステップ、及び複数のクエンチング抵抗器と電圧配給線を製造するステップを含んでなり、すべての製造ステップは、好ましくは、イオン注入プロセスによって実施される。さらに、第１の導電型の埋め込み層が、深いイオン注入プロセスによって製造可能である。
【図面の簡単な説明】
【００１２】
【図１】一つの実施形態によるシリコンをベースにした光電子倍増器のセルの上面図（Ａ）と断面図（Ｂ）
【図２】一つの実施形態によるシリコンをベースにした光電子倍増器の一区画の上面図
【図３】一つの実施形態によるシリコンをベースにした光電子倍増器の図２のＡ−Ａ線に沿った断面図
【発明を実施するための形態】
【００１３】
添付の図面は、実施形態をより深く理解してもらうために含まれ、本明細書に組み込まれ、本明細書の一部をなす。図面は実施形態を図示し、説明記述と合わせて実施形態の原理を説明するために用いられる。その他の実施形態及び実施形態の意図された利点の多くは、以下に詳述する説明記述を参照することによってよりよく理解されたとき、容易に認識されるであろう。
【００１４】
態様及び実施形態を図面を参照しながらこれから説明するが、図面の全体にわたり、同じ参照番号が、同じ要素を示すために概して使用される。以下の記述において、説明の目的で、実施形態の一つ以上の態様を十分に理解してもらうために多くの具体的な細部が述べられる。しかし、実施形態の一つ以上の態様は、ここに述べる具体的な細部の程度を減じても実施可能なことは当業者には明白であろう。場合によっては、実施形態の一つ以上の態様を説明しやすくするために、既知の構成や要素は概略形で示される。したがって、以下の説明記述は、限定的な意味に捉えられるべきではなく、範囲は添付の特許請求の範囲によって定義される。各図中の各種の層、シートまたは基板の図表現は、必ずしも一定の縮尺ではない。
【００１５】
以下の詳細な説明において本明細書の一部をなす添付の図面への参照が行なわれ、図面には本発明が実施され得る具体的な実施形態が実例として示される。これに関して、「上方」、「下方」、「左側」、「右側」、「正面」、「裏面」、等といった方向を表わす用語は、説明されている図の向きを基準にして使用される。実施形態の構成要素はいくつかの異なる向きに置くことができ、方向を表わす用語は説明の目的のために使用されるのであり、決して限定的なものではない。その他の実施形態も利用可能であり、構成の変更または論理的な変更が本発明の範囲から逸脱しない範囲でなされ得ることを理解されたい。
【００１６】
図１Ａは、一つの実施形態によるシリコンをベースにした光電子倍増器のセルの上面図を示し、図１Ｂは、図１のＢ−Ｂ線に沿った断面図を示す。
【００１７】
セル１は、第１の導電型の層２と層２の上に形成された第２の導電型の層３を具備し、層２と層３は第１のｐｎ接合を形成する。層２の上に層３の脇に横方向に形成され、層３の側面に接続されたクエンチング抵抗器層５をセル１はさらに具備する。
【００１８】
セル１と特に層３は、長方形または正方形の形状をもつことができ、クエンチング抵抗器層５は、層３の側辺の一つに、特にその側辺の中央に接続される。クエンチング抵抗器層５は、層３から離れている電圧配給線（図示せず）に電気的に接触するために、層３から離れる方向へ延伸する。セル１はまた、層２、層３及びクエンチング抵抗器層５を覆う絶縁層７を具備する。絶縁層７は、電圧配給線に電気的に接触する目的のために装置の端部に開口を一つだけ備え、セル・マトリックス全体を覆うようにされ得る。層３とクエンチング抵抗器層５は、ＣＭＯＳ製造技術において知られている、従来のイオン注入プロセスを用いることによって層２の中にウェル領域として形成され得る。図１Ｂを見てわかるように、層３の注入領域は左斜線で示され、クエンチング抵抗器層５の注入領域は右斜線で示され、両方の領域間の十分な電気的接触を与えるために、注入ステップの実施時に両方の領域の重複部位を設けることができる。
【００１９】
図１Ａに示した要素は、各要素の互いに対する寸法と各要素自体の幾何学的寸法に関して、必ずしも一定の縮尺ではないことに留意されたい。例えば、クエンチング抵抗器層５は帯状の形をもつように示されているが、この帯状のクエンチング抵抗器層５は、例えば、１０よりも大きい、より好ましくは２０よりも大きい、より好ましくは３０よりも大きい、幅に対する長さの比をもつようにできる。さらに、帯状クエンチング抵抗器層５の幅に対するセル１の側辺の長さの比は、例えば、１０よりも大きい、より好ましくは２０よりも大きい、より好ましくは３０よりも大きい比にできる。
【００２０】
さらに、クエンチング抵抗器層５は、１０〜５０キロオーム／スクエアの範囲の抵抗率をもち得る。このような抵抗率によって、クエンチング抵抗器層５は、フォトダイオードの動作中のなだれ電流を抑制するためのクエンチング抵抗器として効率的に動作できる。上記抵抗率の値は、クエンチング抵抗器層５の幾何学的寸法とドーパント濃度によって調整可能である。
【００２１】
層３は、例えば、１０１８ 〜１０１９ ｃｍ−３の範囲に入り得る比較的高いレベルのドーパント濃度をもつことができる。
【００２２】
図２は、一つの実施形態によるシリコンをベースにした光電子倍増器の一区画の上面図を示す。
【００２３】
図２に示した光電子倍増器１０は、図１Ａ、図１Ｂに示したセルのような複数のセル１からなる。これらのセルは、横列に沿って配置され、一つの横列のセル１は隣接する横列のセル１に対して横方向に変位され、その変位量は、例えば、正方形状のセル１の一つの側辺の長さの半分であり得る。
【００２４】
光電子倍増器１０は、複数の電圧配給線６を有することができる。図２に示した光電子倍増器１０の区画内には、セル１の二つの隣接する横列の外側辺に沿って配置される２本の電圧配給線６が示されている。一つの横列の各セル１のクエンチング抵抗器層５は、隣接する横列の二つの隣り合ったセル１の間の狭いスペースに延伸し、上記隣接する横列に沿って延びる電圧配給線６に電気的に接続される。電圧配給線６も、層２内に形成されたウェル領域により作られ得る。特に、電圧配給線６は、導電線として機能するように、約１０１９ｃｍ−３または５ × １０１８ ｃｍ−３〜５ × １０１９ ｃｍ−３のドーパント濃度をもつウェル領域により形成され得る。したがって、電圧配給線６の製造もまた、ＣＭＯＳ製造プロセス内にその一部として組み込むことができる。
【００２５】
図２の上面図にはまた、セル１の各々を取り囲み、一つのセルから二次ガイガー光子が隣接セルへ侵入するのを防止する溝４が示される。これらの溝４は、図３に示すシリコンをベースにした光電子倍増器の実施形態により詳細に示される。
【００２６】
図３は、一つの実施形態によるシリコンをベースにした光電子倍増器の図２のＡ−Ａ線に沿った断面図を示す。
【００２７】
図３に示した光電子倍増器２０の断面部分は、図の左側に示した一つのセル１の右側部分と、図の右側に示したさらに他のセル１の左側部分と、隣接するこれらのセル１の間の領域を含み、この領域はクエンチング抵抗器層５と溝４を有する。光電子倍増器２０は、例えば、５ × １０１３〜５ × １０１４ ｃｍ−３の範囲に入り得る比較的低いドープ剤濃度をもつ第２の導電型の基板２１と、５ × １０１７〜５ × １０１８ ｃｍ−３の範囲の最大ドープ剤濃度及び注入されたイオンの後方散乱による上から下へおよそ１０１５〜１０１８程度のドーピング濃度の傾斜をもつ第１の導電型の埋め込み層２２を具備し、この傾斜は埋め込み電界を作り出し、前記電界はドーピング傾斜領域中の黄色〜赤の光子によって発生されたキャリアを検出されるべきガイガー減少領域へ移動させる。これにより、長い波長の光子の検出効率の増加がもたらされる。基板２１と埋め込み層２２は、両者の界面に別のＮＰ接合を形成する。
【００２８】
埋め込み層２２の上には、複数の全く同じセル１が、それらを隔離する要素としての溝４を伴い配置され、各セル１は層２と層３によって形成される。層２は、すべてのセル１に共通であり、光電子倍増器２０の全体にわたり連続している。層３は、例えば、１０１８〜１０１９ ｃｍ−３のような比較的高いドープ剤濃度をもつ第２の導電型の薄い層として形成され、層２の上に配置される。層３は、光電子倍増器２０の入射窓として機能する。層２と層３は、両者の界面にＮＰ接合を形成し、動作中は、フォトダイオードがガイガー・モードで動作する程度の逆バイアス電圧がこのＮＰ接合に印加される。第２の導電型の薄い帯状のシリコンのクエンチング抵抗器層５は、各セル１を電圧配給線６の一つに接続し、１０〜５０キロオーム／スクエアの抵抗をもつクエンチング抵抗器としての役割を果たす。電圧配給線６は、例えば, 約１０１９ ｃｍ−３または５ × １０１８ｃｍ−３〜５ × １０１９ ｃｍ−３のドープ剤濃度のような比較的高いドープ剤濃度をもつ第２の導電型のシリコン層により作られる。光電子倍増器２０の上表面は、対応する反射防止性をその上表面に有する絶縁層７、特に、酸化シリコン層によって覆われる。前記帯状のクエンチング抵抗器層５と電圧配給線６は、層２と絶縁層７の間に配置される。電圧配給線６は光電子倍増器の辺縁において一つにつなぎ合わされ、絶縁層７中の単一の開口窓を通じた単一の入力電源接点だけが存在する。最後に、ＳｉＰＭ信号の出力のための役目を担っている格子状のアルミニウム層８が、酸化シリコン層の上に配置される。
【００２９】
図３による光電子倍増器２０は、高効率のＣＭＯＳ技術に適合性のある光電子倍増器の一つの実施形態である。埋め込み層２２は、ＣＭＯＳ製造プロセスの過程における適当な時点に実施可能なイオン注入ステップによって形成され得る。層３、クエンチング抵抗器層５及び電圧配給線６のようなその他の層もまた、ＣＭＯＳ製造プロセスの過程における適当な時点にさらに加わるイオン注入ステップによって加工され得る。
【００３０】
シリコンをベースにした光電子倍増器２０は、したがって、第２の導電型の基板２１、第２の導電型の埋め込み層２２、第１の導電型の層２、第２の導電型の層３（入射窓）、セル１間の隔離要素４（三角形の溝）、第１の導電型の帯状のクエンチング抵抗器層５（クエンチング抵抗器）、電圧配給バス６、絶縁層７、及び絶縁層７の上の格子状の層８を含む。一例として、基板２１はｐ型（ｎ型）の導電性をもつことができ、埋め込み層２２はｎ型（ｐ型）の導電性をもつことができ、層２はｎ型（ｐ型）の導電性をもつことができ、層３はｐ型（ｎ型）の導電性をもつことができ、クエンチング抵抗器層５と電圧配給線６はｐ型（ｎ型）の導電性をもつことができる。
【００３１】
図３の実施形態によれば、埋め込み層２２は非平面層として製造され、特に、埋め込み層は装置全体にわたり異なる深さを有するように製造されることにさらに留意すべきである。図３において、セル１間の領域における埋め込み層２２は、セル１の領域に比べて基板内により深く置かれていることが見てとれる。このようにする理由は、セル１に入射する光だけがセル１によってだけ効率的に検出されるように、セル１間の領域に比べてセル１内での電界がより高くなるためである。
【００３２】
電界の高い均一性とともにスペクトルの広い部分（３００ ｎｍ〜７００ ｎｍ）における高効率な光検出が、ＣＭＯＳ技術プロセスによって作られる図３に示した構成において達成される。ガイガー型の放電のために必要な高い電界（絶縁破壊値を上回る電圧）が、層３（入射窓）と層２間のＮＰ接合において作り出される。
【００３３】
図３の実施形態に加えて、別のＮＰ接合が基板２１と埋め込み層２２の間に作られ、前記接合は、ガイガー放電の二次光子によって作り出された光電子が隣接するセルの体積内へ侵入するのを防ぐ。二次ガイガー光子の隣接セルへの侵入は、光バリアとしての役割も果たし、例えば、溝として、特に、三角形のＶ字形溝として形成され得るセル間の隔離要素４によっても防止される。
【００３４】
上述の実施形態の一つによる高効率のＣＭＯＳ技術に適合性のある光電子倍増器は、サイズ、すなわち、一つのセル１または層３の一つの側辺の長さが２０〜１００ミクロンである独立した複数のセルを具備する。すべてのセルは、クエンチング抵抗器５を介して電圧配給バス６に接続され、ガイガー・モードでの作動をもたらす、絶縁破壊電圧を超える同一のバイアス電圧がセル１へ印加される。セルの作動領域では、光子がそこに到来すると抑制されたガイガー放電が発生する。各セルでのクエンチング抵抗器５（電流制限抵抗器）の有効性により、放電を停止させようとする抑制が、ｐｎ境界の電圧低下時のゼロまでの電荷キャリアの数の変動に伴い発生する。作動セルからの電流信号は共通の負荷にまとめられる。各セルの増幅は、１０７までになる。増幅値のばらつきは、セル容量とセルの絶縁破壊電圧の技術的ばらつきによって決まり、５％未満となる。すべてのセルは同一であるので、弱い閃光に対する検出器の応答は作動セルの数に、すなわち、光強度に比例する。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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2013501364.tif 000007
2013501364.tif 000008