(57)【要約】微小電気機械（ＭＥＭＳ）慣性センサ用の高性能インタフェース回路を記載する。１つの態様によれば、（容量変化を検出するために使用する）励起信号を用いて、作動信号ビットストリームの値を制御して、作動経路及び検出経路のダイナミックレンジを共に最大化すること、及び励起信号との混合による作動ビットストリームの高周波成分の折り返しを防止することを可能にする。他の態様では、作動信号の遷移期間中に、検出回路及びＭＥＭＳ検出電極の少なくとも一方、好適には両方のディスエーブル／リセットを実行することによって、作動信号と検出信号との結合の影響を克服することができる。さらに他の態様では、復調信号が低いＤＣ成分を有するようにするために、センス・ビットストリーム及び駆動ビットストリームの位相調整を適用する。センス経路内及び駆動経路内のフィルタを、わずかに異なる中心周波数、従ってわずかに異なる遅延を有するように構成することによって、微細な位相調整を実現することができる。
2013542411.tif 000002
【特許請求の範囲】
【請求項１】
ＭＥＭＳセンサとのインタフェース用の集積回路であって、
作動信号及び励起信号を発生し、センス情報信号を受信するように構成された静電作動コントローラと；
前記ＭＥＭＳセンサからの信号に応答して、センス信号を生成するセンス用容量−電圧変換器とを具え、
前記静電作動コントローラが、前記励起信号及び追加的な信号に論理演算を適用して、前記作動信号を得るように構成されていることを特徴とする集積回路装置。
【請求項２】
前記ＭＥＭＳセンサからの信号に応答して、前記作動信号を生成する駆動用容量−電圧変換器と；
前記作動信号及び前記センス信号に結合されて、前記センス信号が有するセンス情報を復調する復調器と
をさらに具えていることを特徴とする請求項１に記載の装置。
【請求項３】
前記論理演算が、ＸＯＲ演算及びＸＮＯＲ演算の一方であることを特徴とする請求項１に記載の装置。
【請求項４】
前記作動信号にゼロ復帰符号化を適用する手段を具えていることを特徴とする請求項３に記載の装置。
【請求項５】
懸架された質量を具えたＭＥＭＳセンサとのインタフェースを提供する方法であって、
前記質量の動きによって生じる容量変化の検出のために、前記ＭＥＭＳセンサに供給される励起信号を生成するステップと；
前記励起信号及び追加的な信号に論理演算を適用して、前記質量に影響を与えるための作動信号を得るステップと
を含むことを特徴とする方法。
【請求項６】
前記作動信号を前記ＭＥＭＳセンサに供給するステップを含むことを特徴とする請求項５に記載の方法。
【請求項７】
前記論理演算が、ＸＯＲ演算及びＸＮＯＲ演算の少なくとも一方であることを特徴とする請求項５に記載の方法。
【請求項８】
前記作動信号にゼロ復帰符号化を適用するステップを含むことを特徴とする請求項７に記載の方法。
【請求項９】
前記作動信号が差動信号であることを特徴とする請求項７に記載の方法。
【請求項１０】
前記ＭＥＭＳセンサが出力するセンス信号に応答して、前記質量の動きによって生じる容量変化を検出するステップと；
前記作動信号の信号遷移のうち少なくとも一部の期間中に、リセット信号に応答して、前記検出をディスエーブル状態にするステップと
を含むことを特徴とする請求項７に記載の方法。
【請求項１１】
懸架された質量を具えたＭＥＭＳセンサとのインタフェース用の集積回路装置であって、
前記質量の動きによって生じる容量変化の検出のための励起信号を、前記ＭＥＭＳセンサに供給するための回路と；
前記励起信号及び追加的な信号に論理演算を適用して、前記質量に力を加えるための作動信号を得るための回路と
を具えていることを特徴とする集積回路装置。
【請求項１２】
前記論理演算が、ＸＯＲ演算及びＸＮＯＲ演算の一方であることを特徴とする請求項１１に記載の装置。
【請求項１３】
前記作動信号にゼロ復帰符号化を適用するための回路を具えていることを特徴とする請求項１２に記載の装置。
【請求項１４】
前記作動信号が差動信号であることを特徴とする請求項１２に記載の装置。
【請求項１５】
前記ＭＥＭＳセンサが出力するセンス信号に応答して、前記質量の動きによって生じる容量変化を検出するための検出回路と；
前記作動信号の信号遷移のうち少なくとも一部の期間中に、前記検出回路に変更信号を供給して、前記検出回路をリセットするか、ディスエーブル状態、またはパワーダウン状態にするための回路と
を具えていることを特徴とする請求項１２に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本願は、米国特許出願第６１／３８２８９８号（特許文献１）、発明の名称”SELF-CLOCKED ASIC INTERFACE FOR MEMS INERTIAL SENSORS”、２０１０年９月１４日出願に基づいて優先権を主張し、これを参照する形で本明細書に含める。
【背景技術】
【０００２】
発明の背景
微小電気機械（ＭＥＭＳ：micro-electromechanical system）慣性センサの多数の応用が、高性能ＡＳＩＣインタフェースを必要とする。既存のインタフェース技術は、様々な意味で十分満足のいけるものではない。
【０００３】
例えば、駆動ループが存在するフィードバック（例えば力フィードバック）系では、センスループ及び駆動ループの両方における容量変化の検出のために、励起信号を必要とする。しかし、励起信号は試験質量に加えられ、かつ作動コンデンサが同じ試験質量を検出コンデンサと共有するので、励起信号は作動信号の内容及びダイナミックレンジに悪影響を与える。
【０００４】
他の問題は、１つのチャンネルの作動ストリームと、同じチャンネル、さらには他のチャンネルの検出経路との間に発生し得る不所望な結合（例えば、センスモード−センスモードの結合、あるいはセンスモード−駆動モードの結合）に関係する。この結合は信号を歪ませ、検出フロントエンド回路の性能に重度の劣化を生じさせ得る。この影響は、センスモードでは増大する、というのは、寄生容量とプロセス不整合との複合的影響が検出容量変化のオーダーになるからである。
【０００５】
こうした結合問題を解決するための、いくつかの解決法が提案されてきた。一部の解決法は、作動と検出との周波数分離に頼り（異なるチャンネル間の結合の場合のみに奏功する）；他の解決法は、結合伝達関数を推定し、後段で（デジタル領域の信号処理で、あるいは、複雑性の増加と引き換えに、アナログ領域で）この影響を補償することに頼る。
【０００６】
駆動ループが存在するフィードバック（例えば、力フィードバック）系では、センス信号は、駆動信号の周波数でＡＭ変調した所望のセンサ入力信号を含むことができる。従って、ビットストリームを復調して原信号を得るために、乗算器を用いて駆動信号とセンス信号とを乗算して、復調された出力信号を得る。復調信号が最低限のＤＣ成分を有するようにするために、ＳＮＳ（センス）ビットストリームとＤＲＶ（駆動）ビットストリームとの間で正確な位相調整が必要になり得る。この位相調整を実現するための種々の取り組みは、一般に電力及び／または面積のペナルティ（不利）を伴う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願第６１／３８２８９８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従って、ＭＥＭＳ慣性センサとのインタフェース用の改善されたインタフェースが望まれる。
【課題を解決するための手段】
【０００９】
本特許情報開示は、振動ＭＥＭＳジャイロスコープ及び加速度計のようなＭＥＭＳ慣性センサとのインタフェース用のＡＳＩＣまたは他の回路を記載する。過酷な環境内では、閉ループ構成が最良の性能をもたらす。センサ・インタフェース性能を改善するための技術を、ＭＥＭＳの作動及び検出信号のダイナミックレンジを拡張する技術、ＭＥＭＳモジュール内の電極間の結合を相殺する技術、及びセンスループと駆動ループとの間の微細な位相調整を実現する技術を含めて記載する。
【００１０】
本発明は、以下の図面を併用した詳細な説明より、さらに理解することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明のインタフェース技術を利用することのできる回路（例えばＡＳＩＣ）のアーキテクチャブロック図である。
【図２Ａ】図１のＡＳＩＣの駆動ループを示す図である。
【図２Ｂ】図１のＡＳＩＣのセンスループを示す図である。
【図３】ＭＥＭＳ電気モデルを、センスループ及び駆動ループの検出回路と共に示す図である。
【図４】起動スペクトルのサンプルの信号プロット図であり、高周波成分を示す。
【図５】作動及び検出波形、及び結果的な作動力を例示する波形図である。
【図６】ＭＥＭＳ電気モデルの図であり、励起信号が作動信号の形状を制御すべく修正した作動技術を例示する図である。
【図７】図６の実施形態による、修正した作動及び検出波形、及び結果的な作動力を例示する波形図である。
【図８】図７と同様の波形図であり、ＲＺ（ゼロ復帰）のオプションによる波形を示す。
【図９】作動経路から検出経路への意図しない結合を例示する図である。
【図１０】作動及び励起信号を、付加されたリセット信号RSTと共に示す波形図である。
【図１１】検出回路C/V SNS及びC/V DRV、及びＭＥＭＳ電極に供給されるリセット信号RSTを示す図である。
【図１２】図１０のリセット信号と組み合わせて使用される、図７の修正した作動及び検出波形を例示する波形図である。
【図１３】図１２と同様の波形図であり、ＲＺ（ゼロ復帰）のオプションによる波形を示す。
【図１４】図１の回路の復調部を示すブロック図である。
【図１５】図１４のフィルタの、振幅及び位相応答を示すプロット図である。
【図１６】図１５のバンドパスフィルタのうちオフセットのある方について、位相シフトをフィルタ中心周波数の関数として示す図である。
【発明を実施するための形態】
【００１２】
図１に、好適なＡＳＩＣのシステムアーキテクチャを示す。機能的には、このシステムは次の主ブロックに分割することができる。
【００１３】
１．ＭＥＭＳセンサ・インタフェース回路（１１０、１２０、１３０）：
回路のこの部分は、ＭＥＭＳセンサのセンス電極及び駆動電極に作動電圧を、それぞれセンス作動（SNS ACT）スイッチ１２１及び駆動作動（DRV ACT）スイッチスイッチ１１１を通して与える。さらに、ブロック１３０（PM EXC）は、駆動ループ内及びセンスループ内の容量検出回路が共に必要とする試験質量励起電圧を与える。最後に、センス用容量−電圧変換器１２３（C/V SNS）及び駆動用容量−電圧変換器１１３（C/V DRV）は、対応するループ内で容量−電圧検出を実行する。
【００１４】
２．ＭＥＭＳセンサ駆動（DRV）ループ１１０：
図２Ａを参照すれば、駆動ループ１１０が、ＭＥＭＳセンサの駆動共振器１１９（機械素子、例えば懸架された質量を含む）の発振状態を実現するのに必要な位相シフト器１１５Ａ（DRV Phase）、並びにこの機械素子の発振の振幅を制御するための自動利得制御器１１５Ｂ（ＡＧＣ：automatic gain control）を含む。図示する実施形態では、ＡＤＣ（Ａ／Ｄ変換器）１１７（例えば、バンドパス・シグマ−デルタ変調器として実現することができる）が、回路１１３からの駆動ループＣ／Ｖ（容量−電圧）出力を、ＭＥＭＳセンサ駆動発振信号のシングル（単）ビット読取り値に変換する。
【００１５】
３．ＭＥＭＳセンサのセンス（SNS）ループ１２０：
図２Ｂを参照すれば、図示する実施形態では、ＭＥＭＳセンサが、（機械素子、例えば懸架された質量を含む）センス共振器１２９を含む。検出すべき入力信号（例えば、動き）、及びセンス作動スイッチ１２１のフィードバック信号出力が、センス共振器１２９に作用する。以下でより完全に説明するように、図示する実施形態では、ブロック１３０（図１）が出力する励起信号EXCが、駆動共振器１１９及びセンス共振器１２９に共に供給される。
【００１６】
センスループ１２０は、センス共振器１２９の機械素子のフィードバック（例えば力フィードバック）動き制御を実行して、デジタル出力読取り値を提供する。このことは、電気−機械シグマデルタ変調器１２０‘をセンスモード用に用いた閉ループフィードバック（例えば力フィードバック）を実現することによって達成される。ＡＳＩＣは、開ループモードで動作するように構成することもできる。この場合には、センスループを開ループにし（図１のスイッチ１２９）、電子フィルタＨx(Z)の係数を変更し、これにより電子フィルタ１２５がシグマ−デルタＡＤＣとして動作する。
【００１７】
４．デジタルプロセッサコア（図１の１４０）：
デジタルプロセッサコア１４０は、駆動ループ及びセンスループ（１１０，１２０）の両方のシグマデルタ変調器の出力をデシメーション（間引き）及びフィルタ処理して（１４１）、最終的なセンス信号復調動作を実行する（１４３）。これに加えて、デジタルプロセッサコア１４０は、ＭＥＭＳセンサ読取り値の温度補償を実行し、ＳＰＩインタフェース１５０を制御する。１つの態様では、デジタルプロセッサコア１４０が、電子作動コントローラとして機能する。これに加えて、デジタルプロセッサコア１４０は、後述する作動信号の不所望な結合を低減するために用いるリセット信号、ディスエーブル信号、またはパワーダウン（出力低下）信号を出力することができる。
【００１８】
５．パワーマネジメント（図１の１６０）
このブロックは、必要なバイアス電流及び電源電圧のすべてを、異なる回路ブロックに供給する。さらに、必要な高電圧基準信号を発生する。図示する実施形態では、バンドギャップ基準電圧Ｖref（１６１）を発生して、ＡＤＣ（１１７、１２５）用、及びＭＥＭＳセンサの励起及び作動（１１１、１２１、１３０）用のバッファ（１６３、１６５）となる。パワーマネジメントブロック１６０は、ＲＯＭ１７０の動作に必要な電圧を発生する役割も果たす。図示する実施形態では、チャージポンプをこの目的に使用する。
【００１９】
６．温度検出システム（図１の１８５）
このブロックは、ダイ温度を検出して、デジタル読取り値に変換する。
【００２０】
７．クロック発生ＰＬＬ（図１の１９０）
このＰＬＬは、システムのマスタークロックを発生する。
【００２１】
ＡＳＩＣのセルフクロッキング
一実施形態では、ＡＳＩＣのセルフクロッキング技術を利用する。この技術は、ＡＳＩＣの、異なるＭＥＭＳセンサモジュールとのインタフェースを簡略化する。
【００２２】
フィードバック（例えば力フィードバック）動作は、ＭＥＭＳセンサのプロセス変動に対するシステム感度を低減し、帯域幅を増加させ、そして整合したモードでの動作を可能にする。従って、閉ループ構成が、過酷な環境内で最良の性能を達成することができる。ＭＥＭＳセンサをフィードバック（例えば、力フィードバック）ループフィルタの一部分として含めることによって、システムが、機械的フィルタによって表わされる連続時間（ＣＴ：continuous-time）部分と、電子フィルタによって表わされる離散時間（ＤＴ：discrete-time）部分とを有するハイブリッド電気機械ΣΔ変調器に変換される。機械的フィルタのＣＴの性質は、ΣΔ変調器の性能を、正確なフィードバックパルス形状に敏感なものとする。この理由で、力フィードバックを用いた最良の性能のためには、低ジッタのクロックが必要になる。
【００２３】
図１のＡＳＩＣは、ＰＬＬ１９０を用いてシステムクロックを発生する。（例えば、駆動共振器１１９の）ＭＥＭＳセンサ発振の高いＱ値の共振を用いて、ＡＳＩＣのＰＬＬ用のクリーンな（低ノイズの）基準クロックを発生して、低いノイズフロアをＡＳＩＣの出力に生じさせることができる。従って、ＡＳＩＣのＰＬＬ１９０は、基準クロックとして外付け水晶を必要とせず、ＡＳＩＣはセルフクロック動作になる。ＭＥＭＳセンサベースの基準クロックを用いることは、システムのサンプリング周波数と機械的駆動共振周波数（例えば、コリオリ信号キャリア）との比率を固定することを可能にする。従って、この構成は、広範なＭＥＭＳセンサモジュールとのインタフェースとなることを可能にする。特に、ＡＳＩＣにおけるセルフクロッキング技術は、駆動ループ１１０、センスループ１２０、及びＤＳＰブロック１４０が、ＭＥＭＳセンサの周波数を追跡することを可能にする。従って、ＡＳＩＣは広範なＭＥＭＳセンサ周波数とのインタフェースとなることができる。
【００２４】
上述した図２Ａの駆動ループは、ＰＬＬ１９０と協働して、セルフクロッキングを可能にする。ＡＳＩＣはセルフクロック動作するので、ＡＤＣのサンプリング周波数は、ＰＬＬ１９０を通してＭＥＭＳセンサの共振周波数にロックされ、これによりＡＤＣ１１７のサンプリング周波数を制御する。
【００２５】
ＡＳＩＣの低ジッタのセルフクロッキングは、ＭＥＭＳセンサのセンサループによって利用される。図示する実施形態では、上述した図２ＢのＭＥＭＳセンサのセンサループが、連続時間ΔΣ変調に基づいて実現される、というのは、セルフクロック動作するＡＳＩＣの低ジッタのクロック動作は、ＣＴ（連続時間）フィードバック（例えば、力フィードバック）動作のための、より良好なＳＮＲ（signal-to-noise ratio：信号対雑音比）を達成するからである。例として、図示するセンスループは、スイッチトキャパシタ電子フィルタ１２５を用いた４次電気機械ΔΣ変調器を実現することによって達成される。この変調器アーキテクチャは、ループを安定させるためのフィードバック分岐を有するフィードフォワード技術に基づくことができる。出力に現れるノイズフロアは最小化され、低ジッタのクロック動作の結果として、連続時間ΔΣ動作に対する影響が最小化される。さらに、プログラマブル分周期をＰＬＬ１９０内に用いることによって、ＡＳＩＣは、広範なＭＥＭＳセンサとのインタフェースとなることができる。
【００２６】
上述した図１のデジタルプロセッサコア１４０は、駆動ループ及びセンスループ（１１０、１２０）のΔΣ変調器の出力を共にフィルタ処理して、復調器１４３を用いた最終的な出力復調を実行する。この復調出力を、プログラマブル・デシメーションフィルタ１４１を用いてデシメーション（間引き）する。ＭＥＭＳセンサの共振周波数を中心とする２つのバンドパス（帯域通過）フィルタ（図１４の１４０５）が、駆動ループ及びセンスループのノイズを共に、復調のために乗算される前に除去して、関係する帯域内での量子化ノイズの混合及びダウンコンバージョンを回避する。各バンドパスフィルタ（１４０５）の極及びゼロ点は、（ＭＥＭＳセンサモジュールに依存する）サンプリング周波数に対応し、従って、上記中心周波数は、ＭＥＭＳセンサの共振周波数の変動に伴って適正に調整される。
【００２７】
ダイナミックレンジを向上させた作動技術
図示する実施形態では、励起信号EXC（図１）が、駆動共振器１１９及びセンス共振器１２９に共に供給され、この励起信号は、センサループ及び駆動ループ（１２０、１１０）の両方の容量変化の検出に必要である。この励起信号は、作動信号（SNS ACT、DRV ACT）の有効性を低下させるべきでない。
【００２８】
図３は、例えば完全差動ＭＥＭＳセンサの場合を例示し、電極の配置を示す。センスループ内では、センス共振器（図２Ｂの１２９）に関連する可変容量が「π」形に配置されている。第１及び第２作動コンデンサＣa1及びＣa2はπ形のアーム内に配置され；センスコンデンサＣs1及びＣs2はπ形のレッグ（脚部）内に配置され、Ｃ／Ｖ変換器１２３の入力部に結合されている。励起信号EXC（試験質量電圧ＶPMとも称する）が、π形のアーム間に加えられる。同様の形態が、駆動共振器及び駆動ループにも当てはまる。
【００２９】
励起信号EXCが、それぞれの共振器の試験質量に加えられ、かつ作動コンデンサ（Ｃa）が同じ試験質量を検出コンデンサ（Ｃs）と共有するので、励起信号は作動信号の内容及びダイナミックレンジに悪影響を与える。
【００３０】
以下の静電作動技術では、（容量変化を検出するために使用される）励起信号を用いて作動信号ビットの値を制御して、作動経路及び検出経路のダイナミックレンジを共に最大化することを可能にし、かつ、励起信号との混合による作動ビットストリームの高周波成分の折り返しを防止する。
【００３１】
図示する実施形態では、励起信号に応答して発生する静電作動力を、次式により計算することができ、ここでは励起信号EXCをＶpmとして表わす：
【数１】
2013542411.tif 000003
なお、式(2)中の第３項が、作動ダイナミックレンジの劣化、及び励起信号との混合による作動信号の高次成分の折り返しを共に生じさせる。図４に、結果的なサンプルの作動ストリームの高次成分の例を示す。
【００３２】
過去のシステムは通常、ＰＭ（試験質量）信号レベル（Ｖpm）と飽和電圧レベルとを妥協させるように設計されてきており、このことは、Ｖpmの値が低下すれば検出ダイナミックレンジを減少させるか、Ｖpmの値が増加すれば作動ダイナミックレンジを減少させるかの、いずれかである。図５に、１つの作動及び検出方式の波形を示す。この例では、作動信号が電圧レベル（Ｖref1）を有するものと仮定し、励起信号が電圧レベル（Ｖref2）を有するものと仮定する。Ｖref1＝Ｖref2であれば、実効的な作動力のダイナミックレンジが０に等しい（正と負の応力が同一の波形を有する）。
【００３３】
作動ダイナミックレンジと検出ダイナミックレンジとの妥協点として、Ｖref1＝Ｖref、かつＶref2＝Ｖref／２であるものと仮定すれば、６dBの劣化が、作動ダイナミックレンジ及び検出ダイナミックレンジに共に導入される。
【００３４】
こうしたダイナミックレンジの低下を回避するために、図６に示すように、作動信号の値を、ＰＭ信号の現在値に応じて制御する。ブロック６００は、デジタル処理及び基準発生を実行し、図１のブロック１４０及び１６０に相当し得る。ブロック６００は、センス・ビットストリーム及び駆動ビットストリーム（SNS、DRV）を受信する。このブロックは、励起信号ＶPMを、作動信号を調整するための入力信号としても用いる。センス・ビットストリーム及び駆動ビットストリームに応答して、そして励起信号ＶPMを計算に入れて、ブロック６００は作動信号、例えば作動信号Ｖsact+／Ｖsact-及びＶdact+／Ｖdact-を出力する。表記Ｖact+、Ｖact-は、これら４つの作動信号を総称するために用いる。
【００３５】
方形波の励起信号については、作動信号のビットストリームをＰＭ信号と論理結合する（例えば、ＸＯＲ（排他的論理和）またはＸＮＯＲ（排他的否定論理和）をとる）。図７に、作動信号（Ｖact+、Ｖact-）、励起信号、及び結果的な静電力成分（上式(1)の第１及び第２項）を示す。図７では、作動ビットストリームと信号ＰＭ（Ｖpm）とのＸＯＲをとってＶact+を生成し、作動ビットストリームとＰＭとのＸＮＯＲをとってＶact-を生成する。図７より、高周波成分の折り返しが発生していない（即ち、作動信号の内容が損なわれずに保たれている）こと、及び作動力及び励起信号が共に、基準電圧のフル（全幅の）ダイナミックレンジによって表わされることがわかる。
【００３６】
図８に、ゼロ復帰（ＲＺ：return-to-zero）のオプションを加えた、作動及び検出波形を示し、これらの波形は、連続時間作動においてＤＡＣ（Ｄ／Ａ変換器）のリニアリティ（直線性）を高めるために用いることができる。１つの態様では、ブロック６００を、作動信号にゼロ復帰符号化を適用するための回路（または手段）として考えることができる。
【００３７】
励起信号の値に応じて作動ストリームを制御することによって、次の利点を達成することができる：
ＡＣ方形波の励起を可能にする；
励起を、作動にとってトランスペアレント（透過的）にする；
信号折り返しを解消する；
利用可能な作動ダイナミックレンジを最大化する；
利用可能な検出ダイナミックレンジを最大化する；
より小さい電源電圧を可能にする。
【００３８】
作動信号結合相殺
フィードバック（例えば、力フィードバック）系では、作動ストリームが作動電極に供給されて、試験質量に特定の動きを生じさせる。（このフィードバックは、ポジティブ・フィードバック（正帰還）ループの形にも、ネガティブ・フィードバック（負帰還）ループの形にもすることができる。）理想的には、作動電圧が、機械素子の応答特性に応じた影響を当該機械素子に与える。
【００３９】
プロセス不整合及び寄生容量により、作動ビットストリームが、図９に示す検出回路に直接結合し得る。意図しない結合経路Ｃcop1及びＣcop2が、Ｖact+信号から、それぞれＣs1及びＣs2信号に結合する。同様に、意図しない結合経路Ｃcom1及びＣcom2が、Ｖact-信号から、それぞれＣs1及びＣs2信号に結合する。この結合は、１チャンネルの作動ストリームと、同じチャンネル、さらには異なるチャンネルの検出経路との間で発生し得る（例えば、ＳＮＳ（センス）モード−ＳＮＳモードの結合、あるいはＳＮＳモード−ＤＲＶモードの結合）。
【００４０】
明らかに、これらの結合経路は、信号を歪ませて、検出フロントエンド回路の性能に重度の劣化を生じさせ得る。この影響は、センスモードでは増大する、というのは、寄生容量とプロセス不整合との複合的影響は、検出容量変化（例えば、図９のＣs1、Ｃs2）のオーダーになるからである。
【００４１】
こうした結合の影響は、図１１に示すように、作動信号遷移の期間中に、検出回路及びＭＥＭＳ検出電極の少なくとも一方、好適には両方のディスエーブル／リセットを、図１０に示すリセット信号RSTを用いて実行することによって克服することができる。より一般的には、制御信号を用いて、選択した回路素子をリセット、ディスエーブル、またはパワーダウンすることができる。図１１の実施形態では、リセット信号RSTを、C/V SNS検出回路１２３及びC/V DRV検出回路１１３に供給する。これに加えて、アナログスイッチＳＷs及びＳＷdを、ＭＥＭＳセンサのセンス電極とＭＥＭＳセンサの駆動電極との間に設ける。リセット信号RSTを用いて、スイッチＳＷs及びＳＷdを制御して、リセット信号がアサート（有効に）された際に、これらのスイッチを閉じる。検出回路（１１３、１２３）及びＭＥＭＳ電極をリセットすることによって、作動信号の寄生結合経路を相殺する。
【００４２】
リセットパルスRSTの存在下での、励起信号エッジの検出を可能にするために、励起信号と作動信号エッジとの間の時間不整合（図１２のｔmismatch）を導入することができる。さらに、以上の結合無効化技術は、前述したダイナミックレンジ向上技術と一緒に用いることができる。結果的な波形を図１２に示す。図１３は、サンプル・タイミング図を示し、ここでは：
１）作動信号と検出信号との間のタイミング不整合を追加し；
２）前述したＲＺを伴うＸＯＲ動作を適用し；そして、
３）ＸＯＲ動作のために、検出電極及び回路用のリセット／ディエーブルパルスRSTを、作動信号エッジの付近に加える。
【００４３】
以上の技術を用いて、フィードバック（例えば、力フィードバック）系内の、作動と検出との間の寄生経路の影響を相殺することにより、次の利点を達成することができる：
ΣΔ作動信号を可能にする；
作動信号と、異なる検出チャンネルとの間の結合を解消する；
差動信号を減少させて結合信号を減少させる必要性を回避する；
利用可能な検出ダイナミックレンジを最大化する；
検出ダイナミックレンジを、完全に検出信号に割り当てることを可能にする；
複雑な調整（トリミング）の必要性を解消する；
アナログまたはデジタル領域での複雑な信号処理の必要性を解消する。
【００４４】
センスループと駆動ループとの間の微細な位相調整による復調
図１４及び図２Ｂを参照すれば、ＳＮＳ（センス）ループの出力（図２ＢのOUT）におけるＳＮＳシグマデルタ・ビットストリーム１４０１が、ＤＲＶ（駆動）信号周波数でＡＭ変調された入力信号（図２Ｂのinput）を含む。従って、ビットストリームを復調して原信号を得るために、乗算器１４０３を用いてＤＲＶ信号とＳＮＳ信号（１４０１、１４０２）とを乗算して、図１４に示す信号「Demonstration Out」を得る。２つのバンドパスフィルタ（ＢＰＦ）１４０５s及び１４０５dを用いて、シグマデルタ雑音を乗算前に除去する。復調信号が最低限のＤＣ成分を有するようにするために、ＳＮＳビットストリームとＤＲＶビットストリーム（１４０１、１４０２）との間に位相調整（図１４の１４０７）を適用することができる。この位相調整は、ＳＮＳビットストリーム１４０１またはＤＲＶビットストリーム１４０２のいずれかに遅延を加えることによって実現することができる。一実施形態では、位相調整１４０７は、プログラマブル・シフトレジスタを用いて実現することができ、即ち、動作クロック周期の倍数だけ信号を遅延させることができる。しかし、この技術は、システムクロック周期が比較的大きい場合に、粗い位相シフトしか加えることができない。例えば、ＭＥＭＳセンサの共振が３kHzであり、システムクロック周波数が４００kHzであれば、こうしたシフトレジスタを用いて加えることのできる最小位相シフトは、次式の通りである：
【数２】
2013542411.tif 000004
必要なシフトが約８７°であれば、シフトレジスタ長は３２ビットより大きくなければならない。位相調整において微調整を行うためには、クロック周波数を増加させることができる；しかし、このことはシステムの電力消費、及びタイミングに関する設計の複雑性を増加させる。さらに、必要な位相シフトを得るために、シフトレジスタの形のレジスタを追加することの結果として、面積が増加する。例えば、必要な位相分解能が（２．７°／４)であれば、クロック周波数を４倍に増加させなければならない。これに加えて、必要な位相シフトが約８．７°であれば、シフトレジスタ長は１２８ビットより大きくなければならず、これは、前の場合のシフトレジスタ長の４倍である。
【００４５】
大幅な電力または面積のペナルティ（不利）を生じさせずに、正確な位相整列（位相アライメント）を得るために、（ＳＤ（シグマデルタ）ノイズを除去するために既に使用されている）ＢＰＦ１４０５は、これらのＢＰＦの中心周波数に特定オフセットを導入することによる微細な位相調整を実現するように構成することができる。シフトレジスタ１４０７は、粗調整用に保つことができる。
【００４６】
例として、図１のＡＳＩＣ内で使用することのできるフィルタの伝達関数を、図１５に示す。図示する実施形態では、両フィルタが同一であり、ＭＥＭＳセンサの共振周波数を中心とした２００Hzの帯域幅を有する。従って、それぞれのフィルタがSNS信号及びDRV信号に加える位相は、全く同じ位相である。位相調整において微調整を加えるために、２つのフィルタの中心周波数を、非常に小さい差だけ互いに異ならせることができる。図１５に示すように、フィルタの位相応答は、中心周波数において非常に尖鋭である。その結果、駆動（またはセンス）フィルタの中心をシフトさせることによって、必要な位相シフトを加えることができる。例えば、一方のフィルタの中心周波数をわずかに変化させることは、一方のフィルタが３KHzを中心とするのに対し、他方のフィルタは３．０１kHzを中心とすることを意味し得る。従って、２つのフィルタは、振幅に関してはおよそ一致するのに対し、２つのフィルタの位相シフトは異なって、必要な値だけの位相シフトを生じさせる。
【００４７】
図１６に示すように、フィルタの周波数が１０Hzだけ異なれば、これら２つのフィルタ間の位相シフトは、約０．０４ラジアン（約２．７°）である。図示する実施形態では、２．７°が、フィルタによって加える必要のある最大位相シフトである、というのは、２．７°の増分の位相シフトは、（例えば、上述したシフトレジスタを用いた）粗調整によって直接加えることができるからである。従って、概算として、図示する実施形態では、２つのフィルタの中心周波数を１０Hz未満だけ異ならせて、２．７°未満の微細な位相シフトを得ることができる。
【００４８】
一部の実施形態では、中心周波数を固定することができる。他の実施形態では、中心周波数を調整可能にすることができる。
【００４９】
フィードバック（例えば、力フィードバック）系内のセンス経路と駆動経路との間の微細な位相調整を実現するための以上の技術を用いて、次の利点を達成することができる：
低いＤＣ成分を有する復調出力を得ることを可能にする；
他の方法によって課せられる電力及び面積のペナルティを回避する。
【００５０】
本発明の追加的な態様は、付録Ｉ及び付録ＩＩに記載する。
【００５１】
本発明の範囲または本質的特徴から逸脱することなしに、本発明を他の特定形態で具体化することができることは、当業者にとって明らかである。従って、以上の説明は、限定的ではなく例示的なものと考えるべきである。本発明の範囲は、以上の説明ではなく特許請求の範囲によって規定され、一部が本発明と等価な物の範囲内に入る全ての変更が、本発明の範囲に包含されることを意図している。
【００５２】
付録Ｉ
１．ＭＥＭＳセンサとのインタフェース用の集積回路装置であって、
作動信号及び励起信号を発生し、センス情報信号を受信するように構成された静電作動コントローラと；
上記ＭＥＭＳセンサからの信号に応答してセンス信号を生成するためのセンス用容量−電圧変換器とを具え、
上記静電作動コントローラは、上記作動信号の信号遷移のうち少なくとも一部の期間中に、上記センス用容量−電圧変換器に制御信号を供給して、上記センス用容量−電圧変換器をリセットするか、ディスエーブル状態、またはパワーダウン状態にするように構成されている集積回路装置。
２．上記ＭＥＭＳセンサからの信号に応答して駆動信号を生成するための駆動用容量−電圧変換器と；
上記駆動信号及び上記センス信号に結合されて、上記センス信号が有するセンス情報を復調して、上記センス情報を生成するための復調器と
を具えている態様１．の装置。
３．上記静電作動コントローラが、上記作動信号の遷移が上記励起信号の遷移よりも時間ｔmismatchだけ少し前に発生するように、上記励起信号及び上記作動信号をタイミング調整するように構成されている態様１．の装置。
４．上記静電作動コントローラが、上記制御信号の不活性状態への遷移に応答して上記励起信号が遷移するように、上記励起信号及び上記制御信号をタイミング調整する態様１．の装置。
５．懸架された質量を具えたＭＥＭＳセンサとのインタフェースを提供する方法であって、
上記ＭＥＭＳセンサによるセンス信号出力に応答して、上記質量の動きによって生じる容量変化を検出するステップと；
上記質量に影響を与えるために上記ＭＥＭＳセンサに供給する作動信号、及び上記ＭＥＭＳセンサの少なくとも１つのセンスコンデンサに供給される励起信号を生成するステップと；
上記作動信号の信号遷移のうち少なくとも一部の期間中に、制御信号に応答して、上記検出をリセットするか、ディスエーブル状態、またはパワーダウン状態にするステップと
を含む方法。
６．上記作動信号の遷移が上記励起信号の遷移よりも時間ｔmismatchだけ少し前に発生するように、上記励起信号及び上記作動信号をタイミング調整するステップを含む態様５．の方法。
７．上記制御信号の不活性状態への遷移に応答して上記励起信号の遷移が生じるように、上記励起信号及び上記制御信号をタイミング調整するステップを含む態様５．の方法。
８．上記励起信号及び追加的な信号に論理演算を適用するステップを含む態様５．の方法。
９．上記論理演算が、ＸＯＲ演算及びＸＮＯＲ演算の一方である態様８．の方法。
１０．上記作動信号にゼロ復帰符号化を適用するステップを含む態様９．の方法。
１１．上記容量変化を検出するステップを、容量−電圧変換器を用いて実行し、
上記制御信号に応答して、上記容量−電圧変換器をリセットするステップを含む態様５．の方法。
１２．上記制御信号に応答して、上記センス信号を既知の値に設定するステップを含む態様１１．の方法。
１３．上記制御信号に応答して、上記センス信号を既知の値に設定するステップを含む態様５．の方法。
１４．上記容量変化を検出するステップを、容量−電圧変換器を用いて実行し、
上記制御信号に応答して、上記容量−電圧変換器をリセットするステップを含む態様１３．の方法。
１５．上記センス信号が、正信号及び負信号から成る差動信号であり、上記方法が、これらの正信号と負信号とを等しい値に設定する態様１３．の方法。
１６．懸架された質量を具えたＭＥＭＳセンサとのインタフェース用の集積回路装置であって、
上記ＭＥＭＳセンサが出力するセンス信号に応答して、上記質量の動きによって生じる容量変化を検出する検出回路と；
上記ＭＥＭＳセンサに作動信号を供給して上記質量に影響を与え、上記ＭＥＭＳセンサの少なくとも１つのセンスコンデンサに励起信号を供給する制御回路と；
上記作動信号の信号遷移のうち少なくとも一部の期間中に、上記検出回路に制御信号を供給して、上記金出回路をリセットするか、ディスエーブル状態、またはパワーダウン状態にするためのリセット回路と
を具えている集積回路装置。
１７．上記制御回路が、上記作動信号の遷移が上記励起信号の遷移よりも時間ｔmismatchだけ少し前に発生するように、上記励起信号及び上記作動信号をタイミング調整するように構成されている態様１６．の装置。
１８．上記制御回路及び上記リセット回路が、上記制御信号の不活性状態への遷移に応答して上記励起信号が遷移するように、上記励起信号及び上記制御信号をタイミング調整するように構成されている態様１６．の装置。
１９．上記励起信号及び追加的な信号に論理演算を適用して、上記作動信号を得るための回路を具えている態様１６．の装置。
２０．上記論理演算が、ＸＯＲ演算及びＸＮＯＲ演算の一方である態様１９．の装置。
２１．上記作動信号にゼロ復帰符号化を適用するための回路を具えている態様２０．の装置。
２２．上記検出回路が容量−電圧変換器を具え、この容量−電圧変換器は、上記制御信号に応答してリセットされる態様１６．の装置。
２３．上記検出回路が、上記制御信号に応答して上記センス信号を既知の値に設定する手段を具えている態様２２．の装置。
２４．上記検出回路が、上記制御信号に応答して上記センス信号を既知の値に設定する手段を具えている態様１６．の装置。
２５．上記検出回路が容量−電圧変換器を具え、この容量−電圧変換器は、上記制御信号に応答してリセットされる態様２４．の装置。
２６．上記センス信号が、正信号及び負信号から成る差動信号であり、上記設定する手段が、これらの正信号と負信号とを等しい値に設定する態様２４．の方法。
２７．上記設定する手段が、アナログスイッチを具えている態様２６．の装置。
【００５３】
付録ＩＩ
１．ＭＥＭＳセンサとのインタフェース用の集積回路装置であって、
作動信号及び励起信号を発生し、センス情報信号を受信するように構成された静電作動コントローラと；
上記ＭＥＭＳセンサからの信号に応答して駆動信号を生成する駆動用容量−電圧変換器、及び上記ＭＥＭＳセンサからの信号に応答してセンス信号を生成するセンス用容量−電圧変換器と；
上記駆動信号及び上記センス信号に結合されて、上記センス信号が有するセンス情報を復調して上記センス情報を生成するための復調器と；
上記駆動信号及び上記センス信号の少なくとも一方に結合されて、上記駆動信号と上記センス信号とを乗算する前に、上記駆動信号と上記センス信号との間に相対遅延を生成することによって、上記駆動信号と上記センス信号との時間整合を行う時間整合回路とを具え、
上記時間整合回路が、上記駆動信号と上記センス信号との間に微細な時間遅延を生成するように構成された少なくとも１つのフィルタを具えている集積回路装置。
２．上記駆動信号及び上記センス信号の一方に結合された粗い時間遅延回路をさらに具えている態様１．の装置。
３．上記粗い時間遅延回路が、プログラマブル・シフトレジスタを具えている態様２．の装置。
４．駆動信号及びセンス信号を含むＭＥＭＳセンサ信号を処理して、上記ＭＥＭＳセンサの質量の動きによって生じる容量変化を検出する方法であって、
上記駆動信号と上記センス信号とを乗算するステップと；
上記乗算の前に、上記駆動信号と上記センス信号との間に相対遅延を生成することによって、上記駆動信号と上記センス信号との時間整合を行うステップとを含み、上記時間遅延を生成することが、
上記駆動信号及び上記センス信号の少なくとも一方のフィルタ処理を実行して、上記駆動信号と上記センス信号との間に微細な時間遅延を生成することを含む方法。
５．上記駆動信号と上記センス信号との間に粗い時間遅延を生成するステップをさらに含む態様４．の方法。
６．上記粗い時間遅延を生成するステップを、プログラマブル・シフトレジスタを用いて実行する態様５．の方法。
７．上記微細な時間遅延を生成することが、
第１フィルタを用いて上記駆動信号をフィルタ処理することと；
第２フィルタを用いて上記センス信号をフィルタ処理することとを含み、
上記第１フィルタと上記第２フィルタとが、異なる時間遅延を有する態様４．の方法。
８．上記第１フィルタと上記第２フィルタとが、異なる中心周波数を有する態様７．の方法。
９．上記第１フィルタ及び上記第２フィルタがバンドパスフィルタである態様８．の方法。
１０．駆動信号及びセンス信号を含むＭＥＭＳセンサ信号を処理して、上記ＭＥＭＳセンサの質量の動きによって生じる容量変化を検出する集積回路装置であって、
上記駆動信号と上記センス信号とを乗算する回路と；
上記駆動信号及び上記センス信号の少なくとも一方に結合されて、上記駆動信号と上記センス信号とを乗算する前に、上記駆動信号と上記センス信号との間に相対遅延を生成することによって、上記駆動信号と上記センス信号との時間整合を行う回路とを具え、この回路が、
上記駆動信号と上記センス信号との間に微細な時間遅延を生成するように構成された少なくとも１つのフィルタを具えた微細時間遅延回路を具えている集積回路装置。
１１．上記時間整合を行う回路が、粗大時間遅延回路をさらに具えている態様１０．の装置。
１２．上記粗大時間遅延回路が、プログラマブル・シフトレジスタを具えている態様１１．の装置。
１３．上記微細遅延回路が、
上記駆動信号をフィルタ処理する第１フィルタと；
上記センス信号をフィルタ処理する第２フィルタとを具え、
上記第１フィルタと上記第２フィルタとが、異なる時間遅延を有するように構成されている態様１０．の装置。
１４．上記第１フィルタと上記第２フィルタとが、異なる中心周波数を有する態様１３．の装置。
１５．上記第１フィルタ及び上記第２フィルタがバンドパスフィルタである態様１４．の装置。
【図１】
2013542411.tif 000005
【図２Ａ】
2013542411.tif 000006
【図２Ｂ】
2013542411.tif 000007
【図３】
2013542411.tif 000008
【図４】
2013542411.tif 000009
【図５】
2013542411.tif 000010
【図６】
2013542411.tif 000011
【図７】
2013542411.tif 000012
【図８】
2013542411.tif 000013
【図９】
2013542411.tif 000014
【図１０】
2013542411.tif 000015
【図１１】
2013542411.tif 000016
【図１２】
2013542411.tif 000017
【図１３】
2013542411.tif 000018
【図１４】
2013542411.tif 000019
【図１５】
2013542411.tif 000020
【図１６】
2013542411.tif 000021
【国際調査報告】
2013542411.tif 000022