(57)【要約】装置は、電子デバイスに連結されたインターフェース回路を含む。インターフェース回路は、ストローブ信号を使用して、電子デバイスとのソース同期通信を提供する。インターフェース回路は、電子デバイスと正常に通信するために、ストローブ信号をゲート制御するように構成される。インターフェース回路は、インターフェース回路を通して、ゲート制御パスの論理遅延を最小限にすることによって、ポストアンブルウィンドウ内のストローブ信号をゲート制御するための時間の量を増加させることによって、タイミングマージンを増加させる。
2013534084.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
ストローブ信号を使用する電子デバイスとのソース同期通信のために、前記電子デバイスに連結されたインターフェース回路であって、前記インターフェース回路は、前記電子デバイスと正常に通信するために、前記ストローブ信号をゲート制御するように構成される、インターフェース回路
を含む、装置。
【請求項２】
前記インターフェース回路は、前記インターフェース回路を通して、ゲート制御パスの論理遅延を最小限にすることによって、ポストアンブルウィンドウ内のストローブ信号をゲート制御するための時間の量を増加させることによって、タイミングマージンを増加させる、請求項１に記載の装置。
【請求項３】
前記インターフェース回路は、独立して、個別のタイミングウィンドウ内に、ストローブ信号のためのイネーブル信号の立ち上がりおよび立ち下りエッジを配置する、請求項１に記載の装置。
【請求項４】
前記インターフェース回路は、前記ストローブ信号の１つ以上のサンプルの関数として、前記ストローブ信号のゲート制御解除およびゲート制御時間を調節する、請求項１に記載の装置。
【請求項５】
前記インターフェース回路は、前記ストローブ信号の有効プリアンブルウィンドウを増加させることによって、タイミングマージンを増加させる、請求項１に記載の装置。
【請求項６】
前記インターフェース回路は、前記電子デバイスの特性に応じて、前記ストローブ信号のためのイネーブル信号の位相を調節することによって、タイミングマージンを増加させる、請求項１に記載の装置。
【請求項７】
前記電子デバイスは、メモリを含む、請求項１に記載の装置。
【請求項８】
前記メモリは、複数の階層を含む、請求項７に記載の装置。
【請求項９】
電子装置であって、
ストローブ信号を使用して、ソース同期様式において、通信する、電子デバイスと、
前記電子デバイスに連結され、前記ストローブ信号を受信する、インターフェース回路であって、前記インターフェース回路は、前記ストローブ信号をゲート制御し、前記電子デバイスとの通信の信頼性を増加させるように、ゲート制御されたストローブ信号を提供するように構成される、インターフェース回路と
を含む、電子装置。
【請求項１０】
前記ゲート制御されたストローブ信号を使用して、前記電子デバイスからデータを受信する、キャプチャレジスタをさらに含む、請求項９に記載の電子装置。
【請求項１１】
前記インターフェース回路は、前記ストローブ信号と関連付けられたイネーブル信号をシフトさせ、シフトされたイネーブル信号を生成する、シフト回路を含む、請求項９に記載の装置。
【請求項１２】
前記インターフェース回路はさらに、第１の入力として、前記ストローブ信号を受信し、出力として、前記ゲート制御されたストローブ信号を提供するように連結された論理ゲートを含む、請求項１１に記載の電子装置。
【請求項１３】
前記インターフェース回路はさらに、前記ストローブ信号によってクロックされたレジスタを含む、請求項１２に記載の電子装置。
【請求項１４】
前記論理ゲートは、第２の入力として、前記レジスタの出力信号を受け取るように連結される、請求項１３に記載の電子装置。
【請求項１５】
前記論理ゲートは、ＮＡＮＤゲートを含む、請求項１４に記載の電子装置。
【請求項１６】
前記レジスタの非同期セット入力は、前記シフトされたイネーブル信号に連結される、請求項１３に記載の電子装置。
【請求項１７】
前記インターフェース回路はさらに、第１の入力として、前記イネーブル信号を、第２の入力として、構成ビットを受信するように連結された第２の論理ゲートを含み、前記第２の論理ゲートの出力は、前記シフト回路の入力に連結される、請求項１１に記載の電子装置。
【請求項１８】
前記レジスタは、最適化されたクロック／出力（ＴＣＯ）遅延を有する、請求項１４に記載の電子装置。
【請求項１９】
前記イネーブル信号の立ち下りエッジは、遅延される、請求項１６に記載の電子装置。
【請求項２０】
前記インターフェース回路はさらに、第１の入力として、前記レジスタの出力を受信し、第２の入力として、前記シフト回路の出力を受信し、前記第１の論理ゲートの第２の入力に、出力信号を提供するように連結された第３の論理ゲートを含む、請求項１６に記載の電子装置。
【請求項２１】
前記インターフェース回路は、温度変動および／または電圧変動による前記ストローブ信号の変動に基づいて、前記シフトされたイネーブル信号の位相を調節する、請求項１１に記載の電子装置。
【請求項２２】
前記インターフェース回路は、前記ストローブ信号の１つ以上のサンプルに基づいて、前記シフトされたイネーブル信号の位相を調節する、請求項１１に記載の電子装置。
【請求項２３】
前記インターフェース回路は、前記１つ以上のサンプルの時効および／または前記シフトされたイネーブル信号の介在相調節に基づいて、前記１つ以上のサンプルを再解釈する、請求項２２に記載の電子装置。
【請求項２４】
前記インターフェース回路は、前記電子デバイスとのソース同期通信の間、前記１つ以上のサンプルを取得する、請求項２２に記載の電子装置。
【請求項２５】
前記インターフェース回路は、前記ストローブ信号と、遅延されたストローブ信号をゲート制御解除するために使用される、イネーブル信号の関数として、トリガパルスを生成することによって、前記ストローブ信号の有効プリアンブル時間を延長する、請求項９に記載の電子装置。
【請求項２６】
前記インターフェース回路は、前記ゲート制御されたストローブ信号を処理し、１つ以上のスプリアスエッジを除去する、請求項９に記載の電子装置。
【請求項２７】
前記インターフェース回路は、ソース同期様式において、複数の電子デバイスと通信するように構成され、前記複数の電子デバイス内の各電子デバイスは、複数のストローブ信号内の対応するストローブ信号を有し、前記インターフェース回路は、どの前記複数の論理デバイスと、前記インターフェース回路が通信しているかを示す、記憶回路内の情報に基づいて、対応するイネーブル信号シフトを使用する、請求項１１に記載の電子装置。
【請求項２８】
前記インターフェース回路はさらに、
前記ストローブのゲート制御を調節するための情報を記憶する、第１の記憶回路と、
前記ストローブのゲート制御解除を調節するための情報を記憶する、第２の記憶回路と
を含む、請求項１１に記載の電子装置。
【請求項２９】
前記記憶回路は、前記イネーブル信号によってクロックされる、請求項２７に記載の電子装置。
【請求項３０】
前記インターフェース回路はさらに、それぞれ、前記シフト回路の入力および出力に連結されたプログラム可能インバータを含む、請求項１１に記載の電子装置。
【請求項３１】
論理回路内にソース同期通信を提供する方法であって、
前記方法は、
ストローブ信号を受信することと、
ソース同期通信を正常に提供するように、前記ストローブ信号をゲート制御することと
を含む、方法。
【請求項３２】
前記ストローブ信号は、ポストアンブルウィンドウを含み、前記ストローブ信号をゲート制御することはさらに、ゲート制御パスの論理遅延を最小限にすることによって、前記ポストアンブルウィンドウ内のストローブ信号をゲート制御するための時間の量を増加させることを含む、請求項３１に記載の方法。
【請求項３３】
前記ストローブ信号をゲート制御することはさらに、
イネーブル信号を使用することと、
独立して、個別のタイミングウィンドウ内に、前記イネーブル信号の立ち上がりおよび立ち下りエッジを配置することと
を含む、請求項３１に記載の方法。
【請求項３４】
前記ストローブ信号をゲート制御することはさらに、前記ストローブ信号の１つ以上のサンプルの関数として、前記ストローブ信号のゲート制御解除およびゲート制御時間を調節することを含む、請求項３１に記載の方法。
【請求項３５】
前記ストローブ信号は、プリアンブルウィンドウを含み、前記ストローブ信号をゲート制御することはさらに、前記ストローブ信号の有効プリアンブルウィンドウを増加させることを含む、請求項３１に記載の方法。
【請求項３６】
ソース同期通信を提供することはさらに、メモリデバイスと通信することを含む、請求項３１に記載の方法。
【請求項３７】
前記メモリデバイスは、複数の階層を含む、請求項３６に記載の方法。
【請求項３８】
前記複数の階層内の各階層は、複数のストローブ信号内の対応するストローブ信号を有する、請求項３７に記載の方法。
【請求項３９】
前記複数のストローブ信号内の各ストローブ信号は、複数のイネーブル信号シフト内の対応するイネーブル信号シフトを有する、請求項３８に記載の方法。
【請求項４０】
前記ストローブ信号をゲート制御することは、
前記複数の階層内の各階層に対応する、前記ストローブ信号に対応するイネーブル信号のための位相シフトを記憶することと、
前記少なくとも１つの階層に対応する、前記イネーブル信号に対応する位相シフトを使用することによって、少なくとも１つの階層と通信することと
を含む、請求項３９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される概念は、概して、電子回路に関し、より具体的には、ソース同期情報転送のための装置および関連方法に関する。
【背景技術】
【０００２】
より多くの情報へと向かう傾向の継続に伴って、情報を通信、処理、および転送するための方法を提供するための電子回路も進化している。回路の開発とともに、ソース同期通信等の関連付けられたデータまたは情報転送技法または規格も開発されている。
【０００３】
ソース同期通信規格は、デバイス間の高速データ転送を可能にする。基板スキューおよび遅延変動／不確実性は、単一中央基板クロックによって、同期転送を完了することを比較的に困難にし、またはさらに、単一クロックを多数のデータビットとともに転送させる。その結果、大データバスは、小ビットおよびクロックグループに分割される、または各ビットグループと関連付けられたストローブが、個別のデータとともに転送される。本方式では、基板スキューおよび遅延変動は、各グループ内のクロック／ストローブおよびデータビットの両方に影響を及ぼすと仮定され、したがって、クロック／ストローブは、確実に、個別のデータをキャプチャするために使用することができる。
【発明の概要】
【課題を解決するための手段】
【０００４】
より具体的には、開示される概念は、電子デバイスまたは回路、論理デバイスまたは回路、あるいはシステム内にソース同期通信を正常に提供するための装置および方法を提供する。一例示的実施形態では、装置は、電子デバイスに連結されたインターフェース回路を含む。インターフェース回路は、ストローブ信号を使用して、電子デバイスとのソース同期通信を提供する。インターフェース回路は、電子デバイスと正常に通信するために、ストローブ信号をゲート制御するように構成される。
【０００５】
別の例示的実施形態では、電子装置は、電子デバイスと、電子デバイスに連結されたインターフェース回路と、を含む。電子デバイスは、ストローブ信号を使用して、ソース同期様式において、通信する。インターフェース回路は、ストローブ信号を受信し、ストローブ信号をゲート制御し、電子デバイスとの通信の信頼性を増加させるように、ゲート制御されたストローブ信号を提供する。
【０００６】
さらに別の例示的実施形態では、論理回路内にソース同期通信を提供する方法は、ストローブ信号を受信することを含む。方法はさらに、ソース同期通信を正常に提供するように、ストローブ信号をゲート制御することを含む。
【０００７】
添付の図面は、例示的実施形態のみを例証し、したがって、その範囲を限定するものとして見なされるべきではない。本開示の恩恵を受ける当業者は、開示される概念が、他の同じく効果的な実施形態にも有用であることを理解する。図面中、２つ以上の図面において使用される同一数字指示子は、同一、類似、または同等機能性、構成要素、またはブロックを指す。
【図面の簡単な説明】
【０００８】
【図１】図１は、例示的実施形態による、情報転送のための回路配列の簡略化されたブロック図を示す。
【図２】図２は、情報またはデータを受信するためのデジタル回路の一部の簡略化されたブロック図を例証する。
【図３】図３は、例示的実施形態による、情報転送のためのシステムの簡略化されたブロック図を描写する。
【図４】図４は、ダブルデータレートソース同期用途のための典型的ストローブ−データ関係を例証する。
【図５】図５は、ストローブ信号をゲート制御するための従来の回路を示す。
【図６】図６は、図５の回路のためのタイミング図を描写する。
【図７】図７は、例示的実施形態による、タイミングが改善された回路の簡略化されたブロック図を例証する。
【図８】図８は、タイミングが改善されたレジスタの例示的実施形態の簡略化されたブロック図を示す。
【図９】図９は、図７の回路のための例証的タイミング図を描写する。
【図１０】図１０は、図７の回路のための別の例証的タイミング図を例証する。
【図１１】図１１は、図７の回路の性能を改善するための回路を示す。
【図１２】図１２は、例示的実施形態による、タイミングが改善された回路の簡略化されたブロック図を描写する。
【図１３】図１３は、例示的実施形態による、バイパス回路の簡略化された概略図を例証する。
【図１４】図１４は、図１２の回路のための例証的タイミング図を示す。
【図１５】図１５は、非理想的にゲート制御されたＤＱＳ波形を例証する、例示的タイミング図を描写する。
【図１６】図１６は、例示的実施形態による、情報またはデータを処理するための回路の簡略化されたブロック図を例証する。
【図１７】図１７は、例示的実施形態による、タイミングが改善された回路の簡略化されたブロック図を描写する。
【図１８】図１８は、図１７の回路のための例証的タイミング図を示す。
【発明を実施するための形態】
【０００９】
開示される概念は、概して、情報またはデータ転送技法および回路に関する。より具体的には、開示される概念は、正常に、信号が、トライステート条件に入る前に、比較的に緊密または狭小なタイミングウィンドウにおいて、ストローブ信号をゲート制御し（例えば、ポストアンブルの間）、信号が必要とされる前に、ストローブをゲート制御解除する（例えば、プリアンブルの間）ための技法および回路を提供する。換言すると、開示される概念による装置および方法は、非自走ストローブの適切なゲート制御を促進し、ストローブ信号が、トライステートに入る時、グリッチを排除する。ストローブ信号内のスプリアスグリッチは、正常なキャプチャおよび再同期に悪影響を及ぼし得るため、ストローブ信号の適切なゲート制御は、ひいては、ソース同期キャプチャのために、ストローブ信号に依存する、現代のインターフェース回路の適切な操作を促進する。
【００１０】
開示される概念の一側面は、操作速度が増加し、タイミング公差が減少するのに伴って、ゲート制御信号の較正を比較的に困難にする、プリアンブルおよびサイクル時間の縮小に対抗することに関する。開示される概念の別の側面は、着信ストローブ信号をサンプリングし、ストローブ毎のランタイム追跡を可能にするための回路および関連技法とともに、分析方法論および較正／追跡アルゴリズムに関する。開示される概念のさらに別の側面は、切替「無駄」時間を最小限または削減する、複数の階層のためのサポートに関する。
【００１１】
図１は、例示的実施形態による、情報転送のためのインターフェース回路１００を含む、回路配列の簡略化されたブロック図を示す。インターフェース回路１００は、通信信号ライン１０６（例えば、制御、データ、およびステータス信号のため）を介して、インターフェースまたはデジタル回路１０４に連結される、物理的インターフェース回路（ＰＨＹ）１０２を含む。
【００１２】
物理的インターフェース回路１０２は、当業者が理解するように、バッファ、アナログ回路、および同等物を含んでもよい。物理的インターフェース回路１０２は、他の回路（明示的に図示せず）と通信し、情報を交換または通信することができる。
【００１３】
例示的実施形態では、デジタル回路１０４は、種々の回路を含んでもよい。実施例は、所望に応じて、かつ所与の実装の用途または仕様に応じて、バッファ、レジスタ、シフトレジスタ、フリップ・フロップ、および同等物を含む。
【００１４】
示される実施形態では、物理的インターフェース回路１０２は、ストローブ信号ライン１０８およびデータ信号ライン１１０を介して、情報またはデータを他の回路（例えば、チップまたはＩＣ内の回路、あるいは概して、電子デバイスまたは回路もしくはシステム）と通信することができる。ストローブ信号ライン１０８を介して通信されるストローブ（ＤＱＳ）信号は、通信されるデータまたは情報をキャプチャするために使用される。より具体的には、ＤＱＳ信号は、データ（ＤＱ）１１０ラインを確実にサンプリングし、データを受信するために使用される。
【００１５】
図２は、情報またはデータを受信するための物理的インターフェース回路１０２の一部の簡略化されたブロック図を示す。回路は、ＤＱＳ信号に応答して、データをキャプチャする、キャプチャレジスタを含む。より具体的には、レジスタ（概して、記憶デバイス）１２０は、データ信号ライン１１０を介して、データを、ストローブ信号ライン１０８を介して、ＤＱＳ信号を受信する。ＤＱＳ信号に応答して、レジスタ１２０は、データ信号ライン１１０を介して通信されるデータをキャプチャする。
【００１６】
データまたは情報のソース、例えば、メモリは、ＤＱＳ信号を駆動することに留意されたい。駆動されない時、ＤＱＳ信号は、不確定状態であり得る。故に、既知の状態となるように、ＤＱＳ信号をゲート制御するべきである。さらに、開示される概念の説明の恩恵を受ける当業者が理解するように、物理的インターフェース回路１０２は、レジスタ１２０に先行し得る、明示的に図示されない他の回路、例えば、較正回路を含んでもよいことに留意されない。
【００１７】
図３は、例示的実施形態による、情報転送のためのシステム１３０の簡略化されたブロック図を描写する。インターフェース回路１００は、メモリ１２２（または、所望に応じて、情報またはデータの他のソースあるいは宛先）に連結する。コマンド信号ラインまたは相互接続１３４を介して、インターフェース回路１００は、コマンドビットをメモリ１２２に通信することができる。コマンドビットは、メモリ１２２が、所望のタスク、例えば、読取、書込、または再読込操作を行うように命令または強いることができる。インターフェース回路１００は、クロック信号ラインまたは相互接続１３６を介して、コマンドビットのためのクロック信号を提供する。
【００１８】
インターフェース回路１００はまた、ストローブ信号ラインまたは相互接続１０８と、データ信号ラインまたは相互接続１１０を介して、メモリ１２２に連結する。それらの信号ラインを使用することによって、インターフェース回路１００は、前述のように、ＤＱＳ信号およびデータまたは情報をメモリ１２２へ／から通信することができる。いくつかの実施形態では、ＤＱＳ信号は、メモリ１２２が、コマンド信号ライン１３４を介して、通信されたコマンドまたは操作をコンパイルまたはそれに応答すると、トライステート条件または状態となり得る。
【００１９】
従来のアプローチでは、複数のクロック／ストローブに同期されるデータは、多くの場合、受信デバイス内の単一クロックに同期され、受信された全データに関するデータ処理を促進する。本結果を達成するために使用されている、いくつかの周知のアプローチが存在する。あるアプローチは、入力データパス上でランタイム制御可能遅延連鎖を使用し、必要に応じて、データを遅延させ、したがって、受信デバイス内の単一クロックによって正常にキャプチャすることができる。
【００２０】
本結果を達成するために、着信データと受信デバイス内のクロックとの間の位相関係を理解する。これは、受信デバイス内のクロックによって、異なる遅延されたバージョンのクロック／ストローブをサンプリングすることによって、グループベース（データビットおよび関連付けられたクロック／ストローブ）で行うことができる。その情報を使用して、データは、適切に遅延され、確実なキャプチャを促進することができる。本アプローチは、プロセス／電圧／温度変動のための遅延を調節するように、動的遅延較正をサポートするためのハードウェアを使用し、調節が、高周波数変動に対抗するために十分に高速で行うことができない場合、タイミングマージン損失を伴い、データキャプチャを確実にし、全データが整合されることを保証するために、コントローラ論理内の複雑性を招くことに留意されたい。
【００２１】
別のアプローチでは、受信デバイス内のクロックは、データが、クロック／ストローブ領域から受信デバイスクロック領域に、確実に転送され得るように、調節することができる。高速において、全クロック／ストローブ領域に好適となる、受信デバイス内の単一クロック位相を判定することは困難であり得る。
【００２２】
さらに別の従来のアプローチでは、メモリデバイスから返されたストローブは、ソース同期データの初期キャプチャを行い、データを受信デバイスクロック領域内に再同期させるために使用される、非同期ＦＩＦＯの書込側をクロックするために使用される。キャプチャおよび非同期ＦＩＦＯの書込側をクロックするための非自走ストローブ（ＤＤＲインターフェース内のＤＱＳと称される）を使用するために、トライステートになる場合／時、ストローブをゲート制御すべきである。そうすることによって、スプリアスストローブエッジが、キャプチャ回路および非同期ＦＩＦＯに送信されるのを防止する。
【００２３】
現代および将来のデバイス（例えば、メモリデバイス）が実行する高周波数において、ストローブの正常なゲート制御を促進する、いくつかの技法および回路が、開示される。それらの概念に対する付加的背景を提供するために、ソース同期通信技法の簡単な説明を提供する。
【００２４】
いくつかのソース同期通信規格、例えば、ダブルデータレート（ＤＤＲ）は、データとともに、自走クロックを通信または提供しない。むしろ、そのような規格または技法は、データが送信されている時、トグルする、ＤＱＳ信号を使用する。
【００２５】
図４は、ＤＤＲソース同期用途のための典型的ストローブ−データ（ＤＱＳ−ＤＱ）関係を例証する。ＤＱＳ信号の状態またはレベルの変化は、ソースから宛先に送信されるデータをキャプチャすべき時を示す。ＤＤＲ転送では、例えば、図に示されるように、ＤＱＳ信号の両エッジは、（ＤＱＳ信号が適切にシフトされた後）データをキャプチャするために使用されることに留意されたい。
【００２６】
前述のように、いくつかのストローブベースの用途では、ＤＱＳ信号は、データが読取または書込されていない時、トライステートとなり得る。典型的には、それらの場合には、直接、データまたは情報キャプチャおよび再同期操作のために利用する前に、ストローブ信号をクリーンアップまたは処理すべきである。
【００２７】
そうするための従来の技法の１つは、集積回路、例えば、プログラム可能論理デバイス（ＰＬＤ）内の論理をクロックする前に、ストローブをゲート制御することを伴う。ストローブをゲート制御するために、特別に設計された回路を使用して、ゲート制御が適用される時を有利に時間調整してもよい。そうするための回路は、当業者に周知である。図５は、そのような回路を示す。
【００２８】
図５における回路１５０の構造および操作は、当業者に周知であって、したがって、本明細書では、詳細に説明されない。簡単に言えば、イネーブルパルスシフト回路１５２の入力に提供されるイネーブルパルスは、ストローブ（ＤＱＳ）信号の予想されるアクティブ周期の間、論理高状態にある。イネーブルパルスの立ち上がりエッジは、ストローブのプリアンブル時間（パルシングを開始する前に、トライステートから遷移後、ストローブが、論理低状態にある時間）と整合するように、時間調整される（随意に、イネーブルパルスシフト回路１５２を使用する）。これは、レジスタ１５４（レジスタ１５４の非同期リセット入力）を通るクリアパスによって促進される。
【００２９】
イネーブルパルスの立ち下りエッジは、ライン１０８上のＤＱＳ信号の最後の立ち下りエッジが、ストローブのポストアンブル時間（パルシング終了後、トライステートに遷移する前に、ストローブが、低状態にある時間）の間、ＮＡＮＤゲート１５８によるゲート制御をトリガするように、ＤＱＳ信号の最後のアクティブサイクル（立ち下がりエッジから立ち下がりエッジ）において生じるように時間調整される。レジスタ１５４は、本操作を促進する。
【００３０】
ＮＡＮＤゲート１５６は、ゲート制御特徴が使用されない時（原ＤＱＳ信号が、回路１５０を一直線に通過すべき時）の随意のタイオフである。図６は、図５の回路１５０のための波形を描写する。より具体的には、図６は、原ＤＱＳ信号に関する、イネーブルパルスシフト回路１５２の出力信号のタイミングを示す。「Ｔ」は、クロック周期、実施例の場合、ＤＱＳ信号の周期を指す。示される実施例の場合、プリアンブル間隔は、０．９のクロック周期である一方、ポストアンブル間隔は、０．３のクロック周期を占める。
【００３１】
回路１５０は、非同期イネーブルおよび同期ディスエーブルを使用して、タイミング収束をより容易にする。非同期イネーブルおよび非同期ディスエーブルは、ＤＱＳイネーブルパルスの立ち下りエッジが、０．３Ｔウィンドウ内に配置され、トライステートに入る前に、ＤＱＳを正常にゲート制御する必要があるため、より緊密なタイミングウィンドウを有するであろう。
【００３２】
比較的に低周波数では、回路１５０は、問題なく操作する。着信原ＤＱＳ信号内のデューティサイクル歪みを無視することによって、ＤＱＳイネーブルパルを配置すべき、ほぼ完全なクロックサイクル（０．９Ｔ）ウィンドウを取得する。例えば、±１２％のデューティサイクル歪みの場合、実際は、約０．７６Ｔのウィンドウを取得し得る。より小さい（約１０％）プリアンブルウィンドウは、デューティサイクル歪みの影響を受けている立ち下がりエッジから立ち下がりエッジのウィンドウより制限的でないことに留意されたい。比較的に高周波数では、回路１５０内の欠点は、より顕著となる。
【００３３】
情報またはデータのソース同期通信を改善するために、開示される概念の一側面は、回路が、ポストアンブルウィンドウにおいて、ＤＱＳ信号を正常にゲート制御するために、ＤＱＳ信号パルス列の最後の立ち下りエッジに反応する必要がある時間の量を増加させることに関する。開示される概念の別の側面は、その個別のタイミングウィンドウ内にＤＱＳイネーブルパルスの立ち上がりおよび立ち下りエッジを効果的に配置することに関する（回路１５０は、単に、それらをエッジに配置する自由度のうちの１をもたらすことに留意されたい）。
【００３４】
遅延に影響を及ぼす、温度および電圧変動による、ＤＱＳ信号が、到着する時の不確実性もまた、タイミングマージンを最大限にするために考慮されるべきである。プリアンブル時間（示される実施例では、０．９Ｔ）は、サイクル時間が縮小するのに伴って、回路１５０の操作により限定的となる。開示される概念の一側面は、そのタイミングウィンドウを改善するための回路および技法に関する。
【００３５】
さらに、温度および電圧変動のような影響による、原ＤＱＳ信号の到着時間における変動を検討すべきである。加えて、全デバイスに対してロバストな操作を達成するために、原ＤＱＳ信号が、デバイスの複数の階層（例えば、メモリデバイス）とのソース同期通信による、到着する時の差異を検討すべきである。開示される概念の一側面は、それらの差異を考慮する、回路および技法に関する。
【００３６】
後述の例証的分析の場合、一般性を喪失することなく、ゲート遅延が、約５０ｐｓであると仮定すると、インバータは、約４０ｐｓの遅延を有し、パスゲート遅延は、約１０ｐｓである。しかしながら、当業者が理解するように、仮定される遅延数字は、単に、例証であって、一般性を喪失することなく、所望に応じて、他の値を使用してもよい。
【００３７】
回路１５０を参照すると、回路内のパス１６２（すなわち、レジスタ１５４のリセット入力から、ＮＡＮＤゲート１５６の入力の１つ、ＮＡＮＤゲート１５６の出力、ＮＡＮＤゲート１５８の入力の１つ、ＮＡＮＤゲート１５８の出力、インバータ１６０を通って、レジスタ１５４のクロック入力に戻るパス）を検討する。本パスを使用して、ＤＱＳ信号が、ポストアンブルウィンドウ内で正常にゲート制御され得るかどうかを分析してもよい。
【００３８】
より具体的には、ゲート制御イベントは、ＮＡＮＤゲート１５８およびインバータ１６０によって遅延された後、レジスタ１５０（図５参照）をクロックする、原ＤＱＳ信号の立ち下りエッジによってトリガされる。レジスタ１５４およびＮＡＮＤゲート１５６のクロック／出力（ＴＣＯ）遅延は、ゲート制御信号が、原ＤＱＳ信号のゲート制御を行なう、ＮＡＮＤゲート１５８に到着する前に、より遅延をもたらす。パス１６２内の遅延は、約２つのゲート遅延（ＮＡＮＤゲート１５６およびＮＡＮＤゲート１５８）、１つのインバータ遅延（インバータ１６０）、およびレジスタ１５４のＴＣＯ遅延、または約６つのインバータ遅延および１つのパスゲート遅延（クロック反転／バッファリングの近似遅延、ラッチ遅延、および出力バッファ遅延）であるはずである。
【００３９】
言い換えると、総遅延は、約３９０ｐｓ（すなわち、｛（２ｘ５０ｐｓ）＋（１ｘ４０ｐｓ）＋［（６ｘ４０ｐｓ）＋（１ｘ１０ｐｓ）］｝）に匹敵する。しかしながら、遅延は、いくつかの状況では、不適切であることが証明され得る。例えば、８００ＭＨｚのクロック周波数（１，２５０ｐｓのクロック周期、またはＴ）を伴う、メモリインターフェースを検討する。そのようなメモリインターフェースの場合、ポストアンブル時間は、１，２５０ｐｓの０．３（すなわち、０．３Ｔ）、または約３７５ｐｓである。クロック周波数が増加するのに伴って、タイミングウィンドウは、より緊密となる。例えば、１ＧＨｚ（１，０００ｐｓクロック周期）では、ポストアンブル時間は、０．３のクロック周期のままであると仮定すると、ポストアンブル時間は、３００ｐｓの比較的に狭小時間ウィンドウとなるであろう。
【００４０】
図７は、例示的実施形態による、タイミングが改善された回路１８０の簡略化されたブロック図を例証する。原（すなわち、シフトされていない）イネーブル信号は、インバータ１８４の入力を駆動する。インバータ１８４の出力は、ＮＡＮＤゲート１８２の入力の１つに連結する。
【００４１】
構成または制御ビット、例えば、ＦＰＧＡ内の構成メモリを形成する、構成ビットは、所望に応じて、ＮＡＮＤゲート１８２の第２の入力を駆動する。構成ビットまたは制御ビットは、所望に応じて、イネーブルパルスシフト回路１５２および回路１８０の操作の付加的制御を可能にする。
【００４２】
ＮＡＮＤゲート１８２の出力は、イネーブルパルスシフト回路１５２の入力を駆動し、すなわち、イネーブルまたはゲート制御信号を提供する。イネーブルパルスシフト回路１５２の出力、すなわち、随意に、原イネーブル信号のシフトされたバージョンは、「Ｓ＿ＥＮＡＢＬＥ」と標識され、信号ラインまたは相互接続１８８を介して、レジスタ１５４の非同期セット入力を駆動する。レジスタ１５４のデータ（Ｑ）出力は、ＮＡＮＤゲート１５８の入力の１つを駆動する。原ＤＱＳ信号は、ＮＡＮＤゲート１５８の別の入力を駆動する。インバータ１６０は、ＮＡＮＤゲート１５８の出力信号を反転し、ゲート制御されたＤＱＳまたはストローブ信号を提供する。
【００４３】
タイミングを改善するために、原ＤＱＳ信号は、レジスタ１５４をクロックすることに留意されたい。前述に提供されるような種々の回路構成要素に対して、同一遅延を仮定すると、パス１８６の遅延は、約１４０ｐｓ、改善するはずである。レジスタにフィードされるクロック信号は、回路１８０の操作の間、トライステート状態または「誤作動しがち」となり得る（グリッチを被る）ことに留意されたい。レジスタ１５４のセット入力は、原ＤＱＳが、トライステート条件ではない時、アサートされるべきである。クロック信号は、セット入力がアサートされる時、無視されることに留意されたい（レジスタ１５４のセット入力の非同期性質のため）。
【００４４】
レジスタ１５４のセット入力が、アサート停止されると、原ＤＱＳの次の立ち下りエッジは、ＤＱＳ信号のゲート制御をトリガするはずである。その後、原ＤＱＳ信号の付加的トグリングは、効果的に無視されることに留意されたい。換言すると、レジスタ１５４のＤ入力は、回路接地（例えば、Ｖｓｓ）に連結するため、原ＤＱＳ信号の付加的トグリングが、単に、レジスタ１５４内にクロックされるべき論理低（接地レベル）信号をもたらす。
【００４５】
レジスタ１５４のＴＣＯ遅延を改善または最適化することによって、回路１８０のタイミングを改善してもよい。図８は、タイミングが改善されたレジスタ１５４の例示的実施形態の簡略化されたブロック図を示す。レジスタ１５４は、図８に示される実施形態に従って実装されるように、約５つのインバータ遅延および１つのパス遅延のＴＣＯ遅延（すなわち、約２１０ｐｓ、前述で行なわれた遅延仮定を使用する）を有する。
【００４６】
レジスタ１５４は、原ＤＱＳ信号を受け取り、インバータ１９２および１９４を使用して、内部クロック信号（ＣＬＫ）およびその補数（ｎＣＬＫ）を生成する。クロック信号およびその補数は、パスゲート２０８、２１０、２１２、および２１４の操作を制御する。
【００４７】
示される実施形態では、レジスタ１５４のデータ入力は、接地（例えば、Ｖｓｓ）に連結される。パスゲート２１４は、データ入力をＮＯＲゲート１９８に連結する。インバータ１９６およびパスゲート２１２は、ＮＯＲゲート１９８の出力をその入力のうちの１つにフィードバックするための機構を提供する。信号Ｓ＿ＥＮＡＢＬＥ（シフトされたイネーブル信号；図７参照）は、ＮＯＲゲート１９８の別の入力を駆動する。
【００４８】
ＮＯＲゲート１９８の出力は、パスゲート２１０およびインバータ２０６を介して、ＮＯＲゲート２００の入力を駆動する。パスゲート２０８は、ＮＯＲゲート２００の出力をその入力のうちの１つにフィードバックするための機構を提供する。信号Ｓ＿ＥＮＡＢＬＥは、ＮＯＲゲート２００の別の入力を駆動する。
【００４９】
インバータ２０６の出力は、インバータ２０２および２０４を介して、レジスタ１５４のＱ出力を駆動する。インバータ２０２および２０４は、バッファとして作用し、インバータ２０６の出力信号を調整してもよい。所望の仕様または性能に応じて、いくつかの実施形態では、インバータ２０２および２０４を省略してもよいことに留意されたい。
【００５０】
データまたは情報通信をさらに改善するために、開示される概念の別の側面は、イネーブルパルスおよび原ＤＱＳの相対的タイミングに関する。それらの信号の適切な相対的タイミングは、ＮＡＮＤゲート１５８において、ゲート制御解除（シフトされたイネーブル信号Ｓ＿ＥＮＡＢＬＥの立ち上がりエッジ）およびゲート制御（シフトされたイネーブル信号Ｓ＿ＥＮＡＢＬＥの立ち下りエッジ）イベント両方の正常な発生を促進する。
【００５１】
より具体的には、レジスタ１５４のセット入力に到着するＳ＿ＥＮＡＢＬＥ信号とＮＡＮＤゲート１５８の入力のうちの１つに到着する原ＤＱＳ信号との間の適切な関係が存在するように、信号を配列すべきである。ゲート制御解除イベントの分析のために、ＮＡＮＤゲート１５８は、有効時間周期またはウィンドウ（レジスタセットアップ／ホールド時間ＴＳＵ／ＴＨに類似する）を有すると仮定され、それ以外では、入力の１つは、他の入力の遷移に影響を及ぼさず、ＮＡＮＤゲート１５８を通してグリッチを通過させないように、遷移すべきである。例えば、ＮＡＮＤゲート１５８のイネーブル入力が、本ウィンドウ外に遷移する場合、ＤＱＳパスのタイミングは、影響を受けず、原ＤＱＳグリッチは、ＮＡＮＤゲート１５８を通過しないであろう。
【００５２】
ゲート制御解除イベントを正常に生じさせるために、ＤＱＳイネーブルパルス（Ｓ＿ＥＮＡＢＬＥ）の立ち上がりエッジは、原ＤＱＳ信号が、ＮＡＮＤゲート１５８の入力に到着する前に、約２０５ｐｓを超えて、レジスタ１５４のセット入力に到着すべきである。本数字は、ＮＡＮＤゲート１５８の有効時間周期またはウィンドウ（「ＴＳＵ」）が、ゲート遅延の半分（または、約２５ｐｓ）であると仮定する。２０５ｐｓはまた、レジスタ１５４のＴＣＯが、１つのゲート遅延（５０ｐｓ）、３つのインバータ遅延（１２０ｐｓ）、および１つのパスゲート遅延（１０ｐｓ）、または約１８０ｐｓの総ＴＣＯであることの仮定からもたらされる。
【００５３】
グリッチの通過を防止するために、ＮＡＮＤゲート１５８の入力において、入力を安定にホールドするための時間の周期（ホールド時間ＴＨに類似する）が、ゼロであると仮定すると、ＤＱＳイネーブルパルス（Ｓ＿ＥＮＡＢＬＥ）の立ち上がりエッジは、原ＤＱＳ信号が、プリアンブルにおいて、トライステートから論理低に変化する前、１８０ｐｓ後、レジスタ１５４のセット入力に到着するはずである。図９は、本実施例に対するタイミング関係を例証する。
【００５４】
反対に、ゲート制御イベントを正常に生じさせるために、ＤＱＳイネーブルパルスの立ち下りエッジは、原ＤＱＳ信号の最後の立ち下りエッジ前に、約１０ｐｓを超えて、レジスタ１５４のセット入力に到着すべきである。本数字は、レジスタ１５４のセットアップ時間（ＴＳＵ）が、１つのゲート遅延および１つのインバータ遅延（信号がラッチ周回するため）であると仮定する。しかしながら、クロック信号は、バッファリングのために、２つのインバータによって遅延され、したがって、ＴＳＵ全体は、１つのゲート遅延＋１つのインバータ遅延２つのインバータ遅延であって、これは、約１０ｐｓである。
【００５５】
ＤＱＳイネーブルパルス（Ｓ＿ＥＮＡＢＬＥ）の立ち下りエッジは、原ＤＱＳ信号の最後から２番目の立ち下りエッジ後、約９０ｐｓを超えて、レジスタ１５４のセット入力に到着するはずである。本数字は、ラッチを閉鎖する時間に基づく（すなわち、２つのインバータ遅延およびパスゲート遅延、または約９０ｐｓ）。図１０は、タイミング関係を例証する。
【００５６】
ゲート制御解除およびゲート制御と関連付けられた不均衡なセットアップ／ホールドウィンドウは、ＤＱＳイネーブルパルスのための適切または望ましい位相を見つけることを比較的に困難にする場合がある。本不均衡に対処するための技法の１つは、ＤＱＳイネーブルパルスの立ち下りエッジを遅延させることである。図１１は、本遅延を導入するための回路２２０を示す。
【００５７】
図１１に示されるように、ＯＲゲート２２４の入力の１つは、ＤＱＳイネーブルパルス（Ｓ＿ＥＮＡＢＬＥ）を受け取る。ＤＱＳイネーブルパルスはまた、バッファ２２２の入力を駆動する。バッファ２２２の出力は、ＯＲゲート２２４の別の入力を駆動する。ＤＱＳイネーブルパルスの立ち上がりエッジは、ＯＲゲート２２４によって導入された遅延後、ＯＲゲート２２４の出力を論理高に駆動する。しかしながら、ＤＱＳイネーブルパルスの立ち下りエッジは、バッファ２２２によって導入される遅延後、ＯＲゲート２２４の両入力を論理低に駆動する。したがって、回路２２０は、立ち上がりエッジと比較して、ＤＱＳイネーブルパルスの立ち下りエッジを遅延させる。
【００５８】
回路２２０はまた、レジスタ１５４の出力信号を処理または遅延するために導入することができる。回路は、ＮＡＮＤゲート１５８に到達する前に、イネーブルパルスを拡張または拡大するために有用であり得る。本技法は、典型的には、原ＤＱＳ信号が、ＮＡＮＤゲート１５８によってゲート制御される前に、遅延される場合、有用であることに留意されたい。
【００５９】
別の例示的実施形態では、レジスタの高速（または、比較的に高速）バイパスは、ゲート制御解除信号が、ＮＡＮＤゲート１５８により高速またはより迅速に到達し、したがって、タイミングを改善するように、使用される。図１２は、そのような回路を使用して、タイミングを改善する、回路２４０を示す。回路２４０は、２つのウィンドウ（図９−１０に示されるセットアップおよびホールドウィンドウ）のタイミングを効果的に整合し、全体的タイミングを改善する。
【００６０】
回路２４０は、回路１８０（図７参照）と類似構造を有する。しかしながら、ＮＡＮＤゲート１５８をＳ＿ＥＮＡＢＬＥ信号によって駆動するのではなく、回路２４０は、イネーブルパルスシフト回路１５２の出力とＮＡＮＤゲート１５８の入力との間に、ＯＲゲート２４４を導入する。ＮＡＮＤゲート１５８とともに、ＯＲゲート２４４は、バイパス回路２４２を形成する。
【００６１】
具体的には、イネーブルパルスシフト回路１５２の出力が、論理高になると、ＯＲゲート２４４の出力に、１つのゲート遅延後、論理高信号をＮＡＮＤゲート１５８の入力に提供させる。したがって、レジスタ１５４をトラバースするのではなく、イネーブルパルスシフト回路１５２の出力における論理高は、より小さい遅延を伴って、ＮＡＮＤゲート１５８に到達することができる。
【００６２】
バイパス回路２４２を効率的に（すなわち、比較的に小伝搬遅延を伴って）実装することによって、タイミングを改善することができる。図１３は、例示的実施形態による、バイパス回路２４２の簡略化された概略図を例証する。
【００６３】
原ＤＱＳ信号の論理高状態は、トランジスタ２５８をオンにし、レジスタ１５４のＤ出力における論理高またはイネーブルパルスシフト回路１５２の出力における論理高のいずれかと組み合わせて、回路の出力をプルダウンすることができる。反対に、原ＤＱＳ信号の論理低状態またはレジスタ１５４のＤ出力およびイネーブルパルスシフト回路１５２の出力の論理低状態の組み合わせのいずれかは、出力をプルアップすることができる。
【００６４】
図１２における実施形態の場合、ゲート制御解除は、ＤＱＳイネーブルパルス（Ｓ＿ＥＮＡＢＬＥ）の立ち上がりエッジが、原ＤＱＳ信号の立ち上がりエッジ前、約２５ｐｓを超えて、到着する場合、正常となるであろう。ＤＱＳイネーブルパルスの立ち上がりエッジは、トライステートから低に遷移（すなわち、プリアンブル）後、任意の時間で到達してもよい。ゲート制御は、回路が、前述のタイミング関係（例えば、図１０参照）を観察する場合、正常となるであろう。図１４は、例証的タイミング図を提供する。レジスタ１５４は、プリアンブル（プリアンブルウィンドウは、完全サイクルより短い）の間、セットアップ／ホールドウィンドウと整合される、セットアップ／ホールドウィンドウを生成するように、バイアスされるべきであることに留意されたい。
【００６５】
温度（例えば、操作環境温度、チップまたはダイ温度等）および電圧（例えば、供給電圧）変動もまた、ＤＱＳ信号の到着時間に影響を及ぼし得る。メモリインターフェースの場合、メモリインターフェース制御回路における温度および電圧変化は、メモリデバイスに提供されるクロック信号のタイミングに影響を及ぼす。さらに、メモリデバイスならびにインターフェースの入力パスにおける温度および電圧変化は、返されるＤＱＳ信号に影響を及ぼす。
【００６６】
その結果、システムが、システム起動時の原ＤＱＳ信号到着時間に基づいて、（例えば、イネーブルパルスシフト回路１５２に提供されるイネーブル信号をシフトさせることによって）ＤＱＳイネーブルパルス（Ｓ＿ＥＮＡＢＬＥ）を較正する場合、ＤＱＳイネーブルパルスは、システム操作が進むに伴って、準最適に配置されてもよい。より具体的には、温度および／または電圧変動は、ＤＱＳ信号を「移動」（その相対的位相またはタイミングを変化）させ得る。したがって、システムタイミングは、負の影響を受け得る。
【００６７】
したがって、原ＤＱＳ信号を、それが移動するのに伴って、追跡することが有利である。サンプリングレジスタを追加し、ＤＱＳイネーブルパルス（Ｓ＿ＥＮＡＢＬＥ）の立ち下りエッジにおいて、ＤＱＳ信号の状態をサンプリングすることによって、それを行なってもよい。そのサンプルからの情報は、ＤＱＳ信号内の変動を追跡するために、ＤＱＳイネーブルパルスの位相をどのように調節するかを判定するために使用することができる。換言すると、イネーブルパルスの位相は、その信号の立ち下りエッジを原ＤＱＳ信号の最後の立ち上がりエッジと整合させるように、シフトまたは変動することができる。
【００６８】
本概念を採用する、例示的実施形態は、単一レジスタを使用してもよく、インターフェース回路（例えば、メモリインターフェース制御回路）は、いかなる準安定も解決するように、サンプリングレジスタ時間を求めるために、サンプルが得られた数サイクル後、サンプルの出力を検証してもよい。考慮点の１つは、ＤＱＳイネーブルパルスの位相を調節するように決定が行なわれる前のサンプルが得られた数である。
【００６９】
いくつかの実施形態では、追跡されている信号が、比較的に高周波数ジッタを含み得ることを前提として、いくつかのサンプルを得て、不適当または不適切な調節（例えば、誤方向における位相調節）を回避するために、十分な正確性をもって、２つの信号の相対的タイミングの判定を促進してもよい。そのような実施形態では、より低い周波数変動を追跡する一方、比較的に高周波数変動（例えば、より高い周波数変動からの雑音）をフィルタリングするように選択してもよい。
【００７０】
いくつかの実施形態では、所与または規定レート、例えば、約ｌ°Ｃ／秒、または約０．１％遅延／秒を有すると仮定される、温度変動を追跡するように、回路を設計してもよい。いくつかの実施形態では、多数決に基づいて、追跡調節を行なう前に、所望の数のサンプル、例えば、７，５００サンプルを得てもよく、単一追跡調節が、随時または定期的に（例えば、毎秒）行なわれ、温度変動追跡を促進してもよい。
【００７１】
これらの概念に従って、種々の実施形態を設計するために、以下の分析を使用してもよい。原ＤＱＳ信号ジッタが、均一分布を有すると仮定すると、単一サンプルが、追跡が理想的位置に戻るべきことを示すであろう確率は、（δ＋Δ／２）／Δであって、式中、Δは、ジッタ分布の幅を表し、δは、最適点からの現在の距離を示す。
【００７２】
多数決に基づいて、ＤＱＳイネーブルパルスが、どの方向に移動（位相またはタイミングを調節）するかを決定する前に、Ｎ個のサンプルを行なう場合、信号が理想的位置に向かって移動する確率は、以下の式１によって求められる。
Ｐ（理想的位置に向かって移動する）＝
【化１】
2013534084.tif 000003
前述の式（１）では、Ｃ（，）は、ｉ個の項目を一式のＮ個の項目から選択することができる方法数を返す、関数を表す。式１から、アルゴリズムが、例えば、毎秒、反復される場合、理想的位置に向かって移動しそこなうことが稀（または、比較的に低頻度）、例えば、１００，０００年に１回未満となるであろうように、δｍａｘとＮとの間の関係を判定してもよい。
【００７３】
その場合、δｍａｘは、理想的位置からの最大ドリフトを表す。一実施例として、Ｎが、７，５００であるように選択される場合、最大ドリフトは、ジッタ分布の幅と比較して、理想的位置から約５％未満となるであろう。別の実施例として、Ｎが、１，５００であるように選択される場合、最大ドリフトは、ジッタ分布の幅と比較して、理想的位置から約１０％未満となるであろう。
【００７４】
また、有利には、サンプリングベースの追跡を達成するための代替実施形態を採用してもよいことに留意されたい。例えば、いくつかの実施形態では、多数決を使用する代わりに、原ＤＱＳ信号を所与の方向に移動させることに一致する、サンプルの閾値割合を求めてもよい。例えば、全サンプルが、移動の方向に関して一致する場合、信号を移動させてもよい。
【００７５】
いくつかの実施形態では、最後の調節に先立って得られるサンプルは、現在の調節決定に考慮される、またはその役割を果たしてもよい。典型的には、最後のサンプリング調節に先立ったサンプルからの情報は、それらのサンプルの時効、それらのサンプルが得られてから行なわれた調節の数および規模、または両方に基づいて、考慮に入れない。同様に、最後の調節以降に得られたサンプルは、サンプルの時効に基づいて、考慮に入れなくてもよい。
【００７６】
他の実施形態では、複数のサンプルは、遅延連鎖の複数のタップを使用する、例えば、２つ以上のサンプリングレジスタにフィードすることによって、時間的に若干オフセットされて得られてもよい。このように、理想的位置からの距離は、得られたサンプルおよびそれらの間の間隔の知識に基づいて、より良く判断することができる。本技法は、適用すべき調節の判定を支援し、調節が行なわれた後、以前のサンプルの再解釈を促進するために使用することができる。
【００７７】
例えば、サンプルが、１つではなく、２つのステップの調節（調節は、本実施例では、離散ステップにおいて行なわれる）が、理想的位置に到達するために好ましいであろうことを示す場合、その調節を行なうことを選択してもよい。調節が行なわれると、２つのステップのその位置変化を反映するために、得られた以前の全サンプルを再解釈してもよい。例えば、一例示的実施形態では、得られた以前の全サンプルは、理想的調節が行なわれたことを前提として、現在、変更が要求されていないことを示すはずである。
【００７８】
いくつかの実施形態では、複数のサンプル（いくつかのレジスタまたは経時的に単一レジスタからかに関わらず）もまた、ジッタ分布の幅および形状を推定するために使用することができる。本技法は、初期設計仮定が有効であるかどうかを評価するために使用されてもよい。
【００７９】
サンプルが、ストローブ信号から得られることを前提として、サンプリングイベントは、実際のシステムアクティビティを利用することができる。例えば、メモリインターフェースの場合、サンプルは、システムによって要求される読取操作の間、原ＤＱＳ信号がトグルしている時に得ることができる。読取操作が、一定周期の時間の間に行なわれない場合、メモリインターフェース制御回路は、システムまたはホストプロセッサを中断し、正確な数のサンプルが、経時的に得られるように、サンプリング（すなわち、偽または不必要）操作を行なってもよい。
【００８０】
本方式は、メモリデバイス再読込および入力／出力インピーダンス較正を要求するために使用される中断に類似する。いくつかの実施形態では、例えば、要求または規定される以上の数の再読込が、要求されてもよい。それらの再読込要求のうちのいくつかは、所望の「サンプリング」読取を行なうために、「ハイジャック」されてもよい（すなわち、付加的再読込要求が、再読込操作が、通常、生じ得る時間の間、サンプリング操作を行なうために使用されてもよい）。
【００８１】
開示される概念の別の側面は、プリアンブルウィンドウを拡張することに関する。典型的プリアンブル、例えば、０．９Ｔは、多くの場合、理想より短い。そのタイミングウィンドウを拡張することによって、全体的タイミングマージンを改善することができる。例えば、プリアンブルの間にロードされる「バースト長の残り」カウントに基づいて、ゲート制御をトリガすることによって、ゲート制御操作のタイミング要件または仕様を排除してもよい。カウントは、ストローブ信号自体または遅延されたバージョンのストローブ信号に対する同期を実行する回路を使用して、更新されてもよい。本タイプの回路は、有効プリアンブルタイミングウィンドウを改善することができる状況において、有益であることに留意されたい。
【００８２】
プリアンブルタイミングウィンドウを改善するための方法の１つは、ストローブ信号（原ＤＱＳ信号）を遅延させることによって、プリアンブル時間を人工的に拡張することである。いくつかの実施形態では、遅延されたストローブは、他の目的のために、ストローブ信号を遅延させるために使用される回路の周囲にゲート制御回路を「ラップ」する（すなわち、回路を使用する）ことによって生成することができる。遅延されたストローブ信号の「ゲート制御解除」は、オリジナルの遅延されていない原ストローブ信号およびゲート制御解除信号のタイミングに基づいて、生じ得る。
【００８３】
特に、いくつかの実施形態では、遅延されていないストローブ信号およびＤＱＳイネーブル（ゲート制御解除）信号の論理ＡＮＤ操作を行なうことによって、「トリガ」パルスを生成してもよい。本「トリガ」パルスの立ち上がりエッジは、遅延されたＤＱＳ信号をゲート制御解除するために使用することができる。「トリガ」パルスが、小さ過ぎない限り（フィルタリングまたは排除または除去されるの程度まで）、拡張されたプリアンブル（オリジナルプリアンブルおよびＤＱＳ信号の論理高パルスのある部分）は、ＤＱＳイネーブル（ゲート制御解除）信号が、使用または標的にし得る、より大きなタイミングウィンドウをもたらす。
【００８４】
ＤＱＳ信号の付加的遅延は、システム内のいずれかの場所におけるタイミングマージンを低下させる場合、コストがかかり得ることに留意されたい。例えば、付加的遅延は、初期キャプチャ前のストローブ遅延に関して、付加的不確実性をもたらし得る。本考慮点は、プリアンブルがどれくらい拡張され得るかを限定し得る。
【００８５】
開示される概念の別の側面は、ゲート制御されたＤＱＳ信号のスプリアスエッジを除去することに関する。例示的実施形態では、ＤＱＳが、あまりに早くゲート制御解除される場合、任意のスプリアスエッジを除去または排除するように、ゲート制御されたＤＱＳ信号を後処理することによって、有効プリアンブルタイミングウィンドウを拡張してもよい。いくつかの実施形態では、ＤＱＳ信号は、初期キャプチャ前の理想的ストローブの歪曲または遅延を回避するように、初期キャプチャのために使用された後、処理される。
【００８６】
処理は、あまりに早くゲート制御解除されたため、理想的にゲート制御されなかったＤＱＳ信号内の個別のグリッチを除去または排除することを伴う。本技法は、キャプチャレジスタの下流の再同期論理回路が、ＤＱＳ信号の立ち下りエッジによってトリガされるという事実を利用し、したがって、その回路に送信されるクロック信号内のデューティサイクル歪みは、機能性に影響を及ぼさないはずである。
【００８７】
キャプチャレジスタの出力は、早いゲート制御解除のため、早くまたはより早く破損し得ることに留意されたい。しかしながら、後処理されたＤＱＳ信号のローカル再レジスタリングを使用して、キャプチャレジスタ出力をラッチし、１つ以上のサイクルの間、それをホールドしてもよい。図１５は、非理想的にゲート制御されたＤＱＳ波形の実施例を示し、生じ得る、比較的に短いグリッチを例証する。
【００８８】
図１６は、例示的実施形態による、情報またはデータを処理するための回路２８０の簡略化されたブロック図を例証する。より具体的には、回路２８０は、データまたは情報をキャプチャし、ＤＱＳ後処理し、再レジスタするために使用されてもよい。回路２８０は、前述のように、早くゲート制御解除されたストローブに対処するために使用されてもよい。
【００８９】
図１６を参照すると、回路２８０は、レジスタ、または、より具体的には、記憶回路２８２、２８４、２８６、２８８、および２９０を含む。レジスタ２８２、２８４、および２８６は、開示される概念の説明の恩恵を受ける当業者が理解するように、入力データを処理および非直列化する。ＤＱＳ信号は、レジスタ２８２、２８４、および２８６をクロックすることに留意されたい。
【００９０】
インバータ２９２および２９４ならびにＮＡＮＤゲート２９６は、グリッチを除去または排除するための回路を形成する（例えば、図１５参照）。インバータ２９２および２９４は、ＮＡＮＤゲート２９６の入力の１つに提供されるＤＱＳ信号を効果的に遅延させ、遅延された信号をＮＡＮＤゲート２９６の第２の入力に提供する。本方式は、ＤＱＳ信号内の比較的に短い持続時間または幅のグリッチまたはパルスに対する回路２８０の妨害感受性を低減させる。
【００９１】
開示される概念の別の側面は、イネーブルパルスのタイミングに関する。より具体的には、単一バス上での複数のデバイスによる通信による、原ＤＱＳ信号が到着する時の系統的差異を検討してもよい。異なる印刷回路基板（ＰＣＢ）は、種々のデバイス（両方向において）に対して、遅延（または、他の回路または相互接続遅延）をトレースし、異なるデバイス毎のタイミング特性は、タイミングマージンに影響を及ぼす。
【００９２】
タイミングマージンに及ぼす影響を軽減するために、階層毎またはデバイス毎のイネーブルパルスシフト仕様または値を記憶することができ、イネーブルパルスのタイミングは、所与の時間点において、通信に関与するデバイスに応じて有利に変更することができる。そのために、次のまたは後続ＤＱＳ信号が送信される個別の階層に基づいて、適切な位相設定をレジスタおよび更新するように、ＤＱＳゲート制御回路を向上させてもよい。
【００９３】
図１７は、イネーブルパルスのタイミングを変更することによって、タイミングを改善する、例示的実施形態による、回路３１０の簡略化されたブロック図を示す。回路３１０は、回路２４０（図１２参照）と同一回路構成要素または要素のうちのいくつかを含む。加えて、回路３１０（図１７参照）は、イネーブルパルスシフト回路１５２によって使用するためのゲート制御解除／ゲート制御位相設定を記憶するためのレジスタ３２０および３２２と、ＤＱＳサンプルを提供するためのレジスタ３１８と、随意のバッファ３１２、３１４、および３１６と、を含む。
【００９４】
イネーブルパルスシフト回路１５２は、２つの出力、すなわち、出力１５２Ａおよび出力１５２Ｂを有することに留意されたい。出力１５２Ａ−１５２Ｂは、それぞれ、ゲート制御およびゲート制御解除の別個の制御を可能にし、デューティサイクル歪みへの対処を促進する。ソース（明示的に図示せず）、例えば、メモリデバイスから送信される信号に影響を及ぼすデューティサイクル歪みは、ゲート制御タイミングウィンドウをシフトさせることができる。より具体的には、デューティサイクル歪みは、サンプリングを通して追跡されている、ＤＱＳ信号の立ち上がりエッジと、ＤＱＳ信号の立ち上がりエッジに対しても定義される、プリアンブルと比較して、ゲート制御タイミングウィンドウをシフトさせることができる（ゲート制御タイミングウィンドウは、ＤＱＳ信号の立ち下りエッジに対して時間調整されることに留意されたい）。
【００９５】
所望に応じて、種々の方法において、イネーブルパルスシフト回路１５２を実装してもよい。例えば、いくつかの実施形態では、イネーブルパルスシフト回路１５２は、それぞれ、レジスタ３２０および３２２の出力３２０Ａと３２２Ａを介して、それに提供される設定に基づいて（示される実施例では、ゲート制御およびゲート制御解除設定のそれぞれに対して７ビット幅であるが、他の値が使用されてもよい）、原ゲート制御信号を所望の位相にシフトさせる、遅延連鎖として実装されてもよい。
【００９６】
いくつかの実施形態では、回路の遅延が、経時的に変化する場合（バイアス温度不安定性（ＢＴＩ）のような物理的機構を通して）、イネーブルパルスシフト回路内の立ち上がりおよび立ち下がり遅延変化が、同等あるいはほぼ同一または比較的に近い値であることが有益である。これらの時効効果が、典型的には、使用の関数であるとことを前提とすると（例えば、オンであるデバイスは、減速する傾向となる、およびオフであるデバイスは、回復する傾向となる）、イネーブルパルスシフト回路を通しての長期デューティサイクルが、５０％に近い場合、有利であって、したがって、全デバイスは、類似使用が見込まれる。
【００９７】
本目標を達成するための方法の１つは、イネーブルパルスシフト回路の入力および出力において、信号の構成可能またはプログラム可能反転（例えば、プログラム可能バッファ／インバータ）を有することである。周期的に、平均デューティサイクルが、５０％（または、均一な低下のために所望または適切な値）に近くなるように、プログラム可能反転回路（例えば、プログラム可能バッファ／インバータ）を介して、信号の反転をアクティブ化および非アクティブ化してもよい。コントローラ回路は、信号アクティビティを監視し、論理高パルス対論理低パルスアクティビティが観察される量に基づいて、信号反転状態を変化させることができる。
【００９８】
再び、図１７に示される実施形態を参照すると、イネーブルパルスシフト回路１５２の出力１５２Ａ−１５２Ｂは、随意のバッファ３１２と、それぞれ、随意のバッファ３１４および３１６を駆動する。バッファ３１２、３１４、および３１６は、相互ならびにサンプリングレジスタ３１８の「サンプリング」点に対して、ゲート制御およびゲート制御解除タイミングウィンドウの整合を促進するように調整されてもよい。換言すると、レジスタ１５４のセットアップ／ホールド時間に基づいて、バッファ３１２を調整してもよい。同様に、レジスタ３１８のセットアップ／ホールド時間に基づいて、バッファ３１４および３１６を調整してもよい。
【００９９】
図１７に示される例示的実施形態では、原ゲート制御信号は、レジスタ３２０および３２２のためのクロック信号としての役割を果たすことに留意されたい。原ゲート制御信号は、新しい位相設定をレジスタするために使用されるため、更新は、「自己時間調整」することができる。言い換えると、位相設定は、正確な位相シフトが、第２または後続操作のために適用されるように、十分に早いが、第１の操作以前に対するゲート制御信号の終端が影響を受けないように、十分に遅く、更新するであろう。
【０１００】
自己タイミングを達成するために、タイオフ回路としても知られる、イネーブルパルスシフト回路１５２前の回路、すなわち、示される実施例では、ＮＡＮＤゲート１８２、インバータ１８４、または両方を増補し、パルスシフト回路が、新しい設定に基づいて、ゲート制御位相を更新するための十分な時間を有するように、原ゲート制御信号を十分に遅延させてもよい。いくつかの実施形態では、イネーブルパルスシフト回路１５２が、グリッチフリーである場合に選択され得る、最も早い実践的パルス位相を検討してもよい。イネーブルパルスシフト回路１５２が、グリッチフリーではない場合、その設定が、意図的に選択されない場合でも、設定更新操作が、グリッチを被る時に一時的に選択され得るため、最も早い可能性として考えられるパルス位相（設定に関わらず）が、検討されるべきである。
【０１０１】
同様に、いくつかの実施形態では、イネーブルパルスシフト回路１５２が、グリッチフリーである場合に選択され得る、最も遅い実践的パルス位相を検討してもよい。イネーブルパルスシフト回路１５２がグリッチフリーではない場合、設定更新操作がグリッチを被る時に一時的に選択され得るため、最も遅い可能性として考えられるパルス位相（設定に関わらず）が、検討されるべきである。
【０１０２】
回路３１０を使用するために、コントローラ（明示的に図示せず）は、最初に、ゲート制御イベントを較正することによって、較正および追跡を行なってもよい。これは、較正データ操作（較正ダミー操作としても知られる）、例えば、メモリインターフェースの場合、読取操作を行なう一方、ゲート制御信号のための異なる位相シフトを試みることによって行なわれるであろう。
【０１０３】
立ち下りエッジが、あまりに早く生じる場合、回路は、ストローブの後続エッジをゲート制御し、データが損失されるであろう。本条件を検索することによって、ゲート制御信号の立ち下りエッジは、ＤＱＳ信号の最後から２番目のサイクルの２つの立ち下りエッジによって形成されるタイミングウィンドウの中心に正確に配置することができる。ＤＱＳの最後のサイクルは、サイクル毎に信号を遅延させることによって、または対象操作直後、後続操作からデータを検索することによって、見出すことができる。
【０１０４】
その後、サンプリングレジスタ３１８は、ＤＱＳ信号の最後の立ち下がりエッジから立ち下がりエッジサイクルの間、ＤＱＳ信号の立ち上がりエッジと比較して、ゲート制御信号の立ち下りエッジの配置を調整するために使用することができる。回路３１０およびサンプリングレジスタ３１８内のゲート制御解除パスの適切な相対的タイミングを前提として、本技法は、プリアンブルが、ＤＱＳ信号の立ち上がりエッジに対して定義されるため、比較的に良好なゲート制御解除タイミングマージンを提供するはずである。
【０１０５】
較正すべきメモリデバイスの複数の階層が存在する場合、本プロシージャは、所望に応じて、他の階層に対して反復することができる。システム操作の間、前述のように、サンプリングレジスタ３１８は、時々または周期的に、あるいは随時、着信ＤＱＳ信号をサンプリングし、温度および／または電圧変動のための遅延変化を検索するために使用することができる。そのような変化が検出される場合、ゲート制御およびゲート制御解除信号は、適宜、操作の間、良好または改善されたタイミングマージンを維持するように調節することができる。メモリデバイスの複数の階層が使用される場合、階層が、相互から独立して、経時的に変動し得るため、階層のそれぞれからサンプルが得られてもよい。
【０１０６】
図１８は、回路３１０のための例証的タイミング図を示す。タイミング図は、メモリデバイスの少なくとも２つの階層、すなわち、階層０および階層１を使用する、システムに対応することに留意されたい。さらに、原ＤＱＳ信号は、階層０と階層１操作間のｔ１と標識された時間周期を含むことに留意されたい。時間周期ｔ１は、最小階層間切替時間（ｔＲＴＲＳ）およびＤＱＳゲート制御パルスの半サイクル圧縮に基づいて、２．５クロックサイクルに及ぶ。
【０１０７】
例証的実施形態のうちのいくつかが、メモリデバイスまたはシステムを参照して説明されている。しかしながら、それらの実施例は、単に、例証的用途を構成するものであって、適切な修正を行うことによる、他のタイプの回路、サブシステム、またはシステムに対して、開示される概念の用途を限定することを意図するものではない。それらの修正は、開示される概念の説明の恩恵を受ける当業者の知識および技術レベル内にある。
【０１０８】
図面を参照すると、当業者は、示される種々のブロックが、主に、概念的機能および信号フローを描写する場合があることに留意するであろう。実際の回路実装は、種々の機能ブロックのための別個に識別可能なハードウェアを含有するまたは含有しない場合があり、示される特定の回路を使用するまたは使用しない場合がある。例えば、所望に応じて、種々のブロックの機能性を１つの回路ブロックに組み合わせてもよい。さらに、所望に応じて、いくつかの回路ブロック内で単一ブロックの機能性を実現してもよい。回路実装の選択は、本開示の説明の恩恵を受ける当業者が理解するように、所与の実装のための特定の設計および性能仕様等、種々の要因に依存する。本明細書に説明されるものに加え、他の修正および代替実施形態は、本開示の恩恵を受ける当業者に明白となるであろう。故に、本説明は、当業者に、開示される概念を実施する様式を教示し、例証に過ぎないものとして解釈されるべきである。
【０１０９】
図示および説明される形態ならびに実施形態は、例証的実施形態として捉えられるべきである。当業者は、本書における開示される概念の範囲から逸脱することなく、部品の形状、サイズ、および配列に種々の変更を行なってもよい。例えば、当業者は、本明細書に例証および説明される要素を同等要素で代用してもよい。さらに、本開示の恩恵を受ける当業者は、開示される概念の範囲から逸脱することなく、他の特徴の使用から独立して、開示される概念のある特徴を使用してもよい。
【図１】
2013534084.tif 000004
【図２】
2013534084.tif 000005
【図３】
2013534084.tif 000006
【図４】
2013534084.tif 000007
【図５】
2013534084.tif 000008
【図６】
2013534084.tif 000009
【図７】
2013534084.tif 000010
【図８】
2013534084.tif 000011
【図９】
2013534084.tif 000012
【図１０】
2013534084.tif 000013
【図１１】
2013534084.tif 000014
【図１２】
2013534084.tif 000015
【図１３】
2013534084.tif 000016
【図１４】
2013534084.tif 000017
【図１５】
2013534084.tif 000018
【図１６】
2013534084.tif 000019
【図１７】
2013534084.tif 000020
【図１８】
2013534084.tif 000021
【国際調査報告】
2013534084.tif 000022
2013534084.tif 000023