(57)【要約】本発明は、入力信号に基づいて時間間隔内にパルスを生成する回路構成であって、回路構成は、計数ユニットと、比較ユニットと、第１の加算器（１０）と、を備え、時間間隔は、少なくとも２回の定められた入力信号変更に基づいて予測され、回路構成は、時間間隔の開始と共に、第１の加算器（１０）を用いてクロックに基づいて、バルスを生成させて出力させ、計数ユニットを用いて、生成されて出力されたバルスの数を計数し、比較ユニットを用いて、計数された数を目標値と比較し、目標値に達した場合又は時間間隔が終了した場合に、パルスの生成及び出力を終了するよう構成され、第１の加算器（１０）には、第１の入力変数として、第１の加算器（１０）により以前のクロック内に出力された総数が与えられ、第２の入力変数として、少なくとも１つの算出されたデータ値が与えられ、データ値の算出の際には、先行する時間間隔内に出力されたパルスの数と目標値との差分、及び／又は、時間間隔の系統的な誤差が考慮される、上記回路構成に関する。さらに、対応する方法が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号に基づいて時間間隔内にパルスを生成する回路構成であって、前記回路構成は、計数ユニットと、比較ユニットと、第１の加算器（１０）と、を備え、前記時間間隔の長さは、少なくとも２回の定められた入力信号変更に基づいて予測され、前記回路構成は、前記時間間隔の開始と共に、前記第１の加算器（１０）を用いてクロックに基づいて、パルスを生成させて出力させ、前記計数ユニットを用いて、生成されて出力されたパルスの数を計数し、前記比較ユニットを用いて、前記計数された数を目標値と比較し、前記目標値に達した場合又は前記時間間隔が終了した場合に、前記パルスの前記生成及び前記出力を終了するよう構成され、前記第１の加算器（１０）には、第１の入力変数として、前記第１の加算器（１０）により以前のクロック内に出力された総数が与えられ、第２の入力変数として、少なくとも１つの算出されたデータ値が与えられ、前記データ値の算出の際には、先行する時間間隔内に出力されたパルスの前記数と前記目標値との差分、及び／又は、前記時間間隔の系統的な誤差が考慮される、回路構成。
【請求項２】
前記算出されたデータ値は、前記時間間隔内に出力されるパルスの前記数と、前記時間間隔の前記予測された長さと、の関係に対応する、請求項１に記載の回路構成。
【請求項３】
出力されるパルスの前記数は、前記目標値と、先行する時間間隔内に出力されたパルスの前記数と前記目標値との前記差分と、前記時間間隔の系統的な誤差を反映するパルスの数と、の和に相当する、請求項２に記載の回路構成。
【請求項４】
前記データ値の前記算出の際には、前記時間間隔内に出力されるパルスの前記数を前記時間間隔と関係付ける前に、当該パルスの数に補正値を加算することにより、潜在的に生成する丸め誤差が考慮される、請求項２又は３のいずれか１項に記載の回路構成。
【請求項５】
前記回路構成はさらに、前記第１の加算器の前段に接続された、符号付き値を用いる第２の加算器（２０）を備え、前記第２の加算器（２０）は、前記第１の加算器（１０）に前記第２の入力変数を与える、請求項１〜４のいずれか１項に記載の回路構成。
【請求項６】
入力信号に基づいて時間間隔内にパルスを生成する方法であって、前記時間間隔の前記長さは、少なくとも２回の定められた入力信号変更に基づいて予測され、計数ユニットと、比較ユニットと、第１の加算器と、を備える回路構成が提供され、前記回路構成は、前記時間間隔の開始と共に、前記第１の加算器を用いてクロックに基づいて、パルスを生成させて出力させ、前記計数ユニットを用いて、生成されて出力されたパルスの数を計数し、前記比較ユニットを用いて、前記計数された数を目標値と比較し、前記目標値に達した場合又は前記時間間隔が終了した場合に、前記パルスの前記生成及び前記出力を終了するよう構成され、前記第１の加算器には、第１の入力変数として、前記加算器により以前のクロック内に出力された総数が与えられ、第２の入力変数として、少なくとも１つの算出されたデータ値が与えられ、前記データ値の算出の際には、先行する時間間隔内に出力されたパルスの前記数と前記目標値との差分、及び／又は、前記時間間隔の系統的な誤差が考慮される、方法。
【請求項７】
前記算出されたデータ値は、前記時間間隔内に出力されるパルスの前記数と、前記時間間隔の前記予測された長さと、の関係に基づいて定められる、請求項６に記載の方法。
【請求項８】
出力されるパルスの前記数は、前記目標値と、先行する時間間隔内に出力されたパルスの前記数と前記該目標値との前記差分と、前記時間間隔の系統的な誤差を反映するパルスの数と、の和に相当する、請求項７に記載の方法。
【請求項９】
前記データ値の前記算出の際には、前記時間間隔内に出力されるパルスの前記数を前記時間間隔と関係付ける前に、当該パルスの数に補正値を加算することにより、潜在的に発生する丸め誤差が考慮される、請求項７又は８のいずれか１項に記載の方法。
【請求項１０】
前記回路構成はさらに、前記第１の加算器の前段に接続された、符号付きの値を用いる第２の加算器を備え、前記第２の加算器は、前記第１の加算器に前記第２の入力変数を提供する、請求項６〜９のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に基づいて時間間隔内にパルスを割り当てる回路構成及び対応する方法に関する。
【背景技術】
【０００２】
モータの位置は、通常、特定の位置に到達した際に信号を出力するセンサによって監視されている。例えば、或る特定の回転角に到達した際に当該特定の位置を識別するための信号を出力する、内燃機関のクランク軸上のトリガホイールが関わりうる。さらに、この種のセンサ出力は、永久磁石を備えた電動機における磁化の変化を示すセンサによっても行われうる。しかしながらこの電動機は、内燃機関のように、トリガホイールも利用することが可能である。このような２つのイベントの間の時間間隔から、制御ユニットは、回転数を、対応する差分角度が分かる場合には算出することが可能である。さらに、出力されるセンサ信号は、対応するモータが現在どの位置に存在するのか情報を与える。
【０００３】
モータの位置を厳密に対応付け又は定められるために、次のイベントまでに見込まれる時間が予測され、見込まれる時間に相当するこの時間間隔（Ｚｅｉｔｉｎｔｅｒｖａｌ）に対して、所定数の出力されるパルスが割り当てられる。この時間間隔内に出力されるパルスを、位置カウンタ、例えば所謂角度タイマ（Ｗｉｎｋｅｌｕｈｒ）が増分によって合計し、それに伴い詳細な位置情報を可能にする。
【０００４】
但し、モータの加速の際には、最終の時間間隔のパルスの全てが未だに出力されていない場合に、センサに信号の出力を促す次のイベントがもう発生するということが起こる。
【０００５】
先に解説したように、時間間隔は、相前後して起こる２つのイベント間の時間的な間隔により与えられ、又は予め定められる。しかしながら、連続するイベントの履歴の情報を用いて時間間隔が予測され、これに基づき、当該予測された時間間隔に割り当てられるパルスの数が導出された後で、例えば先に言及したモータの加速のために、相前後する２つのイベントが、より短い時間的な間隔で相次いで起こったために、予測された時間間隔が、実際に発生した時間間隔と一致しないということが起こりうる。この場合、予測された時間間隔に基づいて予め設定され、対応して割り当てられた上記数のパルスを、実際の時間間隔内に完全には出力出来なかったということが考えられる。このようなケースについて、通常では部分的に、未だ出力されていないパルスを、本来は後続の時間間隔のために出力されるパルスが発生される前に、最大可能周波数によって出力する。即ち、時間間隔の開始に際して、可能な限り高い周波数によって、先行する時間間隔では出力出来なかった全てのパルスを出力する。しかしながら、このことは、対応する位置カウンタが非常に迅速に自身の値を変更しなければならず、また、この位置カウンタの値を評価するモジュールが、望まれるように応答出来ないということに繋がりうる。
【０００６】
従って、先行する時間間隔内に出力されないパルスを、現在進行中の時間間隔内に出力されるパルスの数に加えて計数し、このパルス総数を同時に、進行中の時間間隔に割り当てることが有効であるように思われる。この種の条件は、従来ではソフトウェアによってのみ実現された。
【発明の概要】
【０００７】
全体システムに提供されるＣＰＵへの大きな負荷という事情から、ハードウェアを用いて、システムに提供されたＣＰＵからのサポート無しで、現在進行中の時間間隔に対してパルス総数を割り当てる可能性を提供することが望ましいであろう。
【課題を解決するための手段】
【０００８】
このような背景から、特許請求項１に記載の回路構成と、特許請求項６の特徴を備えた対応する方法と、が提供される。
【０００９】
本発明に基づき設けられる回路構成は、例えば冒頭で挙げたシステム構造において実装可能であり、システムに提供されるＣＰＵへの負荷が軽減されうる。本発明に基づき提示される回路構成の適切な実施形態は、各従属請求項、及び、以下の記載から明らかとなろう。
【発明の効果】
【００１０】
特許請求項１によれば、入力信号に基づいて時間間隔内にパルスを発生させる回路構成が提供される。その際、回路構成は、計数ユニットと、比較ユニットと、第１の加算器と、を備える。時間間隔又は時間間隔の長さは、少なくとも２回の定められた入力信号変更に基づいて予測される。設けられる回路構成は、時間間隔の開始と共に、第１の加算器を用いてクロックに基づいてパルスを発生させて出力させ、計数ユニットを用いて、生成されて出力されたパルスの数を計数し、比較ユニットを用いて、計数されたパルスの数を目標値と比較し、目標値に達した場合又は時間間隔が終了した場合に、パルスの生成及び出力を終了するよう構成され、第１の加算器には、第１の入力変数として、第１の加算器により以前のクロック内に出力された総数が与えられ、第２の入力変数として、少なくとも１つの算出されたデータ値が与えられ、データ値の算出の際には、先行する時間間隔内に出力されたパルスの数と目標値との差分、及び／又は、時間間隔の系統的な誤差が考慮される。
【００１１】
本発明に基づいて提示される回路構成によって、ハードウェアを用いて、ＣＰＵによるサポート無しに、出力されるパルスの数と目標値との差分、及び／又は、時間間隔の系統的な誤差を考慮することが可能となる。その際に、パルスの出力及びこれに関連して位置を評価するモジュールが、連続するパルスに対応しえないというリスクを冒すことはない。
【００１２】
本発明に基づいて提案された回路構成の可能な一実施形態において、算出されたデータ値が、時間間隔内に出力されるパルスの数と、時間間隔の予測された長さと、の関係に対応するということが構想される。即ち、算出されたデータ値は、例えば、上記時間間隔内に出力されるパルスの数により分子が与えられ、上記時間間隔により分母が与えられる商に相当しうる。これによってさらに、時間間隔内に出力されるパルスは、当該パルスの数が所与の目標値と比べて増分された場合にも、先行する時間間隔内の差分又は当該時間間隔の系統的な誤差に基づいて、均一に時間間隔に対して割り当てられ、従来技術で構想されるように、高められた周波数により、第１のクロックの間に、即ち、時間間隔の開始に際して送信されることはないということも実現される。
【００１３】
例えば、所定数ｎ個の出力されるパルスの場合、先行する時間間隔内にもはや送信されなかった他の数ｍ個のパルスを追加し、場合によっては、系統的な誤差のために追加して送信すべきａ個のパルスを更に加えるということが構想されうる。これにより、進行中の時間間隔内に送信されるパルスの数が、目標値の数ｎと、先行する時間間隔内に出力されたパルスの数と目標値との差分ｍと、時間間隔の系統的な誤差を反映するパルスの数と、の和として獲得される。即ち、先に挙げた変数を利用すると、の出力されるパルスの新しい数ｎ＿ｎｅｕは、以下のように獲得される。
ｎ＿ｎｅｕ＝ｎ＋ｍ＋ａ
【００１４】
第２の入力変数として加算器に提供されるデータ値は、その分子が新しい数ｎ＿ｎｅｕ個の出力されるパルスにより与えられ、その分母が時間間隔から得られる商として獲得されうるであろう。
【００１５】
さらに、データ値の算出の際には、時間間隔内に出力されるパルスの数を時間間隔と関係付ける前に、当該パルスの数に、例えば０．５のような補正値を加算することにより、潜在的に生成する丸め誤差を考慮するということが可能である。
【００１６】
本発明に基づいて提案される回路構成の更なる別の実施形態において、回路構成が第１の加算器の前段に接続された、符号付きの値を用いる第２の加算器を備え、第２の加算器は、第１の加算器に、第２の入力変数を提供することが構想されうる。ここでは、例えば、欧州特許第１１０１１６２号明細書に記載されるような、パルス生成器が関わってもよい。この種のパルス生成器は、符号付きの値を用いる加算器を利用する。
【００１７】
さらに、本発明は、入力信号に基づいて時間間隔内にパルスを生成する方法であって、時間間隔の長さは、少なくとも２回の定められた入力信号変更に基づいて予測され、先に記載した本発明に基づいて設けられる回路構成が提供される、上記方法に関する。
【００１８】
本発明の更なる別の利点及び実施形態は、以下の記載、及び、添付の図面から明らかとなろう。
【００１９】
先に挙げた特徴、及び、以下で解説される特徴は、各示される組み合わせにおいてのみならず他の組み合わせにおいても、又は単独でも、本発明の範囲を逸脱することなく利用されうる。
【図面の簡単な説明】
【００２０】
【図１】本発明に基づいて提示される回路構成の一実施形態の概略図を示す。
【図２】本発明に基づいて提示される回路構成の他の実施形態の概略図を示す。
【発明を実施するための形態】
【００２１】
本発明が、実施形態を用いて図面に概略的に示され、図を参照して概略的かつ詳細に記載される。その際に、構成及び機能について詳細な記載が行われる。
【００２２】
図１には、本発明に基づいて提案される回路構成の一実施形態の一部分の概略図が示されている。第１の加算入力口１１と、第２の加算入力口１２と、を備えた加算器１０が示される。さらに、記憶素子１３が示される。記憶素子１３は、入力口１４と、出力口１５と、を備える。記憶素子１３の出力口１５は、加算器１０の第１の出力口１１と接続されている。さらに、加算器１０の出力口１６は、記憶素子の入力口１４と接続されている。
【００２３】
本発明に基づいて提案される回路構成は、最初に、進行中の時間間隔Δｔ（０）の予測を行う。この種の予測は、例えば、進行中の時間間隔Δｔ（０）が、先行する時間間隔Δ（−１）と全く同じ長さであると想定することに基づいてもよい。しかしながら、過去の複数の時間間隔を、新たな算出のために援用することも可能である。予測値は通常、カウンタとして構成され特定のクロックを増分する対応する時間基準（Ｚｅｉｔｂａｓｉｓ）の差分値が関わっている。上記特定のクロックは、以下では、タイムスタンプクロック（ｔｉｍｅ  ｓｔａｍｐ  ｃｌｏｃｋ、ＴＳ−ＣＬＫ）と呼ばれる。出力されるパルスの数が、予測された時間間隔Δｔ（０）に対して関係付けられる場合に、値ＡＤＤ＿ＩＮが獲得され、この値ＡＤＤ＿ＩＮは、矢印１２＿１により示されるように、加算器１０の入力口１２に印加されうる。加算器の出力口１６の値は、クロックＴＳ＿ＣＬＫ１８と共に、記憶素子１３に格納される。この記憶素子は、例えば、フリップフロップ回路であってもよい。この記憶素子１３の出力口１５は、加算器１０の入力口１１と接続されている。時間間隔の開始に際して、記憶素子１３は、リセット信号１７によって０に設定される。この種の回路構成によって、ＡＤＤ＿ＩＮ値には、各クロックＴＳ＿ＣＬＫ１８が加算されて累積値となる。この値が特定のビット幅に限定された数値範囲を超えると直ぐに、桁溢れ（Ｕｅｂｅｒｌａｕｆ）が発生し、桁溢れしたビット箇所が失われる。この桁溢れは、回路構成により生成され当該回路構成に付属する対応する位置カウンタ（ここでは図示せず）で計数されるパルス１９である。
【００２４】
先行する時間間隔内でモータの加速が例えば行われ、これにより、目標値に従って出力すべきパルスの全てが出力出来たわけではなく、従って、これに続く後続の、即ち現在進行中の時間間隔Δｔ（０）において、最後の時間間隔内で出力し損なったパルスの数ｍ個が、進行中の時間間隔内に出力すべきパルスの数ｎ個に加算される。さらに、進行中の時間間隔の系統的な誤差により追加して出力されるパルスａ個も加算されうる。その際に、数ａ個は、対応する時間間隔における系統的誤差に従って、負の値にも正の値にもなり得ることに注意されたい。従って、進行中の時間間隔Δｔ（０）のための送信すべきパルスの新しい数が得られる。この送信すべきパルスの新しい数は、先に言及したように、以下の数式に従って獲得される。
ｎ＿ｎｅｕ＝ｎ＋ｍ＋ａ
【００２５】
従って、得られるＡＤＤ＿ＩＮ値は、例えば以下の数式に従って獲得される。
ＡＤＤ＿ＩＮ＝ｎ＿ｎｅｕ／Δｔ（０）
【００２６】
さらに、出力されるパルスの新しい数ｎ＿ｎｅｕに対して、当該新しい数ｎ＿ｎｅｕを時間間隔と関係付ける前に、値０．５を加えるより、算出の際に起こり得る丸め誤差を補正することが可能である。さらに、時間間隔Δｔ（０）の逆数が、場合によっては、他の演算オペレーションのためにも必要となるので、この逆数ｒｔが１回算出され対応して格納される場合には有効でありうる。その際に、上記格納は、２４ビットの２進値として行われ、その際に、対応する結果の値２２４に対応しうる。ｎ＿ｎｅｕの値が２０ビットに制限される場合には、値ｎ＿ｎｅｕ＋０．５は、１ビット箇所分だけ左にｎ＿ｎｅｕをずらし所謂ＬＳＢ（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ、最下位ビット）を１で置換することにより獲得され、このことが以下の数式により表される。
ＡＤＤ＿ＩＮ＝（ｎ＿ｎｅｕ＋（０．５））＊ｒｔ  但し、  ｒｔ＝１／Δｔ（０）
【００２７】
対応する加算器１０は、結果として、少なくとも２４＋２０＋１＝４５ビットを結果値として提供すべきであろう。しかしながら、その際に、値ｎ＿ｎｅｕが１ビット分ずらされたため、最下位の箇所ＬＳＢが破棄される。送信されるパルスの数が、予測された時間間隔Δｔ（０）内のクロックＴＳ＿ＣＬＫの数よりも小さい場合には、最上位の２０ビット内に１は発生しえない。従って、ＬＳＢの上の下位の２４ビットのみが、ＡＤＤ＿ＩＮ値として利用される。
【００２８】
図２は、本発明に基づいて提案される回路構成の更なる別の実施形態を示している。ここでは、欧州特許第１１０１１６２号明細書に記載されるようなパルス生成器が利用される。このパルス生成器は、符号付き値を用いる第２の加算器２０を利用する。第１の加算器１０の第２の入力口１２には、本発明によれば、最初に、間隔ΔＴ（０）の予想値２１が、マルチプレクサを介して供給される。他方では、他の入力口１１が、最初に０である記憶素子１３と接続されている。第１の加算オペレーションの後に、負の値２２が、パルスの、算出されたパルス長に加えられる。この負の値は、記憶素子１３で負の値が生じるまで、第１の値から減算される。この場合では、パルス１９が出力され、値Δｔ（０）が再びマルチプレクサを介して第１の加算器１０に供給される。本実施形態においても、出力されるパルスの目標値ｎを、図１との関連で記載したように、修正された新しい値ｎ＿ｎｅｕにより置換することが可能である。これにより、ここで示されるパルス生成器の実施形態においても、埋め合わせすべきパルスが考慮される。進行中の時間間隔の目標値に達した場合には、パルスの出力が終了する。このために計数ユニットが利用され、計数ユニットは、先に記載したように、出力されたパルスを計数し、目標値に到達した際には、進行中の時間間隔のための更なるパルス生成を停止する。
【図１】
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【図２】
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【手続補正書】
【提出日】平成24年9月28日(2012.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力信号に基づいて時間間隔内にパルスを生成する回路構成であって、前記回路構成は、計数ユニットと、比較ユニットと、第１の加算器（１０）と、を備え、前記時間間隔の長さは、少なくとも２回の定められた入力信号変更に基づいて予測され、前記回路構成は、前記時間間隔の開始と共に、前記第１の加算器（１０）を用いてクロックに基づいて、パルスを生成させて出力させるよう構成され、前記第１の加算器（１０）には、第１の入力変数として、前記第１の加算器（１０）により以前のクロック内に出力された総数が与えられ、第２の入力変数として、少なくとも１つの算出されたデータ値が与えられ、前記データ値の算出の際には、先行する時間間隔内に出力されたパルスの前記数と前記目標値との差分、及び／又は、前記時間間隔の系統的な誤差が考慮される、回路構成。
【請求項２】
前記回路構成は、前記計数ユニットを用いて、生成されて出力されたパルスの数を計数し、前記比較ユニットを用いて、前記計数された数を目標値と比較し、前記目標値に達した場合又は前記時間間隔が終了した場合に、前記パルスの前記生成及び前記出力を終了するよう構成される、請求項１に記載の回路構成。
【請求項３】
前記算出されたデータ値は、前記時間間隔内に出力されるパルスの前記数と、前記時間間隔の前記予測された長さと、の関係に対応する、請求項１又は２のいずれか１項に記載の回路構成。
【請求項４】
出力されるパルスの前記数は、前記目標値と、先行する時間間隔内に出力されたパルスの前記数と前記目標値との前記差分と、前記時間間隔の系統的な誤差を反映するパルスの数と、の和に相当する、請求項３に記載の回路構成。
【請求項５】
前記データ値の前記算出の際には、前記時間間隔内に出力されるパルスの前記数を前記時間間隔と関係付ける前に、当該パルスの数に補正値を加算することにより、潜在的に生成する丸め誤差が考慮される、請求項３又は４のいずれか１項に記載の回路構成。
【請求項６】
前記回路構成はさらに、前記第１の加算器の前段に接続された、符号付き値を用いる第２の加算器（２０）を備え、前記第２の加算器（２０）は、前記第１の加算器（１０）に前記第２の入力変数を与える、請求項１〜５のいずれか１項に記載の回路構成。
【請求項７】
前記バルス生成及び前記バルス出力は、前記加算器の桁溢れにより開始される、請求項１〜６のいずれか１項に記載の回路構成。
【請求項８】
入力信号に基づいて時間間隔内にパルスを生成する方法であって、前記時間間隔の長さは、少なくとも２回の定められた入力信号変更に基づいて予測され、計数ユニットと、比較ユニットと、第１の加算器と、を備える回路構成が提供され、前記回路構成は、前記時間間隔の開始と共に、前記第１の加算器を用いてクロックに基づいて、パルスを生成させて出力させるよう構成され、前記第１の加算器には、第１の入力変数として、前記加算器により以前のクロック内に出力された総数が与えられ、第２の入力変数として、少なくとも１つの算出されたデータ値が与えられ、前記データ値の算出の際には、先行する時間間隔内に出力されたパルスの前記数と前記目標値との差分、及び／又は、前記時間間隔の系統的な誤差が考慮される、方法。
【請求項９】
前記回路構成は、前記計数ユニットを用いて、生成されて出力されたパルスの数を計数し、前記比較ユニットを用いて、前記計数された数を目標値と比較し、前記目標値に達した場合又は前記時間間隔が終了した場合に、前記パルスの前記生成及び前記出力を終了するために提供される、請求項８に記載の方法。
【請求項１０】
前記算出されたデータ値は、前記時間間隔内に出力されるパルスの前記数と、前記時間間隔の前記予測された長さと、の関係に基づいて定められる、請求項９に記載の方法。
【請求項１１】
出力されるパルスの前記数は、前記目標値と、先行する時間間隔内に出力されたパルスの前記数と前記該目標値との前記差分と、前記時間間隔の系統的な誤差を反映するパルスの数と、の和に相当する、請求項１０に記載の方法。
【請求項１２】
前記データ値の前記算出の際には、前記時間間隔内に出力されるパルスの前記数を前記時間間隔と関係付ける前に、当該パルスの数に補正値を加算することにより、潜在的に発生する丸め誤差が考慮される、請求項１０又は１１のいずれか１項に記載の方法。
【請求項１３】
前記回路構成はさらに、前記第１の加算器の前段に接続された、符号付きの値を用いる第２の加算器を備え、前記第２の加算器は、前記第１の加算器に前記第２の入力変数を提供する、請求項９〜１２のいずれか１項に記載の方法。
【請求項１４】
前記バルス生成及び前記バルス出力は、前記加算器の桁溢れにより開始される、請求項８〜１３のいずれか１項に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
例えば、所定数ｎ個の出力されるパルスの場合、先行する時間間隔内にもはや送信されなかった他の数ｍ個のパルスを追加し、場合によっては、系統的な誤差のために追加して送信すべきａ個のパルスを更に加えるということが構想されうる。これにより、進行中の時間間隔内に送信されるパルスの数が、目標値の数ｎと、先行する時間間隔内に出力されたパルスの数と目標値との差分ｍと、時間間隔の系統的な誤差を反映するパルスの数ａと、の和として獲得される。即ち、先に挙げた変数を利用すると、の出力されるパルスの新しい数ｎ＿ｎｅｕは、以下のように獲得される。
ｎ＿ｎｅｕ＝ｎ＋ｍ＋ａ
【国際調査報告】
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