(57)【要約】【解決手段】  コアと、コアの第１の表面上のｍ層のビルドアップ層と、コアの第２の表面上のｎ層のビルドアップ層とを有する電子パッケージングでの使用のための基板を製造する方法が提供され、ここでｍ≠ｎである。方法は、第１の表面上にｍ層のビルドアップ層の（ｍ−ｎ）層を形成することと、次いでｎ対のビルドアップ層を形成することとを含み、対の各１つは、第２の表面上に形成されるｎ層のビルドアップ層の１つと、第１の表面上に形成されるｍ層のビルドアップ層の残りのｎ層の１つとを含む。各ビルドアップ層は、誘電体層とその上に形成される導電性層とを含む。開示される方法は、誘電体材質のデスミアの繰り返しを回避することによって、基板製造の間にビルドアップ層の各々における誘電体層を過剰なデスミアから保護する。【選択図】図３
2013501345.tif 000002
【特許請求の範囲】
【請求項１】
コアと、前記コアの第１の表面上のｍ層のビルドアップ層と、前記コアの第２の表面上のｎ層のビルドアップ層とを有する基板を製造する方法であって、
前記ビルドアップ層の各々は誘電体層とその上の導電性層とを備え、ｍ＞ｎであり、
前記方法は、前記第１の表面上に前記ｍ層のビルドアップ層の（ｍ−ｎ）層を形成することと、ｎ対のビルドアップ層を形成することとを備え、
前記ｍ層のビルドアップ層の前記（ｍ−ｎ）層の各々を形成することは、それぞれの誘電体層を穴開けすると共にデスミアすることを備え、前記ｎ対の各々は、前記第２の表面上に形成される前記ｎ層のビルドアップ層の１つと、前記第１の表面上に形成される前記ｍ層ビルドアップ層の残りのｎ層の１つとを備え、前記ｎ対のビルドアップ層の各々を形成することは、誘電体層のそれぞれの対の各１つを穴開けすることと、誘電体層の前記それぞれの対を同時にデスミアすることとを備える方法。
【請求項２】
誘電体層のそれぞれの対の各１つを前記穴開けすることは、レーザ穴開けすることを備える請求項１の方法。
【請求項３】
前記ｍ層のビルドアップ層及び前記ｎ層のビルドアップ層の任意の１つにおける任意の誘電体層は１回だけデスミアされる請求項１の方法。
【請求項４】
誘電体層の前記それぞれの対を前記デスミアすることは、誘電体層のそれぞれの対の各１つを前記穴開けすることの後に誘電体層の前記それぞれの対から残渣を除去することを備える請求項１の方法。
【請求項５】
前記ｍ層のビルドアップ層の（ｍ−ｎ）層を前記形成することの前に前記コアの前記第１及び第２の表面の少なくとも１つ上に複数の導電性トレースを形成することと、前記コアの前記第１及び第２の表面上の前記複数の導電性トレースを電気的に接続することとを更に備えた請求項１の方法。
【請求項６】
前記電気的に接続することは、前記コア内に少なくとも１つの穴を穴開けすることと、前記穴を導電性材質でめっきしてめっきされたスルーホール（ＰＴＨ）を形成することとを備える請求項５の方法。
【請求項７】
前記コア内に前記少なくとも１つの穴を前記穴開けすることは、機械穴開けすることを備える請求項６の方法。
【請求項８】
前記ｎ層のビルドアップ層の各々は、４０μｍ〜６０μｍの範囲内の高さを有する誘電体層を備え、前記ｍ層のビルドアップ層の各々は、２５μｍ〜４０μｍの排他的範囲内の高さを有する誘電体層を備える請求項１の方法。
【請求項９】
前記ｍ層のビルドアップ層の最も外側の１つの上に第１の半田マスクを形成することを更に備えた請求項１の方法。
【請求項１０】
前記ｎ層のビルドアップ層の最も外側の１つの上に第２の半田マスクを形成することを更に備えた請求項８の方法。
【請求項１１】
前記第１の半田マスクは１６μｍ〜３０μｍの排他的範囲内の高さを有し、前記第２の半田マスクは３０μｍ〜６０μｍの範囲内の高さを有する請求項１０の方法。
【請求項１２】
前記基板を強化するために前記コアの前記第２の表面上の前記ｎ層のビルドアップ層の少なくとも幾つかの内部にリングを形成することを更に備えた請求項１の方法。
【請求項１３】
前記リングは銅リングである請求項１２の方法。
【請求項１４】
ｍ＝２且つｎ＝１である請求項１の方法。
【請求項１５】
請求項１に従い製造される基板であって、コアと、前記コアの第１の表面上のｍ層のビルドアップ層と、前記コアの第２の表面上のｎ層のビルドアップ層とを有し、ｍ＞ｎであり、前記ビルドアップ層の各々は１回だけデスミアされる誘電体層を備える基板。
【請求項１６】
ｍ層のビルドアップ層の最も外側の１つを覆う第１の半田マスクと、ｎ層のビルドアップ層の最も外側の１つを覆う第２の半田マスクとを更に備えた請求項１５の基板。
【請求項１７】
前記ｍ層のビルドアップ層の各々は２５μｍ〜４０μｍの排他的範囲内の高さを有する誘電体層を有し、前記ｎ層のビルドアップ層の各々は４０μｍ〜６０μｍの範囲内の高さを有する誘電体層を有する請求項１５の基板。
【請求項１８】
前記コアは１５ｐｐｍ／℃より小さい熱膨張係数を有する請求項１５の基板。
【請求項１９】
請求項１５の基板と、前記ｍ層のビルドアップ層の１つを備える前記導電性層の１つと相互接続されるダイとを備えた半導体デバイス。
【請求項２０】
前記ｍ層のビルドアップ層の最も外側の１つ及び前記ｎ層のビルドアップ層の最も外側の１つをそれぞれ覆う第１及び第２の半田マスクを更に備え、前記第２の半田マスクは前記第１の半田マスクの高さより高い高さを有する請求項１７の半導体デバイス。
【請求項２１】
前記ｍ層のビルドアップ層の最も外側の１つ及び前記ｎ層のビルドアップ層の最も外側の１つをそれぞれ覆う半田マスク及び誘電体材質の層を更に備え、前記誘電体材質の層は前記半田マスクの高さより高い高さを有する請求項１７の半導体デバイス。
【請求項２２】
前記第１の半田マスクは１６μｍ〜３０μｍの排他的範囲内の高さを有し、前記第２の半田マスクは３０μｍ〜６０μｍの範囲内の高さを有する請求項１７の半導体デバイス。
【請求項２３】
前記デバイスにおける反りを軽減するために前記ビルドアップ層の少なくとも幾つかの内部に強化リングを更に備えた請求項１７の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して電子的なパッケージングに関し、より特定的にはそのようなパッケージングにおいて用いられる、同じでない数のビルドアップ層を対向面上に有する基板に関し、基板は、集積回路パッケージ、周辺拡張カード及びプリント配線板又はプリント回路板の一部を形成することができる。
【背景技術】
【０００２】
基板は、集積回路パッケージ、周辺拡張カード、マザーボード、及び電子回路パッケージを形成するために用いられる他のプリント回路板において用いられる。基板上に形成される導電性トレース(conductive traces)が、基板に取り付けられる種々の電子部品を電気的に相互接続する。
【０００３】
例えば集積回路パッケージは、通常、集積回路を含む半導体ダイを取り付けるために用いられるキャリア基板を含む。キャリア基板はまた、集積回路パッケージを周辺拡張カード又はプリント回路板のような外部回路に取り付けるために用いられる半田ボール又はピンを含むであろう。
【０００４】
基板は通常コアを含み、コア上には、電気的な信号を経路付けるための１つ以上の経路付け層(routing layers)が形成される。典型的には、導電性トレースの受動回路がコアの一方の面上又は両面上に最初に形成される。これらの導電性トレースは、多くの場合、薄膜金属又は銅箔を用いてエッチングされる。その後に、１つ以上の追加的な経路付け層がコア上に形成される（いわゆる「ビルドアップ層」）。ビルドアップ層は典型的には誘電体層及び導電性層を含む。誘電体層は、典型的には、形成された経路付け層又はコアを覆うように誘電体材質を積層することによって形成される。導電性層は誘電体層上に形成される。ビルドアップ層内の誘電体材質は、誘電体層の下にある導電性トレースから導電性層を絶縁する。１つのビルドアップ層の誘電体上の導電性層の一部を誘電体材質の下にあるトレースと相互接続するために、誘電体層内の適切な点に穴が形成されることがある。そのようなビルドアップ層が互いの上に形成されて多重化され得る。
【０００５】
典型的には、コアの各面（上面及び下面）上には同じ数のビルドアップ層が形成される。めっきされたスルーホール(plated through-holes)（ＰＴＨ）と称される、コアを通っての導電性トンネル又は穿孔(perforations)が、上部ビルドアップ層上のトレースを基板コアの下部ビルドアップ層でのトレースと相互接続するためによく用いられる。
【０００６】
コアの各面上に同じ数のビルドアップ層を形成することは、必要とされるであろうよりも多いビルドアップ層の形成をもたらすことがあるので、しばしば非効率的になる。例えば、奇数のビルドアップ層（例えば３層）で十分である場合、コアの上部及び下部に同じ数のビルドアップ層を有すること（例えば各面上に２層）は、概して不要な第４の層を導入してしまう。これはパッケージの材質コスト及び製造コストを付加するので望ましくない。
【０００７】
ビルドアップ層の数を減少させるために知られている方法は、コアなし基板を用いることを含む。しかし、これは反りの危険性を高めるので、多くの場合に補強材の使用を必要とし、残念ながら製造コストを上昇させる。
【０００８】
一方の面上にのみビルドアップ層を形成させる片面基板もまた知られている。しかし、そのような基板もまた反りに敏感である。更に、片面基板においては、集積回路ダイのような電子部品は典型的には基板の同じ側（ビルドアップ層を含む側）に取り付けられるので、ダイを取り付けるのに利用可能な面積を制限する。
【０００９】
コアの各面に同じでない数のビルドアップ層を有する基板を製造することが知られてはいるが、既知の方法は、多くの場合、ビルドアップ層の幾つかにおける誘電体層の過剰なデスミア、及び反りのような望ましくない特性をもたらす。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従って、ビルドアップ層の使用を効率的にする一方で上述した欠点を回避することが集積回路パッケージに対して求められている。
【課題を解決するための手段】
【００１１】
非対称なビルドアップ層を伴う基板を製造する方法が開示される。基板は、コアと、コアの１つの表面上に形成されるのｍ層のビルドアップ層と、コアの反対側の表面上に形成されるｎ層（ｍ＞ｎ）のビルドアップ層とを有する。
【００１２】
本発明の１つの態様によると、コアと、コアの第１の表面上のｍ層のビルドアップ層と、コアの第２の表面上のｎ層のビルドアップ層とを有する基板を製造する方法が提供され、ここでｍ＞ｎである。ビルドアップ層の各々は、誘電体層とその上に形成される導電性層とを備える。方法は、第１の表面上にｍ層のビルドアップ層の（ｍ−ｎ）層を形成することを含む。ｍ層のビルドアップ層の（ｍ−ｎ）層の各々を形成することは、それぞれの誘電体層を穴開けすると共にデスミアすることを含む。方法はまたｎ対のビルドアップ層を形成することを含み、ｎ対の各々は、第２の表面上に形成されるｎ層のビルドアップ層の１つと、第１の表面上に形成されるｍ層のビルドアップ層の残りのｎ層の１つとを有する。ｎ対のビルドアップ層の各々を形成することは、誘電体層のそれぞれの対の各１つを穴開けすることと、誘電体層のそれぞれの対を同時にデスミアすることとを含む。
【００１３】
本発明の他の態様及び特徴は、添付の図面と共に本発明の具体的な実施形態の以下の説明を精査する場合に当業者に明らかになる。
【図面の簡単な説明】
【００１４】
本発明の実施形態を例示的な目的のみで示す図面は以下の通りである。
【００１５】
図１はコアの択一的な面上に同じでない数のビルドアップ層を有する従来の基板を製造するために用いられる従来の処理のフローチャートである。
【００１６】
図２Ａ〜２Ｋは図１に示されるステップに対応する製造の異なる段階での従来の基板の縦断面図である。
【００１７】
図３は例示的な基板を作製するために用いられる本発明の実施形態の例示的な処理のフローチャートである。
【００１８】
図４Ａ〜４Ｋは図３に示される例示的なステップに対応する製造の異なる段階での例示的な基板の縦断面図である。
【００１９】
図５は基板コアの各面上に同じでない数のビルドアップ層を有する例示的な半導体デバイスの縦断面図である。
【００２０】
図６はそのコアの各面上の同じでない数のビルドアップ層及び銅リングを有する例示的な半導体デバイスの別の実施形態の縦断面図である。
【発明を実施するための形態】
【００２１】
ｋ層を有するコアと、コアの一方の面上のｍ層のビルドアップ層と、コアの他方の面上のｎ層のビルドアップ層とを含む基板は、ｍ／ｋ／ｎビルドアップ設計を有すると一般的に言われることがあり、ここでｍ及びｎは正の整数である。そのような基板は、ｍ≠ｎである場合に、非対称ビルドアップ層を有していると言われることがある。
【００２２】
従ってｍ／ｋ／ｎビルドアップ設計を有する非対称基板は、コアと、全部で（ｍ＋ｎ）層のビルドアップ層とを含む。各ビルドアップ層は、典型的には、例えばアジノモトビルドアップフィルム(Ajinomoto build-up film)（ＡＢＦ）のような誘電体層と、誘電体層上に形成される導電性トレースとを含む。
【００２３】
図１におけるフローチャートＳ１００は、コアの対向面上に非対称な、即ち同じでない数のビルドアップ層を有する基板を提供するために基板製造供給元によってしばしば用いられる従来の製造処理を示している。図２Ａ〜２Ｋは、フローチャートＳ１００における複数のステップに適合する種々の段階でのそのような基板の断面図を示している。
【００２４】
図示されるように、それ自身の複数のサブ層を有していてよい基板コア１１８は、めっきされたスルーホール（ＰＴＨ）を形成するためにステップＳ１０２において最初に機械穴開けされる。ステップＳ１０４では、導電性トレースが用いられて、コア１１８の択一的な面上に回路又は導電性層を形成する。基板コア１１８の対向面上の回路トレースを相互接続するために、めっきされたスルーホール１１６が用いられてよい。ステップＳ１０６では、誘電体材質（例えばＡＢＦ）を用いて第１の上部ビルドアップ層１２６及び第１の下部ビルドアップ層１２８が積層される。ステップＳ１０８では、第１のビルドアップ誘電体層１２６，１２８（上部及び下部）は、レーザ穴開けされ、そしてステップＳ１０４で形成されたコア回路のトレースを露出させるようにデスミアされる(desmeared)。ステップＳ１１０では、導電性トレースが用いられて、第１の上部ビルドアップ層１２６上及び第１の下部ビルドアップ層１２８上の両方に導電性層を形成する。
【００２５】
デスミア(desmearing)は、一般的には、適切な電気的相互接続を確実にするための残渣の除去のことを言う。残渣は付着した(smeared)エポキシ樹脂の副生成物を含むことがあり、ＡＢＦ少量又は誘電体少量が、穴開けされた穴（ビア、マイクロビア又はＰＴＨ）内で露出しているトレース表面に付くことがある。例えば、穴開けの間に、エポキシ樹脂又はＡＢＦのような誘電体材質がしばしば溶融すると共に導電性トレースの表面にわたって付着してしまうことがある。穴開けされた穴（ビア又はスルーホール）の導電性材質を用いる次のめっきは、異なるビルドアップ層からのトレースを電気的に接続することを目的としている。従って、除去しない限り、残渣はトレース表面と穴開けされた穴の内壁の導電性めっきとの間に誘電体バリアを生成することがあり、しばしば欠陥回路がもたらされることになる。デスミアは、典型的には、導電性トレースを化学的に洗浄すると共にそのような残渣を導電性トレースから除去するために、過マンガン酸ナトリウム又は過マンガン酸カリウムのような洗浄溶液の使用を伴う。
【００２６】
ステップＳ１１２では、ＡＢＦ層又は同等な誘電体材質を用いて第２のビルドアップ層１２４の誘電体層が形成される。しかし、付加的な（第２の）下部ビルドアップ層は必要とされていないので形成されない。ステップＳ１１４では、上部の第２のビルドアップ層１２４は、レーザ穴開けされ、そしてステップＳ１１０で形成された第１のビルドアップ層の導電性層のトレースを露出させるようにデスミアされる。
【００２７】
穴が穴開けされる場合、穴開けされた材質の残渣が形成される。例えばエポキシファイバグラス又は樹脂のような誘電体層が穴開けされる場合、誘電体材質の断片が形成されることがある。機械的な穴開けの間、穴開けされている材質に対するドリルビットの摩擦が、ドリルビットの温度を材質の融点よりも高く上昇させる。レーザ穴開けも同様に穴開けされている材質の融点よりも高く温度を上昇させる。このようにして溶融した穴開けされた材質の断片は、導電性トレースの一部を露出させる穴の内壁のような表面上にしばしば付着する。
【００２８】
このように、残渣（ステップＳ１１４における穴開けによって残る）を除去するためにデスミアが必要であり、残渣の一部は導電性トレース上に付着してしまっているであろう。デスミアは、典型的には、予め定められた時間での過マンガン酸塩溶液のような洗浄溶液内への基板の種々の浸漬又はディッピングを伴う。デスミアは当該分野において既知であり、そして例えば米国特許第４，４２５，３８０号及び米国特許第４，６０１，７８３号に記載されており、それらの内容は参照によってここに組み込まれる。またデスミアは、基板を化学溶液内に浸漬した後の水洗い流しを伴うことがある。
【００２９】
基板を化学溶液内に浸漬することは、露出されたビルドアップ層に影響を与える。従ってステップＳ１１４においては、第１の下部ビルドアップ層１２８もデスミアされてしまう。特に、このデスミアは、層１２８が既にステップＳ１０８でデスミアされていることから、層１２８に行われる第２のデスミアステップとなり、従って本来は不要であろう。
【００３０】
ステップＳ１１６では、付加的な導電性トレースが用いられて、第２の上部ビルドアップ層１２４の導電性層及び下部ビルドアップ層１２８の導電性層を形成する。
【００３１】
ステップＳ１１８では、ビルドアップ層１２４，１２８上に形成された導電性層にそれぞれ半田マスク(solder masks)１２０及び１３２が塗布される。ステップＳ１２０では、導電性層の酸化に対する付加的な保護をもたらすと共に、半田ボールの搭載及び／又はダイの取り付けに対する表面を準備するために、表面仕上げが行われる。
【００３２】
図２Ｋに示される結果としてもたらされた基板は、２／ｋ／１ビルドアップ設計を有しており、ここでｋはコア１１８におけるサブ層の数である。しかし、残念なことに図２Ｋの基板は、２回のデスミアステップ（Ｓ１０８及びＳ１１４）の結果として、過剰にデスミアされた下部ビルドアップ層１２８を含むであろう。
【００３３】
過剰なデスミアは、誘電体層を多重のデスミアステップにさらすことに起因している。例えば図１においては、ビルドアップ層１２８の誘電体層はＳ１００において２回デスミアされる（先ずステップＳ１０８で、次いでステップＳ１１４で）。過剰なデスミアはビルドアップ層内に多くの好ましくない変化をもたらす。例えば、誘電体層の接着特性に悪影響があるかもしれない。加えて、多重のデスミアステップが適用される場合、誘電体層で穴を開けられた穴又はビアが拡大されることがある。更に、誘電体層の表面が結果として粗くなることがある。
【００３４】
そこで、図３は本発明の実施形態を例示する製造処理を表すフローチャートＳ３００を示しており、その製造処理は、コアの対向面上に異なる（同じでない）数のビルドアップ層を有する基板デバイスを提供するために用いられてよい。コアの第１の表面（例えば上部）はその上に形成されるｍ層のビルドアップ層を有していてよい一方、第２の表面（例えば下部）はその上に形成されるｎ層のビルドアップ層を有していてよい（ここではｍ≠ｎ）。図４Ａ〜４Ｋは、フローチャートＳ３００に示される複数のステップに適合する種々の段階での、製造されている最中の基板の断面図を示している。
【００３５】
図３に示されるように、それ自身の複数のサブ層（サブ層は図示せず）を有していてよい基板コア（例えばコア２１８）が、ステップＳ３０２において最初に機械穴開けされる。
【００３６】
ステップＳ３０４では、導電性トレースが用いられて、コア２１８の択一的な面上に導電性層又は回路を形成する。導電性層は、薄膜金属又は銅箔を用いているコア上の導電性トレースをエッチングすることによって形成されてよい。基板コア２１８の対向面上のコア回路トレースを相互接続するするために、めっきされたスルーホール（ＰＴＨ）２１６が形成されると共に用いられてよい。ＰＴＨは、ステップＳ３０２で形成された穴の内壁を銅のような導電性材質でめっきすることによって形成される。
【００３７】
ステップＳ３０６では、ＡＢＦのような誘電体材質を積層することによって、第１の上部ビルドアップ層２２６の誘電体層が形成される。しかし、このステップでは、下部ビルドアップ層は形成されない。その代わりに上部ビルドアップ層のみが形成される。尚、この点が、第１の上部ビルドアップ層及び第１の下部ビルドアップ層の両方がこの段階で形成されるであろうフローチャートＳ１００に示される従来の処理と対照的である。
【００３８】
ステップＳ３０８では、第１のビルドアップ層２２６は、レーザ穴開けされ、そしてステップＳ３０４でコア２１８の上面上に形成された回路トレースを露出させるようにデスミアされる。コア２１８の下面上の回路は、そこには下部の積層がないので露出されたままである。
【００３９】
ステップＳ３１０では、導電性トレースが用いられて、ビルドアップ層２２６上に導電性層又は回路を形成する。特に基板の下部にはコア２１８の下部表面上に形成された回路がある。
【００４０】
明らかにあるであろうように、概して、ｍ層の上部ビルドアップ層及びｎ層の下部ビルドアップ層（ここではｍ＞ｎ）に対しては、上部のｍ層のビルドアップ層の（ｍ−ｎ）層を形成するために、誘電体層を形成し、誘電体層を穴開けすると共にデスミアし、次いでデスミアされた誘電体上に導電性層を形成するようにステップＳ３０６，Ｓ３０８，Ｓ３１０が連続的に実行されてよい。
【００４１】
ステップＳ３１２では、ＡＢＦのような誘電体材質の層を用いて、第２の上部ビルドアップ層２２４及び第１の下部ビルドアップ層２２８が形成される。後で説明されるように、反りを軽減するために、層２２８は層２２４よりも実質的に厚くてよい。
【００４２】
ステップ３１４では、第２の上部ビルドアップ層２２４及び第１の下部ビルドアップ層２２８の誘電体層は、レーザ穴開けされると共に次いでデスミアされてよい。穴開けされたビアは、上部ビルドアップ層２２６上の導電性層の回路トレース（ステップＳ３１０で形成されている）の一部を露出させ、また基板２１８の下部に形成されている回路トレース（ステップＳ３０４で形成されている）の一部を露出させる。
【００４３】
ステップＳ３１６では、付加的な導電性トレースが用いられて、第２の上部ビルドアップ層２２４及び第１の下部ビルドアップ層２２８の両方の導電性層を形成する。穴開けされたビアは、新たに形成された導電性層のトレースをステップＳ３１０で形成されている既存の導電性層と相互接続するために、導電性材質で充填されてよい。
【００４４】
概して、ｍ層の上部ビルドアップ層及びｎ層の下部ビルドアップ層（ここではｍ＞ｎ）に対しては、ｎ対のビルドアップ層を形成するためにステップＳ３１２、Ｓ３１４及びＳ３１６が用いられてよく、各対は、コアの第２の（下部の）表面上に形成されるべきｎ層のビルドアップ層の１つと、第１の（上部の）表面上に形成されるｍ層の残りのｎ層の１つとを有している。各ビルドアップ層は、誘電体層とその上に形成される導電性層とを含む。ビルドアップ層のｎ対の各々を形成することは、誘電体層のそれぞれの対の各１つを穴開けすることと、誘電体層の当該対を同時にデスミアすることとを伴う（Ｓ３１４）。次いで、デスミアされた誘電体層上に導電性層が形成されてよい（Ｓ３１６）。理解されるであろうように、ｍ層のうちの（ｍ−ｎ）層は、ステップＳ３０６，Ｓ３０８，Ｓ３１０を用いて既に形成されている。
【００４５】
ステップＳ３１８では、ビルドアップ層２２４，２２８上に形成された回路にそれぞれ半田マスクが塗布される。半田マスクは、言うまでもなく最も外側のビルドアップ層２２４，２２８上に塗布される。後で論じられるように、より少ないビルド層を有している側（例えば下側）に塗布される半田マスク２３２は、コア２１８の反対側（上側）の半田マスク２２０よりも実質的に厚くてよい。
【００４６】
ステップＳ３２０では、半田ボールの搭載及び／又はダイの取り付けに対する表面を準備するために、表面仕上げが行われる。
【００４７】
Ｓ３００に示される例示的な処理においては、好都合なことに、１つのデスミアステップのみが誘電体材質（例えばＡＢＦ）の各層に適用される。従って、図４Ｋにおける基板は、２つ以上のデスミアステップを受けることに典型的には起因する過剰にデスミアされたいかなるビルドアップ層を有することもないであろう。
【００４８】
Ｓ３００に示される方法は、本発明の実施形態の例である基板を製造する一般化された方法を代表することが容易に認識されるであろう。従って、コア（例えばコア２１８）と、コアの第１の表面（例えば上面）上のｍ層のビルドアップ層（例えば２つのビルドアップ層２２６，２２４）と、コアの第２の表面（例えば下面）上のｎ層のビルドアップ層（例えば１つのビルドアップ層２２８）とを有する基板を製造する一般的な方法（ここでｍ＞ｎ）は、第１の表面上にｍ層のビルドアップ層の（ｍ−ｎ）層を形成することと、ｎ対のビルドアップ層を形成することとを含み、ｍ層のビルドアップ層の（ｍ−ｎ）層の各々を形成することは、それぞれの誘電体層を穴開けすると共にデスミアすることを含み、ｎ対の各々は、第２の表面上に形成されるｎ層のビルドアップ層の１つと、第１の表面上に形成されるｍ層のビルドアップ層の残りのｎ層の１つとを含む。ビルドアップ層のｎ対の各々を形成することは、誘電体層のそれぞれの対の各１つを穴開けすることと、誘電体層のそれぞれの対を同時にデスミアすることとを含む。各ビルドアップ層は、連続的に、誘電体層を形成し、誘電体を穴開けすると共にデスミアし、そしてデスミアされた誘電体上に導電性層を形成することによって形成されてよい。誘電体層が穴開けされると共にデスミアされた後に、薄膜金属又は銅箔のような導電性材質をエッチングし又は堆積させることによって、導電性トレースが形成されてよい。図４Ａ〜４Ｋは、ｍ＝２、ｎ＝１、（ｍ−ｎ）＝１に対する特定の例を示しており、その結果、（ｍ−ｎ）層はビルドアップ層２２６によって表され、そしてｎ対のビルドアップ層はビルドアップ層２２４，２２８の対を含む。
【００４９】
代替的な実施形態では、約１００μｍより小さい厚み又は高さを有するコア層を穴開けするために、レーザ穴開け及び機械穴開けが交換可能に用いられてよい。より厚いコア（例えば４００μｍ又は８００μｍ）は典型的には機械穴開けを用いる。言うまでもなく、誘電体材質又は絶縁体内に穴又はキャビティを形成するための他の既知の方法が用いられてもよい。
【００５０】
また、全てのステップは必要でなくてよく、あるいは追加のステップが加えられてよい。例えば、図示されるものに加えて多くの更なるビルドアップ層が形成されてよい。後で更に詳細にされるように、基板を補強し且つ反りを軽減するために、銅リングが埋め込まれてもよい。
【００５１】
今や明らかなはずであるように、フローチャートＳ１００に示されるような従来の製造方法は、過剰にデスミアされたビルドアップ層をもたらし得る。上述したように、過剰なデスミアは、誘電体層の接着特性に望ましくない変化を引き起こす。更に、特定のビルドアップ層に適用される多重デスミア動作の結果としての過剰なデスミアに起因して、レーザ穴開けされたビアは大きくなることがあり、また誘電体表面は粗くなることがある。これらの不利益は、フローチャートＳ３００に示される例示的な製造処理の使用によって都合よく回避される。
【００５２】
コアレス基板及び片面基板もまた、反りの影響を大きく受け易い。反りの原因になりまた回路を動作不可能にする可能性のある機械的及び熱的なストレスにコアレス基板又は片面基板が耐え得ることを確実にするために、補強材がしばしば必要になる。
【００５３】
本発明の例示的な実施形態は、反りを軽減するために、より少ないビルドアップ層を含むコアの側に、より厚いビルドアップ誘電体層及びより厚い半田マスク層を含んでいてよい。このように、ステップＳ３１２においては、下部ビルドアップ層２２８は、ビルドアップ層２２４，２２６において用いられる誘電体層よりも厚い誘電体層を用いてよい。１つの例示的な実施形態では、ビルドアップ層２２８は約４０μｍ〜６０μｍであってよく、一方ビルドアップ層２２４，２２６は各々約２５μｍ〜４０μｍである。
【００５４】
同様に、ステップＳ３１８においては、下部半田マスク２３２は、その対応する上部半田マスク２２０よりも実質的に厚く作製されてよい。回路パッケージのサイズに応じて種々の相対的な厚み値が用いられてよい。１つの例示的な実施形態では、半田マスク２３２は３０μｍ〜６０μｍであってよい一方で、半田マスク２２０は１６μｍ〜３０μｍの高さにすぎないであろう。
【００５５】
半田マスク２３２は、誘電体材質の層によって置換されてよい。加えて、後で説明されるように、例えば銅で作製される複数のリングが、本発明の例示である半導体デバイスを補強するために用いられてよい。
【００５６】
それに沿って、図５は両面にビルドアップ層を有する基板２０４を含む例示的な集積回路パッケージ２００の部分的な縦断面図を示している。集積回路パッケージ２００は、基板２０４に取り付けられるダイ２０２を含む。
【００５７】
ダイ２０２は典型的にはシリコンウエハの一片のような半導体材質から作製され、そして集積回路及びその能動表面上に形成されるパッド２０８を含んでいる。パッド２０８は、ダイ２０２上の集積回路へのＩ／Ｏ接続点を提供する。制御されたコラプスチップ接続(controlled collapse chip connect)（Ｃ４）又はフリップチップ取り付け技術を用いて半田バンプ２１０の取り付けを容易にするために、パッド２０８の各々上にはＵＢＭが形成されてよい。パッド２０８上に形成される半田バンプ２１０は、ダイ２０２を基板２０４へ取り付けるために用いられてよい。
【００５８】
基板２０４は、基板コア２１８及び複数のビルドアップ層２２４，２２６，２２８を含む。最も外側のビルドアップ層２２４，２２８上にはそれぞれ半田マスク２２０，２３２が形成される。基板パッド２３４の各々上には半田あげ(pre-solder)２３６が適用されていてよい。
【００５９】
基板コア２１８は、複数のそれ自身の多重層又はサブ層（図示せず）を含んでいてよい。層２２４，２２６内のトレースを層２２８内のトレース２１２と電気的に相互接続するために、コア２１８内に形成されるめっきされたスルーホール（ＰＴＨ）２１６が用いられ得る。層２２４上のトレースを層２２６上のそれらと相互接続するために、ビア又はマイクロビア２１４がレーザ穴開けにより形成されると共に導電性材質によってめっきされ又は充填されてよい。同様に、層２２６上のトレース２１２をコア２１８の上部表面上のトレースと相互接続するために、又は層２２８上のトレースをコア２１８の下側表面上のトレースと相互接続するために、マイクロビア２１４が用いられてよい。
【００６０】
半田あげ２３６は半田ペーストの形態にあってよく、従って半田体積を増大させると共にダイ取り付け処理の間に半田バンプ２１０と基板パッド２３４の間での良好な相互接続を提供することができる。半田あげ２３６はまた、バンプ２１０の有効高さを増大させて毛細管アンダーフィル処理(capillary underfill processes)に役立つ。
【００６１】
図２Ｋに示される基板とは対照的に、パッケージ２００においては、ビルドアップ層２２８は、層２２４，２２６よりも厚い誘電体材質を含んでいてよい。上述したように、層２２８は４０μｍ〜６０μｍの厚みであってよい一方で、層２２４，２２６は各々２５μｍ〜４０μｍの排他的な範囲内の呼び厚み(nominal thickness)を有していてよい。幾つかの実施形態では、より少ないビルドアップ層を含む側（例えば下部）の任意の層（例えばビルドアップ層２２８）は、反対側（例えば下部）の各層（例えば層２２４，２２６）よりも厚くてよい。同様に、半田マスク２３２は半田マスク２２０よりも厚くてよい。１つの実施形態においては、半田マスク２２０は１６μｍ〜３０μｍの排他的な高さを有していてよく、一方、半田マスク２３２は３０μｍ〜６０μの範囲内の厚みを有していてよい。ビルドアップ層及び半田マスクの具体的な高さは、ビルドアップ層の相対的な厚みを強調するために例として提供されているだけである。言うまでもなく、他の実施形態は、特定された範囲の外側の厚み値を用いてよい。好都合なことに、より厚い層及び半田マスクはパッケージ２００における反りを軽減するのに役立つ。
【００６２】
反りを防止するために追加的な補強がもたらされてよい。それに沿って図６は本発明の別の実施形態を例示する集積回路パッケージ２００’の断面図を示している。パッケージ２００’は、反りを低減するのに役立つように設けられる複数のリング２４０の存在を除き、パッケージ２００と実質的に類似していてよい。図５及び図６における同様の部分は構造及び機能において実質的に類似していてよく、そして同様の数字によって表されている。ダッシュ（’）記号は図６における部分を図５におけるその対応部分から区別しており、そして更には論じられない。
【００６３】
また、コア２１８又はコア２１８’は小さい熱膨張係数（ＣＴＥ）を有する材質から形成されてよく、それにより反りを軽減するのに役立つ。材質は紙面に垂直な方向において線熱膨張係数（α１，α２で表される）を有しているであろう。例示的な材質は、約１５ｐｐｍ／℃（例えばα１，α２  ５〜１２ｐｐｍ／℃）より小さい熱膨張係数を伴う材質、約２００℃〜２４０℃の高いガラス転移温度（Ｔｇ）を有するガラス布強化樹脂、等を含んでいてよい。
【００６４】
リング２４０は、ビルドアップ層２２４’，２２６’，２２８’又はコア２１８’の１つ以上の上に、それぞれの導電性層を形成することの一部として（又はその後に）、適切な厚みの金属（例えば銅）を堆積させることによって形成されてよい。半導体パッケージ内に補強材リングを埋め込む種々の方法が当業者によく知られており、リング２４０を形成するために用いられてよい。１つの実施形態では、リング２４０は、回路形成段階の間に導電性トレース２１２と共に形成されてよい。
【００６５】
リング２４０はパッケージ２００’の形状を取ってよい。即ち、リング２４０の平面視は、上方から見たときのパッケージ２００’の外周の輪郭と実質的に同じであってよい。
【００６６】
リング２４０は、トレースそれら自身と実質的に類似の材質（例えば銅）で作製されてよい。このことは、好都合にも、ビルドアップ層上に導電性トレースを形成するために用いられるのと同じ製造ステップでリング２４０が形成されることを可能にする。代替的な実施形態においては、リング２４０を構成するために、適切な強度の他の材質が用いられてもよい。
【００６７】
より少ないビルドアップ層を含むコアの側でのより厚い誘電体層及び半田マスク層の使用は、コア２１８’の対向面（即ち上面及び下面）上に非対称な（同じでない数の）ビルドアップ層を有するにもかかわらず、パッケージ２００’のバランスを回復する。
【００６８】
好都合なことに、フローチャートＳ３００に示される処理のような例示的な方法を用いてパッケージ２００’を作製することは、そのビルドアップ層（例えば層２２８’）の過剰なデスミアをうまく回避する一方で、同時にリング２４０、厚い誘電体層２２８’及び厚い半田マスク２３２’は反りを軽減することに役立つ。
【００６９】
理解されるであろうように、本発明の実施形態は、コアの択一的な面上のビルドアップ層の多くの異なる組み合わせを有する例示的な基板を含む。上述した非対称なビルドアップ層を伴う基板は、単に例示的なものであり且つ限定的ではない。本発明の他の実施形態は、一般的には、形態ｍ／ｋ／ｎのビルドアップ設計を有していてよく、ここでｍ及びｎは正の整数であり、またｍ≠ｎ（例えばｍ＞ｎ＞０）である。コアは任意の数の層を有していてよく、そして典型的には２層（即ちｋ＝２）及びしばしば４層（即ちｋ＝４）がコア内にあってよく、それぞれ２／２／１及び２／４／１の基板をもたらす。
【００７０】
上述した例示的な方法を用いる半導体デバイス製造は、各ダイに対して又はウエハレベルで実行されてよい。ウエハレベルのパッキングにおいては、個々のダイのための基板に対して上述の方法を適用する代わりに、パッケージング方法は、製造されたウエハ全体のための基板に対して同時に適用される。最後のステップとして、基板及びウエハは、外部配線板上での組み立ての準備が整っている個々のパッケージングされた半導体パッケージへと切り分けられる。
【００７１】
上述した議論においてコアの対向面又は対向側を参照するために用いられる「上部」及び「下部」（又は「上の」及び「下の」）の用語は、例示的な実施形態の図示に一致しており、従って図面の方向に応じて交換されてよい。
【００７２】
本発明の実施形態は、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ、グラフィクスプロセッサ、汎用プロセッサ、ＤＳＰ、並びに種々の標準的なアナログ、デジタル及び混在の信号の回路パッケージの製造を含む種々の応用において用いられてよい。
【００７３】
例示的な方法及び基板は、プリント回路板（ＰＣＢ）又はプリント配線板（ＰＷＢ）の他、集積回路パッケージのためのキャリア基板を構成するために適用されてよい。従って本発明の実施形態は、マザーボード、ドーターボード、メモリモジュール、周辺拡張カード（例えばグラフィクスカード、ネットワークインタフェースカード、サウンドカード）等において用いられてよい。
【００７４】
言うまでもなく、上述の実施形態は例示を目的とするものであり且つ限定を目的とするものではない。本発明を実施する上述の実施形態は、形態、部品の配置、動作の詳細及び順序の多くの修正を許容し得る。むしろ本発明は、特許請求の範囲によって画定されるその範囲内での全てのそのような修正を包含することが意図されている。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図５】
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【図６】
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【国際調査報告】
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