(57)【要約】  集積回路の１１４９．１ＴＡＰがアット・スピードＵｐｄａｔｅ＆Ｃａｐｔｕｒｅ、Ｓｈｉｆｔ＆Ｃａｐｔｕｒｅ、及び連続Ｃａｐｔｕｒｅ＆Ｓｈｉｆｔ動作を実行する。第１実施例ではアット・スピード動作は、ＴＡＰへのＴＭＳ入力にＣＭＤ信号を時分割多重化することにより成される。ＣＭＤ信号はデュアルポートルータに関連して動作するＣＭＤ回路に入力されて回路のアット・スピード動作を実行する。第２実施例ではアット・スピード動作は、ＴＡＰのＥｘｉｔ１ＤＲ状態をＣＭＤ信号として検出することにより成され、ＣＭＤ信号はデュアルポートルータに関連して動作するＣＭＤ回路に入力されてアット・スピード動作を実行する。第３実施例ではアット・スピード動作は、ＴＡＰのＥｘｉｔ１ＤＲ及びＰａｕｓｅＤＲ状態を検出し、応答してＣａｐｔｕｒｅ及びＵｐｄａｔｅ信号を生成し、これらをデュアルポートルータに関連して動作するプログラマブルスイッチに入力して回路のアット・スピード動作を実行することにより成される。第４実施例ではアット・スピード動作は、ＴＡＰのＥｘｉｔｌＤＲ及びＰａｕｓｅＤＲ状態を検出し、これらの状態をデュアルポートルータに入力し、回路のアット・スピード動作を制御することにより成される。実施例の各々は回路のアット・スピード動作をテスタが直接制御できるように選択されうる外部アクセス可能なＵｐｄａｔｅ及びＣａｐｔｕｒｅ入力信号を含むように拡張されうる。
2013545963.tif 000002
【特許請求の範囲】
【請求項１】
集積回路内のテストアクセスポートアーキテクチャであって、
ＴＤＩ入力リード、ＴＣＫ入力リード、ＴＭＳ入力リード、及びＴＤＯ出力リードと、
Ｔａｐ状態機械であって、前記ＴＣＫ入力リードに結合される入力、前記ＴＭＳ入力リードに結合される入力、命令レジスタ制御出力、制御出力、及びデータレジスタ制御出力を有する前記Ｔａｐ状態機械と、
命令レジスタであって、前記ＴＤＩ入力リードに結合される入力、前記命令レジスタ制御出力に結合される入力、データレジスタ制御出力、及び出力を有する前記命令レジスタと、
データレジスタであって、前記ＴＤＩ入力リードに結合される入力、データレジスタ制御入力、及び出力を有する前記データレジスタと、
コマンド回路であって、前記ＴＣＫ入力リードに結合される入力、前記ＴＭＳ入力リードに結合される入力、及びデータレジスタ制御出力を有する前記コマンド回路と、
デュアルポートルータであって、前記Ｔａｐ状態機械の前記データレジスタ制御出力に結合される入力、前記コマンド回路の前記データレジスタ制御出力に結合される入力、前記命令レジスタの前記データレジスタイネーブル出力に結合される制御入力、及び前記データレジスタの前記データレジスタ制御入力に結合されるデータレジスタ制御出力を有する前記デュアルポートルータと、
マルチプレクサ回路要素であって、前記命令レジスタの前記出力に結合される入力、前記データレジスタの前記出力に結合される入力、前記Ｔａｐ状態機械の前記制御出力に結合される制御入力、及び前記ＴＤＯ出力リードに結合される出力を有する前記マルチプレクサ回路要素と、
を含む、テストアクセスポートアーキテクチャ。
【請求項２】
集積回路内のテストアクセスポートアーキテクチャであって、
ＴＤＩ入力リード、ＴＣＫ入力リード、ＴＭＳ入力リード、及びＴＤＯ出力リードと、
Ｔａｐ状態機械であって、前記ＴＣＫ入力リードに結合される入力、前記ＴＭＳ入力リードに結合される入力、命令レジスタ制御出力、制御出力、ＥｘｉｔｌＤＲ状態検出出力、及びデータレジスタ制御出力を有する前記Ｔａｐ状態機械と、
命令レジスタであって、前記ＴＤＩ入力リードに結合される入力、前記命令レジスタ制御出力に結合される入力、データレジスタ制御出力、及び出力を有する前記命令レジスタと、
データレジスタであって、前記ＴＤＩ入力リードに結合される入力、データレジスタ制御入力、及び出力を有する前記データレジスタと、
コマンド回路であって、前記ＴＣＫ入力リードに結合される入力、前記ＥｘｉｔｌＤＲ状態検出出力に結合される入力、及びデータレジスタ制御出力を有する前記コマンド回路と、
デュアルポートルータであって、前記Ｔａｐ状態機械の前記データレジスタ制御出力に結合される入力、前記コマンド回路の前記データレジスタ制御出力に結合される入力、前記命令レジスタの前記データレジスタイネーブル出力に結合される制御入力、及び前記データレジスタの前記データレジスタ制御入力に結合されるデータレジスタ制御出力を有する前記デュアルポートルータと、
マルチプレクサ回路要素であって、前記命令レジスタの前記出力に結合される入力、前記データレジスタの前記出力に結合される入力、前記Ｔａｐ状態機械の前記制御出力に結合される制御入力、及び前記ＴＤＯ出力リードに結合される出力を有する前記マルチプレクサ回路要素と、
を含むテストアクセスポートアーキテクチャ。
【請求項３】
集積回路内のテストアクセスポートアーキテクチャであって、
ＴＤＩ入力リード、ＴＣＫ入力リード、ＴＭＳ入力リード、及びＴＤＯ出力リードと、
Ｔａｐ状態機械であって、前記ＴＣＫ入力リードに結合される入力、前記ＴＭＳ入力リードに結合される入力、命令レジスタ制御出力、制御出力、ＥｘｉｔｌＤＲ状態検出出力、ＰａｕｓｅＤＲ状態検出出力、及びデータレジスタ制御出力を有する前記Ｔａｐ状態機械と、
命令レジスタであって、前記ＴＤＩ入力リードに結合される入力、前記命令レジスタ制御出力に結合される入力、データレジスタ制御出力、及び出力を有する前記命令レジスタと、
データレジスタであって、前記ＴＤＩ入力リードに結合される入力、データレジスタ制御入力、及び出力を有する前記データレジスタと、
プログラマブルスイッチ回路であって、前記ＥｘｉｔｌＤＲ状態検出出力に結合される入力、前記ＰａｕｓｅＤＲ状態検出出力に結合される入力、及びデータレジスタ制御出力を有する前記プログラマブルスイッチ回路と、
デュアルポートルータであって、前記Ｔａｐ状態機械の前記データレジスタ制御出力に結合される入力、前記プログラマブルスイッチ回路の前記データレジスタ制御出力に結合される入力、前記命令レジスタの前記データレジスタイネーブル出力に結合される制御入力、及び前記データレジスタの前記データレジスタ制御入力に結合されるデータレジスタ制御出力を有する前記デュアルポートルータと、
マルチプレクサ回路要素であって、前記命令レジスタの前記出力に結合される入力、前記データレジスタの前記出力に結合される入力、前記Ｔａｐ状態機械の前記制御出力に結合される制御入力、及び前記ＴＤＯ出力リードに結合される出力を有する前記マルチプレクサ回路要素と、
を含むテストアクセスポートアーキテクチャ。
【請求項４】
集積回路内のテストアクセスポートアーキテクチャであって、
ＴＤＩ入力リード、ＴＣＫ入力リード、ＴＭＳ入力リード、及びＴＤＯ出力リードと、
Ｔａｐ状態機械であって、前記ＴＣＫ入力リードに結合される入力、前記ＴＭＳ入力リードに結合される入力、命令レジスタ制御出力、データレジスタ制御出力、制御出力、ＥｘｉｔｌＤＲ状態検出出力、及びＰａｕｓｅＤＲ状態検出出力を有する前記Ｔａｐ状態機械と、
命令レジスタであって、前記ＴＤＩ入力リードに結合される入力、前記命令レジスタ制御出力に結合される入力、データレジスタイネーブル出力、及び出力を有する前記命令レジスタと、
データレジスタであって、前記ＴＤＩ入力リードに結合される入力、データレジスタ制御入力、及び出力を有する前記データレジスタと、
デュアルポートルータであって、前記Ｔａｐ状態機械の前記データレジスタ制御出力に結合される入力、前記Ｔａｐ状態機械の前記ＥｘｉｔｌＤＲ状態検出出力及びＰａｕｓｅＤＲ状態検出出力に結合される入力、前記命令レジスタの前記データレジスタイネーブル出力に結合される制御入力、及び前記データレジスタの前記データレジスタ制御入力に結合されるデータレジスタ制御出力を有する前記デュアルポートルータと、
マルチプレクサ回路要素であって、前記命令レジスタの前記出力に結合される入力、前記データレジスタの前記出力に結合される入力、前記Ｔａｐ状態機械の前記制御出力に結合される制御入力、及び前記ＴＤＯ出力リードに結合される出力を有する前記マルチプレクサ回路要素と、
を含むテストアクセスポートアーキテクチャ。
【請求項５】
集積回路内のテストアクセスポートアーキテクチャであって、
ＴＤＩ入力リード、ＴＣＫ入力リード、ＴＭＳ入力リード、Ｃａｐｔｕｒｅ入力リード、Ｕｐｄａｔｅ入力リード、及びＴＤＯ出力リードと、
Ｔａｐ状態機械であって、前記ＴＣＫ入力リードに結合される入力、前記ＴＭＳ入力リードに結合される入力、命令レジスタ制御出力、データレジスタ制御出力、制御出力、ＥｘｉｔｌＤＲ状態検出出力、及びＰａｕｓｅＤＲ状態検出出力を有する前記Ｔａｐ状態機械と、
命令レジスタであって、前記ＴＤＩ入力リードに結合される入力、前記命令レジスタ制御出力に結合される入力、データレジスタイネーブル出力、及び出力を有する前記命令レジスタと、
データレジスタであって、前記ＴＤＩ入力リードに結合される入力、データレジスタ制御入力、及び出力を有する前記データレジスタと、
マルチプレクサであって、前記ＥｘｉｔｌＤＲ状態検出出力に結合される入力、前記ＰａｕｓｅＤＲ状態検出出力に結合される入力、前記Ｃａｐｔｕｒｅ入力リードに結合される入力、前記Ｕｐｄａｔｅ入力リードに結合される入力、前記データレジスタイネーブル出力に結合される制御入力、及びデータレジスタ制御出力を有する前記マルチプレクサと、
デュアルポートルータであって、前記Ｔａｐ状態機械の前記データレジスタ制御出力に結合される入力、前記マルチプレクサの前記データレジスタ制御出力に結合される入力、前記命令レジスタの前記データレジスタイネーブル出力に結合される制御入力、及び前記データレジスタの前記データレジスタ制御入力に結合されるデータレジスタ制御出力を有する前記デュアルポートルータと、
マルチプレクサ回路要素であって、前記命令レジスタの前記出力に結合される入力、前記データレジスタの前記出力に結合される入力、前記Ｔａｐ状態機械の前記制御出力に結合される制御入力、及び前記ＴＤＯ出力リードに結合される出力を有する前記マルチプレクサ回路要素と、
を含むテストアクセスポートアーキテクチャ。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体業界では、これらに限定されないが、テスト回路、デバッグ回路、プログラミング回路、インスツルメンテーション回路、及びトレース回路等の多くのタイプの埋め込みＩＣ回路を制御するためのＩＣインタフェースとしてＩＥＥＥ  １１４９．１テストアクセスポート（ＴＡＰ）が広く用いられている。ＴＡＰは、過去２０年間に亘り、埋め込みＩＣ回路の動作の制御に有効であることを証明してきた。しかしながら、ＴＡＰはアット・スピード（ａｔ−ｓｐｅｅｄ）Ｕｐｄａｔｅ＆Ｃａｐｔｕｒｅ、及びＳｈｉｆｔ＆Ｃａｐｔｕｒｅ動作に依存する埋め込みＩＣ回路の動作の制御には有効であることを証明していない。本開示の第１部（図１〜図７）は、アット・スピードＵｐｄａｔｅ＆Ｃａｐｔｕｒｅ、及びＳｈｉｆｔ＆Ｃａｐｔｕｒｅの問題を説明する。本開示の第２部（図８〜図４１）はこの問題に対する新規の解決法を種々の実装例を用いて説明する。
【発明の概要】
【０００２】
本開示は、付加的な回路要素を備えてＴＡＰを拡張することにより、ＴＡＰのアット・スピードＵｐｄａｔｅ＆Ｃａｐｔｕｒｅ、及びＳｈｉｆｔ＆Ｃａｐｔｕｒｅの問題を解決するための新規の解決法を説明する。図８〜図２８の第１の開示される解決法において、アット・スピード動作は、ＴＡＰへのＴＭＳ入力上にＣＭＤ信号を時分割多重化し、データレジスタのアット・スピード動作を制御するコマンド（ＣＭＤ）回路にＣＭＤ信号を入力することによって達成される。図２９Ａ〜図３３の第２の開示される解決法において、アット・スピード動作は、ＴＡＰのＥｘｉｔｌＤＲ状態を検出して、データレジスタのアット・スピード動作を制御するＣＭＤ回路へＣＭＤ信号を生成することによって達成される。図３４Ａ〜図３８の第３の開示される解決法において、アット・スピード動作は、ＴＡＰのＥｘｉｔｌＤＲ及びＰａｕｓｅＤＲ状態を検出して、アット・スピードＵｐｄａｔｅ及びＣａｐｔｕｒｅ信号を生成ことによって達成され、これらの信号は、プログラマブルスイッチ（ＰＳＷ）回路を介してデータレジスタに入力される。図３９〜図４１の第４の開示される解決法において、アット・スピード動作は、ＴＡＰのＥｘｉｔｌＤＲ及びＰａｕｓｅＤＲ状態を検出して、アット・スピードＵｐｄａｔｅ及びＣａｐｔｕｒｅ信号を生成することによって達成され、これらの信号は、デュアルポートルータを介してデータレジスタに入力される。開示される解決法は全て、データレジスタのアット・スピード動作をテスタが直接制御できるように、外部アクセス可能なＵｐｄａｔｅ及びＣａｐｔｕｒｅ信号を備えて拡張しうる。
【図面の簡単な説明】
【０００３】
【図１】ＩＥＥＥ  １１４９．１ＴＡＰアーキテクチャを示す。
【０００４】
【図２】Ｔａｐ状態機械（ＴＳＭ）データレジスタ制御（ＤＲＣ）信号をデータレジスタへルーティングするためのルータ回路を示す。
【０００５】
【図３】ＴＳＭの状態図を示す。
【０００６】
【図４】ルータを介してＴＳＭによって制御される非同期ＣＳＵデータレジスタを示す。
【０００７】
【図５】ルータを介してＴＳＭによって制御される同期ＣＳＵデータレジスタを示す。
【０００８】
【図６】ルータを介してＴＳＭによって制御される非同期ＣＳデータレジスタを示す。
【０００９】
【図７】ルータを介してＴＳＭによって制御される同期ＣＳデータレジスタを示す。
【００１０】
【図８】本開示に従った、コマンド（ＣＭＤ）回路及びデュアルポートルータを備えて拡張されたＩＥＥＥ  １１４９．１ＴＡＰを示す。
【００１１】
【図９】本開示に従った、ＴＳＭ又はＣＭＤ回路からデータレジスタへＤＲＣ信号をルーティングするためのデュアルポートルータ回路を示す。
【００１２】
【図１０】本開示に従った、ＣＭＤ回路を用いてＣＳ又はＣＳＵ動作を実行するためのタイミング図を示す。
【００１３】
【図１１】本開示に従った、デュアルポートルータを介してＴＳＭ又はＣＭＤ回路のいずれかによって制御される非同期ＣＳＵデータレジスタを示す。
【００１４】
【図１２】本開示に従った、デュアルポートルータを介してＴＳＭ又はＣＭＤ回路によって制御される同期ＣＳＵデータレジスタを示す。
【００１５】
【図１３】本開示に従った、デュアルポートルータを介してＴＳＭ又はＣＭＤ回路のいずれかによって制御される非同期ＣＳデータレジスタを示す。
【００１６】
【図１４】本開示に従った、デュアルポートルータを介してＴＳＭ又はＣＭＤ回路によって制御される同期ＣＳデータレジスタを示す。
【００１７】
【図１５】本開示に従った、デュアルポートルータを介してＴＳＭ又はＣＭＤ回路によって制御される非同期ＣＳデータレジスタを示す。
【００１８】
【図１６】本開示に従った、デュアルポートルータを介して、ＴＳＭ又はＣＭＤ回路によって制御される第１のテスト圧縮アーキテクチャを示す。
【００１９】
【図１７】本開示に従った、デュアルポートルータを介して、ＴＳＭ又はＣＭＤ回路によって制御される第２のテスト圧縮アーキテクチャを示す。
【００２０】
【図１８】本開示に従った、デュアルポートルータを介して、ＴＳＭ又はＣＭＤ回路によって制御されるＩＥＥＥ  １５００ラッパーアーキテクチャを示す。
【００２１】
【図１９】本開示に従った、デュアルポートルータを介して、ＴＳＭ又はＣＭＤ回路によって制御される読み出し／書き込み回路アーキテクチャを示す。
【００２２】
【図２０】本開示に従った、デュアルポートルータを介して、ＴＳＭ又はＣＭＤ回路によって制御されるＩＥＥＥ  Ｐ１６８７インスツルメンテーションアーキテクチャを示す。
【００２３】
【図２１】本開示に従った、外部テスト動作を実行するデバイスの第１のデイジーチェーンを示す。
【００２４】
【図２２】本開示に従った、内部テストを実行するデバイスの第２のデイジーチェーンを示す。
【００２５】
【図２３】ＪＴＡＧ／１１４９．１バスコントローラを示す。
【００２６】
【図２４】本開示に従った、ＣＭＤ回路を備えて拡張されたＪＴＡＧ／ｌ１４９．１バスコントローラを示す。
【００２７】
【図２５】本開示に従ったＪＴＡＧコントローラＣＭＤ回路の実装例を示す。
【００２８】
【図２６】本開示に従った、デュアルポートルータを介して、ＴＳＭ又は付加的なＣａｐｔｕｒｅ及びＵｐｄａｔｅ入力を備えるＣＭＤ回路に接続可能なＣＳＵ又はＣＳ回路を示す。
【００２９】
【図２７】本開示に従った、Ｃａｐｔｕｒｅ入力を備えるＣＭＤ回路を示す。
【００３０】
【図２８】本開示に従った、Ｃａｐｔｕｒｅ及びＵｐｄａｔｅ入力を備えるＣＭＤ回路を示す。
【００３１】
【図２９Ａ】本開示に従った、ＴＳＭからＣＭＤ信号を受信するＣＭＤ回路を備えて拡張されたＩＥＥＥ  １１４９．１  ＴＡＰを示す。
【００３２】
【図２９Ｂ】本開示に従った、ＴＳＭがＥｘｉｔｌＤＲ状態のときＣＭＤ信号をＣＭＤ回路に出力するためのゲーティング回路要素を示す。
【００３３】
【図３０】本開示に従った、ＣＳＯＰ、ＣＳＵＯＰ、及びＢ２ＢＣＳＯＰ動作を実行するためにＣＭＤ回路にＣＭＤ信号を出力するＴＳＭのタイミング図を示す。
【００３４】
【図３１】本開示に従った、ＴＳＭのためのＣＭＤ信号を受信するＣＭＤ回路によって制御されるデータレジスタを示す。
【００３５】
【図３２】本開示に従った、或るＴＳＭ状態の間、ＴＳＭのＣｌｏｃｋＤＲ出力上にクロック信号を生成するための回路を示す。
【００３６】
【図３３】本開示に従った、デュアルポートルータを介して、ＴＳＭ又は付加的なＣａｐｔｕｒｅ及びＵｐｄａｔｅ入力を備えるＣＭＤ回路に接続可能なＣＳＵ又はＣＳ回路を示す。
【００３７】
【図３４Ａ】本開示に従った、ＴＳＭから制御信号を受信するプログラマブルスイッチ（ＰＳＷ）回路を備えて拡張されたＩＥＥＥ  １１４９．１  ＴＡＰを示す。
【００３８】
【図３４Ｂ】本開示に従った、ＴＳＭがＥｘｉｔｌＤＲ又はＰａｕｓｅＤＲ状態にあるときに、制御信号をＰＳＷに出力するためのゲーティング回路要素を示す。
【００３９】
【図３５】本開示に従った、ＣＳＯＰ、ＣＳＵＯＰ、及びＢ２ＢＣＳＯＰ動作を実行するために制御信号をＰＳＷ回路に出力するＴＳＭのタイミング図を示す。
【００４０】
【図３６】本開示に従った、ＴＳＭから制御信号を受信するＰＳＷによって制御されるデータレジスタを示す。
【００４１】
【図３７】本開示に従った、デュアルポートルータを介して、ＴＳＭ又は付加的なＣａｐｔｕｒｅ及びＵｐｄａｔｅ入力を備えるＰＳＷ回路に接続可能なＣＳＵ又はＣＳ回路を示す。
【００４２】
【図３８】本開示に従った、Ｃａｐｔｕｒｅ及びＵｐｄａｔｅ入力を備えるＰＳＷ回路を示す。
【００４３】
【図３９】本開示に従った、ＴＳＭのＥｘｉｔｌＤＲ及びＰａｕｓｅＤＲ状態検出回路要素及びデュアルポートルータを備えて拡張されたＩＥＥＥ  １１４９．１  ＴＡＰを示す。
【００４４】
【図４０】本開示に従った、ＴＳＭのＥｘｉｔｌＤＲ及びＰａｕｓｅＤＲ状態検出回路要素、マルチプレクサ、及びデュアルポートルータを備えて拡張されたＩＥＥＥ  １１４９．１  ＴＡＰを示す。
【００４５】
【図４１】本開示に従った、デュアルポートルータを介してＤＲＣマルチプレクサに接続可能なＣＳＵ又はＣＳ回路を示す。
【発明を実施するための形態】
【００４６】
図１は、ＴＡＰ状態機械（ＴＳＭ）１０２、命令レジスタ１０４、データレジスタ１０６、データレジスタ制御（ＤＲＣ）信号ルータ１０８、及びＴＤＯマルチプレクサ１１０で構成される従来技術例のＴＡＰアーキテクチャ１００を示す。ＴＳＭは、（１）ＴＡＰをＴｅｓｔ  Ｌｏｇｉｃ  Ｒｅｓｅｔ状態にする、（２）ＴＡＰをＲｕｎ  Ｔｅｓｔ／Ｉｄｌｅ状態にする、（３）命令レジスタスキャン動作を実行する、或いは（４）データレジスタスキャン動作を実行するために、図３に示す状態を経由して動作する。命令レジスタはデータレジスタイネーブル（ＤＲＥ）信号を出力し、ＤＲＥ信号は、ＴＳＭのＤＲＣ信号が、アクセスされるべきデータレジスタに対してルータを通過するよう選択する。
【００４７】
図２は、ＴＳＭのＤＲＣ出力をデータレジスタ１０６のＤＲＣ入力に接続するルーティング回路２０２で構成されるルータ１０８を示す。一旦接続されると、図３のＴＡＰのＴＳＭ状態図に示すように、ＳｅｌｅｃｔＤＲ、ＣａｐｔｕｒｅＤＲ、ＳｈｉｆｔＤＲ、Ｅｘｉｔ１ＤＲ、及びＵｐｄａｔｅＤＲ状態を経由してＴＡＰ状態機械を遷移させることによって、ＴＤＩからＴＤＯまでデータレジスタがアクセスされうる。
【００４８】
図４は、ルーティング回路１０８を介してＴＳＭ１０２に接続される非同期Ｃａｐｔｕｒｅ、Ｓｈｉｆｔ及びＵｐｄａｔｅ（ＣＳＵ）データレジスタ４０２を示す。このルーティング回路例、及び後述する他のルーティング回路例では、ルーティング回路１０８は、ＤＲＥ命令入力によってそれがアクセスのために選択されているときにＴＳＭにデータレジスタ４０２を制御させるゲーティング回路で構成される。非同期とは、そのＴＳＭのゲーティングされたＣｌｏｃｋＤＲ出力によってデータレジスタのタイミングが合わされることを意味する。ＩＥＥＥ  １１４９．１バウンダリスキャンレジスタ等のＣＳＵタイプのデータレジスタがよく知られている。ルータ回路のゲーティング回路は、ＤＲＥ入力に応答して、この分野ではすべて周知であるＴＳＭのＣｌｏｃｋＤＲ、ＳｈｉｆｔＤＲ、及びＵｐｄａｔｅＤＲ出力を、データレジスタのＣｌｏｃｋＤＲ、ＳｈｉｆｔＤＲ、及びＵｐｄａｔｅＤＲ入力に接続する。一旦接続されると、データレジスタを動作させるために、ＴＳＭは、図３のＳｅｌｅｃｔＤＲ、ＣａｐｔｕｒｅＤＲ、ＳｈｉｆｔＤＲ、ＥｘｉｔｌＤＲ、及びＵｐｄａｔｅＤＲ状態を経由して遷移する。データレジスタがＴＳＭによってアクセスされていないときは、ルーティング回路１０８のゲーティング回路は、データレジスタのＣｌｏｃｋＤＲ、ＳｈｉｆｔＤＲ、及びＵｐｄａｔｅＤＲ入力をイナクティブ状態にするように、ＤＲＥ入力によって設定される。
【００４９】
図５はルーティング回路１０８を介してＴＳＭ１０２に接続される同期ＣＳＵデータレジスタ５０２を示す。同期とは、ＴＣＫ信号によってデータレジスタのタイミングが合わされることを意味する。同期動作では、データレジスタがＣａｐｔｕｒｅ、Ｓｈｉｆｔ、又はＵｐｄａｔｅ動作を実行していないときに、その現行状態を維持するような保持状態を提供するためにデータレジスタのスキャンセルが必要である。Ｃａｐｔｕｒｅ信号は、ＴＳＭが図３のＣａｐｔｕｒｅＤＲ状態にあることを示し、Ｓｈｉｆｔ信号はＴＳＭが図３のＳｈｉｆｔＤＲ状態にあることを示し、Ｕｐｄａｔｅ信号はＴＳＭが図３のＵｐｄａｔｅＤＲ状態にあることを示す。ルーティング回路は、ＤＲＥ入力に応答して、ＴＳＭのＣａｐｔｕｒｅ、Ｓｈｉｆｔ、及びＵｐｄａｔｅ状態出力をデータレジスタのＣａｐｔｕｒｅ、Ｓｈｉｆｔ、及びＵｐｄａｔｅ入力に接続する。一旦接続されると、ＴＳＭは、データレジスタを動作させるために、図３のＳｅｌｅｃｔＤＲ、ＣａｐｔｕｒｅＤＲ、ＳｈｉｆｔＤＲ、ＥｘｉｔｌＤＲ、及びＵｐｄａｔｅＤＲ状態を経由して遷移する。データレジスタがＴＳＭによってアクセスされないときは、ルーティング回路１０８のゲーティング回路は、データレジスタのＣａｐｔｕｒｅ、Ｓｈｉｆｔ、及びＵｐｄａｔｅ入力をイナクティブ状態にするように、ＤＲＥ入力によって設定される。
【００５０】
図６はルーティング回路１０８を介してＴＳＭ１０２に接続される非同期Ｃａｐｔｕｒｅ及びＳｈｉｆｔ（ＣＳ）データレジスタ６０２を示す。内部スキャンパスレジスタ等のＣＳタイプのデータレジスタがよく知られている。ルーティング回路は、ＤＲＥ入力に応答して、ＴＳＭのＣｌｏｃｋＤＲ及びＳｈｉｆｔＤＲ出力をデータレジスタのＣｌｏｃｋＤＲ及びＳｈｉｆｔＤＲ入力に接続する。一旦接続されると、ＴＳＭは、データレジスタを動作させるために、図３のＳｅｌｅｃｔＤＲ、ＣａｐｔｕｒｅＤＲ、ＳｈｉｆｔＤＲ、ＥｘｉｔｌＤＲ、及びＵｐｄａｔｅＤＲ状態を経由して遷移する。データレジスタがＴＳＭによってアクセスされていないときは、ルーティング回路１０８のゲーティング回路は、データレジスタのＣｌｏｃｋＤＲ及びＳｈｉｆｔＤＲ入力をイナクティブ状態にするように、ＤＲＥ入力によって設定される。
【００５１】
図７はルーティング回路１０８を介してＴＳＭ１０２に接続される同期ＣＳデータレジスタ７０２を示す。ルーティング回路は、ＤＲＥ入力に応答して、ＴＳＭのＣａｐｔｕｒｅ及びＳｈｉｆｔ状態出力をデータレジスタのＣａｐｔｕｒｅ及びＳｈｉｆｔ入力に接続する。一旦接続されると、ＴＳＭは、データレジスタを動作させるために、図３のＳｅｌｅｃｔＤＲ、ＣａｐｔｕｒｅＤＲ、ＳｈｉｆｔＤＲ、ＥｘｉｔｌＤＲ、及びＵｐｄａｔｅＤＲ状態を経由して遷移する。データレジスタがＴＳＭによってアクセスされないときは、ルーティング回路１０８のゲーティング回路は、データレジスタのＣａｐｔｕｒｅ及びＳｈｉｆｔ入力をイナクティブ状態にするように、ＤＲＥ入力によって設定される。
【００５２】
図４及び図５のＣＳＵスキャンサイクルのＴＳＭの状態遷移では、問題となるデッド状態のＳｅｌｅｃｔＤＲ及びＥｘｉｔｌＤＲを破線のボックスで示す。ＵｐｄａｔｅＤＲ状態でＵｐｄａｔｅ動作が起こると、ＣａｐｔｕｒｅＤＲ状態でキャプチャ動作が起こるまでに２と１／２のＴＣＫかかる。これがアット・スピードＵｐｄａｔｅ＆Ｃａｐｔｕｒｅスキャン動作を妨げる。図６及び図７のＣＳスキャンサイクルのＴＳＭの状態遷移では、問題となるデッド状態のＳｅｌｅｃｔＤＲ、ＥｘｉｔｌＤＲ、及びＵｐｄａｔｅＤＲを破線のボックスで示す。ＳｈｉｆｔＤＲ状態で、最後のシフト動作が起こると、ＣａｐｔｕｒｅＤＲ状態でキャプチャ動作が起こるまでに４ＴＣＫかかる。これがアット・スピードＳｈｉｆｔ＆Ｃａｐｔｕｒｅスキャン動作を妨げる。
【００５３】
アット・スピードのＣＳＵ及びＣＳスキャン動作を妨げる図４〜図７のデッド状態は、この業界ではよく知られている。この問題を解決するために多くの解決法が提案されている。幾つかの初期の解決法を説明し以下に参照する。
【００５４】
解決法１  ＩＥＥＥコンピュータソサエティプレス、第１８章、「テストアクセスポート及びバウンダリスキャンアーキテクチャ」１９９０年、Ｍａｕｎｄｅｒ著。この解決法は、最後のシフト動作の後、アット・スピードのキャプチャ動作が起こりうる箇所へＴＳＭ状態アサインメントを「リプログラム」する、ＴＡＰ命令レジスタにロードされ得るＳｃａｎＴｅｓｔ命令を定義している。この解決法は、ＣＳスキャン動作におけるデッド状態を除去するが、ＣＳＵスキャン動作におけるデッド状態は除去しない。また、この解決法はスタンドアロンのデバイステストにのみ適用する。即ち、デバイスが他のデバイスとデイジーチェーン接続されている場合には用いることができない。
【００５５】
解決法２  論文「バウンダリスキャンを用いるビルトインテスト」、ＡＴＥ＆インスツルメンテーションコンファレンス、１９８９年、頁１５〜２２、Ｗｈｅｔｓｅｌ著。この解決法は、アット・スピードのアップデート及びキャプチャ動作を行うために、ＴＡＰ命令レジスタロードにすることができ、Ｒｕｎ  Ｔｅｓｔ／Ｉｄｌｅ状態で実行され得るＢＩＳＴ及びＤｅｌａｙ  Ｔｅｓｔ命令を定義している。この解決法はＣＳＵ及びＣＳスキャン動作におけるデッド状態問題を解決しない。
【００５６】
解決法３  論文「バウンダリスキャンタイミング測定のためのアーリーキャプチャ、ＩＥＥＥ国際テストコンファレンス」、１９９６年、Ｌｏｆｓｔｒｏｍ著。この解決法は、ＴＡＰ命令レジスタにロードすることができ、アップデート動作の後に適用しうるキャプチャクロックとしてＴＭＳ信号を用いることを可能にする、ＥａｒｌｙＣａｐｔｕｒｅ命令を定義している。この解決法は、アット・スピード・アップデート及びキャプチャ動作を提供するが、デッド状態を考察する必要性を除去していない。また、ＣＳＵスキャン動作とのみ機能し、ＣＳスキャン動作とは機能しない。
【００５７】
解決法４  ＩＥＥＥ規格１１４９．６、「アドバンストデジタルネットワークのバウンダリスキャンテストのための規格」。この解決法は、Ｒｕｎ  Ｔｅｓｔ／Ｉｄｌｅ状態においてアット・スピードのアップデート及びキャプチャ動作を実行させる新規の命令（ＥｘｔｅｓｔＰｕｌｓｅ  ＆  ＥｘｔｅｓｔＴｒａｉｎ）を定義する新規の規格（ＩＥＥＥ  １１４９．６）に基づいている。解決法２と同様に、この解決法はＣＳＵ及びＣＳスキャン動作におけるデッド状態問題を解決しない。
第１の開示される解決法−図８〜図３３
【００５８】
図４〜図７の、問題となるデッド状態を除去するための本開示に記載される第１の解決法は、コマンド回路及びデュアルポートルータを備えてＴＡＰ１００を拡張するものである。コマンド回路及びデュアルポートルータは、ＣＳＵデータレジスタ上でアット・スピードＵｐｄａｔｅ及びＣａｐｔｕｒｅ動作を、ＣＳデータレジスタ上でアット・スピードＳｈｉｆｔ及びＣａｐｔｕｒｅ動作を実行するように、ＴＳＭ１０２が図３のＳｈｉｆｔＤＲ状態にある間に動作しうる。
【００５９】
図８はコマンド（ＣＭＤ）回路８０２及びデュアルポートルータ８０４を備えて拡張されたＴＡＰ８００を示す。それ以外はＴＡＰ８００は図１のＴＡＰ１００と同じである。ＣＭＤ回路８０２は、ＴＣＫ、ＴＭＳ、ＤＲＥ、及びＤＲＣ出力に接続される入力を有する。デュアルポートルータ８０４の１つのポートは、ＣＭＤ回路のＤＲＣ出力に接続され、他のポートはＴＳＭのＤＲＣ出力に接続される。命令レジスタからのＤＲＥ信号は、ＣＭＤ回路をイネーブル又はディスエーブルする。また、ＤＲＥ信号は、データレジスタ１０６へのルータのＤＲＣ出力が、上述したようにＴＳＭ１０２によって、又はＣＭＤ回路８０４によって制御されうるようにデュアルポートルータを制御する。
【００６０】
図９はルーティング回路９０２で構成される例示のデュアルポートルータ８０４を示し、ルーティング回路９０２は、ＤＲＥ入力に応答して、ＴＳＭからのＤＲＣ出力を選択されたデータレジスタ１０６のＤＲＣ入力へ接続、或いはＣＭＤ回路のＤＲＣ出力を選択されたデータレジスタ１０６のＤＲＣ入力に接続する。データレジスタがＴＳＭのＤＲＣ出力に接続されている場合、上述したように、ＴＳＭによって制御されるＣＳＵ又はＣＳスキャン動作のためにデータレジスタがアクセスされうる。データレジスタがＣＭＤ回路のＤＲＣ出力に接続されている場合、ＣＭＤ回路によって制御されるＣＳＵ又はＣＳスキャン動作のためにデータレジスタがアクセスされうる。
【００６１】
図１０は、ＣＭＤ回路を用いて、ＣＳＵスキャン動作（ＣＳＵＯＰ）１００２、又はＣＳスキャン動作（ＣＳＯＰ）１００４を実行するタイミングを示す。データレジスタにアクセスするためにＣＭＤ回路が用いられるときは、ＴＳＭはＳｈｉｆｔＤＲ状態１００６に遷移し、そこに留まる。ＳｈｉｆｔＤＲ状態では、データレジスタはＴＤＩからＴＤＯへデータをシフトする。シフトの間適切な時点で、ＴＭＳ信号を介してＴＣＫの立ち下がりで、ＣＭＤ信号１００８がＣＭＤ回路に入力される。ＣＭＤ信号入力の間に、ＮｏＯｐｅｒａｔｉｏｎ（ＮＯＰ）信号１０１０が、ＴＭＳを介してＴＣＫの立ち下がりでＣＭＤ回路に入力される。データレジスタへのＣＭＤ制御アクセスの間、ＴＳＭは継続してＴＣＫの立ち上がりで通常のＴＭＳ入力１０１２を受信し、ＴＳＭをＳｈｉｆｔＤＲ状態に維持する。ＣＭＤ回路制御スキャン動作の最後に、データレジスタアクセス動作を終了するために、ＴＳＭはＴＭＳ入力を受信して、ＳｈｉｆｔＤＲ状態から外に遷移する。
【００６２】
図１０からわかるように、ＣＳＵタイプのデータレジスタがアクセスされると、ＣＭＤ信号入力に応答してＣＳＵＯＰが実行される。ＣＳＵＯＰは、最後のＳｈｉｆｔ（Ｓｈｉｆｔ  Ｎ）動作の後にＵｐｄａｔｅ動作１０１４を実行し、Ｃａｐｔｕｒｅ動作１０１６を実行し、その後Ｓｈｉｆｔ動作を再開する。ＴＭＳ上にＣＭＤ信号が入力される毎に、このＵｐｄａｔｅ、Ｃａｐｔｕｒｅ、及びＳｈｉｆｔシーケンスが繰り返される。ＣＭＤ回路がＣＳＵデータレジスタを制御する間は、ＴＳＭがＳｈｉｆｔＤＲ状態に留まるので、図１０のＣＳＵＯＰサイクルではデッド状態がない。
【００６３】
また、図１０からわかるように、ＣＳタイプのデータレジスタがアクセスされる場合、ＣＭＤ信号入力に応答して、ＣＳＯＰが実行される。ＣＳＯＰは、最後のＳｈｉｆｔ（Ｓｈｉｆｔ  Ｎ）動作の後に、Ｃａｐｔｕｒｅ動作１０１８を実行し、その後Ｓｈｉｆｔ動作を再開する。ＴＭＳ上にＣＭＤ信号が入力される毎に、このＣａｐｔｕｒｅ及びＳｈｉｆｔシーケンスが繰り返される。ＣＭＤ回路がＣＳデータレジスタを制御する間、ＴＳＭはＳｈｉｆｔＤＲ状態に留まるので、図１０のＣＳＯＰサイクルではデッド状態がない。
【００６４】
図１１は例示のデュアルポートルータ８０４を介してＴＳＭ及びＣＭＤ回路に接続される図４の非同期ＣＳＵデータレジスタ４０２を示す。ＤＲＥ入力は、図４で説明したようにＴＳＭによって又は図１０で説明したようにＣＭＤ回路によって、データレジスタがアクセスされるようにデュアルポートルータを制御する。この例では、ＣＭＤ回路は、ＴＭＳからのＣＭＤ信号をＴＣＫの立ち下がりに入力する単に２つの直列接続されたＦＦである。
【００６５】
この例のデュアルポートルータ８０４は、図示されているように接続され、命令レジスタからのＤＲＥ入力によって制御される単なるマルチプレクサ及びゲーティングである。データレジスタがＴＳＭによって制御されるときは、ＤＲＥ入力は、ＴＳＭからのＣｌｏｃｋＤＲ、ＳｈｉｆｔＤＲ、及びＵｐｄａｔｅＤＲ出力を、デュアルポートルータを介して、データレジスタのＣｌｏｃｋＤＲ、ＳｈｉｆｔＤＲ、及びＵｐｄａｔｅＤＲ入力へルーティングする。データレジスタがＣＭＤ回路によって制御されるときは、ＤＲＥ入力は、ＣＭＤ回路からのＣａｐｔｕｒｅ（Ｃ）及びＵｐｄａｔｅ（Ｕ）信号、及びＴＳＭからのＣｌｏｃｋＤＲ信号を、デュアルポートルータを介して、データレジスタのＣｌｏｃｋＤＲ、ＳｈｉｆｔＤＲ、及びＵｐｄａｔｅＤＲ入力にルーティングする。ＴＳＭがＳｈｉｆｔＤＲ状態になるので、ＴＳＭからのＣｌｏｃｋＤＲ出力が作動する。この例示のデュアルポートルータの第１のポートは、ＴＳＭからのＣｌｏｃｋＤＲ、ＳｈｉｆｔＤＲ、及びＵｐｄａｔｅＤＲ入力であると定義される。この例示のデュアルポートルータの第２のポートは、ＣＭＤ回路からのＣａｐｔｕｒｅ（Ｃ）及びＵｐｄａｔｅ（Ｕ）入力、及びＴＳＭからのＣｌｏｃｋＤＲ入力であると定義される。
【００６６】
ＣＭＤ回路によるアクセスの間、第１のＦＦはＴＭＳからＣＭＤ信号を入力し、Ｕｐｄａｔｅ（Ｕ）信号をデュアルポートルータへ出力する。デュアルポートルータは、データレジスタにＵｐｄａｔｅ動作を実行させるために、ＵｐｄａｔｅＤＲ信号をデータレジスタへ出力する。ＣＭＤ回路からのＵｐｄａｔｅ（Ｕ）信号は、ＴＳＭからのＣｌｏｃｋＤＲ信号によってゲーティングされて、ＴＣＫの立ち上がりでデータレジスタへのＵｐｄａｔｅＤＲ入力上にアップデートクロックパルスを生成する。次に、ＣＭＤ信号は第２のＦＦへシフトされ、第２のＦＦはデュアルポートルータへＣａｐｔｕｒｅ（Ｃ）信号を出力する。デュアルポートルータは、ＴＣＫによって駆動されるＣｌｏｃｋＤＲの次の立ち上がりでデータレジスタにＣａｐｔｕｒｅ動作を実行させるために、ＳｈｉｆｔＤＲ信号上のロジックレベルをデータレジスタへ出力する。Ｕｐｄａｔｅ（Ｕ）及びＣａｐｔｕｒｅ（Ｃ）信号は、ＴＣＫの立ち下がりでＦＦ内にレジスタされるため、立ち上がりのＣｌｏｃｋＤＲ動作の間安定している。ＣＭＤ信号がＣＭＤ回路に入力される毎にＵｐｄａｔｅ及びＣａｐｔｕｒｅ動作シーケンスが繰り返される。この例示のデュアルポートルータはＣｌｏｃｋＤＲの立ち上がりでアップデートクロックパルスを生成するが、他の例示のデュアルポートルータでは、所望とされる場合は、ＣｌｏｃｋＤＲの立ち下がりでアップデートクロックパルスを生成することもできる。
【００６７】
図１１では示されていないが、このＣＭＤ回路例、及び後述する他のＣＭＤ回路例のＦＦは、ＣＭＤ信号を受信するまでＵｐｄａｔｅ（Ｕ）及びＣａｐｔｕｒｅ（Ｃ）出力がアサートされないように、図９に示すように、データレジスタテストアクセス動作の開始時にＤＲＥ入力によって初期化される。
【００６８】
図１２は、例示のデュアルポートルータ８０４を介して図１１のＴＳＭ１０２及びＣＭＤ回路８０２に接続される図５の同期ＣＳＵデータレジスタ５０２を示す。図５に示すようにＴＳＭによって或いは図１０に示すようにＣＭＤ回路によって、データレジスタがアクセスされるように、ＤＲＥ入力がデュアルポートルータを制御する。データレジスタは自走ＴＣＫによってクロックされる。
【００６９】
この例のデュアルポートルータ８０４は、図示されるように接続され、命令レジスタからのＤＲＥ入力によって制御される単なるマルチプレクサ及びゲーティングである。データレジスタがＴＳＭによって制御されるべきときは、ＤＲＥ入力は、ＴＳＭからのＣａｐｔｕｒｅ、Ｓｈｉｆｔ、及びＵｐｄａｔｅ状態出力を、デュアルポートルータを介して、データレジスタのＣａｐｔｕｒｅ、Ｓｈｉｆｔ、及びＵｐｄａｔｅ入力へルーティングする。ＴＳＭがＣａｐｔｕｒｅＤＲ状態のときＣａｐｔｕｒｅ状態信号がアサートされ、ＴＳＭがＳｈｉｆｔＤＲ状態のときＳｈｉｆｔ状態信号がアサートされ、ＴＳＭがＵｐｄａｔｅＤＲ状態のときＵｐｄａｔｅ状態信号がアサートされる。データレジスタがＣＭＤ回路によって制御されるべきときは、ＤＲＥ入力は、ＣＭＤ回路からのＣａｐｔｕｒｅ（Ｃ）及びＵｐｄａｔｅ（Ｕ）信号を、デュアルポートルータを介して、データレジスタのＣａｐｔｕｒｅ、Ｓｈｉｆｔ、及びＵｐｄａｔｅ入力へルーティングする。ＴＳＭからのＣａｐｔｕｒｅ（Ｃ）入力は、データレジスタのＣａｐｔｕｒｅ及びＳｈｉｆｔ入力を、データレジスタにデータをシフト又はキャプチャさせる状態に設定する。この例において、Ｃａｐｔｕｒｅ（Ｃ）が低である場合、データレジスタへのＣａｐｔｕｒｅ及びＳｈｉｆｔ入力は低及び高にそれぞれ設定され、それによってデータレジスタにＴＤＩからＴＤＯへデータをシフトさせる。また、Ｃａｐｔｕｒｅ（Ｃ）が高である場合、データレジスタへのＣａｐｔｕｒｅ及びＳｈｉｆｔ入力が高及び低にそれぞれ設定され、それによってデータレジスタにデータをキャプチャさせる。この例示のデュアルポートルータの第１のポートは、ＴＳＭからのＣａｐｔｕｒｅ、Ｓｈｉｆｔ、及びＵｐｄａｔｅ状態出力であると定義される。この例示のデュアルポートルータの第２のポートは、ＣＭＤ回路からのＣａｐｔｕｒｅ（Ｃ）及びＵｐｄａｔｅ（Ｕ）入力であると定義される。
【００７０】
ＣＭＤ回路によるアクセスの間、第１のＦＦはＴＭＳからＣＭＤ信号を入力し、Ｕｐｄａｔｅ（Ｕ）信号をデュアルポートルータへ出力する。デュアルポートルータは、データレジスタにＵｐｄａｔｅ動作を実行させるためにＵｐｄａｔｅ信号を出力する。次にＣＭＤ信号が第２のＦＦへシフトされ、第２のＦＦは、Ｃａｐｔｕｒｅ（Ｃ）信号をデュアルポートルータへ出力し、デュアルポートルータは、データレジスタにＣａｐｔｕｒｅ動作を実行させるために、Ｃａｐｔｕｒｅ及びＳｈｉｆｔ信号を出力する。この例のＣａｐｔｕｒｅ、Ｓｈｉｆｔ、及びＵｐｄａｔｅデータレジスタ動作は、自走ＴＣＫの立ち上がりで起こる。所望とされる場合、データレジスタのＵｐｄａｔｅ回路要素は、Ｕｐｄａｔｅ回路要素へのＴＣＫ入力を単に反転させることによって、ＴＣＫの立ち下がりでＵｐｄａｔｅ信号に応答して動作するように設計することができる。ＣＭＤ信号がＣＭＤ回路に入力される毎に、Ｕｐｄａｔｅ及びＣａｐｔｕｒｅ動作シーケンスが繰り返される。
【００７１】
図１３は、デュアルポートルータ８０４を介してＴＳＭ１０２及びＣＭＤ回路８０２に接続される図６の非同期ＣＳデータレジスタ６０２を示す。この例のデュアルポートルータは、図示されるように接続されるマルチプレクサ及びゲートで構成される。図６に示すようにＴＳＭによって又は図１０に示すようにＣＭＤ回路によって、データレジスタがアクセスされ得るように、ＤＲＥ入力は、デュアルポートルータのマルチプレクサ及びゲートを制御する。デュアルポートルータの第１のポートは、ＴＳＭからのＣｌｏｃｋＤＲ及びＳｈｉｆｔＤＲ出力を含む。デュアルポートルータの第２のポートは、ＣＭＤ回路からのＣａｐｔｕｒｅ（Ｃ）出力及びＴＳＭからのＣｌｏｃｋＤＲ出力を含む。この例のＣＭＤ回路は、ＴＣＫの立ち下がりでＴＭＳからのＣＭＤ信号を入力する単なるＦＦである。ＣＭＤ回路によるアクセスの間、ＦＦはＴＭＳからＣＭＤ信号を入力し、デュアルポートルータへＣａｐｔｕｒｅ（Ｃ）信号を出力する。デュアルポートルータは、データレジスタにＴＳＭからのＣｌｏｃｋＤＲの立ち上がりでＣａｐｔｕｒｅ動作を実行させるために、マルチプレクサ及びゲートを介して、ＳｈｉｆｔＤＲ信号上のロジック状態を出力する。ＴＳＭがＳｈｉｆｔＤＲ状態にあるので、ＣｌｏｃｋＤＲ信号はアクティブである。Ｃａｐｔｕｒｅ動作に続いて、ＳｈｉｆｔＤＲ信号は前の状態に戻り、ＣｌｏｃｋＤＲの次の立ち上がりでＳｈｉｆｔ動作を再開する。ＣＭＤ信号がＣＭＤ回路に入力される毎にＣａｐｔｕｒｅ動作が繰り返される。
【００７２】
図１４は、デュアルポートルータを介して図１２のＴＳＭ１０２及びＣＭＤ回路８０２に接続される図７の同期ＣＳデータレジスタ７０２を示す。この例のデュアルポートルータは、図示されるように接続されるマルチプレクサ及びゲートで構成される。図７で説明したようにＴＳＭによって又は図１０で説明したようにＣＭＤ回路によって、データレジスタがアクセスされ得るように、ＤＲＥ入力はデュアルポートルータのマルチプレクサ及びゲートを制御する。デュアルポートルータの第１のポートは、ＴＳＭからのＣａｐｔｕｒｅ及びＳｈｉｆｔ状態出力を含む。デュアルポートルータの第２のポートは、ＣＭＤ回路からのＣａｐｔｕｒｅ（Ｃ）出力を含む。データレジスタは、自走ＴＣＫ信号によってクロックされる。図７で説明したようにＴＳＭによって又は図１０で説明したようにＣＭＤ回路によって、データレジスタがアクセスされ得るように、ＤＲＥ入力はデュアルポートルータを制御する。ＣＭＤ回路によるアクセスの間、ＦＦはＴＭＳからＣＭＤ信号を入力し、デュアルポートルータへＣａｐｔｕｒｅ（Ｃ）信号を出力する。デュアルポートルータは、データレジスタへのＣａｐｔｕｒｅ及びＳｈｉｆｔ入力を、ＴＣＫの立ち上がりでデータレジスタにＣａｐｔｕｒｅ動作を実行させる状態へ設定する信号を出力する。Ｃａｐｔｕｒｅ動作に続いて、Ｃａｐｔｕｒｅ及びＳｈｉｆｔ信号は前の状態に戻り、ＴＣＫの次の立ち上がりでＳｈｉｆｔ動作を再開する。ＣＭＤ信号がＣＭＤ回路に入力される毎にＣａｐｔｕｒｅ動作が繰り返される。
【００７３】
図１５は、図１３のデュアルポートルータ８０４を介してＴＳＭ１０２及びＣＭＤ回路８０２に接続される図６の非同期ＣＳデータレジスタ６０２を示す。図６で説明したようにＴＳＭによって又はＣＭＤ回路によって、データレジスタがアクセスされ得るように、図１３で説明したように、ＤＲＥ入力はデュアルポートルータを制御する。この例では、ＣＭＤ回路は、データレジスタに連続（back to back）Ｃａｐｔｕｒｅ動作を実行させるよう制御するように設計される。この例のＣＭＤ回路は、第１及び第２の直列接続されるＦＦで構成される。これらのＦＦの出力はＮＯＲゲート等のゲートに入力される。ゲートの出力はデュアルポートルータに入力される。ＴＭＳからのＣＭＤ入力信号に応答して、ＣＭＤ回路の第１のＦＦが第１のＣａｐｔｕｒｅ（Ｃ）信号を出力し、次にＣＭＤ信号がＣＭＤ回路の第２のＦＦへシフトされ、それが第２のＣａｐｔｕｒｅ信号を出力する。ＣＭＤ回路は、第１及び第２の両Ｃａｐｔｕｒｅ信号（Ｃ）を、ゲートを介してデュアルポートルータへ入力する。第１のＣａｐｔｕｒｅ（Ｃ）信号に応答して、デュアルポートルータは、データレジスタへのＳｈｉｆｔＤＲ入力を、ＣｌｏｃｋＤＲの立ち上がりで第１のＣａｐｔｕｒｅ動作をデータレジスタに実行させるための状態に設定する。第２のＣａｐｔｕｒｅ（Ｃ）信号に応答して、デュアルポートルータは、ＣｌｏｃｋＤＲの次の立ち上がりでデータレジスタに第２のＣａｐｔｕｒｅ動作を実行させるようにＳｈｉｆｔＤＲ入力上でキャプチャ状態を維持する。連続Ｃａｐｔｕｒｅ動作に続いて、データレジスタへのＳｈｉｆｔＤＲ入力は前の状態へ戻り、Ｓｈｉｆｔ動作を再開する。
【００７４】
図８〜図１５は、ＴＳＭ又はＣＭＤ回路のいずれかによって制御される様々なタイプの簡単なデータレジスタを示すが、これらデータレジスタは、典型的にはデバイス内の、より複雑なテストアーキテクチャのビルディングブロックを形成する。これらのより複雑なテストアーキテクチャも、以下の図１６〜図１７に示すように、ＴＳＭ又はＣＭＤ回路によって制御されうる。
【００７５】
また図８〜図１５は、単一のフリップフロップ、又は直列構成の２つのフリップフロップのいずれかのＣＭＤ回路を示すが、ＣＭＤ回路は、例えば状態機械として設計されたＣＭＤ回路等の多くの異なる様式で設計されうる。
【００７６】
図１６は、デバイス内の既知のタイプの単一入力及び単一出力のテスト圧縮アーキテクチャ１６０２の簡単な例を示す。このアーキテクチャは、デコンプレッサ（Ｄ）回路、並列ＣＳタイプのデータレジスタ（ＤＲ）、及びコンパクタ（Ｃ）回路で構成される。デコンプレッサは、デュアルポートルータのＤＲＣ出力によって制御されて、ＴＤＩから圧縮された刺激データを入力し、その刺激データを解凍し、解凍された刺激データをＣＳデータレジスタへ出力する。コンパクタは、デュアルポートルータのＤＲＣ出力によって制御されて、ＣＳデータレジスタからの応答データを入力し、その応答データを圧縮し、圧縮されたデータをＴＤＯ出力へ出力する。ＣＳデータレジスタは、デュアルポートルータのＤＲＣ出力によって制御されて、Ｃａｐｔｕｒｅ及びＳｈｉｆｔ動作を実行する。図６又は図７で説明したようにＴＳＭのＤＲＣ出力によって、又は図１３及び図１４で説明したようにＣＭＤ回路のＤＲＣ出力によって、テスト圧縮アーキテクチャが制御可能になるように、ＤＲＥ入力がデュアルポートルータを制御する。
【００７７】
図１７は、デバイス内の既知のタイプの多重入力及び多重出力のテスト圧縮アーキテクチャ１７０２の簡単な例を示す。このアーキテクチャの構造及び動作は、図１６で説明したものと同じであるが、圧縮された刺激データを入力するために多重ＴＤＩ入力が用いられ、圧縮された応答データを出力するために多重ＴＤＯ出力が用いられる点が異なっている。多重入力多重出力テスト圧縮アーキテクチャは、図１６で説明したようにＴＳＭ又はＣＭＤ回路のいずれかによって選択的に制御されうる。
【００７８】
図１８は、デュアルポートルータのＤＲＣ出力に接続される、デバイス内のＩＥＥＥ１５００コアラッパーアーキテクチャ１８０２の簡単な例を示す。このアーキテクチャは、ラッパーバウンダリレジスタ（ＷＢＲ）及び並列ＣＳタイプデータレジスタ（ＤＲ）で構成される。図示されていないが、このアーキテクチャは、そのテスト動作モードを制御するための命令レジスタも含む。
【００７９】
ラッパーバウンダリレジスタは、デバイス内の多数のコアラッパーアーキテクチャ間の相互接続テストを提供するために主に用いられる。ラッパーバウンダリレジスタは、ＣＳＵ又はＣＳのいずれかのタイプのデータレジスタとして実装されうる。相互接続テスト中、ラッパーバウンダリレジスタは、デュアルポートルータのＤＲＣ出力によって制御されて、ラッパー直列入力（ＷＳＩ）及びラッパー直列出力（ＷＳＯ）を介して、データをラッパーバウンダリレジスタを経由してシフトさせ、その後アップデート及びキャプチャ動作を実行する。この例では、ＷＳＩはＴＤＩに接続して示され、ＷＳＯはＴＤＯに接続して示される。相互接続テストを制御するために、デュアルポートルータへのＤＲＥ入力によってＴＳＭが選択される場合、ＴＳＭはラッパーバウンダリレジスタを制御するためにＤＲＣ信号を出力するよう、データレジスタスキャン状態を経由して循環する。相互接続テストを制御するために、デュアルポートルータへのＤＲＥ入力によってＣＭＤ回路が選択される場合、ＴＳＭはＳｈｉｆｔＤＲ状態に遷移してそこに留まり、一方、ＣＭＤ回路はラッパーバウンダリレジスタを制御するためにＤＲＣ信号を出力する。
【００８０】
並列ＣＳデータレジスタは、そのコアのロジック並列スキャンテストを実行するために用いられる。並列スキャンテストの間、ＣＳデータレジスタは、デュアルポートルータのＤＲＣ出力によって制御されて、ラッパー並列入力（ＷＰＩ）及びラッパー並列出力（ＷＰＯ）を介してデータをＣＳデータレジスタを経由してシフトさせ、その後キャプチャ動作を実行する。並列スキャンテストを制御するために、デュアルポートルータのＤＲＥ入力によってＴＳＭが選択される場合、ＴＳＭは、並列ＣＳデータレジスタを制御するためにＤＲＣ信号を出力するよう、データレジスタスキャン状態を経由して循環する。相互接続テストを制御するために、デュアルポートルータへのＤＲＥ入力によってＣＭＤ回路が選択される場合、ＴＳＭはＳｈｉｆｔＤＲ状態へ遷移してそこに留まり、一方、ＣＭＤ回路は並列ＣＳデータレジスタを制御するためにＤＲＣ信号を出力する。
【００８１】
図１６〜図１８に示すデバイステストアーキテクチャを、従来のようにＴＳＭを用いて制御することは、スキャン動作中に問題となるデッド状態を再現することになる。テストアーキテクチャをＣＭＤ回路を用いて制御することは、スキャン動作中のこれらのデッド状態を有利に除去する。
【００８２】
図１６〜図１８の例では、デバイスのスキャン又はスキャン圧縮テストを改善するために、ＣＭＤ回路及びデュアルポートルータをどのように用いうるかを示したが、ＣＭＤ回路は、ＴＡＰとインタフェースされている、デバイス内の他のタイプの埋め込み回路へのスキャンアクセスを改善するためにも用いることができる。以下では、そのような埋め込み回路の２つを説明する。
【００８３】
図１９は、デュアルポートルータ８０４を介してＴＳＭ１０２又はＣＭＤ回路８０２によって選択的に制御されるＲ／Ｗデータレジスタ１９０４に接続されるアドレス可能なＲ／Ｗ回路１９０２で構成される構成１９００を示す。Ｒ／Ｗ回路は、メモリ回路、テスト回路、デバッグ回路、又はトレース回路でありうる。Ｒ／Ｗ回路は、Ｒ／Ｗ回路とデータレジスタとの間のデータバス接続を介して、Ｒ／Ｗ回路内のアドレスされた位置へデータを書き込む、及び／又はその位置からデータを読み出すことが可能になるよう、データレジスタからアドレス入力及びＲ／Ｗ制御入力を受け取る。
【００８４】
Ｒ／Ｗ回路へのＴＳＭ制御アクセスが所望される場合、ＴＳＭからのＤＲＣ出力をデータレジスタのＤＲＣ入力に接続するよう、ＤＲＥ入力がデュアルポートルータを制御する。一旦接続されると、ＴＳＭは、アドレス、データ、及びＲ／Ｗ制御ビットをデータレジスタへシフト又はデータレジスタからシフトするために、ＳｈｉｆｔＤＲ状態へ遷移する。Ｒ／Ｗ制御ビットが書き込み動作のために設定されている場合、ＴＳＭがＵｐｄａｔｅＤＲ状態に遷移すると、データレジスタのデータがＲ／Ｗ回路のアドレスされた位置に書き込まれる。Ｒ／Ｗ制御ビットが読み出しのために設定されている場合、ＴＳＭがＣａｐｔｕｒｅＤＲ状態へ遷移すると、Ｒ／Ｗ回路のアドレスされた位置のデータが、データレジスタの中にロードされる。Ｒ／Ｗ制御ビットが、読み出し及び書き込み動作のために設定されている場合、ＣａｐｔｕｒｅＤＲ状態では、Ｒ／Ｗ回路のアドレスされた位置から読み出しが起こり、ＵｐｄａｔｅＤＲ状態では、Ｒ／Ｗ回路のアドレスされた位置から書き込みが起こる。
【００８５】
Ｒ／Ｗ回路へのＣＭＤ回路制御アクセスが所望される場合、ＣＭＤ回路のＤＲＣ出力をデータレジスタのＤＲＣ入力に接続するように、ＤＲＥ入力がデュアルポートルータを制御する。一旦接続されると、ＴＳＭはＳｈｉｆｔＤＲ状態へ遷移してそこに留まり、アドレス、データ、及びＲ／Ｗ制御ビットをデータレジスタへ又はデータレジスタからシフトする。そのシフト動作中の適切な時点で、ＣＭＤ回路にＤＲＣ信号をデュアルポートルータへ出力させるために、ＣＭＤ入力がＣＭＤ回路に入力される。Ｒ／Ｗ制御ビットが書き込み動作のために設定されている場合、ＣＭＤ回路のＤＲＣ信号に応答して、データレジスタ内のデータがアドレスされた位置に書き込まれる。Ｒ／Ｗ制御ビットが読み出し動作のために設定されている場合、ＣＭＤ回路のＤＲＣ信号に応答して、アドレスされた位置のデータがデータレジスタの中にロードされる。Ｒ／Ｗ制御ビットが読み出し及び書き込み動作のために設定されている場合、ＣＭＤ回路のＤＲＣ信号に応答して、読み出し及び書き込みが起こる。
【００８６】
ＣＭＤ回路制御されたＲ／Ｗ動作の利点は、読み出し及び／又は書き込み動作を実行するために、ＴＳＭがＳｈｉｆｔＤＲ状態の外に遷移する必要がないことである。アドレス、データ、及びＲ／Ｗ制御ビットがデータレジスタへ又はデータレジスタから継続的にシフトされる間、読み出し及び／又は書き込み動作はＣＭＤ入力によって実行される。データレジスタが例えば５０ビット長である場合、５０番目のシフト動作の後毎に、読み出し及び／又は書き込み動作が起こるように命令しうる。
【００８７】
図２０は、デバイス内の埋め込みインスツルメントへのアクセスのためにＩＥＥＥ規格Ｐ１６８７によって開発されたインスツルメンテーションデータレジスタアーキテクチャ２００２を示す。インスツルメンテーションデータレジスタアーキテクチャは、ＴＤＩとＴＤＯとの間のパスでインスツルメントの接続又は接続解除を行うようスキャン動作によって制御されうるセグメント挿入ビット（ＳＩＢ）構成要素で構成される。インスツルメンテーションデータレジスタアーキテクチャは、米国特許第４，８７２，１６９号において、Ｗｈｅｔｓｅｌによって最初に記述された自己制御可変長スキャンパスの動作に類似している。インスツルメンテーションデータレジスタアーキテクチャは、ＴＳＭからのＤＲＣ出力に接続され、それによって制御され得るように、ＤＲＣ制御入力を含むことが明記されている。この例では、インスツルメンテーションデータレジスタもＣＭＤ回路によってどのように制御されうるかを示すために、ＣＭＤ回路及びデュアルポートルータが付加されている。
【００８８】
インスツルメンテーションデータレジスタへのＴＳＭ制御アクセスが所望される場合、ＴＳＭからのＤＲＣ出力をデータレジスタのＤＲＣ入力に接続するよう、ＤＲＥ入力がデュアルポートルータを制御する。一旦接続されると、インスツルメンテーションデータレジスタへ又はインスツルメンテーションデータレジスタからデータをシフトするように、ＴＳＭがＳｈｉｆｔＤＲ状態へ遷移する。ＳＩＢが、その関連インスツルメントをデータレジスタに接続するよう設定される場合、データは、図１９のＲ／Ｗ回路に関する説明と同様の方式で、ＵｐｄａｔｅＤＲ状態でそのインスツルメントに書き込むことができ、ＣａｐｔｕｒｅＤＲ状態でそのインスツルメントから読み出すことができる。
【００８９】
インスツルメンテーションデータレジスタへのＣＭＤ回路制御アクセスが所望される場合、ＣＭＤ回路のＤＲＣ出力をデータレジスタのＤＲＣ入力へ接続するよう、ＤＲＥ入力がデュアルポートルータを制御する。一旦接続されると、データレジスタへ又はデータレジスタからデータをシフトするように、ＴＳＭがＳｈｉｆｔＤＲ状態へ遷移する。ＳＩＢが、その関連インスツルメントをデータレジスタへ接続するように設定される場合、データは、図１９のＲ／Ｗ回路に関する説明と同様の方式で、ＣＭＤ回路へのＣＭＤ入力に応答して、インスツルメントへ書き込み、インスツルメントから読み出すことができる。
【００９０】
ＣＭＤ回路制御インスツルメントアクセス動作の利点は、ＣＭＤ回路制御Ｒ／Ｗ回路アクセス動作と同様で、データが、インスツルメンテーションデータレジスタへ又はインスツルメンテーションデータレジスタから連続的にシフトする間、読み出し及び／又は書き込み動作がＣＭＤ入力によって実行されるので、読み出し及び／又は書き込み動作を実行するために、ＴＳＭがＳｈｉｆｔＤＲ状態から外へ遷移する必要がないという点である。
ボードレベルテスト動作の改善
【００９１】
図２１は、ＪＴＡＧコントローラに接続されるデイジーチェーン接続のデバイスの構成２１０２を示す。これらのデバイスはＩＣ内のボード又は埋め込み回路上のＩＣでありうる。各デバイスは命令可能なＴＡＰ（ＣＴＡＰ）を有する。即ち、各デバイスＴＡＰは本開示のＣＭＤ回路及びデュアルポートルータを含む。この例では、デバイスのＣＴＡＰは、相互接続間でアット・スピード・アップデート及キャプチャ動作を可能にするように、ＣＭＤ制御ＩＥＥＥ  １１４９．１のエックステストバウンダリスキャン命令がロードされている。このタイミング図でわかるように、ＴＭＳからのＣＭＤ入力に応答して、上述したようにＵｐｄａｔｅ、Ｃａｐｔｕｒｅ、及びＳｈｉｆｔバウンダリスキャンテスト動作が実行される。この例では、Ｕｐｄａｔｅ動作がＴＣＫの立ち上がりで起こり、Ｃａｐｔｕｒｅ動作がＴＣＫの次の立ち上がりで起こる。これによって従来のエックステストバウンダリスキャンのＵｐｄａｔｅ及びＣａｐｔｕｒｅ動作の２と１／２のＴＣＫ周期に対し、１ＴＣＫ周期内で起こるエックステストバウンダリスキャンＵｐｄａｔｅ及びＣａｐｔｕｒｅ動作が提供される。
【００９２】
所望とされる場合、デュアルポートルータの設計により、Ｕｐｄａｔｅ動作を遅らせて、Ｕｐｄａｔｅ動作がＴＣＫの立ち下がりで起こり、Ｃａｐｔｕｒｅ動作がＴＣＫのその後の立ち上がりで起こるようにし、ＵｐｄａｔｅとＣａｐｔｕｒｅとの間を１／２ＴＣＫ周期にすることがきる。Ｕｐｄａｔｅ及びＣａｐｔｕｒｅ動作間のタイミングを短くすることは、あらゆるタイプのＣＳＵデータレジスタに適用可能である。
【００９３】
アット・スピード・バウンダリスキャンテストの間、ＣＴＡＰをＳｈｉｆｔＤＲ状態に維持するために、通常のＴＭＳ信号がＴＣＫの立ち上がりで入力される。またＣＴＡＰスキャンも、ＴＳＭ状態遷移を用いて、相互接続の従来のエックステストバウンダリスキャンテストを実行するように設定しうる。しかしながら、ＴＳＭデッド状態が導入されるためテストはアット・スピードＵｐｄａｔｅ及びＣａｐｔｕｒｅテストではない。
【００９４】
ＩＥＥＥ規格１１４９．６は、デバイス間のＡＣ結合相互接続のテストが可能なバウンダリスキャンテストを提供するために開発された。Ｕｐｄａｔｅ動作とＣａｐｔｕｒｅ動作との間の２と１／２のＴＣＫ遅延のため、１１４９．１エックステスト命令は全てのＡＣ結合相互接続を適切にテストすることができなかったため、１１４９．６が必要であった。上述のＣＭＤ制御エックステスト動作は、１又は１／２ＴＣＫ周期内で相互接続間のデータをアップデート及びキャプチャすることができるので、通常の１１４９．１エックステスト命令を用いるテストが難しいＡＣ結合相互接続のテストを可能にする。
【００９５】
図２２は、ＪＴＡＧコントローラに接続されるデイジーチェーン接続のデバイスの構成２２０２を示す。これらのデバイスはＩＣ内のボード又は埋め込み回路上のＩＣでありうる。この例では、ミドルデバイスにあるＣＳ又はＣＳＵタイプ回路にアクセスすることが望ましい。ＣＳ又はＣＳＵ回路は、ＴＤＩ及びＴＤＯのみを用いてデータを通信する上述したタイプのいずれでもよい。ミドルデバイスへのアクセスを設定するために、リーディング及びトレーリングデバイスにＩＥＥＥ  １１４９．１命令、即ち、それらのバイパス（ＢＹＰ）レジスタを選択する１１４９．１Ｂｙｐａｓｓ、Ｃｌａｍｐ、又はＨｉｇｈＺ命令、がロードされ、ミドルデバイスにはアクセスのための所望のＣＳ又はＣＳＵタイプ回路を選択するための命令がロードされる。
【００９６】
ミドルデバイスのＣＳ又はＣＳＵ回路へのアクセスが通常のＪＴＡＧスキャン動作を用いて実行される場合、ミドルデバイスにロードされた命令が、そのデバイスのＴＳＭをＣＳ又はＣＳＵ回路に接続する。ミドルデバイス回路へのアクセスは、従来のデータレジスタのＣａｐｔｕｒｅ、Ｓｈｉｆｔ、及びＵｐｄａｔｅ動作を実行するＪＴＡＧコントローラによって実行される。Ｃａｐｔｕｒｅ動作の間、バイパスレジスタが、ロジックゼロを従順にロードし、ミドルデバイス回路が、出力されるべきデータを次のＳｈｉｆｔ動作中にコントローラにロードする。ＣＳＵタイプの回路であると仮定すると、Ｓｈｉｆｔ動作に続いて、ミドル回路へシフトされているデータをアップデートするためにＵｐｄａｔｅ動作が実行される。各データレジスタスキャン動作の間、ＪＴＡＧコントローラは、リーディングデバイスのバイパスレジスタを経由し、ミドルデバイス回路を経由し、そして、トレーリングデバイスのバイパスレジスタを経由してデータをシフトしなければならない。５０個のリーディングデバイス、５０個のトレーリングデバイスがあり、ミドルデバイス回路のスキャン長が５０ビットである場合、各データレジスタスキャンサイクルは１５０ビット長になる。ミドルデバイス回路にアクセスするために、大きな数のスキャンサイクルが必要となる場合、リーディング及びトレーリングデバイスのバイパスレジスタを経由してデータを繰り返しシフトしなければならないので、膨大な量の時間が費やされうる。
【００９７】
ミドルデバイスのＣＳ又はＣＳＵ回路へのアクセスがＣＭＤ回路を用いて実行される場合、即ち、ミドル回路のＴＡＰが本開示のＣＭＤ回路及びデュアルポートルータを備えて拡張される場合は、ミドルデバイスにロードされた命令が、そのデバイスのＣＭＤ回路をＣＳ又はＣＳＵ回路へ接続する。デバイスを経由してデータをＴＤＩからＴＤＯへ連続的にシフトするために、すべてのデバイスをＳｈｉｆｔＤＲ状態にするＪＴＡＧコントローラによってミドルデバイス回路へのアクセスが実行される。シフト中の適切な時点で、ＪＴＡＧコントローラは、ＣＭＤ信号をミドルデバイスのＣＭＤ回路へＴＭＳ信号を介して入力する。図２２のＣＳＯＰタイミングでわかるように、ＣＳ回路は、ＣＭＤ入力に応答してＣａｐｔｕｒｅ動作を実行し、次いでデータのシフトを再開する。図２２のＣＳＵＯＰタイミングでわかるように、ＣＳＵ回路は、ＣＭＤ入力に応答してＵｐｄａｔｅ動作を実行し、その後、Ｃａｐｔｕｒｅ動作を実行し、次いでデータのシフトを再開する。リーディング及びトレーリングデバイスのバイパスレジスタはＣＭＤ入力に応答しないので、それらはデータをＪＴＡＧコントローラからミドルデバイスへシフト及びミドルデバイスからＪＴＡＧコントローラへ逆にシフトバックする単なるパイプラインビットとして動作する。
【００９８】
ミドルデバイスへのアクセスの間、バイパスレジスタを横断して時間を無駄にするのは、ＪＴＡＧコントローラからのデータがリーディングデバイスのバイパスレジスタを満たす際のアクセス開始時の１回と、トレーリングデバイスのバイパスレジスタからＪＴＡＧコントローラへミドルデバイスのデータを空にする際のアクセスの終了時の１回だけである。５０個のリーディングデバイス、５０個のトレーリングデバイス、及び５０ビットのミドルデバイス回路長の例を再び用いると、ミドルデバイスへのアクセスは、アクセスの開始時に５０ビットのシフト１回分と、アクセスの終了時の５０ビットのシフト１回分、長くなるだけである。
ＣＭＰ出力のためのＪＴＡＧコントローラの適合
【００９９】
ＴＭＳ信号を用いてＣＭＤを入力する本開示のアプローチは、従来のＪＴＡＧコントローラの改変を必要とする。ＪＴＡＧコントローラには、ソフトウェア制御ＪＴＡＧコントローラとハードウェア制御ハードウェア制御ＪＴＡＧコントローラの２つの基本的なタイプがある。ソフトウェア制御ＪＴＡＧコントローラは、単にコンピュータの並列ポートを使用し、ＴＭＳ、ＴＣＫ、ＴＤＩ、及びＴＤＯ信号をソフトウェアを用いて動作させる。ハードウェア制御ＪＴＡＧコントローラは、ＪＴＡＧインタフェース回路を用いて、ＴＭＳ、ＴＣＫ、ＴＤＩ、及びＴＤＯ信号を制御する。ＴＭＳ上へＣＭＤ信号を提供させるようにソフトウェア制御ＪＴＡＧコントローラを適合させることは、並列ポートを制御するソフトウェアを改変するだけで達成される。ＴＭＳ上にＣＭＤ信号を提供するようにハードウェア制御ＪＴＡＧコントローラを適合させることは、ハードウェアの改変を必要とするためにより難しい。ＴＭＳ上へＣＭＤ信号を提供させるようにハードウェア制御ＪＴＡＧコントローラを改変するための簡単な方法を以下に説明する。
【０１００】
図２３は、コンピュータ２３０６及びＪＴＡＧインタフェース回路２３０４で構成される例示のハードウェア制御ＪＴＡＧコントローラ２３０２を示す。ＪＴＡＧインタフェース回路は、ＴＭＳ信号を出力するためのＴＭＳ制御回路、ＴＣＫ信号を出力するためのＴＣＫ制御回路、ＴＤＩ信号を出力するためのＴＤＩメモリ、及びＴＤＯ信号を入力するためのＴＤＯメモリを有する。このコンピュータは、ＪＴＡＧインタフェース回路に対する読み出し及び書き込みを実行して、ＪＴＡＧインタフェース回路にＴＭＳ、ＴＣＫ、ＴＤＩ、及びＴＤＯ信号を動作させる。
【０１０１】
図２４は、ＴＭＳ上へＣＭＤ信号を提供すること又は提供しないことを選択的に可能にするために、ＣＭＤ回路２４０４及びマルチプレクサ２４０６を備えて、図２３のＪＴＡＧコントローラをどのように拡張しうるのかを示す例示の構成２４０２を示す。ＣＭＤ回路は、コンピュータインタフェース、ＳｈｉｆｔＤＲ状態入力、ＴＣＫ入力、Ｅｎａｂｌｅ出力、及びＣＭＤ出力を有する。ＴＣＫ入力はＣＭＤ回路のタイミングを提供し、ＳｈｉｆｔＤＲ状態入力はＣＭＤ回路の動作をイネーブルする。マルチプレクサは、Ｅｎａｂｌｅ出力に接続されるイネーブル入力、ＣＭＤ出力に接続されるデータ入力、ＴＭＳ出力に接続されるデータ入力、ＴＣＫ出力に接続されるＳｅｌｅｃｔ入力、及びＴＭＳ出力に接続される出力を有する。ＪＴＡＧコントローラ構成２４０２がＴＭＳ上へＣＭＤ信号を提供しないように設定されるときは、マルチプレクサにＴＭＳ信号のみを出力させ、図２３の従来のＪＴＡＧコントローラの動作を再現するようにＥｎａｂｌｅ信号が設定される。ＪＴＡＧコントローラ構成２４０２がＴＭＳ上にＣＭＤ信号を提供するように設定されるときは、ＴＣＫ信号からのＳｅｌｅｃｔ入力に応答して、マルチプレクサにＴＭＳ信号とＣＭＤ信号を交互に出力させるようにＥｎａｂｌｅ信号が設定される。
【０１０２】
図２５は、レジスタ２５０２及びカウンタ２５０４で構成される図２４のＣＭＤ回路２４０４の実装例を示す。レジスタはＳｈｉｆｔ  Ｃｏｕｎｔビットフィールド及びＥｎａｂｌｅビットを含む。図２４のＪＴＡＧコントローラ構成が通常のＪＴＡＧ動作を実行すべきときは、コンピュータは、マルチプレクサにＴＭＳ信号のみを出力させるようＥｎａｂｌｅビットを設定する。ＪＴＡＧコントローラ構成２４０２がＣＭＤ動作を実行するものであるときは、コンピュータは、Ｓｈｉｆｔ  Ｃｏｕｎｔをレジスタに書き込み、Ｓｅｌｅｃｔ信号に応答してマルチプレクサにＴＭＳ信号とＣＭＤ信号を交互に出力させるようＥｎａｂｌｅビットを設定し、Ｓｈｉｆｔ  Ｃｏｕｎｔをカウンタへロードする。Ｓｈｉｆｔ  Ｃｏｕｎｔは、アクセスされるデータレジスタのビット長に等しく設定される。ＣＭＤによる動作の間、ＳｈｉｆｔＤＲ状態入力は、シフト動作のＴＣＫの立ち上がり毎に１回カウントするためにカウンタをイネーブルするよう設定される。Ｓｈｉｆｔ  Ｃｏｕｎｔが終了すると、ＣＭＤ信号を高に設定するＣｏｕｎｔ  Ｃｏｍｐｌｅｔｅ（ＣＣ）信号をＣｏｕｎｔｅｒが出力する。ターゲットデバイスでＣＭＤによる動作をトリガするように、ＣＭＤ信号がマルチプレクサを介してＴＭＳ上に出力される。図２５のタイミング図でわかるように、ＣＭＤ信号が起こるまでＮＯＰ信号がＴＭＳ上に出力される。ＣＣ信号も次のＣＭＤによるシフトサイクルのためにＳｈｉｆｔ  Ｃｏｕｎｔをカウンタへロード（ＬＤ）する。テストが完了するまでこの動作が反復する。ＣＭＤ信号出力モードにあるとき、図２４のＪＴＡＧコントローラ構成２４０２は、ＴＣＫの立ち上がりの前に、ＴＭＳ信号のために１／２ＴＣＫ設定時間を提供し、ＴＣＫの立ち下がりの前に、ＣＭＤ信号のために１／２ＴＣＫ設定時間を提供する。
【０１０３】
図２６は１つ又は複数のＣＳＵ及び／又はＣＳデータレジスタ要素を含む回路ブロック２６０２を示す。回路ブロック２６０２は、これに限定されないが、テスト回路、デバッグ回路、トレース回路、エミュレーション回路、読み出し／書き込み回路、及びインスツルメンテーション回路を含む任意のタイプの回路でありうる。このような回路の幾つかの例は、図１６〜図２０に関連して説明されている。この回路ブロックは、Ｃａｐｔｕｒｅ及びＳｈｉｆｔ、又はＣａｐｔｕｒｅ、Ｓｈｉｆｔ、及びＵｐｄａｔｅ動作を実行するようデュアルポートルータ８０４のＤＲＣ出力によって制御される。ＤＲＥ入力は、上述したように、回路ブロック２６０２がＴＳＭ１０２又はＣＭＤ回路２６０４のＤＲＣ出力によって制御され得るように、デュアルポートルータを制御する。この例のＣＭＤ回路２６０４は、Ｃａｐｔｕｒｅ信号及びＵｐｄａｔｅ信号のための付加的な入力を有する。ＤＲＥ入力に応答して、ＣＭＤ回路２６０４のＤＲＣ出力を制御するようＣａｐｔｕｒｅ及びＵｐｄａｔｅ信号が選択されうる。ウエハ又はパッケージレベルでのデバイス製造テストの間、外部のテスタが、テスト中デバイスリード上でアクセス可能にされているＣａｐｔｕｒｅ及びＵｐｄａｔｅ信号を用いてＣＭＤ回路のＤＲＣ出力を直接制御できるようにすることが所望されうる。Ｃａｐｔｕｒｅ及びＵｐｄａｔｅ信号を介して、テスタがＣＭＤ回路のＤＲＣ出力を制御できるようにすることは、ＣＭＤ回路のＤＲＣ出力のより柔軟な制御を可能にする。またＴＳＭへのＴＭＳ入力が、ＴＭＳ及びＣＭＤ信号ではなく、ＴＭＳ信号を入力しさえすればよくなり、ＴＡＰ１０２へのテスタのインタフェースを簡略化する。更に、ＴＭＳ入力上でＴＭＳ信号を入力するだけでよいことは、より良好な設定及び保留時間をＴＭＳ信号に適用することができるため、ＴＣＫをより高速のクロック周波数で走らせることを可能にする。Ｃａｐｔｕｒｅ及びＵｐｄａｔｅ信号を用いるテストの間、テスタは、ＴＤＩ及びＴＤＯ信号を介して回路ブロック２６０２へ又は回路ブロック２６０２からデータをシフトするように、ＴＡＰをＳｈｉｆｔＤＲ状態へ遷移し、シフト中の適切な時点で、回路ブロック２６０２のテストを遂行するようＣａｐｔｕｒｅ及びＵｐｄａｔｅ信号を動作させ得る。
【０１０４】
図２７は、上述した図１３及び図１４のＣＭＤ回路８０４及びマルチプレクサ２７０２で構成されるＣＭＤ回路２６０４の一実装例を示す。ＣＭＤ回路８０４がＣａｐｔｕｒｅ（Ｃ）出力を制御できるようにＣＭＤ回路２６０４が設定されるとき、図１３及び図１４で説明したように、Ｃａｐｔｕｒｅ（Ｃ）出力をＣＭＤ回路８０４の出力に結合して、アット・スピードＳｈｉｆｔ＆Ｃａｐｔｕｒｅ動作を可能にするように、ＤＲＥ入力がマルチプレクサを設定する。Ｃａｐｔｕｒｅ信号にＣａｐｔｕｒｅ（Ｃ）出力を制御させるようにＣＭＤ回路２６０４が設定されるとき、Ｃａｐｔｕｒｅ信号をＣａｐｔｕｒｅ（Ｃ）出力に結合して、テスタがアット・スピードＳｈｉｆｔ＆Ｃａｐｔｕｒｅ動作を直接制御できるように、ＤＲＥ入力がマルチプレクサを設定する。図２１及び図２２に示されるようにデバイスが他のデバイスと共にシステム内にあるときは、ＣＭＤ回路８０４によるＣａｐｔｕｒｅ（Ｃ）出力の制御が有利に用いられる。ウエハ又はパッケージレベルのデバイステストにおいてデバイスがテスタによってテストされているときは、Ｃａｐｔｕｒｅ信号によるＣａｐｔｕｒｅ（Ｃ）出力の制御が有利に用いられる。
【０１０５】
図２８は、上述した図１１及び図１２のＣＭＤ回路８０４及びマルチプレクサ２７０２及び２８０２で構成されるＣＭＤ回路２６０４の別の実装例を示す。ＣＭＤ回路８０４にＵｐｄａｔｅ（Ｕ）及びＣａｐｔｕｒｅ（Ｃ）出力を制御させるようにＣＭＤ回路２６０４が設定されるとき、図１１及び図１２で説明したように、Ｕｐｄａｔｅ（Ｕ）及びＣａｐｔｕｒｅ（Ｃ）出力をＣＭＤ回路８０４の出力に結合して、アット・スピードのＵｐｄａｔｅ＆Ｃａｐｔｕｒｅ及びＳｈｉｆｔ＆Ｃａｐｔｕｒｅ動作を可能にするように、ＤＲＥ入力がマルチプレクサを設定する。Ｕｐｄａｔｅ及びＣａｐｔｕｒｅ信号にＵｐｄａｔｅ（Ｕ）及びＣａｐｔｕｒｅ（Ｃ）出力を制御させるようにＣＭＤ回路２６０４が設定されるとき、Ｕｐｄａｔｅ及びＣａｐｔｕｒｅ信号をＵｐｄａｔｅ（Ｕ）及びＣａｐｔｕｒｅ（Ｃ）出力に結合して、テスタがアット・スピードのＵｐｄａｔｅ＆Ｃａｐｔｕｒｅ及びＳｈｉｆｔ＆Ｃａｐｔｕｒｅ動作を直接制御できるように、ＤＲＥ入力がマルチプレクサを設定する。デバイスが、図２１及び図２２に示されるように他のデバイスと共にシステム内にあるときは、ＣＭＤ回路８０４によるＵｐｄａｔｅ（Ｕ）及びＣａｐｔｕｒｅ（Ｃ）出力の制御が有利に用いられる。ウエハ又はパッケージレベルのデバイステストにおいてデバイスがテスタによってテストされているときは、Ｕｐｄａｔｅ及びＣａｐｔｕｒｅ信号によるＵｐｄａｔｅ（Ｕ）及びＣａｐｔｕｒｅ（Ｃ）出力の制御が有利に用いられる。
【０１０６】
図２９Ａは、ＣＭＤ回路８０２へのＣＭＤ入力が、ＴＭＳ入力からではなくＴＳＭ１０２の出力２９０４からくる以外は図８のＴＡＰ８００と同一のＴＡＰ２９０２を示す。ＴＳＭがＥｘｉｔｌＤＲ状態にあるとき、ＴＳＭからのＣＭＤ出力２９０４が起こる。これは、図２９Ｂに示すように、状態デコードゲートを用いて、ＴＳＭがいつＥｘｉｔｌＤＲ状態にあるかを検出することによって達成される。
【０１０７】
図３０は、図２９ＡのＣＭＤ回路へＣＭＤ信号を出力するために、ＥｘｉｔｌＤＲ状態（斜線部）を経由して遷移するＴＳＭのタイミング図を示す。図からわかるように、図８のＣＭＤ回路で説明したように、ＣＭＤ回路は、ＴＣＫの立ち下がりからＴＣＫの次の立ち下がりまでＣＭＤ信号（斜線部）をレジスタする。ＴＣＫの２つの立ち下がりの間のＴＣＫの立ち上がり３００８でＣＭＤ動作が起こる。図１３及び図１４の例示のＣＭＤ回路８０２を用いてＣＭＤ動作がＣａｐｔｕｒｅ及びＳｈｉｆｔ動作（ＣＳＯＰ）３００２を実行する場合、ＴＣＫ３００８の立ち上がりでＣａｐｔｕｒｅが起こる。図１１又は図１２の例示のＣＭＤ回路８０２を用いてＣＭＤ動作がＣａｐｔｕｒｅ、Ｓｈｉｆｔ、及びＵｐｄａｔｅ動作（ＣＳＵＯＰ）３００４を実行する場合、ＴＣＫ３００８の立ち上がりでＵｐｄａｔｅ動作が起こり、ＴＣＫ３０１０の次の立ち上がりでＣａｐｔｕｒｅ動作が起こる。図１５の例示のＣＭＤ回路８０２を用いてＣＭＤ動作が連続Ｃａｐｔｕｒｅ及びＳｈｉｆｔ動作（Ｂ２ＢＣＳＯＰ）３００６を実行する場合、ＴＣＫ３００８の立ち上がりで第１のＣａｐｔｕｒｅ動作が起こり、ＴＣＫ３０１０の次の立ち上がりで第２のＣａｐｔｕｒｅ動作が起こる。
【０１０８】
図３０のタイミング図でわかるように、且つ図１０のタイミング図とは異なり、ＴＳＭは、ＣＭＤ信号をＣＭＤ回路８０２へ提供するためにＳｈｉｆｔＤＲ状態から外に遷移してＥｘｉｔｌＤＲ状態を経由しなければならない。ＣＳＯＰ３００２にとって、これは、Ｃａｐｔｕｒｅ動作に続いてＳｈｉｆｔＤＲ状態を再開する前に２つのデッド状態（即ち、ノーアクション状態）のＰａｕｓｅＤＲ及びＥｘｉｔ２ＤＲを横切らなければならないことを意味する。ＣＳＵＯＰ３００４にとって、これはＵｐｄａｔｅ及びＣａｐｔｕｒｅ動作の後ＳｈｉｆｔＤＲ状態を再開する前にデッド状態のＥｘｉｔ２ＤＲを横切らなければならないことを意味する。２ＢＣＳＯＰ３００６にとっては、これは、第１及び第２のＣａｐｔｕｒｅ動作に続いてＳｈｉｆｔＤＲ状態を再開する前に１つのデッド状態のＥｘｉｔ２ＤＲを横切らなければならないことを意味する。ＣＭＤ信号を検出するためにＥｘｉｔｌＤＲ状態を用いてデッド状態が導入されている間は、所望のアット・スピードＳｈｉｆｔ及びＣａｐｔｕｒｅ動作（ＣＳＯＰ）３００２、アット・スピードＵｐｄａｔｅ及びＣａｐｔｕｒｅ動作（ＣＳＵＯＰ）３００４、及びアット・スピード連続Ｃａｐｔｕｒｅ動作（Ｂ２ＢＣＳＯＰ）３００６の後にデッド状態が起こる。
【０１０９】
ＴＳＭ１０２がＳｈｉｆｔＤＲ状態から遷移するとき、そのＣｌｏｃｋＤＲ出力上のクロック信号の出力を停止又はゲートオフすることが知られている。図３０のタイミング図でわかるように、ＣＳＯＰ動作３００２は、Ｃａｐｔｕｒｅ動作のためにＥｘｉｔｌＤＲ状態でクロックを必要とし、ＣＳＵＯＰ動作３００４は、Ｕｐｄａｔｅ及びＣａｐｔｕｒｅ動作のためにＥｘｉｔｌＤＲ及びＰａｕｓｅＤＲ状態でクロックを必要とし、Ｂ２ＢＣＳＯＰ動作３００６は、連続Ｃａｐｔｕｒｅ動作のためにＥｘｉｔｌＤＲ及びＰａｕｓｅＤＲ状態でクロックを必要とする。以下の図３１及び図３２の説明は、これらの状態の間、ＣｌｏｃｋＤＲ上にこれらのクロックをどのように供給するのかを例として示す。
【０１１０】
図３１は、非同期レジスタ３１０２、デュアルポートルータ８０４、ＣＭＤ回路８０２、及びＴＳＭ１０２を示す。非同期データレジスタ３１０２は、非同期ＣＳＵデータレジスタ４０２又は非同期ＣＳデータレジスタ６０２でありうる。非同期データレジスタ３１０２が非同期ＣＳＵデータレジスタ４０２である場合、ＣＭＤ回路８０２は図１１で説明したように動作して、ＣｌｏｃｋＤＲ、ＳｈｉｆｔＤＲ、及びＵｐｄａｔｅ信号をデュアルポートルータ８０４を介してデータレジスタに提供する。非同期データレジスタ３１０２が非同期ＣＳデータレジスタ６０２である場合、ＣＭＤ回路８０２は図１３又は図１５のいずれかで説明したように動作して、ＣｌｏｃｋＤＲ及びＳｈｉｆｔＤＲ信号をデュアルポートルータ８０４を介してデータレジスタに提供する。図３１の構成と、ＣＭＤ回路８０２を用いる上述した他の構成との間の違いは、図３１のＣＭＤ回路へのＣＭＤ信号が、ＴＭＳ信号からではなく、ＴＳＭから来るという点だけである。ＥｘｉｔｌＤＲ状態の間ＣＭＤ信号を提供するためにＴＳＭは図２９Ｂのゲーティング回路２９０４を含み、ＣＳＯＰ、ＣＳＵＯＰ、及びＢ２ＢＣＳＯＰ動作に関して上述したようにＣｌｏｃｋＤＲ上にクロック信号を提供するためにＣｌｏｃｋＤＲゲーティング回路要素３１０２を更に含む。
【０１１１】
図３２は、すべて図示されるように接続される、ゲーティング回路３２０４〜３２０８、及びマルチプレクサ３２０２を含むＴＳＭのＣｌｏｃｋＤＲゲーティング回路要素３１０２の例を示す。各ゲーティング回路３２０４〜３２０８は、ＴＣＫ信号、及びＴＳＭ状態を示す４つの状態信号を入力する。ＴＳＭがＣａｐｔｕｒｅＤＲ又はＳｈｉｆｔＤＲ状態のとき、ゲーティング回路要素３２０４はＴＣＫをマルチプレクサへパスする。ＴＳＭがＣａｐｔｕｒｅＤＲ、ＳｈｉｆｔＤＲ、又はＥｘｉｔｌＤＲ状態のとき、ゲーティング回路要素３２０６はＴＣＫをマルチプレクサへパスする。ＴＳＭがＣａｐｔｕｒｅＤＲ、ＳｈｉｆｔＤＲ、ＥｘｉｔｌＤＲ、又はＰａｕｓｅＤＲ状態のとき、ゲーティング回路要素３２０８はＴＣＫをマルチプレクサへパスする。マルチプレクサは、どのゲーティング回路出力をＣｌｏｃｋＤＲ出力へパスするかを選択するために、命令レジスタからＤＲＥ入力を受け取る。
【０１１２】
データレジスタ３１０２へのＤＲＣ信号をＴＳＭが制御しているときは、従来のＩＥＥＥ  １１４９．１のＴＳＭ制御Ｃａｐｔｕｒｅ及びＳｈｉｆｔ、又はＣａｐｔｕｒｅ、Ｓｈｉｆｔ、及びＵｐｄａｔｅ動作を可能にするために、ゲーティング回路３２０４の出力はマルチプレクサ３２０２のＣｌｏｃｋＤＲ出力に多重化される。図３０のＣＳＯＰ動作３００２の間データレジスタ３１０２へのＤＲＣ信号をＣＭＤ回路が制御しているときは、ゲーティング回路要素３２０６の出力はマルチプレクサ３２０２のＣｌｏｃｋＤＲ出力に多重化されて、ＥｘｉｔｌＤＲ状態の間、要求される付加的なＣａｐｔｕｒｅクロックをＣｌｏｃｋＤＲ上に提供する。図３０のＣＳＵＯＰ動作３００４の間データレジスタ３１０２へのＤＲＣ信号をＣＭＤ回路が制御しているときは、ゲーティング回路要素３２０８の出力はマルチプレクサ３２０２のＣｌｏｃｋＤＲ出力に多重化されて、ＥｘｉｔｌＤＲ状態の間要求される付加的なＵｐｄａｔｅクロックｃｌｏｃｋをＣｌｏｃｋＤＲ上に提供し、ＰａｕｓｅＤＲ状態の間要求されるＣａｐｔｕｒｅクロックをＣｌｏｃｋＤＲ上に提供する。図３０のＢ２ＢＣＳＯＰ動作３００６の間データレジスタ３１０２へのＤＲＣ信号をＣＭＤ回路が制御しているときは、ゲーティング回路要素３２０８の出力はマルチプレクサ３２０２のＣｌｏｃｋＤＲ出力に多重化されて、ＥｘｉｔｌＤＲ状態の間要求される付加的な第１のＣａｐｔｕｒｅクロックをＣｌｏｃｋＤＲ上に提供し、ＰａｕｓｅＤＲ状態の間要求される付加的な第２のＣａｐｔｕｒｅクロックをＣｌｏｃｋＤＲ上に提供する。
【０１１３】
図３３は、回路ブロック２６０２、デュアルポートルータ８０４、ＴＳＭ１０２、及びＣＭＤ回路２６０４を含む構成を示す。図３３は、図３１で上述したように、ＴＳＭがＥｘｉｔｌＤＲ状態の間ゲーティング回路要素２９０４を介してＣＭＤ回路２６０４へＣＭＤ信号を出力し、他の選択されたＴＳＭ状態の間はゲーティング回路要素３１０４を介してデュアルポートルータへクロック信号を出力するように改変されていること以外は図２６と同一である。図２６、図２７、及び図２８に関して説明したように、デュアルポートルータから回路ブロック２６０２へのＤＲＣ入力は、ＣＭＤ回路、又は外部アクセス可能なＣａｐｔｕｒｅ及びＵｐｄａｔｅ信号に接続されるテスタから、のいずれかによって制御されうる。
【０１１４】
図３４Ａは、データレジスタ１０６、デュアルポートルータ８０４、命令レジスタ１０４、多重化回路要素１１０、及びＴＳＭ１０２を含む、図２９ＡのＴＡＰ２９０２に類似するＴＡＰ３４０２を示す。ＴＡＰ３４０２が、ＣＭＤ回路８０２の代わりに、プログラマブルスイッチ（ＰＳＷ）回路３４０６を使用するという点でＴＡＰ２９０２とは異なる。ＴＳＭ１０２はＴＳＭ状態検出回路要素３４０４を備えて拡張されている。図３４Ｂの例に示されるように、ＴＳＭ状態回路要素は、ＥｘｉｔｌＤＲ及びＰａｕｓｅＤＲ状態を検出するように実装される。検出されたＥｘｉｔｌＤＲ（ＥＤＲ）及び検出されたＰａｕｓｅＤＲ（ＰＤＲ）ＴＳＭ状態信号は、命令レジスタからのＤＲＥ入力と共にＰＳＷ回路に入力される。選択された１つ又は複数のデータレジスタ上のＣａｐｔｕｒｅ及びＳｈｉｆｔ、Ｃａｐｔｕｒｅ、Ｓｈｉｆｔ及びＵｐｄａｔｅ、又は連続Ｃａｐｔｕｒｅ及びＳｈｉｆｔ動作を制御するように、ＰＳＷ回路がＤＲＣ制御をデュアルポートルータ８０４に出力する。ＰＳＷ回路へのＤＲＥ入力は、ＥＤＲ及びＰＤＲ信号を必要に応じて適切なＤＲＣ信号に結合するようＰＳＷ回路をプログラムして、データレジスタ上でＣＳＯＰ、ＣＳＵＯＰ、又はＢ２ＢＣＳＯＰ動作を実行する。
【０１１５】
図３５は、状態検出回路要素３４０４及びＰＳＷ回路３４０６を用いて、ＣＳＯＰ動作３５０２、ＣＳＵＯＰ動作３５０４、及びＢ２ＢＣＳＯＰ動作３５０６を実行するように状態を経由して遷移するＴＳＭのタイミング図を示す。ＣＳＯＰ動作３５０２の間、検出されたＥｘｉｔｌＤＲ状態がＰＳＷを経由して、選択されたデータレジスタ上でＣａｐｔｕｒｅ動作を実行するように、デュアルポートルータにＤＲＣ制御を出力させる。ＣＳＵＯＰ動作３５０４の間、検出されたＥｘｉｔｌＤＲ状態がＰＳＷを経由し、選択されたデータレジスタ上でＵｐｄａｔｅ動作を実行するように、デュアルポートルータにＤＲＣ制御を出力させ、検出されたＰａｕｓｅＤＲ状態がＰＳＷを経由し、選択されたデータレジスタ上でＣａｐｔｕｒｅ動作を実行するように、デュアルポートルータにＤＲＣ制御を出力させる。Ｂ２ＢＣＳＯＰ３５０６動作の間、検出されたＥｘｉｔｌＤＲ状態がＰＳＷを経由し、選択されたデータレジスタ上で第１のＣａｐｔｕｒｅ動作を実行するように、デュアルポートルータにＤＲＣ制御を出力させ、検出されたＰａｕｓｅＤＲ状態がＰＳＷを経由し、選択されたデータレジスタ上で第２のＣａｐｔｕｒｅ動作を実行するように、デュアルポートルータにＤＲＣ制御を出力させる。
【０１１６】
図３０のタイミング図と同様に、図３５のタイミング図はデッド状態を含む。図示されるように、ＣＳＯＰ動作３５０２の間２つのデッド状態が起こり、ＣＳＵＯＰ動作３５０４の間１つのデッド状態が起こり、Ｂ２ＢＣＳＯＰ動作３５０６の間１つのデッド状態が起こる。これらのデッド状態は、ＣＳＯＰサイクル３５０２中の所望のアット・スピードＣａｐｔｕｒｅ動作の後、ＣＳＵＯＰサイクル３５０４中の所望のアット・スピードＵｐｄａｔｅ及びＣａｐｔｕｒｅ動作の後、及び、Ｂ２ＢＣＳＯＰサイクル３５０６中の所望のアット・スピード連続Ｃａｐｔｕｒｅ動作の後に起こるために問題とならない。
【０１１７】
図３６は、非同期レジスタ３６０２、デュアルポートルータ８０４、ＴＳＭ１０２、及びＰＳＷ回路３４０６を示し、これらは全て図示されているように接続される。非同期データレジスタ３６０２は、非同期ＣＳＵデータレジスタ４０２又は非同期ＣＳデータレジスタ６０２でありうる。
【０１１８】
データレジスタ３６０２が非同期ＣＳＵデータレジスタ４０２である場合、検出回路３４０４からのＥｘｉｔｌＤＲ信号をＰＳＷのＵｐｄａｔｅ（Ｕ）信号出力に、検出回路３４０４からのＰａｕｓｅＤＲ信号出力をＰＳＷのＣａｐｔｕｒｅ（Ｃ）出力に結合するように、ＰＳＷ３４０６がＤＲＥ入力によってプログラムされる。ＴＳＭが、検出可能なＥｘｉｔｌＤＲ状態を経由して遷移するとき、ＰＳＷのＵｐｄａｔｅ（Ｕ）出力がアサートされ、デュアルポートルータを介して、ＣＳＵデータレジスタのＵｐｄａｔｅＤＲ入力に印加されて、Ｕｐｄａｔｅ動作を実行する。ＴＳＭが、検出可能なＰａｕｓｅＤＲ状態を経由して遷移するときは、ＰＳＷのＣａｐｔｕｒｅ（Ｃ）出力がアサートされ、デュアルポートルータを介して、ＣＳＵデータレジスタのＳｈｉｆｔＤＲ入力に印加されて、Ｃａｐｔｕｒｅ動作を実行する。
【０１１９】
データレジスタ３６０２が非同期ＣＳデータレジスタ６０２であり、且つＣＳＯＰ動作がレジスタ上で実行される場合、検出回路３４０４からのＥｘｉｔｌＤＲ信号をＰＳＷのＣａｐｔｕｒｅ（Ｃ）信号出力に結合するように、ＰＳＷ３４０６がＤＲＥ入力によってプログラムされる。ＴＳＭが、検出可能なＥｘｉｔｌＤＲ状態を経由して遷移するとき、ＰＳＷのＣａｐｔｕｒｅ（Ｃ）出力がアサートされ、デュアルポートルータを介して、ＣＳデータレジスタへのＳｈｉｆｔＤＲ入力へ印加されて、Ｃａｐｔｕｒｅ動作を実行する。
【０１２０】
データレジスタ３６０２が非同期ＣＳデータレジスタ６０２であり、且つＢ２ＢＣＳＯＰ動作がレジスタ上で実行される場合、検出回路３４０４からのＥｘｉｔｌＤＲ信号をＰＳＷのＣａｐｔｕｒｅ（Ｃ）信号出力に結合し、検出回路３４０４からのＰａｕｓｅＤＲ信号をＰＳＷのＣａｐｔｕｒｅ（Ｃ）信号出力に結合するように、ＰＳＷ３４０６がＤＲＥ入力によってプログラムされる。ＴＳＭが、検出可能なＥｘｉｔｌＤＲ状態を経由して遷移するとき、ＰＳＷのＣａｐｔｕｒｅ（Ｃ）出力がアサートされ、デュアルポートルータを介して、ＣＳデータレジスタへのＳｈｉｆｔＤＲ入力へ印加されて、第１のＣａｐｔｕｒｅ動作を実行する。ＴＳＭが、検出可能なＰａｕｓｅＤＲ状態を経由して遷移するときは、ＰＳＷのＣａｐｔｕｒｅ（Ｃ）出力が再びアサートされ、デュアルポートルータを介して、ＣＳデータレジスタのＳｈｉｆｔＤＲ入力に印加されて、第２のＣａｐｔｕｒｅ動作を実行する。
【０１２１】
図３６で分かるように、ＴＳＭは、ＰＳＷ制御のＣＳＯＰ、ＣＳＵＯＰ、及びＢ２ＢＣＳＯＰ動作を実行するために図３２で説明したように、要求されたＴＳＭ状態の間ＣｌｏｃｋＤＲ上にクロック信号を提供するように、上述したＣｌｏｃｋＤＲゲーティング回路要素３１０４を備えて拡張される。ＰＳＷ回路３４０６は、ＤＲＥ入力によって制御されるゲーティング回路要素及びマルチプレクサを用いる方法、ＤＲＥ入力によって制御されるゲーティング回路要素及びクロスバースイッチを用いる方法等、多くの方法で設計されうる。
【０１２２】
図３７は、全て図示されているように接続される、回路ブロック２６０２、デュアルポートルータ８０４、ＴＳＭ１０２、及び新規のＰＳＷ回路３７０２を含む構成を示す。図３８に示すように、新規のＰＳＷ回路３７０２は、上述したＰＳＷ回路３４０６及び２つのマルチプレクサ３８０２及び３８０４を含む。ＰＳＷ回路３４０６は、上述したＴＳＭ１０２の検出回路要素３４０４からのＥｘｉｔｌＤＲ及びＰａｕｓｅＤＲ信号を入力し、命令レジスタからのＤＲＥ入力を入力する。ＰＳＷ回路３４０６は、マルチプレクサ３８０２へ信号を出力し、マルチプレクサ３８０４へ信号を出力する。マルチプレクサ３８０２は、ＰＳＷ３４０６からの信号、Ｃａｐｔｕｒｅ信号、ＤＲＥ制御入力信号を入力し、Ｃａｐｔｕｒｅ（Ｃ）信号を出力する。マルチプレクサ３８０４は、ＰＳＷ３４０６からの信号、Ｕｐｄａｔｅ信号、ＤＲＥ制御入力信号を入力し、Ｕｐｄａｔｅ（Ｕ）信号を出力する。新規のＰＳＷ３７０２は、ＤＲＥ入力によって決定される２つのモードで動作しうる。第１のモードは、検出されたＥｘｉｔｌＤＲ及びＰａｕｓｅＤＲ状態信号に応答して、ＰＳＷ３４０６がマルチプレクサ３８０２及び３８０４を介して新規のＰＳＷ３７０２のＣａｐｔｕｒｅ（Ｃ）及びＵｐｄａｔｅ（Ｕ）出力を制御するという、図３４Ａ及び図３６で説明したものと同一のモードである。第２のモードは、新規のＰＳＷ３７０２のＣａｐｔｕｒｅ（Ｃ）及びＵｐｄａｔｅ（Ｕ）出力を、マルチプレクサ３８０２及び３８０４へのＣａｐｔｕｒｅ及びＵｐｄａｔｅ信号によって制御させる。図２６及び図３３で上述したように、ＣＳＯＰ、ＣＳＵＯＰ、及びＢ２ＢＣＳＯＰテスト動作をより効率的に制御するためにＴＡＰ１０２がＳｈｉｆｔＤＲ状態にある間、ウエハ及びパッケージデバイスの製造テスト中、Ｃａｐｔｕｒｅ及びＵｐｄａｔｅ信号をテスタによって直接制御され得る。
【０１２３】
図３９は、データレジスタ１０６、デュアルポートルータ８０４、命令レジスタ１０４、多重化回路要素１１０、及びＴＳＭ１０２を含むという点で図３４ＡのＴＡＰ３４０２に類似するＴＡＰ３９０２を示す。ＴＡＰ３９０２はＰＳＷ回路３４０６を含まない点が、ＴＡＰ３４０２とは異なる。図からわかるように、検出回路３４０４からのＴＳＭのＥｘｉｔｌＤＲ（ＥＤＲ）及びＰａｕｓｅＤＲ（ＰＤＲ）状態検出信号が、デュアルポートルータのＤＲＣ入力に直接結合される。図３５で説明したように、信号に応答して、データレジスタがＣＳＯＰ、ＣＳＵＯＰ、又はＢ２ＢＣＳＰ動作を実行できるように、ＤＲＥ入力に応答して、ＥＤＲ及びＰＤＲ信号を選択されたデータレジスタに結合するようにデュアルポートルータ８０４が設計される。
【０１２４】
第１の例では、データレジスタ１がＣＳデータレジスタであり、且つ図３５に示されるようにＣＳＯＰ動作３５０２が実行される場合、Ｃａｐｔｕｒｅ動作がいつ起こるのかを制御するように、ＥＤＲ信号をデータレジスタ１へのＤＲＣ３９０４入力に結合して、ＤＲＥ命令入力がデュアルポートルータ８０４を制御する。ＣＳデータレジスタが非同期６０２タイプのレジスタである場合、これはデュアルポートルータ８０４のＤＲＣ出力３９０４を介して、ＥＤＲ信号がレジスタのＳｈｉｆｔＤＲ入力へ結合されることを意味する。
【０１２５】
第２の例では、データレジスタＮがＣＳＵデータレジスタであり、且つ図３５に示されるようにＣＳＵＯＰ動作３５０４が実行される場合、Ｕｐｄａｔｅ及びＣａｐｔｕｒｅ動作がいつ起こるのかを制御するために、ＥＤＲ及びＰＤＲ信号をデータレジスタＮへのＤＲＣ３９０６入力に結合するよう、ＤＲＥ命令入力がデュアルポートルータを制御する。ＣＳＵデータレジスタが非同期４０２タイプのレジスタである場合、これはデュアルポートルータ８０４のＤＲＣ出力３９０６を介して、ＥＤＲ信号がレジスタのＵｐｄａｔｅＤＲ入力へ結合され、ＰＤＲ信号がレジスタのＳｈｉｆｔＤＲ入力に結合されることを意味する。
【０１２６】
図４０は、データレジスタ１０６、デュアルポートルータ８０４、命令レジスタ１０４、多重化回路要素１１０、及びＴＳＭ１０２を含む点で図３９のＴＡＰ３９０２に類似するＴＡＰ４００２を示す。ＴＡＰ４００２は、ＴＳＭとデュアルポートルータとの間のＥＤＲ及びＰＤＲ信号パスにマルチプレクサ４００８を挿入するという点でＴＡＰ３９０２とは異なる。マルチプレクサは外部アクセス可能なＣａｐｔｕｒｅ及びＵｐｄａｔｅ信号のための入力を有する。デュアルポートルータへのＤＲＣ入力をＥＤＲ及びＰＤＲのＴＳＭ信号、又は外部アクセス可能なＣａｐｔｕｒｅ及びＵｐｄａｔｅ信号によって制御できるように、マルチプレクサはＤＲＥ入力によって制御される。デュアルポートルータへのＤＲＣ入力を制御するためにＥＤＲ及びＰＤＲ信号が選択されるときは、ＴＡＰ４００２は、図３９で説明したように動作する。デュアルポートルータへのＤＲＣ入力を制御するためにＣａｐｔｕｒｅ及びＵｐｄａｔｅ信号が選択されるときは、ＴＡＰ４０２は、図２６、図３３、及び図３７で説明したように動作する。
【０１２７】
図４１は、全て図示されるように接続される、回路ブロック２６０２、デュアルポートルータ８０４、ＴＳＭ１０２、及びマルチプレクサ４００８を含む構成を示す。マルチプレクサ４００８は、図４０で説明したようにＴＳＭからのＥｘｉｔｌＤＲ（ＥＤＲ）及びＰａｕｓｅＤＲ（ＰＤＲ）信号、Ｃａｐｔｕｒｅ及びＵｐｄａｔｅ信号を入力し、デュアルポートルータにＤＲＣ制御を出力する。ＰＳＷ３４０６は、Ｃａｐｔｕｒｅ信号、ＤＲＥ制御入力信号を入力し、Ｃａｐｔｕｒｅ（Ｃ）信号を出力する。マルチプレクサ４００８は、ＤＲＥ入力によって決定される２つのモードで動作可能である。第１のモードは、ＥｘｉｔｌＤＲ及びＰａｕｓｅＤＲ信号にデュアルポートルータへのＤＲＣ入力を制御させる。第２のモードは、Ｃａｐｔｕｒｅ及びＵｐｄａｔｅ信号にデュアルポートルータへのＤＲＣ入力を制御させる。図２６及び図３３で上述したように、回路ブロック２６０２へのＣＳＯＰＣ、ＳＵＯＰ及びＢ２ＢＣＳＯＰテスト動作をより効率よく制御するために、ＴＡＰ１０２がＳｈｉｆｔＤＲ状態にある間、ウエハ及びパッケージデバイス製造テスト中、Ｃａｐｔｕｒｅ及びＵｐｄａｔｅ信号はテスタによって直接制御され得る。
【０１２８】
デュアルポートルータの価値は、それにより、従来のようにＴＳＭによって、或いは本開示で説明した新規の方法によって、ターゲット回路が制御され得ることである。例えば、図２１では、デイジーチェーン配置のデバイスがＩＥＥＥ規格１１４９．１のエックステスト命令動作の間ＴＳＭによって選択的に制御され得、或いは、それらのデバイスが本開示の新規のアット・スピードのエックステスト命令動作の間ＣＭＤ回路によって制御されうる。本開示によれば、任意の規格又は非規格のＩＥＥＥ  １１４９．１命令が２つの動作モードを有しうる。第１の動作モードは、デュアルポートルータを介してＴＳＭによって従来のように制御される動作モードで、第２の動作モードはデュアルポートルータを介して開示の教示に従って制御される動作モードである。
【０１２９】
本開示の実施形態では、デュアルポートルータが示されているが、それは本開示の必須の特徴ではないことを理解するべきである。実際には、データレジスタ１０６又は他の回路２６０２への従来のＴＳＭアクセスが要求されない場合、デュアルポートルータを、ＤＲＥ入力を受け取り、ＣＭＤ回路、ＰＳＷ回路、ＥｘｉｔｌＤＲ及びＰａｕｓｅＤＲ状態検出回路から、又は外部からアクセス可能なＣａｐｔｕｒｅ及びＵｐｄａｔｅ信号からのＤＲＣ出力を、データレジスタ１０６又は回路２６０２のＤＲＣ入力に結合することが可能な他のルータで置き換えてもよい。
【０１３０】
デバイス回路１０６及び２６０２は、デバイステスト回路、デバイスデバッグ回路、デバイスプログラミング回路、デバイスインスツルメンテーション回路、デバイス読み出し／書き込み回路、デバイストレース回路、及びデバイスエミュレーション回路を含むが、それらに限定されない。
【０１３１】
当業者であれば、本発明の請求の範囲内で他の実施形態及び変形が可能であること、及び、簡潔さ或いは平易さのため、特徴又は工程は、例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明したが、例示の実施形態の文脈で説明した一つ又はそれ以上の特徴又はステップの異なる組合せを有する実施形態も本明細書に包含されることが理解されるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４Ａ】
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【図３４Ｂ】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【国際調査報告】
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