(57)【要約】  モノリシックな３次元ＮＡＮＤストリングは、少なくとも１つの端部が基板の主面に対して実質的に垂直に延びる半導体チャネルと、基板の主面に対して実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極と、複数のブロッキング誘電体セグメントを含むブロッキング誘電体と、複数の離散的な電荷蓄積セグメントと、複数の離散的な電荷蓄積セグメントの各々の１つと半導体チャネルとの間に位置するトンネル誘電体とを備える。
2013534058.tif 000002
【特許請求の範囲】
【請求項１】
モノリシックな３次元ＮＡＮＤストリングを作る方法であって、
導電性または半導体のコントロールゲート材料を含む第１の材料および絶縁材料を含む第２の材料の交互の層のスタックを基板の上に形成するステップと、
前記スタックに少なくとも１つの開口部を形成するために前記スタックをエッチングするステップと、
前記第１の材料に第１の凹所を形成するために前記第１の材料を選択的にエッチングするステップと、
第１の凹所内にブロッキング誘電体を形成するステップと、
第１の凹所内で前記ブロッキング誘電体の上に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、
少なくとも１つの開口部内で露出した前記離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体を形成するステップと、
少なくとも１つの開口部内に半導体チャネルを形成するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記半導体チャネルは、上から見られたときに円形である断面を有する方法。
【請求項３】
請求項１記載の方法において、
前記少なくとも１つの開口部内に半導体チャネルを形成するステップは、少なくとも１つの開口部を半導体チャネル材料で完全に埋める方法。
【請求項４】
請求項１記載の方法において、
前記少なくとも１つの開口部内に半導体チャネルを形成するステップは、半導体チャネル材料が少なくとも１つの開口部を完全には埋めないように、前記半導体チャネル材料を少なくとも１つの開口部の側壁上には形成するけれども少なくとも１つの開口部の中心部には形成しない方法。
【請求項５】
請求項４記載の方法において、
少なくとも１つの開口部を完全に埋めるために絶縁充填材料を少なくとも１つの開口部の中心部に形成するステップをさらに含む方法。
【請求項６】
請求項１記載の方法において、
前記半導体チャネルの上に上側電極を形成するステップをさらに含む方法。
【請求項７】
請求項６記載の方法において、
前記交互の層のスタックを形成するステップの前に、前記半導体チャネルより下に下側電極を設けるステップをさらに含む方法。
【請求項８】
請求項１記載の方法において、
前記少なくとも１つの開口部内に半導体チャネルを形成するステップは、
少なくとも１つの開口部内におよび前記交互の層のスタックの上にアモルファス半導体層を形成するステップと、
前記アモルファス半導体層の上に核形成プロモータ層を形成するステップと、
多結晶半導体層を形成するために前記アモルファス半導体を再結晶化させるステップと、
前記交互の層のスタックの上面をストップとして用いて前記核形成プロモータ層および前記多結晶半導体層の上部を除去するステップと、
を含む方法。
【請求項９】
請求項８記載の方法において、
前記核形成プロモータ層は、Ｇｅ、Ｎｉ、Ｐｄ、Ａｌまたはそれらの組み合わせのうちの少なくとも１つを含む方法。
【請求項１０】
請求項１記載の方法において、
複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャを含む方法。
【請求項１１】
請求項１記載の方法において、
複数の離散的な電荷蓄積セグメントは、複数のフローティングゲートを含む方法。
【請求項１２】
請求項１１記載の方法において、
前記複数の離散的な電荷蓄積セグメントを形成するステップは、
第１の凹所内で前記ブロッキング誘電体の上におよび少なくとも１つの開口部の側壁の上にフローティングゲート層を形成するステップと、
張り出している第２の材料層部分間に第１の凹所内の複数のフローティングゲートを残すために前記フローティングゲート層の外側部分をエッチングするステップと、
を含む方法。
【請求項１３】
請求項１２記載の方法において、
前記フローティングゲート層は、半導体フローティングゲート材料を含む方法。
【請求項１４】
請求項１３記載の方法において、
前記半導体フローティングゲート材料は、ポリシリコンを含む方法。
【請求項１５】
請求項１３記載の方法において、
前記フローティングゲート層の外側部分をエッチングするステップは、
前記フローティングゲート層の外側部分を酸化するステップと、
前記フローティングゲート層の酸化されていない半導体内側部分がエッチングされないまま前記フローティングゲート層の酸化された外側部分を選択的にエッチングするステップと、
を含む方法。
【請求項１６】
請求項１記載の方法において、
前記複数の離散的な電荷蓄積セグメントを形成するステップとトンネル誘電体を形成するステップとは、
第１の凹所内で前記ブロッキング誘電体の上におよび少なくとも１つの開口部の側壁の上に半導体層を形成するステップと、
前記トンネル誘電体を形成するために前記半導体層の外側部分を酸化するステップであって、前記半導体層の酸化されていない内側部分は、第１の凹所内で張り出している第２の材料層部分間で互いから分離されている複数の離散的な電荷蓄積セグメントを形成するステップと、
を含む方法。
【請求項１７】
請求項１３記載の方法において、
前記フローティングゲート層の外側部分をエッチングするステップは、
前記フローティングゲート層の外側部分を金属シリサイドに変換するステップと、
前記フローティングゲート層のシリサイド化されていない半導体内側部分がエッチングされないまま前記フローティングゲート層の金属シリサイド外側部分を選択的にエッチングするステップと、
を含む方法。
【請求項１８】
請求項１７記載の方法において、
前記金属シリサイドは、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、モリブデンシリサイド、またはそれらの組み合わせから成るグループから選択される方法。
【請求項１９】
請求項１記載の方法において、
前記第１の凹所内にブロッキング誘電体を形成するステップは、第１の凹所内で前記第２の材料の張り出し部の間に複数のハマグリ形状のブロッキング誘電体セグメントを形成するステップを含み、
前記複数の離散的な電荷蓄積セグメントを形成するステップは、複数の離散的な電荷蓄積セグメントの各々を複数のハマグリ形状のブロッキング誘電体セグメントのうちのそれぞれの１つの中の開口部の内側に形成するステップを含む方法。
【請求項２０】
モノリシックな３次元ＮＡＮＤストリングを作る方法であって、
基板の上に少なくとも１つの犠牲フィーチャを形成するステップと、
少なくとも１つの犠牲フィーチャの上に、導電性または半導体のコントロールゲート材料を含む第１の材料および絶縁材料を含む第２の材料の交互の層のスタックを形成するステップと、
前記スタックに少なくとも２つの開口部を形成するために前記スタックをエッチングするステップと、
第１の凹所のうちの少なくともいくつかが第１の開口部内で露出させられると共に少なくともいくつかのさらなる第１の凹所が第２の開口部内で露出させられることとなるように、前記第１の材料に第１の凹所を形成するために前記第１の材料を選択的にエッチングするステップと、
第１の凹所内にブロッキング誘電体を形成するステップと、
第１の凹所内で前記ブロッキング誘電体層の上に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、
前記基板の主面に対して実質的に平行に延び、かつ中空領域により結合される前記基板の主面に対して実質的に垂直に延びる第１の開口部および第２の開口部を含む中空Ｕ形状パイプスペースを形成するために少なくとも２つの開口部を結合させる中空領域を形成するために少なくとも１つの犠牲フィーチャを除去するステップと、
少なくとも２つの開口部内で露出させられた複数の離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体を形成するステップと、
前記中空Ｕ形状パイプスペース内に半導体チャネルを形成するステップと、
を含む方法。
【請求項２１】
請求項２０記載の方法において、
前記半導体チャネルは、上から見られたときに２つの円である断面を有する方法。
【請求項２２】
請求項２０記載の方法において、
前記中空Ｕ形状パイプスペース内に半導体チャネルを形成するステップは、前記中空Ｕ形状パイプスペースを半導体チャネル材料で完全に埋める方法。
【請求項２３】
請求項２０記載の方法において、
前記中空Ｕ形状パイプスペース内に半導体チャネルを形成するステップは、半導体チャネル材料が前記中空Ｕ形状パイプスペースを完全には埋めないように、前記半導体チャネル材料を前記中空Ｕ形状パイプスペースの側壁上には形成するけれども前記中空Ｕ形状パイプスペースの中心部には形成しない方法。
【請求項２４】
請求項２３記載の方法において、
前記中空Ｕ形状パイプスペースを完全に埋めるために前記半導体チャネルの中心部に絶縁充填材料を形成するステップをさらに含む方法。
【請求項２５】
請求項２０記載の方法において、
第１の開口部内に位置する半導体チャネルに連絡するソース電極を形成するステップと、第２の開口部内の半導体チャネルに連絡するドレイン電極を形成するステップと、をさらに含む方法。
【請求項２６】
請求項２５記載の方法において、
前記交互の層のスタックより下に、中空領域内に位置する前記半導体チャネルの部分に連絡するボディ連絡電極を設けるステップをさらに含む方法。
【請求項２７】
モノリシックな３次元ＮＡＮＤストリングであって、
少なくとも１つの端部が基板の主面に対して実質的に垂直に延びる半導体チャネルと、
前記基板の主面に対して実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、第１のデバイスレベルに位置する第１のコントロールゲート電極と前記基板の主面の上で第１のデバイスレベルより下に位置する第２のデバイスレベルに位置する第２のコントロールゲート電極とを含む複数のコントロールゲート電極と、
複数のブロッキング誘電体セグメントを含むブロッキング誘電体であって、複数のブロッキング誘電体セグメントの各々は複数のコントロールゲート電極のうちのそれぞれの１つと接触して位置し、複数のブロッキング誘電体セグメントの各々の少なくとも１つの部分はハマグリ形状を有するブロッキング誘電体と、
少なくとも部分的にそれぞれのハマグリ形状のブロッキング誘電体セグメントに各々位置する複数の離散的な電荷蓄積セグメントであって、少なくとも、第１のデバイスレベルに位置する第１の離散的な電荷蓄積セグメントと第２のデバイスレベルに位置する第２の離散的な電荷蓄積セグメントとを含む複数の離散的な電荷蓄積セグメントと、
複数の離散的な電荷蓄積セグメントの各々の１つと前記半導体チャネルとの間に位置するトンネル誘電体と、
を備えるモノリシックな３次元ＮＡＮＤストリング。
【請求項２８】
請求項２７記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記トンネル誘電体は、複数の離散的な電荷蓄積セグメントの近くに真っ直ぐでない側壁を有するモノリシックな３次元ＮＡＮＤストリング。
【請求項２９】
請求項２７記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記トンネル誘電体は、一様でない厚さを有するモノリシックな３次元ＮＡＮＤストリング。
【請求項３０】
請求項２７記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数の離散的な電荷蓄積セグメントは、複数のフローティングゲートを含むモノリシックな３次元ＮＡＮＤストリング。
【請求項３１】
請求項２７記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャを含むモノリシックな３次元ＮＡＮＤストリング。
【請求項３２】
請求項３１記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記離散的な電荷蓄積誘電体フィーチャは、窒化ケイ素を含み、
前記ブロッキング誘電体セグメントおよびトンネル誘電体は、酸化ケイ素を含むモノリシックな３次元ＮＡＮＤストリング。
【請求項３３】
請求項２７記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記半導体チャネルは、柱形状を有し、
前記柱形状の半導体チャネル全体が、前記基板の主面に対して実質的に垂直に延びるモノリシックな３次元ＮＡＮＤストリング。
【請求項３４】
請求項３３記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記柱形状の半導体チャネルに上から連絡するソースまたはドレイン電極のうちの１つと、前記柱形状の半導体チャネルに下から連絡するソースまたはドレイン電極のうちの他方の１つと、をさらに含むモノリシックな３次元ＮＡＮＤストリング。
【請求項３５】
請求項２７記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記半導体チャネルは、Ｕ形状のパイプ形状を有し、
前記Ｕ形状のパイプ形状の半導体チャネルの２つのウィング部は前記基板の主面に対して実質的に垂直に延び、２つのウィング部を結合させるＵ形状のパイプ形状の半導体チャネルの結合部は前記基板の主面に対して実質的に垂直に延びるモノリシックな３次元ＮＡＮＤストリング。
【請求項３６】
請求項３５記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記半導体チャネルの第１のウィング部に上から連絡するソースまたはドレイン電極のうちの１つと、前記半導体チャネルの第２のウィング部に上から連絡するソースまたはドレイン電極のうちの他の１つと、をさらに備えるモノリシックな３次元ＮＡＮＤストリング。
【請求項３７】
請求項３５記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記半導体チャネルの結合部に下から連絡するボディ連絡電極をさらに備えるモノリシックな３次元ＮＡＮＤストリング。
【請求項３８】
モノリシックな３次元ＮＡＮＤストリングであって、
基板の上に位置し、かつＵ形状の側断面を有する半導体チャネルであって、前記基板の主面に対して実質的に垂直に延びるＵ形状の半導体チャネルの２つのウィング部は前記基板の主面に対して実質的に平行に延びる結合部によって結合される半導体チャネルと、
結合部の上に位置して前記Ｕ形状の半導体チャネルの２つのウィング部を分離する絶縁充填材と、
前記基板の主面に対して実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、第１のデバイスレベルに位置する第１のコントロールゲート電極と前記基板の上で第１のデバイスレベルより下に位置する第２のデバイスレベルに位置する第２のコントロールゲート電極とを含む複数のコントロールゲート電極と、
複数のコントロールゲート電極のうちのそれぞれの１つと接触して各々位置する複数のブロッキング誘電体セグメントと、
複数の離散的な電荷蓄積セグメントと、
複数の離散的な電荷蓄積セグメントと前記半導体チャネルとの間に位置するトンネリング誘電体と、
を備えるモノリシックな３次元ＮＡＮＤストリング。
【請求項３９】
請求項３８記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数のブロッキング誘電体セグメントの各々の少なくとも一部分は、ハマグリ形状を有し、複数の離散的な電荷蓄積セグメントの各々は、少なくとも部分的に、それぞれのハマグリ形状のブロッキング誘電体セグメントの開口部内に位置するモノリシックな３次元ＮＡＮＤストリング。
【請求項４０】
請求項３８記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数の離散的な電荷蓄積セグメントは、複数のフローティングゲートを含むモノリシックな３次元ＮＡＮＤストリング。
【請求項４１】
請求項３８記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャを含むモノリシックな３次元ＮＡＮＤストリング。
【請求項４２】
請求項４１記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数の離散的な電荷蓄積誘電体フィーチャの各々は、それぞれのハマグリ形状のブロッキング誘電体セグメント内に位置する窒化物フィーチャを含み、
前記ブロッキング誘電体セグメント、前記窒化物フィーチャおよび前記トンネル誘電体は、ＮＡＮＤストリングの酸化物−窒化物−酸化物の離散的な電荷蓄積構造を形成するモノリシックな３次元ＮＡＮＤストリング。
【請求項４３】
請求項３８記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記半導体チャネルの第１のウィング部に上から連絡するソースまたはドレイン電極のうちの１つと、前記半導体チャネルの第２のウィング部に上から連絡するソースまたはドレイン電極のうちの他の１つと、をさらに備えるモノリシックな３次元ＮＡＮＤストリング。
【請求項４４】
請求項４３記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記半導体チャネルの結合部に下から連絡するボディ連絡電極をさらに備えるモノリシックな３次元ＮＡＮＤストリング。
【請求項４５】
モノリシックな３次元ＮＡＮＤストリングを作る方法であって、
基板の主面の上に、導電性または半導体のコントロールゲート材料を含む第１の材料および絶縁材料を含む第２の材料の交互の層のスタックを形成するステップと、
前記スタックに少なくとも１つの開口部を形成するために前記スタックをエッチングするステップと、
前記第１の材料に第１の凹所を形成するために前記第１の材料を選択的にエッチングするステップと、
第１の凹所内にブロッキング誘電体を形成するステップと、
第１の凹所内で前記ブロッキング誘電体の上に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、
少なくとも１つの開口部内で複数の離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体層を形成するステップと、
少なくとも１つの開口部内に半導体材料を形成するステップと、
前記基板の主面に対して実質的に垂直に延びる半導体チャネルの２つのウィング部を形成するために前記半導体材料の中央部をエッチングするステップと、
前記半導体チャネルの２つのウィング部を分離する絶縁充填材を形成するステップと、
を含む方法。
【請求項４６】
請求項４５記載の方法において、
ソースまたはドレイン電極のうちの１つを前記半導体チャネルの第１のウィング部の上に形成するステップと、ソースまたはドレイン電極のうちの他の１つを前記半導体チャネルの第２のウィング部の上に形成するステップと、をさらに含む方法。
【請求項４７】
請求項４５記載の方法において、
前記スタックより下に絶縁保護層を設けるステップと、
前記スタックおよび前記絶縁保護層の間に結合フィーチャを設けるステップと、
前記少なくとも１つの開口部内に半導体材料を形成するステップの前に、少なくとも１つの開口部の底において前記結合フィーチャを露出させるために少なくとも１つの開口部の底の上に位置するトンネル誘電体層の底部をエッチングするステップと、をさらに含み、
前記結合フィーチャは、前記基板の主面に対して実質的に平行に延びて２つのウィング部を下から結合させる方法。
【請求項４８】
請求項４７記載の方法において、
前記結合フィーチャより下にボディ連絡電極を設けるステップをさらに含む方法。
【請求項４９】
請求項４７記載の方法において、
前記トンネル誘電体の底部が露出したままであるようにマスキングスペーサ層を少なくとも１つの開口部の側壁上に位置するトンネル誘電体層の部分の上に形成するステップと、
前記結合フィーチャを露出させるためにトンネル誘電体層の底部をエッチングするステップの後に、前記絶縁保護層をエッチングするステップと、
前記トンネル誘電体層の底部をエッチングするステップおよび前記絶縁保護層をエッチングするステップの間または後に、前記マスキングスペーサ層を除去するステップと、
をさらに含む方法。
【請求項５０】
請求項４５記載の方法において、
複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャを含む方法。
【請求項５１】
請求項５０記載の方法において、
複数の離散的な電荷蓄積誘電体フィーチャは、複数の窒化物フィーチャを含み、
前記ブロッキング誘電体、複数の窒化物フィーチャのそれぞれの１つ、および前記トンネル誘電体は、ＮＡＮＤストリングの酸化物−窒化物−酸化物の離散的な電荷蓄積構造を形成する方法。
【請求項５２】
請求項４５記載の方法において、
複数の離散的な電荷蓄積セグメントは、複数のフローティングゲートを含む方法。
【請求項５３】
請求項５２記載の方法において、
前記複数の離散的な電荷蓄積セグメントを形成するステップは、
第１の凹所内で前記ブロッキング誘電体の上におよび少なくとも１つの開口部の側壁の上にフローティングゲート層を形成するステップと、
複数のフローティングゲートを第１の凹所内で張り出している第２の材料層部分間に残すために前記フローティングゲート層の外側部分をエッチングするステップと、
を含む方法。
【請求項５４】
請求項５３記載の方法において、
前記フローティングゲート層は、半導体フローティングゲート材料を含む方法。
【請求項５５】
請求項５４記載の方法において、
前記半導体フローティングゲート材料は、ポリシリコンを含む方法。
【請求項５６】
請求項５４記載の方法において、
前記フローティングゲート層の外側部分をエッチングするステップは、
前記フローティングゲート層の外側部分を酸化するステップと、
前記フローティングゲート層の酸化されていない半導体内側部分がエッチングされないまま前記フローティングゲート層の酸化された外側部分を選択的にエッチングするステップと、
を含む方法。
【請求項５７】
請求項５４記載の方法において、
前記フローティングゲート層の外側部分をエッチングするステップは、
前記フローティングゲート層の外側部分を金属シリサイドに変換するステップと、
前記フローティングゲート層のシリサイド化されていない半導体内側部分がエッチングされないまま前記フローティングゲート層の金属シリサイド外側部分を選択的にエッチングするステップと、
を含む方法。
【請求項５８】
請求項５７記載の方法において、
前記金属シリサイドは、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、モリブデンシリサイド、またはそれらの組み合わせから成るグループから選択される方法。
【請求項５９】
請求項５３記載の方法において、
前記フローティングゲート層は、金属フローティングゲート材料を含む方法。
【請求項６０】
請求項５９記載の方法において、
前記フローティング金属ゲート材料は、チタン、プラチナ、ルテニウム、またはそれらの組み合わせから成るグループから選択される方法。
【請求項６１】
請求項５９記載の方法において、
前記フローティングゲート層の外側部分をエッチングするステップは、
前記フローティングゲート層の外側部分を酸化するステップと、
前記フローティングゲートの酸化されていない金属内側部分がエッチングされないまま前記フローティングゲート層の酸化された外側部分を選択的にエッチングするステップと、
を含む方法。
【請求項６２】
請求項５９記載の方法において、
前記第１の凹所内にブロッキング誘電体を形成するステップは、第１の凹所内で前記第２の材料の張り出し部の間に複数のハマグリ形状のブロッキング誘電体セグメントを形成するステップを含み、
前記複数の離散的な電荷蓄積セグメントを形成するステップは、複数の離散的な電荷蓄積セグメントの各々を複数のハマグリ形状ブロッキング誘電体セグメントのうちのそれぞれの１つの中の開口部の内側に形成するステップを含む方法。
【請求項６３】
モノリシックな３次元ＮＡＮＤストリングであって、
基板の上に位置する半導体チャネルであって、前記半導体チャネルの少なくとも１つの端部は前記基板の主面に対して実質的に垂直に延びる半導体チャネルと、
前記基板の主面に対して実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、第１のデバイスレベルに位置する第１のコントロールゲート電極と前記基板の上で第１のデバイスレベルより下に位置する第２のデバイスレベルに位置する第２のコントロールゲート電極とを含む複数のコントロールゲート電極と、
複数の離散的な電荷蓄積セグメントであって、少なくとも、第１のデバイスレベルに位置する第１の離散的な電荷蓄積セグメントと第２のデバイスレベルに位置する第２の離散的な電荷蓄積セグメントとを含む複数の離散的な電荷蓄積セグメントと、
複数の離散的な電荷蓄積セグメントと複数のコントロールゲート電極との間に位置するブロッキング誘電体と、
複数の離散的な電荷蓄積セグメントと前記半導体チャネルとの間に位置するトンネリング誘電体と、を備え、
前記第１の離散的な電荷蓄積セグメントは第１のコントロールゲート電極の高さより短い高さを有し、前記第２の離散的な電荷蓄積セグメントは第２のコントロールゲート電極の高さより短い高さを有するモノリシックな３次元ＮＡＮＤストリング。
【請求項６４】
請求項６３記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記トンネル誘電体は、真っ直ぐな側壁と一様な厚さとを有するモノリシックな３次元ＮＡＮＤストリング。
【請求項６５】
請求項６３記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャを含むモノリシックな３次元ＮＡＮＤストリング。
【請求項６６】
請求項６３記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数の離散的な電荷蓄積セグメントは、複数のフローティングゲートを含むモノリシックな３次元ＮＡＮＤストリング。
【請求項６７】
請求項６３記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記ブロッキング誘電体は、酸化物を含み、
前記トンネリング誘電体は、酸化物を含み、
複数のコントロールゲート電極は、タングステンまたはドープされたポリシリコンを含むモノリシックな３次元ＮＡＮＤストリング。
【請求項６８】
請求項６３記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記半導体チャネルに上から連絡するソースまたはドレイン電極のうちの１つと、前記半導体チャネルに下から連絡するソースまたはドレイン電極のうちの他方の１つと、をさらに備えるモノリシックな３次元ＮＡＮＤストリング。
【請求項６９】
モノリシックな３次元ＮＡＮＤストリングを作る方法であって、
導電性または半導体のコントロールゲート材料を含む第１の材料および前記第１の材料と比べて選択的にエッチングされ得る犠牲材料を含む第２の材料の交互の層のスタックを基板の上に形成するステップと、
前記スタックに少なくとも１つの開口部を形成するために前記スタックをエッチングするステップと、
少なくとも１つの開口部の側壁上にブロッキング誘電体層を形成するステップと、
少なくとも１つの開口部内で前記ブロッキング誘電体層上に離散的な電荷蓄積材料層を形成するステップと、
少なくとも１つの開口部内で前記離散的な電荷蓄積材料層上にトンネル誘電体層を形成するステップと、
少なくとも１つの開口部内で前記トンネル誘電体層上に半導体チャネル層を形成するステップと、
前記第１の材料層間で前記ブロッキング誘電体層を露出させるために前記第２の材料を除去するステップと、
複数の別々の離散的な電荷蓄積セグメントおよびブロッキング誘電体セグメントを形成するために前記第１の材料層をマスクとして用いて前記ブロッキング誘電体層および前記離散的な電荷蓄積材料層をエッチングするステップと、
前記第１の材料層間に、前記ブロッキング誘電体セグメント間におよび前記離散的な電荷蓄積セグメント間に絶縁材料を堆積させるステップと、
を含む方法。
【請求項７０】
請求項６９記載の方法において、
前記離散的な電荷蓄積材料層は、離散的な電荷蓄積誘電体材料を含む方法。
【請求項７１】
請求項６９記載の方法において、
前記離散的な電荷蓄積材料層は、フローティングゲート材料を含む方法。
【請求項７２】
請求項６９記載の方法において、
前記ＮＡＮＤストリングは、前記基板の上に複数のデバイスレベルを含み、
前記第１および第２のデバイスレベルの各々は、それぞれのコントロールゲートと、それぞれのコントロールゲートに隣接するそれぞれのブロッキング誘電体セグメントと、それぞれのブロッキング誘電体セグメントに隣接するそれぞれの離散的な電荷蓄積セグメントと、それぞれの離散的な電荷蓄積セグメントに隣接するトンネル誘電体層のそれぞれの部分と、前記チャネル層のそれぞれの部分とを含む方法。
【請求項７３】
請求項６９記載の方法において、
前記ブロッキング誘電体層および前記離散的な電荷蓄積材料層をエッチングするステップは、前記離散的な電荷蓄積セグメントおよび前記ブロッキング誘電体セグメントがそれぞれのコントロールゲートより短いように前記ブロッキング誘電体層および前記離散的な電荷蓄積材料層をアンダーカットする方法。
【請求項７４】
請求項６９記載の方法において、
前記第１の材料は、ポリシリコンコントロールゲート材料を含み、
前記第２の材料は、酸化物を含む方法。
【請求項７５】
請求項６９記載の方法において、
前記第１の材料は、タングステンコントロールゲート材料を含み、
前記第２の材料は、酸化物を含む方法。
【請求項７６】
請求項６９記載の方法において、
前記少なくとも１つの開口部内で半導体チャネル層を形成するステップは、少なくとも１つの開口部を半導体チャネル材料で完全に埋める方法。
【請求項７７】
請求項６９記載の方法において、
前記少なくとも１つの開口部内で半導体チャネル層を形成するステップは、半導体チャネル材料を、前記半導体チャネル材料が少なくとも１つの開口部を完全には埋めないように、少なくとも１つの開口部の側壁上には形成するけれども少なくとも１つの開口部の中心部には形成しない方法。
【請求項７８】
請求項７７記載の方法において、
少なくとも１つの開口部を完全に埋めるために少なくとも１つの開口部の中心部に絶縁充填材料を形成するステップをさらに含む方法。
【請求項７９】
請求項６９記載の方法において、
前記半導体チャネルの上に上側電極を形成するステップをさらに含む方法。
【請求項８０】
請求項７９記載の方法において、
前記交互の層のスタックを形成するステップの前に、前記半導体チャネルより下に下側電極を設けるステップをさらに含む方法。
【請求項８１】
モノリシックな３次元ＮＡＮＤストリングであって、
基板の上に位置する半導体チャネルであって、前記半導体チャネルの少なくとも１つの端部は前記基板の主面に対して実質的に垂直に延びる半導体チャネルと、
前記基板の主面に対して実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、第１のデバイスレベルに位置する第１のコントロールゲート電極と前記基板の上で第１のデバイスレベルより下に位置する第２のデバイスレベルに位置する第２のコントロールゲート電極とを含む複数のコントロールゲート電極と、
少なくとも第１のデバイスレベルに位置する第１の離散的な電荷蓄積セグメントおよび第２のデバイスレベルに位置する第２の離散的な電荷蓄積セグメントを含む複数の離散的な電荷蓄積セグメントと、
複数の離散的な電荷蓄積セグメントと複数のコントロールゲート電極との間に位置するブロッキング誘電体と、
複数の離散的な電荷蓄積セグメントと前記半導体チャネルとの間に位置するトンネリング誘電体と、を備え、
前記ブロッキング誘電体は、複数のブロッキング誘電体セグメントを含み、
複数のブロッキング誘電体セグメントの各々は、複数のコントロールゲート電極のうちのそれぞれの１つと接触して位置し、
前記ブロッキング誘電体セグメントの各々の少なくとも一部分はハマグリ形状を有し、
複数のコントロールゲート電極の各々は、それぞれのブロッキング誘電体セグメントのハマグリ形状部分の開口部内に少なくとも部分的に位置するモノリシックな３次元ＮＡＮＤストリング。
【請求項８２】
請求項８１記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記トンネル誘電体は、真っ直ぐな側壁と一様な厚さとを有するモノリシックな３次元ＮＡＮＤストリング。
【請求項８３】
請求項８１記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャを含むモノリシックな３次元ＮＡＮＤストリング。
【請求項８４】
請求項８１記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数の離散的な電荷蓄積セグメントは、複数のフローティングゲートを含むモノリシックな３次元ＮＡＮＤストリング。
【請求項８５】
請求項８１記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記ブロッキング誘電体は、酸化物を含み、
前記トンネリング誘電体は、酸化物を含み、
複数のコントロールゲート電極は、タングステンまたはドープされたポリシリコンを含むモノリシックな３次元ＮＡＮＤストリング。
【請求項８６】
請求項８１記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記第１の離散的な電荷蓄積セグメントは第１のコントロールゲート電極の高さより大きい高さを有し、前記第２の離散的な電荷蓄積セグメントは第２のコントロールゲート電極の高さより大きい高さを有するモノリシックな３次元ＮＡＮＤストリング。
【請求項８７】
請求項８１記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記半導体チャネルに上から連絡するソースまたはドレイン電極のうちの１つと、前記半導体チャネルに下から連絡するソースまたはドレイン電極のうちの他方の１つと、をさらに含むモノリシックな３次元ＮＡＮＤストリング。
【請求項８８】
モノリシックな３次元ＮＡＮＤストリングを作る方法であって、
第１の材料および前記第１の材料とは異なる第２の材料の交互の層のスタックを基板の上に形成するステップと、
前記スタックに少なくとも１つの開口部を形成するために前記スタックをエッチングするステップと、
少なくとも１つの開口部の側壁上に離散的な電荷蓄積材料層を形成するステップと、
少なくとも１つの開口部内で前記離散的な電荷蓄積材料層上にトンネル誘電体層を形成するステップと、
少なくとも１つの開口部内で前記トンネル誘電体層上に半導体チャネル材料を形成するステップと、
前記第１の材料層を除去せずに前記第２の材料層を選択的に除去するステップと、
複数の別々の離散的な電荷蓄積セグメントを形成するために前記第１の材料層をマスクとして用いて前記離散的な電荷蓄積材料層をエッチングするステップと、
絶縁材料層および前記第１の材料層の交互の層を形成するために前記第１の材料層間に絶縁材料を堆積させるステップと、
前記離散的な電荷蓄積セグメントの側壁を露出させるために前記第１の材料層を選択的に除去するステップと、
前記絶縁材料層間に露出した前記離散的な電荷蓄積セグメントの側壁上にブロッキング誘電体を形成するステップと、
前記絶縁材料層間で前記ブロッキング誘電体上にコントロールゲートを形成するステップと、
を含む方法。
【請求項８９】
請求項８８記載の方法において、
前記電荷蓄積材料層を形成するステップの前に、少なくとも１つの開口部の側壁上にエッチストップ層を形成するステップと、
前記第１の材料層間の離散的な電荷蓄積材料層の側の部分を露出させるために前記第１の材料層をマスクとして用いて前記エッチストップ層をエッチングするステップと、
をさらに含む方法。
【請求項９０】
請求項８８記載の方法において、
前記離散的な電荷蓄積材料層は、離散的な電荷蓄積誘電体材料を含む方法。
【請求項９１】
請求項８８記載の方法において、
前記離散的な電荷蓄積材料層は、フローティングゲート材料を含む方法。
【請求項９２】
請求項８８記載の方法において、
前記第２の材料は、酸化物を含み、
前記第１の材料は、窒化物を含む方法。
【請求項９３】
請求項８８記載の方法において、
前記第２の材料は、ドープされたポリシリコンを含み、
前記第１の材料は、ドープされていないポリシリコンを含む方法。
【請求項９４】
請求項８８記載の方法において、
前記少なくとも１つの開口部内で半導体チャネル層を形成するステップは、少なくとも１つの開口部を半導体チャネル材料で完全に埋める方法。
【請求項９５】
請求項８８記載の方法において、
前記少なくとも１つの開口部内で半導体チャネル層を形成するステップは、半導体チャネル材料を、前記半導体チャネル材料が少なくとも１つの開口部を完全には埋めないように、少なくとも１つの開口部の側壁上には形成するけれども少なくとも１つの開口部の中心部には形成しない方法。
【請求項９６】
請求項９５記載の方法において、
少なくとも１つの開口部を完全に埋めるために少なくとも１つの開口部の中心部に絶縁充填材料を形成するステップをさらに含む方法。
【請求項９７】
請求項８８記載の方法において、
前記半導体チャネルの上に上側電極を形成するステップをさらに含む方法。
【請求項９８】
請求項９７記載の方法において、
前記交互の層のスタックを形成するステップの前に、前記半導体チャネルより下に下側電極を設けるステップをさらに含む方法。
【請求項９９】
請求項８８記載の方法において、
前記半導体チャネルの上に２つの上側電極を形成するステップをさらに含む方法。
【請求項１００】
モノリシックな３次元ＮＡＮＤストリングであって、
少なくとも１つの端部が基板の主面に対して実質的に垂直に延びる半導体チャネルと、
前記基板の主面に対して実質的に平行に延びる複数のコントロールゲート電極であって、少なくとも、第１のデバイスレベルに位置する第１のコントロールゲート電極と前記基板の主面の上で第１のデバイスレベルより下に位置する第２のデバイスレベルに位置する第２のコントロールゲート電極とを含む複数のコントロールゲート電極と、
第１のコントロールゲート電極および第２のコントロールゲート電極の間に位置するレベル間絶縁層と、
複数のブロッキング誘電体セグメントを含むブロッキング誘電体であって、複数のブロッキング誘電体セグメントの各々は複数のコントロールゲート電極のうちのそれぞれの１つと接触して位置するブロッキング誘電体と、
複数の離散的な電荷蓄積セグメントであって、複数の離散的な電荷蓄積セグメントの各々は少なくとも部分的にそれぞれのブロッキング誘電体セグメントと接触して位置し、複数の離散的な電荷蓄積セグメントは少なくとも第１のデバイスレベルに位置する第１の離散的な電荷蓄積セグメントおよび第２のデバイスレベルに位置する第２の離散的な電荷蓄積セグメントを含む複数の離散的な電荷蓄積セグメントと、
複数の離散的な電荷蓄積セグメントのうちの各々の１つと前記半導体チャネルとの間に位置するトンネル誘電体と、
前記第１の離散的な電荷蓄積セグメントおよび前記第２の離散的な電荷蓄積セグメントの間に位置する少なくとも１つの第１の導電性または半導体のシールドウィングと、
を備えるモノリシックな３次元ＮＡＮＤストリング。
【請求項１０１】
請求項１００記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数のブロッキング誘電体セグメントの各々の少なくとも一部分はハマグリ形状を有し、複数の離散的な電荷蓄積セグメントの各々はそれぞれのハマグリ形状のブロッキング誘電体セグメント内の開口部内に少なくとも部分的に位置するモノリシックな３次元ＮＡＮＤストリング。
【請求項１０２】
請求項１０１記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記第１のシールドウィングは、第１のコントロールゲート電極と電気的に接触して位置し、
第２の導電性または半導体のシールドウィングは、第２のコントロールゲート電極と電気的に接触して位置して前記基板の主面に対して実質的に平行にかつ少なくとも部分的に前記第１の離散的な電荷蓄積セグメントおよび前記第２の離散的な電荷蓄積セグメントの間で延びるモノリシックな３次元ＮＡＮＤストリング。
【請求項１０３】
請求項１０２記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記第１のシールドウィングおよび第１のコントロールゲート電極は、前記第１のシールドウィングが第１のコントロールゲート電極の下側部分を含むように、かつ前記第１のシールドウィングおよび第１のコントロールゲート電極の間に観察可能な境界面が存在しないように、同じステップで形成され、
前記第２のシールドウィングおよび第２のコントロールゲート電極は、前記第２のシールドウィングが第２のコントロールゲート電極の上側部分を含むように、かつ前記第２のシールドウィングおよび第２のコントロールゲート電極の間に観察可能な境界面が存在しないように、同じステップで形成され、
第１のコントロールゲート電極は、前記第１のコントロールゲートがハマグリ形状を有するように、上側の第３のシールドウィングをさらに含み、
複数のブロッキング誘電体セグメントの各々の少なくとも一部分は、少なくとも部分的にそれぞれのハマグリ形状のコントロールゲート電極内の開口部内に位置し、
前記第１の離散的な電荷蓄積セグメントは少なくとも部分的に前記第１のシールドウィングと前記上側の第３のシールドウィングとの間に配置されているモノリシックな３次元ＮＡＮＤストリング。
【請求項１０４】
請求項１０２記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数のコントロールゲート電極の各々と複数のブロッキング誘電体セグメントのうちのそれぞれの１つとの間に導電性または半導体のライナが位置し、
前記導電性または半導体のライナは、ハマグリ形状を有し、かつ前記第１の離散的な電荷蓄積セグメントが少なくとも部分的に前記第１のシールドウィングと前記上側の第３のシールドウィングの間に配置されるように、前記第１のシールドウィングおよび前記上側の第３のシールドウィングを含むモノリシックな３次元ＮＡＮＤストリング。
【請求項１０５】
請求項１０１記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数のブロッキング誘電体セグメントの各々は、前記基板の主面に対して実質的に垂直に延びるブロッキング誘電体層のハマグリ形状部分を含み、
前記トンネル誘電体は、実質的に真っ直ぐな側壁と一様な厚さとを有するモノリシックな３次元ＮＡＮＤストリング。
【請求項１０６】
請求項１００記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数の離散的な電荷蓄積セグメントは、複数のフローティングゲートを含むモノリシックな３次元ＮＡＮＤストリング。
【請求項１０７】
請求項１００記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャを含むモノリシックな３次元ＮＡＮＤストリング。
【請求項１０８】
請求項１０７記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記離散的な電荷蓄積誘電体フィーチャは、窒化ケイ素を含み、
前記ブロッキング誘電体セグメントおよび前記トンネル誘電体は、酸化ケイ素を含むモノリシックな３次元ＮＡＮＤストリング。
【請求項１０９】
請求項１００記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記半導体チャネルは、柱形状を有し、
前記柱形状の半導体チャネル全体は、前記基板の主面に対して実質的に垂直に延びるモノリシックな３次元ＮＡＮＤストリング。
【請求項１１０】
請求項１０９記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記柱形状の半導体チャネルに上から連絡するソースまたはドレイン電極のうちの１つと、前記柱形状の半導体チャネルに下から連絡するソースまたはドレイン電極のうちの他方の１つと、をさらに備えるモノリシックな３次元ＮＡＮＤストリング。
【請求項１１１】
請求項１００記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記半導体チャネルは、Ｕ形状のパイプ形状を有し、
前記Ｕ形状のパイプ形状の半導体チャネルの２つのウィング部は前記基板の主面に対して実質的に垂直に延び、２つのウィング部を結合させるＵ形状のパイプ形状の半導体チャネルの結合部は前記基板の主面に対して実質的に垂直に延びるモノリシックな３次元ＮＡＮＤストリング。
【請求項１１２】
請求項１１１記載のモノリシックな３次元ＮＡＮＤストリングにおいて、
前記半導体チャネルの第１のウィング部に上から連絡するソースまたはドレイン電極のうちの１つと、
前記半導体チャネルの第２のウィング部に上から連絡するソースまたはドレイン電極のうちの他方の１つと、
前記半導体チャネルの結合部に下から連絡するボディ連絡電極と、
をさらに備えるモノリシックな３次元ＮＡＮＤストリング。
【請求項１１３】
モノリシックな３次元ＮＡＮＤストリングを作る方法であって、
導電性または半導体のコントロールゲート材料を含む第１の層および絶縁副層および第１の犠牲副層を含む第２の層の交互の層のスタックを形成するステップと、
前記スタックに少なくとも１つの開口部を形成するために前記スタックをエッチングするステップと、
第１の凹所を形成するために前記第１の層を選択的にエッチングするステップと、
第１の凹所内にブロッキング誘電体を形成するステップと、
第１の凹所内で前記ブロッキング誘電体の上に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、
少なくとも１つの開口部内に露出した前記離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体を形成するステップと、
少なくとも１つの開口部内に半導体チャネルを形成するステップと、
前記スタックの裏側を露出させるために前記スタックをエッチングするステップと、
第２の凹所を形成するために前記第１の犠牲副層を除去するステップと、
第２の凹所内に互いから分離された複数の導電性のまたは半導体のシールドウィングを形成するステップと、を含み、
前記第１の犠牲副層は、各第２の層内で前記絶縁副層より上または下に位置する方法。
【請求項１１４】
請求項１１３記載の方法において、
複数のシールドウィングの各々は、複数の離散的な電荷蓄積セグメントのうちの隣接する２つの間に位置する方法。
【請求項１１５】
請求項１１３記載の方法において、
複数のシールドウィングのうちの２つは、複数の離散的な電荷蓄積セグメントのうちの隣接する２つの間に位置する方法。
【請求項１１６】
請求項１１３記載の方法において、
前記第２の層は、第２の犠牲副層をさらに含み、
前記絶縁副層は、各第２の層で前記第１および第２の犠牲副層の間に位置する方法。
【請求項１１７】
請求項１１６記載の方法において、
第２の凹所および第３の凹所をそれぞれ形成するために前記第１の犠牲副層および前記第２の犠牲副層を除去するステップと、
互いから分離されている複数のシールドウィングを第２の凹所および第３の凹所に形成するステップと、
をさらに含む方法。
【請求項１１８】
請求項１１３記載の方法において、
前記半導体チャネルは、上から見られたときに円形の断面を有し、
前記少なくとも１つの開口部内に半導体チャネルを形成するステップは、半導体チャネル材料を、前記半導体チャネル材料が少なくとも１つの開口部を完全には埋めないように、少なくとも１つの開口部の側壁上には形成するけれども少なくとも１つの開口部の中心部には形成せず、少なくとも１つの開口部を完全に埋めるために少なくとも１つの開口部の中心部に絶縁充填材料が置かれる方法。
【請求項１１９】
請求項１１３記載の方法において、
前記半導体チャネルは、上から見られたときに円形の断面を有し、
前記少なくとも１つの開口部内に半導体チャネルを形成するステップは、少なくとも１つの開口部を半導体チャネル材料で完全に埋める方法。
【請求項１２０】
請求項１１３記載の方法において、
前記半導体チャネルの上に上側電極を形成するステップと、前記交互の層のスタックを形成するステップの前に前記半導体チャネルより下に下側電極を形成するステップと、をさらに含む方法。
【請求項１２１】
請求項１１３記載の方法において、
複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャまたは複数のフローティングゲートを含む方法。
【請求項１２２】
請求項１１３記載の方法において、
前記第１の凹所内にブロッキング誘電体を形成するステップは、第１の凹所内で前記第２の材料の張り出し部の間に複数のハマグリ形状のブロッキング誘電体セグメントを形成するステップを含み、
前記複数の離散的な電荷蓄積セグメントを形成するステップは、複数の離散的な電荷蓄積セグメントの各々を複数のハマグリ形状のブロッキング誘電体セグメントのそれぞれの１つの中の開口部の内側に形成するステップを含む方法。
【請求項１２３】
請求項１１３記載の方法において、
基板の上で前記交互の層のスタックより下に少なくとも１つの犠牲フィーチャを設けるステップと、
前記トンネル誘電体を形成するステップの前に、中空Ｕ形状のパイプスペースを形成するために、前記基板の主面に対して実質的に平行に延びて少なくとも１つの開口部と前記スタックの他の１つの開口部とを結合させる中空領域を形成するために少なくとも１つの犠牲フィーチャを除去するステップと、をさらに含み、
前記半導体チャネルを形成するステップは、前記半導体チャネルを前記中空Ｕ形状のパイプスペース内に形成する方法。
【請求項１２４】
モノリシックな３次元ＮＡＮＤストリングを作る方法であって、
第１の犠牲副層、第２の犠牲副層、ならびに前記第１の犠牲副層および前記第２の犠牲副層の間に位置する第３の犠牲副層を含む第１の層、および第２の層の交互の層のスタックを形成するステップと、
前記スタックに少なくとも１つの開口部を形成するために前記スタックをエッチングするステップと、
第１の凹所を形成するために前記第３の犠牲副層を選択的にエッチングするステップと、
第１の凹所内で互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、
少なくとも１つの開口部内に露出した前記離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体を形成するステップと、
前記少なくとも１つの開口部内で半導体チャネルを形成するステップと、
前記スタックの裏側を露出させるために前記スタックをエッチングするステップと、
複数の離散的な電荷蓄積セグメントがハマグリ形状の開口部内に露出させられるように、ハマグリ形状の開口部を形成するために、前記第１の犠牲副層、前記第２の犠牲副層および前記第３の犠牲副層を除去するステップと、
ハマグリ形状の開口部内で複数の離散的な電荷蓄積セグメントの上に複数のハマグリ形状のブロッキング誘電体セグメントを形成するステップと、
ハマグリ形状の開口部内で複数のハマグリ形状のブロッキング誘電体セグメントの上に複数のハマグリ形状のコントロールゲート電極を形成するステップと、を含み、
前記第２の層は、絶縁層を含み、
前記第３の犠牲副層は、前記第１の犠牲副層、前記第２の犠牲副層、および前記第２の層と異なる犠牲材料を含む方法。
【請求項１２５】
請求項１２４記載の方法において、
各ハマグリ形状のコントロールゲートは、複数の離散的な電荷蓄積セグメントのうちの第１のものおよび隣接する第２のものの間に少なくとも部分的に延びる第１のシールドウィングと、複数の離散的な電荷蓄積セグメントのうちの第１のものおよび隣接する第３のものの間に少なくとも部分的に延びる第２のシールドウィングとを含む方法。
【請求項１２６】
請求項１２５記載の方法において、
前記第１のシールドウィングおよび第３のシールドウィングは、前記第１の離散的な電荷蓄積セグメントおよび前記第２の離散的な電荷蓄積セグメントの間に位置する方法。
【請求項１２７】
請求項１２４記載の方法において、
前記第１および第２の犠牲副層は、窒化ケイ素を含み、
前記第３の犠牲副層は、ドープされていないポリシリコンを含み、
複数の離散的な電荷蓄積セグメントは、ドープされていないポリシリコンを含む方法。
【請求項１２８】
請求項１２４記載の方法において、
前記半導体チャネルは、上から見られたときに円形の断面を有し、
前記少なくとも１つの開口部内に半導体チャネルを形成するステップは、半導体チャネル材料を、前記半導体チャネル材料が少なくとも１つの開口部を完全には埋めないように、少なくとも１つの開口部の側壁上には形成するけれども少なくとも１つの開口部の中心部には形成せず、少なくとも１つの開口部を完全に埋めるために少なくとも１つの開口部の中心部に絶縁充填材料が置かれる方法。
【請求項１２９】
請求項１２４記載の方法において、
前記半導体チャネルは、上から見られたときに円形の断面を有し、
前記少なくとも１つの開口部内に半導体チャネルを形成するステップは、少なくとも１つの開口部を半導体チャネル材料で完全に埋める方法。
【請求項１３０】
請求項１２４記載の方法において、
前記半導体チャネルの上に上側電極を形成するステップと、前記交互の層のスタックを形成するステップの前に前記半導体チャネルより下に下側電極を形成するステップと、をさらに含む方法。
【請求項１３１】
請求項１２４記載の方法において、
複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャまたは複数のフローティングゲートを含む方法。
【請求項１３２】
モノリシックな３次元ＮＡＮＤストリングを作る方法であって、
導電性または半導体のコントロールゲート材料を含む第１の層および絶縁材料を含む第２の層の交互の層のスタックを基板の上に形成するステップと、
前記スタックに少なくとも１つの開口部を形成するために前記スタックをエッチングするステップと、
第１の凹所を形成するために前記第１の層を選択的にエッチングするステップと、
ハマグリ形状を有する導電性または半導体のライナを第１の凹所内に形成するステップと、
第１の凹所内で前記導電性または半導体のライナの上にブロッキング誘電体を形成するステップと、
第１の凹所内で前記ブロッキング誘電体の上に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、
少なくとも１つの開口部内に露出した前記離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体を形成するステップと、
前記少なくとも１つの開口部内に半導体チャネルを形成するステップと、
を含む方法。
【請求項１３３】
請求項１３２記載の方法において、
各ハマグリ形状のライナは、複数の離散的な電荷蓄積セグメントのうちの第１のものおよび隣接する第２のものの間に少なくとも部分的に延びる第１のシールドウィングと、複数の離散的な電荷蓄積セグメントのうちの第１のものおよび隣接する第３のものの間に少なくとも部分的に延びる第２のシールドウィングとを含む方法。
【請求項１３４】
請求項１３３記載の方法において、
前記第１のシールドウィングおよび第３のシールドウィングは、前記第１の離散的な電荷蓄積セグメントおよび前記第２の離散的な電荷蓄積セグメントの間に位置する方法。
【請求項１３５】
請求項１３２記載の方法において、
前記導電性または半導体のライナは、前記第１の層の材料と同じかまたは異なる材料を含む方法。
【請求項１３６】
請求項１３２記載の方法において、
前記半導体チャネルは、上から見られたときに円形の断面を有し、
前記少なくとも１つの開口部内に半導体チャネルを形成するステップは、半導体チャネル材料を、前記半導体チャネル材料が少なくとも１つの開口部を完全には埋めないように、少なくとも１つの開口部の側壁上には形成するけれども少なくとも１つの開口部の中心部には形成せず、少なくとも１つの開口部を完全に埋めるために少なくとも１つの開口部の中心部に絶縁充填材料が置かれる方法。
【請求項１３７】
請求項１３２記載の方法において、
前記半導体チャネルは、上から見られたときに円形の断面を有し、
前記少なくとも１つの開口部内に半導体チャネルを形成するステップは、少なくとも１つの開口部を半導体チャネル材料で完全に埋める方法。
【請求項１３８】
請求項１３２記載の方法において、
前記半導体チャネルの上に上側電極を形成するステップと、前記交互の層のスタックを形成するステップの前に前記半導体チャネルより下に下側電極を形成するステップと、をさらに含む方法。
【請求項１３９】
請求項１３２記載の方法において、
複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャまたは複数のフローティングゲートを含む方法。
【請求項１４０】
請求項１３２記載の方法において、
前記第１の凹所内にブロッキング誘電体を形成するステップは、第１の凹所内で前記第２の材料の張り出し部の間に複数のハマグリ形状のブロッキング誘電体セグメントを形成するステップを含み、
前記複数の離散的な電荷蓄積セグメントを形成するステップは、複数の離散的な電荷蓄積セグメントの各々を複数のハマグリ形状のブロッキング誘電体セグメントのうちのそれぞれの１つの中の開口部の内側に形成するステップを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体デバイスの分野に関し、特に３次元垂直ＮＡＮＤストリングおよびその他の３次元デバイスならびにそれを作る方法に関する。
【背景技術】
【０００２】
３次元垂直ＮＡＮＤストリングは、T. Endoh et al., "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT) Structured Cell", IEDM Proc. (2001) 33-36 （非特許文献１）に開示されている。しかし、このＮＡＮＤストリングはセル当たりに１ビットを提供するに過ぎない。さらに、ＮＡＮＤストリングのアクティブ領域は、およそ円錐形のアクティブ領域形状をもたらす、側壁スペーサの反復形成と基板の部分のエッチングとを含む割合に難しくて時間を消費するプロセスによって形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第５，９１５，１６７号
【非特許文献】
【０００４】
【非特許文献１】T. Endoh et al., "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT) Structured Cell", IEDM Proc. (2001) 33-36
【発明の概要】
【０００５】
本発明の一実施形態に従う、モノリシックな３次元ＮＡＮＤストリングを作る方法は、導電性または半導体のコントロールゲート材料を含む第１の材料および絶縁材料を含む第２の材料の交互の層のスタックを基板の上に形成するステップと、スタックに少なくとも１つの開口部を形成するためにスタックをエッチングするステップと、第１の材料に第１の凹所を形成するために第１の材料を選択的にエッチングするステップと、第１の凹所内にブロッキング誘電体を形成するステップと、第１の凹所内でブロッキング誘電体の上に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、少なくとも１つの開口部内で露出した離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体を形成するステップと、少なくとも１つの開口部内に半導体チャネルを形成するステップと、を含む。
【０００６】
本発明の他の１つの態様に従う、モノリシックな３次元ＮＡＮＤストリングを作る方法は、基板の上に少なくとも１つの犠牲フィーチャを形成するステップと、少なくとも１つの犠牲フィーチャの上に、導電性または半導体のコントロールゲート材料を含む第１の材料および絶縁材料を含む第２の材料の交互の層のスタックを形成するステップと、スタックに少なくとも２つの開口部を形成するためにスタックをエッチングするステップと、第１の凹所のうちの少なくともいくつかが第１の開口部内で露出させられると共に少なくともいくつかのさらなる第１の凹所が第２の開口部内で露出させられることとなるように、第１の材料に第１の凹所を形成するために第１の材料を選択的にエッチングするステップと、第１の凹所内にブロッキング誘電体を形成するステップと、第１の凹所内でロッキング誘電体層の上に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、基板の主面に対して実質的に平行に延び、かつ中空領域により結合される基板の主面に対して実質的に垂直に延びる第１および第２の開口部を含む中空Ｕ形状のパイプスペースを形成するために少なくとも２つの開口部を結合させる中空領域を形成するために少なくとも１つの犠牲フィーチャを除去するステップと、少なくとも２つの開口部内で露出させられた複数の離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体を形成するステップと、中空Ｕ形状のパイプスペース内に半導体チャネルを形成するステップと、を含む。
【０００７】
本発明の他の１つの実施形態に従う、モノリシックな３次元ＮＡＮＤストリングは、少なくとも１つの端部が基板の主面に対して実質的に垂直に延びる半導体チャネルと、基板の主面に対して実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、第１のデバイスレベルに位置する第１のコントロールゲート電極と基板の主面の上で第１のデバイスレベルより下に位置する第２のデバイスレベルに位置する第２のコントロールゲート電極とを含む複数のコントロールゲート電極と、複数のブロッキング誘電体セグメントを含むブロッキング誘電体であって、複数のブロッキング誘電体セグメントの各々は複数のコントロールゲート電極のうちのそれぞれの１つと接触して位置し、複数のブロッキング誘電体セグメントの各々の少なくとも１つの部分はハマグリ形状を有するブロッキング誘電体と、少なくとも部分的にそれぞれのハマグリ形状のブロッキング誘電体セグメントに各々位置する複数の離散的な電荷蓄積セグメントであって、少なくとも、第１のデバイスレベルに位置する第１の離散的な電荷蓄積セグメントと第２のデバイスレベルに位置する第２の離散的な電荷蓄積セグメントとを含む複数の離散的な電荷蓄積セグメントと、複数の離散的な電荷蓄積セグメントの各々の１つと半導体チャネルとの間に位置するトンネル誘電体と、を備える。
【０００８】
本発明の他の１つの実施形態はモノリシックな３次元ＮＡＮＤストリングを提供し、このモノリシックなＮＡＮＤストリングは、基板の上に位置し、かつＵ形状の側断面を有する半導体チャネルであって、基板の主面に対して実質的に垂直に延びるＵ形状の半導体チャネルの２つのウィング部は基板の主面に対して実質的に平行に延びる結合部によって結合される半導体チャネルと、結合部の上に位置してＵ形状半導体チャネルの２つのウィング部を分離する絶縁充填材と、基板の主面に対して実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、第１のデバイスレベルに位置する第１のコントロールゲート電極と基板の上で第１のデバイスレベルより下に位置する第２のデバイスレベルに位置する第２のコントロールゲート電極とを含む複数のコントロールゲート電極と、複数のコントロールゲート電極のうちのそれぞれの１つと接触して各々位置する複数のブロッキング誘電体セグメントと、複数の離散的な電荷蓄積セグメントと、複数の離散的な電荷蓄積セグメントと半導体チャネルとの間に位置するトンネリング誘電体と、を備える。
【０００９】
本発明の他の１つの実施形態に従う、モノリシックな３次元ＮＡＮＤストリングを作る方法は、導電性または半導体のコントロールゲート材料を含む第１の材料および絶縁材料を含む第２の材料の交互の層のスタックを基板の主面の上に形成するステップでと、スタックに少なくとも１つの開口部を形成するためにスタックをエッチングするステップと、第１の材料に第１の凹所を形成するために第１の材料を選択的にエッチングするステップと、第１の凹所内にブロッキング誘電体を形成するステップと、第１の凹所内でブロッキング誘電体層の上に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、少なくとも１つの開口部内で複数の離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体層を形成するステップと、少なくとも１つの開口部内に半導体材料を形成するステップと、基板の主面に対して実質的に垂直に延びる半導体チャネルの２つのウィング部を形成するために半導体材料の中央部をエッチングするステップと、結合部の上に位置して半導体チャネルの２つのウィング部を分離する絶縁充填材を形成するステップと、を含む。
【００１０】
本発明の他の１つの実施形態に従う、モノリシックな３次元ＮＡＮＤストリングは、基板の上に位置する半導体チャネルであって、半導体チャネルの少なくとも１つの端部は基板の主面に対して実質的に垂直に延びる半導体チャネルと、基板の主面に対して実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、第１のデバイスレベルに位置する第１のコントロールゲート電極と基板の上で第１のデバイスレベルより下に位置する第２のデバイスレベルに位置する第２のコントロールゲート電極とを含む複数のコントロールゲート電極と、複数の離散的な電荷蓄積セグメントであって、少なくとも、第１のデバイスレベルに位置する第１の離散的な電荷蓄積セグメントと第２のデバイスレベルに位置する第２の離散的な電荷蓄積セグメントとを含む複数の離散的な電荷蓄積セグメントと、複数の離散的な電荷蓄積セグメントと複数のコントロールゲート電極との間に位置するブロッキング誘電体と、複数の離散的な電荷蓄積セグメントと半導体チャネルとの間に位置するトンネリング誘電体であって、第１の離散的な電荷蓄積セグメントは第１のコントロールゲート電極の高さより短い高さを有し、第２の離散的な電荷蓄積セグメントは第２のコントロールゲート電極の高さより短い高さを有するトンネリング誘電体と、を備える。
【００１１】
本発明の他の１つの実施形態に従う、モノリシックな３次元ＮＡＮＤストリングを作る方法は、導電性または半導体のコントロールゲート材料を含む第１の材料および第１の材料と比べて選択的にエッチングされ得る犠牲材料を含む第２の材料の交互の層のスタックを基板の上に形成するステップと、スタックに少なくとも１つの開口部を形成するためにスタックをエッチングするステップと、少なくとも１つの開口部の側壁上にブロッキング誘電体層を形成するステップと、少なくとも１つの開口部内でブロッキング誘電体層上に離散的な電荷蓄積材料層を形成するステップと、少なくとも１つの開口部内で離散的な電荷蓄積材料層上にトンネル誘電体層を形成するステップと、少なくとも１つの開口部内でトンネル誘電体層上に半導体チャネル層を形成するステップと、第１の材料層間でブロッキング誘電体層を露出させるために第２の材料を除去するステップと、複数の別々の離散的な電荷蓄積セグメントおよびブロッキング誘電体セグメントを形成するために第１の材料層をマスクとして用いてブロッキング誘電体層および離散的な電荷蓄積材料層をエッチングするステップと、第１の材料層間に、ブロッキング誘電体セグメント間におよび離散的な電荷蓄積セグメント間に絶縁材料を堆積させるステップと、を含む。
【００１２】
本発明の他の１つの実施形態に従う、モノリシックな３次元ＮＡＮＤストリングは、基板の上に位置する半導体チャネルであって、半導体チャネルの少なくとも１つの端部は基板の主面に対して実質的に垂直に延びる半導体チャネルと、基板の主面に対して実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、第１のデバイスレベルに位置する第１のコントロールゲート電極と基板の上で第１のデバイスレベルより下に位置する第２のデバイスレベルに位置する第２のコントロールゲート電極とを含む複数のコントロールゲート電極と、少なくとも第１のデバイスレベルに位置する第１の離散的な電荷蓄積セグメントおよび第２のデバイスレベルに位置する第２の離散的な電荷蓄積セグメントを含む複数の離散的な電荷蓄積セグメントと、複数の離散的な電荷蓄積セグメントと複数のコントロールゲート電極との間に位置するブロッキング誘電体と、複数の離散的な電荷蓄積セグメントと半導体チャネルとの間に位置するトンネリング誘電体と、を備える。ブロッキング誘電体は複数のブロッキング誘電体セグメントを含む。複数のブロッキング誘電体セグメントの各々は、複数のコントロールゲート電極のうちのそれぞれの１つと接触して位置する。ブロッキング誘電体セグメントの各々の少なくとも一部分はハマグリ形状を有し、複数のコントロールゲート電極の各々は、それぞれのブロッキング誘電体セグメントのハマグリ形状部分の開口部内に少なくとも部分的に位置する。
【００１３】
本発明の他の１つの実施形態に従う、モノリシックな３次元ＮＡＮＤストリングを作る方法は、第１の材料および第１の材料とは異なる第２の材料の交互の層のスタックを基板の上に形成するステップと、スタックに少なくとも１つの開口部を形成するためにスタックをエッチングするステップと、少なくとも１つの開口部の側壁上に離散的な電荷蓄積材料層を形成するステップと、少なくとも１つの開口部内で離散的な電荷蓄積材料層上にトンネル誘電体層を形成するステップと、少なくとも１つの開口部内でトンネル誘電体層上に半導体チャネル材料を形成するステップと、第１の材料層を除去せずに第２の材料層を選択的に除去するステップと、複数の別々の離散的な電荷蓄積セグメントを形成するために第１の材料層をマスクとして用いて離散的な電荷蓄積材料層をエッチングするステップと、絶縁材料層および第１の材料層の交互の層を形成するために第１の材料層間に絶縁材料を堆積させるステップと、離散的な電荷蓄積セグメントの側壁を露出させるために第１の材料層を選択的に除去するステップと、絶縁材料層間に露出した離散的な電荷蓄積セグメントの側壁上にブロッキング誘電体を形成するステップと、絶縁材料層間でブロッキング誘電体上にコントロールゲートを形成するステップと、を含む。
【００１４】
本発明の他の１つの実施形態に従う、モノリシックな３次元ＮＡＮＤストリングは、少なくとも１つの端部が基板の主面に対して実質的に垂直に延びる半導体チャネルと、基板の主面に対して実質的に平行に延びる複数のコントロールゲート電極であって、少なくとも、第１のデバイスレベルに位置する第１のコントロールゲート電極と基板の主面の上で第１のデバイスレベルより下に位置する第２のデバイスレベルに位置する第２のコントロールゲート電極とを含む複数のコントロールゲート電極と、第１のコントロールゲート電極および第２のコントロールゲート電極の間に位置するレベル間絶縁層と、複数のブロッキング誘電体セグメントを含むブロッキング誘電体であって、複数のブロッキング誘電体セグメントの各々は複数のコントロールゲート電極のうちのそれぞれの１つと接触して位置するブロッキング誘電体と、複数の離散的な電荷蓄積セグメントであって、複数の離散的な電荷蓄積セグメントの各々は少なくとも部分的にそれぞれのブロッキング誘電体セグメントと接触して位置し、複数の離散的な電荷蓄積セグメントは少なくとも第１のデバイスレベルに位置する第１の離散的な電荷蓄積セグメントおよび第２のデバイスレベルに位置する第２の離散的な電荷蓄積セグメントを含む複数の離散的な電荷蓄積セグメントと、複数の離散的な電荷蓄積セグメントのうちの各々の１つと半導体チャネルとの間に位置するトンネル誘電体と、第１の離散的な電荷蓄積セグメントおよび第２の離散的な電荷蓄積セグメントの間に位置する少なくとも１つの第１の導電性または半導体のシールドウィングと、を含む。
【００１５】
本発明の他の１つの実施形態に従う、モノリシックな３次元ＮＡＮＤストリングを作る方法は、導電性または半導体のコントロールゲート材料を含む第１の層および絶縁副層および第１の犠牲副層を含む第２の層の交互の層のスタックを形成するステップと、スタックに少なくとも１つの開口部を形成するためにスタックをエッチングするステップと、第１の凹所を形成するために第１の層を選択的にエッチングするステップと、第１の凹所内にブロッキング誘電体を形成するステップと、第１の凹所内でブロッキング誘電体の上に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、少なくとも１つの開口部内に露出した離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体を形成するステップと、少なくとも１つの開口部内に半導体チャネルを形成するステップと、スタックの裏側を露出させるためにスタックをエッチングするステップと、第２の凹所を形成するために第１の犠牲副層を除去するステップと、第２の凹所内に互いから分離された複数の導電性または半導体のシールドウィングを形成するステップであって、第１の犠牲副層は各第２の層内で絶縁副層より上または下に位置するステップと、を含む。
【００１６】
本発明の他の１つの実施形態に従う、モノリシックな３次元ＮＡＮＤストリングを作る方法は、第１の犠牲副層、第２の犠牲副層ならびに第１の犠牲副層および第２の犠牲副層の間に位置する第３の犠牲副層を含む第１の層、および第２の層の交互の層のスタックを形成するステップと、スタックに少なくとも１つの開口部を形成するためにスタックをエッチングするステップと、第１の凹所を形成するために第３の犠牲副層を選択的にエッチングするステップと、第１の凹所内に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、少なくとも１つの開口部内に露出した離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体を形成するステップと、少なくとも１つの開口部内に半導体チャネルを形成するステップと、スタックの裏側を露出させるためにスタックをエッチングするステップと、複数の離散的な電荷蓄積セグメントがハマグリ形状の開口部内に露出させられるように、ハマグリ形状の開口部を形成するために第１の犠牲副層、第２の犠牲副層および第３の犠牲副層を除去するステップと、ハマグリ形状の開口部内で複数の離散的な電荷蓄積セグメントの上に複数のハマグリ形状のブロッキング誘電体セグメントを形成するステップと、ハマグリ形状の開口部内で複数のハマグリ形状ブロッキング誘電体セグメントの上に複数のハマグリ形状のコントロールゲート電極を形成するステップと、を含む。第２の層は絶縁層を含み、第３の犠牲副層は、第１の犠牲副層、第２の犠牲副層、および第２の層と異なる犠牲材料を含む。
【００１７】
本発明の他の１つの実施形態に従う、モノリシックな３次元ＮＡＮＤストリングを作る方法は、基板の上に導電性または半導体のコントロールゲート材料を含む第１の層および絶縁材料を含む第２の層の交互の層のスタックを形成するステップと、スタックに少なくとも１つの開口部を形成するためにスタックをエッチングするステップと、第１の凹所を形成するために第１の層を選択的にエッチングするステップと、ハマグリ形状を有する導電性または半導体のライナを第１の凹所内に形成するステップと、第１の凹所内で導電性または半導体のライナの上にブロッキング誘電体を形成するステップと、第１の凹所内でブロッキング誘電体の上に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、少なくとも１つの開口部内に露出した離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体を形成するステップと、少なくとも１つの開口部内に半導体チャネルを形成するステップと、を含む。
【図面の簡単な説明】
【００１８】
【図１Ａ】一実施形態のＮＡＮＤストリングの側断面図であり、図１Ｂの線Ｙ−Ｙ’に沿うデバイスの側断面図である。
【図１Ｂ】一実施形態のＮＡＮＤストリングの平面断面図であり、図１Ａの線Ｘ−Ｘ’に沿うデバイスの平面断面図である。
【図２Ａ】他の１つの実施形態のＮＡＮＤストリングの側断面図であり、図２Ｂの線Ｙ−Ｙ’に沿うデバイスの側断面図である。
【図２Ｂ】他の１つの実施形態のＮＡＮＤストリングの平面断面図であり、図２Ａの線Ｘ−Ｘ’に沿うデバイスの平面断面図である。
【図３】他の１つの実施形態のＮＡＮＤストリングの側断面図である。
【図４】他の１つの実施形態のＮＡＮＤストリングの側断面図である。
【図５Ａ】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法の第１のステップを示す透視図である。
【図５Ｂ】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法の第１のステップを示す、図５Ａの線Ｙ−Ｙ’に沿う側断面図である。
【図６】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図７Ａ】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図７Ｂ】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図８Ａ】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図８Ｂ】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図８Ｃ】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図８Ｄ】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図９】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図１０】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図１１】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図１２】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図１３】本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図１４Ａ】本発明の実施形態に従う図３および図４に示されているＮＡＮＤストリングを作る方法のステップを示す、図１４Ｂおよび図１４Ｃに示されている平面断面図の線Ｙ−Ｙ’に沿う側断面図である。
【図１４Ｂ】本発明の実施形態に従う図３および図４に示されているＮＡＮＤストリングを作る方法のステップを示す、図１４Ａに示されている側断面図の線Ｘ−Ｘ’に沿う平面断面図である。
【図１４Ｃ】本発明の実施形態に従う図３および図４に示されているＮＡＮＤストリングを作る方法のステップを示す、図１４Ａに示されている側断面図の線Ｚ−Ｚ’に沿う平面断面図である。
【図１５】本発明の実施形態に従う図３および図４に示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図１６】本発明の実施形態に従う図３および図４に示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図１７】本発明の実施形態に従う図３および図４に示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図１８Ａ】本発明の実施形態に従う図３および図４に示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図１８Ｂ】本発明の実施形態に従う図３および図４に示されているＮＡＮＤストリングを作る方法のステップを示す、図１８Ａに示されている透視図の線Ｙ−Ｙ’に沿う側断面図である。
【図１９】本発明の実施形態に従う図３および図４に示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図２０Ａ】本発明の実施形態に従う図３および図４に示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図２０Ｂ】本発明の実施形態に従う図３および図４に示されているＮＡＮＤストリングを作る方法のステップを示す、図２０Ａに示されている透視図の線Ｙ−Ｙ’に沿う側断面図である。
【図２１】本発明の実施形態に従う図３および図４に示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図２２Ａ】本発明の一実施形態に従うＮＡＮＤストリングの透視図を示す。
【図２２Ｂ】図２２Ａに示されている透視図の線Ｙ−Ｙ’に沿う側断面図である。
【図２３Ａ】本発明の一実施形態に従う図２２Ａ〜２２Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す。
【図２３Ｂ】本発明の一実施形態に従う図２２Ａ〜２２Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す、図２３Ａに示されている透視図の線Ｙ−Ｙ’に沿う側断面図である。
【図２４Ａ】本発明の一実施形態に従う図２２Ａ〜２２Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す。
【図２４Ｂ】本発明の一実施形態に従う図２２Ａ〜２２Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す、図２４Ａに示されている透視図の線Ｙ−Ｙ’に沿う側断面図である。
【図２５Ａ】本発明の一実施形態に従う図２２Ａ〜２２Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す。
【図２５Ｂ】本発明の一実施形態に従う図２２Ａ〜２２Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す、図２５Ａに示されている透視図の線Ｙ−Ｙ’に沿う側断面図である。
【図２６】本発明の一実施形態に従う図２２Ａ〜２２Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す。
【図２７】本発明の一実施形態に従う図２２Ａ〜２２Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す。
【図２８Ａ】他の１つの実施形態に従うＮＡＮＤストリングの側断面図である。
【図２８Ｂ】他の１つの実施形態に従うＮＡＮＤストリングの側断面図である。
【図２９Ａ】本発明の一実施形態に従う図２８Ａに示されているＮＡＮＤストリングを作る方法のステップを示す。
【図２９Ｂ】本発明の一実施形態に従う図２８Ａに示されているＮＡＮＤストリングを作る方法のステップを示す、図２９Ａに示されている側断面図の線Ｘ−Ｘ’に沿う平面断面図である。
【図３０Ａ】本発明の一実施形態に従う図２８Ａに示されているＮＡＮＤストリングを作る方法のステップを示す。
【図３０Ｂ】本発明の一実施形態に従う図２８Ａに示されているＮＡＮＤストリングを作る方法のステップを示す、図３０Ａに示されている側断面図の線Ｘ−Ｘ’に沿う平面断面図である。
【図３１】本発明の一実施形態に従う図２８Ａに示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図３２Ａ】本発明の一実施形態に従う図２８Ａに示されているＮＡＮＤストリングを作る方法のステップを示す
【図３２Ｂ】本発明の一実施形態に従う図２８Ａに示されているＮＡＮＤストリングを作る方法のステップを示す、図３２Ａに示されている側断面図の線Ｘ−Ｘ’に沿う平面断面図である。
【図３３】本発明の一実施形態に従う図２８Ａに示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図３４】本発明の一実施形態に従う図２８Ａに示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図３５Ａ】本発明の一実施形態に従う図２８Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す。
【図３５Ｂ】本発明の一実施形態に従う図２８Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す、図３５Ａに示されている側断面図の線Ｘ−Ｘ’に沿う平面断面図である。
【図３６Ａ】本発明の一実施形態に従う図２８Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す。
【図３６Ｂ】本発明の一実施形態に従う図２８Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す、図３６Ａに示されている側断面図の線Ｘ−Ｘ’に沿う平面断面図である。
【図３７】本発明の一実施形態に従う図２８Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図３８Ａ】本発明の一実施形態に従う図２８Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す。
【図３８Ｂ】本発明の一実施形態に従う図２８Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す、図３８Ａに示されている側断面図の線Ｘ−Ｘ’に沿う平面断面図である。
【図３９】本発明の一実施形態に従う図２８Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図４０】本発明の一実施形態に従う図２８Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図４１】本発明の一実施形態に従う図２８Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図４２】本発明の一実施形態に従う図２８Ｂに示されているＮＡＮＤストリングを作る方法のステップを示す側断面図である。
【図４３】他の１つの実施形態に従うＮＡＮＤストリングの側断面図を示す。
【図４４】本発明の一実施形態に従う図４３に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図４５】本発明の一実施形態に従う図４３に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図４６】本発明の一実施形態に従う図４３に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図４７】本発明の一実施形態に従う図４３に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図４８】他の実施形態に従うＮＡＮＤストリングの側断面図を示す。
【図４９】他の実施形態に従うＮＡＮＤストリングの側断面図を示す。
【図５０】本発明の一実施形態に従う図４９に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図５１】本発明の一実施形態に従う図４９に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図５２】他の１つの実施形態に従うＮＡＮＤストリングの側断面図を示す。
【図５３】本発明の一実施形態に従う図５２に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図５４】本発明の一実施形態に従う図５２に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図５５】本発明の一実施形態に従う図５２に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図５６】本発明の一実施形態に従う図５２に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図５７】本発明の一実施形態に従う図５２に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図５８】他の１つの実施形態に従うＮＡＮＤストリングの側断面図を示す。
【図５９】本発明の一実施形態に従う図５８に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図６０】本発明の一実施形態に従う図５８に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図６１】本発明の一実施形態に従う図５８に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図６２】本発明の一実施形態に従う図５８に示されているＮＡＮＤストリングを作る方法のステップを示す。
【図６３】本発明の一実施形態に従う図５８に示されているＮＡＮＤストリングを作る方法のステップを示す。
【発明を実施するための形態】
【００１９】
以下に添付の図面を参照して本発明の実施形態を記述する。以下の記述は本発明の代表的な実施形態を記述するべく意図されているのであって、本発明を限定するべく意図されてはいないということを理解するべきである。
【００２０】
モノリシックな３次元メモリアレイは、介在する基板なしで、半導体ウェハのような単一の基板より上に複数のメモリレベルが形成されるものである。用語「モノリシック」は、アレイの各レベルの層が、アレイの各々の下にあるレベルの層上に直接堆積させられることを意味する。対照的に、複数の２次元アレイが別々に形成され、その後パッケージ化されると非モノリシックなメモリデバイスが形成される。例えば、Leedy による「Three Dimensional Structure Memory」という米国特許第５，９１５，１６７号（特許文献１）の場合のように、別々の基板上にメモリレベルを形成してメモリレベルを互いの上に付着させることによって非モノリシックな積層メモリが構築されている。それらの基板は接着の前に薄くされるかあるいはメモリレベルから除去され得るけれども、メモリレベルは最初に別々の基板の上に形成されるので、そのようなメモリは真のモノリシック３次元メモリアレイではない。
【００２１】
本発明の実施形態は、垂直ＮＡＮＤストリングのアレイのような、メモリデバイスのモノリシックな３次元アレイを提供する。ＮＡＮＤストリングは、少なくとも１つのメモリセルが他の１つのメモリセルの上に位置するように、垂直に向けられる。アレイは、シリコンまたは他の半導体材料の単位面積あたりのメモリセルの密度を高めるためにＮＡＮＤデバイスの垂直スケーリングを可能にする。
【００２２】
実施形態Ｉ
或る実施形態では、モノリシックな３次元ＮＡＮＤストリング１８０は、図１Ａ、図２Ａ、および図３〜４に示されているように、基板１００の主面１００ａに対して実質的に垂直に延びる少なくとも１つの端部を有する半導体チャネル１を含む。例えば、図１Ａおよび図２Ａに示されているように、半導体チャネル１は柱形状を有し、その柱形状半導体チャネル全体は基板１００の主面に対して実質的に垂直に延びる。これらの実施形態では、図１Ａおよび図２Ａに示されているように、デバイスのソース／ドレイン電極は、半導体チャネル１より下に設けられた下側電極１０２と半導体チャネル１の上に形成された上側電極２０２とを含むことができる。あるいは、図３および図４に示されているように、半導体チャネル１はＵ形状のパイプ形状を有し得る。Ｕ形状のパイプ形状の半導体チャネルの２つのウィング部１ａおよび１ｂは基板１００の主面１００ａに対して実質的に垂直に延びることができ、Ｕ形状のパイプ形状の半導体チャネル１の結合部１ｃは、基板１００の主面１００ａに対して実質的に垂直に延びる２つのウィング部１ａ、１ｂを結合させる。これらの実施形態では、ソースまたはドレイン電極のうちの一方２０２1 は半導体チャネルの第１のウィング部に上から連絡し、ソースまたはドレイン電極のうちの他方２０２2 は半導体チャネル１の第２のウィング部に上から連絡する。半導体チャネル１の結合部への下からのボディ連絡を提供するためにオプションのボディ連絡電極（図示せず）が基板１００に配置され得る。明瞭性のために、ＮＡＮＤストリングの選択トランジスタまたはアクセストランジスタが図１〜４に示されている。これらのトランジスタを後でより詳しく記述する。
【００２３】
或る実施形態では、半導体チャネル１は図２Ａ〜２Ｂおよび図４に示されているように、埋められたフィーチャであり得る。他の或る実施形態では、半導体チャネル１は中空、例えば、図１Ａ〜１Ｂおよび３に示されているように絶縁充填材料２で埋められた中空シリンダであり得る。これらの実施形態では、さらに半導体チャネル１により囲まれる中空部分を埋めるために絶縁充填材料２が形成され得る。
【００２４】
基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−カーボンのようなＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩ化合物、そのような基板の上のエピタキシャル層のような、当該技術分野で知られている任意の半導電性基板、あるいは、酸化ケイ素、ガラス、プラスチック、金属またはセラミック基板のような他の任意の半導電性または非半導電性の材料であり得る。基板１００は、メモリデバイスのためのドライバ回路のような、その上に製造された集積回路を含み得る。
【００２５】
半導体チャネル１のために任意の適切な半導体材料、例えばシリコン、ゲルマニウム、シリコンゲルマニウム、またはＩＩＩ−Ｖ、ＩＩ−ＶＩのような他の化合物半導体材料、または導電性もしくは半導電性の酸化物などの材料が使用され得る。半導体材料はアモルファス、多結晶または単結晶であり得る。半導体チャネル材料は、任意の適切な堆積方法により形成され得る。例えば、一実施形態では、半導体チャネル材料は低圧化学蒸着（ＬＰＣＶＤ）により堆積させられる。他の或る実施形態では、半導体チャネル材料は、最初に堆積させられたアモルファス半導体材料を再結晶化させることによって形成される再結晶化多結晶半導体材料であり得る。
絶縁充填材料２は酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、または他の高ｋ絶縁材料のような、任意の電気絶縁材料を含み得る。
【００２６】
モノリシックな３次元ＮＡＮＤストリングは、さらに、図１Ａ〜１Ｂ、図２Ａ〜２Ｂ、および図３〜４に示されているように、複数のコントロールゲート電極３を含む。コントロールゲート電極３は、基板１００の主面１００ａに対して実質的に平行に延びるストリップ形状を有する部分を含み得る。複数のコントロールゲート電極３は、少なくとも、第１のデバイスレベル（例えば、デバイスレベルＡ）に位置する第１のコントロールゲート電極３ａと、基板１００の主面１００ａの上でデバイスレベルＡより下に位置する第２のデバイスレベル（例えば、デバイスレベルＢ）に位置する第２のコントロールゲート電極３ｂとを含む。コントロールゲート材料は、ドープされたポリシリコン、タングステン、銅、アルミニウム、タンタル、チタン、コバルト、窒化チタンまたはその合金のような、当該技術分野で知られている任意の１つ以上の適切な導電性または半導体のコントロールゲート材料を含み得る。例えば、或る実施形態では、容易な処理を可能とするためにポリシリコンが好ましい。
【００２７】
ブロッキング誘電体７がコントロールゲート（１つまたは複数）３に隣接して置かれて、コントロールゲート（１つまたは複数）３により囲まれ得る。ブロッキング誘電体７は、複数のコントロールゲート電極３のうちのそれぞれの１つと接触して位置する複数のブロッキング誘電体セグメントを含み、例えば、図１Ａ〜１Ｂ、図２Ａ〜２Ｂ、および図３〜４に示されているように、デバイスレベルＡに位置する第１の誘電体セグメント７ａおよびデバイスレベルＢに位置する第２の誘電体セグメント７ｂは制御電極３ａおよび３ｂとそれぞれ接触している。或る実施形態では、複数のブロッキング誘電体セグメント７の各々の少なくとも一部分はハマグリ形状を有する。
【００２８】
ここで使用される「ハマグリ」形状は、英字「Ｃ」と類似する構成の側断面形状である。ハマグリ形状は、互いに対しておよび基板１００の主面１００ａに対して実質的に平行に延びる２つのセグメントを有する。２つのセグメントは、第１の２つのセグメントおよび面１００ａに対して実質的に垂直に延びる第３のセグメントによって互いに結合される。３つのセグメントの各々は、真っ直ぐな形状（例えば、長方形の側断面形状）または幾分湾曲した形状（例えば、下にあるトポグラフィーの曲率と共に上昇し下降する）を有し得る。実質的に平行という用語は、正確に平行なセグメントも、正確な平行構成から２０度以下だけ逸れるセグメントも含む。実質的に垂直という用語は、正確に垂直なセグメントも、正確な垂直構成から２０度以下だけ逸れるセグメントも含む。ハマグリ形状は、好ましくは、３つのセグメントに接して第４の辺が開いている開口部を包含する。開口部は他の材料または層によって埋められ得る。
【００２９】
モノリシックな３次元ＮＡＮＤストリングは複数の離散的な電荷蓄積セグメント９も含み、電荷蓄積セグメントの各々は、それぞれのハマグリ形状のブロッキング誘電体セグメント７の開口部内に少なくとも部分的に位置する。同様に、複数の離散的な電荷蓄積セグメント９は、少なくとも、デバイスレベルＡに位置する第１の離散的な電荷蓄積セグメント９ａおよびデバイスレベルＢに位置する第２の離散的な電荷蓄積セグメント９ｂを含む。
【００３０】
モノリシックな３次元ＮＡＮＤストリングのトンネル誘電体１１は、複数の離散的な電荷蓄積セグメント９の各々の１つと半導体チャネル１との間に位置する。ある実施形態では、トンネル誘電体１１は、複数の離散的な電荷蓄積セグメント９の付近で一様でない厚さおよび／または真っ直ぐでない側壁を有する。後でより詳しく記述する他の実施形態では、トンネル誘電体１１は一様な厚さおよび／または真っ直ぐな側壁を有する。
ブロッキング誘電体７およびトンネル誘電体１１は、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、または他の高ｋ絶縁材料のような任意の１つ以上の同じまたは異なる電気絶縁材料から独立に選択され得る。
【００３１】
離散的な電荷蓄積セグメント９は、導電性（例えば、チタン、プラチナ、ルテニウム、窒化チタン、窒化ハフニウム、窒化タンタル、窒化ジルコニウムのような金属もしくは金属合金、またはチタンシリサイド、ニッケルシリサイド、コバルトシリサイドもしくはそれらの組み合わせのような金属シリサイド）あるいは半導体（例えば、ポリシリコン）のフローティングゲート、導電性ナノ粒子または離散的な電荷蓄積誘電体（例えば、窒化ケイ素または他の誘電体）フィーチャを含み得る。例えば、或る実施形態では、離散的な電荷蓄積セグメント９は離散的な電荷蓄積誘電体フィーチャであり、その各々は、それぞれのハマグリ形状のブロッキング誘電体セグメント７に位置する窒化物フィーチャを含み、ここで酸化ケイ素ブロッキング誘電体セグメント７、窒化物フィーチャ９および酸化ケイ素トンネル誘電体１１はＮＡＮＤストリングの酸化物−窒化物−酸化物の離散的な電荷蓄積構造を形成する。以下の記述の一部において、ポリシリコンのフローティングゲートが非限定的な例として使用される。しかし、その代わりに誘電体電荷蓄積フィーチャまたは他のフローティングゲート材料が使用され得ることも理解するべきである。
【００３２】
図５〜１３は、本発明の第１の実施形態に従うＮＡＮＤストリングを作る方法を示す。
図５Ａ（透視図）および図５Ｂ（図５Ａの線Ｙ−Ｙ’に沿う側断面図）を参照すると、交互の層１２１（１２１ａ、１２１ｂ、など）および１２２（１２２ａ、１２２ｂなど）のスタック１２０が基板１００の主面の上に形成されている。層１２１、１２２は、スパッタリング、ＣＶＤ、ＭＢＥなどのような任意の適切な堆積方法により基板の上に堆積させられ得る。層１２１、１２２の厚さは６〜１００ｎｍであり得る。
【００３３】
この実施形態では、第１の層１２１は第１の導電性（例えば、金属または金属合金）または半導体の（例えば、高濃度にドープされたｎ＋またはｐ＋ポリシリコン）コントロールゲート材料を含み、第２の層１２２は第２の絶縁材料（例えば、窒化ケイ素、酸化ケイ素など）を含む。「高濃度にドープされた」という用語は、１０18ｃｍ-3より高い濃度までｎ形またはｐ形にドープされた半導体材料を含む。
層１２１、１２２の堆積後、スタック１２０に少なくとも１つの開口部８１を形成するためにスタック１２０がエッチングされる。開口部８１のアレイは、ＮＡＮＤストリングの垂直チャネルが後に形成されることになる位置に形成され得る。
【００３４】
次に、第１の層１２１（すなわち、層１２１ａ、１２１ｂ、など）に第１の凹所６２を形成するために第２の材料１２２と比べて第１の材料は選択的にエッチングされる。凹所６２は、第２の材料１２２と比べて第１の材料１２１を選択的にエッチングする選択的な等方性ウェットエッチングまたはドライエッチングにより形成され得る。各凹所６２の深さは６〜１００ｎｍであり得る。
その後、ブロッキング誘電体７（インターポリ誘電体（ＩＰＤ）としても知られている）が開口部８１内に、ブロッキング誘電体が第１の凹所６２の態様を覆って図６に示されている構造をもたらすように、形成される。ブロッキング誘電体７は、共形原子層堆積（ＡＬＤ）または化学蒸着（ＣＶＤ）によって堆積させられた酸化ケイ素層を含み得る。酸化ケイ素の代わりにあるいは酸化ケイ素に加えて、酸化ハフニウムのような他の高ｋ誘電体材料が使用され得る。誘電体７は、６〜２０ｎｍの厚さを有し得る。ブロッキング誘電体７は、第１の凹所６２内で第２の材料１２２の張り出し部の間に複数のハマグリ形状のブロッキング誘電体セグメント（例えば、ブロッキング誘電体セグメント７ａおよび７ｂ）を含む。
【００３５】
さらに、ブロッキング誘電体材料７の上で開口部８１内に、さらに第１の凹所６２内に電荷蓄積材料９が形成され、図７Ａに示されている構造が生じる。電荷蓄積材料９は、複数のハマグリ形状のブロッキング誘電体セグメントのそれぞれの１つ（例えば、７ａまたは７ｂ）の開口部内に形成された複数の離散的な電荷蓄積セグメント（例えば、９ａおよび９ｂ）を含む。離散的な電荷蓄積セグメント９ａ、９ｂは、第２の材料１２２の突出部分に隣接して開口部８１内で延びる電荷蓄積材料９層の外側部分によって互いに結合される。
【００３６】
前に説明したように、或る実施形態では、離散的な電荷蓄積材料９は電荷蓄積誘電体材料（例えば、窒化ケイ素の離散的な電荷蓄積誘電体フィーチャ）を含み得る。あるいは、離散的な電荷蓄積材料は導電性または半導体のフローティングゲート材料（例えば、金属、ＴｉＮのような金属合金、金属シリサイド、または高濃度にドープされたポリシリコンのフローティングゲート材料）を含み得る。電荷蓄積材料９を形成するために、ＡＬＤまたはＣＶＤのような任意の望ましい方法が使用され得る。
【００３７】
或る実施形態では、第２の材料１２２の突出部分に隣接して開口部８１内で延びる電荷蓄積材料９の外側部分は、その後、離散的な電荷蓄積セグメント（例えば、９ａおよび９ｂ）を互いから分離させて図８Ａに示されている構造をもたらすために、除去され得る。第２の材料１２２の突出部分に隣接して開口部８１内で延びるブロッキング誘電体７の外側部分は、その後、所望ならば、離散的なブロッキング誘電体（例えば、７ａおよび７ｂ）を互いから分離させるために、除去され得る。例えば、電荷蓄積材料およびブロッキング誘電体材料は、凹所６２内（すなわち、ブロッキング誘電体７のハマグリ形状部分の内側）だけに電荷蓄積材料９を残すために開口部８１内で１ステップまたは２つの別々のステップで異方的にドライエッチングまたはウェットエッチングされ得る。異方的エッチングは、所望ならば開口部８１のサイズを大きくするために絶縁材料１２２をもエッチングするように拡大され得る。
【００３８】
ポリシリコンのフローティングゲート９ａ、９ｂではなくて金属シリサイドのフローティングゲート９ａ、９ｂを形成することが望ましければ、図８Ａに示されているポリシリコンのフローティングゲート９ａ、９ｂの上にチタン、コバルトまたはニッケルのような薄いシリサイド形成金属層がＡＬＤまたはスパッタリングのような任意の適切な方法によって形成される。シリサイド化アニール後、フローティングゲート９ａ、９ｂは金属とポリシリコンとの反応によって金属シリサイド（例えば、チタン、コバルト、ニッケルなどのシリサイド）に変換される。絶縁材料１２２およびブロッキング誘電体７の部分の上に残った金属層の未反応部分は、その後、Ｔｉ金属層のためのピラニアエッチングのような任意の適切な選択的エッチング方法によって選択的にエッチングにより除去される。
【００３９】
図７Ｂ、図８Ｂ、図８Ｃおよび図８Ｄは、酸化またはシリサイド化を用いた後に選択的な酸化物エッチングまたはシリサイドエッチングを用いてポリシリコンのフローティングゲート電荷蓄積セグメント９ａ、９ｂを形成するための代替の方法を示す。図７Ｂは、ポリシリコンのフローティングゲート層９が開口部８１内に形成される、図７Ａの構造に類似する構造を示す。
【００４０】
図８Ｂに示されているように、フローティングゲート層９は、湿式または乾式の酸化（すなわち、高温での水蒸気中または空気含有雰囲気中での酸化）によって、凹所６２内のポリシリコンフローティングゲート電荷蓄積セグメント９ａ、９ｂは酸化されなくて層９の残り（例えば、突出する第２の材料１２２の上の外側部）は酸化ケイ素層１９ａに変換されるように、部分的に酸化される。ポリシリコン層９の厚さは開口部８１の中で凹所６２の外側よりも凹所６２の中でより厚いので、セグメント９ａ、９ｂは酸化されないままである。部分的酸化は、セグメント９ａ、９ｂが酸化ケイ素に変換される前に終わるように時間調整された時間調整酸化であり得る。
【００４１】
図８Ｄに示されているように、酸化ステップ後、凹所６２内にポリシリコンのフローティングゲート９ａ、９ｂを残すために、ポリシリコンと比べて酸化ケイ素を選択的にエッチング除去する酸化物ウェットエッチングのような任意の適切な選択的ウェットエッチングまたはドライエッチングを用いて酸化ケイ素層１９ａは選択的にエッチング除去される。層１９ａを酸化ケイ素層として記述したけれども、この層は、ポリシリコン層９を窒化またはオキシ窒化することによって形成された窒化ケイ素またはオキシ窒化ケイ素層を含み得る。
【００４２】
図８Ｃに示されている第２の代替の方法では、チタン、コバルト、ニッケルなどの層のようなシリサイド形成金属層が開口部８１内でフローティングゲート層９の上に形成される。その後、ポリシリコン層９は、層９を金属層と部分的に反応させるために構造をアニーリングすることによって金属シリサイド層１９ｂ（例えば、チタン、コバルト、ニッケルなどのシリサイド）に部分的に変換される。
【００４３】
シリサイド化アニール後、凹所６２内のポリシリコンのフローティングゲート電荷蓄積セグメント９ａ、９ｂはシリサイドに変換されていないが、層９の残り（例えば、突出する第２の材料１２２の上の外側部）はシリサイド層１９ｂに変換されている。ポリシリコン層９は開口部８１内で凹所６２の外側より凹所６２内でより厚いので、セグメント９ａ、９ｂはシリサイド化されないままである。この部分的シリサイド化は、セグメント９ａ、９ｂがシリサイドに変換される前に終わるように時間調整された時間調整シリサイド化であり得る。あるいは、部分的シリサイド化は、シリサイドを形成するのに充分な金属へのアクセスを欠く余分のポリシリコンが凹所６２内に設けられるようにポリシリコン層と金属層との相対的厚さによって制御され得る。金属層の残りの部分は、選択的エッチングによってシリサイド層１９ｂから除去され得る。
【００４４】
図８Ｄに示されているように、シリサイド化ステップ後、シリサイド層１９ｂは、ポリシリコンと比べてシリサイド材料を選択的にエッチング除去する、チタンシリサイドのピラニアエッチングのような任意の適切な選択的ウェットエッチングまたはドライエッチングを用いて選択的にエッチング除去される。
図８Ａおよび８Ｄの構造の１つの差異は、ブロッキング誘電体７の形状である。異方性エッチング方法によって作られた図８Ａの構造では、ブロッキング誘電体は複数の離散的な領域７ａ、７ｂなどを含む。対照的に、選択的なシリサイドのエッチングによって形成された図８Ｄの構造では、ブロッキング誘電体７は、凹所６２内の領域７ａ、７ｂを包含する連続的な層を含む。
【００４５】
図８Ａおよび図８Ｄに示されている生じた構造では、互いから分離されている複数の離散的な電荷蓄積セグメント（例えば、９ａおよび９ｂ）は、凹所内で第２の材料１２２の張り出し部の間に配置されている。図７Ｂおよび図８Ｂ〜８Ｄに従う電荷蓄積材料層９の外側部分を選択的に除去する方法の１つの利点は、側壁上に「ポリストリンガー」を形成する（すなわち、ドライエッチング方法による外側部分の不完全な除去）という潜在的欠陥が完全に取り除かれ得ることである。さらに、ドライエッチング方法とは対照的に、酸化ケイ素層１９ａまたはシリサイド層１９ｂの選択的ウェットエッチングは、電荷蓄積セグメント９へのダメージがより少なくなるという結果をもたらし得る。
【００４６】
次に、少なくとも１つの開口部８１内に露出した電荷蓄積材料９（例えば、離散的な電荷蓄積セグメント９ａおよび９ｂ）および材料１２２の側壁の上にトンネル誘電体１１が形成され、図９に示されている構造が生じる。電荷蓄積材料蓄積セグメント９ａ、９ｂを形成するために図８Ｂ〜８Ｄのウェットエッチング方法が使用されるならば、トンネル誘電体は、電荷蓄積材料９（例えば、離散的な電荷蓄積セグメント９ａおよび９ｂ）の側壁と、少なくとも１つの開口部８１内で突出部分材料１２２上に位置するブロッキング酸化物誘電体の外側部分との上に形成される。トンネル誘電体は、酸化ケイ素、またはオキシ窒化物、酸化物および窒化物の多層スタックまたは高ｋ誘電体（例えば、酸化ハフニウム）のような他の適切な材料の比較的に薄い絶縁層（例えば、４〜１０ｎｍの厚さ）を含み得る。トンネル誘電体は、ＡＬＤ、ＣＶＤなどの任意の適切な方法により堆積させられ得る。
【００４７】
１つの代替の方法では、トンネル誘電体１１は、前述した方法で層９の外側部分を除去してトンネル誘電体１１を電荷蓄積材料９の側壁の上に形成する２ステッププロセスによってではなくて、１ステップで半導体電荷蓄積材料層９の外側部分を直接変換する（例えば、酸化する）ことによって、形成され得る。この代替の方法では、図７Ｂに示されているように、ポリシリコンフローティングゲート層９が形成される。ポリシリコン層９は、その後、図８Ｂに示されているように、比較的に薄い酸化物層１９ａを形成するために時間調整酸化で部分的に酸化される。トンネル誘電体として使用されるべき良好な質を有する酸化物を提供し得る、高温ラジカル酸化プロセスのような任意の酸化方法が使用され得る。薄い酸化物層１９ａは図８Ｄに示されているように除去されず、図８Ｂに示されているように、最終のデバイスにおいてトンネル誘電体として保たれる。従って、別のトンネル誘電体１１の堆積は不要である。
【００４８】
さらに、半導体チャネル材料１が少なくとも１つの開口部８１内に形成される。或る実施形態では、図１０に示されているように、半導体チャネル材料１は少なくとも１つの開口部８１を半導体チャネル材料で完全に埋める。あるいは、半導体チャネル１を少なくとも１つの開口部内に形成するステップは、半導体チャネル材料１が少なくとも１つの開口部８１を完全には埋めないように、半導体チャネル材料１を少なくとも１つの開口部８１の側壁（１つまたは複数）上に形成するけれども少なくとも１つの開口部８１の中心部には形成しない。これらの代替の実施形態では、図１１に示されているように、少なくとも１つの開口部８１を完全に埋めるために絶縁充填材料２が少なくとも１つの開口部８１の中心部に形成される。好ましくは、チャネル１材料は、低濃度にドープされたｐ形またはｎ形（すなわち、１０17ｃｍ-3未満のドーピング）シリコン材料を含む。ｎチャネルデバイスはｎ＋接合部と容易に結合されるので、ｎチャネルデバイスが好ましい。しかし、ｐチャネルデバイスも使用され得る。
【００４９】
半導体チャネル１は、任意の望ましい方法により形成され得る。例えば、半導体チャネル材料１は、半導体（例えば、ポリシリコン）材料を開口部８１内におよびスタック１２０の上に堆積させ、次にスタック１２０の上面を研磨ストップまたはエッチストップとして用いて化学的機械的研磨（ＣＭＰ）またはエッチバックにより堆積した半導体層の上部分を除去するステップを行うことによって形成され得る。
【００５０】
或る実施形態では、単結晶シリコンまたはポリシリコンの垂直チャネル１が、別個のマスキングステップなしで金属誘導結晶化（「ＭＩＣ」）（金属誘導横方向結晶化とも称される）によって形成され得る。ＭＩＣ法は、開口部８１内でチャネル材料が横方向に閉じ込められているために、完全なチャネル結晶化を提供する。
【００５１】
ＭＩＣ法では、始めにアモルファスまたは小粒子ポリシリコン半導体（例えば、シリコン）層３０３が始めに少なくとも１つの開口部８１内におよびスタック１２０の上に形成され、次に、図１２に示されているように半導体層３０３の上に核形成プロモータ層３０５が形成され得る。核形成プロモータ層３０５は１つの連続的な層であるかあるいは複数の不連続的領域であり得る。核形成プロモータ層は、任意の望ましいポリシリコン核形成プロモータ材料、例えば、そのような材料に限定はされないが、Ｇｅ、Ｎｉ、Ｐｄ、Ａｌまたはこれらの組み合わせのような核形成プロモータ材料を含み得る。
【００５２】
アモルファスまたは小粒子半導体層３０３は、その後、アモルファスまたは小粒子多結晶半導体を再結晶化させることによって大粒子多結晶または単結晶半導体層３０１に変換され、図１３に示されている構造が生じる。再結晶化は、低温（例えば、３００〜６００℃）アニールによって行われ得る。
【００５３】
その後、多結晶半導体層３０１の上部分および核形成プロモータ層３０５は、スタック１２０の上面をストップとして用いてＣＭＰまたはエッチバックにより除去され、図１０に示されている構造が生じる。除去は、残っている核形成プロモータ層３０５と層３０１の上部に形成されたシリサイドとを選択的にウェットエッチングし、次にスタック１２０の上部をストップとして用いてシリコン層３０１の上部をＣＭＰすることによって行われ得る。
【００５４】
さらに、上側電極２０２が半導体チャネル１の上に形成され、図１または図２に示されている構造が生じる。これらの実施形態では、スタック１２０を基板１００の上に形成するステップの前に半導体チャネル１より下に下側電極１０２が設けられ得る。下側電極１０２と上側電極とはＮＡＮＤストリングのソース／ドレイン電極として用いられ得る。
【００５５】
実施形態ＩＩ
第２の実施形態では、ＮＡＮＤストリングのソース／ドレイン電極は共に半導体チャネル１の上に形成され、チャネル１は、例えば図３および４に示されているように、Ｕ形状のパイプ形状を有する。これらの実施形態では、（後で記述するように、）半導体チャネル１の結合部への下からのボディ連絡を提供するためにオプションのボディ連絡電極が基板１００上にまたは基板１００内に配置され得る。
【００５６】
ここで使用される「Ｕ形状のパイプ」形状は、英字「Ｕ」に類似して構成された側断面形状である。この形状は、互いに実質的に平行にかつ基板１００の主面１００ａに対して実質的に垂直に延びる２つのセグメント（ここでは「ウィング部」と称される）を有する。２つのウィング部は、初めの２つのセグメントに対して実質的に垂直にかつ面１００ａに対して実質的に平行に延びる結合セグメントまたは部分によって互いに結合される。３つのセグメントの各々は、真っ直ぐな形状（例えば、長方形の側断面形状）または幾分湾曲した形状（例えば、下にあるトポグラフィーの曲率と共に上昇し下降する）を有し得る。実質的に平行という用語は、正確に平行なセグメントも、正確な平行構成から２０度以下だけ逸れるセグメントも含む。「実質的に垂直」という用語は、正確に垂直なセグメントも、正確な垂直構成から２０度以下だけ逸れるセグメントも含む。
【００５７】
Ｕ形状のパイプ形状を有する半導体チャネル１を形成するために任意の望ましい方法が使用され得る。例えば、図１４〜２１は、本発明の第２の実施形態に従うＵ形状のパイプ形状の半導体チャネルを有するＮＡＮＤストリングを作る方法を示す。
図１４に示されている基板１００は、埋め込まれた導体および／または種々の半導体デバイスを任意的に包含する半導体基板を含み得る。あるいは、基板１００は、埋め込まれた導体を任意的に包含する絶縁性または半導体の層を含み得る。
【００５８】
始めに、少なくとも１つの犠牲フィーチャ８９の上に第１の材料および第２の材料の交互の層のスタック１２０を形成する前に、犠牲フィーチャ８９が基板１００の中におよび／または上に形成され得る。犠牲フィーチャ８９は、スタック１２０内のおよびＮＡＮＤストリング内の他の材料と比べて選択的にエッチングされ得る、有機材料、窒化ケイ素、タングステンなどの任意の適切な犠牲材料から形成され得る。フィーチャ８９は、後で記述するようにＵ形状の結合セグメントの望ましい形状と類似する任意の適切な形状を有し得る。
犠牲フィーチャ８９とスタック１２０との間に絶縁保護層１０８が形成され得る。例えば、フィーチャ８９が窒化ケイ素を含むならば、層１０８は酸化ケイ素を含み得る。
【００５９】
さらに、その後、少なくとも２つの開口部８１および８２がスタック１２０に形成され、図１４Ａに示されている構造が生じる。図１４Ｂは図１４Ａの線Ｘ−Ｘ’に沿う平面断面図を示す。図１４Ｃは、図１４Ａの線Ｚ−Ｚ’に沿う平面断面図である。図１４Ａは、図１４Ｂおよび図１４Ｃの線Ｙ−Ｙ’に沿う側断面図である。図１４Ａ〜１４Ｃに示されているように、開口部８１および８２は犠牲フィーチャ８９より上に形成される。或る実施形態では、図１４Ｂに示されているように、半導体チャネルは、上から見ると２つの円から成る断面を有する。好ましくは、保護層１０８は、層１０８の上部が開口部８１、８２の底面を形成するように、開口部８１、８２のエッチングのためのストップとして用いられる。
【００６０】
その後、ＮＡＮＤストリングのブロッキング誘電体７および複数の離散的な電荷蓄積セグメント９を開口部８１、８２内に形成し、図１５に示されている構造を生じさせるために、第１の実施形態において前に記述し、図５〜１３に示すのと同じかまたは類似の方法が使用され得る。
【００６１】
図１６を参照すると、少なくとも１つの犠牲フィーチャ８９は、後に、フィーチャ８９が位置していた場所に中空領域８３を形成するために、除去される。中空領域８３は、基板１００の主面１００ａに対して実質的に平行に延びて少なくとも２つの開口部８１および８２を結合させ、中空のＵ形状のパイプスペース８０を形成する。中空領域８３は、開口部８１、８２を、これらの開口部が保護層１０８を貫通して伸びて犠牲フィーチャ８９を露出させるように、さらにエッチングすることにより（例えば、異方性エッチングにより）形成され得る。犠牲フィーチャ８９の材料は、その後、材料１２２、ブロッキング誘電体７および電荷蓄積セグメント９を実質的にエッチングすることなく犠牲フィーチャ材料を選択的に除去する選択的なウェットエッチングまたはドライエッチングを用いて選択的にエッチングされる。
【００６２】
次に、トンネル誘電体１１と、トンネル誘電体１１の上の半導体チャネル１とが中空のＵ形状のパイプスペース８０内に形成され得る。或る実施形態では、中空Ｕ形状パイプスペース８０の側壁上に半導体チャネル１を形成するステップは、図４に示されているように中空Ｕ形状パイプスペース８０を半導体チャネル材料で完全に埋め得る。あるいは、中空Ｕ形状パイプスペース８０内に半導体チャネル１を形成するステップは、半導体チャネル材料が中空Ｕ形状パイプスペース８０を完全には埋めないように、中空Ｕ形状パイプスペース８０の側壁上に半導体チャネル材料を形成するけれども中空Ｕ形状パイプスペース８０の中心部には形成しない。これらの実施形態では、中空Ｕ形状パイプスペース８０を完全に埋めるために絶縁充填材料２が後に半導体チャネル１の中心部に形成され、図１７に示されている構造が生じる（図３にも示す）。半導体チャネル１は実質的に中空Ｕ形状パイプスペース８０の形状を取り、形状は第１および第２の垂直に延びる開口部８１および８２と水平に延びるスペース８３とを含む。
【００６３】
さらに、その後にレール形状のゲートカットを形成するためにスタック１２０がエッチングされ、ゲートカットは、その後、半導体チャネル１の２つのウィング部を囲むコントロールゲート電極３を互いから電気的に絶縁させるために酸化ケイ素などのような絶縁材料１８５により埋められ、図１８Ａ（透視図）および１８Ｂ（図１８Ａの線Ｙ−Ｙ’に沿う側断面図）に示されているデバイスが生じる。
【００６４】
その後、第１の開口部８１内に位置する半導体チャネル１のウィング部と連絡するソースまたはドレイン電極が形成され、他方のドレインまたはソース電極は、第２の開口部８２内に位置する半導体チャネル１の他方のウィング部と連絡する。或る実施形態では、ドレイン電極はドレイン選択トランジスタ２０３ａ（ＳＧＤデバイスとも称される）を通してＮＡＮＤストリングのチャネルに接続し、ソース電極はソース選択トランジスタ２０３ｂ（ＳＧＳデバイスとも称される）を通してＮＡＮＤストリングのチャネルの他方の側に接続する。これらの選択トランジスタは、ゲートカットの前に半導体チャネル１より上で各ウィング１ａ、１ｂ上に形成され、図１９に示されている構造が生じる。
【００６５】
その後、半導体チャネル１の２つのウィング部を囲むコントロールゲート電極３を分離するステップと同じステップで選択トランジスタ２０３ａおよび２０３ｂを互いから分離するためにゲートカットのステップが実行され、図２０Ａ（透視図）および図２０Ｂ（図２０Ａの線Ｙ−Ｙ’に沿う断面図）に示されている構造が生じる。
【００６６】
次に、図２１に示されているように隣接するストリングの隣接するＳＧＤデバイス２０３ａ同士の間のような、隣接するＮＡＮＤストリング同士の選択トランジスタの間にカットが作られる。最後に、選択トランジスタ同士の間のカット内に酸化ケイ素のような絶縁材料１８７が形成され、図２１に示されているようにＮＡＮＤストリング１８０のアレイが生じる。
【００６７】
実施形態ＩＩＩ
第３の実施形態では、図３〜４および図１７〜２１に示されているＵ形状のパイプ形状ではなくて、半導体チャネル１は、図２２Ａ（透視図）および図２２Ｂ（図２２Ａの線Ｙ−Ｙ’に沿う断面図）に示されているように、「小さい」Ｕ形状の側断面を有し得る。第２の実施形態では、Ｕ形状のパイプ形状の各ウィング１ａ、１ｂは別々の開口部８１、８２内に形成された。この第３の実施形態では、「小さい」Ｕ形状の両方のウィングが同じ開口部内に形成される。
【００６８】
具体的には、図２２Ａおよび図２２Ｂに示されているように、Ｕ形状の半導体チャネル１の２つのウィング部１ｗおよび１ｗ’は同じ開口部８１の中に形成される。ウィング部は、基板１００の主面１００ａに対して実質的に垂直に延び、開口部８１の底で結合部１ｗ”によって結合される。結合部は、基板１００の主面１００ａに対して実質的に平行に延びる。
【００６９】
図２２Ａに示されているように、複数のＵ形状のＮＡＮＤストリングが各開口部８１内に形成される。例えば、図２２Ａに示されているように、各開口部８１内の第１のＮＡＮＤストリング１８０ａはウィング１ｗおよび１ｗ’を含む。各開口部内の第２のＮＡＮＤストリング１８０ｂはウィング部１ｘおよび１ｘ’を含むなどである。ＮＡＮＤストリングはグリッド形状のアレイを成して配置され、アレイは、各々の細長いトレンチ形状の開口部８１内で第１の水平「ｚ」方向に（すなわち、基板１００の主面１００ａに対して平行に）配置された１セットのストリング１８０ａ、１８０ｂと、各々の隣接する開口部８１内で第２の水平「ｘ」方向に（すなわち、主面１００ａに対して平行かつｚ方向に対して垂直に）配置された第２のセットのストリング１８０ａ、１８０ａとを含む。
【００７０】
図２３〜２７は、本発明の第３の実施形態に従う図２２Ａ〜２２Ｂに示されている「小さい」Ｕ形状の側断面を有する半導体チャネルを有するＮＡＮＤストリングを作る方法を示す。
これらの実施形態において、結合フィーチャ１ｗ”の上に第１の材料および第２の材料の交互の層のスタック１２０を形成する前に、結合フィーチャ１ｗ”が基板１００の中におよび／または上に形成され得る。結合フィーチャ１ｗ”は、基板１００の中にまたは上に形成された半導体または導体の領域であり得る。例えば、結合フィーチャ１ｗ”は、図２２Ｂに示されているように、保護絶縁層１００ｂにより囲まれて半導電性層１００ａ内に埋め込まれた半導体または導体の領域を含み得る。フィーチャ１ｗ”は、層１００ａ内のトレンチ内でダマシンプロセスによって形成され得る。あるいは、フィーチャ１ｗ”は、フィーチャ１ｗ”を形成するために導電性または半導体の層をリソグラフィ的にパターニングし、次に絶縁層１００ｂおよび半導電性の層１００ａをフィーチャ１ｗ”の周りに形成することによって、形成され得る。
【００７１】
さらに、その後に少なくとも１つの開口部８１がスタック１２０に形成され、図２３Ａ（透視図）および図２３Ｂ（図２３Ａの線Ｙ−Ｙ’に沿う断面図）に示されている構造が生じる。この非限定的な例では、開口部８１は、図２３Ａに示されているように正方形または長方形の平面断面を有する。しかし、所望ならば、他の形状、例えば円形も使用され得る。結合部フィーチャ１ｗ”に下から連絡するオプションのボディ連絡電極１０２が基板１００の中にまたは上に設けられ得る。
【００７２】
その後、ブロッキング誘電体７、複数の離散的な電荷蓄積セグメント９、およびトンネル誘電体層１１が、第１の実施形態および図５〜１３に関して前に記述した方法を用いて形成され、図２４Ａおよび図２４Ｂに示されている構造が生じる。
【００７３】
次に、少なくとも１つの開口部８１の底の上に位置するトンネル誘電体層１１の底部とトンネル誘電体層１１の底部より下に位置する絶縁保護層１０８とが、開口部８１内で半導体結合フィーチャ１ｗ”を露出させるためにエッチングされ（例えば、異方性エッチングにより）、図２５Ｂに示されている構造が生じる。トンネル誘電体層１１はさらに同じエッチングステップ中にスタックの上部から除去される。トンネル誘電体層１１は、側壁スペーサに類似して開口部の側壁（１つまたは複数）上に残る。
【００７４】
その後、前に記述した方法を用いて半導体チャネル材料が開口部８１内に形成され得る。同様に、半導体チャネル材料は開口部８１を完全にまたは部分的に埋め得る。その後、Ｕ形状の半導体チャネル１の２つのウィング部１ｗおよび１ｗ’を形成するために半導体チャネル材料の中央部分がエッチングされ、図２２Ａ〜２２Ｂに示されている構造が生じる。図２２Ｂに示されているように、Ｕ形状の半導体チャネル１の２つのウィング部１ｗおよび１ｗ’は、基板１００の主面に対して実質的に平行に延びる結合部１ｗ”（すなわち、結合フィーチャ１ｗ”）によって電気的に結合される。あるいは、半導体チャネルの２つのウィング部１ｗおよび１ｗ’を結合させる結合フィーチャ１ｗ”は、スタックより下に設けられて半導体材料を形成する前に露出させられるのではなく、半導体材料の中央部分をエッチングする間、開口部８１を埋めている半導体材料の底部がエッチングされないままにすることによって形成され得る。
【００７５】
次に、図２６に示されているように、結合フィーチャ１ｗ”の上でＵ形状の半導体チャネル１の２つの分離されたウィング部１ｗおよび１ｗ’の間に絶縁充填材２が形成される。
同様に、図３および図４に示されているように、ソース電極２０２1 およびドレイン電極２０２2 が半導体チャネル１の上に形成され得る。図２６に示されているように、選択トランジスタのうちの１つ２０３ａは第１のウィング部１ｗに上から連絡し、選択トランジスタのうちのもう１つ２０３ｂは第２のウィング部１ｗ’に上から連絡する。
【００７６】
或る実施形態では、少なくとも１つの開口部８１の底の上に位置するトンネル誘電体層１１の底部をエッチングする前に、図２７に示されているように、トンネル誘電体１１の底部が露出したままであるように、マスキングスペーサ層１４が少なくとも１つの開口部８１の側壁上に位置するトンネル誘電体層１１の部分の上に形成され得る。これらの実施形態では、マスキングスペーサ層１４は、トンネル誘電体の底部と保護層１０８とをエッチングする間に傷つけられないようにトンネル誘電体１１を保護する。マスキングスペーサ層１４は、トンネル誘電体層１１の底部および絶縁保護層１０８をエッチングする間またはその後に除去され得る。スペーサ層１４は、層１１の底をエッチングするために使用されるエッチング媒体に対して層１１の材料より低いエッチング感受性を有する任意の材料を含み得る。例えば、トンネル誘電体層１１が酸化ケイ素であれば、スペーサ層１４は窒化ケイ素であり得る。スペーサ層は、層１４を開口部８１の側壁（１つまたは複数）および底の上に形成し、その後に、図２７に示されているように、開口部の側壁（１つまたは複数）上の層１１の上に層１４の側壁スペーサ部分だけを残すように層１４を異方的にエッチングするような、代表的な側壁スペーサ形成方法により形成され得る。
【００７７】
実施形態ＩＶ
第４の実施形態では、割合に薄いフローティングゲート電荷蓄積セグメント９を形成するために始めの３つの実施形態の方法の代わりの方法を用いることによってモノリシックな３次元ＮＡＮＤストリングが形成される。この実施形態の、結果として生じる垂直ＮＡＮＤストリングは、真っ直ぐな側壁および一様な厚さを有するトンネル誘電体１１も含む。対照的に、電荷蓄積セグメント９が材料１２２を越えて開口部８１の中へ突き出るならば、あるいは材料１２２がセグメント９を越えて開口部８１の中へ突き出るならば、始めの３つの実施形態のトンネル誘電体１１は僅かに湾曲した側壁を有し得る。このことは、トンネル誘電体が開口部８１内の突出部の周りで湾曲するので、トンネル誘電体の側壁の湾曲とトンネル誘電体１１の厚さの変動とを引き起こし得る。
【００７８】
第４の実施形態の１つの構成において、離散的な電荷蓄積セグメント９の各々は、同じデバイスレベルにあるそれぞれのコントロールゲート電極３の高さより短い高さを有し得る。例えば、ＮＡＮＤストリング２８０では、図２８Ａに示されているように、第１の離散的な電荷蓄積セグメント９ａは第１のコントロールゲート電極３ａの高さより短い高さを有し、第２の離散的な電荷蓄積セグメント９ｂは第２のコントロールゲート電極３ｂの高さより短い高さを有する。「高さ」という用語は、基板１００の主面１００ａに対して垂直な垂直方向を意味する。
【００７９】
後でより詳しく記述するように、第４の実施形態の他の１つの構成では、第１の離散的な電荷蓄積セグメント９の各々は、同じメモリセルのそれぞれのコントロールゲート電極３の高さより大きい高さを有し得る。例えば、ＮＡＮＤストリング３８０では、図２８Ｂに示されているように、第１の離散的な電荷蓄積セグメント９ａは第１のコントロールゲート電極３ａの高さより大きいかあるいは長い高さを有し、第２の離散的な電荷蓄積セグメント９ｂは第２のコントロールゲート電極３ｂの高さより大きいかあるいは長い高さを有し得る。選択トランジスタは、明瞭性のために、図２８Ａおよび図２８Ｂから省略されている。
【００８０】
図２９〜３４は、本発明の一実施形態に従う、図２８Ａに示されているＮＡＮＤストリングを作る方法を示す。
図２９Ａを参照すると、導電性あるいは半導体のコントロールゲート材料層１３１（例えば、１３１ａ、１３１ｂなど）と犠牲材料層１３２（例えば、１３２ａ、１３２ｂなど）との交互の層のスタック１３０が、基板１００の上に位置する絶縁保護層１０８の上に形成される。犠牲材料は、導電性または半導体のコントロールゲート材料と比べて選択的にエッチングされ得る任意の望ましい材料を含み得る。例えば、一実施形態では、コントロールゲート材料層１３１がポリシリコンまたはタングステンのコントロールゲート材料を含むときには、犠牲材料層１３２は、酸化ケイ素のような酸化物を含み得る。スタック１３０は、スタック１３０に少なくとも１つの開口部８１を形成するためにエッチングされ得る。開口部８１は、基板１００の主面１００ａあるいは保護層１０８に達し得る。図２９Ｂは、図２９Ａの線Ｘ−Ｘ’に沿う平面断面図を示す。
【００８１】
次に、ブロッキング誘電体層７が少なくとも１つの開口部８１の側壁上に形成され得る。その次に、図３０Ａおよび図３０Ｂに示されているように、少なくとも１つの開口部８１内で電荷蓄積材料層９がブロッキング誘電体層７上に、トンネル誘電体層１１が電荷蓄積材料層９上に、半導体チャネル層１がトンネル誘電体層１１上に形成される。第４の実施形態の方法は凹所６２を形成しないので、開口部８１は真っ直ぐな側壁（１つまたは複数）を有する。そのため、トンネル誘電体層１１は真っ直ぐな側壁（１つまたは複数）と一様な厚さとを有することになる。
【００８２】
或る実施形態では、半導体チャネル層１を少なくとも１つの開口部８１内に形成することは、少なくとも１つの開口部８１を完全には埋めない。これらの実施形態では、その後、少なくとも１つの開口部８１を完全に埋めるために少なくとも１つの開口部８１の中心部に絶縁充填材料２が形成され、図３０Ａ（側断面図）および図３０Ｂ（平面断面図）に示されている構造が生じる。あるいは、半導体チャネル層１を少なくとも１つの開口部８１内に形成することにより半導体チャネル材料で少なくとも１つの開口部８１を完全に埋めるときには充填材料２は省略され得る。
【００８３】
図３１を参照すると、他の１つの絶縁層１０６がスタック１３０の上に形成される。次に、コントロールゲート材料層１３１間で（コントロールゲート材料層１３１ａおよび１３１ｂの間を含む）ブロッキング誘電体層７を露出させるために犠牲材料層１３２が除去され、図３２Ａに示されている構造が生じる。犠牲材料層１３２は、開口部（１つまたは複数）８１を通してではなくて、スタック１３０の裏側から除去される。
【００８４】
或る実施形態では、犠牲材料層１３２を除去するべくスタック１３０の裏側へのアクセスを開くために、スタック１３０のカット領域（１つまたは複数）８４が先に除去される。非限定的な例に従う、結果として生じた構造の平面図が図３２Ｂに示されている。カット領域（１つまたは複数）８４は、フォトリソグラフィによりマスクを形成し、次にマスクされていないカット領域をエッチングすることによって形成され得る。
【００８５】
さらに、その後、複数の別々の離散的な電荷蓄積セグメント９ａ、９ｂなどおよび別々の離散的なブロッキング誘電体セグメント７ａ、７ｂなどを形成するために第１の材料層１３１をマスクとして用いてブロッキング誘電体層７および電荷蓄積材料層９がエッチングされ得る。或る実施形態では、ブロッキング誘電体層７および離散的な電荷蓄積材料層９をエッチングすることは、離散的な電荷蓄積セグメント７ａ、７ｂおよびブロッキング誘電体セグメント９Ａおよび９Ｂがそれぞれ第１の材料層１３１ａおよび１３２ａの厚さ（すなわち、垂直寸法）より短い（すなわち、それぞれのデバイスレベルにおけるコントロールゲートの厚さ）ようにブロッキング誘電体層７および離散的な電荷蓄積材料層９をアンダーカットし、図３３に示されている構造が生じる。
その後、絶縁充填材料３３が、第１の材料層１３１間、ブロッキング誘電体セグメント７間および離散的な電荷蓄積セグメント９間に形成され、図３４に示されている垂直ＮＡＮＤストリングが生じる。
【００８６】
同様に、上側電極２０２が半導体チャネル１の上に形成され、図２８Ａに示されている構造が生じる。これらの実施形態では、基板１００の上にスタック１３０を形成する前に下側電極１０２が半導体チャネル１より下に設けられ得る。下側電極１０２および上側電極２０２はＮＡＮＤストリングのソース／ドレイン電極として使用され得る。選択トランジスタは明瞭性のために図２８Ａには示されていない。これらのトランジスタは、図２８Ａに示されている線形のＮＡＮＤストリングの上部および底に、あるいはこの第４の実施形態の裏側エッチング方法により作られ得る第２および第３の実施形態のＵ形状のＮＡＮＤストリングの上部に、位置し得る。
【００８７】
図２８Ａに示されているように、生じるＮＡＮＤストリング２８０は基板１００の上に複数のデバイスレベルを含み得る。デバイスレベルの各々は、それぞれのコントロールゲート３と、それぞれのコントロールゲート３に隣接するそれぞれのブロッキング誘電体セグメント７と、それぞれのブロッキング誘電体セグメント７に隣接するそれぞれの離散的な電荷蓄積セグメント９と、それぞれの離散的な電荷蓄積セグメント９に隣接するトンネル誘電体層１１のそれぞれの部分と、チャネル層１のそれぞれの部分とを含む。前に説明したように、離散的な電荷蓄積セグメント９は、それぞれのデバイスレベルでコントロールゲート電極３の高さより短い高さを有する。モノリシックな３次元ＮＡＮＤストリングは、さらに、上から半導体チャネル１に連絡するソースまたはドレイン電極のうちの一方２０２と、下から半導体チャネルに連絡するソースまたはドレイン電極のうちの他方１０２とを含み得る。
【００８８】
図３５〜４２は、本発明の第４の実施形態の他の１つの態様に従って、図２８Ｂに示されているＮＡＮＤストリング３８０を作る方法を示す。
図３５Ａおよび図３５Ｂを参照すると、第１の犠牲材料１４１（例えば、１４１ａ、１４１ｂなど）および第２の犠牲材料１４２（例えば、１４２ａ、１４２ｂなど）の交互の層のスタック１４０が、基板１００の上に位置する底部犠牲層４０８の上に形成される。層１４１、１４２および４０８の犠牲材料は、第２の犠牲材料１４２と比べて第１の犠牲材料１４１および底部犠牲材料４０８が選択的にエッチングされ得るような任意の望ましい材料であり得る。例えば、一実施形態では、第２の犠牲材料１４２が窒化物（例えば、窒化ケイ素）を含むときには、第１の犠牲材料１４１および底部犠牲材料４０８は酸化物（例えば、酸化ケイ素）を含み得る。他の１つの実施形態では、第２の犠牲材料１４２がドープされたポリシリコンを含むときには、第１の犠牲材料１４１および底部犠牲材料４０８はドープされていないポリシリコンを含み得る。スタック１４０は、その後、スタック１４０に少なくとも１つの開口部８１を形成するためにエッチングされ得る。
【００８９】
次に、図３６Ａおよび図３６Ｂに示されているように、少なくとも１つの開口部８１の側壁上に離散的な電荷蓄積材料層９が形成され、次に電荷蓄積材料層９上にトンネル誘電体層１１が形成され、少なくとも１つの開口部８１内においてトンネル誘電体層１１上に半導体チャネル層１が形成される。第４の実施形態のこの態様において、少なくとも１つの開口部８１内に半導体チャネル層１を形成することは、少なくとも１つの開口部８１を完全には埋めない。これらの実施形態において、その後、少なくとも１つの開口部８１を完全に埋めるために少なくとも１つの開口部８１の中心部に絶縁充填材料２が形成され、図３６Ａ（側断面図）および図３６Ｂ（図３６Ａの線Ｘ−Ｘ’に沿う平面断面図）に示されている構造が生じる。あるいは、少なくとも１つの開口部８１内に半導体チャネル層１を形成することにより少なくとも１つの開口部８１を半導体チャネル材料で完全に埋めるときには充填材料２は省略され得る。
【００９０】
図３７を参照すると、その後、絶縁層４０６がスタック１４０の上に形成される。次に、第１の材料層１４１を除去せずに第２の犠牲材料層１４２および底部犠牲材料４０８が選択的に除去され、図３８Ａに示されている構造が生じる。同様に、スタック１４０の裏側へのアクセスを開くために第２の犠牲材料層１４２を選択的に除去する前に、図３８Ｂに示されているスタック１４０を貫通するカット領域９４が除去され得る。１つの非限定的な例に従って生じる構造が図３８Ａ（側断面図）および図３８Ｂ（図３８Ａの線Ｘ−Ｘ’に沿う平面断面図）に示されている。
【００９１】
次に、９ａおよび９ｂのような複数の別々の離散的な電荷蓄積セグメントを形成するために第１の犠牲材料層１４１をマスクとして用いて電荷蓄積材料層９がエッチングされ、図３９に示されている構造が生じる。或る実施形態では、電荷蓄積材料層９を形成する前に少なくとも１つの開口部８１の側壁上にオプションのエッチストップ層（図示せず）が形成され得る。これらの実施形態では、第１の犠牲材料層１４１をマスクとして用いて電荷蓄積材料層９をエッチングする前に、第１の材料層１４１間の電荷蓄積材料層９の側の部分を露出させるために第１の材料層１４１をマスクとして用いてオプションのエッチストップ層がエッチングされる。
【００９２】
図４０を参照すると、カット領域９４から裏側を通して絶縁材料層１４３および第１の材料層１４１の交互の層を形成するために絶縁材料層１４３（例えば層１４３ａ、１４３ｂなど）が第１の材料層１４１間に形成される。絶縁層材料は、その後、カット領域９４から徹底的にエッチングされる。底部絶縁層４１８も同じステップでスタック１４０および基板１００の間に形成され、元は図３６Ａに示されている底部犠牲層４０８により占められていたスペースを埋めることができる。
【００９３】
さらに、その後、絶縁材料１４３をマスクとして用いて離散的な電荷蓄積セグメント９の側壁を露出させるために第１の材料層１４１が選択的に除去される。その次に、離散的な電荷蓄積セグメント９の側壁の上と、絶縁材料層１４３間で以前は層１４１により占められていたスペース内に露出している絶縁材料層１４３の表面の上とにブロッキング誘電体７が形成され、図４１に示されている構造が生じる。ブロッキング誘電体７は「逆」ハマグリ形状を有し、そのハマグリ形状の開いている側は、開口部８１の方を向くのではなくて開口部８１とは反対の方を向いている。その後、絶縁材料層１４３間のハマグリ形状のブロッキング誘電体７内の空のスペース内にコントロールゲート３が形成され、図４２に示されている構造が生じる。例えば、絶縁されたコントロールゲート３は、ハマグリ形状のブロッキング誘電体７およびカット領域９４内の空のスペース内に導体を堆積させ（例えば、ＣＶＤによりタングステンを堆積させ）、爾後に続いてカット領域９４内に位置する導体の部分を徹底的にエッチングすることによって形成され得る。
【００９４】
上側電極２０２が半導体チャネル１の上に形成され、図２８Ｂに示されている構造が生じる。これらの実施形態において、下側電極１０２は、基板１００の上にスタック１４０を形成する前に半導体チャネル１より下に設けられ得る。下側電極１０２および上側電極２０２は、ＮＡＮＤストリングのソース／ドレイン電極として使用され得る。前に図２８Ａに関して記述したように、選択トランジスタは明瞭性のために図２８Ｂには示されていない。
【００９５】
図２８Ｂに示されているように、生じたＮＡＮＤストリング３８０は基板１００の上の複数のデバイスレベルを含み得る。デバイスレベルの各々は、それぞれのコントロールゲート３と、それぞれのコントロールゲート３に隣接するそれぞれのブロッキング誘電体セグメント７と、それぞれのブロッキング誘電体セグメント７に隣接するそれぞれの離散的な電荷蓄積セグメント９と、それぞれの離散的な電荷蓄積セグメント９に隣接するトンネル誘電体層１１のそれぞれの部分と、チャネル層１のそれぞれの部分とを含む。ＮＡＮＤストリングの各ブロッキング誘電体セグメント７の少なくとも一部分はハマグリ形状を有し、ＮＡＮＤの複数のコントロールゲート電極３の各々は、それぞれのブロッキング誘電体セグメント７のハマグリ形状部分の開口部の中に少なくとも部分的に位置する。或る実施形態では、電荷蓄積セグメント９は逆ハマグリ形状のブロッキング誘電体７と同じ高さを有し、コントロールゲート電極３は逆ハマグリ形状のブロッキング誘電体７の内側に位置するので、各々のデバイスレベルにおいて離散的な電荷蓄積セグメント９はコントロールゲート電極３の高さより大きい高さを有する。モノリシックな３次元ＮＡＮＤストリングは、上から半導体チャネル１に連絡するソースまたはドレイン電極のうちの一方２０２と、下から半導体チャネルに連絡するソースまたはドレイン電極のうちの他方１０２とをさらに含み得る。
【００９６】
あるいは、図２９Ａおよび図３５Ａに示されている開口部８１ではなくて中空Ｕ形状のパイプスペース（図示せず）が形成され得る。これらの代替の実施形態では、半導体チャネル１は、柱形状（図２８Ａおよび図２８Ｂに示す）を有するのではなくて、実質的に中空Ｕ形状のパイプスペースの形状を取る。これらの代替の実施形態では、２つの上側電極が、上から半導体チャネルに連絡するＮＡＮＤストリングのソース／ドレイン電極として使用され、半導体チャネルの底部に連絡するオプションの下側電極は、図３、図４および図２２Ｂに示されているように、ボディ接点として使用され得る。
【００９７】
実施形態Ｖ
第５の実施形態では、少なくとも第１の導電性または半導体の（例えば、高濃度にドープされた半導体）シールドウィングが第１の離散的な電荷蓄積セグメントと第２の離散的な電荷蓄積セグメントとの間に位置する。シールドウィングは、各セルを上または下に位置する隣のセルから分離する絶縁材料を通しての各垂直ＮＡＮＤストリングにおける隣接セル間の寄生結合を減少させる。
【００９８】
例えば、図４３に示されているように、シールドウィング１２ａはデバイスレベルＡに位置する電荷蓄積セグメント９ａと、ＮＡＮＤストリング４８０のデバイスレベルＢに位置する電荷蓄積セグメント９ｂとの間に位置する。デバイスレベルＢは、基板の主面（図４３では明瞭性のために示されていない）の上でデバイスレベルＡより下に位置する。
【００９９】
シールドウィング１２ａは、同じデバイスレベル（すなわち、デバイスレベルＡ）にあるコントロールゲート電極３ａと電気的に接触して位置する。ウィング１２ａは、隣接する垂直に分離されているセル間に位置して電荷蓄積セグメント９間のスペース（例えば、開口部８１）の中に突き出る導電性または半導体の層の部分を含み得る。ウィング１２は、金属または金属合金、例えばタングステン、窒化チタン、チタンシリサイドなどの任意の導電性材料または高濃度にドープされたポリシリコンのような半導体材料を含み得る。これらの実施形態では、複数のブロッキング誘電体セグメント７の各々の少なくとも一部分はハマグリ形状を有し、複数の離散的な電荷蓄積セグメント９の各々はそれぞれのハマグリ形状のブロッキング誘電体セグメント７内の開口部の中に少なくとも部分的に位置する。
【０１００】
図４４〜４８は、本発明の第５の実施形態に従う、図４３に示されているＮＡＮＤストリング４８０を作る方法を示す。
始めに、交互する第１の層１５１および第２の層１５２のスタック１５０が基板（明瞭性のために図示せず）の上に形成される。第１の層１５１（例えば、デバイスレベルＡにある１５１ａおよびデバイスレベルＢにある１５１ｂ）は、高濃度にドープされたポリシリコンのような導電性または半導体のコントロールゲート材料を含む。第２の層１５２（例えば、デバイスレベルＡにある１５２ａおよびデバイスレベルＢにある１５２ｂ）は、酸化ケイ素のような絶縁副層１５３（例えば、デバイスレベルＡにある１５３ａおよびデバイスレベルＢにある１５３ｂ）と、副層１５３とは（窒化ケイ素のような）異なる材料の第１の犠牲副層１５４（例えば、デバイスレベルＡにある１５４ａおよびデバイスレベルＢにある１５４ｂ）とを含む。その後、前の実施形態の場合と同じく、スタック１５０は、スタックに少なくとも１つの開口部８１を形成するためにエッチングされ、図４４に示されている構造が生じる。
【０１０１】
さらに、図４５に示されているように、その後にブロッキング誘電体７が開口部８１内および第１の凹所６２内に形成され、互いから分離されている複数の離散的な電荷蓄積セグメント９が、前の実施形態において記述した方法を用いて凹所６２内でブロッキング誘電体７の上に形成される。ブロッキング誘電体７を第１の凹所６２内に形成することは複数のハマグリ形状のブロッキング誘電体セグメント７を第１の凹所６２内に形成することを含み、複数の離散的な電荷蓄積セグメント９を形成することは複数の離散的な電荷蓄積セグメント９の各々を複数のハマグリ形状のブロッキング誘電体セグメント７のそれぞれの１つの開口部の内側に形成することを含む。
【０１０２】
次に、少なくとも１つの開口部８１内に露出している離散的な電荷蓄積セグメント９の側壁の上にトンネル誘電体１１がその後に形成され、次に、前に記述した方法を用いて、少なくとも１つの開口部８１内に半導体チャネル１が形成される。或る実施形態では、少なくとも１つの開口部８１内に半導体チャネル１を形成することは、半導体チャネル材料１が少なくとも１つの開口部８１を完全には埋めないように、半導体チャネル材料１を少なくとも１つの開口部８１の側壁上には形成するけれども少なくとも１つの開口部８１の中心部には形成しない。少なくとも１つの開口部８１を完全に埋めるための、少なくとも１つの開口部８１の中心部の絶縁充填材料２が形成され、図４６に示されている構造が生じる。あるいは、半導体チャネル材料１は、少なくとも１つの開口部８１を半導体チャネル材料で完全に埋める（図示せず）。
【０１０３】
次に、前の実施形態（例えば、図３２Ｂに示す）において記述した方法を用いてスタック１５０の裏側を露出させるために、その後、スタック１５０のカット領域（明瞭性のために図示せず）がエッチングされる。その次に、カット領域を通してスタックの裏側から第２の凹所６４（例えば、デバイスレベルＡにある凹所６４ａおよびデバイスレベルＢにある凹所６４ｂ）を形成するために第１の犠牲副層１５４が除去され、図４７に示されている構造が生じる。例えば、犠牲副層１５４が窒化ケイ素を含むならば、これらの副層は、ポリシリコンおよび酸化ケイ素と比べて窒化ケイ素を選択的にエッチングする選択的ウェットエッチングによって除去され得る。
【０１０４】
その後、互いから分離されている複数の導電性または半導体のシールドウィング１２が第２の凹所６４内に形成され、図４３に示されている構造が生じる。ウィング１２は、カット領域を通して提供されるＡＬＤまたはＣＶＤ堆積させられたタングステン層を含み得る。ウィング１２がカット領域を通して堆積させられた後、カット領域は徹底的にエッチングされ得る。
【０１０５】
前の非限定的な例では、各第１の犠牲副層１５４は、各第２の層１５２内で絶縁副層１５３より上に位置する。例えば、デバイスレベルＡにある第１の犠牲副層１５４ａはデバイスレベルＡにある絶縁副層１５３ａより上に位置し、デバイスレベルＢにある第１の犠牲副層１５４ｂはデバイスレベルＢにある絶縁副層１５３ｂより上に位置する。従って、ウィング１２は、各メモリセルにおいて各それぞれの副層１５３より上にかつ各それぞれのコントロールゲート３より下に位置する。
【０１０６】
あるいは、各第２の層１５２において第１の犠牲副層１５４は絶縁副層１５３より上にではなくて下に位置し得る。この構成では、図４８に示されているように、各メモリセルにおいてウィング１２はそれぞれの副層１５３より下にかつそれぞれのコントロールゲート３より下に位置する。この構成では、ウィング１２ａは次のセルのゲート３ｂと電気的に接触している。あるいは、ウィング１２ａは、レベルＢにあるコントロールゲートに結合されているので、このウィング１２ａはレベルＢにあるセルの一部であると見なされてもよい。
図４３および図４８において、複数のシールドウィング１２の各々は、複数の離散的な電荷蓄積セグメント９のうちの隣接する２つの間に位置する。例えば、シールドウィング１２ａは離散的な電荷蓄積セグメント９ａおよび９ｂの間に位置する。
【０１０７】
他の１つの構成では、ＮＡＮＤストリングは、図４９に示されているようにセル当たりに２つのシールドウィングを包含する。例えば、レベルＢにあるセルでは、コントロールゲート３ｂと接触している第１のシールドウィング１２ｂの他に、各セルはコントロールゲート電極３ｂと電気的に接触して位置する第２の導電性または半導体のシールドウィング１３ｂをさらに含む（すなわち、各ゲートはゲートより上にあるウィングおよびゲートより下にあるウィングと連絡する）。図４９に示されているように、ウィング１３ｂは、基板１００の主面に対して実質的に平行にかつ少なくとも部分的に第１の離散的な電荷蓄積セグメント９ａと第２の離散的な電荷蓄積セグメント９ｂとの間で延びている。換言すれば、図４９に示されているように、図４３および図４８の１つのウィングの代わりに、２つのシールドウィング、例えばシールドウィング１２ａおよびシールドウィング１３ｂが離散的な電荷蓄積セグメント９ａおよび９ｂの間に位置する。同じデバイスレベルに位置するシールドウィング同士は第１の層１５１（すなわち、これらの実施形態ではコントロールゲート３）により互いから分離され、隣接するデバイスレベルに位置するシールドウィング同士はレベル間絶縁層（例えば、絶縁副層１５３）によって互いから電気的に絶縁させられる。例えば、デバイスレベルＡに位置するシールドウィング１２ａおよび１３ａは第１の層１５１ａ（すなわち、コントロールゲート３ａ）により互いに結合され、デバイスレベルＡに位置するシールドウィング１２ａとデバイスレベルＢに位置する１３ｂとは絶縁副層１５３ａによって互いから分離されている。
【０１０８】
図５０〜５１は、本発明の一実施形態に従って、図４９に示されているＮＡＮＤストリングを作る方法を示す。図５０を参照すると、スタック１５０の第２の犠牲層１５２は第２の犠牲副層１５５をさらに含み、絶縁副層１５３は第１の犠牲層１５４より下にかつ第２の犠牲層１５５より上に位置する。さらに、（デバイスレベルＡに第２の凹所６４ａを形成するために）第１の犠牲副層１５４ａを除去することは、デバイスレベルＡの直ぐ下に位置するデバイスレベルＢに第３の凹所６６ｂを形成するために第２の犠牲副層１５５ａも除去し、図５１に示されている構造が生じる。その後、シールドウィング１２および１３が第２の凹所６４および第３の凹所６６に形成され、図４９に示されている構造が生じる。
【０１０９】
同様に、上側電極（図示せず）が半導体チャネル１の上に形成され、下側電極（図示せず）は基板１００の上にスタック１５０を形成する前に半導体チャネル１より下に設けられ得る。下側電極および上側電極はＮＡＮＤストリングのソース／ドレイン電極として使用され得る。
【０１１０】
任意的に、トンネル誘電体１１を形成する前に、少なくとも１つの犠牲フィーチャ（図示せず）が、中空のＵ形状パイプスペースを形成するためにスタックの少なくとも１つの開口部と他の１つの開口部とを結合させる基板の主面に対して実質的に平行に延びる中空領域を形成するために少なくとも１つの犠牲フィーチャが後に除去され得るように、基板の上でスタック１５０より下に設けられ得る。この実施形態では、前の実施形態において記述したように、半導体チャネル１を形成するステップは、半導体チャネルを中空Ｕ形状パイプスペース内に形成して中空Ｕ形状パイプスペースの形状を取る。
【０１１１】
あるいは、図５２に示されているように、ＮＡＮＤストリング５８０では、各第１のシールドウィング１２がそれぞれのコントロールゲート電極３の下側部分を含み、各第２のシールドウィング１３がそれぞれのコントロールゲート電極３の上側部分を含むように、第１のシールドウィング１２、第２のシールドウィング１３およびコントロールゲート電極３は同じステップで形成され得る。好ましくは、各デバイスレベルにおいて第１のシールドウィング１２、第２のシールドウィング１３およびコントロールゲート電極３の間には観察可能な境界面は存在しない。換言すれば、コントロールゲート３の各々はハマグリ形状を有する。例えば、図５２に示されているように、第１のシールドウィング１２ａ、第２のシールドウィング１３ａおよびコントロールゲート電極３ａは、第１のシールドウィング１２ａがコントロールゲート電極３ａの下側部分を含み、第２のシールドウィング１３ａがコントロールゲート電極３ａの上側部分を含むように、同じステップで形成され得る。第１のシールドウィング１２ｂ、第２のシールドウィング１３ｂおよびコントロールゲート電極３ｂは、第１のシールドウィング１２ｂがコントロールゲート電極３ｂの下側部分を含み、第２のシールドウィング１３ｂがコントロールゲート電極３ｂの上側部分を含むように、同じステップ（好ましくはレベルＡにおけるゲートおよびウィングと同じステップ）で形成される。
【０１１２】
各第１のシールドウィング１２は少なくとも部分的に複数の離散的な電荷蓄積セグメント９のうちの第１の電荷蓄積セグメントおよび隣接する第２の電荷蓄積セグメントの間で延び、第２のシールドウィング１３は少なくとも部分的に複数の離散的な電荷蓄積セグメント９のうちの第１の電荷蓄積セグメントおよび隣接する第３の電荷蓄積セグメントの間で延びる。例えば、第１のシールドウィング１２ａは少なくとも部分的に離散的な電荷蓄積セグメント９ａおよび９ｂの間で延び、第２のシールドウィング１３ａは少なくとも部分的に離散的な電荷蓄積セグメント９ａおよび上側のデバイスレベルの離散的な電荷蓄積セグメント（図示せず）の間で延びる。レベルＢの第２のシールドウィング１３ｂおよびレベルＡの第１のシールドウィング１２ａは、両方とも離散的な電荷蓄積セグメント９ａおよび９ｂの間に位置する。
【０１１３】
さらに図５２を参照すると、複数のブロッキング誘電体セグメント７の各々の少なくとも一部分は少なくとも部分的にそれぞれのハマグリ形状のコントロールゲート電極３の開口部内に位置し、各デバイスレベルにおいて第１の離散的な電荷蓄積セグメント９は少なくとも部分的にシールドウィング１２および１３の間に配置されている。例えば、セグメントまたはフローティングゲート９ａは、ウィング１２ａおよび１２ｂの間でコントロールゲート３ａの側に隣接して位置する。ウィング１２、１３およびコントロールゲート３は、タングステンまたは高濃度にドープされたポリシリコンのような、任意の適切な導電性または高濃度にドープされた半導体の材料から作られ得る。
【０１１４】
図５３〜５７は、本発明の第５の実施形態に従う、図５２に示されているＮＡＮＤストリング５８０を作る方法を示す。
図５３を参照すると、第１の層１６１および第２の層１６２の交互の層のスタック１６０が基板（図示せず）の上に形成される。第１の層１６１は、第１の犠牲副層１６４と、第２の犠牲副層１６５と、第１の犠牲副層１６４および第２の犠牲副層１６５の間に位置する第３の犠牲副層１６３とを含む。スタック１６０は、その後、少なくとも１つの開口部８１を形成するためにエッチングされ、図５３に示されている構造が生じる。次に、第３の犠牲副層１６３が、図５４に示されているように第１の凹所６１を形成するために選択的にエッチングされる。その後、前に記述した方法を用いて第１の凹所６１内に互いから分離された複数の離散的な電荷蓄積セグメント９が形成され、図５５に示されている構造が生じる。
【０１１５】
ある実施形態では、第２の層１６２は、酸化ケイ素のような絶縁層を含む。第３の犠牲副層１６３は、第１の犠牲副層１６４、第２の犠牲副層１６５、および第２の層１６２と異なる犠牲材料を含む。１つの非限定的な例では、第１の犠牲副層１６４および第２の犠牲副層１６５は窒化ケイ素を含み、第３の犠牲副層１６３はドープされていないポリシリコンを含み、複数の離散的な電荷蓄積セグメント９はドープされたポリシリコンを含む。
【０１１６】
その後、少なくとも１つの開口部８１内に露出している離散的な電荷蓄積セグメント９の側壁の上にトンネル誘電体１１を形成し、少なくとも１つの開口部８１内でトンネル誘電体１１の上に半導体チャネル１を形成するために、前の実施形態において記述したのと同様の方法が使用され得る。或る実施形態では、少なくとも１つの開口部内に半導体チャネル１を形成することは、半導体チャネル材料１が少なくとも１つの開口部８１を完全には埋めないように、少なくとも１つの開口部８１の側壁上に半導体チャネル材料を形成するけれども少なくとも１つの開口部８１の中心部には形成せず、その後に少なくとも１つの開口部８１を完全に埋めるために少なくとも１つの開口部８１の中心部に絶縁充填材料２が形成され、図５６に示されている構造を生じさせる。あるいは、少なくとも１つの開口部内に半導体チャネル１を形成することは、少なくとも１つの開口部８１を半導体チャネル材料で完全に埋める。この代替の実施形態では、絶縁充填材料２は省略され得る。
【０１１７】
その後、スタック１６０は、図３２Ｂに示されているのと同様のカット領域を通すなどして、スタック１６０の裏側を露出させるためにエッチングされ得る。その次に、複数の離散的な電荷蓄積セグメント９とトンネリング誘電体１１の部分とが図５７に示されているように層１６２間でハマグリ形状の開口部８６内に露出させられることとなるようにハマグリ形状の開口部８６を形成するために第１の犠牲副層１６４、第２の犠牲副層１６５および第３の犠牲副層１６３がカット領域を通してスタックの裏側から除去される。
【０１１８】
その後、ハマグリ形状の開口部８６の中で複数の離散的な電荷蓄積セグメント９の周りに電荷蓄積セグメントを覆って複数のハマグリ形状のブロッキング誘電体セグメント７が形成されるように、ブロッキング誘電体層がスタック上に裏側から形成される。各セグメント７はそれぞれの開口部８６を部分的に埋める。その後、部分的に埋められた開口部は、ハマグリ形状のブロッキング誘電体セグメント７により部分的に埋められているハマグリ形状の開口部８６内に複数のハマグリ形状のコントロールゲート電極３を形成することによって埋められ、図５２に示されている構造が生じる。
【０１１９】
第５の実施形態の他の１つの態様において、導電性または半導体のライナ（例えば、１５ａ）が、図５８に示されているＮＡＮＤストリング６８０のコントロールゲート電極（例えば、３ａ）およびブロッキング誘電体セグメント（例えば、７ａ）の間に位置する。導電性または半導体のライナ１５は、ハマグリ形状を有し、第１のシールドウィング１２および第２のシールドウィング１３を含み、第１のシールドウィング１２および第２のシールドウィング１３は、結合部によって、第１の離散的な電荷蓄積セグメント９が少なくとも部分的にシールドウィング１２および１３の間で結合部に隣接して配置されるように、結合されている。
【０１２０】
例えば、図５８に示されているように、第１のシールドウィング１２ａは、少なくとも部分的に、複数の離散的な電荷蓄積セグメント９のうちの第１のセグメント９ａおよび隣接する第２のセグメント９ｂの間に延びる。第２のシールドウィング１３ａは、少なくとも部分的に、複数の離散的な電荷蓄積セグメント９のうちの第１のセグメント９ａおよび隣接する第３のセグメント９ｃの間に延びる。隣接するメモリセル／デバイスレベルからの２つのシールドウィング（例えば、１２ａおよび１３ｂ）が、隣接するメモリセルの離散的な電荷蓄積セグメント９ａおよび９ｂの間に位置する。同じ構造が複数のデバイスレベルにおいて反復され得る。
【０１２１】
ライナ１５と同様に、複数のブロッキング誘電体セグメントの各々、例えば７ａおよび７ｂ、は基板（図示されていない）の主面に対して実質的に垂直に延びるブロッキング誘電体層７のハマグリ形状部分を含み得る。これらの実施形態では、トンネル誘電体１１は実質的に真っ直ぐな側壁および一様な厚さを有する。
【０１２２】
図５９〜６３は、本発明の一実施形態に従う、図５８に示されているＮＡＮＤストリング６８０を作る方法を示す。
図５９を参照すると、第１の層１７１および第２の層１７２の交互の層のスタック１７０が基板（図示せず）の上に形成される。第１の層１７１は導電性または半導体のコントロールゲート材料を含み、第２の層１７２は絶縁材料を含む。スタック１７０は、その後、少なくとも１つの開口部８１を形成するためにエッチングされ、図５９に示されている構造が生じる。
【０１２３】
その後、第１の層１７１は第１の凹所６７を形成するために選択的にエッチングされ、図６０に示されている構造が生じる。その後、ＡＬＤまたはＣＶＤおよび爾後の異方性エッチングのステップによって開口部８１を通して第１の凹所６７内に導電性または半導体のライナ１５（例えば、高濃度にドープされたポリシリコン）が形成される。導電性または半導体のライナ１５は、図６１に示されているように、ハマグリ形状を有する。導電性または半導体のライナ１５は、第１の層１７１の材料（すなわち、図５８に示されているコントロールゲート３の材料）と同じかまたは異なる材料を含み得る。
【０１２４】
次に、第１の凹所６７を部分的に埋めるためにブロッキング誘電体層７が開口部８１内に形成される。ブロッキング誘電体層７は、開口部内で第２の材料１７２の張り出し部の間でハマグリ形状のライナ１５内に形成される。或る実施形態では、ブロッキング誘電体７は、ライナ１５の内側でかつ開口部８１内の第２の材料１７２の部分の外側へ延びる酸化ケイ素層であり得る。層７は、ライナ１５の形状を取り、従って各デバイスレベルにおいてハマグリ形状のセグメントを有する。例えば、図６２に示されているように、ハマグリ形状の誘電体セグメント７ａはデバイスレベルＡに位置し、ハマグリ形状の誘電体セグメント７ｂはデバイスレベルＢに位置する。その後、互いから分離された離散的な電荷蓄積セグメント９が、前の実施形態において記述したようにハマグリ形状のブロッキング誘電体７の開口部内の第１の凹所６７に形成され、図６３に示されている構造が生じる。
【０１２５】
その後、少なくとも１つの開口部８１内に露出している離散的な電荷蓄積セグメント９の側壁の上にトンネル誘電体１１を形成するために、前に記述したのと同様な方法が使用され、半導体チャネル１が少なくとも１つの開口部８１内でトンネル誘電体１１の上に形成される。或る実施形態では、少なくとも１つの開口部内に半導体チャネル１を形成することは、半導体チャネル材料１が少なくとも１つの開口部８１を完全には埋めないように少なくとも１つの開口部８１の側壁上には半導体チャネル材料を形成するけれども少なくとも１つの開口部８１の中心部には形成せず、その後、少なくとも１つの開口部８１を完全に埋めるために絶縁充填材料２が少なくとも１つの開口部８１の中心部に形成され、図５８に示されている構造が生じる。あるいは、少なくとも１つの開口部内に半導体チャネル１を形成することは、少なくとも１つの開口部８１を半導体チャネル材料で完全に埋める。この代替の実施形態では、絶縁充填材料２は省略され得る。
【０１２６】
あるいは、図４４、図５０、図５３および図５９に示されているシリンダ状、正方形あるいは長方形を有する別々の柱形状の開口部８１を形成するのではなくて、第２の実施形態の中空Ｕ形状のパイプ形状を有する中空結合領域により結合された２つの開口部が形成され得る。これらの代替の実施形態では、半導体チャネル１は、柱形状（図４３、図４９、図５２および図５８に示す）を有するのではなくて、実質的に中空Ｕ形状のパイプスペースの形状を取る。これらの代替の実施形態では、２つの上側電極は、図３および図４に示されているように、上から半導体チャネルに連絡するＮＡＮＤストリングのソース／ドレイン電極として使用され、半導体チャネルの底部に連絡するオプションの下側電極はボディ接点として使用され得る。
【０１２７】
前述した例では、半導体チャネル１および開口部８１は、上から見たときに円形または正方形である平面断面を有する。しかし、任意の他の平面断面形状、例えば、それらに限定はされないが、楕円形、三角形、あるいは正方形、長方形、五角形、六角形などの多角形も使用され得る。
【０１２８】
本発明の実施形態についての前の記述は、例証および記述を目的として提示された。網羅的であることや、本発明を開示された形そのものに限定することは意図されておらず、改変および変形は前の教示を考慮すれば可能であるし、あるいは本発明の実施から習得され得る。実施形態は、本発明の原理を説明するために、さらに実用的応用として当業者が本発明を種々の実施形態で、意図されている特定の用途に適する種々の改変を伴って、利用し得るようにするために、選択され記述されている。本発明の範囲を添付されている特許請求の範囲およびその同等物により定義することが意図されている。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６】
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【図２７】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１】
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【図３２Ａ】
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【図３２Ｂ】
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【図３３】
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【図３４】
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【図３５Ａ】
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【図３５Ｂ】
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【図３６Ａ】
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【図３６Ｂ】
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【図３７】
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【図３８Ａ】
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【図３８Ｂ】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【国際調査報告】
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