(57)【要約】マルチポートメモリ（１０）は方法に従って動作する。第１のモードにより第１のポート（ビット線１）から第１のコンダクタンス（３６）を通じてメモリセルのストレージノード（２４）にデータが書き込まれる。第１のモードでは、電源ノード（ＶＤＤ）における電源電圧が第１のレベルによって印加されることを特徴とする。第２のモードにより、第１のポートから第１のコンダクタンスを通じて、および第２のポート（ビット線０）から第２のコンダクタンス（４０）を同時に通じてデータはメモリセルのストレージノードに書き込まれる。第２のモードでは、電源ノード（ＶＤＤ）における電源電圧が第１のレベルと異なる第２のレベルによって印加されることを特徴とする。
2013524402.tif 000002
【特許請求の範囲】
【請求項１】
マルチポートメモリであって、
ストレージノードを有するメモリセルと、
前記ストレージノードと第１のポートとの間に結合される第１のパストランジスタと、
前記ストレージノードと第２のポートとの間に結合される第２のパストランジスタと、
前記第１のポートおよび前記第２のポートに結合される書き込み手段であって、該マルチポートメモリが電源ノードにおける第１の電圧によって給電されるとき、第１のモードにより前記第１のポートおよび前記第２のポートのうちの一方から前記第１のパストランジスタおよび前記第２のパストランジスタのうちの一方をそれぞれ通じて前記ストレージノードにデータを書き込むため、かつ、該マルチポートメモリが前記電源ノードにおける前記第１の電圧と異なる第２の電圧によって給電されるとき、第２のモードにより前記第１のポートおよび前記第２のポートから同時に前記第１のパストランジスタおよび前記第２のパストランジスタを同時に通じて前記ストレージノードにデータを書き込むための書き込み手段と、を備える、マルチポートメモリ。
【請求項２】
前記ストレージノードに結合される読み出し回路をさらに備える、請求項１に記載のマルチポートメモリ。
【請求項３】
前記書き込み手段は、データを書き込むために選択的に前記第１のポートと前記第２のポートとの間で選択することをさらに特徴とする、請求項２に記載のマルチポートメモリ。
【請求項４】
前記書き込み手段は、前記第１のポートから書き込まれるデータを受け取るための第１の入力と、前記第２のポートから書き込まれるデータを受け取るための第２の入力と、前記第１のポートに結合される出力とを有する第１のマルチプレクサを備える、請求項３に記載のマルチポートメモリ。
【請求項５】
前記第１のポートは前記第１のパストランジスタをイネーブルするための部分を有し、
前記第２のポートは前記第２のパストランジスタをイネーブルするための部分を有し、
前記書き込み手段は、前記第１のパストランジスタをイネーブルするための前記第１のポートの前記部分から前記第１のパストランジスタのためのイネーブル信号を受け取るための第１の入力と、前記第２のパストランジスタをイネーブルするための前記第２のポートの前記部分から前記第２のパストランジスタのためのイネーブル信号を受け取るための第２の入力と、前記第１のパストランジスタに結合される出力とを有する第２のマルチプレクサをさらに備える、請求項４に記載のマルチポートメモリ。
【請求項６】
前記メモリセルは第２のストレージノードを有し、
前記マルチポートメモリは、
前記ストレージノードと前記第１のポートの相補物との間に結合される第３のパストランジスタと、
前記ストレージノードと前記第２のポートの相補物との間に結合される第４のパストランジスタとをさらに備え、
前記書き込み手段は、前記マルチポートメモリが前記電源ノードにおける前記第１の電圧によって給電されるとき、前記第１のモードにより前記第１のポートおよび前記第２のポートのうちの一方の相補物から前記第３のパストランジスタまたは前記第４のパストランジスタをそれぞれ通じて前記第２のストレージノードにデータを書き込むように、かつ、前記マルチポートメモリが前記電源ノードにおける前記第１の電圧と異なる前記第２の電圧によって給電されるとき、第２のモードにより前記第１のポートの相補物および前記第２のポートの相補物から同時に前記第３のパストランジスタおよび第４のパストランジスタを同時に通じて前記第２のストレージノードにデータを書き込むように、前記第１のポートおよび前記第２のポートの各々の相補物に結合される、請求項１に記載のマルチポートメモリ。
【請求項７】
前記第１のモードにおいて前記第１のポートは書き込みポートであり、前記第２のポートは読み出しポートである、請求項１に記載のマルチポートメモリ。
【請求項８】
前記第２のポートに結合されるセンスアンプをさらに備える、請求項７に記載のマルチポートメモリ。
【請求項９】
前記書き込み手段は、前記第１のポートから書き込まれるデータを受け取るための第１の入力と、前記第２のモードにおいて前記第２のポートから書き込まれるデータを受け取るための第２の入力と、前記第１のポートに結合される出力とを有する第１のマルチプレクサを備える、請求項８に記載のマルチポートメモリ。
【請求項１０】
前記第１のポートおよび前記第２のポートは前記第１のモードにおいて独立した読み出し／書き込みポートとして機能する、請求項１に記載のマルチポートメモリ。
【請求項１１】
前記第１のポートに結合される第１のセンスアンプと、前記第２のポートに結合される第２のセンスアンプとをさらに備える、請求項１０に記載のマルチポートメモリ。
【請求項１２】
マルチポートメモリの動作方法であって、
第１のモードにおいて、第１のポートから第１のコンダクタンスを通じてメモリセルのストレージノードにデータを書き込む工程であって、前記第１のモードは電源電圧が第１のレベルにおいて電源ノードにおいて印加される前記工程と、
第２のモードにおいて、前記第１のコンダクタンスを通じて前記第１のポートから、および第２のコンダクタンスを通じて第２のポートから同時に前記メモリセルの前記ストレージノードにデータを書き込む工程であって、前記第２のモードは前記電源電圧が前記第１のレベルと異なる第２のレベルにおいて前記電源ノードにおいて印加される前記工程とを含む、方法。
【請求項１３】
前記第２のレベルは前記第１のレベルよりも低い、請求項１２に記載の方法。
【請求項１４】
前記第１のモードの間および前記第２のモードの間に、前記ストレージノードに記憶されているデータを、前記ストレージノードに結合されているセンスアンプを通じて読み出す工程をさらに含む、請求項１３に記載の方法。
【請求項１５】
前記ストレージノードに記憶されているデータを、前記第２のポートに結合されている第１のセンスアンプを通じて読み出す工程をさらに含む、請求項１２に記載の方法。
【請求項１６】
前記ストレージノードに記憶されているデータを、前記第１のポートに結合されている第２のセンスアンプを通じて読み出す工程をさらに含む、請求項１５に記載の方法。
【請求項１７】
前記第１のコンダクタンスは前記第２のコンダクタンスと等しい、請求項１２に記載の方法。
【請求項１８】
前記第１のコンダクタンスは、前記ストレージノードと前記第１のポートとの間に結合される第１の導電性トランジスタによって得られ、前記第２のコンダクタンスは、前記ストレージノードと前記第２のポートとの間に結合される第２の導電性トランジスタによって得られる、請求項１７に記載の方法。
【請求項１９】
マルチポートメモリの動作方法であって、
第１の動作モードにおいて、第２のポートの動作とは独立して、第１のポートを通じてメモリのストレージノードにデータを書き込む工程と、
第２の動作モードにおいて、前記第１のポートおよび前記第２のポートを通じて同時に前記ストレージノードにデータを書き込む工程とを含む、方法。
【請求項２０】
前記第１のモードでは、前記マルチポートメモリが第１の温度において動作し、
前記第２のモードでは、前記マルチポートメモリが第２の温度において動作し、前記第２の温度は前記第１の温度とは異なる、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的には半導体に関し、より具体的には、半導体メモリに関する。
【背景技術】
【０００２】
従来のメモリ・ビット・セルは、データをセルに確実に書き込むために、最小限の電圧を必要とする。半導体メモリの開発のトレンドは、メモリセルのサイズを縮小すること、および、メモリ回路に関連付けられる電圧を低減することである。メモリセルにデータを書き込むために使用される書き込みまたはプログラム電圧が低下すると、書き込み動作の信頼性が損なわれる。他方、書き込みマージンまたは読み出しマージンのいずれかを向上させるためにより高い電圧が使用される複数の供給電圧が使用される。集積回路上での他の非メモリ機能にはより低い電圧が使用される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、さらなる集積には努力が必要となり、追加の電力レールが常に保証されるわけでなく実現可能でない場合があるから、複数の供給電圧を提供する必要が有ることは不利である。さらに、より高い書き込みまたはプログラム電圧を供給するために追加の電圧調整器が必要とされる場合がある。従って、従来のメモリ・ビット・セルは、最新の半導体において使用される所望のより低い供給電圧で確実に動作するには不十分であることが多い。
【課題を解決するための手段】
【０００４】
本明細書において、低電圧動作のための向上した書き込みまたはプログラムマージンを有するマルチポートメモリが開示される。１つの形態において、本明細書において開示されるマルチマルチポートメモリは、低電圧モードに入ることによって１ボルト未満で確実に書き込まれることができる。１つの形態において、低電圧モードでは、メモリの２つ以上のポートがデータビットを単一メモリセル内に書き込むために使用される。
【図面の簡単な説明】
【０００５】
本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。
【図１】使用される数を変更可能な複数の書き込みポートを有する第１の形態の半導体メモリのブロック図。
【図２】選択的に書き込みポートとして使用される読み出しポートを有する第２の形態の半導体メモリのブロック図。
【図３】図１の半導体メモリのサイクルごとにメモリ上の機能およびタイミングを示すタイミング図。
【図４】図１の半導体メモリのサイクルごとにメモリ上の機能およびタイミングを示すタイミング図。
【図５】使用される数を変更可能な複数の書き込みポートを有する、さらに別の形態の半導体メモリのブロック図。
【発明を実施するための形態】
【０００６】
図１には、一般的には複数の書き込みポート、複数の読み出しポートおよびメモリ・ビット・セル１２を有するマルチポートメモリ１０が示されている。メモリ・ビット・セル１２は、ＶＤＤのラベルを付されている供給電圧を受け取るための端子に接続されるソースを有するＰチャネルトランジスタ１４を有する。トランジスタ１４のドレインは、ストレージノード２２においてＮチャネルトランジスタ１６のドレインに接続されている。トランジスタ１６のソースは接地基準端子に接続されている。Ｐチャネルトランジスタ１８は、ＶＤＤを受け取るための端子に接続されるソースを有する。トランジスタ１８のドレインは、ストレージノード２４においてＮチャネルトランジスタ２０のドレインに接続されている。トランジスタ２０のソースは接地基準端子に接続されている。トランジスタ１４のゲートはトランジスタ１６のゲートおよびストレージノード２４に接続されている。トランジスタ１８のゲートはトランジスタ２０のゲートおよびストレージノード２２に接続されている。２つの二重書き込みアドレスポートが、短縮形で「Ｍｕｘ」のラベルを付されたマルチプレクサに接続されている。具体的には、多重ビット書き込みポート１アドレスがマルチプレクサ３０の第１の入力に接続されている。多重ビット書き込みポート０アドレスがマルチプレクサ３０の第２の入力に接続されている。マルチプレクサ３０の制御入力が低電圧書き込みイネーブル信号に接続されている。低電圧書き込みイネーブル信号がアサートされていないとき、マルチプレクサ３０は書き込みポート１アドレスを渡す。低電圧書き込みイネーブル信号がアサートされているとき、マルチプレクサ３０は書き込みポート０アドレスを渡す。マルチプレクサ３０の出力は書き込みワード線デコーダ３２の第１の入力に接続される。マルチビット書き込みポート０アドレスも、書き込みワード線デコーダ３２の第２の入力に接続される。書き込みワード線デコーダ３２の第１の出力は書き込みワード線１（Ｗｒｉｔｅ  Ｗｏｒｄ  Ｌｉｎｅ  １）として機能し、パストランジスタ３４のゲートおよびパストランジスタ３６のゲートに接続される。書き込みワード線デコーダ３２の第２の出力は書き込みワード線０（Ｗｒｉｔｅ  Ｗｏｒｄ  Ｌｉｎｅ  ０）として機能し、パストランジスタ３８のゲートおよびパストランジスタ４０のゲートに接続される。
【０００７】
マルチポートメモリ１０は、メモリ・ビット・セル１２に書き込まれるデータを受け取るための二重書き込みデータポートも有する。示されている形態では、ポート０およびその相補物（ｃｏｍｐｌｅｍｅｎｔ）、ならびにポート１およびその相補的ポートが詳細に示されている。マルチプレクサ４２の第１の入力が、書き込みポート１データＩｎＢ（Ｗｒｉｔｅ  Ｐｏｒｔ  １  Ｄａｔａ  ＩｎＢ）入力に接続される。これはポート１に対する相補的なデータ入力である。マルチプレクサ４２の第２の入力が、書き込みポート０データＩｎＢ（Ｗｒｉｔｅ  Ｐｏｒｔ  ０  Ｄａｔａ  ＩｎＢ）入力に接続される。これはポート０に対する相補データ入力である。マルチプレクサ４２の制御入力が低電圧書き込みイネーブル信号に接続される。低電圧書き込みイネーブル信号がアサートされているとき、マルチプレクサ４２は書き込みポート０データｉｎＢポート信号を渡す。低電圧書き込みイネーブル信号がアサートされていないとき、マルチプレクサ４２は書き込みポート１データｉｎＢポート信号を渡す。マルチプレクサ４２の出力はデータｉｎＢ（相補的入力データ）のポート１ドライバ回路３９の入力に接続される。ポート１ドライバ回路３９の出力は書き込みビット線Ｂ１（Ｗｒｉｔｅ  Ｂｉｔｌｉｎｅ  Ｂ１）のラベルを付される書き込みビット線を提供し、パストランジスタ３４の第１の電流電極またはソースに接続される。パストランジスタ３４の第２の電流電極またはドレインはメモリ・ビット・セル１２のストレージノード２２に接続される。書き込みポート０データＩｎＢ入力も、データｉｎＢのポート０ドライバ回路４１の入力に接続される。ポート０ドライバ回路４１の出力は書き込みビット線Ｂ０（Ｗｒｉｔｅ  Ｂｉｔｌｉｎｅ  Ｂ０）のラベルを付される書き込みビット線を提供し、パストランジスタ３８の第１の電流電極またはソースに接続される。パストランジスタ３８の第２の電流電極またはドレインはメモリ・ビット・セル１２のストレージノード２２に接続される。マルチプレクサ４４の第１の入力が、書き込みポート１データＩｎ（Ｗｒｉｔｅ  Ｐｏｒｔ  １  Ｄａｔａ  Ｉｎ）入力に接続される。これはポート１に対するデータ入力である。マルチプレクサ４４の第２の入力が、書き込みポート０データＩｎ（Ｗｒｉｔｅ  Ｐｏｒｔ  ０  Ｄａｔａ  Ｉｎ）入力に接続される。これはポート０に対するデータ入力である。マルチプレクサ４４の制御入力が低電圧書き込みイネーブル信号に接続される。低電圧書き込みイネーブル信号がアサートされているとき、マルチプレクサ４４は書き込みポート０データｉｎ信号を渡す。低電圧書き込みイネーブル信号がアサートされていないとき、マルチプレクサ４４は書き込みポート１データｉｎ信号を渡す。マルチプレクサ４４の出力はデータｉｎのポート１ドライバ回路４５の入力に接続される。ポート１ドライバ回路４５の出力は書き込みビット線１（Ｗｒｉｔｅ  Ｂｉｔｌｉｎｅ  １）のラベルを付される書き込みビット線を提供し、パストランジスタ３６の第１の電流電極またはソースに接続される。パストランジスタ３６の第２の電流電極またはドレインはメモリ・ビット・セル１２のストレージノード２４に接続される。書き込みポート０デ���タＩｎ入力も、データｉｎのポート０ドライバ回路４３の入力に接続される。ポート０ドライバ回路４３の出力は書き込みビット線０（Ｗｒｉｔｅ  Ｂｉｔｌｉｎｅ  ０）のラベルを付される書き込みビット線を提供し、パストランジスタ４０の第１の電流電極またはソースに接続される。パストランジスタ４０の第２の電流電極またはドレインはメモリ・ビット・セル１２のストレージノード２４に接続される。示されている形態では、パストランジスタ３４，３６，３８および４０はＮチャネルトランジスタである。
【０００８】
マルチポートメモリ１０は、読み出されているデータを提供するためのＮ＋１個の読み出しポートも有する。示されている形態では、数Ｎは整数である任意の数である。第１の読み出しトランジスタ４８および第Ｎの読み出しトランジスタ５２は各々、ストレージノード２４に接続されるゲートを有する。トランジスタ４８および５２の各々のソースは接地基準端子に接続されている。読み出しトランジスタ４８のドレインは選択読み出しトランジスタ４６のソースに接続されている。トランジスタ４６は読み出しワード線０選択信号（Ｒｅａｄ  Ｗｏｒｄ  Ｌｉｎｅ  ０  ｓｅｌｅｃｔ  ｓｉｇｎａｌ）を受け取るためのゲートまたは制御電極を有する。トランジスタ４６のドレインは読み出しビット線０に接続されている。読み出しトランジスタ５２のドレインは選択読み出しトランジスタ５０のソースに接続されている。トランジスタ５０は読み出しワード線Ｎ選択信号（Ｒｅａｄ  Ｗｏｒｄ  Ｌｉｎｅ  Ｎ  ｓｅｌｅｃｔ  ｓｉｇｎａｌ）を受け取るためのゲートまたは制御電極を有する。トランジスタ５０のドレインは読み出しビット線Ｎに接続されている。示されている形態では、トランジスタ４６，４８，５０および５２はＮチャネルトランジスタである。追加の読み出しビット線（図示せず）が読み出しビット線０と読み出しビット線Ｎとの間で使用されてもよい。メモリ制御ロジック５４は、低電圧書き込みイネーブル信号の提供を含む、マルチポートメモリ１０のためのさまざまな制御機能を提供する。メモリ制御ロジック５４は、メモリ１０の外部にあるテスト制御ユニットから受け取られる、テストイネーブル（Ｔｅｓｔ  Ｅｎａｂｌｅ）のラベルを付される、テストポートにおける入力を有する。テストイネーブル信号は、電圧感度による読み出しまたは書き込み障害のシリコンデバッグのためのテストモードを通じて低電圧書き込みイネーブル信号をオンおよびオフにする能力を提供する。
【０００９】
動作時、マルチポートメモリ１０は、読み出し動作モードにおいてはデータを読み出すように、プログラムまたは書き込み動作モードにおいてはデータをプログラムまたは書き込みするように、別々に動作する。読み出し動作モードは詳述されない。書き込み動作モードは、高電圧動作モードおよび低電圧動作モードの両方を有するように機能する。理解の目的のために、「高電圧」および「低電圧」という用語は相対的なものであり、高電圧は低電圧よりも１０分の１または数十分の１ボルトだけ大きいものであってもよい。例としてのみ、高電圧の１つの値は１．０ボルトであり得、低電圧の値は０．７ボルトであり得る。高電圧動作モードにおいて動作するとき、マルチポートメモリ１０の単一ビットがストレージノード２４上にデータを記憶するかまたはストレージノード２４からデータを読み出すようにプログラムされることができる。複数のアドレス書き込みポートは独立しており、各々がアドレスを受け取る書き込みポート１および書き込みポート０を含む。高電圧モードにおける二重ポート動作では、書き込みポート１アドレスと書き込みポート０アドレスとは機能動作条件が異なる。
【００１０】
最初は、メモリ１０は高電圧書き込みモードにあるものと仮定する。この動作条件では、メモリ制御ロジック５４は、十分な値の供給電圧ＶＤＤを検出し、低電圧書き込みイネーブル信号をディアサートする。低電圧書き込みイネーブル信号がディアサートされていることに応答して、マルチプレクサ３０は書き込みポート１アドレスを出力するように構成されることになる。高電圧モードでは、マルチプレクサ３０は、書き込みポート１アドレスを書き込みワード線デコーダ３２に直接結合する。書き込みワード線１は、その対応するアドレスが書き込みポート１アドレス入力に提供されることに応答してハイでアサートされることになる。書き込みワード線１はパストランジスタ３４および３６をオンにする。トランジスタ３４および３６は、データが、書き込みポート１データｉｎおよび書き込みポート１データｉｎＢ（相補的）を介してストレージノード２４に書き込まれることを可能にする。書き込みポート１データｉｎおよび書き込みポート１データｉｎＢはそれぞれ、書き込みビット線１および書き込みビット線Ｂ１に結合される。低電圧書き込みイネーブル信号がロー値である結果として、マルチプレクサ４２および４４は書き込みポート１データｉｎおよび書き込みポート１Ｂデータｉｎを渡す。ドライバ回路３９および４５は、それぞれ書き込みビット線Ｂ１および書き込みビット線１によって受け取られたデータ値をメモリセル１２内に書き込む。この動作モードでは、書き込みワード線１がアサートされるときは書き込みワード線０はアサートされない。それゆえ、パストランジスタ３８および４０は導通していない。
【００１１】
ここで高電圧動作モードにおいて、書き込みポート０アドレスが受け取られ書き込みワード線デコーダ３２に直接渡されるものと仮定する。書き込みワード線０は、その対応するアドレスが書き込みポート０アドレス入力に提供されることに応答してハイでアサートされることになる。書き込みワード線０はパストランジスタ３８および４０をオンにする。トランジスタ３８および４０は、データが、書き込みポート０データｉｎおよび書き込みポート０データｉｎＢ（相補的）を介してストレージノード２４に書き込まれることを可能にする。マルチプレクサ４２および４４は、低電圧書き込みイネーブル信号がロー値である結果として、それぞれ、書き込みポート１データＩｎＢおよび書き込みポート１データＩｎを渡すように構成される。ドライバ回路４１および４３は、それぞれ書き込みポート０データｉｎＢおよび書き込みポート０データｉｎによって受け取られたデータ値をメモリセル１２内に書き込む。この動作モードにおいて、書き込みワード線０がアサートされるとき、書き込みワード線１はアサートされない。それゆえ、パストランジスタ３４および３６は導通していない。
【００１２】
半導体メモリ１０内で使用されるのに望ましい供給電圧の大きさが十分に低い一方、上述の高電圧動作モードが十分な書き込みマージンを保証するほど十分には高くないものと仮定する。この動作条件では、メモリ制御ロジック５４は、不十分な値の供給電圧ＶＤＤを検出し、低電圧書き込みイネーブル信号をハイアクティブな信号としてアサートする。低電圧書き込みイネーブル信号がアサートされていることに応答して、マルチプレクサ３０は書き込みポート０アドレスを出力するように構成されることになる。それゆえ、書き込みワード線デコーダ３２の両方の入力が書き込みポート０アドレスを受け取る。同じ入力を受け取ることに応答して、書き込みワード線１信号は書き込みワード線０信号と同じである。信号が同じである結果として、パストランジスタ３４，３６とパストランジスタ３８，４０とは各々、書き込み動作中に書き込みワード線０および書き込みワード線１がアサートされるとき、導通する。低電圧書き込みイネーブル信号のアサートは、マルチプレクサ４２および４４を、それぞれ、書き込みポート０データｉｎＢおよび書き込みポート０データｉｎをそれぞれのドライバ回路３９および４５の入力に結合するように構成する。結果として、ビットセル１２は、２つのデータドライバ回路４３および４５ならびにそれらの相補物によって同じデータに対して書き込まれる。この二重ドライブの利点は、パストランジスタ４０および３６のそれぞれと、それらの相補物とによるストレージノード２４へのデータの書き込みによる二倍の強度が存在することである。書き込み強度が二倍であることによって、低い値の供給電圧下で書き込みマージンが向上する。
【００１３】
メモリ１０は２つの書き込みポートの形態で複数の書き込みポートを示しているが、追加の書き込みポートが付加され、パストランジスタを介してストレージノード２４に接続されるマルチプレクサおよび書き込みドライバを用いて構成されてもよいことが理解されるべきである。この代替の構成では、追加の書き込みポートは、書き込まれているデータビットの強度をなおさらに向上させるか、または各々が二倍のドライブ強度を有する追加の書き込みポートを有するように使用されてもよい。メモリ制御ロジック５４は、すべての書き込み動作について低電圧動作モードに入らず、特定の電圧遷移手順を有する必要がないように構成されることができることが理解されるべきである。それゆえ、別の形態では、起動時に低電圧モードに入り、メモリは供給電圧が低電圧値からより高い電圧値に変化すると二倍の強度における二重ドライブモードになるように構成される。さらに別の実施形態では、低電圧条件下において書き込みマージンが低減された複数の弱磁化ビットを含む所定の書き込みポートアドレスのセットに対してのみ選択的に低電圧二倍強度書き込みモードに入る。
【００１４】
図２には、メモリ１０におけるように２つの書き込みポートを有するのではなく、１つの書き込みデータポートおよび１つの読み出しデータポートを有するマルチポートメモリ１００が示されている。通常動作において、読み出しポートおよび書き込みポートは１つの同じビットセルに対して同時にアクティブにはならない。メモリ１００は１つの同じメモリサイクルの間に読み出しデータを提供し、書き込みデータを受け取ることができる。マルチポートメモリ１００は、Ｐチャネルトランジスタ６２のソースが、ＶＤＤのラベルを付される電源端子に接続されているビットセル６０を有する。トランジスタ６２のドレインは、ストレージノード６４およびＮチャネルトランジスタ６６のドレインに接続されている。トランジスタ６６のソースは接地基準端子に接続されている。トランジスタ６２のゲートはストレージノード７０においてトランジスタ６６のゲートに接続されている。Ｐチャネルトランジスタ６８は、ＶＤＤ電源端子に接続されるソースと、ストレージノード７０においてＮチャネルトランジスタ７２のドレインに接続されるドレインとを有する。トランジスタ６８のゲートはストレージノード６４においてトランジスタ７２のゲートに接続されている。マルチポートメモリ１００は、２つのアドレスポート、すなわち、書き込みアドレスポートおよび読み出しアドレスポートを有する。書き込みアドレスはマルチプレクサ８１の第１の入力およびワード線デコーダ８２の第１の入力に接続される。読み出しアドレスはマルチプレクサ８１の第２の入力に接続されている。マルチプレクサ８１の制御入力が低電圧書き込みイネーブル信号に接続されている。低電圧書き込みイネーブル信号がアサートされているとき、マルチプレクサ８１は書き込みアドレスを渡す。低電圧書き込みイネーブル信号がアサートされていないとき、マルチプレクサ８１は読み出しアドレスを渡す。マルチプレクサ８１の出力はワード線デコーダ８２の第２の入力に接続される。ワード線デコーダ８２の第１の出力は書き込みワード線を提供し、ワード線デコーダ８２の第２の出力は読み出しワード線を提供する。読み出しワード線はパストランジスタ７４およびパストランジスタ７６のゲートに接続される。書き込みワード線はパストランジスタ７８およびパストランジスタ８０のゲートに接続される。示されている形態では、パストランジスタ７４，７６，７８および８０はＮチャネルトランジスタである。
【００１５】
書き込みデータポートは、書き込みポートデータ、および書き込みポートデータＩｎＢとして指定される相補的な書き込みポートデータの両方を受け取る。書き込みポートデータＩｎＢは書き込みドライバデータｉｎＢ８３および書き込みドライバｉｎＢ８４の両方の入力に接続される。マルチポートメモリ１００が給電されているとき、書き込みドライバデータｉｎＢ８３は連続的にイネーブルされている。書き込みドライバデータｉｎＢ８４は、低電圧書き込みイネーブル信号を受け取るための制御端子を有し、選択的にイネーブルされる。書き込みドライバデータｉｎＢ８３の出力は、書き込みビット線Ｂのラベルを付される相補的な書き込みビット線を提供し、パストランジスタ７８のソースに接続される。パストランジスタ７８のドレインはストレージノード６４に接続される。書き込みドライバデータｉｎＢ８４の出力は、読み出しビット線Ｂのラベルを付される相補的な読み出しビット線を提供し、パストランジスタ７４のソースに接続される。パストランジスタ７４のドレインはストレージノード６４に接続される。
【００１６】
書き込みポートデータＩｎは書き込みドライバデータｉｎ８６および書き込みドライバデータｉｎ８８の両方の入力に接続される。マルチポートメモリ１００が給電されているとき、書き込みドライバデータｉｎ８８は連続的にイネーブルされている。書き込みドライバデータｉｎ８６は、低電圧書き込みイネーブル信号を受け取るための制御端子を有し、選択的にイネーブルされる。書き込みドライバデータｉｎ８８の出力は、書き込みビット線を提供し、パストランジスタ８０のソースに接続される。パストランジスタ８０のドレインはストレージノード７０に接続される。書き込みドライバデータｉｎ８６の出力は、読み出しビット線を提供し、パストランジスタ７６のソースに接続される。パストランジスタ７６のドレインはストレージノード７０に接続される。読み出しビット線はセンスアンプ６１の第１の入力に接続され、相補的な読み出しビット線、すなわち読み出しビット線Ｂはセンスアンプ６１の第２の入力に接続される。センスアンプ６１の出力は読み出しデータポートにおいて読み出しデータを提供する。メモリ制御ロジック９０は、低電圧書き込みイネーブル信号の提供を含む、マルチポートメモリ１００のためのさまざまな制御機能を提供する。
【００１７】
動作時、高電圧動作モードが最初に示されており、低電圧書き込みイネーブル信号は論理ロー値であり、その結果書き込みドライバ８４および８６はディセーブルされているものと仮定する。別個の読み出しおよび書き込みポートがある。高電圧モードでは、読み出しアドレスがマルチプレクサ８１を介してワード線デコーダ８２の入力に結合され、当該デコーダは読み出しワード線をアサートする。これに応答して、パストランジスタ７４および７６は導通する。ビットセル６０のストレージノード７０におけるデータが、読み出しデータポートにおいてセンスアンプ６１を通じて読み出される。
【００１８】
書き込み動作モードにおいて、最初は、メモリ１００は高電圧書き込みモードにあるものと仮定する。高電圧モードでは、マルチプレクサ８１は、読み出しアドレスをワード線デコーダ８２の第２の入力に直接結合するように構成される。書き込み動作の間、書き込みアドレスはワード線デコーダ８２の第１の入力に直接接続され、書き込みワード線に提供される。これに応答して、パストランジスタ７８および８０は導通する。トランジスタ７８および８０は、データが、書き込みポートデータｉｎおよび書き込みポートデータｉｎＢ（相補的）を介してストレージノード７０に書き込まれることを可能にする。ドライバ８３および８８は、それぞれ書き込みポートデータｉｎＢおよび書き込みポートデータｉｎによって受け取られたデータ値をメモリセル６０内に書き込む。この動作モードでは、書き込みドライバ８４および８６は、低電圧書き込みイネーブル信号がロー値を有することに応答してアクティブでない。
【００１９】
半導体メモリ１００内で使用されるのに望ましい供給電圧の大きさが十分に低い一方、上述の高電圧動作モードが十分な書き込みマージンを保証するほど十分には大きくないものと仮定する。この動作条件では、メモリ制御ロジック５４は、不十分な値の供給電圧ＶＤＤを検出し、低電圧書き込みイネーブル信号をアクティブハイ信号としてアサートする。低電圧書き込みイネーブル信号がアサートされていることに応答して、マルチプレクサ８１は書き込みアドレスをワード線デコーダ８２の第２の入力に出力するように構成されることになる。それゆえ、書き込みワード線デコーダ８２の両方の入力が書き込みアドレスを受け取る。書き込み動作中、ワード線デコーダ８２がその第１の入力および第２の入力の両方上でメモリセル６０に対応するアドレスを受け取ることに応答して、書き込みワード線信号および読み出しワード線信号の両方がアサートされ、結果としてパストランジスタ７８および８０ならびにパストランジスタ７４および７６が導通する。低電圧書き込みイネーブル信号のアサートは、書き込みドライバデータｉｎ８６および書き込みドライバデータｉｎＢ８４の各々をアクティブにし、それぞれの読み出しビット線を通じてストレージノード７０に対するそれらのそれぞれの入力をドライブさせる。それゆえ、低電圧モードにおける書き込み動作中、ビットセル６０はデータドライバ８６および８８ならびに同じデータに対するそれらの相補物によって書き込まれる。この二重ドライブの利点は、パストランジスタ８０および７６のそれぞれと、それらの相補物とによるストレージノード７０へのデータの書き込みによる二倍の強度が存在することである。書き込み強度が二倍であることによって、低い値の供給電圧下で書き込みマージンが向上する。書き込みドライバ８４および８６が書き込み動作中にイネーブルされるが、それらは読み出し動作中はディセーブルされ、それによって、ビットセル６０のストレージノード７０におけるデータが読み出しデータポートにおいてセンスアンプ６１を通じて読み出されることができる。
【００２０】
要約すると、マルチポートメモリ１００は書き込みアドレスポートを読み出しアドレスポートと選択的に融合し、これはビットセル６０のストレージノード７０に対する書き込み強度の倍増を実施する。機能を増強するために追加の読み出しまたは書き込みポートが付加されることができ、それらの各々がストレージノード７０のドライブ強度の選択的増大を有するように構成されることができることが理解されるべきである。ドライブ強度を二倍にすることが示されているが、示されているものと並列に追加のポート、ドライバ、および関連制御を付加することによって他のドライブ強度量を実装することができることが理解されるべきである。アドレスマルチプレクサ８１を使用することによって書き込みアドレスポートを読み出しアドレスポートと融合するための回路が示されているが、メモリ制御ロジック９０およびアドレス生成ユニット（図示せず）の制御下にあるアドレスバスを通じてワード線デコーダ８２に１つの同じ書き込みおよび読み出しアドレスを直接提供することによって、他の方法および回路を実装することができることが理解されるべきである。
【００２１】
図３には、図１のマルチポートメモリ１０または図２のマルチポートメモリ１００のいずれかの動作の例示的なタイミング図が示されている。高電圧モードに関連付けられるタイミング信号が提供され、低電圧書き込みイネーブル信号はこのモードでは論理ロー値を有する。高電圧モードでは、各サイクルが２つの等しい位相を有する４つのサイクルが示されている。各位相において読み出しまたは書き込み動作が発生することができる。例示の目的のために、位相１は書き込み動作であり、位相２は読み出し動作であるものと仮定する。メモリ動作の別のシーケンスが実装されてもよいことが理解されるべきである。供給電圧は十分に高いように決定されるため、位相１の間の書き込み動作は要求される書き込みマージンを満たす。位相１は、メモリ１０の二重書き込みアドレスポートの書き込みポートのうちのいずれか一方からの書き込みのために構成されることができる。同様に、位相２は複数の読み出しポートのうちの１つからの読み出しのために構成されることができる。図１のマルチポートメモリ１０について、高電圧動作モードにおいて、２つの異なるポートを使用する１サイクルごとに２つの書き込み動作位相が得られることが理解されるべきである。図１のマルチポートメモリ１０について、供給電圧が、低すぎて適切な書き込みマージンを保証することができないように決定される場合、低電圧書き込みイネーブル信号が論理ハイ信号としてアサートされ、図示されるように同じメモリ動作が行われるが、１つのクロック位相中１つの書き込み動作のみであることも理解されるべきである。
【００２２】
図４には、その例の一部が低電圧モードにあるときの、図２のマルチポートメモリ１００の動作の例示的なタイミング図が示されている。メモリは、図３においては１つのサイクルにおいて読み出しおよび書き込みを実行することができるのとは反対に、１つのサイクルにおいて書き込みまたは読み出しのいずれかを実行するように構成される。書き込み動作はメモリサイクル１の第１の位相において行われる。同じサイクルの第２の位相は、書き込みおよび読み出しビット線をプリチャージするために使用される。次の位相において、読み出しが検出されている。１つの形態では、メモリ制御ロジック９０は、次回のメモリ動作が何であるかを決めることができる。読み出し動作が行われることを許可するために、書き込み動作は第２のサイクルの第１の位相においては実行を阻害されなければならない。読み出し動作中に読み出しビット線はプリチャージされており、結果としてデータ読み出しが不正確になるであろうから、書き込みは阻害される必要がある。第２のサイクルの第１の位相において、低電圧書き込みイネーブル信号がローになり、高電圧モードに戻る遷移が起こる。高電圧動作モードは、メモリ制御ロジック９０が保留書き込みコマンドを検出するまで存続する。ワード線デコーダ８２の両方の入力への書き込みアドレスの結合によって読み出しワード線が乱されないことを確実にするために、すべての読み出し動作の間に低電圧書き込みイネーブル信号がロー値であることが必要とされる。次回の書き込み動作を検出する結果として、直前の位相は読み出しが行われることを阻害する。書き込み中に読み出しビット線はプリチャージされ、書き込み中に読み出しビット線が使用される必要があるため、読み出しは阻害される必要がある。それゆえ、書き込み動作の直前の位相において読み出し動作が行われることは阻害されなければならない。書き込みおよび読み出し動作が阻害されるサイクルは結果としてマルチポートメモリ１００においてスループットの損失となり、低供給電圧における書き込みマージンの増大のためのコストである。
【００２３】
図５には、各々が読み出しポート、書き込みポートまたはその両方として構成されることが可能である２つの一般アドレスポートを有するマルチポートメモリ２００が示されている。ここにも２つのデータポート、すなわちデータポート０およびデータポート１がある。マルチポートメモリ２００は、Ｐチャネルトランジスタ２６２のソースが、ＶＤＤのラベルを付される電源端子に接続されているビットセル２０２を有する。トランジスタ２６２のドレインは、ストレージノード２６４およびＮチャネルトランジスタ２６６のドレインに接続されている。トランジスタ２６６のソースは接地基準端子に接続されている。トランジスタ２６２のゲートはストレージノード２７０においてトランジスタ２６６のゲートに接続されている。Ｐチャネルトランジスタ２６８は、ＶＤＤ電源端子に接続されるソースと、ストレージノード２７０においてＮチャネルトランジスタ２７２のドレインに接続されるドレインとを有する。トランジスタ２６８のゲートはストレージノード２６４においてトランジスタ２７２のゲートに接続されている。マルチポートメモリ２００は、アドレスポート０およびアドレスポート１のラベルを付される２つのアドレスポートを有し、これらは読み出しアドレスまたは書き込みアドレスのいずれかを受け取ることができる。アドレスポート１はマルチプレクサ２８１の第１の入力およびワード線デコーダ２８２の第１の入力に接続される。アドレスポート０はマルチプレクサ２８１の第２の入力に接続される。マルチプレクサ２８１の制御入力は低電圧書き込みイネーブル信号に接続されている。低電圧書き込みイネーブル信号がアサートされているとき、マルチプレクサ２８１はアドレスポート１からのアドレスを渡す。低電圧書き込みイネーブル信号がアサートされていないとき、マルチプレクサ２８１はアドレスポート０からのアドレスを渡す。マルチプレクサ２８１の出力はワード線デコーダ２８２の第２の入力に接続される。ワード線デコーダ２８２の第１の出力は第１のワード線、すなわちワード線０を提供し、ワード線デコーダ２８２の第２の出力は第２のワード線、すなわちワード線１を提供する。ワード線１はパストランジスタ２７４およびパストランジスタ２７６のゲートに接続される。ワード線０はパストランジスタ２７８およびパストランジスタ２８０のゲートに接続される。示されている形態では、パストランジスタ２７４，２７６，２７８および２８０はＮチャネルトランジスタである。
【００２４】
データポートは２つの書き込みポートおよび２つの読み出しポートの両方を含む。各書き込みデータポートは、書き込みポートデータと、データ０Ｂまたはデータ１Ｂとして指定される相補的な書き込みポートデータとの両方を受け取る。データ１Ｂ書き込みポートは書き込みドライバデータｉｎＢ２８４とマルチプレクサ２９６の第１の入力との両方の入力に接続される。書き込みドライバデータｉｎＢ２８４は、書き込み動作中にのみデータをビット線１Ｂに向けてドライブする。データ０Ｂ書き込みポートはマルチプレクサ２９６の第２の入力に接続される。マルチプレクサ２９６は、低電圧書き込みイネーブル信号を受け取るための制御端子を有する。低電圧書き込みイネーブル信号がアサートされているとき、マルチプレクサ２９６はデータ１Ｂ書き込みポート上のデータを渡す。低電圧書き込みイネーブル信号がアサートされていないとき、マルチプレクサ２９６はデータ０Ｂ書き込みポート上のデータを渡す。マルチプレクサ２９６の出力は書き込みドライバデータｉｎＢ２８３の入力に接続される。書き込みドライバデータｉｎＢ２８３の出力は、ビット線０Ｂのラベルを付される相補的なビット線を提供し、パストランジスタ２７８のソースに接続される。パストランジスタ２７８のドレインはストレージノード２６４に接続される。書き込みドライバデータｉｎＢ２８４の出力は、ビット線１Ｂのラベルを付される相補的なビット線を提供し、パストランジスタ２７４のソースに接続される。パストランジスタ２７４のドレインはストレージノード２６４に接続される。
【００２５】
データ１書き込みポートは書き込みドライバデータｉｎＢ２８６およびマルチプレクサ２９８の第１の入力の、両方の入力に接続される。マルチプレクサ２９８の第２の入力が、データ０書き込みポートに接続される。マルチプレクサ２９８は、低電圧書き込みイネーブル信号を受け取るための制御端子を有する。低電圧書き込みイネーブル信号がアサートされているとき、マルチプレクサ２９８はデータ１書き込みポート上のデータを渡す。低電圧書き込みイネーブル信号がアサートされていないとき、マルチプレクサ２９８はデータ０書き込みポート上のデータを渡す。マルチプレクサ２９８の出力は書き込みドライバデータｉｎ２８８の入力に接続される。書き込みドライバデータｉｎ２８８の出力は、ビット線０を提供し、パストランジスタ２８０のソースに接続される。パストランジスタ２８０のドレインはストレージノード２７０に接続される。書き込みドライバデータｉｎ２８６の出力は、ビット線１を提供し、パストランジスタ２７６のソースに接続される。パストランジスタ２７６のドレインはストレージノード２７０に接続される。ビット線１およびビット線０はそれぞれ、センスアンプ２９２およびセンスアンプ２９４の各々の第１の入力に接続される。ビット線１Ｂおよびビット線０Ｂはそれぞれ、センスアンプ２９２およびセンスアンプ２９４の各々の第２の入力に接続される。センスアンプ２９４の出力は読み出しデータポート０において読み出しデータを提供する。センスアンプ２９２の出力は読み出しデータポート１において読み出しデータを提供する。メモリ制御ロジック２９０は、低電圧書き込みイネーブル信号の提供を含む、マルチポートメモリ２００のためのさまざまな制御機能を提供する。
【００２６】
動作時、メモリ２００はデータの読み出しおよびデータのプログラムまたは書き込みの両方のために機能する。メモリ２００の読み出し動作は実質的に、１つの読み出しポートを有するメモリ１００とともに図２において説明されたものと同じである。メモリ２００は１つまたは２つの読み出しポートを有することができる。メモリ２００は、１つの読み出しポートおよび１つの書き込みポート、２つの読み出しポートおよび２つの書き込みポートの動作モードに構成されることができる。読み出し動作時、メモリ制御ロジック２９０によってメモリ２００において高電圧モードが確立されるものと仮定する。高電圧モードでは、読み出しアドレスはアドレスポートのうちの１つに結合されワード線デコーダ２８２に入力される。例示のみを目的として、読み出しアドレスはアドレスポート０に提供されるものと仮定する。それに応答して、ワード線デコーダ２８２はワード線０をアサートする。これに応答して、パストランジスタ２７８および２８０は導通する。ビットセル２０２のストレージノード２７０におけるデータが、読み出しデータポート０においてセンスアンプ２９４を通じて読み出される。
【００２７】
書き込み動作モードにおいて、最初は、メモリ２００は高電圧書き込みモードにあるものと仮定する。高電圧モードでは、マルチプレクサ２８１は、アドレスポート０にあるアドレスをワード線デコーダ２８２の第１の入力に直接結合するように構成される。例示のみを目的として、書き込みアドレスはアドレスポート０に提供されるものと仮定する。それに応答して、ワード線デコーダ２８２はワード線０をアサートする。ワード線０がアサートされることに応答して、パストランジスタ２７８および２８０は導通する。トランジスタ２７８および２８０は、データが、データ０書き込みポートおよびデータ０Ｂ書き込みポート（相補的）を介してストレージノード２７０に書き込まれることを可能にする。ドライバ２８３および２８８は、それぞれデータ０Ｂ書き込みポートおよびデータ書き込みポートによって受け取られたデータ値をメモリセル２０２内に書き込む。加えて、書き込みドライバ２８４および２８６はそれぞれ、データ１Ｂ書き込みポートおよびデータ１書き込みポートに応答する。しかしながら、ワード線１がワード線デコーダ２８２によってアサートされないため、データ１書き込みポートからメモリ・ビット・セル２０２へ結合されるデータはない。高電圧モードでは、低電圧書き込みイネーブル信号は、マルチプレクサ２９６および２９８をそれぞれ、データ０Ｂ書き込みポートおよびデータ０書き込みポートである２つのデータ０書き込みポートを渡すように構成する。
【００２８】
半導体メモリ２００内で使用されるのに望ましい供給電圧の大きさが十分に低い一方、上述の高電圧動作モードが十分な書き込みマージンを保証するほど十分には高くないものと仮定する。この動作条件では、メモリ制御ロジック２９０は、不十分な値の供給電圧ＶＤＤを検出し、低電圧書き込みイネーブル信号をハイアクティブ信号としてアサートする。低電圧書き込みイネーブル信号がアサートされていることに応答して、マルチプレクサ２８１はアドレスポート１をワード線デコーダ２８２の第１の入力に出力するように構成されることになる。それゆえ、書き込みワード線デコーダ２８２の両方の入力がアドレスポート１上のアドレスを受け取る。書き込み動作中、ワード線デコーダ２８２がその第１の入力および第２の入力の両方上でメモリセル２０２に対応するアドレスを受け取ることに応答して、ワード線０およびワード線１信号の両方がアサートされ、結果としてパストランジスタ２７８および２８０ならびにパストランジスタ２７４および２７６が導通する。それゆえ、ワード線０およびワード線１の両方がメモリセル２０２においてアサートされる。低電圧書き込みイネーブル信号のアサートはデータ１書き込みポートおよびデータ１Ｂ書き込みポートの通過をそれぞれ、マルチプレクサ２９８および２９６を通じて、マルチプレクサ２９８および２９６を通じて書き込みドライバ２８８および書き込みドライバ２８３のそれぞれの入力に結合する。加えて、データ１書き込みポートは、アクティブ動作モードにある書き込みドライバ２８６の入力に直接接続される。書き込みドライバ２８６は、ビット線１を使用することによってパストランジスタ２７６を通じてストレージノード２７０に向けてデータをドライブすることになる。それゆえ、低電圧モードにおける書き込み動作中、ビットセル２０２はデータドライバ２８６および２８８ならびに同じデータに対するそれらの相補物によって書き込まれる。この二重ドライブの利点は、パストランジスタ２８０および２７６のそれぞれと、それらの相補物とによるストレージノード２７０へのデータの書き込みによる二倍の強度が存在することである。書き込み強度が二倍であることによって、低い値の供給電圧下で書き込みマージンが向上する。
【００２９】
要約すると、マルチポートメモリ２００は、書き込み強度の倍増を実装するための２つのアドレスポートおよび２つのデータポートをビットセル２０２のストレージノード２７０に選択的に融合する。機能を増強するために追加のアドレスおよびデータポートが付加されることができ、それらの各々がストレージノード２７０のドライブ強度の選択的増大を有するように構成されることができることが理解されるべきである。ドライブ強度を二倍にすることが示されているが、示されているものと並列に追加のポート、ドライバ、および関連制御を付加することによって他のドライブ強度量を実装することができることが理解されるべきである。アドレスマルチプレクサ２８１ならびに書き込みデータポートマルチプレクサ２９８および２９６を使用することによってアドレスポートおよびデータポートを融合するための回路が示されているが、メモリ制御ロジック２９０の制御下でメモリ２００に結合されるアドレス生成バスユニット（図示せず）および書き込みデータバス（図示せず）から外部的に、２つのアドレスポート上の１つの同じアドレスおよび２つの書き込みポートに対する１つの同じデータを提供することによって、他の方法が実施されてもよいことも理解されるべきである。
【００３０】
ここまでで、ビットセル書き込みマージンを増大させるためにメモリ書き込み動作のための書き込みポートを選択的に組み合わせることが可能な多重ポート（マルチポート）メモリが提供されたことが理解されるべきである。ビットセルに対する書き込み動作を実行するために２つ以上の書き込みポートが同時に起動されるとき、２つの書き込みワード線がアサートされ、両方の書き込みポートの対のビット線に向けてデータがドライブされる。２対のパスゲートが導通していることによって、メモリ・ビット・セルに並列に結合される選択されたパストランジスタのコンダクタンスが増大し、それによって、メモリ・ビット・セルの、プルアップトランジスタ、および相補側のプルダウントランジスタのレジスタンスと比較してパストランジスタのレジスタンスが低下する。それゆえ、２つの結合トランジスタが導通することからコンダクタンスが増大することによって、メモリ・ビット・セルは書き込みがより容易になる。共に接続される書き込みポートの数は、ビットセルがテストモードにあるかもしくは動作モードにあるか、または高スループット性能動作が必要とされているか否かのような、メモリ・ビット・セルの動作条件に応じて変更する場合がある。よりスループットの低い用途について、著しく低い電圧が低電圧書き込みモードにおいて使用される場合があり、電力消費が著しく低下する。
【００３１】
書き込み動作を実行するために使用される書き込みポートの数を変更する能力は、テストまたはデバッグ目的にも使用される場合がある。例えば、汎用レジスタ（ＧＰＲ）の書き込み障害が複数の技術世代にわたって観測されている。ＧＰＲを適切に機能させなければ、集積回路の機能は制限される。本明細書において記載されている回路実施形態を用いれば、書き込み障害が回避されることができる。テストポートを通じて低電圧書き込みイネーブル信号をオンおよびオフにする能力を用いて、Ｖｍｉｎ障害のシリコンデバッグが、障害が書き込みＶｍｉｎ障害であるかまたは読み出しＶｍｉｎ障害であるかを区別することが容易になる。例えば、障害が低電圧モードにおける書き込み後に検出された場合、二重電圧モードの後続の書き込みが行われることができる。第２の書き込み動作はほとんどの書き込み障害を訂正および除去し、それによってその後の障害が読み出しＶｍｉｎ障害であると正確に判定されることができる。書き込み動作中に読み出しポートが書き込みポートとして使用される場合、メモリ・ビット・セル・トランジスタのパラメータは、より低い電圧において２つの書き込みポートが首尾よい書き込みに使用されるように、読み出しマージンを支持するために変更するよう設計されることができる。従って、本明細書において記載されている実施形態は、確実なビットセル書き込み動作に応じてデータスループットを調整することによって、メモリ・ビット・セルの動作条件に対して書き込みポートの数を変更する能力を可能にする。
【００３２】
メモリ制御ロジック５４、メモリ制御ロジック９０およびメモリ制御ロジック２９０のいずれかは、動作電圧でなく、動作温度の変化、または何らかの他の動作条件に応じて書き込みポートの数を変更するように構成されることができることが理解されるべきである。例えば、１つの実施形態において、第１のモードでは、マルチポートメモリが第１の温度において動作することを特徴とし、第２のモードでは、マルチポートメモリが第２の温度において動作することを特徴とし、第２の温度は第１の温度とは異なる。１つの形態では、第２の温度は第１の温度よりも低い。
【００３３】
本明細書において、１つの形態では、ストレージノードを有するメモリセルを有するマルチポートメモリが提供される。ストレージノードと第１のポートとの間に第１のパストランジスタが結合される。ストレージノードと第２のポートとの間に第２のパストランジスタが結合される。マルチポートメモリが電源ノードにおいて第１の電圧によって給電されるとき、第１のモードにおいて、それぞれ、第１のポートおよび第２のポートのうちの一方から第１のパストランジスタおよび第２のパストランジスタのうちの一方を通じてストレージノードにデータを書き込むために、書き込み回路が第１のポートおよび第２のポートに結合される。マルチポートメモリが電源ノードにおける第１の電圧と異なる第２の電圧によって給電されるとき、第２のモードにより第１のポートおよび第２のポートから同時に第１のパストランジスタおよび第２のパストランジスタを同時に通じてストレージノードにデータは書き込まれる。別の形態では、メモリは、ストレージノードに結合される読み出し回路をさらに有する。１つの形態では、書き込み回路は、データを書き込むために第１のポートと第２のポートとの間で選択的に選択する。別の形態では、書き込み回路は、第１のポートから書き込まれるデータを受け取るための第１の入力、第２のポートから書き込まれるデータを受け取るための第２の入力、および、第１のポートに結合される出力を有する第１のマルチプレクサを有する。
【００３４】
さらに別の形態では、第１のポートは第１のパストランジスタをイネーブルするための部分を有し、第２のポートは第２のパストランジスタをイネーブルするための部分を有する。書き込み回路は、第１のポートの第１のパストランジスタをイネーブルするための部分から第１のパストランジスタのためのイネーブル信号を受け取るための第１の入力、第２のポートの第２のパストランジスタをイネーブルするための部分から第２のパストランジスタのためのイネーブル信号を受け取るための第２の入力、および、第１のパストランジスタに結合される出力を有する第２のマルチプレクサをさらに有する。別の形態では、メモリセルは、第２のストレージノードを有する。マルチポートメモリは、ストレージノードと第１のポートの相補物との間に結合される第３のパストランジスタを有する。ストレージノードと第２のポートの相補物との間に第４のパストランジスタが結合される。マルチポートメモリが電源ノードにおいて第１の電圧によって給電されるとき、書き込み回路は、第１のモードにおいて、それぞれ、第１のポートおよび第２のポートのうちの一方の相補物から第３のパストランジスタまたは第４のパストランジスタを通じて第２のストレージノードにデータを書き込むために、第１のポートおよび第２のポートの相補物に結合される。マルチポートメモリが電源ノードにおける第１の電圧と異なる第２の電圧によって給電されるとき、第２のモードにより第１のポートおよび第２のポートの相補物から同時に第３のパストランジスタおよび第４のパストランジスタを同時に通じて第２のストレージノードにデータは書き込まれる。別の形態では、第１のモードにおいて第１のポートは書き込みポートであり、第２のポートは読み出しポートである。
【００３５】
さらに別の形態では、メモリは、第２のポートに結合されるセンスアンプをさらに有する。マルチポートメモリのさらに別の形態では、書き込み回路は、第１のポートから書き込まれるデータを受け取るための第１の入力、第２のモードにおいて第２のポートから書き込まれるデータを受け取るための第２の入力、および、第１のポートに結合される出力を有する第１のマルチプレクサを有する。さらに別の形態では、第１のポートおよび第２のポートは第１のモードにおいて独立した読み出し／書き込みポートとして機能する。さらに別の形態では、マルチポートメモリは、第１のポートに結合される第１のセンスアンプ、および、第２のポートに結合される第２のセンスアンプをさらに有する。
【００３６】
さらに別の形態では、本明細書において、マルチポートメモリの動作する方法が提供される。第１のモードにおいて、データは第１のポートから第１のコンダクタンスを通じてメモリセルのストレージノードに書き込まれ、第１のモードは電源電圧が第１のレベルにおいて電源ノードにおいて印加されることを特徴とする。第２のモードにより第１のポートから第１のコンダクタンスを通じて、および第２のポートから第２のコンダクタンスを同時に通じてデータはメモリセルのストレージノードに書き込まれ、第２のモードは電源電圧が第１のレベルと異なる第２のレベルにおいて電源ノードにおいて印加されることを特徴とする。別の形態では、第２のレベルは第１のレベルよりも低い。別の形態では、第１のモードおよび第２のモードの間に、ストレージノードに記憶されているデータが、ストレージノードに結合されているセンスアンプを通じて読み出される。さらに別の形態では、ストレージノードに記憶されているデータが、第２のポートに結合されている第１のセンスアンプを通じて読み出される。さらに別の形態では、ストレージノードに記憶されているデータが、第１のポートに結合されている第２のセンスアンプを通じて読み出される。さらに別の形態では、第１のコンダクタンスは第２のコンダクタンスと等しい。別の形態では、第１のコンダクタンスは、ストレージノードと第１のポートとの間に結合される第１の導電性トランジスタによって得られ、第２のコンダクタンスは、ストレージノードと第２のポートとの間に結合される第２の導電性トランジスタによって得られる。
【００３７】
別の形態では、マルチポートメモリの動作方法であって、第１の動作モードにより、第２のポートの動作から独立して、第１のポートを通じてメモリのストレージノードにデータを書き込む、というマルチポートメモリの動作方法が提供される。第２の動作モードにおいて、データは、第１のポートおよび第２のポートを通じてストレージノードに同時に書き込まれるデータである。さらに別の形態では、第１のモードでは、マルチポートメモリが第１の温度において動作することを特徴とする。第２のモードでは、マルチポートメモリが第２の温度において動作することを特徴とし、第２の温度は第１の温度とは異なる。１つの形態では、第２の温度は第１の温度よりも低い。
【００３８】
本発明を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本発明の基礎となる概念の理解および評価のために、ならびに本発明の教示を分かりにくくせず当該教示から逸脱しないように、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。
【００３９】
本発明は特定の導電型または電位の極性に関して記載されているが、当業者には導電型および電位の極性は逆になってもよいことが理解される。さらに、上述の動作の機能間の境界は例示にすぎないことを当業者であれば認識するであろう。複数の動作の機能を単一の動作に組み合わせることができ、かつ／または単一の動作の機能を追加の動作に分散させることができる。その上、代替的な実施形態は、特定の動作の複数の事例を含んでもよく、動作の順序はさまざまな他の実施形態においては変更してもよい。
【００４０】
本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。例えば、さまざまなビット・セル・トランジスタ構造およびさまざまな種類のセンスアンプが使用されてもよい。記載されている機能を実行するために、導電型が異なるトランジスタが容易に実装されることができる。さまざまなマルチプレクサ回路およびドライバ回路のいずれが使用されてもよい。メモリ回路のレイアウトは本質的に対称であっても非対称であってもよい。所望のパフォーマンスレベルおよび電力消費基準に基づいて低電圧モードおよび高電圧モードが使用されるときを判断するために論理部が含まれてもよい。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。
【００４１】
本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。さらに、本明細書において使用される場合、「１つ（“ａ”  ｏｒ  “ａｎ”）」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つまたは複数の」のような前置きの語句の使用は、不定冠詞「１つの（“ａ”  ｏｒ  “ａｎ”）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つまたは複数の」または「少なくとも１つの」および「１つの（“ａ”  ｏｒ  “ａｎ”）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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