(57)【要約】【課題】  高Ｋ／金属ゲートＭＯＳＦＥＴを有する閾値電圧（Ｖｔ）調整及び短チャネル制御のための構造体及び方法を提供する。【解決手段】  その上部領域内に配置されたウェル領域１２Ｂを有する半導体基板１２を含む半導体デバイスが提供される。ウェル領域上に、半導体材料スタック１４が配置される。半導体材料スタックは、下から上に、半導体含有バッファ層１５及び非ドープ半導体チャネル層１６を含み、半導体材料スタックの半導体含有バッファ層は、ウェル領域の上面上に直接配置される。この構造体はまた、非ドープ半導体チャネル層の上面上に直接配置されたゲート材料スタック１８も含む。本開示において用いられるゲート材料スタックは、下から上に、高ｋゲート誘電体層２０、仕事関数金属層２２及びポリシリコン層２４を含む。【選択図】      図４
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【特許請求の範囲】
【請求項１】
その上部領域内に配置されたウェル領域１２Ｂを有する半導体基板１２と、
下から上に、半導体含有バッファ層１５及び非ドープ半導体含有チャネル層１６を含む半導体材料スタック１４であって、前記半導体材料スタックの前記半導体含有バッファ層は前記ウェル領域の上面上に直接配置される、半導体材料スタック１４と、
前記非ドープ半導体含有チャネル層１６の上面上に直接配置され、下から上に、高ｋゲート誘電体層２０、仕事関数金属層２２、及びポリシリコン層２４を含む、ゲート材料スタック１８と、
を含む半導体構造体１００。
【請求項２】
前記ウェル領域はｎ型ドーパントを含み、かつ、５×１０１８原子／ｃｍ３又はそれより大きいドーパント濃度を有する、請求項１に記載の半導体構造体。
【請求項３】
前記半導体含有バッファ層は非ドープＳｉを含み、前記非ドープ半導体含有チャネル層はＳｉＧｅ合金を含む、請求項２に記載の半導体構造体。
【請求項４】
前記仕事関数金属層は、シリコン価電子帯端金属を含むｐＦＥＴ仕事関数金属層である、請求項３に記載の半導体構造体。
【請求項５】
前記シリコン価電子帯端金属は、Ｐｔ、Ｒｈ、Ｉｒ、Ｒｕ、Ｃｕ、Ｏｓ、Ｂｅ、Ｃｏ、Ｐｄ、Ｔｅ、Ｃｒ、Ｎｉ、ＴｉＮ、又はこれらの合金を含む、請求項４に記載の半導体構造体。
【請求項６】
前記ウェル領域はｐ型ドーパントを含み、かつ、５×１０１８原子／ｃｍ３又はそれより大きいドーパント濃度を有する、請求項１に記載の半導体構造体。
【請求項７】
前記半導体含有バッファ層は非ドープ又はｐ型ドープＳｉＣを含み、前記非ドープ半導体含有チャネル層はＳｉを含む、請求項６に記載の半導体構造体。
【請求項８】
前記仕事関数金属層は、シリコン伝導帯端金属を含むｎＦＥＴ仕事関数金属層である、請求項７に記載の半導体構造体。
【請求項９】
前記シリコン伝導帯端金属は、Ｈｆ、Ｔｉ、Ｚｒ、Ｃｄ、Ｌａ、Ｔｌ、Ｙｂ、Ａｌ、Ｃｅ、Ｅｕ、Ｌｉ、Ｐｂ、Ｔｂ、Ｎｉ、Ｉｎ、Ｌｕ、Ｓｍ、Ｖ、Ｚｒ、Ｇａ、Ｍｇ、Ｇｄ、ＴｉＡｌ、又はこれらの合金を含む、請求項８に記載の半導体構造体。
【請求項１０】
内部に配置された少なくとも１つのｐＦＥＴデバイス領域１０２及び少なくとも１つのｎＦＥＴデバイス領域１０４を有する半導体基板１２を含み、
前記少なくとも１つのｐＦＥＴデバイス領域は、前記半導体基板１２の上部領域内に配置されたｎウェル領域１０６と、下から上に、第１の非ドープ半導体含有バッファ層１２０及び第１の非ドープ半導体含有チャネル層１２２を含む第１の半導体材料スタックであって、第１の半導体材料スタックの前記第１の非ドープ半導体含有バッファ層は前記ｎウェル領域１０６の上面上に直接配置される、第１の半導体材料スタック１１８と、前記第１の非ドープ半導体含有チャネル層の上面上に直接配置され、下から上に、第１の高ｋゲート誘電体層１１２、ｐＦＥＴ仕事関数金属層１１４及び第１のポリシリコン層１１６を含むｐＦＥＴゲート材料スタックとを含み、
前記少なくとも１つのｎＦＥＴデバイス領域１０４は、前記半導体基板１２の別の上部領域内に配置されたｐウェル領域１０６’と、下から上に、第２の半導体含有バッファ層１２０’及び第２の非ドープ半導体含有チャネル層１２２’を含む第２の半導体材料スタックであって、第２の半導体材料スタックの前記第２の半導体含有バッファ層は、前記ｐウェル領域の上面上に直接配置される、第２の半導体材料スタック１１８’と、前記第２の非ドープ半導体含有チャネル層の上面上に直接配置され、下から上に、第２の高ｋゲート誘電体層、ｎＦＥＴ仕事関数金属層及び第２のポリシリコン層を含むｎＦＥＴゲート材料スタックとを含む、半導体構造体１００。
【請求項１１】
前記ｎウェル領域はｎ型ドーパントを含み、かつ、５×１０１８原子／ｃｍ３又はそれより大きいドーパント濃度を有し、前記ｐウェル領域はｐ型ドーパントを含み、かつ、５×１０１８原子／ｃｍ３又はそれより大きいドーパント濃度を有する、請求項１０に記載の半導体構造体。
【請求項１２】
前記第１の非ドープ半導体含有バッファ層はＳｉを含み、前記第１の非ドープ半導体含有チャネル層はＳｉＧｅ合金を含む、請求項１０に記載の半導体構造体。
【請求項１３】
前記ｐＦＥＴ仕事関数金属層はシリコン価電子帯端金属を含む、請求項１０に記載の半導体構造体。
【請求項１４】
前記シリコン価電子帯端金属は、Ｐｔ、Ｒｈ、Ｉｒ、Ｒｕ、Ｃｕ、Ｏｓ、Ｂｅ、Ｃｏ、Ｐｄ、Ｔｅ、Ｃｒ、Ｎｉ、ＴｉＮ、又はこれらの合金を含む、請求項１３に記載の半導体構造体。
【請求項１５】
前記第２の半導体含有バッファ層は非ドープ又はｐ型ドープＳｉＣを含み、前記第２の非ドープ半導体含有チャネル層はＳｉを含む、請求項１０に記載の半導体構造体。
【請求項１６】
前記ｎＦＥＴ仕事関数金属層はシリコン伝導帯端金属を含む、請求項１０に記載の半導体構造体。
【請求項１７】
前記シリコン伝導帯端金属は、Ｈｆ、Ｔｉ、Ｚｒ、Ｃｄ、Ｌａ、Ｔｌ、Ｙｂ、Ａｌ、Ｃｅ、Ｅｕ、Ｌｉ、Ｐｂ、Ｔｂ、Ｎｉ、Ｉｎ、Ｌｕ、Ｓｍ、Ｖ、Ｚｒ、Ｇａ、Ｍｇ、Ｇｄ、ＴｉＡｌ、又はこれらの合金を含む、請求項１６に記載の半導体構造体。
【請求項１８】
半導体構造体１００を製造する方法であって、
その上部領域内に配置されたウェル領域１２Ｂを有する半導体基板１２を準備することと、
前記ウェル領域の上に半導体材料スタック１４を形成することであって、前記半導体材料スタックは、下から上に、半導体含有バッファ層１５及び非ドープ半導体含有チャネル層１６を含み、前記半導体材料スタックの前記半導体含有バッファ層１５は前記ウェル領域の上面上に直接配置される、形成することと、
前記非ドープ半導体含有チャネル層１６の上面上に直接ゲート材料スタック１８を形成することであって、前記ゲート材料スタックは、下から上に、高ｋゲート誘電体層２０、仕事関数金属層２２及びポリシリコン層２４を含む、形成することと、
を含む方法。
【請求項１９】
前記ウェル領域は、前記基板の前記上部領域内に５×１０１９原子／ｃｍ３を上回る濃度でｎ型ドーパントを導入することによって形成される、請求項１８に記載の方法。
【請求項２０】
前記半導体材料スタックを形成することは、非ドープＳｉ層を前記半導体含有バッファ層としてエピタキシャルに成長させることと、ＳｉＧｅ合金層を前記非ドープ半導体含有チャネル層としてエピタキシャルに成長させることとを含む、請求項１８に記載の方法。
【請求項２１】
前記ゲート材料スタックを形成することは、ｐＦＥＴ仕事関数金属層を前記仕事関数金属層として選択し、堆積させることを含み、前記ｐＦＥＴ仕事関数金属層はシリコン価電子帯端金属である、請求項１８に記載の方法。
【請求項２２】
前記ウェル領域は、前記基板の前記上部領域内に５×１０１８原子／ｃｍ３を上回る濃度でｐ型ドーパントを導入することによって形成される、請求項１８に記載の方法。
【請求項２３】
前記半導体材料スタックを形成することは、非ドープ又はｐ型ドープＳｉＣ層を前記半導体含有バッファ層としてエピタキシャルに成長させることと、Ｓｉ層を前記非ドープ半導体含有チャネル層としてエピタキシャルに成長させることとを含む、請求項１８に記載の方法。
【請求項２４】
前記ゲート材料スタックを形成することは、ｎＦＥＴ仕事関数金属層を前記仕事関数金属層として選択し、堆積させることを含み、前記ｎＦＥＴ仕事関数金属層はシリコン伝導帯端金属である、請求項１８に記載の方法。
【請求項２５】
前記半導体基板の上部領域内に配置された別のウェル領域を準備することと、
前記別のウェル領域の上に別の半導体材料スタックを形成することであって、前記別の半導体材料スタックは、下から上に、別の半導体含有バッファ層及び別の非ドープ半導体含有チャネル層を含み、前記別の半導体材料スタックの前記別の半導体含有バッファ層は前記別のウェル領域の上面上に直接配置される、形成することと、
前記別の非ドープ半導体チャネル層の上面上に直接別のゲート材料スタックを形成することであって、前記別のゲート材料スタックは、下から上に、別の高ｋゲート誘電体層、別の仕事関数金属層及び別のポリシリコン層を含む、形成することと、
をさらに含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体構造体及びその製造方法に関する。より具体的には、本開示は、高ｋ／金属ゲート・スタックが半導体基板上に配置され、所望の閾値電圧値を有し、短チャネル制御が改善され、反転キャリア移動度が改善され、外部抵抗が減少した、少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含む半導体構造体に関する。本開示はまた、そのような半導体構造体を形成する方法を提供する。
【背景技術】
【０００２】
現代の集積回路製造の１つの流れは、可能な限り小さい、電界効果トランジスタ（ＦＥＴ）などの半導体デバイスを製造することである。典型的なＦＥＴにおいては、ｎ型又はｐ型不純物を半導体材料内に注入することによって、ソース及びドレインが半導体基板の活性領域内に形成される。チャネル（又はボディ）領域がソースとドレインとの間に配置される。ゲート電極がボディ領域の上に配置される。ゲート電極及びボディは、ゲート誘電体層によって隔てられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，３２９，９２３号明細書
【特許文献２】米国特許公開第２００５／０１１６２９０号明細書
【特許文献３】米国特許第７，０２３，０５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体デバイスを縮小（scaling）し続けるために、高ｋ／金属ゲート・スタックを用いて、ゲート誘電体層の有効厚及びゲート漏れを低減させてきた。しかしながら、高性能の相補型金属酸化膜半導体（ＣＭＯＳ）用途の懸念事項は、より高い閾値電圧Ｖｔ（望ましくない金属ゲート仕事関数に起因する）及びより高い容量である。上記の懸念事項は、特に、安定した帯端（band edge）金属ゲートが現在利用可能でないｐ型ＦＥＴにおいては一般的である。
【課題を解決するための手段】
【０００５】
本開示は、高ｋ／金属ゲート・スタックが半導体基板上に配置された、少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含む半導体構造体を提供する。本開示において提供されるＦＥＴは、所望の閾値電圧値を有し、短チャネル制御が改善され、反転キャリア移動度が改善され、外部抵抗が低減される。本開示はまた、そのような半導体構造体を形成する方法を提供する。
【０００６】
例えば、本開示の実施形態において、ミッドギャップ仕事関数のゲート・スタック、ＳｉＧｅチャネル及び超急峻レトログレード・ウェル（super steep retrograde well、ＳＳＲＷ）によって、所望のｐＦＥＴ閾値電圧が達成される。特に、ＳｉＧｅチャネル（Ｖｔシフトは約３００ｍＶ）及びＳＳＲＷ（Ｖｔシフトは、短チャネル効果を低下させずに、約２００ｍＶ）を用いることにより、ミッドギャップ金属ゲート高ｋ  ｐＦＥＴにおいて、閾値電圧が中心に置かれる。閾値電圧を中心に置くために、ＳｉＧｅチャネルにおいてドーピングもカウンタードーピングも必要とせず、そのため、Ｖｔの変動が低減され、反転キャリア移動度が増大し、外部抵抗が低減される。本出願人らは、ミッドギャップ仕事関数ゲート・スタック、ＳｉＧｅチャネル及びＳＳＲＷの組み合わせを用いて、ｐＦＥＴの所望の閾値電圧を達成できることを明らかにした。本出願人らはさらに、ミッドギャップ仕事関数ゲート・スタック、ＳｉＧｅチャネル及びＳＳＲＷのうちの１つだけを用いる場合、ｐＦＥＴについての所望の閾値電圧を達成するのが困難であることを明らかにした。本出願人らはまた、ミッドギャップ仕事関数ゲート・スタック、ＳｉＧｅチャネル及びＳＳＲＷのうちの２つの組み合わせを用いる場合、ｐＦＥＴについての所望の閾値電圧を達成するのが困難であることも明らかにした。ｎＦＥＴについても同様に、本開示において同様の達成をもたらすことができる。
【０００７】
本開示の一態様において、半導体構造体が、その上部領域内に配置されたウェル領域を有する半導体基板を含む。ウェル領域上に、半導体材料スタックが配置される。半導体材料スタックは、下から上に、半導体含有バッファ層及び非ドープ半導体含有チャネル層を含み、半導体材料スタックの半導体含有バッファ層は、ウェル領域の上面上に直接配置される。この構造体はまた、非ドープ半導体含有チャネル層の上面上に直接配置されたゲート材料スタックも含む。本開示において用いられるゲート材料スタックは、下から上に、高ｋゲート誘電体層、仕事関数金属層及びポリシリコン層を含む。
【０００８】
本開示において、バッファ層は、ＳｉＧｅチャネルｐＦＥＴにおいては非ドープ・シリコン層、又は、ＳｉチャネルｎＦＥＴ若しくはＳｉＧｅチャネルｐＦＥＴにおいてはＳｉＣ層とすることができる。ＳｉＣバッファ層の場合、これはドープされても、又は非ドープであってもよい。バッファ層の目的は、ウェルから非ドープ半導体含有チャネル層内に不純物原子が拡散するのを防止する／低減させることである。
【０００９】
本開示の別の実施形態において、少なくとも１つのｐＦＥＴデバイス領域及び少なくとも１つのｎＦＥＴデバイス領域が内部に配置された半導体基板を含む半導体構造体が提供される。少なくとも１つのｐＦＥＴデバイス領域は、半導体基板の上部領域内に配置されたｎウェル領域と、下から上に、第１の半導体含有バッファ層及び第１の非ドープ半導体含有チャネル層を含む第１の半導体材料スタックであって、第１の半導体材料スタックの第１の半導体含有バッファ層はｎウェル領域の上面上に直接配置される第１の半導体材料スタックと、第１の非ドープ半導体含有チャネル層の上面上に直接配置され、下から上に、第１の高ｋゲート誘電体層、ｐＦＥＴ仕事関数金属層及び第１のポリシリコン層を含むｐＦＥＴゲート材料スタックとを含む。少なくとも１つのｎＦＥＴデバイス領域は、半導体基板の別の上部領域内に配置されたｐウェル領域と、下から上に、第２の半導体含有バッファ層及び第２の非ドープ半導体含有チャネル層を含む第２の半導体材料スタックであって、第２の半導体材料スタックの第２の半導体含有バッファ層はｐウェル領域の上面上に直接配置される第２の半導体材料スタックと、第２の非ドープ半導体含有チャネル層の上面上に直接配置され、下から上に、第２の高ｋゲート誘電体層、ｎＦＥＴ仕事関数金属層及び第２のポリシリコン層を含むｎＦＥＴゲート材料スタックとを含む。
【００１０】
上記の構造体に加えて、本出願はまた、それらを製造する方法も提供する。本明細書で提供される方法は、その上部領域内に配置されたウェル領域を有する半導体基板を準備することを含む。ウェル領域の上に、半導体材料スタックが形成される。形成される半導体材料スタックは、下から上に、半導体含有バッファ層及び非ドープ半導体含有チャネル層を含み、ここで、半導体材料スタックの半導体含有バッファ層は、ウェル領域の上面上に直接配置される。ゲート材料スタックが、非ドープ半導体含有チャネル層の上面上に直接形成される。ゲート材料スタックは、下から上に、高ｋゲート誘電体層、仕事関数金属層及びポリシリコン層を含む。
【図面の簡単な説明】
【００１１】
【図１】ウェル領域が半導体基板の上部領域内に配置された半導体基板を含む初期構造体を示す図的表現（断面図による）である。
【図２】下から上に、半導体含有バッファ層及び非ドープ半導体含有チャネル層を含む半導体材料スタックを半導体基板のウェル領域の上に形成した後の図１の初期構造体を示す図的表現（断面図による）である。
【図３】半導体材料スタックの上面上にゲート材料スタックを形成した後の図２の構造体を示す図的表現（断面図による）である。
【図４】ゲート材料スタックをパターン形成して、半導体材料スタック上に少なくとも１つのパターン形成されたゲート・スタックを提供した後の図３の構造体を示す図的表現（断面図による）である。
【図５】少なくとも１つのパターン形成されたゲート・スタックの側壁上に内側スペーサを形成した後、及び、半導体材料スタック内に延長領域を形成した後の図４の構造体を示す図的表現（断面図による）である。
【図６】外側スペーサを形成した後、及び、半導体材料スタック及びウェル領域の上部内にソース領域及びドレイン領域を形成した後の図５の構造体を示す図的表現（断面図による）である。
【図７】ブロック・マスク技術と共に図１−図６において上述した基本処理ステップを用いて形成することができるＣＭＯＳ構造体を示す図的表現（断面図による）である。
【発明を実施するための形態】
【００１２】
ここで、以下の説明及び本出願に添付の図面を参照することにより、高ｋ／金属ゲート・スタックが半導体基板上に配置され、所望の閾値電圧値を有し、短チャネル制御が改善され、反転キャリア移動度が改善され、外部抵抗が低減された、少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含む半導体構造体、並びにその製造方法を提供する本発明をより詳細に説明する。図面は単なる例示の目的で提供されるものであり、一定の縮尺で描かれていないことに留意されたい。
【００１３】
以下の説明において、本開示を説明するように、特定の構造体、コンポーネント、材料、寸法、処理ステップ及び技術といった、多くの具体的な詳細が記載される。しかしながら、当業者であれば、これらの具体的な詳細がなくても本開示の種々の実施形態を実施できることを認識するであろう。他の例においては、周知の構造体又は処理ステップは、本開示の種々の実施形態を曖昧にしないように、詳細には説明されていない。
【００１４】
層、領域又は基板としての要素が、別の要素「上に（ｏｎ）」又は「の上方に（ｏｖｅｒ）」存在するものとして言及されるときは、その要素は、他方の要素の上に直接存在することができることも、間に介在する要素が存在してもよいことも、理解されるであろう。対照的に、要素が、別の要素「上に直接（ｄｉｒｅｃｔｌｙ  ｏｎ）」又は、「の上方に直接（ｄｉｒｅｃｔｌｙ  ｏｖｅｒ）」存在しているものとして言及されるときには、間に介在する要素は存在しない。要素が、別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」又は「結合される（ｃｏｕｐｌｅｄ）」ものとして言及されるときには、その要素は、他の要素に直接的に接続若しくは結合することができることも、間に介在する要素が存在してもよいことも理解されるであろう。対照的に、要素が、別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ）」又は「直接結合される（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ）」ものとして言及されるときには、間に介在する要素は存在しない。
【００１５】
図１を参照すると、本開示の実施形態に従って用いることができる初期構造体１０が示される。図１に示す初期構造体１０は、ウェル領域１２Ｂが半導体基板１２の上部領域内に配置された半導体基板１２を含む。ウェル領域１２Ｂは、半導体材料で構成される半導体基板１２の下部領域１２Ａの上に存在する。
【００１６】
本開示において用いることができる半導体基板１２（ウェル領域１２Ｂを除いた）として、バルク基板、絶縁体オン・インシュレータ（ＳＯＩ）基板、又はハイブリッド配向半導体基板を挙げることができる。
【００１７】
バルク半導体基板が半導体基板１２として用いられる場合、バルク半導体基板は、これらに限定されるものではないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ又は他の同様のＩＩＩ／Ｖ族化合物半導体を含む、いずれかの半導体材料で構成される。これらの半導体材料の多層をバルク半導体の半導体材料として用いることもできる。一実施形態において、バルク半導体基板はＳｉで構成される。
【００１８】
ＳＯＩ基板が半導体基板１２として用いられる場合、ＳＯＩ基板は、ハンドル基板、ハンドル基板の上面上に配置された埋込み絶縁層、及び埋込み絶縁層の上面上に配置された半導体層を含む。ＳＯＩ基板のハンドル基板及び半導体層は同じ又は異なる半導体材料を含むことができる。「半導体」という用語は、ハンドル基板及び半導体層の半導体材料に関連して本明細書で用いられる場合、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ又は他の同様のＩＩＩ／Ｖ族化合物半導体を含む、いずれかの半導体材料を意味する。これらの半導体材料の多層をハンドル基板及び半導体層の半導体材料として用いることもできる。一実施形態において、ハンドル基板及び半導体層は両方ともＳｉで構成される。
【００１９】
ハンドル基板及び半導体層は、同じ又は異なる結晶配向を有することができる。例えば、ハンドル基板及び／又は半導体層の結晶配向は、｛１００｝、｛１１０｝、又は｛１１１｝とすることができる。これらの具体的に示したものに加えて、本開示において他の結晶配向を用いることもできる。ＳＯＩ基板のハンドル基板及び／又は半導体層は、単結晶半導体材料、多結晶材料、又は非晶質材料とすることができる。典型的には、少なくとも半導体層は単結晶半導体材料である。
【００２０】
ＳＯＩ基板の埋込み絶縁層は、結晶又は非結晶酸化物若しくは窒化物とすることができる。一実施形態において、埋込み絶縁層は酸化物である。埋込み絶縁層は連続的であってもよく、又は不連続であってもよい。不連続な埋込み絶縁領域が存在する場合、この絶縁領域は、半導体材料で囲まれた隔離されたアイランドとして存在する。
【００２１】
ＳＯＩ基板は、例えば、ＳＩＭＯＸ（separation by ion implantation of oxygen、酸素イオン注入による分離）又は層転写を含む標準的プロセスを用いて形成することができる。層転写プロセスを用いる場合、２つの半導体ウェハを互いに接合することに続いて随意的な薄層化ステップを行うことができる。随意的な薄層化ステップは、半導体層の厚さを、より望ましい厚さを有する層に低減させる。
【００２２】
ＳＯＩ基板の半導体層の厚さは、典型的には、１００Åから１０００Åまでであり、５００Åから７００Åまでの厚さがより典型的である。半導体層の厚さが上記の範囲のうちの１つに入らない場合、例えば、平坦化又はエッチングなどの薄層化ステップを用いて、半導体層の厚さを上記の範囲のうちの１つに入る値に低減させることができる。
【００２３】
ＳＯＩ基板の埋込み絶縁層は、典型的には、１０Åから２０００Åまでの厚さを有し、１０００Åから１５００Åまでの厚さがより典型的である。ＳＯＩ基板のハンドル基板の厚さは、本開示には重要でない。
【００２４】
幾つかの他の実施形態においては、異なる結晶配向の異なる表面領域を有するハイブリッド半導体基板を半導体基板１２として用いることができる。ハイブリッド基板を用いる場合、ｎＦＥＴは、典型的には、（１００）結晶面上に形成され、ｐＦＥＴは、典型的には、（１１０）結晶面上に形成される。ハイブリッド基板は、当技術分野において周知の技術によって形成することができる。例えば、各々の内容全体を引用により本明細書に組み入れる特許文献１、特許文献２（２００５年６月２日出願）及び特許文献３を参照されたい。
【００２５】
用いられる基板の型を選択した後、ウェル領域１２Ｂが、半導体基板１２の上部領域内に形成される。ウェル領域１２Ｂは、イオン注入、気相ドーピング、及び、基板上に形成され、外方拡散プロセス後に除去される、ドーパントを含む犠牲層からの外方拡散のうちの１つによって形成することができる。一実施形態において、ウェル領域を形成する際に、イオン注入が用いられる。
【００２６】
本開示において形成されるウェル領域１２Ｂは、ｎ型ドーパント（即ち、例えばＰ及びＡｓのような、元素周期表のＶＡ族からの元素）又はｐ型ドーパント（即ち、例えばＢ、Ａｌ及びＩｎのような、元素周期表のＩＩＩＡ族からの元素）を含むことができる。ウェル領域１２Ｂ内に存在するドーパントの型は、その上に作製されるデバイスの型によって決まる。例えば、ｐＦＥＴデバイスがウェル領域１２Ｂの上に形成される場合、ｎ型ドーパントが半導体基板１２の上部領域内に組み込まれる。別の例において、ｎＦＥＴデバイスがウェル領域１２Ｂの上に形成される場合、ｐ型ドーパントが半導体基板１２の上部領域内に組み込まれる。
【００２７】
半導体基板１２の上部領域内に形成されるウェル領域１２Ｂは、１×１０１８原子／ｃｍ３又はそれより大きいドーピング濃度を有する。より特定的には、半導体基板１２の上部領域内に形成されるウェル領域１２Ｂは、５×１０１８原子／ｃｍ３から２×１０１9原子／ｃｍ３までのドーピング濃度を有する。本開示の幾つかの実施形態において、ウェル注入後にアニール・プロセスを適用して、エピタキシ・プロセスの前に結晶損傷を修復し、半導体含有バッファ層及び非ドープ半導体含有チャネル層を成長させることができる。
【００２８】
本開示の幾つかの実施形態において、プロセスのこの時点で又はウェル領域の形成前に、半導体基板１２内に分離領域を形成することができる。本開示の別の実施形態においては、基板１２の上に半導体材料スタックを形成した後、構造体内に分離領域を形成することができる。後者の手法は、半導体材料スタックが分離領域によって妨げられない均一なウェル領域上にエピタキシャル成長されるため、より良好な半導体材料スタック品質をもたらし得る。明確にするために、本開示の図１−図６内に、少なくとも１つの分離領域は示されない
【００２９】
いつ分離領域が形成されるかにかかわらず、少なくとも１つの分離領域は、トレンチ分離領域又は電界酸化物分離領域とすることができる。トレンチ分離領域は、当業者には周知の通常のトレンチ分離プロセスを用いて形成することができる。例えば、トレンチ分離領域を形成する際に、リソグラフィ、エッチング、及び、酸化物などのトレンチ誘電体でのトレンチの充填を用いることができる。随意的に、トレンチ充填の前にトレンチ内にライナを形成することができ、トレンチ充填後に緻密化ステップを行うことができ、トレンチ充填後に、平坦化プロセスを行うこともできる。いわゆるシリコン・プロセスの局部酸化法を用いて、電界酸化物分離領域を形成することもできる。少なくとも１つの分離領域は、典型的には、隣接するゲートが逆の導電性、即ち、ｎＦＥＴ及びｐＦＥＴを有するときに必要とされる、隣接するゲート領域間の分離をもたらすことに留意されたい。従って、少なくとも１つの分離領域が、ｐＦＥＴデバイス領域からｎＦＥＴデバイス領域を分離する。以下でより詳細に説明される図７は、内部に分離領域１０３を含む構造体を示す。
【００３０】
図２を参照すると、半導体基板１２のウェル領域１２Ｂの上に半導体材料スタック１４を形成した後の図１の構造体が示される。半導体材料スタック１４は、下から上に、半導体含有バッファ層１５及び非ドープ半導体含有チャネル層１６を含む。図示するように、半導体含有バッファ層１５は、ウェル領域１２Ｂの上面上に配置されてこれと直接接触し、非ドープ半導体含有チャネル層１６は半導体含有バッファ層１５の上面上に配置されてこれと直接接触する。
【００３１】
半導体材料スタックは非ドープ半導体含有チャネル層１６から成り、ウェル領域１２Ｂは高濃度にドープされているので、ドーパント濃度がウェル領域１２Ｂ内で高く、かつ、非ドープ半導体含有チャネル層１６内の低ドーパント濃度まで減少する、ドーパント・プロファイルが存在するため、上述のウェル領域１２Ｂは、超急峻レトログレード・ウェルと呼ぶことができる。また、薄い半導体含有バッファ層を横切るドーパント濃度の変化は非常に急峻である。「急峻」とは、５ｎｍ／ｄｅｃａｄｅより急峻なドーパント勾配を意味する。
【００３２】
用いられる半導体含有バッファ層１５は、ウェル領域１２Ｂから非ドープ半導体含有チャネル領域へのドーパントの拡散を遅らせるいずれかの半導体材料である。従って、半導体含有バッファ層１５はまた、本明細書では、ドーパント拡散障壁、即ち半導体含有障壁層と呼ぶこともできる。従って、用いられる半導体材料の型は、ドーパントの型、即ち、ウェル領域１２Ｂ内に存在するｎ型ドーパント又はｐ型ドーパントによって変化し、それによって決まる。
【００３３】
一実施形態において、ｐＦＥＴデバイスが形成され、ウェル領域１２Ｂがヒ素などのｎ型ドーパントを含むとき、非ドープ・シリコン（Ｓｉ）を半導体含有バッファ層１５として用いることができる。別の実施形態において、ｎＦＥＴデバイスが形成され、ウェル領域１２Ｂがホウ素などのｐ型ドーパントを含むとき、炭化シリコン（ＳｉＣ）を半導体含有バッファ層１５として用いることができる。ＳｉＣバッファ層は、非ドープとすることができ、又はｐ型ドーパントでドープすることもできる。一実施形態においては、エピタキシャル成長プロセス中に、バッファ層内にインサイチュ（in-situ）でｐ型ドーパントを導入することができる。別の実施形態においては、当業者には周知のイオン注入及び／又は気相ドーピングなどの技術を用いて、半導体含有バッファ層１５をエピタキシャル成長させた後、ｐ型ドーパントを導入することができる。ＳｉＣバッファ層内のｐ型ドーパントの濃度は、典型的には、５×１０１８原子／ｃｍ３から２×１０１９原子／ｃｍ３までである。
【００３４】
ＳｉＣが半導体含有バッファ層１５として用いられる実施形態においては、炭化シリコン合金内の炭素の原子濃度は、０．１％から５％までの間の一定値とすることができ、典型的には、０．５％から２％までである。代替的に、炭化シリコン合金内の炭素の原子濃度は、垂直方向に勾配を付けることができる。
【００３５】
いずれかの周知の半導体含有前駆物質を用いることができるいずれかの通常のエピタキシャル成長プロセスを用いて、半導体含有バッファ層１５が形成される。半導体含有バッファ層１５を形成するのにエピタキシが用いられるので、層１５は、下にある基板１２のものと同じ結晶配向を有する単結晶半導体材料となる。半導体含有バッファ層１５の厚さは、典型的には、２ｎｍから２０ｎｍまでであり、５ｎｍから１０ｎｍまでの厚さがより典型的である。半導体含有バッファ層１５が、下にあるウェル領域１２Ｂから非ドープ半導体含有チャネル層１６内へのドーパントの拡散を遅らせる能力を維持する限り、他の厚さを用いることもできる。
【００３６】
用いられる非ドープ半導体含有チャネル層１６は、デバイス・チャネルとして機能し、その上に形成されるデバイスの閾値電圧の調節を助けることができる、いずれかの半導体材料である。従って、非ドープ半導体含有チャネル層１６として用いられる半導体材料の型は変化する。一実施形態において、ｐＦＥＴデバイスが形成されるとき、シリコンゲルマニウム（ＳｉＧｅ）合金を非ドープ半導体含有チャネル層１６として用いることができる。別の実施形態において、ｎＦＥＴデバイスが形成されるとき、シリコン（Ｓｉ）を非ドープ半導体含有チャネル層１６として用いることができる。
【００３７】
いずれかの周知の半導体含有前駆物質を用いることができるいずれかの通常のエピタキシャル成長プロセスを用いて、非ドープ半導体含有チャネル層１６が形成される。非ドープ半導体含有チャネル層１６を形成するのにエピタキシが用いられるので、層１６は、下にある基板１２のものと同じ結晶配向を有する単結晶半導体材料となる。非ドープ半導体含有チャネル層１６の厚さは、典型的には、２ｎｍから２０ｎｍまでであり、５ｎｍから１０ｎｍまでの厚さがより典型的である。本開示においては他の厚さを用いることもできる。
【００３８】
ＳｉＧｅが非ドープ半導体含有チャネル層１６として用いられる実施形態において、シリコンゲルマニウム合金内のゲルマニウムの原子濃度は、２０％から５０％までの間、典型的には、３０％から４０％までの一定値とすることができる。代替的に、シリコンゲルマニウム合金内のゲルマニウムの原子濃度は、垂直方向に勾配を付けることができる。例えば、シリコンゲルマニウム合金層内のゲルマニウムの原子濃度は、半導体含有バッファ層１５とシリコンゲルマニウム合金の間の界面からの距離とともに徐々に増加し、平坦域を含むことも又は含まないこともあるピークに達し、次に、ひとたび距離がピーク及び／又は平坦域を超えて増加すると、半導体含有バッファ層１５とシリコンゲルマニウム合金との間の界面からの距離とともに減少する。厚さ及びゲルマニウム原子濃度プロファイルは、ゲルマニウム原子濃度プロファイルが一定であっても又は勾配が付けられていても、非ドープ半導体含有チャネル層１６の全体が単結晶のままであるように選択され、歪み緩和に起因する欠陥密度は無視できるレベルである、即ち、半導体材料スタック１４内、特に非ドープ半導体含有チャネル層１６内の電荷キャリア移動度に悪影響を与える程には重要でない。
【００３９】
図３を参照すると、半導体材料スタック１４の上面上、即ち、非ドープ半導体含有チャネル層１６の上にゲート材料スタック１８を形成した後の図２の構造体が示される。ゲート材料スタック１８は、下から上に、高ｋゲート誘電体層２０、仕事関数金属層２２及びポリシリコン層２４を含む。
【００４０】
ゲート材料スタック１８の高ｋゲート誘電体層２０は、例えば３．９など、酸化シリコンの誘電率より大きい誘電率を有する、いずれかの誘電体材料を含む。典型的には、高ｋゲート誘電体層２０は、４．０より大きい誘電率を有し、８．０より大きい誘電率がさらにより典型的である。高ｋゲート誘電体層２０として用いることができる例示的な高ｋ誘電体材料として、これらに限定されるものではないが、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、これらのシリケート、及びこれらの合金が挙げられる。一実施形態において、ＨｆＯ２などのＨｆ含有高ｋ材料が、高ｋゲート誘電体層２０として用いられる。これらの高ｋ材料の多層スタックを高ｋゲート誘電体層２０として用いることもできる。各々のｘの値は独立に０．５から３までであり、各々のｙの値は独立に０から２までである。
【００４１】
高ｋゲート誘電体層２０の厚さは、それを形成するのに用いられる技術に応じて変化し得る。しかしながら、典型的には、高ｋゲート誘電体層２０は、０．５ｎｍから１０ｎｍまでの厚さを有し、１．０ｎｍから５ｎｍまでの厚さがさらにより典型的である。用いられる高ｋゲート誘電体層２０は、１ｎｍ又はそれより薄い有効酸化物厚を有することができる。
【００４２】
高ｋゲート誘電体層２０は、例えば、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、分子ビーム堆積（ＭＢＤ）、パルスレーザ堆積（ＰＬＤ）、液体ミスト化学堆積（ＬＳＭＣＤ）、原子層堆積（ＡＬＤ）、及び他の同様の堆積プロセスを含む、当技術分野において周知の方法によって形成することができる。
【００４３】
仕事関数金属層２２は、仕事関数を有する金属を含む。仕事関数金属層２２の金属は、後に形成されるトランジスタの性能を最適にするように選択される。一実施形態において、仕事関数金属層２２は、Ｐｔ、Ｒｈ、Ｉｒ、Ｒｕ、Ｃｕ、Ｏｓ、Ｂｅ、Ｃｏ、Ｐｄ、Ｔｅ、Ｃｒ、Ｎｉ、ＴｉＮ、及びこれらの合金などのシリコン価電子帯端金属を含む。シリコン価電子帯端金属は、シリコンの伝導帯端に対応する仕事関数、即ち４．００ｅＶよりも、シリコンの価電子帯端に対応する仕事関数、即ち５．１０ｅＶに近い仕事関数を有する金属である。従って、シリコン価電子帯端金属は、４．５５ｅＶより大きい仕事関数を有する。例えば、仕事関数金属層２２は、ＴｉＮの層とすることができる。そのような仕事関数金属は、典型的には、ｐＦＥＴデバイスと共に用いるのに適している。
【００４４】
別の実施形態において、仕事関数金属層２２は、Ｈｆ、Ｔｉ、Ｚｒ、Ｃｄ、Ｌａ、Ｔｌ、Ｙｂ、Ａｌ、Ｃｅ、Ｅｕ、Ｌｉ、Ｐｂ、Ｔｂ、Ｂｉ、Ｉｎ、Ｌｕ、Ｎｂ、Ｓｍ、Ｖ、Ｚｒ、Ｇａ、Ｍｇ、Ｇｄ、Ｙ、及びＴｉＡｌ、並びにこれらの合金のような、シリコン伝導帯端金属を含む。シリコン伝導帯端金属は、シリコンの価電子帯端に対応する仕事関数よりもシリコンの伝導帯端に対応する仕事関数に近い仕事関数を有する金属である。従って、シリコン伝導帯端金属は、４．５５ｅＶより小さい仕事関数を有する。例えば、仕事関数金属層２２は、ＴｉＡｌの層とすることができる。そのような仕事関数金属は、典型的には、ｎＦＥＴデバイスと共に用いるのに適している。
【００４５】
仕事関数金属層２２は、例えば、物理気相堆積、化学気相堆積、又は原子層堆積（ＡＬＤ）によって形成することができる。典型的には、仕事関数金属層２２の厚さは、１ｎｍから３０ｎｍまでであり、２ｎｍから１０ｎｍまでの厚さがより典型的である。
【００４６】
ポリシリコン層２４は、例えば、化学気相堆積、プラズマ強化化学気相堆積、化学溶液堆積及び蒸着を含む、いずれかの通常の堆積プロセスを用いて形成することができる。ポリシリコン層２４は、堆積プロセス自体の間にインサイチュでドープすることができる。代替的に、イオン注入又は気相ドーピングによって、ポリシリコン層の堆積後にドーパントをポリシリコン層に導入することができる。ポリシリコン層２４の厚さは、それを形成するのに用いられる技術に応じて変わり得る。典型的には、ポリシリコン層２４は、１０ｎｍから１００ｎｍまでの厚さを有し、２０ｎｍから５０ｎｍまでの厚さがより典型的である。
【００４７】
図４を参照すると、ゲート材料スタック１８をパターン形成して、半導体材料スタック１４上に少なくとも１つのパターン形成されたゲート・スタック１８’を提供した後の図３の構造体が示される。図は単一のパターン形成されたゲート・スタックの形成を示すが、本開示は、複数のパターン形成されたゲート・スタックを形成する際に用いることもできる。
【００４８】
ゲート材料スタック１８のパターン形成には、リソグラフィ及びエッチングが含まれる。リソグラフィ・ステップは、初めに、ゲート材料スタック１８の上面の上、即ちポリシリコン層２４の上面の上にフォトレジスト（図示せず）を準備することを含む。フォトレジストは、各々が当業者には周知のものである、ポジ型（positive-tone）フォトレジスト材料、ネガ型（negative-tone）フォトレジスト材料、又はハイブリッド・フォトレジスト材料を含むことができる。フォトレジストは、例えば、スピン・オン・コーティング、スプレー・コーティング、又は蒸着などのいずれかの通常のレジスト堆積プロセスを用いて形成することができる。ゲート材料スタック１８の上面上にフォトレジストを塗布した後、フォトレジストを所望の放射パターンに露光し、その後、通常のレジスト現像剤を用いて露光されたレジストを現像する。この結果、ゲート材料スタック１８の上にパターン形成されたフォトレジスト（図示せず）がもたらされる。パターン形成されたフォトレジストは、下にあるゲート材料スタック１８の一部の下にある部分を保護し、ゲート材料スタック１８の下にある他の部分は露出したままにする。次に、乾式エッチング、湿式エッチング、又はそれらの組み合わせを用いて、下にあるゲート材料スタック１８の露出部分がエッチングされる。乾式エッチングとして、反応性イオン・エッチング、プラズマ・エッチング、イオンビーム・エッチング、又はレーザ・アブレーションが挙げられる。湿式エッチングには、ゲート材料スタック１８の層の少なくとも１つを選択的に除去する化学エッチング液が含まれる。パターン形成されたレジストは、例えばアッシング（ashing）などの通常のレジスト除去プロセスを用いて、ゲート材料スタック１８の層の１つに転写された後ならいつでも、除去することができる。代替的に、パターン形成されたレジストは、ゲート材料スタック１８の露出部分の除去中にゲート材料スタックの上に残留し、例えばアッシングなどの通常のレジスト除去プロセスを用いて、ゲート材料スタック１８の露出部分を完全に除去した後に、除去することができる。エッチングは、単一のエッチング又は複数のエッチングを含み得るエッチングは、半導体材料スタック１４の上面上で停止する。
【００４９】
図５を参照すると、少なくとも１つのパターン形成されたゲート・スタック１８’の側壁上に内側スペーサ２６が形成された後、且つ、半導体材料スタック１４内に延長領域２８が形成された後の図４の構造体が示される。幾つかの実施形態において、内側スペーサ２６は、構造体から省略される。存在する場合、内側スペーサ２６は、例えば、酸化物、窒化物、酸窒化物及びそれらの多層を含む誘電体材料で構成される。一実施形態において、内側スペーサ２６は、例えば、酸化シリコンなどの酸化物で構成される。別の実施形態において、内側スペーサ２６は、例えば、窒化シリコンなどの窒化物で構成される。内側スペーサ２６は、誘電体層の堆積及びその後のエッチングによって形成することができる。代替的に、内側スペーサ２６は、例えば酸化又は窒化などの熱プロセスによって形成することができる。幾つかの実施形態において、内側スペーサ２６を形成する際に、上述のプロセスの組み合わせを用いることができる。内側スペーサ２６は、その基部から測定された、典型的には３ｎｍから２０ｎｍまでの幅を有し、５ｎｍから１０ｎｍまでの幅がより典型的である。
【００５０】
延長領域２８は、本明細書ではソース／ドレイン延長領域とも呼ぶことができ、少なくともパターン形成されたゲート・スタック１８’及び随意的に内側スペーサ２６をイオン注入マスクとして用いるいずれかの周知の拡張イオン注入プロセスを用いて形成することができる。従って、延長領域２８は、各々のパターン形成されたゲート・スタック１８’の設置面積に形成される。拡張イオン注入の後、アニールを用いて、注入された拡張イオンを活性化することができる。幾つかの実施形態においては、延長領域２８の活性化は、ソース／ドレイン領域３２が形成された後まで遅らせることができる。延長領域２８の深さは、イオン注入の条件及び用いられる活性化アニールによって変化し得る。典型的には、延長領域２８は、半導体材料スタック１４内に、５ｎｍから２０ｎｍまでの、その上面から測定された深さに形成される。
【００５１】
図６を参照すると、外側スペーサ３０を形成した後、且つ、ソース領域及びドレイン領域（本明細書では、まとめてソース／ドレイン領域３２と呼ぶ）を半導体材料スタック１４内に形成した後の図５の構造体が示される。
【００５２】
幾つかの実施形態において、図６に示すように、内側スペーサ２６に隣接して、外側スペーサ３０を形成することができる。他の実施形態において、外側スペーサ３０は、各々のパターン形成されたゲート・スタック１８’の側壁上に形成することができる。外側スペーサ３０は、例えば、酸化物、窒化物、酸窒化物及びそれらの多層を含む誘電体材料で構成され得る。一実施形態において、外側スペーサ３０は、例えば、酸化シリコンなどの酸化物で構成される。別の実施形態において、外側スペーサ３０は、例えば、窒化シリコンなどの窒化物で構成される。外側スペーサ３０は、典型的には、必ずしも常にではないが、内側スペーサ２６とは異なる誘電体材料で構成される。外側スペーサ３０は、誘電体層の堆積及びその後のエッチングによって形成することができる。代替的に、外側スペーサ３０は、例えば、酸化又は窒化などの熱プロセスによって形成することができる。幾つかの実施形態において、外側スペーサ３０を形成する際に、上述のプロセスの組み合わせを用いることができる。外側スペーサは、典型的には、その基部から測定された、内側スペーサ２６の幅より広い幅を有する。典型的には、外側スペーサ３０は、１０ｎｍから５０ｎｍまでの幅を有し、１５ｎｍから３０ｎｍまでの幅がより典型的である。
【００５３】
ソース／ドレイン領域３２は、少なくともパターン形成されたゲート・スタック１８’、随意的に内側スペーサ２６及び外側スペーサ３０をイオン注入マスクとして用いるいずれかの周知のソース／ドレイン・イオン注入プロセスを用いて形成することができる。従って、ソース／ドレイン領域３２は、各々のパターン形成されたゲート・スタック１８’の設置面積に形成される。ソース／ドレイン・イオン注入の後、アニールを用いて、注入されたドーパント・イオンを活性化することができる。延長領域２８のものよりもずっと深い、ソース／ドレイン領域３２の深さは、イオン注入の条件及び用いられる活性化アニールによって変化し得る。典型的には、ソース／ドレイン領域３２は、半導体材料スタック１４と共に、典型的には、ウェル領域１２Ｂの上部内に形成される。材料スタック１４の上面から測定されるソース／ドレイン領域３２の深さは、典型的には、２０ｎｍから１００ｎｍまでである。
【００５４】
幾つかの実施形態においては、ここで、半導体材料スタック１４の上に金属半導体合金を形成することができるいずれかのプロセスを用いて、金属半導体合金コンタクトを形成することができる。一実施形態において、金属半導体合金コンタクトは、シリサイド・プロセスを用いて形成することができる。シリサイド・プロセスは、外側スペーサ３０の外縁部に自己整合することができる。シリサイド・プロセスは、半導体材料と反応したときに金属半導体合金を形成することができる金属を形成することを含む。金属半導体合金コンタクトを形成する際に用いられる金属は、これらに限定されるものではないが、タンタル、チタン、タングステン、ルテニウム、コバルト、ニッケル、又はこれらの材料のいずれかの適切な組み合わせを含むことができる。金属の上に、窒化チタン又は窒化タンタルのような拡散障壁を形成することができる。アニールを実施して、金属と下にある半導体材料との間の反応を生じさせ、金属半導体合金領域を形成する。典型的には、アニールは、少なくとも２５０℃又はそれより高い温度で実施される。単一のアニール・ステップ又は複数のアニール・ステップを用いることができる。アニールを実施した後、あらゆる反応しなかった金属及び随意的な拡散障壁を除去する。幾つかの実施形態において、本開示のこのステップ中に、パターン形成されたゲート・スタック１８’上に直接、金属半導体合金コンタクトを形成することができる。
【００５５】
本開示の幾つかの実施形態において、通常のブロック・マスク技術と共に上記の処理ステップを用いて、例えば図７に示されようなＣＭＯＳ構造体１００を形成することができる。図７に示す構造体１００は、分離領域１０３によって分離された少なくとも１つのｐＦＥＴデバイス領域１０２及び少なくとも１つのｎＦＥＴデバイス領域を有する半導体基板１２を含む。半導体基板１２は、半導体材料で構成される下部領域１２Ａと、上部ウェル領域とを含む。少なくとも１つのｐＦＥＴデバイス領域１０２内のウェル領域は１０６と表記され、少なくとも１つのｎＦＥＴデバイス領域１０４内のウェル領域は１０６’と表記される。ウェル領域１０６及び１０６’は、ウェル領域１２Ｂに関して上述したように作製される。少なくとも１つのｐＦＥＴデバイス領域１０２内のウェル領域１０６はｎ型ドーパントを内部に含み、少なくとも１つのｎＦＥＴデバイス領域１０４内のウェル領域１０６’はｐ型ドーパントを内部に含むことが留意される。他のデバイス領域内にウェル領域を形成する間、デバイス領域の１つを選択的にブロックするためのブロック・マスクを用いて、異なる導電性のウェル領域１０６及び１０６’を形成することができる。
【００５６】
図７に示される構造体１００はまた、少なくとも１つのｐＦＥＴデバイス領域１０２内に配置された少なくとも１つのｐＦＥＴ１０８と、少なくとも１つのｎＦＥＴデバイス領域１０４内に配置された少なくとも１つのｎＦＥＴ１１０とを含む。
【００５７】
各々のＦＥＴ、即ちｐＦＥＴ１０８及びｎＦＥＴ１１０は、高ｋゲート誘電体層（１１２及び１１２’と表記される）、仕事関数金属層（１１４及び１１４’と表記される）、及びポリシリコン層（１１６及び１１６’と表記される）を含む。少なくとも１つのｐＦＥＴ１０８の高ｋゲート誘電体層１１２は、少なくとも１つのｎＦＥＴ１１０の高ｋゲート誘電体層１１２’と同じであっても又は異なってもよい。ブロック・マスク技術を用いて、異なる高ｋゲート誘電体層を達成することができる。高ｋゲート誘電体層１１２、１１２’は、高ｋゲート誘電体層２０に関して上述した高ｋ材料のうちの１つを含むことができる。また、高ｋゲート誘電体層１１２、１１２’は、高ｋゲート誘電体層２０に関して上述したように作製し、そのような厚さを有することができる。
【００５８】
少なくとも１つのｐＦＥＴ１０８内に含まれる仕事関数金属層１１４は、ｐＦＥＴデバイスと共に用いるのに適した、仕事関数金属層２２に関して上述した仕事関数金属のうちの１つを含む。同様に、少なくとも１つのｎＦＥＴ１１０内に含まれる仕事関数金属層１１４’は、ｎＦＥＴデバイスと共に用いるのに適した、仕事関数金属層２２に関して上述した仕事関数金属のうちの１つを含む。仕事関数金属層１１４及び１１４’は、仕事関数金属層２２に関して上述したプロセスのうちの１つを用いて形成することができる。また、仕事関数金属層１１４及び１１４’は、仕事関数金属層２２に関して上述した範囲内の厚さを有することができる。再び、仕事関数金属層１１４及び１１４’を形成する際に、ブロック・マスク技術を用いることができる。
【００５９】
ポリシリコン層１１６、１１６’は、ポリシリコン層２４に関して上述したように形成し、そのような厚さを有することができる。ポリシリコン層１１６は、内部に存在するドーパントの型に関してポリシリコン層１１６’と同じであっても又は異なってもよい。例えば、ポリシリコン層１１６は典型的にはｐ型ドーパントを含み、ポリシリコン層１１６’は典型的にはｎ型ドーパントを含む。再び、ポリシリコン層１１６、１１６’を形成する際に、ブロック・マスク技術を用いることができる。他の実施形態において、ポリシリコン層１１６及び１１６’の両方をｐ型ドーパント又はｎ型ドーパントによってドープすることができる。
【００６０】
図７に示される各々のＦＥＴはまた、上述のように形成され、そのような材料を含む内部スペーサ２６及び外部スペーサ３０を含む。
【００６１】
半導体材料スタック１１８上に少なくとも１つのｐＦＥＴ１０８が配置され、半導体材料スタック１１８’の上に少なくとも１つのｎＦＥＴ１１０が配置される。半導体材料スタック１１８は、下から上に、非ドープ半導体含有（典型的にはＳｉ）バッファ層１２０及び非ドープ半導体含有（典型的にはＳｉＧｅ合金）チャネル層１２２を含む。半導体材料スタック１１８’は、下から上に、非ドープ又はドープ半導体含有（典型的にはＳｉＣ）バッファ層１２０’及び非ドープ半導体含有（典型的にはＳｉ）チャネル層１２２’を含む。半導体材料スタック１１８、１１８’は、半導体材料スタック１４に関して上述したのと同じ技術を用いて作製することができる。
【００６２】
図７に示される構造体はまた、ソース／ドレイン延長領域２４及びソース／ドレイン領域３２を形成するのに上述したのと同じ技術を用いて形成される、ソース／ドレイン延長領域１２４、１２４’及びソース／ドレイン領域１２６、１２６’を含む。ソース／ドレイン延長領域１２４／１２４’及びソース／ドレイン領域１２６／１２６’は、内部に作製されるデバイスの型に適するようにドープされる。
【００６３】
本開示は、その種々の実施形態に関して特に示され、説明されたが、当業者であれば、本開示の趣旨及び範囲から逸脱することなく、形態及び細部における上記及びその他の変更を行い得ることを理解するであろう。従って、本開示は、説明され、示された正確な形態及び細部に限定されるものではなく、添付の特許請求の範囲に含まれることが意図される。
【産業上の利用可能性】
【００６４】
本開示は、様々な電子及び電気装置に用途を見出す集積回路チップに組み込まれた高性能の半導体電界効果トランジスタ（ＦＥＴ）デバイスの設計及び製造において産業上の利用可能性を見出す。
【符号の説明】
【００６５】
１０：初期構造体
１２：半導体基板
１２Ａ：半導体基板１２の下部領域
１２Ｂ：ウェル領域
１４、１１８、１１８’：半導体材料スタック
１５：半導体含有バッファ層
１６：非ドープ半導体含有チャネル層
１８：ゲート材料スタック
１８’：パターン形成されたゲート・スタック
２０、１１２、１１２’：高ｋゲート誘電体層
２２、１１４、１１４’：仕事関数金属層
２４、１１６、１１６’：ポリシリコン層
２６：内側スペーサ
２８：延長領域
３０：外側スペーサ
３２、１２６、１２６’：ソース／ドレイン領域
１００：ＣＭＯＳ構造体
１０２：ｐＦＥＴデバイス領域
１０３：分離領域
１０４：ｎＦＥＴデバイス領域
１０６、１０６’：ウェル領域
１０８：ｐＦＥＴ
１１０：ｎＦＥＴ
１２０：非ドープ半導体含有バッファ層
１２０’：非ドープ又はドープ半導体含有バッファ層
１２２、１２２’：非ドープ半導体含有チャネル層
１２４、１２４’：ソース／ドレイン延長領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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2013545315.tif 000011