(57)【要約】【課題】上面にドーパントのデルタ単層を含む埋め込みストレッサ要素を含む半導体構造を提供する。【解決手段】埋め込みストレッサ要素を有する半導体構造を開示する。開示する構造は、半導体基板１２の上面上に位置するする少なくとも１つのＦＥＴゲート・スタック１８を含む。少なくとも１つのＦＥＴゲート・スタックは、この少なくとも１つのＦＥＴゲート・スタックの設置場所において半導体基板内に位置するソースおよびドレイン拡張領域２８を含む。また、ソースおよびドレイン拡張領域２８の間であって少なくとも１つのゲート・スタック１８の下にデバイス・チャネル４０が存在する。この構造は更に、少なくとも１つのＦＥＴゲート・スタックの対向側であって半導体基板内に位置する埋め込みストレッサ要素３３を含む。各埋め込みストレッサ要素は、下方から上方に、半導体基板の格子定数とは異なる格子定数を有すると共にデバイス・チャネルにおいて歪みを与える第１のエピタキシ・ドーピング半導体材料の第１の層３５と、第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層３６と、第２の層の上面上に位置するドーパントのデルタ単層３７と、を含む。この構造は更に、ドーパントのデルタ単層３７の上面上に直接位置する金属半導体合金コンタクト４５も含む。【選択図】図４
2013534052.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板１２の上面上に位置するする少なくとも１つのＦＥＴゲート・スタック１８であって、この少なくとも１つのＦＥＴゲート・スタックの設置場所において前記半導体基板内に位置するソース拡張領域２８およびドレイン拡張領域２８を含み、前記ソース拡張領域と前記ドレイン拡張領域との間であって前記少なくとも１つのゲート・スタックの下に位置するデバイス・チャネル４０を含む、少なくとも１つのＦＥＴゲート・スタックと、
前記少なくとも１つのＦＥＴゲート・スタックの対向側であって前記半導体基板内に位置する埋め込みストレッサ要素３３であって、各埋め込みストレッサ要素は、下方から上方に、前記半導体基板の格子定数とは異なる格子定数を有すると共に前記デバイス・チャネルにおいて歪みを与える第１のエピタキシ・ドーピング半導体材料の第１の層３５と、前記第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層３６と、を含み、前記第１のエピタキシ・ドーピング半導体材料の前記第１の層が前記第２のエピタキシ・ドーピング半導体材料の前記第２の層よりもドーパント含有量が少なく、更に、前記第２のエピタキシ・ドーピング半導体材料の前記第２の層の上面上に位置するドーパントのデルタ単層３７を含む、埋め込みストレッサ要素と、
前記ドーパントのデルタ単層の上面上に位置する金属半導体合金４５と、
を含む、半導体構造。
【請求項２】
前記半導体基板１２がバルクＳｉまたはシリコン・オン・インシュレータで形成されている、請求項１に記載の半導体構造。
【請求項３】
前記少なくとも１つのＦＥＴゲート・スタックがｐＦＥＴゲート・スタック１８’であり、各埋め込みストレッサ要素３３’の前記第１の層がＳｉＧｅまたはＳｉＧｅ：Ｃを含む、請求項１に記載の半導体構造。
【請求項４】
前記少なくとも１つのＦＥＴゲート・スタックがｎＦＥＴゲート・スタック１８’’であり、各埋め込みストレッサ要素３３’’の前記第１の層がＳｉ：Ｃを含む、請求項１に記載の半導体構造。
【請求項５】
前記第１および第２のエピタキシ・ドーピング半導体材料がｐ型ドーパントを含み、前記ドーパントのデルタ単層もｐ型である、請求項３に記載の半導体構造。
【請求項６】
前記第１および第２のエピタキシ・ドーピング半導体材料がｎ型ドーパントを含み、前記ドーパントのデルタ単層もｎ型である、請求項４に記載の半導体構造。
【請求項７】
前記少なくとも１つのＦＥＴゲート・スタック１８に隣接して、第３のエピタキシ・ドーピング半導体材料の第３の層３８の上に位置するシリサイド・スペーサ２６を更に含む、請求項１に記載の半導体構造。
【請求項８】
半導体基板１２の上面上に位置するする少なくとも１つのｐＦＥＴゲート・スタック１８’および少なくとも１つのｎＦＥＴゲート・スタック１８’’であって、前記少なくとも１つのｐＦＥＴゲート・スタックおよび前記少なくとも１つのｎＦＥＴゲート・スタックの各々が、前記少なくとも１つのｐＦＥＴゲート・スタックおよび前記少なくとも１つのｎＦＥＴゲート・スタックの双方の設置場所において前記半導体基板内に位置するソース拡張領域２８およびドレイン拡張領域２８を含み、前記ソース拡張領域と前記ドレイン拡張領域との間であって前記ゲート・スタックの各々の下に位置するデバイス・チャネル４０を含む、少なくとも１つのｐＦＥＴゲート・スタックおよび少なくとも１つのｎＦＥＴゲート・スタックと、
前記少なくとも１つのｐＦＥＴゲート・スタック１８’の対向側であって前記半導体基板内に位置するｐＦＥＴ埋め込みストレッサ要素３３’および前記少なくとも１つのｎＦＥＴゲート・スタック１８’’の対向側であって前記半導体基板１２内に位置するｎＦＥＴ埋め込みストレッサ要素３３’’であって、前記埋め込みストレッサ要素の各々は、下方から上方に、前記半導体基板の格子定数とは異なる格子定数を有すると共に前記デバイス・チャネルにおいて歪みを与える第１のエピタキシ・ドーピング半導体材料の第１の層３５’、３５’’と、前記第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層３６’、３６’’と、を含み、前記第１のエピタキシ・ドーピング半導体材料の前記第１の層が前記第２のエピタキシ・ドーピング半導体材料の前記第２の層よりもドーパント含有量が少なく、更に、前記埋め込みストレッサ要素の各々の前記第２の層の上面上に位置するドーパントのデルタ単層３７’、３７’’を含む、埋め込みストレッサ要素と、
前記ドーパントのデルタ単層３７の上面上に位置する金属半導体合金４５と、
を含む、半導体構造。
【請求項９】
前記ｐＦＥＴ各埋め込みストレッサ要素３３’の各々の前記第１の層がＳｉＧｅまたはＳｉＧｅ：Ｃを含む、請求項８に記載の半導体構造。
【請求項１０】
前記ｎＦＥＴ埋め込みストレッサ要素３３’’の前記第１の層がＳｉ：Ｃを含む、請求項８に記載の半導体構造。
【請求項１１】
前記ｐＦＥＴストレッサ要素の前記第１および第２のエピタキシ・ドーピング半導体材料がｐ型ドーパントを含み、前記ドーパントのデルタ単層もｐ型である、請求項９に記載の半導体構造。
【請求項１２】
前記ｎＦＥＴストレッサ要素の前記第１および第２のエピタキシ・ドーピング半導体材料がｎ型ドーパントを含み、前記ドーパントのデルタ単層もｎ型である、請求項１０に記載の半導体構造。
【請求項１３】
ＦＥＴゲート・スタックの各々に隣接して、第３のエピタキシ・ドーピング半導体材料の第３の層の上に位置するシリサイド・スペーサ２６を更に含む、請求項９に記載の半導体構造。
【請求項１４】
半導体基板の上面上に少なくとも１つのＦＥＴゲート・スタック１８を形成することと、
前記少なくとも１つのＦＥＴゲート・スタックの設置場所において前記半導体基板１２内にソース拡張領域２８およびドレイン拡張領域２８を形成することと、
前記少なくとも１つのＦＥＴゲート・スタックの対向側であって前記半導体基板内にくぼみ領域を形成することと、
実質的に前記くぼみ領域内に予め埋め込まれたストレッサ要素３３を形成することであって、前記予め埋め込まれたストレッサ要素の各々が、下方から上方に、前記半導体基板の格子定数とは異なる格子定数を有すると共に前記デバイス・チャネルにおいて歪みを与える第１のエピタキシ・ドーピング半導体材料の第１の層３５と、前記第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層３６と、を含み、前記第１のエピタキシ・ドーピング半導体材料の前記第１の層が前記第２のエピタキシ・ドーピング半導体材料の前記第２の層よりもドーパント含有量が少なく、更に、前記第２の層の上面上に位置するドーパントのデルタ単層３７と、前記デルタ単層の上に位置するエピタキシ・ドーピング半導体層の第３の層３８と、を含む、ことと、
前記予め埋め込まれたストレッサ要素の前記第３の層の一部を金属半導体合金コンタクト４５に変換することであって、前記金属半導体合金コンタクトが前記デルタ単層３７の上面上に直接位置する、ことと、
を含む、構造を製造する方法。
【請求項１５】
各予め埋め込まれたストレッサ要素の前記第１、第２、および第３の層が、インシチューのドーピング・エピタキシャル成長プロセスによって形成される、請求項１４に記載の方法。
【請求項１６】
前記ドーパントのデルタ単層が原子層堆積によって形成され、前記原子層堆積が、前記第２のエピタキシ・ドーピング半導体材料の前記第２の層の成長を中断させることによって行われる、請求項１４に記載の方法。
【請求項１７】
前記変換することがシリサイド化プロセスを含む、請求項１４に記載の方法。
【請求項１８】
前記少なくとも１つのＦＥＴゲート・スタックがｐＦＥＴゲート・スタックであり、前記埋め込みストレッサ要素の各々の前記第１の層がＳｉＧｅまたはＳｉＧｅ：Ｃを含み、前記第１および第２のエピタキシ・ドーピング半導体材料がｐ型ドーパントを含み、前記ドーパントのデルタ単層がｐ型ドーパントを含む、請求項１４に記載の方法。
【請求項１９】
前記少なくとも１つのＦＥＴゲート・スタックがｎＦＥＴゲート・スタックであり、前記埋め込みストレッサ要素の各々の前記第１の層がＳｉ：Ｃを含み、前記第１および第２のエピタキシ・ドーピング半導体材料がｎ型ドーパントを含み、前記ドーパントのデルタ単層がｎ型ドーパントを含む、請求項１４に記載の方法。
【請求項２０】
前記少なくとも１つのゲート・スタックに隣接したシリサイド・スペーサを形成することを更に含み、前記シリサイド・スペーサの下面が前記第３のエピタキシ・ドーピング半導体材料の前記第３の層の残り部分の上に位置し、前記シリサイド・スペーサが前記変換の前に形成される、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１０年４月２１日に出願された同時係属中で共同譲渡された（ｃｏ−ａｓｓｉｇｎｅｄ）米国特許出願第１２／７６４，３２９号に関する。
【背景技術】
【０００２】
本発明は、半導体構造およびこれを製造する方法に関する。更に具体的には、本発明は、上面に位置するドーパントのデルタ単層を含む埋め込みストレッサ（ｓｔｒｅｓｓｏｒ）要素を含む半導体構造に関する。また、本発明は、かかる半導体構造を製造する方法にも関する。
【０００３】
半導体デバイス基板内の機械的応力を用いて、例えば駆動電流等のデバイス性能を調整することが広く行われている。例えば、一般的なシリコン技術において、トランジスタのチャネルはシリコンの｛１１０｝面に沿って配向される。この配置では、チャネルが膜方向において圧縮応力のもとにある場合またはチャネルの垂直方向において引張応力のもとにある場合あるいはその両方の場合にはホール移動度が高くなるが、シリコン膜が膜方向において引張応力のもとにある場合またはチャネルの垂直方向において圧縮応力のもとにある場合あるいはその両方の場合には電子移動度が高くなる。従って、かかるデバイスの性能を向上させるために、ｐチャネル電界効果トランジスタ（ｐＦＥＴ）またはｎチャネル電界効果トランジスタ（ｎＦＥＴ）あるいはその両方のチャネル領域において、圧縮応力または引張応力あるいはその両方を好都合に生成することができる。
【０００４】
所望の応力がかかったシリコン・チャネル領域を生成するための１つの可能な手法は、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのソース領域およびドレイン領域内に埋め込みＳｉＧｅまたはＳｉ：Ｃストレッサ（すなわち応力ウェル）を形成して、ソース領域とドレイン領域との間に位置するチャネル領域に引張歪みまたは圧縮歪みを導入することである。例えば、ソースおよびドレイン領域において埋め込みＳｉＧｅストレッサを用いることで、ｐチャネル・シリコン・トランジスタにおけるホール移動度を著しく上昇させることが可能であることが実証されている。ｎチャネル・シリコン・トランジスタについては、Ｃが置換される選択的なＳｉ：Ｃを用いることで電子移動度を上昇させることができることが実証されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，３２９，９２３号
【特許文献２】米国特許出願公開第２００５／０１１６２９０号
【特許文献３】米国特許第７，０２３，０５５号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
埋め込みストレッサ要素を含む従来技術の構造は当技術分野において既知であるが、直列接触抵抗をチャネル抵抗まで抑えるＣＭＯＳ構造を含む半導体構造を形成することが今なお要求されている。この要求には、極めて低い接合シート抵抗が必要であるだけでなく、既存の自己整合シリサイド化技術によって得られる超低接触抵抗が必要である。
【課題を解決するための手段】
【０００７】
本開示は、ｎＦＥＴまたはｐＦＥＴあるいはその両方のための埋め込みストレッサ要素を含む半導体構造を提供する。埋め込みストレッサ要素は、下にあるエピタキシ・ドーピング半導体材料と上にある金属半導体合金コンタクトとの間に存在するドーパントのデルタ単層（これは本明細書において原子層ドーパント（ＡＬＤｏ）と称することもできる）を有する。「ドーパントのデルタ単層」という言葉は、本出願全体を通して、ドーパント原子のみを含有する薄い層（５ｎｍ未満のオーダー）を示すために用いる。埋め込みストレッサ要素の下にあるエピタキシ・ドーピング半導体材料と上にある金属半導体合金との間にドーパントのデルタ単層が存在することによって、この構造の全体的な接触抵抗が低減する。
【０００８】
一実施形態において、半導体基板の上面上に位置するする少なくとも１つのＦＥＴゲート・スタックを含む半導体構造を提供する。半導体構造の少なくとも１つのＦＥＴゲート・スタックは、この少なくとも１つのＦＥＴゲート・スタックの設置場所において半導体基板内に位置するソース拡張領域およびドレイン拡張領域を含む。また、ソース拡張領域とドレイン拡張領域との間であって少なくとも１つのゲート・スタックの下にデバイス・チャネルが存在する。この構造は更に、少なくとも１つのＦＥＴゲート・スタックの対向側であって半導体基板内に位置する埋め込みストレッサ要素を含む。各埋め込みストレッサ要素は、半導体基板の格子定数とは異なる格子定数を有すると共にデバイス・チャネルにおいて歪みを与える第１のエピタキシ・ドーピング半導体材料の第１の層と、第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層と、第２のエピタキシ・ドーピング半導体材料の第２の層の上面上に位置するドーパントのデルタ単層と、を含む。第１のエピタキシ・ドーピング半導体材料の第１の層は、第２のエピタキシ・ドーピング半導体材料の第２の層よりもドーパント含有量が少ない。この構造は更に、ドーパントのデルタ単層の上面上に直接位置する金属半導体合金コンタクトも含む。
【０００９】
別の実施形態において、半導体基板の上面上に位置するする少なくとも１つのｐＦＥＴゲート・スタックおよび少なくとも１つのｎＦＥＴゲート・スタックを含むＣＭＯＳ構造を提供する。少なくとも１つのｐＦＥＴゲート・スタックおよび少なくとも１つのｎＦＥＴゲート・スタックの各々は、少なくとも１つのｐＦＥＴゲート・スタックおよび少なくとも１つのｎＦＥＴゲート・スタックの双方の設置場所において半導体基板内に位置するソース拡張領域およびドレイン拡張領域を含む。この構造は更に、ソース拡張領域とドレイン拡張領域との間であってゲート・スタックの各々の下に位置するデバイス・チャネルを含む。少なくとも１つのｐＦＥＴゲート・スタックの対向側であって半導体基板内にｐＦＥＴ埋め込みストレッサ要素が位置し、少なくとも１つのｎＦＥＴゲート・スタックの対向側であって半導体基板内にｎＦＥＴ埋め込みストレッサ要素が位置する。埋め込みストレッサ要素の各々は、半導体基板の格子定数とは異なる格子定数を有すると共にデバイス・チャネルにおいて歪みを与える第１のエピタキシ・ドーピング半導体材料の第１の層と、第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層と、第２の層上に位置するドーパントのデルタ単層と、を含む。開示した構造では、第１のエピタキシ・ドーピング半導体材料の第１の層は、第２のエピタキシ・ドーピング半導体材料の第２の層よりもドーパント含有量が少ない。この構造は更に、ドーパントのデルタ単層の上面上に直接位置する金属半導体合金コンタクトを含む。
【００１０】
また、本開示は、上述の構造を製造する方法も提供する。この方法は、半導体基板の上面上に少なくとも１つのＦＥＴゲート・スタック１８を形成することを含む。次いで、少なくとも１つのＦＥＴゲート・スタックの設置場所において半導体基板内にソース拡張領域およびドレイン拡張領域を形成する。少なくとも１つのＦＥＴゲート・スタックの対向側であって半導体基板内に、くぼみ領域を形成する。実質的にくぼみ領域内に、予め埋め込まれたストレッサ要素を形成する。この段階で形成された各予め埋め込まれたストレッサ要素は、下方から上方に、半導体基板の格子定数とは異なる格子定数を有すると共にデバイス・チャネルにおいて歪みを与える第１のエピタキシ・ドーピング半導体材料の第１の層と、第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層と、を含み、第１のエピタキシ・ドーピング半導体材料の第１の層が第２のエピタキシ・ドーピング半導体材料の第２の層よりもドーパント含有量が少なく、更に、第２の層の上面上に位置するドーパントのデルタ単層と、デルタ単層の上に位置するエピタキシ・ドーピング半導体層の第３の層と、を含む。また、この方法は、予め埋め込まれたストレッサ要素の第３の層の一部を金属半導体合金コンタクトに変換することを含む。金属半導体合金コンタクトは、デルタ単層の上面上に直接位置する。この変換の後、第１のエピタキシ・ドーピング半導体材料の第１の層、第２のエピタキシ・ドーピング半導体材料の第２の層、およびドーパントのデルタ単層を含み、デバイス・チャネルに歪みを与えながらこの構造の全体的な接触抵抗を低減させる埋め込みストレッサ要素が提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態において使用可能な半導体基板の上面上に位置する少なくとも１つのＦＥＴゲート・スタックを含む初期構造を示す図（断面）である。
【図２】少なくとも１つのＦＥＴゲート・スタックの設置場所に位置する半導体基板内のくぼみ領域を形成した後の図１の構造を示す図（断面）である。
【図３】下方から上方に、第１のエピタキシ・ドーピング半導体材料の第１の層、第２のエピタキシ・ドーピング半導体材料の第２の層、ドーパントのデルタ単層、および第３のエピタキシ・ドーパント半導体材料の第３の層を含む予め埋め込まれたストレッサ要素によって各くぼみ領域を充填した後の図２の構造を示す図（断面）である。
【図４】別のスペーサを形成し、第３のエピタキシ・ドーピング半導体材料の第３の層を、ドーパントのデルタ単層の上に位置する金属半導体合金層に変換した後の、図３の構造を示す図（断面）である。
【図５】図１から図４に示した基本処理ステップを用いることによって形成可能であるＣＭＯＳ構造を示す図（断面）である。
【発明を実施するための形態】
【００１２】
以下の説明においては、本発明のいくつかの態様の理解を得るため、特定の構造、構成要素、材料、寸法、処理ステップ、および技術等の多くの具体的な詳細事項について述べる。しかしながら、本発明はこれらの具体的な詳細事項がなくても実施可能であることは当業者には認められよう。他の例では、本発明を不明瞭にするのを避けるため、周知の構造または処理ステップについては詳細に説明しない。
【００１３】
ある層、領域、または基板としての要素が、別の要素の「上に」または「上方に」あるという場合、これは他の要素の直接上にある可能性があり、または介在する要素が存在する可能性もあることは理解されよう。これに対して、ある要素が別の要素の「直接上に」または「直接上方に」あるという場合には、介在する要素は存在しない。また、ある要素が別の要素に「接続されている」または「結合されている」という場合、これは他の要素に直接接続されるかもしくは結合されている可能性があり、または介在する要素が存在する可能性もあることは理解されよう。これに対して、ある要素が別の要素に「直接接続されている」または「直接結合されている」という場合には、介在する要素は存在しない。
【００１４】
これより、以下の記載および本出願に添付される図面を参照して、本開示の実施形態について更に詳細に説明する。本出願の図面は、本明細書において以下で更に詳細に参照するが、例示の目的で与えるものであり、このため一定の縮尺どおりに描かれているわけではない。
【００１５】
まず図１を参照すると、本発明の一実施形態において用いることができる初期構造１０が示されている。初期構造１０は、少なくとも１つのＦＥＴデバイス領域１４を含む半導体基板１２を含む。図１に示した少なくとも１つのＦＥＴデバイス領域１４の周囲に、第２のデバイス領域（図示せず）を形成することができる。また、半導体基板１２は、少なくとも１つの分離領域（具体的に図示せず）も含むことができる。存在する場合、少なくとも１つの分離領域は、少なくとも１つのＦＥＴデバイス領域１４の周囲に位置する。
【００１６】
初期構造１０は更に、半導体基板１２の少なくとも１つのＦＥＴデバイス領域１４の上面上に位置する少なくとも１つのＦＥＴゲート・スタック１８を含む。図においては、例示の目的のためにのみ、単一のＦＥＴゲート・スタックを示す。
【００１７】
用いる少なくとも１つのＦＥＴゲート・スタック１８は、少なくとも１つのｐＦＥＴゲート・スタック、少なくとも１つのｎＦＥＴゲート・スタック、または半導体基板１２の異なるデバイス領域上に位置する少なくとも１つのｐＦＥＴゲート・スタックおよび少なくとも１つのｎＦＥＴゲート・スタックの組み合わせを含むことができる。ｎＦＥＴゲート・スタックおよびｐＦＥＴゲート・スタックの組み合わせを用いる場合は、典型的に、異なる極性のデバイスを含むデバイス領域間に分離領域が存在する。
【００１８】
少なくとも１つのＦＥＴゲート・スタック１８は、典型的にパターニングされており、下方から上方に、ゲート誘電体２０、ゲート電極２２、および任意のゲート電極キャップ２４を含む。ゲート電極キャップ２４は、本明細書において誘電キャップとも称することができる。初期構造１０に存在するＦＥＴゲート・スタックの各々の側壁には、典型的に少なくとも１つのスペーサ２６（これは内側スペーサと称することができる）が位置している。いくつかの実施形態ではスペーサ２６は存在しない。
【００１９】
図１に示す初期構造１０は、従来の方法によって形成することができ、当業者に周知の材料を含むことができる。例えば、初期構造１０の半導体基板１２は、限定ではないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＧａＮ、ＩｎＡｓ、ＩｎＰ、および他の全てのＩＩＩ／Ｖ族またはＩＩ／ＶＩ族化合物半導体を含むいずれかの半導体材料から成ることができる。半導体基板１２の半導体材料は、用いる半導体材料の種類に応じた格子定数を有する。また、半導体基板１２は、有機半導体または、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、絶縁体上ＳｉＧｅ（ＳＧＯＩ：ＳｉＧｅ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、またはＧＯＩ（ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ）等の多層半導体を含むことも可能である。本発明の一実施形態においては、半導体基板１２はＳＯＩ基板を含み、この場合、Ｓｉ等の上部および下部半導体材料層が埋め込み酸化物等の埋め込み誘電体によって離間されている。いくつかの実施形態では、半導体基板１２はバルク・シリコンまたはＳＯＩから成る。半導体基板１２は、ドーピングされているか、ドーピングされていないか、またはドーピングされた領域およびドーピングされていない領域を含むことができる。半導体基板１２は、単結晶方位を含むことができ、または異なる結晶方位を有する少なくとも２つの共平面表面領域を含むことができる（後者の基板は当技術分野においてハイブリッド基板と称される）。ハイブリッド基板を用いる場合、典型的に｛１００｝結晶表面上にｎＦＥＴが形成され、典型的に｛１１０｝結晶平面上にｐＦＥＴが形成される。ハイブリッド基板は、当技術分野において周知の技法によって形成することができる。例えば、共有の米国特許第７，３２９，９２３号、２００５年６月２日付の米国特許出願公開第２００５／０１１６２９０号、および米国特許第７，０２３，０５５号を参照のこと。
【００２０】
半導体基板１２内に少なくとも１つの分離領域（具体的に図示せず）を形成して、半導体基板１２内に複数のデバイス領域を形成するようにする。少なくとも１つの分離領域は、トレンチ分離領域またはフィールド酸化膜分離領域とすることができる。トレンチ分離領域は、当業者に周知の従来のトレンチ分離プロセスを用いて形成される。例えば、トレンチ分離領域の形成には、リソグラフィ、トレンチのエッチングおよびトレンチ誘電体による充填を用いることができる。任意に、トレンチ充填の前にトレンチにライナを形成することができ、トレンチ充填の後に高密度化ステップを実行することができ、トレンチ充填の後に平坦化プロセスを実行することも可能である。トレンチ分離領域の高さは、フッ化水素を含有する溶液を用いたエッチング等のウェット・エッチング・プロセスを実行することで調整可能である。フィールド酸化膜は、いわゆるシリコンの局所酸化プロセスを用いて形成することができる。
【００２１】
様々なデバイス領域にドーピングを行って（例えばイオン注入プロセスによって）、異なるデバイス領域内にウェル領域を形成することができる。明確さのため、本発明の図面にウェル領域は具体的に図示しない。ｐＦＥＴデバイスのウェル領域は典型的にｎ型ドーパントを含み、ｎＦＥＴデバイスのウェル領域は典型的にｐ型ドーパントを含む。同一の導電型のデバイスのウェル領域のドーパント濃度は、同一である場合もあるし異なる場合もある。同様に、異なる導電型のウェル領域のドーパント濃度は、同一である場合もあるし異なる場合もある。
【００２２】
半導体基板１２を処理した後、当業者に周知のいずれかの従来のプロセスを用いて少なくとも１つのＦＥＴゲート・スタック１８を形成する。ｎＦＥＴおよびｐＦＥＴゲート・スタックが双方とも存在する実施形態においては、第１の極性のＦＥＴゲート・スタック（ｎＦＥＴまたはｐＦＥＴのいずれか）の形成は、第２の極性のＦＥＴゲート・スタック（第１の極性のＦＥＴゲート・スタックとして用いていないｐＦＥｔまたはｎＦＥＴのいずれか）の形成前、形成中、または形成後に行うことができる。図１および図２から図４は、単一のＦＥＴデバイス領域１４および単一のＦＥＴゲート・スタックの存在を示すが、本発明は、２つ以上のデバイス領域が存在する場合または異なる数のＦＥＴゲート・スタック１８が存在する場合あるいはその両方の場合にも実施可能であることは認められよう。２つ以上のゲート・スタックが存在する場合、異なるゲート・スタックは、同一又は異なるゲート誘電体またはゲート電極材料あるいはその両方を有することができる。異なるゲート誘電体およびゲート電極材料を得るには、ブロック・マスクを用いて、ある領域においてあるタイプの材料の形成を阻止しながら、ブロック・マスクを含まない別の領域においてその材料を形成する。２つ以上のゲート・スタックを設ける場合、同一または異なる導電型のＦＥＴを形成する際にこれらのゲート・スタックを用いることができる。
【００２３】
一実施形態においては、少なくとも１つのＦＥＴゲート・スタック１８の形成は、様々な材料層を堆積し、その後リソグラフィおよびエッチングによって堆積した材料層をパターニングすることで行う。別の実施形態では、少なくとも１つのＦＥＴゲート・スタック１８は、ダミー・ゲート材料の使用を含む置換ゲート・プロセスによって形成する。
【００２４】
少なくとも１つのＦＥＴゲート・スタック１８の形成に用いた技法とは無関係に、少なくとも１つのＦＥＴゲート・スタック１８は、下方から上方に、ゲート誘電体２０、ゲート電極２２、および任意のゲート電極キャップ２４を含む。
【００２５】
ゲート誘電体２０は、例えば酸化物、窒化物、酸窒化物、またはそれらの多層スタック等のいずれかのゲート絶縁材料を含む。一実施形態では、ゲート誘電体２０は半導体酸化物、半導体窒化物、または半導体酸窒化物である。別の実施形態では、ゲート誘電体２０は、例えば３．９のような酸化シリコンの誘電率よりも大きい誘電率を有する誘電金属酸化物を含む。典型的に、用いるゲート誘電体２０の誘電率は４．０より大きく、いっそう典型的には誘電率は８．０より大きい。かかる誘電材料を本明細書においては高ｋ誘電体と称する。例示的な高ｋ誘電体は、限定ではないが、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、それらのシリケート、およびそれらの合金を含む。ゲート誘電体２０として、これらの高ｋ材料の多層スタックも用いることができる。ｘの各値はそれぞれ０．５から３であり、ｙの各値はそれぞれ０から２である。
【００２６】
ゲート誘電体２０の厚さは、これを形成するために用いる技法に応じて異なるものとすることができる。典型的には、ゲート誘電体２０の厚さは１ｎｍから１０ｎｍであり、いっそう典型的には厚さは２ｎｍから５ｎｍである。ゲート誘電体２０として高ｋゲート誘電体を用いる場合、高ｋゲート誘電体は、１ｎｍオーダー以下の実効酸化物厚（ｅｆｆｅｃｔｉｖｅ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ）を有することができる。
【００２７】
ゲート誘電体２０は、当技術分野において周知の方法によって形成することができる。一実施形態では、ゲート誘電体２０は、例えば化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、分子ビーム堆積（ＭＢＤ）、パルス・レーザ堆積（ＰＬＤ）、液体ミスト化学堆積（ＬＳＭＣＤ：ｌｉｑｕｉｄ  ｓｏｕｒｃｅ  ｍｉｓｔｅｄ  ｃｈｅｍｉｃａｌ  ｄｅｐｏｓｉｔｉｏｎ）、および原子層堆積（ＡＬＤ）等の堆積プロセスによって形成することができる。あるいは、ゲート誘電体２０は、例えば熱酸化または熱窒化あるいはその両方等の熱プロセスによって形成することができる。
【００２８】
ゲート電極２２は、限定ではないが、多結晶シリコン、多結晶シリコン・ゲルマニウム、元素金属、（例えばタングステン、チタン、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウム、および白金）、少なくとも１つの元素金属の合金、元素金属窒化物（例えば窒化タングステン、窒化アルミニウム、および窒化チタン）、ならびに元素金属シリサイド（例えばタングステン・シリサイド、ニッケル・シリサイド、およびチタン・シリサイド）、ならびにそれらの多層の組み合わせを含むいずれかの導電性材料を含む。一実施形態では、ゲート電極２２はｎＦＥＴ金属ゲートから成る。別の実施形態では、ゲート電極２２はｐＦＥＴ金属ゲートから成る。更に別の実施形態では、ゲート電極２２は多結晶シリコンから成る。ポリシリコン・ゲートを、単独で、または、例えば金属ゲート電極材料または金属シリサイド・ゲート電極材料あるいはその両方等の他の導電性材料と関連付けて、用いることができる。
【００２９】
ゲート電極２２は、例えば化学気相堆積（ＣＶＤ）、プラズマ増強化学気相堆積（ＰＥＣＶＤ）、蒸着、物理気相堆積（ＰＶＤ）、スパッタリング、化学溶液堆積、原子層堆積（ＡＬＤ）、および他の同様の堆積プロセスを含む従来の堆積プロセスを用いて形成することができる。ゲート電極２２としてＳｉ含有材料を用いる場合、インシチュー（ｉｎ−ｓｉｔｕ）のドーピング堆積プロセスまたは堆積を用いることによって、適切な不純物内でＳｉ含有材料をドーピングすることができ、その後にイオン注入またはガス相ドーピング等のステップを行って適切な不純物をＳｉ含有材料内に導入する。金属シリサイドを用いる場合は、従来のシリサイド化プロセスを採用する。
【００３０】
典型的には、堆積したままのゲート電極２２の厚さは１０ｎｍから１００ｎｍであり、いっそう典型的には厚さは２０ｎｍから５０ｎｍである。
【００３１】
いくつかの実施形態では、ゲート電極２２の上に任意のゲート電極キャップ２４を形成することができる。任意のゲート電極キャップ２４は、誘電酸化物、窒化物、酸窒化物、または多層スタックを含むそれらのいずれかの組み合わせを含む。一実施形態では、任意の誘電電極キャップ２４はシリコン窒化物から成る。任意のゲート電極キャップ２４が存在する場合、任意のゲート電極キャップ２４は、例えばＣＶＤおよびＰＥＣＶＤを含む当業者に周知の従来の堆積プロセスを用いて形成する。あるいは、任意のゲート電極キャップ２４は、例えば酸化または窒化あるいはその両方等の熱プロセスによって形成することができる。任意のゲート電極キャップ２４の厚さは、用いるキャップ材料およびこれを形成する際に用いるプロセスに応じて異なるものとすることができる。典型的に、任意のゲート電極キャップ２４の厚さは５ｎｍから２００ｎｍであり、いっそう典型的には厚さは１０ｎｍから５０ｎｍである。ゲート電極２２がポリシリコン等のＳｉ含有材料から成る場合は、典型的に任意のゲート電極キャップ２４が用いられる。
【００３２】
また、図１に示す初期構造１０は、半導体基板１２の上面上に基部が位置する少なくとも１つのスペーサ２６を含むことができる。少なくとも１つのスペーサ２６の縁部は、少なくとも１つのＦＥＴゲート・スタック１８の側壁上に位置する。少なくとも１つのスペーサ２６は、例えば酸化物、窒化物、酸窒化物、またはそれらのいずれかの組み合わせ等のいずれかの誘電材料を含む。必ずしもではないが典型的に、少なくとも１つのスペーサ２６は、任意のゲート電極キャップ２４とは異なる材料から成る。一実施形態において、少なくとも１つのスペーサ２６は酸化シリコンまたは窒化シリコンから成る。別の実施形態では、少なくとも１つのスペーサ２６は、薄い内側スペーサと、（内側スペーサに比べて）もっと幅広の外側スペーサと、を含む。かかる実施形態では、薄い内側スペーサは酸化シリコンで構成することができ、幅広の外側スペーサは窒化シリコンで構成することができる。
【００３３】
少なくとも１つのスペーサ２６は、当業者に周知のプロセスを用いて形成することができる。例えば、少なくとも１つのスペーサ２６は、スペーサ材料を堆積し、その後にエッチングを行うことで形成可能である。少なくとも１つのスペーサ２６の基部で測定した幅は、典型的に２ｎｍから５０ｎｍであり、いっそう典型的には５ｎｍから１５ｎｍである。
【００３４】
図１に示す初期構造１０は、ＦＥＴゲート・スタックの各々の設置場所において半導体基板１２内に位置する拡張領域２８を含む。図１では、２８と標示した領域の一方はソース拡張領域であり、２８と標示した他方の領域はドレイン拡張領域である。拡張領域２８は、当業者に周知の拡張イオン注入プロセスを用いて半導体基板１２に形成することができる。少なくとも１つのＦＥＴゲート・スタック１８および、存在する場合は少なくとも１つのスペーサ２６は、ＦＥＴデバイス領域１４における拡張イオン注入プロセスの間に注入マスクとして機能する。
【００３５】
拡張領域２８を注入した後、アニールを用いて拡張領域２８を活性化することができる。アニールは、イオン注入ステップ後のいずれかの時点で実行することができ、典型的に８００℃を超える温度で行うが、８５０℃を超える温度がいっそう典型的である。アニールはいずれかの従来のアニール・プロセスを用いて実行可能である。使用可能なアニールの例は、例えば急速熱アニール、炉アニール、レーザ・アニール、マイクロ波アニール、またはそれらの技法の組み合わせを含む。アニールの継続時間すなわちアニーリング時間は、用いるアニール・プロセスおよびアニールの温度に応じて異なる場合がある。典型的には、アニールは１０分以下の時間期間行う。アニールは、例えばヘリウム、窒素、またはアルゴンあるいはそれら全て等の不活性雰囲気において行われる。いくつかの実施形態では、アニーリングは、形成ガス（水素および窒素の混合物）を用いて行うことができる。
【００３６】
拡張領域２８で画定された少なくとも１つのＦＥＴゲート・スタック１８の下に位置する半導体基板１２の部分がデバイス・チャネル４０であることは認められよう。
【００３７】
いくつかの実施形態においては、初期構造１０の半導体基板１２内に任意のハロ領域（図示せず）を形成する任意のハロ・インプラントを実行する。任意のハロ・インプラントは、当業者に周知である角度ハロ・イオン・インプラント等のいずれかの従来のハロ・インプラントを用いて実行可能である。任意のハロ・インプラントの後、典型的に１３５０℃以下の温度で任意のハロ活性化アニールを実行する。一実施形態では、任意のハロ活性化アニールは、レーザ・アニールまたは急速熱アニールを含むことができる。
【００３８】
図２を参照すると、少なくとも１つのＦＥＴゲート・スタック１８の設置場所において半導体基板１２内にくぼみ領域３０を形成した後の図１の構造が示されている。くぼみ領域３０は、図２に示すようなＦＥＴゲート・スタックの対向側に形成する。くぼみ領域の一方はソース・トレンチと称することができ、他方のくぼみ領域はドレイン・トレンチと称することができる。例えばトレンチのようなくぼみ領域３０は、当業者に周知のエッチング技法を用いて形成される。少なくとも１つのＦＥＴゲート・スタック１８および、存在する場合は少なくとも１つのスペーサ２６は、エッチング・プロセスの間エッチ・マスクとして機能する。エッチング・プロセスは、少なくとも１つのＦＥＴゲート・スタック１８および、存在する場合は少なくとも１つのスペーサ２６によって保護されていない半導体基板１２の露出部分を選択的に除去する。くぼみ領域３０の各々の深さは、基板１２の上面からくぼみ領域３０の下部まで測定した場合、典型的に２０ｎｍから１５０ｎｍであり、より典型的には３０ｎｍから７０ｎｍである。
【００３９】
くぼみ領域３０の各々を形成する際に使用可能なエッチングは、ウェット・エッチング、ドライ・エッチング、またはウェット・エッチングおよびドライ・エッチングの組み合わせを含む。一実施形態では、くぼみ領域３０の各々を形成する際に異方性エッチングを用いる。別の実施形態では、くぼみ領域３０の各々を形成する際に等方性エッチングを用いる。更に別の実施形態では、くぼみ領域３０の各々を形成する際に異方性エッチングおよび等方性エッチングの組み合わせを用いる。くぼみ領域３０の各々を形成する際にドライ・エッチを用いる場合、ドライ・エッチは、反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチング、イオン・ビーム・エッチング、およびレーザ・アブレーションの１つを含むことができる。くぼみ領域３０の各々を形成する際にウェット・エッチを用いる場合、ウェット・エッチは、例えば半導体基板１２の露出したＦＥＴデバイス領域１４を選択的にエッチングする水酸化アンモニウム等のいずれかの化学エッチング液を含む。いくつかの実施形態では、くぼみ領域３０の各々を形成する際に結晶学的エッチング・プロセスを用いることができる。
【００４０】
図２に示す実施形態においては、エッチングによって、半導体基板内１２に実質的に直線の側壁３２を有するくぼみ領域３０を設ける。実質的に直線の側壁３２は、ある程度テーパー状である場合もある。
【００４１】
代替的な実施形態（図示せず）においては、ファセットを含むくぼみ領域を有する構造を形成することができる。この代替的な構造は、ドライ・エッチング・プロセスを用いた後に横方向のウェット・エッチング・プロセスを行うことによって形成可能である。横方向のウェット・エッチ・プロセスは、例えば水酸化アンモニウムを含むことができる。
【００４２】
図３を参照すると、各くぼみ領域３０内に予め埋め込まれたストレッサ要素３３を形成した後の図２の構造が示されている。各予め埋め込まれたストレッサ要素３３は、下方から上方に、第１のエピタキシ・ドーピング半導体材料の第１の層３５、第２のエピタキシ・ドーピング半導体材料の第３の層３６、ドーパントのデルタ単層３７、および第３のエピタキシ・ドーピング半導体材料の第３の層３８を含む材料スタックを含む。ドーパントのデルタ単層３７は、第２の層３６と第３の層３８との間に位置するｎ型ドーパントまたはｐ型ドーパントの層を含む。いくつかの実施形態では、第１の層３５、第２の層３６、または第３の層３８あるいはそれら全ての中にドーパントのデルタ単層が位置することができる。これらの特定の実施形態は本出願の図面には示していない。
【００４３】
「予め埋め込まれたストレッサ要素」という言葉がプロセスのこの段階で用いられるのは、予め埋め込まれたプロセッサ要素の第３の層がこの後のアニール・ステップの間に金属半導体合金に変換されるからである。このため、この後のアニール以降は、下方から上側に、第１の層３５、第２の層３６、およびドーパントのデルタ単層３７を含む埋め込みストレッサ要素が提供される。
【００４４】
上述のように、各予め埋め込まれたストレッサ要素３３の第１の層３５は、第１のエピタキシ・ドーピング半導体材料から成る。第１のエピタキシ・ドーピング半導体材料の格子定数は半導体基板１２の格子定数とは異なり、従って、デバイス・チャネル４０において電子移動度を高めることができる。一実施形態において、半導体基板１２がシリコンから成り、かつｐＦＥＴゲート・スタックが存在する場合、第１のエピタキシ・ドーピング半導体材料の第１の層３５は、ＳｉＧｅまたはＳｉＧｅ：Ｃから成る。別の実施形態において、半導体基板１２がシリコンから成り、かつｎＦＥＴゲート・スタックが存在する場合、第１のエピタキシ・ドーピング半導体材料の第１の層３５は、Ｓｉ：Ｃすなわち炭素をドーピングしたシリコンから成る。
【００４５】
第１の層３５内のドーパントは、ｐＦＥＴゲート・スタックではｐ型ドーパントとすることができ、ｎＦＥＴゲート・スタックではｎ型ドーパントとすることができる。「ｐ型ドーパント」という言葉は、元素周期表のＩＩＩＢ族からの原子を指し、例えばＢ、Ａｌ、Ｇａ、またはＩｎあるいはそれら全てを含む。これらのＩＩＩＢ族元素のうち、本発明の一実施形態ではＢを用いる。「ｎ型ドーパント」という言葉は、元素周期表のＶＡ族からの原子を指し、例えばＰ、Ａｓ、またはＳｂあるいはそれら全てを含む。これらのＶＡ族元素のうち、本発明の一実施形態ではＰを用いる。ＩＩＩＢおよびＶＡという用語は、元素周期表のＣＡＳ方式からのものであることに留意すべきである。
【００４６】
第１の層３５内のドーパントのタイプには無関係に、第１のエピタキシ・ドーピング半導体材料の第１の層３５に存在するドーパントは、５Ｅ１９原子／ｃｍ３から１Ｅ２１原子／ｃｍ３の範囲内にあり、いっそう典型的にはドーパント濃度は１Ｅ２０原子／ｃｍ３から７Ｅ２０原子／ｃｍ３である。
【００４７】
第１のエピタキシ・ドーピング半導体材料の第１の層３５は、各くぼみ領域３０の下部を充填し、典型的には拡張領域２８の下面を超えずに、この下面まで延在することができる。
【００４８】
各予め埋め込まれたストレッサ要素３３の第１の層３５は、当業者に周知のいずれかのインシチューのドーピング・エピタキシャル成長プロセスを用いてくぼみ領域３０内に形成される。エピタキシャル成長によって、第１のエピタキシ・ドーピング半導体材料の第１の層３５が結晶構造であり、第１の層３５を形成する半導体基板１２の表面と同一の結晶構造を有することが確実となる。インシチューのドーピング・エピタキシャル成長プロセスは典型的に、ドーパント原子が存在する前駆物質ガス混合物を用いる。第１のエピタキシ・ドーピング半導体材料の第１の層３５を形成する際に用いられる前駆物質の種類は当業者に周知である。
【００４９】
第１の層３５の上面上、および第１の層３５を含まない半導体基板１２のいずれかの露出した側壁上に、各予め埋め込まれたストレッサ要素３３の第２の層３６が形成されている。各予め埋め込まれたストレッサ要素３３の第２の層３６は第２のエピタキシ・ドーピング半導体材料を含み、この材料が含むエピタキシ半導体材料は第１の層３５と同一または異なるものとすることができるが、同一であることが好ましい。各予め埋め込まれたストレッサ要素３３の第２層３６は、典型的に第１の層３５と同一の格子定数を有する。第２のエピタキシ・ドーピング半導体材料内のドーパントは、第１のエピタキシ・ドーピング半導体材料のものと同一の導電型のドーパントである。しかしながら、第２のエピタキシ・ドーピング半導体材料内のドーパント含有量は、第１のエピタキシ半導体材料内のドーパント含有量よりも多い。第１のエピタキシ・ドーピング半導体材料の第１の層３５は第２のエピタキシ・ドーピング半導体材料の第２の層３６に比べてドーパント含有量が少ないので、第１の層３５は第２の層３６からのドーパントの拡散を抑制することができる。各予め埋め込まれたストレッサ要素３３の第２の層３６は、５Ｅ２１原子／ｃｍ３から３Ｅ２２原子／ｃｍ３のドーパント濃度を有することができるが、より典型的にはドーパント濃度は８Ｅ１９原子／ｃｍ３から４Ｅ２０原子／ｃｍ３である。
【００５０】
各くぼみ領域３０の残り部分を実質的に充填する第２の層３６は、第１の層３５の第１のエピタキシ半導体材料に関して上述したインシチューのドーピング・コンフォーマル・エピタキシ・プロセスを含む従来のエピタキシャル成長プロセスによって形成することができる。第２の層３６を形成する際に、いずれかの既知の前駆物質を用いることができる。いくつかの実施形態では、各予め埋め込まれたストレッサ要素３３の第１および第２の層３５、３６は、これらの層の形成間に真空を破壊することなく形成することができる。他の実施形態では、各予め埋め込まれたストレッサ要素３３の第１および第２の層３５、３６は、各エピタキシャル成長ステップ間に真空を破壊して形成する。
【００５１】
上述のように、各予め埋め込まれたストレッサ要素３３は、第２の層３６上に位置するドーパント（ｎ型またはｐ型）のデルタ単層３７も含む。ドーパントのデルタ単層３７は、少なくとも１つのゲート・スタック１８の下に位置する半導体基板１２の残りの表面と本質的に同一平面である。デルタ単層３７内のドーパントは、第１および第２のエピタキシ・ドーピング半導体材料内のドーパントに一致する。このため、例えば第１および第２のエピタキシ・ドーピング半導体材料がｐ型を含む場合、デルタ単層３７もｐ型を含む。同様に、第１および第２のエピタキシ・ドーピング半導体材料がｎ型を含む場合、デルタ単層３７もｎ型を含む。
【００５２】
ドーパント原子のみを含むデルタ単層３７を形成するには、少なくとも第２のエピタキシ・ドーピング半導体材料の成長を中断させ、その後に急速熱化学気相堆積（ＲＴＣＶＤ）を用いてデルタ単層３７を堆積する。デルタ単層３７は、厚さが約０．５ｎｍから３ｎｍの薄い層である。他の厚さも使用可能である。
【００５３】
いったんデルタ単層３７を形成したら、第３のエピタキシ・ドーピング半導体の第３の層３８を形成することができる。第３のエピタキシ・ドーピング半導体材料の第３の層３８は典型的に、第１のエピタキシ・ドーピング半導体材料のものと同一の組成（すなわち半導体材料およびドーパント）を有する。第３の層３８は典型的に第１のエピタキシ・ドーピング半導体材料のものと同一の組成を有するが、第３の層３８のドーパント濃度は、第１のエピタキシ・ドーピング半導体材料と同じかまたは異なるものとすることができ、典型的には同じとすることができる。各予め埋め込まれたストレッサ要素３３の第３の層３８は、第１のエピタキシ・ドーピング半導体材料の第１の層３５を形成するための上述した前駆物質の１つを用いて形成することができる。第３のエピタキシ・ドーピング半導体材料の第３の層３８は、最初の半導体基板１２の上面よりも上に延在する。
【００５４】
ＣＭＯＳデバイスを製造する場合、予め埋め込まれたストレッサ要素の１つのタイプをｐＦＥＴデバイス領域内に形成することができ、予め埋め込まれたストレッサ要素の別のタイプをｎＦＥＴデバイス領域内に形成することができることは認められよう。これは、デバイス領域（ｐＦＥＴまたはｎＦＥＴデバイス領域）の１つにおいて予め埋め込まれたストレッサ要素の１つのタイプを形成するための上述した手順に従い、他のデバイス領域上にはブロック・マスクを用いることによって達成可能である。このブロック・マスクは除去することができ、埋め込みストレッサ要素の１つのタイプを含むデバイス領域の上に第２のブロック・マスクを形成することができる。次いで、上述の手順を繰り返して、第２のブロック・マスクによって保護されていないデバイス領域内に埋め込みストレッサ要素の別のタイプを形成することができる。
【００５５】
このため、本開示は、ｎＦＥＴのための予め埋め込まれたストレッサ要素またはｐＦＥＴのための予め埋め込まれたストレッサ要素あるいはその両方を提供することを強調しておく。
【００５６】
ここで図４を参照すると、別のスペーサ４４（これを本明細書においてスペーサ２６に対して外側スペーサと称することができる）の形成ならびにソース領域およびドレイン領域（本出願の図面では具体的には示さない）の形成を含む更に別のＣＭＯＳ処理の後の図３の構造が示されている。ソース領域およびドレイン領域は、本明細書ではまとめてソース／ドレイン領域と称する。ソース／ドレイン領域は典型的に、上述の第２のエピタキシ・ドーピング半導体材料の第２の層３６内に形成する。いくつかの実施形態においては、別のスペーサ４４の形成前に、この構造から任意のゲート電極キャップ２４を除去することができる。任意のゲート電極キャップ２４の除去は、少なくとも１つのスペーサ２６、下にあるゲート電極２２、および各埋め込みストレッサ要素３４の第３の層３８に対してゲート電極キャップ材料を選択的に除去するエッチング液を用いて実行することができる。限定ではないが、かかるエッチング液の一例は反応性イオン・エッチングを含む。
【００５７】
スペーサ４４は、少なくとも１つのスペーサ２６を形成する際に用いたものと同じかまたは異なるプロセスを用いて形成される。スペーサ４４は、少なくとも１つのスペーサ２６と同じかまたは異なる誘電材料で構成することができる。一実施形態においては、スペーサ４４は少なくとも１つのスペーサ２６とは異なる誘電材料から成る。一実施形態では、スペーサ４４はシリサイド近接（ｓｉｌｉｃｉｄｅ  ｐｒｏｘｉｍｉｔｙ）を画定するスペーサである。スペーサ４４は、従来のシリサイド・プロセスおよびエッチングによって形成することができる。
【００５８】
いくつかの実施形態では、スペーサ４４の形成前に、少なくとも１つのスペーサ２６を除去することができ、少なくとも１つのＦＥＴゲート・スタック１８の側壁に直接接触させてスペーサ４４を形成する。図示する実施形態においては、スペーサ４４の横方向の縁部が少なくとも１つのスペーサ２６の側壁に直接接触している。
【００５９】
スペーサ４４の形成後、予め埋め込まれたストレッサ要素３３の各々の少なくとも第２の層３６内にソース／ドレイン領域を形成する。ソース／ドレイン領域は、ソース／ドレイン・イオン注入プロセスを用いた後にアニーリングを行うことによって形成される。スペーサ４４はイオン注入マスクとして機能する。
【００６０】
引き続き図４を参照すると、第３のエピタキシ・ドーピング半導体材料の第３の層３８を金属半導体合金に変換することができるいずれかのプロセスを用いて、金属半導体合金コンタクト４５が形成されている。この変換プロセスの後では、下方から上方に、第１の層３５、第２の層３６、およびドーパントのデルタ単層３７を含む埋め込みストレッサ要素３４が提供されることに留意すべきである。
【００６１】
一実施形態においては、シリサイド・プロセスを用いて金属半導体合金コンタクト４５を形成する。シリサイド・プロセスは、他のスペーサ４４の外側縁部に自己整合することができる。シリサイド・プロセスは、第３のエピタキシ・ドーピング半導体材料の第３の層３８と反応した場合に金属半導体合金を形成可能な金属を形成することを含む。金属半導体合金コンタクト４５を形成する際に用いる金属は、限定ではないが、タンタル、チタン、タングステン、ルテニウム、コバルト、ニッケル、またはそれらの材料のいずれかの適切な組み合わせを含むことができる。この金属の上に、窒化チタンまたは窒化タンタル等の拡散バリアを形成することができる。アニールを実行して、この金属とその下にある第３のエピタキシ・ドーピング半導体材料の第３の層との間で反応を引き起こして、金属半導体合金コンタクト４５を形成する。形成された金属半導体合金コンタクトは、半導体材料（第３の層３８に存在するもののような）、先に規定したような金属、およびドーパント（第３の層３８に存在するもののような）を含むことは認められよう。典型的に、アニールは少なくとも２５０℃以上の温度で行う。単一のアニール・ステップまたは多数のアニール・ステップを用いることができる。アニールを実行した後、いずれかの非反応金属および任意の拡散バリアを除去する。いくつかの実施形態では、任意のゲート電極キャップ２４が除去されると共にゲート電極２２がＳｉ含有材料から成る場合、ゲート電極２２の直接上に金属半導体合金コンタクトを形成することができる。
【００６２】
ここで図５を参照すると、上述の基本処理ステップを用いて形成することができるＣＭＯＳ構造１００が示されている。具体的には、図５に示すＣＭＯＳ構造１００は、半導体基板１２の上面上に位置する少なくとも１つのｐＦＥＴゲート・スタック１８’および少なくとも１つのｎＦＥＴゲート・スタック１８’’を含む。少なくとも１つのｐＦＥＴゲート・スタック１８’と少なくとも１つのｎＦＥＴゲート・スタック１８’’との間に分離領域１０２が存在する。
【００６３】
少なくとも１つのｐＦＥＴゲート・スタック１８’および少なくとも１つのｎＦＥＴゲート・スタック１８’’の各々は、上述のようなゲート誘電体２０、ゲート電極２２、および任意の誘電キャップ２４を含む。また、ゲート・スタックの各々の側壁上にスペーサ２６が存在することができる。ＦＥＴゲート・スタックの各々は更に、少なくとも１つのｐＦＥＴゲート・スタック１８’および少なくとも１つのｎＦＥＴゲート・スタック１８’’の双方の設置場所に、半導体基板１２内に位置するソース拡張領域およびドレイン拡張領域（まとめて拡張領域２８と称する）を含む。ＦＥＴゲート・スタックの各々の拡張領域２８間にデバイス・チャネル４０が位置する。半導体基板１２内において少なくとも１つのｐＦＥＴゲート・スタック１８’の対向側にｐＦＥＴ埋め込みストレッサ要素３４’が位置し、半導体基板１２内において少なくとも１つのｎＦＥＴゲート・スタック１８’’の対向側にｎＦＥＴ埋め込みストレッサ要素３４’’が位置している。埋め込みストレッサ要素の各々は、半導体基板１２の格子定数と異なっておりデバイス・チャネル４０に歪みを与える格子定数を有する第１のエピタキシ・ドーピング半導体材料の第１の層（３５’、３５’’）と、この第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層（３６’、３６’’）と、を含む。第１のエピタキシ・ドーピング半導体材料の第１の層は、第２のエピタキシ・ドーピング半導体材料の第２の層に比べてドーパント含有量が少ない。また、各埋め込みストレッサ要素は、各埋め込みストレッサ要素の第２の層（３６’、３６’’）の上面上に位置するドーパントの単層（３７’、３７’’）を含む。デバイス領域の各々において、少なくとも１つのドーパントの単層（３７’、３７’’）の上に金属半導体合金４５が存在する。また、図５に示す構造は別のスペーサ４４が存在することを示す。別のスペーサ４４は、構造内に残っている第３の層（３８’、３８’’）の一部の上に位置する。
【００６４】
金属半導体合金と埋め込みストレッサ要素の第２の層との間にデルタ単層が存在することによって、この半導体構造の全体的な接触抵抗が、埋め込みストレッサ要素の上層とその上の金属半導体合金コンタクトとの間にドーパントのデルタ単層が存在しない半導体構造よりも改善されることを強調しておく。全体的な接触抵抗が改善されるので、本開示の構造は、金属半導体合金と埋め込みストレッサ要素の上層との間にドーパントのデルタ単層を含まない従来技術の構造に比べて優れた性能を示す。また、本明細書に開示するデルタ単層は薄いので、これが存在してもデバイス・チャネルに対する歪み特性は変わらない。
【００６５】
更に、上述の処理ステップ中にデルタ単層内のドーパントが消費されないので、シリサイド・パイピングが観察されない。このため、本開示に述べたプロセスはデバイスの歩留まりを向上させる。
【００６６】
いくつかの実施形態においては、金属半導体合金（引張性）がデバイス・チャネルの上にあって離れているので、チャネル歪み（圧縮性）の改善が達成される。
【００６７】
また、金属半導体合金コンタクトは基板の初期表面よりも高い位置にあるので、この高い金属半導体合金コンタクトはデバイス性能の向上を与える。
【００６８】
本発明について、その好適な実施形態に関連付けて具体的に図示し説明したが、本発明の精神および範囲から逸脱することなく形態および詳細について前述およびその他の変更を実施可能であることは、当業者には理解されよう。従って、本発明は説明し図示した厳密な形態および詳細に限定されるのではなく、添付の特許請求の範囲内に該当するものであることが意図される。
【産業上の利用可能性】
【００６９】
本発明は、多種多様な電子装置および電気装置に用いられる集積回路チップに組み込まれた高性能半導体電界効果トランジスタ（ＦＥＴ）・デバイスの設計および製造において産業上の利用可能性が見出される
【図１】
2013534052.tif 000003
【図２】
2013534052.tif 000004
【図３】
2013534052.tif 000005
【図４】
2013534052.tif 000006
【図５】
2013534052.tif 000007
【手続補正書】
【提出日】平成24年12月26日(2012.12.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板１２の上面上に位置するする少なくとも１つのＦＥＴゲート・スタックであって、この少なくとも１つのＦＥＴゲート・スタックの設置場所において前記半導体基板内に位置するソース拡張領域およびドレイン拡張領域を含み、前記ソース拡張領域と前記ドレイン拡張領域との間であって前記少なくとも１つのゲート・スタックの下に位置するデバイス・チャネルを含む、少なくとも１つのＦＥＴゲート・スタックと、
前記少なくとも１つのＦＥＴゲート・スタックの対向側であって前記半導体基板内に位置する埋め込みストレッサ要素３３であって、各埋め込みストレッサ要素は、下方から上方に、前記半導体基板の格子定数とは異なる格子定数を有すると共に前記デバイス・チャネルにおいて歪みを与える第１のエピタキシ・ドーピング半導体材料の第１の層と、前記第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層と、を含み、前記第１のエピタキシ・ドーピング半導体材料の前記第１の層が前記第２のエピタキシ・ドーピング半導体材料の前記第２の層よりもドーパント含有量が少なく、更に、前記第２のエピタキシ・ドーピング半導体材料の前記第２の層の上面上に位置するドーパントのデルタ単層を含む、埋め込みストレッサ要素と、
前記ドーパントのデルタ単層の上面上に位置する金属半導体合金と、
を含む、半導体構造。
【請求項２】
前記半導体基板１２がバルクＳｉまたはシリコン・オン・インシュレータで形成されている、請求項１に記載の半導体構造。
【請求項３】
前記少なくとも１つのＦＥＴゲート・スタックがｐＦＥＴゲート・スタックであり、各埋め込みストレッサ要素の前記第１の層がＳｉＧｅまたはＳｉＧｅ：Ｃを含む、請求項１に記載の半導体構造。
【請求項４】
前記少なくとも１つのＦＥＴゲート・スタックがｎＦＥＴゲート・スタックであり、各埋め込みストレッサ要素の前記第１の層がＳｉ：Ｃを含む、請求項１に記載の半導体構造。
【請求項５】
前記第１および第２のエピタキシ・ドーピング半導体材料がｐ型ドーパントを含み、前記ドーパントのデルタ単層もｐ型である、請求項３に記載の半導体構造。
【請求項６】
前記第１および第２のエピタキシ・ドーピング半導体材料がｎ型ドーパントを含み、前記ドーパントのデルタ単層もｎ型である、請求項４に記載の半導体構造。
【請求項７】
前記少なくとも１つのＦＥＴゲート・スタックに隣接して、第３のエピタキシ・ドーピング半導体材料の第３の層の上に位置するシリサイド・スペーサを更に含む、請求項１に記載の半導体構造。
【請求項８】
半導体基板１２の上面上に位置するする少なくとも１つのｐＦＥＴゲート・スタックおよび少なくとも１つのｎＦＥＴゲート・スタックであって、前記少なくとも１つのｐＦＥＴゲート・スタックおよび前記少なくとも１つのｎＦＥＴゲート・スタックの各々が、前記少なくとも１つのｐＦＥＴゲート・スタックおよび前記少なくとも１つのｎＦＥＴゲート・スタックの双方の設置場所において前記半導体基板内に位置するソース拡張領域およびドレイン拡張領域を含み、前記ソース拡張領域と前記ドレイン拡張領域との間であって前記ゲート・スタックの各々の下に位置するデバイス・チャネルを含む、少なくとも１つのｐＦＥＴゲート・スタックおよび少なくとも１つのｎＦＥＴゲート・スタックと、
前記少なくとも１つのｐＦＥＴゲート・スタックの対向側であって前記半導体基板内に位置するｐＦＥＴ埋め込みストレッサ要素および前記少なくとも１つのｎＦＥＴゲート・スタックの対向側であって前記半導体基板１２内に位置するｎＦＥＴ埋め込みストレッサ要素であって、前記埋め込みストレッサ要素の各々は、下方から上方に、前記半導体基板の格子定数とは異なる格子定数を有すると共に前記デバイス・チャネルにおいて歪みを与える第１のエピタキシ・ドーピング半導体材料の第１の層と、前記第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層と、を含み、前記第１のエピタキシ・ドーピング半導体材料の前記第１の層が前記第２のエピタキシ・ドーピング半導体材料の前記第２の層よりもドーパント含有量が少なく、更に、前記埋め込みストレッサ要素の各々の前記第２の層の上面上に位置するドーパントのデルタ単層を含む、埋め込みストレッサ要素と、
前記ドーパントのデルタ単層の上面上に位置する金属半導体合金と、
を含む、半導体構造。
【請求項９】
前記ｐＦＥＴ各埋め込みストレッサ要素の各々の前記第１の層がＳｉＧｅまたはＳｉＧｅ：Ｃを含む、請求項８に記載の半導体構造。
【請求項１０】
前記ｎＦＥＴ埋め込みストレッサ要素の前記第１の層がＳｉ：Ｃを含む、請求項８に記載の半導体構造。
【請求項１１】
前記ｐＦＥＴストレッサ要素の前記第１および第２のエピタキシ・ドーピング半導体材料がｐ型ドーパントを含み、前記ドーパントのデルタ単層もｐ型である、請求項９に記載の半導体構造。
【請求項１２】
前記ｎＦＥＴストレッサ要素の前記第１および第２のエピタキシ・ドーピング半導体材料がｎ型ドーパントを含み、前記ドーパントのデルタ単層もｎ型である、請求項１０に記載の半導体構造。
【請求項１３】
ＦＥＴゲート・スタックの各々に隣接して、第３のエピタキシ・ドーピング半導体材料の第３の層の上に位置するシリサイド・スペーサを更に含む、請求項９に記載の半導体構造。
【請求項１４】
半導体基板の上面上に少なくとも１つのＦＥＴゲート・スタックを形成することと、
前記少なくとも１つのＦＥＴゲート・スタックの設置場所において前記半導体基板１２内にソース拡張領域およびドレイン拡張領域を形成することと、
前記少なくとも１つのＦＥＴゲート・スタックの対向側であって前記半導体基板内にくぼみ領域を形成することと、
実質的に前記くぼみ領域内に予め埋め込まれたストレッサ要素を形成することであって、前記予め埋め込まれたストレッサ要素の各々が、下方から上方に、前記半導体基板の格子定数とは異なる格子定数を有すると共に前記デバイス・チャネルにおいて歪みを与える第１のエピタキシ・ドーピング半導体材料の第１の層と、前記第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層と、を含み、前記第１のエピタキシ・ドーピング半導体材料の前記第１の層が前記第２のエピタキシ・ドーピング半導体材料の前記第２の層よりもドーパント含有量が少なく、更に、前記第２の層の上面上に位置するドーパントのデルタ単層と、前記デルタ単層の上に位置するエピタキシ・ドーピング半導体層の第３の層と、を含む、ことと、
前記予め埋め込まれたストレッサ要素の前記第３の層の一部を金属半導体合金コンタクトに変換することであって、前記金属半導体合金コンタクトが前記デルタ単層の上面上に直接位置する、ことと、
を含む、構造を製造する方法。
【請求項１５】
各予め埋め込まれたストレッサ要素の前記第１、第２、および第３の層が、インシチューのドーピング・エピタキシャル成長プロセスによって形成される、請求項１４に記載の方法。
【請求項１６】
前記ドーパントのデルタ単層が原子層堆積によって形成され、前記原子層堆積が、前記第２のエピタキシ・ドーピング半導体材料の前記第２の層の成長を中断させることによって行われる、請求項１４に記載の方法。
【請求項１７】
前記変換することがシリサイド化プロセスを含む、請求項１４に記載の方法。
【請求項１８】
前記少なくとも１つのＦＥＴゲート・スタックがｐＦＥＴゲート・スタックであり、前記埋め込みストレッサ要素の各々の前記第１の層がＳｉＧｅまたはＳｉＧｅ：Ｃを含み、前記第１および第２のエピタキシ・ドーピング半導体材料がｐ型ドーパントを含み、前記ドーパントのデルタ単層がｐ型ドーパントを含む、請求項１４に記載の方法。
【請求項１９】
前記少なくとも１つのＦＥＴゲート・スタックがｎＦＥＴゲート・スタックであり、前記埋め込みストレッサ要素の各々の前記第１の層がＳｉ：Ｃを含み、前記第１および第２のエピタキシ・ドーピング半導体材料がｎ型ドーパントを含み、前記ドーパントのデルタ単層がｎ型ドーパントを含む、請求項１４に記載の方法。
【請求項２０】
前記少なくとも１つのゲート・スタックに隣接したシリサイド・スペーサを形成することを更に含み、前記シリサイド・スペーサの下面が前記第３のエピタキシ・ドーピング半導体材料の前記第３の層の残り部分の上に位置し、前記シリサイド・スペーサが前記変換の前に形成される、請求項１４に記載の方法。
【国際調査報告】
2013534052.tif 000008
2013534052.tif 000009