(57)【要約】  パワーオンリセット信号を制御するためのシステムおよび方法が開示される。特定の一実施形態では、パワーオンリセット回路は、第1の線形帰還シフトレジスタと第2の線形帰還シフトレジスタとを含む。第1の線形帰還シフトレジスタは、少なくとも部分的に第2の線形帰還シフトレジスタと並行して動作するように構成される。
2013524633.tif 000002
【特許請求の範囲】
【請求項１】
第1の線形帰還シフトレジスタと、
第2の線形帰還シフトレジスタとを備えるパワーオンリセット回路を備え、
前記第1の線形帰還シフトレジスタは、少なくとも部分的に前記第2の線形帰還シフトレジスタと並行して動作するように構成される装置。
【請求項２】
前記パワーオンリセット回路は、選択的にパワーオンリセット信号を提供するための出力をさらに備える請求項1に記載の装置。
【請求項３】
前記第1の線形帰還シフトレジスタ(LFSR)はパワーアップイベントに応じて第1の開始状態で開始し、前記第2のLFSRはパワーアップイベントに応じて第2の開始状態で開始し、前記第1の開始状態は第1のランダムまたは疑似ランダム状態であり、前記第2の開始状態は第2のランダムまたは疑似ランダム状態である請求項1に記載の装置。
【請求項４】
前記第1の線形帰還シフトレジスタは、第1のラッチング要素、少なくとも1つの中間ラッチング要素および最後のラッチング要素を含む順序づけられたラッチング要素のセットを備え、順序づけられたラッチング要素のうちの少なくとも2つの出力に基づいて、特定の中間ラッチング要素への入力を生成するための帰還論理回路をさらに備える請求項1に記載の装置。
【請求項５】
前記パワーオンリセット回路は、前記第1の線形帰還シフトレジスタと前記第2の線形帰還シフトレジスタとを備える第1の段を備え、前記第1の段は、第1の所定値と一致する前記第1の線形帰還シフトレジスタの第1の状態、および第2の所定値と一致する前記第2の線形帰還シフトレジスタの第2の状態に応じて、第1の段完了信号をアサートするように構成された第1の段出力回路を備える請求項1に記載の装置。
【請求項６】
前記第1の段は、
前記第1の所定値と一致する前記第1の線形帰還シフトレジスタの前記第1の状態に応じて、第1の信号をアサートするように構成された第1のマッチ回路と、
前記第2の所定値と一致する前記第2の線形帰還シフトレジスタの前記第2の状態に応じて、第2の信号をアサートするように構成された第2のマッチ回路とをさらに備え、
前記第1の段出力回路は前記第1の信号および前記第2の信号を受け取るために結合され、前記第1の信号および前記第2の信号がアサートされることに応じて、前記第1の段完了信号をアサートするように構成された請求項5に記載の装置。
【請求項７】
前記第1の信号と前記第2の信号とは互いに無関係にアサートされる請求項6に記載の装置。
【請求項８】
前記パワーアップイベントの間に前記第1の段出力回路が前記第1の段完了信号をアサートする確率は、前記第1の開始状態が前記第1の所定状態と一致する第1の可能性よりも低く、また前記第2の開始状態が前記第2の所定状態と一致する第2の可能性よりも低い請求項5に記載の装置。
【請求項９】
前記第1の段出力回路に結合されたカウンタと、
前記カウンタに結合され、前記第1の段完了信号がアサートされた後、いくつかのクロックサイクルで第2の段完了信号をアサートするように構成された第2の段出力回路と備える第2の段をさらに備える請求項5に記載の装置。
【請求項１０】
パワーオンリセット信号はパワーアップイベントに応じてアサートされ、前記第2の段完了信号がアサートされることに応じてディアサートされる請求項9に記載の装置。
【請求項１１】
パワーオンリセット信号は、前記第1の段完了信号がアサートされることに応じてアサートされ、前記第2の段完了信号がアサートされることに応じてディアサートされる請求項9に記載の装置。
【請求項１２】
前記第1の段完了信号は前記第1の段出力回路によって生成され、前記カウンタのリセット入力に与えられる請求項9に記載の装置。
【請求項１３】
前記第1の線形帰還シフトレジスタは、前記第2の線形帰還シフトレジスタの動作期間の間に少なくとも1つの状態移行を実行することによって、少なくとも部分的に前記第2の線形帰還シフトレジスタと並行して動作する請求項1に記載の装置。
【請求項１４】
少なくとも1つの半導体ダイに組み込まれる請求項1に記載の装置。
【請求項１５】
前記第1の線形帰還シフトレジスタおよび前記第2の線形帰還シフトレジスタは、前記少なくとも1つの半導体ダイの外部のソースから受信されるクロック信号によってクロック制御される請求項14に記載の装置。
【請求項１６】
前記少なくとも1つの半導体ダイは発振器をさらに備え、前記第1の線形帰還シフトレジスタおよび第2の線形帰還シフトレジスタは、前記発振器から受信されるクロック信号によってクロック制御される請求項14に記載の装置。
【請求項１７】
セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテインメントユニット、ナビゲーションユニット、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、コンピュータからなる群から選択されたデバイスであって、前記パワーオンリセット回路が組み込まれたデバイスをさらに備える、請求項1に記載の装置。
【請求項１８】
第1の線形帰還シフトレジスタと、
第2の線形帰還シフトレジスタであって、
前記第1の線形帰還シフトレジスタが、少なくとも部分的に前記第2の線形帰還シフトレジスタと並行して動作するように構成された第2の線形帰還シフトレジスタと、
選択的に第1の段完了信号をアサートするために、前記第1の線形帰還シフトレジスタおよび前記第2の線形帰還シフトレジスタに応答する第1の段出力回路と
を備える第1の段と、
前記第1の段出力回路に結合されたカウンタと、
前記カウンタに結合され、前記第1の段完了信号がアサートされた後、いくつかのクロックサイクルで第2の段完了信号をアサートするように構成された第2の段出力回路と
を備える第2の段と
を備えるパワーオンリセット回路を備える装置。
【請求項１９】
前記第1の段出力回路は、第1の所定状態と一致する前記第1の線形帰還シフトレジスタの第1の状態、および第2の所定状態と一致する前記第2の線形帰還シフトレジスタの第2の状態に応じて、前記第1の段完了信号をアサートするように構成される請求項18に記載の装置。
【請求項２０】
前記第1の段は、前記第1の線形帰還シフトレジスタ(LFSR)と前記第2のLFSRとを含む複数の線形帰還シフトレジスタを備え、前記第1の段出力回路は、前記複数のLFSRのうちの各特定のLFSRが、前記特定のLFSRに対応する所定の状態と一致する状態を有することに応じて、前記第1の段完了信号をアサートするように構成される請求項18に記載の装置。
【請求項２１】
パワーオンリセット信号はパワーアップイベントに応じてアサートされ、前記第2の段完了信号がアサートされることに応じてディアサートされる請求項18に記載の装置。
【請求項２２】
パワーオンリセット信号は、前記第1の段完了信号がアサートされることに応じてアサートされ、前記第2の段完了信号がアサートされることに応じてディアサートされる請求項18に記載の装置。
【請求項２３】
前記パワーオンリセット回路は、
第3のLFSRと第4のLFSRと第3の段出力回路とを備える第3の段と、
第2のカウンタを備える第4の段とをさらに備える請求項18に記載の装置。
【請求項２４】
前記第1の段と前記第2の段とは第1のパワードメイン内にあり、前記第3の段と前記第4の段とは第2のパワードメイン内にある請求項23に記載の装置。
【請求項２５】
少なくとも1つの半導体ダイに組み込まれる請求項18に記載の装置。
【請求項２６】
前記パワーオンリセット回路が組み込まれた、セットトップボックスと、音楽プレーヤーと、ビデオプレーヤーと、エンターテインメントユニットと、ナビゲーションユニットと、通信デバイスと、携帯情報端末(PDA)と、固定位置データユニットと、コンピュータとからなるグループから選択されたデバイスをさらに備える、請求項18に記載の装置。
【請求項２７】
第1の線形帰還シフトレジスタと、
第2の線形帰還シフトレジスタであって、
前記第1の線形帰還シフトレジスタが、少なくとも部分的に前記第2の線形帰還シフトレジスタと並行して動作するように構成された第2の線形帰還シフトレジスタと、
選択的に第1の段完了信号をアサートするために、前記第1の線形帰還シフトレジスタおよび前記第2の線形帰還シフトレジスタに応答する第1の段出力回路と
を備える第1の段と、
前記第1の段出力回路に結合されたカウンタと、
前記カウンタに結合され、前記第1の段完了信号がアサートされた後、所定の数のクロックサイクルで第2の段完了信号をアサートするように構成された第2の段出力回路と
を備える第2の段と、
第3の線形帰還シフトレジスタと、
第4の線形帰還シフトレジスタと、
選択的に第3の段完了信号をアサートするために、前記第3の線形帰還シフトレジスタおよび前記第4の線形帰還シフトレジスタに結合された第3の段出力回路と
を備える第3の段と、
前記第3の段出力回路に結合された第2のカウンタと、
前記第2のカウンタに結合され、第4の段完了信号をアサートするように構成された第4の段出力回路と
を備える第4の段と
を備えるパワーオンリセット回路を備える装置であって、
前記第1の段と前記第2の段とは第1のパワードメイン内にあり、前記第3の段と前記第4の段とは第2のパワードメイン内にある装置。
【請求項２８】
前記第1のパワードメインはパッド電圧に対応し、前記第2のパワードメインはコア電圧に対応する請求項27に記載の装置。
【請求項２９】
少なくとも1つの半導体ダイに組み込まれる請求項27に記載の装置。
【請求項３０】
前記パワーオンリセット回路が組み込まれた、セットトップボックスと、音楽プレーヤーと、ビデオプレーヤーと、エンターテインメントユニットと、ナビゲーションユニットと、通信デバイスと、携帯情報端末(PDA)と、固定位置データユニットと、コンピュータとからなるグループから選択されたデバイスをさらに備える、請求項27に記載の装置。
【請求項３１】
パワーアップイベントに応じて実質的に並行して動作するように、第1の線形帰還シフトレジスタ(LFSR)および第2のLFSRをクロック制御するステップと、
第1の所定状態と一致する前記第1のLFSRの第1の状態、および第2の所定状態と一致する前記第2のLFSRの第2の状態に応じて完了信号をアサートするステップと、
前記パワーアップイベントに対応するパワーオンリセット信号をアサートするステップであって、前記パワーオンリセット信号のタイミング特性が少なくとも部分的に前記完了信号に基づくステップとを備える方法。
【請求項３２】
前記パワーオンリセット信号は前記パワーアップイベントに応じてアサートされ、前記パワーオンリセット信号は前記完了信号がアサートされた後、所定の数のクロックサイクルでディアサートされる請求項31に記載の方法。
【請求項３３】
前記パワーオンリセット信号は前記完了信号がアサートされることに応じてアサートされ、前記パワーオンリセット信号は前記完了信号がアサートされた後、所定の数のクロックサイクルでディアサートされる請求項31に記載の方法。
【請求項３４】
前記完了信号をアサートするステップと前記パワーオンリセット信号をアサートするステップとは、電子デバイスのパワーオンリセット回路によって実行される請求項29に記載の方法。
【請求項３５】
第1の線形帰還シフトレジスタの第1の状態を第1の所定状態と比較するための手段と、
第2の線形帰還シフトレジスタの第2の状態を第2の所定状態と比較するための手段と、
前記第1の所定状態と一致する前記第1の状態、および前記第2の所定状態と一致する前記第2の状態に応じて完了信号をアサートするための手段とを備えるパワーオンリセット回路を備える装置であって、
パワーオンリセット信号のタイミング特性が少なくとも部分的に前記完了信号に基づく装置。
【請求項３６】
少なくとも1つの半導体ダイに組み込まれる請求項35に記載の装置。
【請求項３７】
前記パワーオンリセット回路が組み込まれた、セットトップボックスと、音楽プレーヤーと、ビデオプレーヤーと、エンターテインメントユニットと、ナビゲーションユニットと、通信デバイスと、携帯情報端末(PDA)と、固定位置データユニットと、コンピュータとからなるグループから選択されたデバイスをさらに備える、請求項35に記載の装置。
【請求項３８】
パワーアップイベントに応じて実質的に並行して動作するように、第1の線形帰還シフトレジスタ(LFSR)および第2のLFSRをクロック制御するための第1のステップと、
第1の所定状態と一致する前記第1のLFSRの第1の状態、および第2の所定状態と一致する前記第2のLFSRの第2の状態に応じて完了信号をアサートするための第2のステップと、
前記パワーアップイベントに対応するパワーオンリセット信号をアサートするための第3のステップであって、前記パワーオンリセット信号のタイミング特性が少なくとも部分的に前記完了信号に基づくステップとを備える方法。
【請求項３９】
前記第2のステップおよび前記第3のステップは、電子デバイスに組み込まれたパワーオンリセット回路によって実行される請求項38に記載の方法。
【請求項４０】
半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を受け取るステップであって、前記半導体デバイスがパワーオンリセット回路を備え、前記前記パワーオンリセット回路が、
第1の線形帰還シフトレジスタと、
第2の線形帰還シフトレジスタとを備え、
前記第1の線形帰還シフトレジスタが、少なくとも部分的に前記第2の線形帰還シフトレジスタと並行して動作するように構成されているステップと、
前記設計情報を変換してファイルフォーマットに適合させるステップと、
前記変換された設計情報を含むデータファイルを生成するステップとを備える方法。
【請求項４１】
前記データファイルがGDSIIフォーマットを含む請求項40に記載の方法。
【請求項４２】
半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って前記半導体デバイスを製作するステップであって、前記半導体デバイスがパワーオンリセット回路を含み、前記パワーオンリセット回路が、
第1の線形帰還シフトレジスタと、
第2の線形帰還シフトレジスタとを備え、
前記第1の線形帰還シフトレジスタは、少なくとも部分的に前記第2の線形帰還シフトレジスタと並行して動作するように構成されているステップとを備える方法。
【請求項４３】
前記データファイルがGDSIIフォーマットを含む請求項42に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、パワーオンリセット信号を制御することに関する。
【背景技術】
【０００２】
技術の進歩により、より小型で強力なコンピューティングデバイスが生まれてきた。たとえば、現在、小型で、軽量で、ユーザにより簡単に持ち運ばれる、携帯式のワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスのような、ワイヤレスコンピューティングデバイスを含む、様々な携帯式の個人向けコンピューティングデバイスが存在する。より具体的には、セルラー電話やインターネットプロトコル(IP)電話などの携帯式のワイヤレス電話は、ボイスおよびデータパケットをワイヤレスネットワークを介して通信することができる。多くのそのようなワイヤレス電話は、エンドユーザのための拡張機能を提供するために、追加のデバイスを内蔵する。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤーも含み得る。また、そのようなワイヤレス電話は、ウェブブラウザアプリケーションなど、インターネットにアクセスするために使用され得るソフトウェアアプリケーションを含む実行可能な命令を処理することができる。したがって、これらのワイヤレス電話は、高いコンピューティング能力を含み得る。
【０００３】
コンピューティングデバイスの計算能力は、コンピューティングデバイスのうちの1つまたは複数のコンポーネントを初期化するパワーオンリセット信号を生成する能力を含んでもよい。コンピューティングデバイスは、パワーオンリセット信号を生成し、制御するためにアナログ回路を使用してもよい。ディープサブミクロン(deep submicron)技術でアナログ回路を使用することによって、パワーオンリセット信号にはプロセスのばらつきに起因する大きなタイミング差が生じやすくなる場合がある。さらに、キャパシタおよびレジスタなどのアナログ回路で使用されるコンポーネントは、デジタル回路よりも比較的大きな設計領域の部分を消費する。
【発明の概要】
【課題を解決するための手段】
【０００４】
デジタル論理を使用して、システムのコンポーネントに与えられたパワーオンリセット信号を制御するリセット回路が説明される。リセット回路は、少なくとも部分的に第2の線形帰還シフトレジスタ(LFSR)と並行して動作する第1の線形帰還シフトレジスタを含む。各LFSRはランダム状態または疑似ランダム状態で開始し、所定の状態と一致するまで一連の状態を循環する。各LFSRが各々の所定の状態と一致すると、パワーオンリセット信号のタイミングを制御するために使用される信号が生成される。
【０００５】
特定の一実施形態では、第1の線形帰還シフトレジスタと第2の線形帰還シフトレジスタとを含むパワーオンリセット回路を開示する。第1の線形帰還シフトレジスタは、少なくとも部分的に第2の線形帰還シフトレジスタと並行して動作するように構成される。
【０００６】
特定の一実施形態では、方法は、パワーアップイベントに応じて実質的に並行して動作するように、第1の線形帰還シフトレジスタ(LFSR)および第2のLFSRをクロック制御する。本方法は、第1のLFSRの第1の状態が第1の所定状態と一致し、第2のLFSRの第2の状態が第2の所定状態と一致することに応じて、完了信号をアサートするステップを含む。本方法は、パワーオンリセット信号のタイミング特性が少なくとも部分的に完了信号に基づく、パワーアップイベントに対応するパワーオンリセット信号をアサートするステップをさらに含む。
【０００７】
開示する実施形態のうちの少なくとも1つによって提供される1つの具体的な利点は、パワーオンリセット信号を生成するために、アナログ回路と同程度にプロセスのばらつきが生じにくいデジタル論理を使用することによって、システムが限られた最少および最大のリセット時間を提供できることである。開示する実施形態のうちの少なくとも1つによって提供される別の具体的な利点は、多数のLFSRに基づいてパワーオンリセット信号のタイミングを制御するためのシステムの能力である。多数のLFSRは、単一のより大きなLFSRと同じ失敗の確率を実現する冗長性を提供することができる。単一のより大きなLFSRの代わりに多数のLFSRを使用することによって、並行して動作する各LFSRは単一のより大きなLFSRよりも速く終了条件に到達することができる。
【０００８】
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。
【図面の簡単な説明】
【０００９】
【図１】並行して動作する多数の線形帰還シフトレジスタを使用するパワーオンリセット回路を含むシステムの特定の例示的な実施形態のブロック図である。
【図２】並行して動作する多数の線形帰還シフトレジスタを使用するパワーオンリセット回路の特定の例示的な実施形態の図である。
【図３】図2のパワーオンリセット回路の信号を示すタイミング図である。
【図４】並行して動作する多数の線形帰還シフトレジスタを使用するパワーオンリセット回路の特定の例示的な実施形態の図である。
【図５】図4のパワーオンリセット回路の信号を示すタイミング図である。
【図６】並行して動作する多数の線形帰還シフトレジスタを使用するパワーオンリセット回路の特定の例示的な実施形態の図である。
【図７】並行して動作する多数の線形帰還シフトレジスタを使用するパワーオンリセット回路を含むシステムの特定の例示的な実施形態の図である。
【図８】並行して動作する多数の線形帰還シフトレジスタを使用するパワーオンリセット回路を含むシステムの特定の例示的な実施形態の図である。
【図９】並行して動作する多数の線形帰還シフトレジスタに基づいてパワーオンリセット信号をアサートする方法の第1の例示的実施形態のフローチャートである。
【図１０】並行して動作する多数の線形帰還シフトレジスタに基づいてパワーオンリセット信号をアサートする方法の第2の例示的実施形態のフローチャートである。
【図１１】並行して動作する多数の線形帰還シフトレジスタを使用するパワーオンリセット回路を含むワイヤレス通信デバイスの特定の例示的な実施形態のブロック図である。
【図１２】並行して動作する多数の線形帰還シフトレジスタを使用するパワーオンリセット回路を含むデバイスを組み立てるための製造工程を示すデータフロー図である。
【発明を実施するための形態】
【００１０】
図1を参照すると、並行して動作する多数の線形帰還シフトレジスタ(LFSR)を使用するパワーオンリセット回路を含むシステム100の第1の特定の例示的実施形態が示されている。システム100は、第1の線形帰還シフトレジスタ(LFSR)108と第2のLFSR110とを備えるパワーオンリセット回路102を含む。パワーオンリセット回路102は、第1の線形帰還シフトレジスタ108および第2の線形帰還シフトレジスタ110によって生成された値が所定の値と一致するときを判定し、その判定に基づいて、システム100の他の回路104(たとえばプロセッサまたはメモリ)に与えられるパワーオンリセット信号120をアサートするように構成されてもよい。
【００１１】
各LFSR108、110は、各状態が以前の状態の線形関数として判定される一連の状態を循環するように構成される。LFSR108、110の状態は、図2でさらに説明するように、LFSRのラッチング要素の中に記憶された値に対応するマルチビット値によって表される。たとえば、第1のLFSR108の第1の値121は第1のLFSR108のm個の段に対応するビット数mを有してもよく、第2のLFSR110の第2の値122は第2のLFSR110のn個の段に対応するビット数nを有してもよい。一般に、必ずしもそうではないが、nとmとは等しくてもよい。第1のLFSR108および第2のLFSR110は各々、電源が入ってからランダムまたは疑似ランダム状態で開始し、実質的に並行して動作してもよく、停止するように指示されるまで、状態から状態へ移行して、新たなマルチビット状態値(たとえば第1の値121、第2の値122など)を比較回路106に提供する。たとえば、第1のLFSR108および第2のLFSR110は、最初のうちはある時間期間の間並行して動作するが、各々異なる時間に移行を停止してもよい。
【００１２】
比較回路106は、第1のLFSR108および第2のLFSR110からの値121〜122を所定の値と比較するように構成されてもよい。所定の値は、宛先値または停止値として使用されてもよい。たとえば、LFSRからの値は一連の状態のうちのランダム状態で開始してもよく、所定の値はLFSRが停止される(たとえば、さらなる移行が妨げられる)状態を示してもよい。比較回路106は、第1のLFSR108の(第1の値121によって表される)状態が第1の所定値112と一致する場合、第1のLFSR108に、新たな値の生成を停止するように指示するように構成されてもよい。この場合、第2のLFSR110は、第1のLFSR108が第1の所定値112に一致する値を維持する間、新たな値を生成し続けてもよい。特定の一実施形態では、第2のLFSR110は、第1の値121が第1の所定値112と一致する前に、第2の値122が第2の所定値114と一致する場合、第1のLFSR108が値の生成を停止する前に、値の生成を停止してもよい。比較回路106は、第1の値121が第1の所定値112と一致し、第2の値122が第2の所定値114と一致することを判定する場合、完了信号132をアサートしてもよい。
【００１３】
パワーオンリセット信号生成回路130は、完了信号132を受け取ることに応じて、パワーオンリセット信号120のタイミングを制御するように構成されてもよい。パワーオンリセット信号120をアサートすることは、パワーオンリセット信号120を低い論理レベルから高い論理レベルへ移行すること、または逆に高い論理レベルから低い論理レベルへ移行することを含んでもよい。パワーオンリセット信号120は、リセットするためのシステム100の他の回路104を示すために使用されてもよい。たとえば、システム100のメモリまたは他の記憶要素は、パワーオンリセット信号120が高い論理レベルへ移行すること、または高い論理レベルを維持していることを検出することに応じて初期化されてもよい。別の例として、メモリは、パワーオンリセット信号120が低い論理レベルに移行すること、または低い論理レベルを維持していることを検出することに応じて、初期化モードから動作モードに切り替わってもよい。
【００１４】
動作中、第1のLFSR108および第2のLFSR110は、パワーアップ時のランダムまたは疑似ランダム状態(たとえば値121〜122など)に入る。LFSR108、110の両方は、並行してそれらのそれぞれの一連の状態の間を移行することを開始し、第1の値121および第2の値122を比較回路106に提供する。比較回路106は、第1のLFSR108および第2のLFSR110の出力(たとえば第1の値121および第2の値122)を所定値(たとえば第1の所定値112および第2の所定値114)と比較してもよい。値121または122のいずれかが、それぞれ対応する所定値112または114と一致する場合、一致するLFSRはその値を保持し、一方で他のLFSRは所定の状態に達するまで移行を続ける。比較回路106は、第1の値121と第2の値122の両方が第1の所定値112および第2の所定値114にそれぞれ一致する場合、アサートされた完了信号132をパワーオンリセット信号生成回路130に提供してもよい。応答して、パワーオンリセット信号生成回路130は、図6を参照してさらに説明するように、システム100の他の回路104に提供されたパワーオンリセット信号120のレベルを(たとえば高から低、またはその反対などに)変更してもよい。別の実施形態では、パワーオンリセット信号生成回路130は、図4で説明するように、所定のさらなる時間量の間パワーオンリセット信号120を保持するためにカウンタを開始する。
【００１５】
特定の一実施形態では、パワーアップイベントの間に比較回路106が完了信号132をアサートする確率は、第1の開始状態が第1の所定状態と一致する第1の可能性よりも低く、また第2の開始状態が第2の所定状態と一致する第2の可能性よりも低い。たとえば、第1のLFSR108が、第1の所定値112と一致する開始値(たとえば第1の値121など)を生成する確率が16分の1であり、LFSR108、110は無関係な場合、比較回路106がパワーアップの間に完了信号132をアサートする確率は256分の1である。パワーアップのとき任意の特定のLFSRが所定の状態と一致する(すなわち、ゼロ遅延となる「失敗」)の確率は、LFSRの中のいくつかの段に対応してもよい。特定の一実施形態では、確率は2^nであり、nはLFSRの中の段の数である。しかしながら、LFSR108、110の中の段がダイ上で互いに物理的に近くに配置されている場合、LFSR108、110の段が同じ値になる可能性がより高くなることがあるので、確率は2^nよりも小さくなることがある。特定の一実施形態では、各段がランダム状態で開始し、各LFSR108、110が4つの段を有する場合、第1のLFSR108が第1の所定値112である値を生成する確率は16分の1であり、LFSR108、110の両方が各々対応する所定値112、114を生成する確率は256分の1である。
【００１６】
単一のLFSRとともに256分の1の失敗の確率を実現するために、LFSRの値は8ビットを含む。しかしながら、8ビットのLFSRは、第1のLFSR108と第2のLFSR110の並列の組合せよりも所定値に達するまでに長い期間がかかることがある。たとえば、8ビットのLFSRは、所定値を生成する前に255までの値を生成してもよいが、一方で4ビットのLFSRは最大で15の値に制限されてもよい。この場合、8ビットのLFSRは完了(すなわち所定値と一致する)前に255の値を生成してもよく、一方で4ビットのLFSRは完了前に最大で15の値しか生成しなくてもよい。しかしながら、2つの4ビットLFSRの並行動作は、単一の8ビットLFSRと同じ電力イベントの間の一致比較の確率を有する。したがって、多数のLFSRに基づいてパワーオンリセット信号120のタイミングを制御することによって、パワーオンリセット信号120は、より少ない完了時間における単一のLFSRと同じ失敗の確率を有することができる。
【００１７】
図2を参照すると、多数の並列線形帰還シフトレジスタに基づいてパワーオンリセット信号を制御するパワーオンリセット回路200の第1の特定の例示的な実施形態が示されている。パワーオンリセット回路200は第1の代表的LFSR204、第2の代表的LFSR206および比較回路202を含む。比較回路202は、第1のLFSR204の第1のマルチビット値244が第1の所定値と一致するかどうか、および第2のLFSR206の第2のマルチビット値246が第2の所定値と一致するかどうかを判定するように構成されてもよい。一致を判定することに応じて、比較回路202は、システムの他のコンポーネントに適用されるパワーオンリセット信号290を制御するために使用される完了信号248を生成してもよい。パワーオンリセット回路200は、パワーオンリセット信号290を選択的に提供するために出力288を含んでもよい。第1のLFSR204、第2のLFSR206および比較回路202はそれぞれ、図1の第1のLFSR108、第2のLFSR110および比較回路106に対応してもよい。
【００１８】
第1のLFSR204は、第1のラッチング要素、少なくとも1つの中間ラッチング要素および最後のラッチング要素を含む順序づけられたラッチング要素のセットを含んでもよい。たとえば、第1のLFSR204は第1のフリップフロップ208などの第1のラッチング要素、第2のフリップフロップ210などの第2のラッチング要素、第3のフリップフロップ212などの第3のラッチング要素、および第4のフリップフロップ214などの第4のラッチング要素を含む。各フリップフロップ208〜214は、データ入力およびイネーブル信号236を受け取ることに応じて出力を生成するように構成されている。各ラッチング要素208〜214の出力は、OR回路218の入力に出力する反転OR(NOR)回路260に与えられる。OR回路218の他の入力は、第4のフリップフロップ214の出力を受け取る。
【００１９】
第1のフリップフロップ208はOR回路218からデータ入力を受け取り、クロック信号234およびイネーブル信号236を受け取る。イネーブル信号236がアサートされる場合、第1のフリップフロップ208は、OR回路218から入力で受け取ったデータ値をラッチするために、クロック信号234に応答する。第1のフリップフロップ208の出力は、排他的OR(XOR)回路220の入力に与えられる。XOR回路220の他の入力は、AND回路226の出力によって与えられる。この場合、XOR回路220は、少なくとも2つの順序づけされたラッチング要素(たとえば、第4のフリップフロップ214の出力および第1のフリップフロップ208の出力など)に基づいて、第2のフリップフロップ210への入力を生成する帰還論理回路であってもよい。AND回路226は、第4のフリップフロップ214の出力からの入力、および制御回路232からの出力を受け取る。
【００２０】
第2のフリップフロップ210はXOR回路220からデータ入力を受け取り、クロック信号234およびイネーブル信号236を受け取る。イネーブル信号236がアサートされる場合、第2のフリップフロップ210は、XOR回路220から入力で受け取ったデータ値をラッチするために、クロック信号234に応答する。第2のフリップフロップ210の出力は、XOR回路222の入力に与えられる。XOR回路222の他の入力は、AND回路228の出力によって与えられる。AND回路228は、第4のフリップフロップ214の出力からの入力、および制御回路232からの出力を受け取る。
【００２１】
第3のフリップフロップ212はXOR回路222からデータ入力を受け取り、クロック信号234およびイネーブル信号236を受け取る。イネーブル信号236がアサートされる場合、第3のフリップフロップ212は、XOR回路222から入力で受け取ったデータ値をラッチするために、クロック信号234に応答する。第3のフリップフロップ212の出力は、XOR回路224の入力に与えられる。XOR回路224の他の入力は、AND回路230の出力によって与えられる。AND回路230は、第4のフリップフロップ214の出力からの入力、および制御回路232からの出力を受け取る。
【００２２】
制御回路232は、AND回路226〜230の動作を制御するためにタップビットの配列を含んでもよい。AND回路226〜230は、第4のフリップフロップ244に基づいて各フリップフロップ210〜214が入力を受け取るかどうかを判定し、LFSRが循環する一連の状態を制御する。図2は、制御回路232の出力が、フリップフロップ210〜214に入力を与えるXOR回路220〜224に入力を与えるAND回路226〜230への入力である構成可能なLFSRを描いているが、特定の一実施形態では、AND回路226〜230は含まれず、XORゲートだけが帰還を受け取るフリップフロップへの入力として与えられ、制御回路232は残りのXOR回路に直接入力を与える。
【００２３】
第1のLFSR204は制御回路232を介して、本明細書ではn個のラッチング要素を有するLFSRについての一連の(2^n)-1の非繰返し状態を述べるために使用される「最大」の長さを有するように制御され得る。最大の長さを有するLFSRでは、LFSRはシーケンスが繰り返される前に、1つの状態を除いて、LFSRのあらゆる可能な状態を含む一連の値を生成する。その結果、最大の長さを有するLFSRは、開始状態と終了状態が単一の除外された状態と異なる限り、任意の開始状態から任意の終了状態に達するために状態のシーケンスを進んでゆく。対照的に、最大の長さを有するように構成されていないLFSRは、多数の状態を除外する繰返しのシーケンスを有することになる。図示のように、第1のLFSR204は、第1のLFSR204が除外状態から開始する場合、第1のLFSR204が除外状態(最大長のシーケンスから除外されすべてゼロの状態)からシーケンス内の状態(たとえば「1000」状態など)に移行することを可能にする追加の回路(NOR回路260)を含む。
【００２４】
第2のLFSR206は、クロック信号234を使用してクロック制御されてもよい。たとえば、クロック信号234は、外部信号を介して与えられてもよく、またはシフトレジスタなどの内部発振器を介して生成されてもよい。代替的に、第1のLFSR204および第2のLFSR206は、独立したクロック信号を受け取ってもよい。
【００２５】
動作中、第1のLFSR204は、フリップフロップ208〜214を作動させるイネーブル信号236を受け取ってもよい。イネーブル信号236に応じて、フリップフロップ208〜214は、各入力でデータを受け取り、各クロックサイクルで出力を生成してもよい。特定の一実施形態では、第1のLFSR204はパワーアップイベントに応じて第1の開始状態で開始してもよく、第2のLFSR206はパワーアップイベントに応じて第2の開始状態で開始してもよい。第1の開始状態は第1のランダムまたは疑似ランダム状態であってよく、第2の開始状態は第2のランダムまたは疑似ランダム状態であってよい。たとえば、第1のLFSR204は比較回路202によって所定値と比較される第1のマルチビット値244を生成してもよい。比較回路202は、第2のLFSR206の第2のマルチビット値246と第1のLFSR204の第1のマルチビット値244の両方が所定値と一致すると判定する場合、完了信号248を生成してもよい。完了信号248は、パワーオンリセット信号290を移行するために使用されてもよい。たとえば、パワーオンリセット信号290は、完了信号248が一致を示す場合、高い論理レベルから低い論理レベルへ(または低から高へ)移行されてもよい。
【００２６】
図3を参照すると、図2の第1の線形帰還シフトレジスタ(LFSR)204のタイミング図300が示されている。タイミング図300は、第1のLFSR204の各フリップフロップ208〜214に適用されるクロック信号234を示す。タイミング図300はまた、イネーブル信号236の低い論理レベルから高い論理レベルへの移行を示す。第1のLFSR204は、ランダムまたは疑似ランダム開始状態の例として、無効の間「0」として示される第1のマルチビット値244を生成してもよい。タイミング図300は、第1のマルチビット値244が、イネーブル信号236で高い論理レベルを受け取った後、第1のLFSR204が制御回路232によって設定されたシーケンスに従って状態から状態へ移行するときに、クロック信号234に関してどのように変化するのかを示す。
【００２７】
タイミング図300に示すようにイネーブル信号236が低い論理レベルから高い論理レベルへ移行する前、第1のマルチビット値244の出力は、「0」状態である。「0」状態は、2進数「0000」に対応する16進数(0x0)として示される。各ゼロビットは、第1のLFSR204のフリップフロップ208〜214の出力の特定の状態に対応してもよい。この場合、各フリップフロップの論理0出力は、反転OR回路260への入力である。反転OR回路260は、OR回路218への入力である論理1出力を生成する。OR回路218の他の入力は、第4のフリップフロップ214からの論理0出力である。OR回路218は、第1のLFSR204が0x0状態から移行することができるように、論理1を第1のフリップフロップ208に出力する。
【００２８】
タイミング図300に示すように、低い論理レベルから高い論理レベルへ移行するイネーブル信号236に応じて、第1のフリップフロップ208はその後のクロックサイクルで、その出力として論理1を生成してもよい。フリップフロップ210〜214の入力が変わらないとき、第2のフリップフロップ210、第3のフリップフロップ212および第4のフリップフロップ214は論理0を生成し続けてもよい。この場合、第1のマルチビット値244の出力は、タイミング図300に示すように、16進数「8」に対応する「1000」であってもよい。
【００２９】
第1のフリップフロップ208の論理1の出力は、OR回路218に与えられる論理0を生成する反転OR回路260に入力されてもよい。OR回路218は、反転OR回路260から論理0を、また第4のフリップフロップ214から出力を受け取ることに応じて、論理0を生成する。応答して、第1のフリップフロップ208はシーケンスの第2の状態で論理0を生成してもよい。第1のフリップフロップ208の論理1の出力は、XOR回路220に入力されてもよい。XOR回路220は、制御回路232から入力を受け取ってもよい。タイミング図300に示すように、制御回路232の出力は、出力状態「100」に対応する16進数「4」である。出力状態「100」は、ANDゲート226〜230がXOR回路220〜224に帰還データを与えて、フリップフロップ210〜214に与えられる値を生成することを可能にする状態であってもよい。LFSRのラッチング要素の数に基づいて、制御回路232の出力は、LFSRが最大シーケンス長を有するように構成するために設定され得る。いくつかの実施形態では、制御回路232の出力は、ラッチング要素の数に基づいて構成可能であってもよい。たとえば、4ビットのLFSRでは、値の最大数は15の値である。
【００３０】
AND回路226は、入力で出力状態100の論理1を受け取り、AND回路228〜230は、それぞれ入力で出力状態100の論理0を受け取る。AND回路228は、制御回路232から論理1の入力を、また第4のフリップフロップ214から論理0の出力を受け取ることに応じて、論理0の出力を生成する。XOR回路220は、AND回路226から論理0を、また第1のフリップフロップ208から論理1を受け取ることに応じて、論理1を生成する。XOR回路220から論理1を受け取ることに応じて、第2のフリップフロップ210は第2の状態で出力として論理1を生成する。第3のフリップフロップ212および第4のフリップフロップ214は、第2の状態で論理ゼロ出力を生成し続けてもよい。この場合、第1のマルチビット値244の第2の状態は、タイミング図300に示すように、16進数「4」に対応する「0100」であってもよい。
【００３１】
特定の一実施形態では、図4〜図5でさらに説明するように、比較回路202が、第1のマルチビット値244が所定値(たとえば図1の第1の所定値112など)と一致すると判定するまで、第1のLFSR204は状態間を移行し、第1のマルチビット値244を生成し続けてもよい。たとえば、第1の所定値が「0xE」である場合、第1のLFSRの値244が「0xE」状態と一致するときに、最初の11の状態が図3に示すように変化した後で、第1のLFSRは値の生成を停止してもよい。
【００３２】
図4を参照すると、パワーオンリセット信号を制御するパワーオンリセット回路400の特定の例示的な実施形態が示されている。パワーオンリセット回路400は、第1の段477と第2の段479とを含む。第1の段477は、複数の線形帰還シフトレジスタ(LFSR)404、所定値406、複数のマッチ回路408および第1の段出力回路414を含む。第2の段479はカウンタ410、ロード値回路412および第2の段出力回路416を含む。第1の段477は、複数のマッチ回路408および第1の段出力回路414によって判定されるように、所定値406からの値が複数のLFSR404からの値と一致する場合、第1の段完了信号460をアサートするように構成されてもよい。第2の段479は、第2の段出力回路416によって判定されるように、カウンタ410が特定のカウントに達する場合、第2の段完了信号470をアサートするように構成されてもよい。特定の一実施形態では、第2の段出力信号470はパワーオンリセット信号418である。この場合、パワーオンリセット信号418は、第1の段完了信号460および第2の段完了信号470によってそれぞれ示される、第1の段477および第2の段479の両方の完了に基づいてアサートされる。
【００３３】
複数のLFSR404は、第1のLFSR405、第2のLFSR407、第3のLFSR409および第4のLFSR411を含んでもよい。特定の一実施形態では、第1のLFSR405および第2のLFSR407はそれぞれ、図1の第1のLFSR108および第2のLFSR110である。複数のLFSR404のうちの各LFSRは、複数のマッチ回路408に与えられるマルチビット値を生成するように構成されてもよい。複数のマッチ回路408は、第1のマッチ回路421、第2のマッチ回路422、第3のマッチ回路424および第4のマッチ回路426を含んでもよい。「マッチ回路」という用語を使用しているが、マッチ回路421、422、424および426は、第1の種類の「比較回路」とみなされてもよい。各マッチ回路421〜426は、特定のLFSRからのマルチビット値を所定値406からの所定値と比較するように構成されてもよい。たとえば、第1のマッチ回路421は、第1のLFSR405からの第1のマルチビット値480を対応する所定値406からの所定値と比較してもよい。簡単であるために、図4には第1のLFSR405と第1のマッチ回路421との間の接続だけを示す。しかしながら、第2のLFSR407、第3のLFSR409および第4のLFSR411は各々、第2のマッチ回路422、第3のマッチ回路424および第4のマッチ回路426にそれぞれマルチビット値を与えてもよい。
【００３４】
比較回路408のマッチ回路421〜426は、複数のLFSR404のマルチビット値を所定値406と比較することを実行するために使用される排他的OR(XOR)回路を含んでもよい。XORを示しているが、実質的に同様の動作を行うために他の論理が使用されてもよい。特定の一実施形態では、第1のマッチ回路421は第1のXOR回路450、第2のXOR回路452、第3のXOR回路454および第4のXOR回路456を含む。特定のXOR回路の出力は、LFSRからのマルチビット値のビットを対応する所定値のビットと比較することに基づいて、高論理レベルから低論理レベルへ、またはその反対へ移行してもよい。たとえば、第1のXOR回路450が、第1のマルチビット値480の第1のビットが対応する所定値のビットと一致すると判定する場合、第1のXOR回路450の出力481は、高論理レベルから低論理レベルへ移行してもよい。図4には第1のマッチ回路421のXOR回路450〜456だけを示しているが、第2のマッチ回路422、第3のマッチ回路424および第4のマッチ回路426もまた同様のXOR回路を含んでよい。
【００３５】
第1のマッチ回路421の各XOR回路450〜456の出力は、第1のマッチOR回路458の入力と結合される。「第1のマッチOR回路」という用語を使用しているが、回路458は第2の種類の比較回路とみなされてもよい。特定の一実施形態では、第1のXOR回路450の出力481、第2のXOR回路452の出力482、第3のXOR回路454の出力484および第4のXOR回路456の出力486は各々、第1のマッチOR回路458の入力と結合される。第1のマッチOR回路458の出力は、第1の段出力回路414の入力に第1の信号493を与えるために結合される。第1のマッチOR回路458は、第1の信号493が低論理レベルに移行してもよい、XOR回路450〜456の各出力481〜486が低論理レベルになるときまで、第1の信号493を高論理レベルで維持するように構成されてもよい。この場合、第1の信号493が低論理レベルにあるとき、マルチビット値480の各ビットは対応する所定値406のビットと一致する。
【００３６】
第2のマッチ回路422、第3のマッチ回路424および第4のマッチ回路426もまた、XOR回路から入力を受け取り、各々第1の段出力回路414のそれぞれの入力に対して信号490〜492(たとえば第2の信号492、第3の信号491、第4の信号490など)を生成する対応するマッチOR回路を含んでもよい。特定の一実施形態では、第1のマッチ回路421は第1のLFSR405の第1の状態に応じて第1の信号493をアサートし、第2のマッチ回路422は第2のLFSR407の第2の状態に応じて第2の信号492をアサートする。第1の信号493および第2の信号492は、互いに無関係にアサートされてもよい。第1の段出力回路414は、マッチ回路421〜426のマッチOR回路の信号490〜493に基づいて、第1の段完了信号460をアサートするように構成されてもよい。たとえば、第1の段出力回路414は、第1の段完了信号460が高論理レベルから低論理レベルに移行してもよい、マッチ回路421〜426のマッチOR回路の各信号490〜493が低論理レベルになるときまで、第1の段完了信号460を高論理レベルで維持するように構成されてもよい。この場合、第1の段完了信号460の低論理レベルは、各LFSRが対応する所定値406と一致する値(たとえば第1のマルチビット値480など)を生成したことを示してもよい。第1の段477が完了したことを示すために、第1の段完了信号460がカウンタ410に与えられてもよい。
【００３７】
第2の段479では、カウンタ410は、第1の段完了信号460で低論理レベルを検出することに応じて開始値から0までをカウントダウンするように構成されたカウントダウンカウンタまたはリセットカウンタであってもよい。カウントダウンカウンタを示しているが、実質的に同様の動作を行うために、任意の種類のカウンタ(たとえばカウントアップカウンタ)が使用されてもよい。たとえば、第1の段完了信号460はカウンタ410のリセット入力に与えられてもよい。特定の一実施形態では、カウンタ410は、ロード値回路412から開始値をロードするように構成されてもよい。たとえば、カウンタ410はロード値回路412から開始値「1111」をロードしてもよい。カウンタ410は、0に達する前に第2の段出力回路416に対して非0のマルチビット値を生成するように構成されてもよく、カウンタ410が0に達したときにはすべて0の値を有する。その結果、第2の段出力回路416は、第1の段完了信号460がアサートされた後、所定の数のクロックサイクルで第2の段完了信号470をアサートしてもよい。特定の一実施形態では、カウンタ410は、リセットが生じ、固定される最少の時間量を判定する。したがって、リセットのための時間は可変部分(たとえば、LFSR404からの値を所定値406と一致させることなど)と固定部分(たとえばカウンタ410のカウントダウンなど)によって判定される。第2の段出力回路416は、第3の種類の比較回路とみなされてもよい。第2の段出力回路416は、カウンタ410が終了値(たとえば0値までのカウントダウンなど)に達することに応じて、第2の段完了信号470を高論理レベルから低論理レベルへ移行するように構成されてもよい。
【００３８】
動作中、パワーオンリセット信号418は、カウンタ410が非0の開始値をロードすることにより、パワーアップ時に高論理レベルであってもよい。この場合、パワーオンリセット信号418に応答するシステムは、パワーオンリセット信号418が高論理レベルにある間、システムの回路が動作しないようにしてもよい。パワーオンリセット信号418が高論理レベルにある持続時間は、カウンタ410のカウントダウンの長さ、および対応する所定値406との一致の前に、複数のLFSR404のうちの最後の一致するLFSRが生成する値の最大数に基づいていてもよい。
【００３９】
時間468で、複数のLFSR404は値を生成してもよい(たとえば、第1のLFSR405は第1のマルチビット値480を生成する)。複数のLFSR404の値は、マッチ回路408によって所定値406と比較されてもよい。各マッチ回路421〜426の各XOR回路(たとえばXOR回路450〜456)が、特定のLFSRからの値が所定値406と一致することを示す場合、マッチOR回路(たとえば第1のマッチOR回路458など)からの信号490〜493は高論理レベルから低論理レベルへ移行してもよい。各信号490〜493が低論理レベルへ移行することに応じて、第1の段出力回路414は時間471で、第1の段完了信号460を高論理レベルから低論理レベルへ移行する。各LFSRはランダム状態で開始してもよいので、すべてのLFSRがそれらの所定値と一致するための時間量は各パワーアップイベントで異なってもよく、したがって時間468と時間471との間の時間の長さは限られた範囲内で可変である。時間471で、パワーオンリセット信号418は複数のLFSR404の値の比較の後で高いままである。
【００４０】
第1の段完了信号460が高論理レベルから低論理レベルへ移行したことを検出することに応じて、カウンタ410は開始値から0までカウントダウンしてもよい。カウンタ410が0に達する場合、第2の段完了信号470は高論理レベルから低論理レベルへ移行してもよく、その結果、時間472でパワーオンリセット信号418の高論理レベルから低論理レベルへの移行が生じる。この場合、パワーオンリセット信号418はパワーアップイベントに応じて(高論理レベルへ)アサートされ、第2の段完了信号470が(低論理レベルへ)アサートされることに応じてディアサートされてもよい。たとえば、パワーオンリセット信号418は、第1の段完了信号460がアサートされた後、所定の数のクロックサイクルでディアサートされてもよい。
【００４１】
パワーオンリセット信号418を移行することによって、各LFSRが特定の所定値と一致した後、パワーオンリセット信号418は固有の持続時間の後でシステムの他の回路に与えられてもよい。パワーオンリセット信号418の持続時間は、リセット後に他の回路が初期化のために使用する時間に対応するように選択されてもよい。この場合、システムの他の回路は、パワーオンリセット信号418が高論理レベルから低論理レベルへ移行された後、初期化され、動作の準備をしてもよい。
【００４２】
図5を参照すると、図4のパワーオンリセット回路400のタイミング図500が示されている。タイミング図500は、複数のLFSR404の各LFSRおよびカウンタ410に適用されるクロック信号420を示す。タイミング図500はまた、所定値406および複数のLFSR404のLFSRの各々のマルチビット値の出力を示す。たとえば、第1のマルチビット値508は第1のLFSR405によって生成される第1のマルチビット値480に対応してもよく、第2のマルチビット値510は第2のLFSR407のマルチビット値に対応してもよく、第3のマルチビット値512は第3のLFSR409のマルチビット値に対応してもよく、第4のマルチビット値514は第4のLFSR411のマルチビット値に対応してもよい。
【００４３】
複数のLFSR404のうちの1つのLFSRは、マッチ回路408がLFSRの値と対応する所定値との間の一致を検出するまで、シーケンスの中で新たな値を生成してもよい。タイミング図500に示すように、所定値406の出力は4つの16進数:「0x9、0x7、0x2、0xA」である。この場合、16進数「0x9」は第1のLFSR405の対応する所定値であってよく、16進数「0x7」は第2のLFSR407の対応する所定値であってよく、16進数「0x2」は第3のLFSR409の対応する所定値であってよく、16進数「0xA」は第4のLFSR411の対応する所定値であってよい。各16進数は、4ビットの2進数に対応してもよい。たとえば「0x8」は、「1000」の2進状態を表してもよい。
【００４４】
タイミング図500に示すように、第1のLFSR405の第1のマルチビット値508は、所定値「0x9」と一致する値「0x9」を生成する前に、「0x6、0x3、0xD、0xA、0x5、0xE、0xF、0xB」の16進数のシーケンスを生成する。別の例として、第2のLFSR407の第2のマルチビット値510は、所定値「0x7」と一致する値「0x7」を生成する前に、「0xD、0xA、0x5、0xE」の16進数のシーケンスを生成する。第3のマルチビット値512は、所定値「0x2」と一致する値「0x2」を生成する前に、「0x7、0xF、0xB、0x9、0x8、0x4」の16進数のシーケンスを生成する。第4のマルチビット値514は、所定値「0xA」と一致する値「0xA」を生成する前に、「0xD」の16進数のシーケンスを生成する。各LFSRは移行を停止し、その所定値と一致するときの状態を保持する。結果として、マッチ回路はそれらのそれぞれの出力を保持する。
【００４５】
タイミング図500に示すように、LFSRの各値が対応する所定値と一致する場合、第1の段出力回路414は第1の段完了信号460を高論理レベルから低論理レベルに移行してもよい。第1の段完了信号460で低論理レベルを検出することに応じて、カウンタ410は開始値から0までのカウントダウンを開始してもよい。開始値は、ロード値回路412からロードされてもよい。タイミング図500に示すように、16進数「0x5」は、ロード値回路412の出力からカウンタ410のカウント518にロードされる。タイミング図500に示すように、カウンタ518が16進数「0x0」に達する場合、第2の段出力回路416は、第2の段完了信号470、つまり第2の段のパワーオンリセット信号418を高論理レベルから低論理レベルへ移行する。
【００４６】
図6を参照すると、パワーオンリセット信号を制御するパワーオンリセット回路600の特定の例示的な実施形態が示されている。パワーオンリセット回路600は、第1の段677と第2の段679とを含む。第1の段677は、複数の線形帰還シフトレジスタ(LFSR)604、所定値606、複数のマッチ回路608および第1の段出力回路614を含む。第2の段679はカウンタ610、ロード値回路612および第2の段出力回路616を含む。第1の段677は、複数のマッチ回路608および第1の段出力回路614によって示されるように、所定値606からの値が複数のLFSR604からの値と一致する場合、第1の段完了信号660をアサートするように構成されてもよい。第2の段679は、第2の段出力回路616によって示されるように、カウンタ610が特定のカウントに達する場合、第2の段完了信号670をアサートするように構成されてもよい。多段出力回路643は、第1の段完了信号660および第2の段完了信号670に基づいてパワーオンリセット信号618をアサートするように構成されてもよい。
【００４７】
複数のLFSR604は、第1のLFSR605、第2のLFSR607、第3のLFSR609および第4のLFSR611を含んでもよい。特定の一実施形態では、第1のLFSR605および第2のLFSR607はそれぞれ、図1の第1のLFSR108および第2のLFSR110である。複数のLFSR604のうちの各LFSRは、複数のマッチ回路608に与えられるマルチビット値を生成するように構成されてもよい。複数のマッチ回路608は、第1のマッチ回路621、第2のマッチ回路622、第3のマッチ回路624および第4のマッチ回路626を含んでもよい。第1の段677は、図4の第1の段477と実質的に同じように動作する。第1の段677が完了したことを示すために、第1の段完了信号660がカウンタ610および多段出力回路643に与えられてもよい。
【００４８】
第2の段679は、図4の第2の段479と実質的に同じように動作する。第2の段出力回路616の出力641は、多段出力回路643の入力に結合されてもよい。
【００４９】
多段出力回路643は、第1の段完了信号660および第2の段完了信号670に基づいてパワーオンリセット信号618を移行するように構成されてもよい。たとえば、第1の完了信号660および第2の完了信号670の両方が高論理レベルにある場合(たとえば、第1の段677も第2の段679も完了している場合)、多段出力回路643はパワーオンリセット信号618を低論理レベルで維持してもよい。この場合、第1の段完了信号660は低論理レベルに移行するが(たとえば、第1の段677は完了している場合)、第2の段完了信号670は高論理レベルにある場合(たとえば、第2の段679は完了していない場合)、多段出力完了回路643はパワーオンリセット信号618を高論理レベルに移行してもよい。第2の段完了信号670は低論理レベルに移行するが(たとえば、第2の段679は完了している場合)、第1の段完了信号660は依然として低論理レベルにある場合、多段出力回路643はパワーオンリセット信号618を低論理レベルに移行してもよい。したがって、パワーオンリセット信号618は、可変部分(たとえば第1の段677)に基づいてアサートされ、固定部分(たとえば第2の段679)に基づいてディアサートされる。
【００５０】
動作中、時間668でのパワーアップイベントに応じて、パワーオンリセット信号618は低論理レベルで維持され、その間複数のLFSR604は値を生成する(たとえば、第1のLFSR605は第1のマルチビット値680を生成する)。第1の段完了信号660および第2の段完了信号670が両方とも高論理レベルにある場合、パワーオンリセット信号618は低論理レベルで開始する。複数のLFSR604の値は、複数のマッチ回路608によって所定値606と比較されてもよい。LFSRが所定値606と一致する場合、第1の段出力回路614は時間671で、第1の段677が完了したことを示すために、第1の段完了信号660を高論理レベルから低論理レベルへ移行し、多段出力完了回路643はパワーオンリセット信号618を高論理レベルへ移行する。各LFSRはランダム状態で開始してもよいので、すべてのLFSRがそれらの所定値と一致するための時間量は各パワーアップイベントで異なってもよく、したがって時間668と時間671との間の時間の長さは限られた範囲内で可変である。
【００５１】
第1の段完了信号660が高論理レベルから低論理レベルへ移行することに応じて、カウンタ610は開始値から0までカウントダウンしてもよい。時間672で、カウンタ610が0に達する場合、第2の段出力回路616は第2の段679が完了したことを示すために、第2の段完了信号670を高論理レベルから低論理レベルへ移行し、パワーオンリセット信号618は高倫理レベルから低論理レベルへ移行する。この場合、パワーオンリセット信号618は、第1の段完了信号660が低論理レベルでアサートされること(たとえば第1の段677が完了すること)に応じて高論理レベルでアサートされ、第2の段完了信号670がアサートされること(たとえば第2の段679が完了すること)に応じてディアサートされる。たとえば、パワーオンリセット信号618は、第1の段完了信号660がアサートされた後、所定の数のクロックサイクルでディアサートされてもよい。
【００５２】
パワーオンリセット信号618を移行することによって、各LFSRが特定の所定値と一致する場合、パワーオンリセット信号618は、LFSR605〜611の最大のシーケンス長に基づいた上限を持つ持続時間の後でシステムの他の回路に与えられてもよい。パワーオンリセット信号618の持続時間は、リセット後に他の回路が初期化のために使用する時間に対応するように選択されてもよい。この場合、システムの他の回路は、パワーオンリセット信号618が高論理レベルから低論理レベルへ移行された後、初期化され、動作の準備をしてもよい。
【００５３】
図7を参照すると、パワーオンリセット信号を制御するシステム700の特定の例示的な実施形態が示されている。システム700は、カスケード構成で結合された第1のパワーオンリセット回路702と第2のパワーオンリセット回路704とを含む。カスケード構成によって、システム700は、パワーオンリセット信号724を第2のパワーオンリセット回路704に基づいた幅のパルスとしてアサートすることができる。
【００５４】
第1のパワーオンリセット回路702は、図4のパワーオンリセット回路400のコンポーネントに対応するコンポーネントを含む。たとえば、第1のパワーオンリセット回路702は、第1の段773と第2の段775とを含む。第1の段773は第1のLFSR750、第2のLFSR752、所定値753、複数のマッチ回路751、および第1の段完了信号759をアサートするように構成された第1の段出力回路757を含む。第2の段755はカウンタ714、ロード値回路755、および第2の段完了信号718をアサートするように構成された第2の段出力回路706を含む。第2の段出力回路706は、反転OR(NOR)回路であってもよい。
【００５５】
第2のパワーオンリセット回路704は、図4のパワーオンリセット回路400のコンポーネントに対応するコンポーネントを含む。たとえば、第2のパワーオンリセット回路702は、第3の段777と第4の段779とを含む。第3の段777はAND回路710、第1のLFSR754、第2のLFSR756、所定値731、複数のマッチ回路721、および第3の段完了信号725をアサートするように構成された第3の段出力回路723を含む。第4の段779はカウンタ764、ロード値回路727、および第4の段完了信号722をアサートするように構成された第4の段出力回路729を含む。第4の段出力回路729は、OR回路であってもよい。
【００５６】
多段出力回路712は、第4の段完了信号722、およびインバータ708によって生成される第2の段完了信号718の反転720に基づいて、パワーオンリセット信号724をアサートするように構成されてもよい。特定の一実施形態では、多段出力回路712はXOR回路である。この場合、第2の段完了信号718の反転720が第4の段完了信号722と同じ論理レベルにある場合、多段出力回路712は低論理レベルにあるパワーオンリセット信号724に移行しても、または維持してもよい。第4の段完了信号722と第2の段完了信号718の反転720が異なる論理レベルにある場合、多段出力回路712は高論理レベルにあるパワーオンリセット信号724に移行しても、または維持してもよい。
【００５７】
動作中、パワーアップイベントに応じて、時間780で、パワーオンリセット信号724は低論理レベルで維持されてもよい。時間780と時間782との間で、第1の段出力回路757は、少なくとも1つのLFSR750、752がその所定値753と一致しない間、ディアサートされた第1の段完了信号759を保持してもよい。第1の段完了信号759がアサートされる場合、第2の段完了信号718は低論理レベルにあってもよい(たとえば、第2の段875が完了していない場合など)。低論理レベルにある第2の段完了信号718に応じて、AND回路710は、第2のパワーオンリセット回路704上の第1のLFSR754および第2のLFSR756の動作を無効にしてもよい。この場合、カウンタ764はその出力を開始値で保持し、第4の段完了信号722がディアサートされるようにする(たとえば高論理レベルを持つようにする)。第2の段完了信号718の反転720と第4の段完了信号722の両方が高論理レベルにある場合、時間780で示すように、多段出力回路712はパワーオンリセット信号724を低論理レベルで維持する。
【００５８】
第1のパワーオンリセット回路702では、複数のマッチ回路751が第1のLFSR750および第2のLFSR752の値が所定値753と一致すると判定する場合、時間782で、第1の段出力回路757は第1の段完了信号759をアサートしてもよい(たとえば、第1の段773が完了しているなど)。カウンタ714は、第1の段完了信号759がアサートされたことを検出することに応じて、カウントダウンを開始してもよい。第2の段出力回路706が、カウンタ714がカウントダウンを完了したことを判定する場合、第2の段完了信号718は高論理レベルに移行されてもよい。高論理レベルで第2の段完了信号718を受信することに応じて、AND回路710は、第1のLFSR754および第2のLFSR756が値の生成を開始できるようにする。第2の段完了信号718の反転720は低論理レベルにあり(たとえば、第2の段775は完了している場合)、第4の段完了信号722は高論理レベルにある場合(たとえば、第4の段779は完了していない場合)、時間784で、多段出力回路712はパワーオンリセット信号724をアサートしてもよい。
【００５９】
第2のパワーオンリセット回路704では、複数のマッチ回路721が第1のLFSR754および第2のLFSR756の値が所定値731と一致すると判定する場合、時間786で、第3の段出力回路723は第3の段完了信号725をアサートしてもよい(たとえば、第3の段777は完了しているなど)。カウンタ764は、第3の段完了信号725がアサートされたことを検出することに応じて、カウントダウンを開始してもよい。第4の段出力回路729が、カウンタ764がカウントダウンを完了したことを判定する場合、第4の段完了信号722はアサートされてもよい。第2の段完了信号718の反転720は低論理レベルにあり(たとえば、第2の段775は完了している場合)、第4の段完了信号722は低論理レベルにある場合(たとえば、第4の段779は完了している場合)、時間788で、多段出力回路712はパワーオンリセット信号724をディアサートしてもよい。
【００６０】
第1のパワーオンリセット回路702に応じてパワーオンリセット信号724をオンにし、第2のパワーオンリセット回路704に応じてパワーオンリセット信号724をオフにすることによって、システム700は時間780〜782の可変遅延および時間782〜784の固定遅延(すなわち、遅延は可変であるが上限と下限を有する)の後で開始するパルスパワーオンリセット信号724を生成してもよい。パワーオンリセット信号724は、784から786までの可変時間と786から788までの固定時間とを含む持続時間(すなわちパルスの持続期間は上限と下限を持ち可変である)アサートされる。
【００６１】
図8を参照すると、多数のパワードメインと、パワードメインに対してパワーオンリセット信号を制御する多数のパワーオンリセット回路とを含むダイ890上で実装されるシステム800の特定の例示的な実施形態が示されている。ダイ890はパッド(たとえばワイヤボンディングパッドなど)892、およびシステム800の第1のパワードメイン894の一部である回路(たとえば入力/出力(I/O)ドメインなど)を含む。第2のパワードメイン896は、第1のドメイン894より低い電圧で動作するように構成された論理回路を含んでもよいコアドメインであってもよい。第1のパワーオンリセット回路802は、第1のパワードメイン894に対して第1のパワーオンリセット信号820を制御し、第2のパワーオンリセット回路804は、第2のパワードメイン896に対して第2のパワーオンリセット信号822を制御する。
【００６２】
第1のパワーオンリセット回路802は、図4のパワーオンリセット回路400のコンポーネントに対応するコンポーネントを含む。たとえば、第1のパワーオンリセット回路802は、第1の段873と第2の段875とを含む。第1の段873は第1のLFSR850、第2のLFSR852、所定値853、複数のマッチ回路851、および第1の段完了信号859をアサートするように構成された第1の段出力回路857を含む。第2の段875はカウンタ814、ロード値回路855、および第2の段完了信号818をアサートするように構成された第2の段出力回路806を含む。第2の段出力回路806は、反転OR(NOR)回路であってもよい。
【００６３】
第2のパワーオンリセット回路804は、図4のパワーオンリセット回路400のコンポーネントに対応するコンポーネントを含む。たとえば、第2のパワーオンリセット回路802は、第3の段877と第4の段879とを含む。第3の段877はAND回路810、第1のLFSR854、第2のLFSR856、所定値831、複数のマッチ回路821、および第3の段完了信号825をアサートするように構成された第3の段出力回路823を含む。第4の段879はカウンタ864、ロード値回路827、および第2のパワーオンリセット信号822(すなわち第4の段完了信号)をアサートするように構成された第4の段出力回路829を含む。第4の段出力回路829は、OR回路であってもよい。
【００６４】
動作中、第1の段出力回路857は、少なくとも1つのLFSR850、852がその所定値853と一致しない間、ディアサートされた第1の段完了信号859を保持してもよい。第1の段完了信号859がアサートされる場合、第2の段完了信号818は高論理レベルにあってもよい。この場合、インバータ808は、第1のパワーオンリセット信号820を低論理レベルで維持するために、第2の段完了818を反転してもよい。第2の段完了信号818での高論理レベルに応じて、AND回路810は、第2のパワーオンリセット回路804の第1のLFSR854および第2のLFSR856の動作を無効にしてもよい。この場合、カウンタ864はその出力を開始値で保持し、第2のパワーオンリセット信号822がディアサートされるようにする(たとえば高論理レベルを持つようにする)。
【００６５】
第1のパワーオンリセット回路802では、複数のマッチ回路851が第1のLFSR850および第2のLFSR852の値が所定値853と一致すると判定する場合、第1の段出力回路857は第1の段完了信号859をアサートしてもよい(たとえば、第1の段873は完了しているなど)。カウンタ814は、第1の段完了信号859がアサートされたことを検出することに応じて、カウントダウンを開始してもよい。第2の段出力回路806が、カウンタ814がカウントダウンを完了したことを判定する場合、第2の段完了信号818は高論理レベルに移行されてもよい。高論理レベルで第2の段完了信号818を受信することに応じて、AND回路810は、第1のLFSR854および第2のLFSR856が値の生成を開始できるようにする信号を送ってもよい。
【００６６】
第2のパワーオンリセット回路804では、複数のマッチ回路821が第1のLFSR854および第2のLFSR856の値が所定値831と一致すると判定する場合、第3の段出力回路823は第3の段完了信号825をアサートしてもよい(たとえば、第3の段877は完了しているなど)。カウンタ864は、第3の段完了信号825がアサートされたことを検出することに応じて、カウントダウンを開始してもよい。第4の段出力回路829が、カウンタ864がカウントダウンを完了したことを判定する場合、第2のパワーオンリセット信号822はアサートされてもよい。
【００６７】
その結果、第1のパワードメイン894と第2のパワードメイン896の両方はパワーアップイベントに遭遇し、第2のパワードメイン896は、第1のパワードメイン894が初期化された後までリセット状態に保たれる。たとえば、第1のパワードメイン894は、第2のパワードメイン896によって使用されるクロック信号またはその他の制御信号を受信または生成してもよい。そのような信号は、第2のパワードメインで第2のパワーオンリセット回路804の動作を有効にする前に、第1のパワーオンリセット信号820を介して初期化される。別の例として、第2のパワードメイン896は、第1のパワードメイン894が動作可能なままで、電源を落とされてもよい。その結果、第1のパワーオンリセット信号820は、第2のパワードメイン896が電源を落とされている間、ディアサートされたままであってもよい。第2のパワードメイン896がパワーアップイベント(たとえばウォームブートなど)に遭遇する場合、第2のパワーオンリセット信号822はアサート状態で開始し、LFSR854および856は、第1のパワーオンリセット信号820が低論理レベルのままであるために、有効として開始する。多数の電圧ドメインの中で(たとえば1つまたは複数のI/Oドメイン、コアドメインおよびメモリドメインなど)、また様々な条件の中で(たとえば1つまたは多数のドメインが電源を落とされている場合など)、制御されたパワーアップ応答を可能にするために、1つまたは複数の追加のカスケード式の段、または任意のそれらの組合せにおいて、さらなるパワーオンリセット回路が並列に追加されてもよい。そのようなパワーオンリセット回路は、図4、図6および図7に示す任意の実施形態または任意のそれらの組合せに従って動作するように構成されてもよい。
【００６８】
図9を参照すると、パワーオンリセット信号をアサートする方法900が開示されている。方法900は、902で、電力をパワーオンリセット回路に適用するステップを含む。たとえば、図4のパワーオンリセット回路は電源を投入されてもよい。方法900はまた、904で、各LFSRが未知の値で開始するステップを含む。たとえば、複数のLFSR400のうちの各LFSRは、ランダムまたは疑似ランダム値で開始してもよい。図4の第1のLFSR405、第2のLFSR407、第3のLFSR409および第4のLFSR411は、少なくとも部分的に並行して動作してもよい。たとえば、各LFSR405〜411は通常、複数のマッチ回路408に同時に与えられる値を生成するためにクロック制御されてもよく、複数のマッチ回路408はその値を所定値406と比較する。しかしながら、特定のLFSRは、2つ以上のLFSRが同時に動作する始動期間のうちの少なくとも一部で、他のLFSRの値とは無関係に、対応する所定値と一致する値を生成し、したがって新たな値の生成を停止してもよい。たとえば、第1のLFSR405は、第2のLFSR407の動作期間中に少なくとも1つの状態移行またはその他の活動を実行することによって、少なくとも部分的に第2のLFSR407と並行して動作する。
【００６９】
判定ブロック906で、すべてのLFSRが終了状態にあるかどうか(すなわち各LFSRが所定値と一致するかどうか)が判定される。たとえば、図4の複数のマッチ回路408は、複数のLFSR404の値480が所定値406と一致するかどうかを判定してもよい。LFSRのうちの少なくとも1つが対応する所定値と一致しない場合、方法900は判定ブロック906に戻る。方法900は、複数のLFSR404のうちのLFSRの各々が対応する所定値と一致する場合、908で、カウントダウンカウンタをリセットから解放するステップを含む。たとえば、図4のカウンタ410は、第1の段完了信号460を受け取ることに応じてカウントダウンを開始してもよい。
【００７０】
方法900は、判定ブロック910で、リセットカウンタが終了状態にあるかどうかを判定するステップを含む。たとえば、図4のカウンタ410は、開始値から0(カウンタの終了状態)までカウントダウンする。カウンタが0に達していない場合、方法900は判定ブロック910に戻る。カウンタが0カウントに達していると判定される場合、方法900は912で、パワーオンリセット信号を非アクティブ状態に移行するステップを含む。たとえば、図4のカウンタ410は、パワーオンリセット信号418を低論理レベルに移行してもよい。
【００７１】
方法900は、パワーオンリセット信号のタイミングを多数のLFSRに基づいて制御する。多数のLFSRは、単一のより大きなLFSRと同じ最初のパワーアップ値との比較一致の確率を実現する冗長性を提供してもよい。単一のより大きなLFSRの代わりに多数のLFSRを使用することによって、並行して動作する各LFSRは単一のより大きなLFSRよりも速く終了条件に到達することができる。
【００７２】
図10を参照すると、1つの方法が開示されており、全体的に1000と表される。方法1000は、1002で、パワーアップイベントに応じて実質的に並行して動作するように、第1の線形帰還シフトレジスタ(LFSR)および第2のLFSRをクロック制御するステップを含む。たとえば、図4の各LFSR405〜411は、複数のマッチ回路408に同時に(たとえば連続的にではなく)与えられる値を生成することによって、並行して動作してもよい。この場合、何らかの非ゼロの持続時間の間、少なくとも2つのLFSRは並行して動作し、値を作り出してもよい。この方法はまた、1004で、第1のLFSRの第1の状態が第1の所定状態と一致し、第2のLFSRの第2の状態が第2の所定状態と一致することに応じて、完了信号をアサートするステップを含む。たとえば、図1では、第1のLFSR108の第1の値121および第2のLFSR110の第2の値122がそれぞれ第1の所定値112および第2の所定値114と一致する場合、比較回路106は完了信号132をアサートする。この方法は、1006で、パワーオンリセット信号のタイミング特性が少なくとも部分的に完了信号に基づく、パワーアップイベントに対応するパワーオンリセット信号をアサートするステップをさらに含む。パワーオンリセット信号のタイミング特性は、どのような条件の下でパワーオンリセット信号がアサートされるのか、またはディアサートされるのかを示してもよい。たとえば、図1では、パワーオンリセット信号生成回路130は、完了信号132を受信することに応じてパワーオンリセット信号120をアサートする。
【００７３】
方法1000は、パワーオンリセット信号のタイミングを多数のLFSRに基づいて制御する。単一のより大きなLFSRの代わりに多数のLFSRを使用することによって、並行して動作する各LFSRは単一のより大きなLFSRよりも速く終了条件に到達することができる。
【００７４】
図11は、パワーオンリセット信号を制御するパワーオンリセット回路1164を含むワイヤレス通信デバイス1100の一実施形態のブロック図である。ワイヤレス通信デバイス1100は、メモリ1132に結合された、デジタルシグナルプロセッサ(DSP)のようなプロセッサ1110を含む、携帯式のワイヤレス電子デバイスとして、実装され得る。
【００７５】
パワーオンリセット回路1164は、パワーオンリセット信号の移行を制御してもよい。たとえば、パワーオンリセット回路1164は図1、図2、図4、図6〜図8の1つまたは複数に示したコンポーネントまたは回路の1つまたは複数を含んでもよく、図9〜図10の1つまたは複数の方法、または任意のそれらの組合せに従って動作してもよい。
【００７６】
ある特定の実施形態では、ディスプレイコントローラ1126が、プロセッサ1110およびディスプレイデバイス1128に結合される。コーダ/デコーダ(CODEC)1134も、プロセッサ1110に結合され得る。スピーカー1136およびマイクロフォン1138がCODEC 1134に結合され得る。ワイヤレスコントローラ1140が、プロセッサ1110およびワイヤレスアンテナ1142に結合され得る。パワーオンリセット回路1164は、1つまたは複数の電圧ドメイン(不図示)にあってもよいディスプレイ制御1126、CODEC1134、プロセッサ1110、メモリ1132およびワイヤレスコントローラ1140に1つまたは複数のパワーオンリセット信号を与えるものとして示されている。
【００７７】
特定の一実施形態では、プロセッサ1110、ディスプレイコントローラ1126、メモリ1132、CODEC1134およびワイヤレスコントローラ1140は、システムインパッケージデバイスまたはシステムオンチップデバイス1122に含まれる。特定の実施形態では、入力デバイス1130および電源1144が、システムオンチップデバイス1122に結合される。さらに、ある特定の実施形態では、図11に示されるように、ディスプレイデバイス1128、入力デバイス1130、スピーカー1136、マイクロフォン1138、ワイヤレスアンテナ1142、および電源1144は、システムオンチップデバイス1122の外部にあってもよい。しかしながら、ディスプレイデバイス1128、入力デバイス1130、スピーカー1136、マイクロフォン1138、ワイヤレスアンテナ1142、および電源1144の各々は、インターフェースまたはコントローラのような、システムオンチップデバイス1122のコンポーネントに結合され得る。
【００７８】
図1〜図11に示す実施形態は例示的なものであり、変形形態は本開示の範囲内にあるものとして認識される。たとえば、パワーオンリセット回路のLFSRは単一の時間で開始してもよいが、他の実施形態では、LFSRは少なくとも2つのLFSRがある時点で並行して動作する限り、開始をずらしていてもよい。たとえば、図4の各LFSR405〜411は、複数のマッチ回路408に同時に(たとえば連続的にではなく)与えられる値を生成することによって、並行して動作してもよい。この場合、何らかの非ゼロの持続時間の間、少なくとも2つのLFSRは並行して動作してもよい。また、パワーオンリセット回路によって使用されるLFSRの数は、2よりも大きい任意の数であってもよく、または2と等しくてもよい。図7および図8のようなカスケード構成では、任意の数のカスケード段があってもよい。さらに、いくつかの信号を高論理レベルでアサートされるものとして説明し、他の信号を低論理レベルでアサートされるものとして説明しているが、他の実施形態では、任意の特定の信号は、実質的に同様の結果を達成するために、回路要素を適切に変更して高レベルまたは低レベルでアサートされてもよい。AND、ORおよびXORを示しているが、実質的に同様の動作を行うために他の論理回路が使用されてもよい。図2の第1のLFSR204はガロア型LFSRとして示しているが、他の実施形態では、フィボナッチ型構成の中で、第1の段のみが多数の段から帰還を受け取る。
【００７９】
前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に保存されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)になるように、設計かつ構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に与えられ得る。得られた製品は、次いで半導体ダイに切り込まれ、半導体チップにパッケージされる半導体ウェハを含む。チップはその後、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニットまたはその他デバイスなどのデバイスの中で用いられる。
【００８０】
図12は、電子デバイス製造プロセス1200の、ある特定の例示的な実施形態を示す。物理的なデバイス情報1202が、製造プロセス1200において、たとえば研究用コンピュータ1206において受け取られる。物理的なデバイス情報1202は、図1のパワーオンリセット回路102、図2のパワーオンリセット回路200、図4のパワーオンリセット回路400、図6のパワーオンリセット回路600、図7の第1のパワーオンリセット回路702および第2のパワーオンリセット回路704、図8の第1のパワーオンリセット回路802および第2のパワーオンリセット回路804、または任意のそれらの組合せなどの半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含み得る。たとえば、物理的なデバイス情報1202は、研究用コンピュータ1206に結合されるユーザインターフェース1204を介して入力される、物理的なパラメータ、材料の特性、および構造情報を含み得る。研究用コンピュータ1206は、メモリ1210のようなコンピュータ可読媒体に結合される、1つまたは複数のプロセシングコアのようなプロセッサ1208を含む。メモリ1210は、プロセッサ1208に、ファイルフォーマットに適合するように物理的なデバイス情報1202を変換させ、ライブラリファイル1212を生成させるように実行可能な、コンピュータ可読命令を保存することができる。
【００８１】
特定の一実施形態では、ライブラリファイル1212は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル1212は、図1、図2、図4、図6、図7および図8に示すパワーオンリセット回路の1つまたは複数を含むデバイス、または任意のこれらの組合せを含むデバイスを含む半導体デバイスのライブラリを含んでもよく、このライブラリは、電子設計自動化(EDA)ツール1220とともに用いるために提供される。
【００８２】
ライブラリファイル1212は、メモリ1218に結合される1つまたは複数のプロセシングコアのようなプロセッサ1216を含む、設計用コンピュータ1214において、EDAツール1220とともに用いられ得る。EDAツール1220は、メモリ1218においてプロセッサ実行可能命令として保存され、設計用コンピュータ1214のユーザが、ライブラリファイル1212の、図1、図2、図4、図6、図7および図8に示すパワーオンリセット回路の1つまたは複数を含むデバイス、またはこれらの任意の組合せを含む回路を設計できるようにし得る。たとえば、設計用コンピュータ1214のユーザは、設計用コンピュータ1214と結合されるユーザインターフェース1224を介して、回路設計情報1222を入力することができる。回路設計情報1222は、図1、図2、図4、図6、図7および図8に示すパワーオンリセット回路の1つまたは複数を含むデバイス、またはこれらの任意の組合せのような、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。例示すると、回路設計の特性は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または、半導体デバイスの物理的な特性を表す他の情報を含み得る。
【００８３】
設計用コンピュータ1214は、ファイルフォーマットと適合するように、回路設計情報1222を含む設計情報を変換するように構成され得る。例示すると、ファイル形式は、平面的な幾何形状、文字列の標識、および、Graphic Data System (GDSII)ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ1214は、図1、図2、図4、図6、図7および図8に示すパワーオンリセット回路の1つまたは複数またはこれらの任意の組合せを表す情報、他の回路または情報を加えて含む、GDSIIファイル1226のような変換された設計情報を含むデータファイルを、生成するように構成され得る。例示のために、データファイルは、図1、図2、図4、図6、図7および図8に示すパワーオンリセット回路の1つまたは複数と、システムオンチップ(SOC)内に追加の電子回路およびコンポーネントも含むSOCに対応する情報を含み得る。
【００８４】
GDSIIファイル1226は、GDSIIファイル1226の中の変換された情報に従って、図1、図2、図4、図6、図7および図8に示すパワーオンリセット回路の1つまたは複数を記述する情報を製造するための製作プロセス1228で受け取られ得る。たとえば、デバイス製造プロセスは、GDSIIファイル1226をマスク製造業者1230に提供して、代表的なマスク1232として示される、フォトリソグラフィプロセスで用いられるマスクのような、1つまたは複数のマスクを作成するステップを含み得る。マスク1232は、製造プロセスの間に用いられ、1つまたは複数のウェハ1234を生成することができ、ウェハ1234は検査されて、代表的なダイ1236のようなダイに分割され得る。ダイ1236は、図1、図2、図4、図6、図7および図8に示すパワーオンリセット回路の1つまたは複数を含むデバイスを含む回路を含む。
【００８５】
ダイ1236を、パッケージングプロセス1238に提供することができ、パッケージングプロセス1238において、ダイ1236は代表的なパッケージ1240に組み込まれる。たとえば、パッケージ1240は、システムインパッケージ(SiP)構成のような、単一のダイ1236または複数のダイを含み得る。パッケージ1240は、電子機器技術評議会(JEDEC)規格のような、1つまたは複数の規格または仕様を遵守するように構成され得る。
【００８６】
パッケージ1240に関する情報は、たとえばコンピュータ1246に保存されるコンポーネントライブラリを介して、様々な製品設計者に配布され得る。コンピュータ1246は、メモリ1250に結合される、1つまたは複数のプロセシングコアのようなプロセッサ1248を含み得る。ユーザインターフェース1244を介してコンピュータ1246のユーザから受け取られたPCB設計情報1242を処理するために、プリント回路基板(PCB)ツールが、メモリ1250にプロセッサ実行可能命令として保存され得る。PCB設計情報1242は、図1、図2、図4、図6、図7および図8に示すパワーオンリセット回路の1つまたは複数を含むパッケージ1240に対応するパッケージングされた半導体デバイス、またはこれらの任意の組合せのような、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含み得る。
【００８７】
コンピュータ1246は、PCB設計情報1242を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含むデータを備えたGERBERファイル1252のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図1、図2、図4、図6、図7および図8に示すパワーオンリセット回路の1つまたは複数を含む、パッケージ1240に対応する。他の実施形態では、変換されたPCB設計情報により生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。
【００８８】
GERBERファイル1252は、基板組立プロセス1254において受け取られ、GERBERファイル1252内に保存される設計情報に従って製造される、代表的なPCB1256のようなPCBを作成するために、用いられ得る。たとえば、GERBERファイル1252は、PCB製造プロセスの様々なステップを実行するために、1つまたは複数の機械にアップロードされ得る。PCB1256は、パッケージ1240を含む電子部品が装着されて、代表的なプリント回路アセンブリ(PCA)1258を形成することができる。
【００８９】
PCA1258は、製品製造プロセス1260において受け取られ、第1の代表的な電子デバイス1262および第2の代表的な電子デバイス1264のような、1つまたは複数の電子デバイスとなるように統合され得る。例示的かつ非限定的な例として、第1の代表的な電子デバイス1262、第2の代表的な電子デバイス1264、またはこれら両方は、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、コンピュータという群から選択されてもよく、その中に、パワーオンリセット回路が組み込まれる。別の例示的かつ非限定的な例として、電子デバイス1262および1264の1つまたは複数は、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末のような持ち運び可能なデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、計測装置のような固定位置データユニット、または、データもしくはコンピュータ命令を保存もしくは取り出す任意の他のデバイス、またはこれらの任意の組合せのような、遠隔ユニットであってよい。図8は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、アクティブな集積回路を含む任意のデバイスにおいて適切に利用され得る。
【００９０】
図1、図2、図4、図6、図7および図8に示すパワーオンリセット回路の1つまたは複数を含むデバイスは、例示的なプロセス1200で説明するように、製作され、処理され、電子デバイスに組み込まれてもよい。図1〜図11に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル1212、GDSIIファイル1226、GERBERファイル1252内などに、様々なプロセスの段階で含まれてもよく、また、研究用コンピュータ1206のメモリ1210、設計用コンピュータ1214のメモリ1218、コンピュータ1246のメモリ1250、基板組立プロセス1254のような様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに保存されてもよく、また、マスク1232、ダイ1236、パッケージ1240、PCA1258、プロトタイプ回路もしくはデバイスのような他の製品(図示せず)、またはこれらの任意の組合せなどの1つまたは複数の他の物理的な実施形態に組み込まれてもよい。物理的なデバイス設計から最終製品までの製造の様々な代表的な段階が示されるが、他の実施形態では、より少数の段階が用いられてもよく、または追加の段階が含まれてもよい。同様に、プロセス1200は、プロセス1200の様々な段階を実行する、単一のエンティティまたは1つもしくは複数のエンティティにより実行され得る。
【００９１】
本明細書で開示した実施形態に関して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、全般にそれらの機能に関して、上で説明されてきた。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
【００９２】
本明細書で開示する実施形態に関して説明する方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気消去可能プログラマブル読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替的には、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別のコンポーネントとして存在し得る。「記憶媒体」は非一時的(すなわち一時的な伝搬信号ではない)なものである。
【００９３】
開示される実施形態の上記の説明は、当業者が、開示された実施形態を実現または利用できるようにするために、提供される。これらの実施形態への様々な修正が、当業者には容易に明らかであり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。
【符号の説明】
【００９４】
100  システム
102  パワーオンリセット回路
104  他の回路
106  比較回路
108  第1の線形帰還シフトレジスタ(LFSR)
110  第2のLFSR
112  第1の所定値
114  第2の所定値
120  パワーオンリセット信号
121  第1の値
122  第2の値
130  パワーオンリセット信号生成回路
132  完了信号
200  パワーオンリセット回路
202  比較回路
204  第1の代表的LFSR
206  第2の代表的LFSR
208  第1のフリップフロップ
210  第2のフリップフロップ
212  第3のフリップフロップ
214  第4のフリップフロップ
218  OR回路
220、222、224  排他的OR(XOR)回路
226、228、230  AND回路
232  制御回路
234  クロック信号
236  イネーブル信号
244  第1のマルチビット値
246  第2のマルチビット値
248  完了信号
260  反転OR(NOR)回路
288  出力
290  パワーオンリセット信号
300  タイミング図
400  パワーオンリセット回路
404  複数の線形帰還シフトレジスタ(LFSR)
405  第1のLFSR
406  所定値
407  第2のLFSR
408  複数のマッチ回路
409  第3のLFSR
410  カウンタ
411  第4のLFSR
412  ロード値回路
414  第1の段出力回路
416  第2の段出力回路
418  パワーオンリセット信号
421  第1のマッチ回路
422  第2のマッチ回路
424  第3のマッチ回路
426  第4のマッチ回路
450  第1のXOR回路
452  第2のXOR回路
454  第3のXOR回路
456  第4のXOR回路
458  第1のマッチOR回路
460  第1の段完了信号
468、471、472  時間
470  第2の段完了信号
477  第1の段
479  第2の段
480  第1のマルチビット値
481、482、486  出力
490  第4の信号
491  第3の信号
492  第2の信号
493  第1の信号
500  タイミング図
508  第1のマルチビット値
510  第2のマルチビット値
512  第3のマルチビット値
600  パワーオンリセット回路
604  複数の線形帰還シフトレジスタ(LFSR)
605  第1のLFSR
607  第2のLFSR
609  第3のLFSR
611  第4のLFSR
606  所定値
608  複数のマッチ回路
610  カウンタ
612  ロード値回路
614  第1の段出力回路
616  第2の段出力回路
618  パワーオンリセット信号
621  第1のマッチ回路
622  第2のマッチ回路
624  第3のマッチ回路
626  第4のマッチ回路
643  多段出力回路
660  第1の段完了信号
668、671、672  時間
670  第2の段完了信号
677  第1の段
679  第2の段
680  第1のマルチビット値
700  システム
702  第1のパワーオンリセット回路
704  第2のパワーオンリセット回路
706  第2の段出力回路
708  インバータ
710  AND回路
712  多段出力回路
714  カウンタ
718  第2の段完了信号
720  反転
721  複数のマッチ回路
722  第4の段完了信号
723  第3の段出力回路
724  パワーオンリセット信号
725  第3の段完了信号
727  ロード値回路
729  第4の段出力回路
731  所定値
750  第1のLFSR
751  複数のマッチ回路
752  第2のLFSR
753  所定値
754  第1のLFSR
755  ロード値回路
756  第2のLFSR
757  第1の段出力回路
759  第1の段完了信号
764  カウンタ
773  第1の段
775  第2の段
777  第3の段
779  第4の段
780、782、784、786、788  時間
800  システム
802  第1のパワーオンリセット回路
804  第2のパワーオンリセット回路
806  第2の段出力回路
808  インバータ
810  AND回路
814  カウンタ
818  第2の段完了信号
820  第1のパワーオンリセット信号
821  複数のマッチ回路
822  第2のパワーオンリセット信号
823  第3の段出力回路
825  第3の段完了信号
827  ロード値回路
829  第4の段出力回路
831  所定値
850  第1のLFSR
851  複数のマッチ回路
852  第2のLFSR
853  所定値
854  第1のLFSR
856  第2のLFSR
855  ロード値回路
857  第1の段出力回路
859  第1の段完了信号
864  カウンタ
873  第1の段
875  第2の段
877  第3の段
879  第4の段
890  ダイ
892  パッド
894  第1のパワードメイン
896  第2のパワードメイン
900  方法
902、904、908、912  ステップ
906、910  判定ブロック
1000  方法
1002  ステップ
1100  ワイヤレス通信デバイス
1110  プロセッサ
1126  ディスプレイコントローラ
1128  ディスプレイデバイス
1132  メモリ
1134  コーダ/デコーダ(CODEC)
1136  スピーカー
1138  マイクロフォン
1122  システムオンチップデバイス
1130  入力デバイス
1140  ワイヤレスコントローラ
1142  ワイヤレスアンテナ
1144  電源
1164  パワーオンリセット回路
1200  製造プロセス
1202  物理的なデバイス情報
1204  ユーザインターフェース
1206  研究用コンピュータ
1208  プロセッサ
1210  メモリ
1212  ライブラリファイル
1214  設計用コンピュータ
1216  プロセッサ
1218  メモリ
1220  電子設計自動化(EDA)ツール
1222  回路設計情報
1226  GDSIIファイル
1228  製作プロセス
1230  マスク製造業者
1232  マスク
1234  ウェハ
1236  ダイ
1238  パッケージングプロセス
1240  パッケージ
1242  PCB設計情報
1244  ユーザインターフェース
1246  コンピュータ
1248  プロセッサ
1250  メモリ
1252  GERBERファイル
1254  基板組立プロセス
1256  PCB
1258  プリント回路アセンブリ(PCA)
1260  製品製造プロセス
1262  第1の代表的な電子デバイス
1264  第2の代表的な電子デバイス
【図１】
2013524633.tif 000003
【図２】
2013524633.tif 000004
【図３】
2013524633.tif 000005
【図４】
2013524633.tif 000006
【図５】
2013524633.tif 000007
【図６】
2013524633.tif 000008
【図７】
2013524633.tif 000009
【図８】
2013524633.tif 000010
【図９】
2013524633.tif 000011
【図１０】
2013524633.tif 000012
【図１１】
2013524633.tif 000013
【図１２】
2013524633.tif 000014
【手続補正書】
【提出日】平成24年9月27日(2012.9.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第1の線形帰還シフトレジスタと、
第2の線形帰還シフトレジスタであって、
前記第1の線形帰還シフトレジスタが、少なくとも部分的に前記第2の線形帰還シフトレジスタと並行して動作するように構成された第2の線形帰還シフトレジスタと、
選択的に第1の段完了信号をアサートするために、前記第1の線形帰還シフトレジスタおよび前記第2の線形帰還シフトレジスタに応答する第1の段出力回路と
を備える第1の段と、
前記第1の段出力回路に結合されたカウンタと、
前記カウンタに結合され、前記第1の段完了信号がアサートされた後、いくつかのクロックサイクルで第2の段完了信号をアサートするように構成された第2の段出力回路と
を備える第2の段と、
選択的に可変長パワーオンリセット信号を提供するための出力と
を備えるパワーオンリセット回路を備える装置。
【請求項２】
前記第1の段出力回路は、第1の所定状態と一致する前記第1の線形帰還シフトレジスタの第1の状態、および第2の所定状態と一致する前記第2の線形帰還シフトレジスタの第2の状態に応じて、前記第1の段完了信号をアサートするように構成される請求項1に記載の装置。
【請求項３】
前記第1の段は、前記第1の線形帰還シフトレジスタ(LFSR)と前記第2のLFSRとを含む複数の線形帰還シフトレジスタを備え、前記第1の段出力回路は、前記複数のLFSRのうちの各特定のLFSRが、前記特定のLFSRに対応する所定の状態と一致する状態を有することに応じて、前記第1の段完了信号をアサートするように構成される請求項1に記載の装置。
【請求項４】
前記可変長パワーオンリセット信号はパワーアップイベントに応じてアサートされ、前記第2の段完了信号がアサートされることに応じてディアサートされる請求項1に記載の装置。
【請求項５】
前記パワーオンリセット回路は、
第3のLFSRと第4のLFSRと第3の段出力回路とを備える第3の段と、
第2のカウンタを備える第4の段とをさらに備える請求項1に記載の装置。
【請求項６】
前記第1の段と前記第2の段とは第1のパワードメイン内にあり、前記第3の段と前記第4の段とは第2のパワードメイン内にある請求項5に記載の装置。
【請求項７】
少なくとも1つの半導体ダイに組み込まれる請求項1に記載の装置。
【請求項８】
前記パワーオンリセット回路が組み込まれた、セットトップボックスと、音楽プレーヤーと、ビデオプレーヤーと、エンターテインメントユニットと、ナビゲーションユニットと、通信デバイスと、携帯情報端末(PDA)と、固定位置データユニットと、コンピュータとからなるグループから選択されたデバイスをさらに備える請求項1に記載の装置。
【請求項９】
第1の線形帰還シフトレジスタと、
第2の線形帰還シフトレジスタであって、
前記第1の線形帰還シフトレジスタが、少なくとも部分的に前記第2の線形帰還シフトレジスタと並行して動作するように構成された第2の線形帰還シフトレジスタと、
選択的に第1の段完了信号をアサートするために、前記第1の線形帰還シフトレジスタおよび前記第2の線形帰還シフトレジスタに応答する第1の段出力回路と
を備える第1の段と、
前記第1の段出力回路に結合されたカウンタと、
前記カウンタに結合され、前記第1の段完了信号がアサートされた後、所定の数のクロックサイクルで第2の段完了信号をアサートするように構成された第2の段出力回路と
を備える第2の段と、
第3の線形帰還シフトレジスタと、
第4の線形帰還シフトレジスタと、
選択的に第3の段完了信号をアサートするために、前記第3の線形帰還シフトレジスタおよび前記第4の線形帰還シフトレジスタに結合された第3の段出力回路と
を備える第3の段と、
前記第3の段出力回路に結合された第2のカウンタと、
前記第2のカウンタに結合され、第4の段完了信号をアサートするように構成された第4の段出力回路と
を備える第4の段と、
可変長パワーオンリセット信号を選択的に提供するための出力であって、前記可変長パワーオンリセット信号が、前記第2の段完了信号のアサーションに応じてアサートされ、前記第4の段完了信号のアサーションに応じてディアサートされる出力と
を備えるパワーオンリセット回路を備える装置。
【請求項１０】
前記第1の段と前記第2の段とは第1のパワードメイン内にあり、前記第3の段と前記第4の段とは第2のパワードメイン内にあり、前記第1のパワードメインはパッド電圧に対応し、前記第2のパワードメインはコア電圧に対応する請求項9に記載の装置。
【請求項１１】
少なくとも1つの半導体ダイに組み込まれる請求項9に記載の装置。
【請求項１２】
前記パワーオンリセット回路が組み込まれた、セットトップボックスと、音楽プレーヤーと、ビデオプレーヤーと、エンターテインメントユニットと、ナビゲーションユニットと、通信デバイスと、携帯情報端末(PDA)と、固定位置データユニットと、コンピュータとからなるグループから選択されたデバイスをさらに備える請求項9に記載の装置。
【請求項１３】
パワーアップイベントに応じて実質的に並行して動作するように、第1の線形帰還シフトレジスタ(LFSR)および第2のLFSRをクロック制御するステップと、
第1の所定状態と一致する前記第1のLFSRの第1の状態、および第2の所定状態と一致する前記第2のLFSRの第2の状態に応じて完了信号をアサートするステップと、
前記パワーアップイベントに対応する可変長パワーオンリセット信号をアサートするステップであって、前記パワーオンリセット信号のタイミング特性が少なくとも部分的に前記完了信号に基づくステップとを備える方法。
【請求項１４】
前記パワーオンリセット信号は前記パワーアップイベントに応じてアサートされ、前記パワーオンリセット信号は前記完了信号がアサートされた後、所定の数のクロックサイクルでディアサートされる請求項13に記載の方法。
【請求項１５】
請求項13から14のいずれか一項に記載の方法を実行するための手段を備えるパワーオンリセット回路を備える装置。
【国際調査報告】
2013524633.tif 000015
2013524633.tif 000016