(57)【要約】【課題】  中央演算処理装置においてマシン命令を実行するための方法、コンピュータ・システム及びコンピュータ・プログラム製品を提供する。【解決手段】  アダプタに関する種々の操作パラメータを確立するための命令が提供される。これらのパラメータは、例えば、アダプタ割り込みパラメータ、入力／出力アドレス変換パラメータ、エラー表示のリセット、測定パラメータの設定、及びインターセプト制御の設定を含む。命令は、パラメータを確立する際の特定の状況において用いられる、アダプタにより用いられるデバイス・テーブル・エントリのプログラム表現である機能情報ブロックを指定する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
中央演算処理装置においてマシン命令を実行する方法であって、
実行のためのマシン命令を取得するステップであって、前記マシン命令は、コンピュータ・アーキテクチャに従ってコンピュータを実行するように定められ、かつ、
アダプタ修正命令を識別するオペコード・フィールドと、
そのコンテンツが、アダプタを識別する機能ハンドル、修正操作が適用される前記アダプタと関連したアドレス空間の指定、並びに前記アダプタに関して実施される前記操作及び選択することができる複数の操作の１つの操作を指定する操作制御を含む、記憶位置を識別する第１のフィールドと、
前記修正操作によって用いられる機能情報ブロックのアドレスを識別するための第２のフィールドと、
を含む、取得するステップと、
前記マシン命令を実行するステップと、
を含み、前記実行するステップは、
前記操作制御の値を求めるステップと、
前記操作制御に応答して、前記アダプタと関連したパラメータを含むテーブル・エントリを修正するステップと、
を含み、前記修正するステップは、前記操作制御及び前記操作制御に依存する１つ又は複数のチェックに基づいて、前記テーブル・エントリの１つ又は複数のパラメータを選択的に更新するステップを含む、方法。
【請求項２】
前記命令は、オペレーティング・システムにより発行され、前記修正するステップは、前記機能情報ブロック内の情報を用いて前記１つ又は複数のパラメータを修正するステップを含み、前記機能情報ブロックは、前記オペレーティング・システムにアクセス可能なメモリからフェッチされる、請求項１に記載の方法。
【請求項３】
前記テーブル・エントリは、前記アダプタ及び前記プロセッサに結合されたハブ内に配置されたデバイス・テーブル・エントリ、又は、前記アダプタと関連した別のエントリを含む、請求項２に記載の方法。
【請求項４】
前記デバイス・テーブル・エントリ及び前記別のエントリの両方とも更新される、請求項３に記載の方法。
【請求項５】
前記操作制御は、前記アダプタに関するアダプタ割り込みを登録するステップを含み、前記修正するステップは、アダプタ割り込みに特有の１つ又は複数のパラメータを修正するステップを含み、前記１つ又は複数のパラメータは、前記アダプタに関するアダプタ割り込みベクトルのアドレス、前記アダプタ割り込みベクトル内のオフセット、アダプタ割り込みサマリ・ベクトルのアドレス、前記アダプタ割り込みサマリ・ベクトル内のオフセット、サマリ通知制御、及び前記アダプタによりサポートされる割り込みの数を含む、請求項２に記載の方法。
【請求項６】
前記操作制御は、入力／出力アドレス変換パラメータを登録するステップを含み、前記修正するステップは、アドレス変換に特有の１つ又は複数のパラメータを修正するステップを含み、前記１つ又は複数のパラメータは、前記アドレス空間の基底アドレス、前記アドレス空間の制限、用いられる最上位レベルのアドレス変換テーブルを示す変換ポインタ、メモリ単位のサイズ、及びアドレス変換形式を含む、請求項２に記載の方法。
【請求項７】
前記操作はアドレス変換パラメータの再登録を含み、前記修正するステップは、アドレス変換の再登録に特有の１つ又は複数のパラメータを修正するステップを含み、前記１つ又は複数のパラメータは、前記アドレス空間の制限、及び、用いられる最上位レベルのアドレス変換テーブルを示すアドレス変換ポインタを含み、前記修正するステップは、前記１つ又は複数の制御を用いて、前記アドレス変換パラメータの再登録に関連する更新の特定の順序付けを示す、請求項２に記載の方法。
【請求項８】
別のアドレス変換パラメータは、前記アドレス空間の基底アドレスを含み、前記基底アドレス修正要求に応答して、前記１つ又は複数の制御を用いて、前記基底アドレスが更新されるのを防止する、請求項７に記載の方法。
【請求項９】
前記操作制御はアダプタ機能測定パラメータを設定するステップを含み、前記修正するステップは、アダプタ測定に特有の１つ又は複数のパラメータを修正するステップを含み、前記１つ又は複数のパラメータは、サンプル・カウント、１つ又は複数の命令カウント、及び１つ又は複数のダイレクト・メモリ・アクセス・カウントを含む、請求項２に記載の方法。
【請求項１０】
前記操作制御はエラー状態表示のリセットを含み、前記修正するステップは、前記テーブル・エントリ内の１つ又は複数の状態インジケータをリセットするステップを含む、請求項１に記載の方法。
【請求項１１】
前記操作制御はアダプタ割り込みの登録解除を含み、前記修正するステップは、アダプタ割り込みに特有の１つ又は複数のパラメータをリセットするステップを含み、前記１つ又は複数のパラメータは、前記アダプタに関するアダプタ割り込みベクトルのアドレス、前記アダプタ割り込みベクトル内のオフセット、アダプタ・サマリ・ベクトルのアドレス、前記アダプタ割り込みサマリ・ベクトル内のオフセット、サマリ通知制御、及び前記アダプタによりサポートされる割り込みの数を含む、請求項１に記載の方法。
【請求項１２】
前記操作制御は入力／出力アドレス変換の登録解除を含み、前記修正するステップは、アダプタ変換に特有の１つ又は複数のパラメータをリセットするステップを含み、前記１つ又は複数のパラメータは、前記アドレス空間の基底アドレス、アドレス空間の制限、用いられる最上位レベルのアドレス変換テーブルを示すアドレス変換ポインタ、メモリ単位のサイズ、及びアドレス変換形式を含む、請求項１に記載の方法。
【請求項１３】
コンピュータ・システム内にロードされ、そこで実行されるとき、前記コンピュータ・システムに、請求項１から請求項１２までのいずれかに記載の方法の全てのステップを実行させる、コンピュータ可読媒体上に格納されたコンピュータ・プログラム・コードを含むコンピュータ・プログラム。
【請求項１４】
中央演算処理装置においてマシン命令を実行するためのコンピュータ・システムであって、
メモリと、
前記メモリと通信状態にあるプロセッサと、
実行のためのマシン命令を取得するように適合されたプロセッサであって、前記マシン命令は、コンピュータ・アーキテクチャに従ってコンピュータを実行するように定められ、かつ、
アダプタ修正命令を識別するオペコードと、
そのコンテンツが、アダプタを識別する機能ハンドル、修正操作が適用される前記アダプタと関連したアドレス空間の指定、並びに前記アダプタに関して実施される前記操作及び選択することができる複数の操作の１つの操作を指定する操作制御を含む、記憶位置を識別する第１のフィールドと、
前記修正操作によって用いられる機能情報ブロックのアドレスを識別するための第２のフィールドと、
を含む、プロセッサと、
前記マシン命令を実行するための実行コンポーネントと、
を含み、前記実行することは、
前記操作制御の値を求めるための決定手段と、
前記操作制御に応答して、前記アダプタと関連したパラメータを含むテーブル・エントリを修正するための修正手段と、
を含み、前記修正することは、前記操作制御及び前記操作制御に依存する１つ又は複数のチェックに基づいて、前記テーブル・エントリの１つ又は複数のパラメータを選択的に更新することを含む、コンピュータ・システム。
【請求項１５】
中央演算処理装置においてマシン命令を実行するためのコンピュータ・システムであって、
メモリと、
前記メモリと通信状態にあるプロセッサと、
を含み、前記コンピュータ・システムは方法を実行するように構成され、前記方法は、
プロセッサにより、実行のためのマシン命令を取得するステップであって、前記マシン命令は、コンピュータ・アーキテクチャに従ってコンピュータを実行するように定められ、かつ、
アダプタ修正命令を識別するオペコード・フィールドと、
そのコンテンツが、アダプタを識別する機能ハンドル、修正操作が適用される前記アダプタと関連したアドレス空間の指定、並びに前記アダプタに関して実施される前記操作及び選択することができる複数の操作の１つの操作を指定する操作制御を含む、記憶位置を識別する第１のフィールドと、
前記修正操作によって用いられる機能情報ブロックのアドレスを識別するための第２のフィールドと、
を含む、取得するステップと、
前記マシン命令を実行するステップと、
を含み、前記実行するステップは、
前記操作制御の値を求めるステップと、
前記操作制御に応答して、前記アダプタと関連したパラメータを含むテーブル・エントリを修正するステップと、
を含み、前記修正するステップは、前記操作制御及び前記操作制御に依存する１つ又は複数のチェックに基づいて、前記テーブル・エントリの１つ又は複数のパラメータを選択的に更新するステップを含む、コンピュータ・システム。
【請求項１６】
前記命令はオペレーティング・システムにより発行され、前記修正するステップは、前記機能情報ブロック内の情報を用いて前記１つ又は複数のパラメータを修正するステップを含み、前記機能情報ブロックは、前記オペレーティング・システムにアクセス可能なメモリからフェッチされる、請求項１５に記載のコンピュータ・システム。
【請求項１７】
前記テーブル・エントリは、前記アダプタ及び前記プロセッサに結合されたハブ内に配置されたデバイス・テーブル・エントリ、又は、前記アダプタと関連した別のエントリを含む、請求項１６に記載のコンピュータ・システム。
【請求項１８】
前記操作制御は、前記アダプタに関するアダプタ割り込みを登録するステップを含み、前記修正するステップは、アダプタ割り込みに特有の１つ又は複数のパラメータを修正するステップを含み、前記１つ又は複数のパラメータは、前記アダプタに関するアダプタ割り込みベクトルのアドレス、前記アダプタ割り込みベクトル内のオフセット、アダプタ割り込みサマリ・ベクトルのアドレス、前記アダプタ割り込みサマリ・ベクトル内のオフセット、サマリ通知制御、及び前記アダプタによりサポートされる割り込みの数を含む、請求項１６に記載のコンピュータ・システム。
【請求項１９】
前記操作制御は、入力／出力アドレス変換パラメータを登録するステップを含み、前記修正するステップは、アドレス変換に特有の１つ又は複数のパラメータを修正するステップを含み、前記１つ又は複数のパラメータは、前記アドレス空間の基底アドレス、前記アドレス空間の制限、用いられる最上位レベルのアドレス変換テーブルを示す変換ポインタ、メモリ単位のサイズ、及びアドレス変換形式を含む、請求項１６に記載のコンピュータ・システム。
【請求項２０】
前記操作制御は、アダプタ機能測定パラメータを設定するステップを含み、前記修正するステップは、アダプタ測定に特有の１つ又は複数のパラメータを修正するステップを含み、前記１つ又は複数のパラメータは、サンプル・カウント、１つ又は複数の命令カウント、及び１つ又は複数のダイレクト・メモリ・アクセス・カウントを含む、請求項１６に記載のコンピュータ・システム。
【請求項２１】
前記操作はアドレス変換パラメータの再登録を含み、前記修正するステップは、アドレス変換の再登録に特有の１つ又は複数のパラメータを修正するステップを含み、前記１つ又は複数のパラメータは、前記アドレス空間の制限、及び、用いられる最上位レベルのアドレス変換テーブルを示すアドレス変換ポインタを含み、前記修正するステップは、前記１つ又は複数の制御を用いて、前記アドレス変換パラメータの再登録に関連する更新の特定の順序付けを示す、請求項１６に記載のコンピュータ・システム。
【請求項２２】
中央演算処理装置においてマシン命令を実行するためのコンピュータ・プログラム製品であって、
処理回路により読み取り可能であり、かつ、請求項１から請求項１２までのいずれかに記載の方法を実行するために、前記処理回路により実行するための命令を格納する、コンピュータ可読ストレージ媒体を含む、コンピュータ・プログラム製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、コンピューティング環境の入力／出力処理に関し、具体的には、コンピューティング環境のアダプタとの通信を容易にすることに関する。
【背景技術】
【０００２】
コンピューティング環境には、種々のタイプのアダプタを含む、１つ又は複数のタイプの入力／出力デバイスが含まれ得る。含まれ得る１つのタイプのアダプタは、周辺装置相互接続（Peripheral Component Interconnect、ＰＣＩ）又は周辺装置相互接続エクスプレス（Peripheral Component Interconnect express、ＰＣＩｅ）アダプタである。アダプタは、通信のために共通の業界標準バス・レベル及びリンク・レベル・プロトコルを用いる。しかしながら、その命令レベルのプロトコルは、ベンダー特有のものである。ＰＣＩ仕様は、ワールド・ワイド・ウェブからwww.pcisig.com/homeにおいて入手可能である。
【０００３】
Ｂｒｏｗｎｌｏｗ他による「Ｍｅｓｓａｇｅ  Ｓｉｇｎａｌｅｄ  Ｉｎｔｅｒｒｕｐｔ  Ｍａｎａｇｅｍｅｎｔ  Ｆｏｒ  ａ  Ｃｏｍｐｕｔｅｒ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  Ｆａｂｒｉｃ  Ｉｎｃｏｒｐｏｒａｔｉｎｇ  Ｐｌａｔｆｏｒｍ  Ｉｎｔｅｐｅｄｅｎｔ  Ｉｎｔｅｒｒｕｐｔ  Ｍａｎａｇｅｒ」と題する２００８年５月２９日発行の特許文献１は、複数のクライアントによって共有されるメッセージ信号割り込み（Message Signaled Interrupt、ＭＳＩ）リソースをＭＳＩ対応コンピュータ内の割り込みファシリティに動的に結合するための装置、プログラム製品及び方法について記載している。さらに、そのような結合の管理は、ＭＳＩリソースと割り込みファシリティとの間の複数のＭＳＩ結合を管理することができる、プラットフォームに依存しない割り込みマネージャを用いて実施することができ、かつ、プラットフォーム特有のカプセル化プログラム・コードによりコンピュータの基礎をなすハードウェア・プラットフォームとインターフェース接続することができる。
【０００４】
Ｓｈａｒｐ他による「Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓ  Ｆｏｒ  Ｕｓｉｎｇ  Ａ  Ｓｉｎｇｌｅ  Ｍｕｌｔｉ−Ｆｕｎｃｔｉｏｎ  Ａｄａｐｔｅｒ  Ｗｉｔｈ  Ｄｉｆｆｅｒｅｎｔ  Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍｓ」と題する２００７年９月２７日発行の特許文献２は、柔軟な構成により、イーサネット・チャネル・アダプタ（ＥＣＡ）ハードウェア機能の単一の構成が、種々のオペレーティング・システム配備モデルに適合させるように、必要に応じて現れることが可能になることを記述している。ＰＣＩインターフェースは、関連するオペレーティング・システムに適した仮想デバイスの論理モデルを提示する。マッピング・パラメータ及び値をパケット・ストリームに関連付けて、パケット・ストリームが、提示された論理モデル及び必要とされる操作にしたがって適切に処理されることを可能にする。マッピングはホスト側及びネットワーク側の両方で行われ、各インターフェースにおける適切な配信を依然として可能にしながら、複数のＥＣＡ操作を可能にする。
【０００５】
Ｗａｎｇ他による「ＰＣＩ  Ｅｘｔｅｎｄｅｄ  Ｆｕｎｃｔｉｏｎ  Ｉｎｔｅｒｆａｃｅ  ａｎｄ  ＰＣＩ  Ｄｅｖｉｃｅ  Ｕｓｉｎｇ  ｔｈｅ  Ｓａｍｅ」と題する２００５年１２月２０日発行の特許文献３は、ＰＣＩ拡張機能インターフェース及びこうしたインターフェースを用いたＰＣＩデバイスを開示している。ＰＣＩ拡張機能インターフェースは、マスター・デバイス及び少なくとも１つのスレーブ・デバイスを含むＰＣＩデバイスで用いるのに適している。ＰＣＩ拡張機能インターフェースは、少なくとも１つの接続ポート及び第１の回路を含む。スレーブ・デバイスは、対応する接続ポートに結合され、ＰＣＩ拡張機能インターフェースは、接続ポートを介して制御信号を伝送し、対応するスレーブ・デバイスの動作を制御する。第１の回路は、構成空間を定めるために用いられる。
【０００６】
デバイスとシステムとの間の通信には、特定の初期化及び特定のデータ構造体の確立が必要とされる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許公開第２００８／０１２６６４８Ａ１号明細書
【特許文献２】米国特許公開第２００７／０２２６３８６Ａ１号明細書
【特許文献３】米国特許第６，９７８，３３８Ｂ２号明細書
【特許文献４】米国特許第５，５５１，０１３号明細書
【特許文献５】米国特許第６，００９，２６１号明細書
【特許文献６】米国特許第５，５７４，８７３号明細書
【特許文献７】米国特許第６，３０８，２５５号明細書
【特許文献８】米国特許第６，４６３，５８２号明細書
【特許文献９】米国特許第５，７９０，８２５号明細書
【非特許文献】
【０００８】
【非特許文献１】「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ  Ｐｒｉｎｃｉｐｌｅｓ  ｏｆ  Ｏｐｅｒａｔｉｏｎ」、ＩＢＭ出版番号ＳＡ２２−７８３２−０７、２００９年２月
【発明の概要】
【発明が解決しようとする課題】
【０００９】
中央演算処理装置においてマシン命令を実行するための方法、コンピュータ・システム及びコンピュータ・プログラム製品を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によると、アダプタとプロセッサとの間の通信を容易にするための能力が提供される。例えば、アダプタと関連した特定の動作に関して、操作パラメータが設定されることを可能にする能力が提供される。本発明の更に別の態様においては、オペレーティング・システムが、操作パラメータのコピーを使用できるようにする。
【００１１】
中央演算処理装置においてマシン命令を実行するためのコンピュータ・プログラム製品を提供することにより、従来技術の欠点が克服され、利点がもたらされる。このコンピュータ・プログラム製品は、処理回路により読み取り可能であり、かつ、方法を実行するために処理回路により実行するための命令を格納する、コンピュータ可読ストレージ媒体を含む。この方法は、例えば、実行のためのマシン命令を取得するステップであって、マシン命令は、コンピュータ・アーキテクチャに従ってコンピュータを実行するように定められ、かつ、アダプタ修正命令を識別するオペコード・フィールドと、そのコンテンツが、アダプタを識別する機能ハンドル、修正操作が適用されるアダプタと関連したアドレス空間の指定、並びにアダプタに関して実施される操作及び選択することができる複数の操作の１つの操作を指定する操作制御を含む、記憶位置を識別する第１のフィールドと、修正操作によって用いられる機能情報ブロックのアドレスを識別するための第２のフィールドとを含む、取得するステップと、マシン命令を実行するステップとを含み、実行するステップは、例えば、操作制御の値を求めるステップと、操作制御に応答して、アダプタと関連したパラメータを含むテーブル・エントリを修正するステップとを含み、修正するステップは、操作制御及び操作制御に依存する１つ又は複数のチェックに基づいて、テーブル・エントリの１つ又は複数のパラメータを選択的に更新するステップを含む。
【００１２】
本発明の別の態様によると、中央演算処理装置においてマシン命令を実行するためのコンピュータ・プログラム製品が提供される。このコンピュータ・プログラム製品は、処理装置によって読み取り可読であり、かつ、方法を実行するために、処理回路による実行のための命令を格納するコンピュータ可読ストレージ媒体を含む。この方法は、例えば、実行のためにマシン命令を取得するステップであって、マシン命令は、コンピュータ・アーキテクチャに従ってコンピュータを実行するように定められ、かつ、例えば、ストア命令を識別するオペコード・フィールドと、そのコンテンツが、アダプタを識別する機能ハンドル、及びストア操作が適用されるアダプタと関連したアドレス空間の指定を含む、記憶位置を指定する第１のフィールドと、命令の結果が格納される記憶位置を識別するための第２のフィールドとを含む、取得するステップと、マシン命令を実行するステップとを含み、実行するステップは、例えば、アダプタと関連した機能情報ブロックから情報を獲得するステップと、１つ又は複数の有効性チェックの正常終了に応答して、情報を機能情報ブロックから記憶位置にコピーするステップとを含む。
【００１３】
本発明の１つ又は複数の態様に関連する方法及びシステムもまた、本明細書で説明され、特許請求される。本発明の技術により、付加的な特徴及び利点が実現される。本発明の他の実施形態及び態様は、本明細書で詳細に説明され、特許請求される本発明の一部と見なされる。
【００１４】
ここで本発明の好ましい実施形態を、添付図面を参照して単なる例として説明する。
【図面の簡単な説明】
【００１５】
【図１】本発明の１つ又は複数の態様を組み込み、又は用いるためのコンピューティング環境の一実施形態を示す。
【図２】図１のＩ／Ｏハブ内に配置され、本発明の一態様に従って用いられる、デバイス・テーブル・エントリの一実施形態を示す。
【図３】本発明の１つ又は複数の態様を組み込み、用いるためのコンピューティング環境の別の実施形態を示す。
【図４】本発明の一態様による、アダプタ機能のアドレス空間の一例を示す。
【図５】本発明の一態様に従って用いられる機能テーブル・エントリの一例を示す。
【図６】本発明の一態様に従って用いられる機能ハンドルの一実施形態を示す。
【図７】本発明の一態様に従って用いられるＰＣＩ機能制御修正（Modify PCIFunction Controls）命令の一実施形態を示す。
【図８】本発明の一態様による、図７のＰＣＩ機能制御修正命令により用いられるフィールドの一実施形態を示す。
【図９】本発明の一態様による、図７のＰＣＩ機能制御修正命令により用いられる別のフィールドの一実施形態を示す。
【図１０】本発明の一態様に従って用いられる機能情報ブロック（ＦＩＢ）のコンテンツの一実施形態を示す。
【図１１】本発明の一態様による、ＰＣＩ機能制御修正命令の論理の概要の一実施形態を示す。
【図１２】本発明の一態様による、ＰＣＩ機能制御修正命令により指定することができるアダプタ割り込み登録（register adapterinterruptions）操作と関連付けられた論理の一実施形態を示す。
【図１３】本発明の一態様による、ＰＣＩ機能制御修正命令により指定することができるアダプタ割り込み登録解除（unregister adapterinterruptions）操作と関連付けられた論理の一実施形態を示す。
【図１４】本発明の一態様による、ＰＣＩ機能制御修正命令により指定することができるＩ／Ｏアドレス変換パラメータ登録（register I/O addresstranslation parameters）操作と関連付けられた論理の一実施形態を示す。
【図１５】本発明の一態様による、ＰＣＩ機能制御修正命令により指定することができるＩ／Ｏアドレス変換パラメータ登録解除（unregister I/Oaddress translation parameters）操作と関連付けられた論理の一実施形態を示す。
【図１６】本発明の一態様による、ＰＣＩ機能制御修正命令により指定することができるＩ／Ｏアドレス変換パラメータ再登録操作(reregister I/Oaddress translation parameters)操作と関連付けられた論理の一実施形態を示す。
【図１７】本発明の一態様による、ＰＣＩ機能制御修正命令により指定することができるエラー状態表示リセット(reset error stateindication)操作と関連付けられた論理の一実施形態を示す。
【図１８】本発明の一態様による、ＰＣＩ機能制御修正命令により指定することができるロード／ストア・ブロック表示リセット(reset load/storeblocked indication)操作と関連付けられた論理の一実施形態を示す。
【図１９】本発明の一態様による、ＰＣＩ機能制御修正命令により指定することができるＰＣＩ機能測定パラメータ設定(set PCI Functionmeasurement parameters)操作の論理の一実施形態を示す。
【図２０】本発明の一態様による、ＰＣＩ機能制御修正命令により指定することができる割り込み制御設定(set interception control)操作の論理の一実施形態を示す。
【図２１】本発明の一態様に従って用いられるＰＣＩ機能制御ストア（Store PCI FunctionControls）命令の一実施形態を示す。
【図２２】本発明の一態様による、図２１のＰＣＩ機能制御ストア命令により用いられるフィールドの一実施形態を示す。
【図２３】本発明の一態様による、図２１のＰＣＩ機能制御ストア命令により用いられる別のフィールドの一実施形態を示す。
【図２４】本発明の一態様に従って用いられるＰＣＩ機能制御ストア命令と関連付けられた論理の一実施形態を示す。
【図２５】本発明の一態様に従って用いられるＰＣＩ機能制御ストア命令と関連付けられた論理の一実施形態を示す。
【図２６】本発明の１つ又は複数の態様を組み込むコンピュータ・プログラム製品の一実施形態を示す。
【図２７】本発明の１つ又は複数の態様を組み込み、用いるためのホスト・コンピュータ・システムの一実施形態を示す。
【図２８】本発明の１つ又は複数の態様を組み込み、用いるためのコンピュータ・システムの更に別の例を示す。
【図２９】本発明の１つ又は複数の態様を組み込み、用いるためのコンピュータ・ネットワークを含むコンピュータ・システムの別の例を示す。
【図３０】本発明の１つ又は複数の態様を組み込み、用いるためのコンピュータ・システムの種々の要素の一実施形態を示す。
【図３１】本発明の１つ又は複数の態様を組み込み、用いるための、図３０のコンピュータ・システムの実行ユニットの一実施形態を示す。
【図３２】本発明の１つ又は複数の態様を組み込み、用いるための、図３０のコンピュータ・システムの分岐ユニットの一実施形態を示す。
【図３３】本発明の１つ又は複数の態様を組み込み、用いるための、図３０のコンピュータ・システムのロード／ストア・ユニットの一実施形態を示す。
【図３４】本発明の１つ又は複数の態様を組み込み、用いるためのエミュレートされたホスト・コンピュータ・システムの一実施形態を示す。
【発明を実施するための形態】
【００１６】
本発明の一態様によると、アダプタに関する種々の操作パラメータを確立するための、汎用機構が提供される。特定的には、指定された操作制御に応じてアダプタに関する種々の操作パラメータの確立を可能にする、ＰＣＩ機能制御修正命令と呼ばれる命令が提供される。オペレーティング・システム（本明細書で用いられる場合、オペレーティング・システムはデバイス・ドライバを含む）により発行され、プロセッサのファームウェアにより実行される、この１つの命令は、指定された操作制御に基づいて、デバイス・テーブル・エントリ（ハードウェアにより用いられる）及び他のファームウェア制御の選択的な制御された修正を可能にする。
【００１７】
さらに、本発明の別の態様において、オペレーティング・システムがアクセスできる指定された記憶位置に操作パラメータ（例えば、機能情報ブロックのコンテンツ）の現在の値を格納する、ＰＣＩ機能制御修正格納（Store Modify PCI Function Control）命令と呼ばれる別の命令が提供される。
【００１８】
本明細書で用いられるアダプタという用語は、任意のタイプのアダプタ（例えば、ストレージ・アダプタ、ネットワーク・アダプタ、処理アダプタ、ＰＣＩアダプタ、暗号化アダプタ、他のタイプの入力／出力アダプタ等）を含む。一実施形態において、アダプタは１つのアダプタ機能を含む。しかしながら、他の実施形態においては、アダプタは、複数のアダプタ機能を含むことができる。本発明の１つ又は複数の態様は、アダプタが１つのアダプタ機能を含もうと、複数のアダプタ機能を含もうと適用可能である。一実施形態において、アダプタが複数のアダプタ機能を含む場合、本発明の一態様に従って、各機能についての操作パラメータを設定することができる。さらに、特に断りのない限り、本明細書で提示される例において、アダプタは、アダプタ機能（例えば、ＰＣＩ機能）と交換可能に用いられる。
【００１９】
本発明の１つ又は複数の態様を組み込み、用いるためのコンピューティング環境の一実施形態が、図１を参照して説明される。一例において、コンピューティング環境１００は、インターナショナル・ビジネス・マシーンズ・コーポレーションが提供するＳｙｓｔｅｍ  ｚ（登録商標）サーバである。Ｓｙｓｔｅｍ  ｚ（登録商標）は、インターナショナル・ビジネス・マシーンズ・コーポレーションが提供するｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）に基づいている。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）に関する詳細は、非特許文献１に説明される。ＩＢＭ（登録商標）、Ｓｙｓｔｅｍ  ｚ（登録商標）、及びｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）は、ニューヨーク州アーモンク所在のＩｎｔｅｒｎａｔｉｏｎａｌ  Ｂｕｓｉｎｅｓｓ  Ｍａｃｈｉｎｅｓ  Ｃｏｒｐｏｒａｔｉｏｎ社の登録商標である。本明細書で用いられる他の名称は、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｂｕｓｉｎｅｓｓ  Ｍａｃｈｉｎｅｓ  Ｃｏｒｐｏｒａｔｉｏｎ社又は他の会社の登録商標、商標、又は製品名であり得る。
【００２０】
一例において、コンピューティング環境１００は、メモリ・コントローラ１０６を介して、システム・メモリ１０４（主メモリとしても知られる）に結合された１つ又は複数の中央演算処理装置（ＣＰＵ）１０２を含む。システム・メモリは、１つ又は複数のアドレス空間（特定のコンポーネント−例えばアダプタに割り当てられたメモリの一部分）を含み、メモリ・コントローラ１０６を介してＣＰＵ１０２によりアクセスされる。システム・メモリ１０４にアクセスするために、中央演算処理装置１０２は、システム・メモリにアクセスするのに用いられるアドレスを含む読み出し要求又は書き込み要求を発行する。要求内に含まれるアドレスは、典型的には、システム・メモリにアクセスするのに直接使用できず、したがって、そのアドレスは、システム・メモリにアクセスするのに直接使用可能なアドレスに変換される。アドレスは、変換機構（ＸＬＡＴＥ）１０８を介して変換される。例えば、アドレスは、例えば、動的アドレス変換（ＤＡＴ）を用いて、仮想アドレスから実アドレス又は絶対アドレスに変換される。
【００２１】
アドレス（必要に応じて変換された）を含む要求は、メモリ・コントローラ１０６により受信される。一例において、メモリ・コントローラ１０６は、ハードウェアからなり、システム・メモリへのアクセスに対する仲裁を行うため、及び、メモリの一貫性を保持するために用いられる。この仲裁は、ＣＰＵ１０２から受信した要求、及び、１つ又は複数のアダプタ１１０から受信した要求に対して行われる。中央演算処理装置と同様に、アダプタは、要求をシステム・メモリ１０４に発行して、システム・メモリへのアクセスを獲得する。
【００２２】
一例において、アダプタ１１０は、１つ又は複数のＰＣＩ機能を含む、周辺装置相互接続（ＰＣＩ）アダプタ又はＰＣＩエクスプレス（ＰＣＩｅ）アダプタである。ＰＣＩ機能は、１つ又は複数のスイッチ（例えば、ＰＣＩｅスイッチ）１１４を介して、入力／出力ハブ１１２（例えば、ＰＣＩハブ）に送られる要求を発行する。一例において、入力／出力ハブは、１つ又は複数の状態マシンを含むハードウェアからなり、Ｉ／Ｏ・メモリ間バス１２０を介してメモリ・コントローラ１０６に結合される。
【００２３】
入力／出力ハブは、例えば、スイッチから要求を受信するルート・コンプレックス１１６を含む。要求は、入力／出力アドレスを含み、これが、要求に用いられる情報にアクセスするアドレス変換及び保護ユニット１１８に与えられる。例として、要求は、ダイレクト・メモリ・アクセス（ＤＭＡ）操作を実行するため又はメッセージ信号割り込み（ＭＳＩ）を要求するために用いられる入力／出力アドレスを含むことができる。アドレス変換及び保護ユニット１１８は、ＤＭＡ又はＭＳＩ要求に用いられる情報にアクセスする。特定の例として、ＤＭＡ操作のために、アドレスを変換するための情報を取得することができる。次に、変換されたアドレスは、システム・メモリにアクセスするためにメモリ・コントローラに転送される。
【００２４】
一例において、図２を参照して説明されるように、アダプタが発行したＤＭＡ又はＭＳＩ要求に用いられる情報が、Ｉ／Ｏハブ内（例えば、アドレス変換及び保護ユニット内）に配置されたデバイス・テーブル１３２のデバイス・テーブル・エントリ１３０から取得される。デバイス・テーブル・エントリは、アダプタに関する情報を含む。具体的には、各々のアダプタは、そのアダプタと関連した特定の操作を実行するために用いられる操作パラメータを含む。格納される特定のパラメータは操作によって決まり、以下でより詳しく説明される。
【００２５】
各々のアダプタは、それと関連付けられた少なくとも１つのデバイス・テーブル・エントリを有する。例えば、アダプタに割り当てられたアドレス空間（システム・メモリ内の）毎に１つのデバイス・テーブル・エントリが存在する。アダプタ（例えば、ＰＣＩ機能１３８）から発行された要求に対して、要求内に与えられたリクエスタＩＤを用いて、デバイス・テーブル・エントリが見つけ出される。
【００２６】
コンピューティング環境の更に別の実施形態において、図３を参照すると、１つ又は複数のＣＰＵ１０２に加えて又はその代わりに、中央演算処理コンプレックスがメモリ・コントローラ１０６に結合される。この例において、中央演算処理コンプレックス１５０は、例えば、１つ又は複数のパーティション又はゾーン１５２（例えば、論理パーティションＬＰ１−ＬＰｎ）、１つ又は複数の中央演算処理装置（ＣＰ１−ＣＰｍ）１５４、及びハイパーバイザ１５６（例えば、論理パーティション・マネージャ）を含み、これらの各々は以下で説明される。
【００２７】
各々の論理パーティション１５２は、別個のシステムとして機能することができる。つまり、各々の論理パーティションを独立してリセットし、必要に応じて、オペレーティング・システム又はハイパーバイザ（例えば、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションが提供するｚ／ＶＭ（登録商標）等）に最初にロードし、異なるプログラムで動作することができる。オペレーティング・システム、ハイパーバイザ、又は論理パーティション内で実行されるアプリケーション・プログラムは、十分かつ完全なシステムにアクセスできるように見えるが、その一部しか使用できない。ハードウェアとライセンス内部コード（マイクロコード又はミリコードとも呼ばれる）の組み合わせが、論理パーティション内のプログラムを、異なる論理パーティション内のプログラムと干渉しないようにする。このことは、幾つかの異なる論理パーティションが、単一又は複数の物理プロセッサ上で、タイム・スライス方式で動作するのを可能にする。この特定の例において、各々の論理パーティションは、１つ又は複数の論理パーティションに対して異なり得る常駐オペレーティング・システム１５８を有する。一実施形態において、オペレーティング・システム１５８は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションが提供するｚ／ＯＳ（登録商標）又はｚ／Ｌｉｎｕｘオペレーティング・システムである。ｚ／ＯＳ（登録商標）及びｚ／ＶＭ（登録商標）は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションの登録商標である。
【００２８】
中央演算処理装置１５４は、論理パーティションに割り当てられる物理プロセッサ・リソースである。例えば、論理パーティション１５２は、１つ又は複数の論理プロセッサを含み、その各々は、パーティションに割り当てられた物理プロセッサ・リソース１５４の全て又は割り当て分（share）を表す。基礎をなすプロセッサ・リソースはそのパーティション専用であっても、又は別のパーティションと共有してもよい。
【００２９】
論理パーティション１５２は、プロセッサ１５４上で実行されるファームウェアにより実施されるハイパーバイザ１５６によって管理される。論理パーティション１５２及びハイパーバイザ１５６の各々は、中央演算処理装置と関連した中央ストレージのそれぞれの部分の中に常駐する１つ又は複数のプログラムを含む。ハイパーバイザ１５６の一例は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションが提供するＰｒｏｃｅｓｓｏｒ  Ｒｅｓｏｕｒｃｅ／Ｓｙｓｔｅｍｓ  Ｍａｎａｇｅｒ（ＰＲ／ＳＭ）である。
【００３０】
本明細書で用いられるファームウェアは、例えば、プロセッサのマイクロコード、ミリコード、及び／又はマクロコードを含む。ファームウェアは、例えば、より上位レベルのマシン・コードの実装に用いられる、ハードウェア・レベルの命令及び／又はデータ構造体を含む。一実施形態において、ファームウェアは、例えば、典型的には、信頼できるソフトウェアを含むマイクロコード、又は基礎をなすハードウェアに特有のマイクロコードとして配信される独自のコードを含み、システム・ハードウェアへのオペレーティング・システムのアクセスを制御する。
【００３１】
この例において、論理パーティションを有する中央演算処理コンプレックスを説明したが、本発明の１つ又は複数の態様は、とりわけ、区分化されないシングル・プロセッサ又はマルチ・プロセッサ処理ユニットを含む他の処理ユニットに組み込み、これらにより用いることができる。
【００３２】
上述のように、アダプタは、要求をプロセッサに発行し、ダイレクト・メモリ・アクセス、メッセージ信号割り込み等のような種々の操作を要求することができる。さらに、プロセッサは、要求をアダプタに発行することができる。例えば、図２に戻ると、プロセッサ１０２は、アダプタ機能１３８にアクセスするための要求を発行することができる。この要求は、Ｉ／Ｏハブ１１２及び１つ又は複数のスイッチ１１４を介して、プロセッサからアダプタ機能に送られる。この実施形態においては、メモリ・コントローラは示されていない。しかしながら、Ｉ／Ｏハブを直接又はメモリ・コントローラを介してプロセッサに結合してもよい。
【００３３】
１つの特定の例においては、プロセッサ内で実行されるオペレーティング・システム１４０が、命令をアダプタ機能に発行し、特定の操作（例えば、読み出し／書き込み）を要求する。別の例においては、本発明の一態様によると、オペレーティング・システムは、アダプタ機能のための操作パラメータを確立するための命令又はアダプタ機能に特有の操作パラメータのコピーを取得するための命令を発行する。これらの命令は、それぞれ、ＰＣＩ機能制御修正命令及びＰＣＩ機能制御ストア命令と呼ばれ、プロセッサによって実行される。
【００３４】
この例において、オペレーティング・システムが発行するＰＣＩ機能制御修正命令及びＰＣＩ機能制御ストア命令は、Ｉ／Ｏインフラストラクチャに特有のものである。つまり、Ｉ／ＯインフラストラクチャはＰＣＩ又はＰＣＩｅ（特に断りのない限り、両方とも、本明細書ではＰＣＩと呼ばれる）に基づくので、命令はＰＣＩ命令である。この例においては、Ｉ／Ｏインフラストラクチャ及び命令はＰＣＩに基づくが、他の実施形態においては、他のインフラストラクチャ及び対応する命令を用いることができる。
【００３５】
アダプタ機能１３８に関する更なる詳細を、図４を参照しながら説明する。図４に示すように、アダプタ機能１３８は、例えば、構成空間２０２（例えば、ＰＣＩ機能に関するＰＣＩ構成空間）、Ｉ／Ｏ空間２０４（例えば、ＰＣＩ  Ｉ／Ｏ空間）、及び１つ又は複数のメモリ空間２０６（例えば、ＰＣＩメモリ空間）を含む、複数のアドレス空間として定められる、ストレージ２００を含む。他の実施形態においては、より多くの、より少ない、又は異なるアドレス空間を設けることができる。
【００３６】
機能テーブル・エントリが、各々のアダプタ機能と関連付けられる。図５に示すように、一例において、機能テーブル３００は、１つ又は複数の機能テーブル・エントリ（ＦＴＥ）３０２を含む。一例において、アダプタ機能毎に１つの機能テーブル・エントリが存在する。各々の機能テーブル・エントリ３０２は、そのアダプタ機能と関連した処理に用いられる情報を含む。一例として、機能テーブル・エントリ３０２は、例えば、以下のものを含む。：すなわち、
インスタンス番号３０８：このフィールドは、機能テーブル・エントリと関連したアダプタ機能ハンドルの特定のインスタンスを示す。
デバイス・テーブル・エントリ（ＤＴＥ）索引１．．．ｎ３１０：１つ又は複数のデバイス・テーブル索引が存在することができ、各々の索引は、デバイス・テーブル・エントリ（ＤＴＥ）を見つけ出すためのデバイス・テーブルへの索引である。アダプタ機能毎に１つ又は複数のデバイス・テーブル・エントリが存在し、各々のエントリは、アダプタ機能の要求（例えば、ＤＭＡ要求、ＭＳＩ要求）を処理するために用いられる情報、及びアダプタ機能と関連した要求（例えば、ＰＣＩ命令）に関する情報を含む、そのアダプタ機能と関連した情報を含む。各々のデバイス・テーブル・エントリは、アダプタ機能に割り当てられたシステム・メモリ内の１つのアドレス空間と関連付けられる。アダプタ機能は、該アダプタ機能に割り当てられた１つ又は複数のアドレス空間をシステム・メモリ内に有することができる。
ビジー・インジケータ３１２：このフィールドは、アダプタ機能がビジーであるかどうかを示す。
永続エラー（permanent error）状態インジケータ３１４：このフィールドは、アダプタ機能が永続エラー状態にあるかどうかを示す。
回復開始インジケータ３１６：このフィールドは、アダプタ機能に関して回復が開始されたかどうかを示す。
許可インジケータ３１８：このフィールドは、アダプタ機能を制御しようとしているオペレーティング・システムが、そのようなことを行う権限をもっているかどうかを示す。
イネーブル・インジケータ３２０：このフィールドは、アダプタ機能がイネーブルにされているかどうかを示す（例えば、１＝イネーブルにされる、０＝ディスエーブルにされる）。
リクエスタ識別子（ＲＩＤ）３２２：これは、アダプタ機能の識別子であり、例えば、バス番号、デバイス番号、及び機能番号を含む。
一例において、このフィールドは、アダプタ機能の構成空間（configuration space）のアクセスのために用いられる。例えば、オペレーティング・システム（又は他の構成）によりアダプタ機能に対して発行された命令内で構成空間を指定することにより、構成空間にアクセスすることができる。構成空間内へのオフセット、及び、ＲＩＤを含む適切な機能テーブル・エントリを見つけ出すのに用いられる機能ハンドルが、命令内で指定される。ファームウェアが命令を受信し、それが構成空間に関するものであると判断する。したがって、ファームウェアは、ＲＩＤを用いてＩ／Ｏハブへの要求を生成し、Ｉ／Ｏハブは、アダプタにアクセスするための要求を作成する。アダプタ機能の記憶位置はＲＩＤに基づいており、オフセットは、アダプタ機能の構成空間へのオフセットを指定する。
基底アドレス・レジスタ（ＢＡＲ）（１乃至ｎ）３２４：このフィールドは、ＢＡＲ０−ＢＡＲｎとして示される複数の符号なし整数を含み、これらの符号なし整数は、もともと指定されたアダプタ機能と関連付けられており、その値もまた、アダプタ機能と関連付けられた基底アドレス・レジスタ内に格納される。各々のＢＡＲは、アダプタ機能内のメモリ空間又はＩ／Ｏ空間の開始アドレスを指定し、さらにアドレス空間のタイプ、すなわち、例としてそれが６４ビット若しくは３２ビットのメモリ空間であるか、又は３２ビットのＩ／Ｏ空間であるかを示す。
一例において、このＢＡＲは、アダプタ機能のメモリ空間及び／又はＩ／Ｏ空間へのアクセスに用いられる。例えば、アダプタ機能にアクセスするための命令内に与えられるオフセットが、命令内で指定されるアドレス空間と関連した基底アドレス・レジスタ内の値に加算され、アダプタ機能にアクセスするのに用いられるアドレスが得られる。命令内に与えられるアドレス空間識別子は、アクセスされるアダプタ機能内のアドレス空間、及び用いられる対応するＢＡＲを識別する。
サイズ１．．．ｎ３２６：このフィールドは、ＳＩＺＥ０−ＳＩＺＥｎとして示される複数の符号なし整数を含む。サイズ・フィールドの値は、非ゼロであるとき、各々のアドレス空間のサイズを表し、各々のエントリは前述のＢＡＲに対応する。
【００３７】
ＢＡＲ及びサイズに関する更なる詳細を以下に説明する。
１．アダプタ機能に関してＢＡＲが実装されない場合、ＢＡＲフィールド及び対応するサイズ・フィールドの両方ともゼロとして格納される。
２．ＢＡＲフィールドがＩ／Ｏアドレス空間又は３２ビット・メモリ・アドレス空間のいずれかを表す場合、対応するサイズ・フィールドは非ゼロであり、アドレス空間のサイズを表す。
３．ＢＡＲフィールドが６４ビット・メモリ・アドレス空間を表す場合、
ａ．ＢＡＲｎフィールドは、最下位アドレス・ビットを表す。
ｂ．次の連続したＢＡＲｎ＋１フィールドは、最上位アドレス・ビットを表す。
ｃ．対応するＳＩＺＥｎフィールドは非ゼロであり、アドレス空間のサイズを表す。
ｄ．対応するＳＩＺＥｎ＋１フィールドは有意味ではなく、ゼロとして格納される。
内部経路指定情報３２８：この情報は、アダプタへの特定の経路指定を行うために用いられる。この情報には、例として、例えばノード、プロセッサ・チップ、及びハブ・アドレッシング情報が含まれる。
状態表示３３０：これは、例えば、ロード／ストア操作がブロックされているかどうか、又はアダプタがエラー状態にあるかどうかの表示、並びに他の表示を提供する。
【００３８】
一例において、ビジー・インジケータ、永続エラー状態インジケータ、及び回復開始インジケータは、ファームウェアが行う監視に基づいて設定される。さらに、許可インジケータが、例えばポリシーに基づいて設定され、ＢＡＲ情報は、プロセッサ（例えば、プロセッサのファームウェア）によるバス・ウォーク中に発見された構成情報に基づいている。他の実施形態において、機能テーブル・エントリは、より多くの、より少ない、又は異なる情報を含むことができる。含まれる情報は、そのアダプタ機能によりサポートされる操作、又はアダプタ機能に関してイネーブルにされる操作に依存し得る。
【００３９】
１つ又は複数のエントリを含む機能テーブル内の機能テーブル・エントリを見つけ出すために、一実施形態において、機能ハンドルが用いられる。例えば、機能ハンドルの１つ又は複数のビットが、特定の機能テーブル・エントリを見つけ出すための機能テーブルへの索引として用いられる。各々のアダプタ機能について１つの機能ハンドルが存在する。１つの特定の例において、図６に示すように、機能ハンドル３５０は、例えば、ハンドルがイネーブルにされているかどうかを示すイネーブル・インジケータ３５２、機能を識別する機能番号３５４（これは、静的識別子であり、特定のエントリを探索するための機能テーブルへの索引付けとして用いることができる）、及びこの機能ハンドルの特定のインスタンスを示すインスタンス番号を含む。
【００４０】
本発明の一態様によると、アダプタ機能に関する操作パラメータを確立するための能力が構成（例えば、オペレーティング・システム）に与えられる。これらの操作パラメータは、アダプタ機能に関して又はその代わりに実行される特定の操作のために設定される。一例において、この能力はＰＣＩ機能制御修正命令を含み、その一例が、図７−図１０を参照して説明される。
【００４１】
図７を参照すると、ＰＣＩ機能制御修正命令４００が、例えば、ＰＣＩ機能制御修正命令４００を示すオペコード４０２と、操作パラメータが確立されるアダプタ機能に関する種々の情報が含まれる記憶位置を指定する第１のフィールド４０４と、ＰＣＩ機能情報ブロック（ＦＩＢ）がフェッチされる記憶位置を指定する第２のフィールド４０６とを含む。フィールド１及び２により指定される記憶位置のコンテンツは、以下でさらに説明される。
【００４２】
一実施形態において、フィールド１は、種々の情報を含む汎用レジスタを指定する。図８に示すように、レジスタのコンテンツは、例えば、修正命令が実行されるアダプタ機能のハンドルを識別する機能ハンドル４１０と、機能ハンドルが指定するアダプタ機能と関連したシステム・メモリ内のアドレス空間を指定するアドレス空間４１２と、アダプタ機能に関して実行される操作を指定する操作制御４１４と、命令が所定のコードを備えているときに命令に関する状態を与える状態４１６とを含む。
【００４３】
一例において、図９に示すように、フィールド２は、関連したアダプタ機能に関する情報を含むＰＣＩ機能情報ブロック（ＦＩＢ）の論理アドレス４２０を指定する。本発明の一態様によると、機能情報ブロックは、アダプタ機能と関連したデバイス・テーブル・エントリ及び／又は機能テーブル・エントリ（又は他の記憶位置）を更新するために用いられる。命令を発行する前に、情報は、アダプタの初期化及び／又は構成中に、及び／又は特定のイベントに応答して、ＦＩＢ内に格納される。
【００４４】
機能情報ブロックに関する更なる詳細を、図１０を参照して説明する。一実施形態において、機能情報ブロック４５０は、以下のフィールドを含む。：すなわち、
形式４５１：このフィールドは、ＦＩＢの形式を指定する。
インターセプト制御４５２：このフィールドは、ページング可能モード・ゲストによる、特定の命令のゲスト実行が、命令のインターセプトをもたらすかどうかについて示すために用いられる。
エラー表示４５４：このフィールドは、ダイレクト・メモリ・アクセス及びアダプタ割り込みに関するエラー状態表示を含む。ビットが設定されるとき（例えば１）、アダプタ機能に関するダイレクト・メモリ・アクセス又はアダプタ割り込みを実施する間に、１つ又は複数のエラーが検出されている。
ロード／ストアのブロック４５６：このフィールドは、ロード／ストア操作がブロックされているかどうかを示す。 
ＰＣＩ機能有効性４５８：このフィールドは、アダプタ機能のイネーブルメント制御を含む。ビットが設定されるとき（例えば１）、アダプタ機能はＩ／Ｏ操作に関してイネーブルにされていると考えられる。
アドレス空間登録４６０：このフィールドは、アダプタ機能のダイレクト・メモリ・アクセスのイネーブルメント制御を含む。ビットが設定されるとき（例えば１）、ダイレクト・メモリ・アクセスはイネーブルにされている。
ページ・サイズ４６１：このフィールドは、ＤＭＡによりアクセスされるページ又は他のメモリ単位のサイズを示す。
ＰＣＩ基底アドレス（ＰＢＡ）４６２：このフィールドは、アダプタ機能に割り当てられたシステム・メモリ内のアドレス空間についての基底アドレスである。これは、アダプタ機能が、指定されたＤＭＡアドレス空間へのダイレクト・メモリ・アクセスのために用いることができる最下位の仮想アドレスを表す。
ＰＣＩアドレス制限（ＰＡＬ）４６４：このフィールドは、アダプタ機能が、指定されたＤＭＡアドレス空間内でアクセスすることができる最上位の仮想アドレスを表す。
入力／出力アドレス変換ポインタ（ＩＯＡＴ）４６６：入力／出力アドレス変換ポインタは、ＰＣＩ仮想アドレス変換により用いられるいずれかの変換テーブルの第１のものを指定し、又は、これは、変換の結果であるストレージ・フレームの絶対アドレスを直接指定することができる。
割り込みサブクラス（ＩＳＣ）４６８：このフィールドは、アダプタ機能に関するアダプタ割り込みを提示するのに用いられる割り込みサブクラスを含む。
割り込みの数４７０：このフィールドは、アダプタ機能に対して受け入れられた別個の割り込みコードの数を示す。このフィールドはまた、アダプタ割り込みビット・ベクトル・アドレス及びアダプタ割り込みビット・ベクトル・オフセット・フィールドにより指定されるアダプタ割り込みビット・ベクトルのサイズをビット単位で定める。
アダプタ割り込みビット・ベクトル・アドレス（ＡＩＢＶ）４７２：このフィールドは、アダプタ機能に関するアダプタ割り込みビット・ベクトルのアドレスを指定する。このベクトルは、割り込み処理において用いられる。
アダプタ割り込みビット・ベクトル・オフセット４７４：このフィールドは、アダプタ機能に関する第１のアダプタ割り込みビット・ベクトルのビットのオフセットを指定する。
アダプタ割り込みサマリ・ビット・アドレス（ＡＩＳＢ）４７６：このフィールドは、割り込み処理において随意的に用いられるアダプタ割り込みサマリ・ビットを指定するアドレスを提供する。
アダプタ割り込みサマリ・ビット・オフセット４７８：このフィールドは、アダプタ割り込みサマリ・ビット・ベクトルへのオフセットを提供する。
機能測定ブロック（ＦＭＢ）アドレス４８０：このフィールドは、アダプタ機能に関する測定値を収集するのに用いられる機能測定ブロックのアドレスを提供する。
機能測定ブロック・キー４８２：このフィールドは、機能測定ブロックにアクセスするためのアクセス・キーを含む。
サマリ・ビット通知制御４８４：このフィールドは、使用中のサマリ・ビット・ベクトルが存在するかどうかを示す。
命令権限付与トークン４８６：このフィールドは、ページング可能ストレージ・モード・ゲスト（例えば、Ｖ＝Ｖｇｕｅｓｔ）に、ホストの介入なしにＰＣＩ命令を実行する権限が付与されているかどうかを判断するのに用いられる。
一例において、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）においては、ページング可能ゲストが、レベル２の解釈において、解釈実行開始（Start Interpretive Execution、ＳＩＥ）命令を介して解釈実行される。例えば、論理パーティション（ＬＰＡＲ）ハイパーバイザがＳＩＥ命令を実行して、物理的固定メモリにおける論理パーティションを開始する。ｚ／ＶＭ（登録商標）がその論理パーティションにおけるオペレーティング・システムである場合、これがＳＩＥ命令を発行して、そのＶ＝Ｖ（仮想）ストレージ内でゲスト（仮想）マシンを実行する。したがって、ＬＰＡＲハイパーバイザはレベル１のＳＩＥを使用し、ｚ／ＶＭ（登録商標）ハイパーバイザはレベル２のＳＩＥを用いる。及び、
アドレス変換形式４８７：このフィールドは、変換に用いられる最上位レベルの変換テーブルのアドレス変換に関する選択された形式（例えば、最上位レベルのテーブル（例えば、セグメント・テーブル、領域第３等）の表示）、及び選択された形式（例えば、ＣＰＵ  ＤＡＴ互換形式、Ｉ／Ｏ拡張アドレス変換形式、バイパス形式、フェッチなし形式）の表示を示す。
【００４５】
ＰＣＩ機能制御修正命令内で指定される機能情報ブロックは、本発明の一態様によると、選択されたデバイス・テーブル・エントリ、機能テーブル・エントリ、又は命令内で指定されたアダプタ機能と関連した他のファームウェア制御を修正するために用いられる。デバイス・テーブル・エントリ、機能テーブル・エントリ、及び／又は他のファームウェア制御を修正することにより、アダプタに対して特定のサービスが提供される。これらのサービスには、例えば、アダプタ割り込み、アドレス変換、エラー状態のリセット、ロード／ストア・ブロックのリセット、機能測定パラメータの設定、及びインターセプト制御の設定が含まれる。
【００４６】
ＰＣＩ機能制御修正命令と関連した論理の一実施形態を、図１１を参照して説明する。一例において、命令が、オペレーティング・システム（又は他の構成）により発行され、オペレーティング・システムを実行するプロセッサ（例えば、ファームウェア）により実行される。本明細書での例においては、命令及びアダプタ機能は、ＰＣＩベースのものである。しかしながら、他の例においては、異なるアダプタ・アーキテクチャ及び対応する命令を用いることができる。
【００４７】
一例において、オペレーティング・システムは、命令に対して、以下のオペランド：すなわち、ＰＣＩ機能ハンドル、ＤＭＡアドレス空間識別子、操作制御、及び、機能情報ブロックのアドレスを提供する（例えば、命令により指定される１つ又は複数のレジスタにおいて）。
【００４８】
図１１を参照すると、最初に、ＰＣＩ機能制御修正命令を可能にするファシリティがインストール
されているかどうかについての判断がなされる（問い合わせ５００）。例えば、この判断は、例えば制御ブロック内に格納されたインジケータをチェックすることによりなされる。ファシリティがインストールされていない場合、例外条件が与えられる（ステップ５０２）。他の場合には、命令がページング可能ストレージ・モード・ゲスト（例えば非ページング可能ストレージ・モード・ゲストのような他のゲスト）により発行されたかどうかについての判断がなされる（問い合わせ５０４）。肯定であれば、ホスト・オペレーティング・システムは、そのゲストに関する動作をエミュレートする（ステップ５０６）。
【００４９】
他の場合には、１つ又は複数のオペランドが位置合わせされているかどうかついての判断がなされる（問い合わせ５０８）。例えば、機能情報ブロックのアドレスがダブルワード境界上にあるかどうかについての判断がなされる。一例においては、これは随意的である。オペランドが位置合わせされていない場合、例外条件が与えられる（ステップ５１０）。他の場合には、機能情報ブロックがアクセス可能であるかどうかについて判断がなされる（問い合わせ５１２）。アクセス可能でない場合、例外条件が与えられる（ステップ５１４）。他の場合には、ＰＣＩ機能制御修正命令のオペランド内に提供されたハンドルがイネーブルにされているかどうかについての判断がなされる（問い合わせ５１６）。一例において、この判断は、ハンドル内のイネーブル・インジケータをチェックすることによってなされる。ハンドルがイネーブルにされていない場合、例外条件が与えられる（ステップ５１８）。
【００５０】
ハンドルがイネーブルにされている場合、ハンドルを用いて、機能テーブル・エントリを見つけ出す（ステップ５２０）。つまり、ハンドルの少なくとも一部を機能テーブルへの索引として使用して、操作パラメータが確立されるアダプタ機能に対応する機能テーブル・エントリを見つけ出す。
【００５１】
機能テーブル・エントリが見つかったかどうかについての判断がなされる（問い合わせ５２２）。見つかっていない場合、例外条件が与えられる（ステップ５２４）。他の場合には、命令を発行する構成がゲストである場合（問い合わせ５２６）、例外条件（例えば、ホストへのインターセプト）が与えられる（ステップ５２８）。構成がゲストでない場合は問い合わせを無視することができ、又は指定された場合、他の権限付与をチェックすることができる。
【００５２】
次いで、機能がイネーブルにされているかどうかについての判断がなされる（問い合わせ５３０）。一例において、この判断は、機能テーブル・エントリ内のイネーブル・インジケータをチェックすることによりなされる。機能がイネーブルにされていない場合、例外条件が与えられる（ステップ５３２）。
【００５３】
機能がイネーブルにされている場合、回復がアクティブであるかどうかについての判断がなされる（問い合わせ５３４）。機能テーブル・エントリ内の回復インジケータにより判断されるように回復がアクティブである場合、例外条件が与えられる（ステップ５３６）。しかしながら、回復がアクティブでない場合、機能がビジーであるかどうかについてのさらなる判断がなされる（問い合わせ５３８）。この判断は、機能テーブル・エントリ内のビジー・インジケータをチェックすることによりなされる。機能がビジーである場合、ビジー条件が与えられる（ステップ５４０）。ビジー条件において、命令を、ドロップせずに再試行することができる。
【００５４】
機能がビジーでない場合、機能情報ブロック形式が有効であるかどうかについてのさらなる判断がなされる（問い合わせ５４２）。例えば、ＦＩＢの形式フィールドをチェックして、この形式がシステムによりサポートされているかどうかについての判断がなされる。形式が無効である場合、例外条件が与えられる（ステップ５４４）。機能情報ブロックの形式が有効である場合、命令のオペランド内で指定される操作制御が有効であるかどうかについての更なる判断がなされる（問い合わせ５４６）。つまり、操作制御は、この命令に関して指定された操作制御の１つであるかどうかである。操作制御が無効である場合、例外条件が与えられる（ステップ５４８）。しかしながら、操作制御が有効である場合、処理は、指定された特定の操作制御を続行する。
【００５５】
一例において、操作制御は、アダプタ割り込み登録操作であり、これはアダプタ割り込みを制御するために用いられる。この操作制御に応答して、アダプタ割り込みに関連するアダプタ機能パラメータが、機能情報ブロックの適切なコンテンツに基づいて、デバイス・テーブル・エントリ内に設定される。
【００５６】
この操作と関連した論理の一実施形態が、図１２を参照して説明される。一例として、この操作のオペランドは、機能情報ブロックから取得され、例えば、割り込みサブクラス（ＩＳＣ）、許容される割り込み数（ＮＯＩ）、アダプタ割り込みビット・ベクトル・オフセット（ＡＩＢＶＯ）、サマリ通知（Ｓ）、アダプタ割り込みサマリ・ビット・ベクトル・オフセット（ＡＩＳＢＶＯ）、アダプタ割り込みビット・ベクトル（ＡＩＢＶ）アドレス、及びアダプタ割り込みサマリ・ビット・ベクトル（ＡＩＳＢ）アドレスを含む。
【００５７】
図１２を参照すると、最初に、ＦＩＢ内で指定された割り込み数（ＮＯＩ）が、モデル依存（model-dependent）の最大数より大きいかどうかについての判断がなされる（問い合わせ６００）。大きい場合は、例外条件が与えられる（ステップ６０２）。しかしながら、割り込み数がモデル依存最大数より大きくない場合には、割り込み数にアダプタ割り込みビット・ベクトル・オフセットを加算したもの（ＮＯＩ＋ＡＩＢＶＯ）がモデル依存最大数より大きいかどうかについての更なる判断がなされる（問い合わせ６０４）。大きい場合は、例外条件が与えられる（ステップ６０６）。ＮＯＩ＋ＡＩＢＶＯがモデル依存最大数より大きくない場合には、ＡＩＢＶアドレス＋ＮＯＩが４Ｋ境界にわたるかどうかについての更なる判断がなされる（問い合わせ６０８）。ＡＩＢＶアドレス＋ＮＯＩが４ｋ境界にわたる場合は、例外条件が与えられる（ステップ６１０）。他の場合には、必要とされるあらゆるリソースについて、十分なリソースが使用可能であるかどうかについての判断がなされる（問い合わせ６１２）。十分なリソースが存在しない場合は、例外条件が与えられる（ステップ６１４）。
【００５８】
他の場合には、この機能に関して、アダプタ割り込みが既に登録されているかどうかについての判断がなされる（問い合わせ６１６）。一実施形態において、このことは、（例えば、ＦＩＢ内の）パラメータの１つ又は複数をチェックすることにより判断される。特定的には、ＮＯＩのような割り込みと関連したパラメータをチェックする。フィールドがポピュレートされている場合、アダプタは割り込み登録されている。アダプタが既に登録されている場合は、例外条件が与えられる（ステップ６１８）。他の場合には、割り込みパラメータが、ＦＩＢから取得され、機能テーブル・エントリ（又は、他の指定された記憶位置）及び対応するデバイス・テーブル・エントリ（ＤＴＥ）内に配置される。さらに、ＭＳＩイネーブルメント・インジケータが、ＤＴＥ内に設定される（ステップ６２０）。つまり、機能情報ブロックから取り出された情報に基づいて、アダプタ割り込みに関連するＰＣＩ機能パラメータが、ＦＴＥ及び／又はＤＴＥ内に設定される。これらのパラメータは、例えば、ＩＳＣ、ＮＯＩ、ＡＩＢＶＯ、Ｓ、ＡＩＳＢＶＯ、ＡＩＢＶアドレス、及びＡＩＳＢアドレスを含む。
【００５９】
上記に加えて、指定することができる別の操作制御は、アダプタ割り込み登録解除操作であり、図１３を参照してその一例を説明する。この操作により、アダプタ割り込みに関連するアダプタ機能パラメータがリセットされる。
【００６０】
図１３を参照すると、最初に、機能ハンドルにより指定されたアダプタが、割り込みのために登録されているかどうかについての判断がなされる（問い合わせ７００）。登録されていない場合は、例外条件が与えられる（ステップ７０２）。他の場合には、機能テーブル・エントリ（又は、他の記憶位置）及び対応するデバイス・テーブル・エントリ内の割り込みパラメータがゼロに設定される（ステップ７０４）。一例において、これらのパラメータは、ＩＳＣ、ＮＯＩ、ＡＩＢＶＯ、Ｓ、ＡＩＳＢＶＯ、ＡＩＢＶアドレス、及びＡＩＳＢアドレスを含む。
【００６１】
上記に加えて、指定することができる別の操作制御は、アダプタに関するアドレス変換の制御に用いられるＩ／Ｏアドレス変換パラメータ登録操作である。この操作により、適切なＦＩＢのパラメータから、Ｉ／Ｏアドレス変換に関連するＰＣＩ機能パラメータが設定される。これらのパラメータは、例えば、ＰＣＩ基底アドレス、ＰＣＩアドレス制限（ＰＣＩ制限又は制限としても知られる）、Ｉ／Ｏアドレス変換ポインタ、アドレス変換形式、及びページ・サイズを含み、これらはこの操作に対するオペランドである。さらに、開始ＤＭＡアドレス（ＳＤＭＡ）及び終了ＤＭＡアドレス（ＥＤＭＡ）を含む、暗黙のオペランドが存在し、これらは、命令を実行するプロセッサがアクセス可能な記憶位置内に格納される。
【００６２】
Ｉ／Ｏアドレス変換に関する操作パラメータを確立するための論理の一実施形態を、図１４を参照して説明する。最初に、ＦＩＢ内のＰＣＩ基底アドレスが、ＦＩＢ内のＰＣＩ制限より大きいかどうかについての判断がなされる（問い合わせ８００）。基底アドレスと制限との比較が、基底アドレスがＰＣＩ制限より大きいことを示す場合、例外条件が認識される（ステップ８０２）。しかしながら、基底アドレスが制限より小さいか又はこれと等しい場合、変換形式及びページ・サイズが有効であるかどうかについての更なる判断がなされる（問い合わせ８０４）。これらが無効である場合は、例外条件が与えられる（ステップ８０６）。しかしながら、これらが有効である場合、アドレス空間のサイズ（基底アドレス及び制限に基づいた）が変換容量を上回るかどうかについての更なる判断がなされる（問い合わせ８０８）。一例において、アドレス空間のサイズを、より上位レベルのテーブルの形式に基づいた可能な最大アドレス変換容量と比較する。例えば、より上位レベルのテーブルがＤＡＴ互換性セグメント・テーブルである場合、最大変換容量は２ギガバイトである。
【００６３】
アドレス空間のサイズが変換容量を上回る場合、例外条件が与えられる（ステップ８１０）。他の場合には、基底アドレスが開始ＤＭＡアドレスより小さいかどうかについての更なる判断がなされる（問い合わせ８１２）。開始ＤＭＡアドレスより小さい場合、例外条件が与えられる（ステップ８１４）。他の場合には、アドレス制限が終了ＤＭＡアドレスより大きいかどうかについての別の判断がなされる（問い合わせ８１６）。終了ＤＭＡアドレスより大きい場合、例外条件が与えられる（ステップ８１８）。一例において、開始ＤＭＡアドレス及び終了ＤＭＡアドレスは、システム全体のポリシーに基づいている。
【００６４】
その後、Ｉ／Ｏアドレス変換を実施するために、必要であれば、十分なリソースが利用可能であるかどうかについての判断がなされる（問い合わせ８２０）。利用可能でない場合、例外条件が与えられる（ステップ８２２）。他の場合には、Ｉ／Ｏアドレス変換パラメータが、ＤＴＥ及びＦＴＥ内に既に登録されているかどうかについての更なる判断がなされる（問い合わせ８２４）。このことは、ＤＴＥ／ＦＴＥ内のパラメータの値をチェックすることにより判断される。例えば、ＤＴＥ／ＦＴＥ内の値がゼロ又は別の規定値である場合、登録はまだ行われていない。ＦＴＥを見つけ出すためには、命令内で与えられるハンドルが用いられ、ＤＴＥを見つけ出すためには、ＦＴＥ内のデバイス索引が用いられる。
【００６５】
アドレス変換に関してアダプタ機能が既に登録されている場合、例外条件が与えられる（ステップ８２６）。まだ登録されていない場合、指定されたＤＭＡアドレス空間が有効であるか（すなわち、ＤＴＥがイネーブルにされたアドレス空間であるか）どうかについての判断がなされる（問い合わせ８２８）。有効でない場合、例外条件が与えられる（ステップ８３０）。全てのチェックが成功した場合、デバイス・テーブル・エントリ内に、さらに随意的に対応する機能テーブル・エントリ（又は、他の指定された記憶位置）内に、変換パラメータが配置される（ステップ８３２）。例えば、Ｉ／Ｏアドレス変換に関連するＰＣＩ機能パラメータが、機能情報ブロックからコピーされ、ＤＴＥ／ＦＴＥ内に配置される。これらのパラメータは、例えば、ＰＣＩ基底アドレス、ＰＣＩアドレス制限、Ｉ／Ｏアドレス変換ポインタ、アドレス変換形式、及びページ・サイズを含む。この操作により、指定されたＤＭＡアドレス空間へのＤＭＡアクセスが可能になる。この操作は、アダプタ機能に関するＩ／Ｏアドレス変換をイネーブルにする。
【００６６】
ＰＣＩ機能制御修正命令により指定することができる別の操作制御は、Ｉ／Ｏアドレス変換パラメータ登録解除操作であり、その一例を、図１５を参照しながら説明する。この操作により、Ｉ／Ｏアドレス変換に関連する機能パラメータがゼロにリセットされる。この操作は、指定されたＤＭＡアドレス空間へのＤＭＡアクセスをディスエーブルにし、そのＤＭＡアドレス空間に関するＩ／Ｏ変換ルックアサイド・バッファ・エントリのパージを発生させる。それにより、アドレス変換がディスエーブルにされる。
【００６７】
図１５を参照すると、一実施形態において、Ｉ／Ｏアドレス変換パラメータが登録されていないかどうかについての判断がなされる（問い合わせ９００）。一例において、この判断は、ＤＴＥ又はＦＴＥ内の適切なパラメータの値をチェックすることによりなされる。それらのフィールドがゼロであるか又は何らかの規定値である場合、それらは登録されていない。したがって、例外条件が与えられる（ステップ９０２）。Ｉ／Ｏアドレス変換パラメータが登録されている場合、ＤＭＡアドレス空間が有効かどうかについての判断がなされる（問い合わせ９０４）。ＤＭＡアドレス空間が無効である場合、例外条件が与えられる（ステップ９０６）。ＤＭＡアドレス空間が有効である場合、デバイス・テーブル・エントリ内の変換パラメータ、及び随意的に対応する機能テーブル・エントリ内の変換パラメータがクリアされる（ステップ９０８）。
【００６８】
別の操作制御は、ＤＭＡアドレス空間のサイズ変更に用いられるＩ／Ｏアドレス変換パラメータ再登録操作である。この操作により、Ｉ／Ｏアドレス変換に関連するＰＣＩ機能パラメータが、適切なＦＩＢのパラメータに置き換えられる。これらのパラメータは、例えば、ＰＣＩアドレス制限、Ｉ／Ｏアドレス変換ポインタ、形式、及びページ・サイズを含み、これらはＦＩＢからオペランドとして与えられる。暗黙のオペランドはまた、デバイス・テーブル・エントリ又は機能テーブル・エントリからの現在登録されているＰＣＩ基底アドレス、及び終了ＤＭＡアドレスである。
【００６９】
この操作と関連した論理の一実施形態を、図１６を参照しながら説明する。最初に、機能テーブル・エントリからの現在の基底アドレスが、機能情報ブロック内で指定されたＰＣＩアドレス制限より大きいかどうかについての判断がなされる（問い合わせ１０００）。大きい場合には、例外条件が与えられる（ステップ１００２）。大きくない場合には、変換形式及びサイズが有効かどうかについての判断がなされる（問い合わせ１００４）。有効でない場合には、例外条件が与えられる（ステップ１００６）。アドレス変換テーブルの形式及びページ（又は他のメモリ単位）のサイズが有効である場合は、アドレス空間のサイズが変換容量を上回るかどうかについての更なる判断がなされる（問い合わせ１００８）。アドレス空間サイズが変換容量を上回るならば、例外条件が与えられる（ステップ１０１０）。上回らない場合は、アドレス制限が終了ＤＭＡアドレスより大きいかどうかについての判断がなされる（問い合わせ１０１６）。大きい場合は、例外条件が与えられる（ステップ１０１８）。大きくない場合は、この操作を実施するために、必要であれば、十分なリソースがあるかどうかについての判断がなされる（問い合わせ１０２０）。十分なリソースがない場合は、例外条件が与えられる（ステップ１０２２）。
【００７０】
十分なリソースが利用可能である場合は、アダプタ機能に関するＩ／Ｏアドレス変換が登録されているかどうかについての判断がなされる（問い合わせ１０２４）。登録されていない場合は、例外条件が与えられる（ステップ１０２６）。他の場合は、アドレス空間が有効であるかどうかについての判断がなされる（問い合わせ１０２８）。アドレス空間が無効である場合は、例外条件が与えられる（ステップ１０３０）。チェックが成功した場合、デバイス・テーブル・エントリにおいて、及び随意的に対応する機能テーブル・エントリ（又は、他の指定された記憶位置）において、変換パラメータが更新される（ステップ１０３２）。つまり、Ｉ／Ｏアドレス変換に関連するＰＣＩ機能パラメータが、機能情報ブロックからのオペランドに置き換えられる。これらのパラメータは、ＰＣＩアドレス制限、変換形式、及びＩ／Ｏアドレス変換ポインタ・フィールドを含む。ＤＭＡアドレス空間及びＰＣＩ基底アドレス・フィールドは変更されないままである。これらのフィールドを変更する要求は無視されるか、又は、これらの条件をチェックすることに応答して、例外条件が与えられる。さらに、一実施形態において、ＤＭＡアドレス空間のサイズが減少した場合、Ｉ／Ｏハブ内の変換ルックアサイド・バッファがパージされる。Ｉ／Ｏ変換はイネーブルのままである。
【００７１】
この操作の一態様において、アドレス変換パラメータの再登録に関連した更新の特定の順序付けを指示する制御が含まれる。例えば、変換のレベルの数が増加する（すなわち、より上位レベルの変換テーブルが用いられる）場合、ＰＣＩアドレス制限より前に、入力／出力アドレス変換ポインタが変更され、このことを保証するために、チェックが含められる。さらに、レベルの数が減少する場合、チェックを行って、アドレス変換ポインタより前に制限が更新されることを保証する。次いで、いずれかの関連した変換ルックアサイド・バッファのパージが行われる。
【００７２】
実施することができる更に別の操作は、エラー条件をリセットするために用いられるエラー状態表示リセット操作であり、その一例を、図１７を参照して説明する。この操作により、エラー状態及びロード／ストア・ブロック表示がゼロに設定されるので、Ｉ／Ｏハブが、アダプタから受信した後のＤＭＡ及びＭＳＩを処理することが可能になる。一実施形態において、アダプタ機能が、このパラメータの値により示されるようなエラー状態にあるかどうかについての判断がなされる（問い合わせ１１００）。エラー状態にない場合、例外条件が与えられる（ステップ１１０２）。他の場合には、機能テーブル・エントリ及び対応するデバイス・テーブル・エントリ内のエラー状態表示及びロード／ストア・ブロック表示がゼロにリセットされる（ステップ１１０４）。
【００７３】
指定することができる別の操作制御は、ロード／ストア・ブロック表示リセット）操作である。この操作により、ロード／ストア・ブロック表示がゼロに設定されるので、このアダプタに対してＰＣＩロード／ストア命令を発行することが可能になる。この操作と関連した論理の一実施形態を、図１８を参照して説明する。最初に、このパラメータの値により示されるように、機能がロード／ストア・ブロック状態にあるかどうかについての判断がなされる（問い合わせ１２００）。機能がロード／ストア・ブロック状態にない場合、例外条件が与えられる（ステップ１２０２）。他の場合には、機能テーブル・エントリ及び対応するデバイス・テーブル・エントリ内のロード／ストア・ブロック表示がゼロにリセットされる（ステップ１２０４）。
【００７４】
操作制御により指定することができる別の操作は、測定値を維持するために用いられるＰＣＩ機能測定パラメータ設定操作である。この操作により、ＰＣＩ機能測定に関連するＰＣＩ機能パラメータが、機能情報ブロックから設定される。機能測定ブロック・アドレス・フィールドが非ゼロのアドレスを含む場合、ＰＣＩ機能測定はイネーブルにされる。しかしながら、機能測定ブロック・アドレス・フィールドがゼロを含む場合には、ＰＣＩ機能測定はディスエーブルにされる。一例において、機能情報ブロックから取得されるこの操作に関するオペランドは、機能測定ブロック・アドレス及び機能測定ブロック・キーを含む。暗黙のオペランドは、ＤＭＡアドレス空間の数を含み、これは機能テーブル・エントリから取得される。
【００７５】
この操作と関連した論理の一実施形態が、図１９を参照して説明される。一例において、機能測定ブロック・アドレスがゼロに等しいかどうかについての判断がなされる（問い合わせ１３００）。機能測定ブロック・アドレスがゼロに等しい場合、機能テーブル・エントリ内の機能測定パラメータがゼロにリセットされる（ステップ１３０２）。さらに、Ｉ／Ｏハブ内のＤＭＡカウンタがクリアされ、ディスエーブルにされ、測定がディスエーブルにされる。
【００７６】
問い合わせ１３００に戻り、機能測定ブロック・アドレスがゼロでない場合、全てのデバイス・デーブル・エントリに関する機能測定ブロックが４Ｋ境界にわたるかどうかについての更なる判断がなされる（問い合わせ１３０６）。一例において、４Ｋブロックにわたることは、機能測定ブロック・アドレス、固定された機能測定ブロック・サイズ、さらに各々のＤＭＡアドレス空間に関するＤＭＡアドレス空間特有の延長部を加えることによって判断される。機能測定ブロックが４Ｋ境界にわたる場合、例外条件が与えられる（ステップ１３０８）。他の場合には、機能テーブル・エントリ内の機能測定パラメータ（例えば、ＦＭＢＡ及びＦＭＢＫ）が、機能情報ブロックの機能測定ブロック・アドレス及び機能測定ブロック・キー・パラメータから設定される（ステップ１３１２）。さらに、Ｉ／Ｏハブ内のＤＭＡカウンタがクリアされ、イネーブルにされ、測定がイネーブルにされる。
【００７７】
ＰＣＩ機能制御修正命令の操作制御により指定することができる更に別の操作は、ホスト・オペレーティング・システムによる命令のインターセプトを制御するのに用いられるインターセプト制御設定（set interception control）操作である。この操作により、インターセプト制御に関するＰＣＩ機能パラメータが、機能情報ブロックの割り込み制御フィールドから設定される。この操作制御は、ページング可能ストレージ・モード・ゲストにより発行されるときに、逆にされると考えられる。
【００７８】
インターセプト制御設定操作の論理の一実施形態が、図２０を参照して説明される。一例において、オペランドは、機能情報ブロックからのインターセプト制御である。この操作を指定することに応答して、機能テーブル・エントリ内のインターセプト制御は、機能情報ブロックからのインターセプト制御に設定される（ステップ１４００）。
【００７９】
上述のように、ＰＣＩ機能制御修正命令を用いて、指定されたＰＣＩ機能の選択されたプログラム修正可能制御が、ＦＩＢからの値に置き換えられる。このことは、オペレーティング・システムにＤＴＥへの直接アクセスを与えることなしに、オペレーティング・システムが、ＤＴＥ（及びＦＴＥ）に対する変更を要求することを可能にする。上述のように、ファームウェアは、選択された操作を実行し、上記のように種々の妥当性チェックを用いた制御をもたらすことができる。このチェックは要求された操作に特有のものである。
【００８０】
ＰＣＩ機能制御修正命令に加えて、ＰＣＩ機能制御ストア命令が、構成に対して使用可能である。この命令は、機能情報ブロックの現在のコンテンツを、オペレーティング・システムにより指定される記憶位置に格納するのに用いられる。ＰＣＩ機能制御ストア命令の一実施形態が、図２１−図２３を参照して説明される。
【００８１】
図２１を参照すると、ＰＣＩ機能制御ストア命令１５００は、例えば、ＰＣＩ機能制御ストア命令を示すオペコード１５０２と、格納（ストア）が実行されるアダプタ機能に関する種々の情報が含まれる記憶位置を指定する第１のフィールド１５０４と、ＰＣＩ機能情報ブロックの論理アドレスが格納される記憶位置を指定する第２のフィールド１５０６とを含む。
【００８２】
一実施形態において、フィールド１は、種々の情報を含む汎用レジスタを指定する。１５Ｂに示すように、このレジスタのコンテンツは、例えば、ストア命令が実行されているアダプタ機能のハンドルを識別する機能ハンドル１５１０と、命令が所定のコードを備えているときに、命令に関する状態を与える状態１５１２と、機能ハンドルにより指定されたアダプタ機能と関連したシステム・メモリ内のアドレス空間を指定するアドレス空間１５１４とを含む。
【００８３】
一例において、図２３に示すように、フィールド２は、アダプタ機能に関する情報を含むＰＣＩ機能情報ブロックの論理アドレス１５１６を指定し、かつ、本発明の一態様にしたがってこの指定された記憶位置にコピーされる。
【００８４】
ＰＣＩ機能制御ストア命令と関連した論理の一実施形態が、図２４−図２５を参照して説明される。一例において、この命令に関するオペランドは、イネーブルにされた機能ハンドル、ＤＭＡアドレス空間識別子、及び結果バッファ（例えば、ユーザ・ストレージ内の機能情報ブロック）のアドレスを含む。一例において、オペレーティング・システムが、プロセッサによって実行されるこの命令を発行する。
【００８５】
図２４を参照すると、最初に、ＰＣＩ機能制御ストア命令を可能にするファシリティがインストールされているかどうかについての判断がなされる（問い合わせ１６００）。この判断は、例えば、制御ブロック内に格納されたインジケータをチェックすることによりなされる。ファシリティがインストールされていない場合、例外条件が与えられる（ステップ１６０２）。他の場合には、命令がページング可能ストレージ・モード・ゲスト（又は、他のゲスト）によって発行されたかどうかについての判断がなされる（問い合わせ１６０４）。命令がページング可能ストレージ・モード・ゲスト（又は、他のゲスト）によって発行されている場合、ホスト・オペレーティング・システムは、そのゲストに関する動作をエミュレートする（ステップ１６０６）。
【００８６】
他の場合には、オペランドが位置合わせされているかどうかについての判断がなされる（問い合わせ１６０８）。例えば、機能情報ブロックが格納されるアドレスがダブルワード境界上にあるかどうかについての判断がなされる。一例において、これは随意的である。オペランドが位置合わせされていない場合、例外条件が与えられる（ステップ１６１０）。他の場合には、機能情報ブロックが格納可能であるかどうかについての判断がなされる（問い合わせ１６１２）。つまり、機能情報ブロックが結果バッファに適合するかである。格納可能でない場合、例外条件が与えられる（ステップ１６１４）。他の場合には、ハンドルが、テーブル・エントリを見つけ出すのに用いられる（ステップ１６１６）。つまり、機能ハンドルの一部を機能テーブルへの索引として用いて、格納が実行されるアダプタ機能に対応する機能テーブル・エントリを見つけ出す。
【００８７】
機能テーブル・エントリが見つかったかどうかについての判断がなされる（問い合わせ１６１８）。見つかっていない場合、例外条件が与えられる（ステップ１６２０）。他の場合には、命令を発行する構成がゲストである場合、機能がゲストによる使用のために構成されているかどうかについての判断がなされる（問い合わせ１６２２）。ゲストが権限付与されていない場合、例外条件が与えられる（ステップ１６２４）。他の場合には、機能がビジーであるかどうかについての判断がなされる（問い合わせ１６２６）。この判断は、機能テーブル・エントリ内のビジー・インジケータをチェックすることによってなされる。機能がビジーであれば、ビジー条件が与えられる（ステップ１６２８）。ビジー条件により、命令を、ドロップせずに再試行することができる。
【００８８】
機能がビジーでない場合、アドレス空間が有効であるかどうかについての更なる判断がなされる（問い合わせ１６３０）。アドレス空間が無効である場合、例外条件が与えられる（ステップ１６３２）。しかしながら、アドレス空間が有効である場合、このアダプタ機能に対して回復がアクティブであるかどうかについての判断がなされる（問い合わせ１６３４）。回復がアクティブである場合、例外条件が与えられる（ステップ１６３６）。回復がアクティブでない場合、永続エラーが存在しているかどうかについての更なる判断がなされる（問い合わせ１６３８）。永続エラーが存在する場合、例外条件が与えられる（ステップ１６４０）。他の場合には、処理は、機能がイネーブルにされているかどうかの判断（問い合わせ１６５０）を続行する（図２５）。
【００８９】
一例において、この判断は、機能テーブル・エントリ内のイネーブル・インジケータをチェックすることによりなされる。機能がイネーブルにされていない場合、ハンドルがイネーブルにされているかどうかについての判断がなされる（問い合わせ１６５２）。一実施形態において、この判断は、ハンドル内のイネーブル・インジケータをチェックすることによってなされる。ハンドルがイネーブルにされているが、機能はイネーブルにされていない場合、例外条件が与えられる（ステップ１６５４）。しかしながら、機能もハンドルもイネーブルにされていない場合、ゼロが、結果バッファ内に格納される（ステップ１６５６）。
【００９０】
問い合わせ１６５０に戻り、機能がイネーブルにされている場合、ハンドルがイネーブルにされているかどうかの判断が、再びなされる（問い合わせ１６６０）。機能及びハンドルがイネーブルにされている場合、ＦＩＢからの機能情報が、本明細書では結果バッファと呼ばれる、オペレーティング・システムにより指定される記憶位置に格納される（ステップ１６６２）。
【００９１】
しかしながら、機能がイネーブルにされているが、ハンドルがイネーブルにされていない場合、ＦＩＢからの機能情報が結果バッファ内に格納され、入力機能ハンドルが、イネーブルにされたハンドルに置き換えられる（ステップ１６６４）。これにより、ＰＣＩ機能制御ストア命令の処理が完了する。
【００９２】
上述のように、機能情報ブロックのコピーがオペレーティング・システムにより指定される記憶位置に配置されるのを可能にする、ＰＣＩ機能制御ストア命令が与えられる。
【００９３】
修正及びストア命令は、オペレーティング・システムが、アダプタ機能に関する種々の操作パラメータを設定すること（修正命令）、及び／又は、アダプタ機能の特性を含む機能情報ブロックのコピーを取得すること（ストア）を要求することといった、特定のアクションを要求することを可能にする。これらの命令を実行するための、オペレーティング・システムの要求に応答して、ファームウェアは、命令を実行し、要求された操作を完了する前に特定のチェックがなされることを保証し、オペレーティング・システムに対する特定の制御をもたらす。
【００９４】
本発明の一態様によると、ホスト・データ構造体が、（ａ）ＰＣＩデバイスがシステムと通信可能になる前に確立され、（ｂ）ＰＣＩアクセス中に動的に更新され、（ｃ）ＰＣＩ通信が終了したときに廃止される、機構が提供される。これらの構造体は、例えば、
ＰＣＩ機能によってアクセス可能な主ストレージの範囲を制限する境界、
ＰＣＩ機能のダイレクト・メモリ・アクセス（ＤＭＡ）プロトコルによって用いられるＩ／Ｏアドレス変換テーブル、
Ｉ／Ｏ操作の進行（完了を含む）を知らせるのに用いられる割り込みビット・ベクトル及びサマリ・ビット・ベクトル、
ＰＣＩ機能の性能測定に用いられる構造体、及び
他のＰＣＩ命令の解釈実行に用いられる構造体、
を含む。
【００９５】
一例において、本機構はＰＣＩ機能制御修正命令を含む。
【００９６】
本明細書で説明される実施形態において、アダプタは、ＰＣＩアダプタである。本明細書で用いられるＰＣＩという用語は、これらに限定されるものではないが、ＰＣＩ又はＰＣＩｅを含む、Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｓｐｅｃｉａｌ  Ｉｎｔｅｒｅｓｔ  Ｇｒｏｕｐ（ＰＣＩ−ＳＩＧ）により定められるようなＰＣＩベースの仕様にしたがって実装されるいずれかのアダプタを指す。１つの特定の例において、Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｅｘｐｒｅｓｓ（ＰＣＩｅ）は、Ｉ／Ｏアダプタとホスト・システムの間のトランザクションのための双方向通信プロトコルを定める、コンポーネント・レベルの相互接続規格である。ＰＣＩｅ通信は、ＰＣＩｅバス上での伝送のためのＰＣＩｅ規格にしたがって、パケットの形でカプセル化される。Ｉ／Ｏアダプタから発し、ホスト・システムで終了するトランザクションは、上り方向（upbound）トランザクションと呼ばれる。ホスト・システムから発し、Ｉ／Ｏアダプタで終了するトランザクションは、下り方向（downbound）トランザクションと呼ばれる。ＰＣＩｅトポロジーは、対にされて（例えば、１つの上がり方向リンク、１つの下り方向リンク）ＰＣｌｅを形成する、ポイント・ツー・ポイントの単方向リンクに基づいている。ＰＣＩｅ標準は、ＰＣＩ−ＳＩＧにより保持され、公開されている。
【００９７】
当業者により認識されるように、本発明の態様は、システム、方法、又はコンピュータ・プログラム製品として具体化することができる。したがって、本発明の態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、又は、ソフトウェアの態様とハードウェアの態様とを組み合わせた実施形態の形を取ることができ、これらは全て、本明細書において、一般的に「回路」、「モジュール」又は「システム」と呼ぶことができる。さらに、本発明の態様は、コンピュータ可読プログラム・コードが組み込まれた、１つ又は複数のコンピュータ可読媒体内に具体化されたコンピュータ・プログラム製品の形を取ることができる。
【００９８】
１つ又は複数のコンピュータ可読媒体のいずれの組み合わせを用いることもできる。コンピュータ可読媒体は、コンピュータ可読ストレージ媒体とすることができる。コンピュータ可読ストレージ媒体は、これらに限定されるものではないが、例えば、電子、磁気、光学、電磁気、赤外線又は半導体のシステム、装置若しくはデバイス、又は上記のいずれかの適切な組み合わせとすることができる。コンピュータ可読ストレージ媒体のより具体的な例（非網羅的なリスト）として、以下のもの、すなわち、１つ又は複数の配線を有する電気的接続、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能なプログラム可能読み出し専用メモリ（ＥＰＲＯＭ又はフラッシュメモリ）、光ファイバ、ポータブル・コンパクト・ディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、光記憶装置、磁気記憶装置、又は上記のいずれかの適切な組み合わせが挙げられる。本明細書の文脈において、コンピュータ可読ストレージ媒体は、命令実行システム、装置若しくはデバイスによって用いるため、又はそれらと接続して用いるためにプログラムを収容又は格納することができるいずれかの有形媒体とすることができる。
【００９９】
ここで図２６を参照すると、一例において、コンピュータ・プログラム製品１７００が、例えば、本発明の１つ又は複数の態様を提供し、容易にするように、コンピュータ可読プログラム・コード手段又は論理１７０４をその上に格納するための１つ又は複数のコンピュータ可読ストレージ媒体１７０２を含む。
【０１００】
コンピュータ可読媒体上に具体化されたプログラム・コードは、これらに限られるものではないが、無線、有線、光ファイバ・ケーブル、ＲＦ等、又は上記のいずれかの適切な組み合わせを含む、適切な媒体を用いて伝送することができる。
【０１０１】
本発明の態様に関する操作を実行するためのコンピュータ・プログラム・コードは、Ｊａｖａ、ＳｍａｌｌＴａｌｋ、Ｃ＋＋等のようなオブジェクト指向型プログラミング言語、及び、「Ｃ」プログラミング言語、アセンブラ、又は同様のプログラミング言語のような従来の手続き型プログラミング言語を含む、１つ又は複数のプログラミング言語のいずれかの組み合わせで書くことができる。プログラム・コードは、完全にユーザのコンピュータ上で実行される場合もあり、スタンドアロンのソフトウェア・パッケージとして、一部がユーザのコンピュータ上で実行される場合もあり、一部がユーザのコンピュータ上で実行され、一部が遠隔コンピュータ上で実行される場合もあり、又は完全に遠隔コンピュータ若しくはサーバ上で実行される場合もある。最後のシナリオにおいては、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）を含むいずれかのタイプのネットワークを通じてユーザのコンピュータに接続される場合もあり、又は外部コンピュータへの接続がなされる場合もある（例えば、インターネット・サービス・プロバイダを用いたインターネットを通じて）。
【０１０２】
本発明の態様は、本発明の実施形態による方法、装置（システム）及びコンピュータ・プログラム製品のフローチャート図及び／又はブロック図を参照して、本明細書で説明される。フローチャート図及び／又はブロック図の各ブロック、並びにフローチャート図及び／又はブロック図内のブロックの組み合わせは、コンピュータ・プログラム命令によって実装できることが理解されるであろう。これらのコンピュータ・プログラム命令を、汎用コンピュータ、専用コンピュータ、又は他のプログラム可能データ処理装置のプロセッサに与えてマシンを製造し、それにより、コンピュータ又は他のプログラム可能データ処理装置のプロセッサによって実行される命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実装するための手段を作り出すようにすることができる。
【０１０３】
これらのコンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイスを特定の方式で機能させるように指示することができるコンピュータ可読媒体内に格納し、それにより、そのコンピュータ可読媒体内に格納された命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実装する命令を含む製品を製造するようにすることもできる。
【０１０４】
コンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイス上にロードして、一連の動作ステップをコンピュータ、他のプログラム可能データ処理装置、又は他のデバイス上で行わせてコンピュータ実施のプロセスを生成し、それにより、コンピュータ又は他のプログラム可能装置上で実行される命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実行するためのプロセスを提供するようにもすることもできる。
【０１０５】
図面内のフローチャート及びブロック図は、本発明の種々の実施形態によるシステム、方法及びコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能及び動作を示す。この点に関して、フローチャート又はブロック図内の各ブロックは、指定された論理機能を実装するための１つ又は複数の実行可能命令を含むモジュール、セグメント、又はコードの部分を表すことができる。幾つかの代替的な実装において、ブロック内に記載された機能は、図面内に記載された順序とは異なる順序で行われ得ることにも留意すべきである。例えば、連続して示された２つのブロックが、関与する機能に応じて、実際には、実質的に同時に実行されることもあり、ときにはブロックが逆順に実行されることもある。また、ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図内のブロックの組み合わせは、指定された機能又は動作を行う専用ハードウェア・ベースのシステムによって、又は専用ハードウェアとコンピュータ命令との組み合わせによって実装できることにも留意されたい。
【０１０６】
上記に加えて、本発明の１つ又は複数の態様は、顧客環境の管理を提供するサービス・プロバイダにより、供与し、提供し、配置し、管理し、サービスを行うことなどができる。例えば、サービス・プロバイダは、１つ又は複数の顧客に対して本発明の１つ又は複数の態様を実施するコンピュータ・コード及び／又はコンピュータ・インフラストラクチャを作成し、保持し、サポートすることなどができる。見返りとして、サービス・プロバイダは、例として、予約申し込み及び／又は報酬契約の下で顧客から支払いを受けることができる。付加的に又は代替的に、サービス・プロバイダは、１つ又は複数の第三者に対する広告コンテンツの販売から支払いを受けることができる。
【０１０７】
本発明の一態様において、本発明の１つ又は複数の態様を実施するために、アプリケーションを配置することができる。一例として、アプリケーションの配置は、本発明の１つ又は複数の態様を実施するように動作可能なコンピュータ・インフラストラクチャを提供することを含む。
【０１０８】
本発明の更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを配置することが可能であり、そこでは、コードは、コンピューティング・システムと協働して、本発明の１つ又は複数の態様を実施することができる。
【０１０９】
本発明の更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを統合するためのプロセスを提供することができる。コンピュータ・システムは、コンピュータ可読媒体を含み、ここで、コンピュータ媒体は本発明の１つ又は複数の態様を含む。コードは、コンピュータ・システムと協働して、本発明の１つ又は複数の態様を実施することができる。
【０１１０】
種々の実施形態が上述されたが、これらは一例にすぎない。例えば、他のアーキテクチャのコンピューティング環境が、本発明の１つ又は複数の態様を組み込み、用いることが可能である。例として、インターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるＰｏｗｅｒ  Ｓｙｓｔｅｍｓサーバ若しくは他のサーバ、又は他の会社のサーバのような、Ｓｙｓｔｅｍ  ｚ（登録商標）サーバ以外のサーバが、本発明の１つ又は複数の態様を含み、使用し、及び／又はそこから利益を得ることができる。さらに、本明細書での例では、アダプタ及びＰＣＩハブはサーバの一部と見なされるが、他の実施形態においては、これらを必ずしもサーバの一部と見なす必要はなく、単にコンピューティング環境のシステム・メモリ及び／又は他のコンポーネントに結合されていると見なすことができる。コンピューティング環境は、サーバである必要はない。さらに、テーブルについて説明されるが、いずれのデータ構造体を用いることもでき、テーブルという用語は、そのようなデータ構造体の全てを含むものである。さらにまた、アダプタはＰＣＩベースのものであるが、本発明の１つ又は複数の態様は、他のアダプタ又は他のＩ／Ｏコンポーネントと共に使用可能である。アダプタ及びＰＣＩアダプタは、単なる例である。さらに、ＦＴＥ、ＤＴＥ、ＦＩＢ及び／又は他の構造体は、より多い、より少ない、又は異なる情報を含むことができる。さらに、命令内で行われるチェック、操作及び／又はコマンドは、異なる順序で行うことができ、及び／又はより多い、より少ない、又は異なるチェックを用いてもよい。多数の他の変形も可能である。
【０１１１】
さらに、他のタイプのコンピューティング環境が、本発明の１つ又は複数の態様から利益を得ることができる。一例として、システム・バスを通してメモリ要素に直接的に又は間接的に結合された少なくとも２つのプロセッサを含む、プログラム・コードを格納及び／又は実行するのに適したデータ処理システムが使用可能である。メモリ要素は、例えば、プログラム・コードの実際の実行時に用いられるローカル・メモリと、大容量記憶装置と、実行時に大容量記憶装置からコードを取得しなければならない回数を減少させるために少なくとも幾つかのプログラム・コードの一時的なストレージを提供するキャッシュ・メモリとを含む。
【０１１２】
入力／出力すなわちＩ／Ｏ装置（キーボード、ディスプレイ、ポインティング装置、ＤＡＳＤ、テープ、ＣＤ、ＤＶＤ、親指ドライブ、及び他のメモリ媒体等を含むが、これらに限定されるものではない）は、直接的に、又は介在するＩ／Ｏコントローラを通して、システムに結合することができる。データ処理システムが、介在するプライベート・ネットワーク又は公衆ネットワークを通して、他のデータ処理システム又はリモート・プリンタ若しくはストレージ装置に結合できるように、ネットワーク・アダプタをシステムに結合することもできる。モデム、ケーブル・モデム及びイーサネット・カードは、利用可能なタイプのネットワーク・アダプタのほんの数例にすぎない。
【０１１３】
図２７を参照すると、本発明の１つ又は複数の態様を実装するためのホスト・コンピュータ・システム５０００の代表的なコンポーネントが描かれている。代表的なホスト・コンピュータ５０００は、コンピュータ・メモリ（すなわち、中央ストレージ）５００２と通信状態にある１つ又は複数のＣＰＵ５００１に加えて、ストレージ媒体デバイス５０１１及び他のコンピュータ又はＳＡＮ等と通信するためのネットワーク５０１０へのＩ／Ｏインターフェースを含む。ＣＰＵ５００１は、アーキテクチャ化された（architected）命令セット及びアーキテクチャ化された機能を有するアーキテクチャに準拠している。ＣＰＵ５００１は、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（Dynamic Address Translation、ＤＡＴ）５００３を有することができる。ＤＡＴは、一般的に、変換をキャッシュに入れるための変換ルックアサイド・バッファ（ＴＬＢ）５００７を含むので、コンピュータ・メモリ５００２のブロックへの後のアクセスは、アドレス変換の遅延を必要としない。一般的に、コンピュータ・メモリ５００２とプロセッサ５００１との間に、キャッシュ５００９が用いられる。キャッシュ５００９は、１つより多いＣＰＵが利用可能な大容量のキャッシュと、大型のキャッシュと各ＣＰＵとの間のより小型でより高速な（下位レベルの）キャッシュとを有する階層とすることができる。幾つかの実装において、下位レベルのキャッシュは、命令のフェッチ及びデータ・アクセスのために別個の下位レベル・キャッシュを与えるように分割される。一実施形態においては、キャッシュ５００９を介して、命令フェッチ・ユニット５００４により、命令がメモリ５００２からフェッチされる。命令は、命令デコード・ユニット５００６でデコードされ、命令実行ユニット５００８にディスパッチされる（幾つかの実施形態においては他の命令と共に）。一般的には、例えば、算術演算実行ユニット、浮動小数点実行ユニット、及び分岐命令実行ユニットなどの幾つかの実行ユニット５００８が用いられる。命令は、実行ユニットにより実行され、必要に応じて命令が指定したレジスタ又はメモリからオペランドにアクセスする。メモリ５００２からオペランドにアクセスする（ロード又はストアする）場合、典型的には、ロード／ストア・ユニット５００５が、実行される命令の制御下でアクセスを処理する。命令は、ハードウェア回路又は内部のマイクロコード（ファームウェア）において、又はその両方の組み合わせによって実行することができる。
【０１１４】
既述のように、コンピュータ・システムは、ローカル（又は主）ストレージ内の情報、並びに、アドレッシング、保護、参照、及び変更の記録を含む。アドレッシングの幾つかの態様は、アドレスの形式、アドレス空間の概念、種々のタイプのアドレス、及び１つのタイプのアドレスを別のタイプのアドレスに変換する方法を含む。主ストレージの一部は、永続的に割り当てられた記憶位置を含む。主ストレージは、システムに、データの直接アドレス指定可能な高速アクセス・ストレージを与える。データ及びプログラムを処理できるようになる前に、（入力装置から）データ及びプログラムの両方は、主ストレージにロードされる。
【０１１５】
主ストレージは、キャッシュと呼ばれることもある、１つ又は複数のより小さくより高速アクセスのバッファ・ストレージを含むことができる。キャッシュは、典型的には、ＣＰＵ又はＩ／Ｏプロセッサと物理的に関連付けられる。物理的構成及び別個のストレージ媒体を使用することの影響は、性能に対するものを除き、通常、プログラムにより観察することはできない。
【０１１６】
命令及びデータ・オペランドについて、別個のキャッシュを保持することができる。キャッシュ内の情報は、キャッシュ・ブロック又はキャッシュ・ライン（又は短縮してライン）と呼ばれる、整数境界（integral boundary）上にある連続したバイト内に保持される。モデルは、キャッシュ・ラインのサイズをバイトで返す、ＥＸＴＲＡＣＴ  ＣＡＣＨＥ  ＡＴＴＲＩＢＵＴＥ命令を提供することができる。モデルはまた、データ若しくは命令キャッシュへのストレージのプリフェッチ、又は、キャッシュからのデータの解放に影響を与える、ＰＲＥＦＥＴＣＨ  ＤＡＴＡ及びＰＲＥＦＥＴＣＨ  ＤＡＴＡ  ＲＥＬＡＴＩＶＥ  ＬＯＮＧ命令を提供することができる。
【０１１７】
ストレージは、長い水平方向のビットの文字列と考えられる。大部分の操作において、ストレージへのアクセスは、左から右への順序で進む。ビットの文字列は、８ビット単位で分割される。８ビットの単位は１バイトと呼ばれ、全ての情報の形式の基本的な構成要素（building block）である。ストレージ内の各々のバイト位置は、負でない一意の整数により識別され、この整数がそのバイト位置のアドレスであり、すなわち、簡単にバイト・アドレスである。隣接するバイト位置は、連続するアドレスを有し、左の０で始まり、左から右への順序で進む。アドレスは、符号なしの２進整数であり、２４ビット、３１ビット、又は６４ビットである。
【０１１８】
情報は、ストレージとＣＰＵ又はチャネル・サブシステムとの間で、一度に１バイトずつ、又は１バイト・グループずつ伝送される。特に断りのない限り、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）においては、ストレージ内のバイト・グループは、グループの左端のバイトによりアドレス指定される。グループ内のバイト数は、実行される操作により暗黙に又は明示的に指定される。ＣＰＵ操作に用いられる場合、バイト・グループはフィールドと呼ばれる。例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）においては、バイト・グループの中の各々において、ビットは、左から右の順序で番号が付けられる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）においては、左端ビットは「上位（high-order）」ビットと呼ばれることがあり、右端ビットは「下位（low-order）」ビットと呼ばれることがある。しかしながら、ビット数は、ストレージ・アドレスではない。バイトだけを、アドレス指定することができる。ストレージ内の１つのバイトの個々のビットに対して操作を行うためには、そのバイト全体にアクセスされる。１バイトの中のビットには、左から右に０から７までの番号が付けられる（例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）において）。１つのアドレスの中のビットには、２４ビット・アドレスの場合は８−３１若しくは４０−６３の番号を付けることができ、又は、３１ビット・アドレスの場合は１−３１若しくは３３−６３の番号を付けることができ、６４ビット・アドレスの場合は０−６３の番号が付けられる。複数バイトから成る他のいずれかの固定長形式の中では、その形式を構成するビットには、０から始まる連続番号が付けられる。エラー検出のため及び好ましくは訂正のために、各バイト又はバイト・グループと共に、１つ又は複数の検査ビットが伝送されることがある。このような検査ビットは、マシンにより自動的に生成されるものであり、プログラムが直接制御することはできない。記憶容量は、バイト数で表わされる。ストレージ・オペランド・フィールドの長さが命令のオペレーション・コードで暗黙的に指定される場合、そのフィールドは固定長を有すると言われ、固定長は、１バイト、２バイト、４バイト、８バイト、又は１６バイトとすることができる。一部の命令では、より長いフィールドが暗黙的に指定されることもある。ストレージ・オペランド・フィールドの長さが暗黙的に指定されず明示的に記述される場合は、そのフィールドは可変長を有すると言われる。可変長オペランドは、１バイトのインクリメントにより変化し得る（又は、一部の命令では、２バイトの倍数若しくは他の倍数）。情報がストレージ内に置かれるとき、ストレージへの物理パスの幅が格納されるフィールドの長さを上回り得るとしても、指定されたフィールド内に含まれるバイトの記憶位置のコンテンツのみが置き換えられる。
【０１１９】
特定の情報単位は、ストレージ内の整数境界上にあることになる。そのストレージ・アドレスがバイトでの単位での長さの倍数であるとき、境界は、情報単位に関して整数のものであると言われる。整数境界上にある２バイト、４バイト、８バイト、及び１６バイトのフィールドには、特別な名称が与えられる。ハーフワード（halfword）は、２バイト境界上にある２個の連続したバイトのグループであり、これは、命令の基本的な構成要素である。ワード（word）は、４バイト境界上にある４個の連続したバイトのグループである。ダブルワード（doubleword）は、８バイト境界上にある８個の連続したバイトのグループである。クワッドワード（quadword）は、１６バイト境界上にある１６個の連続したバイトのグループである。ストレージ・アドレスが、ハーフワード、ワード、ダブルワード、及びクワッドワードを示す場合、そのアドレスの２進表現は、それぞれ、右端の１個、２個、３個、又は４個のビットが０になる。命令は、２バイトの整数境界上にあることになる。大部分の命令のストレージ・オペランドは、境界合わせ（boundary alignment）要件をもたない。
【０１２０】
命令及びデータ・オペランドに対して別個のキャッシュを実装するデバイスにおいては、ストアが、後にフェッチされる命令を変更するかどうかに関係なく、後に命令をフェッチするキャッシュ・ライン内にプログラムが格納される場合には、著しい遅延が生じることがある。
【０１２１】
一実施形態において、本発明は、ソフトウェア（ライセンス内部コード、ファームウェア、マイクロコード、ミリコード、ピココードなどと呼ばれる場合もあるが、そのいずれも本発明と整合性がある）により実施することができる。図２７を参照すると、本発明を具体化するソフトウェア・プログラム・コードは、典型的には、ホスト・システム５０００のプロセッサ５００１により、ＣＤ−ＲＯＭドライブ、テープドライブ、又はハードドライブといった長期ストレージ媒体デバイス５０１１からアクセスされる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、こうした媒体上に分散させても、又はコンピュータ・メモリ５００２からユーザに分散させても、又は、こうした他のシステムのユーザが使用するために、ネットワーク５０１０上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。
【０１２２】
ソフトウェア・プログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラムの機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体デバイス５０１１から相対的により高速のコンピュータ・ストレージ５００２にページングされ、そこでプロセッサ５００１による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを分散させる技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）上に作成され格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。
【０１２３】
図２８は、本発明を実施することができる代表的なワークステーション又はサーバ・ハードウェア・システムを示す。図２８のシステム５０２０は、随意的な周辺機器を含む、パーソナル・コンピュータ、ワークステーション、又はサーバなどの代表的なベース・コンピュータ・システム５０２１を含む。ベース・コンピュータ・システム５０２１は、１つ又は複数のプロセッサ５０２６と、周知の技術にしたがってプロセッサ５０２６とシステム５０２１の他のコンポーネントを接続し、これらの間の通信を可能にするために用いられるバスとを含む。バスは、プロセッサ５０２６を、ハードドライブ（例えば、磁気媒体、ＣＤ、ＤＶＤ、及びフラッシュメモリのいずれかを含む）又はテープドライブを含むことができる、メモリ５０２５及び長期ストレージ５０２７に接続する。システム５０２１はまた、バスを介して、マイクロプロセッサ５０２６を、キーボード５０２４、マウス５０２３、プリンタ／スキャナ５０３０、及び／又はタッチ・センシティブ・スクリーン、デジタル化された入力パッド等のいずれかのユーザ・インターフェース機器とすることができる他のインターフェース機器といった、１つ又は複数のインターフェース機器に接続する、ユーザ・インターフェース・アダプタを含むこともできる。バスはまた、ディスプレイ・アダプタを介して、ＬＣＤスクリーン又はモニタなどのディスプレイ装置５０２２をマイクロプロセッサ５０２６にも接続する。
【０１２４】
システム５０２１は、ネットワーク５０２９と通信する５０２８ことができるネットワーク・アダプタを介して、他のコンピュータ又はコンピュータ・ネットワークと通信することができる。例示的なネットワーク・アダプタは、通信チャネル、トークン・リング、イーサネット又はモデムである。或いは、システム５０２１は、ＣＤＰＤ（セルラー・デジタル・パケット・データ）カードのような無線インターフェースを用いて通信することもできる。システム５０２１は、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）、又はシステム５０２１内のこうした他のコンピュータと関連付けることができ、又は、別のコンピュータ等とのクライアント／サーバ構成におけるクライアントとすることができる。これらの構成の全て、並びに、適切な通信ハードウェア及びソフトウェアは、当技術分野において周知である。
【０１２５】
図２９は、本発明を実施することができるデータ処理ネットワーク５０４０を示す。データ処理ネットワーク５０４０は、各々が複数の個々のワークステーション５０４１、５０４２、５０４３、５０４４を含むことができる、無線ネットワーク及び有線ネットワークのような複数の個々のネットワークを含むことができる。さらに、当業者であれば理解するように、１つ又は複数のＬＡＮを含ませることができ、そこで、ＬＡＮは、ホスト・プロセッサに結合された複数のインテリジェント・ワークステーションを含むことができる。
【０１２６】
さらに図２９を参照すると、ネットワークはまた、ゲートウェイ・コンピュータ（クライアント・サーバ５０４６）、又はアプリケーション・サーバ（データ・リポジトリにアクセスすることができ、かつ、ワークステーション５０４５から直接アクセスすることもできる遠隔サーバ５０４８）のような、メインフレーム・コンピュータ又はサーバを含むこともできる。ゲートウェイ・コンピュータ５０４６は、各々の個々のネットワークへの入口点として働く。ゲートウェイは、１つのネットワーク・プロトコルを別のものに接続するときに必要とされる。ゲートウェイ５０４６は、通信リンクによって別のネットワーク（例えば、インターネット５０４７）に結合できることが好ましい。ゲートウェイ５０４６はまた、通信リンクを用いて、１つ又は複数のワークステーション５０４１、５０４２、５０４３、５０４４に直接結合することもできる。ゲートウェイ・コンピュータは、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｂｕｓｉｎｅｓｓ  Ｍａｃｈｉｎｅｓ  Ｃｏｒｐｏｌａｔｉｏｎ社から入手可能なＩＢＭ  ｅＳｅｒｖｅｒ（商標）Ｓｙｓｔｅｍ  ｚ（登録商標）サーバを用いて実装することができる。
【０１２７】
図２８及び図２９を同時に参照すると、本発明を具体化することができるソフトウェア・プログラム・コードには、一般的に、ＣＤ−ＲＯＭドライブ又はハードドライブといった長期ストレージ媒体５０２７から、システム５０２０のプロセッサ５０２６によってアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、そのような媒体上で分散させても、又はメモリからユーザ５０５０、５０５１に分散させても、或いは、こうした他のシステムのユーザが用いるために、ネットワーク上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。
【０１２８】
或いは、プログラム・コードをメモリ５０２５内で具体化し、プロセッサ・バスを用いてプロセッサ５０２６によってプログラム・コードにアクセスすることができる。このようなプログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラム５０３２の機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体５０２７から高速メモリ５０２５にページングされ、そこでプロセッサ５０２６による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを配布する技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、作成され、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）に格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。
【０１２９】
プロセッサが最も容易に利用できるキャッシュ（通常、プロセッサの他のキャッシュよりも高速で小さい）は、最下位（Ｌ１又はレベル１）のキャッシュであり、メインストア（主メモリ）は、最上位レベルのキャッシュ（３つのレベルがある場合にはＬ３）である。最下位レベルのキャッシュは、実行されるマシン命令を保持する命令キャッシュ（Ｉ−キャッシュ）と、データ・オペランドを保持するデータ・キャッシュ（Ｄ−キャッシュ）とに分割されることが多い。
【０１３０】
図３０を参照すると、プロセッサ５０２６についての例示的なプロセッサの実施形態が示される。典型的には、メモリ・ブロックをバッファに入れてプロセッサ性能を向上させるために、１つ又は複数のレベルのキャッシュ５０５３が用いられる。キャッシュ５０５３は、用いられる可能性が高いメモリ・データのキャッシュ・ラインを保持する高速バッファである。典型的なキャッシュ・ラインは、６４バイト、１２８バイト、又は２５６バイトのメモリ・データである。データをキャッシュに入れるのではなく、命令をキャッシュに入れるために、別個のキャッシュが用いられることが多い。キャッシュ・コヒーレンス（メモリ及びキャッシュ内のラインのコピーの同期）は、多くの場合、当技術分野において周知の種々の「スヌープ（snoop）」アルゴリズムによって与えられる。プロセッサ・システムの主メモリ・ストレージ５０２５は、キャッシュと呼ばれることが多い。４つのレベルのキャッシュ５０５３を有するプロセッサ・システムにおいて、主ストレージ５０２５は、典型的にはより高速であり、かつ、コンピュータ・システムが利用できる不揮発性ストレージ（ＤＡＳＤ、テープ等）の一部だけを保持するので、レベル５（Ｌ５）のキャッシュと呼ばれることがある。主ストレージ５０２５は、オペレーティング・システムによって主ストレージ５０２５との間でページングされるデータのページを「キャッシュに入れる」。
【０１３１】
プログラム・カウンタ（命令カウンタ）５０６１は、実行される現行の命令のアドレスを常時監視している。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）プロセッサのプログラム・カウンタは６４ビットであり、従来のアドレッシング制限をサポートするために、３１ビット又は２４ビットに切り捨てることができる。プログラム・カウンタは、典型的には、コンテキスト・スイッチの際に持続するように、コンピュータのＰＳＷ（プログラム状況ワード）内で具体化される。したがって、例えば、オペレーティング・システムにより、プログラム・カウンタ値を有する進行中のプログラムに割り込みをかけることが可能である（プログラム環境からオペレーティング・システム環境へのコンテキスト・スイッチ）。プログラムのＰＳＷは、プログラムがアクティブでない間、プログラム・カウンタ値を保持し、オペレーティング・システムが実行されている間、オペレーティング・システムの（ＰＳＷ内の）プログラム・カウンタが用いられる。典型的には、プログラム・カウンタは、現行の命令のバイト数に等しい量だけインクリメントされる。ＲＩＳＣ（Reduced Instruction Set Computing、縮小命令セット・コンピューティング）命令は、典型的には固定長であり、ＣＩＳＣ（Complex Instruction Set Computing、複合命令セット・コンピューティング）命令は、典型的には可変長である。ＩＢＭ  ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）の命令は、２バイト、４バイト、又は６バイトの長さを有するＣＩＳＣ命令である。例えば、コンテキスト・スイッチ操作又は分岐命令の分岐成立（Branch taken）操作により、プログラム・カウンタ５０６１が変更される。コンテキスト・スイッチ操作において、現行のプログラム・カウンタ値は、実行されるプログラムについての他の状態情報（条件コードのような）と共にプログラム状況ワード内に保存され、実行される新しいプログラム・モジュールの命令を指し示す新しいプログラム・カウンタ値がロードされる。分岐成立操作を行い、分岐命令の結果をプログラム・カウンタ５０６１にロードすることにより、プログラムが判断を下すこと又はプログラム内でループすることを可能にする。
【０１３２】
典型的には、プロセッサ５０２６の代わりに命令をフェッチするために、命令フェッチ・ユニット５０５５が用いられる。フェッチ・ユニットは、「次の順次命令（next sequential instruction）」、分岐成立命令のターゲット命令、又はコンテキスト・スイッチの後のプログラムの最初の命令のいずれかをフェッチする。今日の命令フェッチ・ユニットは、プリフェッチされた命令を用いることができる可能性に基づいて、命令を投機的にプリフェッチするプリフェッチ技術を用いることが多い。例えば、フェッチ・ユニットは、次の順次命令を含む１６バイトの命令と、付加的なバイトの更なる順次命令とをフェッチすることができる。
【０１３３】
次いで、フェッチされた命令が、プロセッサ５０２６によって実行される。一実施形態において、フェッチされた命令は、フェッチ・ユニットのディスパッチ・ユニット５０５６に渡される。ディスパッチ・ユニットは命令をデコードし、デコードされた命令についての情報を適切なユニット５０５７、５０５８、５０６０に転送する。実行ユニット５０５７は、典型的には、命令フェッチ・ユニット５０５５からデコードされた算術命令についての情報を受け取り、命令のオペコードにしたがってオペランドに関する算術演算を行う。オペランドは、好ましくは、メモリ５０２５、アーキテクチャ化レジスタ５０５９、又は実行される命令の即値フィールドのいずれかから、実行ユニット５０５７に与えられる。実行の結果は、格納された場合には、メモリ５０２５、レジスタ５０５９、又は他のマシン・ハードウェア（制御レジスタ、ＰＳＷレジスタなどのような）内に格納される。
【０１３４】
プロセッサ５０２６は、典型的には、命令の機能を実行するための１つ又は複数の実行ユニット５０５７、５０５８、５０６０を有する。図３１を参照すると、実行ユニット５０５７は、インターフェース論理５０７１を介して、アーキテクチャ化された汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、ロード・ストア・ユニット５０６０、及び他のプロセッサ・ユニット５０６５と通信することができる。実行ユニット５０５７は、幾つかのレジスタ回路５０６７、５０６８、５０６９を用いて、算術論理演算ユニット（ＡＬＵ）５０６６が動作する情報を保持することができる。ＡＬＵは、加算（ａｄｄ）、減算（ｓｕｂｔｒａｃｔ）、乗算（ｍｕｌｔｉｐｌｙ）、及び除算（ｄｉｖｉｄｅ）などの算術演算、並びに、論理積（ａｎｄ）、論理和（ｏｒ）、及び排他的論理和（ＸＯＲ）、ローテート（ｒｏｔａｔｅ）及びシフト（ｓｈｉｆｔ）のような論理関数を実行する。ＡＬＵは、設計に依存する専用の演算をサポートすることが好ましい。他の回路は、例えば条件コード及び回復サポート論理を含む、他のアーキテクチャ化ファシリティ５０７２を提供することができる。典型的には、ＡＬＵ演算の結果は、出力レジスタ回路５０７０に保持され、この出力レジスタ回路５０７０が、結果を種々の他の処理機能に転送することができる。多数のプロセッサ・ユニットの構成が存在し、本説明は、一実施形態の代表的な理解を与えることのみを意図している。
【０１３５】
例えばＡＤＤ命令は、算術及び論理機能を有する実行ユニット５０５７で実行され、一方、例えば浮動小数点命令は、特化された浮動小数点能力を有する浮動小数点実行部で実行される。実行ユニットは、オペランドに対してオペコードが定めた関数を行うことにより、命令が特定したオペランドに対して動作することが好ましい。例えば、ＡＤＤ命令は、命令のレジスタ・フィールドによって特定された２つのレジスタ５０５９内に見出されるオペランドに対して、実行ユニット５０５７により実行することができる。
【０１３６】
実行ユニット５０５７は、２つのオペランドに対して算術加算を実行し、結果を第３オペランドに格納し、ここで第３オペランドは、第３のレジスタであっても又は２つのソース・レジスタのいずれかであってもよい。実行ユニットは、シフト、ローテート、論理積、論理和、及び排他的論理和のような種々の論理関数、並びに、加算、減算、乗算、除法のいずれかを含む、種々の代数関数を実行することができる算術論理演算ユニット（ＡＬＵ）５０６６を用いることが好ましい。スカラー演算のために設計されたＡＬＵ５０６６もあり、浮動小数点のために設計されたものＡＬＵ５０６６もある。データは、アーキテクチャに応じて、ビッグエンディアン（Big Endian）（最下位のバイトが最も高いバイト・アドレスである）、又はリトルエンディアン（Little Endian）（最下位のバイトが最も低いバイト・アドレスである）とすることができる。ＩＢＭ  ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）は、ビッグエンディアンである。符号付きフィールドは、アーキテクチャに応じて、符号及び大きさ、１の補数、又は２の補数とすることができる。２の補数における負の値又は正の値は、ＡＬＵ内で加法しか必要としないため、ＡＬＵが減算能力を設計する必要がないという点で、２の補数は有利である。数値は、通常、省略表現で記述され、１２ビット・フィールドは、４，０９６バイトブロックのアドレスを定め、通常、例えば４Ｋバイト（キロバイト）ブロックのように記述される。
【０１３７】
図３２を参照すると、分岐命令を実行するための分岐命令情報が、典型的には、分岐ユニット５０５８に送られ、この分岐ユニット５０５８は、多くの場合、分岐履歴テーブル５０８２のような分岐予測アルゴリズムを用いて、他の条件付き演算が完了する前に分岐の結果を予測する。条件付き演算が完了する前に、現行の分岐命令のターゲットがフェッチされ、投機的に実行される。条件付き演算が完了すると、投機的に実行された分岐命令は、条件付き演算の条件及び投機された結果に基づいて、完了されるか又は破棄される。典型的な分岐命令は、条件コードを試験し、条件コードが分岐命令の分岐要件を満たす場合、ターゲット・アドレスに分岐することができ、ターゲット・アドレスは、例えば、命令のレジスタ・フィールド又は即値フィールド内に見出されるものを含む幾つかの数に基づいて計算することができる。分岐ユニット５０５８は、複数の入力レジスタ回路５０７５、５０７６、５０７７と、出力レジスタ回路５０８０とを有するＡＬＵ５０７４を用いることができる。分岐ユニット５０５８は、例えば、汎用レジスタ５０５９、デコード・ディスパッチ・ユニット５０５６、又は他の回路５０７３と通信することができる。
【０１３８】
例えば、オペレーティング・システムによって開始されるコンテキスト・スイッチ、コンテキスト・スイッチを発生させるプログラム例外又はエラー、コンテキスト・スイッチを発生させるＩ／Ｏ割り込み信号、或いは、（マルチスレッド環境における）複数のプログラムのマルチスレッド活動を含む様々な理由により、命令のグループの実行に割り込みがかけられることがある。コンテキスト・スイッチ動作は、現在実行中のプログラムについての状態情報を保存し、次いで、起動される別のプログラムについての状態情報をロードすることが好ましい。状態情報は、例えば、ハードウェア・レジスタ又はメモリ内に保存することができる。状態情報は、実行される次の命令を指し示すプログラム・カウンタ値と、条件コードと、メモリ変換情報と、アーキテクチャ化されたレジスタのコンテンツとを含むことが好ましい。コンテキスト・スイッチの活動は、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、又はファームウェア・コード（マイクロコード、ピココード、又はライセンス内部コード（ＬＩＣ））単独で又はその組み合わせで実施することができる。
【０１３９】
プロセッサは、命令により定義された方法にしたがってオペランドにアクセスする。命令は、命令の一部の値を用いて即値オペランドを与えることができ、汎用レジスタ又は専用レジスタ（例えば、浮動小数点レジスタ）のいずれかを明示的に指し示す１つ又は複数のレジスタ・フィールドを与えることができる。命令は、オペコード・フィールドによって、オペランドとして識別されるインプライド・レジスタ（implied register）を用いることができる。命令は、オペランドのためのメモリ位置を用いることができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）の長変位ファシリティ（long displacement facility）により例示されるように、オペランドのメモリ位置を、レジスタ、即値フィールド、又はレジスタと即値フィールドの組み合わせによって与えることができ、命令は、基底レジスタ、索引レジスタ、及び即値フィールド（変位フィールド）を定め、これらが、例えば互いに加算されてメモリ内のオペランドのアドレスをもたらす。ここでの位置（location）は、典型的には、特に断りのない限り、主メモリ（主ストレージ）内の記憶位置を意味する。
【０１４０】
図３３を参照すると、プロセッサは、ロード／ストア・ユニット５０６０を用いて、ストレージにアクセスする。ロード／ストア・ユニット５０６０は、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、オペランドをレジスタ５０５９又は別のメモリ５０５３の記憶位置にロードすることによってロード操作を行うことができ、或いは、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、レジスタ５０５９又は別のメモリ５０５３の記憶位置から取得したデータをメモリ５０５３内のターゲット・オペランドの記憶位置に格納することによって、ストア操作を行うことができる。ロード／ストア・ユニット５０６０は、投機的なものであってもよく、命令シーケンスに対してアウト・オブ・オーダー式の順序でメモリにアクセスすることができるが、プログラムに対して、命令がイン・オーダー式に実行されたという外観を維持することになる。ロード／ストア・ユニット５０６０は、汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、キャッシュ／メモリ・インターフェース５０５３、又は他の要素５０８３と通信することができ、ストレージ・アドレスを計算し、かつ、パイプライン処理を順に行って操作をイン・オーダー式に保持するための、種々のレジスタ回路、ＡＬＵ５０８５、及び制御論理５０９０を含む。一部の動作は、アウト・オブ・オーダー式とすることができるが、ロード／ストア・ユニットは、アウト・オブ・オーダー式動作が、プログラムに対して、当技術分野において周知のようなイン・オーダー式に実行されたように見えるようにする機能を提供する。
【０１４１】
好ましくは、アプリケーション・プログラムが「見ている」アドレスは、仮想アドレスと呼ばれることが多い。仮想アドレスは、「論理アドレス」及び「実効アドレス（effective address）」と呼ばれることもある。これらの仮想アドレスは、これらに限定されるものではないが、単に仮想アドレスをオフセット値にプリフィックス付加すること、１つ又は複数の変換テーブルを介して仮想アドレスを変換することを含む、種々の動的アドレス変換（ＤＡＴ）技術の１つによって、物理的メモリ位置にリダイレクトされるという点で仮想のものであり、変換テーブルは、少なくともセグメント・テーブル及びページ・テーブルを単独で又は組み合わせて含むことが好ましく、セグメント・テーブルは、ページ・テーブルを指し示すエントリを有することが好ましい。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）では、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及び随意的なページ・テーブルを含む、変換の階層が提供される。アドレス変換の性能は、仮想アドレスを関連した物理的メモリ位置にマッピングするエントリを含む変換ルックアサイド・バッファ（ＴＬＢ）を用いることにより改善されることが多い。ＤＡＴが変換テーブルを用いて仮想アドレスを変換したときに、エントリが作成される。次いで、後に仮想アドレスを用いることで、低速の順次変換テーブル・アクセスではなく、高速のＴＬＢのエントリを用いることが可能になる。ＴＬＢの内容は、ＬＲＵ（Least Recently Used）を含む種々の置換アルゴリズムによって管理することができる。
【０１４２】
プロセッサがマルチプロセッサ・システムのプロセッサである場合には、各プロセッサは、コヒーレンシのために、Ｉ／Ｏ、キャッシュ、ＴＬＢ、及びメモリといった共有リソースをインターロック状態に保持する責任を負う。キャッシュ・コヒーレンシを保持する際に、一般的には「スヌープ」技術が用いられる。スヌープ環境においては、共有を容易にするために、各キャッシュ・ラインを、共有状態、排他的状態、変更状態、無効状態等のいずれか１つの状態にあるものとしてマーク付けすることができる。
【０１４３】
Ｉ／Ｏユニット５０５４（図３０）は、プロセッサに、例えば、テープ、ディスク、プリンタ、ディスプレイ、及びネットワークを含む周辺機器に取り付けるための手段を与える。Ｉ／Ｏユニットは、ソフトウェア・ドライバによってコンピュータ・プログラムに提示されることが多い。ＩＢＭ（登録商標）によるＳｙｓｔｅｍ  ｚ（登録商標）のようなメインフレームにおいては、チャネル・アダプタ及びオープン・システム・アダプタが、オペレーティング・システムと周辺機器との間に通信をもたらすメインフレームのＩ／Ｏユニットである。
【０１４４】
さらに、他のタイプのコンピューティング環境が、本発明の１つ又は複数の態様から利益を得ることができる。一例として、環境は、特定のアーキテクチャ（例えば、命令実行、アドレス変換などのアーキテクチャ化された機能、及びアーキテクチャ化されたレジスタを含む）又はそのサブセットをエミュレートする（例えば、プロセッサ及びメモリを有するネイティブ・コンピュータ・システム上で）エミュレータ（例えば、ソフトウェア又は他のエミュレーション機構）を含むことができる。このような環境においては、エミュレータを実行しているコンピュータが、エミュレートされる機能とは異なるアーキテクチャを有することができたとしても、エミュレータの１つ又は複数のエミュレーション機能nにより、本発明の１つ又は複数の態様が実施され得る。一例として、エミュレーション・モードにおいては、エミュレートされる特定の命令又は操作がデコードされ、適切なエミュレーション機能が構築され、個々の命令又は操作を実施する。
【０１４５】
エミュレーション環境においては、ホスト・コンピュータは、例えば、命令及びデータを格納するためのメモリと、メモリから命令をフェッチし、随意的に、フェッチされた命令のためのローカル・バッファリングを提供するための命令フェッチ・ユニットと、フェッチされた命令を受信し、フェッチされた命令のタイプを判断するための命令デコード・ユニットと、命令を実行するための命令実行ユニットとを含む。実行は、データをメモリからレジスタ内にロードすること、データをレジスタから再びメモリに格納すること、又はデコード・ユニットにより判断されるように、何らかのタイプの算術演算又は論理演算を実行することを含むことができる。一例においては、各ユニットは、ソフトウェアで実装される。例えば、ユニットが実行する演算は、エミュレータ・ソフトウェア内の１つ又は複数のサブルーチンとして実装される。
【０１４６】
より具体的には、メインフレームにおいて、アーキテクチャ化されたマシン命令は、通常、プログラマによって、多くの場合コンパイラ・アプリケーションを介して、今日では「Ｃ」プログラマによって用いられる。ストレージ媒体内に格納されたこれらの命令は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）のＩＢＭ（登録商標）サーバにおいて、又は代替的に他のアーキテクチャを実行するマシンにおいて、ネイティブに実行することができる。これらの命令は、既存の及び将来のＩＢＭ（登録商標）メインフレーム・サーバにおいて、及び、ＩＢＭ（登録商標）の他のマシン（例えば、Ｐｏｗｅｒ  Ｓｙｓｔｅｍｓサーバ及びＳｙｓｔｅｍ  ｘ（登録商標）サーバ）上で、エミュレートすることができる。これらの命令は、ＩＢＭ（登録商標）、Ｉｎｔｅｌ（登録商標）、ＡＭＤ（商標）などによって製造されたハードウェアを用いて種々のマシン上でＬｉｎｕｘを実行しているマシンにおいて実行することができる。Ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）下でそのハードウェア上で実行することに加えて、Ｌｉｎｕｘを用いること、並びに、一般に実行がエミュレーション・モードにあるＨｅｒｃｕｌｅｓ又はＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ  Ｓｏｆｔｗａｒｅ，Ｉｎｃ）によるエミュレーションを用いるマシンを用いることもできる。エミュレーション・モードにおいては、ネイティブ・プロセッサによって、エミュレーション・ソフトウェアが実行され、エミュレートされたプロセッサのアーキテクチャをエミュレートする。上で参照したエミュレータ製品についての情報は、それぞれＷｏｒｌｄ  Ｗｉｄｅ  Ｗｅｂ上のwww.hercules-390.org/及びwww.funsoft.com/において入手可能である。
【０１４７】
ネイティブ・プロセッサは、一般的に、エミュレートされたプロセッサのエミュレーションを実行するためにファームウェア又はネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェアを実行する。エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャの命令のフェッチと実行を担当する。エミュレーション・ソフトウェアは、エミュレートされたプログラム・カウンタを維持し、命令境界を常時監視している。エミュレーション・ソフトウェアは、一度に１つ又は複数のエミュレートされたマシン命令をフェッチし、ネイティブ・プロセッサにより実行するために、その１つ又は複数のエミュレートされたマシン命令を、対応するネイティブマシン命令のグループに変換することができる。これらの変換された命令は、より速い変換を達成できるようにキャッシュに入れることができる。それにも関わらず、エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャのアーキテクチャ規則を維持して、オペレーティング・システム及びエミュレートされたプロセッサのために書かれたアプリケーションが正確に動作することを保証しなければならない。さらに、エミュレーション・ソフトウェアは、これらに限られるものではないが、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブル及びページ・テーブルを含む動的アドレス変換機能、割り込み機構、コンテキスト・スイッチ機構、時刻（Time of Day、ＴＯＤ）クロック、及びＩ／Ｏサブシステムへのアーキテクチャ化インターフェースを含む、エミュレートされたプロセッサのアーキテクチャによって識別されるリソースを提供し、オペレーティング・システム又はエミュレートされたプロセッサ上で実行するように設計されたアプリケーション・プログラムが、エミュレーション・ソフトウェアを有するネイティブ・プロセッサ上で実行できるようにしなければならない。
【０１４８】
エミュレートされた特定の命令がデコードされ、個々の命令の機能を実行するためのサブルーチンが呼び出される。エミュレートされたプロセッサ１の機能をエミュレートするエミュレーション・ソフトウェア機能は、例えば、「Ｃ」サブルーチン又はドライバにおいて、或いは好ましい実施形態の説明を理解した後で当業者の技術の範囲内にあるような特定のハードウェアのためにドライバを提供する他の何らかの方法で実装される。種々のソフトウェア及びハードウェア・エミュレーションの特許には、これらに限られるものではないが、Ｂｅａｕｓｏｌｅｉｌ他による「Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ  ｆｏｒ  Ｈａｒｄｗａｒｅ  Ｅｍｕｌａｔｉｏｎ」という名称の特許文献４、Ｓｃａｌｚｉ他による「Ｐｒｅｐｒｏｃｅｓｓｉｎｇ  ｏｆ  Ｓｔｏｒｅｄ  Ｔａｒｇｅｔ  Ｒｏｕｔｉｎｅｓ  ｆｏｒ  Ｅｍｕｌａｔｉｎｇ  Ｉｎｃｏｍｐａｔｉｂｌｅ  Ｉｎｓｔｒｕｃｔｉｏｎｓ  ｏｎ  ａ  Ｔａｒｇｅｔ  Ｐｒｏｃｅｓｓｏｒ」という名称の特許文献５、Ｄａｖｉｄｉａｎ他による「Ｄｅｃｏｄｉｎｇ  Ｇｕｅｓｔ  Ｉｎｓｔｒｕｃｔｉｏｎ  ｔｏ  Ｄｉｒｅｃｔｌｙ  Ａｃｃｅｓｓ  Ｅｍｕｌａｔｉｏｎ  Ｒｏｕｔｉｎｅｓ  ｔｈａｔ  Ｅｍｕｌａｔｅ  ｔｈｅ  Ｇｕｅｓｔ  Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献６、Ｇｏｒｉｓｈｅｋ他による「Ｓｙｍｍｅｔｒｉｃａｌ  Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ  Ｂｕｓ  ａｎｄ  Ｃｈｉｐｓｅｔ  Ｕｓｅｄ  ｆｏｒ  Ｃｏｐｒｏｃｅｓｓｏｒ  Ｓｕｐｐｏｒｔ  Ａｌｌｏｗｉｎｇ  Ｎｏｎ−Ｎａｔｉｖｅ  Ｃｏｄｅ  ｔｏ  Ｒｕｎ  ｉｎ  ａ  Ｓｙｓｔｅｍ」という名称の特許文献７、Ｌｅｔｈｉｎ他による「Ｄｙｎａｍｉｃ  Ｏｐｔｉｍｉｚｉｎｇ  Ｏｂｊｅｃｔ  Ｃｏｄｅ  Ｔｒａｎｓｌａｔｏｒ  ｆｏｒ  Ａｒｃｈｉｔｅｃｔｕｒｅ  Ｅｍｕｌａｔｉｏｎ  ａｎｄ  Ｄｙｎａｍｉｃ  Ｏｐｔｉｍｉｚｉｎｇ  Ｏｂｊｅｃｔ  Ｃｏｄｅ  Ｔｒａｎｓｌａｔｉｏｎ  Ｍｅｔｈｏｄ」という名称の特許文献８、Ｅｒｉｃ  Ｔｒａｕｔによる「Ｍｅｔｈｏｄ  ｆｏｒ  Ｅｍｕｌａｔｉｎｇ  Ｇｕｅｓｔ  Ｉｎｓｔｒｕｃｔｉｏｎｓ  ｏｎ  ａ  Ｈｏｓｔ  Ｃｏｍｐｕｔｅｒ  Ｔｈｒｏｕｇｈ  Ｄｙｎａｍｉｃ  Ｒｅｃｏｍｐｉｌａｔｉｏｎ  ｏｆ  Ｈｏｓｔ  Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献９、及び他の多くが挙げられ、これらの参考文献は、当業者が利用可能なターゲット・マシンのための異なるマシン用に設計された命令形式のエミュレーションを達成する様々な既知の方法を示す。
【０１４９】
図３４において、ホスト・アーキテクチャのホスト・コンピュータ・システム５０００’をエミュレートする、エミュレートされたホスト・コンピュータ・システム５０９２の一例が提供される。エミュレートされたホスト・コンピュータ・システム５０９２では、ホスト・プロセッサ（ＣＰＵ）５０９１は、エミュレートされたホスト・プロセッサ（又は仮想ホスト・プロセッサ）であり、かつ、ホスト・コンピュータ５０００’のプロセッサ５０９１のものとは異なるネイティブな命令セット・アーキテクチャを有するエミュレーション・プロセッサ５０９３を含む。エミュレートされたホスト・コンピュータ・システム５０９２は、エミュレーション・プロセッサ５０９３がアクセス可能なメモリ５０９４を有する。例示的な実施形態において、メモリ５０９４は、ホスト・コンピュータ・メモリ５０９６の部分と、エミュレーション・ルーチン５０９７の部分とに区分化される。ホスト・コンピュータ・メモリ５０９６は、ホスト・コンピュータ・アーキテクチャに従い、エミュレートされたホスト・コンピュータ・システム５０９２のプログラムに利用可能である。エミュレーション・プロセッサ５０９３は、エミュレートされたプロセッサ５０９１のもの以外のアーキテクチャのアーキテクチャ化された命令セットのネイティブ命令を実行し、このネイティブ命令はエミュレーション・ルーチン・メモリ５０９７から取得されたものであり、かつ、エミュレーション・プロセッサ５０９３は、シーケンス及びアクセス／デコード・ルーチンにおいて取得される１つ又は複数の命令を用いることにより、ホスト・コンピュータ・メモリ５０９６の中のプログラム由来の実行のためのホスト命令にアクセスすることができ、このシーケンス及びアクセス／デコード・ルーチンは、アクセスされたホスト命令をデコードして、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを判断することができる。ホスト・コンピュータ・システム５０００’のアーキテクチャのために定められた、例えば、汎用レジスタ、制御レジスタ、動的アドレス変換、及びＩ／Ｏサブシステムのサポート、並びにプロセッサ・キャッシュといったファシリティを含む他のファシリティを、アーキテクチャ化ファシリティ・ルーチンによってエミュレートすることができる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を高めるために、エミュレーション・プロセッサ５０９３において利用可能な（汎用レジスタ、及び仮想アドレスの動的変換といった）機能を利用することもできる。ホスト・コンピュータ５０００’の機能をエミュレートする際にプロセッサ５０９３を補助するために、専用のハードウェア及びオフ・ロード・エンジンを設けることもできる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【国際調査報告】
2013534667.tif 000071
2013534667.tif 000072