(57)【要約】  メモリデバイスは、ビット線およびワード線の間に結合されたダイオードおよび抵抗率スイッチング素子のメモリセルと、ビット線デコーダ（１２０）制御リード線（３２２）に結合されたゲート、ビット線ドライバ（３０４）に結合されたソース／ドレイン、およびビット線に結合されたドレイン／ソースを有するシングルデバイスビット線ドライバ（１６３）と、ワード線デコーダ制御リード線に結合されたゲート、ワード線ドライバ出力に結合されたソース／ドレイン、およびワード線に結合されたドレイン／ソースを有するシングルデバイスワード線ドライバと、ビット線および第１のブリーダダイオードコントローラ（３１４）の間に結合された第１のブリーダダイオード（３００）と、ワード線および第２のブリーダダイオードコントローラの間に結合された第２のブリーダダイオードと、を備える。第１のブリーダダイオードコントローラ（３１４）は、ビット線デコーダ信号に応答して第１のブリーダダイオード（３００）を低電圧（３０５）に接続する。第２のブリーダダイオードコントローラは、ワード線デコーダ信号に応答して第２のブリーダダイオードを高電圧に接続する。
2013534349.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイであって、
複数のワード線と複数のビット線との間に位置するメモリセルのアレイと、
回路であって、
複数のビット線のうちの第１のビット線に結合された第１の端子を有するブリーダダイオードと、
ビット線デコーダ制御リード線に結合された制御入力リード線、バイアス電圧源に結合されたソースリード線、およびブリーダダイオードの第２の端子に結合された出力リード線を有するビット線ブリーダダイオードコントローラと、
前記ビット線デコーダ制御リード線に結合されたゲート、ビット線バイアスジェネレータ回路に結合されたソースまたはドレインのうちの少なくとも１つ、および第１のビット線に結合されたソースまたはドレインのうちの他方の１つを有する第１の導電率タイプの少なくとも１つの第１のトランジスタと、を備える回路と、
を備えるメモリアレイ。
【請求項２】
請求項１記載のメモリアレイにおいて、
ビット線ブリーダダイオードから非選択バイアス電圧源への経路は、選択バイアス電圧源と前記第１のビット線との間の経路を制御する同じビット線デコーダ出力により制御されるメモリアレイ。
【請求項３】
請求項１記載のメモリアレイにおいて、
前記少なくとも１つの第１のトランジスタは、前記ビット線デコーダおよび前記ビット線バイアスジェネレータ回路からの信号に応答して前記第１のビット線を選択するように構成されたシングルデバイスドライバを含むメモリアレイ。
【請求項４】
請求項１記載のメモリアレイにおいて、
前記ビット線ブリーダダイオードコントローラは第１の導電率タイプとは異なる第２の導電率タイプの第２のトランジスタを含み、前記第２のトランジスタはゲート、ドレイン、およびソースを有し、前記第２のトランジスタのドレインまたはソースのうちの１つは前記ブリーダダイオードの第２の端子に結合されたビット線ブリーダダイオードコントローラ出力リード線であり、前記第２のトランジスタのドレインまたはソースのうちの他方の１つは前記バイアス電圧源に結合されたビット線ブリーダダイオードコントローラソースリード線であり、前記第２のトランジスタのゲートは前記ビット線デコーダ制御リード線に結合されたビット線ブリーダダイオードコントローラ制御入力リード線であるメモリアレイ。
【請求項５】
請求項４記載のメモリアレイにおいて、
前記第２のトランジスタはＮＭＯＳトランジスタであり、前記少なくとも１つの第１のトランジスタはＰＭＯＳトランジスタであるメモリアレイ。
【請求項６】
請求項５記載のメモリアレイにおいて、
前記少なくとも１つの第１のトランジスタは複数の第１のＰＭＯＳトランジスタを含み、各第１のＰＭＯＳトランジスタは、前記ビット線デコーダ制御リード線に結合されたゲートと、異なるビット線バイアスジェネレータ回路出力に結合されたソースまたはドレインのうちの少なくとも１つと、複数のビット線のうちの異なる１つに結合されたソースまたはドレインのうちの他方の１つとを有するメモリアレイ。
【請求項７】
請求項１記載のメモリアレイにおいて、
前記ブリーダダイオードは、複数のビット線のうちの１つに結合された第１の端子を各々有する複数のブリーダダイオードを含み、
前記ビット線ブリーダダイオードコントローラは複数のビット線ブリーダダイオードコントローラを含み、複数のビット線ブリーダダイオードコントローラの各々は制御入力リード線、ソースリード線、および出力リード線を有し、複数のビット線ブリーダダイオードコントローラの各々の出力リード線は複数のブリーダダイオードの各々の第２の端子に結合され、複数のビット線ブリーダダイオードコントローラの各々のソースリード線はバイアス電圧源に結合され、複数のビット線ブリーダダイオードコントローラの各々の制御入力リード線は前記ビット線デコーダ制御リード線に結合されるメモリアレイ。
【請求項８】
請求項１記載のメモリアレイにおいて、
前記アレイは、メモリセルレベルのモノリシックな３次元アレイを含み、
前記ビット線バイアスジェネレータ回路および前記ビット線ブリーダダイオードコントローラは、メモリセルレベルのモノリシックな３次元アレイより下に位置し、
前記ビット線デコーダは、メモリセルレベルのモノリシックな３次元アレイの少なくとも１つのレベルに位置し、
前記ブリーダダイオードは、メモリセルレベルのモノリシックな３次元アレイの少なくとも１つのレベルにまたはメモリセルレベルのモノリシックな３次元アレイのうちの２つのレベルの間に位置し、
前記ビット線ブリーダダイオードコントローラは、ｚｉａおよび特別ワード線によって前記ブリーダダイオードに結合されるメモリアレイ。
【請求項９】
請求項１記載のメモリアレイにおいて、
前記ブリーダダイオードは、ダイオードステアリング素子を含むメモリアレイ。
【請求項１０】
請求項９記載のメモリアレイにおいて、
前記ブリーダダイオードは、前記ダイオードステアリング素子と直列に接続されたダミー蓄積素子を含むメモリアレイ。
【請求項１１】
メモリアレイであって、
複数のワード線と複数のビット線との間に位置するメモリセルのアレイと、
回路であって、
複数のワード線のうちの第１のワード線に結合された第１の端子を有するブリーダダイオードと、
ワード線デコーダ制御リード線に結合された制御入力リード線、バイアス電圧源に結合されたソースリード線、およびブリーダダイオードの第２の端子に結合された出力リード線を有するワード線ブリーダダイオードコントローラと、
前記ワード線デコーダ制御リード線に結合されたゲート、ワード線バイアスジェネレータ回路に結合されたソースまたはドレインのうちの少なくとも１つ、および第１のワード線に結合されたソースまたはドレインのうちの他方の１つを有する第１の導電率タイプの少なくとも１つの第１のトランジスタと、を備える回路と、
を備えるメモリアレイ。
【請求項１２】
請求項１１記載のメモリアレイにおいて、
ワード線ブリーダダイオードから非選択バイアス電圧源への経路は、選択バイアス電圧源と前記第１のワード線との間の経路を制御する同じワード線デコーダ出力により制御されるメモリアレイ。
【請求項１３】
請求項１１記載のメモリアレイにおいて、
前記少なくとも１つの第１のトランジスタは、前記ワード線デコーダおよび前記ワード線バイアスジェネレータ回路からの信号に応答して前記第１のワード線を選択するように構成されたシングルデバイスドライバを含むメモリアレイ。
【請求項１４】
請求項１１記載のメモリアレイにおいて、
前記ワード線ブリーダダイオードコントローラは第１の導電率タイプとは異なる第２の導電率タイプの第２のトランジスタを含み、前記第２のトランジスタはゲート、ドレイン、およびソースを有し、前記第２のトランジスタのドレインまたはソースのうちの１つは前記ブリーダダイオードの第２の端子に結合されたワード線ブリーダダイオードコントローラ出力リード線であり、前記第２のトランジスタのドレインまたはソースのうちの他方の１つはバイアス電圧源に結合されたワード線ブリーダダイオードコントローラソースリード線であり、前記第２のトランジスタのゲートは前記ワード線デコーダ制御リード線に結合されたワード線ブリーダダイオードコントローラ制御入力リード線であるメモリアレイ。
【請求項１５】
請求項１４記載のメモリアレイにおいて、
前記第２のトランジスタはＰＭＯＳトランジスタであり、前記少なくとも１つの第１のトランジスタはＮＭＯＳトランジスタであるメモリアレイ。
【請求項１６】
請求項１５記載のメモリアレイにおいて、
前記少なくとも１つの第１のトランジスタは複数の第１のＮＭＯＳトランジスタを含み、各第１のＮＭＯＳトランジスタは、前記ワード線デコーダ制御リード線に結合されたゲートと、異なるワード線バイアスジェネレータ回路出力に結合されたソースまたはドレインのうちの少なくとも１つと、複数のワード線のうちの異なる１つに結合されたソースまたはドレインのうちの他方の１つとを有するメモリアレイ。
【請求項１７】
請求項１１記載のメモリアレイにおいて、
前記ブリーダダイオードは、複数のワード線のうちの１つに結合された第１の端子を各々有する複数のブリーダダイオードを含み、
前記ワード線ブリーダダイオードコントローラは複数のワード線ブリーダダイオードコントローラを含み、複数のワード線ブリーダダイオードコントローラの各々は制御入力リード線、ソースリード線、および出力リード線を有し、複数のワード線ブリーダダイオードコントローラの各々の出力リード線は複数のブリーダダイオードの各々の第２の端子に結合され、複数のワード線ブリーダダイオードコントローラの各々のソースリード線はバイアス電圧源に結合され、複数のワード線ブリーダダイオードコントローラの各々の制御入力リード線は前記ワード線デコーダ制御リード線に結合されるメモリアレイ。
【請求項１８】
請求項１１記載のメモリアレイにおいて、
前記アレイは、メモリセルレベルのモノリシックな３次元アレイを含み、
前記ワード線バイアスジェネレータ回路および前記ワード線ブリーダダイオードコントローラは、メモリセルレベルのモノリシックな３次元アレイより下に位置し、
前記ワード線デコーダは、メモリセルレベルのモノリシックな３次元アレイの少なくとも１つのレベルに位置し、
前記ブリーダダイオードは、メモリセルレベルのモノリシックな３次元アレイの少なくとも１つのレベルにまたはメモリセルレベルのモノリシックな３次元アレイのうちの２つのレベルの間に位置し、
前記ワード線ブリーダダイオードコントローラは、ｚｉａおよび特別ビット線によって前記ブリーダダイオードに結合されるメモリアレイ。
【請求項１９】
請求項１１記載のメモリアレイにおいて、
前記ブリーダダイオードは、ダイオードステアリング素子を含むメモリアレイ。
【請求項２０】
請求項１９記載のメモリアレイにおいて、
前記ブリーダダイオードは、前記ダイオードステアリング素子と直列に接続されたダミー蓄積素子を含むメモリアレイ。
【請求項２１】
メモリデバイスであって、
ビット線デコーダと、
複数の出力を有するビット線バイアスジェネレータ回路と、
ワード線デコーダと、
複数の出力を有するワード線バイアスジェネレータ回路と、
複数のビット線と、
複数のワード線と、
抵抗率スイッチング蓄積素子と直列のダイオードステアリング素子を各々含み、複数のビット線のうちの１つと複数のワード線のうちの１つとの間に各々結合された複数のメモリセルと、
同じビット線デコーダ制御リード線に結合されたゲート、複数のビット線バイアスジェネレータ回路出力（８０４、Ｓｅｌｂ１〜Ｓｅｌｂ１６）のうちの異なる１つに結合されたソースまたはドレインのうちの１つ、および複数のビット線のうちの異なる１つに結合されたソースまたはドレインのうちの他方の１つを各々有する複数のＰＭＯＳシングルデバイスビット線側ドライバと、
同じワード線デコーダ制御リード線に結合されたゲート、複数のワード線バイアスジェネレータ回路出力のうちの異なる１つに結合されたソースまたはドレインのうちの１つ、および複数のワード線のうちの異なる１つに結合されたソースまたはドレインのうちの他方の１つを各々有する複数のＮＭＯＳシングルデバイスワード線側ドライバと、
複数のビット線のうちの第１のビット線に結合された第１の端子を有するビット線ブリーダダイオードと、
複数のワード線のうちの第１のワード線に結合された第１の端子を有するワード線ブリーダダイオードと、
ビット線デコーダ制御リード線に結合された制御入力リード線、バイアス電圧源に結合されたソースリード線、およびブリーダダイオードの第２の端子に結合された出力リード線を有するビット線ブリーダダイオードコントローラと、
ワード線デコーダ制御リード線に結合された制御入力リード線、バイアス電圧源に結合されたソースリード線、およびブリーダダイオードの第２の端子に結合された出力リード線を有するワード線ブリーダダイオードコントローラと、
を備えるメモリデバイス。
【請求項２２】
請求項２１記載のメモリデバイスにおいて、
前記ビット線ブリーダダイオードコントローラは第１の導電率タイプとは異なる第２の導電率タイプの第２のトランジスタを含み、前記第２のトランジスタはゲート、ドレイン、およびソースを有し、前記第２のトランジスタのドレインまたはソースのうちの１つは前記ブリーダダイオードの第２の端子に結合されたビット線ブリーダダイオードコントローラ出力リード線であり、前記第２のトランジスタのドレインまたはソースのうちの他方の１つは前記バイアス電圧源に結合されたビット線ブリーダダイオードコントローラソースリード線であり、前記第２のトランジスタのゲートは前記ビット線デコーダ制御リード線に結合されたビット線ブリーダダイオードコントローラ制御入力リード線であるメモリデバイス。
【請求項２３】
請求項２１記載のメモリデバイスにおいて、
前記ワード線ブリーダダイオードコントローラは第１の導電率タイプとは異なる第２の導電率タイプの第２のトランジスタを含み、前記第２のトランジスタはゲート、ドレイン、およびソースを有し、前記第２のトランジスタのドレインまたはソースのうちの１つは前記ブリーダダイオードの第２の端子に結合されたワード線ブリーダダイオードコントローラ出力リード線であり、前記第２のトランジスタのドレインまたはソースのうちの他方の１つは前記バイアス電圧源に結合されたワード線ブリーダダイオードコントローラソースリード線であり、前記第２のトランジスタのゲートは前記ワード線デコーダ制御リード線に結合されたワード線ブリーダダイオードコントローラ制御入力リード線であるメモリデバイス。
【請求項２４】
請求項２１記載のメモリデバイスにおいて、
複数のビット線のうちの第１のビット線と前記ビット線ブリーダダイオードコントローラの出力リード線との間に前記ビット線ブリーダダイオードと直列に位置する低抵抗率状態にセットされた抵抗率スイッチング材料をさらに含むメモリデバイス。
【請求項２５】
請求項２１記載のメモリデバイスにおいて、
複数のワード線のうちの第１のワード線と前記ワード線ブリーダダイオードコントローラの出力リード線との間に前記ワード線ブリーダダイオードと直列に位置する低抵抗率状態にセットされた抵抗率スイッチング材料をさらに含むメモリデバイス。
【請求項２６】
請求項２１記載のメモリデバイスにおいて、
複数のメモリセルは、メモリセルレベルのモノリシックな３次元アレイを含み、
前記ビット線バイアスジェネレータ回路、前記ビット線ブリーダダイオードコントローラ、前記ワード線バイアスジェネレータ６０４、および前記ワード線ブリーダダイオードコントローラは、メモリセルレベルのモノリシックな３次元アレイより下に位置し、
前記ビット線デコーダは、メモリセルレベルのモノリシックな３次元アレイの少なくとも１つのレベルに位置し、
前記ビット線ブリーダダイオードは、メモリセルレベルのモノリシックな３次元アレイの少なくとも１つのレベルにまたはメモリセルレベルのモノリシックな３次元アレイの２つのレベルの間に位置し、
前記ビット線ブリーダダイオードコントローラは、第１のｚｉａおよび特別ワード線によって前記ビット線ブリーダダイオードに結合され、
前記ワード線ブリーダダイオードコントローラは、第２のｚｉａおよび特別ビット線を介して前記ワード線ブリーダダイオードに結合されるメモリデバイス。
【請求項２７】
メモリデバイスを製造する方法であって、
抵抗率スイッチング蓄積素子と直列のダイオードステアリング素子を各々含む複数のメモリセルを形成するステップと、
ダイオードステアリング素子を各々含む複数のブリーダダイオードを形成するステップと、を含み、
複数のブリーダダイオードは、
複数のブリーダダイオードのうちの第１のサブセットが複数のＮＭＯＳトランジスタのうちの１つのソースまたはドレインのうちの１つに各々電気的に結合され、複数のＮＭＯＳトランジスタの各１つがビット線デコーダに結合されたゲートを有し、前記ソースまたはドレインのうちの他方の１つが第１の電圧源に結合され、
複数のブリーダダイオードのうちの第２のサブセットが複数のＰＭＯＳトランジスタのソースまたはドレインのうちの１つに各々電気的に結合され、ワード線デコーダに結合されたゲートを各々有し、前記ソースまたはドレインのうちの他方の１つが第２の電圧源に結合されるように形成される方法。
【請求項２８】
請求項２７記載の方法において、
前記複数のブリーダダイオードを形成するステップは、
複数のメモリセルのダイオードステアリング素子を形成するために使用されるのと同じ形成ステップで複数のブリーダダイオードを形成するために複数のダイオードステアリング素子を形成することと、
複数のメモリセルの抵抗率スイッチング蓄積素子を形成することと、
複数のブリーダダイオードの複数のダイオードステアリング素子上に形成された抵抗率スイッチング素子を選択的に除去するためにカットマスクを適用することと、
を含む方法。
【請求項２９】
請求項２７記載の方法において、
前記複数のブリーダダイオードを形成するステップは、
複数のメモリセルのダイオードステアリング素子を形成するために使用されるのと同じ形成ステップで複数のブリーダダイオードを形成するために複数のダイオードステアリング素子を形成することと、
リフトオフカットマスクを複数のブリーダダイオードの位置の上に形成するが複数のメモリセルの上には形成しないことと、
複数のメモリセルの抵抗率スイッチング蓄積素子を形成することと、
前記リフトオフカットマスクを除去することと、
を含む方法。
【請求項３０】
請求項２７記載の方法において、
複数のブリーダダイオードの各々は、前記ダイオードステアリング素子と直列に接続されたダミー蓄積素子を含み、
前記方法は、
複数のブリーダダイオードのうちの第１のサブセットを予備成形するステップであって、
複数のワード線のうちの１つ以上を第１の電圧にプリチャージすることと、
複数のビット線のうちの１つ以上を選択することと、
前記第１のサブセットのブリーダダイオードの各々と直列のダミー蓄積素子を低抵抗率状態にセットするために複数のビット線のうちの非選択ビット線に第２の電圧のパルスを印加することと、を含む操作を実行することによって、複数のブリーダダイオードのうちの第１のサブセットを予備成形するステップと、
複数のブリーダダイオードのうちの第２のサブセットを予備成形するステップであって、
複数のビット線のうちの１つ以上を第３の電圧にプリチャージすることと、
複数のワード線のうちの１つ以上を選択することと、
前記第２のサブセットのブリーダダイオードの各々と直列のダミー蓄積素子を低抵抗率状態にセットするために複数のワード線のうちの非選択ワード線に第４の電圧のパルスを印加することと、を含む操作を実行することによって、複数のブリーダダイオードのうちの第２のサブセットを予備成形するステップと、をさらに含む方法。
【請求項３１】
請求項３０記載の方法において、
前記メモリセルおよび前記ブリーダダイオードは、同じ堆積ステップおよびパターニングステップの間に形成される方法。
【請求項３２】
メモリデバイスであって、
１つ以上のビット線を選択するために使用されるビット線デコーダからの信号によって制御されるビット線をバイアスするための手段と、
１つ以上のワード線を選択するために使用されるワード線デコーダからの信号によって制御されるワード線をバイアスするための手段と、
を備えるメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリアレイを包含する半導体集積回路、特に極めて小さなピッチ寸法を有するメモリアレイのためのバイアス回路に関し、さらに具体的には３次元メモリアレイにおけるそのようなメモリに関する。
【背景技術】
【０００２】
関連出願
本願は、その全体が本願明細書において参照により援用されている、２０１０年８月２０日に出願された「Single Device Driver Circuit To Control Three-Dimensional Memory Element Array」という米国仮特許出願第６１／３７５，５１４号（特許文献１）、および２０１０年１１月２日に出願された「Single Device Driver Circuit to Control Three-Dimensional Memory Element Array」という米国特許出願第１２／９３８，０２８号（特許文献２）に対する優先権の利益を主張するものである。
【０００３】
半導体集積回路は、漸進的にそのフィーチャ線幅を深サブミクロン領域へ狭めてきている。或るメモリセル技術における近年の開発により、極めて小さなピッチを有するワード線およびビット線がもたらされている。例えば、或る受動素子メモリセルアレイは、特定のワード線相互接続層に対する最小フィーチャサイズおよび最小フィーチャ間隔に近いワード線を有するように製造され得る。そのような受動素子メモリセルアレイは、特定のビット線相互接続層に対する最小フィーチャ幅および最小フィーチャ間隔に近いビット線も有する。さらに、メモリセルの２つ以上のプレーンを有する３次元メモリアレイが、各メモリプレーン上にいわゆる４Ｆ2メモリセルを包含するように製造されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国仮特許出願第６１／３７５，５１４号
【特許文献２】米国特許出願第１２／９３８，０２８号
【特許文献３】米国特許出願第１２／３８５，９６４号
【特許文献４】米国特許第６，６１８，２９５号
【特許文献５】米国特許出願第０９／８９７，７０５号
【発明の概要】
【０００５】
メモリデバイスは、ビット線およびワード線の間に結合されたダイオードおよび抵抗率スイッチング素子のメモリセルと、ビット線デコーダ（１２０）制御リード線（３２２）に結合されたゲート、ビット線ドライバ（３０４）に結合されたソース／ドレイン、およびビット線に結合されたドレイン／ソースを有するシングルデバイスビット線ドライバ（１６３）と、ワード線デコーダ制御リード線に結合されたゲート、ワード線ドライバ出力に結合されたソース／ドレイン、およびワード線に結合されたドレイン／ソースを有するシングルデバイスワード線ドライバと、ビット線および第１のブリーダダイオードコントローラ（３１４）の間に結合された第１のブリーダダイオード（３００）と、ワード線および第２のブリーダダイオードコントローラの間に結合された第２のブリーダダイオードと、を備える。第１のブリーダダイオードコントローラ（３１４）は、ビット線デコーダ信号に応答して第１のブリーダダイオード（３００）を低電圧（３０５）に接続する。第２のブリーダダイオードコントローラは、ワード線デコーダ信号に応答して第２のブリーダダイオードを高電圧に接続する。
【０００６】
本願明細書において援用され、本願明細書の一部を構成する添付の図面は、本発明の代表的な実施形態を示し、前述した一般的な説明および後述する詳細な説明と共に本発明の特徴を説明するために役立つものである。
【図面の簡単な説明】
【０００７】
【図１】種々の実施形態と共に用いるのに適するシングルデバイスビット線ドライバおよびデュアルデバイスワード線ドライバを有するメモリセルアレイの図である。
【図２】種々の実施形態を実装することにより取って代わられ得る回路を示す、排出線を図１に示すメモリセルアレイに結合させるために前に開発された回路を有するメモリセルアレイの図である。
【図３Ａ】実施形態に従うビット線デコーダおよびビット線バイアスジェネレータ回路との接続を示すメモリセルアレイの一部分の回路図である。
【図３Ｂ】実施形態に従うビット線デコーダおよびビット線バイアスジェネレータ回路との接続を示すメモリセルアレイの一部分の回路図である。
【図３Ｃ】実施形態に従うビット線デコーダおよびビット線バイアスジェネレータ回路との接続を示すメモリセルアレイの一部分の回路図である。
【図４Ａ】実施形態に従うワード線およびビット線の関係を示す３次元メモリセルアレイの側断面略図である。
【図４Ｂ】実施形態に従うワード線およびビット線の関係を示す３次元メモリセルアレイの側断面略図である。
【図５Ａ】図４Ａおよび４Ｂに示されているコンポーネントの一部分の位置を平面透視図法から示すメモリセルアレイのコンポーネントのブロック図である。
【図５Ｂ】図４Ａおよび４Ｂに示されているコンポーネントの一部分の位置を平面透視図法から示すメモリセルアレイのコンポーネントのブロック図である。
【図６Ａ】実施形態に従うワード線デコーダとの接続を示すメモリセルアレイの一部分の回路図である。
【図６Ｂ】実施形態に従うワード線デコーダとの接続を示すメモリセルアレイの一部分の回路図である。
【図６Ｃ】実施形態に従うワード線デコーダとの接続を示すメモリセルアレイの一部分の回路図である。
【図７】一実施形態に従うワード線コンポーネントの位置を示すメモリセルアレイのコンポーネントのブロック図である。
【図８Ａ】実施形態に従うブリーダダイオードおよびビット線デコーダの間の接続を示すメモリセルアレイの一部分の回路図である。
【図８Ｂ】実施形態に従うブリーダダイオードおよびビット線デコーダの間の接続を示すメモリセルアレイの一部分の回路図である。
【図９Ａ】一実施形態に従って種々の実施形態のコンポーネントがメモリセルアレイ層間でどのように相互接続されるかを示す３次元回路略図である。
【図９Ｂ】一実施形態に従って種々の実施形態のコンポーネントがメモリセルアレイ層間でどのように相互接続されるかを示す３次元回路略図である。
【図９Ｃ】一実施形態に従って種々の実施形態のコンポーネントがメモリセルアレイ層間でどのように相互接続されるかを示す３次元回路略図である。
【図１０Ａ】実施形態に従うリセット操作中のブリーダダイオードを通る電圧ドレイン経路を示すメモリセルアレイの一部分の回路図である。
【図１０Ｂ】実施形態に従うリセット操作中のブリーダダイオードを通る電圧ドレイン経路を示すメモリセルアレイの一部分の回路図である。
【図１１Ａ】実施形態に従う書き込み（またはセット）操作中のブリーダダイオードを通る電圧ドレイン経路を示すメモリセルアレイの一部分の回路図である。
【図１１Ｂ】実施形態に従う書き込み（またはセット）操作中のブリーダダイオードを通る電圧ドレイン経路を示すメモリセルアレイの一部分の回路図である。
【図１２】一実施形態に従ってビット線に結合されたブリーダダイオードのダミー蓄積素子を予備成形するために、印加された電圧が使用されることを示すメモリセルアレイの一部分の回路図である。
【図１３】一実施形態に従ってワード線に結合されたブリーダダイオードのダミー蓄積素子を予備成形するために、印加された電圧が使用されることを示すメモリセルアレイの一部分の回路図である。
【図１４】一実施形態に従うメモリセルアレイにおいてブリーダダイオードのダミー蓄積素子を予備成形するための方法のプロセスの流れ図である。
【発明を実施するための形態】
【０００８】
種々の実施形態が、添付の図面を参照して詳しく記述される。可能な場合には、同じかまたは似ている部分に言及するために図面全体にわたって同じ参照番号が使用される。特定の例および実施例への言及は、例示を目的としているのであって、本発明または特許請求の範囲を限定するように意図されてはいない。図面は一定縮尺の図ではなく、周知の構造およびデバイスは、種々の実施形態の説明を容易にするために簡易化された形で示されている。
【０００９】
「代表的な」という語は、ここでは「例、事例、または例証として役立つこと」を意味するために使用される。ここで「代表的な」として記述される実施例は、必ずしも他の実施例より好ましいあるいは有利であると解されるべきではない。「ワード線」および「Ｘ線」、ならびに「ビット線」および「Ｙ線」という用語は、ここではメモリセルアレイの中での電気的接続に言及するために交換可能に使われる。例えば、平面メモリセルアレイ内でワード線は行またはＸ線を指すことができ、ビット線は列またはＹ線を指す。「ｚｉａ」という用語が、３次元メモリデバイスの異なるレベルにある平面アレイ同士の間の、従って３次元メモリアレイデバイス内で平面メモリセルアレイに関してＺ方向に延びた、電気的接続を指すために本願明細書では使用される。
【００１０】
メモリアレイを組み込んでいる集積回路は、アレイを数個のより小さなアレイに分割することが多く、それらは全て、時としてサブアレイとしても知られている。本願明細書で使われる場合には、「アレイ」は、デコーダ、ドライバ、センスアンプおよび入出力回路によって一般的に途切れさせられることのない連続的なワード線およびビット線を有するメモリセルの連続的なグループを指す。メモリアレイを含む集積回路は、１つのアレイ、２つ以上のアレイ、あるいは多数のアレイをも有することができる。本願明細書で使われる場合には、３次元（３Ｄ）回路メモリアレイは、一緒に（例えば、ダイ接着されて）または接近してパッケージされた２つ以上の集積回路デバイスではなくて、１つのモノリシックな集積回路構造を一般的に指す。
【００１１】
種々の実施形態が、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのアレイにおいて実装された回路素子を示す図面と関連して記述される。当業者には当然のことであろうが、ＮＭＯＳトランジスタを実装した回路は、接続、セレクト電圧およびアンセレクト電圧などを逆にするなどにより、ＰＭＯＳトランジスタを実装した回路に取って代えられることができ、さらにその逆も可能である。
【００１２】
種々の実施形態は、ワード線およびビット線を制御するために使用される回路の物理的サイズおよび複雑さを減少させると共にメモリセルの抵抗率スイッチング蓄積素子の不揮発性メモリアレイにおけるリーク電流を減少させるシングルデバイスアレイ線ドライバおよびデコーダ制御ブリーダダイオードアレイを提供する。これは、ビット線またはワード線選択デバイスを制御するために使用されるのと同じ制御信号を用いてブリーダダイオードの接続を制御することにより、メモリ回路を通る非選択バイアス電圧経路および選択バイアス電圧経路に対して同期制御を提供することにより成し遂げられる。
【００１３】
ソリッドステートメモリ技術の発達は、メモリセルの密度の著しい改善という結果をもたらした。インターフェイス回路における近年の改良によりアレイ線ドライバの複雑さが減少し、その例が、その全体が本願明細書において参照により援用されている、２００９年４月２４日に出願された「Reduced Complexity Array Line Drivers For 3D Matrix Arrays」という米国特許出願第１２／３８５，９６４号（特許文献３）に記載されている。
【００１４】
図１は、デコーダ１２０により制御されるシングルデバイスビット線ドライバと、種々の実施形態に用いるのに適するビット線、ワード線およびメモリセルのアレイに結合されたデコーダ１１０により制御されるデュアルデバイスワード線ドライバとを特徴とする特許文献３に記載されている代表的なメモリセルアレイ１００の一部分を示す。このような代表的なメモリセルアレイ１００は、ワード線（すなわち、行）デコーダ１１０と、頂部ビット線（すなわち、列）デコーダ１２０と、底部ビット線デコーダ１３０と、ワード線１１２、１１４、１１６、１１８と、頂部ビット線（すなわち、頂部ビット線デコーダ１２０に接続されているビット線）１２２、１２４、１２６と、底部ビット線（すなわち、底部ビット線デコーダ１３０に接続されているビット線）１３３、１３５と、ビット線およびワード線の間に結合されているメモリセル１４０とを含み得る。図１は頂部および底部ビット線デコーダを示しているけれども、メモリアレイを単一の（例えば、頂部）ビット線デコーダ１２０で構成することもできる。メモリセル１４０の各々は、１つのビット線と１つのワード線との間に接続されている。メモリセル１４０の各々は、抵抗率スイッチング蓄積素子１４２に直列に結合されている電流ステアリング素子またはダイオード１４１を含む。ダイオード１４１は、ｐ−ｎ半導体ダイオード、ｐ−ｉ−ｎ半導体ダイオード、金属絶縁物金属（ＭＩＭ）ダイオード、または金属絶縁物−絶縁物金属（ＭＩＩＭ）ダイオードなど、幾つかの既知のタイプのダイオードのうちのいずれでもあり得る。抵抗率スイッチング蓄積素子１４２は、アンチヒューズ誘電体、ヒューズ、直列に配置されたダイオードおよびアンチヒューズ誘電体、ポリシリコンメモリ効果材料、金属酸化物またはスイッチング可能複合金属酸化物材料、カーボンナノチューブ材料、グラフェンスイッチング可能抵抗材料、相変化材料、導電性ブリッジ素子、電解質スイッチング材料、スイッチング可能ポリマー材料、およびカーボン抵抗率スイッチング材料を含む幾つかの既知の抵抗率スイッチング材料のうちのいずれでもあり得る。抵抗率スイッチング蓄積素子１４２は、２つの端子を特徴とする単一状態または多状態のワンタイムプログラマブルセル、または再書き込み可能セルであり得る。
【００１５】
図１に示されているようなメモリセルアレイが動作するとき、ワード線デコーダ１１０は、ワード線１１２、１１４、１１６、１１８のうちの１つを各々駆動するデュアルデバイスドライバ１１３、１１５、１１７、１１９を制御する。デュアルデバイスドライバ１１３、１１５、１１７、１１９の各々は、ワード線デコーダ１１０とワード線１１２、１１４、１１６、１１８のうちの１つとの間に並列に接続されたＰＭＯＳトランジスタ１６２およびＮＭＯＳトランジスタ１６１を含み得る。図に示されている例では、ＮＭＯＳトランジスタ１６１はグローバルワード線セレクト電圧源１７０（Ｖ（ＷＬ  ＳＥＬ））に接続され（例えば、ＮＭＯＳトランジスタのソース領域が接続され）、ドレインはワード線１１２、１１４、１１６、１１８に接続されている。メモリセルアレイ１００は主供給電圧ＶPPを持つことができる。ワード線セレクト電圧源１７０はおおよそ接地電圧（ＧＮＤ）、すなわち接地電圧に等しいワード線セレクト電圧を提供するけれども、メモリセルを通るリークの量を制御するために種々の相対的電圧が選択され得る。一般的に、バイアス電圧は、メモリセルのターンオン電圧の原因となるように調整され得る。ワード線アンセレクト電圧源１６０（Ｖ（ＷＬ  ＵＳＥＬ））はおおよそ１Ｖ〜おおよそＶPPである。従って、ワード線デコーダ１１０がデュアルデバイスドライバ１１３、１１５、１１７、１１９にセレクト制御電圧を印加すると、各ＮＭＯＳトランジスタ１６１は活性化されてワード線セレクト電圧を（例えば、ＮＭＯＳドレインを介して）ワード線１１２、１１４、１１６、１１８の各々に印加し、ＰＭＯＳトランジスタ１６２は不活性化される。逆に、ワード線デコーダ１１０がデュアルデバイスドライバ１１３、１１５、１１７、１１９にアンセレクト制御電圧を印加すると、ＰＭＯＳトランジスタ１６２が活性化され（例えば、ワード線アンセレクト電圧源１６０がＰＭＯＳソースに印加され）、ＰＭＯＳトランジスタはワード線アンセレクト電圧をワード線１１２、１１４、１１６、１１８に印加し、ＮＭＯＳトランジスタ１６１は不活性化される。
【００１６】
頂部ビット線デコーダ１２０は、頂部シングルデバイスドライバ１２３、１２５、１２７を制御する。頂部シングルデバイスドライバ１２３、１２５、１２７の各々は、ビット線デコーダ１２０に結合されているゲートと、頂部バイアスジェネレータ回路１８３（またはビット線ドライバ）に結合されているドレイン（またはソース）と、ゲートに印加された信号に応答して頂部ビット線１２２、１２４、１２６のうちの１つをそれぞれ駆動するソース（またはドレイン）とを有するＰＭＯＳトランジスタを含む。底部ビット線デコーダ１３０は同様に底部シングルデバイスドライバ１３２、１３４を制御し、これらのシングルデバイスドライバの各々は、底部ビット線１３３、１３５のうちの１つをそれぞれ駆動する底部バイアス生成回路への同様の接続を有する単一のＰＭＯＳトランジスタである。シングルデバイスドライバ１２３、１２５、１２７、１３２、１３４の各々はＰＭＯＳトランジスタ１６３を含む。ＰＭＯＳトランジスタ１６３の各々のボディ１８９はＶPP（Ｖ（ＰＭＯＳ  Ｂｉａｓ））に接続され得る。
【００１７】
頂部シングルデバイスドライバ１２３、１２５、１２７の各々は、頂部セレクトバス１８１（ＴＯＰ＿ＳＥＬＢ）によって頂部バイアスジェネレータ回路１８３に接続され得る。頂部バイアスジェネレータ回路１８３は、ビット線セレクト電圧源１９５（Ｖ（ＢＬＳＥＬ））およびビット線アンセレクト電圧源１９０（Ｖ（ＢＬ  ＵＮＳＥＬ））に接続され得る。ビット線セレクト電圧源１９５はおおよそＶPPに等しくあり得る。ビット線セレクト電圧源１９５は、約１Ｖ〜約１２Ｖのビット線セレクト電圧を提供する。ビット線アンセレクト電圧源１９０は、約−１Ｖ〜約１Ｖのビット線アンセレクト電圧を提供することができる。ビット線アンセレクト電圧源１９０の電圧はおおよそワード線セレクト電圧源１７０の電圧に等しい。従って、頂部バイアスジェネレータ回路１８３は、ビット線セレクト電圧源１９５またはビット線アンセレクト電圧源１９０を頂部セレクトバス１８１に接続することができる。底部シングルデバイスドライバ１３２、１３４の各々は、同様に、ビット線セレクト電圧源１９５またはビット線アンセレクト電圧源１９０を底部セレクトバス１８２に接続することができる。あるいは、頂部および底部のデバイスドライバのためのビット線セレクト電圧源は別々に設けられ得る。
【００１８】
一実施形態では、頂部ビット線１２２、１２４、１２６は底部ビット線１３３、１３５と交互配置され得る。この配置は、選択されたビット線からの結合キャパシタンスが、メモリセルアレイの反対側から駆動されるビット線と交互配置されることを可能にする。さらなる代案では、メモリセルアレイに１セットのシングルデバイスドライバ（例えば、頂部シングルデバイスドライバ）だけが設けられるようにビット線デコーダ１２０だけが設けられ得る。種々の実施形態についての説明を簡易化するために、爾後の図は、単一のビット線デコーダだけを含むメモリセルアレイの部分を示す。説明を簡易化するために唯一のワード線デコーダが図１および爾後の図に示されているけれども、他の実施形態は、図に示されているワード線デコーダとは反対のメモリセルアレイの側にある第２のワード線デコーダと、図に示されているワード線ドライバとは反対のメモリセルの側にあるワード線ドライバ回路により駆動されるさらなるワード線とを含み得る。他の配置も使用され得る。
【００１９】
さらなる代案では、メモリセル１４０の方向は、メモリセルのアノードとカソードが入れ代わるように、逆にされ得る。ＰＭＯＳトランジスタはＮＭＯＳトランジスタに替えられ、さらにその逆も可能である。従って、セレクト電圧およびアンセレクト電圧の極性は逆にされ得る。さらなる代案では、頂部および底部のシングルデバイスドライバ、およびデュアルデバイスドライバは、任意選択によりプルアップ抵抗器またはプルダウン抵抗器で構成され得る。
【００２０】
図１に示されているダイオード１４１と抵抗率スイッチング蓄積素子１４２とを含むメモリセルアレイでは、メモリアレイの効率を改善するためにビット線から電荷を排出する必要があり得る。これを成し遂げるために以前に開発された回路が図２に示され、この図２は、本願明細書において参照により援用されている特許文献３の図１４と実質的に同じである。このメモリセルアレイは、ワード線デコーダ１１０と、頂部ビット線デコーダ１２０と、底部ビット線デコーダ１３０と、ワード線１１２、１１４、１１６と、頂部ビット線２２２ａ〜２２２ｆに結合されている頂部シングルデバイスドライバ２２０ａ〜２２０ｆ（全体として２２０）と、底部ビット線２３２ａ〜２３２ｆに結合されている底部シングルデバイスドライバ２３１ａ〜２３１ｆと、ビット線およびワード線の間に結合されているメモリセル１４０とを含み、これらの各々は前に図１に関連して記述している。図２に示されている実施形態では、メモリセルアレイは、ビット線から電荷を排出するように構成された排出コントローラ２１０および排出線２０５をも含む。
【００２１】
図２に示されているメモリセルアレイでは、排出線２１４、２１８に結合されている排出コントローラ２１０は、排出セル２５０、２６０、２７０によってビット線２２２ａ〜２２２ｆ、２３２ａ〜２３２ｆに電気的に結合され得る。排出コントローラ２１０は、排出線２１１、２１４、２１８のうちのどれが何時活性化するかを排出コントローラが決定できるように、ワード線デコーダ１１０およびビット線デコーダ１２０、１３０と通信し得る。排出セルまたはセルのブロック２５０、２６０、２７０は、物理的にメモリセル１４０と同一であり得る。あるいは、排出セルまたはセルのブロック２５０、２６０、２７０は、ビット線から電圧を持ち出す目的のために特別に構成されて使用され得る。例えば、排出セルは抵抗率蓄積素子を伴わない単なるダイオードであり得る。
【００２２】
図２に示されているメモリセルアレイでは、排出線２１１、２１４、２１８の各々は１グループのビット線に結合されている。例えば、グループ中のビット線は複数のメモリレベル上でおよび／または複数のメモリレベルにおいて連続することができる。しかし、グループ中のビット線を展開することもできる。一例では、ビット線は８グループに分けられ得るけれども、任意の数のグループが使用され得る。図２に示されている例では、８メモリセルアレイの３つのグループが示されている。例えば、図２は、排出セルの１つのグループまたはブロック２５０によって１つの排出線２１１に電気的に結合された１グループのビット線２２２ａ〜２２２ｄを示す。図２に示されているように、どの排出線も、排出セルを介して全てのビット線にではなくて幾つかのビット線に電気的に結合されている。好ましくは、排出グループは相互に排他的である。しかし、グループはオーバーラップするかあるいは組み合わされることができる。
【００２３】
図２に示されているメモリセルアレイでは、排出コントローラは、ワード線アンセレクト電圧などのブロッキング電圧またはビット線アンセレクト電圧を排出線に印加することができる。排出線２１１、２１４、２１８のうちのいずれかがビット線アンセレクトバイアス電圧に保たれていると、ビット線アンセレクトバイアス電圧と、それぞれのビット線上に存在するしきい値電圧より大きい電位とで電荷は排出セルを通って排出線へリークする。
【００２４】
図２に示されているメモリセルアレイの設計に含まれる排出コントローラ２１０は非選択ビット線およびワード線上の適切なバイアス電圧を維持するように機能し得るけれども、排出コントローラ２１０、排出セル２５０、および関連する電気的接続と関連する追加の回路２００はメモリアレイのサイズを大きくし、望ましくない追加の複雑さを付け加える。さらに、図２に示されているメモリアレイの設計は、複雑さが加わると共に、実装するために追加の面積を必要とする２トランジスタのワード線ドライバを使用する。さらに、リセット操作および読み出し操作の間、順方向バイアスモードで、非選択セルのリークは、グループ中のビット線の半分を、それらが選択されているワード線へリークするように、プルアップし得る。選択されているワード線へ沈むこのようなリーク電流は、電流経路のＩ＊Ｒに起因して大きな電圧降下を引き起こし得る。さらに、浮いているビット線を制御すると共に選択されたワード線によるリーク電流を減らすためにブロック単位で使用されるビット線上の排出セル２５０は複雑さを付け加える。追加の排出柱デバイスは、特別ワード線とブロック内の関連するビット線とがセルを横切る場合にだけ実装される。結果として、８本の特別ワード線があれば、柱デバイスの追加のグループが８個あり、各グループは１本の特別ワード線と関連するだけである。
【００２５】
以下に記述する種々の実施形態の回路は、図２に示されているメモリセルアレイの設計の排出コントローラ２１０に取って代わり、非選択ビット線およびワード線から電圧を排出するためのより簡単で、より実装しやすく、より小さな回路を提供する。以下でさらに詳しく記述するように、ワード線ドライバ中のＰＭＯＳデバイス１６２は削除され、単一のＮＭＯＳデバイス１６１がワード線ドライバ１１３として使用され得る。爾後の図に示されているように、ビット線ブリーダダイオードコントローラ３１４（例えば、ＮＭＯＳトランジスタ３１４）が各ビット線デコーダ選択回路に付加されて、ビット線ブリーダダイオードコントローラ３１４は、ｚｉａによって、特別ワード線セグメントがブリーダダイオード３００に結合するワード線レベルに接続する。各ビット線デコーダ出力は、２〜６４本のビット線など、多数のビット線に結合され得るけれども、単一のビット線デコーダ選択出力と関連する２〜６４本のビット線の各ブロックのために唯一のビット線側ブリーダダイオードコントローラ３１４（例えば、ＮＭＯＳトランジスタ）が必要とされる。同様に、ワード線ブリーダダイオードコントローラ６１４（例えば、ＰＭＯＳトランジスタ６１４）が各ワード線デコーダ選択回路に付加され、ワード線ブリーダダイオードコントローラ６１４は、特別ビット線セグメントがブリーダダイオード６００に結合するビット線レベルに接続する。例えば、１６本のビット線およびビット線シングルデバイスドライバＰＭＯＳトランジスタが各シングルビット線デコーダ出力に結合されて以下の図に示されている実施形態において示され、それらの各々は単一のビット線ブリーダダイオードコントローラ（例えば、単一のＮＭＯＳトランジスタ）と関連付けられる。ビット線デコーダからの出力と同数のビット線ブリーダダイオードコントローラ（例えば、ＮＭＯＳトランジスタ）があり、前述した排出コントローラと比べてＮＭＯＳトランジスタの小さなブロックを表す。同様に、ワード線デコーダからの出力と同数のワード線ブリーダダイオードコントローラ（例えば、ＰＭＯＳトランジスタ）があり得る。ビット線ブリーダダイオードコントローラ（例えば、ＮＭＯＳトランジスタ）は、メモリアレイの下の基板の中のビット線コントローラの制御線に沿って互いに接して局所的に配置され得る。
【００２６】
ビット線ブリーダダイオードコントローラおよびワード線ブリーダダイオードコントローラは、制御入力リード線、ソースリード線および出力リード線を有し得る。ビット線ブリーダダイオードコントローラがＮＭＯＳトランジスタであり、かつ／またはワード線ブリーダダイオードコントローラがＰＭＯＳトランジスタである実施形態では、制御入力リード線はトランジスタのゲートへの結線であり、ソースリード線はトランジスタのドレインまたはソースであり、出力リード線はトランジスタのソースまたはドレインのうちの他方であり得る。ビット線ブリーダダイオードコントローラは、各ビット線ブリーダダイオードが特別ワード線およびｚｉａを介してビット線（ビット線１（ＢＬ１）など）をビット線ブリーダダイオードコントローラの出力リード線（例えば、ＮＭＯＳトランジスタのドレイン（またはソース））に接続させるようにメモリアレイの中に実装され得る。ビット線ブリーダダイオードコントローラのソースリード線（例えば、ＮＭＯＳトランジスタのソース（またはドレイン））は低電圧バイアスＶｕｂｌ電圧源に結合され、これによりブリーダダイオードを低バイアス電圧に結合させる。ビット線ブリーダダイオードコントローラ（例えば、ＮＭＯＳトランジスタ）は、ビット線デコーダ出力リード線によりＰＭＯＳトランジスタのゲートに結合されている制御入力リード線（例えば、ゲート）を有する。ＰＭＯＳトランジスタは、ビット線ドライバ出力リード線のグループを用いてビット線をビット線バイアスジェネレータ回路に接続させる。ワード線ブリーダダイオードコントローラ（例えば、ＰＭＯＳトランジスタ）がコントローラ出力リード線に接続されているブリーダダイオードをコントローラのソースリード線に接続されている非選択ワード線バイアス電圧源に結合させ、ワード線ブリーダダイオードコントローラへの制御入力（例えば、ＰＭＯＳトランジスタのゲート）がワード線デコーダリード線によりワード線シングルデバイスドライバＮＭＯＳトランジスタのゲートに結合されている相補的回路がワード線側で採用され得る。
【００２７】
この回路は、図２の排出コントローラおよび排出デバイスより遥かに少ない面積を必要とする。さらに、ブリーダダイオードは、ビット線を選択するビット線デコーダからの同じ出力により制御される。ビット線の特定のグループを選択するために特定のビット線デコーダ選択回路のためにビット線デコーダによってＰＭＯＳトランジスタが選択されると、関連するビット線ブリーダダイオードコントローラ（例えば、ＮＭＯＳトランジスタ）は１６個のブリーダダイオードへのメモリアレイ内の接続が浮くことを許すので、ビット線ブリーダダイオードコントローラはバイアス電圧を供給しようと試みない。しかし、非選択ビット線の全てと関連するビット線ブリーダダイオードコントローラ（例えば、ＮＭＯＳトランジスタ）は、非選択ビット線をアンセレクト電圧バイアスに結合させる。他の特別の非選択バイアスデバイスは不要である。従って、排出コントローラのような、別のコントローラ回路の必要性はメモリアレイの設計から除かれる。
【００２８】
ビット線ブリーダダイオードコントローラおよびワード線ブリーダダイオードコントローラは、読み出し／書き込みのために特定のビット線またはワード線を選択するためにビット線デコーダまたはワード線デコーダにより発せられた同じ選択信号に応答してそれぞれのブリーダダイオードを適切なバイアス電圧に接続させることのできる任意の回路であり得る。図および爾後の記述において本発明を具体的に説明するために使用される第１の実施形態では、ビット線ブリーダダイオードコントローラはＮＭＯＳトランジスタ（図ではトランジスタ３１４と称される）であり、ワード線ブリーダダイオードコントローラはＰＭＯＳトランジスタ（図ではトランジスタ６１４と称される）である。これは好ましい実施形態であるが、それは種々の実施形態で使用され得るコントローラ回路の唯一のタイプではない。開示を簡易化するために、ＮＭＯＳトランジスタ３１４およびＰＭＯＳトランジスタ６１４への言及は、それぞれビット線ブリーダダイオードおよびワード線ブリーダダイオードを適切なバイアス電圧源に結合させるための他の全ての適切なタイプのコントローラ回路を含むように意図される。例えば、ビット線ブリーダコントローラおよびワード線ブリーダコントローラのために使用されるトランジスタのタイプは交換され得る。他の１つの例として、他のタイプのトランジスタがコントローラとして使用され得る。さらに、例えばスイッチ、ダイオード、ジョセフソン接合、バイポーラトランジスタなどを含む他のタイプの制御回路がビット線ブリーダコントローラおよびワード線ブリーダコントローラのために使用され得る。従って、図面および以下の記述におけるＮＭＯＳトランジスタ３１４およびＰＭＯＳトランジスタ６１４への言及は、特許請求の範囲において特に述べられている場合を除いて、特許請求の範囲を特定のタイプのビット線またはワード線ブリーダダイオードコントローラ回路に限定するように意図されてはいない。
【００２９】
種々の実施形態は、ビット線および／またはワード線のどのセット（例えば、１６本のセット）のうちの１つにもデコーダ制御ブリーダダイオードを設けることによって、浮いている列を残さない。さらに、列デコーダはビット線上のブリーダダイオードを制御し、別の排出コントローラ回路の必要性をなくす。その結果として、ブリーダ回路は、排出制御のための複数のワード線より少ない面積を必要とする。さらに、実施形態は、ワード線デコーダがブリーダダイオードを制御する（すなわち、行デコーダがワード線上のブリーダダイオードを制御する）シングルデバイスワード線ドライバを可能にする。従って、アレイおよびドライバｚｉａ領域に近い１セットのブリーダダイオードが、列または行デコーダにより制御される共有されるデバイスによりバイアス線に接続される。ブリーダダイオードは、デコーダ出力が非選択状態にあるとき、すなわちシングルデバイスドライバデバイスがオフであるとき、アレイ内の非選択線上のバイアスを決定する。ビット線およびワード線非選択バイアスの一方または両方が、そのようなダイオード構成により決定される。バイアスは、図１０および１１に関して後述するメモリセルの読み出し、リセットおよびセットの動作モードで使用される。
【００３０】
図１および２に示されている実施形態では、セット中の各シングルデバイストランジスタ１６３のゲートは異なるビット線デコーダ１２０の出力に接続され、各トランジスタ１６３のソースはバイアスジェネレータ回路１８３の同じ出力１８１に接続されている。多くの実施形態では、各々異なるビット線に接続されたシングルデバイスドライバの複数のセットがあり、シングルデバイスのセットに属する各々のソースは頂部バイアスジェネレータ回路１８３からの別の出力に接続される。密なピッチのアレイ、特に密なピッチの多層アレイでは、しばしば事実はこのとおりである。従って、図１および２では、各デバイス１６３は１セットのシングルデバイスを代表し得る。図３Ａ〜９Ｃに示されている実施形態では、シングルデバイスドライバ１６３は、デバイス１６３ａ、１６３ｂなどのそのようなセットとして具体化される。これらの実施形態では、１６個のトランジスタのセットの中の各シングルデバイストランジスタ１６３、６６３のゲートは同じビット線またはワード線デコーダ１２０、１１０出力（例えば、リード線）３２２、６２２に接続されている。しかし、全てのシングルデバイストランジスタ１６３、６６３のソースは、ビット線またはワード線バイアスジェネレータ回路３０４、６０４の異なる出力（８０４、ｓｅｌｂ１〜１６、ｓｅｌｘ１〜２）に接続されている。
【００３１】
図３Ａは、ビット線側ブリーダダイオード接続回路の詳細を示す実施形態を示している。各ビット線側ブリーダダイオード３００は、１つのビット線１２２、１２４に接続されている第１の端子を有し、レベルＸ３の１つの「特別ワード線」３６０、およびレベルＸ７の１つの「特別ワード線」３６２に接続されている第２の端子を有する。特別ワード線３６０、３６２は、どのワード線ドライバにも接続されていないので実際のメモリワード線ではなくて、代わりにビット線ブリーダダイオード３００に接続するようにメモリセルワード線に平行にワード線レベルに設けられた線である。特別ワード線３６０、３６２は、同じワード線レベルＸ３、Ｘ７にある通常のワード線３６６より短くあり得る。ビット線側ブリーダダイオード３００を特別ワード線３６０、３６２および線３１２を通して低バイアス電圧Ｖｕｂｌ源３０５に結合させるためにＮＭＯＳトランジスタ３１４が使用される。ＮＭＯＳトランジスタ３１４のゲートは、ビット線デコーダ１２０出力リード線３２２に結合されている。ダイオードを通るバイアス電流は温度依存であるので、Ｖｕｂｌは温度補償され得る。特別ワード線３６０、３６２およびビット線側ブリーダダイオード３００は、メモリセルアレイのエッジに沿って配置され得る。しかし、特別ワード線およびビット線側ブリーダダイオードの構造およびメモリデバイスを通る経路はワード線の構造および経路と同じである。図３Ａに示されている好ましい実施形態では、ブリーダダイオード３００はメモリセル１４０と同じ構造、すなわちダミー蓄積素子３０２に結合されたダイオードなどの電流ステアリング素子３０１を含む。任意の適切な２端子受動素子がステアリング素子３０１として使用され得る。電流ステアリング素子３０１は、ｐ−ｎ半導体ダイオード、ｐ−ｉ−ｎ半導体ダイオード、パンチスルーダイオード、金属絶縁物金属（ＭＩＭ）ダイオードもしくは金属絶縁物−絶縁物金属（ＭＩＩＭ）ダイオードなどのトンネル障壁ダイオードなどの幾つかの既知のタイプのダイオードのいずれか、抵抗器、非線形抵抗器など、および将来開発されるかもしれない任意の電流ステアリング素子であり得る。ダミー蓄積素子３０２は、アンチヒューズ誘電体、ヒューズ、直列に配置されたダイオードおよびアンチヒューズ誘電体、ポリシリコンメモリ効果材料、金属酸化物またはスイッチング可能複合金属酸化物材料、カーボンナノチューブ材料、グラフェンスイッチング可能抵抗材料、相変化材料、導電性ブリッジ素子、電解質スイッチング材料、スイッチング可能ポリマー材料、およびカーボン抵抗率スイッチング材料を含む、自分の低抵抗状態に永久的にスイッチングされている幾つかの既知の抵抗率スイッチング材料のうちのいずれでもあり得る。ビット線ブリーダダイオード３００のためにメモリセル１４０と同じ構造材料を用いれば、ブリーダダイオードをメモリセルアレイの残りの部分と同じ製造ステップで製造することができる。図１２〜１４に関連して以下に記述するように、ビット線ブリーダダイオード３００は、製造ステップ後に、ダミー蓄積素子３０２の抵抗率スイッチング材料を不可逆低抵抗状態へ変換する予備成形ステップで予備成形され得る。
【００３２】
前述したように、特別ワード線３６０、３６２の各々はｚｉａ３１８、３２０を通して低電圧源３０５に結合され、低電圧源はＮＭＯＳトランジスタ３１４により制御される。低電圧源３０５（例えば、接地）により提供される低バイアス電圧Ｖｂｕｌは、線３１２を介してＮＭＯＳトランジスタ３１４のドレインに結合される。ＮＭＯＳトランジスタ３１４のゲートは、１グループ（例えば、１６本のグループ）のビット線シングルデバイスドライバＰＭＯＳトランジスタ１６３ａ、１６３ｂのゲートを制御するビット線デコーダ１２０からの同じ出力線またはリード線３２２を介してビット線デコーダ１２０に結合される。ビット線デコーダ１２０が１グループのビット線を選択していないとき、消勢された（すなわち、オフにされた）シングルデバイスドライバＰＭＯＳトランジスタ１６３ａ、１６３ｂの各々は、それぞれ自分に関連するビット線をビット線バイアスジェネレータ３０４からの選択電圧ＳＥＬ  Ｂ１、ＳＥＬ  Ｂ２から絶縁させ、同時に、ＮＭＯＳトランジスタ３１４を付勢する（すなわち、オンにする）ことによって特別ワード線３６０、３６２を低バイアス電圧３０５に結合させる。従って、非選択ビット線は、特別ワード線３６０、３６２に結合されているブリーダダイオード３００を通して低バイアス電圧を受ける。ビット線デコーダ１２０が１グループのビット線を選択すると、付勢された（すなわち、オンにされた）シングルデバイスドライバＰＭＯＳトランジスタ１６３ａ、１６３ｂは自分に関連するビット線をビット線バイアスジェネレータ３０４により提供されるビット線選択電圧ＳＥＬ  Ｂ１、ＳＥＬ  Ｂ２に結合させ、デコーダ１２０は同時にＮＭＯＳトランジスタ３１４をオフにすることによって特別ワード線３６０、３６２を低バイアス電圧３０５から切り離す。従って、選択されたビット線はバイアス電圧Ｖｕｂｌを受けない。
【００３３】
図３Ｂに示されている代替の実施形態では、抵抗率スイッチング材料／ダミー蓄積素子３０２を省略することができ、その場合にはブリーダダイオードは単にダイオードまたは類似の電流ステアリング素子３０１である。図３Ａに示されている実施形態と同じく、図３Ｂに示されている実施形態の中の電流ステアリング素子３０１は、任意の適切な２端子受動素子であり得て、ステアリング素子３０１として使用され得る。素子３０１は、ｐ−ｎ半導体ダイオード、ｐ−ｉ−ｎ半導体ダイオード、パンチスルーダイオード、金属絶縁物金属（ＭＩＭ）ダイオードもしくは金属絶縁物−絶縁物金属（ＭＩＩＭ）ダイオードなどのトンネル障壁ダイオードなどの幾つかの既知のタイプのダイオードのいずれか、抵抗器、非線形抵抗器など、および将来開発されるかもしれない任意の電流ステアリング素子であり得る。図３Ｂに示されている他の回路素子は、図３Ａに関連して前に記述したものと同じであるかあるいは類似し得る。
【００３４】
図３Ｃに示されているさらなる実施形態では、複数のＮＭＯＳトランジスタ３１４ａ、３１４ｂ、３１４ｃは、それぞれの特別ワード線３６０、３６２を介してビット線側ブリーダダイオード３００を低バイアス電圧Ｖｕｂｌ源３０５に結合させることができる。この実施形態において、複数のＮＭＯＳトランジスタ３１４ａ、３１４ｂ、３１４ｃは、図３Ａに示されている単一のＮＭＯＳトランジスタ３１４に取って代わる。この実施形態では、複数のＮＭＯＳトランジスタ３１４ａ、３１４ｂ、３１４ｃの各々のゲートは、ビット線デコーダ１２０出力リード線３２２に結合され得る。図３Ｃに示されているさらなる実施形態においても、特別ワード線３６０ａ、３６０ｂが複数のＮＭＯＳトランジスタ３１４ｂ、３１４ｃの各々に結合され得る。例えば、１つのＮＭＯＳトランジスタ３１４ｂは特別ワード線３６０ｂの第１の部分に沿う４つのブリーダダイオード３００に低バイアス電圧Ｖｕｂｌを提供するように構成され、第２のＮＭＯＳトランジスタ３１４ｃは特別ワード線３６０ａの第２の部分に沿う他の４つのブリーダダイオード３００に低バイアス電圧Ｖｕｂｌを提供するように構成され得る。数個のＮＭＯＳトランジスタ３１４を通して特別ワード線およびブリーダダイオード３００に低バイアス電圧Ｖｕｂｌを接続するために様々な構成が使用され得る。
【００３５】
３次元メモリアレイデバイスでは、ブリーダダイオード３００、特別ワード線３６０、３６２、ビット線、およびＮＭＯＳトランジスタ３１４は、図４Ａおよび４Ｂに示されているような配置で構成され得る。図４Ａおよび４Ｂは、２つの実施形態に従う３次元メモリアレイデバイスの一部分の概念的断面態様図である。図４Ａに示されている実施形態では、（図３Ａに関連して前に記述したように、）ブリーダダイオード３００はダミー蓄積素子３０２に結合されている電流ステアリング素子３０１として構成され、図４Ｂに示されている実施形態では、（図３Ｂに関連して前に記述したように、）ブリーダダイオードはダミー蓄積素子を伴わない電流ステアリング素子３０１の形を取っている。
【００３６】
このような３次元の設計では、メモリセルの平面アレイまたはレベルは、ワード線レベルＸ１、Ｘ３、Ｘ５、Ｘ７、Ｘ９にある数本のワード線３６６のうちの１つと、数本のビット線１２２〜１２８のうちの１つとの間に結合され得る。アレイのエッジおよびビット線ドライバの近くで、同様の構造の特別のセルが、ビット線レベルＹ２〜Ｙ８にあるビット線の各々と、ワード線レベルＸ３、Ｘ７に位置する特別ワード線３６０、３６２との間に結合されたブリーダダイオード３００として使用され得る。図４Ａおよび４Ｂが示すように、ブリーダダイオードを制御するＮＭＯＳトランジスタ３１４は、メモリセルの下の基板の中などの、３次元メモリアレイの中または下の低レベルでビット線デコーダ１２０およびＶｕｂｌ源３０５に結合され、特別ワード線およびブリーダダイオード３００への接続はｚｉａ３１８、３２０により提供される。
【００３７】
図４Ａに示されている任意的な実施形態では、ブリーダダイオードの数を倍にするためにレベルＸ１、Ｘ５および／またはＸ９に特別ワード線が付け加えられ得る。任意的なブリーダダイオードは図４Ａに三角形３００ａにより示されている。この場合も、特別ワード線Ｘ１、Ｘ５、Ｘ９はＮＭＯＳトランジスタ３１４（別に示されていない）に接続され得る。
【００３８】
３次元メモリアレイの中のインターコネクティビティをより良く示すために、図４Ａの囲まれている部分の上透視図が図５Ａに示され、図４Ｂの囲まれている部分の上透視図が図５Ｂに示されている。図５Ａを参照すると、メモリセルアレイデバイスレベル９４０は、上から見られると平面アレイに見える。ビット線レベルＹ６にあるアレイに広がるビット線１２６とビット線レベルＹ８にあるアレイに広がるビット線１２８とは、図９Ａに示されているｚｉａを通してビット線バイアスジェネレータ３０４に結合され得る。前に言及したように、ビット線バイアスジェネレータ３０４は底部レベル（例えば、シリコン基板内）に存在し、メモリアレイ層９３５（図９Ａおよび９Ｂに示されているワード線レベル９８０とビット線レベル９４０との間に位置する）および９４５（図９Ａおよび９Ｂに示されているビット線レベル９４０とワード線レベル９９０との間に位置する）はメモリデバイスの頂部層に存在し得る。さらに、図５Ａおよび５Ｂに示されているように、ブリーダダイオード３００は、ビット線１２６、１２８が特別ワード線３６０、３６２を横切るメモリセル９３５、９４５のレベルのエッジの近くに対を成して形成され得る。この構成は、特別ワード線３６０、３６２を図５Ａおよび５Ｂに示されているようにループの形状に形成する側壁ピッチ倍加プロセスによってアレイ線が形成される場合に有利である。特別ワード線ループは、特別ワード線３６０、３６２を低バイアス電圧源３０５に結合させるためのｚｉａ３１８、３２０を横切るけれどもｚｉａを完全にはカバーしない。より低いダイオード電圧降下でより多くの電流を供給するために希望される場合には、ビット線に沿ってもっと多くのダイオードが形成され得る。ビット線レベル９３０、９４０（Ｙ８およびＹ６とも称される）は図５Ａおよび５Ｂの平面図では一致し、複数のビット線層９１０、９２０、９３０、９４０（Ｙ８、Ｙ６、Ｙ４、Ｙ２とも称される）のためのブリーダダイオード３００の複数の層のための追加の領域は必要とされない。３次元メモリアレイにおける回路素子のインターコネクティビティについてのさらなる解説を、図９Ａ〜９Ｃと関連して以下にさらに詳しく記述し、具体的に説明する。
【００３９】
図３Ｂと関連して前に論じたように、抵抗率スイッチング材料／ダミー蓄積素子３０２は省略されてもよく、その場合にはブリーダダイオードは図４Ｂに示されているように単なるダイオードまたは同様の電流ステアリング素子３０１である。図４Ｂは、ブリーダダイオード３０１がワード線３６０、３６２の１つのワード線レベルと、そのワード線レベルの下のビット線レベル（ビット線レベル１２６）および上のビット線レベル（ビット線レベル１２８）との間に位置するだけの実施形態をも示す。
【００４０】
図６Ａおよび６Ｂに示されているように、類似しているが逆極性の回路がワード線側に設けられ得る。図６Ａに示されている第１の実施形態では、ブリーダダイオード６００はダミー蓄積素子６０２に結合された電流ステアリング素子６０１として構成され、図６Ｂに示されている実施形態では、ブリーダダイオードはダミー蓄積素子を伴わない電流ステアリング素子６０１の形を取っている。１つのワード線ブリーダダイオード６００は、ワード線１１２に接続された第１の端子と、Ｙ２ビット線レベルの特別ビット線６３２に接続された第２の端子とを有する。ビット線側について前に記述したようにブリーダダイオード３００を低バイアス電圧３０５に結合させるＮＭＯＳトランジスタ３１４の代わりに、特別ビット線６３２および線６１２を通してワード線ブリーダダイオード６００を高バイアス電圧Ｖｕｘ源６０５に結合させるためにＰＭＯＳトランジスタ６１４が使用される。高バイアス電圧Ｖｕｘは、ダイオード電圧降下が、予想される非選択セルのリークのために調整されるように、温度補償され得る。特別ビット線６３２は、どのメモリセルにも接続しないので実際のメモリビット線ではなく、代わりにワード線側ブリーダダイオード６００を高バイアス電圧源６０５に接続するために設けられている。ビット線側ブリーダダイオード３００と同じく、図６Ａに示されている実施形態では、ワード線側ダイオード６００はメモリセル１４０と同じ構造、すなわちダミー蓄積素子６０２に直列に結合された電流ステアリング素子６０１を含み得る。任意の適切な２端子受動素子がステアリング素子６０１として使用され得る。素子６０１は、ｐ−ｎ半導体ダイオード、ｐ−ｉ−ｎ半導体ダイオード、パンチスルーダイオード、金属絶縁物金属（ＭＩＭ）ダイオードもしくは金属絶縁物−絶縁物金属（ＭＩＩＭ）ダイオードなどのトンネル障壁ダイオードなどの幾つかの既知のタイプのダイオードのいずれか、抵抗器、非線形抵抗器などであり得る。ダミー蓄積素子６０２は、アンチヒューズ誘電体、ヒューズ、直列に配置されたダイオードおよびアンチヒューズ誘電体、ポリシリコンメモリ効果材料、金属酸化物またはスイッチング可能複合金属酸化物材料、カーボンナノチューブ材料、グラフェンスイッチング可能抵抗材料、相変化材料、導電性ブリッジ素子、電解質スイッチング材料、スイッチング可能ポリマー材料、およびカーボン抵抗率スイッチング材料を含む、自身の低抵抗状態に不可逆的にスイッチングされている幾つかの既知の抵抗率スイッチング材料のうちのいずれでもあり得る。ワード線ブリーダダイオード６００のためにメモリセル１４０と同じ構造材料を用いれば、ワード線ブリーダダイオードをメモリセルアレイの残りの部分と同じ製造ステップで製造することができる。図１２〜１４に関連して以下に記述するように、ワード線ブリーダダイオード６００は、製造ステップ後に、ダミー蓄積材料６０２を不可逆低抵抗状態へ変換する予備成形ステップで予備成形され得る。
【００４１】
図６Ａを参照すると、Ｙ２ビット線レベルの特別ビット線６３２およびＹ４、Ｙ６、Ｙ８ビット線レベルの任意的な特別ビット線６３３、６３４、６３６の各々は、ｚｉａ６１８、６２０を通して高電圧源６０５に結合され、高電圧源は少なくとも１つのＰＭＯＳトランジスタ６１４により制御される。高電圧源６０５により提供される高バイアス電圧Ｖｕｘ（例えば、約２〜７Ｖ）は、線６１２によってＰＭＯＳトランジスタ６１４のドレインに結合される。ＰＭＯＳトランジスタ６１４のゲートは、１グループ（例えば、１６のグループ）のワード線シングルデバイスドライバＮＭＯＳトランジスタ６６３ａ、６６３ｂのゲートを制御するワード線デコーダ１１０からの同じ出力制御線またはリード線６２２を介してワード線デコーダ１１０に結合される。従って、同じデコーダ出力が、選択された線およびブリーダダイオードを制御する。ワード線デコーダ１１０が１グループのワード線を選択していないとき、それぞれ自分に関連するワード線をワード線バイアスジェネレータ回路６０４からのワード選択電圧ＳＥＬ  Ｘ１から切り離す消勢された（すなわち、オフにされた）シングルデバイスドライバＮＭＯＳトランジスタ６６３ａ、６６３ｂ、およびデコーダの各々は、同時に、ＰＭＯＳトランジスタ６１４を付勢する（すなわち、オンにする）ことによって特別線Ｙ２を高バイアス電圧６０５に結合させる。従って、非選択ワード線は、特別ビット線６３２に結合されているブリーダダイオード６００を通して高バイアス電圧Ｖｕｘを受ける。ワード線デコーダ１１０が１グループのワード線を選択すると、付勢された（すなわち、オンにされた）シングルデバイスドライバＮＭＯＳトランジスタ６６３ａ、６６３ｂは、自分に関連するワード線を、ワード線バイアスジェネレータ回路６０４により提供されるワード選択電圧ＳＥＬ  Ｂ１に結合させ、デコーダ１１０は、同時に、ＰＭＯＳトランジスタ６１４を消勢する（すなわち、オフにする）ことによって特別ビット線を高バイアス電圧６０５から切り離す。従って、選択されたワード線は、源６０５からのバイアス電圧Ｖｕｘを受けない。
【００４２】
好ましい実施形態はＹ２ビット線レベルの単一の特別ビット線６３２およびグローバルワード線デコーダ１１０を含むだけであるけれども、任意選択により追加の特別ビット線６３３、６３４、６３６がＹ４、Ｙ６、Ｙ８ビット線レベルに設けられて、より多くのワード線ブリーダダイオード６００に接続するように使用され、これにより、希望するならば、メモリアレイデバイスに実装されるブリーダダイオードの数を４倍にすることができる。
【００４３】
図６Ｂに示されている代替の実施形態では、抵抗率スイッチング材料／ダミー蓄積素子６０２は省略され、その場合にはブリーダダイオードは単にダイオードまたは類似の電流ステアリング素子６０１である。図６Ａに示されている実施形態と同じく、図６Ｂに示されている実施形態の電流ステアリング素子６０１は、任意の適切な２端子受動素子であり得て、ステアリング素子６０１として使用され得る。素子６０１は、ｐ−ｎ半導体ダイオード、ｐ−ｉ−ｎ半導体ダイオード、パンチスルーダイオード、金属絶縁物金属（ＭＩＭ）ダイオードもしくは金属絶縁物−絶縁物金属（ＭＩＩＭ）ダイオードなどのトンネル障壁ダイオードなどの幾つかの既知のタイプのダイオードのいずれか、抵抗器、非線形抵抗器など、および将来開発されるかもしれない任意の電流ステアリング素子であり得る。図６Ｂに示されている他の回路素子は、図６Ａに関連して前に記述したものと同じであるかあるいは類似し得る。
【００４４】
図６Ｃに示されているさらなる実施形態では、複数のＰＭＯＳトランジスタ６１４ａ、６１４ｂ、６１４ｃがワード線側ブリーダダイオード６００をそれぞれの特別ビット線６３２を介して低高バイアス電圧Ｖｕｘ源６０５に結合させ得る。この実施形態の複数のＰＭＯＳトランジスタ６１４ａ、６１４ｂ、６１４ｃは、図６Ａに示されている単一のＰＭＯＳトランジスタ６１４に取って代わる。この実施形態では、複数のＰＭＯＳトランジスタ６１４ａ、６１４ｂ、６１４ｃの各々のゲートは、ワード線デコーダ１１０の出力リード線６２２に結合され得る。同じく図６Ｃに示されているさらなる実施形態では、特別ビット線６３２ａ、６３２ｂは２つ以上のＰＭＯＳトランジスタ６１４ｂ、６１４ｃに結合され得る。例えば、１つのＰＭＯＳトランジスタ６１４ｂは高バイアス電圧Ｖｕｘを特別ワード線６３２ａの第１の部分に沿う４つのブリーダダイオード６００に提供するように構成され、第２のＰＭＯＳトランジスタ６１４ａは高バイアス電圧Ｖｕｘを特別ビット線６３２ａの第２の部分に沿う他の４つのブリーダダイオード６００に提供するように構成され得る。多様な構成が、幾つかのＰＭＯＳトランジスタ６１４を通して低バイアス電圧Ｖｕｂｌを特別ワード線およびブリーダダイオード６００に接続するために使用される。
【００４５】
３次元メモリセルアレイデバイスでは、ワード線シングルデバイスドライバ６６３ａ、６６３ｂを、図７に示されているようにメモリセルアレイのレベルの下（例えば、基板内）に位置することができ、図７はワード線ｚｉａ領域６０８内に構成されたメモリアレイの一部分およびワード線ｚｉａ６０６の平面図を示す。この図に示されているように、３次元メモリセルアレイの下に位置するワード線シングルデバイスドライバは、メモリセルの複数のレベルから各々成るアレイ９４０、９６０を形成するメモリセルの２つのブロックの間に位置するｚｉａ６０６を通して平面メモリアレイ７４０、７６０内のワード線に結合され得る。図７は、ワード線ブリーダダイオード６００（図７ではドットとして示されている）の対がどのようにワード線および特別ビット線６３０（図７では太線として示されている）に結合され得るか、さらにｚｉａ６１８を通してワード線バイアスジェネレータ（図７には示されていない）に結合され得るかも示している。
【００４６】
図３Ａ〜５Ｂに関して前に言及したように、そのドレイン（またはソース）がビット線側ブリーダダイオード３００に結合されているＮＭＯＳトランジスタ３１４（ＮＭＯＳトランジスタ３１４は、ここではビット線ブリーダダイオード制御ＮＭＯＳトランジスタ３１４と称され得る）は、ビット線デコーダ１２０からのビット線グループ選択出力線またはリード線３２２に結合されたゲートを有し得る。これは図８Ａおよび８Ｂに示されている。同じ線またはリード線３２２が１グループのビット線シングルデバイスドライバＰＭＯＳトランジスタ１６３（図８Ａおよび８ＢではトランジスタＰ１、Ｐ２、Ｐ３・・・Ｐ１６と称されている）のゲートにも結合されている。グループは２〜３２個またはそれ以上のＰＭＯＳトランジスタ、例えば１６個のトランジスタなどを含み得る。ＰＭＯＳトランジスタ１６３は、ＰＭＯＳトランジスタのうちの１つに各々接続されている複数の線から成るバス（幾つかの図ではＳＥＬＢと称されている）の形の線８０４を通してビット線バイアスジェネレータ３０４に接続され得る。図８Ａおよび８Ｂは、ブリーダダイオード３００がＮＭＯＳトランジスタ３１４のソース（またはドレイン）と、単一のビット線デコーダ出力３２２に接続されているシングルデバイスドライバ１６３に結合されているビット線１２２、１２４、１２６、１２８の各々との間にどのように結合され得るかも示している。前に論じられかつ図８Ａおよび８Ｂに示されているように、ビット線ブリーダダイオード３００へのＮＭＯＳトランジスタ３１４のこの接続は、ｚｉａ３１８、３２０を通して行われ得る。従って、図に示されている実施例では、１６個のブリーダダイオード３００が、単一のＮＭＯＳトランジスタ３１４と、単一のビット線デコーダ出力３２２により制御される１６本のビット線のセットとに結合されている。図８Ａおよび８Ｂは、シングルデバイスコントローラＰＭＯＳトランジスタ１６３（トランジスタＰ１、Ｐ２、Ｐ３・・・Ｐ１６）の各々のドレインが１６線（または他の数の）ワイヤバス８０４を介してビット線バイアスジェネレータ３０４にどのように結合され得るかをも示している。従って、各ＰＭＯＳトランジスタ１６３は、別々のドライバ出力によって制御される。
【００４７】
同じデコーダ１２０の出力３２２に結合されているゲートを有する図８Ａおよび８ＢのＰＭＯＳトランジスタの構成は、「マルチヘッドドライバデバイス」と称され得る。トランジスタの総数は従来技術における２Ｎから図８Ａおよび８ＢにおけるＮ＋１まで減らされ、ここでＮはデコーダの「ヘッド数」（すなわち、図８Ａおよび８ＢにおけるＰＭＯＳトランジスタ１６３の数）である。デバイスドライバにおけるトランジスタの数のこの減少は、特にブロックサイズが４，０００セル掛ける５００セルより小さいとき、３次元アレイのチップ面積の２５％以上を省くことができる。ドライバデバイスに接続される線のオーバーヘッドも減らされる。
【００４８】
図８Ａに示されている実施形態では、（図３Ａに関連して前に記述したように、）ブリーダダイオード３００はダミー蓄積素子３０２に結合された電流ステアリング素子３０１として構成され、図８Ｂに示されている実施形態では、（図３Ｂに関連して前に記述したように、）ブリーダダイオードはダミー蓄積素子を伴わない電流ステアリング素子３０１の形を取っている。
【００４９】
メモリデバイス９００の中の回路素子の３次元配置の実施例が図９Ａに示されている。この実施例は、メモリセルアレイにおいてビット線レベル９１０、９２０、９３０、９４０の間でワード線レベルＸ３およびＸ７に位置するビット線ブリーダダイオード３００を特徴とする。メモリセル１４０におけるワード線側についての詳細（例えば、ワード線ブリーダダイオード、ワード線デコーダ、ワード線ドライバ、およびワード線）は、図を簡易化するために図９Ａには含まれていないけれども、ビット線レベル、ｚｉａ、およびビット線ドライバ回路に関連する詳細を強調しない図９Ｂに示されている。他の図と関連して記述すると共に図９Ｂに示されているように、ワード線側に類似の回路素子が存在し、ワード線は、ブリーダダイオードがメモリセルにより取って代わられている図４に示されている断面に類似するメモリセルの８つの層を形成するためにビット線レベル９４０より上およびビット線レベル９１０より下でビット線レベル９１０、９２０、９３０、９４０の各々の間にビット線に垂直に通っている。２つのワード線レベルおよび介在するビット線レベルの詳細が図９Ｃに示されている。図９Ａ〜９Ｃは、解説を目的として回路素子の唯一の可能性のある配置を示し、特許請求の範囲を回路素子の特定の構成あるいは方向に限定するようには意図されていない。
【００５０】
図９Ａに示されているように、ビット線バイアスジェネレータ３０４および低バイアス電圧源Ｖｕｂｌ３０５は３次元メモリデバイス９００の底部レベル（例えば、シリコン基板内）に位置し、それぞれのリード線は、ｚｉａを通してビット線ＢＬ１〜ＢＬ１６、ＢＬ１’〜ＢＬ１６’へ垂直に通り、ｚｉａ３１８、３２０、３１８’を通してビット線ブリーダダイオード３００へ垂直に通っている。この図には示されていないけれども、ワード線バイアスジェネレータ６０４およびワード線ドライバ６６３は同様にデバイスの底部レベルに配置され得て、図７に示されているようにｚｉａ６０６を通してリード線をワード線へ垂直に通し、ｚｉａ６１８、６２０を通してブリーダダイオードバイアス電圧を特別ビット線６３０へ通す。ビット線ブリーダダイオード制御ＮＭＯＳトランジスタ３１４ａ、３１４’は同様にメモリデバイス９００の下側の層に配置され、その場所でトランジスタはソース（またはドレイン）でリード線３１２を通して低電圧バイアス源３０５に結合され、そのゲートで制御リード線３２２を通してビット線デコーダ１２０に結合され得る。ビット線ブリーダダイオード制御ＮＭＯＳトランジスタ３１４ａ、３１４’のドレイン（またはソース）は、ｚｉａ３１８、３２０、３１８’を通して特別ワード線Ｘ３、Ｘ７の各々に接続する。ビット線デコーダ１２０は、シリコン基板内などの低レベルあるいはメモリアレイの側に製造され得る。
【００５１】
図９Ａに示されているように、各ＮＭＯＳトランジスタ３１４ａ、３１４’は１６個のブリーダダイオード３００のセットなどのブリーダダイオード３００のセットを制御する。もちろん、各ＮＭＯＳトランジスタ３１４は１６個より多いかあるいは少ないブリーダダイオードを制御することができる。例えば、ＮＭＯＳトランジスタ３１４ａは、特別ワード線Ｘ７を介して８個のブリーダダイオード３００を制御し、特別ワード線Ｘ３を介して８個のブリーダダイオード３００を制御する。特別ワード線Ｘ３およびＸ７は、ｚｉａ３１８を通して互いに接続されると共にＮＭＯＳトランジスタ３１４のソースまたはドレインに接続される。線Ｘ７に接続されている８個のブリーダダイオードのうち、４個は線Ｘ７の上に位置し、４個は線Ｘ７の下に位置する。線Ｘ７の上に位置する４個のダイオード３００は（図４Ａおよび４ＢのレベルＹ８に対応する）ビット線レベル９４０のビット線ｂｌ１〜ｂｌ４に結合される。線Ｘ７の下に位置する４個のダイオード３００は（図４のレベルＹ６に対応する）ビット線レベル９３０のビット線ｂｌ５〜ｂｌ８に結合される。線Ｘ３の上に位置する４個のダイオード３００は（図４Ａおよび４ＢのレベルＹ４に対応する）ビット線レベル９２０のビット線ｂｌ９〜ｂｌ１２に結合される。線Ｘ３の下に位置する４個のダイオード３００は（図４Ａおよび４ＢのレベルＹ２に対応する）ビット線レベル９１０に結合される。特別ワード線Ｘ３、Ｘ７は、隣接するビット線レベルの間でビット線ｂｌ１〜ｂｌ１６に対して垂直に延びる。ＮＭＯＳトランジスタ３１４ｂは、特別ワード線Ｘ７’を介してビット線ｂｌ１’〜ｂｌ８’と関連する他の８個の同様のブリーダダイオード３００を制御すると共に、特別ワード線Ｘ３’を介してビット線ｂｌ９’〜ｂｌ１６’と関連する他の８個のブリーダダイオード３００を制御する。
【００５２】
図９Ａは、底部レベルあるいは基板内に位置するビット線シングルデバイスドライバＰＭＯＳトランジスタ１６３を通してビット線バイアスジェネレータ３０４が種々のビット線ＢＬ１〜ＢＬ１６、ＢＬ１’〜ＢＬ１６’の各々にどのように結合し得るかも示している。詳しく示され、さらに前に記述したように、ビット線シングルデバイスドライバＰＭＯＳトランジスタ１６３の各々は、トランジスタのソース（またはドレイン）でビット線１２２、ＢＬ１〜ＢＬ１６、ＢＬ１’〜ＢＬ１６’に結合され、制御リード線３２２を通してビット線デコーダ１２０に結合され、バス８０４（例えば、図に示されているように１６路バス）を通してビット線バイアスジェネレータ３０４に結合され得る。
【００５３】
図９Ｂに示されているように、ブリーダダイオード３００に結合されている特別ワード線３６０、３６２は、中間のワード線レベル９５０（Ｘ１）、９７０（Ｘ５）、および９９０（Ｘ９）を跳び越して交互の（例えば、１つ置きの）ワード線レベル９６０、９８０（図示されている実施形態ではレベルＸ３およびＸ７）の中に位置し得る。この実施形態は、単一の垂直スタック内の８層のメモリセルをサポートする。
【００５４】
ワード線レベルおよびビット線レベルの間のメモリセルの構成に関するさらなる詳細が図９Ｃに示され、この図は２つのワード線レベル９５０、９６０の間に挟まれた単一のビット線レベル９１０を示す。各ワード線レベル９５０、９６０は、図７に関連して前に記述したようにワード線ｚｉａ領域６０８内のｚｉａ６０６を介してアセンブリ内の最低レベルより下（すなわち、ワード線レベル９５０の下）に位置するワード線ドライバ回路に結合された複数のワード線１１２、１１４、１１６（図５Ａおよび５Ｂでは符号３６６が付されている）を含む。同様に、各ビット線レベル９１０は、ビット線デコーダ１２０およびシングルエレメントドライバ回路１６３に結合された複数のビット線１２２〜１２８を含む。メモリセル１４０は、ワード線レベルおよびビット線レベルの間のボリューム内で各ワード線およびビット線の交差箇所に形成されている。或る実施形態では、ワード線ドライバおよびビット線ドライバの一方または両方が、破線のワード線ドライバ回路モジュール１２０、１６３および破線のビット線ドライバ回路モジュール６０４により示されているように、対応するワード線レベルおよびビット線レベルと同じ面内に製造され得る。
【００５５】
図９Ｃは分解図でワード線レベルとビット線レベルとを分離して示しているけれども、メモリデバイスの種々の層は既知のメモリデバイス製造技術を用いて互いの上に製造され得る。従って、複数のワード線１１２、１１４、１１６がレールの形で敷設された後、既知のシリコン処理方法を用いて記憶素子１４０が上に形成され、その後にビット線１２２〜１２８の垂直（または他の角度の）アレイが、下にある記憶素子１４０に電気的に接続するレールとして形成される。この構成はメモリセル１４０の濃密な３次元アレイをもたらし、図面の明瞭性を高めるためにそのうちの幾つかが図に示されている。前述したように、ブリーダダイオード６００ａ、６００ｂに結合されているワード線レベル９６０内の特別ワード線３６０ａ、３６０ｂは、メモリアセンブリ内の低いレベルに位置してｚｉａ３２０を通して接続されたＮＭＯＳトランジスタ３１４に結合され得る。同様に、ブリーダダイオード３００ａ、３００ｂに結合されている特別ビット線６３０は、ｚｉａ６１８を通してワード線ブリーダダイオード制御ＰＭＯＳトランジスタ６１４に結合され得る（図７も参照）。
【００５６】
レベルＹ２およびＸ３の構成はレベルＸ３およびＹ４の構成の鏡像であるという点において、図９Ａ〜９Ｃに示されている実施形態は完全に鏡映的である。従って、メモリセル１４０は、ワード線レベルＸ３から下方にビット線レベルＹ２へ、および上方に鏡方向にビット線Ｙ４へ延びる。この構成は垂直メモリセル密度を高め得るけれども、メモリ回路は非鏡映構成に構成され得る。この代替の実施形態では、ワード線レベルおよびビット線レベルの各対の間に絶縁層を置くことができ、その場合には、ブリーダダイオードは絶縁層間に挟まれているワード線層およびビット線層の間にだけ延びる。従って、この実施形態では、ブリーダダイオードが１つ置きのワード線レベルから上および下へ延びる代わりにブリーダダイオードは各ワード線レベルからそれに対応するビット線レベルへ延びる。
【００５７】
前に言及したように、ブリーダダイオード３００、６００およびそれらのそれぞれの制御トランジスタ（すなわち、ビット線ブリーダダイオード制御ＮＭＯＳトランジスタ３１４、およびワード線ブリーダダイオード制御ＰＭＯＳトランジスタ６１４）は、適切なバイアス電圧が非選択ビット線およびワード線上に存在するけれども選択ビット線およびワード線上には存在しないことを保証する。図１０Ａおよび１０Ｂは、選択されたメモリセルＳに「０」を書き込む（すなわち、セルＳの蓄積素子１４２を高抵抗状態にする）リセット操作の間のブリーダダイオード３００ｂ、６００ｂを通る電圧経路および印加された電圧を示す。図１０Ａおよび１０Ｂに示されているように、ワード線をリセット操作のために選択するために、対応するワード線シングルデバイスドライバＮＭＯＳトランジスタ６６３ａのドレイン（またはソース）はワード線バイアスジェネレータ６０４ａからのパルス信号（例えば、４Ｖから接地へ遷移して５０ナノ秒以内に４Ｖに戻る電圧遷移）で低電圧ＳＥＬＸ（例えば、接地）にセットされ、同時にゲートはグローバルワード線デコーダ１１０からの信号により高電圧ＧＷＬ（例えば、約５Ｖ）にセットされる。ＮＭＯＳトランジスタ６６３ａのゲートに印加される電圧は、ワード線ブリーダダイオード制御ＰＭＯＳトランジスタ６１４ａのゲートにも印加される。その結果として、対応するワード線ブリーダダイオード６００ａは、高バイアスサプライ６０５により生成される非選択ワード線バイアスＶｕｘ（例えば、約５Ｖ）から絶縁される。同様に、ビット線をリセット操作のために選択するために、高電圧（例えば、約５Ｖ）がビット線バイアスジェネレータ３０４により、対応する選択ビット線シングルデバイスドライバＰＭＯＳトランジスタ１６３ａのドレイン（またはソース）に印加され、同時に低電圧（例えば、接地）がビット線デコーダ１２０により、選択ビット線シングルデバイスドライバＰＭＯＳトランジスタ１６３ａのゲートに印加されると共にビット線ブリーダダイオード制御ＮＭＯＳトランジスタ３１４ａのゲートにも印加される。その結果として、対応するビット線ブリーダダイオード３００ａは、選択されたビット線から絶縁され、シングルデバイスドライバＰＭＯＳトランジスタ１６３ａが選択ビット線１２２を高電圧（例えば、約５Ｖ）へ駆ることを可能にする。その他の場所では、ビット線デコーダ１２０は高電圧（例えば、約５Ｖ）を非選択ビット線シングルデバイスドライバＰＭＯＳトランジスタ１６３’のゲートおよびビット線ブリーダダイオード制御ＮＭＯＳトランジスタ３１４’に供給する。非選択バイアスジェネレータ３０５は、ビット線ブリーダダイオード制御ＮＭＯＳトランジスタ３１４’のソースに低電圧（例えば、接地）を供給する。その結果として、対応するビット線ブリーダダイオード３００ｂは、非選択ビット線１２４から電流を吸い込み（破線矢印により示されている）、そのビット線の電圧を接地より１ダイオード電圧降下高く（例えば、約０．８Ｖに）保つ。非選択ワード線では、グローバルワード線デコーダ１１０は、低電圧（例えば、接地）を非選択ワード線シングルデバイスドライバＮＭＯＳトランジスタ６６３ｂのゲートに印加し、グローバルワード線デコーダ１１０は同じ電圧を対応するワード線ブリーダダイオード制御ＰＭＯＳトランジスタ６１４ｂのゲートに印加する。同時に、高電圧Ｖｕｘが非選択ワード線ブリーダダイオード制御ＰＭＯＳトランジスタ６１４ｂのソース（またはドレイン）に印加される。非選択ワード線ブリーダダイオード６００ｂは、電流（破線矢印により示されている）をワード線ブリーダダイオード制御ＰＭＯＳトランジスタ６１４ｂのドレインから非選択ワード線へ供給する。これは、非選択ワード線を代表的な５Ｖより約１ダイオード電圧降下低く（例えば、約４．２Ｖに）保ち、同時にリーク電流が非選択セルＵを通って流れる（破線矢印により示されている）。
【００５８】
一例として、図１０Ａおよび１０Ｂは、ブリーダダイオードが約０．８Ｖの電圧降下を生じさせる抵抗を有し、高電圧源６０５がワード線ブリーダダイオード制御ＰＭＯＳトランジスタ６１４ｂのドレイン（またはソース）に５Ｖを提供し、結果として非選択ワード線に掛かるバイアス電圧が約４．２Ｖとなる実施形態を示す。同様に、低電圧バイアス源３０５が接地に結合されるならば、非選択ビット線は約０．８Ｖの低電圧バイアスを有し得る。その結果として、リセット電圧（例えば、約５Ｖ）が選択されたＳメモリセル１４０に印加され、同時に、半選択されたメモリセルＨ、Ｆは約０．８Ｖの差動電圧を受け取り、非選択セルＵはブリーダダイオード３００ｂ、６００ｂのダイオード電圧降下に起因する非選択ワード線から非選択ビット線への差動電圧（例えば、約３．４Ｖ）を受け取る。
【００５９】
図１０Ａに示されている実施形態では、（図３Ａおよび６Ａに関連して前に記述しれたように、）ブリーダダイオード３００、６００はダミー蓄積素子に結合された電流ステアリング素子として構成され、図１０Ｂに示されている実施形態では、（図３Ｂおよび６Ｂに関連して前に記述したように、）ブリーダダイオードはダミー蓄積素子を伴わない電流ステアリング素子３０１の形を取っている。
【００６０】
図１１Ａおよび１１Ｂは、抵抗率スイッチング蓄積素子１４２を低抵抗状態に置くことによって１つのメモリセルに「１」を蓄積するためのセット操作のための電圧設定とブリーダダイオードを通る電圧経路とを示す。セット操作は、図１１Ａおよび１１Ｂに示されているようにビット線デコーダ、ビット線バイアスジェネレータ、ワード線デコーダおよびワード線バイアスジェネレータから電圧を印加することによって成し遂げられる。低負電圧（例えば、−０．８Ｖ）がＶｕｂ源３０５からトランジスタ３１４ａ、３１４’のソースまたはドレインに提供され、中間負電圧（例えば、−４Ｖ）がトランジスタ１６３ａ、１６３’のソースまたはドレインに印加され、高負電圧（例えば、−６Ｖ）がデコーダ１２０により選択ビット線上のトランジスタ３１４ａ、１６３ａのゲートに印加され、接地がデコーダ１２０により非選択ビット線上のトランジスタ３１４’、１６３’のゲートに印加される。低正電圧（例えば、０．８Ｖ）がＶｕｘ源６０５からトランジスタ６１４ａ、６１４ｂのソースまたはドレインに提供され、中間正電圧（例えば、４Ｖ）が選択ワード線ドライバトランジスタ６６３ａのソースまたはドレインに印加され、接地が非選択ワード線ドライバトランジスタ６６３ｂのソースまたはドレインに印加され、高正電圧（例えば、６Ｖ）がデコーダ１２０により選択ワード線上のトランジスタ６１４ａ、６６３ａのゲートに印加され、接地がデコーダ１２０により非選択ワード線上のトランジスタ６１４ｂ、６６３ｂのゲートに印加される。
【００６１】
その結果として、ビット線シングルデバイスドライバＰＭＯＳ１６３ａは中間負電圧を選択ビット線１２２へ通し、ワード線シングルデバイスドライバＮＭＯＳ６６３ａは中間正電圧を選択ワード線へ通し、これにより、メモリセルＳを低抵抗状態にセットするのに充分な組み合わせられた逆バイアスを選択されたセルＳに印加する。代表的な組み合わせられた逆バイアス（約８Ｖ）は、メモリセル１４０内のダイオードの降伏電圧より大きくて、選択されたメモリセルをセットする（すなわち、抵抗率スイッチング蓄積素子１４２を素子の低抵抗状態に変換する）ために充分な電流（例えば、約１マイクロアンペア）を生じさせる。ブリーダダイオード３００ａおよび６００ａは、特定のビット線およびワード線の組み合わせを選択する同じ印加された電圧によってブリーダダイオード制御デバイス３１４ａおよび６１４ａがオフにされるので、選択線バイアスを妨げない。バイアス前ステップにおいて全てのビット線およびワード線は接地電圧へバイアスされる。オンにされたブリーダダイオード制御ＮＭＯＳトランジスタ３１４’は低負電圧をブリーダダイオード３００ｂに供給し、同様にワード線ブリーダダイオード制御ＰＭＯＳ６１４ｂは低正電圧をブリーダデバイス６００ｂに供給する。この状態で、非選択ビット線シングルデバイスドライバ１６３’および非選択ワード線シングルデバイスドライバ６６３ｂはオフであって、非選択線バイアスを妨げない。非選択線ブリーダダイオード３１４’、６１４ｂは非選択線を接地の付近に保つ。従って、半選択されたセルＦおよびＨに掛かる逆バイアスは、それぞれ中間負電圧および中間正電圧のレベル（例えば、約４Ｖ）に保たれる。逆バイアスは、好ましくは、半選択セルＦおよびＨに流れるリーク電流（破線矢印により示されている）がブリーダダイオード６００ｂおよび３００ｂにそれぞれ流れる電流（実線矢印により示されている）より少ないかまたは等しいように、メモリセル１４０内のダイオードの降伏電圧より小さい。略図に示されているブリーダダイオードを実装し、これにより低ダイオード電圧降下（例えば、約０．８Ｖ）でリーク電流を供給するためにメモリデバイスに複数のブリーダダイオードが含まれ得る。さらに、非選択セルＵの順方向バイアスは電圧ドリフトを限定する。
【００６２】
図１１Ａに示されている実施形態では、（図３Ａおよび６Ａに関連して前に記述したように、）ブリーダダイオード３００、６００はダミー蓄積素子に結合された電流ステアリング素子として構成され、図１１Ｂに示されている実施形態では、（図３Ｂおよび６Ｂに関連して前に記述したように、）ブリーダダイオードはダミー蓄積素子を伴わない電流ステアリング素子３０１の形を取っている。
【００６３】
図２、３Ａおよび６Ａに関して前に記述したように、１つの好ましい実施形態では、ブリーダダイオード３００、６００は、ダイオードの上または下のダミー蓄積材料を含む柱などの、ダミー蓄積材料３０２、６０２と直列に形成されたダイオード３０１、６０１から構成される。好ましくは、各ブリーダダイオード３０１、６０１はメモリセル１４０のダイオード１４１と同じかまたは類似の構造を有し、ダミー蓄積素子３０２、６０２は各メモリセル１４０の抵抗率スイッチング材料１４２と同じかまたは類似の構造および材料を有する。このことは、ブリーダダイオード３００、６００がメモリセル１４０と同じ製造ステップで製造されることを可能にする。メモリデバイスの製造後にダミー抵抗率蓄積素子３０２、６０２を「活性化」するために、ダミー抵抗率蓄積素子は素子の初期高抵抗率状態から不可逆的セット操作で低抵抗率状態に変換され得る。この順方向形成セット操作のための方法例１４００が図１２〜１４に示されている。図１２は、２つのブリーダダイオードを含むメモリセルの１つのプレーンまたはレベルの一部分を示し、ビット線ブリーダダイオードのダミー抵抗率蓄積材料を変換するために印加される電圧を示す。同様に、図１３は、ワード線ブリーダダイオードのダミー抵抗率蓄積素子を変換するときに印加される電圧を示すメモリセルアレイの同じ部分を示している。図１４は、この形成操作でブリーダダイオードを設定するためのプロセス例１４００を示している。
【００６４】
図１２および１４を一緒に参照すると、ビット線に結合されているブリーダダイオード３００のダミー蓄積素子３０２は、次のように素子の低抵抗状態に不可逆的にセットされ得る。ワード線は、ステップ１４０２で、図１２に示されている電圧を種々のワード線リード線に印加することによって約２．５Ｖにプリチャージされ得る。全てのワード線は、ワード線ブリーダデバイス６１４ａ、６１４ｂおよびブリーダダイオード６００ａ、６００ｂを通って流れることのできる電流によってプルアップされる。シングルデバイスドライバＮＭＯＳデバイス６６３ａ、６６３ｂのボディへのジャンクションリークはワード線上で僅かにプルダウンする。全てのビット線は、ビット線ドライバ回路の部分に印加される正電圧（例えば、約３Ｖ）より高くは上昇しないので、アレイ内のメモリセルＳ、Ｈ、Ｆ、Ｕは活性化されない。選択された列に存在する１つ以上のブリーダダイオードは、ブリーダダイオード制御ＮＭＯＳ３１４ａとシングルデバイスドライバＰＭＯＳ１６３ａとの両方を、次のステップでより詳しく説明するようにブリーダダイオード（１つまたは複数）内の抵抗率素子３０２をセットするのに充分な時間にわたってオンにすることにより、永久的に低抵抗状態にセットされる。ステップ１４０４で、図１２に示されているようにビット線バイアスジェネレータ３０４からトランジスタ１６３ａ、１６３’のソースまたはドレインに正ビット線選択電圧（例えば、３Ｖ）を印加すると共にビット線デコーダ１２０からドライバデバイス１６３ａおよび制御デバイス３１４ａのゲートに接地電圧を提供することによって１つのビット線または１グループのビット線が選択され得る。ビット線バイアスジェネレータ３０４の出力（ＳＥＬＢ）は、シングルデバイスドライバＰＭＯＳトランジスタ１６３ａの複数のインスタンシエーションに接続された１つの複数線バスであり、アレイ内にインスタンス化された複数のブリーダダイオードは全て１つのシングルブリーダデバイス制御ＮＭＯＳトランジスタ３１４ａに接続され得る。ステップ１４０４で２つ以上のブリーダダイオード３００をセットするために単一のステップ１４０４で２つ以上の出力（ＳＥＬＢ）がビット線選択電圧をドライバデバイス１６３ａに提供することができる。ブリーダダイオード制御デバイス３１４ａを通って流れる総電流が過剰にならないようにビット線選択電圧のＳＥＬＢ出力の数を限定すると共に、それぞれのブリーダダイオードのためのセット電流を抑制するために幾つかのＳＥＬＢ出力に接地のバイアスを提供するように考慮を払うことができる。ビット線デコーダ１２０は、非選択列内のブリーダデバイス制御ＮＭＯＳデバイス１６３’を選択解除すると共に制御デバイス３１４’をオフにするために約−３Ｖの負電圧をドライバデバイス１６３’および制御デバイス３１４’に提供する。非選択列内のブリーダダイオード３００ｂは、これにより浮き、セットされない。ステップ１４０６で、図１２に示されているように、トランジスタ３１４ａのソースまたはドレインに−３Ｖの負電圧パルスを印加することによってブリーダダイオード３００ａのダミー蓄積素子３０２は素子の低抵抗状態に変換され得る。判定ステップ１４０８で、ビット線バイアスジェネレータ３０４に含まれている検出回路は他の１つのビット線または１グループのビット線上のダミー蓄積材料が変換されるべく残っているか否かを判定することができ、残っていれば、ステップ１４０４に戻ることによって次のビット線またはビット線のグループが選択される。ステップ１４０４および１４０６のビット線またはビット線のグループを選択してセット電圧パルスを印加するプロセスは、全てのビット線が選択されてブリーダダイオードのダミー蓄積素子が不可逆セット操作で変換されるまで続く（すなわち、判定ステップ１４０８＝「Ｎｏ」）。
【００６５】
図１３および１４を一緒に参照すると、方法１４００が続いて、ワード線がビット線となって相補的回路が使用されるステップ１４０２に類似して種々のビット線リード線に図１３に示されている電圧を印加することによってステップ１４１０でビット線を負電圧（例えば、約−２．５Ｖ）にプリチャージすることによりワード線側ブリーダダイオード６００のダミー蓄積素子６０２を素子の低抵抗状態に変換することができる。ステップ１４１２で、図１３に示されているように、接地電位をワード線デコーダ１１０からワード線シングルデバイスドライバトランジスタ６６３ａのゲートおよび対応するワード線ブリーダダイオード制御トランジスタ６１４ａに印加して両方をオンにし、ワード線バイアスジェネレータ６１４ａの出力（ＳＥＬＸ）から負ワード線選択電圧（例えば、−３Ｖ）をトランジスタ６６３ａ、６６３ｂのソースまたはドレインに印加することによって１つのワード線または１グループのワード線が選択され得る。非選択ワード線でワード線デコーダはトランジスタ６１４ｂのゲートに約３Ｖを供給するので、ブリーダダイオード制御トランジスタ６１４ｂはオフになる。ステップ１４１４で、図１３に示されているように、約３Ｖの正電圧パルスをトランジスタ６１４ａのソースまたはドレインにそれぞれ印加することによって、選択されたワード線上のブリーダダイオードのダミー蓄積素子６０２は素子の低抵抗状態に変換され得る。ワード線バイアスジェネレータ６０４ａからの複数の出力（ＳＥＬＸ）は、複数のドライバデバイス６１４ａに接続された１つの複数線バスの形を取ることができる。１つまたは２つ以上のワード線バイアスジェネレータ回路の出力（ＳＥＬＸ）はそれぞれのブリーダダイオード（１つまたは複数）をセットするために−３Ｖにバイアスされ、他の出力（ＳＥＬＸ）は他のブリーダダイオードのためのセット電流を抑制するために接地電圧にバイアスされる。判定ステップ１４１６で、制御デバイスは、他の１つのワード線またはワード線のグループ上のダミー蓄積素子が変換されるべく残っているかを判定することができ、残っていれば、ステップ１４１２に戻ることによって次のワード線またはワード線のグループが選択される。ステップ１４１２および１４１４のワード線またはワード線のグループを選択してセット電圧パルスを印加するプロセスは、全てのワード線が選択されてダミー蓄積素子ブリーダダイオードが不可逆セット操作で変換されるまで続く（すなわち、判定ステップ１４１６＝「Ｎｏ」）。全てのワード線ダミー蓄積素子が変換されると、順方向形成プロセスはステップ１４１８で終了することができる。
【００６６】
製造の終わりに別々のセット操作で抵抗率スイッチング材料１４１を低抵抗状態に可逆的にセットすることによりメモリセル１４０は別々に「１」または「ＯＮ」状態に置かれる。
【００６７】
図３Ｂ、４Ｂ、５Ｂ、６Ｂ、８Ｂ、１０Ｂおよび１１Ｂに関連して前に記述した代替の実施形態では、ブリーダダイオード３００、６００の変換される抵抗率スイッチング材料／ダミー蓄積素子３０２および／または６０２は省略され得る。前述したメモリデバイスの製造中、抵抗率スイッチング材料／ダミー蓄積素子３０２および／または６０２の形成を選択的に除去するかあるいは妨げるために、次のようにカットマスクが使用され得る。１つの処理の実施形態では、ダミー蓄積素子３０２、６０２は、メモリセルの抵抗率スイッチング材料１４２と同じステップの間に形成される。そのとき、ダミー蓄積素子３０２、６０２を露出させると同時にメモリセル１４０内の材料１４２を覆うためにカットマスク（例えば、フォトレジストパターン）がメモリセル１４０の上に形成される。その後、マスクで覆われないダミー蓄積素子３０２、６０２はエッチング除去され、カットマスクは除去され、処理が続く。他の１つの処理の実施形態では、リフトオフカットマスク（例えば、フォトレジストパターン）がブリーダダイオード３００、６００の位置の上に形成されるが、メモリセル１４０の位置を露出させる。その後、抵抗率スイッチング蓄積素子１４２が、メモリセル１４０領域内とブリーダダイオード領域内のリフトオフカットマスクの上とに形成される。リフトオフカットマスクは、その後、抵抗率スイッチング材料をメモリセル領域からはリフトオフせずにブリーダダイオード領域からリフトオフするために除去される。
【００６８】
前に言及したように、種々の実施形態は、ビット線またはワード線選択デバイスを制御するために使用されるのと同じ制御信号を用いてブリーダダイオードの接続を制御することにより、メモリ回路を通る非選択バイアス電圧経路および選択バイアス電圧経路に対する同期制御を可能にする。これは、ブリーダダイオードから非選択バイアス電圧源への経路が、選択バイアス電圧源およびビット線の間の経路を制御する同じデコーダ出力により制御されることを可能にすると共に、ブリーダダイオードから非選択バイアス電圧源への経路が、選択バイアス電圧源およびワード線の間の経路を制御する同じデコーダ出力により制御されることを可能にする。
【００６９】
種々の実施形態についての以上の記述は当業者が本発明を実施し得るようにするのに充分であるけれども、ライトワンスアンチヒューズ受動素子メモリセルの３次元メモリアレイに特に適するバイアス条件、バイアス回路、およびデコーダ回路に関するさらなる詳細が、その全体が本願明細書において参照により援用されている、２００１年６月２９日に出願された「Method And Apparatus For Biasing Selected And Unselected Array Lines When Writing A Memory Array」という米国特許第６，６１８，２９５号（特許文献４）と、２００１年６月２９日に出願された「Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack 」という米国特許出願第０９／８９７，７０５号（特許文献５）とに記載されている。
【００７０】
前の記述では、アレイ線はメモリアレイの２レベル（すなわち、メモリプレーン）により共有され得る。前に言及したように、これは鏡映構成と称される。代わりに、メモリアレイは、各プレーンのために他のプレーンと共有されない２つの導体を用いて製造され得る。そのような非鏡映構成において各々のそのようなメモリレベルを分離するために誘電体層が使用され得る。
【００７１】
本願明細書におけるワード線およびビット線への言及は、そのようなメモリアレイに格納されているデータにアクセスする特定の方法に本発明の範囲を限定するように意図されてはいない。換言すれば、ビット線およびワード線は両方とも二者択一的に「駆動されるかあるいは駆られるか」または「感知され」得る。さらに、ビットワードに関しての好ましいメモリ組織を意図あるいは示唆してはいなくて、メモリアレイのワード線およびビット線組織は容易に逆にされ得る。
【００７２】
以上の記述において、説明のうちの最善のものの図に示されているワード線（Ｘ−線）およびビット線（Ｙ−線）の方向性は、単にメモリアレイに存在する２グループの交差する線についての説明を容易にするためのものである。特定の方向は意図あるいは示唆されていない。さらに、ワード線およびビット線は普通は図に示されているように直交するけれども、ワード線およびビット線のそのような方向は必要ではなくて、非直交ジオメトリーが実装され得る。
【００７３】
本願明細書に記載した実施形態は、読み出しモードで選択されたワード線が或る電圧へ駆られ選択されたビット線が感知され、メモリセルのアノード端子がワード線に接続されカソード端子がビット線に接続されると言及しているかもしれないが、他の実施形態が明確に考えられる。例えば、３次元（すなわち、マルチレベル）メモリアレイにおいて、アノード端子がビット線に接続されカソード端子がワード線に接続されるように隣接するメモリプレーンが同様に接続され得る。あるいは、隣接するプレーンにおいてメモリセルの極性が逆になるように隣接するメモリプレーンが接続され得る。例えば、ワード線は、１つの関連するメモリプレーンにおいてはメモリセルのアノード端子に結合され、隣接するメモリプレーンにおいてはメモリセルのカソード端子に結合され得る。
【００７４】
図１４に示されているプロセスの流れ図および前述した方法の解説は、単に実例として提供されているのであり、種々の実施形態のステップが提示された順序で実施されなければならないと要求あるいは示唆するように意図されているのではない。当業者には当然のことであろうが、前述した実施形態におけるステップの順序は、如何なる順序でも実施され得る。「その後」、「そのとき」、「次に」などの語はステップの順序を限定するように意図されてはいない。これらの語はこれら方法の解説を通して読み手を案内するために用いられているにすぎない。さらに、例えば、冠詞「ａ」、「ａｎ」または「ｔｈｅ」を用いる、特許請求の範囲の要素への単数形での言及は、要素を単数形に限定するものと解釈されるべきではない。
【００７５】
開示された態様についての前述した解説は、如何なる当業者も本発明を作製あるいは使用できるように提供されている。これらの態様に対する種々の改変は当業者にとって明白であり、本願明細書で定義された包括的な原理は、本発明の範囲から逸脱せずに他の態様に応用され得る。従って、本発明は、本願明細書で示された態様に限定するように意図されておらず、本願明細書で開示された原理および新規な特徴と矛盾しない最も広い範囲を認められるものである。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
2013534349.tif 000028
2013534349.tif 000029