(57)【要約】本加算／減算ハードウェア演算器（７２）は、算術計算を実行する所定の構造に応じて、複数の加算／減算ハードウェアモジュール（７４、７６、７８）と、該モジュール同士の間ならびに前記演算器の入力（Ｅ１、Ｅ２、Ｅ３、Ｅ４、Ｅ５、Ｅ６）および出力（Ｓ１、Ｓ２、Ｓ３）と前記モジュールとの間の複数のデータ転送接続とを有する。少なくとも前記演算器（７２）が高速フーリエ変換の係数の実部の計算を完了させる第１の構成と、前記演算器が高速フーリエ変換の係数の虚部の計算を完了させる第２の構成と、前記演算器がパスメトリック値とビタビアルゴリズムの実装の生き残りパスの計算を実行する第３の構成との間で、前記演算器の前記加算／減算ハードウェアモジュールの少なくとも一部（７４、７６、７８）および前記モジュール間の接続の少なくとも一部（８０、８２、８４、８６）は、プログラム可能な少なくとも１つのパラメータ（α１、α２、α３、α４、β１、β２、β３）を用いて構成可能である。【選択図】図７
2013512492.tif 000002
【特許請求の範囲】
【請求項１】
加算／減算ハードウェア演算器であって、算術計算を実行する所定の構造に応じて、複数の加算／減算ハードウェアモジュール（７４、７６、７８）と、該モジュール同士の間ならびに前記演算器の入力（Ｅ１、Ｅ２、Ｅ３、Ｅ４、Ｅ５、Ｅ６）および出力（Ｓ１、Ｓ２、Ｓ３）と前記モジュールとの間の複数のデータ転送接続とを有する加算／減算ハードウェア演算器において、少なくとも前記演算器が高速フーリエ変換の係数の実部の計算を完了させる（７２）第１の構成と、前記演算器が高速フーリエ変換の係数の虚部の計算を完了させる第２の構成と、前記演算器がパスメトリック値とビタビアルゴリズムの実装の生き残りパスの計算を実行する第３の構成と、前記演算器が独立した加算および／または減算の演算を実行する第４の構成と、前記演算器が加算および／または減算の連続演算を完了させる第５の構成との間で、前記演算器の前記加算／減算ハードウェアモジュールの少なくとも一部（７４、７６、７８）および前記モジュール間の接続の少なくとも一部（８０、８２、８４、８６）は、プログラム可能な少なくとも１つのパラメータ（α１、α２、α３、α４、β１、β２、β３）を用いて構成可能であることを特徴とする加算／減算ハードウェア演算器（７２）。
【請求項２】
加算器構成と減算器構成との間で第１の２進パラメータ（β１）を用いて構成可能な第１の加算／減算ハードウェアモジュール（７４）と、加算器構成と減算器構成との間で第２の２進パラメータ（β２）を用いて構成可能な第２の加算／減算ハードウェアモジュール（７６）と、加算器構成と減算器構成との間で第３の２進パラメータ（β３）を用いて構成可能な第３の加算／減算ハードウェアモジュール（７８）とを有する、請求項１に記載の加算／減算ハードウェア演算器（７２）。
【請求項３】
−  前記演算器（７２）の入力データ（Ｅ１）を供給する構成と前記構成可能な第２のモジュール（７６）の出力（Ｓ２）を供給する構成との間で、第１の多重化パラメータ（α１）を用いて前記構成可能な第１のモジュール（７４）にオペランド値を供給する第１の接続（８０）と、
−  前記演算器（７２）の入力データ（Ｅ３）を供給する構成と前記構成可能な第１のモジュール（７４）の出力（Ｓ１）を供給する構成との間で、第２の多重化パラメータ（α２）を用いて前記構成可能な第２のモジュール（７６）に第１のオペランド値を供給する第２の接続（８２）と、
−  前記演算器（７２）の入力データ（Ｅ４）を供給する構成と前記構成可能な第３のモジュール（７８）の出力（Ｓ３）を供給する構成との間で、第３の多重化パラメータ（α３）を用いて前記構成可能な第２のモジュール（７６）に第２のオペランド値を供給する第３の接続（８４）と、
−  前記演算器（７２）の入力データ（Ｅ６）を供給する構成と前記構成可能な第２のモジュール（７６）の出力（Ｓ２）を供給する構成との間で、第４の多重化パラメータ（α４）を用いて前記構成可能な第３のモジュール（７８）にオペランド値を供給する第４の接続（８６）と
を有する、請求項２に記載の加算／減算ハードウェア演算器（７２）。
【請求項４】
構成可能なそれぞれの接続は、２つの入力と１つの出力を備えて２進パラメータ（α１、α２、α３、α４）を用いて２つの入力の一方を選択するマルチプレクサ（８０、８２、８４、８６）を有する、請求項３に記載の加算／減算ハードウェア演算器（７２）。
【請求項５】
請求項１〜４のうちいずれか一項に記載の少なくとも１つの加算／減算ハードウェア演算器（７２）を備える少なくとも１つのバタフライ演算器（１０、４６）を有するデジタルデータ処理プロセッサであって、前記バタフライ演算器は、高速フーリエ変換の計算を実行する第１の構成と、ブランチメトリック値とパスメトリック値とビタビアルゴリズム実装の生き残りパスの計算を実行する第２の構成との間で前記プログラム可能なパラメータ（α１、α２、α３、α４、β１、β２、β３）を用いて構成可能であるデジタルデータ処理プロセッサ。
【請求項６】
それぞれのバタフライ演算器が前記高速フーリエ変換の計算を実行する前記第１の構成と、それぞれのバタフライ演算器がブランチメトリック値とパスメトリック値とビタビアルゴリズム実装の生き残りパスの計算を実行する前記第２の構成との間で構成可能な複数のバタフライ演算器（１０、４６）であって、Ｒａｄｉｘ−２タイプのトレリス構造のＣｏｏｌｅｙ−Ｔｕｋｅｙ型アルゴリズム法による高速フーリエ変換の計算を行い、４つの基準シンボルを持つトレリス構造のビタビアルゴリズムを実装するように両演算器の間で構成されるバタフライ演算器を有する、請求項５に記載のデジタルデータ処理プロセッサ。
【請求項７】
送信／受信信号をマルチキャリア変調／復調し、畳み込み符号で処理した信号を復号化する移動通信端末であって、請求項１〜４のうちいずれか一項に記載の加算／減算ハードウェア演算器（７２）を少なくとも１つ有する移動通信端末（１３６）。
【請求項８】
ＯＦＤＭタイプの変調および復調を行う、請求項７に記載の移動通信端末（１３６）。
【請求項９】
実装したそれぞれの規格と互換性のあるＯＦＤＭ変調および復調を行う少なくとも１つの変調器／復調器と、実装したそれぞれの規格と互換性のある畳み込み符号で符号化した信号を復号化する少なくとも１つの復号化器とを有する、請求項８に記載の移動通信端末（１３６）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、加算および／または減算を行うハードウェアモジュールを用いて算術計算を実行する所定構造をした加算／減算ハードウェア演算器に関する。本発明はまた、プロセッサおよびこのハードウェア演算器を含む移動通信端末にも係る。
【背景技術】
【０００２】
多数の移動通信端末のなかでもとりわけ、送信／受信信号をマルチキャリア変調／復調しチャネルを復号化する端末は、高速フーリエ変換、すなわちＦＦＴ（英語の「Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ」）または逆高速フーリエ変換、すなわちＩＦＦＴ（英語の「Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ」）のデジタル計算に一般にかつ有利に関わるデジタル処理コンポーネントと、とりわけソフトウェア無線または再構成可能な無線ＳＤＲ（英語の「Ｓｏｆｔｗａｒｅ  Ｄｅｆｉｎｅｄ  Ｒａｄｉｏ」）の枠組でのビタビアルゴリズムの実装とを備えている。ところが、ＦＦＴ／ＩＦＦＴ計算およびビタビアルゴリズムの実装には、特に特殊な加算／減算の演算が必要である。
【０００３】
ＳＤＲタイプの送信／受信端末とは、デジタル−アナログ変換をアンテナの最も近くで行う端末のことであり、こうすることによって端末が実行する変調／復調および符号化／復号化の処理がデジタル信号で行われる。このデジタル信号は実際に、再構成可能な処理に最適であり、すなわちさまざまな規格またはさまざまな進化に適応可能なものである。残念ながら、プロセッサの性能およびプロセッサの過剰消費を考えると、デジタル処理を行うソフトウェアを純粋に搭載することはできないため、少なくとも部分的なハードウェアの搭載に頼る必要がある。
【０００４】
このような背景の中、加算／減算ハードウェア演算器の有用性が前述の移動通信端末に見出され、少なくともＦＦＴ／ＩＦＦＴ計算およびビタビ演算に対して、リアルタイムでの動作保証を目的とする有用性が見出された。このような加算／減算ハードウェア演算器は、用途に応じて特別に設計したのち、ＦＦＴ／ＩＦＦＴ計算を行うプロセッサ、ビタビアルゴリズムを実装するプロセッサ、または加算および／または減算ハードウェアモジュールを用いる算術計算を含む処理を実行するその他のあらゆるプロセッサに搭載することができる。
【０００５】
しかしながら、規格のなかでも特に無線通信規格が増加していることから、さまざまな規格を管理できる端末を備える必要に迫られている。
【０００６】
複数の規格を管理する第１の対策は、対象規格のさまざまな処理チェーンでそれぞれがハードウェア演算器を有するものを同じ端末内に並列させる方法である。この対策は実装が容易だが、使用するシリコン表面の点、つまり使用するハードウェア演算器の点で効率的ではないという最大の欠点がある。
【０００７】
もう１つの対策は、さまざまな処理チェーンを設計し、これらの処理チェーンが機能モジュールの一部およびハードウェア演算器を共用化するようにする方法である。この第２の対策では、端末をパラメータ化し、該当するそれぞれの処理チェーンを実行するための再構成がパラメータ値の変更を１回しか必要としないようにする。とりわけ、ハードウェア演算器を共用化する技術が、Ｌ．Ａｌａｕｓらによる「Ｐｒｏｍｉｓｉｎｇ  ｔｅｃｈｎｉｑｕｅ  ｏｆ  ｐａｒａｍｅｔｒｉｚａｔｉｏｎ  ｆｏｒ  ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  ｒａｄｉｏ、ｔｈｅ  Ｃｏｍｍｏｎ  Ｏｐｅｒａｔｏｒｓ  Ｔｅｃｈｎｉｑｕｅ：ｆｕｎｄａｍｅｎｔａｌｓ  ａｎｄ  ｅｘａｍｐｌｅｓ（再構成可能な無線の有望なパラメータ化、共用演算器の技術：基礎および例）」と題した文献（Ｊｏｕｒｎａｌ  ｏｆ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｓｙｓｔｅｍｓ、ＤＯＩ１０．１００７／ｓ１１２６５−００９−０３５３−０４、２００９年３月１４日発行）に記載されている（非特許文献１）。
【０００８】
この文献は例として、ＦＦＴ／ＩＦＦＴ計算を行うハードウェア演算器は大多数の規格で必要なため、共用化できることが有利であると指摘している。実際、現在の通信規格または開発途中の通信規格のほとんどは、ＯＦＤＭ（英語の「Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ：直交周波数分割多重」）タイプの変調に基づくものである。ＯＦＤＭ変調は、直交周波数に分割することによってデジタル信号を符号化する方法である。ＯＦＤＭ変調の原理は、独立周波数で同時に送信されるサブチャネルに分割して通信を多重化することにある。ＯＦＤＭ変調のまさに中核がＦＦＴ計算を有する。
【０００９】
ＦＦＴ演算器は、より一般には周波数領域で信号を受信する機能の基本演算器として働く。例えばＦＦＴ演算器は、イコライゼーションによるチャネル推定の周波数領域での実装、マルチキャリア方式の変調／復調、およびいわゆる「ｃａｎａｌｉｓａｔｉｏｎ（チャネル管理）」（すなわちチャネルの選択）の機能のフィルタバンクでの実行に使用される。したがってこの演算器は、処理チェーンのさまざまなレベルでさまざまな規格の枠組で使用できる。この演算器によって、ＦＦＴ計算を行う限定数のハードウェア演算器を備える再構成可能な端末を得ることを検討することができる。
【００１０】
しかし、この対策には現在限界がある。というのも、ＦＦＴ計算を行う演算器またはプロセッサの内部でさえ、異なる構造を持つ複数の加算／減算演算器を使用する必要があるためである。例えば、ＦＦＴの係数の実部の計算に含まれる加算／減算演算は、虚部の計算に含まれる加算／減算演算と同じものではい。
【００１１】
さらに、ＦＦＴ計算を行う演算器またはプロセッサとビタビアルゴリズムを実装する演算器またはプロセッサとでは含まれる加算／減算演算も異なるため、別々のハードウェアモジュールを備えることが当然必要になる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】欧州特許第１５８３５３３号
【非特許文献】
【００１３】
【非特許文献１】Ｌ．Ａｌａｕｓら著、「Ｐｒｏｍｉｓｉｎｇ  ｔｅｃｈｎｉｑｕｅ  ｏｆ  ｐａｒａｍｅｔｒｉｚａｔｉｏｎ  ｆｏｒ  ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  ｒａｄｉｏ、ｔｈｅ  Ｃｏｍｍｏｎ  Ｏｐｅｒａｔｏｒｓ  Ｔｅｃｈｎｉｑｕｅ：ｆｕｎｄａｍｅｎｔａｌｓ  ａｎｄ  ｅｘａｍｐｌｅｓ（再構成可能な無線の有望なパラメータ化、共用演算器の技術：基礎および例）」、Ｊｏｕｒｎａｌ  ｏｆ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｓｙｓｔｅｍｓ出版、ＤＯＩ１０．１００７／ｓ１１２６５−００９−０３５３−０４、２００９年３月１４日発行
【発明の概要】
【発明が解決しようとする課題】
【００１４】
したがって、前述の問題および制約を少なくとも部分的に解決でき、かつ／または端末のリコンフィギュレーション性を向上できる加算／減算ハードウェア演算器を備えることが望まれる。
【課題を解決するための手段】
【００１５】
したがって本発明は、加算／減算ハードウェア演算器であって、算術計算を実行する所定構造に応じて、複数の加算／減算ハードウェアモジュールと、これらのモジュール同士の間ならびに演算器の入力および出力とこれらのモジュールとの間の複数のデータ転送接続とを有する加算／減算ハードウェア演算器において、少なくともこの演算器が高速フーリエ変換の係数の実部の計算を完了させる第１の構成と、この演算器が高速フーリエ変換の係数の虚部の計算を完了させる第２の構成と、この演算器がパスメトリック値とビタビアルゴリズムの実装の生き残りパスの計算を実行する第３の構成との間で、加算／減算ハードウェアモジュールの少なくとも一部およびこれらのモジュール間の接続の少なくとも一部は、プログラム可能な少なくとも１つのパラメータを用いて構成可能である加算／減算ハードウェア演算器を目的とする。
【００１６】
実際、加算／減算モジュール、このモジュール間の接続および／またはこれらのモジュール間の接続、および加算／減算ハードウェア演算器の入力／出力をパラメータ化すると、このパラメータ化に応じて、ＦＦＴ計算およびパスメトリック値とビタビアルゴリズムの実装の生き残りパスの計算という異なる段階を含む異なる算術演算に参加することができる所定構造をした単一のハードウェア演算器の設計を検討することができるようになる。そのため、同じ１つの生成ハードウェア演算器を複数の関数に使用し、同じ処理で、共通の規格に従って異なる処理をしたり、あるいは異なる規格に従って異なる処理をしたりすることができる。
【００１７】
このような処理には少なくとも１つのＦＦＴ／ＩＦＦＴ計算およびビタビアルゴリズムの実装が含まれることを確認すると、この生成ハードウェア演算器は特に移動通信用途に対して有用になる。端末のなかでもとりわけマルチ規格の携帯端末に搭載するコンポーネントの数を削減できるからである。チャネルを変調／復調および符号化／復号化する機能は、実際には１つまたは複数の共用の生成ハードウェア演算器に基づく同じ端末で果たすことができ、端末内に搭載するハードウェア素子の数およびサイズが抑えられる。
【００１８】
さらに、ＦＦＴの係数の実部および虚部の計算は複素数データに対して演算されるため、得られた生成演算器は、このような演算と、パスメトリック値とビタビアルゴリズムの実装の生き残りパスの計算との間で構成可能であり、入力データを硬データ（２進）か（複数ビットに符号化した）軟データに処理してビタビ復号を実行することができる。
【００１９】
選択的に、加算／減算ハードウェアモジュールおよび構成可能な接続はさらに、演算器が独立した加算および／または減算の演算を実行する第４の構成、および演算器が加算および／または減算の連続演算を完了させる第５の構成で、前記少なくとも１つのプログラム可能なパラメータを用いて構成可能にする。
【００２０】
同じく選択的に、本発明による加算／減算ハードウェア演算器は、加算器構成と減算器構成との間で第１の２進パラメータを用いて構成可能な第１の加算／減算ハードウェアモジュールと、加算器構成と減算器構成との間で第２の２進パラメータを用いて構成可能な第２の加算／減算ハードウェアモジュールと、加算器構成と減算器構成との間で第３の２進パラメータを用いて構成可能な第３の加算／減算ハードウェアモジュールとを有することができる。
【００２１】
同じく選択的に、本発明による加算／減算ハードウェア演算器は、
−  演算器の入力データを供給する構成と構成可能な第２のモジュールの出力を供給する構成との間で、第１の多重化パラメータを用いて構成可能な第１のモジュールにオペランド値を供給する第１の接続と、
−  演算器の入力データを供給する構成と構成可能な第１のモジュールの出力を供給する構成との間で、第２の多重化パラメータを用いて構成可能な第２のモジュールに第１のオペランド値を供給する第２の接続と、
−  演算器の入力データを供給する構成と構成可能な第３のモジュールの出力を供給する構成との間で、第３の多重化パラメータを用いて構成可能な第２のモジュールに第２のオペランド値を供給する第３の接続と、
−  演算器の入力データを供給する構成と構成可能な第２のモジュールの出力を供給する構成との間で、第４の多重化パラメータを用いて構成可能な第３のモジュールにオペランド値を供給する第４の接続と
を有することができる。
【００２２】
同じく選択的に、構成可能なそれぞれの接続は、２つの入力と１つの出力を備えて２進パラメータを用いて２つの入力の一方を選択するマルチプレクサを有する。
【００２３】
本発明はまた、前述したような少なくとも１つの加算／減算ハードウェア演算器を備える少なくとも１つのバタフライ演算器を有するデジタルデータ処理プロセッサであって、バタフライ演算器は、高速フーリエ変換の計算を実行する第１の構成と、ブランチメトリック値とパスメトリック値とビタビアルゴリズム実装の生き残りパスの計算を実行する第２の構成との間で前記プログラム可能なパラメータを用いて構成可能であるデジタルデータ処理プロセッサも目的とする。
【００２４】
選択的に、本発明によるデジタルデータ処理プロセッサは、それぞれのバタフライ演算器が前記高速フーリエ変換の計算を実行する前記第１の構成と、それぞれのバタフライ演算器がブランチメトリック値とパスメトリック値とビタビアルゴリズム実装の生き残りパスの計算を実行する前記第２の構成との間で構成可能な複数のバタフライ演算器であって、Ｒａｄｉｘ−２タイプのトレリス構造のＣｏｏｌｅｙ−Ｔｕｋｅｙ型アルゴリズム法による高速フーリエ変換の計算を行い、４つの基準シンボルを持つトレリス構造のビタビアルゴリズムを実装するように両演算器の間で構成されるバタフライ演算器を有することができる。
【００２５】
本発明はまた、送信／受信信号をマルチキャリア変調／復調し、畳み込み符号で処理した信号を復号化する移動通信端末であって、前述したような加算／減算ハードウェア演算器を少なくとも１つ有する移動通信端末も目的とする。
【００２６】
選択的に、本発明による移動通信端末は、ＯＦＤＭタイプの変調および復調を行うことができる。
【００２７】
同じく選択的に、本発明による移動通信端末は、実装したそれぞれの規格と互換性のあるＯＦＤＭ変調および復調を行う少なくとも１つの変調器／復調器と、実装したそれぞれの規格と互換性のある畳み込み符号で符号化した信号を復号化する少なくとも１つの復号化器とを有することができる。
【００２８】
本発明は、添付の図を参照しながら例のみを目的として挙げた以下の説明文を読めばよりよく理解できるであろう。
【図面の簡単な説明】
【００２９】
【図１】ＦＦＴ／ＩＦＦＴ計算を実装するトレリス構造のデータ処理ネットワークを示す全体構造の概略図である。
【図２】図１のデータ処理ネットワークで使用するバタフライ演算器の構造の概略図である。
【図３】図２のバタフライ演算器の加算／減算および乗算モジュールにおける可能な実装を示す概略図である。
【図４】ビタビアルゴリズムを実装するデータ処理チェーンの全体構造の概略図である。
【図５】図４のデータ処理チェーの一部で使用するバタフライ演算器の構造を示す概略図である。
【図６】図５のバタフライ演算器の加算／減算モジュールにおける可能な実装を示す概略図である。
【図７】図３または６に示すバタフライ演算器で使用可能な本発明の一実施形態による加算／減算ハードウェア演算器の全体構造の概略図である。
【図８】図７の加算／減算ハードウェア演算器の可能な一構成を示す図である。
【図９】図７の加算／減算ハードウェア演算器の可能な一構成を示す図である。
【図１０】図７の加算／減算ハードウェア演算器の可能な一構成を示す図である。
【図１１】図７の加算／減算ハードウェア演算器の可能な一構成を示す図である。
【図１２】本発明の一実施形態による移動通信端末の全体構造の概略図である。
【発明を実施するための形態】
【００３０】
高速フーリエ変換ＦＦＴは、離散フーリエ変換を計算するアルゴリズムである。このアルゴリズムは、信号をデジタル処理し、時間または空間領域の離散データを周波数領域で変換するのに使用する。
【００３１】
つまり、例えば信号ｘのＮ値の離散時間値ｘ［０］、．．．、ｘ［Ｎ−１］である。この信号ｘのフーリエ変換ＸのＮ個の周波数値は次式で規定される。
【００３２】
【数１】
2013512492.tif 000003
【００３３】
、（ｋ＝０，．．．，Ｎ−１、式中
2013512492.tif 000004
【００３４】
）
【００３５】
逆離散フーリエ変換は、符号および因子１／Ｎを除いて離散フーリエ変換と同じであるため、逆高速フーリエ変換ＩＦＦＴは、この逆離散フーリエ変換を計算するためのＦＦＴと同じアルゴリズムに基づくものである。したがって、高速フーリエ変換ＦＦＴの計算を実行するように構成されたあらゆるハードウェア演算器またはデジタルデータ処理プロセッサも同じく逆高速フーリエ変換ＩＦＦＴの計算ができる。
【００３６】
ＦＦＴ計算のうち特に単純でよく用いられる実装が、Ｒａｄｉｘ２タイプの再分割によるＣｏｏｌｅｙ−Ｔｕｋｅｙ型アルゴリズム法である。この実装では、変換したサンプル数Ｎが２の累乗であると仮定し、ｎ個のサンプル処理を規模の小さいｎ／２のサイズである同じ処理２回に再帰的に分割する。実際、第１の規模は以下のようになる。
【００３７】
【数２】
2013512492.tif 000005
【００３８】
帰納的に、所定規模のＦＦＴ計算を規模の小さい２つのＦＦＴ計算で実行し、所定規模の信号のうち１つは偶数のサンプルに対して係り、もう１つは奇数のサンプルに対して係る。
【００３９】
よく知られているさらに単純な方法を用いると、連続ステップを含む複数の規模（またはレベル）のある図１に示したようなトレリス構造の処理が得られ、この図ではＮ＝８で３つのステップＳｔ１、Ｓｔ２およびＳｔ３が含まれている。
【００４０】
各ステップではバタフライ演算をＮ／２回行い、合計すると図２に示した計算のようにＮ／２×ｌｏｇ２（Ｎ）回のバタフライ演算を行う。このバタフライ演算では、２つのデータｙｋ［０］およびｙｋ［１］をクロス計算する必要があり、一方のデータｙｋ［１］の複素数に因子Ｗを乗算して中間値を供給したのち、ｙｋ［０］とこの中間値との間で複素加算および複素減算を行って２つのデータｙｋ＋１［０］およびｙｋ＋１［１］を供給する。図１に示した例では、因子Ｗの値は、規模／ステップＳｔ１ではｗ０、規模／ステップＳｔ２ではｗ０またはｗ２、規模／ステップＳｔ３ではｗ０、ｗ１、ｗ２またはｗ３になる。
【００４１】
ｙｋ＋１［０］およびｙｋ＋１［１］をｙｋ［０］およびｙｋ［１］に結びつける２つの関係は次式になる。
ｙｋ＋１［０］＝ｙｋ［０］＋Ｗ．ｙｋ［１］
ｙｋ＋１［１］＝ｙｋ［０］−Ｗ．ｙｋ［１］
【００４２】
実際には、バタフライ演算は、複素乗算を行う第１のステージと、第１のステージの出力データを入力で受信して複素加算および複素減算を行う第２のステージとで構成した演算器で実行する。この複素乗算を実行するため、第１のステージは、実数乗算を行うハードウェアモジュールと、実数加算／減算を行うハードウェアモジュールと、これらのモジュール間でデータを転送する接続とを有する。この複素加算および複素減算を実行するため、第２のステージは、実数加算／減算を行うハードウェアモジュールと、これらのモジュールにデータを転送する接続とを有する．
【００４３】
さらに正確には、
ｙｋ［１］＝ａ＋ｉｂ、
Ｗ＝ｃ＋ｉｄ、
ｙｋ［０］＝ｅ＋ｉｆ、
であることがわかり、式中ａ、ｂ、ｃ、ｄ、ｅおよびｆは実数値であり、次式の実数乗算、実数加算および実数減算を行うハードウェアモジュールが必要であることがわかる。
ｙｋ＋１［０］＝（ａｃ−ｂｄ＋ｅ）＋ｉ（ｂｃ＋ａｄ＋ｆ）
ｙｋ＋１［１］＝（−ａｃ＋ｂｄ＋ｅ）＋ｉ（−ｂｃ−ａｄ＋ｆ）
【００４４】
この式では、バタフライ演算器が実行する計算には、実数乗算を行うハードウェアモジュール４つ、実数加算を行うハードウェアモジュール３つ、実数減算を行うハードウェアモジュール３つを必要とし、これは図３に示したとおりである。
【００４５】
さらに正確には、図３に示したバタフライ演算器１０が複素乗算を行う符号１２を付した第１のステージは、それぞれが積ａｄ、ｂｃ、ｂｄおよびａｃを実行する４つの乗算モジュール１４、１６、１８および２０と、モジュール１４および１６からの出力データを受信して減算ａｃ−ｂｄを実行する減算モジュール２２と、モジュール１８および２０からの出力データを受信して加算ｂｃ＋ａｄを実行する加算モジュール２４とを有する。
【００４６】
バタフライ演算器１０が複素加算および複素減算を行う符号２６を付した第２のステージは、
−  モジュール２２からの出力データおよび変数ｅを受信して演算ａｃ−ｂｄ＋ｅを実行し、ｙｋ＋１［０］からＦＦｔ−Ｒｅ０と表記した実部を供給する加算モジュール２８と、
−  モジュール２２からの出力データおよび変数ｅを受信して演算−ａｃ＋ｂｄ＋ｅを実行し、ｙｋ＋１［１］からＦＦｔ−Ｒｅ１と表記した実部を供給する減算モジュール３０と、
−  モジュール２４からの出力データおよび変数ｆを受信して演算ｂｃ＋ａｄ＋ｆを実行し、ｙｋ＋１［０］からＦＦｔ−Ｉｍ０と表記した虚部を供給する加算モジュール３２と、
−  モジュール２４からの出力データおよび変数ｆを受信して演算−ｂｃ−ａｄ＋ｆを実行し、ｙｋ＋１［１］からＦＦｔ−Ｉｍ１と表記した虚部を供給する減算モジュール３４と、
を有する。
【００４７】
相互接続した３つの加算モジュールおよび減算モジュール２２、２８および３０は第１の加算／減算ハードウェア演算器３６を構成し、相互接続した３つの加算モジュールおよび減算モジュール２４、３２および３４は構造がほぼ同じ第２の加算／減算ハードウェア演算器３８を構成することがわかる。
【００４８】
この２つの加算／減算ハードウェア演算器３６および３８の構造はほぼ同じように見えるが、第１の演算器３６は２つの減算器（２２、３０）および１つの加算器（２８）を有するのに対し、第２の演算器３８は２つの加算器（２４、３２）および１つの減算器（３４）を有する点が異なる。
【００４９】
考えられるその他の形態では、ＦＦＴを行うバタフライ演算器が実行する計算はわずかに異なる構造を含むことができるが、この構造は一般に、相互接続した３つの加算／減算モジュールを有するハードウェア演算器３６および３８を少なくとも備える。
【００５０】
ビタビアルゴリズムを実装するためのデータ処理チェーンの全体構造は、図４に示すとおりである。
【００５１】
このアルゴリズムは、畳み込み符号化器、すなわち各入力ビットがレジスタ内でシフトを生成し、出力で結果を生成するシフトレジスタを有する符号化器で符号化した信号の場合に［Ｘ０，．．．，ＸＮ−１］を測定する系列を生成する最も確からしい状態の系列を帰納法により発見することを目的とする。
【００５２】
このアルゴリズムの原理は、受信したそれぞれの値をシフトレジスタから出力され得るあらゆる値と比較し、最も確からしいこのレジスタのどのシフトから受信値が生じたのかを判定する。このシフトを認識することによって、このシフトを発生させた値がわかり、その結果、受信メッセージの生成値がわかる。
【００５３】
受信メッセージの各値に対して、縦座標がシフトレジスタの取り得る状態の集合であり、横座標が可能な遷移の集合であるトレリス構造が得られ、このトレリスのパターンは、符号化器に新たな入力があるごとに時間的に変化することなく反復される。符号化器の出力では、特定の２進系列のみが可能である。この系列はトレリス線図に存在する異なるパスと対応する。
【００５４】
ビタビアルゴリズムの適用は、トレリスの中から受信系列に最も近い２進系列を検索することで成り立つ。実際には、このアルゴリズムの実行には、それぞれの時点でトレリスのそれぞれの状態に対して、以下の３つの演算を行う。
【００５５】
−  ブロック４０が実行するブランチメトリック値の計算であって、（効率１／Ｎに対して）Ｎ個のシンボルを受信した場合に、受信したシンボルの２Ｎ個のシンボルに対する尤度を表す値を計算することからなる計算。この２Ｎ個の値はブランチメトリックと呼ばれ、Ｎ＝２の場合はＢｍ００、Ｂｍ０１、Ｂｍ１０およびＢｍ１１と表記する。
【００５６】
−  ブロック４２が実行するパスメトリック値および生き残りパスの計算であって、シフトレジスタの最も確からしい状態を判定することからなる計算。トレリスの各ノードに対して、送信系列の一部となるこのノードに累積した確からしさを表すパスメトリックが、前の周期で計算されたパスメトリックおよび現在のブランチメトリック値を考慮して更新される。この更新は、２つのパスメトリックの計算および最も弱いパス（生き残りパス）の選択を含む。
【００５７】
−  ブロック４４が実行する判定によるビットの記憶であって、生き残りパスをトレースバックする技術によってフレームの最後で復号した信号を復元するための記憶。
【００５８】
具体的には、ブロック４０は受信値とシフトレジスタが出力し得る値との差を計算する。
【００５９】
ブロック４２は、一般にＡＣＳ（加算比較選択）（「Ａｄｄｉｔｉｏｎ  Ｃｏｍｐａｒｉｓｏｎ  ａｎｄ  Ｓｅｌｅｃｔｉｏｎ」）ブロックと呼ばれるもので、トレリスの各ノードで２つのパスメトリックとブランチメトリックとの加算、得られた２つのパスメトリックの比較、および最も弱いパスの選択を実行する。
【００６０】
そのため、ブロック４０が計算した４つの可能なブランチメトリックＢｍ００、Ｂｍ０１、Ｂｍ１０およびＢｍ１１に基づく計算の場合、図５に示したようなバタフライ演算器で次の２つのパスメトリックの計算をすることがわかる。
Ｐｍｋ［ｔ＋ｌ］＝Ｖｉｔ０＝Ｍｉｎ（Ｐｍｋ［ｔ］＋Ｂｍ００，Ｐｍｋ＋１［ｔ］＋Ｂｍ１０）
Ｐｍｋ＋Ｎ／２［ｔ＋１］＝Ｖｉｔ１＝Ｍｉｎ（Ｐｍｋ［ｔ］＋Ｂｍ０１，Ｐｍｋ＋１［ｔ］＋Ｂｍ１１）
【００６１】
２つの値の比較による最小値の検出は、マルチプレクサに接続する減算器を用いて実行できることを考えると、ブロック４０および４２の計算、つまりブランチメトリック値とパスメトリック値とビタビアルゴリズム実装の生き残りパスの計算を実行するために、このバタフライ演算器は、
−  パスメトリック値および生き残りパスの２つの計算それぞれに対し、加算ハードウェアモジュール２つおよび減算ハードウェアモジュール１つ、
−  ４つのブランチメトリック値Ｂｍ００、Ｂｍ０１、Ｂｍ１０およびＢｍ１１を計算する追加の減算ハードウェアモジュール４つ
を必要とすることがわかる。
【００６２】
総合すると、図６に示すように、１０個の加算／減算ハードウェアモジュールがこのバタフライ演算器に使用される。前の周期で計算した２つのパスメトリックをＰ０およびＰ１、受信値をＲｅｆ、４つの可能な出力値をａ、ｂ、ｃ、ｄと表示すると、図６に示すバタフライ演算器４６は連続する第１のレベルで、
−  演算Ｒｅｆ−ｂ＝Ｂｍ０１、Ｒｅｆ−ｄ＝Ｂｍ１１、Ｒｅｆ−ｃ＝Ｂｍ１０およびＲｅｆ−ａ＝Ｂｍ００を実行する４つの減算モジュール５６、５８、６０および６２を有し、
連続する第２のレベルで、
−  モジュール５４からの出力データおよび変数Ｐ０を受信して演算Ｐ０＋Ｂｍ００を実行する加算モジュール５６と、
−  モジュール５２からの出力データおよび変数Ｐ１を受信して演算Ｐ１＋Ｂｍ１０を実行する加算モジュール５８と、
−  モジュール４８からの出力データおよび変数Ｐ０を受信して演算Ｐ０＋Ｂｍ０１を実行する加算モジュール６２と、
−  モジュール５０からの出力データおよび変数Ｐ１を受信して演算Ｐ１＋Ｂｍ１１を実行する加算モジュール６４とを有し、
連続する第３のレベルで、
−  モジュール５６および５８からの出力データを受信してＰ０＋Ｂｍ００とＰ１＋Ｂｍ１０とを比較し、そこからＶｉｔ０の値を導く減算モジュール６０と、
−  モジュール６２および６４からの出力データを受信してＰ０＋Ｂｍ０１とＰ１＋Ｂｍ１１とを比較し、そこからＶｉｔ１の値を導く減算モジュール６６とを有する。
【００６３】
したがって、相互接続した３つの加算モジュールおよび減算モジュール５６、５８および６０は第３の加算／減算ハードウェア演算器６８を構成し相互接続した３つの加算モジュールおよび減算モジュール６２、６４および６６は同じ構造の第４の加算／減算ハードウェア演算器７０を構成することがわかる。
【００６４】
第３および第４の演算器６８および７０のこの同じ構造は前述した第１および第２の演算器３６および３８の構造とほぼ同じように見えるが、加算モジュールと減算モジュールとの間が相互接続されている点が異なる。
【００６５】
本発明では、所定構造の一般的な加算／減算ハードウェア演算器だが少なくとも１つのパラメータを用いて構成可能なものを提供する。
【００６６】
実際、ＦＦＴを行うバタフライ演算器１０およびビタビ演算器のバタフライ構造４６は、ハードウェアの構成を含み、この構成によって、これらの演算器の特定の加算／減算モジュールおよび接続を例えばマルチプレクサを用いてパラメータ化することによる演算器３６、３８、６８および７０の共用化の検討が可能になる。
【００６７】
図７に一例を示したように、このような共用化が可能になるのは、前述の２組の演算器、つまりＦＦＴ用の演算器３６および３８の組とビタビアルゴリズム用の演算器６８および７０の組が、加算／減算モジュールを同じように分割し（２×３）、１つのモジュールと同じ演算器の他の２つのモジュールとの間に体系的な接続を有するためである。これは、対象とする演算器の入力と出力とをそれぞれ共通の数学表現にした場合にさらに顕著になる。
【００６８】
第１の加算／減算演算器３６のモジュール２２、２８および３０を考える場合、加算モジュール２８の２つの入力の一方をＥ１（ｅ）、減算モジュール２２の２つの入力をＥ３（ｂｄ）およびＥ４（ａｃ）、減算モジュール３０の２つの入力の一方をＥ６（ｅ）、加算モジュール２８の出力をＳ１（ａｃ−ｂｄ＋ｅ）、減算モジュール２２の出力をＳ２（ａｃ−ｂｄ）、減算モジュール３０の出力をＳ３（−ａｃ＋ｂｄ＋ｅ）と表記すると、次の一連の式が得られる。
【００６９】
【数３】
2013512492.tif 000006
【００７０】
次に、第２の加算／減算演算器３８のモジュール２４、３２および３４を考える場合、加算モジュール３２の２つの入力の一方をＥ１（ｆ）、加算モジュール２４の２つの入力をＥ３（ａｄ）およびＥ４（ｂｃ）、減算モジュール３４の２つの入力の一方をＥ６（ｆ）、加算モジュール３２の出力をＳ１（ａｄ＋ｂｃ＋ｆ）、加算モジュール２４の出力をＳ２（ａｄ＋ｂｃ）、Ｓ３減算モジュール３４の出力を（−ａｄ−ｂｃ＋ｆ）と表記すると、次の一連の式が得られる。
【００７１】
【数４】
2013512492.tif 000007
【００７２】
次に、第３の加算／減算演算器６８のモジュール５６、５８および６０を考える場合、加算モジュール５８の２つの入力をＥ１（Ｒｅｆ−ｃ）およびＥ２（Ｐ１）、加算モジュール５６の２つの入力をＥ５（Ｒｅｆ−ａ）およびＥ６（Ｐ０）、加算モジュール５８の出力をＳ１（Ｐ１＋Ｂｍ１０）、減算モジュール６０の出力をＳ２（Ｐ０＋Ｂｍ００−（Ｐ１＋Ｂｍ１０））、加算モジュール５６の出力をＳ３（Ｐ０＋Ｂｍ００）と表記すると、次の一連の式が得られる。
【００７３】
【数５】
2013512492.tif 000008
【００７４】
最後に、第４の加算／減算演算器７０のモジュール６２、６４および６６を考える場合、加算モジュール６４の２つの入力をＥ１（Ｒｅｆ−ｄ）およびＥ２（Ｐ１）、加算モジュール６２の２つの入力をＥ５（Ｒｅｆ−ｂ）およびＥ６（Ｐ０）、加算モジュール６４の出力をＳ１（Ｐ１＋Ｂｍ１１）、減算モジュール６６の出力をＳ２（Ｐ０＋Ｂｍ０１−（Ｐ１＋Ｂｍ１１））、加算モジュール６２の出力をＳ３（Ｐ０＋Ｂｍ０１）と表記すると、前の式と同じ一連の式が得られる。
【００７５】
この３つの一連の式から、２つの２進パラメータ（αおよびβ）を除いて前述の４つの演算器に共用の第４の式を導くことができる。
【００７６】
【数６】
2013512492.tif 000009
【００７７】
（α、β）＝（０、１）である第１の演算器３６、（α、β）＝（０、０）である第２の演算器３８、および（α、β）＝（１、１）である第３および第４の演算器が得られる。
【００７８】
この第４の一連の式から、
−  Ｅ１およびパラメータαの値に応じて制御されるマルチプレクサの出力を受信してＥ２（α＝１）またはＳ２（α＝０）を供給する加算ハードウェアモジュールと、
−  パラメータαの値に応じて制御される第１のマルチプレクサの出力を受信してＳ１（α＝１）またはＥ３（α＝０）を供給し、パラメータαの値に応じて制御される第２のマルチプレクサの出力を受信してＳ３（α＝１）またはＥ４（α＝０）を供給する加算／減算ハードウェアモジュール（β＝０の場合は加算器、β＝１の場合は減算器）と、
−  Ｅ６およびパラメータαの値に応じて制御されるマルチプレクサの出力を受信してＥ５（α＝１）またはＳ２（α＝０）を供給する加算／減算ハードウェアモジュール（α＝０の場合は加算器、α＝１の場合は減算器）と
を最低限有する共用演算器を導くことができる。
【００７９】
さらに有利な方法では、図７に示す生成演算器７２は、これらの最低限の要求に応答するだけでなく、その他の算術計算用途を検討することもできる。
【００８０】
この演算器は、６つの入力ポートＥ１、Ｅ２、Ｅ３、Ｅ４、Ｅ５および６および３つの出力ポートＳ１、Ｓ２およびＳ３を有する。この演算器はさらに、パラメータβ１に応じて（β１＝０であれば加算器またはβ１＝１であれば減算器）加算器または減算器に構成可能であり、Ｅ１およびパラメータα１の値に応じて制御される第１のマルチプレクサ８０の出力を受信してＥ２（α１＝１）またはＳ２（α１＝０）を供給し、Ｓ１を供給する第１の加算／減算モジュール７４を有する。この演算器はさらに、パラメータβ２に応じて（β２＝０であれば加算器またはβ２＝１であれば減算器）加算器または減算器に構成可能であり、パラメータα２の値に応じて制御される第２のマルチプレクサ８２の出力を受信してＳ１（α２＝１）またはＥ３（α２＝０）を供給し、パラメータα３の値に応じて制御される第３のマルチプレクサ８４の出力を受信してＥ４（α３＝１）またはＳ３（α３＝０）を供給し、Ｓ２を供給する第２の加算／減算モジュール７６を有する。最後に、この演算器はさらに、パラメータβ３に応じて（β３＝０であれば加算器またはβ３＝１であれば減算器）加算器または減算器に構成可能であり、Ｅ６およびパラメータα４の値に応じて制御される第４のマルチプレクサ８６の出力を受信してＳ２（α４＝１）またはＥ５（α４＝０）を供給し、Ｓ３を供給する第３の加算／減算モジュール７８を有する。
【００８１】
このことから、以下のパラメータ化可能な一連の式を導く。
【００８２】
【数７】
2013512492.tif 000010
【００８３】
前述した７つの２進パラメータ（α１、α２、α３、α４、β１、β２、β３）を使用すると、演算器３６、３８、６８および７０の構成が得られるだけでなく、前述したＦＦＴ計算およびビタビ演算以外の処理にも仕様できるその他の構成も得ることができる。
【００８４】
現実的には、加算器／減算器の出力および／または入力に記憶素子を導入してラップアラウンドによって生成される不確定を解決する必要があることがわかるであろう。
【００８５】
したがって、図８に示すように、（α１、α２、α３、α４、β１、β２、β３）＝（０、０、１、１、０、１、１）または（０、０、１、１、０、０、１）の場合、生成演算器７２はそれぞれ演算器３６または３８として働く。
【００８６】
図９に示すように、（α１、α２、α３、α４、β１、β２、β３）＝（１、１、０、０、０、１、０）の場合、生成演算器７２は演算器６８または７０として働く。
【００８７】
このほか、例を挙げると、図１０に示すように、（α１、α２、α３、α４、β１、β２、β３）＝（１、０、１、０、β１、β２、β３）の場合、β１、β２、β３の２進値がどのようなものであっても、生成演算器７２は以下の複数の（この場合は３つの）加算および／または減算演算を独立して実行する。
Ｅ１＋／−Ｅ２＝Ｓ１、Ｅ３＋／−Ｅ４＝Ｓ２、Ｅ５＋／−Ｅ６＝Ｓ３
【００８８】
最後に、さらに例を挙げると、図１１に示すように、（α１、α２、α３、α４、β１、β２、β３）＝（１、１、１、１、β１、β２、β３）の場合、β１、β２、β３の２進値がどのようなものであっても、生成演算器７２は以下の複数の（この場合は３つの）加算および／または減算演算を連続して実行する。
［（Ｅ１＋／−Ｅ２）＋／−Ｅ４］＋／−Ｅ６
【００８９】
最低限必要な４つの構成である演算器３６、３８、６８および７０における係数α１、α２、α３、α４、β１、β２、β３同士の相関関係に注目すると、２つの２進パラメータαおよびβを用いて生成演算器７２に対して可能な最低限のパラメータ化が発見されることがよくわかる。実際、この４つの構成（α１、α２、α３、α４、β１、β２、β３）＝（α、α、１−α、１−α、０、β、１−α）では、前述したように第１の演算器３６は（α、β）＝（０、１）、第２の演算器３８は（α、β）＝（０、０）、第３および第４の演算器６８および７０は（α、β）＝（１、１）になる。
【００９０】
生成演算器７２を基に、演算器３６、３８、６８および７０の機能を実行するための演算器７２のような少なくとも１つの演算器を共用化することによって、第１の構成で高速フーリエ変換の計算を実行でき、第２の構成でブランチメトリック値とパスメトリック値とビタビアルゴリズム実装の生き残りパスの計算を実行できる（少なくともパラメータαおよびβを用いて）パラメータ化可能な少なくとも１つのバタフライ共用演算器を有するデータ処理プロセッサを設計することができる。
【００９１】
ＦＦＴアルゴリズムとビタビアルゴリズムとは、処理するデータにおいても実行する機能においても異なるものだが、演算器７２のような演算器を用いることによる減算および／または加算ハードウェアモジュールの共用化および共用構造の概念は、この２つのアルゴリズムを実行するバタフライ演算器の動作が元々似ていることが明らかであったために実現可能なものである。
【００９２】
ハードウェアの複雑性という点では、演算器７２のような生成演算器は演算器３６、３８、６８および７０のいずれかのような演算器と同じものである。したがって、ＦＦＴアルゴリズムまたはビタビアルゴリズムに特化した演算器３６、３８、６８または７０の代わりに生成演算器を実装することで、データ処理プロセッサに「生成」特性を与えることが可能になる。
【００９３】
さらに、この生成演算器を使用することにより、実際に実装されているハードウェア資源を減少させて複雑性という点で利得が得られる結果になる。現在の規格に要求される最大数のバタフライ演算器および各バタフライ演算器の割合を考慮する場合、この割合は実装の並列処理率、つまり具体的に実装した演算器の数を表している。ビタビアルゴリズムおよびＦＦＴアルゴリズムに対する１組の割合の場合、特定の加算／減算演算器を２つのアルゴリズムのどちらかに必要な演算器の最大数と同数の前述の生成演算器に代替することで潜在的に実現可能な利得の計算が可能になる。
【００９４】
したがって、演算器７２の生成特性によって、ＦＦＴアルゴリズムのバタフライ演算器数とビタビアルゴリズムのバタフライ演算器数との間の配分に最適な形で適合させることができる。得られる利得は、代替する演算器の並列処理によって異なる。最初にビタビアルゴリズムを実装したバタフライ演算器での並列処理が増加した場合、利得は小さくなる（表の最終行）。ＦＦＴアルゴリズムを実装したバタフライ演算器での並列処理が増加した場合、利得は大きくなる（表の最終列）。
【００９５】
生成演算器７２のもう１つの利点が、ＦＦＴモードで処理したデータは複素数になるはずであり、その実部および虚部は一般に整数であることから、ビタビモードの場合に利益を引き出すことができるという点である。そのためビタビモードでは、処理プロセッサは、硬入力データ（２進）とも軟入力データ（整数）とも動作することができる。
【００９６】
最後に、マイクロエレクトロニクス技術の性能には変動があることを考慮すると、基礎が可能なかぎり規則的な演算器／プロセッサを提供することが有利である。実際には、このようなプロセッサを超過数設置し、それを性能またはこれらのプロセッサのそれぞれに起こり得る故障に応じて後験的に構成するように検討することができる。その結果、前述したような少なくとも１つの生成演算器７２を備えるプロセッサを、送信／受信信号をマルチキャリア変調／復調し、図１２に示すように畳み込み符号で処理した信号を復号化する移動通信端末８８に搭載することが有利である。
【００９７】
少なくともこのような生成演算器を備え、ＦＦＴおよびビタビの２つの動作モードを有するプロセッサの用途は多数あり、単一規格の端末または多数の規格に対応する端末に適用される。実際、多くの規格は、例えばＯＦＤＭ変調（ＦＦＴ計算）を実行し、畳み込み符号の復号化（ビタビアルゴリズム）を必要とし、以下の規格がある。
【００９８】
−  地上波デジタルラジオ放送ＤＡＢ、
−  地上波デジタルテレビジョン放送（ＤＶＢ−Ｔ、ＤＶＢ−Ｈ）、
−  地上波デジタルラジオ放送Ｔ−ＤＭＢ、
−  デジタルラジオ放送ＤＲＭ、
−  有線接続：ＡＤＳＬ、ＶＤＳＬ、電力線モデム（Ｈｏｍｅｐｌｕｇ）、ケーブルモデム（Ｄｏｃｓｉｓ規格）、
−  ８０２．１１ａ、８０２．１１ｇ（Ｗｉ−Ｆｉ）、８０２．１６（ＷｉＭＡＸ）およびＨｉｐｅｒＮの規格に基づく無線ネットワーク
−  次世代モバイルネットワーク（４Ｇ）。
【００９９】
当然ながら、現在の規格または研究途中の規格のほぼすべてはＯＦＤＭ変調および／またはビタビ復号を利用するため、このリストは網羅的なものではない。
【０１００】
さらに、最近の研究から、ＦＦＴは単純な変調よりもさらに多様な演算に適用できることがわかった。とりわけＦＦＴは、相関関係の計算、ＦＩＲタイプのフィルタ生成、チャネルの推定、または複数のユーザの検出に使用できる。同じように、ビタビアルゴリズムは、過去の研究ではターボ符号の復号化にも及んだ。
【０１０１】
したがって、本発明が提供する生成演算器７２は、単一規格またはマルチ規格の移動通信端末のほとんどの機能に使用できる。構成可能な生成演算器を有する同種の処理ブロックを実装することによって生成演算器の搭載が容易になる。
【０１０２】
最後に、本発明は、本明細書で検討した実施形態に限定されるものではないことがわかるであろう。ここに開示した教示に照らし合わせて、上に記載した実施形態にさまざまな修正を加えてもよいことは当業者には明らかであろう。以下の特許請求の範囲では、使用した用語が請求項を本明細書で明らかにした実施形態に限定するものと解釈してはならず、本文の記載およびそこから予見される内容は、ここに開示した教示の実装に一般知識を応用することによって当業者が到達しうる範囲内であることから、請求項が範囲に含めると想定するあらゆる同等のものも含まれると解釈すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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