(57)【要約】  パッケージ化された超小型電子素子９００が、前面９０９と、前面から離れるように延在する複数の第１の固体金属ポスト９１６とを有する超小型電子素子９０２を備えることができる。基板９０１は主面９０６と、主面において露出し、第１の固体金属ポスト９１６に接合される複数の導電性素子９１２とを有することができる。特定の例では、導電性素子９１２はボンドパッド９９２とすることができるか、又は上面１１１と、上面から大きな角度を成して離れるように延在するエッジ面１１３とを有する第２のポスト１０８とすることができる。各第１の固体金属ポスト９１６は、超小型電子素子９０２に隣接するベース領域３６と、超小型電子素子から離れる先端領域３２とを含むことができ、ベース領域及び先端領域はそれぞれ凹形の外周面４６、４４を有する。第１の固体金属ポスト９１６はマルチステップエッチングプロセスにおいて形成され、そのプロセスによれば、従来のエッチングプロセスでは達成不可能であるピッチ、先端径及び高さの組み合わせを用いて、単一の金属層から一体の金属マイクロコンタクト又はポストを形成できるようになる。１つの変形形態として、基板９２１の上面から延在するポスト９３２は、多重エッチング導電性ポストを含み、一方、超小型電子素子９２２から延在するポスト９３６は任意のタイプの導電性ポストとすることができ、又は別の変形形態として、基板９４１の上面から延在するポスト９５２及び超小型電子素子９４２の前面から延在するポスト９５６は多重エッチング導電性ポストを含む。【選択図】図３０
2013534060.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ化された超小型電子素子であって、
前面と、該前面から離れるように延在する複数の固体金属ポストとを有する超小型電子素子と、
主面と、該主面において露出する複数の導電性素子とを有する基板であって、該導電性素子は前記固体金属ポストに接合される、基板と、
を備え、
各固体金属ポストは、前記超小型電子素子に隣接するベース領域と、前記超小型電子素子から離れた先端領域とを含み、該ベース領域及び該先端領域はそれぞれ凹形の外周面を有し、
各固体金属ポストは水平寸法を有し、該水平寸法は、前記ベース領域内の垂直位置の第１の関数であり且つ前記先端領域内の垂直位置の第２の関数である、
パッケージ化された超小型電子素子。
【請求項２】
各固体金属ポストは、前記ベース領域と前記先端領域との間に位置する少なくとも１つの中間領域を更に含み、該中間領域は凹形の外周面を有し、各固体金属ポストの前記水平寸法は、前記中間領域内の垂直位置の第３の関数である、請求項１に記載のパッケージ化された超小型電子。
【請求項３】
各固体金属ポストは、前記前面の方向における幅と、前記前面から延在する高さとを有し、前記高さは前記幅の少なくとも半分である、請求項１に記載のパッケージ化された超小型電子素子。
【請求項４】
前記固体金属ポストは可融金属を用いて前記導電性素子に接合される、請求項１に記載のパッケージ化された超小型電子素子。
【請求項５】
前記可融金属はハンダを含み、該ハンダは各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項４に記載のパッケージ化された超小型電子素子。
【請求項６】
前記前面に位置する複数の導電性パッドを更に備え、各固体金属ポストは、前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも１つと接触しない、請求項５に記載のパッケージ化された超小型電子素子。
【請求項７】
前記ハンダは、いずれの固体金属ポストの前記ベース領域とも接触しない、請求項５に記載のパッケージ化された超小型電子素子。
【請求項８】
前記可融金属はハンダを含み、該ハンダは、各固体金属ポストの上面のみと接触する、請求項４に記載のパッケージ化された超小型電子素子。
【請求項９】
各固体金属ポストの高さは、前記超小型電子素子の前面と、前記基板の主面との間の距離の２５％〜５０％である、請求項１に記載のパッケージ化された超小型電子素子。
【請求項１０】
各固体金属ポストの高さは、前記超小型電子素子の前面と、前記基板の主面との間の距離の少なくとも４０％である、請求項１に記載のパッケージ化された超小型電子素子。
【請求項１１】
前記固体金属ポスト及び前記導電性素子は、互いに拡散結合される、請求項１に記載のパッケージ化された超小型電子素子。
【請求項１２】
前記第１の関数及び前記第２の関数は、著しく異なる、請求項１に記載のパッケージ化された超小型電子素子。
【請求項１３】
垂直位置に対する水平寸法の傾きは、前記固体金属ポストの前記ベース領域と前記先端領域との間の境界において急激に変化する、請求項１に記載のパッケージ化された超小型電子素子。
【請求項１４】
前記固体金属ポスト及び前記導電性素子は本質的に銅からなる、請求項１に記載のパッケージ化された超小型電子素子。
【請求項１５】
前記導電性素子は、導電性パッドを含み、該パッドは、前記固体金属ポストに接合される、請求項１に記載のパッケージ化された超小型電子素子。
【請求項１６】
前記固体金属ポストは、第１の固体金属ポストであり、前記導電性素子は、前記主面の上方に延在し且つ前記第１の固体金属ポストに接合される複数の第２の固体金属ポストを含み、前記第２の固体金属ポストは、前記基板の主面から離れた上面と、該上面から大きな角度を成して離れるように延在するエッジ面とを有する、請求項１に記載のパッケージ化された超小型電子素子。
【請求項１７】
前記第１の固体金属ポストは、可融金属を用いて前記第２の固体金属ポストに接合される、請求項１６に記載のパッケージ化された超小型電子素子。
【請求項１８】
前記可融金属はハンダを含み、該ハンダは、各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項１７に記載のパッケージ化された超小型電子素子。
【請求項１９】
前記前面に位置する複数の導電性パッドを更に備え、各第１の固体金属ポストは、前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも１つと接触しない、請求項１８に記載のパッケージ化された超小型電子素子。
【請求項２０】
前記可融金属はハンダを含み、前記ハンダは、各固体金属ポストの上面のみと接触する、請求項１７に記載のパッケージ化された超小型電子素子。
【請求項２１】
前記第１の固体金属ポスト及び前記第２の固体金属ポストは、互いに拡散結合される、請求項１６に記載のパッケージ化された超小型電子素子。
【請求項２２】
各第２の固体金属ポストは、前記基板に隣接するベース領域と、前記基板から離れた先端領域とを含み、各第２の固体金属ポストの前記ベース領域及び前記先端領域はそれぞれ凹形の外周面を有し、各第２の固体金属ポストは、前記ベース領域内の垂直位置の第３の関数であり且つ前記先端領域内の垂直位置の第４の関数である水平寸法を有する、請求項１６に記載のパッケージ化された超小型電子素子。
【請求項２３】
各第２の固体金属ポストは、前記主面の方向における幅と、前記主面から延在する高さとを有し、前記高さは、前記幅の少なくとも半分である、請求項２２に記載のパッケージ化された超小型電子素子。
【請求項２４】
前記第１の固体金属ポストは、可融金属を用いて前記第２の固体金属ポストに接合される、請求項２２に記載のパッケージ化された超小型電子素子。
【請求項２５】
前記可融金属はハンダを含み、該ハンダは、各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項２４に記載のパッケージ化された超小型電子素子。
【請求項２６】
前記前面に位置する複数の導電性パッドを更に備え、各第１の固体金属ポストは前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも１つと接触しない、請求項２５に記載のパッケージ化された超小型電子素子。
【請求項２７】
前記ハンダは、いずれの固体金属ポストの前記ベース領域とも接触しない、請求項２５に記載のパッケージ化された超小型電子素子。
【請求項２８】
前記可融金属はハンダを含み、該ハンダは、各固体金属ポストの上面のみと接触する、請求項２４に記載のパッケージ化された超小型電子素子。
【請求項２９】
前記第１の固体金属ポスト及び前記第２の固体金属ポストは、互いに拡散結合される、請求項２２に記載のパッケージ化された超小型電子素子。
【請求項３０】
前記第１の関数は、前記第３の関数と同じであり、前記第２の関数は、前記第４の関数と同じである、請求項２２に記載のパッケージ化された超小型電子素子。
【請求項３１】
パッケージ化された超小型電子素子であって、
前面と、該前面の上方に突出する複数の第１の固体金属ポストとを有する超小型電子素子であって、前記第１の固体金属ポストは、前記前面から離れた上面と、該前面から大きな角度を成して離れるように延在するエッジ面とを有する、超小型電子素子と、
主面と、該主面から延在し、かつ前記第１の固体金属ポストに接合される複数の第２の固体金属ポストとを有する基板と、
を備え、
各第２の固体金属ポストは、前記超小型電子素子に隣接するベース領域と、前記超小型電子素子から離れた先端領域とを含み、該ベース領域及び該先端領域は、それぞれ凹形の外周面を有し、
各第２の固体金属ポストは水平寸法を有し、該水平寸法は、前記ベース領域内の垂直位置の第１の関数であり、かつ前記先端領域内の垂直位置の第２の関数である、パッケージ化された超小型電子素子。
【請求項３２】
各第１の固体金属ポストは切頭円錐形状を有する、請求項３１に記載のパッケージ化された超小型電子素子。
【請求項３３】
各第２の固体金属ポストは、前記主面の方向における幅と、前記主面から延在する高さとを有し、該高さは前記幅の少なくとも半分である、請求項３１に記載のパッケージ化された超小型電子素子。
【請求項３４】
前記第１の固体金属ポストは、可融金属を用いて前記第２の固体金属ポストに接合される、請求項３１に記載のパッケージ化された超小型電子素子。
【請求項３５】
前記可融金属はハンダを含み、該ハンダは、各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項３４に記載のパッケージ化された超小型電子素子。
【請求項３６】
前記前面に位置する複数の導電性パッドを更に備え、各第１の固体金属ポストは、前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも１つと接触しない、請求項３５に記載のパッケージ化された超小型電子素子。
【請求項３７】
前記可融金属はハンダを含み、該ハンダは、各固体金属ポストの上面のみと接触する、請求項３４に記載のパッケージ化された超小型電子素子。
【請求項３８】
前記第１の固体金属ポスト及び前記第２の固体金属ポストは、互いに拡散結合される、請求項３１に記載のパッケージ化された超小型電子素子。
【請求項３９】
パッケージ化された超小型電子素子を組み立てる方法であって、
（ａ）前面と、該前面の垂直方向上方に突出する複数の固体金属ポストとを有する超小型電子素子を配設するステップであって、各固体金属ポストは、該前面に隣接するベース領域と、該前面から離れた先端領域とを含み、該ベース領域及び該先端領域は、それぞれ凹形の外周面を有し、各固体金属ポストは水平寸法を有し、該水平寸法は、前記ベース領域内の垂直位置の第１の関数であり、かつ前記先端領域内の垂直位置の第２の関数である、配設するステップと、
（ｂ）前記複数の固体金属ポストを、基板の主面において露出する複数の導電性素子と少なくとも実質的に位置合わせするステップと、
（ｃ）前記超小型電子素子の前記固体金属ポストを、前記基板の導電性素子と接合するステップと、
を含む、方法。
【請求項４０】
前記ステップ（ｃ）は、可融金属を融解温度まで加熱することを含み、前記可融金属は、前記固体金属ポストのエッジ面の露出した部分に流れ出す、請求項３９に記載の方法。
【請求項４１】
前記可融金属はハンダを含み、該ハンダは、各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項４０に記載の方法。
【請求項４２】
前記前面に位置する複数の導電性パッドを更に備え、各固体金属ポストは前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも１つと接触しない、請求項４１に記載の方法。
【請求項４３】
前記ハンダは、任意の固体金属ポストの前記ベース領域と接触しない、請求項４１に記載の方法。
【請求項４４】
前記可融金属はハンダを含み、該ハンダは、各固体金属ポストの上面のみと接触する、請求項４０に記載の方法。
【請求項４５】
各固体金属ポストの高さは、前記超小型電子素子の前面と、前記基板の主面との間の距離の２５％〜５０％である、請求項３９に記載の方法。
【請求項４６】
各固体金属ポストの高さは、前記超小型電子素子の前面と、前記基板の主面との間の距離の少なくとも４０％である、請求項３９に記載の方法。
【請求項４７】
パッシベーション層及びアンダーバンプメタライゼーション層が、前記超小型電子素子上に堆積される、請求項３９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２０１０年７月８日に出願された「Microelectronic Packages with Dual or Multiple-Etched Flip-Chip Connectors」という発明の名称の特許出願第１２／８３２，３７６号の利益を主張し、その特許出願の開示は参照することにより本明細書の一部をなすものとする。
【０００２】
本発明は、超小型電子パッケージ、超小型電子パッケージを作製する際に用いるための構成要素、及びそれらのパッケージ及び構成要素を形成する方法に関する。
【背景技術】
【０００３】
超小型電子デバイスは、一般にダイ又は半導体チップと呼ばれる、シリコン又はガリウムヒ素のような半導体材料の薄いスラブを一般的に備えている。半導体チップは、一般的に、個々の予めパッケージ化されたユニットとして提供される。幾つかのユニット設計では、半導体チップは基板又はチップキャリアに実装され、それらの基板又はチップキャリアは更にプリント回路基板のような回路パネル上に実装される。
【０００４】
半導体チップの片面には能動回路が作製される。能動回路との電気的接続を容易にするために、チップは同じ面上にボンドパッドを設けられる。ボンドパッドは通常、ダイのエッジの周囲に、又は多くのメモリデバイスの場合にはダイの中央に、規則的なアレイとして配置される。ボンドパッドは一般的に、約０．５μｍ厚の金又はアルミニウムのような導電性材料から形成される。ボンドパッドのサイズはデバイスタイプによって異なるが、通常は一辺が数十ミクロン（μｍ）から数百ミクロン（μｍ）である。
【０００５】
フリップチップ相互接続は、半導体チップ上のボンドパッドを基板上のコンタクトパッドに導通可能に接続するために一般的に用いられる方式である。フリップチップ相互接続では、通常、各ボンドパッド上に金属塊が配置される。その後、ダイが反転され、金属塊が、ボンドパッドと基板との間の電気経路と、基板に対するダイの機械的な取付けの両方を提供する。
【０００６】
フリップチッププロセスには数多くの変形形態があるが、１つの一般的な構成は、金属塊にハンダを使用し、ハンダをボンドパッド及び基板に固定する方法としてハンダの溶融を使用することである。ハンダが融解するときに、ハンダが流動して切頭球体を形成する。
【０００７】
超小型電子パッケージを回路基板と接続するために、かつ超小型電子パッケージング内の他の接続のために、細長いポスト又はピンの形のマイクロコンタクト素子を用いることができる。場合によっては、１つ又は複数の金属層を含む金属構造をエッチングしてマイクロコンタクトを形成することによって、マイクロコンタクトを形成してきた。エッチングプロセスはマイクロコンタクトのサイズを制限する。従来のエッチングプロセスは通常、本明細書において「アスペクト比」と呼ばれる高さと最大幅との比が大きいマイクロコンタクトを形成することはできない。かなりの高さがあり、かつ隣接するマイクロコンタクト間のピッチすなわち間隔が非常に小さいマイクロコンタクトのアレイを形成することは難しいか、又は不可能であった。さらに、従来のエッチングプロセスによって形成されるマイクロコンタクトの構成は限られている。
【０００８】
フリップチップ相互接続が進歩してきたにもかかわらず、接合部の信頼性を高めながら、パッケージ厚を最小化するために、依然として改善が必要とされている。本発明のこれらの属性は、後に説明されるような超小型電子パッケージの構造によって達成される。
【発明の概要】
【０００９】
パッケージ化された超小型電子素子は、前面と、該前面から離れるように延在する複数の固体金属ポストとを有する超小型電子素子と、主面と、該主面において露出する複数の導電性素子とを有する基板とを備える。該導電性素子は前記固体金属ポストに接合することができる。各固体金属ポストは、前記超小型電子素子に隣接するベース領域と、前記超小型電子素子から離れた先端領域とを含むことができ、該ベース領域及び該先端領域はそれぞれ凹形の外周面を有する。各固体金属ポストは水平寸法を有することができ、該水平寸法は前記ベース領域内の垂直位置の第１の関数であり、かつ前記先端領域内の垂直位置の第２の関数である。
【００１０】
各固体金属ポストは前記ベース領域と前記先端領域との間に位置する少なくとも１つの中間領域を更に含むことができる。該中間領域は凹形の外周面を有することができる。各固体金属ポストの前記水平寸法は、前記中間領域内の垂直位置の第３の関数とすることができる。各固体金属ポストは、前記前面の方向における幅と、前記前面から延在する高さとを有することができ、前記高さは前記幅の少なくとも半分である。
【００１１】
前記固体金属ポストは可融金属を用いて前記導電性素子に接合することができる。前記可融金属はハンダを含むことができる。該ハンダは各固体金属ポストのエッジ面の少なくとも一部を覆うことができる。パッケージ化された超小型電子素子は、前記前面に位置する複数の導電性パッドを更に備えることができる。各固体金属ポストは前記複数の導電性パッドの個々のパッドから延在することができる。一実施の形態では、前記ハンダは、前記複数の導電性パッドの少なくとも１つと接触しなくてよい。
【００１２】
特定の例では、前記ハンダはいずれの固体金属ポストの前記ベース領域とも接触することができない。特定の例では、該ハンダは各固体金属ポストの上面のみと接触することができる。各固体金属ポストの高さは、前記超小型電子素子の前記前面と、前記基板の前記主面との間の距離の２５％〜５０％とすることができる。各固体金属ポストの高さは、前記超小型電子素子の前記前面と、前記基板の前記主面との間の距離の少なくとも４０％とすることができる。
【００１３】
前記固体金属ポスト及び前記導電性素子は互いに拡散結合することができる。前記第１の関数及び前記第２の関数は著しく異なることができる。垂直位置に対する水平寸法の傾きは、前記固体金属ポストの前記ベース領域と前記先端領域との間の境界において急激に変化することができる。前記固体金属ポスト及び前記導電性素子は本質的に銅からなる。前記導電性素子は導電性パッドを含むことができ、該パッドは前記固体金属ポストに接合される。
【００１４】
前記固体金属ポストは第１の固体金属ポストとすることができ、前記導電性素子は、前記主面の上方に延在し、かつ前記第１の固体金属ポストに接合される複数の第２の固体金属ポストを含むことができる。前記第２の固体金属ポストは、前記基板の前記主面から離れた上面と、該上面から大きな角度を成して離れるように延在するエッジ面とを有することができる。前記第１の固体金属ポストは可融金属を用いて前記第２の固体金属ポストに接合することができる。前記可融金属はハンダを含むことができる。該ハンダは各固体金属ポストのエッジ面の少なくとも一部を覆うことができる。パッケージ化された超小型電子素子は、前記前面に位置する複数の導電性パッドを更に備えることができる。各第１の固体金属ポストは前記複数の導電性パッドの個々のパッドから延在することができる。一実施の形態では、前記ハンダは、前記複数の導電性パッドの少なくとも１つと接触することがない。特定の例では、前記ハンダは各固体金属ポストの上面のみと接触することができる。前記第１の固体金属ポスト及び前記第２の固体金属ポストは互いに拡散結合することができる。
【００１５】
各第２の固体金属ポストは、前記基板に隣接するベース領域と、前記基板から離れた先端領域とを含むことができる。各第２の固体金属ポストの前記ベース領域及び前記先端領域はそれぞれ凹形の外周面を有することができる。各第２の固体金属ポストは、前記ベース領域内の垂直位置の第３の関数であり、かつ前記先端領域内の垂直位置の第４の関数である、水平寸法を有することができる。各第２の固体金属ポストは、前記主面の方向における幅と、前記主面から延在する高さとを有することができ、前記高さは前記幅の少なくとも半分である。
【００１６】
前記第１の固体金属ポストは可融金属を用いて前記第２の固体金属ポストに接合することができる。前記可融金属はハンダを含むことができる。該ハンダは各固体金属ポストのエッジ面の少なくとも一部を覆うことができる。特定の例では、前記ハンダはいずれの固体金属ポストの前記ベース領域とも接触することができない。特定の例では、前記ハンダは各固体金属ポストの上面のみと接触することができる。前記パッケージ化された超小型電子素子は、前記前面に位置する複数の導電性パッドを更に備えることができる。各第１の固体金属ポストは前記複数の導電性パッドの個々のパッドから延在することができる。一実施の形態では、前記ハンダは前記複数の導電性パッドの少なくとも１つと接触することがない。前記第１の固体金属ポスト及び前記第２の固体金属ポストは互いに拡散結合することができる。前記第１の関数は前記第３の関数と同じとすることができ、前記第２の関数は前記第４の関数と同じとすることができる。
【００１７】
パッケージ化された超小型電子素子は、前面と、該前面の上方に突出する複数の第１の固体金属ポストとを有する超小型電子素子と、主面と、該主面から延在し、かつ前記第１の固体金属ポストに接合される複数の第２の固体金属ポストとを有する基板とを備える。前記第１の固体金属ポストは前記前面から離れた上面と、該前面から大きな角度を成して離れるように延在するエッジ面とを有することができる。各第２の固体金属ポストは前記超小型電子素子に隣接するベース領域と、前記超小型電子素子から離れた先端領域とを含むことができる。該ベース領域及び該先端領域はそれぞれ凹形の外周面を有することができる。各第２の固体金属ポストは水平寸法を有することができ、該水平寸法は前記ベース領域内の垂直位置の第１の関数であり、かつ前記先端領域内の垂直位置の第２の関数である。
【００１８】
各第１の固体金属ポストは切頭円錐形状を有することができる。各第２の固体金属ポストは、前記主面の方向における幅と、前記主面から延在する高さとを有することができ、前記高さは前記幅の少なくとも半分である。前記第１の固体金属ポストは可融金属を用いて前記第２の固体金属ポストに接合することができる。前記可融金属はハンダを含むことができる。前記ハンダは各固体金属ポストのエッジ面の少なくとも一部を覆うことができる。前記パッケージ化された超小型電子素子は、前記前面に位置する複数の導電性パッドを更に備えることができる。各第１の固体金属ポストは前記複数の導電性パッドの個々のパッドから延在することができる。一実施の形態では、前記ハンダは前記複数の導電性パッドの少なくとも１つと接触することがない。特定の例では、前記ハンダは各固体金属ポストの上面のみと接触することができる。前記第１の固体金属ポスト及び前記第２の固体金属ポストは互いに拡散結合することができる。
【００１９】
パッケージ化された超小型電子素子を組み立てる方法は、前面と、該前面の垂直方向上方に突出する複数の固体金属ポストとを有する超小型電子素子を配設するステップと、前記複数の固体金属ポストを基板の主面において露出する複数の導電性素子と少なくとも概ね（substantially：実質的に）位置合わせするステップと、前記超小型電子素子の前記固体金属ポストを前記基板の前記導電性素子と接合するステップとを含む。各固体金属ポストは該前面に隣接するベース領域と、該前面から離れた先端領域とを含むことができる。該ベース領域及び該先端領域はそれぞれ凹形の外周面を有することができる。各固体金属ポストは水平寸法を有することができ、該水平寸法は該ベース領域内の垂直位置の第１の関数であり、かつ該先端領域内の垂直位置の第２の関数である。
【００２０】
前記パッケージ化された超小型電子素子を組み立てる方法の前記接合するステップは可融金属を融解温度まで加熱することを含むことができ、前記可融金属は前記固体金属ポストのエッジ面の露出した部分に流れ出す。前記可融金属はハンダを含むことができる。該ハンダは各固体金属ポストのエッジ面の少なくとも一部を覆うことができる。前記パッケージ化された超小型電子素子は、前記前面に位置する複数の導電性パッドを更に備えることができる。各固体金属ポストは前記複数の導電性パッドの個々のパッドから延在することができる。一実施の形態では、前記ハンダは、前記複数の導電性パッドの少なくとも１つと接触することがない。特定の例では、前記ハンダはいずれの固体金属ポストの前記ベース領域とも接触することができない。特定の例では、前記ハンダは各固体金属ポストの上面のみと接触することができる。各固体金属ポストの高さは、前記超小型電子素子の前記前面と、前記基板の前記主面との間の距離の２５％〜５０％とすることができる。各固体金属ポストの高さは、前記超小型電子素子の前記前面と、前記基板の前記主面との間の距離の少なくとも４０％とすることができる。前記超小型電子素子上にパッシベーション層及びアンダーバンプメタライゼーション層を堆積することができる。
【図面の簡単な説明】
【００２１】
【図１Ａ】一実施形態による超小型電子アセンブリの構成要素の断面図である。
【図１Ｂ】一実施形態による超小型電子アセンブリの構成要素の断面図である。
【図１Ｃ】互いに接合された図１Ａ及び図１Ｂを示す断面図である。
【図２】図１Ａ〜図１Ｃの実施形態による、超小型電子アセンブリを示す断面図である。
【図２Ａ】図２の一部の組立分解断面図である。
【図３】図２に示される実施形態の変形形態による完成した超小型電子アセンブリを示す断面図である。
【図４】図２に示される実施形態の変形形態による完成した超小型電子アセンブリを示す断面図である。
【図５】別の実施形態による超小型電子アセンブリの構成要素を示す断面図である。
【図６】図５に示される実施形態の変形形態による超小型電子アセンブリの構成要素を示す断面図である。
【図７】一実施形態による完成した超小型電子アセンブリを示す断面図である。
【図８】別の実施形態による完成した超小型電子アセンブリを示す断面図である。
【図９】別の実施形態による完成した超小型電子アセンブリを示す断面図である。
【図１０】別の実施形態による完成した超小型電子アセンブリを示す断面図である。
【図１１】別の実施形態による完成した超小型電子アセンブリを示す断面図である。
【図１２】別の実施形態による完成した超小型電子アセンブリを示す断面図である。
【図１３】別の実施形態による完成した超小型電子アセンブリを示す断面図である。
【図１４】基板の概略図である。
【図１５】フォトレジストの層を有する、図１４の基板の概略図である。
【図１６】フォトレジストの層及びマスクを有する、図１４の基板の概略的な斜視図である。
【図１７】エッチングされた図１４の基板の概略図である。
【図１８】第２のフォトレジストを有する、図１４の基板の概略図である。
【図１９】現像された第２のフォトレジストを有する、図１４の基板の概略図である。
【図２０】２度目にエッチングされた図１４の基板の概略図である。
【図２１Ａ】マイクロコンタクトの例示的な輪郭図である。
【図２１Ｂ】マイクロコンタクトの例示的な輪郭図である。
【図２１Ｃ】マイクロコンタクトの例示的な輪郭図である。
【図２１Ｄ】マイクロコンタクトの例示的な輪郭図である。
【図２１Ｅ】図２１Ｂに示されるマイクロコンタクトの先端領域の拡大した輪郭図である。
【図２２】第１の実施形態を示す流れ図である。
【図２３】第２の実施形態を示す流れ図である。
【図２４】応用形態における多層基板の概略図である。
【図２５】超小型電子ユニットの概略図である。
【図２６】２つの隣接する超小型電子ユニットの概略図である。
【図２７】超小型電子アセンブリの概略図である。
【図２８】超小型電子アセンブリの別の概略図である。
【図２９】超小型電子アセンブリの更に別の概略図である。
【図３０】別の実施形態による完成した超小型電子アセンブリを示す断面図である。
【図３１】別の実施形態による完成した超小型電子アセンブリを示す断面図である。
【図３２】別の実施形態による完成した超小型電子アセンブリを示す断面図である。
【図３３】別の実施形態による完成した超小型電子アセンブリを示す断面図である。
【図３４】別の実施形態による完成した超小型電子アセンブリを示す断面図である。
【図３５】別の実施形態による完成した超小型電子アセンブリを示す断面図である。
【発明を実施するための形態】
【００２２】
（詳細な説明）
ここで図１Ａ〜図１Ｃが参照され、それらの図は図２に示されるパッケージ化された超小型電子アセンブリ１００の構成要素の断面図を示す。図に示されるように、パッケージ化された超小型電子アセンブリ１００は、基板１０２と、下向き又はフリップチップ位置にある超小型電子素子１０４と、基板と超小型電子素子とを接合する導電性カラム１０６とを含む。導電性カラムは導電性バンプ又はポスト１０８を含み、導電性バンプ又はポストは基板１０２の面１０５の上方に突出し、超小型電子素子１０４の面１０７の上方に突出する導電性バンプ又はポスト１１０と位置合わせされる。導電性カラム１０６は、スタンドオフ、すなわち超小型電子素子１０４と基板１０２との垂直距離を長くし、それと同時に導電性カラム１０６間の中心間水平距離すなわちピッチＰを短くできるようにすることによって、チップ・オン・サブストレートパッケージングの高さの増大をもたらす。後に更に詳細に論じられるように、基板１０２と超小型電子素子１０４との間の距離を長くできることによって、導電性カラムにおける応力を低減するのを助けることができ、アンダーフィル材料１１２（図２Ａを参照）を被着するのを容易にするのを助けることができ、使用されるアンダーフィルの種類を増やすのを可能にすることができる。
【００２３】
図１Ａを参照すると、基板１０２は素子１０２Ａを含むことが好ましい。誘電体素子１０２Ａは上面１０１と、反対側に面する底面１０３とを有する。複数の導電性トレース１０９が、上面若しくは底面、又はその両方に沿って延在することができる。誘電体素子１０２Ａは硬質又は軟質とすることができる。誘電体素子１０２はポリイミド又は他の高分子シートから構成することができる。誘電体素子１０２の厚みは様々にすることができるが、誘電体素子１０２Ａは、大抵の場合に最大で２ミリメートル厚である。基板１０２は底面１０３において露出する外部コンタクト（図示せず）のような他の導電性素子を含むこともできる。本開示において用いられるときに、誘電体素子の表面において「露出する」導電性素子は、その表面に対して垂直な方向において表面に向かって動く仮想の点によって、その導電性素子に接触するために接近可能である限り、そのような表面と同一平面を成すことができるか、そのような表面に対してくぼませることができるか、又はそのような表面から突出することができる。
【００２４】
トレース及びコンタクトは、同じ譲受人に譲渡された米国特許出願公開第１１／０１４，４３９号において示される方法を用いて作製することができ、その開示は参照することにより本明細書の一部をなすものとする。例示される特定の実施形態では、導電性素子（図示せず）は基板１０２の上面１０１上に配置される。しかしながら、他の実施形態では、導電性素子は基板１０２の底面１０３に沿って、又は上面１０１及び底面１０３の両方の上に、又は基板１０２の内部にも延在することができる。したがって、本明細書において用いられるときに、第１の機構が第２の機構「の上に」配置されるという言い方は、第１の機構が第２の機構の表面上に存在する必要があると理解されるべきではない。本明細書において、超小型電子素子がポストを介して電気的に接続されることになる基板との関連において用いられるときに、「上面」及び「底面」は、重力座標系においてではなく、超小型電子素子に対するその配置に関連して理解されるべきである。したがって、「上面」はコンタクト、例えば、ボンドパッド、金属ポスト等が露出する超小型電子素子の前面に隣接する基板の表面を意味するものとする。「底面」は、上面から離れている基板の表面を意味するものとする。底面は通常、回路パネルのような、パッケージ化された超小型電子素子の外部にある別の素子の端子と接合することができるコンタクトが露出する基板の表面である。本開示において用いられるときに、基板の「主面」は、基板の「上面」を意味するものとする。
【００２５】
固体金属バンプ又は導電性ポスト１０８も基板１０２の上面１０１から延在し、導電性カラム１０６の第１の部分を形成する（図２及び図２Ａ）。導電性ポスト１０８は上面１１１と、エッジ面１１３とを有し、エッジ面１１３が基板１０２の上面１０１と接する場所において明確な角度が作り出されるように、エッジ面は基板１０２の上面から大きな角度を成して離れるように延在する。例えば、図示される実施形態では、基板１０２の上面１０１と、導電性ポスト１０８のエッジ面１１３との間に９０度よりも大きな角度が作り出される。その角度は、導電性ポスト１０８の形状に応じて異なることになる。例えば、円柱形のポストは、基板１０２の上面１０１と導電性ポスト１０８との間に９０度の角度を有することができる。例示的なプロセス及びポストは、２００６年１２月１９日に出願の「Chip Capacitor Embedded PWB」という発明の名称の米国仮特許出願第６０／８７５，７３０号、２００７年８月１５日に出願の「Multilayer Substrate with Interconnection Vias and Method of Manufacturing the Same」という発明の名称の米国仮特許出願第６０／９６４，９１６号、２００７年８月１５日に出願の「Interconnection Element with Posts Formed by Plating」という発明の名称の米国仮特許出願第６０／９６４，８２３号において記述される。それら全ての特許出願の開示は参照することにより本明細書の一部をなすものとする。例えば、導電性ポスト１０８は、本明細書において更に詳細に説明されるように、エッチングプロセスによって形成することができる。代替的には、導電性ポスト１０８は電気めっきによって形成することができ、ポスト１０８は、フォトレジスト層のような誘電体層内にパターニングされた開口部を通してベース金属層上に金属をめっきすることによって形成される。
【００２６】
導電性ポスト１０８の寸法は、広い範囲にわたって様々にすることができるが、大抵の場合に、誘電体素子１０２Ａの上面１０１から延在する各導電性ポスト１０８の高さＨ１は少なくとも５０ミクロン（μｍ）であり、最大で３００マイクロメートルまで延在することができる。これらの導電性ポスト１０８は、その直径又は幅Ｗ１よりも大きな高さＨ１を有することができる。しかしながら、高さＨ１は、幅Ｗ１より小さくすることもでき、例えば、幅Ｗ１のサイズの少なくとも半分にすることができる。
【００２７】
導電性ポスト１０８は、銅、銅合金、金及びそれらの組み合わせのような任意の導電性材料から形成することができる。導電性ポスト１０８は、ハンダによって湿潤可能である少なくとも１つの露出した金属層を含むことができる。例えば、ポストは銅から構成することができ、ポストの表面に金層を有することができる。加えて、導電性ポスト１０８は、接合されることになるハンダの融解温度よりも高い融解温度を有する少なくとも１つの金属層を含むことができる。例えば、そのような導電性ポスト１０８は銅の層を含むか、又は全体が銅から形成されることになる。
【００２８】
導電性ポスト１０８は、切頭円錐を含む、数多くの異なる形状をとることもできる。各導電性ポスト１０８のベース１１４及び先端１１６は概ね（substantially：実質的に）円形とすることができるか、又は楕円形のような異なる形状を有することができる。導電性ポスト１０８のベース１１４は通常、直径が約５０μｍ〜３００μｍであるのに対して、先端１１６は通常、直径が約２５μｍ〜２００μｍである。各導電性ポスト１０８は、誘電体基板１０２に隣接するベース１１４と、誘電体基板から離れた先端１１６とを有することができる。加えて、誘電体素子１０２Ａの上面１０１からの導電性ポストの高さＨ１（あらゆるハンダマスクを除く）は通常、わずか３０μｍ程度から最大で２００μｍまでの範囲に及ぶ。
【００２９】
図に示されるように、ハンダマスク１１８（図２）を基板１０２上に、かつ導電性ポスト１０８に隣接して配置することができる。ハンダマスク１１８は、リフロー段階中に、隣接カラム１０６間のハンダオーバフロー及びハンダブリッジを防ぐのに役に立つ。
【００３０】
図１Ｂを参照すると、超小型電子素子１０４は前面１２２及び背面１２４を有する。超小型電子素子１０４は、パッケージングし、別の素子と相互接続する前の半導体チップ等であることが好ましい。例えば、超小型電子素子はベアダイである。
【００３１】
超小型電子素子等から延在することができる例示的な導電性ポスト及びこの導電性ポストを形成する方法が、Advanpak Solutions社（「Ａｄｖａｎｐａｋ」）のウェブサイト及びＡｄｖａｎｐａｋに譲渡された米国特許第６，６８１，９８２号、第６，５９２，１０９号及び第６，５７８，７５４号に記載されており、それらの開示は参照することにより本明細書の一部をなすものとする。例えば、導電性ポスト１１０はエッチングプロセスによって形成することができる。代替的には、導電性ポスト１１０は電気めっきによって形成することができ、その場合、ポスト１１０は、フォトレジスト層内にパターニングされた開口部を通してベース金属層上に金属をめっきすることによって形成される。基板から延在する導電性ポスト１０８と同様に、超小型電子素子１０４から延在するポスト１１０は、上面１１１と、エッジ面１１３とを有し、超小型電子素子と導電性ポストとの間に明確な角度が作り出されるように、エッジ面は超小型電子素子の上面１２２から大きな角度を成して離れるように延在する。
【００３２】
導電性ポスト１１０と超小型電子素子１０４との間に金属コンタクトを設けるために、超小型電子素子１０４の前面１２２上にアンダーバンプメタライゼーション層１２０を設けることができる。アンダーバンプメタライゼーション層１２０は通常、チタン、チタン−タングステン、クロムを含む材料から構成される。アンダーバンプメタライゼーション層１２０は、導電性カラム１０６のための導電性金属コンタクトとして機能する。また、超小型電子素子１０４の前面１２２上の超小型電子素子１０４とアンダーバンプメタライゼーション層１２０との間に、当該技術分野において既知の方法を用いてパッシベーション層１１９を設けることもできる。
【００３３】
図１Ｂ、図１Ｃ及び図２を参照すると、超小型電子素子１０４から延在する導電性ポスト１１０の寸法も広い範囲にわたって様々にすることができるが、大抵の場合に、各導電性ポスト１１０の高さＨ２は５０ミクロン以上である。導電性ポスト１１０は、その幅Ｗ２よりも大きな高さＨ２を有することができる。しかしながら、その高さは幅Ｗ２より小さくすることもでき、例えば、幅のサイズの少なくとも半分にすることができる。
【００３４】
導電性ポスト１１０は銅又は銅合金から形成されることが好ましいが、金及び金と銅との組み合わせのような他の導電性材料も含むこともできる。加えて、導電性ポスト１１０は、接合されることになるハンダの融解温度よりも高い融解温度を有する少なくとも１つの金属層を含むことができる。例えば、そのような導電性ポストは銅の層を含むか、又は全体が銅から形成されることになる。
【００３５】
特定の実施形態では、導電性ポスト１１０は円柱形とすることができるので、ポストのベース１２６及びポストの先端１２８の直径は概ね等しい。一実施形態では、導電性ポストのベース１２６及び先端１２８は、直径が約３０μｍ〜１５０μｍとすることができる。各導電性ポスト１１０は、基板１０２に隣接するベース１２６と、基板１０２から離れた先端１２８とを有することができる。代替的には、導電性ポスト１１０は、切頭円錐、長方形又は棒状のような種々の形状をとることができる。
【００３６】
導電性ポスト１１０の先端１２８に、又は超小型電子素子１０４に取り付けられていない導電性ポストの部分にハンダ１３０のコーティング又はキャップを取り付けることができる。ハンダのキャップ１３０は、導電性ポスト１１０の延長部になるように、導電性ポスト１１０と同じ直径又は幅Ｗ２を有することができる。一例では、ハンダのキャップ１３０は、約２５μｍ〜８０μｍの範囲に及ぶ高さＨ３を有することができる。
【００３７】
超小型電子素子１０４の前面１２２から延在する導電性ポスト１１０の高さＨ２は、誘電体素子１０２Ａ（図１Ａ）の上面１０１から延在する導電性ポスト１０８の高さＨ１に等しくできることは理解されたい。しかしながら、代替的には、それらの高さは異なることもでき、導電性ポスト１１０の高さＨ２は導電性ポスト１０８の高さＨ１よりも低く、又は高くすることができる。特定の例示的な例では、超小型電子素子１０４から延在する導電性ポスト１１０は、長さ５０μｍの高さＨ２を有することができるのに対して、基板から延在する導電性ポスト１０８は５５μｍの高さＨ１を有することができる（図２）。
【００３８】
超小型電子素子１０４と基板１０２とを互いに導通可能に接続するために、超小型電子素子１０４上の導電性ポスト１１０は、基板１０２上の導電性ポスト１０８に接続されなければならない。図１Ｃを参照すると、超小型電子素子１０４の導電性ポスト１１０及び基板１０２の導電性ポスト１０８が互いに位置合わせされ、極めて近接するように、超小型電子素子１０４が反転される。超小型電子素子１０４上のハンダのキャップ１３０をリフローして、ハンダが超小型電子素子１０４上の導電性ポスト１１０の表面、及び基板１０２上の導電性ポスト１０８の表面を濡らすことができるようにする。図２〜図２Ａに示されるように、ハンダは導電性ポストの露出した表面を濡らし、超小型電子素子から基板まで延在する導電性カラム１０６を作り出すことになる。ハンダに接合される超小型電子素子１０４及び基板１０２上の導電性ポスト１０８及び１１０の表面積を大きくすることによって、ハンダ界面における電流密度を下げるのを助けることができる。そのような電流密度の減少は、エレクトロマイグレーションを低減し、耐久性を高めるのに役立つ場合がある。
【００３９】
図に示されるように、導電性カラム１０６は、導電性ポストを導通可能に相互接続するハンダを含む。超小型電子素子から延在する導電性ポストのベースと、基板から延在するベースの露出した部分との間に延在する導電性カラムのスタンドオフすなわち高さＨは、一例では８０μｍ〜１００μｍの範囲に及ぶ。
【００４０】
図２、図２Ａに示されるように、導電性カラム１０６の壁１３２は凸形又は樽形とすることができ、導電性カラムの中点領域Ｍ（すなわち、超小型電子素子の導電性ポスト１１０と基板の導電性ポスト１０８との間）は幅Ｗを有し、その幅は、基板１０２の上面１０１及び超小型電子素子１０４の前面１０２にそれぞれ隣接する、導電性カラム１０６の部分の幅Ｗ１、Ｗ２よりも大きい。
【００４１】
図２Ａに更に示されるように、既知の方法を用いて、超小型電子素子１０４及び基板１０２上にコンタクトパッド１１７を形成することができる。一実施形態では、基板１０２から離れるように延在する下側ポスト１０８、及びコンタクトパッド１１７は、２００８年６月２８日に公開された国際出願ＰＣＴ  ＷＯ２００８／０７６４２８号において開示されているような別々のエッチングステップによって形成することができ、その開示は参照することにより本明細書の一部をなすものとする。例えば、上側金属層及び下側金属層１２３を有し、中間にエッチストップ層又は内部金属層１２１を有する３層金属（tri-metal：トリメタル）基板を利用して、導電性ポスト１０８及びコンタクトパッド１１７を作製することができる。１つのそのようなプロセスでは、フォトリソグラフィによってパターニングされたフォトレジスト層に従って、３層又は更に多くの層を有する金属構造の露出した金属層をエッチングして、導電性ポスト１０８を形成し、そのエッチングプロセスは、その構造の内部金属層１２１において停止する。内部金属層１２１は、上側金属層及び下側金属層１２３とは異なる１つ又は複数の金属を含み、内部金属層は上側金属層１２３をエッチングするために用いられるエッチング剤によって付着されないような組成からなる。例えば、そこから導電性ポスト１０８がエッチングされる上側金属層１２３は本質的に銅からなり、下側金属層１２３も本質的に銅からなることができ、内部金属層１２１は本質的にニッケルからなる。ニッケルは銅に対する良好な選択性を与え、導電性ポスト１０８を形成するために金属層がエッチングされるときに、ニッケル層が付着されるのを避ける。コンタクトパッド１１７を形成するために、フォトリソグラフィによってパターニングされた別のフォトレジスト層に従って、別のエッチングステップを実施することができる。ポスト１０８はビア１１５のような他の導電性機構と更に相互接続される場合があり、ビアは同様に他の導電性機構（図示せず）に更に相互接続される。
【００４２】
図３を参照すると、導電性カラム１０６’の壁２３２も真っすぐにすることができ、それによって幅Ｗ５は基板１０２’の上側表面１０１’及び超小型電子素子１０４’の前面１２２’にそれぞれ隣接する導電性カラム１０６’の幅Ｗ４、Ｗ４’に概ね等しくなる。幅Ｗ４、Ｗ４’は等しい必要はないことは理解されたい。代替的には、達成されるべき所望のスタンドオフによるが、導電性カラム１０６’の壁２３２’は凹形とすることができる（図４を参照）。
【００４３】
本発明による導電性カラム１０６は、超小型電子素子１０４の前面１２２において露出する各導電性ポスト１１０間のピッチＰ（図１Ｂ、図２を参照）、及び基板１０２の上面１０１において露出する各導電性ポスト１０８間のピッチＰを大幅に短縮できるようにしながら、誘電体素子と超小型電子素子との間のスタンドオフ高を高くできるようにする。一実施形態では、ピッチＰは５０μｍ程度に小さくすることができるか、又は２００μｍ程度まで大きくすることができる。導電性ポスト１０８、１１０が互いに位置合わせされていることにより、各導電性ポスト１０８、１１０間のピッチＰは等しいことは理解されたい。
【００４４】
また、ピッチＰは導電性ポスト１０８、１１０の直径又は幅Ｗ１、Ｗ２の関数とすることもでき、導電性ポストのベースの直径Ｗ１、Ｗ２は最大でピッチＰの７５％であるようになっている。言い換えると、直径Ｗ１、Ｗ２とピッチＰとの比は最大で３：４とすることができる。例えば、ピッチＰが１４５μｍである場合には、導電性ポスト１０８、１１０の直径Ｗ１、Ｗ２は最大で１０８μｍ、又はピッチＰの７５％の範囲に及ぶことができる。
【００４５】
スタンドオフ高を高めることは、超小型電子素子内に存在する可能性がある低ｋ誘電体材料にかかる力を低減する。加えて、スタンドオフを高めることは、エレクトロマイグレーション及びクラウディングのような、小さなピッチに一般的に関連付けられる問題を最小限に抑えるのに役に立つ。これは、導電性カラム１０６が導電性ポスト１０８、１１０の表面を濡らすことができるという事実に起因する。
【００４６】
図５及び図６を参照すると、超小型電子素子上の導電性バンプを基板上の導電性バンプに接合するための代替の構成が示される。図５を参照すると、超小型電子素子２０４から延在する導電性ポスト２１０の先端２２８にハンダキャップ２３０が配置される代わりに、基板２０２から延在する導電性ポスト２０８の先端２１６にハンダキャップ２３０を配置することができる。一実施形態では、ハンダキャップ２３０の幅又は直径Ｗ５は、導電性ポスト２０８のベース２１４の直径Ｗ６に概ね等しい。それゆえ、ハンダキャップ２３０は、基板２０２から延在する導電性ポスト２０８の先端２１６を越えて延在する。しかしながら、ハンダがリフローされると、導電性カラムは図２に示される導電性カラムの形をとることが好ましい。
【００４７】
図６を参照すると、更に別の代替の構成では、ハンダキャップ３３０を超小型電子素子３０４及び基板３０２の両方から延在する導電性ポスト３１０、３０８上に配置することができる。導電性ポスト３０８、３１０は互いに極めて近接して配置される。熱を加えることによって、ハンダキャップ３３０がリフローし、導電性ポスト３０８、３１０を濡らし、それらの導電性ポストに融着する。リフローされると、導電性カラム３０６は図２に示される導電性カラム３０６と同様になることが好ましい。
【００４８】
図７を参照すると、超小型電子パッケージのための代替の構成が示される。その構成は図２に示される構成に類似であるが、唯一の違いは基板から延在する導電性ポストに隣接するハンダマスクが存在しないことである。この代替の構成では、ビア４０７を用いて、導電性カラム４０６を、基板４０２の上面４０１の反対側にある、基板４０２の底面において露出する電子回路（図示せず）に導通可能に接続することができる。ビア４０７を用いることによってハンダマスクの必要性がなくなる。
【００４９】
図８を参照すると、代替の実施形態が示されており、導電性ポスト間の金属間結合がハンダを使用することなく形成される。代わりに、導電性ポスト５０８、５１０を変形して互いに係合させることによって、それらのポスト間に結合を形成することができる。導電性ポスト５０８、５１０は、弾性又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成されることが好ましい。さらに、導電性ポスト５０８、５１０はポストとカバーの材料との間の共晶結合又は陽極結合によって互いに結合することができる。例えば、導電性ポスト５０８、５１０の先端５１６、５１７は、金と相対的に低い融点の合金を形成する、少量のスズ、シリコン、ゲルマニウム又は他の材料をコーティングすることができ、ポストは全体を金から形成することができるか、又はその表面上に金コーティングを有することができる。導電性ポスト５０８、５１０が互いに係合し、その後に加熱されるとき、導電性ポスト５０８、５１０の材料と、導電性ポストの先端５１６上の材料との間の拡散によって、ポストと壁との間の界面における個々の素子の融点よりも低い融点を有する合金が形成される。そのアセンブリが高い温度に保持される場合、更なる拡散によって、合金用の元素が界面から離れ、ポストの金のバルクの中に拡散し、それにより、その界面における材料の融解温度が上昇し、その界面が凝固して、部品間に固体接続が形成される。
【００５０】
図９を参照すると、図８と同じであるが、好ましくは導電性ポスト６０８、６１０がいずれも銅から構成され、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、互いに直接融着される点が異なる。好ましくは、強い結合を達成するために、導電性ポスト６０８、６１０が端子に結合される前に、導電性ポスト６０８、６１０の接合面は、クリーンで、酸化物、例えば、自然酸化物が概ねない状態でなければならない。通常、エッチング又はマイクロエッチングの表面処理として特徴付けられるプロセスを実行して、銅、ニッケル、アルミニウム等の貴金属の表面酸化物を除去することができ、その表面エッチング処理は、表面酸化物の下にあるバンプ又は金属層の厚みに実質的に影響を及ぼすことなく実行される。この洗浄プロセスは、実際の接合プロセスの前に短時間だけ実行されることが最も有効である。洗浄した後に構成要素部品が約３０パーセント〜７０パーセントの相対湿度の通常の湿度環境内に保持されるという条件下で、バンプとキャパシタ端子との間で達成されることになる結合の強度に影響を及ぼすことなく、洗浄プロセスは通常、接合プロセスの数時間前までに、例えば、６時間前までに実行することができる。
【００５１】
図１０及び図１１に示されるように、導電性ポスト６０８、６１０を接合するために実行されるプロセス中に、基板６０２の上面６０１上にスペーサ構造６２６が配置される。スペーサ構造６２６は、ポリイミド、セラミック、又は銅のような１つ若しくは複数の金属のような、１つ又は複数の材料から形成することができる。超小型電子素子６０４から延在する導電性ポスト６１０の先端６２８が基板６０２の導電性ポスト６０８の先端６１６の上に重なるように、導電性ポスト６１０を有する超小型電子素子６０４がスペーサ構造６２６の上方に配置される。図１１を参照すると、スペーサ構造６２６、超小型電子素子６０４及び基板６０２が一対のプレート６４０間に挿入され、矢印６３６によって示される方向において、熱及び圧力が導電性ポストに同時に加えられる。図９に示されるように、プレート６４０に加えられる圧力は、導電性ポストの高さを当初に製造されたような導電性ポスト６０８、６１０の元の高さＨ５（図１０）よりも低い高さＨ６に低減する効果を有する。このステップ中に加えられる圧力の例示的な範囲は、約２０ｋｇ／ｃｍ２〜約１５０ｋｇ／ｃｍ２である。接合プロセスは、例えば、約１４０℃〜約５００℃の範囲に及ぶ温度において実行される。
【００５２】
接合プロセスは、導電性ポスト６０８、６１０の元の上面の下からの金属が接触し、熱及び圧力下で接合する程度まで、導電性ポスト６０８、６１０を圧縮する。接合プロセスの結果として、導電性ポスト６０８、６１０の高さは１ミクロン（μｍ）以上減少する場合がある。導電性ポスト６０８、６１０が本質的に銅からなるとき、導電性ポスト間の接合部も本質的に銅からなるので、バンプ及び端子を含む連続した銅構造が形成される。その後、図９に示されるように、プレート及びスペーサ構造が除去され、導電性ポスト６０８、６１０の導電性接合から形成される導電性カラム６０６を有するサブアセンブリ２５０が残される。
【００５３】
図１２を参照すると、本発明による別の代替の実施形態が示される。ここで、唯一の違いは、単層基板の代わりに、２００７年８月１５日に出願の「Interconnection Element with Posts Formed by Plating」という発明の名称の米国特許出願第６０／９６４，８２３号、２００７年８月１５日に出願の「Multilayer Substrate With Interconnection Vias and Method of Manufacturing the Same」という発明の名称の米国特許出願第６０／９６４，９１６号、及び２００７年６月２９日に出願の「Multilayer Wiring Element Having Pin Interface」という発明の名称の米国特許出願第１１／８２４，４８４号において記述される多層基板のような多層基板を用いることができることであり、それらの開示は参照することにより本明細書の一部をなすものとする。図に示されるように、多層基板７０２は、超小型電子素子７０４、例えば、その上に能動デバイス、受動デバイス又は能動デバイス及び受動デバイスの両方を有する半導体チップとフリップチップのようにして接合される。多層基板の上面７０１から突出する導電性ポスト７０８の先端７１６は、本明細書において説明されるように、超小型電子素子から延在する導電性ポスト７１０に接合される。図に示されるように、多層基板７０２の導電性ポスト７０８は、ポストの先端１６０における仕上げされた（finished）金属、例えば金と、導電性パッド及びポスト内に存在する別の金属との間に形成される拡散結合等を通じて、超小型電子素子の前面から延在する導電性ポスト７１０に直接接合することができる。代替的には、導電性ポスト７０８、７１０は、ハンダ、スズ又は共晶組成物のような可融金属を通じて互いに接合することができ、可融金属はポスト及びパッドを濡らして、濡れた接合部又はハンダ付けされた接合部を形成する。例えば、可融金属は、超小型電子素子７０４の前面７２２において露出する、ハンダバンプ（図示せず）の形で設けることができ、バンプは導電性ポストの先端のいずれか、又は両方の端部に設けられる。
【００５４】
また、その導電性カラムは、同一出願人が所有する特許出願である、２００７年８月３日に出願の「Die Stack Package Fabricated at the Wafer Level with Pad Extensions Applied To Reconstituted Wafer Elements」という発明の名称の米国特許出願第６０／９６３，２０９号、２００７年８月９日に出願の「Wafer Level Stacked Packages with Individual Chip Selection」という発明の名称の米国特許出願第６０／９６４，０６９号、２００７年７月２７日に出願の「Reconstituted Wafer Stack Packaging with After■Applied Pad Extensions」という発明の名称の米国特許出願第６０／９６２，２００号及び２００７年６月２０日に出願の「Reconstituted Wafer Level Stacking」という発明の名称の米国特許出願第６０／９３６，６１７号において記述されるパッケージのような、スタック型パッケージングにおいて利用することもできる。
【００５５】
例えば、図１３を参照すると、代替の実施形態において、スタック型パッケージアセンブリが、第１のサブアセンブリ８００及び第２のサブアセンブリ８００’を含む。第１のサブアセンブリ及び第２のサブアセンブリは、図２に示されるパッケージ化された超小型電子素子に垂直方向において同一であるが、基板８０６、８０６’が更に外側に延在し、第１のサブアセンブリの基板８０６と第２のサブアセンブリの基板８０６’との間に延在する導電性カラム８０８を収容する点が異なる。導電性カラム８０８は基板から延在する導電性ポスト８１２も含み、導電性カラム８０８は、基板の上面及び底面を貫通して第２のサブアセンブリ上に延在するビア８１４に接続する。
【００５６】
図１４は３層金属基板１０の概略図である。３層金属基板１０は、トレース層１２と、エッチストップ層１４と、厚い層１６と、上面１８とを有する。トレース層１２及び厚い層１６は銅のような容易にエッチング可能な第１の金属から形成することができ、一方、エッチストップ層１４は、ニッケルのような、銅をエッチングするために用いられるプロセスによるエッチングに対して概ね耐久性のある金属から形成することができる。銅及びニッケルが記載されるが、基板１０は所望により任意の適切な金属から形成することができる。
【００５７】
図１５は、第１のフォトレジスト２０の層を有する、図１４の３層金属基板１０の概略図である。第１のフォトレジスト２０は上面１８上に堆積される。第１のフォトレジスト２０は、光のような放射に露出するときに硬化するか、又は化学反応を受ける任意のタイプの材料とすることができる。したがって、任意の耐エッチング材料を用いることができる。ポジフォトレジスト及びネガフォトレジストも利用することができ、当該技術分野において既知である。
【００５８】
図１６は、第１のフォトレジスト２０の層及びマスク２２を有する、図１４の３層金属基板の概略的な斜視図である。マスク２２は多くの場合に、フォトマスク又はシャドーマスクと呼ばれる、その上に不透明なエリアを印刷された透明プレートであり、参照番号２６によって示される、マスク２２によって覆われるエリアと、参照番号２８によって示される、マスク２２によって覆われないエリアとを用いて、マスク２２上にパターン２４が作製される。覆われたエリア２６及び覆われないエリア２８を有するパターン２４は、第１のフォトレジスト２０の一部分を放射に対して選択的に露出できるようにする。
【００５９】
マスク２２が第１のフォトレジスト２０上に配置されると、放射が与えられる。大抵の場合に、放射は紫外線の形をとる。この放射は覆われないエリア２８にある第１のフォトレジスト２０を露光し、結果として、覆われないエリア２８を不溶性にする。ネガフォトレジストが用いられるときには逆のことが当てはまり、覆われたエリア２６が不溶性になる。第１のフォトレジスト２０を露光した後に、マスク２２は除去される。その後、第１のフォトレジスト２０は、第１のフォトレジスト２０が不溶性になっていない場所にある第１のフォトレジスト２０を除去する溶液を用いて洗浄することによって現像される。したがって、フォトレジストの露光及び現像によって、基板１０の表面１８の上に不溶性材料のパターンが残される。不溶性材料のこのパターンは、マスク２２のパターン２４を反映する。
【００６０】
フォトレジストの露光及び現像後に、図１７に示されるように、基板がエッチングされる。或る深さまでのエッチングが達成されると、エッチングプロセスは中断される。例えば、エッチングプロセスは所定の時間後に終了することができる。エッチングプロセスは、厚い層１６において基板１０から上方に突出する第１のマイクロコンタクト部分３２を残す。エッチング剤が厚い層１６を侵蝕するのに応じて、エッチング剤は第１のフォトレジスト２０のエッジの下の材料を除去し、それにより、第１のフォトレジスト２０は、オーバーハング（overhang：突出部）３０として表されるように、第１のマイクロコンタクト部分３２の上面から横方向に突出できるようになる。第１のフォトレジスト２０は、マスク２２によって決定されるような特定の場所に残る。
【００６１】
厚い層１６が所望の深さまでエッチングされると、フォトレジストの第２の層３４（図１８）が３層金属基板１０上に堆積される。この場合、第２のフォトレジスト３４は、厚い層１６が以前にエッチングされた場所において厚い層１６上に堆積される。したがって、第２のフォトレジスト３４は第１のマイクロコンタクト部分３２も覆う。電気泳動フォトレジストを用いる場合には、第２のフォトレジスト３４は、その固有の化学的特性に起因して、第１のフォトレジスト２０上には堆積しない。
【００６２】
次のステップにおいて、第１のフォトレジスト２０及び第２のフォトレジスト３４を有する基板が放射に露出され、その後、第２のフォトレジストは現像される。図１９に示されるように、第１のフォトレジスト２０は厚い層１６の部分を越えて横方向に突出し、オーバーハング３０によって表される。このオーバーハング３０は、第２のフォトレジスト３４が放射に露出されるのを防ぎ、それゆえ、第２のフォトレジストが現像及び除去されるのを防ぎ、第２のフォトレジスト３４の部分を第１のマイクロコンタクト部分３２に接着させる。このように、第１のフォトレジスト２０は、第２のフォトレジスト３４に対するマスクとしての役割を果たす。放射に露出された第２のフォトレジスト３４を除去できるように洗浄することによって、第２のフォトレジスト３４は現像される。これにより、第１のマイクロコンタクト部分３２上に第２のフォトレジスト３４の露出されない部分が残される。
【００６３】
第２のフォトレジスト３４の一部分が露出及び除去されると、第２のエッチングプロセスが実行され、３層金属基板１０の厚い層１６の更なる部分を除去し、それにより、図２０に示されるように、第１のマイクロコンタクト部分３２の下に第２のマイクロコンタクト部分３６を形成する。このステップ中に、第２のフォトレジスト３４は、第１のマイクロコンタクト部分３２に依然として接着されており、第１のマイクロコンタクト部分３２が再びエッチングされないように保護する。
【００６４】
これらのステップを所望により何度も繰り返して、好ましいアスペクト比及びピッチを生成し、第３、第４又は第ｎのマイクロコンタクト部分を形成することができる。そのプロセスは、エッチストップ層１４に達したときに中止することができる。最後のステップとして、第１のフォトレジスト２０及び第２のフォトレジスト３４を完全に剥離することができる。
【００６５】
これらのプロセスの結果として、図２１Ａ〜図２１Ｄに示されるマイクロコンタクト３８が形成される。これらの図は、本明細書において記述されるプロセスを用いて達成することができる種々の輪郭も示す。図２１Ａ〜図２１Ｃを参照すると、マイクロコンタクト３８は、先端領域としても知られる第１の部分３２と、ベース領域とも呼ばれる第２の部分３６とを有する。上記で論じられたステップにおいて用いられる第１のフォトレジストのスポットが円形であるなら、各マイクロコンタクトは一般的に、垂直方向又はＺ方向に延在する中心軸５１（図２１Ａ）の回りの回転体の形をとることになり、その回転体は基板の残りの部分から上方に、かつエッチストップ層１４の平面に対して概ね垂直に存在する。第１の部分及び第２の部分の幅又は直径Ｘは、各部分内のＺ方向又は高さ方向における位置とともに変化する。別の言い方をすると、第１の部分内で、Ｘ＝Ｆ１（Ｚ）であり、第２の部分内で、Ｘ＝Ｆ２（Ｚ）である。傾きすなわちｄＸ／ｄＺは、第１の部分と第２の部分との間の境界５２において急激に変化する場合がある。各部分内で、傾きすなわちｄＸ／ｄＺは通常、Ｚ方向における位置によって急激に変化することなく、それゆえ、階段状の変化の形はとらない。各部分内で、通常、傾きすなわちｄＸ／ｄＺはＺ方向における位置とともに緩やかに変化するにすぎない。
【００６６】
図２１Ａに更に示されるように、マイクロコンタクト領域の第１の部分３２の外周面４４及び第２の部分３８の外周面４６は凹面であり、それぞれ傾きすなわちｄＸ／ｄＺを有するが、そのｄＸ／ｄＺはＺ方向における位置とともに緩やかに変化するにすぎない。本明細書において説明されるマイクロコンタクトの各外周面（例えば、表面４４又は表面４６（図２１Ａ））に関して、「凹形」は、外周面の境界間のいずれの高さにおいても（例えば、外周面４４の上側境界１９とその外周面４４の下側境界５２との間のいずれの高さ２９においても（図２１Ｅ））、同じ高さ２９において、その外周面が境界間に延在する一連の直線によって画定される理論的な円錐面によって包囲される直径よりも小さな直径２５を包囲することを意味する。例えば、境界１９と５２との間の外周面４４上の全ての点は、境界１９、５２を通って延在する一連の直線によって画定される理論的な円錐面４８から内側に存在する。
【００６７】
特定の関数、それゆえ、マイクロコンタクトの形状は、第１のエッチングステップ及び第２のエッチングステップにおいて用いられるエッチング条件によって決定される。例えば、エッチング剤の組成及びエッチング温度を変更して、エッチング剤が金属層を侵蝕する速度を変更することができる。また、エッチング剤を金属層と接触させる技法を変更することもできる。エッチング剤は基板に向かって強制的に噴霧することができるか、又は基板をエッチング剤の中に浸漬することができる。エッチング条件は、第１の部分及び第２の部分のエッチング中に同じにすることも、異なることもできる。
【００６８】
図２１Ａに示されるマイクロコンタクトでは、第１の部分３２及び第２の部分３６のそれぞれの外周面４４、４６は凹形である。加えて、図２１Ａの実施形態では、第１の部分３２は下方に進むに従って外側に広がる外周面４４を有し、結果として、傾きすなわちｄＸ／ｄＺの大きさは下方に進むに従って大きくなる。第２の部分３６も外側に広がる外周面４６を有する。第２の部分の傾きすなわちｄＸ／ｄＺの大きさは境界５２において最小であり、ポストのベースに向かう方向において徐々に大きくなる。境界５２において傾きに大きな変化がある。第２の部分の最大幅又は直径Ｘは、マイクロコンタクトが層１４と接合するマイクロコンタクトのベースにおいて、第１の部分の最大幅又は直径よりも著しく大きい。
【００６９】
図２１Ａ〜図２１Ｄにおいて示される各実施形態では、各マイクロコンタクトの各部分の外周面は凹形である。これらの実施形態は方法によって異なる。例えば、図２１Ｂでは、第２の部分３６の最大幅は第１の部分３２の最大幅よりもわずかに大きいにすぎない。また、第２の部分はポストのベースと境界５２との間の場所において最小幅を有し、結果として、その幅は上方に向かって最小値まで徐々に減少し、その後、上方に向かって最小値から境界５２まで徐々に増加する。そのような形状は、一般的に「冷却塔」形状と呼ばれる。図２１Ｂのマイクロコンタクトでは、傾きすなわちｄＸ／ｄＺは部分間の境界５２において符号を変更する。図２１Ｃでは、第２の部分３６は、マイクロコンタクトのベース付近においてその最小幅を有する。
【００７０】
最後に、図２１Ｄは、３つ以上の部分を有するマイクロコンタクト３８の輪郭を示す。このタイプの輪郭は、本明細書において説明されるプロセスのステップが何度も実行される場合に生じることができる。このようにして、この特定のマイクロコンタクト３８は４つの部分、すなわち、第１の部分３２、第２の部分３６、第３の部分４０及び第４の部分４２を有することが明らかである。これらの４つの部分は任意の寸法を有することができ、所望により別の部分よりも太くするか、又は細くすることができる。この場合、２つ以上の境界が存在する場合がある。図２１Ａ〜図２１Ｄは代表的な輪郭にすぎず、種々の輪郭を達成することができる。第１の部分３２は先端領域と呼ぶこともでき、第４の部分４２はベース領域と呼ぶこともでき、第２の部分３６及び第３の部分４０は中間領域と呼ぶことができる。
【００７１】
図２１Ａ〜図２１Ｄにおいてそれぞれ、２つのマイクロコンタクト又はポストのみを含むアレイが示されるが、実際には、多数のポストを含むポストのアレイを形成することができる。図２１Ａ〜図２１Ｄにおいてそれぞれ示される実施形態では、アレイ内の全てのマイクロコンタクト又はポストが単一の金属層１６（図２７）から形成される。各マイクロコンタクトはマイクロコンタクトのベースにおいてエッチストップ層１４の一部の上に重なり、そこで、マイクロコンタクトは金属層１２に接続する。後に論じられるように、エッチストップ層１４は通常、マイクロコンタクト間の領域において除去され、金属層１２は通常、エッチングされるか、又は別の方法で処理され、金属層はマイクロコンタクトに接続されるトレース又は他の導電性機構に変更される。しかしながら、そのベースからその先端までのマイクロコンタクトの本体は単一体であり、溶接部のような接合部はなく、全体を通じて概ね均一な組成を有する。また、層１２及び１４から離れたマイクロコンタクトの端部にある、マイクロコンタクトの先端表面１８’は金属層１６（図１４）の元の先端表面１８の部分であるので、これらの先端表面は概ね平坦かつ水平であり、全てのマイクロコンタクトの先端表面は互いに概ね同一平面上にある。
【００７２】
代替の実施形態では、第１のエッチングステップ後に選択された場所においてのみ第１のフォトレジスト２０を除去するのではなく、第１のフォトレジスト２０の全体を除去することができる。この場合、第２のフォトレジスト３４は、基板１０の表面全体にわたって堆積することができる。その後、マスク２２が第２のフォトレジスト３４上に配置される。マスク２２は、第１のマイクロコンタクト部分３２上の、以前に露出された場所のみを露出するように、正確に位置合わせされなければならない。その後、第２のフォトレジスト３４は現像され、基板１０上で更なるエッチングを実行することができる。
【００７３】
図２２は、第１の実施形態を示す流れ図である。ステップ１１００において開始し、基板が配設される。その後、ステップ１１０２において、基板上にフォトレジストｎが堆積される。その後、ステップ１１０４において、フォトレジストｎ上にマスクが配置される。ステップ１１０６において、フォトレジストｎが放射に露出される。その後、ステップ１１０８において、マスクが除去され、その後、ステップ１１１０において、選択された場所においてフォトレジストｎが現像され、基板がエッチングされる。
【００７４】
次に、ステップ１１１２において、ｎ＋１として知られる別のフォトレジストが堆積される。その後、ステップ１１１４において、このｎ＋１フォトレジストが放射に露出される。その後、ステップ１１１６において、選択された場所においてフォトレジストｎ＋１が除去され、再び基板がエッチングされる。その後、ステップ１１１８において、所望のマイクロコンタクト高が達成されたか否かが評価される。所望のマイクロコンタクト高が達成されていない場合には、ステップ１１２０において、そのプロセスはステップ１１１２まで戻り、基板上に別のフォトレジストが堆積される。ステップ１１２２において、所望の高さが達成された場合には、ステップ１１２４において残りのフォトレジストが除去され、そのプロセスは終了する。
【００７５】
図２３は、第２の実施形態を示す流れ図である。第２の実施形態のステップ１２００〜１２１０は、第１の実施形態のステップ１１００〜１１１０と全く同じである。しかしながら、ステップ１２１２において、フォトレジストｎの全体が除去される。その後、ステップ１２１４において、フォトレジストの別の層ｎ＋１が基板上に堆積される。次に、ステップ１２１６において、基板上にマスクが戻されて配置される。このステップ中に、マスクがフォトレジストｎ上に配置されたときと概ね同じ場所にパターンが位置するように、マスクは位置合わせされなければならない。その後、ステップ１２１８において、フォトレジストｎ＋１が放射に露出され、その後、マスクが除去される。
【００７６】
次に、ステップ１２２０において、フォトレジストｎ＋１が選択的に除去され、再び基板がエッチングされる。このプロセスも、所望のマイクロコンタクト高が達成されるまで繰り返すことができる。したがって、ステップ１２２２において、所望のマイクロコンタクト高が達成されたか否かが評価される。ステップ１２２４において所望のマイクロコンタクト高が達成されていない場合には、そのプロセスはステップ１２１２に戻り、フォトレジストが完全に除去され、別のフォトレジストｎ＋１が堆積され、その上でステップが継続する。しかしながら、ステップ１２２６において、所望の高さが達成された場合には、ステップ１２２８において、残りのフォトレジストが除去され、そのプロセスは終了する。
【００７７】
エッチストップ層１４及び薄い層１２は誘電体層と一体にすることができ、その際、トレースに接続されるマイクロコンタクトを有し、かつ誘電体層から突出するマイクロコンタクトを有する構成要素を設けるために、薄い層１２をエッチングしてトレースを形成することができる。そのような構造は、例えば、半導体チップパッケージの１つの素子として用いることができる。例えば、２００５年１２月２７日に出願の米国特許出願第１１／３１８，８２２号を用いることができ、その開示は参照することにより本明細書の一部をなすものとする。
【００７８】
本明細書において説明される構造は、図２４に示されるように、多層基板１０の一体部分、例えば、多層基板１０の最上層とすることができる。マイクロコンタクト３８はダイ５４にハンダ付けすることができる。ハンダ５６はマイクロコンタクト３８の一部の周囲に流れ出してよい。ハンダが流れ出すことによって、マイクロコンタクト３８とダイ５４との間に非常に良好な接触が与えられる。ハンダ５６以外の他の結合プロセスを用いることもできる。マイクロコンタクト３８を包囲するのはアンダーフィル５８であり、ダイ５４をマイクロコンタクト３８及び基板１０に接着するために用いられる。所望により、任意のタイプのアンダーフィル５８を用いることができるか、又はアンダーフィル５８を使用しないこともできる。マイクロコンタクト３８の下にはトレース６０及び誘電体層６２がある。端子６４が基板１０の底部に配置される。
【００７９】
或るパッケージはスタックされた超小型電子チップを含む。これにより、そのパッケージが基板上で占有する表面積をスタック内のチップの全表面積よりも小さくできるようになる。本明細書において記載されるプロセスを用いて製造されるマイクロコンタクトを含むパッケージをスタックすることができる。２００５年５月２７日に出願の同時係属の米国特許出願第１１／１４０，３１２号、及び米国特許第６，７８２，６１０号が参照され、その開示は参照することにより本明細書の一部をなすものとする。これらの開示において教示されるマイクロコンタクトエッチングステップの代わりに、本明細書において論じられたプロセスを用いることができる。
【００８０】
これまで３層金属基板が論じられてきたが、例えば、単一金属のような、任意の数の層を有する適切な基板を用いることができる。さらに、フォトレジストを用いる代わりに、厚い金属層をエッチングするために用いられるエッチング剤に実質的に耐える、金又は他の金属のような耐エッチング金属を用いることができる。例えば、上記で論じられた第１のフォトレジスト２０の代わりに、耐エッチング金属を用いることができる。耐エッチング金属のスポットのための所望の場所に穴を有するフォトレジストのようなマスクを被着した後に、厚い層１６の上にそれらのスポットをめっきすることができる。厚い層の上に耐エッチング金属をめっきした後に、厚い層をエッチングして、上記で論じられたようなマイクロコンタクトを形成する。耐エッチング金属は、マイクロコンタクトの先端上の適所に残すことができる。第２の耐エッチング材料として（上記で論じられた第２のフォトレジスト３４の代わりに）耐エッチング金属が用いられる場合には、マスクを用いて、第２の耐エッチング金属の堆積をマイクロコンタクトの第１の部分３２のみに制限することができ、それにより、マイクロコンタクト間のエリアには耐エッチング金属が存在しないままとなる。代替的には、第１のマイクロコンタクト部分３２をエッチングする際に耐エッチング金属の第１の層全体を除去することができ、その後、耐エッチング金属の第２の層を堆積して、第１のマイクロコンタクト部分３２を保護することができる。
【００８１】
図２５を参照すると、マイクロコンタクト７２を有する超小型電子ユニット７０が示される。マイクロコンタクト７２はエッチストップ層７４を有する。マイクロコンタクト７２は、トレース７６に形作られた金属層から垂直に突出する。トレース７６間には隙間又は空間７８が存在してよい。第１の誘電体層８０をトレース７６に隣接してユニット７０の下側に接着することができる。第１の誘電体層８０内の開口部８２によって、トレース７６は電子的コンタクトを形成できるようになる。ユニット７０の上側に第２の誘電体層８４を形成することができる。
【００８２】
これらのプロセスから形成されるマイクロコンタクトは、約４０ミクロン（μｍ）〜約２００ミクロン（μｍ）の範囲に及ぶ標準的な高さを有することができる。さらに、マイクロコンタクト間の標準的なピッチは約２００ミクロン（μｍ）未満とすることができ、好ましくは１５０ミクロン（μｍ）未満とすることができる。詳細には、図２６を参照すると、先端径ｄ及びマイクロコンタクト高ｈを有する２つのマイクロコンタクトが示される。ピッチＰは、２つのマイクロコンタクトの縦軸間の距離によって規定される。
【００８３】
多くの応用形態において、特に、例えば、図２７を参照しながら後に論じられるような構造において、半導体チップのコンタクトに接続されるマイクロコンタクトが用いられる場合、小さなピッチを与えることが望ましい。しかしながら、マイクロコンタクトが単一の金属層から単一のエッチングプロセスによって形成されるプロセスでは、或る最小ピッチＰ０未満のピッチＰを生成することは一般的に実用的ではなく、その最小ピッチは直径ｄと高さｈとの和に等しい。したがって、Ｐ０＝ｄ＋ｈである。理論的には、最小ピッチは先端径ｄを小さくすることによって小さくすることができる。しかしながら、先端径をゼロ未満にすることは不可能である。さらに、多くの場合に、約２０ミクロン（μｍ）又は３０ミクロン（μｍ）未満まで先端径を小さくするのは望ましくない。例えば、ピンの先端とエッチング中に先端を保護するために用いられるフォトレジストのスポットとの間の接着は先端の面積に、それゆえ、先端径の二乗に比例する。それゆえ、先端径を非常に小さくすると、処理中にフォトレジストスポットが外れる可能性がある。したがって、従来のプロセスを用いるとき、非常に小さなピッチでマイクロコンタクトを形成するのは困難であった。
【００８４】
しかしながら、本明細書において記載されるプロセスを用いるマイクロコンタクト間のピッチはＰ０未満にすることができ（Ｐ＜Ｐ０）、例えば、Ｐ＝（０．９）Ｐ０またはそれ以下にすることができる。例えば、先端の直径ｄが３０ミクロン（μｍ）であり、高さｈが６０ミクロン（μｍ）である場合には、従来のプロセスであれば９０ミクロン（μｍ）のピッチＰ０を達成していた。しかしながら、本明細書において説明されるプロセスは、少なくとも２回のエッチングを用いて、約８０ミクロン（μｍ）以下のピッチＰを達成することができる。別の言い方をすると、マルチステップ（多段階）エッチングプロセスによれば、従来のエッチングプロセスでは達成不可能であるピッチ、先端径及び高さの組み合わせを用いて単一の金属層から一体の金属マイクロコンタクト又はポストを形成できるようになる。エッチングステップの数が増えると、所与の先端径及び高さの場合に達成可能な最小ピッチが小さくなる。
【００８５】
ここで図２７を参照すると、上記で論じられたようなマイクロコンタクト３８を有するパッケージ素子又はチップキャリアを用いる超小型電子パッケージ９０が示される。チップキャリアは第１の誘電体層６２を含み、第１の誘電体層は、ポリイミド、ＢＴ樹脂又はチップキャリアのために一般的に用いられるタイプの他の誘電体材料のような材料から形成することができる。また、チップキャリアは、マイクロコンタクト３８の幾つか又は全てに接続されるトレース６０も含む。トレースは端子６１を組み込む。マイクロコンタクト３８は、図２７に示されるように上向きに、誘電体層６２の第１の側から突出する。誘電体層６２は開口部８２を有し、端子６１は開口部８２を通して第１の誘電体層６２の第２の表面、又は下向きの表面において露出する。キャリアはオプションの第２の誘電体層８４を更に含む。
【００８６】
マイクロコンタクト３８の先端は半導体チップ又はダイ５４のような超小型電子素子のコンタクト５５に結合される。例えば、マイクロコンタクトの先端は超小型電子素子のコンタクト５５にハンダ結合することができる。共晶結合又は拡散結合のような他の結合プロセスを用いることもできる。結果として形成されるパッケージ化された超小型電子素子では、超小型電子素子上のコンタクト５５のうちの幾つか又は全てが、マイクロコンタクト及びトレースによって端子６１に接続される。パッケージ化された超小型電子素子は、端子６１を回路基板上のパッド９４に結合することによって、プリント回路基板のような回路パネル９２に実装することができる。例えば、開口部８２において、ハンダボール９６を用いて、回路パネル９２上のパッド９４を端子６１にハンダ付けすることができる。
【００８７】
マイクロコンタクト３８と超小型電子素子のコンタクト５５との間の接続は、コンタクト５５が狭い間隔で配置される場合であっても、信頼性のある接続を提供することができる。上記で論じられたように、適当な先端径及び高さを有するマイクロコンタクト３８を形成することができる。先端径をかなり大きくすると、各マイクロコンタクトの先端と超小型電子素子のコンタクトとの間に十分な結合面積を与えることができる。動作中に、回路パネル９２に対するチップ５４の熱膨張及び熱収縮の違いは、マイクロコンタクト３８が曲がること、及び傾くことによって対応することができる。この動作はマイクロコンタクトの高さよって更に改善される。さらに、マイクロコンタクトは共通の金属層から形成されるので、マイクロコンタクトの高さは均一であり、極めて精密公差内にある。これは、マイクロコンタクト先端とチップ又は他の超小型電子素子のコンタクトとを係合させて、その間に強固な結合を形成するのを容易にする。
【００８８】
チップキャリアの構造は変更することができる。例えば、チップキャリアは１つの誘電体層のみを含むことができる。トレースは誘電体層のいずれかの側に配置することができる。代替的には、チップキャリアは多層誘電体を含むことができ、トレース、及び導電性接地面のような他の機構からなる複数の層を含むことができる。
【００８９】
本発明の更なる実施形態のためのプロセスは、誘電体層１５１０の表面のような表面１５２６から突出するポスト部分１５５０（図２８）を有する構造を用いる。ポスト部分１５５０は、任意のプロセスによって形成することができるが、上記で論じられたのと同様のエッチングプロセスによって形成されることが望ましい。部分１５５０を形成した後に、金属層又は他の導電層１５０２がポスト部分１５５０の先端１５３３上に被着される。例えば、層１５０２は、部分１５５０を組み込む構造上に積層し、ポスト部分１５５０の先端に冶金学的に結合することができる。層１５０２は、ポスト部分１５５０から離れた層材料を除去するが、ポスト部分１５５０の上に重なる層厚の少なくとも一部を残し、これによって、ポスト部分１５５０と位置合わせされた更なるポスト部分１５０４（図２９）が形成され、それにより複合マイクロコンタクトが形成されるように選択的に処理される。各マイクロコンタクトは基板に近い近位ポスト部分１５５０と、基板から離れた遠位ポスト部分１５０４とを含み、遠位部分は近位部分から垂直方向に又はｚ方向に突出する。層１５０２に対して適用される処理は、ポスト部分１５５０と位置合わせされた耐エッチング材料１５０６のスポットを用いる、上記のようなエッチングプロセスを含むことができる。層１５０２をエッチングする前に、誘電体封入剤１５０８のような保護層を被着して、ポスト部分１５５０を覆うことができる。それとは別に、又はそれに加えて、ポスト部分１５５０は、層１５０２をエッチングする前に、ニッケル又は金のような耐エッチング材料をめっきすることができるか、又は別の方法を用いて耐エッチング材料で覆うことができる。
【００９０】
部分１５０４上に更なる部分を形成するように、一連のポスト部分を構築するプロセスを繰り返すことができ、それにより、本質的に任意の長さのマイクロコンタクトを形成することができる。長いマイクロコンタクトは可撓性、及びポスト先端の移動性を高める。図２８及び図２９の層１５０８のように、１つ又は複数の誘電体封入剤層が、既に形成されたポスト部分の周囲の所定の位置に残される場合、その封入剤は、ポストの湾曲を実質的に制限しないように柔軟であることが望ましい。他の実施形態では、封入剤は、構成要素が使用される前に除去される。マイクロコンタクトが、上記で論じられたのに類似の誘電体基板１５２２及びトレース１５２８とともに示されるが、このプロセスを用いて、本質的に任意の構造上にマイクロコンタクトを製造することができる。
【００９１】
図２９に示されるように、各マイクロコンタクトは水平寸法又は幅寸法ｘを有し、ｘは近位ポスト部分１５５０の垂直方向又はｚ方向の長さにわたって変化し、近位ポスト部分１５５０と遠位部分１５０４との間の接合部において、概ね階段状に急激に増加し、その後、遠位部分の垂直方向の長さに沿って変化する。垂直方向の場所とともに幅が変化する傾きも、ポスト部分間の接合部において急激に変化する。各ポスト部分内の水平寸法又は幅寸法の変化のパターンは、そのようなポスト部分をエッチングするか、又は別の方法で形成するために用いられるプロセスによる。例えば、更なる実施形態では、遠位ポスト部分１５０４は、上記で論じられたようなマルチステージ（多段）エッチングプロセスによって形成することができ、それにより、各遠位ポスト部分は異なる副部分（sub-portion）を含み、異なる関数が垂直方向又はｚ方向における幅ｘの変化を規定する。
【００９２】
参照することにより本明細書の一部をなすものとする、２００４年１１月１０日に出願の米国特許出願第１０／９８５，１２６号、２００５年１２月２７日に出願の米国特許出願第１１／３１８，８２２号、２００５年１２月２３日に出願の米国特許出願第１１／３１８，１６４号、２００５年６月２４日に出願の米国特許出願第１１／１６６，９８２号、２００５年５月２７日に出願の米国特許出願第１１／１４０，３１２号及び米国特許第７，１７６，０４３号も参照されたい。
【００９３】
本明細書において用いられるようなポストを形成するためのプロセスは、米国特許出願第１１／７１７，５８７号に記述されるようなプロセスとすることができ、その特許出願は参照することにより本明細書の一部をなすものとする。
【００９４】
ここで図３０を参照すると、図１Ａ〜図２Ａに関して上記で図示及び説明されたアセンブリの変形形態による、パッケージ化された超小型電子アセンブリ９００の断面図が示されており、超小型電子素子９０２の前面から延在するポスト９１６が、多重エッチング導電性ポストを含む。
【００９５】
図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ９００は、図１Ａに関して上記で図示及び説明されたような基板９０１を含む。また、そのアセンブリは下向き又はフリップチップ位置にある超小型電子素子９０２と、基板を超小型電子素子と接合する導電性カラム９０３とを含む。導電性カラム９０３は導電性バンプ又はポスト９１２を含み、そのバンプ又はポストは基板９０１の主面９０６の上方に突出し、超小型電子素子９０２の前面９０９の上方に突出する導電性バンプ又はポスト９１６と位置合わせされる。
【００９６】
超小型電子素子９０２は前面９０９を有する。超小型電子素子９０２は半導体チップ等であることが好ましい。例えば、超小型電子素子はベアダイとすることができる。ポスト９１６は、超小型電子素子９０２の前面９０９において露出するボンドパッド９０８から延在することができる。
【００９７】
図３０に示されるように、導電性カラム９０３は導電性ポスト９１２及び９１６を導通可能に相互接続するハンダを含み、それにより、超小型電子素子９０２から基板９０１まで延在する導電性カラム９０３が作製される。導電性カラム９０３は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料、又は材料の組み合わせによって互いに結合することができる。例えば、導電性カラム９０３は、ポストとカバー材料との間の共晶結合又は陽極結合によって互いに結合することができる。
【００９８】
ポスト９１２は、他の実施形態を参照しながら本明細書において開示された任意のタイプの導電性ポストを含む、任意のタイプの導電性ポストとすることができる。例えば、ポスト９１２は、切頭円錐を含む、任意の形状を有することができる。各導電性ポスト９１２のベース及び先端は概ね円形とすることができるか、又は異なる形状、例えば、楕円形を有することができる。
【００９９】
より具体的には、基板９０１から延在するポスト９１２は、図１Ａ、図１Ｃ、図２及び図２Ａにおいて示されるポスト１０８とすることができ、それぞれハンダのキャップ１３０を含むことができる対応するポスト１１０の代わりに、超小型電子素子９０２から延在するポスト９１６を用いることができる。
【０１００】
ポスト９１２をポスト９１６に接合する前に、ポスト９１２は、図５に示され、それぞれがハンダのキャップ２３０を含むポスト２０８とすることができ、対応するポスト２１０の代わりに、ポスト９１６を用いることができる。ポスト９１２は、図６に示され、それぞれがハンダのキャップ３３０を含むポスト３０８とすることができ、同じくそれぞれがハンダのキャップ３３０を含むことができる対応するポスト３１０の代わりに、ポスト９１６を用いることができる。
【０１０１】
特定の実施形態では、ポスト９１２は図８に示されるポスト５０８とすることができ、対応するポスト５１０の代わりに、ポスト９１６を用いることができる。そのような実施形態では、ポスト９１２及び９１６は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成されることが好ましく、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。
【０１０２】
ポスト９１２は図９〜図１１に示されるポスト６０８とすることができ、対応するポスト６１０の代わりに、ポスト９１６を用いることができる。そのような実施形態では、ポスト９１２及び９１６は銅から構成されることが好ましく、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成される。
【０１０３】
ポスト９１２は図１２に示される多層基板７０２のポスト７０８とすることができ、対応するポスト７１０の代わりに、ポスト９１６を用いることができる。そのような実施形態では、ポスト９１２は、ポストの先端にある仕上げ金属、例えば、金と、導電性パッド及びポスト内に存在する別の金属との間に形成される拡散結合等を通じて、超小型電子素子９０２から延在するポスト９１６に直接接合することができる。代替的には、ポスト９１２及び９１６は、ハンダ、スズ又は共晶組成物のような可融金属を通じて互いに接合することができ、可融金属はポスト及びパッドを濡らし、濡れた接合部又はハンダ付けされた接合部を形成する。
【０１０４】
ポスト９１２は図１３に示される基板８０６、８０６’から延在するポスト８１２及び他のポストとすることができ、対応するポスト８１０、８１０’の代わりに、ポスト９１６を用いることができる。そのような実施形態では、ポスト９１２及び９１６は、図１３に示されるアセンブリ８００、８００’のようなスタック型パッケージアセンブリにおいて用いることができる。
【０１０５】
ポスト９１２及び９１６は、図２４に示される多層基板１０のような多層基板とともに用いることができる。ポスト９１２は図２４に示されるマイクロコンタクト３８とすることができ、ポスト９１６はダイ５４のような超小型電子素子又は他の構成要素から延在することができ、ポスト９１２は、本明細書において説明されるハンダ又は他のポスト結合プロセスを用いて、ポスト９１６に結合できるようになる。
【０１０６】
ポスト９１２は図２５に示されるマイクロコンタクト７２とすることができ、ポスト９１２は、トレース７６に形作られた金属層から垂直に突出する。
【０１０７】
ポスト９１２は図２７に示されるマイクロコンタクト３８とすることができ、ポスト９１２は基板から延在し、基板は、トレース６０と、開口部８２と、端子６１と、オプションの第２の誘電体層８４とを含む。
【０１０８】
ポスト９１６は多重エッチング導電性ポストである。図３０に示されるように、ポスト９１６は、図２１Ｂに示される二重エッチングマイクロコンタクト３８と同じである。図２１Ｂを参照しながら上記で説明されたように、各ポスト９１６は概ね、垂直方向又はＺ方向に延在する中心軸の回りの回転体の形をとることになり、その回転体は超小型電子素子９０２から下方に、かつ前面９０９の平面に対して概ね垂直に存在する。
【０１０９】
他の実施形態（図示せず）では、ポスト９１６は、例えば、図２１Ａ、図２１Ｃ及び図２１Ｄに示される多重エッチングマイクロコンタクト３８を含む、任意の多重エッチング導電性ポストとすることができる。ポスト９１６は図３０において二重エッチングされるように示されるが、ポスト９１６は、図２１Ｄに示される４回エッチングのような、３回以上のエッチングを受けることもできる。
【０１１０】
ポスト９１６は、図２８及び図２９に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト９１６は、超小型電子素子９０２に近い近位ポスト部分１５５０と、超小型電子素子から離れた遠位ポスト部分１５０４とを含む。
【０１１１】
ここで図３１を参照すると、図１Ａ〜図２Ａに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ９２０の断面図が示されており、基板９２１の上面から延在するポスト９３２が多重エッチング導電性ポストを含む。
【０１１２】
図３１に示されるパッケージ化された超小型電子アセンブリ９２０は、図３０に示されるパッケージ化された超小型電子アセンブリ９００と概ね同じであるが、基板９２１から延在するポスト９３２が、図２１Ｂに示される二重エッチングマイクロコンタクト３８のような多重エッチング導電性ポストであり、一方、超小型電子素子９２２から延在するポスト９３６は、他の実施形態を参照しながら本明細書において開示される任意のタイプの導電性ポストを含む、任意のタイプの導電性ポストとすることができる点が異なる。
【０１１３】
図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ９２０は、図１Ａに関して上記で図示及び説明されたような基板９２１を含む。また、アセンブリは、下向き又はフリップチップ位置にある超小型電子素子９２２と、基板を超小型電子素子と接合する導電性カラム９２３とを含む。導電性カラム９２３は、基板９２１の主面９２６の上方に突出する導電性バンプ又はポスト９３２を含み、導電性バンプ又はポスト９３２は、超小型電子素子９２２の前面９２９の上方に突出する導電性バンプ又はポスト９３６と位置合わせされる。
【０１１４】
図３１に示されるように、導電性カラム９２３は、導電性ポスト９３２及び９３６を導通可能に相互接続するハンダを含み、それにより、超小型電子素子９２２から基板９２１まで延在する導電性カラム９２３が作製される。導電性カラム９２３は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料又は材料の組み合わせによって互いに結合することができる。
【０１１５】
ポスト９３２は多重エッチング導電性ポストとすることができる。図３１に示されるように、ポスト９３２は図２１Ｂに示される二重エッチングマイクロコンタクト３８と同じである。他の実施形態（図示せず）では、ポスト９３２は、例えば、図２１Ａ、図２１Ｃ及び図２１Ｄに示される多重エッチングマイクロコンタクト３８を含む、任意の多重エッチング導電性ポストとすることができる。ポスト９３２は図３１において二重エッチングされるように示されるが、ポスト９３２は、図２１Ｄに示される４回エッチングのような、３回以上のエッチングを受けることもできる。ポスト９３２は、図２８及び図２９に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト９３２は、基板９２２に近い近位ポスト部分１５５０と、基板から離れた遠位ポスト部分１５０４とを含む。
【０１１６】
ポスト９３６は、他の実施形態を参照しながら本明細書において開示された任意のタイプの導電性ポストを含む、任意のタイプの導電性ポストとすることができる。例えば、ポスト９３６は、切頭円錐を含む、任意の形状を有することができる。各導電性ポスト９３６のベース及び先端は概ね円形とすることができるか、又は異なる形状、例えば、楕円形を有することができる。
【０１１７】
より具体的には、超小型電子素子９２２から延在するポスト９３６は、図１Ｂ、図２及び図２Ａにおいて示されるポスト１１０とすることができ、対応するポスト１０８の代わりに、基板９２１から延在するポスト９３２を用いることができる。ポスト９３６のそれぞれはハンダのキャップ１３０を含むことができる。
【０１１８】
ポスト９３６をポスト９３２に接合する前に、ポスト９３６は、図５に示されるポスト２１０とすることができ、ハンダのキャップ２３０を含む対応するポスト２０８の代わりに、ポスト９３２を用いることができる。ポスト９３６は、図６に示され、それぞれがハンダのキャップ３３０を含むポスト３１０とすることができ、同じくそれぞれがハンダのキャップ３３０を含むことができる対応するポスト３０８の代わりに、ポスト９３２を用いることができる。
【０１１９】
特定の実施形態では、ポスト９３６は図８に示されるポスト５１０とすることができ、対応するポスト５０８の代わりに、ポスト９３２を用いることができる。そのような実施形態では、ポスト９３２及び９３６は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成されることが好ましく、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。
【０１２０】
ポスト９３６は図９〜図１１に示されるポスト６１０とすることができ、対応するポスト６０８の代わりに、ポスト９３２を用いることができる。そのような実施形態では、ポスト９３２及び９３６は銅から構成されることが好ましく、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成される。
【０１２１】
ポスト９３６は図１３に示されるポスト８１０、８１０’とすることができ、基板８０６、８０６’から延在する対応するポストの代わりに、ポスト９３２を用いることができる。そのような実施形態では、ポスト９３２及び９３６は、図１３に示されるアセンブリ８００、８００’のようなスタック型パッケージアセンブリにおいて用いることができる。
【０１２２】
ポスト９３２及び９３６は、図２４に示される多層基板１０のような多層基板とともに用いることができる。ポスト９３２は図２４に示されるマイクロコンタクト３８とすることができ、ポスト９３６はダイ５４のような超小型電子素子又は他の構成要素から延在することができ、ポスト９３２は、本明細書において説明されるハンダ又は他のポスト結合プロセスを用いて、ポスト９３６に結合できるようになる。
【０１２３】
ここで図３２を参照すると、図１Ａ〜図２Ａに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ９４０の断面図が示されており、基板９４１の上面から延在するポスト９５２及び超小型電子素子９４２の前面から延在するポスト９５６が多重エッチング導電性ポストを含む。
【０１２４】
図３２に示されるパッケージ化された超小型電子アセンブリ９４０は、図３０に示されるパッケージ化された超小型電子アセンブリ９００及び図３１に示されるパッケージ化された超小型電子アセンブリ９２０と概ね同じであるが、基板９４１から延在するポスト９５２及び超小型電子素子９４２から延在するポスト９５６がいずれも、図２１Ｂに示される二重エッチングマイクロコンタクト３８のような多重エッチング導電性ポストである点が異なる。
【０１２５】
図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ９４０は、図１Ａに関して上記で図示及び説明されたような基板９４１を含む。また、アセンブリは、下向き又はフリップチップ位置にある超小型電子素子９４２と、基板を超小型電子素子と接合する導電性カラム９４３とを含む。導電性カラム９４３は、基板９４１の主面９４６の上方に突出する導電性バンプ又はポスト９５２を含み、導電性バンプ又はポスト９５２は、超小型電子素子９４２の前面９４９の上方に突出する導電性バンプ又はポスト９５６と位置合わせされる。
【０１２６】
図３２に示されるように、導電性カラム９４３は、導電性ポスト９５２及び９５６を導通可能に相互接続するハンダを含み、それにより、超小型電子素子９４２から基板９４１まで延在する導電性カラム９４３が作製される。導電性カラム９４３は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料又は材料の組み合わせによって互いに結合することができる。
【０１２７】
ポスト９５２及び９５６は多重エッチング導電性ポストとすることができる。図３２に示されるように、ポスト９５２及び９５６は図２１Ｂに示される二重エッチングマイクロコンタクト３８と同じである。他の実施形態（図示せず）では、ポスト９５２及び９５６は、例えば、図２１Ａ、図２１Ｃ及び図２１Ｄに示される多重エッチングマイクロコンタクト３８を含む、任意の多重エッチング導電性ポストとすることができる。
【０１２８】
ポスト９５２及び９５６は図２１Ｂに示される二重エッチングマイクロコンタクト３８と同じであるように示されるが、他の実施形態（図示せず）では、ポスト９５２はポスト９５６とは異なる多重エッチング形状を有することができ、例えば、ポスト９５２が図２１Ａに示されるように形作られ、ポスト９５６が図２１Ｃに示されるように形作られる場合を含み、ポスト９５２の形状を決定し且つポスト９５２の第１のエッチングステップ及び第２のエッチングステップにおいて用いられるエッチング条件によって決定される第１の関数及び第２の関数は、ポスト９５６の形状を決定し且つポスト９５６の第１のエッチングステップ及び第２のエッチングステップにおいて用いられるエッチング条件によって決定される第３の関数及び第４の関数とは異なる場合がある。
【０１２９】
ポスト９５２及び９５６は、図３２において二重エッチングされるように示されるが、ポスト９５２及び９５６は、図２１Ｄに示される４回エッチングのような、３回以上のエッチングを受けることもできる。ポスト９５２及び９５６は、図２８及び図２９に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト９５２及び９５６は、基板９４２に近い近位ポスト部分１５５０と、基板から離れた遠位ポスト部分１５０４とを含む。
【０１３０】
より具体的には、ポスト９５２及び９５６の一方又は両方が、図１Ｂ、図１Ｃ、図５及び図６に示されるような、ハンダのキャップを含む場合がある。
【０１３１】
図８に示される実施形態と同様に、ポスト９５２及び９５６は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成される場合があり、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。
【０１３２】
図９に示される実施形態と同様に、ポスト９５２及び９５６は銅から構成することができ、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成することができる。
【０１３３】
ポスト９５２及び９５６は図１３に示されるアセンブリ８００、８００’のようなスタック型パッケージアセンブリにおいて用いることができる。ポスト９５２及び９５６は図２４に示される多層基板１０のような多層基板とともに用いることもできる。
【０１３４】
ここで図３３を参照すると、図１Ａ〜図２Ａに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ９６０の断面図が示されており、基板９６１の上面から延在するポスト９７２が多重エッチング導電性ポストを含む。
【０１３５】
図３３に示されるパッケージ化された超小型電子アセンブリ９６０は図３１に示されるパッケージ化された超小型電子アセンブリ９２０と概ね同じであるが、超小型電子素子９６２から延在するポスト９７６が、他の実施形態を参照しながら本明細書において開示された切頭円錐ポスト又はマイクロコンタクトのいずれかのような切頭円錐形状を有する点が異なる。
【０１３６】
図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ９６０は、図１Ａに関して上記で図示及び説明されたような基板９６１を含む。また、アセンブリは、下向き又はフリップチップ位置にある超小型電子素子９６２と、基板を超小型電子素子と接合する導電性カラム９６３とを含む。導電性カラム９６３は、基板９６１の主面９６６の上方に突出する導電性バンプ又はポスト９７２を含み、導電性バンプ又はポスト９７２は、超小型電子素子９６２の前面９６９の上方に突出する導電性バンプ又はポスト９７６と位置合わせされる。
【０１３７】
図３３に示されるように、導電性カラム９６３は、導電性ポスト９７２及び９７６を導通可能に相互接続するハンダを含み、それにより、超小型電子素子９６２から基板９６１まで延在する導電性カラム９６３が作製される。導電性カラム９６３は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料又は材料の組み合わせによって互いに結合することができる。
【０１３８】
ポスト９７２は多重エッチング導電性ポストとすることができる。図３３に示されるように、ポスト９７２は図２１Ｂに示される二重エッチングマイクロコンタクト３８と同じである。他の実施形態（図示せず）では、ポスト９７２は、例えば、図２１Ａ、図２１Ｃ及び図２１Ｄに示される多重エッチングマイクロコンタクト３８を含む、任意の多重エッチング導電性ポストとすることができる。ポスト９７２は、図３３において二重エッチングされるように示されるが、ポスト９７２は、図２１Ｄに示される４回エッチングのような、３回以上のエッチングを受けることもできる。ポスト９７２は、図２８及び図２９に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト９７２は、基板９６２に近い近位ポスト部分１５５０と、基板から離れた遠位ポスト部分１５０４とを含む。
【０１３９】
より具体的には、ポスト９７２及び９７６の一方又は両方が、図１Ｂ、図１Ｃ、図５及び図６に示されるような、ハンダのキャップを含む場合がある。
【０１４０】
図８に示される実施形態と同様に、ポスト９７２及び９７６は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成される場合があり、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。
【０１４１】
図９に示される実施形態と同様に、ポスト９７２及び９７６は銅から構成することができ、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成することができる。
【０１４２】
ポスト９７２及び９７６は図１３に示されるアセンブリ８００、８００’のようなスタック型パッケージアセンブリにおいて用いることもできる。ポスト９７２及び９７６は図２４に示される多層基板１０のような多層基板とともに用いることもできる。
【０１４３】
ここで図３４を参照すると、図１Ａ〜図２Ａに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ９８０の断面図が示されており、超小型電子素子９８２の前面から延在するポスト９９６が多重エッチング導電性ポストを含む。
【０１４４】
図３４に示されるパッケージ化された超小型電子アセンブリ９８０は図３０に示されるパッケージ化された超小型電子アセンブリ９００と概ね同じであるが、図３０において基板９０１から延在するポスト９１２の代わりに、他の実施形態を参照しながら本明細書において開示されるボンドパッドのいずれかのような、基板９８１に取り付けられたボンドパッド９９２が用いられている点が異なる。
【０１４５】
図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ９８０は、図１Ａに関して上記で図示及び説明されたような基板９８１を含む。また、アセンブリは、下向き又はフリップチップ位置にある超小型電子素子９８２と、基板を超小型電子素子と接合する導電性カラム９８３とを含む。導電性カラム９８３は、基板９８１の主面９８６に取り付けられた導電性ボンドパッド９９２を含み、導電性ボンドパッド９９２は、超小型電子素子９８２の前面９８９の上方に突出する導電性バンプ又はポスト９９６と位置合わせされる。
【０１４６】
図３４に示されるように、導電性カラム９８３は、導電性ポスト９９６及び導電性パッド９９２を導通可能に相互接続するハンダを含み、それにより、超小型電子素子９８２から基板９８１まで延在する導電性カラム９８３が作製される。導電性カラム９８３は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料又は材料の組み合わせによって互いに結合することができる。
【０１４７】
ポスト９９６は多重エッチング導電性ポストとすることができる。図３４に示されるように、ポスト９９６は図２１Ｂに示される二重エッチングマイクロコンタクト３８と同じである。他の実施形態（図示せず）では、ポスト９９６は、例えば、図２１Ａ、図２１Ｃ及び図２１Ｄに示される多重エッチングマイクロコンタクト３８を含む、任意の多重エッチング導電性ポストとすることができる。ポスト９９６は、図３３において二重エッチングされるように示されるが、ポスト９９６は、図２１Ｄに示される４回エッチングのような、３回以上のエッチングを受けることもできる。ポスト９９６は、図２８及び図２９に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト９９６は、超小型電子素子９８１に近い近位ポスト部分１５５０と、超小型電子素子から離れた遠位ポスト部分１５０４とを含む。
【０１４８】
より具体的には、パッド９９２及びポスト９９６の一方又は両方が、図１Ｂ、図１Ｃ、図５及び図６に示されるような、ハンダのキャップを含む場合がある。
【０１４９】
図８に示される実施形態と同様に、パッド９９２及びポスト９９６は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成される場合があり、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。
【０１５０】
図９に示される実施形態と同様に、パッド９９２及びポスト９９６は銅から構成することができ、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成することができる。
【０１５１】
パッド９９２及びポスト９９６は図１３に示されるアセンブリ８００、８００’のようなスタック型パッケージアセンブリにおいて用いることができる。パッド９９２及びポスト９９６は図２４に示される多層基板１０のような多層基板とともに用いることもできる。
【０１５２】
ここで図３５を参照すると、図１Ａ〜図２Ａに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ１０００の断面図が示されており、基板１００１の上面から延在するポスト１０１２及び超小型電子素子１００２の前面から延在するポスト１０１６が多重エッチング導電性ポストを含む。
【０１５３】
図３５に示されるパッケージ化された超小型電子アセンブリ１０００は、図３２に示されるパッケージ化された超小型電子アセンブリ９４０と概ね同じであるが、導電性ポスト１０１２及び１０１６を導通可能に相互接続する導電性カラム１００３内に含まれるハンダが、超小型電子素子１００２の導電性パッド１００８と接触していない点が異なる。特定の実施形態では、導電性カラム１００３に含まれるハンダは、基板１００１の主面１００６と接触しないか、又は基板の主面１００６において露出する場合があるパッドのような、そこから基板のポスト１０１２が延在することができるパッド（図示せず）と接触しない。
【０１５４】
図３０〜図３４に示される導電性カラム９０３、９２３、９４３、９６３及び９８３は超小型電子素子と基板との間のスタンドオフすなわち垂直距離を長くし、それと同時に導電性カラム間の中心間水平距離すなわちピッチを短くできるようにすることによって、チップ・オン・サブストレートパッケージング用の増大した高さをもたらすことができる。基板と超小型電子素子との間の距離を長くできることによって、導電性カラムにおける応力を低減するのを助けることができ、アンダーフィル材料（例えば、図２Ａを参照）を被着するのを容易にするのを助けることができ、使用されるアンダーフィルの種類を増やすのを可能にすることができる。
【０１５５】
図３０に示されるポスト９１２及び９１６、図３１に示されるポスト９３２及び９３６、図３２に示されるポスト９５２及び９５６、図３３に示されるポスト９７２及び９７６並びに図３４に示されるボンドパッド９９２及びポスト９９６は、銅、銅合金、金及びそれらの組み合わせのような、任意の導電性材料から形成することができる。図３１に示されるポスト９３２及び９３６、図３２に示されるポスト９５２及び９５６、図３３に示されるポスト９７２及び９７６並びに図３４に示されるボンドパッド９９２及びポスト９９６は、ハンダによって濡れることができる露出した金属層を含むことができる。例えば、それらのポストは銅から構成することができ、ポストの表面に金の層を有することができる。さらに、図３１に示されるポスト９３２及び９３６、図３２に示されるポスト９５２及び９５６、図３３に示されるポスト９７２及び９７６並びに図３４に示されるボンドパッド９９２及びポスト９９６は、接合されることになるハンダの融解温度よりも高い融解温度を有する少なくとも１つの金属層を含むことができる。例えば、そのような導電性ポストは、銅の層を含むか、又は全体が銅から形成されることになる。
【０１５６】
図３１に示されるポスト９３２及び９３６、図３２に示されるポスト９５２及び９５６、図３３に示されるポスト９７２及び９７６並びに図３４に示されるポスト９９６の寸法は、広い範囲にわたって様々にすることができるが、大抵の場合に、基板及び超小型電子素子の前面から延在する各ポストの高さは少なくとも３０ミクロン（μｍ）であり、最大で３００ミクロン（μｍ）まで延在することができる。これらのポストはその直径又は幅（基板及び超小型電子素子のそれぞれの前面に対して概ね平行）よりも大きな高さ（基板及び超小型電子素子のそれぞれの前面に対して概ね垂直）を有することができる。しかしながら、高さは幅よりも小さくすることもでき、例えば、幅の少なくとも半分のサイズにすることができる。
【０１５７】
半導体チップのような超小型電子素子を基板、例えば、チップキャリアに電気的に接続するためのプロセスは、米国特許出願第１２／２８６，１０２号において更に記述することができ、その特許出願は参照することにより本明細書の一部をなすものとする。
【０１５８】
本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。
【０１５９】
本明細書において記述される種々の従属請求項及び他の特徴は、初期の請求項において提示されるのとは異なる方法において組み合わせることができることは理解されよう。また、個々の実施形態との関連で説明された特徴は、記述される実施形態のうちの他の実施形態と共用できることも理解されよう。
【図１Ａ】
2013534060.tif 000003
【図１Ｂ】
2013534060.tif 000004
【図１Ｃ】
2013534060.tif 000005
【図２】
2013534060.tif 000006
【図２Ａ】
2013534060.tif 000007
【図３】
2013534060.tif 000008
【図４】
2013534060.tif 000009
【図５】
2013534060.tif 000010
【図６】
2013534060.tif 000011
【図７】
2013534060.tif 000012
【図８】
2013534060.tif 000013
【図９】
2013534060.tif 000014
【図１０】
2013534060.tif 000015
【図１１】
2013534060.tif 000016
【図１２】
2013534060.tif 000017
【図１３】
2013534060.tif 000018
【図１４】
2013534060.tif 000019
【図１５】
2013534060.tif 000020
【図１６】
2013534060.tif 000021
【図１７】
2013534060.tif 000022
【図１８】
2013534060.tif 000023
【図１９】
2013534060.tif 000024
【図２０】
2013534060.tif 000025
【図２１Ａ】
2013534060.tif 000026
【図２１Ｂ】
2013534060.tif 000027
【図２１Ｃ】
2013534060.tif 000028
【図２１Ｄ】
2013534060.tif 000029
【図２１Ｅ】
2013534060.tif 000030
【図２２】
2013534060.tif 000031
【図２３】
2013534060.tif 000032
【図２４】
2013534060.tif 000033
【図２５】
2013534060.tif 000034
【図２６】
2013534060.tif 000035
【図２７】
2013534060.tif 000036
【図２８】
2013534060.tif 000037
【図２９】
2013534060.tif 000038
【図３０】
2013534060.tif 000039
【図３１】
2013534060.tif 000040
【図３２】
2013534060.tif 000041
【図３３】
2013534060.tif 000042
【図３４】
2013534060.tif 000043
【図３５】
2013534060.tif 000044
【国際調査報告】
2013534060.tif 000045
2013534060.tif 000046
2013534060.tif 000047
2013534060.tif 000048
2013534060.tif 000049