(57)【要約】  本発明は、ＰＶＤ法によって堆積されたＰＶＤ層（６）とＣＶＤ法によって堆積されたＣＶＤ層（１０）とを含むオプトエレクトロニクス半導体基体用の薄膜封止体（１１）に関する。また、本発明は、薄膜封止体を備えたオプトエレクトロニクス半導体基体、ならびに、薄膜封止体の製造方法に関する。
2013544953.tif 000002
【特許請求の範囲】
【請求項１】
オプトエレクトロニクス半導体基体用の薄膜封止体（１１）であって、
ＰＶＤ法によって堆積されたＰＶＤ層（６）と、
ＣＶＤ法によって堆積されたＣＶＤ層（１０）と
を含む
ことを特徴とする薄膜封止体（１１）。
【請求項２】
前記ＰＶＤ層（６）および前記ＣＶＤ層（１０）は共通の界面を形成している、請求項１記載の薄膜封止体（１１）。
【請求項３】
前記ＰＶＤ層（６）は導電性を有するように構成されている、請求項２記載の薄膜封止体（１１）。
【請求項４】
前記ＰＶＤ層（６）の厚さは５０ｎｍ以上４００ｎｍ以下である、請求項１から３までのいずれか１項記載の薄膜封止体（１１）。
【請求項５】
前記ＰＶＤ層（６）は、チタン、タングステン、チタンタングステン、チタン窒化物、タングステン窒化物、チタンタングステン窒化物、白金、ニッケル、金、タンタルの材料のうち１つを含む、請求項１から４までのいずれか１項記載の薄膜封止体（１１）。
【請求項６】
前記ＣＶＤ層（１０）の厚さは２ｎｍ以上２０ｎｍ以下である、請求項１から５までのいずれか１項記載の薄膜封止体（１１）。
【請求項７】
前記ＣＶＤ層（１０）は、ケイ素、ケイ素酸化物、ケイ素窒化物、チタン窒化物の材料のうち１つを含む、請求項１から６までのいずれか１項記載の薄膜封止体（１１）。
【請求項８】
交互に配置された複数の前記ＣＶＤ層（１０）と複数の前記ＰＶＤ層（６，１３）とが設けられている、請求項１から７までのいずれか１項記載の薄膜封止体（１１）。
【請求項９】
前記ＣＶＤ層（１０）は直接に前記ＰＶＤ層（６）上に設けられており、前記ＣＶＤ層（１０）は該ＣＶＤ層（１０）が前記ＰＶＤ層（６）内の脆弱箇所のみを充填するようにエッチバックされている、請求項１から８までのいずれか１項記載の薄膜封止体（１１）。
【請求項１０】
前記エッチバックされたＣＶＤ層（１０）上に、ＰＶＤ法によって堆積された別のＰＶＤ層（１３）が設けられている、請求項９記載の薄膜封止体（１１）。
【請求項１１】
前記ＣＶＤ層（１０）は電気的絶縁材料を含む、請求項９または１０記載の薄膜封止体（１１）。
【請求項１２】
請求項１から１０までのいずれか１項記載の薄膜封止体（１１）が半導体基体の金属要素を封止していることを特徴とするオプトエレクトロニクス半導体基体。
【請求項１３】
前記金属要素は電気コンタクトまたは反射層（４）である、請求項１２記載のオプトエレクトロニクス半導体基体。
【請求項１４】
前記金属要素は、銀、アルミニウム、金、チタン、ニッケルの材料のうちいずれかを含む、請求項１２または１３記載のオプトエレクトロニクス半導体基体。
【請求項１５】
薄膜封止体（１１）の製造方法であって、
ＰＶＤ法によりＰＶＤ層（６）を堆積するステップと、
ＣＶＤ法によりＣＶＤ層（１０）を堆積するステップと
を含む
ことを特徴とする薄膜封止体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜封止体、薄膜封止体を備えたオプトエレクトロニクス半導体基体、ならびに、薄膜封止体の製造方法に関する。
【０００２】
本発明の課題は、特にオプトエレクトロニクス半導体基体用の薄膜封止体を提供して、構造上の非平坦性を有する表面を良好に封止できるようにすることである。さらに、こうした薄膜封止体を備えるオプトエレクトロニクス半導体基体、および、こうした薄膜封止体の製造方法を提供することである。
【０００３】
この課題は、請求項１の特徴を有する薄膜封止体、請求項１２の特徴を有する薄膜封止体を備えたオプトエレクトロニクス半導体基体、ならびに、請求項１５の特徴を有する薄膜封止体の製造方法により、解決される。有利な実施態様および実施形態は従属請求項に記載されている。
【０００４】
オプトエレクトロニクス半導体基体用の薄膜封止体は、特に、ＰＶＤ法によって堆積されたＰＶＤ層と、ＣＶＤ法によって堆積されたＣＶＤ層とを含む。
【０００５】
ＰＶＤ法（"フィジカルヴェイパーデポジション"、物理的気相蒸着法）では、コーティングすべき表面が、容積空間内、例えばレセプタ内に準備される。また、容積空間内には、出発材料が気相で準備される。出発材料は直接に表面で凝縮され、そこに固体のＰＶＤ層が形成される。
【０００６】
ＰＶＤ法として、特に、熱印加によって出発材料を気相へ移行させる熱蒸着法と、イオン打ち込みによって出発材料を気相へ移行させるスパッタリングとが挙げられる。さらに、電子ビームを用いて出発材料を気相へ移行させる電子ビーム蒸着法をＰＶＤ法として利用してもよい。ふつう、ＰＶＤ層は典型的に粒界を呈し、粒界に沿ったＰＶＤ層の拡散係数は一般に容積空間材料の拡散係数よりも格段に高くなる。
【０００７】
ＣＶＤ法（"ケミカルヴェイパーデポジション"、化学的気相蒸着法）においても、同様に、まず、コーティングすべき表面が容積空間内に準備される。また、容積空間内には、少なくとも１つの第１の出発材料が準備され、この第１の出発材料から、化学反応により、コーティングすべき表面に固体のＣＶＤ層が堆積される。一般に、容積空間には、少なくとも１つの第２の出発材料が用意されており、第１の出発材料と第２の出発材料との化学反応により、固体のＣＶＤ層が表面上に形成される。ＣＶＤ法はコーティングすべき表面での少なくとも１つの化学反応によってＣＶＤ層を形成することを特徴とする。ふつう、或る化学反応は所定の反応温度で生じる。特に有利には、コーティングすべき表面は固体のＣＶＤ層の形成にいたる化学反応を引き起こすための反応温度を有する。なお、化学的気相蒸着法では、３つ以上の出発材料を用いることもできる。
【０００８】
ＣＶＤ法とは、特に、次のようなプロセスであると理解されたい。すなわち、ＰＥＣＶＤ法（"プラズマエンハンストケミカルヴェイパーデポジション"、プラズマ支援化学気相蒸着法）、ＭＯＣＶＤ法（"メタルオーガニックケミカルヴェイパーデポジション"、有機金属化学気相蒸着法）、ＡＬＤ法（"アトミックレイヤデポジション"、原子層蒸着法）、ＮＬＤ法（"ナノレイヤデポジション"、ナノ層蒸着法）などである。
【０００９】
ＰＥＣＶＤ法では、一般に、化学的蒸着の際に容積空間内のプラズマが点弧され、一方、ＭＯＣＶＤ法では、化学的蒸着の際に少なくとも１つの有機金属出発化合物が使用される。
【００１０】
原子層蒸着法（アトミックレイヤデポジション；ＡＬＤ法）は、第１のガス状出発材料が、コーティングすべき表面が準備された容積空間内へ供給されて、当該表面に吸収されるプロセスである。当該表面が出発材料を含む原子層もしくは分子層によって、有利には完全に、少なくとも大部分覆われると、析出が飽和し、それ以上の材料はもはや堆積されなくなる。続いて、通常、第１の出発材料のうちガス状の一部または表面に吸収されずに存在している一部が再び容積空間から除去され、第２の出発材料が容積空間内へ供給される。第２の出発材料は、表面で吸収される第１の出発化合物と化学反応して、固体のＡＬＤ層を形成する。上述した２つのプロセスステップは所望の厚さのＡＬＤ層が得られるまで多数回反復される。
【００１１】
ＮＬＤ法とは、層厚さが所定の値に達した後、ＣＶＤ層の層成長が中断されるＣＶＤプロセスのことである。ここでの所定の値は有利には０．５ｎｍ以上５ｎｍ以下である。次のステップでは当該層がプラズマ処理にかけられる。有利にはふつう、プラズマ処理によってガス状の出発材料が不完全に反応して生じた一般に有機的性質を有する残留物が取り除かれる。これはふつう、層特性にポジティブに作用する。この場合にも、ＣＶＤ堆積ステップおよびプラズマ処理ステップは所望の厚さのＮＬＤ層が得られるまで多数回反復される。
【００１２】
ＡＬＤ法とは異なり、ＮＬＤ法では、ＣＶＤ層の厚さが１原子層を上回るＣＶＤ層の堆積が１回のプロセスステップで可能となる。
【００１３】
ＣＶＤ法とは、特に、容積空間内に、コーティングすべき表面のほか、コーティングすべき表面の化学基と化学反応して固体のＣＶＤ層を形成するガス状出発材料が１つしか供給されないプロセスであると理解されたい。例えば、容積空間内にガス状のヘクサメチルジシラザンＨＭＤＳを出発材料として供給することができる。この物質は、例えば半導体表面である表面のＯＨ基と化学反応して、ＣＶＤ層としての固体ＨＭＤＳ層を形成する。
【００１４】
ＰＶＤ法の期間中、構造上の非平坦性による構造的脆弱箇所がＰＶＤ層に生じることがある。これは例えば、出発材料がコーティングすべき表面に対して斜めに入射したり、形成されるＰＶＤ層によるシェーディングが生じたり、堆積される出発材料の表面運動力が不足したりすることによって起こる。
【００１５】
中心となるアイデアは、コーティングすべき表面の構造的脆弱箇所、つまりＰＶＤ層の特に構造上の非平坦性に生じる構造的脆弱箇所を、第２の層によって閉塞させるということである。構造的脆弱箇所はしばしば高いアスペクト比を有する。当該閉塞には、高いコンフォーマル性を特長とするＣＶＤ法が特に適している。
【００１６】
本発明の薄膜封止体は、一般に、半導体テクノロジにおけるウェットケミカルエッチングで用いられるような侵襲性液体に対して密であるという利点を有する。また、薄膜封止体は有利にはほぼ気密であり、通常は原子もしくはイオン（例えば金属イオン）の拡散を阻止する。
【００１７】
特に有利には、ＣＶＤ層およびＰＶＤ層を含む薄膜封止体は、アスペクト比が２０：１より大きい非平坦性を有する表面を環境影響、特に液体に対して密に封止することに適している。また、薄膜封止体は、より小さなアスペクト比を有するパターニング表面を確実に封止することにも適している。
【００１８】
特に有利には、ＰＶＤ層およびＣＶＤ層は共通の界面を形成している。つまり、ＰＶＤ層とＣＶＤ層とは相互に直接に接触する位置に存在している。
【００１９】
薄膜封止体の有利な実施形態によれば、ＰＶＤ層は導電性を有するように構成されている。これにより、特に、導電性の薄膜封止体が形成され、この薄膜封止体を介して封止された半導体基体の電気コンタクトを形成することができる。
【００２０】
有利には、ＰＶＤ層の厚さは５０ｎｍ以上４００ｎｍ以下である。
【００２１】
薄膜封止体の有利な実施形態によれば、ＰＶＤ層は、チタン、タングステン、チタンタングステン、チタン窒化物、タングステン窒化物、チタンタングステン窒化物、白金、ニッケル、金、タンタルの材料のうち少なくとも１つを含む。これらの材料のうち少なくとも１つから成るかまたはこれらの材料のうち少なくとも１つを含むＰＶＤ層は、一般に、導電性を有する。
【００２２】
有利には、ＣＶＤ層の厚さは２ｎｍ以上２０ｎｍ以下である。
【００２３】
有利な別の実施形態によれば、ＣＶＤ層は、ケイ素、ケイ素酸化物、ケイ素窒化物、チタン窒化物の材料のうち少なくとも１つを含むかまたはこれらの材料のうち少なくとも１つから成る。これらの材料のうち少なくとも１つから成るかまたはこれらの材料の少なくとも１つを含むＣＶＤ層は、一般に、導電性を有する。
【００２４】
薄膜封止体の有利な実施形態によれば、ＣＶＤ層は電気的絶縁材料を含むか、または、こうした電気的絶縁材料から成る。電気的絶縁材料は，一般に、チタン窒化物などの導電性材料よりも格段に低価格であり、ＣＶＤ法による小さな操作コストで堆積可能となる。
【００２５】
さらに、薄膜封止体を、交互に配置された複数のＣＶＤ層と複数のＰＶＤ層とから形成することもできる。この場合、各ＰＶＤ層および各ＣＶＤ層は必ずしも同じ材料及び／又は同じ厚さを有さなくてよい。
【００２６】
薄膜封止体の有利な別の実施形態によれば、ＣＶＤ層は直接にＰＶＤ層上に設けられ、ＣＶＤ層はこのＣＶＤ層がＰＶＤ層内の構造的脆弱箇所のみを充填するようにエッチバックされる。このようにすれば、ＰＶＤ層として導電性材料が使用される場合に、絶縁材料を含むＣＶＤ層によって、導電性の薄膜封止体を得ることができるので有利である。
【００２７】
この実施形態では、特に有利に、ＰＶＤ層が封止すべき半導体基体の表面に直接に接触する。有利には、この実施例の薄膜封止体は、唯一のＣＶＤ層と唯一のＰＶＤ層とを有する。特に有利には、この実施例の薄膜封止体は、唯一のＣＶＤ層および唯一のＰＶＤ層のみから成る。
【００２８】
表面でのＣＶＤ層のエッチバックは、バックスパッタリングなどの方向性エッチングプロセスによって行われる。ここで利用されるプロセスは、材料がエッチング表面から異方的に除去される方式のエッチングであると理解されたい。
【００２９】
有利には、エッチバックは、ＣＶＤ層がコーティング表面のうち構造上の非平坦性及び／又は空隙を有さない部分に達するまで確実に除去される一方、構造的脆弱箇所にＣＶＤ層の材料が残るように行われる。このアプローチで有利なのは、ＣＶＤ材料の選択に大きな自由度が得られることである。特に、ＣＶＤ層に対してケイ素窒化物などの絶縁材料を利用でき、その場合にも導電性の薄膜封止体を実現できる。
【００３０】
別の有利な実施形態では、エッチバックされたＣＶＤ層上に、上述したのと同様にＰＶＤ法によって別のＰＶＤ層が堆積される。
【００３１】
別の有利な実施形態では、ＣＶＤ層は直接にコーティングすべき半導体基体上に堆積される。ＣＶＤ層の上方にＰＶＤ層が設けられ、有利にはＣＶＤ層に直接に接する。ＰＶＤ層は、機械的侵襲および／または化学的侵襲からＣＶＤ層を保護するために用いられる。
【００３２】
本願の薄膜封止体は、特に、オプトエレクトロニクス半導体基体、有利には発光半導体基体での使用に適している。特に有利には、本願の薄膜封止体は、半導体基体の金属要素、例えば電気コンタクトもしくは反射層などを封止して環境影響から保護する。この場合、薄膜封止体は一般に半導体基体内に集積される。特に有利には、薄膜封止体は、封止すべき要素に直接に接触するよう、その上に設けられる。
【００３３】
また、本願の薄膜封止体は、研磨された表面、例えば、一般に研磨工具によって強く研磨されたウェハ表面を密に封止するのに適している。
【００３４】
オプトエレクトロニクス半導体基体の１つの実施形態によれば、金属要素は、銀、アルミニウム、金、チタン、ニッケルの材料のうち少なくとも１つを含むかもしくはこれらの材料のうち少なくとも１つから成る。
【００３５】
例えば、半導体基体のエピタキシャル半導体積層体の活性領域で形成される電磁放射を反射するための反射性金属層が設けられる。
【００３６】
有利には、金属層の厚さは５０ｎｍ以上２５０ｎｍ以下である。
【００３７】
有利には、反射性金属層はエピタキシャル半導体積層体を完全には覆わず、少なくともエピタキシャル半導体積層体の側方の部分領域が露出されたまま残る。これにより、半導体積層体と金属層との表面に、構造上の非平坦性となるエッジが生じる。
【００３８】
金属層は例えば半導体基体の製造時のウェットケミカルプロセスに対して特に敏感である。このため金属層を少なくとも液体に対して確実に封止しなければならない。このような場合に特に上述した薄膜封止体が適している。
【００３９】
オプトエレクトロニクス半導体基体は、例えば、発光ダイオードまたは薄膜発光ダイオードである。薄膜発光ダイオードとは、エピタキシャル半導体積層体のエピタキシャル成長に用いられた成長基板が除去もしくは切削されて、成長基板単独ではエピタキシャル半導体積層体を機械的に安定化させるのに適さなくなっているダイオードであると理解されたい。この場合、薄膜発光ダイオードには、金属層の直上もしくは上方に個別に被着される支持体が設けられる。
【００４０】
特に、薄膜封止体の製造方法は、ＰＶＤ法によりＰＶＤ層を堆積するステップと、ＣＶＤ法によりＣＶＤ層を堆積するステップとを含む。
【００４１】
その他、薄膜封止体に関連して説明した特徴は、薄膜封止体の製造方法にも該当する。
【００４２】
本発明の有利な実施の態様を、図示の実施例に則して、以下に説明する。
【図面の簡単な説明】
【００４３】
【図１】第１の実施例の薄膜封止体を製造する際の製造方法の各ステップ（Ａ〜Ｃ）を示すオプトエレクトロニクス半導体基体の断面図である。
【図２】第２の実施例の薄膜封止体を備えたオプトエレクトロニクス半導体基体を示す概略断面図である。
【図３】第３の実施例の薄膜封止体を製造する際の製造方法の各ステップ（Ａ〜Ｃ）を示す図である。
【図４】第４の実施例の薄膜封止体を備えた半導体基体の概略断面図である。
【図５】第５の実施例の薄膜封止体を製造する際の製造方法の各ステップ（Ａ〜Ｃ）を示す図である。
【００４４】
図中、同一の要素または同様の機能を有する要素には同じ参照番号を付してある。図示されている要素の寸法比は縮尺通りに描かれておらず、むしろ、表示しやすくするため、および／または、理解しやすくするために、意図的に大きめに描かれている点に注意されたい。
【００４５】
図１のＡにはオプトエレクトロニクス半導体基体の第１の実施例として、光形成のための活性領域２を含むエピタキシャル半導体積層体１を含むオプトエレクトロニクス半導体基体が示されている。
【００４６】
活性領域２は、有利には、光形成のために、ｐｎ接合領域、ダブルへテロ構造、単一量子井戸構造、または特に有利には多重量子井戸構造ＭＱＷを含む。量子井戸構造とはここでは量子化の次元についての詳細を問わない。ここでの量子井戸構造は、量子ドット、量子ワイヤ、量子ウェル、または、これらの構造の組み合わせのいずれであってもよい。
【００４７】
エピタキシャル半導体積層体１は成長基板３上にエピタキシャル成長されている。
【００４８】
エピタキシャル半導体積層体１のうち成長基板３とは反対の側に直接に接するように、活性領域２の光を反射するのに適した金属要素としての金属層４が被着されている。この場合、有利には、金属層４は銀から成るかまたは銀を含む。金属層４の厚さはふつう５０ｎｍ以上２５０ｎｍ以下である。金属層４は活性領域２で形成された光を半導体基体の発光前面５のほうへ反射するために設けられている。
【００４９】
金属層４は、エピタキシャル半導体積層体１の全面にわたって被着されるわけではなく、エピタキシャル半導体積層体１の表面の一部の領域のみを覆う。よって、金属層４の側方には、エピタキシャル半導体積層体１の表面のうち金属層４の存在しない部分領域が存在する。
【００５０】
金属層４上およびエピタキシャル半導体積層体１の側方の露出面上には、ＰＶＤ法によって堆積されたＰＶＤ層６が設けられている。ＰＶＤ層６は金属層４およびエピタキシャル半導体積層体１の表面に直接に接触する。
【００５１】
ＰＶＤ層６は有利には５０ｎｍ以上４００ｎｍ以下の厚さを有する。ＰＶＤ層６は導電性を有するように構成され、例えばチタンタングステン窒化物を含む。これに代えて、ＰＤ層６が、チタン、タングステン、チタンタングステン、チタン窒化物、タングステン窒化物、チタンタングステン窒化物、白金、ニッケル、金、タンタルのグループから選択される少なくとも１つの材料を含むかもしくは少なくとも１つの材料から成っていてもよい。製造プロセスのためにＰＶＤ層６は粒界７を有する。
【００５２】
金属層４の厚さに基づいて、金属層４からエピタキシャル半導体積層体１への移行部の半導体基体の表面に１つずつエッジ８が生じる。２つのエッジ８によって形成される構造上の非平坦性により、ＰＶＤ層６はこの位置に空隙９を有する。
【００５３】
ＰＶＤ層６内の空隙９を充填するために、次のステップで、ＣＶＤ層１０がＣＶＤ法によってＰＶＤ層６に直接に接するようにＰＶＤ層６上に堆積される（図１Ｂ）。ＰＶＤ層６およびＣＶＤ層１０は薄膜封止体１１を形成する。
【００５４】
例えば薄膜封止体１１を介してエピタキシャル半導体積層体１に電気的にコンタクトを形成できるように、導電性の薄膜封止体１１が実現される場合、導電性の出発材料、例えばチタン窒化物などから成るＣＶＤ層１０が形成される。このＣＶＤ層１０の厚さは有利には２ｎｍ以上２０ｎｍ以下である。ＣＶＤ層１０は下方に位置するＰＶＤ層６の空隙９を充填し、粒界７を封止する。このように、薄膜封止体１１は、特に液体に対して敏感な金属層４を確実に封止する。
【００５５】
次のステップでは、支持体１２が薄膜封止体１１の直上もしくは上方に配置され、成長基板３が、エピタキシャル半導体積層体１単独では充分な機械的安定性が得られない程度にまで除去ないし薄膜化される。成長基板３に代わって支持体１２がエピタキシャル半導体積層体１を機械的に安定化させる（図１のＣ）。
【００５６】
図２の実施例のオプトエレクトロニクス半導体基体は、図１のＣの実施例のオプトエレクトロニクス半導体基体とは異なり、ＣＶＤ層１０が金属層４に直接に接する形態の薄膜封止体１１を有する。また、ＣＶＤ層１０は金属層４の側方でもエピタキシャル半導体積層体１の表面に設けられている。さらに、ＰＶＤ層６がＣＶＤ層１０に直接に接するように設けられている。この場合、ＰＶＤ層６は、ＣＶＤ層１０を機械的侵襲および化学的侵襲から保護するのに適している。
【００５７】
図３のＡの実施例のオプトエレクトロニクス半導体基体では、図１のＢのステップとは異なり、ＣＶＤ層１０が電気的絶縁性を有するように構成される。このため、ＣＶＤ層１０は有利にはケイ素窒化物を含むかもしくはケイ素窒化物から成る。
【００５８】
次のステップでは、図３のＢからわかるように、電気的絶縁性のＣＶＤ層１０が、適切なプロセス、例えばスパッタリングにより、エッチバックされる。
【００５９】
エッチバックの際には、第１のＰＶＤ層６の表面のうち、下方のエッジ８によって脆弱箇所を有さない部分が完全に露出される。金属層４とエピタキシャル半導体積層体１との間に高さの差があるために第１のＰＶＤ層６に発生する、金属層４側方の空隙９のみが、ＰＶＤ層６の材料によって密に充填される。
【００６０】
次のステップでは、第２のＰＶＤ層１３がＰＶＤ法によって堆積される（図３Ｃ）。第２のＰＶＤ層１３は第１のＰＶＤ層６の露出表面に直接に接するように堆積される。第２のＰＶＤ層１３は例えば第１のＰＶＤ層６と同様に構成することができる。
【００６１】
図４の実施例の半導体基体における薄膜封止体１１は、金属層４に直接に接するようにＰＶＤ法によって堆積された第１のＰＶＤ層６を有する。第１のＰＶＤ層６は、例えば約１００ｎｍの厚さを有し、チタンタングステン窒化物から形成される。ＣＶＤ層１０はＰＶＤ層６に直接に接するようにＣＶＤ法により堆積される。ＣＶＤ層１０は、例えば約１０ｎｍの厚さを有し、チタン窒化物から形成される。さらに、第２のＰＶＤ層１３がＣＶＤ層１０に直接に接するようにＰＶＤ法により堆積される。第２のＰＶＤ層１３は、この実施例では、第１のＰＶＤ層６と同様に構成される。これに代えて、第２のＰＶＤ層１３を材料組成および／または厚さの点で第１のＰＶＤ層６と異ならせてもよい。薄膜封止体１１は第１のＰＶＤ層６およびＣＶＤ層１０および第２のＰＶＤ層１３によって形成される。第１のＰＶＤ層６およびＣＶＤ層１０および第２のＰＶＤ層１３は導電性材料から形成されるので、薄膜封止体１１は導電性を有する。
【００６２】
図５のＡ−Ｃの実施例の方法で製造されるオプトエレクトロニクス半導体基体は、電磁放射を形成するのに適した活性領域２を備えた半導体積層体１を含む。半導体積層体１は成長基板３上にエピタキシャル成長される。半導体積層体１は、活性領域２を貫通するように、先行のステップで例えばドライエッチングにより形成された段状陥入部を有している。
【００６３】
半導体積層体１上の段状陥入部の側方に、第１の電気コンタクト１４が半導体基体全体を取り巻くように配置される。第１の電気コンタクト１４は例えばｐ型コンタクトである。ｐ型コンタクトには絶縁層１５が被着されており、例えばケイ素酸化物を含むかまたはケイ素酸化物から成る。絶縁層１５には段状陥入部の中央凹部１７を露出させるためのフォトレジスト層１６が被着される。
【００６４】
段状陥入部の中央凹部１７には、図５のＡのステップ中に金属材料１８が堆積され、これにより第２の電気コンタクト１９、例えばｎ型コンタクトが形成される。金属材料１８の堆積は、例えば電子ビーム蒸着法もしくは熱蒸着法によって行われる。図５のＡに矢印で示されているように、ここでの材料堆積は僅かに斜めに行われることがある。これにより、中央凹部１７の一方側に金属材料１８の存在しない領域が生じており、他方側に材料の集中した過剰領域が生じている。このように、中央凹部１７の各側に構造上の非平坦性が生じうる。
【００６５】
中央凹部１７での金属材料１８の堆積により形成される第２の電気コンタクト１９は、例えば、銀、アルミニウム、金、チタン、ニッケルの材料のうち少なくとも１つを含むかまたはこれらの材料のうち少なくとも１つから成る金属要素である。
【００６６】
図示されていない次のステップで、フォトレジスト層１６が除去される。
【００６７】
さらなるステップで、第２の電気コンタクト１９を封止するために、ＰＶＤ層６が半導体基体の上方に図５のＢに示されているように堆積される。ＰＶＤ層６は金属製の第２の電気コンタクトに直接に接するようにその上に設けられる。構造上の非平坦性が生じている箇所では、ＰＶＤ層６内に脆弱箇所が生じている。
【００６８】
次のステップでは、図５のＣに示されているように、ＰＶＤ層６に直接に接するように、脆弱箇所を密閉するためのＣＶＤ層１０がＰＶＤ層６上に堆積される。この実施例ではＰＶＤ層６およびＣＶＤ層１０から成る薄膜封止体１１は導電性を有するので、活性領域２は薄膜封止体１１を通して電気的にコンタクト可能である。
【００６９】
図示されていない次のステップでは、後面側で、ＣＶＤ層１０の上方に、例えばゲルマニウムまたはケイ素から成る支持体が被着される。当該支持体は一般に適切なはんだによってＣＶＤ層１０に接合される。続いて、成長基板３がエピタキシャル半導体積層体１から除去される。このようにして露出された半導体基体の面が、通常、光出射面として用いられる。
【００７０】
本願は独国出願第１０２０１００４４７３８．２号の優先権を主張するものであり、この文献の開示内容は引用により本願に含まれるものとする。
【００７１】
本発明は上述した実施例のみに限定されない。本願の新規な特徴は、その実施例が明細書、特許請求の範囲、図面に明示されていない場合でも、単独でまたは任意に組み合わせて、本願の対象となりうる。
【図１Ａ】
2013544953.tif 000003
【図１Ｂ】
2013544953.tif 000004
【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【手続補正書】
【提出日】平成25年4月5日(2013.4.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
オプトエレクトロニクス半導体基体用の薄膜封止体（１１）であって、
ＰＶＤ法によって堆積されたＰＶＤ層（６）と、
ＣＶＤ法によって堆積されたＣＶＤ層（１０）と
を含み、
前記ＣＶＤ層（１０）は直接に前記ＰＶＤ層（６）上に設けられており、
前記ＣＶＤ層（１０）は該ＣＶＤ層（１０）が前記ＰＶＤ層（６）内の脆弱箇所のみを充填するようにエッチバックされている
ことを特徴とする薄膜封止体（１１）。
【請求項２】
前記ＰＶＤ層（６）は導電性を有するように構成されている、請求項１記載の薄膜封止体（１１）。
【請求項３】
前記ＰＶＤ層（６）の厚さは５０ｎｍ以上４００ｎｍ以下である、請求項１または２記載の薄膜封止体（１１）。
【請求項４】
前記ＰＶＤ層（６）は、チタン、タングステン、チタンタングステン、チタン窒化物、タングステン窒化物、チタンタングステン窒化物、白金、ニッケル、金、タンタルの材料のうち１つを含む、請求項１から３までのいずれか１項記載の薄膜封止体（１１）。
【請求項５】
前記ＣＶＤ層（１０）の厚さは２ｎｍ以上２０ｎｍ以下である、請求項１から４までのいずれか１項記載の薄膜封止体（１１）。
【請求項６】
前記ＣＶＤ層（１０）は、ケイ素、ケイ素酸化物、ケイ素窒化物、チタン窒化物の材料のうち１つを含む、請求項１から５までのいずれか１項記載の薄膜封止体（１１）。
【請求項７】
交互に配置された複数の前記ＣＶＤ層（１０）と複数の前記ＰＶＤ層（６，１３）とが設けられている、請求項１から６までのいずれか１項記載の薄膜封止体（１１）。
【請求項８】
前記エッチバックされたＣＶＤ層（１０）上に、ＰＶＤ法によって堆積された別のＰＶＤ層（１３）が設けられている、請求項１から７までのいずれか１項記載の薄膜封止体（１１）。
【請求項９】
前記ＣＶＤ層（１０）は電気的絶縁材料を含む、請求項１から８までのいずれか１項記載の薄膜封止体（１１）。
【請求項１０】
請求項１から９までのいずれか１項記載の薄膜封止体（１１）が半導体基体の金属要素を封止していることを特徴とするオプトエレクトロニクス半導体基体。
【請求項１１】
前記金属要素は電気コンタクトまたは反射層（４）である、請求項１０記載のオプトエレクトロニクス半導体基体。
【請求項１２】
前記金属要素は、銀、アルミニウム、金、チタン、ニッケルの材料のうちいずれかを含む、請求項１０または１１記載のオプトエレクトロニクス半導体基体。
【請求項１３】
薄膜封止体（１１）の製造方法であって、
ＰＶＤ法によりＰＶＤ層（６）を堆積するステップと、
ＣＶＤ法によりＣＶＤ層（１０）を堆積するステップと
を含み、
前記ＣＶＤ層（１０）を直接に前記ＰＶＤ層（６）上に設け、
前記ＣＶＤ層（１０）を、該ＣＶＤ層（１０）が前記ＰＶＤ層（６）内の脆弱箇所のみを充填するようにエッチバックする
ことを特徴とする薄膜封止体の製造方法。
【請求項１４】
前記エッチバックされたＣＶＤ層（１０）上に、ＰＶＤ法によって堆積される別のＰＶＤ層（１３）を設ける、請求項１３記載の薄膜封止体の製造方法。
【請求項１５】
前記ＣＶＤ層（１０）は電気的絶縁材料を含む、請求項１３または１４記載の薄膜封止体の製造方法。
【請求項１６】
前記ＰＶＤ層（６）は、チタン、タングステン、チタンタングステン、チタン窒化物、タングステン窒化物、チタンタングステン窒化物、白金、ニッケル、金、タンタルの材料のうち１つを含む、請求項１３から１５までのいずれか１項記載の薄膜封止体の製造方法。
【請求項１７】
前記ＣＶＤ層（１０）は、ケイ素、ケイ素酸化物、ケイ素窒化物、チタン窒化物の材料のうち１つを含む、請求項１３から１６までのいずれか１項記載の薄膜封止体の製造方法。
【国際調査報告】
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