(57)【要約】  キャリアの上の多層チップと多層ダミー基板と、ブラインドリにまたは完全に多層チップを貫通し、また完全に多層ダミー基板を貫通する複数の貫通ビアと、貫通ビア内の複数のメタルプラグと、多層チップ間の、メタルプラグに接続されている、複数の金属相互接続部とを備えることができるシステムインパッケージまたはマルチチップモジュールが説明されている。多層チップは、互いに接続されるか、またはメタルプラグと金属相互接続部とを通して、マザーボード、ボールグリッドアレイ（ＢＧＡ）基板、プリント配線基板、金属基板、ガラス基板、またはセラミック基板などの、外部回路または構造物に接続されうる。【選択図】図８２
2013501356.tif 000002
【特許請求の範囲】
【請求項１】
システムインパッケージであって、
キャリアと、
１から５０マイクロメートルまでの範囲の厚さを有する第１の半導体基板と、前記第１の半導体基板の底面の下の第１の金属層と、前記第１の半導体基板の前記底面の下および前記第１の金属層の上の誘電体層とを備える、前記キャリアの上にある第１のチップと、
前記第１の半導体基板の頂面（top surface）と実質的に同一平面である頂面を有する第２の半導体基板を備え、前記第１のチップから隔てられている、前記キャリアの上にある第２のチップと、
前記第１のチップと前記第２のチップとの間のギャップ内に設けられたギャップ充填材と、
前記第１の半導体基板と前記誘電体層とを貫通し、前記第１の金属層と接触する、前記第１のチップ内の第１のメタルプラグと、
前記第１の半導体基板によって取り囲まれ、前記第１のメダルプラグを取り囲む第１の絶縁体と、
前記第１の半導体基板の前記頂面上、および前記第２の半導体基板の前記頂面上、および前記ギャップ充填材上の第１の誘電体構造物と、
前記第１のメタルプラグに接続される、前記第１の誘電体構造物内と前記第１のチップの上とにある、第１の金属相互接続部と、
１から５０マイクロメートルまでの範囲の厚さを有する第３の半導体基板を備える、前記第１の誘電体構造物の上と前記第１の金属相互接続部の上とにある第３のチップと、
前記第３のチップを貫通し、前記第１の金属相互接続部と接触する、前記第３のチップ内の第２のメタルプラグと、
前記第３の半導体基板によって取り囲まれ、前記第２のメタルプラグを取り囲む第２の絶縁体と、
前記第３の半導体基板の頂面上の第２の誘電体構造物と、
前記第２のメタルプラグに接続される、前記第２の誘電体構造物内と前記第３のチップの上とにある、第２の金属相互接続部と
を備えるシステムインパッケージ。
【請求項２】
前記キャリアは、シリコン基板、ガラス基板、セラミック基板、金属基板、および有機ポリマー基板のうちの１つを備える請求項１に記載のシステムインパッケージ。
【請求項３】
前記第１のチップは、中央演算処理装置（ＣＰＵ）チップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップ、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）チップ、ベースバンドチップ、論理チップ、アナログチップ、パワーデバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、及びＢｌｕｅｔｏｏｔｈチップ、ならびに、中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、ベースバンド回路ブロック、Ｂｌｕｅｔｏｏｔｈ回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロックのうちの１つまたは複数を備えるシステムオンチップ（ＳＯＣ）のうちの１つを備える請求項１に記載のシステムインパッケージ。
【請求項４】
前記第１の半導体基板の前記厚さは、２から２０マイクロメートルまでの範囲である請求項１に記載のシステムインパッケージ。
【請求項５】
前記第２のメタルプラグは、前記第３のチップの第２の金属層とさらに接触し、前記第２の金属層は、前記第３の半導体基板の下にある請求項１に記載のシステムインパッケージ。
【請求項６】
前記第２のチップ内に第３のメタルプラグをさらに備え、前記第３のメタルプラグは、前記第２の半導体基板を貫通し、前記第２のチップの第２の金属層と接触し、前記第２の金属層は、前記第２の半導体基板の底面の下にあり、前記第１の金属相互接続部は、さらに前記第２のチップの上にあり、前記第３のメタルプラグに接続される請求項１に記載のシステムインパッケージ。
【請求項７】
前記第１のメタルプラグは、前記第１のチップを貫通し、前記キャリアの接点と接触する請求項１に記載のシステムインパッケージ。
【請求項８】
前記第１のチップ内の第３のメタルプラグと、
前記第２のチップ内の第４のメタルプラグと、
前記第１の誘電体構造物内と前記第１および第２のチップの上とにある第３の金属相互接続部と
をさらに備え、前記第３のメタルプラグは、前記第１の半導体基板を貫通し、前記第１のチップの第２の金属層と接触し、
前記第２の金属層は、前記第１の半導体基板の前記底面の下にあり、
前記第４のメタルプラグは、前記第２の半導体基板を貫通し、前記第２のチップの第３の金属層と接触し、
前記第３の金属層は、前記第２の半導体基板の底面の下にあり、
前記第３の金属相互接続部は、前記第３のメタルプラグと前記第４のメタルプラグとを接続する請求項１に記載のシステムインパッケージ。
【請求項９】
前記第１のチップは、前記第２のチップの回路設計と異なる回路設計を有する請求項１に記載のシステムインパッケージ。
【請求項１０】
前記キャリアの上と前記ギャップ内とにダミー基板をさらに備え、
前記ダミー基板は、前記第１の半導体基板の前記頂面と実質的に同一平面である頂面を有し、前記第１の誘電体構造物は、さらに前記ダミー基板の前記頂面上にある請求項１に記載のシステムインパッケージ。
【請求項１１】
前記第２の金属相互接続部に接続された金属バンプをさらに備え、前記金属バンプは、スズ、銅、ニッケル、および金のうちの１つを備える請求項１に記載のシステムインパッケージ。
【請求項１２】
前記第１の金属相互接続部は、信号トレース、電源トレース、およびグランドトレースのうちの１つを備える請求項１に記載のシステムインパッケージ。
【請求項１３】
前記第１の絶縁体は、前記第１のメタルプラグの側壁上と、前記第１の金属層の頂面上とに側壁誘電体層を備え、
前記第１のメタルプラグは、前記側壁誘電体層によって取り囲まれる請求項１に記載のシステムインパッケージ。
【請求項１４】
前記第２の絶縁体は、前記第３の半導体基板内に絶縁リングを備え、
前記第２のメタルプラグは、前記絶縁リングを貫通し、前記絶縁リングによって取り囲まれる請求項１に記載のシステムインパッケージ。
【請求項１５】
前記第２のメタルプラグは、電気メッキされた銅と前記電気メッキされた銅を取り囲むチタン含有またはタンタル含有層とを備える請求項１に記載のシステムインパッケージ。
【請求項１６】
前記第１の金属相互接続部は、電気メッキされた銅層と前記電気メッキされた銅層の底部及び複数の側壁にあるチタン含有またはタンタル含有層とを備え、
前記電気メッキされた銅層は、前記第１の誘電体構造物内と、前記第１のチップの上とにある請求項１に記載のシステムインパッケージ。
【請求項１７】
前記第１の金属相互接続部は、電気メッキされた銅層と、前記電気メッキされた銅層の底部にあり、該銅層の側壁にはない、チタン含有またはタンタル含有層とを備え、
前記電気メッキされた銅層は、前記第１の誘電体構造物内と、前記第１のチップの上とにある請求項１に記載のシステムインパッケージ。
【請求項１８】
前記第３のチップ内に第３のメタルプラグをさらに備え、
前記第３のメタルプラグは、前記第３の半導体基板を貫通し、前記第３のチップの第２の金属層と接触し、前記第２の金属層は、前記第３の半導体基板の底面の下にあり、前記第２の金属相互接続部は、前記第３のメタルプラグにさらに接続される請求項１に記載のシステムインパッケージ。
【請求項１９】
前記第１のチップと前記第３のチップとの間で並列データ通信するビット線の総数は、１２８より多く、前記ビット線のうちの１本は、前記第１のメタルプラグと、前記第２のメタルプラグと、前記第３のメタルプラグと、前記第１の金属相互接続部と、前記第２の金属相互接続部とによって提供される請求項１８に記載のシステムインパッケージ。
【請求項２０】
前記第１の金属相互接続部は、前記第１の誘電体構造物の頂面と実質的に同一平面である頂面を有する請求項１に記載のシステムインパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、その全体が参照により本明細書に組み込まれている、２００９年７月３０日に出願した米国仮出願第６１／２２９，７５６号の優先権を主張するものである。
【０００２】
本開示は、システムインパッケージに関するものであり、より具体的には、積層チップ（stacked chips）内に、また積層ダミー基板（stacked dummy substrates）内に形成された貫通ビアを備え、積層チップ間の電気的相互接続用に貫通ビア内に形成されたメタルプラグ（metal plugs）を利用するシステムインパッケージに関するものである。
【背景技術】
【０００３】
ＩＣ（集積回路）チップを生産するために半導体ウェハを加工するが、そのデバイス密度は高まる一方であり、また特徴（feature）ジオメトリの縮小も進んでいる。異なる層の中の多数の半導体デバイスの相互接続と分離とを可能にするために、複数の導電層と絶縁層が必要である。このように大規模な集積化を行うと、さまざまな層と半導体デバイスとの間の電気的接続数が増大する結果となる。また、延いては、その結果得られるＩＣチップへのリードの数も増えることになる。これらのリードは、ＩＣチップのパッシベーション層を通して露出され、チップパッケージ内の外部接触構造への接続を可能にするＩ／Ｏパッド内で終端する。
【０００４】
ウェハレベルパッケージング（ＷＬＰ）とは、一般に、ウェハダイシングの後にそれぞれの個別ユニットのパッケージを組み立てる従来のプロセスの代わりに、ウェハレベルでＩＣチップをパッケージする技術を指す。ＷＬＰを使用すると、ウェハレベルでウェハファブリケーションとパッケージングとテストとバーンインとを一括して行い、その後、ダイシングにより個片化し、チップキャリアパッケージ、例えば、ボールグリッドアレイ（ＢＧＡ）パッケージに最終的に組み立てることができる。ＷＬＰの持つ利点として、小型化（実装面積と厚さの縮小）、軽量化、比較的容易な組立てプロセス、生産コストの低減、および電気的性能の改善が挙げられる。したがって、ＷＬＰは、シリコン加工開始から顧客への出荷までデバイスに対して行われる製造プロセスを合理化する。ＷＬＰは、ＩＣチップパッケージングのための高生産性とローコストのアプローチであるが、製造性と構造物信頼性に大きな課題がある。
【発明の概要】
【０００５】
本開示は、キャリアの上の多層チップと多層ダミー基板と、無分別にまたは完全に多層チップを貫通し、また完全に多層ダミー基板を貫通する複数の貫通ビアと、貫通ビア内の複数のメタルプラグと、多層チップ間の、メタルプラグに接続されている、複数の金属相互接続部を備えるシステムインパッケージまたはマルチチップモジュールとを対象とする。多層チップは、互いに接続されるか、またはメタルプラグと金属相互接続部とを通して、マザーボード、ボールグリッドアレイ（ＢＧＡ）基板、プリント配線基板、金属基板、ガラス基板、またはセラミック基板などのシステムインパッケージまたはマルチチップモジュールの外部回路に接続することができる。
【０００６】
本開示の例示的な実施形態では、多層チップを有し、チップ間相互接続またはチップ内相互接続のためにブラインドリに（blindly）にまたは完全に多層チップを貫通するメタルプラグを使用するシステムインパッケージまたはマルチチップモジュールを実現する。一態様では、本発明は、キャリアと前記キャリアの上の第１のチップとを備えるシステムインパッケージであって、前記第１のチップは１から５０マイクロメートルまでの範囲の厚さを有する第１の半導体基板と、前記第１の半導体基板の底面の下の第１の金属層と、前記第１の半導体基板の前記底面の下および前記第１の金属層の上の誘電体層とを備える、システムインパッケージを対象とする。システムインパッケージは、前記キャリアの上にある第２のチップを備え、前記第２のチップは第２の半導体基板を備え、前記第２の半導体基板は前記第１の半導体基板の頂面と実質的に同一平面である頂面を有し、前記第２のチップは前記第１のチップから分離されている。また、前記第１のチップと前記第２のチップとの間のギャップ内に配設されたギャップ充填材と、前記第１の半導体基板と前記誘電体層とを貫通し、前記第１の金属層と接触する、前記第１のチップ内の第１のメタルプラグと、前記第１の半導体基板によって取り囲まれている、前記第１のメダルプラグを取り囲む第１の絶縁体も含まれる。システムインパッケージは、前記第１の半導体基板の前記頂面上の、および前記第２の半導体基板の前記頂面上の、および前記ギャップ充填材上の第１の誘電体構造物と、前記第１のメタルプラグに接続される、前記第１の誘電体構造物内と前記第１のチップの上にある、第１の金属相互接続部とをさらに備える。また、システムインパッケージには、１から５０マイクロメートルまでの範囲の厚さを有する第３の半導体基板を備える、前記第１の誘電体構造物の上および前記第１の金属相互接続部の上にある第３のチップと、前記第３のチップを貫通し、前記第１の金属相互接続部と接触する、前記第３のチップ内の第２のメタルプラグも含まれる。システムインパッケージは、前記第３の半導体基板によって取り囲まれている、前記第２のメダルプラグを取り囲む第２の絶縁体と、前記第３の半導体基板の頂面上の第２の誘電体構造物と、前記第２のメタルプラグに接続される、前記第２の誘電体構造物内と前記第３のチップの上にある、第２の金属相互接続部とをさらに備える。
【０００７】
さらに、例示的な実施形態では、多層チップの一体化製造を簡単に行える。
【０００８】
さらに、例示的な実施形態では、チップ間にダミー基板を設けてシリコン薄化の均一性を高めることができる。
【０００９】
本開示のこれらの、さらには他の、コンポーネント、ステップ、特徴、利点、および長所は、これ以降、例示される実施形態の以下の詳細な説明と、添付図面と、請求項とを検討することで明らかになるであろう。
【００１０】
図面は、本開示の例示的な実施形態を開示するものである。これらの図面で、すべての実施形態を説明しているわけではない。他の実施形態も、述べている実施形態に加えて、またはその代わりに使用することができる。明らかであるか、または不要であると思われる詳細は、スペースを節約するために、またはより効果的に説明するために省略する場合がある。逆に、いくつかの実施形態は、開示されている詳細のすべてがなくても実施することが可能である。同じ番号が異なる図面の中に出現した場合、これは、同じ、または類似のコンポーネントもしくはステップを指す。
【００１１】
本開示の態様は、その性質上説明に役立つものとしてみなされ、また制限するものとはみなされない、添付図面と併せて読むと、以下の説明からさらにきちんと理解することができる。これらの図面は、必ずしも縮尺通りではなく、代わりに本開示の原理に重点を置いている。図面の説明を以下に示す。
【図面の簡単な説明】
【００１２】
【図１】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図３】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図４】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図５】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図６】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図７】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図８】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図９】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１０】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１１】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１２】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１３】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１４】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１５】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１６】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１６Ａ】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１７】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１８】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１９】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２０】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２１】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２２】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２３】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２４】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２５】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２６】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２７】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２８】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２９】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図３０】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図３１】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図３２】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図３３】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図３４】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図３５】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図３６】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図３７】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図３８】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図３９】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図４０】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図４１】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図４２】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図４２Ａ】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図４３】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図４４】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図４５】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図４６】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図４７】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図４８】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図４９】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図５０】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図５１】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図５２】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図５３】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図５４】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図５５】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図５６】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図５７】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図５８】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図５９】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図６０】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図６１】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図６２】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図６３】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図６４】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図６５】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図６６】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図６６Ａ】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図６７】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図６８】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図６９】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図７０】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図７１】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図７２】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図７３】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図７４】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図７５】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図７６】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図７７】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図７８】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図７９】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図８０】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図８１】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図８２】本開示の例示的な一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図８３】本開示の一実施形態によるマルチチップパッケージの断面図。
【図８４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールの断面図。
【図８５】本開示の一実施形態によるマルチチップパッケージの断面図。
【図８６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図８７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図８８】本開示の一実施形態によるマルチチップパッケージの断面図。
【図８９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図９０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図９１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図９２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図９３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図９４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図９５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図９６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図９７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図９８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図９９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１００】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１０１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１０２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１０３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１０４】本開示の一実施形態によるマルチチップパッケージの断面図。
【図１０５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールの断面図。
【図１０６】本開示の一実施形態によるマルチチップパッケージの断面図。
【図１０７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９】本開示の一実施形態によるマルチチップパッケージの断面図。
【図１１０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１１１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１１２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１１３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１１４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１１５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１１６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１１７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１１８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１１９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１２０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１２１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１２２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１２３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１２４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１２５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１２６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１２７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１２８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１２９】本開示の一実施形態によるマルチチップパッケージの断面図。
【図１３０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールの断面図。
【図１３１】本開示の一実施形態によるマルチチップパッケージの断面図。
【図１３２】本開示の一実施形態によるマルチチップパッケージの断面図。
【図１３３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１３４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１３５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１３６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１３７】本開示の一実施形態によるマルチチップパッケージの断面図。
【図１３８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールの断面図。
【図１３９】本開示の一実施形態によるマルチチップパッケージの断面図。
【図１４０】本開示の一実施形態によるマルチチップパッケージの断面図。
【図１４１Ａ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図１４１Ｂ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図１４１Ｃ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図１４１Ｄ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図１４１Ｅ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図１４１Ｆ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図１４１Ｇ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図１４１Ｈ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図１４１Ｉ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図１４１Ｊ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図１４１Ｋ】本開示の一実施形態によるチップの断面図。
【図１４１Ｌ】本開示の一実施形態によるチップの断面図。
【図１４２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１４３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１４４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１４５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１４６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１４７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１４８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１４９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１５０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１５１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１５２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１５３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１５４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１５５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１５５Ａ】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１５６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１５７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１５８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１５９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１６０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１６１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１６２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１６３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１６４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１６５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１６６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１６７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１６７Ａ】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１６８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１６９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１７０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１７１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１７２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１７３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１７４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１７５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１７６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１７７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１７８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１７８Ａ】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１７９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１８０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１８１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１８２】本開示の一実施形態によるマルチチップパッケージの断面図。
【図１８３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールの断面図。
【図１８４】本開示の一実施形態によるマルチチップパッケージの断面図。
【図１８５】本開示の一実施形態によるマルチチップパッケージの断面図。
【図１８６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１８７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１８８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１８９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１９０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１９１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１９２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１９３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１９４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１９５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１９６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１９７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１９８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図１９９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２００】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２０１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２０２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２０３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２０４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２０５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２０６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２０７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２０８】本開示の一実施形態によるマルチチップパッケージの断面図。
【図２０９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールの断面図。
【図２１０】本開示の一実施形態によるマルチチップパッケージの断面図。
【図２１１】本開示の一実施形態によるマルチチップパッケージの断面図。
【図２１２Ａ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図２１２Ｂ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図２１２Ｃ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図２１２Ｄ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図２１２Ｅ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図２１２Ｆ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図２１２Ｇ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図２１２Ｈ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図２１２Ｉ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図２１２Ｊ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図２１２Ｋ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図２１２Ｌ】本開示の一実施形態によるチップを形成するためのプロセスを示す図。
【図２１２Ｍ】本開示の一実施形態によるチップの断面図。
【図２１２Ｎ】本開示の一実施形態によるチップの断面図。
【図２１３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２１４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２１５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２１６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２１７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２１８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２１９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２２０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２２１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２２２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２２３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２２４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２２５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２２６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２２７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２２８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２２９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２３０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２３１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２３２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２３３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２３４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２３５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２３６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２３７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２３８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２３９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２４０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２４１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２４２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２４３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２４４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２４５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２４６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２４７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２４８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２４９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２５０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２５１】本開示の一実施形態によるマルチチップパッケージの断面図。
【図２５２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールの断面図。
【図２５３】本開示の一実施形態によるマルチチップパッケージの断面図。
【図２５４】本開示の一実施形態によるマルチチップパッケージの断面図。
【図２５５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２５６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２５７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２５８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２５９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２６０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２６１】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２６２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２６３】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２６４】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２６５】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２６６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２６７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２６８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２６９】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２７０】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す図。
【図２７１】本開示の一実施形態によるマルチチップパッケージの断面図。
【図２７２】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールの断面図。
【図２７３】本開示の一実施形態によるマルチチップパッケージの断面図。
【図２７４】本開示の一実施形態によるマルチチップパッケージの断面図。
【図２７５Ａ】図２６に示されている構造物を形成するための別のプロセスを示す図。
【図２７５Ｂ】図２６に示されている構造物を形成するための別のプロセスを示す図。
【図２７５Ｃ】図２６に示されている構造物を形成するための別のプロセスを示す図。
【図２７５Ｄ】図２６に示されている構造物を形成するための別のプロセスを示す図。
【図２７５Ｅ】図２６に示されている構造物を形成するための別のプロセスを示す図。
【図２７５Ｆ】図２６に示されている構造物を形成するための別のプロセスを示す図。
【図２７５Ｇ】図２６に示されている構造物を形成するための別のプロセスを示す図。
【図２７５Ｈ】図２６に示されている構造物を形成するための別のプロセスを示す図。
【図２７５Ｉ】図２６に示されている構造物を形成するための別のプロセスを示す図。
【図２７５Ｊ】図２６に示されている構造物を形成するための別のプロセスを示す図。
【図２７５Ｋ】図２６に示されている構造物を形成するための別のプロセスを示す図。
【図２７５Ｌ】図２６に示されている構造物を形成するための別のプロセスを示す図。
【図２７６】本開示の一実施形態による２つのチップの間のインターフェース回路をそれぞれ示す回路図。
【図２７７】本開示の一実施形態による２段カスケードチップ間レシーバとチップ間ＥＳＤ（静電放電）回路とをそれぞれ備えるチップ間回路を示す図。
【図２７８】本開示の一実施形態による２段カスケードチップ間ドライバとチップ間ＥＳＤ（静電放電）回路とをそれぞれ備えるチップ間回路を示す図。
【図２７９】本開示の一実施形態による２段カスケードチップ間ドライバとチップ間ＥＳＤ（静電放電）回路とをそれぞれ備えるチップ間回路を示す図。
【図２８０】本開示の一実施形態による２段カスケードチップ間レシーバとチップ間ＥＳＤ（静電放電）回路とをそれぞれ備えるチップ間回路を示す図。
【図２８１】本開示の一実施形態による２段カスケードオフチップレシーバを示す回路図。
【図２８２】本開示の一実施形態による、２段カスケードオフチップドライバを示す回路図。
【図２８３】本開示の一実施形態による、２段カスケードオフチップドライバを示す回路図。
【図２８４】本開示の一実施形態による２段カスケードオフチップレシーバを示す回路図。
【図２８５】本開示の一実施形態による２つのチップの間のインターフェース回路をそれぞれ示す回路図。
【図２８６】本開示の一実施形態による、チップのＥＳＤユニットの有効面積を計算し、いくつかのＥＳＤユニットのうちの１つまたは複数からなるＥＳＤ回路のサイズを定義する方法を示す図。
【図２８７】本開示の一実施形態による、チップのＥＳＤユニットの有効面積を計算し、いくつかのＥＳＤユニットのうちの１つまたは複数からなるＥＳＤ回路のサイズを定義する方法を示す図。
【図２８８】本開示の一実施形態による、チップのＥＳＤユニットの有効面積を計算し、いくつかのＥＳＤユニットのうちの１つまたは複数からなるＥＳＤ回路のサイズを定義する方法を示す図。
【図２８９】本開示の一実施形態による、チップのＥＳＤユニットの有効面積を計算し、いくつかのＥＳＤユニットのうちの１つまたは複数からなるＥＳＤ回路のサイズを定義する方法を示す図。
【図２９０】本開示の一実施形態による、チップのＥＳＤユニットの有効面積を計算し、いくつかのＥＳＤユニットのうちの１つまたは複数からなるＥＳＤ回路のサイズを定義する方法を示す図。
【図２９１】本開示の一実施形態による、チップのＥＳＤユニットの有効面積を計算し、いくつかのＥＳＤユニットのうちの１つまたは複数からなるＥＳＤ回路のサイズを定義する方法を示す図。
【図２９２】本開示の一実施形態によるＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長とを定義または計算する方法を示す図。
【図２９３】本開示の一実施形態によるＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長とを定義または計算する方法を示す図。
【図２９４】本開示の一実施形態による、２つのチップの間のインターフェース回路をそれぞれ示す回路図。
【図２９５】本開示の一実施形態による、２つのチップの間のインターフェース回路をそれぞれ示す回路図。
【図２９６】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールのチップの底部層、ダミー基板、メタルプラグ、および金属相互接続部の配置構成を示す概略上面斜視図。
【図２９７】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールのチップの中層、ダミー基板、メタルプラグ、および金属相互接続部の配置構成を示す概略上面斜視図。
【図２９８】本開示の一実施形態によるシステムインパッケージまたはマルチチップモジュールのチップの頂部層、ダミー基板、メタルプラグ、および金属相互接続部の配置構成を示す概略上面斜視図。
【発明を実施するための形態】
【００１３】
いくつかの実施形態が図面内に示されているが、当業者であれば、示されている実施形態が例示的であり、示されている実施形態の変更形態、さらには本明細書で説明されている他の実施形態も、本開示の範囲内にあると想定され実施されうることを理解するであろう。
【００１４】
次に、例示的な実施形態について説明する。他の実施形態も、述べている実施形態に加えて、またはその代わりに使用することができる。明らかであるか、または不要であると思われる詳細は、スペースを節約するために、またはより効果的に提示するために省略する場合がある。逆に、いくつかの実施形態は、開示されている詳細のすべてがなくても実施することが可能である。
【００１５】
図１〜８２は、本開示の例示的な一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。
【００１６】
図１を参照すると、例えば以下のステップによって、ダミー基板６２をキャリア１１上に付着させることができることがわかる。第１に、厚さが例えば３から１００マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲である接着剤層２２を、例えば、スピンコーティングプロセス、ラミネート加工プロセス、スプレープロセス、分注プロセス、またはスクリーンプリンティングプロセスを使用することによって、キャリア１１の頂面またはダミー基板６２の底面上に形成することができる。次に、接着剤層２２を適宜予硬化または焼成することができる。次に、接着剤層２２をキャリア１１とダミー基板６２との間に入れてダミー基板６２をキャリア１１の上に配置することができる。次に、接着剤層２２を、機械的圧力または熱圧力を接着剤層２２に加えつつ１８０℃から３５０℃までの範囲の温度で再び硬化させることができる。したがって、ダミー基板６２は、接着剤層２２を使用してキャリア１１と接合することができる。接着剤層２２は、例えば、３から１００マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲の厚さを有する、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、またはシロキサン（silosane）の層などのポリマー層とすることができる。
【００１７】
あるいは、接着剤層２２は、キャリア１１の誘電体または絶縁層２０上に形成されうる酸化ケイ素層で置き換えることができる。この場合、ダミー基板６２は、例えば、ダミー基板６２の酸化ケイ素層を酸化ケイ素層２２上に接着することによって、キャリア１１と接合することができる。ダミー基板６２の酸化ケイ素層は、酸化ケイ素層２２と接触する。
【００１８】
ダミー基板６２は、例えば、丸形ウェハ、ダミーシリコンウェハ、矩形パネル、またはポリシリコン、ガラス、シリコン、もしくはセラミックの基板とすることができる。ダミー基板６２は、以下のプロセスにおいて言及されているように研削または研磨される前に、１００から１，５００マイクロメートルまでの範囲、好ましくは２００から５００マイクロメートルまでの範囲、または１００から３００マイクロメートルまでの範囲など、例えば、１００マイクロメートルより大きい厚さを有するものとしてよい。
【００１９】
一実施形態では、ダミー基板６２がキャリア１１と接合される前に、ダミー基板６２内に、またはダミー基板６２の頂面または底面上に予め形成された回路はない。ダミー基板６２は、キャリア１１の頂面の断面形状と実質的に同じ断面形状を持つ頂面を有することができる。
【００２０】
キャリア１１は、ウェハ、パネル、プリント配線基板（ＰＣＢ）、または有機ボールグリッドアレイ基板であってよく、キャリア１１は、基板１０と、基板１０の頂部側上の誘電体層１２と、誘電体層１２上の導電層１８と、導電層１８上の誘電体または絶縁層２０とを備えることができる。基板１０は、シリコン基板、ガラス基板、セラミック基板、アルミニウム基板、銅基板、または有機ポリマー基板とすることができる。基板１０は、例えば１０から１，０００マイクロメートルまでの範囲、１０から１００マイクロメートルまでの範囲、または１００から５００マイクロメートルまでの範囲の厚さを有するものとしてよい。誘電体層１２は、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、オキシ炭化ケイ素（ＳｉＯＣなど）、またはポリマー（ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、エポキシ、またはシロキサンなど）の層とすることができる。誘電体層１２は、例えば、０．３から３０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。例えば、導電層１８は、パターン形成金属層とすることができ、パターン形成金属層としては、例えば１ナノメートルから０．５マイクロメートルまでの範囲の厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムの層などの、接着／バリア層、接着／バリア層上の、例えば、１０ナノメートルから０．８マイクロメートルまでの範囲の厚さを有する、銅、銀、金、またはチタン銅合金の層などの、スパッタリングされたシード層、およびスパッタリングされたシード層上の、例えば１０ナノメートルから２マイクロメートルまでの範囲、好ましくは５０ナノメートルから１マイクロメートルまでの範囲の厚さを有する、または例えば２から３０マイクロメートルまでの範囲、好ましく３から１０マイクロメートルまでの範囲の厚さを有する、銅、銀、または金の層などの、電気メッキされた金属層が挙げられる。誘電体または絶縁層２０は、例えば、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、オキシ炭化ケイ素（ＳｉＯＣなど）、ソルダーレジスト、またはポリマー（ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、エポキシ、またはシロキサンなど）の層とすることができる。導電層１８より上にある誘電体または絶縁層２０の厚さは、０．３から３０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲としてよい。
【００２１】
第１の実施形態では、キャリア１１は、シリコン基板１０と、シリコン基板１０内の、および／またはシリコン基板１０の上の、トランジスタなどの、複数の能動デバイスと、シリコン基板１０上の誘電体層１２と、誘電体層１２上のパターン形成金属層１８と、パターン形成金属層１８上の、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、オキシ窒化ケイ素（ＳｉＯＮなど）、オキシ炭化ケイ素（ＳｉＯＣなど）、窒化ケイ素炭素（ＳｉＣＮなど）、またはポリマー（ポリイミド、ベンゾシクロブタン、ポリベンゾオキサゾール、またはポリフェニレンオキシドなど）の層などの、誘電体または絶縁層２０とを備える丸形ウェハとすることができる。
【００２２】
第２の実施形態では、キャリア１１は、シリコン基板１０と、シリコン基板１０内の、および／またはシリコン基板１０の上の、抵抗器、インダクタ、またはコンデンサなどの、複数の受動デバイスと、シリコン基板１０上の誘電体層１２と、誘電体層１２上のパターン形成金属層１８と、パターン形成金属層１８上の、および受動デバイスの上の、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、オキシ炭化ケイ素（ＳｉＯＣなど）、またはポリマー（ポリイミド、ベンゾシクロブタン、ポリベンゾオキサゾール、またはポリフェニレンオキシドなど）の層などの、誘電体または絶縁層２０とを備えるが、シリコン基板１０内に、および／またはシリコン基板１０の上に、トランジスタなどの、能動デバイスを備えない、丸形ウェハとすることができる。
【００２３】
第３の実施形態では、キャリア１１は、ガラス基板１０と、ガラス基板１０上の誘電体層１２と、誘電体層１２上の、インジウムスズ酸化物（ＩＴＯ）層などの、導電層１８と、導電層１８上の誘電体または絶縁層２０とを備える矩形パネルとすることができる。
【００２４】
第４の実施形態では、キャリア１１は、有機ポリマー基板１０と、有機ポリマー基板１０上の誘電体層１２と、誘電体層１２上のパターン形成金属層１８と、パターン形成金属層１８上の、ソルダーレジストまたはポリマー（エポキシなど）の層などの、誘電体または絶縁層２０とを備えるプリント配線基板（ＰＣＢ）または有機ボールグリッドアレイ（ＢＧＡ）基板とすることができる。
【００２５】
あるいは、キャリア１１は、基板１０の上に層１２と、１８と、２０とを配置せずに形成されてもよい、つまり、キャリア１１は、キャリア１１内に回路を配置しない基板１０のみを有する。この場合、層２２は、基板１０上に直接形成することができる。
【００２６】
次に、図２を参照すると、例えば、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスを使用することによって、フォトレジスト層１７２がダミー基板６２上に形成されうることがわかる。次に、図３を参照すると、露光プロセスおよび現像プロセスが、フォトレジスト層１７２内に、ダミー基板６２の複数の領域を露出させる、複数の開口部１７２ａを形成するために使用されうることがわかる。フォトレジスト層１７２は、露光プロセスと現像プロセスとの後に、例えば１０から２００マイクロメートルまでの範囲の厚さを有するものとしてよい。図４は、図３に示されているような開口部１７２ａを持つフォトレジスト層１７２の概略上面図であり、図３は、図４に示されている線Ａ−Ａにそって切り取った断面図であるものとしてよい。
【００２７】
次に、図５を参照すると、複数の開口部６２ａが、化学エッチングプロセスまたはプラズマエッチングプロセスを使用して、ダミー基板６２内に、またフォトレジスト層１７２内の開口部１７２ａの下に形成され、接着剤層２２を露出し、次いで、パターン形成フォトレジスト層１７２が、例えば、有機化学薬品を使用することによって取り除かれることがわかる。あるいは、接着剤層２２が酸化ケイ素層で置き換えられ、ダミー基板６２が酸化ケイ素層２２と接着されている酸化ケイ素層を有する場合、開口部６２ａが、化学エッチングプロセスまたはプラズマエッチングプロセスを使用して、ダミー基板６２内に、またフォトレジスト層１７２内の開口部１７２ａの下に形成され、ダミー基板６２の酸化ケイ素層を露出し、次いで、パターン形成フォトレジスト層１７２が、例えば、有機化学薬品を使用することによって取り除かれる。図６は、図５に示されているような開口部６２ａを持つダミー基板６２の概略上面図であり、図５は、図６に示されている線Ｂ−Ｂにそって切り取った断面図であるものとしてよい。
【００２８】
あるいは、酸化ケイ素もしくは窒化ケイ素などの、ハードマスク（図示せず）を図５に示されているダミー基板６２上に、例えば、以下のステップによって形成することができる。最初に、酸化ケイ素もしくは窒化ケイ素のハードマスクを図１に示されているダミー基板６２上に形成することができる。次に、例えば、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスを使用することによって、フォトレジスト層１７２をハードマスク上に形成することができる。次に、露光プロセスと現像プロセスとを使用して、フォトレジスト層１７２内に、ハードマスクの複数の領域を露出させる、複数の開口部１７２ａを形成することができる。次に、例えば、ウェットエッチングプロセスまたはプラズマエッチングプロセスを使用することによって、ハードマスク内に、またフォトレジスト層１７２内の開口部１７２ａの下に複数の開口部を形成し、ダミー基板６２の複数の領域を露出させる。次に、例えば、有機化学薬品を使用することによって、パターン形成フォトレジスト層１７２を取り除くことができる。次に、例えば、化学エッチングプロセスまたはプラズマエッチングプロセスを使用することによって、ダミー基板６２内に、またハードマスク内の開口部の下に複数の開口部６２ａを形成し、接着剤層２２を露出させる。あるいは、接着剤層２２が酸化ケイ素層で置き換えられ、ダミー基板６２が酸化ケイ素層２２と接着されている酸化ケイ素層を有する場合、例えば、化学エッチングプロセスまたはプラズマエッチングプロセスを使用することによって、ダミー基板６２内に、またハードマスク内の開口部の下に開口部６２ａを形成し、ダミー基板６２の酸化ケイ素層を露出させる。ハードマスクは、以下の研削または研磨プロセスによって取り除かれる。
【００２９】
次に、図７を参照すると、複数のチップ６８が、キャリア１１の上に、またダミー基板６２内の開口部６２ａ内に実装され、チップ６８は、チップ６８の底部に能動側と、チップ６８の頂部に裏側とを有することがわかる。ある場合には、チップ６８のうちの１つのチップは、チップ６８の別の１つのチップと異なる回路設計を有しているものとしてよい。また、別の場合には、チップ６８のうちの１つのチップは、チップ６８の別の１つのチップと同じ回路設計を有しているものとしてよい。あるいは、チップ６８のうちの１つのチップは、チップ６８の別の１つのチップと異なる面積（頂面）またはサイズを有するものとすることができる。また、別の場合には、チップ６８のうちの１つのチップは、チップ６８の別の１つのチップと同じ面積（頂面）またはサイズを有しているものとしてよい。図８は、ダミー基板６２内の開口部６２ａ内に実装されたチップ６８を示す概略上面図の一例であり、図７は、図８の概略上面図に示されている線Ｃ−Ｃにそって切り取った断面図である。
【００３０】
キャリア１１の上に、また開口部６２ａ内にチップ６８を実装することは、例えば、最初に、チップ６８の能動側上に、または接着剤層２２上に接着材料（図示せず）を形成し、次に、接着材料が接着剤層２２と接触している状態でチップ６８を開口部６２ａ内に、また接着剤層２２の上に配置し、次いで、接着材料を、機械的圧力または熱圧力を接着材料に加えつつ１８０℃から３５０℃までの範囲の温度で硬化させることによって実行することができる。したがって、チップ６８は、接着材料を使用してキャリア１１と接合することができる。
【００３１】
チップ６８のそれぞれは、半導体基板５８と、半導体基板５８内の、および／または半導体基板５８上の複数の半導体デバイス３６と、半導体基板５８の下のパッシベーション層２４と、半導体基板５８とパッシベーション層２４との間の複数の誘電体層４２、４４、４６、および４８と、半導体基板５８とパッシベーション層２４との間のパターン形成金属層２６と、半導体基板５８とパッシベーション層２４との間の相互接続層３４と、誘電体層４４内の複数のビアプラグ２６ａと、誘電体層４８内の複数のビアプラグ３４ａとを備えることができる。半導体基板５８は、それぞれのチップ６８の裏面にあり、半導体デバイス３６、パッシベーション層２４、パターン形成金属層２６、相互接続層３４、誘電体層４２、４４、４６、および４８、ならびにビアプラグ２６ａおよび３４ａは、それぞれのチップ６８の能動側にある。
【００３２】
半導体基板５８は、シリコン基板、シリコンゲルマニウム（ＳｉＧｅ）基板、またはガリウムヒ素（ＧａＡｓ）基板などの、好適な基板とすることができる。半導体基板５８は、以下のプロセスにおいて言及されているように薄化される前には、１００から５００マイクロメートルまでの範囲、好ましくは１５０から２５０マイクロメートルまでの範囲、または１００から３００マイクロメートルまでの範囲など、例えば、１００マイクロメートルより大きい厚さを有するものとしてよい。
【００３３】
半導体デバイス３６のそれぞれは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ、バイポーラトランジスタ、または二重拡散型金属酸化膜半導体（ＤＭＯＳ）トランジスタとすることができる。半導体デバイス３６のそれぞれは、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、フラッシュメモリセル、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、不揮発性メモリセル、消去可能プログラム可能読出し専用メモリ（ＥＰＲＯＭ）セル、読出し専用メモリ（ＲＯＭ）セル、磁気ランダムアクセスメモリ（ＭＲＡＭ）セル、センス増幅器、インバータ、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、アナログ／デジタル（Ａ／Ｄ）コンバータ、デジタル／アナログ（Ｄ／Ａ）コンバータ、アナログ回路、相補型金属酸化膜半導体（ＣＭＯＳ）センサー、または電荷結合素子（ＣＣＤ）用に構成することができる。
【００３４】
パッシベーション層２４は、底面が接着剤層２２に付着している無機誘電体層を含むか、または底面が接着剤層２２に付着している無機誘電体層とすることができ、無機誘電体層は、例えば０．３から１．５マイクロメートルまでの範囲の厚さを有する窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、またはオキシ窒化ケイ素（ＳｉＯＮなど）の層とすることができる。あるいは、チップ６８のそれぞれは、パッシベーション層２４の無機誘電体層の底面の下、および底面上に、３から２０マイクロメートルまでの範囲、好ましくは５から１２マイクロメートルまでの範囲など、例えば３マイクロメートルより大きい厚さを有する、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、エポキシ、またはシロキサンの層などの、有機ポリマー層をさらに含むものとしてよい。この場合、有機ポリマー層は、接着剤層２２に付着する底面を有する。有機ポリマー層は、パッシベーション層２４の無機誘電体層の底面と接触している頂面を有する。
【００３５】
あるいは、例えば０．５から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲の幅をそれぞれが有する複数の開口部（図示せず）がパッシベーション層２４内に形成され、パターン形成金属層２６の複数の接点を露出することができる。
【００３６】
誘電体層４２は、パッシベーション層２４と誘電体層４４との間にあるものとすることができる。誘電体層４４は、誘電体層４２と４６との間、および層２６と３４との間にあるものとすることができる。誘電体層４６は、誘電体層４４と４８との間にあるものとすることができる。誘電体層４２、４４、および４６のそれぞれは、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、オキシ炭化ケイ素（ＳｉＯＣなど）、または１．８から３までの範囲の誘電率を有する低誘電率材料（フッ化ケイ酸塩ガラス（ＦＳＧ）またはＢｌａｃｋ−ｄｉａｍｏｎｄなど）を含むものとしてよい。誘電体層４２、４４、および４６のそれぞれは、例えば１０ナノメートルから２マイクロメートルまで範囲、または５０ナノメートルから１マイクロメートルまでの範囲の厚さを有するものとしてよい。
【００３７】
誘電体層４６と半導体基板５８との間および相互接続層３４と半導体基板５８との間の誘電体層４８は、リンケイ酸ガラス（ＰＳＧ）、ホウ素リンケイ酸ガラス（ＢＰＳＧ）、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、または１．８から３までの範囲の誘電率を有する低誘電率材料（フッ化ケイ酸塩ガラス（ＦＳＧ）またはＢｌａｃｋ−ｄｉａｍｏｎｄなど）の層を含むか、またはそのような層とすることができる。誘電体層４８は、例えば１０ナノメートルから１マイクロメートルまでの範囲の厚さを有するものとしてよい。
【００３８】
例えば、パターン形成金属層２６は、例えば０．３から３マイクロメートルまでの範囲の厚さを有するアルミニウム銅合金層と、０．０２から０．１５マイクロメートルまでの範囲など、例えば、０．２マイクロメートルより小さい厚さをそれぞれ有するチタン含有層とを含むことができる。チタン含有層は、誘電体層４４とアルミニウム銅合金層との間に、またアルミニウム銅合金層上にあるものとしてよく、アルミニウム銅合金層は、パッシベーション層２４とチタン含有層との間にあるものとしてよい。チタン含有層は、０．０２から０．１５マイクロメートルまでの範囲など、例えば、０．２マイクロメートルより小さい厚さを有するチタン、窒化チタン、またはチタンタングステン合金の単層とすることができる。
【００３９】
あるいは、パターン形成金属層２６は、誘電体層４４の側部からパッシベーション層２４の側部への視線方向に、例えば０．５から３マイクロメートルまでの範囲の厚さを有するニッケル層とニッケル層の下および上にある例えば０．０１から１マイクロメートルまでの範囲の厚さを有する金層とを含むものとしてよい。ニッケル層は、誘電体層４４と金層との間にあり、金層は、ニッケル層とパッシベーション層２４との間にある。
【００４０】
あるいは、パターン形成金属層２６は、電気メッキプロセスおよび化学機械研磨（ＣＭＰ）プロセスを含むダマシンまたは二重ダマシンプロセスによって形成することができ、底部がパッシベーション層２４に接触している電気メッキされた銅層と、電気メッキされた銅層の頂部および側壁にある接着／バリア金属層と、電気メッキされた銅層と接着／バリア金属層との間にあり、電気メッキされた銅層の頂部および側壁上にあるシード層とからなるものとすることができる。接着／バリア金属層は、電気メッキされた銅層の頂部と誘電体層４４との間の第１の部分と電気メッキされた銅層の側壁における第２の部分を有する。電気メッキされた銅層は、０．１５から１．２マイクロメートルまでの範囲などの、例えば１．５マイクロメートルより小さいか、または０．３から３マイクロメートルまでの範囲などの３マイクロメートルより小さい、厚さを有するものとしてよい。電気メッキされた銅層は、０．０５から１マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい幅を有することができる。シード層は、スパッタリングプロセスなどの好適なプロセスによって形成された銅またはチタン銅合金の層を含むか、またはそのような層とすることができる。接着／バリア金属層は、スパッタリングプロセスなどの好適なプロセスによって形成されたチタン、チタンタングステン合金、窒化チタン、クロム、タンタル、または窒化タンタルの層を含むか、またはそのような層とすることができる。接着／バリア金属層は、０．００５から０．１マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより小さい厚さを有することができる。電気メッキされた銅層の側壁は、接着／バリア層とシード層とによって覆われる。
【００４１】
例えば、相互接続層３４は、カーボンナノチューブを含んでいてもよい。あるいは、相互接続層３４は、誘電体層４６内のパターン形成金属層からなるものとしてよい。第１の代替的形態では、パターン形成金属層３４は、例えば１０ナノメートルから２マイクロメートルまでの範囲の厚さを有するアルミニウム銅合金層と、０．０２から０．１５マイクロメートルまでの範囲など、例えば、０．２マイクロメートルより小さい厚さを有する窒化チタン、チタンタングステン合金、またはチタンの単層などのチタン含有層とを含むことができる。チタン含有層は、誘電体層４８とアルミニウム銅合金層との間に、またアルミニウム銅合金層上にあるものとしてよく、アルミニウム銅合金層は、誘電体層４６内にあるものとしてよい。第２の代替的形態では、パターン形成金属層３４は、電気メッキプロセスおよび化学機械研磨（ＣＭＰ）プロセスを含むダマシンまたは二重ダマシンプロセスによって形成することができ、底部が誘電体層４４に接触している電気メッキされた銅層と、電気メッキされた銅層の頂部および側壁にある接着／バリア金属層と、電気メッキされた銅層と接着／バリア金属層との間にあり、電気メッキされた銅層の頂部および側壁上にあるシード層とからなるものとすることができる。接着／バリア金属層は、電気メッキされた銅層の頂部と誘電体層４８との間の第１の部分と電気メッキされた銅層の側壁における第２の部分を有する。電気メッキされた銅層は、０．１５から１マイクロメートルまでの範囲、または１０ナノメートルから２マイクロメートルまでの範囲など、例えば２マイクロメートルより小さい厚さを有するものとしてよい。電気メッキされた銅層は、０．０５から１マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい幅を有することができる。シード層は、スパッタリングプロセスなどの好適なプロセスによって形成された銅またはチタン銅合金の層を含むか、またはそのような層とすることができる。接着／バリア金属層は、スパッタリングプロセスなどの好適なプロセスによって形成されたチタン、チタンタングステン合金、窒化チタン、クロム、タンタル、または窒化タンタルの層を含むか、またはそのような層とすることができる。接着／バリア金属層は、０．００５から０．１マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより小さい厚さを有することができる。電気メッキされた銅層の側壁は、接着／バリア金属層とシード層とによって覆われる。
【００４２】
誘電体層４２内のパターン形成金属層２６は、誘電体層４４内のビアプラグ２６ａを通して誘電体層４６内の相互接続層３４に接続されうる。誘電体層４６内の相互接続層３４は、誘電体層４８内のビアプラグ３４ａを通して半導体デバイス３６に接続されうる。ビアプラグ２６ａは、誘電体層４４内に電気メッキされた銅、タングステン、またはカーボンナノチューブを備えることができる。ビアプラグ３４ａは、誘電体層４８内に電気メッキされた銅、タングステン、またはカーボンナノチューブを備えることができる。
【００４３】
チップ６８のそれぞれは、パターン形成金属層２６と相互接続層３４とビアプラグ２６ａおよび３４ａとによって構成される複数の相互接続部または金属トレース（traces）３５ａと３５ｂと３５ｃと３５ｄとを備えることができる。相互接続部または金属トレース３５ａ、３５ｂ、３５ｃ、および３５ｄのそれぞれは、半導体デバイス３６のうちの１つまたは複数に接続することができ、信号トレース、ビット線、クロックバス、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースであるものとしてよい。
【００４４】
あるいは、チップ６８のそれぞれは、接着剤層２２とパッシベーション層２４との間に、パターン形成金属層２６の厚さより大きく、相互接続層３４の厚さより大きい厚さを有する、パターン形成金属層（図示せず）をさらに備えることができる。パッシベーション層２４の下のパターン形成金属層は、パッシベーション層２４の下の電気メッキされた金属層と、電気メッキされた金属層とパッシベーション層２４との間の接着／バリア金属層と、電気メッキされた金属層と接着／バリア金属層との間のシード層とを備えることができる。パッシベーション層２４の側部から接着剤層２２への視線方向において、接着／バリア金属層は、シード層上にあり、シード層は、電気メッキされた金属層上にありうる。電気メッキされた金属層の側壁は、接着／バリア層とシード層とによって覆われていない。接着／バリア金属層は、１ナノメートルから０．５マイクロメートルまでの範囲または０．００５から０．１マイクロメートルまでの範囲など、例えば０．６マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、またはニッケルの層を含むか、またはそのような層とすることができる。シード層は、５ナノメートルから０．１マイクロメートルまでの範囲または１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば０．８マイクロメートルより小さい厚さを有する銅、チタン銅合金、銀、金、またはニッケルの層を含むか、またはそのような層とすることができる。接着／バリア金属層およびシード層のそれぞれは、スパッタリングプロセスなどの、好適なプロセスによって形成することができる。電気メッキされた金属層は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲など、例えば、２マイクロメートルより大きい厚さを有する電気メッキされた銅、電気メッキされた銀、または電気メッキされた金の層を含むか、またはそのような層とすることができる。
【００４５】
あるいは、ダミー基板６２の酸化ケイ素層が、開口部６２ａを形成した後も、酸化ケイ素層２２上に残り、ダミー基板６２内の開口部６２ａによって露出される場合、チップ６８をキャリア１１の上に、また開口部６２ａ内に実装することは、例えば、それぞれのチップ６８の能動側の、パッシベーション層２４の別の酸化ケイ素層を、パッシベーション層２４の下にあるダミー基板６２の残っている酸化ケイ素層と接着することによって、実行されうる。パッシベーション層２４の酸化ケイ素層は、ダミー基板６２の酸化ケイ素層と接触する。したがって、チップ６８は、これらの酸化ケイ素層を使用してキャリア１１と接合することができる。
【００４６】
あるいは、図７および８に例示されている構造を形成するための別の技術は、最初に、パターン形成ダミーウェハ、パターン形成パネル、パターン形成シリコンフレーム、またはポリシリコン、ガラス、シリコン、セラミック、またはポリマーのパターン形成基板などのパターン形成ダミー基板６２にパターン形成ダミー基板６２を貫通する複数の開口部６２ａを設けることと、次に、図１に例示されているステップとして参照することができる、層２２を使用してパターン形成ダミー基板６２をキャリア１１と接合することと、次いで、図７に例示されているステップとして参照することができる、チップ６８をキャリア１１の上に、またパターン形成ダミー基板６２内の開口部６２ａ内に実装することとによって実行される。
【００４７】
図７および８に示されているように、ダミー基板６２とチップ６８のうちの１つのチップとの間に複数のギャップ４がそれぞれあり、隣接する２つのチップ６８の間に複数のギャップ８（これらのうちの１つが図示されている）がそれぞれある。ギャップ４のそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ１を有することができる。ギャップ８のそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ２を有することができる。
【００４８】
図９は、図７に示されているのと同じ断面を持つ構造を形成するための別の技術を示している。図７は、図９の概略上面図に示されている線Ｃ−Ｃにそって切り取った断面図である。図７および９に示されている構造は、例えば以下のステップによって形成されうる。最初に、例えば、スピンコーティングプロセス、ラミネート加工プロセス、スプレープロセス、分注プロセス、またはスクリーンプリンティングプロセスを使用することによって、前述の接着剤層２２を前述のキャリア１１上に形成することができる。接着剤層２２を、キャリア１１の誘電体または絶縁層２０上に形成するか、またはキャリア１１が層１２と１８と２０なしで形成される場合にはキャリア１１の基板１０上に形成することができる。次に、接着剤層２２を適宜予硬化または焼成することができる。次に、前述のチップ６８と複数の別々のダミー基板６２を接着剤層２２上に配置することができる。隣接する２つのチップ６８の間のギャップが、５００または１，０００マイクロメートルより大きいなど、大きすぎる場合に、別々のダミー基板６２のうちの１つまたは複数をギャップ内に配置することができる。あるいは、隣接する２つのチップ６８の間のギャップが、５００または１，０００マイクロメートルより小さいなど、十分に小さい場合、ギャップ内に配置される別々のダミー基板６２はありえない。次に、接着剤層２２を、機械的圧力または熱圧力を接着剤層２２に加えつつ１８０℃から３５０℃までの範囲の温度で再び硬化させることができる。したがって、別々のダミー基板６２とチップ６８とを、接着剤層２２を使用してキャリア１１と接合することができる。別々のダミー基板６２は、例えば、別々のシリコンバー、別々のダミーチップ、別々のダミーシリコンダイ、またはポリシリコン、ガラス、シリコン、もしくはセラミックの別々の基板とすることができる。
【００４９】
あるいは、図７および９を参照すると、接着剤層２２を、キャリア１１の誘電体または絶縁層２０上に形成されるか、またはキャリア１１が層１２と１８と２０なしで形成される場合にキャリア１１の基板１０上に形成される酸化ケイ素層と置き換えることができることがわかる。この場合、チップ６８をキャリア１１と接合し、別々のダミー基板６２をキャリア１１と接合することは、例えば、それぞれのチップ６８の能動側にある、パッシベーション層２４の別の酸化ケイ素層を、酸化ケイ素層２２と接着することと、別々のダミー基板６２のうちのそれぞれのダミー基板の別の酸化ケイ素層を酸化ケイ素層２２と接着することとによって実行することができる。それぞれのチップ６８のパッシベーション層２４の酸化ケイ素層は、酸化ケイ素層２２と接触し、別々のダミー基板６２のうちのそれぞれのダミー基板の酸化ケイ素層は、酸化ケイ素層２２と接触する。したがって、チップ６８と別々のダミー基板６２とを、これらの酸化ケイ素層を使用してキャリア１１と接合することができる。
【００５０】
図７および９に示されているように、チップ６８のうちの１つのチップと別々のダミー基板６２のうちの１つのダミー基板との間に複数のギャップ４がそれぞれあり、隣接する２つのチップ６８の間に複数のギャップ８（これらのうちの１つが図示されている）がそれぞれある。ギャップ４のそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ１を有することができる。ギャップ８のそれぞれは、１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲などの、例えば５００マイクロメートルより小さい、横方向の距離または間隔Ｄ２を有することができる。一実施形態では、別々のダミー基板６２がキャリア１１と接合される前に、それぞれの別々のダミー基板６２内に、またはそれぞれの別々のダミー基板６２の頂面または底面上に予め形成された回路はない。
【００５１】
図１０を参照すると、図７と８または図７と９に例示されているステップの後、ポリシリコン、酸化ケイ素、またはポリマーなどの封止／ギャップ充填材６４を、それぞれのチップ６８の半導体基板５８の裏面上とダミー基板（複数可）６２上とギャップ４と８内とに形成することができることがわかる。封止／ギャップ充填材６４がポリシリコンである場合、ポリシリコンは、化学気相成長（ＣＶＤ）プロセスまたはプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスによって形成することができる。封止／ギャップ充填材６４が酸化ケイ素である場合、酸化ケイ素は、化学気相成長（ＣＶＤ）プロセス、プラズマ化学気相成長法（ＰＥＣＶＤ）プロセス、または常圧化学気相成長（ＡＰＣＶＤ）プロセスによって形成することができる。封止／ギャップ充填材６４がポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）などのポリマーである場合、ポリマーは、スピンコーティングプロセス、分注プロセス、成形プロセス、またはスクリーンプリンティングプロセスを含むプロセスによって形成することができる。
【００５２】
次に、図１１を参照すると、封止／ギャップ充填材６４、それぞれのチップ６８の半導体基板５８の裏面、およびダミー基板（複数可）６２は、例えば、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス(mechanical grinding process)、または機械研磨と化学エッチングとを含むプロセスによって、チップ６８のうちの１つのチップの半導体基板５８が、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ１に薄化されるまで、研削または研磨されることがわかる。好ましくは、チップ６８のそれぞれは、研削もしくは研磨プロセスの後に、例えば３から１０５マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有するものとしてよい。研削もしくは研磨プロセスの後に、ダミー基板（複数可）６２は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ２に薄化することができ、ギャップ４と８とに残っている封止／ギャップ充填材６４は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の垂直厚さＴ３を有するものとしてよい。それぞれのチップ６８の裏面の、半導体基板５８の研削または研磨された表面５８ｓおよびダミー基板（複数可）６２の研削または研磨された表面（複数可）６２ｓは、実質的に平坦であり、封止／ギャップ充填材６４で覆われていないものとしてよい。研削または研磨された表面（複数可）６２ｓは、それぞれのチップ６８の研削または研磨された表面５８ｓと実質的に同一平面であり、またギャップ４と８との中の封止／ギャップ充填材６４の研削または研磨された表面６４ｓと実質的に同一平面であるものとすることができる。
【００５３】
あるいは、図１２および１３は、図１１に例示されている構造を形成するための別の技術を示している。図１２を参照すると、図７と８または図７と９に例示されているステップの後、ポリシリコンまたは酸化ケイ素などの封止／ギャップ充填材６４を、それぞれのチップ６８の半導体基板５８の裏面上とダミー基板（複数可）６２上とギャップ４と８内とに形成することができ、次いで、成形コンパウンド、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）などのポリマー６５を、封止／ギャップ充填材６４上とギャップ４と８との中に形成することができることがわかる。ギャップ４と８との中の封止／ギャップ充填材６４は、例えば１０から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲、または２０から５０マイクロメートルまでの範囲の垂直厚さＴ４を有するものとしてよい。
【００５４】
次に、図１３を参照すると、機械研削プロセスは、例えば、水と一緒に研磨または研削パッドを使用して、ポリマー６５と、封止／ギャップ充填材６４と、それぞれのチップ６８の半導体基板５８の裏面と、ダミー基板（複数可）６２とを、ポリマー６５のすべてが取り除かれるまで、またギャップ４と８との中の封止／ギャップ充填材６４の所定の垂直厚さＴ５に達するまで、研削することによって実行されうることがわかる。所定の垂直厚さＴ５は、例えば１０から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲、または２０から５０マイクロメートルまでの範囲の垂直厚さＴ５であるものとしてよい。研磨または研削パッドは、機械研削プロセスを実行するために、例えば、０．５から１５マイクロメートルまでの範囲の平均粒径を有する粗いグリットを備えることができる。その後、化学機械研磨（ＣＭＰ）プロセスは、例えば、スラリー含有化学薬品を使う研磨パッドと平均粒径が例えば０．０２から０．０５マイクロメートルまでの範囲であるシリカのような微細研磨剤を使用して、それぞれのチップ６８の半導体基板５８の裏面と、ダミー基板（複数可）６２と、ギャップ４と８との中の封止／ギャップ充填材６４とを、チップ６８のうちの１つのチップの半導体基板５８が１から３０マイクロメートルまでの範囲、好ましくは２から５マイクロメートルまでの範囲、２から１０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または３から３０マイクロメートルまでの範囲の厚さＴ１の薄さになるまで、図１１に示されているように、研磨することによって実行されうる。
【００５５】
化学機械研磨（ＣＭＰ）プロセスの後に、それぞれのチップ６８の裏面の、半導体基板５８の研磨された表面５８ｓおよびダミー基板（複数可）６２の研磨された表面（複数可）６２ｓは、実質的に平坦であり、封止／ギャップ充填材６４で覆われていないものとしてよい。研磨された表面（複数可）６２ｓは、それぞれのチップ６８の研磨された表面５８ｓと実質的に同一平面であり、またギャップ４と８との中の封止／ギャップ充填材６４の研磨された表面６４ｓと実質的に同一平面であるものとすることができる。研磨された表面５８ｓ、６２ｓ、および６４ｓは、例えば、２０ナノメートル未満の微小粗さを有することができる。シリカのような非常に細かい研磨剤と比較的弱い薬品腐食を使用する、化学機械研磨（ＣＭＰ）プロセスは、変形とひっかき傷とをほとんど生じさせることなく、表面５８ｓと６２ｓと６４ｓとを形成し、このことは、化学機械研磨（ＣＭＰ）プロセスが、きれいな表面５８ｓと６２ｓと６４ｓとを形成する最終的な研磨ステップに非常によく適していることを意味している。それぞれのチップ６８の非常に薄い半導体基板１０を形成するために、機械研削プロセスと化学機械研磨（ＣＭＰ）プロセスとを使用することが実行されうる。したがって、化学機械研磨（ＣＭＰ）プロセスの後に、チップ６８のそれぞれは、例えば、３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の厚さに薄化することができ、ダミー基板（複数可）６２は、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ２に薄化することができ、ギャップ４と８との中の封止／ギャップ充填材６４は、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ３に薄化することができる。
【００５６】
図１４を参照すると、図１１に例示されている構造物を形成した後、誘電体層６０を、それぞれのチップ６８の半導体基板５８の表面５８ｓ上と、ダミー基板（複数可）６２の表面（複数可）６２ｓ上と、封止／ギャップ充填材６４の表面６４ｓ上とに形成することができることがわかる。誘電体層６０は、例えば０．５から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または１から３マイクロメートルまでの範囲の厚さを有するものとしてよい。
【００５７】
誘電体層６０は、例えば、化学気相成長（ＣＶＤ）プロセスまたはプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスによって形成された無機層とすることができる。無機層は、例えば、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層、または酸化ケイ素と窒化ケイ素と窒化ケイ素炭素とオキシ窒化ケイ素とを含む層とすることができる。無機層は、例えば０．５から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または１から３マイクロメートルまでの範囲の厚さを有するものとしてよい。
【００５８】
あるいは、誘電体層６０は、例えばスピンコーティングプロセス、分注プロセス、成形プロセス、またはスクリーンプリンティングプロセスを含むプロセスによって形成される、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層などのポリマー層とすることができる。ポリマー層は、例えば０．５から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または１から３マイクロメートルまでの範囲の厚さを有するものとしてよい。
【００５９】
あるいは、誘電体層６０は、オキシ窒化ケイ素のエッチストップ層などの、エッチストップ層を含む複数の無機層からなるものとしてよい。誘電体層６０内にパターンをエッチングする時に、エッチングを停止するために、後でエッチストップ層が使用される。この場合、誘電体層６０は、例えば、表面５８ｓと６２ｓと６４ｓ上の第１の酸化ケイ素層と、第１の酸化ケイ素層上の、エッチストップ層として使用される、オキシ窒化ケイ素層と、オキシ窒化ケイ素層上の例えば０．１から５マイクロメートルまでの範囲または０．３から１．５マイクロメートルまでの範囲の厚さを有する第２の酸化ケイ素層とからなるものとしてよい。
【００６０】
次に、図１５を参照すると、貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆを含む、複数の貫通ビア１７０ｖが、例えば、以下のステップによって、チップ６８内と、ダミー基板（複数可）６２内とに形成され、キャリア１１の導電層１８を露出し、またチップ６８の層２６と３４とを露出することがわかる。最初に、スピンコーティングプロセスまたはラミネート加工プロセスなどの好適なプロセスを使用することによって、ポジ型感光性レジスト層またはネガ型感光性レジスト層などのフォトレジスト層が、誘電体層６０上に形成される。次に、１Ｘステッパーを使用する露光プロセスと化学溶液を使用する現像プロセスとを使用して、フォトレジスト層内に、誘電体層６０を露出する、複数の開口部を形成することができる。フォトレジスト層は、例えば３から５０マイクロメートルまでの範囲の厚さを有するものとしてよい。次に、異方性プラズマエッチングプロセスなどの、好適なプロセスを使用することによって、フォトレジスト層内の開口部の下の誘電体層６０を取り除く。次に、フォトレジスト層内の開口部の下のダミー基板（複数可）６２とフォトレジスト層内の開口部の下のチップ６８とを、チップ６８内の層２６および３４の所定の領域ならびにキャリア１１内の導電層１８の所定の領域がフォトレジスト層内の開口部によって露出されるまで、エッチングで取り除く。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。したがって、ビア１７０ａ〜１７０ｆを含む、貫通ビア１７０ｖが、チップ６８内と、ダミー基板（複数可）６２内とに形成され、キャリア１１の導電層１８の所定の領域を露出し、またチップ６８の層２６および３４の所定の領域を露出する。貫通ビア１７０ａは、ダミー基板６２内に形成され、貫通ビア１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆは、同じチップ５８内に形成される。
【００６１】
あるいは、チップ６８内とダミー基板（複数可）６２内とに貫通ビア１７０ｖを形成する別の技術を以下のステップで実行することができる。最初に、例えばスピンコーティングプロセスまたはラミネート加工プロセスを使用することによって、ポジ型感光性レジスト層またはネガ型感光性レジスト層などのフォトレジスト層を、誘電体層６０上に形成することができる。次に、１Ｘステッパーを使用する露光プロセスと化学溶液を使用する現像プロセスとを使用して、フォトレジスト層内に、誘電体層６０を露出する、複数の開口部を形成することができる。次に、例えば、異方性プラズマエッチングプロセスを使用して、フォトレジスト層内の開口部の下の誘電体層６０を取り除くことによって、誘電体層６０内とフォトレジスト層内の開口部の下とに複数の開口部を形成し、ダミー基板（複数可）６２とチップ６８の半導体基板５８を露出させる。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。次に、誘電体層６０内の開口部の下のダミー基板（複数可）６２および誘電体層６０内の開口部の下のチップ６８を、チップ６８の層２６および３４の所定の領域ならびにキャリア１１の導電層１８の所定の領域が誘電体層６０内の開口部によって露出されるまで、エッチングで取り除くことができる。したがって、貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆを含む、貫通ビア１７０ｖが、チップ６８内と、ダミー基板（複数可）６２内とに形成され、キャリア１１の導電層１８を露出し、またチップ６８の層２６と３４とを露出することができる。貫通ビア１７０ａは、ダミー基板６２内に形成され、貫通ビア１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆは、同じチップ５８内に形成される。貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、または１７０ｆなどの、貫通ビア１７０ｖのそれぞれは、例えば、０．５から１００マイクロメートルまでの範囲、０．５から５０マイクロメートルまでの範囲、０．５から３０マイクロメートルまでの範囲、０．５から２０マイクロメートルまでの範囲、０．５から１０マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の幅もしくは直径を有するものとしてよい。
【００６２】
貫通ビア１７０ａなどの、貫通ビア１７０ｖのうちの１つは、誘電体層６０とダミー基板６２と接着剤層または酸化ケイ素層２２とキャリア１１の誘電体または絶縁層２０とを貫通して、キャリア１１の導電層１８を露出する。貫通ビア１７０ｂなどの、貫通ビア１７０ｖのうちの別の１つは、誘電体層６０を貫通し、チップ６８のうちの１つのチップの半導体基板５８と誘電体層４２、４４、４６、および４８と、パッシベーション層２４とを貫通し、接着剤層または酸化ケイ素層２２を貫通し、キャリア１１の誘電体または絶縁層２０を貫通して、キャリア１１の導電層１８を露出する。貫通ビア１７０ｃなどの、貫通ビア１７０ｖのうちの別の１つは、誘電体層６０を貫通し、またチップ６８のうちの１つのチップの半導体基板５８と誘電体層４８とを貫通し、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ｄを露出する。貫通ビア１７０ｄなどの、貫通ビア１７０ｖのうちの別の１つは、誘電体層６０を貫通し、またチップ６８のうちの１つのチップの半導体基板５８と誘電体層４４、４６、および４８とを貫通し、チップ６８のうちの１つのチップのパターン形成金属層２６内の相互接続部または金属トレース３５ｃを露出する。貫通ビア１７０ｆなどの、貫通ビア１７０ｖのうちの別の１つは、誘電体層６０を貫通し、またチップ６８のうちの１つのチップの半導体基板５８と誘電体層４８とを貫通し、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ｂを露出する。貫通ビア１７０ｅなどの、貫通ビア１７０ｖのうちの別の１つの貫通ビアは、誘電体層６０を貫通し、チップ６８のうちの１つのチップの半導体基板５８と誘電体層４２、４４、４６、および４８とパッシベーション層２４を貫通し、接着剤層または酸化ケイ素層２２を貫通し、キャリア１１の誘電体または絶縁層２０を貫通して、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ａを露出し、キャリア１１の導電層１８を露出する。層２０と２２と２４と４２と４４とによって構成される支持材８０１は、露出されている相互接続部または金属トレース３５ａを支持することを目的としてキャリア１１の導電層１８と貫通ビア１７０ｅによって露出されている相互接続層３４内の相互接続部または金属トレース３５ａとの間にある。支持材８０１は、例えば０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の高さと、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅を有することができる。図１６〜１８は、図１５に例示されている貫通ビア１７０ｅと相互接続部または金属トレース３５ａとを示す概略上面斜視図の３つの例である。
【００６３】
図１５と１６とに示されているように、チップ６８のうちの１つのチップ内の貫通ビア１７０ｅは、チップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｂを露出し、チップ６８のうちの１つのチップの下のキャリア１１内の導電層１８の２つの領域を露出する。相互接続部または金属トレース３５ａは、貫通ビア１７０ｅの中心を通って貫通ビア１７０ｅの一方の側から貫通ビア１７０ｅの対向側に水平方向に延在する、貫通ビア１７０ｅによって露出されている、線形状の領域を有する。キャリア１１の導電層１８と相互接続層３４内の相互接続部または金属トレース３５ａの露出されている線形状の領域との間にある、前述の支持材８０１は、相互接続部または金属トレース３５ａの露出されている線形状の領域と同様に、線形状とすることができる。好ましくは、貫通ビア１７０ｅは、限定はしないが、上面斜視図で見て円形の形状であるものとしてよい。
【００６４】
図１５と１７とに示されているように、チップ６８のうちの１つのチップ内の貫通ビア１７０ｅは、チップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｂを露出し、チップ６８のうちの１つのチップの下のキャリア１１内の導電層１８の２つの領域を露出する。相互接続部または金属トレース３５ａは、貫通ビア１７０ｅの一方の側から少なくとも貫通ビア１７０ｅの中心に水平方向に延在する、貫通ビア１７０ｅによって露出されている、ペニンスラ（peninsula）領域を有するが、貫通ビア１７０ｅの対向側に到達せず、相互接続部または金属トレース３５ａは、貫通ビア１７０ｅによって露出された端部を有する。キャリア１１の導電層１８と相互接続層３４内の相互接続部または金属トレース３５ａの露出されているペニンスラ領域との間にある、前述の支持材８０１は、相互接続部または金属トレース３５ａの露出されているペニンスラ領域と同様に、ペニンスラ形状とすることができる。好ましくは、貫通ビア１７０ｅは、限定はしないが、上面斜視図で見て円形の形状であるものとしてよい。
【００６５】
図１５と１８とに示されているように、チップ６８のうちの１つのチップ内の貫通ビア１７０ｅは、チップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ａを露出し、チップ６８のうちの１つのチップの下のキャリア１１内の導電層１８の領域を露出する。相互接続部または金属トレース３５ａは、貫通ビア１７０ｅの一方の側から少なくとも貫通ビア１７０ｅの中心に水平方向に延在する、貫通ビア１７０ｅによって露出されている、ペニンスラ領域を有するが、貫通ビア１７０ｅの対向側に到達せず、相互接続部または金属トレース３５ａは、貫通ビア１７０ｅによって露出された円形端部を有する。キャリア１１の導電層１８と相互接続層３４内の相互接続部または金属トレース３５ａの露出されているペニンスラ領域との間にある、前述の支持材８０１は、相互接続部または金属トレース３５ａの露出されているペニンスラ領域と同様に、ペニンスラ形状とすることができる。好ましくは、貫通ビア１７０ｅは、限定はしないが、上面斜視図で見て円形の形状であるものとしてよい。
【００６６】
図１６Ａは、図１５に例示されている貫通ビア１７０ｅと相互接続部または金属トレース３５ａとを示す概略上面斜視図の一例である。この場合、貫通ビア１７０ｅは、限定はしないが、楕円形（oval-shaped）であるものとしてよく、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または３から１０マイクロメートルまでの範囲の幅Ｗ１を有する。チップ６８のうちの１つのチップ内の楕円形の貫通ビア１７０ｅは、チップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｂを露出し、チップ６８のうちの１つのチップの下のキャリア１１内の導電層１８の２つの領域を露出する。相互接続部または金属トレース３５ａは、楕円形の貫通ビア１７０ｅの中心を通って楕円形の貫通ビア１７０ｅの一方の側から楕円形の貫通ビア１７０ｅの対向側に水平方向に延在する、楕円形の貫通ビア１７０ｅによって露出されている、線形状の領域を有する。キャリア１１の導電層１８と相互接続層３４内の相互接続部または金属トレース３５ａの露出されている線形状の領域との間にある、前述の支持材８０１は、相互接続部または金属トレース３５ａの露出されている線形状の領域と同様に、線形状とすることができる。楕円形の貫通ビア１７０ｅによって露出されている相互接続部または金属トレース３５ａは、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から２０マイクロメートルまでの範囲、０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅Ｗ２を有する。楕円形の貫通ビア１７０ｅの長軸の端点と楕円形の貫通ビア１７０ｅによって露出されている相互接続部または金属トレース３５ａの、他の対向するエッジよりも端点に近い、エッジとの間の水平距離Ｓ１は、例えば、１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または３から１０マイクロメートルまでの範囲とすることができる。
【００６７】
次に、図１９を参照すると、誘電体層５０が、誘電体層６０の頂面上と、キャリア１１の、貫通ビア１７０ｖ（貫通ビア１７０ａ、１７０ｂ、および１７０ｅなど）によって露出されている、導電層１８上と、チップ６８の、貫通ビア１７０ｖ（貫通ビア１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆなど）によって露出されている、層２６および３４上と、貫通ビア１７０ｖの側壁上とに形成されていることがわかる。
【００６８】
誘電体層５０は、絶縁体からなるものとしてよい。例えば、誘電体層５０は、例えば２０ナノメートルから１マイクロメートルまでの範囲の厚さを有する無機層とすることができ、無機層は、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層とすることができる。あるいは、誘電体層５０は、例えば、１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有するポリマー層とすることができ、ポリマー層は、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層とすることができる。
【００６９】
次に、図２０を参照すると、ポジ型感光性レジスト層またはネガ型感光性レジスト層などのフォトレジスト層１６８は、例えばスピンコーティングプロセスまたはラミネート加工プロセスを使用することによって、誘電体層５０上に形成されうることがわかる。次に、１Ｘステッパーを使用する露光プロセスとウェットケミカルを使用する現像プロセスとを使用して、フォトレジスト層１６８内に、誘電体層５０を露出する、複数の開口部１６８ａを形成することができる。フォトレジスト層１６８は、例えば０．５から３０マイクロメートルまでの範囲の厚さを有するものとしてよい。
【００７０】
次に、図２１を参照すると、層１８、２６、および３４上と開口部１６８ａの下の誘電体層６０の頂面上とに形成された誘電体層５０は、例えば、異方性プラズマエッチングプロセスを使用して開口部１６８ａの下の誘電体層５０をエッチングすることによって、取り除くことができる。貫通ビア１７０ｖの底部と、開口部１６８ａの下の誘電体層６０の頂面上と、支持材８０１の上にある相互接続部または金属トレース３５ａの頂面上とにある誘電体層５０は、エッチングで取り除くことができる。したがって、貫通ビア１７０ｖの底部の層１８、２６、および３４と、開口部１６８ａの下の誘電体層６０の頂面と、支持材８０１の上にある相互接続部または金属トレース３５ａは、開口部１６８ａによって露出され、誘電体層５０は、貫通ビア１７０ｖの側壁上に残り、いわゆる貫通ビア１７０ｖ内の側壁誘電体層である。側壁誘電体層５０は、チップ６８内の、またはダミー基板（複数可）６２内の貫通ビア１７０ｖの側壁上に形成され、チップ６８の半導体基板５８によって、またはダミー基板（複数可）６２によって取り囲まれる。
【００７１】
次に、図２２を参照すると、複数のトレンチ６０ｔ、ダマシン開口部が、誘電体層６０と開口部１６８ａの下の側壁誘電体層５０とを、例えば異方性プラズマエッチングプロセスを使用して、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の深さＤ３までエッチングすることによって誘電体層６０内に形成されることがわかる。好ましくは、誘電体層６０および側壁誘電体層５０は、窒化ケイ素、酸化ケイ素、またはオキシ窒化ケイ素などの、同じ材料を有する。エッチングプロセスの後、トレンチ６０ｔの下の誘電体層６０は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の残り厚さＴ６を有する。
【００７２】
あるいは、エッチストップ技術を誘電体層６０内のトレンチ６０ｔを形成するプロセスに応用することができる。この場合、誘電体層６０は、例えば、表面５８ｓと６２ｓと６４ｓ上の第１の酸化ケイ素層と、第１の酸化ケイ素層上の、エッチストップ層として使用される、オキシ窒化ケイ素層と、オキシ窒化ケイ素層上の第２の酸化ケイ素層とを含む、前述の無機層からなる。トレンチ６０ｔは、開口部１６８ａの下の誘電体層６０の第２の酸化ケイ素層と開口部１６８ａの下の側壁誘電体層５０とを、誘電体層６０のオキシ窒化ケイ素層が開口部１６８ａによって露出されるまで、エッチングすることによって誘電体層６０内に形成されうる。したがって、トレンチ６０ｔは、誘電体層６０の第２の酸化ケイ素層内に形成され、トレンチ６０ｔの下にある、オキシ窒化ケイ素層と第１の酸化ケイ素層とからなる、残りの誘電体層６０は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の厚さＴ６を有する。
【００７３】
次に、図２３を参照すると、例えば、有機化学薬品を使用することによって、フォトレジスト層１６８が取り除かれることがわかる。誘電体層６０内に形成されているトレンチ６０ｔは、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。チップ６８内の貫通ビア１７０ｖ（貫通ビア１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆなど）の側壁上に形成されている側壁誘電体層５０は、銅などの遷移金属、ナトリウム、または水分がチップ６８のＩＣデバイス内に浸透するのを防ぐことができる。図２４は、本発明の一実施形態による図２３に示されている貫通ビア１７０ｖと、トレンチ６０ｔと、側壁誘電体層５０とを示す概略上面斜視図であり、図２３は、図２４に示されている線Ｄ−Ｄにそって切り取った断面図である。
【００７４】
次に、図２５を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層５２が、貫通ビア１７０ｖによって露出される層１８、２６、および３４上と、トレンチ６０ｔの側壁および底部上と、誘電体層５０上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とに形成することができることがわかる。接着／バリア層５２は、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層５４を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって、接着／バリア層５２上に形成することができる。次に、例えば０．５から２０マイクロメートルまでの範囲または０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する伝導層５６を、例えば、電気メッキプロセスを使用することによって、シード層５４上に形成することができる。
【００７５】
接着／バリア層５２は、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムの層を含むか、またはそのような層とすることができる。シード層５４は、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する銅、チタン銅合金、ニッケル、金、または銀の層を含むか、またはそのような層とすることができる。伝導層５６は、例えば、０．５から２０マイクロメートルまでの範囲または０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する銅、金、または銀の電気メッキされた層を含むか、またはそのような層とすることができる。
【００７６】
次に、図２６を参照すると、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、研削または研磨プロセスを使用することによって、トレンチ６０ｔの外側にある層５２と５４と５６とを取り除き、誘電体層６０の頂面上の誘電体層５０を取り除くことができる。したがって、誘電体層６０は、トレンチ６０ｔ内の伝導層５６の研削または研磨された表面５６ｓと実施的に同一平面であるものとしてよい露出された頂面６０ｓを有し、表面５６ｓおよび６０ｓは、実質的に平坦なものとしてよい。誘電体層６０は、例えば、１から１０マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまで範囲、または２から５マイクロメートルまでの範囲の、露出されている頂面６０ｓと表面５８ｓまたは６２ｓとの間の、厚さＴ７を有する。接着／バリア層５２およびシード層５４は、トレンチ６０ｔ内の伝導層５６の側壁と底部とにあり、トレンチ６０ｔ内の伝導層５６の側壁および底部は、接着／バリア層５２およびシード層５４によって覆われる。
【００７７】
第１の代替的形態では、トレンチ６０ｔの外側の層５２と５４と５６とを取り除くステップおよび誘電体層６０の頂面上の誘電体層５０を取り除くステップの後、接着／バリア層５２は、トレンチ６０ｔの側壁および底部上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、側壁誘電体層５０上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、または窒化チタンの単層などの、チタン含有層とすることができる。シード層５４は、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。トレンチ６０ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の厚さを有することができる。
【００７８】
第２の代替的形態では、トレンチ６０ｔの外側の層５２と５４と５６とを取り除くステップおよび誘電体層６０の頂面上の誘電体層５０を取り除くステップの後、接着／バリア層５２は、トレンチ６０ｔの側壁および底部上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、側壁誘電体層５０上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層５４は、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。トレンチ６０ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の厚さを有することができる。
【００７９】
第３の代替的形態では、トレンチ６０ｔの外側の層５２と５４と５６とを取り除くステップおよび誘電体層６０の頂面上の誘電体層５０を取り除くステップの後、接着／バリア層５２は、トレンチ６０ｔの側壁および底部上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、側壁誘電体層５０上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層５４は、クロム含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。トレンチ６０ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の厚さを有することができる。
【００８０】
トレンチ６０ｔの外側の層５２と５４と５６とを取り除くステップおよび誘電体層６０の頂面上の誘電体層５０を取り除くステップの後、トレンチ６０ｔ内の層５２、５４、および５６は、トレンチ６０ｔ内の、金属相互接続部（またはダマシン金属トレース）１ａと１ｂとを含む、複数の金属相互接続部（またはダマシン金属トレース）１を構成する。貫通ビア１７０ｖ内の層５２、５４、および５６は、それぞれ、図２３に示されているように貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆ内のメタルプラグ（またはメタルビア）５ａ、５ｂ、５ｃ、５ｄ、５ｅ、および５ｆを含む、貫通ビア１７０ｖ内の複数のメタルプラグ（またはメタルビア）５ｐを構成する。チップ６８内とダミー基板（複数可）６２内のメタルプラグ５ｐのそれぞれは、貫通ビア１７０ｖ内の側壁誘電体層５０のうちの１つによって取り囲まれている。メタルプラグ５ａは、ダミー基板６２内に形成され、メタルプラグ５ｂ、５ｃ、５ｄ、５ｅ、および５ｆは、同じチップ６８内に形成される。支持材８０１および支持材８０１上の、相互接続層３４内の、相互接続部または金属トレース３５ａは、メタルプラグ５ｅの、相互接続層３４の頂面が位置する、水平部分より低い、２つの部分の間にあるものとしてよい。チップ６８内とダミー基板（複数可）６２内とに形成されたメタルプラグ５ｐは、金属相互接続部１とチップ６８内の半導体デバイス３６とを接続し、金属相互接続部１とキャリア１１内の導電層１８の複数の接点とを接続することができる。トレンチ６０ｔ内の、１ａおよび１ｂなどの、金属相互接続部１は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の厚さを有することができる。
【００８１】
例えば、メタルプラグ５ａなどの、メタルプラグ５ｐのうちの１つを、ダミー基板６２内に形成し、貫通ビア１７０ａなどの、貫通ビア１７０ｖのうちの１つの貫通ビアの底部における導電層１８の第１の接点上に形成することができる。メタルプラグ５ｂなどの、メタルプラグ５ｐのうちの別の１つを、チップ６８のうちの１つのチップ内に形成し、貫通ビア１７０ｂなどの、貫通ビア１７０ｖのうちの別の１つの貫通ビアの底部における導電層１８の第２の接点上に形成することができる。メタルプラグ５ｃなどの、メタルプラグ５ｐのうちの別の１つのメタルプラグを、チップ６８のうちの１つのチップ内に形成し、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ｄの、貫通ビア１７０ｖのうちの別の１つの貫通ビア（貫通ビア１７０ｃなど）の底部にある、接点上に形成することができる。メタルプラグ５ｄなどの、メタルプラグ５ｐのうちの別の１つのメタルプラグを、チップ６８のうちの１つのチップ内に形成し、チップ６８のうちの１つのチップのパターン形成金属層２６内の相互接続部または金属トレース３５ｃの、貫通ビア１７０ｖのうちの別の１つの貫通ビア（貫通ビア１７０ｄなど）の底部にある、接点上に形成することができる。メタルプラグ５ｆなどの、メタルプラグ５ｐのうちの別の１つのメタルプラグを、チップ６８のうちの１つのチップ内に形成し、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ｂの、貫通ビア１７０ｖのうちの別の１つの貫通ビア（貫通ビア１７０ｆなど）の底部にある、接点上に形成することができる。メタルプラグ５ｅなどの、メタルプラグ５ｐのうちの別の１つを、チップ６８のうちの１つのチップ内に形成し、メタルプラグ５ｐのうちの別の１つのメタルプラグ（メタルプラグ５ｅなど）の２つの左部分と右部分との間にある支持材（支持材８０１など）の上の相互接続部または金属トレース３５ａの接点上に形成し、貫通ビア１７０ｖのうちの１つの貫通ビア（貫通ビア１７０ｅなど）の底部における導電層１８の第３の接点上に形成することができる。導電層１８の前述の第１、第２、および第３の接点は、キャリア１１の誘電体または絶縁層２０によって互いに隔てることができる。
【００８２】
１ａまたは１ｂなどの、金属相互接続部１のうちの１つを、ダミー基板（複数可）６２の上に、複数のチップ６８の上に、さらに複数のチップ６８の複数のエッジにまたがって形成することができる。金属相互接続部１ａを、ダミー基板６２内のメタルプラグ５ａを通して貫通ビア１７０ａの底部における導電層１８の前述の第１の接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｂを通して貫通ビア１７０ｂの底部における導電層１８の前述の第２の接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｃを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｄの、貫通ビア１７０ｃの底部にある、接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｄを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｃの、貫通ビア１７０ｄの底部にある、接点に接続することができる。金属相互接続部１ｂを、チップ６８のうちの１つのチップ内のメタルプラグ５ｆを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｂの、貫通ビア１７０ｆの底部にある、接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｅを通して貫通ビア１７０ｅの底部における導電層１８の前述の第３の接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｅを通して支持材８０１上の相互接続部または金属トレース３５ａに接続することができる。金属相互接続部１ａをチップ６８のうちの別の１つのチップ内のメタルプラグ５ｐのうちの１つまたは複数のメタルプラグを通してチップ６８のうちの別の１つのチップ内の半導体デバイス３６のうちの１つまたは複数の半導体デバイスにさらに接続することができる。金属相互接続部１ｂをチップ６８のうちの別の１つのチップ内のメタルプラグ５ｐのうちの１つまたは複数のメタルプラグを通してチップ６８のうちの別の１つのチップ内の半導体デバイス３６のうちの１つまたは複数の半導体デバイスにさらに接続することができる。
【００８３】
したがって、チップ６８のうちの１つのチップ内の半導体デバイス３６のうちの１つの半導体デバイスを、１ａまたは１ｂなどの、金属相互接続部１のうちの１つの金属相互接続部を通してチップ６８のうちの１つのチップ内、またはチップ６８のうちの別の１つのチップ内の半導体デバイス３６のうちの別の１つの半導体デバイスに接続し、金属相互接続部１のうちの１つの金属相互接続部を通してキャリア１１内の導電層１８の、貫通ビア１７０ｖのうちの１つの貫通ビア（貫通ビア１７０ａ、１７０ｂ、または１７０ｅなど）の底部にある、接点に接続することができる。金属相互接続部１のそれぞれは、信号トレース、ビット線、クロックバス、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースであるものとしてよい。
【００８４】
あるいは、素子６８は、チップを示すだけでなく、ウェハをも示すことができる。素子６８がウェハである場合、キャリア１１は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【００８５】
図２７を参照すると、図２６に例示されている構造物を形成した後、絶縁または誘電体層６６が、接着／バリア層５２の研削または研磨された表面５２ｓ上と、シード層５４の研削または研磨された表面５４ｓ上と、伝導層５６の研削または研磨された表面５６ｓ上と、誘電体層６０の露出されている頂面６０ｓ上とに形成することができることがわかる。絶縁または誘電体層６６は、例えば０．０５から２０マイクロメートルまでの範囲、好ましくは０．０５から５マイクロメートルまでの範囲、０．０５から３マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、または０．０５から０．５マイクロメートルまでの範囲の厚さを有するものとしてよい。
【００８６】
絶縁または誘電体層６６は、例えば、化学気相成長（ＣＶＤ）プロセスまたはプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスによって形成される、０．０５から２０マイクロメートルまでの範囲、好ましくは０．０５から５マイクロメートルまでの範囲、０．０５から３マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、または０．０５から０．５マイクロメートルまでの範囲の厚さを有する酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層を含むか、またはそのような層とすることができる。
【００８７】
あるいは、絶縁または誘電体層６６は、例えば、スピンコーティングプロセスと硬化プロセスとを含むプロセスによって形成された、例えば０．０５から２０マイクロメートルまでの範囲、好ましくは０．０５から５マイクロメートルまでの範囲、０．０５から３マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、または０．０５から０．５マイクロメートルまでの範囲の厚さを有するポリマー層を含むか、またはそのようなポリマー層とすることができる。ポリマー層は、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層とすることができる。
【００８８】
次に、図２８を参照すると、例えば以下のステップによって、ダミー基板１６５を絶縁または誘電体層６６上に付着させることができることがわかる。第１に、厚さが例えば３から１００マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲である接着剤層１１６を、例えば、スピンコーティングプロセス、ラミネート加工プロセス、スプレープロセス、分注プロセス、またはスクリーンプリンティングプロセスを使用することによって、絶縁または誘電体層６６の頂面またはダミー基板１６５の底面上に形成することができる。次に、接着剤層１１６を適宜予硬化または焼成することができる。次に、接着剤層１１６を絶縁または誘電体層６６とダミー基板１６５との間に入れてダミー基板１６５を絶縁または誘電体層６６の上に配置することができる。次に、接着剤層１１６を、機械的圧力または熱圧力を接着剤層１１６に加えつつ１８０℃から３５０℃までの範囲の温度で再び硬化させることができる。したがって、ダミー基板１６５は、接着剤層１１６を使用して絶縁または誘電体層６６と接合することができる。接着剤層１１６は、例えば、３から１００マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲の厚さを有する、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、またはシロキサンの層などのポリマー層とすることができる。
【００８９】
あるいは、接着剤層１１６は、絶縁または誘電体層６６上に形成されうる、酸化ケイ素などの、無機絶縁層で置き換えることができる。この場合、ダミー基板１６５は、例えば、ダミー基板１６５の、酸化ケイ素などの、無機絶縁層を酸化ケイ素などの、無機絶縁層１１６上に接着することによって、絶縁または誘電体層６６と接合することができる。ダミー基板１６５の酸化ケイ素層は、酸化ケイ素層１１６と接触する。
【００９０】
ダミー基板１６５は、丸形ウェハ、ダミーシリコンウェハ、矩形パネル、またはポリシリコン、ガラス、シリコン、もしくはセラミックの基板とすることができる。ダミー基板１６５は、以下のプロセスにおいて言及されているように研削または研磨される前に、１００から１，５００マイクロメートルまでの範囲、好ましくは２００から５００マイクロメートルまでの範囲、または１００から３００マイクロメートルまでの範囲など、例えば、１００マイクロメートルより大きい厚さを有するものとしてよい。
【００９１】
一実施形態では、ダミー基板１６５が絶縁または誘電体層６６と接合される前に、ダミー基板１６５内に、またはダミー基板１６５の頂面または底面上に予め形成された回路はない。ダミー基板１６５は、キャリア１１の頂面の断面形状と実質的に同じ断面形状を持つ頂面を有することができる。
【００９２】
次に、図２９を参照すると、フォトレジスト層１６６を、例えば、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスを使用することによって、ダミー基板１６５上に形成することができ、次いで、露光プロセスと現像プロセスとを使用して、フォトレジスト層１６６内に、ダミー基板１６５の複数の領域を露出させる、複数の開口部１６６ａを形成することができることがわかる。フォトレジスト層１６６は、露光プロセスと現像プロセスとの後に、例えば、１０から２００マイクロメートルまでの範囲の厚さを有するものとしてよい。図３０は、図２９に示されているような開口部１６６ａを持つフォトレジスト層１６６の概略上面図であり、図３０は、図２９に示されている線Ｅ−Ｅにそって切り取った断面図であるものとしてよい。
【００９３】
次に、図３１を参照すると、複数の開口部１６５ａが、例えば、化学エッチングプロセスまたはプラズマエッチングプロセスを使用することによって、ダミー基板１６５内に、またフォトレジスト層１６６内の開口部１６６ａの下に形成され、接着剤層１１６を露出し、次いで、例えば、有機化学薬品を使用することによって、パターン形成フォトレジスト層１６６が取り除かれることがわかる。あるいは、接着剤層１１６が酸化ケイ素層で置き換えられ、ダミー基板１６５が酸化ケイ素層１１６と接着されている酸化ケイ素層を有する場合、例えば、化学エッチングプロセスまたはプラズマエッチングプロセスを使用することによって、ダミー基板１６５内に、またフォトレジスト層１６６内の開口部１６６ａの下に開口部１６５ａを形成して、ダミー基板１６５の酸化ケイ素層を露出させ、次いで、例えば、有機化学薬品を使用することによって、パターン形成フォトレジスト１６６を取り除く。図３２は、図３１に示されているような開口部１６５ａを持つダミー基板１６５の概略上面図であり、図３１は、図３２に示されている線Ｆ−Ｆにそって切り取った断面図であるものとしてよい。
【００９４】
あるいは、酸化ケイ素もしくは窒化ケイ素などの、ハードマスク（図示せず）を図３１に示されているダミー基板１６５上に、例えば、以下のステップによって形成することができる。最初に、酸化ケイ素もしくは窒化ケイ素のハードマスクを図２８に示されているダミー基板１６５上に形成することができる。次に、例えば、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスを使用することによって、フォトレジスト層１６６をハードマスク上に形成することができる。次に、露光プロセスと現像プロセスとを使用して、フォトレジスト層１６６内に、ハードマスクの複数の領域を露出させる、複数の開口部１６６ａを形成することができる。次に、例えば、ウェットエッチングプロセスまたはプラズマエッチングプロセスを使用することによって、ハードマスク内に、またフォトレジスト層１６６内の開口部１６６ａの下に複数の開口部を形成し、ダミー基板１６５の複数の領域を露出させる。次に、例えば、有機化学薬品を使用することによって、パターン形成フォトレジスト層１６６を取り除く。次に、例えば、化学エッチングプロセスまたはプラズマエッチングプロセスを使用することによって、ダミー基板１６５内に、またハードマスク内の開口部の下に複数の開口部１６５ａを形成し、接着剤層１１６を露出させる。あるいは、接着剤層１１６が酸化ケイ素層で置き換えられ、ダミー基板１６５が酸化ケイ素層１１６と接着されている酸化ケイ素層を有する場合、例えば、化学エッチングプロセスまたはプラズマエッチングプロセスを使用することによって、ダミー基板１６５内に、またハードマスク内の開口部の下に開口部１６５ａを形成し、ダミー基板１６５の酸化ケイ素層を露出させる。ハードマスクは、以下の研削または研磨プロセスによって取り除かれる。
【００９５】
次に、図３３を参照すると、複数のチップ７２を、絶縁または誘電体層６６の上に、またダミー基板１６５内の開口部１６５ａ内に実装することができ、チップ７２は、チップ７２の底部に能動側と、チップ７２の頂部に裏側とを有することがわかる。ある場合には、チップ７２のうちの１つのチップは、チップ７２の別の１つのチップと異なる回路設計を有しているものとしてよい。また、別の場合には、チップ７２のうちの１つのチップは、チップ７２の別の１つのチップと同じ回路設計を有しているものとしてよい。あるいは、チップ７２のうちの１つのチップは、チップ７２の別の１つのチップと異なる面積（頂面）またはサイズを有するものとすることができる。また、別の場合には、チップ７２のうちの１つのチップは、チップ７２の別の１つのチップと同じ面積（頂面）またはサイズを有しているものとしてよい。図３４は、ダミー基板１６５内の開口部１６５ａ内に実装されたチップ７２を示す概略上面図の一例であり、図３３は、図３４の概略上面図に示されている線Ｇ−Ｇにそって切り取った断面図である。
【００９６】
絶縁または誘電体層６６の上に、また開口部１６５ａ内にチップ７２を実装することは、例えば、最初に、チップ７２の能動側上に、または接着剤層１１６上に接着材料（図示せず）を形成し、次に、接着材料が接着剤層１１６と接触している状態でチップ７２を開口部１６５ａ内に、また接着剤層１１６の上に配置し、次いで、接着材料を、機械的圧力または熱圧力を接着材料に加えつつ１８０℃から３５０℃までの範囲の温度で硬化させることによって実行することができる。したがって、チップ７２は、接着材料を使用して接着剤層１１６と接合することができる。
【００９７】
チップ７２のそれぞれは、半導体基板９６と、半導体基板９６内の、および／または半導体基板９６上の複数の半導体デバイス１０２と、半導体基板９６の下のパッシベーション層７４と、半導体基板９６とパッシベーション層７４との間の複数の誘電体層８２、１０８、１０４、および１００と、半導体基板９６とパッシベーション層７４との間のパターン形成金属層１１４と、半導体基板９６とパッシベーション層７４との間の相互接続層１０６と、誘電体層１０８内の複数のビアプラグ１１４ａと、誘電体層１００内の複数のビアプラグ１０６ａとを備えることができる。半導体基板９６は、それぞれのチップ７２の裏面にあり、半導体デバイス１０２、パッシベーション層７４、パターン形成金属層１１４、相互接続層１０６、誘電体層８２、１０８、１０４、および１００、ならびにビアプラグ１０６ａおよび１１４ａは、それぞれのチップ７２の能動側にある。
【００９８】
半導体基板９６は、シリコン基板、シリコンゲルマニウム（ＳｉＧｅ）基板、またはガリウムヒ素（ＧａＡｓ）基板などの、好適な基板とすることができる。半導体基板９６は、以下のプロセスにおいて言及されているように薄化される前には、１００から５００マイクロメートルまでの範囲、好ましくは１５０から２５０マイクロメートルまでの範囲、または１００から３００マイクロメートルまでの範囲など、例えば、１００マイクロメートルより大きい厚さを有するものとしてよい。
【００９９】
半導体デバイス１０２のそれぞれは、バイポーラトランジスタ、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ、または二重拡散型金属酸化膜半導体（ＤＭＯＳ）トランジスタとすることができる。半導体デバイス１０２のそれぞれは、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、フラッシュメモリセル、不揮発性メモリセル、消去可能プログラム可能読出し専用メモリ（ＥＰＲＯＭ）セル、読出し専用メモリ（ＲＯＭ）セル、磁気ランダムアクセスメモリ（ＭＲＡＭ）セル、センス増幅器、インバータ、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、アナログ／デジタル（Ａ／Ｄ）コンバータ、デジタル／アナログ（Ｄ／Ａ）コンバータ、アナログ回路、相補型金属酸化膜半導体（ＣＭＯＳ）センサー、または電荷結合素子（ＣＣＤ）用に構成することができる。
【０１００】
パッシベーション層７４は、接着剤層１１６に付着した底面を有する無機誘電体層を含むか、またはそのような無機誘電体層であるものとしてよく、無機誘電体層は、例えば０．３から１．５マイクロメートルまでの範囲の厚さを有する窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、またはオキシ窒化ケイ素（ＳｉＯＮなど）の層とすることができる。あるいは、チップ７２のそれぞれは、パッシベーション層７４の無機誘電体層の底面の下、および底面上に、３から２０マイクロメートルまでの範囲、好ましくは５から１２マイクロメートルまでの範囲など、例えば３マイクロメートルより大きい厚さを有する、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、エポキシ、またはシロキサンの層などの、有機ポリマー層をさらに含むものとしてよい。この場合、有機ポリマー層は、接着剤層１１６に付着する底面を有する。有機ポリマー層は、パッシベーション層７４の無機誘電体層の底面と接触している頂面を有する。
【０１０１】
あるいは、例えば０．５から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲の幅をそれぞれが有する複数の開口部（図示せず）がパッシベーション層７４内に形成され、パターン形成金属層１１４の複数の接点を露出することができる。
【０１０２】
誘電体層８２は、パッシベーション層７４と誘電体層１０８との間にあるものとすることができる。誘電体層１０８は、誘電体層８２と１０４との間、および層１０６と１１４との間にあるものとすることができる。誘電体層１０４は、誘電体層１００と１０８との間にあるものとすることができる。誘電体層８２、１０８、および１０４のそれぞれは、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、オキシ炭化ケイ素（ＳｉＯＣなど）、または１．８から３までの範囲の誘電率を有する低誘電率材料（フッ化ケイ酸塩ガラス（ＦＳＧ）またはＢｌａｃｋ−ｄｉａｍｏｎｄなど）を含むものとしてよい。誘電体層８２、１０８、および１０４のそれぞれは、例えば１０ナノメートルから２マイクロメートルまで範囲、好ましくは５０ナノメートルから１マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０１０３】
誘電体層１０４と半導体基板９６との間および相互接続層１０６と半導体基板９６との間の誘電体層１００は、リンケイ酸ガラス（ＰＳＧ）、ホウ素リンケイ酸ガラス（ＢＰＳＧ）、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、または１．８から３までの範囲の誘電率を有する低誘電率材料（フッ化ケイ酸塩ガラス（ＦＳＧ）またはＢｌａｃｋ−ｄｉａｍｏｎｄなど）の層を含むか、またはそのような層とすることができる。誘電体層１００は、例えば１０ナノメートルから１マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０１０４】
例えば、パターン形成金属層１１４は、例えば０．３から３マイクロメートルまでの範囲の厚さを有するアルミニウム銅合金層と、０．０２から０．１５マイクロメートルまでの範囲など、例えば、０．２マイクロメートルより小さい厚さをそれぞれ有するチタン含有層とを含むことができる。チタン含有層は、誘電体層１０８とアルミニウム銅合金層との間に、またアルミニウム銅合金層上にあるものとしてよく、アルミニウム銅合金層は、パッシベーション層７４とチタン含有層との間にある。チタン含有層は、０．０２から０．１５マイクロメートルまでの範囲など、例えば、０．２マイクロメートルより小さい厚さを有するチタン、窒化チタン、またはチタンタングステン合金の単層とすることができる。
【０１０５】
あるいは、パターン形成金属層１１４は、誘電体層１０８の側部からパッシベーション層７４の側部への視線方向に、例えば０．５から３マイクロメートルまでの範囲の厚さを有するニッケル層とニッケル層の下および上にある例えば０．０１から１マイクロメートルまでの範囲の厚さを有する金層とを含むものとしてよい。ニッケル層は、誘電体層１０８と金層との間にあり、金層は、ニッケル層とパッシベーション層７４との間にある。
【０１０６】
あるいは、パターン形成金属層１１４は、電気メッキプロセスおよび化学機械研磨（ＣＭＰ）プロセスを含むダマシンまたは二重ダマシンプロセスによって形成することができ、底部がパッシベーション層７４に接触している電気メッキされた銅層と、電気メッキされた銅層の頂部および側壁にある接着／バリア金属層と、電気メッキされた銅層と接着／バリア金属層との間にあり、電気メッキされた銅層の頂部および側壁上にあるシード層とからなるものとすることができる。接着／バリア金属層は、電気メッキされた銅層の頂部と誘電体層１０８との間の第１の部分と電気メッキされた銅層の側壁における第２の部分を有する。電気メッキされた銅層は、０．１５から１．２マイクロメートルまでの範囲などの、例えば１．５マイクロメートルより小さいか、または０．３から３マイクロメートルまでの範囲などの３マイクロメートルより小さい、厚さを有するものとしてよい。電気メッキされた銅層は、０．０５から１マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい幅を有することができる。シード層は、スパッタリングプロセスなどの好適なプロセスによって形成された銅またはチタン銅合金の層を含むか、またはそのような層とすることができる。接着／バリア金属層は、スパッタリングプロセスなどの好適なプロセスによって形成されたチタン、チタンタングステン合金、窒化チタン、クロム、タンタル、または窒化タンタルの層を含むか、またはそのような層とすることができる。接着／バリア金属層は、０．００５から０．１マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより小さい厚さを有することができる。電気メッキされた銅層の側壁は、接着／バリア金属層とシード層とによって覆われる。
【０１０７】
例えば、相互接続層１０６は、カーボンナノチューブを含んでいてもよい。あるいは、相互接続層１０６は、誘電体層１０４内のパターン形成金属層からなるものとしてよい。第１の代替的形態では、パターン形成金属層１０６は、例えば１０ナノメートルから２マイクロメートルまでの範囲の厚さを有するアルミニウム銅合金層と、０．０２から０．１５マイクロメートルまでの範囲など、例えば、０．２マイクロメートルより小さい厚さを有する窒化チタン、チタンタングステン合金、またはチタンの単層などのチタン含有層とを含むことができる。チタン含有層は、アルミニウム銅合金層上に、また誘電体層１００とアルミニウム銅合金層との間にあるものとしてよく、アルミニウム銅合金層は、誘電体層１０４内にあるものとしてよい。第２の代替的形態では、パターン形成金属層１０６は、電気メッキプロセスおよび化学機械研磨（ＣＭＰ）プロセスを含むダマシンまたは二重ダマシンプロセスによって形成することができ、底部が誘電体層１０８に接触している電気メッキされた銅層と、電気メッキされた銅層の頂部および側壁にある接着／バリア金属層と、電気メッキされた銅層と接着／バリア金属層との間にあり、電気メッキされた銅層の頂部および側壁上にあるシード層とからなるものとすることができる。接着／バリア金属層は、電気メッキされた銅層の頂部と誘電体層１００との間の第１の部分と電気メッキされた銅層の側壁における第２の部分を有する。電気メッキされた銅層は、０．１５から１マイクロメートルまでの範囲、または１０ナノメートルから２マイクロメートルまでの範囲など、例えば２マイクロメートルより小さい厚さを有するものとしてよい。電気メッキされた銅層は、０．０５から１マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい幅を有することができる。シード層は、スパッタリングプロセスなどの好適なプロセスによって形成された銅またはチタン銅合金の層を含むか、またはそのような層とすることができる。接着／バリア金属層は、スパッタリングプロセスなどの好適なプロセスによって形成されたチタン、窒化チタン、チタンタングステン合金、クロム、タンタル、または窒化タンタルの層を含むか、またはそのような層とすることができる。接着／バリア金属層は、０．００５から０．１マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより小さい厚さを有することができる。電気メッキされた銅層の側壁は、接着／バリア層とシード層とによって覆われる。
【０１０８】
誘電体層８２内のパターン形成金属層１１４は、誘電体層１０８内のビアプラグ１１４ａを通して誘電体層１０４内の相互接続層１０６に接続されうる。誘電体層１０４内の相互接続層１０６は、誘電体層１００内のビアプラグ１０６ａを通して半導体デバイス１０２に接続されうる。ビアプラグ１１４ａは、誘電体層１０８内に電気メッキされた銅、タングステン、またはカーボンナノチューブを備えることができる。ビアプラグ１０６ａは、誘電体層１００内に電気メッキされた銅、タングステン、またはカーボンナノチューブを備えることができる。
【０１０９】
チップ７２のそれぞれは、相互接続層１０６とパターン形成金属層１１４とビアプラグ１０６ａおよび１１４ａとによって構成される複数の相互接続部または金属トレース５５ａと５５ｂと５５ｃとを備えることができる。相互接続部または金属トレース５５ａ、５５ｂ、および５５ｃのそれぞれは、半導体デバイス１０２のうちの１つまたは複数に接続することができ、信号トレース、ビット線、クロックバス、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースであるものとしてよい。
【０１１０】
あるいは、チップ７２のそれぞれは、接着剤層１１６とパッシベーション層７４との間に、パターン形成金属層１１４の厚さより大きく、相互接続層１０６の厚さより大きい厚さを有する、パターン形成金属層（図示せず）をさらに備えることができる。パッシベーション層７４の下のパターン形成金属層は、パッシベーション層７４の下の電気メッキされた金属層と、電気メッキされた金属層とパッシベーション層７４との間の接着／バリア金属層と、電気メッキされた金属層と接着／バリア金属層との間のシード層とを備えることができる。パッシベーション層７４の側部から接着剤層１１６への視線方向において、接着／バリア金属層は、シード層上にあり、シード層は、電気メッキされた金属層上にありうる。電気メッキされた金属層の側壁は、接着／バリア金属層とシード層とによって覆われていない。接着／バリア金属層は、１ナノメートルから０．５マイクロメートルまでの範囲または０．００５から０．１マイクロメートルまでの範囲など、例えば０．６マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、またはニッケルの層を含むか、またはそのような層とすることができる。シード層は、５ナノメートルから０．１マイクロメートルまでの範囲または１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば０．８マイクロメートルより小さい厚さを有する銅、チタン銅合金、銀、金、またはニッケルの層を含むか、またはそのような層とすることができる。接着／バリア金属層およびシード層のそれぞれは、スパッタリングプロセスなどの、好適なプロセスによって形成することができる。電気メッキされた金属層は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲など、例えば、２マイクロメートルより大きい厚さを有する電気メッキされた銅、電気メッキされた銀、または電気メッキされた金の層を含むか、またはそのような層とすることができる。
【０１１１】
あるいは、ダミー基板１６５の酸化ケイ素層が、開口部１６５ａを形成した後も、酸化ケイ素層１１６上に残り、ダミー基板１６５内の開口部１６５ａによって露出される場合、チップ７２を絶縁または誘電体層６６の上に、また開口部１６５ａ内に実装することは、例えば、それぞれのチップ７２の能動側の、パッシベーション層７４の別の酸化ケイ素層を、パッシベーション層７４の下にあるダミー基板１６５の残っている酸化ケイ素層と接着することによって、実行されうる。パッシベーション層７４の酸化ケイ素層は、ダミー基板１６５の酸化ケイ素層と接触する。したがって、チップ７２は、これらの酸化ケイ素層を使用して絶縁または誘電体層６６と接合することができる。
【０１１２】
あるいは、図３３および３４に例示されている構造を形成するための別の技術は、最初に、パターン形成ダミーウェハ、パターン形成パネル、パターン形成シリコンフレーム、またはポリシリコン、ガラス、シリコン、セラミック、またはポリマーのパターン形成基板などのパターン形成ダミー基板１６５にパターン形成ダミー基板１６５を貫通する複数の開口部１６５ａを設けることと、次に、図２８に例示されているステップとして参照することができる、層１１６を使用してパターン形成ダミー基板１６５を絶縁または誘電体層６６と接合することと、次いで、図３３に例示されているステップとして参照することができる、チップ７２を絶縁または誘電体層６６の上に、またパターン形成ダミー基板１６５内の開口部１６５ａ内に実装することとによって実行される。
【０１１３】
図３３および３４に示されているように、ダミー基板１６５とチップ７２のうちの１つのチップとの間に複数のギャップ４ａがそれぞれあり、隣接する２つのチップ７２の間に複数のギャップ８ａ（これらのうちの１つが図示されている）がそれぞれある。ギャップ４ａのそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ４を有することができる。ギャップ８ａのそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ５を有することができる。
【０１１４】
図３５は、図３３に示されているのと同じ断面を持つ構造を形成するための別の技術を示している。図３３は、図３５の概略上面図に示されている線Ｇ−Ｇにそって切り取った断面図である。図３３および３５に示されている構造は、例えば以下のステップによって形成されうる。最初に、例えば、スピンコーティングプロセス、ラミネート加工プロセス、スプレープロセス、分注プロセス、またはスクリーンプリンティングプロセスを使用することによって、前述の接着剤層１１６を図２７に示されている絶縁または誘電体層６６上に形成することができる。次に、接着剤層１１６を適宜予硬化または焼成することができる。次に、前述のチップ７２と複数の別々のダミー基板１６５を接着剤層１１６上に配置することができる。隣接する２つのチップ７２の間のギャップが、５００または１，０００マイクロメートルより大きいなど、大きすぎる場合に、別々のダミー基板１６５のうちの１つまたは複数をギャップ内に配置することができる。あるいは、隣接する２つのチップ７２の間のギャップが、５００または１，０００マイクロメートルより小さいなど、十分に小さい場合、ギャップ内に配置されうる別々のダミー基板１６５はありえない。次に、接着剤層１１６を、機械的圧力または熱圧力を接着剤層１１６に加えつつ１８０℃から３５０℃までの範囲の温度で再び硬化させることができる。したがって、別々のダミー基板１６５とチップ７２とを、接着剤層１１６を使用して絶縁または誘電体層６６と接合することができる。別々のダミー基板１６５は、例えば、別々のシリコンバー、別々のダミーチップ、別々のダミーシリコンダイ、またはポリシリコン、ガラス、シリコン、もしくはセラミックの別々の基板とすることができる。
【０１１５】
あるいは、図３３および３５を参照すると、接着剤層１１６は、絶縁または誘電体層６６上に形成されている酸化ケイ素層で置き換えることができることがわかる。この場合、チップ７２を層６６と接合し、別々のダミー基板１６５を層６６と接合することは、例えば、それぞれのチップ７２の能動側にある、パッシベーション層７４の別の酸化ケイ素層を、酸化ケイ素層１１６と接着することと、別々のダミー基板１６５のうちのそれぞれのダミー基板の別の酸化ケイ素層を酸化ケイ素層１１６と接着することとによって実行することができる。それぞれのチップ７２のパッシベーション層７４の酸化ケイ素層は、酸化ケイ素層１１６と接触し、別々のダミー基板１６５のうちのそれぞれのダミー基板の酸化ケイ素層は、酸化ケイ素層１１６と接触する。したがって、チップ７２と別々のダミー基板１６５とを、これらの酸化ケイ素層を使用して絶縁または誘電体層６６と接合することができる。
【０１１６】
図３３および３５に示されているように、チップ７２のうちの１つのチップと別々のダミー基板１６５のうちの１つのダミー基板との間に複数のギャップ４ａがそれぞれあり、隣接する２つのチップ７２の間に複数のギャップ８ａ（これらのうちの１つが図示されている）がそれぞれある。ギャップ４ａのそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ４を有することができる。ギャップ８ａのそれぞれは、１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲などの、例えば５００マイクロメートルより小さい、横方向の距離または間隔Ｄ５を有することができる。一実施形態では、別々のダミー基板１６５が絶縁または誘電体層６６と接合される前に、それぞれの別々のダミー基板１６５内に、またはそれぞれの別々のダミー基板１６５の頂面または底面上に予め形成された回路はない。
【０１１７】
図３６を参照すると、図３３と３４または図３３と３５に例示されているステップの後、ポリシリコン、酸化ケイ素、またはポリマーなどの封止／ギャップ充填材９８を、それぞれのチップ７２の半導体基板９６の裏面上とダミー基板（複数可）１６５上とギャップ４ａと８ａ内とに形成することができることがわかる。封止／ギャップ充填材９８がポリシリコンである場合、ポリシリコンは、化学気相成長（ＣＶＤ）プロセスまたはプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスによって形成することができる。封止／ギャップ充填材９８が酸化ケイ素である場合、酸化ケイ素は、化学気相成長（ＣＶＤ）プロセス、プラズマ化学気相成長法（ＰＥＣＶＤ）プロセス、または常圧化学気相成長（ＡＰＣＶＤ）プロセスによって形成することができる。封止／ギャップ充填材９８がポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）などのポリマーである場合、ポリマーは、スピンコーティングプロセス、分注プロセス、成形プロセス、またはスクリーンプリンティングプロセスを含むプロセスによって形成することができる。
【０１１８】
次に、図３７を参照すると、封止／ギャップ充填材９８、それぞれのチップ７２の半導体基板９６の裏面、およびダミー基板（複数可）１６５は、例えば、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスによって、チップ７２のうちの１つのチップの半導体基板９６が、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ８に薄化されるまで、研削または研磨されることがわかる。好ましくは、チップ７２のそれぞれは、研削もしくは研磨プロセスの後に、例えば３から１０５マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有するものとしてよい。研削もしくは研磨プロセスの後に、ダミー基板（複数可）１６５は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ９に薄化することができ、ギャップ４ａと８ａとに残っている封止／ギャップ充填材９８は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の垂直厚さＴ１０を有するものとしてよい。それぞれのチップ７２の裏面の、半導体基板９６の研削または研磨された表面９６ｓおよびダミー基板（複数可）１６５の研削または研磨された表面（複数可）１６５ｓは、実質的に平坦であり、封止／ギャップ充填材９８で覆われていないものとしてよい。研削または研磨された表面（複数可）１６５ｓは、それぞれのチップ７２の研削または研磨された表面９６ｓと実質的に同一平面であり、またギャップ４ａと８ａとの中の封止／ギャップ充填材９８の研削または研磨された表面９８ｓと実質的に同一平面であるものとすることができる。
【０１１９】
あるいは、図３８および３９は、図３７に例示されている構造を形成するための別の技術を示している。図３８を参照すると、図３３と３４または図３３と３５に例示されているステップの後、ポリシリコンまたは酸化ケイ素などの封止／ギャップ充填材９８を、それぞれのチップ７２の半導体基板９６の裏面上とダミー基板（複数可）１６５上とギャップ４ａと８ａ内とに形成することができ、次いで、成形コンパウンド、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）などのポリマー９９を、封止／ギャップ充填材９８上とギャップ４ａと８ａとの中に形成することができることがわかる。ギャップ４ａと８ａとの中の封止／ギャップ充填材９８は、例えば１０から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲、または２０から５０マイクロメートルまでの範囲の垂直厚さＴ１１を有するものとしてよい。
【０１２０】
次に、図３９を参照すると、機械研削プロセスは、例えば、水と一緒に研磨または研削パッドを使用して、ポリマー９９と、封止／ギャップ充填材９８と、それぞれのチップ７２の半導体基板９６の裏面と、ダミー基板（複数可）１６５とを、ポリマー９９のすべてが取り除かれるまで、またギャップ４ａと８ａとの中の封止／ギャップ充填材９８の所定の垂直厚さＴ１２に達するまで、研削することによって実行されうることがわかる。所定の垂直厚さＴ１２は、例えば１０から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲、または２０から５０マイクロメートルまでの範囲の垂直厚さＴ１２であるものとしてよい。研磨または研削パッドは、機械研削プロセスを実行するために、例えば、０．５から１５マイクロメートルまでの範囲の平均粒径を有する粗いグリットを備えることができる。その後、化学機械研磨（ＣＭＰ）プロセスは、例えば、スラリー含有化学薬品を使う研磨パッドと平均粒径が例えば０．０２から０．０５マイクロメートルまでの範囲であるシリカのような微細研磨剤を使用して、ダミー基板（複数可）１６５と、それぞれのチップ７２の半導体基板９６の裏面と、ギャップ４ａと８ａとの中の封止／ギャップ充填材９８とを、チップ７２のうちの１つのチップの半導体基板９６が１から３０マイクロメートルまでの範囲、好ましくは２から５マイクロメートルまでの範囲、２から１０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または３から３０マイクロメートルまでの範囲の厚さＴ８の薄さになるまで、図３７に示されているように、研磨することによって実行されうる。
【０１２１】
化学機械研磨（ＣＭＰ）プロセスの後に、それぞれのチップ７２の裏面の、半導体基板９６の研磨された表面９６ｓおよびダミー基板（複数可）１６５の研磨された表面（複数可）１６５ｓは、実質的に平坦であり、封止／ギャップ充填材９８で覆われていないものとしてよい。研磨された表面（複数可）１６５ｓは、それぞれのチップ７２の研磨された表面９６ｓと実質的に同一平面であり、またギャップ４ａと８ａとの中の封止／ギャップ充填材９８の研磨された表面９８ｓと実質的に同一平面であるものとすることができる。研磨された表面９６ｓ、１６５ｓ、および９８ｓは、例えば、２０ナノメートル未満の微小粗さを有することができる。シリカのような非常に細かい研磨剤と比較的弱い薬品腐食を使用する、化学機械研磨（ＣＭＰ）プロセスは、変形とひっかき傷とをほとんど生じさせることなく、表面９６ｓと１６５ｓと９８ｓとを形成し、このことは、化学機械研磨（ＣＭＰ）プロセスが、きれいな表面９６ｓと１６５ｓと９８ｓとを形成する最終的な研磨ステップに非常によく適していることを意味している。それぞれのチップ７２の非常に薄い半導体基板９６を形成するために、機械研削プロセスと化学機械研磨（ＣＭＰ）プロセスとを使用することが実行されうる。したがって、化学機械研磨（ＣＭＰ）プロセスの後に、チップ７２のそれぞれは、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さに薄化することができ、ダミー基板（複数可）１６５は、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ９に薄化することができ、ギャップ４ａと８ａとの中の封止／ギャップ充填材９８は、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ１０に薄化することができる。
【０１２２】
図４０を参照すると、図３７に例示されている構造物を形成した後、誘電体層８８が、表面９６ｓ、１６５ｓ、および９８ｓ上に形成されていることがわかる。誘電体層８８は、例えば０．５から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または１から３マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０１２３】
誘電体層８８は、例えば、化学気相成長（ＣＶＤ）プロセスまたはプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスによって形成された無機層とすることができる。無機層は、例えば、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層、または酸化ケイ素と窒化ケイ素と窒化ケイ素炭素とオキシ窒化ケイ素とを含む層とすることができる。無機層は、例えば０．５から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または１から３マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０１２４】
あるいは、誘電体層８８は、例えばスピンコーティングプロセス、分注プロセス、成形プロセス、またはスクリーンプリンティングプロセスを含むプロセスによって形成される、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層などのポリマー層とすることができる。ポリマー層は、例えば０．５から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または１から３マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０１２５】
あるいは、誘電体層８８は、オキシ窒化ケイ素のエッチストップ層などの、エッチストップ層を含む複数の無機層からなるものとしてよい。誘電体層８８内にパターンをエッチングする時に、エッチングを停止するために、後でエッチストップ層が使用される。この場合、誘電体層８８は、例えば、表面９６ｓと１６５ｓと９８ｓ上の第１の酸化ケイ素層と、第１の酸化ケイ素層上の、エッチストップ層として使用される、オキシ窒化ケイ素層と、オキシ窒化ケイ素層上の例えば０．１から５マイクロメートルまでの範囲または０．３から１．５マイクロメートルまでの範囲の厚さを有する第２の酸化ケイ素層とからなるものとしてよい。
【０１２６】
次に、図４１を参照すると、貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅを含む、複数の貫通ビア１６４ｖが、以下のステップによって、チップ７２内と、ダミー基板（複数可）１６５内とに形成され、金属相互接続部１の伝導層５６を露出し、またチップ７２の層１１４と１０６とを露出することがわかる。最初に、スピンコーティングプロセスまたはラミネート加工プロセスなどの好適なプロセスを使用することによって、ポジ型感光性レジスト層またはネガ型感光性レジスト層などのフォトレジスト層が、誘電体層８８上に形成される。次に、１Ｘステッパーを使用する露光プロセスと化学溶液を使用する現像プロセスとを使用して、フォトレジスト層内に、誘電体層８８を露出する、複数の開口部を形成することができる。フォトレジスト層は、例えば３から５０マイクロメートルまでの範囲の厚さを有するものとしてよい。次に、異方性プラズマエッチングプロセスなどの、好適なプロセスを使用することによって、フォトレジスト層内の開口部の下の誘電体層８８を取り除く。次に、フォトレジスト層内の開口部の下のダミー基板（複数可）１６５とフォトレジスト層内の開口部の下のチップ７２とを、チップ７２内の層１０６および１１４の所定の領域ならびに金属相互接続部１の伝導層５６の所定の領域がフォトレジスト層内の開口部によって露出されるまで、エッチングで取り除く。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。したがって、ビア１６４ａ〜１６４ｅを含む、貫通ビア１６４ｖが、チップ７２内と、ダミー基板（複数可）１６５内とに形成され、金属相互接続部１の伝導層５６の所定の領域を露出し、またチップ７２の層１１４および１０６の所定の領域を露出する。貫通ビア１６４ａは、ダミー基板１６５内に形成され、貫通ビア１６４ｂおよび１６４ｃは、チップ７２のうちの１つのチップ内に形成され、貫通ビア１６４ｄおよび１６４ｅは、チップ７２のうちの別の１つのチップ内に形成される。
【０１２７】
あるいは、チップ７２内とダミー基板（複数可）１６５内とに貫通ビア１６４ｖを形成する別の技術を以下のステップで実行することができる。最初に、例えばスピンコーティングプロセスまたはラミネート加工プロセスを使用することによって、ポジ型感光性レジスト層またはネガ型感光性レジスト層などのフォトレジスト層を、誘電体層８８上に形成することができる。次に、１Ｘステッパーを使用する露光プロセスと化学溶液を使用する現像プロセスとを使用して、フォトレジスト層内に、誘電体層８８を露出する、複数の開口部を形成することができる。次に、例えば、異方性プラズマエッチングプロセスを使用して、フォトレジスト層内の開口部の下の誘電体層８８を取り除くことによって、誘電体層８８内とフォトレジスト層内の開口部の下とに複数の開口部を形成し、ダミー基板（複数可）１６５とチップ７２の半導体基板９６を露出させる。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。次に、誘電体層８８内の開口部の下のダミー基板（複数可）１６５および誘電体層８８内の開口部の下のチップ７２を、チップ７２の層１１４および１０６の所定の領域ならびに金属相互接続部１の伝導層５６の所定の領域が誘電体層８８内の開口部によって露出されるまで、エッチングで取り除くことができる。したがって、貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅを含む、複数の貫通ビア１６４ｖが、チップ７２内と、ダミー基板（複数可）１６５内とに形成され、金属相互接続部１の伝導層５６を露出し、またチップ７２の層１１４と１０６とを露出する。貫通ビア１６４ａは、ダミー基板１６５内に形成され、貫通ビア１６４ｂおよび１６４ｃは、チップ７２のうちの１つのチップ内に形成され、貫通ビア１６４ｄおよび１６４ｅは、チップ７２のうちの別の１つのチップ内に形成される。貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、または１６４ｅなどの、貫通ビア１６４ｖのそれぞれは、例えば、０．５から１００マイクロメートルまでの範囲、０．５から５０マイクロメートルまでの範囲、０．５から３０マイクロメートルまでの範囲、０．５から２０マイクロメートルまでの範囲、０．５から１０マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の幅もしくは直径を有するものとしてよい。
【０１２８】
貫通ビア１６４ａなどの、貫通ビア１６４ｖのうちの１つは、誘電体層８８と、ダミー基板１６５と、層１１６と、絶縁層または誘電体層６６とを貫通して、金属相互接続部１のうちの１つの金属相互接続部の伝導層５６を露出する。貫通ビア１６４ｂなどの、貫通ビア１６４ｖのうちの別の１つは、誘電体層８８を貫通し、チップ７２のうちの１つのチップの半導体基板９６と誘電体層８２、１０８、１０４、および１００と、パッシベーション層７４とを貫通し、層１１６を貫通し、絶縁または誘電体層６６を貫通して、金属相互接続部１のうちの１つの金属相互接続部の伝導層５６を露出する。貫通ビア１６４ｃなどの、貫通ビア１６４ｖのうちの別の１つは、誘電体層８８を貫通し、チップ７２のうちの１つのチップの半導体基板９６と誘電体層１００とを貫通し、チップ７２のうちの１つのチップの相互接続層１０６内の相互接続部または金属トレース５５ｃを露出する。貫通ビア１６４ｄなどの、貫通ビア１６４ｖのうちの別の１つは、誘電体層８８を貫通し、またチップ７２のうちの１つのチップの半導体基板９６と誘電体層１００、１０４、および１０８とを貫通し、チップ７２のうちの１つのチップのパターン形成金属層１１４内の相互接続部または金属トレース５５ｂを露出する。貫通ビア１６４ｅなどの、貫通ビア１６４ｖのうちの別の１つは、誘電体層８８を貫通し、チップ７２のうちの１つのチップの半導体基板９６と誘電体層８２、１０８、１０４、および１００と、パッシベーション層７４とを貫通し、層１１６を貫通し、絶縁または誘電体層６６を貫通して、チップ７２のうちの１つのチップの相互接続層１０６内の相互接続部または金属トレース５５ａを露出し、金属相互接続部１のうちの１つの金属相互接続部の伝導層５６を露出する。層６６と１１６と７４と８２と１０８とによって構成される支持材８０２は、露出されている相互接続部または金属トレース５５ａを支持することを目的として金属相互接続部１ｂの伝導層５６と貫通ビア１６４ｅによって露出されている相互接続層１０６内の相互接続部または金属トレース５５ａとの間にある。支持材８０２は、例えば０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の高さと、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅を有することができる。図４２〜４４は、図４１に例示されている貫通ビア１６４ｅと相互接続部または金属トレース５５ａとを示す概略上面斜視図の３つの例である。
【０１２９】
図４１および４２に示されているように、チップ７２のうちの１つのチップ内の貫通ビア１６４ｅは、チップ７２のうちの１つのチップ内の相互接続部または金属トレース５５ａを露出し、チップ７２のうちの１つのチップの下にある金属相互接続部１ｂの伝導層５６の２つの領域を露出する。相互接続部または金属トレース５５ａは、貫通ビア１６４ｅの中心を通って貫通ビア１６４ｅの一方の側から貫通ビア１６４ｅの対向側に水平方向に延在する、貫通ビア１６４ｅによって露出されている、線形状の領域を有する。金属相互接続部１ｂの伝導層５６と相互接続層１０６内の相互接続部または金属トレース５５ａの露出されている線形状の領域との間にある、前述の支持材８０２は、相互接続部または金属トレース５５ａの露出されている線形状の領域と同様に、線形状とすることができる。好ましくは、貫通ビア１６４ｅは、限定はしないが、上面斜視図で見て円形の形状であるものとしてよい。
【０１３０】
図４１および４３に示されているように、チップ７２のうちの１つのチップ内の貫通ビア１６４ｅは、チップ７２のうちの１つのチップ内の相互接続部または金属トレース５５ａを露出し、チップ７２のうちの１つのチップの下にある金属相互接続部１ｂの伝導層５６の領域を露出する。相互接続部または金属トレース５５ａは、貫通ビア１６４ｅの一方の側から少なくとも貫通ビア１６４ｅの中心に水平方向に延在する、貫通ビア１６４ｅによって露出されている、ペニンスラ領域を有するが、貫通ビア１６４ｅの対向側に到達せず、相互接続部または金属トレース５５ａは、貫通ビア１６４ｅによって露出された端部を有する。金属相互接続部１ｂの伝導層５６と相互接続層１０６内の相互接続部または金属トレース５５ａの露出されているペニンスラ領域との間にある、前述の支持材８０２は、相互接続部または金属トレース５５ａの露出されているペニンスラ領域と同様に、ペニンスラ形状とすることができる。好ましくは、貫通ビア１６４ｅは、限定はしないが、上面斜視図で見て円形の形状であるものとしてよい。
【０１３１】
図４１および４４に示されているように、チップ７２のうちの１つのチップ内の貫通ビア１６４ｅは、チップ７２のうちの１つのチップ内の相互接続部または金属トレース５５ａを露出し、チップ７２のうちの１つのチップの下にある金属相互接続部１ｂの伝導層５６の領域を露出する。相互接続部または金属トレース５５ａは、貫通ビア１６４ｅの一方の側から少なくとも貫通ビア１６４ｅの中心に水平方向に延在する、貫通ビア１６４ｅによって露出されている、ペニンスラ領域を有するが、貫通ビア１６４ｅの対向側に到達せず、相互接続部または金属トレース５５ａは、貫通ビア１６４ｅによって露出された円形端部を有する。金属相互接続部１ｂの伝導層５６と相互接続層１０６内の相互接続部または金属トレース５５ａの露出されているペニンスラ領域との間にある、前述の支持材８０２は、相互接続部または金属トレース５５ａの露出されているペニンスラ領域と同様に、ペニンスラ形状とすることができる。好ましくは、貫通ビア１６４ｅは、限定はしないが、上面斜視図で見て円形の形状であるものとしてよい。
【０１３２】
図４２Ａは、図４１に例示されている貫通ビア１６４ｅと相互接続部または金属トレース５５ａとを示す概略上面斜視図の一例である。この場合、貫通ビア１６４ｅは、限定はしないが、楕円形であるものとしてよく、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または３から１０マイクロメートルまでの範囲の幅Ｗ３を有する。チップ７２のうちの１つのチップ内の楕円形の貫通ビア１６４ｅは、チップ７２のうちの１つのチップ内の相互接続部または金属トレース５５ａを露出し、チップ７２のうちの１つのチップの下にある金属相互接続部１ｂの伝導層５６の２つの領域を露出する。相互接続部または金属トレース５５ａは、楕円形の貫通ビア１６４ｅの中心を通って楕円形の貫通ビア１６４ｅの一方の側から楕円形の貫通ビア１６４ｅの対向側に水平方向に延在する、楕円形の貫通ビア１６４ｅによって露出されている、線形状の領域を有する。金属相互接続部１ｂの伝導層５６と相互接続層１０６内の相互接続部または金属トレース５５ａの露出されている線形状の領域との間にある、前述の支持材８０２は、相互接続部または金属トレース５５ａの露出されている線形状の領域と同様に、線形状とすることができる。楕円形の貫通ビア１６４ｅによって露出されている相互接続部または金属トレース５５ａは、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から２０マイクロメートルまでの範囲、０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅Ｗ４を有する。楕円形の貫通ビア１６４ｅの長軸の端点と楕円形の貫通ビア１６４ｅによって露出されている相互接続部または金属トレース５５ａの、他の対向するエッジよりも端点に近い、エッジとの間の水平距離Ｓ２は、例えば、１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または３から１０マイクロメートルまでの範囲とすることができる。
【０１３３】
次に、図４５を参照すると、誘電体層９０が、誘電体層８８の頂面上と、金属相互接続部１の、貫通ビア１６４ｖ（貫通ビア１６４ａ、１６４ｂ、および１６４ｅなど）によって露出されている、伝導層５６上と、チップ７２の、貫通ビア１６４ｖ（貫通ビア１６４ｃ、１６４ｄ、および１６４ｅなど）によって露出されている、層１０６および１１４上と、貫通ビア１６４ｖの側壁上とに形成されていることがわかる。
【０１３４】
誘電体層９０は、絶縁体からなるものとしてよい。例えば、誘電体層９０は、例えば２０ナノメートルから１マイクロメートルまでの範囲の厚さを有する無機層とすることができ、無機層は、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層とすることができる。あるいは、誘電体層９０は、例えば、１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有するポリマー層とすることができ、ポリマー層は、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層とすることができる。
【０１３５】
次に、図４６を参照すると、ポジ型感光性レジスト層またはネガ型感光性レジスト層などのフォトレジスト層１６２は、例えばスピンコーティングプロセスまたはラミネート加工プロセスを使用することによって、誘電体層９０上に形成されうることがわかる。次に、１Ｘステッパーを使用する露光プロセスとウェットケミカルを使用する現像プロセスとを使用して、フォトレジスト層１６２内に、誘電体層９０を露出する、複数の開口部１６２ａを形成することができる。フォトレジスト層１６２は、例えば０．５から３０マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０１３６】
次に、図４７を参照すると、層５６、１０６、および１１４上と開口部１６２ａの下の誘電体層８８の頂面上とに形成された誘電体層９０は、例えば、異方性プラズマエッチングプロセスを使用して開口部１６２ａの下の誘電体層９０をエッチングすることによって、取り除くことができる。貫通ビア１６４ｖの底部と、開口部１６２ａの下の誘電体層８８の頂面上と、支持材８０２の上にある相互接続部または金属トレース５５ａの頂面上とにある誘電体層９０は、エッチングで取り除くことができる。したがって、貫通ビア１６４ｖの底部の層５６、１０６、および１１４と、開口部１６２ａの下の誘電体層８８の頂面と、支持材８０２の上にある相互接続部または金属トレース５５ａは、開口部１６２ａによって露出され、誘電体層９０は、貫通ビア１６４ｖの側壁上に残り、いわゆる貫通ビア１６４ｖ内の側壁誘電体層である。側壁誘電体層９０は、チップ７２内の、またはダミー基板（複数可）１６５内の貫通ビア１６４ｖの側壁上に形成され、チップ７２の半導体基板９６によって、またはダミー基板（複数可）１６５によって取り囲まれる。
【０１３７】
次に、図４８を参照すると、複数のトレンチ８８ｔ、ダマシン開口部が、誘電体層８８と開口部１６２ａの下の側壁誘電体層９０とを、例えば異方性プラズマエッチングプロセスを使用して、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の深さＤ６までエッチングすることによって誘電体層８８内に形成されうることがわかる。好ましくは、誘電体層８８および側壁誘電体層９０は、窒化ケイ素、酸化ケイ素、またはオキシ窒化ケイ素などの、同じ材料を有する。エッチングプロセスの後、トレンチ８８ｔの下の誘電体層８８は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の残り厚さＴ１３を有する。
【０１３８】
あるいは、エッチストップ技術を誘電体層８８内のトレンチ８８ｔを形成するプロセスに応用することができる。この場合、誘電体層８８は、例えば、表面９６ｓと１６５ｓと９８ｓ上の第１の酸化ケイ素層と、第１の酸化ケイ素層上の、エッチストップ層として使用される、オキシ窒化ケイ素層と、オキシ窒化ケイ素層上の第２の酸化ケイ素層とを含む、前述の無機層からなる。トレンチ８８ｔは、開口部１６２ａの下の誘電体層８８の第２の酸化ケイ素層と開口部１６２ａの下の側壁誘電体層９０とを、誘電体層８８のオキシ窒化ケイ素層が開口部１６２ａによって露出されるまで、エッチングすることによって誘電体層８８内に形成されうる。したがって、トレンチ８８ｔは、誘電体層８８の第２の酸化ケイ素層内に形成され、トレンチ８８ｔの下にある、オキシ窒化ケイ素層と第１の酸化ケイ素層とからなる、残りの誘電体層８８は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の厚さＴ１３を有する。
【０１３９】
次に、図４９を参照すると、例えば、有機化学薬品を使用することによって、フォトレジスト層１６２が取り除かれることがわかる。誘電体層８８内に形成されているトレンチ８８ｔは、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。チップ７２内の貫通ビア１６４ｖ（貫通ビア１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅなど）の側壁上に形成されている側壁誘電体層９０は、銅などの遷移金属、ナトリウム、または水分がチップ７２のＩＣデバイス内に浸透するのを防ぐことができる。図５０は、本発明の一実施形態による図４９に示されている貫通ビア１６４ｖと、トレンチ８８ｔと、側壁誘電体層９０とを示す概略上面斜視図であり、図４９は、図５０に示されている線Ｈ−Ｈにそって切り取った断面図である。
【０１４０】
次に、図５１を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層９２が、貫通ビア１６４ｖによって露出される層５６、１０６、および１１４上と、トレンチ８８ｔの側壁および底部上と、誘電体層９０上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とに形成することができることがわかる。接着／バリア層９２は、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層９４を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって、接着／バリア層９２上に形成することができる。次に、例えば０．５から２０マイクロメートルまでの範囲または０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する伝導層８６を、例えば、電気メッキプロセスを使用することによって、シード層９４上に形成することができる。
【０１４１】
接着／バリア層９２は、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムの層を含むか、またはそのような層とすることができる。シード層９４は、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する銅、チタン銅合金、ニッケル、金、または銀の層を含むか、またはそのような層とすることができる。伝導層８６は、例えば、０．５から２０マイクロメートルまでの範囲または０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する銅、金、または銀の電気メッキされた層を含むか、またはそのような層とすることができる。
【０１４２】
次に、図５２を参照すると、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、研削または研磨プロセスを使用することによって、トレンチ８８ｔの外側にある層９２と９４と８６とを取り除き、誘電体層８８の頂面上の誘電体層９０を取り除くことができる。したがって、誘電体層８８は、トレンチ８８ｔ内の伝導層８６の研削または研磨された表面８６ｓと実施的に同一平面であるものとしてよい露出された頂面８８ｓを有し、表面８６ｓおよび８８ｓは、実質的に平坦なものとしてよい。誘電体層８８は、例えば、１から１０マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまで範囲、または２から５マイクロメートルまでの範囲の、露出されている頂面８８ｓと表面９６ｓまたは１６５ｓとの間の、厚さＴ１４を有する。接着／バリア層９２およびシード層９４は、トレンチ８８ｔ内の伝導層８６の側壁と底部とにあり、トレンチ８８ｔ内の伝導層８６の側壁および底部は、接着／バリア層９２およびシード層９４によって覆われる。
【０１４３】
第１の代替的形態では、トレンチ８８ｔの外側の層９２と９４と８６とを取り除くステップおよび誘電体層８８の頂面上の誘電体層９０を取り除くステップの後、接着／バリア層９２は、トレンチ８８ｔの側壁および底部上と、貫通ビア１６４ｖの底部の層５６、１０６、および１１４上と、側壁誘電体層９０上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、または窒化チタンの単層などの、チタン含有層とすることができる。シード層９４は、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層８６は、銅またはチタン銅合金の単層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の電気メッキされた銅層とすることができる。トレンチ８８ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の厚さを有することができる。
【０１４４】
第２の代替的形態では、トレンチ８８ｔの外側の層９２と９４と８６とを取り除くステップおよび誘電体層８８の頂面上の誘電体層９０を取り除くステップの後、接着／バリア層９２は、トレンチ８８ｔの側壁および底部上と、貫通ビア１６４ｖの底部の層５６、１０６、および１１４上と、側壁誘電体層９０上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層９４は、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層８６は、銅またはチタン銅合金の単層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の電気メッキされた銅層とすることができる。トレンチ８８ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の厚さを有することができる。
【０１４５】
第３の代替的形態では、トレンチ８８ｔの外側の層９２と９４と８６とを取り除くステップおよび誘電体層８８の頂面上の誘電体層９０を取り除くステップの後、接着／バリア層９２は、トレンチ８８ｔの側壁および底部上と、貫通ビア１６４ｖの底部の層５６、１０６、および１１４上と、側壁誘電体層９０上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層９４は、クロム含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層８６は、銅またはチタン銅合金の単層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の電気メッキされた銅層とすることができる。トレンチ８８ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の厚さを有することができる。
【０１４６】
トレンチ８８ｔの外側の層９２と９４と８６とを取り除くステップおよび誘電体層８８の頂面上の誘電体層９０を取り除くステップの後、トレンチ８８ｔ内の層９２、９４、および８６は、トレンチ８８ｔ内の、金属相互接続部２ａと２ｂとを含む、複数の金属相互接続部（またはダマシン金属トレース）２を構成する。貫通ビア１６４ｖ内の層９２、９４、および８６は、それぞれ、図４９に示されているように貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅ内のメタルプラグ（またはメタルビア）６ａ、６ｂ、６ｃ、６ｄ、および６ｅを含む、貫通ビア１６４ｖ内の複数のメタルプラグ（またはメタルビア）６ｐを構成する。チップ７２内とダミー基板（複数可）１６５内のメタルプラグ６ｐのそれぞれは、貫通ビア１６４ｖ内の側壁誘電体層９０のうちの１つによって取り囲まれている。メタルプラグ６ａは、ダミー基板１６５内に形成され、メタルプラグ６ｂおよび６ｃは、チップ７２のうちの１つのチップ内に形成され、メタルプラグ６ｄおよび６ｅは、チップ７２のうちの別の１つのチップ内に形成される。チップ７２内とダミー基板（複数可）１６５内とに形成されたメタルプラグ６ｐは、金属相互接続部２とチップ７２内の半導体デバイス１０２とを接続し、金属相互接続部１と２とを接続することができる。支持材８０２および支持材８０２上の、相互接続層１０６内の、相互接続部または金属トレース５５ａは、メタルプラグ６ｅの、相互接続層１０６の頂面が位置する、水平部分より低い、２つの部分の間にあるものとしてよい。トレンチ８８ｔ内の、２ａおよび２ｂなどの、金属相互接続部２は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の厚さを有することができる。
【０１４７】
例えば、メタルプラグ６ａなどの、メタルプラグ６ｐのうちの１つをダミー基板１６５内に形成し、金属相互接続部１ｂなどの、金属相互接続部１のうちの１つの金属相互接続部の伝導層５６の、貫通ビア１６４ｖのうちの１つの貫通ビア（貫通ビア１６４ａなど）の底部にある、接点上に形成することができる。メタルプラグ６ｅなどの、メタルプラグ６ｐのうちの別の１つをチップ７２のうちの１つのチップ内に形成し、メタルプラグ６ｐのうちの別の１つのメタルプラグ（メタルプラグ６ｅなど）の２つの左部分と右部分との間にある支持材（支持材８０２など）の上の相互接続部または金属トレース５５ａの接点上に形成し、金属相互接続部１ｂなどの、金属相互接続部１のうちの１つの金属相互接続部内の伝導層５６の、貫通ビア１６４ｖのうちの別の１つの貫通ビア（貫通ビア１６４ａなど）の底部にある、別の接点上に形成することができる。メタルプラグ６ｄなどの、メタルプラグ６ｐのうちの別の１つをチップ７２のうちの１つのチップ内に形成し、チップ７２のうちの１つのチップ内の相互接続部または金属トレース５５ｂの、貫通ビア１６４ｖのうちの別の１つの貫通ビア（貫通ビア１６４ｄなど）の底部にある、接点上に形成することができる。メタルプラグ６ｂなどの、メタルプラグ６ｐのうちの別の１つをチップ７２のうちの別の１つのチップ内に形成し、金属相互接続部１ａなどの、金属相互接続部１のうちの別の１つの金属相互接続部内の伝導層５６の、貫通ビア１６４ｖのうちの別の１つの貫通ビア（貫通ビア１６４ｂなど）の底部にある、別の接点上に形成することができる。メタルプラグ６ｃなどの、メタルプラグ６ｐのうちの別の１つをチップ７２のうちの別の１つのチップ内に形成し、チップ７２のうちの別の１つのチップ内の相互接続部または金属トレース５５ｃの、貫通ビア１６４ｖのうちの別の１つの貫通ビア（貫通ビア１６４ｃなど）の底部にある、接点上に形成することができる。
【０１４８】
金属相互接続部２ａを、ダミー基板（複数可）１６５の上に、複数のチップ７２の上に、さらに複数のチップ７２の複数のエッジにまたがって形成することができる。金属相互接続部２ａを、チップ７２のうちの１つのチップ内のメタルプラグ６ｂを通して金属相互接続部１ａの、貫通ビア１６４ｂの底部にある、接点に接続し、チップ７２のうちの１つのチップ内のメタルプラグ６ｃを通してチップ７２のうちの１つのチップ内の相互接続部または金属トレース５５ｃの、貫通ビア１６４ｃの底部にある、接点に接続し、チップ７２のうちの別の１つのチップ内のメタルプラグ６ｄを通してチップ７２のうちの別の１つのチップ内の相互接続部または金属トレース５５ｂの、貫通ビア１６４ｄの底部にある、接点に接続することができる。貫通ビア１６４ｂ、１６４ｃ、および１６４ｄの底部にあるこれらの接点は、金属相互接続部２ａを通して互いに接続できる。
【０１４９】
金属相互接続部２ｂを複数のチップ７２の上に形成して、複数のチップ７２内の複数の半導体デバイス１０２同士を接続することができる。金属相互接続部２ｂを、チップ７２のうちの１つのチップ内のメタルプラグ６ｅを通して金属相互接続部１ｂの、貫通ビア１６４ｅの底部にある、接点に接続し、チップ７２のうちの１つのチップ内のメタルプラグ６ｅと相互接続部または金属トレース５５ａとを通してチップ７２のうちの１つのチップ内の半導体デバイス１０２のうちの１つまたは複数に接続し、チップ７２のうちの別の１つのチップ内のメタルプラグ６ｐのうちの別の１つのメタルプラグを通してチップ７２のうちの別の１つのチップ内の相互接続部または金属トレース５５ａ、５５ｂ、または５５ｃの、貫通ビア１６４ｖのうちの別の１つの貫通ビアの底部にある、接点に接続することができる。
【０１５０】
したがって、チップ７２のうちの１つのチップ内の半導体デバイス１０２のうちの１つの半導体デバイスを、２ａまたは２ｂなどの、金属相互接続部２のうちの１つの金属相互接続部を通してチップ７２のうちの１つのチップ内、またはチップ７２のうちの別の１つのチップ内の半導体デバイス１０２のうちの別の１つの半導体デバイスに接続し、金属相互接続部２のうちの１つの金属相互接続部を通して、１ａまたは１ｂなどの、金属相互接続部１のうちの１つの金属相互接続部の伝導層５６の、貫通ビア１６４ｖのうちの１つの貫通ビア（貫通ビア１６４ａ、１６４ｂ、または１６４ｅなど）の底部にある、接点に接続することができる。金属相互接続部２のそれぞれは、信号トレース、ビット線、クロックバス、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースであるものとしてよい。
【０１５１】
あるいは、素子７２は、チップを示すだけでなく、ウェハをも示すことができる。素子７２がウェハである場合、素子６８は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０１５２】
図５３を参照すると、図５２に例示されている構造物を形成した後、絶縁または誘電体層１２０が、接着／バリア層９２の研削または研磨された表面９２ｓ上と、シード層９４の研削または研磨された表面９４ｓ上と、伝導層８６の研削または研磨された表面８６ｓ上と、誘電体層８８の露出されている頂面８８ｓ上とに形成することができることがわかる。絶縁または誘電体層１２０は、例えば０．０５から２０マイクロメートルまでの範囲、好ましくは０．０５から５マイクロメートルまでの範囲、０．０５から３マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、または０．０５から０．５マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０１５３】
絶縁または誘電体層１２０は、例えば、化学気相成長（ＣＶＤ）プロセスまたはプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスによって形成される、０．０５から２０マイクロメートルまでの範囲、好ましくは０．０５から５マイクロメートルまでの範囲、０．０５から３マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、または０．０５から０．５マイクロメートルまでの範囲の厚さを有する酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層を含むか、またはそのような層とすることができる。
【０１５４】
あるいは、絶縁または誘電体層１２０は、例えば、スピンコーティングプロセスと硬化プロセスとを含むプロセスによって形成された、例えば０．０５から２０マイクロメートルまでの範囲、好ましくは０．０５から５マイクロメートルまでの範囲、０．０５から３マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、または０．０５から０．５マイクロメートルまでの範囲の厚さを有するポリマー層を含むか、またはそのようなポリマー層とすることができる。ポリマー層は、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、またはエポキシの層とすることができる。
【０１５５】
次に、図５４を参照すると、例えば以下のステップによって、ダミー基板１５８を絶縁または誘電体層１２０上に付着させることができることがわかる。第１に、厚さが例えば３から１００マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲である接着剤層１４０を、例えば、スピンコーティングプロセス、ラミネート加工プロセス、スプレープロセス、分注プロセス、またはスクリーンプリンティングプロセスを使用することによって、絶縁または誘電体層１２０の頂面またはダミー基板１５８の底面上に形成することができる。次に、接着剤層１４０を適宜予硬化または焼成することができる。次に、接着剤層１４０を絶縁または誘電体層１２０とダミー基板１５８との間に入れてダミー基板１５８を絶縁または誘電体層１２０の上に配置することができる。次に、接着剤層１４０を、機械的圧力または熱圧力を接着剤層１４０に加えつつ１８０℃から３５０℃までの範囲の温度で再び硬化させることができる。したがって、ダミー基板１５８は、接着剤層１４０を使用して絶縁または誘電体層１２０と接合することができる。接着剤層１４０は、例えば、３から１００マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲の厚さを有する、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、またはシロキサンの層などのポリマー層とすることができる。
【０１５６】
あるいは、接着剤層１４０は、絶縁または誘電体層１２０上に形成されうる、酸化ケイ素などの、無機絶縁層で置き換えることができる。この場合、ダミー基板１５８は、例えば、ダミー基板１５８の、酸化ケイ素などの、無機絶縁層を酸化ケイ素などの、無機絶縁層１４０上に接着することによって、絶縁または誘電体層１２０と接合することができる。ダミー基板１５８の酸化ケイ素層は、酸化ケイ素層１４０と接触する。
【０１５７】
ダミー基板１５８は、丸形ウェハ、ダミーシリコンウェハ、矩形パネル、またはポリシリコン、ガラス、シリコン、もしくはセラミックの基板とすることができる。ダミー基板１５８は、以下のプロセスにおいて言及されているように研削または研磨される前に、１００から１，５００マイクロメートルまでの範囲、好ましくは２００から５００マイクロメートルまでの範囲、または１００から３００マイクロメートルまでの範囲など、例えば、１００マイクロメートルより大きい厚さを有するものとしてよい。
【０１５８】
一実施形態では、ダミー基板１５８が絶縁または誘電体層１２０と接合される前に、ダミー基板１５８内に、またはダミー基板１５８の頂面または底面上に予め形成された回路はない。ダミー基板１５８は、キャリア１１の頂面の断面形状と実質的に同じ断面形状を持つ頂面を有することができる。
【０１５９】
次に、図５５を参照すると、図２９および３１の前の説明として参照できるフォトリソグラフィプロセスとエッチングプロセスとを含む、プロセスによって、複数の開口部１５８ａがダミー基板１５８内に形成され、接着剤層１４０を露出するがことがわかる。あるいは、接着剤層１４０が酸化ケイ素層で置き換えられ、ダミー基板１５８が酸化ケイ素層１４０と接着されている酸化ケイ素層を有する場合、図２９および３１の前の説明として参照できるフォトリソグラフィプロセスとエッチングプロセスとを含む、プロセスによって、ダミー基板１５８内に開口部１５８ａ形成され、ダミー基板１５８の酸化ケイ素層を露出する。図５６は、図５５に示されているような開口部１５８ａを持つダミー基板１５８の概略上面図を示し、図５５は、図５６に示されている線Ｉ−Ｉにそって切り取った断面図であるものとしてよい。
【０１６０】
あるいは、酸化ケイ素もしくは窒化ケイ素などの、ハードマスク（図示せず）を図５５に示されているダミー基板１５８上に、例えば、以下のステップによって形成することができる。最初に、酸化ケイ素もしくは窒化ケイ素のハードマスクを図５４に示されているダミー基板１５８上に形成することができる。次に、例えば、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスを使用することによって、フォトレジスト層をハードマスク上に形成することができる。次に、露光プロセスと現像プロセスとを使用して、フォトレジスト層内に、ハードマスクの複数の領域を露出させる、複数の開口部を形成することができる。次に、例えば、ウェットエッチングプロセスまたはプラズマエッチングプロセスを使用することによって、ハードマスク内に、またフォトレジスト層内の開口部の下に複数の開口部を形成し、ダミー基板１５８の複数の領域を露出させる。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。次に、例えば、化学エッチングプロセスまたはプラズマエッチングプロセスを使用することによって、ダミー基板１５８内に、またハードマスク内の開口部の下に複数の開口部１５８ａを形成し、接着剤層１４０を露出させる。あるいは、接着剤層１４０が酸化ケイ素層で置き換えられ、ダミー基板１５８が酸化ケイ素層１４０と接着されている酸化ケイ素層を有する場合、例えば、化学エッチングプロセスまたはプラズマエッチングプロセスを使用することによって、ダミー基板１５８内に、またハードマスク内の開口部の下に開口部１５８ａを形成し、ダミー基板１５８の酸化ケイ素層を露出させる。ハードマスクは、以下の研削または研磨プロセスによって取り除かれる。
【０１６１】
次に、図５７を参照すると、複数のチップ１１８を、絶縁または誘電体層１２０の上に、またダミー基板１５８内の開口部１５８ａ内に実装することができ、チップ１１８は、チップ１１８の底部に能動側と、チップ１１８の頂部に裏側とを有することがわかる。ある場合には、チップ１１８のうちの１つのチップは、チップ１１８の別の１つのチップと異なる回路設計を有しているものとしてよい。また、別の場合には、チップ１１８のうちの１つのチップは、チップ１１８の別の１つのチップと同じ回路設計を有しているものとしてよい。あるいは、チップ１１８のうちの１つのチップは、チップ１１８の別の１つのチップと異なる面積（頂面）またはサイズを有するものとすることができる。また、別の場合には、チップ１１８のうちの１つのチップは、チップ１１８の別の１つのチップと同じ面積（頂面）またはサイズを有しているものとしてよい。図５８は、ダミー基板１５８内の開口部１５８ａ内に実装されたチップ１１８を示す概略上面図の一例であり、図５７は、図５８の概略上面図に示されている線Ｊ−Ｊにそって切り取った断面図である。
【０１６２】
絶縁または誘電体層１２０の上に、また開口部１５８ａ内にチップ１１８を実装することは、例えば、最初に、チップ１１８の能動側上に、または接着剤層１４０上に接着材料（図示せず）を形成し、次に、接着材料が接着剤層１４０と接触している状態でチップ１１８を開口部１５８ａ内に、また接着剤層１４０の上に配置し、次いで、接着材料を、機械的圧力または熱圧力を接着材料に加えつつ１８０℃から３５０℃までの範囲の温度で硬化させることによって実行することができる。したがって、チップ１１８は、接着材料を使用して接着剤層１４０と接合することができる。
【０１６３】
チップ１１８のそれぞれは、半導体基板１２４と、半導体基板１２４内の、および／または半導体基板１２４上の複数の半導体デバイス１３と、半導体基板１２４の下のパッシベーション層２１と、半導体基板１２４とパッシベーション層２１との間の複数の誘電体層７８、２８、３８、および４０と、半導体基板１２４とパッシベーション層２１との間のパターン形成金属層１９と、半導体基板１２４とパッシベーション層２１との間の相互接続層１７と、誘電体層２８内の複数のビアプラグ１９ａと、誘電体層４０内の複数のビアプラグ１７ａとを備えることができる。半導体基板１２４は、それぞれのチップ１１８の裏面にあり、半導体デバイス１３、パッシベーション層２１、パターン形成金属層１９、相互接続層１７、誘電体層７８、２８、３８、および４０、ならびにビアプラグ１７ａおよび１９ａは、それぞれのチップ１１８の能動側にある。
【０１６４】
半導体基板１２４は、シリコン基板、シリコンゲルマニウム（ＳｉＧｅ）基板、またはガリウムヒ素（ＧａＡｓ）基板などの、好適な基板とすることができる。半導体基板１２４は、以下のプロセスにおいて言及されているように薄化される前には、１００から５００マイクロメートルまでの範囲、好ましくは１５０から２５０マイクロメートルまでの範囲、または１００から３００マイクロメートルまでの範囲など、例えば、１００マイクロメートルより大きい厚さを有するものとしてよい。
【０１６５】
半導体デバイス１３のそれぞれは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ、二重拡散型金属酸化膜半導体（ＤＭＯＳ）トランジスタ、またはバイポーラトランジスタとすることができる。半導体デバイス１３のそれぞれは、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、フラッシュメモリセル、不揮発性メモリセル、消去可能プログラム可能読出し専用メモリ（ＥＰＲＯＭ）セル、読出し専用メモリ（ＲＯＭ）セル、磁気ランダムアクセスメモリ（ＭＲＡＭ）セル、センス増幅器、インバータ、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、アナログ／デジタル（Ａ／Ｄ）コンバータ、デジタル／アナログ（Ｄ／Ａ）コンバータ、アナログ回路、相補型金属酸化膜半導体（ＣＭＯＳ）センサー、または電荷結合素子（ＣＣＤ）用に構成することができる。
【０１６６】
パッシベーション層２１は、接着剤層１４０に付着した底面を有する無機誘電体層を含むか、またはそのような無機誘電体層であるものとしてよく、無機誘電体層は、例えば０．３から１．５マイクロメートルまでの範囲の厚さを有する窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、またはオキシ窒化ケイ素（ＳｉＯＮなど）の層とすることができる。あるいは、チップ１１８のそれぞれは、パッシベーション層２１の無機誘電体層の底面の下、および底面上に、３から２０マイクロメートルまでの範囲、好ましくは５から１２マイクロメートルまでの範囲など、例えば３マイクロメートルより大きい厚さを有する、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、エポキシ、またはシロキサンの層などの、有機ポリマー層をさらに含むものとしてよい。この場合、有機ポリマー層は、接着剤層１４０に付着する底面を有する。有機ポリマー層は、パッシベーション層２１の無機誘電体層の底面と接触している頂面を有する。
【０１６７】
あるいは、例えば０．５から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲の幅をそれぞれが有する複数の開口部（図示せず）がパッシベーション層２１内に形成され、パターン形成金属層１９の複数の接点を露出することができる。
【０１６８】
誘電体層７８は、パッシベーション層２１と誘電体層２８との間にあるものとすることができる。誘電体層２８は、誘電体層７８と３８との間、および層１７と１９との間にあるものとすることができる。誘電体層３８は、誘電体層４０と２８との間にあるものとすることができる。誘電体層７８、２８、および３８のそれぞれは、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、オキシ炭化ケイ素（ＳｉＯＣなど）、または１．８から３までの範囲の誘電率を有する低誘電率材料（フッ化ケイ酸塩ガラス（ＦＳＧ）またはＢｌａｃｋ−ｄｉａｍｏｎｄなど）を含むものとしてよい。誘電体層７８、２８、および３８のそれぞれは、例えば１０ナノメートルから２マイクロメートルまで範囲、好ましくは５０ナノメートルから１マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０１６９】
誘電体層３８と半導体基板１２４との間および相互接続層１７と半導体基板１２４との間の誘電体層４０は、リンケイ酸ガラス（ＰＳＧ）、ホウ素リンケイ酸ガラス（ＢＰＳＧ）、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、または１．８から３までの範囲の誘電率を有する低誘電率材料（フッ化ケイ酸塩ガラス（ＦＳＧ）またはＢｌａｃｋ−ｄｉａｍｏｎｄなど）の層を含むか、またはそのような層とすることができる。誘電体層４０は、例えば１０ナノメートルから１マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０１７０】
例えば、パターン形成金属層１９は、例えば０．３から３マイクロメートルまでの範囲の厚さを有するアルミニウム銅合金層と、０．０２から０．１５マイクロメートルまでの範囲など、例えば、０．２マイクロメートルより小さい厚さをそれぞれ有するチタン含有層とを含むことができる。チタン含有層は、誘電体層２８とアルミニウム銅合金層との間に、またアルミニウム銅合金層上にあるものとしてよく、アルミニウム銅合金層は、パッシベーション層２１とチタン含有層との間にあるものとしてよい。チタン含有層は、０．０２から０．１５マイクロメートルまでの範囲など、例えば、０．２マイクロメートルより小さい厚さを有するチタン、窒化チタン、またはチタンタングステン合金の単層とすることができる。
【０１７１】
あるいは、パターン形成金属層１９は、誘電体層２８の側部からパッシベーション層２１の側部への視線方向に、例えば０．５から３マイクロメートルまでの範囲の厚さを有するニッケル層とニッケル層の下および上にある例えば０．０１から１マイクロメートルまでの範囲の厚さを有する金層とを含むものとしてよい。ニッケル層は、誘電体層２８と金層との間にあり、金層は、ニッケル層とパッシベーション層２１との間にある。
【０１７２】
あるいは、パターン形成金属層１９は、電気メッキプロセスおよび化学機械研磨（ＣＭＰ）プロセスを含むダマシンまたは二重ダマシンプロセスによって形成することができ、底部がパッシベーション層２１に接触している電気メッキされた銅層と、電気メッキされた銅層の頂部および側壁にある接着／バリア金属層と、電気メッキされた銅層と接着／バリア金属層との間にあり、電気メッキされた銅層の頂部および側壁上にあるシード層とからなるものとすることができる。接着／バリア金属層は、電気メッキされた銅層の頂部と誘電体層２８との間の第１の部分と電気メッキされた銅層の側壁における第２の部分を有する。電気メッキされた銅層は、０．１５から１．２マイクロメートルまでの範囲などの、例えば１．５マイクロメートルより小さいか、または０．３から３マイクロメートルまでの範囲などの３マイクロメートルより小さい、厚さを有するものとしてよい。電気メッキされた銅層は、０．０５から１マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい幅を有することができる。シード層は、スパッタリングプロセスなどの好適なプロセスによって形成された銅またはチタン銅合金の層を含むか、またはそのような層とすることができる。接着／バリア金属層は、スパッタリングプロセスなどの好適なプロセスによって形成されたチタン、チタンタングステン合金、窒化チタン、クロム、タンタル、または窒化タンタルの層を含むか、またはそのような層とすることができる。接着／バリア金属層は、０．００５から０．１マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより小さい厚さを有することができる。電気メッキされた銅層の側壁は、接着／バリア金属層とシード層とによって覆われる。
【０１７３】
例えば、相互接続層１７は、カーボンナノチューブを含んでいてもよい。あるいは、相互接続層１７は、誘電体層３８内のパターン形成金属層からなるものとしてよい。第１の代替的形態では、パターン形成金属層１７は、例えば１０ナノメートルから２マイクロメートルまでの範囲の厚さを有するアルミニウム銅合金層と、０．０２から０．１５マイクロメートルまでの範囲など、例えば、０．２マイクロメートルより小さい厚さを有する窒化チタン、チタンタングステン合金、またはチタンの単層などのチタン含有層とを含むことができる。チタン含有層は、アルミニウム銅合金層上に、また誘電体層４０とアルミニウム銅合金層との間にあるものとしてよく、アルミニウム銅合金層は、誘電体層３８内にあるものとしてよい。第２の代替的形態では、パターン形成金属層１７は、電気メッキプロセスおよび化学機械研磨（ＣＭＰ）プロセスを含むダマシンまたは二重ダマシンプロセスによって形成することができ、底部が誘電体層２８に接触している電気メッキされた銅層と、電気メッキされた銅層の頂部および側壁にある接着／バリア金属層と、電気メッキされた銅層と接着／バリア金属層との間にあり、電気メッキされた銅層の頂部および側壁上にあるシード層とからなるものとすることができる。接着／バリア金属層は、電気メッキされた銅層の頂部と誘電体層４０との間の第１の部分と電気メッキされた銅層の側壁における第２の部分を有する。電気メッキされた銅層は、０．１５から１マイクロメートルまでの範囲、または１０ナノメートルから２マイクロメートルまでの範囲など、例えば２マイクロメートルより小さい厚さを有するものとしてよい。電気メッキされた銅層は、０．０５から１マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい幅を有することができる。シード層は、スパッタリングプロセスなどの好適なプロセスによって形成された銅またはチタン銅合金の層を含むか、またはそのような層とすることができる。接着／バリア金属層は、スパッタリングプロセスなどの好適なプロセスによって形成されたチタン、窒化チタン、チタンタングステン合金、クロム、タンタル、または窒化タンタルの層を含むか、またはそのような層とすることができる。接着／バリア金属層は、０．００５から０．１マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより小さい厚さを有することができる。電気メッキされた銅層の側壁は、接着／バリア層とシード層とによって覆われる。
【０１７４】
誘電体層７８内のパターン形成金属層１９は、誘電体層２８内のビアプラグ１９ａを通して誘電体層３８内の相互接続層１７に接続されうる。誘電体層３８内の相互接続層１７は、誘電体層４０内のビアプラグ１７ａを通して半導体デバイス１３に接続されうる。ビアプラグ１９ａは、誘電体層２８内に電気メッキされた銅、タングステン、またはカーボンナノチューブを備えることができる。ビアプラグ１７ａは、誘電体層４０内に電気メッキされた銅、タングステン、またはカーボンナノチューブを備えることができる。
【０１７５】
チップ１１８のそれぞれは、相互接続層１７とパターン形成金属層１９とビアプラグ１７ａおよび１９ａとによって構成される複数の相互接続部または金属トレース７５ａと７５ｂと７５ｃと７５ｄを備えることができる。相互接続部または金属トレース７５ａ、７５ｂ、７５ｃ、および７５ｄのそれぞれは、半導体デバイス１３のうちの１つまたは複数に接続することができ、信号トレース、ビット線、クロックバス、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースであるものとしてよい。
【０１７６】
あるいは、チップ１１８のそれぞれは、接着剤層１４０とパッシベーション層２１との間に、パターン形成金属層１９の厚さより大きく、相互接続層１７の厚さより大きい厚さを有する、パターン形成金属層（図示せず）をさらに備えることができる。パッシベーション層２１の下のパターン形成金属層は、パッシベーション層２１の下の電気メッキされた金属層と、電気メッキされた金属層とパッシベーション層２１との間の接着／バリア金属層と、電気メッキされた金属層と接着／バリア金属層との間のシード層とを備えることができる。パッシベーション層２１の側部から接着剤層１４０への視線方向において、接着／バリア金属層は、シード層上にあり、シード層は、電気メッキされた金属層上にありうる。電気メッキされた金属層の側壁は、接着／バリア層とシード層とによって覆われていない。接着／バリア金属層は、１ナノメートルから０．５マイクロメートルまでの範囲または０．００５から０．１マイクロメートルまでの範囲など、例えば０．６マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、またはニッケルの層を含むか、またはそのような層とすることができる。シード層は、５ナノメートルから０．１マイクロメートルまでの範囲または１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば０．８マイクロメートルより小さい厚さを有する銅、チタン銅合金、銀、金、またはニッケルの層を含むか、またはそのような層とすることができる。接着／バリア金属層およびシード層のそれぞれは、スパッタリングプロセスなどの、好適なプロセスによって形成することができる。電気メッキされた金属層は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲など、例えば、２マイクロメートルより大きい厚さを有する電気メッキされた銅、電気メッキされた銀、または電気メッキされた金の層を含むか、またはそのような層とすることができる。
【０１７７】
あるいは、ダミー基板１５８の酸化ケイ素層が、開口部１５８ａを形成した後も、酸化ケイ素層１４０上に残り、ダミー基板１５８内の開口部１５８ａによって露出される場合、チップ１１８を絶縁または誘電体層１２０の上に、また開口部１５８ａ内に実装することは、例えば、それぞれのチップ１１８の能動側の、パッシベーション層２１の別の酸化ケイ素層を、パッシベーション層２１の下にあるダミー基板１５８の残っている酸化ケイ素層と接着することによって、実行されうる。パッシベーション層２１の酸化ケイ素層は、ダミー基板１５８の酸化ケイ素層と接触する。したがって、チップ１１８は、これらの酸化ケイ素層を使用して絶縁または誘電体層１２０と接合することができる。
【０１７８】
あるいは、図５７および５８に例示されている構造を形成するための別の技術は、最初に、パターン形成ダミーウェハ、パターン形成パネル、パターン形成シリコンフレーム、またはポリシリコン、ガラス、シリコン、セラミック、またはポリマーのパターン形成基板などのパターン形成ダミー基板１５８にパターン形成ダミー基板１５８を貫通する複数の開口部１５８ａを設けることと、次に、図５４に例示されているステップとして参照することができる、層１４０を使用してパターン形成ダミー基板１５８を絶縁または誘電体層１２０と接合することと、次いで、図５７に例示されているステップとして参照することができる、チップ１１８を絶縁または誘電体層１２０の上に、またパターン形成ダミー基板１５８内の開口部１５８ａ内に実装することとによって実行される。
【０１７９】
図５７および５８に示されているように、ダミー基板１５８とチップ１１８のうちの１つのチップとの間に複数のギャップ４ｂがそれぞれあり、隣接する２つのチップ１１８の間に複数のギャップ８ｂ（これらのうちの１つが図示されている）がそれぞれある。ギャップ４ｂのそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ７を有することができる。ギャップ８ｂのそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ８を有することができる。
【０１８０】
図５９は、図５７に示されているのと同じ断面を持つ構造を形成するための別の技術を示している。図５７は、図５９の概略上面図に示されている線Ｊ−Ｊにそって切り取った断面図である。図５７および５９に示されている構造は、例えば以下のステップによって形成されうる。最初に、例えば、スピンコーティングプロセス、ラミネート加工プロセス、スプレープロセス、分注プロセス、またはスクリーンプリンティングプロセスを使用することによって、前述の接着剤層１４０を図５３に示されている絶縁または誘電体層１２０上に形成することができる。次に、接着剤層１４０を適宜予硬化または焼成することができる。次に、前述のチップ１１８と複数の別々のダミー基板１５８を接着剤層１４０上に配置することができる。隣接する２つのチップ１１８の間のギャップが、５００または１，０００マイクロメートルより大きいなど、大きすぎる場合に、別々のダミー基板１５８のうちの１つまたは複数をギャップ内に配置することができる。あるいは、隣接する２つのチップ１１８の間のギャップが、５００または１，０００マイクロメートルより小さいなど、十分に小さい場合、ギャップ内に配置される別々のダミー基板１５８はありえない。次に、接着剤層１４０を、機械的圧力または熱圧力を接着剤層１４０に加えつつ１８０℃から３５０℃までの範囲の温度で再び硬化させることができる。したがって、別々のダミー基板１５８とチップ１１８とを、接着剤層１４０を使用して絶縁または誘電体層１２０と接合することができる。別々のダミー基板１５８は、例えば、別々のシリコンバー、別々のダミーチップ、別々のダミーシリコンダイ、またはポリシリコン、ガラス、シリコン、もしくはセラミックの別々の基板とすることができる。
【０１８１】
あるいは、図５７および５９を参照すると、接着剤層１４０は、絶縁または誘電体層１２０上に形成されている酸化ケイ素層で置き換えることができることがわかる。この場合、チップ１１８を層１２０と接合し、別々のダミー基板１５８を層１２０と接合することは、例えば、それぞれのチップ１１８の能動側にある、パッシベーション層２１の別の酸化ケイ素層を、酸化ケイ素層１４０と接着することと、別々のダミー基板１５８のうちのそれぞれのダミー基板の別の酸化ケイ素層を酸化ケイ素層１４０と接着することとによって実行することができる。それぞれのチップ１１８のパッシベーション層２１の酸化ケイ素層は、酸化ケイ素層１４０と接触し、別々のダミー基板１５８のうちのそれぞれのダミー基板の酸化ケイ素層は、酸化ケイ素層１４０と接触する。したがって、チップ１１８と別々のダミー基板１５８とを、これらの酸化ケイ素層を使用して絶縁または誘電体層１２０と接合することができる。
【０１８２】
図５７および５９に示されているように、チップ１１８のうちの１つのチップと別々のダミー基板１５８のうちの１つのダミー基板との間に複数のギャップ４ｂがそれぞれあり、隣接する２つのチップ１１８の間に複数のギャップ８ｂ（これらのうちの１つが図示されている）がそれぞれある。ギャップ４ｂのそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ７を有することができる。ギャップ８ｂのそれぞれは、１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲などの、例えば５００マイクロメートルより小さい、横方向の距離または間隔Ｄ８を有することができる。一実施形態では、別々のダミー基板１５８が絶縁または誘電体層１２０と接合される前に、それぞれの別々のダミー基板１５８内に、またはそれぞれの別々のダミー基板１５８の頂面または底面上に予め形成された回路はない。
【０１８３】
図６０を参照すると、図５７と５８または図５７と５９に例示されているステップの後、ポリシリコン、酸化ケイ素、またはポリマーなどの封止／ギャップ充填材１３８が、それぞれのチップ１１８の半導体基板１２４の裏面上とダミー基板（複数可）１５８上とギャップ４ｂと８ｂ内とに形成されることがわかる。封止／ギャップ充填材１３８がポリシリコンである場合、ポリシリコンは、化学気相成長（ＣＶＤ）プロセスまたはプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスによって形成することができる。封止／ギャップ充填材１３８が酸化ケイ素である場合、酸化ケイ素は、化学気相成長（ＣＶＤ）プロセス、プラズマ化学気相成長法（ＰＥＣＶＤ）プロセス、または常圧化学気相成長（ＡＰＣＶＤ）プロセスによって形成することができる。封止／ギャップ充填材１３８がポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）などのポリマーである場合、ポリマーは、スピンコーティングプロセス、分注プロセス、成形プロセス、またはスクリーンプリンティングプロセスを含むプロセスによって形成することができる。
【０１８４】
次に、図６１を参照すると、封止／ギャップ充填材１３８、それぞれのチップ１１８の半導体基板１２４の裏面、およびダミー基板（複数可）１５８は、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、好適なプロセスによって、チップ１１８のうちの１つのチップの半導体基板１２４が、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ１５に薄化されるまで、研削または研磨されることがわかる。好ましくは、チップ１１８のそれぞれは、研削もしくは研磨プロセスの後に、例えば３から１０５マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有するものとしてよい。研削もしくは研磨プロセスの後に、ダミー基板（複数可）１５８は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ１６に薄化することができ、ギャップ４ｂと８ｂとに残っている封止／ギャップ充填材１３８は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の垂直厚さＴ１７を有するものとしてよい。それぞれのチップ１１８の裏面の、半導体基板１２４の研削または研磨された表面１２４ｓおよびダミー基板（複数可）１５８の研削または研磨された表面（複数可）１５８ｓは、実質的に平坦であり、封止／ギャップ充填材１３８で覆われていないものとしてよい。研削または研磨された表面（複数可）１５８ｓは、それぞれのチップ１１８の研削または研磨された表面１２４ｓと実質的に同一平面であり、またギャップ４ｂと８ｂとの中の封止／ギャップ充填材１３８の研削または研磨された表面１３８ｓと実質的に同一平面であるものとすることができる。
【０１８５】
あるいは、図６２および６３は、図６１に例示されている構造を形成するための別の技術を示している。図６２を参照すると、図５７と５８または図５７と５９に例示されているステップの後、ポリシリコンまたは酸化ケイ素などの封止／ギャップ充填材１３８を、それぞれのチップ１１８の半導体基板１２４の裏面上とダミー基板（複数可）１５８上とギャップ４ｂと８ｂ内とに形成することができ、次いで、成形コンパウンド、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）などのポリマー１３７を、封止／ギャップ充填材１３８上とギャップ４ｂと８ｂとの中に形成することができることがわかる。ギャップ４ｂと８ｂとの中の封止／ギャップ充填材１３８は、例えば１０から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲、または２０から５０マイクロメートルまでの範囲の垂直厚さＴ１８を有するものとしてよい。
【０１８６】
次に、図６３を参照すると、機械研削プロセスは、例えば、水と一緒に研磨または研削パッドを使用して、ポリマー１３７と、封止／ギャップ充填材１３８と、それぞれのチップ１１８の半導体基板１２４の裏面と、ダミー基板（複数可）１５８とを、ポリマー１３７のすべてが取り除かれるまで、またギャップ４ｂと８ｂとの中の封止／ギャップ充填材１３８の所定の垂直厚さＴ１９に達するまで、研削することによって実行されうることがわかる。所定の垂直厚さＴ１９は、例えば１０から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲、または２０から５０マイクロメートルまでの範囲の垂直厚さであるものとしてよい。研磨または研削パッドは、機械研削プロセスを実行するために、例えば、０．５から１５マイクロメートルまでの範囲の平均粒径を有する粗いグリットを備えることができる。その後、化学機械研磨（ＣＭＰ）プロセスは、例えば、スラリー含有化学薬品を使う研磨パッドと平均粒径が例えば０．０２から０．０５マイクロメートルまでの範囲であるシリカのような微細研磨剤を使用して、ダミー基板（複数可）１５８と、それぞれのチップ１１８の半導体基板１２４の裏面と、ギャップ４ｂと８ｂとの中の封止／ギャップ充填材１３８とを、チップ１１８のうちの１つのチップの半導体基板１２４が１から３０マイクロメートルまでの範囲、好ましくは２から５マイクロメートルまでの範囲、２から１０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または３から３０マイクロメートルまでの範囲の厚さＴ１５の薄さになるまで、図６１に示されているように、研磨することによって実行されうる。
【０１８７】
化学機械研磨（ＣＭＰ）プロセスの後に、それぞれのチップ１１８の裏面の、半導体基板１２４の研磨された表面１２４ｓおよびダミー基板（複数可）１５８の研磨された表面（複数可）１５８ｓは、実質的に平坦であり、封止／ギャップ充填材１３８で覆われていないものとしてよい。研磨された表面（複数可）１５８ｓは、それぞれのチップ１１８の研磨された表面１２４ｓと実質的に同一平面であり、またギャップ４ｂと８ｂとの中の封止／ギャップ充填材１３８の研磨された表面１３８ｓと実質的に同一平面であるものとすることができる。研磨された表面１２４ｓ、１５８ｓ、および１３８ｓは、例えば、２０ナノメートル未満の微小粗さを有する。シリカのような非常に細かい研磨剤と比較的弱い薬品腐食を使用する、化学機械研磨（ＣＭＰ）プロセスは、変形とひっかき傷とをほとんど生じさせることなく、表面１２４ｓと１５８ｓと１３８ｓとを形成し、このことは、化学機械研磨（ＣＭＰ）プロセスが、きれいな表面１２４ｓと１５８ｓと１３８ｓとを形成する最終的な研磨ステップに非常によく適していることを意味している。それぞれのチップ１１８の非常に薄い半導体基板１２４を形成するために、機械研削プロセスと化学機械研磨（ＣＭＰ）プロセスとを使用することが実行されうる。したがって、化学機械研磨（ＣＭＰ）プロセスの後に、チップ１１８のそれぞれは、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さに薄化することができ、ダミー基板（複数可）１５８は、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ１６に薄化することができ、ギャップ４ｂと８ｂとの中の封止／ギャップ充填材１３８は、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ１７に薄化することができる。
【０１８８】
図６４を参照すると、図６１に例示されている構造物を形成した後、誘電体層１３９が、表面１２４ｓ、１５８ｓ、および１３８ｓ上に形成されていることがわかる。誘電体層１３９は、例えば０．５から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または１から３マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０１８９】
誘電体層１３９は、例えば、化学気相成長（ＣＶＤ）プロセスまたはプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスによって形成された無機層とすることができる。無機層は、例えば、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層、または酸化ケイ素と窒化ケイ素と窒化ケイ素炭素とオキシ窒化ケイ素とを含む層とすることができる。無機層は、例えば０．５から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または１から３マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０１９０】
あるいは、誘電体層１３９は、例えばスピンコーティングプロセス、分注プロセス、成形プロセス、またはスクリーンプリンティングプロセスを含むプロセスによって形成される、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層などのポリマー層とすることができる。ポリマー層は、例えば０．５から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または１から３マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０１９１】
あるいは、誘電体層１３９は、オキシ窒化ケイ素のエッチストップ層などの、エッチストップ層を含む複数の無機層からなるものとしてよい。誘電体層１３９内にパターンをエッチングする時に、エッチングを停止するために、後でエッチストップ層が使用される。この場合、誘電体層１３９は、例えば、表面１２４ｓと１５８ｓと１３８ｓ上の第１の酸化ケイ素層と、第１の酸化ケイ素層上の、エッチストップ層として使用される、オキシ窒化ケイ素層と、オキシ窒化ケイ素層上の例えば０．１から５マイクロメートルまでの範囲または０．３から１．５マイクロメートルまでの範囲の厚さを有する第２の酸化ケイ素層とからなるものとしてよい。
【０１９２】
次に、図６５を参照すると、貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆを含む、複数の貫通ビア１５６ｖが、以下のステップによって、チップ１１８内と、ダミー基板（複数可）１５８内とに形成され、金属相互接続部２の伝導層８６を露出し、またチップ１１８の層１７と１９とを露出することがわかる。最初に、スピンコーティングプロセスまたはラミネート加工プロセスなどの好適なプロセスを使用することによって、ポジ型感光性レジスト層またはネガ型感光性レジスト層などのフォトレジスト層が、誘電体層１３９上に形成される。次に、１Ｘステッパーを使用する露光プロセスと化学溶液を使用する現像プロセスとを使用して、フォトレジスト層内に、誘電体層１３９を露出する、複数の開口部を形成することができる。フォトレジスト層は、例えば３から５０マイクロメートルまでの範囲の厚さを有するものとしてよい。次に、異方性プラズマエッチングプロセスなどの、好適なプロセスを使用することによって、フォトレジスト層内の開口部の下の誘電体層１３９を取り除く。次に、フォトレジスト層内の開口部の下のダミー基板（複数可）１５８とフォトレジスト層内の開口部の下のチップ１１８とを、チップ１１８内の層１７および１９の所定の領域ならびに金属相互接続部２の伝導層８６の所定の領域がフォトレジスト層内の開口部によって露出されるまで、エッチングで取り除く。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。したがって、ビア１５６ａ〜１５６ｆを含む、貫通ビア１５６ｖが、チップ１１８内と、ダミー基板（複数可）１５８内とに形成され、金属相互接続部２の伝導層８６の所定の領域を露出し、またチップ１１８の層１７および１９の所定の領域を露出する。貫通ビア１５６ａは、ダミー基板１５８内に形成され、貫通ビア１５６ｂ、１５６ｃ、および１５６ｄは、チップ１１８のうちの１つのチップ内に形成され、貫通ビア１５６ｅおよび１５６ｆは、チップ１１８のうちの別の１つのチップ内に形成される。
【０１９３】
あるいは、チップ１１８内とダミー基板（複数可）１５８内とに貫通ビア１５６ｖを形成する別の技術を以下のステップで実行することができる。最初に、例えばスピンコーティングプロセスまたはラミネート加工プロセスを使用することによって、ポジ型感光性レジスト層またはネガ型感光性レジスト層などのフォトレジスト層を、誘電体層１３９上に形成することができる。次に、１Ｘステッパーを使用する露光プロセスと化学溶液を使用する現像プロセスとを使用して、フォトレジスト層内に、誘電体層１３９を露出する、複数の開口部を形成することができる。次に、例えば、異方性プラズマエッチングプロセスを使用して、フォトレジスト層内の開口部の下の誘電体層１３９を取り除くことによって、誘電体層１３９内とフォトレジスト層内の開口部の下とに複数の開口部を形成し、ダミー基板（複数可）１５８とチップ１１８の半導体基板１２４を露出させる。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。次に、誘電体層１３９内の開口部の下のダミー基板（複数可）１５８および誘電体層１３９内の開口部の下のチップ１１８を、チップ１１８の層１７および１９の所定の領域ならびに金属相互接続部２の伝導層８６の所定の領域が誘電体層１３９内の開口部によって露出されるまで、エッチングで取り除くことができる。したがって、貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆを含む、貫通ビア１５６ｖは、チップ１１８内と、ダミー基板（複数可）１５８内とに形成することができ、金属相互接続部２の伝導層８６を露出し、またチップ１１８の層１７と１９とを露出する。貫通ビア１５６ａは、ダミー基板１５８内に形成され、貫通ビア１５６ｂ、１５６ｃ、および１５６ｄは、チップ１１８のうちの１つのチップ内に形成され、貫通ビア１５６ｅおよび１５６ｆは、チップ１１８のうちの別の１つのチップ内に形成される。貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆなどの、貫通ビア１５６ｖのそれぞれは、例えば、０．５から１００マイクロメートルまでの範囲、０．５から５０マイクロメートルまでの範囲、０．５から３０マイクロメートルまでの範囲、０．５から２０マイクロメートルまでの範囲、０．５から１０マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の幅もしくは直径を有するものとしてよい。
【０１９４】
貫通ビア１５６ａなどの、貫通ビア１５６ｖのうちの１つは、誘電体層１３９と、ダミー基板１５８と、層１４０と、絶縁層または誘電体層１２０とを貫通して、金属相互接続部２のうちの１つの金属相互接続部の伝導層８６を露出する。貫通ビア１５６ｂなどの、貫通ビア１５６ｖのうちの別の１つは、誘電体層１３９を貫通し、チップ１１８のうちの１つのチップの半導体基板１２４と誘電体層７８、２８、３８、および４０と、パッシベーション層２１とを貫通し、層１４０を貫通し、絶縁または誘電体層１２０を貫通して、金属相互接続部２のうちの１つの金属相互接続部の伝導層８６を露出する。貫通ビア１５６ｃなどの、貫通ビア１５６ｖのうちの別の１つは、誘電体層１３９を貫通し、またチップ１１８のうちの１つのチップの半導体基板１２４と誘電体層４０とを貫通し、チップ１１８のうちの１つのチップの相互接続層１７内の相互接続部または金属トレース７５ｄを露出する。貫通ビア１５６ｄなどの、貫通ビア１５６ｖのうちの別の１つは、誘電体層１３９を貫通し、またチップ１１８のうちの１つのチップの半導体基板１２４と誘電体層４０、３８、および２８とを貫通し、チップ１１８のうちの１つのチップのパターン形成金属層１９内の相互接続部または金属トレース７５ｃを露出する。貫通ビア１５６ｆなどの、貫通ビア１５６ｖのうちの別の１つは、誘電体層１３９を貫通し、またチップ１１８のうちの１つのチップの半導体基板１２４と誘電体層４０、３８、および２８とを貫通し、チップ１１８のうちの１つのチップのパターン形成金属層１９内の相互接続部または金属トレース７５ｂを露出する。貫通ビア１５６ｅなどの、貫通ビア１５６ｖのうちの別の１つは、誘電体層１３９を貫通し、チップ１１８のうちの１つのチップの半導体基板１２４と誘電体層７８、２８、３８、および４０と、パッシベーション層２１とを貫通し、層１４０を貫通し、絶縁または誘電体層１２０を貫通して、チップ１１８のうちの１つのチップの相互接続層１７内の相互接続部または金属トレース７５ａを露出し、金属相互接続部２のうちの１つの金属相互接続部の伝導層８６を露出する。層１２０と１４０と２１と７８と２８とによって構成される支持材８０３は、露出されている相互接続部または金属トレース７５ａを支持することを目的として金属相互接続部２ｂの伝導層８６と貫通ビア１５６ｅによって露出されている相互接続層１７内の相互接続部または金属トレース７５ａとの間にある。支持材８０３は、例えば０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の高さと、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅を有することができる。図６６〜６８は、図６５に例示されている貫通ビア１５６ｅと相互接続部または金属トレース７５ａとを示す概略上面斜視図の３つの例である。
【０１９５】
図６５および６６に示されているように、チップ１１８のうちの１つのチップ内の貫通ビア１５６ｅは、チップ１１８のうちの１つのチップ内の相互接続部または金属トレース７５ａを露出し、チップ１１８のうちの１つのチップの下にある金属相互接続部２ｂの伝導層８６の２つの領域を露出する。相互接続部または金属トレース７５ａは、貫通ビア１５６ｅの中心を通って貫通ビア１５６ｅの一方の側から貫通ビア１５６ｅの対向側に水平方向に延在する、貫通ビア１５６ｅによって露出されている、線形状の領域を有する。金属相互接続部２ｂの伝導層８６と相互接続層１７内の相互接続部または金属トレース７５ａの露出されている線形状の領域との間にある、前述の支持材８０３は、相互接続部または金属トレース７５ａの露出されている線形状の領域と同様に、線形状とすることができる。好ましくは、貫通ビア１５６ｅは、限定はしないが、上面斜視図で見て円形の形状であるものとしてよい。
【０１９６】
図６５および６７に示されているように、チップ１１８のうちの１つのチップ内の貫通ビア１５６ｅは、チップ１１８のうちの１つのチップ内の相互接続部または金属トレース７５ａを露出し、チップ１１８のうちの１つのチップの下にある金属相互接続部２ｂの伝導層８６の領域を露出する。相互接続部または金属トレース７５ａは、貫通ビア１５６ｅの一方の側から少なくとも貫通ビア１５６ｅの中心に水平方向に延在する、貫通ビア１５６ｅによって露出されている、ペニンスラ領域を有するが、貫通ビア１５６ｅの対向側に到達せず、相互接続部または金属トレース７５ａは、貫通ビア１５６ｅによって露出された端部を有する。金属相互接続部２ｂの伝導層８６と相互接続層１７内の相互接続部または金属トレース７５ａの露出されているペニンスラ領域との間にある、前述の支持材８０３は、相互接続部または金属トレース７５ａの露出されているペニンスラ領域と同様に、ペニンスラ形状とすることができる。好ましくは、貫通ビア１５６ｅは、限定はしないが、上面斜視図で見て円形の形状であるものとしてよい。
【０１９７】
図６５および６８に示されているように、チップ１１８のうちの１つのチップ内の貫通ビア１５６ｅは、チップ１１８のうちの１つのチップ内の相互接続部または金属トレース７５ａを露出し、チップ１１８のうちの１つのチップの下にある金属相互接続部２ｂの伝導層８６の領域を露出する。相互接続部または金属トレース７５ａは、貫通ビア１５６ｅの一方の側から少なくとも貫通ビア１５６ｅの中心に水平方向に延在する、貫通ビア１５６ｅによって露出されている、ペニンスラ領域を有するが、貫通ビア１５６ｅの対向側に到達せず、相互接続部または金属トレース７５ａは、貫通ビア１５６ｅによって露出された円形端部を有する。金属相互接続部２ｂの伝導層８６と相互接続層１７内の相互接続部または金属トレース７５ａの露出されているペニンスラ領域との間にある、前述の支持材８０３は、相互接続部または金属トレース７５ａの露出されているペニンスラ領域と同様に、ペニンスラ形状とすることができる。好ましくは、貫通ビア１５６ｅは、限定はしないが、上面斜視図で見て円形の形状であるものとしてよい。
【０１９８】
図６６Ａは、図６５に例示されている貫通ビア１５６ｅと相互接続部または金属トレース７５ａとを示す概略上面斜視図の一例である。この場合、貫通ビア１５６ｅは、限定はしないが、楕円形であるものとしてよく、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または３から１０マイクロメートルまでの範囲の幅Ｗ５を有する。チップ１１８のうちの１つのチップ内の楕円形の貫通ビア１５６ｅは、チップ１１８のうちの１つのチップ内の相互接続部または金属トレース７５ａを露出し、チップ１１８のうちの１つのチップの下にある金属相互接続部２ｂの伝導層８６の２つの領域を露出する。相互接続部または金属トレース７５ａは、楕円形の貫通ビア１５６ｅの中心を通って楕円形の貫通ビア１５６ｅの一方の側から楕円形の貫通ビア１５６ｅの対向側に水平方向に延在する、楕円形の貫通ビア１５６ｅによって露出されている、線形状の領域を有する。金属相互接続部２ｂの伝導層８６と相互接続層１７内の相互接続部または金属トレース７５ａの露出されている線形状の領域との間にある、前述の支持材８０３は、相互接続部または金属トレース７５ａの露出されている線形状の領域と同様に、線形状とすることができる。楕円形の貫通ビア１５６ｅによって露出されている相互接続部または金属トレース７５ａは、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から２０マイクロメートルまでの範囲、０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅Ｗ６を有する。楕円形の貫通ビア１５６ｅの長軸の端点と楕円形の貫通ビア１５６ｅによって露出されている相互接続部または金属トレース７５ａの、他の対向するエッジよりも端点に近い、エッジとの間の水平距離Ｓ３は、例えば、１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または３から１０マイクロメートルまでの範囲とすることができる。
【０１９９】
次に、図６９を参照すると、誘電体層１２７が、誘電体層１３９の頂面上と、金属相互接続部２の、貫通ビア１５６ｖ（貫通ビア１５６ａ、１５６ｂ、および１５６ｅなど）によって露出されている、伝導層８６上と、チップ１１８の、貫通ビア１５６ｖ（貫通ビア１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆなど）によって露出されている、層１７および１９上と、貫通ビア１５６ｖの側壁上とに形成されていることがわかる。
【０２００】
誘電体層１２７は、絶縁体からなるものとしてよい。例えば、誘電体層１２７は、例えば２０ナノメートルから１マイクロメートルまでの範囲の厚さを有する無機層とすることができ、無機層は、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層とすることができる。あるいは、誘電体層１２７は、例えば、１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有するポリマー層とすることができ、ポリマー層は、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層とすることができる。
【０２０１】
次に、図７０を参照すると、例えばスピンコーティングプロセスまたはラミネート加工プロセスを使用することによって、ポジ型感光性レジスト層またはネガ型感光性レジスト層などのフォトレジスト層１５４を、誘電体層１２７上に形成することができ、次いで、１Ｘステッパーを使用する露光プロセスとウェットケミカルを使用する現像プロセスとを使用して、フォトレジスト層１５４内に、誘電体層１２７を露出する、複数の開口部１５４ａを形成することができることがわかる。フォトレジスト層１５４は、例えば０．５から３０マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０２０２】
次に、図７１を参照すると、層１７、１９、および８６上と開口部１５４ａの下の誘電体層１３９の頂面上とに形成された誘電体層１２７は、例えば、異方性プラズマエッチングプロセスを使用して開口部１５４ａの下の誘電体層１２７をエッチングすることによって、取り除くことができることがわかる。貫通ビア１５６ｖの底部と、開口部１５４ａの下の誘電体層１３９の頂面上と、支持材８０３の上にある相互接続部または金属トレース７５ａの頂面上とにある誘電体層１２７は、エッチングで取り除くことができる。したがって、貫通ビア１５６ｖの底部の層１７、１９、および８６と、開口部１５４ａの下の誘電体層１３９の頂面と、支持材８０３の上にある相互接続部または金属トレース７５ａは、開口部１５４ａによって露出され、誘電体層１２７は、貫通ビア１５６ｖの側壁上に残り、いわゆる貫通ビア１５６ｖ内の側壁誘電体層である。側壁誘電体層１２７は、チップ１１８内の、またはダミー基板（複数可）１５８内の貫通ビア１５６ｖの側壁上に形成され、チップ１１８の半導体基板１２４によって、またはダミー基板（複数可）１５８によって取り囲まれる。
【０２０３】
次に、図７２を参照すると、複数のトレンチ１３９ｔ、ダマシン開口部が、誘電体層１３９と開口部１５４ａの下の側壁誘電体層１２７とを、例えば異方性プラズマエッチングプロセスを使用して、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の深さＤ９までエッチングすることによって誘電体層１３９内に形成されうることがわかる。好ましくは、誘電体層１３９および側壁誘電体層１２７は、窒化ケイ素、酸化ケイ素、またはオキシ窒化ケイ素などの、同じ材料を有する。エッチングプロセスの後、トレンチ１３９ｔの下の誘電体層１３９は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の残り厚さＴ２０を有する。
【０２０４】
あるいは、エッチストップ技術を誘電体層１３９内のトレンチ１３９ｔを形成するプロセスに応用することができる。この場合、誘電体層１３９は、例えば、表面１２４ｓと１３８ｓと１５８ｓ上の第１の酸化ケイ素層と、第１の酸化ケイ素層上の、エッチストップ層として使用される、オキシ窒化ケイ素層と、オキシ窒化ケイ素層上の第２の酸化ケイ素層とを含む、前述の無機層からなる。トレンチ１３９ｔは、開口部１５４ａの下の誘電体層１３９の第２の酸化ケイ素層と開口部１５４ａの下の側壁誘電体層１２７とを、誘電体層１３９のオキシ窒化ケイ素層が開口部１５４ａによって露出されるまで、エッチングすることによって誘電体層１３９内に形成されうる。したがって、トレンチ１３９ｔは、誘電体層１３９の第２の酸化ケイ素層内に形成され、トレンチ１３９ｔの下にある、オキシ窒化ケイ素層と第１の酸化ケイ素層とからなる、残りの誘電体層１３９は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の厚さＴ２０を有する。
【０２０５】
次に、図７３を参照すると、例えば、フォトレジスト層１５４が、有機化学薬品を使用することによって取り除かれることがわかる。誘電体層１３９内に形成されているトレンチ１３９ｔは、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。チップ１１８内の貫通ビア１５６ｖ（貫通ビア１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆなど）の側壁上に形成されている側壁誘電体層１２７は、銅などの遷移金属、ナトリウム、または水分がチップ１１８のＩＣデバイス内に浸透するのを防ぐことができる。図７４は、本発明の一実施形態による図７３に例示されている貫通ビア１５６ｖと、トレンチ１３９ｔと、側壁誘電体層１２７とを示す概略上面斜視図であり、図７３は、図７４に示されている線Ｋ−Ｋにそって切り取った断面図である。
【０２０６】
次に、図７５を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層１２５ａが、貫通ビア１５６ｖによって露出される層１７、１９、および８６上と、トレンチ１３９ｔの側壁および底部上と、誘電体層１２７上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とに形成されることがわかる。接着／バリア層１２５ａは、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層１２５ｂを、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって、接着／バリア層１２５ａ上に形成することができる。次に、例えば０．５から２０マイクロメートルまでの範囲または０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する伝導層１２５ｃを、例えば、電気メッキプロセスを使用することによって、シード層１２５ｂ上に形成することができる。
【０２０７】
接着／バリア層１２５ａは、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムの層を含むか、またはそのような層とすることができる。シード層１２５ｂは、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する銅、チタン銅合金、ニッケル、金、または銀の層を含むか、またはそのような層とすることができる。伝導層１２５ｃは、例えば、０．５から２０マイクロメートルまでの範囲または０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する銅、金、または銀の電気メッキされた層を含むか、またはそのような層とすることができる。
【０２０８】
次に、図７６を参照すると、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、研削または研磨プロセスを使用することによって、トレンチ１３９ｔの外側にある層１２５ａと１２５ｂと１２５ｃとを取り除き、誘電体層１３９の頂面上の誘電体層１２７を取り除くことができることがわかる。したがって、誘電体層１３９は、トレンチ１３９ｔ内の伝導層１２５ｃの研削または研磨された表面２２７と実施的に同一平面であるものとしてよい露出された頂面１３９ｓを有し、表面１３９ｓおよび２２７は、実質的に平坦なものとしてよい。誘電体層１３９は、例えば、１から１０マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまで範囲、または２から５マイクロメートルまでの範囲の、露出されている頂面１３９ｓと表面１２４ｓまたは１５８ｓとの間の、厚さＴ２１を有する。接着／バリア層１２５ａおよびシード層１２５ｂは、トレンチ１３９ｔ内の伝導層１２５ｃの側壁と底部とにあり、トレンチ１３９ｔ内の伝導層１２５ｃの側壁および底部は、接着／バリア層１２５ａおよびシード層１２５ｂによって覆われる。
【０２０９】
第１の代替的形態では、トレンチ１３９ｔの外側の層１２５ａと１２５ｂと１２５ｃとを取り除くステップおよび誘電体層１３９の頂面上の誘電体層１２７を取り除くステップの後、接着／バリア層１２５ａは、トレンチ１３９ｔの側壁および底部上と、貫通ビア１５６ｖの底部の層１７、１９、および８６上と、側壁誘電体層１２７上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、または窒化チタンの単層などの、チタン含有層とすることができる。シード層１２５ｂは、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層１２５ｃは、銅またはチタン銅合金の単層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の電気メッキされた銅層とすることができる。トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の厚さを有することができる。
【０２１０】
第２の代替的形態では、トレンチ１３９ｔの外側の層１２５ａと１２５ｂと１２５ｃとを取り除くステップおよび誘電体層１３９の頂面上の誘電体層１２７を取り除くステップの後、接着／バリア層１２５ａは、トレンチ１３９ｔの側壁および底部上と、貫通ビア１５６ｖの底部の層１７、１９、および８６上と、側壁誘電体層１２７上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層１２５ｂは、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層１２５ｃは、銅またはチタン銅合金の単層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の電気メッキされた銅層とすることができる。トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の厚さを有することができる。
【０２１１】
第３の代替的形態では、トレンチ１３９ｔの外側の層１２５ａと１２５ｂと１２５ｃとを取り除くステップおよび誘電体層１３９の頂面上の誘電体層１２７を取り除くステップの後、接着／バリア層１２５ａは、トレンチ１３９ｔの側壁および底部上と、貫通ビア１５６ｖの底部の層１７、１９、および８６上と、側壁誘電体層１２７上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層１２５ｂは、クロム含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層１２５ｃは、銅またはチタン銅合金の単層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の電気メッキされた銅層とすることができる。トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の厚さを有することができる。
【０２１２】
トレンチ１３９ｔの外側の層１２５ａと１２５ｂと１２５ｃとを取り除くステップおよび誘電体層１３９の頂面上の誘電体層１２７を取り除くステップの後、トレンチ１３９ｔ内の層１２５ａ、１２５ｂ、および１２５ｃは、トレンチ１３９ｔ内の、金属相互接続部（またはダマシン金属トレース）３ａと３ｂと３ｃとを含む、複数の金属相互接続部（またはダマシン金属トレース）３を構成する。貫通ビア１５６ｖ内の層１２５ａ、１２５ｂ、および１２５ｃは、それぞれ、図７３に示されているように貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆ内のメタルプラグ（またはメタルビア）７ａ、７ｂ、７ｃ、７ｄ、７ｅ、および７ｆを含む、貫通ビア１５６ｖ内の複数のメタルプラグ（またはメタルビア）７ｐを構成する。チップ１１８内とダミー基板（複数可）１５８内のメタルプラグ７ｐのそれぞれは、貫通ビア１５６ｖ内の側壁誘電体層１２７のうちの１つによって取り囲まれている。メタルプラグ７ａは、ダミー基板１５８内に形成され、メタルプラグ７ｂ、７ｃ、および７ｄは、チップ１１８のうちの１つのチップ内に形成され、メタルプラグ７ｆおよび７ｅは、チップ１１８のうちの別の１つのチップ内に形成される。支持材８０３および支持材８０３上の、相互接続層１７内の、相互接続部または金属トレース７５ａは、メタルプラグ７ｅの、相互接続層１７の頂面が位置する、水平部分より低い、２つの部分の間にあるものとしてよい。チップ１１８内とダミー基板（複数可）１５８内とに形成されたこれらのメタルプラグ７ｐは、金属相互接続部３とチップ１１８内の半導体デバイス１３とを接続し、金属相互接続部２と３とを接続することができる。トレンチ１３９ｔ内の、３ａ、３ｂ、および３ｃなどの、金属相互接続部３は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の厚さを有することができる。
【０２１３】
メタルプラグ７ａなどの、メタルプラグ７ｐのうちの１つをダミー基板１５８内に形成し、金属相互接続部２のうちの１つの金属相互接続部の伝導層８６の、貫通ビア１５６ｖのうちの１つの貫通ビア（貫通ビア１６５ａなど）の底部にある、接点上に形成することができる。メタルプラグ７ｂなどの、メタルプラグ７ｐのうちの別の１つをチップ１１８のうちの１つのチップ内に形成し、金属相互接続部２ａなどの、金属相互接続部２のうちの１つの金属相互接続部内の伝導層８６の、貫通ビア１５６ｖのうちの別の１つの貫通ビア（貫通ビア１５６ｂなど）の底部にある、別の接点上に形成することができる。メタルプラグ７ｃなどの、メタルプラグ７ｐのうちの別の１つをチップ１１８のうちの１つのチップ内に形成し、チップ１１８のうちの１つのチップ内の相互接続部または金属トレース７５ｄの、貫通ビア１５６ｖのうちの別の１つの貫通ビア（貫通ビア１５６ｃなど）の底部にある、接点上に形成することができる。メタルプラグ７ｄなどの、メタルプラグ７ｐのうちの別の１つをチップ１１８のうちの１つのチップ内に形成し、チップ１１８のうちの１つのチップ内の相互接続部または金属トレース７５ｃの、貫通ビア１５６ｖのうちの別の１つの貫通ビア（貫通ビア１５６ｄなど）の底部にある、接点上に形成することができる。メタルプラグ７ｆなどの、メタルプラグ７ｐのうちの別の１つをチップ１１８のうちの別の１つのチップ内に形成し、チップ１１８のうちの別の１つのチップ内の相互接続部または金属トレース７５ｂの、貫通ビア１５６ｖのうちの別の１つの貫通ビア（貫通ビア１５６ｆなど）の底部にある、接点上に形成することができる。メタルプラグ７ｅなどの、メタルプラグ７ｐのうちの別の１つをチップ１１８のうちの別の１つのチップ内に形成し、メタルプラグ７ｐのうちの別の１つのメタルプラグ（メタルプラグ７ｅなど）の２つの左部分と右部分との間にある支持材（支持材８０３など）の上の相互接続部または金属トレース７５ａの接点上に形成し、金属相互接続部２ｂなどの、金属相互接続部２のうちの１つの金属相互接続部内の伝導層８６の、貫通ビア１５６ｖのうちの別の１つの貫通ビア（貫通ビア１５６ｅなど）の底部にある、別の接点上に形成することができる。
【０２１４】
金属相互接続部３ａは、チップ１１８のうちの１つまたは複数のチップの上に形成することができる。金属相互接続部３ｂは、複数のチップ１１８の上に、また複数のチップ１１８の複数のエッジにまたがって形成することができる。金属相互接続部３ｃは、チップ１１８のうちの１つまたは複数のチップの上に、またダミー基板（複数可）１５８の上に形成することができる。
【０２１５】
金属相互接続部３ａを、チップ１１８のうちの１つのチップ内のメタルプラグ７ｂを通して金属相互接続部２ａの、貫通ビア１５６ｂの底部にある、接点に接続し、チップ１１８のうちの１つのチップ内のメタルプラグ７ｃを通してチップ１１８のうちの１つのチップ内の相互接続部または金属トレース７５ｄの、貫通ビア１５６ｃの底部にある、接点に接続することができる。金属相互接続部３ｂを、チップ１１８のうちの１つのチップ内のメタルプラグ７ｄを通してチップ１１８のうちの１つのチップ内の相互接続部または金属トレース７５ｃの、貫通ビア１５６ｄの底部にある、接点に接続し、チップ１１８のうちの別の１つのチップ内のメタルプラグ７ｆを通してチップ１１８のうちの別の１つのチップ内の相互接続部または金属トレース７５ｂの、貫通ビア１５６ｆの底部にある、接点に接続することができる。金属相互接続部３ｃを、チップ１１８のうちの別の１つのチップ内のメタルプラグ７ｅを通して金属相互接続部２ｂの、貫通ビア１５６ｅの底部にある、接点に接続し、チップ１１８のうちの別の１つのチップ内のメタルプラグ７ｅと相互接続部または金属トレース７５ａとを通してチップ１１８のうちの別の１つのチップ内の半導体デバイス１３のうちの１つまたは複数に接続し、ダミー基板１５８内のメタルプラグ７ａを通して金属相互接続部１のうちの別の１つの金属相互接続部の、貫通ビア１５６ａの底部にある、接点に接続することができる。したがって、貫通ビア１５６ｂおよび１５６ｃの底部にある接点を、金属相互接続部３ａを通して互いに接続でき、貫通ビア１５６ｄおよび１５６ｆの底部にある接点を、金属相互接続部３ｂを通して互いに接続でき、貫通ビア１５６ａおよび１５６ｅの底部にある接点を、金属相互接続部３ｃを通して互いに接続できる。
【０２１６】
したがって（according）、チップ１１８のうちの１つのチップ内の半導体デバイス１３のうちの１つの半導体デバイスを、３ａまたは３ｂなどの、金属相互接続部３のうちの１つの金属相互接続部を通してチップ１１８のうちの１つのチップ内、またはチップ１１８のうちの別の１つのチップ内の半導体デバイス１３のうちの別の１つの半導体デバイスに接続し、金属相互接続部３のうちの１つの金属相互接続部を通して、２ａまたは２ｂなどの、金属相互接続部２のうちの１つの金属相互接続部の伝導層８６の、貫通ビア１５６ｖのうちの１つの貫通ビア（貫通ビア１５６ａ、１５６ｂ、または１５６ｅなど）の底部にある、接点に接続することができる。金属相互接続部３のそれぞれは、信号トレース、ビット線、クロックバス、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースであるものとしてよい。
【０２１７】
あるいは、素子１１８は、チップを示すだけでなく、ウェハをも示すことができる。素子１１８がウェハ（waafer）である場合、素子７２は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０２１８】
図７７を参照すると、図７６に例示されている構造を形成した後、絶縁または誘電体層１２２を、接着／バリア層１２５ａの研削または研磨された表面２２３上と、シード層１２５ｂの研削または研磨された表面２２５上と、伝導層１２５ｃの研削または研磨された表面２２７上と、誘電体層１３９の露出されている頂面１３９ｓ上とに形成することができることがわかる。次に、例えば、スピンコーティングプロセスを使用することによって、感光性ポリマー層などのポリマー層１３６を絶縁または誘電体層１２２上に形成することができる。次に、露光プロセスと化学現像プロセスとを使用して、ポリマー層１３６内に、絶縁または誘電体層１２２の複数の領域を露出させる、複数の開口部１３６ａを形成することができる。次に、ポリマー層１３６を、１８０℃から３００℃までの範囲または１８０℃から２５０℃までの範囲の温度で硬化させることができる。硬化させた後のポリマー層１３６は、例えば１から２０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有することができる。ポリマー層１３６は、ポリイミド層、ベンゾシクロブタン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、ポリフェニレンオキシド（ＰＰＯ）層、エポキシ層、またはＳＵ−８の層とすることができる。
【０２１９】
絶縁または誘電体層１２２は、例えば０．０５から２０マイクロメートルまでの範囲、好ましくは０．０５から５マイクロメートルまでの範囲、０．０５から３マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、または０．０５から０．５マイクロメートルまでの範囲の厚さを有するものとしてよい。絶縁または誘電体層１２２は、例えば、化学気相成長（ＣＶＤ）プロセスまたはプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスによって形成される、０．０５から２０マイクロメートルまでの範囲、好ましくは０．０５から５マイクロメートルまでの範囲、０．０５から３マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、または０．０５から０．５マイクロメートルまでの範囲の厚さを有する酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層を含むか、またはそのような層とすることができる。あるいは、絶縁または誘電体層１２２は、例えば、スピンコーティングプロセスと硬化プロセスとを含むプロセスによって形成された、例えば０．０５から２０マイクロメートルまでの範囲、好ましくは０．０５から５マイクロメートルまでの範囲、０．０５から３マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、または０．０５から０．５マイクロメートルまでの範囲の厚さを有するポリマー層を含むか、またはそのようなポリマー層であるものとしてよく、ポリマー層は、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、またはエポキシの層とすることができる。
【０２２０】
次に、図７８を参照すると、ポリマー層１３６内の開口部１３６ａの下の絶縁または誘電体層１２２は、エッチングプロセスによって取り除かれうることがわかる。したがって、複数の開口部が、絶縁または誘電体層１２２内と、開口１３６ａの下とに形成され、金属相互接続部３の伝導層１２５ｃの、電源パッド、グランドパッド、または信号入出力（Ｉ／Ｏ）パッドとして使用される、複数の接点を露出させることができる。
【０２２１】
次に、図７９を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層１３４は、ポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の開口部によって露出され、またポリマー層１３６内の開口部１３６ａの下にある、接点上とに、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができることがわかる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層１３２を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって、接着／バリア層１３４上に形成することができる。次に、例えば２０から２００マイクロメートルまでの範囲、２０から１５０マイクロメートルまでの範囲、２０から１３０マイクロメートルまでの範囲、２０から１００マイクロメートルまでの範囲、または２０から５０マイクロメートルまでの範囲の厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層１５２を、シード層１３２上に、例えば、スピンオンコーティングプロセスまたはラミネート加工プロセスによって形成することができる。次に、露光および化学現像のプロセスによりフォトレジスト層１５２のパターン形成を行い、シード層１３２の複数の領域を露出する複数の開口部１５２ａをフォトレジスト層１５２内に形成する。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層１５２を露光することができる。
【０２２２】
接着／バリア層１３４は、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムの層を含むか、またはそのような層とすることができる。シード層１３２は、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅、チタン銅合金、ニッケル、金、または銀の層を含むか、またはそのような層とすることができる。
【０２２３】
例えば、接着／バリア層１３４が、好適な１つまたは複数のプロセスによって、例えば、ポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の開口部によって露出され、ポリマー層１３６内の開口部１３６ａの下にある、接点上とに、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、または窒化チタンの単層などのチタン含有層をスパッタリングすることによって形成される場合、シード層１３２は、好適な１つまたは複数のプロセスによって、例えば、チタン含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅、チタン銅合金、ニッケル、金、または銀の層をスパッタリングすることによって形成することができる。
【０２２４】
あるいは、接着／バリア層１３４が、好適な１つまたは複数のプロセスによって、例えば、ポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の開口部によって露出され、ポリマー層１３６内の開口部１３６ａの下にある、接点上とに、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１ナノメートルから０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層をスパッタリングすることによって形成される場合、シード層１３２は、好適な１つまたは複数のプロセスによって、例えば、タンタル含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅、チタン銅合金、ニッケル、金、または銀の層をスパッタリングすることによって形成することができる。
【０２２５】
次に、図８０を参照すると、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から２０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する伝導層１３０を、開口部１５２ａ内とシード層１３２の、開口部１５２ａによって露出されている、領域上とに、例えば、電気メッキプロセスを使用することによって形成することができることがわかる。次に、例えば０．５から１０マイクロメートルまでの範囲、０．５から５マイクロメートルまでの範囲、または０．５から３マイクロメートルまでの範囲の厚さを有するバリア層１２８を、開口部１５２ａ内と、伝導層１３０上とに、例えば、電気メッキプロセスまたは無電解メッキプロセスを使用することによって形成することができる。次に、金層などの、ハンダ濡れ層を、開口部１５２ａ内と、バリア層１２８上とに、例えば、電気メッキプロセスまたは無電解メッキプロセスを使用することによって適宜形成することができる。次に、例えば、５マイクロメートルより大きい厚さを有するハンダ層１２６を、開口部１５２ａ内と、バリア層１２８またはハンダ濡れ層上とに、例えば、電気メッキプロセスを使用することによって形成することができる。
【０２２６】
伝導層１３０は、電気メッキプロセスによって形成された、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から２０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する銅、金、または銀の層を含むか、またはそのような層であってよい金属層とすることができる。バリア層１２８は、電気メッキプロセスによって形成された、例えば、０．５から１０マイクロメートルまでの範囲、０．５から５マイクロメートルまでの範囲、または０．５から３マイクロメートルまでの範囲の厚さを有するニッケル、ニッケルバナジウム、またはニッケル合金の層を含むか、またはそのような層であってよい金属層とすることができる。ハンダ層１２６は、５マイクロメートルより大きい厚さを有するビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金合金のスズ含有層とすることができる。
【０２２７】
図８１を参照すると、図８０に例示されているハンダ層１２６を形成した後に、例えば有機化学溶液を使用してフォトレジスト層１５２が除去されることがわかる。次に、例えば、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスを使用することによって、伝導層１３０の下にないシード層１３２が除去される。次に、例えば、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスを使用することによって、伝導層１３０の下にない接着／バリア層１３４が除去される。次に、例えば、フラックスコーティング、リフロープロセス、およびフラックス洗浄プロセスによって、ハンダ層１２６が、複数の固体ハンダバンプまたはボール１２６とともにバリア層１２８上またはハンダ濡れ層上にその後形成されうる。ハンダバンプまたはボール１２６は、外部接続のために使用される。
【０２２８】
したがって、層１２８、１３０、１３２、および１３４は、ポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の開口部の底部にあり、またポリマー層１３６内の開口部１３６ａの下にある、接点上とにアンダーバンプメタラジー（ＵＢＭ）層６６６を構成し、ハンダバンプまたはボール１２６は、ＵＢＭ層６６６上に形成されうる。あるいは、ＵＢＭ層６６６は、バリア層１２８上の図８０に例示されているハンダ濡れ層をさらに備えることができ、ハンダバンプまたはボール１２６は、ＵＢＭ層６６６のハンダ濡れ層上に形成されうる。
【０２２９】
ハンダバンプまたはボール１２６は、５から２００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲または１０から３０マイクロメートルまでの範囲など、例えば５マイクロメートルよりも大きいバンプ高さと、例えば１０から２００マイクロメートルまでの範囲、好ましくは５０から１００マイクロメートルまでの範囲または１０から３０マイクロメートルまでの範囲の幅もしくは直径を有することができる。ハンダバンプまたはボール１２６は、ビスマス、インジウム、スズ、スズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金合金を含むものとしてよい。図７６に示されているような相互接続部３ａ、３ｂ、または３ｃなどの相互接続部３のそれぞれは、ＵＢＭ層６６６を通してハンダバンプまたはボール１２６の１つまたは複数に接続することができる。
【０２３０】
次に、図８２を参照すると、個片化プロセスを実行して、例えば機械式ソーイング（sawing）またはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５および５５５ａなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができることがわかる。
【０２３１】
あるいは、個片化プロセスの前に、複数のメタルプラグまたはビアを、基板１０とキャリア１１の誘電体層１２の複数の開口部内に形成して、基板１０と誘電体層１２内を貫通させ、キャリア１１の導電層１８に接続することができる。メタルプラグまたはビアは、銅、アルミニウム、金、またはニッケルを含むか、または銅、アルミニウム、金、またはニッケルであるものとしてよい。あるいは、複数のメタルプラグまたはビアは、チタン、チタンタングステン合金、窒化チタン、タンタル、窒化タンタル、チタン銅合金、またはクロムをさらに含むことができる。次に、複数の金属トレースを基板１０の底部側に形成し、メタルプラグまたはビアを通してキャリア１１の導電層１８に接続することができる。金属トレースのそれぞれは、基板１０の底部側の下にチタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、またはチタン銅合金の層を、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、またはチタン銅合金の層の下に電気メッキされた金属層を備えることができる。電気メッキされた金属層は、銅、金、アルミニウム、またはニッケルの層を含むか、またはそのような層であるものとすることができる。次に、コンデンサ、インダクタ、または抵抗器などの複数の受動コンポーネントを、基板１０の底部側に付着させ、ハンダを使用して金属トレースに接着（boned with）することができる。ハンダは、ビスマス、インジウム、スズ、スズ鉛合金、スズ銀合金、スズ銀銅合金、スズ金合金、またはスズ銅合金を含むものとしてよい。受動コンポーネントが金属トレースに接着された後、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５および５５５ａなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができる。
【０２３２】
したがって、システムインパッケージまたはマルチチップモジュール５５５は、順に、いくつかのハンダのうちの１つのハンダと、基板１０の底部側にある金属トレースのうちの１つの金属トレースと、基板１０内のメタルプラグまたはビアのうちの１つのメタルプラグまたはビアと、基板１０の頂部側にある導電層１８の金属相互接続部とを通して、図２６に示されているようなメタルプラグ５ａまたは５ｂに接続されている第１の端子を有し、順に、いくつかのハンダのうちの別の１つのハンダと、基板１０の底部側にある金属トレースのうちの別の１つの金属トレースと、基板１０内のメタルプラグまたはビアのうちの別の１つのメタルプラグまたはビアと、基板１０の頂部側にある導電層１８の別の金属相互接続部とを通して、図２６に示されているようなメタルプラグ５ｅに接続されている第２の端子を有する、いくつかの受動コンポーネントのうちの１つの受動コンポーネントを有することができる。
【０２３３】
ハンダバンプもしくはボール１２６を使用して、システムインパッケージまたはマルチチップモジュール５５５をマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図８３を参照すると、システムインパッケージまたはマルチチップモジュール５５５を、例えば、ハンダバンプまたはボール１２６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、キャリア１７６の頂部側に接着することができることがわかる。次に、アンダーフィル（under fill）１７４をシステムインパッケージまたはマルチチップモジュール５５５のポリマー層１３６とキャリア１７６の頂部側との間に形成することができ、これによりハンダバンプまたはボール１２６を取り囲む。アンダーフィル１７４は、エポキシ、ガラス充填剤、または炭素充填剤を含むことができ、ガラス充填剤または炭素充填剤をエポキシ中に分散させることができる。次に、複数のハンダボール１７８をキャリア１７６の底部側に形成することができる。ハンダボール１７８のそれぞれは、０．２５から１．２ミリメートルまでの範囲の直径を有するＳｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金、Ｓｎ−Ａｕ合金、またはＳｎ−Ｐｂ合金のボールとすることができる。キャリア１７６は、例えば０．１から２ミリメートルまでの範囲の厚さを有することができ、ボールグリッドアレイ（ＢＧＡ）基板またはプリント配線基板（ＰＣＢ）とすることができる。キャリア１７６は、コアの両側にＢＴと、ＦＲ４と、エポキシおよびガラス繊維と、複数の金属層とを収容するコアを備えることができる。
【０２３４】
図８４は、以下のステップによって形成されうる、本開示の別の実施形態による別のシステムインパッケージまたはマルチチップモジュールを示している。図７９に例示されているステップの後、例えば１０から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲の厚さを有する、銅、金、または銀の層などの金属層１４２を、シード層１３２の、フォトレジスト層１５２内の開口部１５２ａによって露出されている、領域上と開口部１５２ａ内とに、例えば、電気メッキプロセスを使用することによって形成することができる。次に、例えば０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する、ニッケルまたはニッケルバナジウム合金の層などのバリア層１４４を、開口部１５２ａ内と、金属層１４２上とに、例えば、電気メッキプロセスまたは無電解メッキプロセスを使用することによって形成することができる。次に、例えば０．０２から５マイクロメートルまでの範囲、好ましくは０．１から１マイクロメートルまでの範囲の厚さを有する、金、銀、銅、またはスズの層などのハンダ濡れ層１４６を、開口部１５２ａ内と、バリア層１４４上とに、例えば、電気メッキプロセスまたは無電解メッキプロセスを使用することによって形成することができる。次に、例えば、有機化学溶液を使用して、フォトレジスト層１５２を取り除く。次に、例えば、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスを使用することによって、金属層１４２の下にないシード層１３２を取り除く。次に、例えば、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスを使用することによって、金属層１４２の下にない接着／バリア層１３４を取り除く。したがって、層１３２、１３４、１４２、１４４、および１４６は、ポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の開口部の底部にあり、またポリマー層１３６内の開口部１３６ａの下にある、接点上とに複数の金属バンプ６６８を構成する。金属バンプ６６８は、例えば２０から４００マイクロメートルまでの範囲、好ましくは５０から１００マイクロメートルまでの範囲の幅と、例えば１０から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲の高さとを有することができる。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、図８４に示されているようなシステムインパッケージもしくはマルチチップモジュール５５５ｂなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができる。システムインパッケージまたはマルチチップモジュール５５５ｂにおいて、図７６に示されているような相互接続部３ａ、３ｂ、または３ｃなどの相互接続部３のそれぞれを、金属バンプ６６８の１つまたは複数に接続することができ、金属バンプ６６８を外部接続に使用することができる。
【０２３５】
金属バンプ６６８を使用して、システムインパッケージまたはマルチチップモジュール５５５ｂをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図８５を参照すると、システムインパッケージまたはマルチチップモジュール５５５ｂを、例えば、金属バンプ６６８のハンダ濡れ層１４６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、図８３に例示されているキャリア１７６の頂部側に接着することができることがわかる。ハンダ濡れ層１４６をキャリア１７６の頂部側に予め形成されたハンダまたは金層と接合した後、複数の金属接合部１８０が、金属バンプ６６８のバリア層１４４とキャリア１７６の頂部側との間に形成される。金属接合部１８０は、５から５０マイクロメートルまでの範囲の厚さを有するＳｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金、Ｓｎ−Ａｕ合金、またはＳｎ−Ｐｂ合金の層とすることができる。あるいは、金属接合部１８０は、０．１から１０マイクロメートルまでの範囲の厚さを有する金層とすることができる。次に、図８３に例示されているアンダーフィル１７４をシステムインパッケージまたはマルチチップモジュール５５５ｂのポリマー層１３６とキャリア１７６の頂部側との間に形成することができ、これにより金属バンプ６６８と金属接合部１８０とを取り囲む。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成することができる。
【０２３６】
あるいは、図７７〜８５に示されているような絶縁または誘電体層１２２は、省くこともできる。この場合、ポリマー層１３６は、表面２２３と２２５と２２７とに形成され、金属相互接続部３の伝導層１２５ｃの接点は、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出される。さらに、接着／バリア層１３４が、金属相互接続部３の伝導層１２５ｃの、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出されている、接点上に形成される。
【０２３７】
図８６および８７は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図８６を参照すると、図７６に例示されている構造物を形成した後、図７７に例示されている絶縁または誘電体層１２２を、層１２５ａと１２５ｂの研削または研磨された表面上と、伝導層１２５ｃの研削または研磨された表面２２７上と、誘電体層１３９の露出されている頂面１３９ｓ上とに形成することができることがわかる。次に、複数の開口部１２２ａを絶縁または誘電体層１２２内に、例えば、フォトリソグラフィプロセスと誘電体エッチングプロセスを使用して形成し、金属相互接続部３の伝導層１２５ｃの複数の領域を露出させる。次に、複数の金属相互接続部またはトレース３００を、絶縁または誘電体層１２２上と、金属相互接続部３の伝導層１２５ｃの、層１２２内の開口部１２２ａによって露出されている、領域上に形成することができる。次に、感光性ポリマー層などのポリマー層１３６を、絶縁または誘電体層１２２上と、金属相互接続部またはトレース３００上とに、例えば、スピンコーティングプロセスを使用することによって形成することができる。次に、露光プロセスと化学現像プロセスとを使用して、ポリマー層１３６内に、金属相互接続部またはトレース３００の複数の接点を露出させる、複数の開口部１３６ａを形成することができる。次に、ポリマー層１３６を、１８０℃から３００℃までの範囲または１８０℃から２５０℃までの範囲の温度で硬化させることができる。硬化させた後のポリマー層１３６は、例えば１から２０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有することができる。ポリマー層１３６は、ポリイミド層、ベンゾシクロブタン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、ポリフェニレンオキシド（ＰＰＯ）層、エポキシ層、またはＳＵ−８の層とすることができる。
【０２３８】
金属相互接続部またはトレース３００のそれぞれは、信号トレース、ビット線、クロックバス、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースであるものとしてよい。第１の代替的形態では、金属相互接続部またはトレース３００は、以下のステップで形成することができる。最初に、金属層１４８を絶縁または誘電体層１２２上と、金属相互接続部３の伝導層１２５ｃの、層１２２内の開口部１２２ａによって露出されている、領域上とに、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層を絶縁または誘電体層１２２上と、金属相互接続部３の層１２５ｃの、層１２２内の開口部１２２ａによって露出されている、領域上とにスパッタリングし、次いで、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層を接着／バリア層上にスパッタリングすることによって形成することができる。接着／バリア層は、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムの層を含むか、またはそのような層とすることができる。シード層は、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅、チタン銅合金、ニッケル、金、または銀の層を含むか、またはそのような層とすることができる。次に、パターン形成フォトレジスト層を金属層１４８のシード層上に形成することができ、パターン形成フォトレジスト層内の複数の開口部が、シード層の複数の領域を露出する。次に、伝導層１５０を金属層１４８のシード層の、パターン形成フォトレジスト層内の開口部によって露出されている、領域上に、電気メッキプロセスを使用することによって形成することができる。伝導層１５０は、例えば、電気メッキプロセスによって金属層１４８のシード層、好ましくは前述の金シード層上に形成された０．５から５マイクロメートルまでの範囲の厚さを有する、以下のプロセスで金、銅、またはアルミニウムのワイヤボンディング接合ワイヤに接着するために使用される、金層とすることができる。あるいは、伝導層１５０は、電気メッキプロセスによって金属層１４８のシード層、好ましくは前述の銅またはチタン銅合金シード層上に形成された２から１０マイクロメートルまでの範囲の厚さを有する、以下のプロセスで金、銅、またはアルミニウムのワイヤボンディング接合ワイヤに接着するために使用される、銅層とすることができる。あるいは、伝導層１５０は、電気メッキプロセスまたは無電解メッキプロセスによって金属層１４８のシード層、好ましくは前述の銅またはチタン銅合金シード層上に、またはその上に形成された１から１０マイクロメートルまでの範囲の厚さを有するニッケル層と、電気メッキプロセスまたは無電解メッキプロセスによってニッケル層上に形成された０．０１から２マイクロメートルまでの範囲の厚さを有する、以下のプロセスで金、銅、またはアルミニウムのワイヤボンディング接合ワイヤに接着するために使用される、金層とを含むことができる。次に、パターン形成フォトレジスト層を取り除くことができる。次に、エッチングプロセスによって、伝導層１５０の下にない金属層１４８を取り除くことができる。したがって、金属相互接続部またはトレース３００は、金属層１４８と伝導層１５０とから構成することができ、伝導層１５０の側壁は、金属層１４８によって覆われていない。
【０２３９】
第２の代替的形態では、金属相互接続部またはトレース３００は、以下のステップで形成することができる。最初に、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層１４８を、絶縁または誘電体層１２２上と、金属相互接続部３の伝導層１２５ｃの、層１２２内の開口部１２２ａによって露出されている、領域上とに、スパッタリングプロセスによって形成することができる。接着／バリア層１４８は、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムの層とすることができる。次に、０．５から５マイクロメートルまでの範囲の厚さを有する、ワイヤボンディング接合可能な伝導層１５０を、接着／バリア層１４８上にスパッタリングプロセスによって形成することができる。ワイヤボンディング接合可能な伝導層１５０は、スパッタリングプロセスによって形成された０．５から５マイクロメートルまでの範囲の厚さを有する、以下のプロセスで金、銅、またはアルミニウムのワイヤボンディング接合ワイヤに接着するために使用される、アルミニウム銅合金の層とすることができる。次に、パターン形成フォトレジスト層をワイヤボンディング接合可能な伝導層１５０上に形成することができる。次に、エッチングプロセスを使用することによって、パターン形成フォトレジスト層の下にないワイヤボンディング接合可能な伝導層１５０とパターン形成フォトレジスト層の下にない接着／バリア層１４８とを取り除くことができる。次に、パターン形成フォトレジスト層を取り除くことができる。したがって、金属相互接続部またはトレース３００は、接着／バリア層１４８とワイヤボンディング接合可能な伝導層１５０とから構成することができ、ワイヤボンディング接合可能な伝導層１５０の側壁は、接着／バリア層１４８によって覆われていない。
【０２４０】
次に、図８７を参照すると、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５ｃおよび５５５ｄなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができることがわかる。
【０２４１】
図８８は、例えば、以下のステップで形成することができる、ワイヤボンディング接合ワイヤ１８４を通して図８３に例示されているキャリア１７６に接続されているシステムインパッケージまたはマルチチップモジュール５５５ｃを含むマルチチップパッケージ５６６を示している。最初に、複数のシステムインパッケージまたはマルチチップモジュール５５５ｃを図８３に示されているキャリア１７６と、例えば、２０から１５０マイクロメートルまでの範囲の厚さを有する接着剤層１８２をキャリア１７６の頂部側に形成し、次いで、接着剤層１８２を使用して複数のシステムインパッケージまたはマルチチップモジュール５５５ｃをキャリア１１の頂部側に付着させることによって接合することができる。接着剤層１８２は、例えば、２０から１５０マイクロメートルまでの範囲の厚さを有する、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８の層などの、ポリマー層とすることができる。次に、金線、銅線、またはアルミニウム線などの複数のワイヤ１８４をキャリア１７６の頂部側上と、金属相互接続部またはトレース３００の伝導層１５０の、ポリマー層１３６内の開口部１３６ａによって露出されている、接点上とに、ワイヤボンディングプロセスによってワイヤボンディング接合することができる。したがって、複数のシステムインパッケージまたはマルチチップモジュール５５５ｃの金属相互接続部またはトレース３００を、ワイヤボンディング接合ワイヤ１８４を通してキャリア１７６に物理的に、また電気的に接続することができる。次に、成形コンパウンド１８６を複数のシステムインパッケージまたはマルチチップモジュール５５５ｃ上と、キャリア１７６の頂部側上と、ワイヤボンディング接合ワイヤ１８４上とに形成し、ワイヤボンディング接合ワイヤ１８４と複数のシステムインパッケージまたはマルチチップモジュール５５５ｃとを封止することを、成形プロセスによって行うことができる。成形コンパウンド１８６は、エポキシ、炭素充填剤、またはガラス充填剤を含むことができ、ガラス充填剤または炭素充填剤をエポキシ中に分散させることができる。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成することができる。この後、個片化プロセスを実行して、キャリア１７６と成形コンパウンド１８６とを切断し、複数のマルチチップモジュール５６６に切断分離することができる。マルチチップモジュール５６６は、ハンダボール１７８を通して、マザーボード、ボールグリッドアレイ（ＢＧＡ）基板、プリント配線基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続することができる。
【０２４２】
図８９〜１０３は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図８９を参照すると、図１９に例示されている構造物を形成した後、エッチングプロセス（異方性エッチングプロセスなど）を使用することによって、層１８、２６、および３４上と誘電体層６０の頂面上とに形成された誘電体層５０は、エッチングで取り除くことができ、誘電体層６０の頂部も、さらに、エッチングで取り除くことができることがわかる。エッチングプロセスの後、誘電体層６０は、０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．０５から２マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、０．０５から０．５マイクロメートルまでの範囲、または０．０５から０．３マイクロメートルまでの範囲の残りの厚さＴ２２を有するものとしてよい。
【０２４３】
あるいは、エッチストップ技術を誘電体層６０の頂部をエッチングで取り除くプロセスに応用することができる。この場合、誘電体層６０は、例えば、表面５８ｓと６２ｓと６４ｓ上の第１の酸化ケイ素層と、第１の酸化ケイ素層上の、エッチストップ層として使用される、オキシ窒化ケイ素層と、オキシ窒化ケイ素層上の第２の酸化ケイ素層とを含む、前述の無機層からなる。エッチングプロセスの実行中、誘電体層６０、つまり第２の酸化ケイ素層の頂部を、エッチストップ層、つまり、オキシ窒化ケイ素層が露出され、第２の酸化ケイ素層のすべてが取り除かれるまで、エッチングで取り除くことができる。オキシ窒化ケイ素層と第１の酸化ケイ素層とからなる、残りの誘電体層６０は、０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．０５から２マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、０．０５から０．５マイクロメートルまでの範囲、または０．０５から０．３マイクロメートルまでの範囲の残りの厚さＴ２２を有するものとしてよい。
【０２４４】
したがって、貫通ビア１７０ｖの底部と、誘電体層６０の頂面上と、支持材８０１上の相互接続部または金属トレース３５ａの頂面上とにある誘電体層５０は、エッチングで取り除くことができ、誘電体層５０は、貫通ビア１７０ｖの側壁上に残り、いわゆる貫通ビア１７０ｖ内の側壁誘電体層である。側壁誘電体層５０は、チップ６８内の、またはダミー基板（複数可）６２内の貫通ビア１７０ｖの側壁上に形成され、チップ６８の半導体基板５８によって、またはダミー基板（複数可）６２によって取り囲まれる。
【０２４５】
次に、図９０を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層５２を、貫通ビア１７０ｖによって露出される層１８、２６、および３４上と、誘電体層６０のエッチングされた表面上と、側壁誘電体層５０上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とに形成することができることがわかる。接着／バリア層５２を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層５４を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって、接着／バリア層５２上に形成することができる。次に、例えば、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスを使用することによって、フォトレジスト層１９４をシード層５４上に形成することができる。次に、露光プロセスと現像プロセスとを使用して、フォトレジスト層１９４内に、シード層５４の複数の領域を露出する、複数の開口部１９４ａを形成することができる。パターン形成フォトレジスト層１９４は、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。次に、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する伝導層５６を、例えば電気メッキプロセスを使用することによって、シード層５４の、層１９４内の開口部１９４ａによって露出されている、領域上に形成することができる。
【０２４６】
接着／バリア層５２は、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムの層を含むか、またはそのような層とすることができる。シード層５４は、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅、チタン銅合金、ニッケル、金、または銀の層を含むか、またはそのような層とすることができる。伝導層５６は、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する銅、金、または銀の電気メッキされた金属層を含むか、またはそのような層とすることができる。
【０２４７】
例えば、接着／バリア層５２は、貫通ビア１７０ｖによって露出されている層１８、２６、および３４上と、誘電体層６０のエッチングされた表面上と、側壁誘電体層５０上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などの、チタン含有層とすることができる。シード層５４は、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上の、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する電気メッキされた銅層とすることができる。
【０２４８】
あるいは、接着／バリア層５２は、貫通ビア１７０ｖによって露出されている層１８、２６、および３４上と、誘電体層６０のエッチングされた表面上と、側壁誘電体層５０上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層５４は、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上の、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する電気メッキされた銅層とすることができる。
【０２４９】
あるいは、接着／バリア層５２は、貫通ビア１７０ｖによって露出されている層１８、２６、および３４上と、誘電体層６０のエッチングされた表面上と、側壁誘電体層５０上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層５４は、クロム含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上の、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する電気メッキされた銅層とすることができる。
【０２５０】
次に、図９１を参照すると、フォトレジスト層１９４が、例えば、有機化学溶液を使用して取り除かれることがわかる。次に、例えば、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスを使用することによって、伝導層５６の下にないシード層５４が除去される。次に、例えば、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスを使用することによって、伝導層５６の下にない接着／バリア層５２が取り除かれる。したがって、誘電体層６０の上と、貫通ビア１７０ｖの上とにある層５２、５４、および５６は、誘電体層６０の上と、貫通ビア１７０ｖの上に、金属相互接続部１ａと１ｂとを含む、複数の金属相互接続部１を構成する。接着／バリア層５２および誘電体層６０の上の金属相互接続部１のシード層５４は、誘電体層６０の上の金属相互接続部１の伝導層５６のどの側壁１ｗにもないが、誘電体層６０の上の金属相互接続部１の伝導層５６の底部の下にある。誘電体層６０の上の金属相互接続部１の伝導層５６の側壁１ｗは、層５２と５４とによって覆われていない。貫通ビア１７０ｖ内の層５２、５４、および５６は、それぞれ、図８９に示されているように貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆ内のメタルプラグ（またはメタルビア）５ａ、５ｂ、５ｃ、５ｄ、５ｅ、および５ｆを含む、貫通ビア１７０ｖ内の複数のメタルプラグ（またはメタルビア）５ｐを構成する。チップ６８内とダミー基板（複数可）６２内のメタルプラグ５ｐのそれぞれは、貫通ビア１７０ｖ内の側壁誘電体層５０のうちの１つによって取り囲まれている。メタルプラグ５ａは、ダミー基板６２内に形成され、メタルプラグ５ｂ、５ｃ、５ｄ、５ｅ、および５ｆは、同じチップ６８内に形成される。支持材８０１および支持材８０１上の、相互接続層３４内の、相互接続部または金属トレース３５ａは、メタルプラグ５ｅの、相互接続層３４の頂面が位置する、水平部分より低い、２つの部分の間にあるものとしてよい。チップ６８内とダミー基板（複数可）６２内とに形成されたこれらのメタルプラグ５ｐは、金属相互接続部１とチップ６８内の半導体デバイス３６とを接続し、金属相互接続部１とキャリア１１内の導電層１８の複数の接点とを接続することができる。
【０２５１】
例えば、メタルプラグ５ａなどの、メタルプラグ５ｐのうちの１つをダミー基板６２内に形成し、貫通ビア１７０ａなどの、貫通ビア１７０ｖのうちの１つの貫通ビアの底部における導電層１８の第１の接点上に形成することができる。メタルプラグ５ｂなどの、メタルプラグ５ｐのうちの別の１つをチップ６８のうちの１つのチップ内に形成し、貫通ビア１７０ｂなどの、貫通ビア１７０ｖのうちの別の１つの貫通ビアの底部における導電層１８の第２の接点上に形成することができる。メタルプラグ５ｃなどの、メタルプラグ５ｐのうちの別の１つのメタルプラグを、チップ６８のうちの１つのチップ内に形成し、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ｄの、貫通ビア１７０ｖのうちの別の１つの貫通ビア（貫通ビア１７０ｃなど）の底部にある、接点上に形成することができる。メタルプラグ５ｄなどの、メタルプラグ５ｐのうちの別の１つのメタルプラグを、チップ６８のうちの１つのチップ内に形成し、チップ６８のうちの１つのチップのパターン形成金属層２６内の相互接続部または金属トレース３５ｃの、貫通ビア１７０ｖのうちの別の１つの貫通ビア（貫通ビア１７０ｄなど）の底部にある、接点上に形成することができる。メタルプラグ５ｆなどの、メタルプラグ５ｐのうちの別の１つのメタルプラグを、チップ６８のうちの１つのチップ内に形成し、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ｂの、貫通ビア１７０ｖのうちの別の１つの貫通ビア（貫通ビア１７０ｆなど）の底部にある、接点上に形成することができる。メタルプラグ５ｅなどの、メタルプラグ５ｐのうちの別の１つをチップ６８のうちの１つのチップ内に形成し、メタルプラグ５ｐのうちの別の１つのメタルプラグ（メタルプラグ５ｅなど）の２つの左部分と右部分との間にある支持材（支持材８０１など）の上の相互接続部または金属トレース３５ａの接点上に形成し、貫通ビア１７０ｖのうちの１つの貫通ビア（貫通ビア１７０ｅなど）の底部における導電層１８の第３の接点上に形成することができる。導電層１８の前述の第１、第２、および第３の接点は、キャリア１１の誘電体または絶縁層２０によって互いに隔てることができる。
【０２５２】
１ａまたは１ｂなどの、金属相互接続部１のうちの１つを、ダミー基板（複数可）６２の上に、複数のチップ６８の上に、さらに複数のチップ６８の複数のエッジにまたがって形成することができる。金属相互接続部１ａを、ダミー基板６２内のメタルプラグ５ａを通して貫通ビア１７０ａの底部における導電層１８の前述の第１の接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｂを通して貫通ビア１７０ｂの底部における導電層１８の前述の第２の接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｃを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｄの、貫通ビア１７０ｃの底部にある、接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｄを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｃの、貫通ビア１７０ｄの底部にある、接点に接続することができる。金属相互接続部１ｂを、チップ６８のうちの１つのチップ内のメタルプラグ５ｆを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｂの、貫通ビア１７０ｆの底部にある、接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｅを通して貫通ビア１７０ｅの底部における導電層１８の前述の第３の接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｅを通して支持材８０１上の相互接続部または金属トレース３５ａに接続することができる。金属相互接続部１ａをチップ６８のうちの別の１つのチップ内のメタルプラグ５ｐのうちの１つまたは複数のメタルプラグを通してチップ６８のうちの別の１つのチップ内の半導体デバイス３６のうちの１つまたは複数の半導体デバイスにさらに接続することができる。金属相互接続部１ｂをチップ６８のうちの別の１つのチップ内のメタルプラグ５ｐのうちの１つまたは複数のメタルプラグを通してチップ６８のうちの別の１つのチップ内の半導体デバイス３６のうちの１つまたは複数の半導体デバイスにさらに接続することができる。
【０２５３】
したがって、チップ６８のうちの１つのチップ内の半導体デバイス３６のうちの１つの半導体デバイスを、１ａまたは１ｂなどの、金属相互接続部１のうちの１つの金属相互接続部を通してチップ６８のうちの１つのチップ内、またはチップ６８のうちの別の１つのチップ内の半導体デバイス３６のうちの別の１つの半導体デバイスに接続し、金属相互接続部１のうちの１つの金属相互接続部を通してキャリア１１内の導電層１８の、貫通ビア１７０ｖのうちの１つの貫通ビア（貫通ビア１７０ａ、１７０ｂ、または１７０ｅなど）の底部にある、接点に接続することができる。金属相互接続部１のそれぞれは、信号トレース、ビット線、クロックバス、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースであるものとしてよい。
【０２５４】
あるいは、素子６８は、チップを示すだけでなく、ウェハをも示すことができる。素子６８がウェハである場合、キャリア１１は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０２５５】
次に、図９２を参照すると、例えば０．３から１０マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．３から３マイクロメートルまでの範囲、０．３から２マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さを有する絶縁または誘電体層６６が、金属相互接続部１の伝導層５６上と、誘電体層６０のエッチングされた表面上と、金属相互接続部１同士の間のギャップ内とに形成されうることがわかる。
【０２５６】
絶縁または誘電体層６６は、例えば、金属相互接続部１の伝導層５６上と、誘電体層６０のエッチングされた表面上と、金属相互接続部１同士の間のギャップ内の、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層などのポリマー層を含むか、またはそのようなポリマー層とすることができる。伝導層５６上のポリマー層は、例えば０．３から１０マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．３から３マイクロメートルまでの範囲、０．３から２マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０２５７】
あるいは、絶縁または誘電体層６６は、金属相互接続部１の伝導層５６上と、誘電体層６０のエッチングされた表面上と、金属相互接続部１同士の間のギャップ内の、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層などの無機層を含むか、またはそのような無機層とすることができる。伝導層５６上の無機層は、例えば０．３から１０マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．３から３マイクロメートルまでの範囲、０．３から２マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０２５８】
あるいは、図９３を参照すると、図９２に示されているような絶縁または誘電体層６６が、以下のステップによって形成されうることがわかる。最初に、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層などのポリマー層６６ａを、金属相互接続部１の伝導層５６上と、誘電体層６０のエッチングされた表面上と、金属相互接続部１同士の間のギャップ内とに形成する。次に、ポリマー層６６ａを、例えば、機械研削プロセス、機械研磨プロセス、化学機械研磨（ＣＭＰ）プロセス、または機械研磨と化学エッチングとを含むプロセスによって、金属相互接続部１の伝導層５６がポリマー層６６ａによって覆われていない頂面５６ｕを持つようになるまで研削または研磨する。したがって、ポリマー層６６ａは、誘電体層６０のエッチングされた表面上と、金属相互接続部１同士の間のギャップ内に残り、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さを有する。ポリマー層６６ａの研削または研磨された表面６６ｓは、実質的に平坦であり、伝導層５６の頂面５６ｕと実質的に同一平面にあるものとすることができる。次に、例えば、０．１から３マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲の厚さを有する酸化ケイ素、窒化ケイ素、窒化ケイ素炭素、オキシ窒化ケイ素、またはオキシ炭化ケイ素の層などの無機層６６ｂを、伝導層５６の頂面５６ｕ上と、ポリマー層６６ａの研削または研磨された表面６６ｓ上とに形成する。したがって、図９２に示されているような絶縁または誘電体層６６も、図９３に示されているようなポリマー層６６ａと無機層６６ｂとを備えることができる。
【０２５９】
図９４を参照すると、絶縁または誘電体層６６を形成した後、図２８〜４５に例示されているように、チップ７２とダミー基板（複数可）１６５とを層６６上に形成されている層１１６の上に置くステップと、封止／ギャップ充填材９８をそれぞれのチップ７２の半導体基板９６の裏面上と、ダミー基板（複数可）１６５上と、ギャップ４ａおよび８ａ内とに形成するステップと、封止／ギャップ充填材９８と、それぞれのチップ７２の半導体基板９６の裏面と、ダミー基板（複数可）１６５とを研削または研磨するステップと、誘電体層８８を研削または研磨された表面９６ｓ、１６５ｓ、および９８ｓ上に形成するステップと、貫通ビア１６４ｖをチップ７２内とダミー基板（複数可）１６５内とに形成するステップと、誘電体層９０を誘電体層８８の頂面上と、貫通ビア１６４ｖによって露出されている層５６、１０６、および１１４上と、貫通ビア１６４ｖの側壁上とに形成するステップとをその後実行することができることがわかる。次に、エッチングプロセス（異方性エッチングプロセスなど）を使用することによって、層５６、１０６、および１１４上と誘電体層８８の頂面上とに形成された誘電体層９０をエッチングで取り除き、誘電体層８８の頂部も、さらにエッチングで取り除く。エッチングプロセスの後、誘電体層８８は、０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．０５から２マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、０．０５から０．５マイクロメートルまでの範囲、または０．０５から０．３マイクロメートルまでの範囲の残りの厚さＴ２３を有するものとしてよい。
【０２６０】
あるいは、エッチストップ技術を誘電体層８８の頂部をエッチングで取り除くプロセスに応用することができる。この場合、誘電体層８８は、例えば、表面９６ｓと９８ｓと１６５ｓ上の第１の酸化ケイ素層と、第１の酸化ケイ素層上の、エッチストップ層として使用される、オキシ窒化ケイ素層と、オキシ窒化ケイ素層上の第２の酸化ケイ素層とを含む、前述の無機層からなる。エッチングプロセスの実行中、誘電体層８８、つまり第２の酸化ケイ素層の頂部を、エッチストップ層、つまり、オキシ窒化ケイ素層が露出され、第２の酸化ケイ素層のすべてが取り除かれるまで、エッチングで取り除くことができる。オキシ窒化ケイ素層と第１の酸化ケイ素層とからなる、残りの誘電体層８８は、０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．０５から２マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、０．０５から０．５マイクロメートルまでの範囲、または０．０５から０．３マイクロメートルまでの範囲の残りの厚さＴ２３を有するものとしてよい。
【０２６１】
したがって、貫通ビア１６４ｖの底部と、誘電体層８８の頂面上と、支持材８０２上の相互接続部または金属トレース５５ａの頂面上とにある誘電体層９０は、エッチングで取り除かれ、誘電体層９０は、貫通ビア１６４ｖの側壁上に残り、いわゆる貫通ビア１６４ｖ内の側壁誘電体層である。側壁誘電体層９０は、チップ７２内の、またはダミー基板（複数可）１６５内の貫通ビア１６４ｖの側壁上に形成され、チップ７２の半導体基板９６によって、またはダミー基板（複数可）１６５によって取り囲まれる。
【０２６２】
次に、図９５を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層９２を、貫通ビア１６４ｖによって露出される層５６、１０６、および１１４上と、誘電体層８８のエッチングされた表面上と、側壁誘電体層９０上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とに形成することができることがわかる。接着／バリア層９２を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層９４を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって、接着／バリア層９２上に形成することができる。次に、例えば、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスを使用することによって、フォトレジスト層２９４をシード層９４上に形成することができる。次に、露光プロセスと現像プロセスとを使用して、フォトレジスト層２９４内に、シード層９４の複数の領域を露出する、複数の開口部２９４ａを形成することができる。パターン形成フォトレジスト層２９４は、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。次に、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する伝導層８６を、電気メッキプロセスなどの好適なプロセスを使用することによって、シード層９４の、層２９４内の開口部２９４ａによって露出されている、領域上に形成することができる。
【０２６３】
接着／バリア層９２は、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムの層を含むか、またはそのような層とすることができる。シード層９４は、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅、チタン銅合金、ニッケル、金、または銀の層を含むか、またはそのような層とすることができる。伝導層８６は、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する銅、金、または銀の電気メッキされた金属層を含むか、またはそのような層とすることができる。
【０２６４】
例えば、接着／バリア層９２は、貫通ビア１６４ｖによって露出されている層５６、１０６、および１１４上と、誘電体層８８のエッチングされた表面上と、側壁誘電体層９０上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などの、チタン含有層とすることができる。シード層９４は、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層８６は、銅またはチタン銅合金の単層上の、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する電気メッキされた銅層とすることができる。
【０２６５】
あるいは、接着／バリア層９２は、貫通ビア１６４ｖによって露出されている層５６、１０６、および１１４上と、誘電体層８８のエッチングされた表面上と、側壁誘電体層９０上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層９４は、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層８６は、銅またはチタン銅合金の単層上の、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する電気メッキされた銅層とすることができる。
【０２６６】
あるいは、接着／バリア層９２は、貫通ビア１６４ｖによって露出されている層５６、１０６、および１１４上と、誘電体層８８のエッチングされた表面上と、側壁誘電体層９０上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層９４は、クロム含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層８６は、銅またはチタン銅合金の単層上の、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する電気メッキされた銅層とすることができる。
【０２６７】
次に、図９６を参照すると、例えば、有機化学溶液を使用して、フォトレジスト層２９４が取り除かれることがわかる。次に、例えば、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスを使用することによって、伝導層８６の下にないシード層９４が取り除かれる。次に、例えば、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスを使用することによって、伝導層８６の下にない接着／バリア層９２が取り除かれる。したがって、誘電体層８８の上と、貫通ビア１６４ｖの上とにある層９２、９４、および８６は、誘電体層８８の上と、貫通ビア１６４ｖの上に、２つの金属相互接続部２ａと２ｂとを含む、複数の金属相互接続部２を構成する。接着／バリア層９２および誘電体層８８の上の金属相互接続部２のシード層９４は、誘電体層８８の上の金属相互接続部２の伝導層８６のどの側壁２ｗにもないが、誘電体層８８の上の金属相互接続部２の伝導層８６の底部の下にある。誘電体層８８の上の金属相互接続部２の伝導層８６の側壁２ｗは、層９２と９４とによって覆われていない。貫通ビア１６４ｖ内の層９２、９４、および８６は、それぞれ、図９４に示されているように貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅ内のメタルプラグ（またはメタルビア）６ａ、６ｂ、６ｃ、６ｄ、および６ｅを含む、貫通ビア１６４ｖ内の複数のメタルプラグ（またはメタルビア）６ｐを構成する。チップ７２内とダミー基板（複数可）１６５内のメタルプラグ６ｐのそれぞれは、貫通ビア１６４ｖ内の側壁誘電体層９０のうちの１つによって取り囲まれている。メタルプラグ６ａは、ダミー基板１６５内に形成され、メタルプラグ６ｂおよび６ｃは、チップ７２のうちの１つのチップ内に形成され、メタルプラグ６ｄおよび６ｅは、チップ７２のうちの別の１つのチップ内に形成される。支持材８０２および支持材８０２上の、相互接続層１０６内の、相互接続部または金属トレース５５ａは、メタルプラグ６ｅの、相互接続層１０６の頂面が位置する、水平部分より低い、２つの部分の間にあるものとしてよい。チップ７２内とダミー基板（複数可）１６５内とに形成されたこれらのメタルプラグ６ｐは、金属相互接続部２とチップ７２内の半導体デバイス１０２とを接続し、金属相互接続部１と２とを接続することができる。
【０２６８】
例えば、メタルプラグ６ａなどの、メタルプラグ６ｐのうちの１つをダミー基板１６５内に形成し、金属相互接続部１ｂなどの、金属相互接続部１のうちの１つの金属相互接続部の伝導層５６の、貫通ビア１６４ｖのうちの１つの貫通ビア（貫通ビア１６４ａなど）の底部にある、接点上に形成することができる。メタルプラグ６ｅなどの、メタルプラグ６ｐのうちの別の１つをチップ７２のうちの１つのチップ内に形成し、メタルプラグ６ｐのうちの別の１つのメタルプラグ（メタルプラグ６ｅなど）の２つの左部分と右部分との間にある支持材（支持材８０２など）の上の相互接続部または金属トレース５５ａの接点上に形成し、金属相互接続部１ｂなどの、金属相互接続部１のうちの１つの金属相互接続部内の伝導層５６の、貫通ビア１６４ｖのうちの別の１つの貫通ビア（貫通ビア１６４ｅなど）の底部にある、別の接点上に形成することができる。メタルプラグ６ｄなどの、メタルプラグ６ｐのうちの別の１つをチップ７２のうちの１つのチップ内に形成し、チップ７２のうちの１つのチップ内の相互接続部または金属トレース５５ｂの、貫通ビア１６４ｖのうちの別の１つの貫通ビア（貫通ビア１６４ｄなど）の底部にある、接点上に形成することができる。メタルプラグ６ｂなどの、メタルプラグ６ｐのうちの別の１つをチップ７２のうちの別の１つのチップ内に形成し、金属相互接続部１ａなどの、金属相互接続部１のうちの別の１つの金属相互接続部内の伝導層５６の、貫通ビア１６４ｖのうちの別の１つの貫通ビア（貫通ビア１６４ｂなど）の底部にある、別の接点上に形成することができる。メタルプラグ６ｃなどの、メタルプラグ６ｐのうちの別の１つをチップ７２のうちの別の１つのチップ内に形成し、チップ７２のうちの別の１つのチップ内の相互接続部または金属トレース５５ｃの、貫通ビア１６４ｖのうちの別の１つの貫通ビア（貫通ビア１６４ｃなど）の底部にある、接点上に形成することができる。
【０２６９】
金属相互接続部２ａを、ダミー基板（複数可）１６５の上に、複数のチップ７２の上に、さらに複数のチップ７２の複数のエッジにまたがって形成することができる。金属相互接続部２ａを、チップ７２のうちの１つのチップ内のメタルプラグ６ｂを通して金属相互接続部１ａの、貫通ビア１６４ｂの底部にある、接点に接続し、チップ７２のうちの１つのチップ内のメタルプラグ６ｃを通してチップ７２のうちの１つのチップ内の相互接続部または金属トレース５５ｃの、貫通ビア１６４ｃの底部にある、接点に接続し、チップ７２のうちの別の１つのチップ内のメタルプラグ６ｄを通してチップ７２のうちの別の１つのチップ内の相互接続部または金属トレース５５ｂの、貫通ビア１６４ｄの底部にある、接点に接続することができる。貫通ビア１６４ｂ、１６４ｃ、および１６４ｄの底部にあるこれらの接点は、金属相互接続部２ａを通して互いに接続できる。
【０２７０】
金属相互接続部２ｂを複数のチップ７２の上に形成して、複数のチップ７２内の複数の半導体デバイス１０２同士を接続することができる。金属相互接続部２ｂを、チップ７２のうちの１つのチップ内のメタルプラグ６ｅを通して金属相互接続部１ｂの、貫通ビア１６４ｅの底部にある、接点に接続し、チップ７２のうちの１つのチップ内のメタルプラグ６ｅと相互接続部または金属トレース５５ａとを通してチップ７２のうちの１つのチップ内の半導体デバイス１０２のうちの１つまたは複数に接続し、チップ７２のうちの別の１つのチップ内のメタルプラグ６ｐのうちの別の１つのメタルプラグを通してチップ７２のうちの別の１つのチップ内の相互接続部または金属トレース５５ａ、５５ｂ、または５５ｃの、貫通ビア１６４ｖのうちの別の１つの貫通ビアの底部にある、接点に接続することができる。
【０２７１】
したがって、チップ７２のうちの１つのチップ内の半導体デバイス１０２のうちの１つの半導体デバイスを、２ａまたは２ｂなどの、金属相互接続部２のうちの１つの金属相互接続部を通してチップ７２のうちの１つのチップ内、またはチップ７２のうちの別の１つのチップ内の半導体デバイス１０２のうちの別の１つの半導体デバイスに接続し、金属相互接続部２のうちの１つの金属相互接続部を通して、１ａまたは１ｂなどの、金属相互接続部１のうちの１つの金属相互接続部の伝導層５６の、貫通ビア１６４ｖのうちの１つの貫通ビア（貫通ビア１６４ａ、１６４ｂ、または１６４ｅなど）の底部にある、接点に接続することができる。金属相互接続部２のそれぞれは、信号トレース、ビット線、クロックバス、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースであるものとしてよい。
【０２７２】
あるいは、素子７２は、チップを示すだけでなく、ウェハをも示すことができる。素子７２がウェハである場合、素子６８は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０２７３】
次に、図９７を参照すると、例えば０．３から１０マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．３から３マイクロメートルまでの範囲、０．３から２マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さを有する絶縁または誘電体層１２０が、金属相互接続部２の伝導層８６上と、誘電体層８８のエッチングされた表面上と、金属相互接続部２同士の間のギャップ内とに形成されることがわかる。
【０２７４】
絶縁または誘電体層１２０は、例えば、金属相互接続部２の伝導層８６上と、誘電体層８８のエッチングされた表面上と、金属相互接続部２同士の間のギャップ内の、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層などのポリマー層を含むか、またはそのようなポリマー層とすることができる。伝導層８６上のポリマー層は、例えば０．３から１０マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．３から３マイクロメートルまでの範囲、０．３から２マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０２７５】
あるいは、絶縁または誘電体層１２０は、金属相互接続部２の伝導層８６上と、誘電体層８８のエッチングされた表面上と、金属相互接続部２同士の間のギャップ内の、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層などの無機層を含むか、またはそのような無機層であるものとしてよい。伝導層８６上の無機層は、例えば０．３から１０マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．３から３マイクロメートルまでの範囲、０．３から２マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０２７６】
あるいは、図９８を参照すると、図９７に示されているような絶縁または誘電体層１２０が、以下のステップによって形成されうることがわかる。最初に、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層などのポリマー層１２０ａを、金属相互接続部２の伝導層８６上と、誘電体層８８のエッチングされた表面上と、金属相互接続部２同士の間のギャップ内とに形成する。次に、ポリマー層１２０ａを、例えば、機械研削プロセス、機械研磨プロセス、化学機械研磨（ＣＭＰ）プロセス、または機械研磨と化学エッチングとを含むプロセスによって、金属相互接続部２の伝導層８６がポリマー層１２０ａによって覆われていない頂面８６ｕを持つようになるまで研削または研磨する。したがって、ポリマー層１２０ａは、誘電体層８８上と、金属相互接続部２同士の間のギャップ内に残り、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さを有する。ポリマー層１２０ａの研削または研磨された表面１２０ｓは、実質的に平坦であり、伝導層８６の頂面８６ｕと実質的に同一平面にあるものとすることができる。次に、例えば、０．１から３マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲の厚さを有する酸化ケイ素、窒化ケイ素、窒化ケイ素炭素、オキシ窒化ケイ素、またはオキシ炭化ケイ素の層などの無機層１２０ｂを、伝導層８６の頂面８６ｕ上と、ポリマー層１２０ａの研削または研磨された表面１２０ｓ上とに形成する。したがって、図９７に示されているような絶縁または誘電体層１２０を、図９８に示されているようなポリマー層１２０ａと無機層１２０ｂとからなるものとしてよい。
【０２７７】
図９９を参照すると、絶縁または誘電体層１２０を形成した後、図５４〜６９に例示されているように、チップ１１８とダミー基板（複数可）１５８とを層１２０上に形成されている層１４０の上に置くステップと、封止／ギャップ充填材１３８をそれぞれのチップ１１８の半導体基板１２４の裏面上と、ダミー基板（複数可）１５８上と、ギャップ４ｂおよび８ｂ内とに形成するステップと、封止／ギャップ充填材１３８と、それぞれのチップ１１８の半導体基板１２４の裏面と、ダミー基板（複数可）１５８とを研削または研磨するステップと、誘電体層１３９を研削または研磨された表面１２４ｓ、１３８ｓ、および１５８ｓ上に形成するステップと、貫通ビア１５６ｖをチップ１１８内とダミー基板（複数可）１５８内とに形成するステップと、誘電体層１２７を誘電体層１３９の頂面上と、貫通ビア１５６ｖによって露出されている層１７、１９、および８６上と、貫通ビア１５６ｖの側壁上とに形成するステップとをその後実行することができることがわかる。次に、エッチングプロセス（異方性エッチングプロセスなど）を使用することによって、層１７、１９、および８６上と誘電体層１３９の頂面上とに形成された誘電体層１２７をエッチングで取り除き、誘電体層１３９の頂部も、さらにエッチングで取り除く。エッチングプロセスの後、誘電体層１３９は、０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．０５から２マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、０．０５から０．５マイクロメートルまでの範囲、または０．０５から０．３マイクロメートルまでの範囲の残りの厚さＴ２４を有するものとしてよい。
【０２７８】
あるいは、エッチストップ技術を誘電体層１３９の頂部をエッチングで取り除くプロセスに応用することができる。この場合、誘電体層１３９は、例えば、表面１２４ｓと１３８ｓと１５８ｓ上の第１の酸化ケイ素層と、第１の酸化ケイ素層上の、エッチストップ層として使用される、オキシ窒化ケイ素層と、オキシ窒化ケイ素層上の第２の酸化ケイ素層とを含む、前述の無機層からなる。エッチングプロセスの実行中、誘電体層１３９、つまり第２の酸化ケイ素層の頂部を、エッチストップ層、つまり、オキシ窒化ケイ素層が露出され、第２の酸化ケイ素層のすべてが取り除かれるまで、エッチングで取り除くことができる。オキシ窒化ケイ素層と第１の酸化ケイ素層とからなる、残りの誘電体層１３９は、０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．０５から２マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、０．０５から０．５マイクロメートルまでの範囲、または０．０５から０．３マイクロメートルまでの範囲の残りの厚さＴ２４を有するものとしてよい。
【０２７９】
したがって、貫通ビア１５６ｖの底部と、誘電体層１３９の頂面上と、支持材８０３上の相互接続部または金属トレース７５ａの頂面上とにある誘電体層１２７は、エッチングで取り除かれ、誘電体層１２７は、貫通ビア１５６ｖの側壁上に残り、いわゆる貫通ビア１５６ｖ内の側壁誘電体層である。側壁誘電体層１２７は、チップ１１８内の、またはダミー基板（複数可）１５８内の貫通ビア１５６ｖの側壁上に形成され、チップ１１８の半導体基板１２４によって、またはダミー基板（複数可）１５８によって取り囲まれる。
【０２８０】
次に、図１００を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層１２５ａを、貫通ビア１５６ｖによって露出される層１７、１９、および８６上と、誘電体層１３９のエッチングされた表面上と、側壁誘電体層１２７上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とに形成することができることがわかる。接着／バリア層１２５ａは、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層１２５ｂを、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって、接着／バリア層１２５ａ上に形成することができる。次に、例えば、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスを使用することによって、フォトレジスト層３９４をシード層１２５ｂ上に形成することができる。次に、露光プロセスと現像プロセスとを使用して、フォトレジスト層３９４内に、シード層１２５ｂの複数の領域を露出する、複数の開口部３９４ａを形成することができる。パターン形成フォトレジスト層３９４は、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。次に、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する伝導層１２５ｃを、例えば電気メッキプロセスを使用することによって、シード層１２５ｂの、層３９４内の開口部３９４ａによって露出されている、領域上に形成することができる。
【０２８１】
接着／バリア層１２５ａは、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムの層を含むか、またはそのような層とすることができる。シード層１２５ｂは、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅、チタン銅合金、ニッケル、金、または銀の層を含むか、またはそのような層とすることができる。伝導層１２５ｃは、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する銅、金、または銀の電気メッキされた金属層を含むか、またはそのような層とすることができる。
【０２８２】
例えば、接着／バリア層１２５ａは、貫通ビア１５６ｖによって露出されている層１７、１９、および８６上と、誘電体層１３９のエッチングされた表面上と、側壁誘電体層１２７上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などの、チタン含有層とすることができる。シード層１２５ｂは、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層１２５ｃは、銅またはチタン銅合金の単層上の、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する電気メッキされた銅層とすることができる。
【０２８３】
あるいは、接着／バリア層１２５ａは、貫通ビア１５６ｖによって露出されている層１７、１９、および８６上と、誘電体層１３９のエッチングされた表面上と、側壁誘電体層１２７上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層１２５ｂは、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層１２５ｃは、銅またはチタン銅合金の単層上の、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する電気メッキされた銅層とすることができる。
【０２８４】
あるいは、接着／バリア層１２５ａは、貫通ビア１５６ｖによって露出されている層１７、１９、および８６上と、誘電体層１３９のエッチングされた表面上と、側壁誘電体層１２７上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層１２５ｂは、クロム含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層１２５ｃは、銅またはチタン銅合金の単層上の、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する電気メッキされた銅層とすることができる。
【０２８５】
次に、図１０１を参照すると、例えば、有機化学溶液を使用して、パターン形成フォトレジスト層３９４が取り除かれることがわかる。次に、例えば、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスを使用することによって、伝導層１２５ｃの下にないシード層１２５ｂが取り除かれる。次に、例えば、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスを使用することによって、伝導層１２５ｃの下にない接着／バリア層１２５ａが取り除かれる。したがって、誘電体層１３９の上と、貫通ビア１５６ｖの上とにある層１２５ａ、１２５ｂ、および１２５ｃは、誘電体層１３９の上と、貫通ビア１５６ｖの上に、金属相互接続部３ａと３ｂと３ｃとを含む、複数の金属相互接続部３を構成する。接着／バリア層１２５ａおよび誘電体層１３９の上の金属相互接続部３のシード層１２５ｂは、誘電体層１３９の上の金属相互接続部３の伝導層１２５ｃのどの側壁３ｗにもないが、誘電体層１３９の上の金属相互接続部３の伝導層１２５ｃの底部の下にある。誘電体層１３９の上の金属相互接続部３の伝導層１２５ｃの側壁３ｗは、層１２５ａと１２５ｂとによって覆われていない。貫通ビア１５６ｖ内の層１２５ａ、１２５ｂ、および１２５ｃは、それぞれ、図７３と９９とに示されているように貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆ内のメタルプラグ（またはメタルビア）７ａ、７ｂ、７ｃ、７ｄ、７ｅ、および７ｆを含む、貫通ビア１５６ｖ内の複数のメタルプラグ（またはメタルビア）７ｐを構成する。チップ１１８内とダミー基板（複数可）１５８内のメタルプラグ７ｐのそれぞれは、貫通ビア１５６ｖ内の側壁誘電体層１２７のうちの１つによって取り囲まれている。メタルプラグ７ａは、ダミー基板１５８内に形成され、メタルプラグ７ｂ、７ｃ、および７ｄは、チップ１１８のうちの１つのチップ内に形成され、メタルプラグ７ｆおよび７ｅは、チップ１１８のうちの別の１つのチップ内に形成される。支持材８０３および支持材８０３上の、相互接続層１７内の、相互接続部または金属トレース７５ａは、メタルプラグ７ｅの、相互接続層１７の頂面が位置する、水平部分より低い、２つの部分の間にあるものとしてよい。チップ１１８内とダミー基板（複数可）１５８内とに形成されたこれらのメタルプラグ７ｐは、金属相互接続部３とチップ１１８内の半導体デバイス１３とを接続し、金属相互接続部２と３とを接続することができる。
【０２８６】
メタルプラグ７ａなどの、メタルプラグ７ｐのうちの１つをダミー基板１５８内に形成し、金属相互接続部２のうちの１つの金属相互接続部の伝導層８６の、貫通ビア１５６ｖのうちの１つの貫通ビア（貫通ビア１６５ａなど）の底部にある、接点上に形成することができる。メタルプラグ７ｂなどの、メタルプラグ７ｐのうちの別の１つをチップ１１８のうちの１つのチップ内に形成し、金属相互接続部２ａなどの、金属相互接続部２のうちの別の１つの金属相互接続部内の伝導層８６の、貫通ビア１５６ｖのうちの別の１つの貫通ビア（貫通ビア１５６ｂなど）の底部にある、別の接点上に形成することができる。メタルプラグ７ｃなどの、メタルプラグ７ｐのうちの別の１つをチップ１１８のうちの１つのチップ内に形成し、チップ１１８のうちの１つのチップ内の相互接続部または金属トレース７５ｄの、貫通ビア１５６ｖのうちの別の１つの貫通ビア（貫通ビア１５６ｃなど）の底部にある、接点上に形成することができる。メタルプラグ７ｄなどの、メタルプラグ７ｐのうちの別の１つをチップ１１８のうちの１つのチップ内に形成し、チップ１１８のうちの１つのチップ内の相互接続部または金属トレース７５ｃの、貫通ビア１５６ｖのうちの別の１つの貫通ビア（貫通ビア１５６ｄなど）の底部にある、接点上に形成することができる。メタルプラグ７ｆなどの、メタルプラグ７ｐのうちの別の１つをチップ１１８のうちの別の１つのチップ内に形成し、チップ１１８のうちの別の１つのチップ内の相互接続部または金属トレース７５ｂの、貫通ビア１５６ｖのうちの別の１つの貫通ビア（貫通ビア１５６ｆなど）の底部にある、接点上に形成することができる。メタルプラグ７ｅなどの、メタルプラグ７ｐのうちの別の１つをチップ１１８のうちの別の１つのチップ内に形成し、メタルプラグ７ｐのうちの別の１つのメタルプラグ（メタルプラグ７ｅなど）の２つの左部分と右部分との間にある支持材（支持材８０３など）の上の相互接続部または金属トレース７５ａの接点上に形成し、金属相互接続部２ｂなどの、金属相互接続部２のうちの別の１つの金属相互接続部内の伝導層８６の、貫通ビア１５６ｖのうちの別の１つの貫通ビア（貫通ビア１５６ｅなど）の底部にある、別の接点上に形成することができる。
【０２８７】
金属相互接続部３ａは、チップ１１８のうちの１つまたは複数のチップの上に形成することができる。金属相互接続部３ｂは、複数のチップ１１８の上に、また複数のチップ１１８の複数のエッジにまたがって形成することができる。金属相互接続部３ｃは、チップ１１８のうちの１つまたは複数のチップの上に、またダミー基板（複数可）１５８の上に形成することができる。
【０２８８】
金属相互接続部３ａを、チップ１１８のうちの１つのチップ内のメタルプラグ７ｂを通して金属相互接続部２ａの、貫通ビア１５６ｂの底部にある、接点に接続し、チップ１１８のうちの１つのチップ内のメタルプラグ７ｃを通してチップ１１８のうちの１つのチップ内の相互接続部または金属トレース７５ｄの、貫通ビア１５６ｃの底部にある、接点に接続することができる。金属相互接続部３ｂを、チップ１１８のうちの１つのチップ内のメタルプラグ７ｄを通してチップ１１８のうちの１つのチップ内の相互接続部または金属トレース７５ｃの、貫通ビア１５６ｄの底部にある、接点に接続し、チップ１１８のうちの別の１つのチップ内のメタルプラグ７ｆを通してチップ１１８のうちの別の１つのチップ内の相互接続部または金属トレース７５ｂの、貫通ビア１５６ｆの底部にある、接点に接続することができる。金属相互接続部３ｃを、チップ１１８のうちの別の１つのチップ内のメタルプラグ７ｅを通して金属相互接続部２ｂの、貫通ビア１５６ｅの底部にある、接点に接続し、チップ１１８のうちの別の１つのチップ内のメタルプラグ７ｅと相互接続部または金属トレース７５ａとを通してチップ１１８のうちの別の１つのチップ内の半導体デバイス１３のうちの１つまたは複数に接続し、ダミー基板１５８内のメタルプラグ７ａを通して金属相互接続部１のうちの別の１つの金属相互接続部の、貫通ビア１５６ａの底部にある、接点に接続することができる。したがって、貫通ビア１５６ｂおよび１５６ｃの底部にある接点を、金属相互接続部３ａを通して互いに接続でき、貫通ビア１５６ｄおよび１５６ｆの底部にある接点を、金属相互接続部３ｂを通して互いに接続でき、貫通ビア１５６ａおよび１５６ｅの底部にある接点を、金属相互接続部３ｃを通して互いに接続できる。
【０２８９】
したがって、チップ１１８のうちの１つのチップ内の半導体デバイス１３のうちの１つの半導体デバイスを、３ａまたは３ｂなどの、金属相互接続部３のうちの１つの金属相互接続部を通してチップ１１８のうちの１つのチップ内、またはチップ１１８のうちの別の１つのチップ内の半導体デバイス１３のうちの別の１つの半導体デバイスに接続し、金属相互接続部３のうちの１つの金属相互接続部を通して、２ａまたは２ｂなどの、金属相互接続部２のうちの１つの金属相互接続部の伝導層８６の、貫通ビア１５６ｖのうちの１つの貫通ビア（貫通ビア１５６ａ、１５６ｂ、または１５６ｅなど）の底部にある、接点に接続することができる。金属相互接続部３のそれぞれは、信号トレース、ビット線、クロックバス、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースであるものとしてよい。
【０２９０】
あるいは、素子１１８は、チップを示すだけでなく、ウェハをも示すことができる。素子１１８がウェハである場合、素子７２は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０２９１】
次に、図１０２を参照すると、例えば０．３から１０マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．３から３マイクロメートルまでの範囲、０．３から２マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さを有する絶縁または誘電体層１２２が、金属相互接続部３の伝導層１２５ｃ上と、誘電体層１３９のエッチングされた表面上と、金属相互接続部３同士の間のギャップ内とに形成されることがわかる。次に、例えば、スピンコーティングプロセスを使用することによって、感光性ポリマー層などのポリマー層１３６を絶縁または誘電体層１２２上に形成する。次に、露光プロセスと化学現像プロセスとを使用して、ポリマー層１３６内に、絶縁または誘電体層１２２の複数の領域を露出させる、複数の開口部１３６ａを形成することができる。次に、ポリマー層１３６を、１８０℃から３００℃までの範囲または１８０℃から２５０℃までの範囲の温度で硬化させることができる。硬化させた後のポリマー層１３６は、例えば１から２０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有することができる。ポリマー層１３６は、ポリイミド層、ベンゾシクロブタン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、ポリフェニレンオキシド（ＰＰＯ）層、エポキシ層、またはＳＵ−８の層とすることができる。
【０２９２】
絶縁または誘電体層１２２は、例えば、例えば化学気相成長（ＣＶＤ）プロセスまたはプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスを含むプロセスによって形成される、０．３から１０マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．３から３マイクロメートルまでの範囲、０．３から２マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さを有する酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層などの無機層を含むか、またはそのような層とすることができる。あるいは、絶縁または誘電体層１２２は、例えば、スピンオンコーティングプロセスを使用し、次いで１５０℃から３００℃までの範囲の温度の熱硬化プロセスを使用することによって形成される、例えば０．３から１０マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．３から３マイクロメートルまでの範囲、０．３から２マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層などのポリマー層を含むか、またはそのようなポリマー層とすることができる。
【０２９３】
図１０３を参照すると、図１０２に例示されている構造物を形成した後、アンダーバンプメタラジー（ＵＢＭ）層６６６を、ポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の複数の開口部の底部にあり、またポリマー層１３６内の開口部１３６ａの下にある、複数の接点上とに形成することと、複数のハンダバンプまたはボール１２６をＵＢＭ層６６６上に形成することと、システムインパッケージまたはマルチチップモジュール５５５ｅおよび５５５ｆなどの、複数のシステムインパッケージまたはマルチチップモジュールに切断分離することとは、図７８〜８２に例示されているステップとして参照することができる。
【０２９４】
いくつかの場合において、システムインパッケージまたはマルチチップモジュール５５５ｅは、キャリア１１内の複数のメタルプラグまたはビアと、キャリア１１の下の複数の金属トレースと、キャリア１１の下の複数の受動コンポーネントとをさらに備えることができる。メタルプラグまたはビアを、基板１０とキャリア１１の誘電体層１２の複数の開口部内に形成して、基板１０と誘電体層１２内を貫通させ、キャリア１１の導電層１８に接続することができる。メタルプラグまたはビアは、銅、アルミニウム、金、またはニッケルを含むか、または銅、アルミニウム、金、またはニッケルであるものとしてよい。あるいは、複数のメタルプラグまたはビアは、チタン、チタンタングステン合金、窒化チタン、タンタル、窒化タンタル、チタン銅合金、またはクロムをさらに含むことができる。金属トレースをキャリア１１の基板１０の底部側に形成し、メタルプラグまたはビアを通してキャリア１１の導電層１８に接続することができる。金属トレースのそれぞれは、電気メッキされた金属層とチタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、またはチタン銅合金の層とを備えることができ、電気メッキされた金属層は、銅、金、アルミニウム、またはニッケルの層を含むか、またはそのような層とすることができる。コンデンサ、インダクタ、または抵抗器などの受動コンポーネントは、ハンダを使用して金属トレースに接着することができる。受動コンポーネントの１つを、メタルプラグ５ａ、５ｂ、５ｃ、５ｄ、５ｅ、または５ｆなどの、メタルプラグ５ｐのうちの１つに、順に、いくつかのハンダのうちの１つのハンダと、基板１０の底部側にある金属トレースのうちの１つの金属トレースと、基板１０内のメタルプラグまたはビアのうちの１つのメタルプラグまたはビアと、基板１０の頂部側にある導電層１８の金属相互接続部とを通して接続することができる。ハンダは、ビスマス、インジウム、スズ、スズ鉛合金、スズ銀合金、スズ銀銅合金、スズ金合金、スズ銅合金を含むものとしてよい。
【０２９５】
ハンダバンプもしくはボール１２６を使用して、システムインパッケージまたはマルチチップモジュール５５５ｅをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図１０４を参照すると、システムインパッケージまたはマルチチップモジュール５５５ｅを、例えば、ハンダバンプまたはボール１２６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、図８３に例示されているキャリア１７６の頂部側に接着することができることがわかる。次に、図８３に例示されているアンダーフィル１７４をシステムインパッケージまたはマルチチップモジュール５５５ｅのポリマー層１３６とキャリア１７６の頂部側との間に形成することができ、これによりハンダバンプまたはボール１２６を取り囲む。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成することができる。
【０２９６】
図１０５は、以下のステップによって形成されうる、本開示の別の実施形態による別のシステムインパッケージまたはマルチチップモジュールを示している。図１０２に例示されている構造を形成した後、複数の開口部を、絶縁または誘電体層１２２内と、ポリマー層１３６内の開口１３６ａの下とに形成することと、接着／バリア層１３４をポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の開口部によって露出され、ポリマー層１３６内の開口部１３６ａの下にある、複数の接点上とに形成することと、シード層１３２を接着／バリア層１３４上に形成することと、フォトレジスト層１５２をシード層１３２上に形成することと、複数の開口部１５２ａをフォトレジスト層１５２内に形成することとは、図７８と７９とに例示されているステップとして参照することができる。次に、金属層１４２をシード層１３２の、フォトレジスト層１５２内の開口部１５２ａによって露出されている、複数の領域上と開口部１５２ａ内とに形成することと、バリア層１４４を開口部１５２ａ内と、金属層１４２上とに形成することと、ハンダ濡れ層１４６を開口部１５２ａ内と、バリア層１４上とに形成することと、フォトレジスト層１５２を取り除くことと、金属層１４２の下にないシード層１３２を取り除くことと、金属層１４２の下にない接着／バリア層１３４を取り除くこととは、図８４に例示されているステップとして参照することができる。したがって、層１３２、１３４、１４２、１４４、および１４６は、ポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の開口部の底部にあり、またポリマー層１３６内の開口部１３６ａの下にある、接点上とに複数の金属バンプ６６８を構成する。金属バンプ６６８は、例えば２０から４００マイクロメートルまでの範囲、好ましくは５０から１００マイクロメートルまでの範囲の幅と、例えば１０から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲の高さとを有することができる。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、図１０５に示されているようなシステムインパッケージもしくはマルチチップモジュール５５５ｇなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができる。システムインパッケージまたはマルチチップモジュール５５５ｇにおいて、相互接続部３のそれぞれを金属バンプ６６８のうちの１つまたは複数に接続することができ、金属バンプ６６８を外部接続に使用することができる。
【０２９７】
金属バンプ６６８を使用して、システムインパッケージまたはマルチチップモジュール５５５ｇをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図１０６を参照すると、システムインパッケージまたはマルチチップモジュール５５５ｇを、例えば、金属バンプ６６８のハンダ濡れ層１４６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、図８３に例示されているキャリア１７６の頂部側に接着することができることがわかる。ハンダ濡れ層１４６をキャリア１７６の頂部側に予め形成されたハンダまたは金層と接合した後、複数の金属接合部１８０が、金属バンプ６６８のバリア層１４４とキャリア１７６の頂部側との間に形成される。金属接合部１８０は、５から５０マイクロメートルまでの範囲の厚さを有するＳｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金、Ｓｎ−Ａｕ合金、またはＳｎ−Ｐｂ合金の層とすることができる。次に、図８３に例示されているアンダーフィル１７４をシステムインパッケージまたはマルチチップモジュール５５５ｇのポリマー層１３６とキャリア１７６の頂部側との間に形成することができ、これにより金属バンプ６６８と金属接合部１８０とを取り囲む。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成することができる。
【０２９８】
あるいは、図１０２〜１０６に示されているような絶縁または誘電体層１２２は、省くこともできる。この場合、ポリマー層１３６は、金属相互接続部３の伝導層１２５ｃ上と、誘電体層１３９のエッチングされた表面上と、金属相互接続部３同士の間のギャップ内とに形成され、金属相互接続部３の伝導層１２５ｃの接点は、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出される。さらに、接着／バリア層１３４が、金属相互接続部３の伝導層１２５ｃの、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出されている、接点上に形成される。
【０２９９】
図１０７および１０８は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図１０７を参照すると、図１０１に例示されている構造物を形成した後、絶縁または誘電体層１２２が、金属相互接続部３の伝導層１２５ｃ上と、誘電体層１３９のエッチングされた表面上と、金属相互接続部３同士の間のギャップ内とに形成されうることがわかる。図１０７に示されている層１２２の明細は、図１０２に例示されているような層１２２の明細として参照することができる。次に、複数の開口部１２２ａが、絶縁または誘電体層１２２内に形成され、金属相互接続部３の伝導層１２５ｃの複数の領域を露出することができる。次に、図８６に例示されている金属相互接続部またはトレース３００を、絶縁または誘電体層１２２上と、金属相互接続部３の伝導層１２５ｃの、層１２２内の開口部１２２ａによって露出されている、領域上に形成することができる。金属相互接続部またはトレース３００は、図８６に例示されている層１４８と１５０とから構成することができ、図１０７に示されている金属相互接続部またはトレース３００を形成するステップは、図８６に例示されているような金属相互接続部またはトレース３００を形成するステップとして参照することができる。次に、例えば、スピンコーティングプロセスを使用することによって、感光性ポリマー層などのポリマー層１３６を絶縁または誘電体層１２２上と金属相互接続部またはトレース３００上とに形成することができる。次に、露光プロセスと化学現像プロセスとを使用して、ポリマー層１３６内に、金属相互接続部またはトレース３００の複数の接点を露出させる、複数の開口部１３６ａを形成することができる。次に、ポリマー層１３６を、１８０℃から３００℃までの範囲または１８０℃から２５０℃までの範囲の温度で硬化させることができる。硬化させた後のポリマー層１３６は、例えば１から２０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有することができる。ポリマー層１３６は、ポリイミド層、ベンゾシクロブタン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、ポリフェニレンオキシド（ＰＰＯ）層、エポキシ層、またはＳＵ−８の層とすることができる。
【０３００】
次に、図１０８を参照すると、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５ｈおよび５５５ｉなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができることがわかる。
【０３０１】
図１０９は、ワイヤボンディング接合ワイヤ１８４を通して図８３に例示されているキャリア１７６に接続されているシステムインパッケージまたはマルチチップモジュール５５５ｈを含むマルチチップパッケージ５６６ａを示している。マルチチップパッケージ５６６ａは図８８に示されているマルチチップパッケージ５６６と、図８８に示されているシステムインパッケージまたはマルチチップモジュール５５５ｃがシステムインパッケージまたはマルチチップモジュール５５５ｈと置き換えられることを除いて類似している。システムインパッケージまたはマルチチップモジュール５５５ｈとともにパッケージされるマルチチップパッケージ５６６ａを形成するステップは、図８８に例示されているようなシステムインパッケージまたはマルチチップモジュール５５５ｃとともにパッケージされるマルチチップパッケージ５６６を形成するステップとして参照することができる。図１０９に示されている接着剤層１８２、ワイヤボンディング接合ワイヤ１８４、および成形コンパウンド１８６の明細は、それぞれ図８８に例示されているような接着剤層１８２、ワイヤボンディング接合ワイヤ１８４、および成形コンパウンド１８６の明細として参照することができる。図１０９に示されているハンダボール１７８の明細は、図８３に例示されているようなハンダボール１７８の明細として参照することができる。マルチチップモジュール５６６ａは、ハンダボール１７８を通して、マザーボード、ボールグリッドアレイ（ＢＧＡ）基板、プリント配線基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続することができる。
【０３０２】
図１１０〜１２８は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図１１０を参照すると、複数のチップ６８がキャリア１１との接着の前に用意されることがわかる。図１１０に示されているチップ６８は図７に示されているチップ６８に、図１１０に示されているチップ６８のそれぞれが、パターン形成金属層２６の、パッシベーション層２４内の複数の開口部２４ａによって、それらの開口部２４ａのところに露出されている、複数の接点の下とそれらの接点上とに複数の金属バンプ８９１をさらに備え、パターン形成金属層２６によって構成される相互接続部または金属トレース３５ｅをさらに備えることを除いて類似している。相互接続部または金属トレース３５ｅは、半導体デバイス３６の１つまたは複数に接続することができるが、相互接続部または金属トレース３５ａ、３５ｂ、３５ｃ、または３５ｄとの接続を外すことができる。相互接続部または金属トレース３５ｅは、信号トレース、ビット線、クロックバス、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースであるものとしてよい。図７内のチップ６８の素子を示す同じ参照番号で示されている図１１０内のチップ６８の素子は、図７に例示されているチップ６８の素子と同じ材料およびスペックを有する。ある場合には、チップ６８のうちの１つのチップは、チップ６８の別の１つのチップと異なる回路設計を有しているものとしてよい。また、別の場合には、チップ６８のうちの１つのチップは、チップ６８の別の１つのチップと同じ回路設計を有しているものとしてよい。あるいは、チップ６８のうちの１つのチップは、チップ６８の別の１つのチップと異なる面積（頂面）またはサイズを有するものとすることができる。また、別の場合には、チップ６８のうちの１つのチップは、チップ６８の別の１つのチップと同じ面積（頂面）またはサイズを有しているものとしてよい。図１１０に示されているキャリア１１は図１に示されているキャリアに、図１１０に示されているキャリア１１が、導電層１８の、誘電体または絶縁層２０内の複数の開口部２０ａの底部にある、複数の接点上に複数の金属パッド８９２をさらに備えることを除いて類似している。導電層１８の、開口部２０ａの底部にある、接点は、キャリア１１の誘電体または絶縁層２０によって互いに隔てることができる。
【０３０３】
金属パッド８９２は、２つの金属層８４ａと８５とで構成されるものとしてよい。ニッケル層などの、金属層８５は、例えば２から１０マイクロメートルまでの範囲の厚さを有するものとしてよく、例えば、電気メッキまたは無電解メッキプロセスによって、キャリア１１の導電層１８の、開口部２０ａの底部のところにある、接点上に形成されうる。ハンダまたは金の層などの、金属層８４ａは、例えば２から１５マイクロメートルまでの範囲の厚さを有するものとしてよく、例えば、電気メッキまたは無電解メッキプロセスによって、ニッケル層などの、金属層８５上に形成されうる。
【０３０４】
金属バンプ８９１は、金属層８３および８４ｂなどの、１つまたは複数の金属層からなるものとしてよい。金属層８３は、例えば、スパッタリングプロセスによって、それぞれのチップ６８のパターン形成金属層２６の、開口部２４ａの頂部のところにある、接点の下と接点上とに形成された、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、窒化チタン、チタンタングステン合金、タンタル、窒化タンタル、またはクロムの層などの接着／バリア層を含むことができる。金属層８３は、例えば、スパッタリングプロセスによって接着／バリア層の下と接着／バリア層上とに形成された、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン銅合金、銅、金、またはニッケルの層などのシード層をさらに含むことができる。金属層８４ｂは、例えば、例えば、電気メッキプロセスによって金属層８３のシード層、好ましくは銅またはチタン銅合金シード層の下とそのようなシード層上とに形成された、例えば０．５から２０マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さを有する銅層と、例えば、電気メッキまたは無電解メッキプロセスによって銅層の下と銅層上とに形成された、例えば、０．１から１０マイクロメートルまでの範囲、好ましくは０．２から５マイクロメートルまでの範囲の厚さを有するニッケル層と、例えば、電気メッキプロセスによってニッケル層の下とニッケル層上とに形成された、金属パッド８９２の金属層８４ａ（ハンダまたは金の層など）と接着するために使用される、ビスマス、インジウム、スズ、スズ鉛合金、スズ銀合金、スズ銅合金、またはスズ銀銅合金のハンダ層とを含むことができる。あるいは、金属層８４ｂは、電気メッキプロセスによって金属層８３のシード層、好ましくは銅またはチタン銅合金シード層の下とそのようなシード層上とに形成された、例えば２から１００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲の厚さを有する銅層と、電気メッキまたは無電解メッキプロセスによって銅層の下と銅層上とに形成された、例えば、２から１０マイクロメートルまでの範囲、好ましくは２から５マイクロメートルまでの範囲の厚さを有するニッケル層と、電気メッキプロセスまたは無電解メッキプロセスによってニッケル層の下とニッケル層上とに形成された、金属パッド８９２の金属層８４ａ（ハンダまたは金の層など）に接着するために使用される、金層を含むことができる。あるいは、金属層８４ｂは、例えば、電気メッキプロセスによって金属層８３のシード層、好ましくは銅またはチタン銅合金シード層の下とそのようなシード層上とに形成された、例えば２から５０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲の厚さを有するニッケル層と、例えば、電気メッキまたは無電解メッキプロセスによってニッケル層の下とニッケル層上とに形成された、金属パッド８９２の金属層８４ａ（ハンダまたは金の層など）と接着するために使用される、ビスマス、インジウム、スズ、スズ鉛合金、スズ銀合金、スズ銅合金、またはスズ銀銅合金のハンダ層とを含むことができる。
【０３０５】
図１１１を参照すると、チップ６８をキャリア１１に、例えば、チップ６８の金属バンプ８９１をキャリア１１の金属パッド８９２と接合するフリップチップ技術を使用して接着することができることがわかる。このプロセスでは、金属バンプ８９１を金属パッド８９２の上に置き、次いで、加熱またはリフロープロセスなどの好適なプロセスを使用して、金属バンプ８９１の金属層８４ｂの最下層、前述のハンダまたは金層と金属パッド８９２の金属層８４ａの最上層、前述のハンダまたは金層とを複数の金属接合部８９内に溶かし込むか、または一体化することができる。したがって、金属接合部８９をチップ６８の能動側とキャリア１１の頂部側との間に形成することができる。金属接合部８９のそれぞれは、金属層８５と、金属層８３の下と金属層８３上とにある、図１１１には示されていないが、図１１０に例示されている、残りの金属層８４ｂ内の前述のニッケル層との間の、例えば、５から５０マイクロメートルまでの範囲の厚さを有するビスマス、インジウム、スズ鉛合金、スズ銀合金、スズ銅合金、スズ銀銅合金、スズ金合金、または金の層であるものとしてよい。金属接合部８９は、チップ６８の相互接続部または金属トレース３５ｂと３５ｃと３５ｄと３５ｅとをキャリア１１の導電層１８の複数の金属相互接続部またはトレースに接続することができる。次に、アンダーフィル９１をそれぞれのチップ６８のパッシベーション層２４とキャリア１１の頂部側との間に形成することができ、これにより金属接合部８９を取り囲む。アンダーフィル９１は、エポキシ、ガラス充填剤、または炭素充填剤を含むことができ、ガラス充填剤または炭素充填剤をエポキシ中に分散させることができる。
【０３０６】
次に、図１１２を参照すると、複数の別々のダミー基板６２を、接着剤層２２を使用してキャリア１１の頂部側と接合することができることがわかる。接着剤層２２は、例えば、３から１００マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲の厚さを有する、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、またはシロキサンの層などのポリマー層とすることができる。隣接する２つのチップ６８の間のギャップが、５００または１，０００マイクロメートルより大きいなど、大きすぎる場合に、別々のダミー基板６２のうちの１つまたは複数をギャップ内に配置することができる。あるいは、隣接する２つのチップ６８の間のギャップが、５００または１，０００マイクロメートルより小さいなど、十分に小さい場合、ギャップ内に配置される別々のダミー基板６２はありえない。別々のダミー基板６２は、例えば、別々のシリコンバー、別々のダミーチップ、別々のダミーシリコンダイ、またはポリシリコン、ガラス、シリコン、もしくはセラミックの別々の基板とすることができる。一実施形態では、別々のダミー基板６２がキャリア１１と接合される前に、それぞれの別々のダミー基板６２内に、またはそれぞれの別々のダミー基板６２の頂面または底面上に予め形成された回路はない。
【０３０７】
あるいは、接着剤層２２を、別々のダミー基板６２のうちのそれぞれのダミー基板の底部側に予め形成された酸化ケイ素層で置き換えることができる。この場合、別々のダミー基板６２をキャリア１１の頂部側と接合することは、別々のダミー基板６２のうちのそれぞれのダミー基板上に予め形成された酸化ケイ素層２２をキャリア１１の誘電体または絶縁層２０の別の酸化ケイ素層と接着することによって実行することができる。したがって、別々のダミー基板６２を、これらの酸化ケイ素層を使用してキャリア１１と接合することができる。
【０３０８】
図１１３は、一実施形態による図１１２に示されている別々のダミー基板６２とチップ６８とを示す概略上面図であり、図１１２は、図１１３に示されている線Ｃ−Ｃにそって切り取った断面図である。図１１２および１１３に示されているように、チップ６８のうちの１つのチップと別々のダミー基板６２のうちの１つのダミー基板との間に複数のギャップ４がそれぞれあり、隣接する２つのチップ６８の間に複数のギャップ８（これらのうちの１つが図示されている）がそれぞれある。ギャップ４のそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ１を有することができる。ギャップ８のそれぞれは、１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲などの、例えば５００マイクロメートルより小さい、横方向の距離または間隔Ｄ２を有することができる。
【０３０９】
別々のダミー基板６２がキャリア１１と接合された後、図１１４に示されている構造を以下のステップによって形成することができる。図１１２に例示されている構造を形成した後、図１０に例示されている封止／ギャップ充填材６４を、それぞれのチップ６８の半導体基板５８の裏面上と、別々のダミー基板６２の頂部側上と、ギャップ４および８内とに形成することができる。次に、封止／ギャップ充填材６４、それぞれのチップ６８の半導体基板５８の裏面、および別々のダミー基板６２は、例えば、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスによって、チップ６８のうちの１つのチップの半導体基板５８が、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ１に薄化されるまで、研削または研磨される。好ましくは、チップ６８のそれぞれは、研削もしくは研磨プロセスの後に、例えば３から１０５マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有するものとしてよい。研削または研磨プロセスの後、別々のダミー基板６２のうちの１つを、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ２に薄化することができ、ギャップ４と８とに残っている封止／ギャップ充填材６４は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の垂直厚さＴ３を有するものとしてよい。それぞれのチップ６８の裏面の、半導体基板５８の研削または研磨された表面５８ｓおよび別々のダミー基板６２の研削または研磨された表面６２ｓは、実質的に平坦であり、封止／ギャップ充填材６４で覆われていないものとしてよい。研削または研磨された表面６２ｓは、それぞれのチップ６８の研削または研磨された表面５８ｓと実質的に同一平面であり、またギャップ４と８との中の封止／ギャップ充填材６４の研削または研磨された表面６４ｓと実質的に同一平面であるものとすることができる。封止／ギャップ充填材６４、それぞれのチップ６８の半導体基板５８の裏面、および別々のダミー基板６２が上述のプロセスによって研削または研磨された後、図１４に例示されている誘電体層６０を、それぞれのチップ６８の半導体基板５８の研削または研磨された表面５８ｓ上と、別々のダミー基板６２の研削または研磨された表面６２ｓ上と、封止／ギャップ充填材６４の研削または研磨された表面６４ｓ上とに形成することができる。
【０３１０】
あるいは、図１１４に示されている構造を以下のステップによって形成することができる。別々のダミー基板６２がキャリア１１と接合された後、図１２に例示されている封止／ギャップ充填材６４を、チップ６８の半導体基板５８の裏面上と、別々のダミー基板６２の頂部側上と、ギャップ４および８内とに形成することができる。次に、図１２に例示されているポリマーを、封止／ギャップ充填材６４上と、ギャップ４および８内とに形成することができる。次に、図１３に例示されているステップを実行して、ポリマー層６５を取り除き、ギャップ４と８との中にない封止／ギャップ充填材６４を取り除き、チップ６８の半導体基板５８を薄化し、別々のダミー基板６２を薄化することができる。したがって、それぞれのチップ６８の裏面の、半導体基板５８の研磨された表面５８ｓおよび別々のダミー基板６２の研磨された表面６２ｓは、実質的に平坦であり、封止／ギャップ充填材６４で覆われていないものとしてよい。研磨された表面６２ｓは、それぞれのチップ６８の研磨された表面５８ｓと実質的に同一平面であり、またギャップ４と８との中の封止／ギャップ充填材６４の研磨された表面６４ｓと実質的に同一平面であるものとすることができる。研磨された表面５８ｓ、６２ｓ、および６４ｓは、例えば、２０ナノメートル未満の微小粗さを有することができる。チップ６８のそれぞれは、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さに薄化することができる。チップ６８のうちの１つのチップの半導体基板５８は、例えば、１から３０マイクロメートルまでの範囲、好ましくは２から５マイクロメートルまでの範囲、２から１０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または３から３０マイクロメートルまでの範囲の厚さＴ１に薄化することができる。別々のダミー基板６２のそれぞれは、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ２に薄化することができる。ギャップ４と８との中の封止／ギャップ充填材６４は、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ３に薄化することができる。この後、図１４に例示されている誘電体層６０を、それぞれのチップ６８の半導体基板５８の研磨された表面５８ｓ上と、別々のダミー基板６２の研磨された表面６２ｓ上と、封止／ギャップ充填材６４の研磨された表面６４ｓ上とに形成することができる。
【０３１１】
図１１５を参照すると、図１１４に例示されている構造を形成した後、貫通ビア１７０ａ、１７０ｃ、１７０ｄ、１７０ｆ、および１７０ｇを含む、複数の貫通ビア１７０ｖを、チップ６８内と、別々のダミー基板６２内とに形成し、キャリア１１の導電層１８を露出し、チップ６８の層２６と３４とを露出することを、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって行うことができることがわかる。最初に、例えばスピンコーティングプロセスまたはラミネート加工プロセスを使用することによって、ポジ型感光性レジスト層またはネガ型感光性レジスト層などのフォトレジスト層を、誘電体層６０上に形成することができる。次に、１Ｘステッパーを使用する露光プロセスと化学溶液を使用する現像プロセスとを使用して、フォトレジスト層内に、誘電体層６０を露出する、複数の開口部を形成することができる。フォトレジスト層は、例えば３から５０マイクロメートルまでの範囲の厚さを有するものとしてよい。次に、例えば異方性プラズマエッチングプロセスを使用することによって、フォトレジスト層内の開口部の下の誘電体層６０を取り除くことができる。次に、フォトレジスト層内の開口部の下の別々のダミー基板６２とフォトレジスト層内の開口部の下のチップ６８とを、チップ６８内の層２６および３４の所定の領域ならびにキャリア１１内の導電層１８の所定の領域がフォトレジスト層内の開口部によって露出されるまで、エッチングで取り除くことができる。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除くことができる。したがって、貫通ビア１７０ａ、１７０ｃ、１７０ｄ、１７０ｆ、および１７０ｇを含む、複数の貫通ビア１７０ｖを、チップ６８内と、別々のダミー基板６２内とに形成し、キャリア１１の導電層１８の複数の領域を露出し、チップ６８の層２６および３４の複数の領域を露出することができる。貫通ビア１７０ａは、別々のダミー基板６２のうちの１つのダミー基板内に形成され、貫通ビア１７０ｃ、１７０ｄ、１７０ｆ、および１７０ｇは、同じチップ６８内に形成される。貫通ビア１７０ａ、１７０ｃ、１７０ｄ、１７０ｆ、または１７０ｇなどの、貫通ビア１７０ｖのそれぞれは、例えば、０．５から１００マイクロメートルまでの範囲、０．５から５０マイクロメートルまでの範囲、０．５から３０マイクロメートルまでの範囲、０．５から２０マイクロメートルまでの範囲、０．５から１０マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の幅もしくは直径を有するものとしてよい。
【０３１２】
貫通ビア１７０ａなどの、貫通ビア１７０ｖのうちの１つは、誘電体層６０と別々のダミー基板６２のうちの１つのダミー基板と接着剤層または酸化ケイ素層２２とキャリア１１の誘電体または絶縁層２０とを貫通して、キャリア１１の導電層１８の領域を露出する。貫通ビア１７０ｃなどの、貫通ビア１７０ｖのうちの別の１つは、誘電体層６０を貫通し、またチップ６８のうちの１つのチップの半導体基板５８と誘電体層４８とを貫通し、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ｄを露出する。貫通ビア１７０ｄなどの、貫通ビア１７０ｖのうちの別の１つは、誘電体層６０を貫通し、またチップ６８のうちの１つのチップの半導体基板５８と誘電体層４４、４６、および４８とを貫通し、チップ６８のうちの１つのチップのパターン形成金属層２６内の相互接続部または金属トレース３５ｃを露出する。貫通ビア１７０ｆなどの、貫通ビア１７０ｖのうちの別の１つは、誘電体層６０を貫通し、またチップ６８のうちの１つのチップの半導体基板５８と誘電体層４８とを貫通し、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ｂを露出する。貫通ビア１７０ｇなどの、貫通ビア１７０ｖのうちの別の１つは、誘電体層６０を貫通し、チップ６８のうちの１つのチップの半導体基板５８と誘電体層４４、４６、および４８とを貫通して、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ａを露出し、チップ６８のうちの１つのチップのパターン形成金属層２６内の相互接続部または金属トレース３５ｅを露出する。誘電体層４４によって構成される支持材８０４は、露出された相互接続部または金属トレース３５ａを支持することを目的として貫通ビア１７０ｇによって露出されている相互接続部または金属トレース３５ａと貫通ビア１７０ｇの下の相互接続部または金属トレース３５ｅとの間にある。支持材８０４は、例えば０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の高さと、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅を有することができる。図１１６〜１１９は、図１１５に例示されている貫通ビア１７０ｇと相互接続部または金属トレース３５ａと３５ｅとを示す概略上面斜視図の３つの例である。
【０３１３】
図１１５および１１６に示されているように、チップ６８のうちの１つのチップ内の貫通ビア１７０ｇは、チップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ａを露出し、チップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｅの２つの領域を露出する。相互接続部または金属トレース３５ａは、貫通ビア１７０ｇの中心を通って貫通ビア１７０ｇの一方の側から貫通ビア１７０ｇの対向側に水平方向に延在する、貫通ビア１７０ｇによって露出されている、線形状の領域を有する。貫通ビア１７０ｇの下の相互接続部または金属トレース３５ｅと相互接続層３４内の相互接続部または金属トレース３５ａの露出されている線形状の領域との間にある、支持材８０４は、相互接続部または金属トレース３５ａの露出されている線形状の領域と同様に、線形状とすることができる。好ましくは、貫通ビア１７０ｇは、限定はしないが、上面斜視図で見て円形の形状であるものとしてよい。
【０３１４】
図１１５および１１７に示されているように、チップ６８のうちの１つのチップ内の貫通ビア１７０ｇは、チップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ａを露出し、チップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｅの領域を露出する。相互接続部または金属トレース３５ａは、貫通ビア１７０ｇの一方の側から少なくとも貫通ビア１７０ｇの中心に水平方向に延在する、貫通ビア１７０ｇによって露出されている、ペニンスラ領域を有するが、貫通ビア１７０ｇの対向側に到達せず、相互接続部または金属トレース３５ａは、貫通ビア１７０ｇによって露出された端部を有する。貫通ビア１７０ｇの下の相互接続部または金属トレース３５ｅと相互接続層３４内の相互接続部または金属トレース３５ａの露出されているペニンスラ領域との間にある、支持材８０４は、相互接続部または金属トレース３５ａの露出されているペニンスラ領域と同様に、ペニンスラ形状とすることができる。好ましくは、貫通ビア１７０ｇは、限定はしないが、上面斜視図で見て円形の形状であるものとしてよい。
【０３１５】
図１１５および１１８に示されているように、チップ６８のうちの１つのチップ内の貫通ビア１７０ｇは、チップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ａを露出し、チップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｅの領域を露出する。相互接続部または金属トレース３５ａは、貫通ビア１７０ｇの一方の側から少なくとも貫通ビア１７０ｇの中心に水平方向に延在する、貫通ビア１７０ｇによって露出されている、ペニンスラ領域を有するが、貫通ビア１７０ｇの対向側に到達せず、相互接続部または金属トレース３５ａは、貫通ビア１７０ｇによって露出された円形端部を有する。貫通ビア１７０ｇの下の相互接続部または金属トレース３５ｅと相互接続層３４内の相互接続部または金属トレース３５ａの露出されているペニンスラ領域との間にある、支持材８０４は、相互接続部または金属トレース３５ａの露出されているペニンスラ領域と同様に、ペニンスラ形状とすることができる。好ましくは、貫通ビア１７０ｇは、限定はしないが、上面斜視図で見て円形の形状であるものとしてよい。
【０３１６】
図１１９は、図１１５に例示されている貫通ビア１７０ｇと相互接続部または金属トレース３５ａと３５ｅとを示す概略上面斜視図の一例である。この場合、貫通ビア１７０ｇは、限定はしないが、楕円形であるものとしてよく、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または３から１０マイクロメートルまでの範囲の幅Ｗ７を有する。チップ６８のうちの１つのチップ内の楕円形の貫通ビア１７０ｇは、チップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ａを露出し、チップ６８のうちの１つのチップの下の相互接続部または金属トレース３５ｅの２つの領域を露出する。相互接続部または金属トレース３５ａは、楕円形の貫通ビア１７０ｇの中心を通って楕円形の貫通ビア１７０ｇの一方の側から楕円形の貫通ビア１７０ｇの対向側に水平方向に延在する、楕円形の貫通ビア１７０ｇによって露出されている、線形状の領域を有する。貫通ビア１７０ｇの下の相互接続部または金属トレース３５ｅと相互接続層３４内の相互接続部または金属トレース３５ａの露出されている線形状の領域との間にある、支持材８０４は、相互接続部または金属トレース３５ａの露出されている線形状の領域と同様に、線形状とすることができる。楕円形の貫通ビア１７０ｇによって露出されている相互接続部または金属トレース３５ａは、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から２０マイクロメートルまでの範囲、０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅Ｗ８を有する。楕円形の貫通ビア１７０ｇの長軸の端点と楕円形の貫通ビア１７０ｇによって露出されている相互接続部または金属トレース３５ａの、他の対向するエッジよりも端点に近い、エッジとの間の水平距離Ｓ４は、例えば、１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または３から１０マイクロメートルまでの範囲とすることができる。
【０３１７】
次に、図１２０を参照すると、誘電体層５０が、誘電体層６０の頂面上と、キャリア１１の、貫通ビア１７０ｖ（貫通ビア１７０ａなど）によって露出されている、導電層１８上と、チップ６８の、貫通ビア１７０ｖ（貫通ビア１７０ｃ、１７０ｄ、１７０ｆ、および１７０ｇなど）によって露出されている、層２６および３４上と、貫通ビア１７０ｖの側壁上とに形成されうることがわかる。図１２０に示されている誘電体層５０の明細は、図１９に例示されているような誘電体層５０の明細として参照することができる。
【０３１８】
次に、図１２１を参照すると、ポジ型感光性レジスト層またはネガ型感光性レジスト層などのフォトレジスト層１６８は、例えばスピンコーティングプロセスまたはラミネート加工プロセスを使用することによって、誘電体層５０上に形成されうることがわかる。次に、１Ｘステッパーを使用する露光プロセスとウェットケミカルを使用する現像プロセスとを使用して、フォトレジスト層１６８内に、誘電体層５０を露出する、複数の開口部１６８ａを形成することができる。フォトレジスト層１６８は、例えば０．５から３０マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０３１９】
次に、図１２２を参照すると、層１８、２６、および３４上と開口部１６８ａの下の誘電体層６０の頂面上とに形成された誘電体層５０は、例えば、異方性プラズマエッチングプロセスを使用して開口部１６８ａの下の誘電体層５０をエッチングすることによって、取り除くことができる。貫通ビア１７０ｖの底部と、開口部１６８ａの下の誘電体層６０の頂面上と、支持材８０４の上にある相互接続部または金属トレース３５ａの頂面上とにある誘電体層５０は、エッチングで取り除くことができる。したがって、貫通ビア１７０ｖの底部の層１８、２６、および３４と、開口部１６８ａの下の誘電体層６０の頂面と、支持材８０４の上にある相互接続部または金属トレース３５ａは、開口部１６８ａによって露出され、誘電体層５０は、貫通ビア１７０ｖの側壁上に残り、いわゆる貫通ビア１７０ｖ内の側壁誘電体層である。側壁誘電体層５０は、チップ６８内の、またはダミー基板（複数可）６２内の貫通ビア１７０ｖの側壁上に形成され、チップ６８の半導体基板５８によって、またはダミー基板（複数可）６２によって取り囲まれる。
【０３２０】
次に、図１２３を参照すると、複数のトレンチ６０ｔ、ダマシン開口部が、誘電体層６０と開口部１６８ａの下の側壁誘電体層５０とを、例えば異方性プラズマエッチングプロセスを使用して、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の深さＤ３までエッチングすることによって誘電体層６０内に形成されうることがわかる。好ましくは、誘電体層６０および側壁誘電体層５０は、窒化ケイ素、酸化ケイ素、またはオキシ窒化ケイ素などの、同じ材料を有する。エッチングプロセスの後、トレンチ６０ｔの下の誘電体層６０は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の残り厚さＴ６を有する。
【０３２１】
あるいは、エッチストップ技術を誘電体層６０内のトレンチ６０ｔを形成するプロセスに応用することができる。この場合、誘電体層６０は、例えば、表面５８ｓと６２ｓと６４ｓ上の第１の酸化ケイ素層と、第１の酸化ケイ素層上の、エッチストップ層として使用される、オキシ窒化ケイ素層と、オキシ窒化ケイ素層上の第２の酸化ケイ素層とを含む、前述の無機層からなる。トレンチ６０ｔは、開口部１６８ａの下の誘電体層６０の第２の酸化ケイ素層と開口部１６８ａの下の側壁誘電体層５０とを、誘電体層６０のオキシ窒化ケイ素層が開口部１６８ａによって露出されるまで、エッチングすることによって誘電体層６０内に形成されうる。したがって、トレンチ６０ｔは、誘電体層６０の第２の酸化ケイ素層内に形成され、トレンチ６０ｔの下にある、オキシ窒化ケイ素層と第１の酸化ケイ素層とからなる、残りの誘電体層６０は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の厚さＴ６を有する。
【０３２２】
次に、図１２４を参照すると、例えば、有機化学薬品を使用することによって、フォトレジスト層１６８が取り除かれることがわかる。誘電体層６０内に形成されているトレンチ６０ｔは、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。チップ６８内の貫通ビア１７０ｖ（貫通ビア１７０ｃ、１７０ｄ、１７０ｆ、および１７０ｇなど）の側壁上に形成されている側壁誘電体層５０は、銅などの遷移金属、ナトリウム、または水分がチップ６８のＩＣデバイス内に浸透するのを防ぐことができる。図１２５は、本発明の一実施形態による図１２４に示されているトレンチ６０ｔと、貫通ビア１７０ｖと、側壁誘電体層５０とを示す概略上面斜視図であり、図１２４は、図１２５に示されている線Ｄ−Ｄにそって切り取った断面図である。
【０３２３】
次に、図１２６を参照すると、接着／バリア層５２を貫通ビア１７０ｖによって露出されている層１８、２６、および３４上と、トレンチ６０ｔの側壁および底部上と、誘電体層５０上と、支持材８０４上にある相互接続部または金属トレース３５ａ上とに形成することと、シード層５４を接着／バリア層５２上に形成することと、伝導層５６をシード層５４上に形成することとは、図２５に例示されているステップとして参照することができる。図１２６に示されている層５２、５４、および５６の明細は、それぞれ、図２５に例示されているような層５２、５４、および５６の明細として参照することができる。
【０３２４】
次に、図１２７を参照すると、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、研削または研磨プロセスを使用することによって、トレンチ６０ｔの外側にある層５２と５４と５６とを取り除き、誘電体層６０の頂面上の誘電体層５０を取り除くことができることがわかる。したがって、誘電体層６０は、トレンチ６０ｔ内の伝導層５６の研削または研磨された表面５６ｓと実施的に同一平面であるものとしてよい露出された頂面６０ｓを有し、表面５６ｓおよび６０ｓは、実質的に平坦なものとしてよい。誘電体層６０は、例えば、１から１０マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまで範囲、または２から５マイクロメートルまでの範囲の、露出されている頂面６０ｓと表面５８ｓまたは６２ｓとの間の、厚さＴ７を有する。接着／バリア層５２およびシード層５４は、トレンチ６０ｔ内の伝導層５６の側壁と底部とにあり、トレンチ６０ｔ内の伝導層５６の側壁および底部は、接着／バリア層５２およびシード層５４によって覆われる。
【０３２５】
第１の代替的形態では、トレンチ６０ｔの外側の層５２と５４と５６とを取り除くステップおよび誘電体層６０の頂面上の誘電体層５０を取り除くステップの後、接着／バリア層５２は、トレンチ６０ｔの側壁および底部上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、側壁誘電体層５０上と、支持材８０４上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、または窒化チタンの単層などの、チタン含有層とすることができる。シード層５４は、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。トレンチ６０ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の厚さを有することができる。
【０３２６】
第２の代替的形態では、トレンチ６０ｔの外側の層５２と５４と５６とを取り除くステップおよび誘電体層６０の頂面上の誘電体層５０を取り除くステップの後、接着／バリア層５２は、トレンチ６０ｔの側壁および底部上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、側壁誘電体層５０上と、支持材８０４上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層５４は、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。トレンチ６０ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の厚さを有することができる。
【０３２７】
第３の代替的形態では、トレンチ６０ｔの外側の層５２と５４と５６とを取り除くステップおよび誘電体層６０の頂面上の誘電体層５０を取り除くステップの後、接着／バリア層５２は、トレンチ６０ｔの側壁および底部上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、側壁誘電体層５０上と、支持材８０４上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層５４は、クロム含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。トレンチ６０ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の厚さを有することができる。
【０３２８】
トレンチ６０ｔの外側の層５２と５４と５６とを取り除くステップおよび誘電体層６０の頂面上の誘電体層５０を取り除くステップの後、トレンチ６０ｔ内の層５２、５４、および５６は、トレンチ６０ｔ内の、金属相互接続部（またはダマシン金属トレース）１ａと１ｂとを含む、複数の金属相互接続部（またはダマシン金属トレース）１を構成する。貫通ビア１７０ｖ内の層５２、５４、および５６は、それぞれ、図１２４に示されているように貫通ビア１７０ａ、１７０ｃ、１７０ｄ、１７０ｆ、および１７０ｇ内のメタルプラグ（またはメタルビア）５ａ、５ｃ、５ｄ、５ｆ、および５ｇを含む、貫通ビア１７０ｖ内の複数のメタルプラグ（またはメタルビア）５ｐを構成する。チップ６８内と別々のダミー基板６２内のメタルプラグ５ｐのそれぞれは、貫通ビア１７０ｖ内の側壁誘電体層５０のうちの１つによって取り囲まれている。メタルプラグ５ａは、別々のダミー基板６２のうちの１つのダミー基板内に形成され、メタルプラグ５ｃ、５ｄ、５ｆ、および５ｇは、同じチップ６８内に形成される。支持材８０４および支持材８０４上の、相互接続層３４内の、相互接続部または金属トレース３５ａは、メタルプラグ５ｇの、相互接続層３４の頂面が位置する、水平部分より低い、２つの部分の間にあるものとしてよい。チップ６８内と別々のダミー基板６２内とに形成されたこれらのメタルプラグ５ｐは、金属相互接続部１とチップ６８内の半導体デバイス３６とを接続し、金属相互接続部１とキャリア１１内の導電層１８の複数の接点とを接続することができる。トレンチ６０ｔ内の、１ａおよび１ｂなどの、金属相互接続部１は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の厚さを有することができる。
【０３２９】
例えば、メタルプラグ５ａなどの、メタルプラグ５ｐのうちの１つを別々のダミー基板６２のうちの１つのダミー基板内に形成し、貫通ビア１７０ａなどの、貫通ビア１７０ｖのうちの１つの貫通ビアの底部における導電層１８の接点上に形成することができる。メタルプラグ５ｃなどの、メタルプラグ５ｐのうちの別の１つをチップ６８のうちの１つのチップ内に形成し、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ｄの、貫通ビア１７０ｖのうちの別の１つの貫通ビア（貫通ビア１７０ｃなど）の底部にある、接点上に形成することができる。メタルプラグ５ｄなどの、メタルプラグ５ｐのうちの別の１つをチップ６８のうちの１つのチップ内に形成し、チップ６８のうちの１つのチップのパターン形成金属層２６内の相互接続部または金属トレース３５ｃの、貫通ビア１７０ｖのうちの別の１つの貫通ビア（貫通ビア１７０ｄなど）の底部にある、接点上に形成することができる。メタルプラグ５ｆなどの、メタルプラグ５ｐのうちの別の１つをチップ６８のうちの１つのチップ内に形成し、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ｂの、貫通ビア１７０ｖのうちの別の１つの貫通ビア（貫通ビア１７０ｆなど）の底部にある、接点上に形成することができる。メタルプラグ５ｇなどの、メタルプラグ５ｐのうちの別の１つをチップ６８のうちの１つのチップ内に形成し、メタルプラグ５ｐのうちの別の１つのメタルプラグ（メタルプラグ５ｇなど）の２つの左部分と右部分との間にある支持材（支持材８０４など）の上の相互接続部または金属トレース３５ａの接点上に形成し、貫通ビア１７０ｖのうちの１つの貫通ビア（貫通ビア１７０ａなど）の下にある相互接続部または金属トレース３５ｅの１つまたは複数の接点上に形成することができる。
【０３３０】
１ａまたは１ｂなどの、金属相互接続部１のうちの１つの金属相互接続部を、複数の別々のダミー基板６２の上に、複数のチップ６８の上に、複数のチップ６８の複数のエッジを横切って、複数の別々のダミー基板６２の複数のエッジを横切って形成することができる。金属相互接続部１ａを、別々のダミー基板６２のうちの１つのダミー基板内のメタルプラグ５ａを通して導電層１８の、貫通ビア１７０ａの底部にある、接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｃを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｄの、貫通ビア１７０ｃの底部にある、接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｄを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｃの、貫通ビア１７０ｄの底部にある、接点に接続することができる。金属相互接続部１ｂを、チップ６８のうちの１つのチップ内のメタルプラグ５ｆを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｂの、貫通ビア１７０ｆの底部にある、接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｇを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｅの、貫通ビア１７０ｇの底部にある、接点（複数可）に接続し、メタルプラグ５ｇを通して支持材８０４上の相互接続部または金属トレース３５ａに接続することができる。金属相互接続部１ａをチップ６８のうちの別の１つのチップ内のメタルプラグ５ｐのうちの１つまたは複数のメタルプラグを通してチップ６８のうちの別の１つのチップ内の半導体デバイス３６のうちの１つまたは複数の半導体デバイスにさらに接続することができる。金属相互接続部１ｂをチップ６８のうちの別の１つのチップ内のメタルプラグ５ｐのうちの１つまたは複数のメタルプラグを通してチップ６８のうちの別の１つのチップ内の半導体デバイス３６のうちの１つまたは複数の半導体デバイスにさらに接続することができる。
【０３３１】
したがって、チップ６８のうちの１つのチップ内の半導体デバイス３６のうちの１つの半導体デバイスを、１ａまたは１ｂなどの、金属相互接続部１のうちの１つの金属相互接続部を通してチップ６８のうちの１つのチップ内、またはチップ６８のうちの別の１つのチップ内の半導体デバイス３６のうちの別の１つの半導体デバイスに接続し、金属相互接続部１のうちの１つの金属相互接続部を通してキャリア１１内の導電層１８の、貫通ビア１７０ｖのうちの１つの貫通ビア（貫通ビア１７０ａなど）の底部にある、接点に接続することができる。金属相互接続部１のそれぞれは、信号トレース、ビット線、クロックバス、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースであるものとしてよい。
【０３３２】
あるいは、素子６８は、チップを示すだけでなく、ウェハをも示すことができる。素子６８がウェハである場合、キャリア１１は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０３３３】
図１２８を参照すると、図１２７に示されている構造を形成した後、以下のステップを図２７〜８１に例示されているようにその後実行することができ、次いで、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５ｊおよび５５５ｋなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができることがわかる。
【０３３４】
あるいは、個片化プロセスの前に、複数のメタルプラグまたはビアを、基板１０とキャリア１１の誘電体層１２の複数の開口部内に形成して、基板１０と誘電体層１２内を貫通させ、キャリア１１の導電層１８に接続することができる。メタルプラグまたはビアは、銅、アルミニウム、金、またはニッケルを含むか、または銅、アルミニウム、金、またはニッケルであるものとしてよい。あるいは、複数のメタルプラグまたはビアは、チタン、チタンタングステン合金、窒化チタン、タンタル、窒化タンタル、チタン銅合金、またはクロムをさらに含むことができる。次に、複数の金属トレースを基板１０の底部側に形成し、メタルプラグまたはビアを通してキャリア１１の導電層１８に接続することができる。金属トレースのそれぞれは、基板１０の底部側の下にチタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、またはチタン銅合金の層を、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、またはチタン銅合金の層の下に電気メッキされた金属層を備えることができる。電気メッキされた金属層は、銅、金、アルミニウム、またはニッケルの層を含むか、またはそのような層であるものとすることができる。次に、コンデンサ、インダクタ、または抵抗器などの複数の受動コンポーネントを、基板１０の底部側に付着させ、ハンダを使用して金属トレースに接着することができる。ハンダは、ビスマス、インジウム、スズ、スズ鉛合金、スズ銀合金、スズ銀銅合金、スズ金合金、スズ銅合金を含むものとしてよい。受動コンポーネントが金属トレースに接着された後、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５ｊおよび５５５ｋなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができる。
【０３３５】
したがって、システムインパッケージまたはマルチチップモジュール５５５ｊは、順に、いくつかのハンダのうちの１つのハンダと、基板１０の底部側にある金属トレースのうちの１つの金属トレースと、基板１０内のメタルプラグまたはビアのうちの１つのメタルプラグまたはビアと、基板１０の頂部側にある導電層１８の金属相互接続部とを通して、図１２７に示されているようなメタルプラグ５ａに接続されている第１の端子を有し、順に、いくつかのハンダのうちの別の１つのハンダと、基板１０の底部側にある金属トレースのうちの別の１つの金属トレースと、基板１０内のメタルプラグまたはビアのうちの別の１つのメタルプラグまたはビアと、基板１０の頂部側にある導電層１８の別の金属相互接続部とを通して、図１２７に示されているようなメタルプラグ５ｆまたは５ｇに接続されうる、金属接合部８９のうちの１つの金属接合部に接続された第２の端子を有する、いくつかの受動コンポーネントのうちの１つの受動コンポーネントを有することができる。
【０３３６】
あるいは、システムインパッケージまたはマルチチップモジュール５５５ｊは、順に、いくつかのハンダのうちの１つのハンダと、基板１０の底部側にある金属トレースのうちの１つの金属トレースと、基板１０内のメタルプラグまたはビアのうちの１つのメタルプラグまたはビアと、基板１０の頂部側にある導電層１８の金属相互接続部とを通して、図１２７に示されているようなメタルプラグ５ｃまたは５ｄに接続されうる、金属接合部８９のうちの１つの金属接合部に接続された第１の端子を有し、順に、いくつかのハンダのうちの別の１つのハンダと、基板１０の底部側にある金属トレースのうちの別の１つの金属トレースと、基板１０内のメタルプラグまたはビアのうちの別の１つのメタルプラグまたはビアと、基板１０の頂部側にある導電層１８の別の金属相互接続部とを通して、図１２７に示されているようなメタルプラグ５ｆまたは５ｇに接続されうる、金属接合部８９のうちの別の１つの金属接合部に接続された第２の端子を有する、いくつかの受動コンポーネントのうちの１つの受動コンポーネントを有することができる。
【０３３７】
ハンダバンプもしくはボール１２６を使用して、システムインパッケージまたはマルチチップモジュール５５５ｊをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図１２９を参照すると、システムインパッケージまたはマルチチップモジュール５５５ｊを、例えば、ハンダバンプまたはボール１２６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、キャリア１７６の頂部側に接着することができることがわかる。次に、アンダーフィル１７４をシステムインパッケージまたはマルチチップモジュール５５５ｊのポリマー層１３６とキャリア１７６の頂部側との間に形成することができ、これによりハンダバンプまたはボール１２６を取り囲む。次に、複数のハンダボール１７８をキャリア１７６の底部側に形成することができる。図１２９に示されているキャリア１７６、アンダーフィル１７４、およびハンダボール１７８の明細は、それぞれ図８３に例示されているようなキャリア１７６、アンダーフィル１７４、およびハンダボール１７８の明細として参照することができる。
【０３３８】
図１３０は、以下のステップによって形成されうる、本開示の別の実施形態による別のシステムインパッケージまたはマルチチップモジュールを示している。図１２７に示されている構造を形成した後、図２７〜７９に例示されているようなステップをその後実行することができる。次に、金属バンプ６６８を、ポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の開口部の底部にあり、またポリマー層１３６内の開口部１３６ａの下にある、接点上とに形成することは、図８４に例示されているステップとして参照することができる。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５ｍなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができる。システムインパッケージまたはマルチチップモジュール５５５ｍでは、相互接続部３のそれぞれを金属バンプ６６８の１つまたは複数に接続することができる。
【０３３９】
金属バンプ６６８を使用して、システムインパッケージまたはマルチチップモジュール５５５ｍをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図１３１を参照すると、システムインパッケージまたはマルチチップモジュール５５５ｍを、例えば、金属バンプ６６８のハンダ濡れ層１４６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、図８３に例示されているキャリア１７６の頂部側に接着することができることがわかる。ハンダ濡れ層１４６をキャリア１７６の頂部側に予め形成されたハンダまたは金層と接合した後、複数の金属接合部１８０が、金属バンプ６６８のバリア層１４４とキャリア１７６の頂部側との間に形成される。金属接合部１８０は、５から５０マイクロメートルまでの範囲の厚さを有するＳｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金、Ｓｎ−Ａｕ合金、またはＳｎ−Ｐｂ合金の層とすることができる。あるいは、金属接合部１８０は、０．１から１０マイクロメートルまでの範囲の厚さを有する金層とすることができる。次に、図８３に例示されているアンダーフィル１７４をシステムインパッケージまたはマルチチップモジュール５５５ｍのポリマー層１３６とキャリア１７６の頂部側との間に形成することができ、これにより金属バンプ６６８と金属接合部１８０とを取り囲む。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成することができる。
【０３４０】
あるいは、図１２８〜１３１に示されているような絶縁または誘電体層１２２は、省くこともできる。この場合、ポリマー層１３６は、表面２２３と２２５と２２７と１３９ｓ上に形成され、金属相互接続部３の伝導層１２５ｃの接点は、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出される。さらに、接着／バリア層１３４が、金属相互接続部３の伝導層１２５ｃの、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出されている、接点上に形成される。
【０３４１】
図１３２は、例えば、以下のステップで形成することができる、ワイヤボンディング接合ワイヤ１８４を通して図８３に例示されているキャリア１７６に接続されているシステムインパッケージまたはマルチチップモジュール５５５ｎを含むマルチチップパッケージ５６６ｂを示している。図１２７に示されている構造を形成した後、図２７〜７６に例示されているようなステップをその後実行することができる。次に、絶縁または誘電体層１２２を、層１２５ａと１２５ｂの研削または研磨された表面上と、伝導層１２５ｃの研削または研磨された表面２２７上と、誘電体層１３９の露出されている頂面１３９ｓ上とに形成することと、複数の金属相互接続部またはトレース３００を、絶縁または誘電体層１２２上と、金属相互接続部３の伝導層１２５ｃの、層１２２内の複数の開口部１２２ａによって露出されている、複数の領域上とに形成することと、ポリマー層１３６を、絶縁または誘電体層１２２上と、金属相互接続部またはトレース３００上とに形成することとは、図８６に例示されているステップとして参照することができる。硬化させた後のポリマー層１３６は、例えば１から２０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有することができ、ポリマー層１３６内の複数の開口部１３６ａが、金属相互接続部またはトレース３００の複数の接点を露出する。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５ｎなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができる。
【０３４２】
次に、複数のシステムインパッケージまたはマルチチップモジュール５５５ｎを図８３に示されているキャリア１７６と、２０から１５０マイクロメートルまでの範囲の厚さを有する接着剤層１８２をキャリア１７６の頂部側に形成し、次いで、接着剤層１８２を使用して複数のシステムインパッケージまたはマルチチップモジュール５５５ｎをキャリア１１の頂部側に付着させることによって接合することができる。接着剤層１８２は、例えば、２０から１５０マイクロメートルまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８の層などのポリマー層とすることができる。次に、金線、銅線、またはアルミニウム線などの複数のワイヤ１８４をキャリア１７６の頂部側上と、金属相互接続部またはトレース３００の伝導層１５０の、ポリマー層１３６内の開口部１３６ａによって露出されている、接点上とに、ワイヤボンディングプロセスによってワイヤボンディング接合することができる。したがって、複数のシステムインパッケージまたはマルチチップモジュール５５５ｎの金属相互接続部またはトレース３００を、ワイヤボンディング接合ワイヤ１８４を通してキャリア１７６に物理的に、また電気的に接続することができる。次に、成形コンパウンド１８６を複数のシステムインパッケージまたはマルチチップモジュール５５５ｎ上と、キャリア１７６の頂部側上と、ワイヤボンディング接合ワイヤ１８４上とに形成し、ワイヤボンディング接合ワイヤ１８４と複数のシステムインパッケージまたはマルチチップモジュール５５５ｎとを封止することを、成形プロセスによって行うことができる。成形コンパウンド１８６は、エポキシ、炭素充填剤、またはガラス充填剤を含むことができ、ガラス充填剤または炭素充填剤をエポキシ中に分散させることができる。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成することができる。この後、個片化プロセスを実行して、キャリア１７６と成形コンパウンド１８６とを切断し、複数のマルチチップモジュール５６６ｂに切断分離することができる。マルチチップパッケージ５６６ｂは、ハンダボール１７８を通して、マザーボード、ボールグリッドアレイ（ＢＧＡ）基板、プリント配線基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続することができる。
【０３４３】
図１３３〜１３６は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図１３３を参照すると、図１２０に例示されている構造を形成した後、層１８、２６、および３４上と誘電体層６０の頂面上とに形成された誘電体層５０がエッチングで取り除かれ、誘電体層６０の頂部もエッチングで取り除かれることがわかるが、これは図８９に例示されているステップとして参照することができる。したがって、貫通ビア１７０ｖの底部と、誘電体層６０の頂面上と、支持材８０４の上の相互接続部または金属トレース３５ａの頂面上とにある誘電体層５０は、エッチングで取り除かれ、誘電体層５０は、貫通ビア１７０ｖの側壁上に残り、いわゆる貫通ビア１７０ｖ内の側壁誘電体層である。側壁誘電体層５０は、チップ６８内の、またはダミー基板（複数可）６２内の貫通ビア１７０ｖの側壁上に形成され、チップ６８の半導体基板５８によって、またはダミー基板（複数可）６２によって取り囲まれる。誘電体層６０は、０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．０５から２マイクロメートルまでの範囲、０．０５から１マイクロメートルまでの範囲、０．０５から０．５マイクロメートルまでの範囲、または０．０５から０．３マイクロメートルまでの範囲の残りの厚さＴ２２を有するものとしてよい。
【０３４４】
次に、図１３４を参照すると、接着／バリア層５２を貫通ビア１７０ｖによって露出されている層１８、２６、および３４上と、誘電体層６０のエッチングされた表面上と、側壁誘電体層５０上と、支持材８０４上にある相互接続部または金属トレース３５ａ上とに形成することと、シード層５４を接着／バリア層５２上に形成することと、フォトレジスト層１９４をシード層５４上に形成することと、複数の開口部１９４ａをフォトレジスト層１９４内に形成することと、伝導層５６をシード層５４の、層１９４内の開口部１９４ａによって露出されている、複数の領域上に形成することとは、図９０に例示されているステップとして参照することができる。
【０３４５】
次に、図１３５を参照すると、例えば、有機化学溶液を使用して、フォトレジスト層１９４が取り除かれることがわかる。次に、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスなどの好適なプロセスによって、伝導層５６の下にないシード層５４が取り除かれる。次に、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスなどの好適なプロセスによって、伝導層５６の下にない接着／バリア層５２が取り除かれる。したがって、誘電体層６０の上と、貫通ビア１７０ｖの上とにある層５２、５４、および５６は、誘電体層６０の上と、貫通ビア１７０ｖの上に、金属相互接続部１ａと１ｂとを含む、複数の金属相互接続部１を構成する。接着／バリア層５２および誘電体層６０の上の金属相互接続部１のシード層５４は、誘電体層６０の上の金属相互接続部１の伝導層５６のどの側壁１ｗにもないが、誘電体層６０の上の金属相互接続部１の伝導層５６の底部の下にある。誘電体層６０の上の金属相互接続部１の伝導層５６の側壁１ｗは、層５２と５４とによって覆われていない。貫通ビア１７０ｖ内の層５２、５４、および５６は、それぞれ、図１３３に示されているように貫通ビア１７０ａ、１７０ｃ、１７０ｄ、１７０ｆ、および１７０ｇ内のメタルプラグ（またはメタルビア）５ａ、５ｃ、５ｄ、５ｆ、および５ｇを含む、貫通ビア１７０ｖ内の複数のメタルプラグ（またはメタルビア）５ｐを構成する。チップ６８内と別々のダミー基板６２内のメタルプラグ５ｐのそれぞれは、貫通ビア１７０ｖ内の側壁誘電体層５０のうちの１つによって取り囲まれている。メタルプラグ５ａは、別々のダミー基板６２のうちの１つのダミー基板内に形成され、メタルプラグ５ｃ、５ｄ、５ｆ、および５ｇは、同じチップ６８内に形成される。支持材８０４および支持材８０４上の、相互接続層３４内の、相互接続部または金属トレース３５ａは、メタルプラグ５ｇの、相互接続層３４の頂面が位置する、水平部分より低い、２つの部分の間にあるものとしてよい。チップ６８内と別々のダミー基板６２内とに形成されたメタルプラグ５ｐは、金属相互接続部１とチップ６８の半導体デバイス３６とを接続し、金属相互接続部１とキャリア１１内の導電層１８の複数の接点とを接続することができる。
【０３４６】
例えば、メタルプラグ５ａなどの、メタルプラグ５ｐのうちの１つを別々のダミー基板６２のうちの１つのダミー基板内に形成し、貫通ビア１７０ａなどの、貫通ビア１７０ｖのうちの１つの貫通ビアの底部における導電層１８の接点上に形成することができる。メタルプラグ５ｃなどの、メタルプラグ５ｐのうちの別の１つをチップ６８のうちの１つのチップ内に形成し、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ｄの、貫通ビア１７０ｖのうちの別の１つの貫通ビア（貫通ビア１７０ｃなど）の底部にある、接点上に形成することができる。メタルプラグ５ｄなどの、メタルプラグ５ｐのうちの別の１つをチップ６８のうちの１つのチップ内に形成し、チップ６８のうちの１つのチップのパターン形成金属層２６内の相互接続部または金属トレース３５ｃの、貫通ビア１７０ｖのうちの別の１つの貫通ビア（貫通ビア１７０ｄなど）の底部にある、接点上に形成することができる。メタルプラグ５ｆなどの、メタルプラグ５ｐのうちの別の１つをチップ６８のうちの１つのチップ内に形成し、チップ６８のうちの１つのチップの相互接続層３４内の相互接続部または金属トレース３５ｂの、貫通ビア１７０ｖのうちの別の１つの貫通ビア（貫通ビア１７０ｆなど）の底部にある、接点上に形成することができる。メタルプラグ５ｇなどの、メタルプラグ５ｐのうちの別の１つをチップ６８のうちの１つのチップ内に形成し、メタルプラグ５ｐのうちの別の１つのメタルプラグ（メタルプラグ５ｇなど）の２つの左部分と右部分との間にある支持材（支持材８０４など）の上の相互接続部または金属トレース３５ａの接点上に形成し、貫通ビア１７０ｖのうちの１つの貫通ビア（貫通ビア１７０ａなど）の下にある相互接続部または金属トレース３５ｅの１つまたは複数の接点上に形成することができる。
【０３４７】
１ａまたは１ｂなどの、金属相互接続部１のうちの１つの金属相互接続部を、複数の別々のダミー基板６２の上に、複数のチップ６８の上に、複数のチップ６８の複数のエッジを横切って、複数の別々のダミー基板６２の複数のエッジを横切って形成することができる。金属相互接続部１ａを、別々のダミー基板６２のうちの１つのダミー基板内のメタルプラグ５ａを通して導電層１８の、貫通ビア１７０ａの底部にある、接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｃを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｄの、貫通ビア１７０ｃの底部にある、接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｄを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｃの、貫通ビア１７０ｄの底部にある、接点に接続することができる。金属相互接続部１ｂを、チップ６８のうちの１つのチップ内のメタルプラグ５ｆを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｂの、貫通ビア１７０ｆの底部にある、接点に接続し、チップ６８のうちの１つのチップ内のメタルプラグ５ｇを通してチップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｅの、貫通ビア１７０ｇの底部にある、接点（複数可）に接続し、メタルプラグ５ｇを通して支持材８０４上の相互接続部または金属トレース３５ａに接続することができる。金属相互接続部１ａをチップ６８のうちの別の１つのチップ内のメタルプラグ５ｐのうちの１つまたは複数のメタルプラグを通してチップ６８のうちの別の１つのチップ内の半導体デバイス３６のうちの１つまたは複数の半導体デバイスにさらに接続することができる。金属相互接続部１ｂをチップ６８のうちの別の１つのチップ内のメタルプラグ５ｐのうちの１つまたは複数のメタルプラグを通してチップ６８のうちの別の１つのチップ内の半導体デバイス３６のうちの１つまたは複数の半導体デバイスにさらに接続することができる。
【０３４８】
したがって、チップ６８のうちの１つのチップ内の半導体デバイス３６のうちの１つの半導体デバイスを、１ａまたは１ｂなどの、金属相互接続部１のうちの１つの金属相互接続部を通してチップ６８のうちの１つのチップ内、またはチップ６８のうちの別の１つのチップ内の半導体デバイス３６のうちの別の１つの半導体デバイスに接続し、金属相互接続部１のうちの１つの金属相互接続部を通してキャリア１１内の導電層１８の、貫通ビア１７０ｖのうちの１つの貫通ビア（貫通ビア１７０ａなど）の底部にある、接点に接続することができる。金属相互接続部１のそれぞれは、信号トレース、ビット線、クロックバス、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースであるものとしてよい。
【０３４９】
あるいは、素子６８は、チップを示すだけでなく、ウェハをも示すことができる。素子６８がウェハである場合、キャリア１１は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０３５０】
図１３６を参照すると、図１３５に例示されている構造を形成した後、図９２〜１０３に例示されているステップをその後実行して、システムインパッケージまたはマルチチップモジュール５５５ｏおよび５５５ｐなどの、複数のシステムインパッケージまたはマルチチップモジュールを形成することができることがわかる。
【０３５１】
いくつかの場合において、システムインパッケージまたはマルチチップモジュール５５５ｏは、キャリア１１内の複数のメタルプラグまたはビアと、キャリア１１の下の複数の金属トレースと、キャリア１１の下の複数の受動コンポーネントとをさらに備えることができる。キャリア１１内のメタルプラグまたはビアと、キャリア１１の下の金属トレースに関する詳細な説明は、図１０３に例示されている説明として参照することができる。コンデンサ、インダクタ、または抵抗器などの受動コンポーネントは、ハンダを使用して金属トレースに接着することができる。受動コンポーネントの１つを、メタルプラグ５ａ、５ｃ、５ｄ、５ｆ、または５ｇなどの、メタルプラグ５ｐのうちの１つに、順に、いくつかのハンダのうちの１つのハンダと、基板１０の底部側にある金属トレースのうちの１つの金属トレースと、基板１０内のメタルプラグまたはビアのうちの１つのメタルプラグまたはビアと、基板１０の頂部側にある導電層１８の金属相互接続部とを通して接続することができる。ハンダは、ビスマス、インジウム、スズ、スズ鉛合金、スズ銀合金、スズ銀銅合金、スズ金合金、スズ銅合金を含むものとしてよい。
【０３５２】
ハンダバンプもしくはボール１２６を使用して、システムインパッケージまたはマルチチップモジュール５５５ｏをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図１３７を参照すると、システムインパッケージまたはマルチチップモジュール５５５ｏは、例えば、ハンダバンプまたはボール１２６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、図８３に例示されているキャリア１７６の頂部側に接着されることがわかる。次に、図８３に例示されているアンダーフィル１７４がシステムインパッケージまたはマルチチップモジュール５５５ｏのポリマー層１３６とキャリア１７６の頂部側との間に形成され、これによりハンダバンプまたはボール１２６を取り囲む。次に、図８３に例示されているハンダボール１７８がキャリア１７６の底部側に形成される。
【０３５３】
図１３８は、以下のステップによって形成されうる、本開示の別の実施形態による別のシステムインパッケージまたはマルチチップモジュールを示している。図１３５に例示されている構造を形成した後、図９２〜１０２に例示されているようなステップをその後実行することができ、次いで、図７８と７９とに例示されているようなステップをその後実行することができる。次に、金属バンプ６６８を、ポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の開口部の底部にあり、またポリマー層１３６内の開口部１３６ａの下にある、接点上とに形成することは、図８４に例示されているステップとして参照することができる。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５ｑなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離する。システムインパッケージまたはマルチチップモジュール５５５ｑでは、相互接続部３のそれぞれを金属バンプ６６８の１つまたは複数に接続することができる。
【０３５４】
金属バンプ６６８を使用して、システムインパッケージまたはマルチチップモジュール５５５ｑをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図１３９を参照すると、システムインパッケージまたはマルチチップモジュール５５５ｑが、例えば、金属バンプ６６８のハンダ濡れ層１４６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、図８３に例示されているキャリア１７６の頂部側に接着されることがわかる。ハンダ濡れ層１４６をキャリア１７６の頂部側に予め形成されたハンダまたは金層と接合した後、複数の金属接合部１８０が、金属バンプ６６８のバリア層１４４とキャリア１７６の頂部側との間に形成される。金属接合部１８０は、５から５０マイクロメートルまでの範囲の厚さを有するＳｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金、Ｓｎ−Ａｕ合金、またはＳｎ−Ｐｂ合金の層とすることができる。あるいは、金属接合部１８０は、０．１から１０マイクロメートルまでの範囲の厚さを有する金層とすることができる。次に、図８３に例示されているアンダーフィル１７４がシステムインパッケージまたはマルチチップモジュール５５５ｑのポリマー層１３６とキャリア１７６の頂部側との間に形成され、これにより金属バンプ６６８と金属接合部１８０とを取り囲む。次に、図８３に例示されているハンダボール１７８がキャリア１７６の底部側に形成される。
【０３５５】
あるいは、図１３６〜１３９に示されているような絶縁または誘電体層１２２は、省くこともできる。この場合、ポリマー層１３６は、金属相互接続部３の伝導層１２５ｃ上と、誘電体層１３９のエッチングされた表面上と、金属相互接続部３同士の間のギャップ内とに形成され、金属相互接続部３の伝導層１２５ｃの接点は、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出される。さらに、接着／バリア層１３４が、金属相互接続部３の伝導層１２５ｃの、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出されている、接点上に形成される。
【０３５６】
図１４０は、例えば、以下のステップで形成することができる、ワイヤボンディング接合ワイヤ１８４を通して図８３に例示されているキャリア１７６に接続されているシステムインパッケージまたはマルチチップモジュール５５５ｒを含むマルチチップパッケージ５６６ｃを示している。図１３５に示されている構造を形成した後、図９２〜１０１に例示されているようなステップをその後実行することができる。次に、絶縁または誘電体層１２２を、金属相互接続部３の伝導層１２５ｃ上と、誘電体層１３９のエッチングされた表面上と、金属相互接続部３同士の間のギャップ内とに形成することと、複数の金属相互接続部またはトレース３００を絶縁または誘電体層１２２上と、金属相互接続部３の伝導層１２５ｃの、層１２２内の複数の開口部１２２ａによって露出されている、複数の領域上とに形成することと、ポリマー層１３６を絶縁または誘電体層１２２上と、金属相互接続部またはトレース３００上とに形成することとは、図１０７に例示されているステップとして参照することができる。硬化させた後のポリマー層１３６は、例えば１から２０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有することができ、ポリマー層１３６内の複数の開口部１３６ａが、金属相互接続部またはトレース３００の複数の接点を露出する。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５ｒなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができる。
【０３５７】
次に、複数のシステムインパッケージまたはマルチチップモジュール５５５ｒを図８３に示されているキャリア１７６と、２０から１５０マイクロメートルまでの範囲の厚さを有する接着剤層１８２をキャリア１７６の頂部側に形成し、次いで、接着剤層１８２を使用して複数のシステムインパッケージまたはマルチチップモジュール５５５ｒをキャリア１１の頂部側に付着させることによって接合することができる。接着剤層１８２は、例えば、２０から１５０マイクロメートルまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８の層などのポリマー層とすることができる。次に、金線、銅線、またはアルミニウム線などの複数のワイヤ１８４をキャリア１７６の頂部側上と、金属相互接続部またはトレース３００の伝導層１５０の、ポリマー層１３６内の開口部１３６ａによって露出されている、接点上とに、ワイヤボンディングプロセスによってワイヤボンディング接合することができる。したがって、複数のシステムインパッケージまたはマルチチップモジュール５５５ｒの金属相互接続部またはトレース３００を、ワイヤボンディング接合ワイヤ１８４を通してキャリア１７６に物理的に、また電気的に接続することができる。次に、成形コンパウンド１８６を複数のシステムインパッケージまたはマルチチップモジュール５５５ｒ上と、キャリア１７６の頂部側上と、ワイヤボンディング接合ワイヤ１８４上とに形成し、ワイヤボンディング接合ワイヤ１８４と複数のシステムインパッケージまたはマルチチップモジュール５５５ｒとを封止することを、成形プロセスによって行うことができる。成形コンパウンド１８６は、エポキシ、炭素充填剤、またはガラス充填剤を含むことができ、ガラス充填剤または炭素充填剤をエポキシ中に分散させることができる。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成することができる。この後、個片化プロセスを実行して、キャリア１７６と成形コンパウンド１８６とを切断し、複数のマルチチップモジュール５６６ｃに切断分離することができる。マルチチップモジュール５６６ｃは、ハンダボール１７８を通して、マザーボード、ボールグリッドアレイ（ＢＧＡ）基板、プリント配線基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続することができる。
【０３５８】
あるいは、図７〜１０９に例示されているチップ６８を、シャロートレンチアイソレーション（ＳＴＩ）５００ｂより厚い絶縁リング５００ａをさらに備える図１４１Ｊに示されている別のタイプのチップ６８と置き換えることができる。図１４１Ａ〜１４１Ｊは、本開示の一実施形態による別のタイプのチップ６８を形成するためのプロセスを示している。図１４１Ａを参照すると、例えば１０から２５０ナノメートルまでの範囲の厚さを有する絶縁層３０１がウェハ６８０の半導体基板５８上に形成されうることがわかる。半導体基板５８は、１００から５００マイクロメートルまでの範囲、好ましくは１５０から２５０マイクロメートルまでの範囲または１００から３００マイクロメートルまでの範囲など、例えば、１００マイクロメートルより大きい厚さを有するシリコンゲルマニウム（ＳｉＧｅ）基板、ガリウムヒ素（ＧａＡｓ）基板、またはシリコン基板とすることができる。絶縁層３０１は、例えば、半導体基板５８の頂面上の１から２０ナノメートルまでの範囲の厚さを有するパッド酸化物と、パッド酸化物上の１０から２００ナノメートルまでの範囲の厚さを有する窒化ケイ素層とからなるものとしてよい。絶縁層３０１を半導体基板５８の頂面上に形成した後、パターン形成フォトレジスト層３０２を絶縁層３０１の窒化ケイ素層上に形成することができる。パターン形成フォトレジスト層３０２内の複数の開口部３０２ａが、絶縁層３０１の窒化ケイ素層の複数の領域を露出する。
【０３５９】
次に、図１４１Ｂを参照すると、複数のシャロートレンチ３０３を半導体基板５８内に、開口部３０２ａの下の絶縁層３０１を取り除き、開口部３０２ａの下の半導体基板５８をエッチングして、例えば、０．１から０．５マイクロメートルまでの範囲、好ましくは０．１５から０．４マイクロメートルまでの範囲の半導体基板５８内の深さＤ１０を持つシャロートレンチ３０３をリードすることによって形成することができることがわかる。
【０３６０】
次に、図１４１Ｃを参照すると、パターン形成フォトレジスト層３０２が、化学溶液を使用して取り除かれ、次いで、パターン形成フォトレジスト層３０４が絶縁層３０１の窒化ケイ素層上に形成されうることがわかる。パターン形成フォトレジスト層３０４内の複数のリング形状の開口部３０４ａが、絶縁層３０１の窒化ケイ素層の複数のリング形状の領域を露出する。
【０３６１】
次に、図１４１Ｄを参照すると、複数のリング形状のトレンチ３０５が半導体基板５８内に、リング形状の開口部３０４ａの下の絶縁層３０１を取り除き、リング形状の開口部３０４ａの下の半導体基板５８をエッチングし、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲の、半導体基板５８内の深さＤ１１を持つリング形状のトレンチ３０５をリードすることによって形成されることがわかる。リング形状のトレンチ３０５は、円形リング、楕円形リング、正方形リング、矩形リング、または多角形リングのようなものとすることができる。
【０３６２】
次に、図１４１Ｅおよび１４１Ｆを参照すると、パターン形成フォトレジスト層３０４が、化学溶液を使用して取り除かれることがわかる。図１４１Ｅは、図１４１Ｆに示されているようなトレンチ３０３および３０５の概略上面斜視図であり、図１４１Ｆは、図１４１Ｅに示されている線Ｌ−Ｌにそって切り取った断面図であるものとしてよい。半導体基板５８内に形成されたシャロートレンチ３０３は、シャロートレンチアイソレーション（ＳＴＩ）を収容するために使用される。半導体基板５８内に形成されたリング形状のトレンチ３０５は、絶縁リングを収容するために使用される。リング形状のトレンチ３０５のそれぞれは、外周上の外側の点と内周上の、その外側の点に最も近い、内側の点との間の横方向距離Ｗ９を有することができ、横方向幅Ｗ９は、０．１から２０マイクロメートルまでの範囲、０．１から１０マイクロメートルまでの範囲、０．１から５マイクロメートルまでの範囲、０．１から２マイクロメートルまでの範囲、または０．１から１マイクロメートルまでの範囲とすることができる。リング形状のトレンチ３０５のそれぞれの外周上の２つの対向点の間の水平距離Ｄ１２は、２から１００マイクロメートルまでの範囲、２から５０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、２から１０マイクロメートルまでの範囲、または２から５マイクロメートルまでの範囲とすることができる。外周が円形である場合、水平距離Ｄ１２は、円形の外周の直径（幅）である。あるいは、外周が楕円形である場合、水平距離Ｄ１２は、楕円形の外周の最長直径（幅）である。
【０３６３】
次に、図１４１Ｇを参照すると、無機材料５００、絶縁材料を絶縁層３０１の窒化ケイ素層上と、トレンチ３０３および３０５内とに、化学気相成長（ＣＶＤ）プロセスなどの好適なプロセスを使用するによって形成することができることがわかる。無機材料５００は、酸化ケイ素または窒化ケイ素を含むか、またはそのようなものとすることができる。
【０３６４】
次に、図１４１Ｈを参照すると、トレンチ３０３と３０５との外側にある無機材料５００は、化学機械研磨（ＣＭＰ）プロセスなどの好適なプロセスによって取り除くことができ、絶縁層３０１のすべてが、化学溶液を使用することによって、エッチングでさらに取り除かれうることがわかる。したがって、無機材料５００は、リング形状のトレンチ３０５内に、いわゆる絶縁リング５００ａとして残り、壁を取り囲み、シャロートレンチ３０３内に、いわゆるシャロートレンチアイソレーション（ＳＴＩ）５００ｂとして残る。絶縁リング５００ａのそれぞれは、酸化ケイ素または窒化ケイ素を含むか、またはそのようなものとすることができ、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲の厚さＴ２６を有するものとしてよい。シャロートレンチアイソレーション（ＳＴＩ）５００ｂは、酸化ケイ素または窒化ケイ素を含むか、またはそのようなものとすることができ、例えば、０．１から０．５マイクロメートルまでの範囲、好ましくは０．１５から０．４マイクロメートルまでの範囲の厚さＴ２５を有するものとしてよい。絶縁リング５００ａのうちの１つの絶縁リングの底部とシャロートレンチアイソレーション５００ｂの底部との間の垂直距離Ｄ１３は、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から２５マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または０．１から２マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより大きいものとしてよい。
【０３６５】
次に、図１４１Ｉを参照すると、複数の半導体基板３６を半導体基板５８内に、および／または半導体基板５８上に形成することができ、次いで、複数の誘電体層４２と４４と４６と４８と、複数のビアプラグ２６ａと３４ａと、相互接続層３４と、パターン形成金属層２６と、パッシベーション層２４とを半導体基板５８の頂面の上に形成することができることがわかる。
【０３６６】
次に、図１４１Ｊを参照すると、個片化プロセスを実行して、半導体基板５８とウェハ６８０の層２４、４２、４４、４６、および４８とを切断し、複数のチップ６８（これらのうちの１つが図示されている）に切断分離することができることがわかる。チップ６８のそれぞれは、前述の相互接続部または金属トレース３５ａ、３５ｂ、３５ｃ、および３５ｄを備える。図７内のチップ６８の素子を示す同じ参照番号で示されている図１４１Ｊ内のチップ６８の素子は、図７に例示されているチップ６８の素子と同じ材料およびスペックを有する。図１４１Ｊに示されているチップ６８は、図７に示されているチップ６８の反転した配置構成である。
【０３６７】
あるいは、図３３〜１０９に例示されているチップ７２のそれぞれを、シャロートレンチアイソレーション（ＳＴＩ）５００ｂより厚い絶縁リング５００ａをさらに備える図１４１Ｋに示されている別のタイプのチップ７２ａまたは７２ｂと置き換えることができる。図１４１Ｋは、本開示の一実施形態によるチップ７２ａまたは７２ｂの断面図を示している。図３３内のチップ７２の素子を示す同じ参照番号で示されている図１４１Ｋ内のチップ７２ａまたは７２ｂの素子は、図３３に例示されているチップ７２の素子と同じ材料およびスペックを有する。図１４１Ｋに示されているチップ７２ａまたは７２ｂは、図３３に示されているチップ７２の反転した配置構成である。図１４１Ｋを参照すると、チップ７２ａまたは７２ｂのそれぞれは、半導体基板９６と、絶縁リング５００ａと、シャロートレンチアイソレーション（ＳＴＩ）５００ｂと、半導体デバイス１０２と、パッシベーション層７４と、誘電体層８２と１０８と１０４と１００と、パターン形成金属層１１４と、相互接続層１０６と、ビアプラグ１０６ａと１１４ａとを備えることがわかる。絶縁リング５００ａを半導体基板９６内のリング形状のトレンチ３０５内に形成するステップと、シャロートレンチアイソレーション（ＳＴＩ）５００ｂを半導体基板９６内のシャロートレンチ３０３内に形成するステップとは、図１４１Ａ〜１４１Ｈに例示されているような絶縁リング５００ａを半導体基板５８内のリング形状のトレンチ３０５内に形成するステップと、シャロートレンチアイソレーション（ＳＴＩ）５００ｂを半導体基板５８内のシャロートレンチ３０３内に形成するステップとして参照することができる。シャロートレンチ３０３、リング形状のトレンチ３０５、絶縁リング５００ａ、およびシャロートレンチアイソレーション（ＳＴＩ）５００ｂの明細は、それぞれ図１４１Ａ〜１４１Ｈに例示されている、シャロートレンチ３０３、リング形状のトレンチ３０５、絶縁リング５００ａ、およびシャロートレンチアイソレーション（ＳＴＩ）５００ｂの明細として参照することができる。
【０３６８】
ある場合には、チップ７２ａは、チップ７２ｂのと異なる回路設計を有していてもよい。また別の場合には、チップ７２ａは、チップ７２ｂのと同じ回路設計を有していてもよい。あるいは、チップ７２ａは、チップ７２ｂと異なる面積（頂面）またはサイズを有していてもよい。また別の場合には、チップ７２ａは、チップ７２ｂと同じ面積（頂面）またはサイズを有していてもよい。
【０３６９】
あるいは、図５７〜１０９に例示されているチップ１１８のそれぞれを、シャロートレンチアイソレーション（ＳＴＩ）５００ｂより厚い絶縁リング５００ａをさらに備える図１４１に示されている別のタイプのチップ１１８ａまたは１１８ｂと置き換えることができる。図１４１Ｌは、本開示の一実施形態によるチップ１１８ａまたは１１８ｂの断面図を示している。図５７内のチップ１１８の素子を示す同じ参照番号で示されている図１４１Ｌ内のチップ１１８ａまたは１１８ｂの素子は、図５７に例示されているチップ１１８の素子と同じ材料およびスペックを有する。図１４１Ｌに示されているチップ１１８ａまたは１１８ｂは、図５７に示されているチップ１１８の反転した配置構成である。図１４１Ｌを参照すると、チップ１１８ａまたは１１８ｂのそれぞれは、半導体基板１２４と、絶縁リング５００ａと、シャロートレンチアイソレーション（ＳＴＩ）５００ｂと、半導体デバイス１３と、パッシベーション層２１と、誘電体層７８と２８と３８と４０と、パターン形成金属層１９と、相互接続層１７と、ビアプラグ１７ａと１９ａとを備えることがわかる。絶縁リング５００ａを半導体基板１２４内のリング形状のトレンチ３０５内に形成するステップと、シャロートレンチアイソレーション（ＳＴＩ）５００ｂを半導体基板１２４内のシャロートレンチ３０３内に形成するステップとは、図１４１Ａ〜１４１Ｈに例示されているような絶縁リング５００ａを半導体基板５８内のリング形状のトレンチ３０５内に形成するステップと、シャロートレンチアイソレーション（ＳＴＩ）５００ｂを半導体基板５８内のシャロートレンチ３０３内に形成するステップとして参照することができる。シャロートレンチ３０３、リング形状のトレンチ３０５、絶縁リング５００ａ、およびシャロートレンチアイソレーション（ＳＴＩ）５００ｂの明細は、それぞれ図１４１Ａ〜１４１Ｈに例示されている、シャロートレンチ３０３、リング形状のトレンチ３０５、絶縁リング５００ａ、およびシャロートレンチアイソレーション（ＳＴＩ）５００ｂの明細として参照することができる。
【０３７０】
ある場合には、チップ１１８ａは、チップ１１８ｂのと異なる回路設計を有していてもよい。また別の場合には、チップ１１８ａは、チップ１１８ｂのと同じ回路設計を有していてもよい。あるいは、チップ１１８ａは、チップ１１８ｂと異なる面積（頂面）またはサイズを有していてもよい。また別の場合には、チップ１１８ａは、チップ１１８ｂと同じ面積（頂面）またはサイズを有していてもよい。
【０３７１】
図１４２〜１８１は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図１４２を参照すると、図１４１Ｊに例示されている複数のチップ６８および前述のダミー基板（複数可）６２は層２２を使用してキャリア１１と接合されることがわかるが、これは図１〜９に例示されているステップとして参照することができる。
【０３７２】
次に、図１４３を参照すると、ポリシリコン、酸化ケイ素、またはポリマーなどの封止／ギャップ充填材６４を、それぞれのチップ６８の半導体基板５８の裏面上とダミー基板（複数可）６２上とギャップ４と８内とに形成することができることがわかるが、これは図１０に例示されているステップとして参照することができる。
【０３７３】
次に、図１４４を参照すると、封止／ギャップ充填材６４、それぞれのチップ６８の半導体基板５８の裏面、およびダミー基板（複数可）６２は、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、好適なプロセスによって、チップ６８内の絶縁リング５００ａのすべてが、半導体基板５８のどの部分も上に置かれていない底面５００ｓを露出するまで、研削または研磨されることがわかる。
【０３７４】
したがって、チップ６８のうちのそれぞれのチップの半導体基板５８を、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ１に薄化することができる。チップ６８のうちのそれぞれのチップに関して、研削または研磨プロセスの後、絶縁リング５００ａおよび半導体基板５８は同じ厚さＴ１を持つものとしてよい。好ましくは、チップ６８のそれぞれは、研削もしくは研磨プロセスの後に、例えば３から１０５マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有するものとしてよい。研削もしくは研磨プロセスの後に、ダミー基板（複数可）６２は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ２に薄化することができ、ギャップ４と８とに残っている封止／ギャップ充填材６４は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の垂直厚さＴ３を有するものとしてよい。それぞれのチップ６８の裏面の、半導体基板５８の研削または研磨された表面５８ｓおよびダミー基板（複数可）６２の研削または研磨された表面（複数可）６２ｓは、実質的に平坦であり、封止／ギャップ充填材６４で覆われていないものとしてよい。研削または研磨された表面（複数可）６２ｓは、それぞれのチップ６８の研削または研磨された表面５８ｓと実質的に同一平面であり、またギャップ４と８との中の封止／ギャップ充填材６４の研削または研磨された表面６４ｓと実質的に同一平面であり、また絶縁リング５００ａの露出された底面５００ｓと実質的に同一平面であるものとすることができる。それぞれのチップ６８において、半導体基板５８の研削または研磨された表面５８ｓとシャロートレンチアイソレーション５００ｂの底部との間の垂直距離Ｄ１４は、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から２５マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または０．１から２マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより大きいものとしてよい。
【０３７５】
あるいは、図１４５および１４６は、図１４４に例示されている構造を形成するための別の技術を示している。図１４５を参照すると、図１４２に例示されている構造を形成した後、ポリシリコンまたは酸化ケイ素などの封止／ギャップ充填材６４を、それぞれのチップ６８の半導体基板５８の裏面上とダミー基板（複数可）６２上とギャップ４と８内とに形成することができ、次いで、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、または成形コンパウンドなどのポリマー６５を、封止／ギャップ充填材６４上とギャップ４と８との中に形成することができることがわかる。ギャップ４と８との中の封止／ギャップ充填材６４は、例えば１０から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲、または２０から５０マイクロメートルまでの範囲の垂直厚さＴ４を有するものとしてよい。
【０３７６】
次に、図１４６を参照すると、機械研削プロセスは、例えば、水と一緒に研磨または研削パッドを使用して、ポリマー６５と、封止／ギャップ充填材６４と、それぞれのチップ６８の半導体基板５８の裏面と、ダミー基板（複数可）６２とを、ポリマー６５のすべてが取り除かれるまで、またギャップ４と８との中の封止／ギャップ充填材６４の所定の垂直厚さＴ５に達するまで、研削することによって実行されうることがわかる。所定の垂直厚さＴ５は、例えば１０から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲、または２０から５０マイクロメートルまでの範囲の垂直厚さＴ５であるものとしてよい。研磨または研削パッドは、機械研削プロセスを実行するために、例えば、０．５から１５マイクロメートルまでの範囲の平均粒径を有する粗いグリットを備えることができる。このステップでは、それぞれのチップ６８の半導体基板５８は、絶縁リング５００ａの真上にいくつかの部分を有する。その後、化学機械研磨（ＣＭＰ）プロセスは、例えば、スラリー含有化学薬品を使う研磨パッドと平均粒径が例えば０．０２から０．０５マイクロメートルまでの範囲であるシリカのような微細研磨剤を使用して、それぞれのチップ６８の半導体基板５８の裏面と、ダミー基板（複数可）６２と、ギャップ４と８との中の封止／ギャップ充填材６４とを、チップ６８内の絶縁リング５００ａのすべてが、半導体基板５８のどの部分も上に置かれていない露出した底面５００ｓを持つまで、研磨することによって、図１４４に示されているように、実行することができる。したがって、研削または研磨プロセスの後、チップ６８のうちのそれぞれのチップの半導体基板５８を、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ１に薄化することができる。チップ６８のうちのそれぞれのチップに関して、研削または研磨プロセスの後、絶縁リング５００ａおよび半導体基板５８は同じ厚さＴ１を持つものとしてよい。
【０３７７】
化学機械研磨（ＣＭＰ）プロセスの後に、それぞれのチップ６８の裏面の、半導体基板５８の研磨された表面５８ｓおよびダミー基板（複数可）６２の研磨された表面（複数可）６２ｓは、実質的に平坦であり、封止／ギャップ充填材６４で覆われていないものとしてよい。研磨された表面（複数可）６２ｓは、それぞれのチップ６８の研磨された表面５８ｓと実質的に同一平面であり、またギャップ４と８との中の封止／ギャップ充填材６４の研磨された表面６４ｓと実質的に同一平面であり、また絶縁リング５００ａの露出された底面５００ｓと実質的に同一平面であるものとすることができる。研磨された表面５８ｓ、６２ｓ、および６４ｓは、例えば、２０ナノメートル未満の微小粗さを有することができる。シリカのような非常に細かい研磨剤と比較的弱い薬品腐食を使用する、化学機械研磨（ＣＭＰ）プロセスは、変形とひっかき傷とをほとんど生じさせることなく、表面５８ｓと６２ｓと６４ｓとを形成し、このことは、化学機械研磨（ＣＭＰ）プロセスが、きれいな表面５８ｓと６２ｓと６４ｓとを形成する最終的な研磨ステップに非常によく適していることを意味している。それぞれのチップ６８の非常に薄い半導体基板１０を形成するために、機械研削プロセスと化学機械研磨（ＣＭＰ）プロセスとを使用することが実行されうる。したがって、化学機械研磨（ＣＭＰ）プロセスの後に、チップ６８のそれぞれは、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さに薄化することができ、ダミー基板（複数可）６２は、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ２に薄化することができ、ギャップ４と８との中の封止／ギャップ充填材６４は、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ３に薄化することができる。
【０３７８】
図１４７を参照すると、図１４４に例示されている構造を形成した後、図１４に例示されている誘電体層６０が、それぞれのチップ６８の半導体基板５８の表面５８ｓ上と、ダミー基板（複数可）６２の表面（複数可）６２ｓ上と、チップ６８内の絶縁リング５００ａの露出されている底面５００ｓ上と、封止／ギャップ充填材６４の表面６４ｓ上とに形成される。
【０３７９】
次に、図１４８を参照すると、貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆを含む、複数の貫通ビア１７０ｖが、チップ６８内と、ダミー基板（複数可）６２内とに形成され、キャリア１１の導電層１８を露出し、チップ６８の層２６と３４とを露出することができ、これは図１５に例示されているステップとして参照することができるが、実施形態では、チップ６８内に貫通ビア１７０ｖ（ビア１７０ｂ〜１７０ｆなど）を形成することは、チップ６８内の絶縁リング５００ａによって取り囲まれている半導体基板５８をエッチングで貫通することを含む。チップ６８内の貫通ビア１７０ｖのそれぞれは、チップ６８内の絶縁リング５００ａのうちの１つの絶縁リングを貫通する。
【０３８０】
例えば、チップ６８のうちの１つのチップ内の貫通ビア１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆは、チップ６８のうちの１つのチップ内の絶縁リング５００ａを貫通する。貫通ビア１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆを形成することは、チップ６８のうちの１つのチップ内の絶縁リング５００ａによって取り囲まれている半導体基板５８をエッチングで貫通するプロセスを含む。したがって、貫通ビア１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆは、チップ６８のうちの１つのチップの半導体基板５８を貫通し、チップ６８のうちの１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングによって取り囲まれる。チップ６８のうちの１つのチップの半導体基板５８は、貫通ビア１７０ｂと１７０ｃと１７０ｄと１７０ｅと１７０ｆとを取り囲む絶縁リング５００ａの内面上にいくつかの部分を有する。
【０３８１】
貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、または１７０ｆなどの、貫通ビア１７０ｖのそれぞれは、例えば、０．５から１００マイクロメートルまでの範囲、０．５から５０マイクロメートルまでの範囲、０．５から３０マイクロメートルまでの範囲、０．５から２０マイクロメートルまでの範囲、０．５から１０マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の幅もしくは直径を有するものとしてよい。貫通ビア１７０ａ〜１７０ｆなどの貫通ビア１７０ｖに関する詳細については、図１５の図解を参照されたい。
【０３８２】
図１４８に示されているように、誘電体または絶縁層２０と接着剤または酸化ケイ素層２２とチップ６８のうちの１つのチップの層２４、４２、および４４とによって構成される支持材８０１は、露出されている相互接続部または金属トレース３５ａを支持することを目的としてキャリア１１の導電層１８と貫通ビア１７０ｅによって露出されている相互接続層３４内の相互接続部または金属トレース３５ａとの間にある。支持材８０１は、例えば０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の高さと、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅を有することができる。
【０３８３】
図１４９は、図１４８に例示されているように貫通ビア１７０ｅと貫通ビア１７０ｅを取り囲む絶縁リング５００ａと相互接続部または金属トレース３５ａとを示す概略上面斜視図の第１の例である。図１４９に示されている概略上面斜視図は、図１６に示されている概略上面斜視図と、図１４９に示されている貫通ビア１７０ｅがチップ６８のうちの１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リング内に形成されることを除き、類似している。図１４８と１４９とに示されているような貫通ビア１７０ｅと相互接続部または金属トレース３５ａに関する詳細については、図１５および１６の図解を参照されたい。
【０３８４】
図１５０は、図１４８に例示されているように貫通ビア１７０ｅと貫通ビア１７０ｅを取り囲む絶縁リング５００ａと相互接続部または金属トレース３５ａとを示す概略上面斜視図の第２の例である。図１５０に示されている概略上面斜視図は、図１７に示されている概略上面斜視図と、図１５０に示されている貫通ビア１７０ｅがチップ６８のうちの１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リング内に形成されることを除き、類似している。図１４８と１５０とに示されているような貫通ビア１７０ｅと相互接続部または金属トレース３５ａに関する詳細については、図１５および１７の図解を参照されたい。
【０３８５】
図１５１は、図１４８に例示されているように貫通ビア１７０ｅと貫通ビア１７０ｅを取り囲む絶縁リング５００ａと相互接続部または金属トレース３５ａとを示す概略上面斜視図の第３の例である。図１５１に示されている概略上面斜視図は、図１８に示されている概略上面斜視図と、図１５１に示されている貫通ビア１７０ｅがチップ６８のうちの１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リング内に形成されることを除き、類似している。図１４８と１５１とに示されているような貫通ビア１７０ｅと相互接続部または金属トレース３５ａに関する詳細については、図１５および１８の図解を参照されたい。
【０３８６】
図１５２は、図１４８に例示されているように貫通ビア１７０ｅと貫通ビア１７０ｅを取り囲む絶縁リング５００ａと相互接続部または金属トレース３５ａとを示す概略上面斜視図の第４の例である。図１５２に示されている概略上面斜視図は、図１６Ａに示されている概略上面斜視図と、図１５２に示されている貫通ビア１７０ｅがチップ６８のうちの１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リング内に形成されることを除き、類似している。図１５２に示されているような貫通ビア１７０ｅと相互接続部または金属トレース３５ａに関する詳細については、図１６Ａの図解を参照されたい。
【０３８７】
図１５３を参照すると、図１４８に例示されている構造を形成した後、フォトレジスト層１６８が誘電体層６０上に形成され、フォトレジスト層１６８内の複数の開口部１６８ａにより誘電体層６０および貫通ビア１７０ｖが露出されることがわかる。フォトレジスト層１６８は、例えば０．５から３０マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０３８８】
次に、図１５４を参照すると、複数のトレンチ６０ｔが、開口部１６８ａの下の誘電体層６０を、例えば異方性プラズマエッチングプロセスを使用して、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の深さＤ３までエッチングすることによって誘電体層６０内に形成されることがわかる。エッチングプロセスの後、トレンチ６０ｔの下の誘電体層６０は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の残り厚さＴ６を有する。
【０３８９】
あるいは、エッチストップ技術を誘電体層６０内のトレンチ６０ｔを形成するプロセスに応用することができる。この場合、誘電体層６０は、図１４４に示されている表面５８ｓと６２ｓと６４ｓと５００ｓ上の第１の酸化ケイ素層と、第１の酸化ケイ素層上の、エッチストップ層として使用される、オキシ窒化ケイ素層と、オキシ窒化ケイ素層上の例えば０．１から５マイクロメートルまでの範囲または０．３から１．５マイクロメートルまでの範囲の厚さを有する第２の酸化ケイ素層とを含むものとしてよい。トレンチ６０ｔは、フォトレジスト層１６８内の開口部１６８ａの下の誘電体層６０の第２の酸化ケイ素層を、誘電体層６０のオキシ窒化ケイ素層が開口部１６８ａによって露出されるまで、エッチングすることによって誘電体層６０内に形成されうる。したがって、トレンチ６０ｔは、誘電体層６０の第２の酸化ケイ素層内に形成され、トレンチ６０ｔの下にある、オキシ窒化ケイ素層と第１の酸化ケイ素層とからなる、残りの誘電体層６０は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の厚さＴ６を有する。
【０３９０】
次に、図１５５を参照すると、例えば、有機化学薬品を使用することによって、フォトレジスト層１６８が取り除かれることがわかる。誘電体層６０内に形成されているトレンチ６０ｔは、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。図１５６は、図１５５に示されているトレンチ６０ｔと貫通ビア１７０ｖとを示す概略上面斜視図の一例であり、図１５５は、図１５６に示されている線Ｄ−Ｄにそって切り取った断面図である。
【０３９１】
あるいは、図１５５に例示されているトレンチ６０ｔを誘電体層６０内に、図１４８に例示されている貫通ビア１７０ｖがチップ６８内とダミー基板（複数可）６２内とに形成される前に、形成することができる。特に、誘電体層６０が図１４７に示されているように表面５８ｓと６２ｓと６４ｓと５００ｓとに形成された後、図１５５に例示されているトレンチ６０ｔが誘電体層６０内に形成され、次いで、図１４８に例示されている貫通ビア１７０ｖがチップ６８内と、ダミー基板（複数可）６２内とに形成され、キャリア１１の導電層１８を露出し、またチップ６８の層２６と３４とを露出する。
【０３９２】
あるいは、図１５５Ａを参照すると、図１５５に示されているような誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが、以下のステップによって形成されうる。図１４４に例示されている構造を形成した後、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲または０．１５から２マイクロメートルまでの範囲の厚さＣ１を有する酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、またはオキシ炭化ケイ素の層などの絶縁層６０ａを、それぞれのチップ６８の半導体基板５８の表面５８ｓ上と、ダミー基板（複数可）６２の表面（複数可）６２ｓ上と、チップ６８内の絶縁リング５００ａの露出されている底面５００ｓ上と、図１４４に示されているような封止／ギャップ充填材６４の表面６４ｓ上とに形成する。
【０３９３】
次に、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層などのポリマー層６０ｂを絶縁層６０ａ上に、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスなどの好適なプロセスを使用することによって形成する。次に、露光プロセスと現像プロセスとを使用して、ポリマー層６０ｂ内に、絶縁層６０ａを露出する、トレンチ６０ｔを形成することができる。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてポリマー層６０ｂを露光することができる。次に、ポリマー層６０ｂを、１５０℃から４００℃までの範囲、好ましくは１８０℃から２５０℃までの範囲の温度で硬化または加熱する。硬化または加熱した後のポリマー層６０ｂは、例えば１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＣ２を有する。
【０３９４】
次に、フォトレジスト層がトレンチ６０ｔによって露出される絶縁層６０ａ上と、ポリマー層６０ｂ上とに形成され、フォトレジスト層内の複数の開口部が、トレンチ６０ｔの底部に絶縁層６０ａを露出する。次に、異方性プラズマエッチングプロセスなどの、好適なプロセスを使用して、フォトレジスト層内の開口部の下の絶縁層６０ａを取り除く。次に、フォトレジスト層内の開口部の下のダミー基板（複数可）６２とフォトレジスト層内の開口部の下のチップ６８とを、チップ６８内の層２６および３４の所定の領域ならびにキャリア１１内の導電層１８の所定の領域がフォトレジスト層内の開口部によって露出されるまで、エッチングで取り除く。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。したがって、貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆを含む、貫通ビア１７０ｖが、チップ６８内と、ダミー基板（複数可）６２内とに形成され、キャリア１１の導電層１８を露出し、またチップ６８の層２６と３４とを露出する。図１５５Ａに示されている貫通ビア１７０ｖおよび支持材８０１の明細は、それぞれ図１４８〜１５２に例示されている貫通ビア１７０ｖおよび支持材８０１の明細として参照することができる。
【０３９５】
したがって、上述のステップを使用することで、上述の誘電体層６０も、絶縁層６０ａと絶縁層６０ａ上のポリマー層６０ｂとを備えることができる。ポリマー層６０ｂ内のトレンチ６０ｔは、絶縁層６０ａを露出し、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。貫通ビア１７０ｖをトレンチ６０ｔの下に形成する。また、図１５６は、図１５５Ａに例示されているトレンチ６０ｔと貫通ビア１７０ｖとを示す概略上面斜視図の一例であり、図１５５Ａも、図１５６に示されている線Ｄ−Ｄにそって切り取った断面図とすることができる。
【０３９６】
図１５７を参照すると、図１５５に、または図１５５Ａに例示されている構造を形成した後、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１ナノメートルから０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層５２が貫通ビア１７０ｖによって露出されている層１８、２６、および３４上と、貫通ビア１７０ｖの側壁上と、トレンチ６０ｔの側壁および底部上と（またはポリマー層６０ｂ内のトレンチ６０ｔの側壁上とトレンチ６０ｔの底部の絶縁層６０ａの頂面上と）、支持材８０１上にある相互接続部または金属トレース３５ａ上とに形成されることがわかる。接着／バリア層５２を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層５４を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって、接着／バリア層５２上に形成する。次に、電気メッキプロセスなどの好適なプロセスを使用して、伝導層５６をシード層５４上に形成する。図１５７に示されている接着／バリア層５２、シード層５４、および伝導層５６の明細は、それぞれ図２５に例示されているような接着／バリア層５２、シード層５４、および伝導層５６の明細として参照することができる。
【０３９７】
次に、図１５８を参照すると、層５２、５４、および５６は、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、好適なプロセスを使用することによって、誘電体層６０が、層５２、５４、および５６のどの部分も上に置かれていない露出されている頂面６０ｓを持ち、トレンチ６０ｔの外側の層５２、５４、および５６が取り除かれるまで、研削または研磨されることがわかる。
【０３９８】
したがって、誘電体層６０の露出されている頂面６０ｓは、トレンチ６０ｔ内の伝導層５６の研削または研磨された表面５６ｓと実質的に同一平面であるものとしてよく、表面５６ｓおよび６０ｓは、実質的に平坦なものとしてよい。接着／バリア層５２およびシード層５４は、トレンチ６０ｔ内の伝導層５６の側壁と底部とにあり、トレンチ６０ｔ内の伝導層５６の側壁および底部は、接着／バリア層５２およびシード層５４によって覆われる。
【０３９９】
層５２、５４、および５６が研削または研磨された後、図１４７〜１５５に例示されているように誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、誘電体層６０は、例えば、１から１０マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまで範囲の、露出されている頂面６０ｓと表面５８ｓまたは６２ｓとの間の厚さを有する。あるいは、層５２、５４、および５６が研削または研磨された後、図１５５Ａに例示されているように層６０ａと６０ｂとからなる誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、誘電体層６０のポリマー層６０ｂは、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまで範囲または５から２５マイクロメートルまでの範囲の、ポリマー層６０ｂの露出されている頂面６０ｓと絶縁層６０ａの頂面との間の厚さを有する。
【０４００】
第１の代替的形態では、層５２、５４、および５６が研削または研磨された後、接着／バリア層５２は、トレンチ６０ｔの側壁および底部上（またはポリマー層６０ｂ内のトレンチ６０ｔの側壁上とトレンチ６０ｔの底部のところの絶縁層６０ａの頂面上）と、貫通ビア１７０ｖの側壁上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、または窒化チタンの単層などの、チタン含有層とすることができる。シード層５４は、チタン含有層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。図１４７〜１５５に例示されているように誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、トレンチ６０ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまで範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図１５５Ａに例示されているように層６０ａと６０ｂとからなる誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、トレンチ６０ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまで範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０４０１】
第２の代替的形態では、層５２、５４、および５６が研削または研磨された後、接着／バリア層５２は、トレンチ６０ｔの側壁および底部上（またはポリマー層６０ｂ内のトレンチ６０ｔの側壁上とトレンチ６０ｔの底部のところの絶縁層６０ａの頂面上）と、貫通ビア１７０ｖの側壁上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたはまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層５４は、タンタル含有層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。図１４７〜１５５に例示されているように誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、トレンチ６０ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまで範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図１５５Ａに例示されているように層６０ａと６０ｂとからなる誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、トレンチ６０ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまで範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０４０２】
第３の代替的形態では、層５２、５４、および５６が研削または研磨された後、接着／バリア層５２は、トレンチ６０ｔの側壁および底部上（またはポリマー層６０ｂ内のトレンチ６０ｔの側壁上とトレンチ６０ｔの底部のところの絶縁層６０ａの頂面上）と、貫通ビア１７０ｖの側壁上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層５４は、クロム含有層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。図１４７〜１５５に例示されているように誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、トレンチ６０ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまで範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図１５５Ａに例示されているように層６０ａと６０ｂとからなる誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、トレンチ６０ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまで範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０４０３】
層５２、５４、および５６が研削または研磨された後、トレンチ６０ｔ内の層５２、５４、および５６は、トレンチ６０ｔ内の、金属相互接続部（またはダマシン金属トレース）１ａと１ｂとを含む、複数の金属相互接続部（またはダマシン金属トレース）１を構成する。貫通ビア１７０ｖ内の層５２、５４、および５６は、それぞれ、図１４８に示されているように貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆ内のメタルプラグ（またはメタルビア）５ａ、５ｂ、５ｃ、５ｄ、５ｅ、および５ｆを含む、貫通ビア１７０ｖ内の複数のメタルプラグ（またはメタルビア）５ｐを構成する。メタルプラグ５ａは、ダミー基板６２内に形成され、メタルプラグ５ｂ、５ｃ、５ｄ、５ｅ、および５ｆは、同じチップ６８内に形成される。チップ６８内とダミー基板（複数可）６２内とに形成されたメタルプラグ５ｐは、金属相互接続部１とチップ６８内の半導体デバイス３６とを接続し、金属相互接続部１とキャリア１１内の導電層１８の複数の接点とを接続することができる。トレンチ６０ｔ内の、１ａおよび１ｂなどの、金属相互接続部１は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の厚さを有することができる。支持材８０１および支持材８０１上の、相互接続層３４内の、相互接続部または金属トレース３５ａは、メタルプラグ５ｅの、相互接続層３４の頂面が位置する、水平部分より低い、２つの部分の間にあるものとしてよい。
【０４０４】
チップ６８内のメタルプラグ５ｐのそれぞれは、チップ６８内の絶縁リング５００ａのうちの１つの絶縁リングを貫通する。例えば、チップ６８のうちの１つのチップ内のメタルプラグ５ｂ、５ｃ、５ｄ、５ｅ、および５ｆは、チップ６８のうちの１つのチップ内の絶縁リング５００ａを貫通する。特に、メタルプラグ５ｂ、５ｃ、５ｄ、５ｅ、および５ｆのそれぞれは、チップ６８のうちの１つのチップの半導体基板５８を貫通し、チップ６８のうちの１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングによって取り囲まれる。チップ６８のうちの１つのチップの半導体基板５８は、メタルプラグ５ｂと５ｃと５ｄと５ｅと５ｆとを取り囲む絶縁リング５００ａの内面上にいくつかの部分を有する。図１５８に示されているメタルプラグ５ｐ（メタルプラグ５ａ〜５ｆを含む）と金属相互接続部１（金属相互接続部１ａと１ｂとを含む）に関する詳細については、図２６の図解を参照されたい。
【０４０５】
あるいは、素子６８は、チップを示すだけでなく、ウェハをも示すことができる。素子６８がウェハである場合、キャリア１１は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０４０６】
図１５９を参照すると、図１５８に例示されている構造を形成した後、図２７に例示されている絶縁または誘電体層６６が伝導層５６の研削または研磨された表面５６ｓ上と、誘電体層６０の露出されている頂面６０ｓ上とに形成されることがわかる。次に、それぞれが図１４１Ｋに例示されているチップ７２ａまたは７２ｂと似ている複数のチップ７２および前述のダミー基板（複数可）１６５が層１１６の上に置かれるが、これは図２８〜３５に例示されているステップとして参照することができる。この実施形態における、チップ７２とダミー基板（複数可）１６５とを絶縁または誘電体層６６の上に置く配置構成は、図３４または３５に例示されているようなチップ７２とダミー基板（複数可）１６５とを絶縁または誘電体層６６の上に置く配置構成として参照することができる。
【０４０７】
次に、図１６０を参照すると、封止／ギャップ充填材９８がそれぞれのチップ７２の半導体基板９６の裏面上と、ダミー基板（複数可）１６５上と、ギャップ４ａおよび８ａ内とに形成されることがわかる。次に、封止／ギャップ充填材９８、それぞれのチップ７２の半導体基板９６の裏面、およびダミー基板（複数可）１６５は、機械研削プロセス、機械研磨プロセス、化学機械研磨（ＣＭＰ）プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、好適なプロセスによって、チップ７２内の絶縁リング５００ａのすべてが、半導体基板９６のどの部分も上に置かれていない底面５００ｔを露出するまで、研削または研磨される。図１６０に例示されている、封止／ギャップ充填材９８を形成するステップと封止／ギャップ充填材９８とそれぞれのチップ７２の半導体基板９６の裏面とダミー基板（複数可）１６５とを研削または研磨するステップとは、図１４３〜１４６に例示されているような、封止／ギャップ充填材６４を形成するステップと封止／ギャップ充填材６４とそれぞれのチップ６８の半導体基板５８の裏面とダミー基板（複数可）６２とを研削または研磨するステップとして参照することができる。封止／ギャップ充填材９８は、ポリシリコン、酸化ケイ素、またはポリマーとすることができる。
【０４０８】
したがって、チップ７２のうちのそれぞれのチップの半導体基板９６を、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ８に薄化することができる。チップ７２のうちのそれぞれのチップに関して、研削または研磨プロセスの後、絶縁リング５００ａおよび半導体基板９６は同じ厚さＴ８を持つものとしてよい。好ましくは、チップ７２のそれぞれは、研削もしくは研磨プロセスの後に、例えば３から１０５マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０４０９】
研削または研磨プロセスの後、ダミー基板（複数可）１６５は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ９に薄化することができ、ギャップ４ａと８ａとに残っている封止／ギャップ充填材９８は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の垂直厚さＴ１０を有するものとしてよい。それぞれのチップ７２の裏面の、半導体基板９６の研削または研磨された表面９６ｓおよびダミー基板（複数可）１６５の研削または研磨された表面（複数可）１６５ｓは、実質的に平坦であり、封止／ギャップ充填材９８で覆われていないものとしてよい。研削または研磨された表面（複数可）１６５ｓは、それぞれのチップ７２の研削または研磨された表面９６ｓと実質的に同一平面であり、またギャップ４ａと８ａとの中の封止／ギャップ充填材９８の研削または研磨された表面９８ｓと実質的に同一平面であり、またチップ７２内の絶縁リング５００ａの露出された底面５００ｔと実質的に同一平面であるものとすることができる。それぞれのチップ７２において、半導体基板９６の研削または研磨された表面９６ｓとシャロートレンチアイソレーション５００ｂの底部との間の垂直距離Ｄ１５は、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から２５マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または０．１から２マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより大きいものとしてよい。
【０４１０】
図１６１を参照すると、図１６０に例示されている構造を形成した後、図４０に例示されている誘電体層８８が、それぞれのチップ７２の半導体基板９６の表面９６ｓ上と、ダミー基板（複数可）１６５の表面（複数可）１６５ｓ上と、チップ７２内の絶縁リング５００ａの露出されている底面５００ｔ上と、封止／ギャップ充填材９８の表面９８ｓ上とに形成されることがわかる。
【０４１１】
次に、図１６２を参照すると、貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅを含む、複数の貫通ビア１６４ｖが、チップ７２内と、ダミー基板（複数可）１６５内とに形成され、金属相互接続部１の伝導層５６を露出し、またチップ７２の層１１４と１０６とを露出し、これは図４１に例示されているステップとして参照することができるが、実施形態では、チップ７２内に貫通ビア１６４ｖ（ビア１６４ｂ〜１６４ｅなど）を形成することは、チップ７２内の絶縁リング５００ａによって取り囲まれている半導体基板９６をエッチングで貫通することを含むことがわかる。チップ７２内の貫通ビア１６４ｖのそれぞれは、チップ７２内の絶縁リング５００ａのうちの１つの絶縁リングを貫通する。例えば、チップ７２のうちの左の１つのチップ内の貫通ビア１６４ｂおよび１６４ｃは、チップ７２のうちの左の１つのチップ内の絶縁リング５００ａを貫通し、チップ７２のうちの真ん中の１つのチップ内の貫通ビア１６４ｄおよび１６４ｅは、チップ７２のうちの真ん中の１つのチップ内の絶縁リング５００ａを貫通する。
【０４１２】
貫通ビア１６４ｂと１６４ｃと１６４ｄと１６４ｅとを形成することは、絶縁リング５００ａによって取り囲まれている半導体基板９６をエッチングで貫通するプロセスを含む。特に、貫通ビア１６４ｃまたは１６４ｅを形成することは、半導体基板９６の、絶縁リング５００ａのうちの１つの絶縁リングによって取り囲まれる、部分全体をエッチングで除去するプロセスを含む。したがって、貫通ビア１６４ｂおよび１６４ｃは、チップ７２のうちの左の１つのチップ内の半導体基板９６を貫通し、チップ７２のうちの左の１つのチップ内の絶縁リング５００ａによって取り囲まれ、貫通ビア１６４ｄおよび１６４ｅは、チップ７２のうちの真ん中の１つのチップ内の半導体基板９６を貫通し、チップ７２のうちの真ん中の１つのチップ内の絶縁リング５００ａによって取り囲まれる。チップ７２のうちの左の１つのチップの半導体基板９６は、チップ７２のうちの左の１つのチップ内の貫通ビア１６４ｂを取り囲む絶縁リング５００ａの内面上に一部を有し、チップ７２のうちの真ん中の１つのチップの半導体基板９６は、チップ７２のうちの真ん中の１つのチップ内の貫通ビア１６４ｄを取り囲む絶縁リング５００ａの内面上に一部を有する。貫通ビア１６４ｃを取り囲む絶縁リング５００ａは、貫通ビア１６４ｃの側壁のところにあり、貫通ビア１６４ｃによって露出され、貫通ビア１６４ｅを取り囲む絶縁リング５００ａは、貫通ビア１６４ｅの側壁のところにあり、貫通ビア１６４ｅによって露出される。
【０４１３】
貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、または１６４ｅなどの、貫通ビア１６４ｖのそれぞれは、例えば、０．５から１００マイクロメートルまでの範囲、０．５から５０マイクロメートルまでの範囲、０．５から３０マイクロメートルまでの範囲、０．５から２０マイクロメートルまでの範囲、０．５から１０マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の幅もしくは直径を有するものとしてよい。貫通ビア１６４ａ〜１６４ｅなどの貫通ビア１６４ｖに関する詳細については、図４１の図解を参照されたい。
【０４１４】
図１６２に示されているように、絶縁または誘電体層６６と層１１６とチップ７２のうちのうちの真ん中の１つのチップの層７４、８２、および１０８とによって構成される支持材８０２は、露出されている相互接続部または金属トレース５５ａを支持することを目的として金属相互接続部１ｂの伝導層５６と貫通ビア１６４ｅによって露出されている相互接続層１０６内の相互接続部または金属トレース５５ａとの間にある。支持材８０２は、例えば０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の高さと、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅を有することができる。
【０４１５】
図１６３は、図１６２に例示されているように貫通ビア１６４ｅと貫通ビア１６４ｅを取り囲む絶縁リング５００ａと相互接続部または金属トレース５５ａとを示す概略上面斜視図の第１の例である。図１６３に示されている概略上面斜視図は、図４２に示されている概略上面斜視図と、図１６３に示されている貫通ビア１６４ｅがチップ７２のうちの真ん中の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リング内に形成されることを除き、類似している。図１６２と１６３とに示されているような貫通ビア１６４ｅと相互接続部または金属トレース５５ａに関する詳細については、図４１および４２の図解を参照されたい。
【０４１６】
図１６４は、図１６２に例示されているように貫通ビア１６４ｅと貫通ビア１６４ｅを取り囲む絶縁リング５００ａと相互接続部または金属トレース５５ａとを示す概略上面斜視図の第２の例である。図１６４に示されている概略上面斜視図は、図４３に示されている概略上面斜視図と、図１６４に示されている貫通ビア１６４ｅがチップ７２のうちの真ん中の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リング内に形成されることを除き、類似している。図１６２と１６４とに示されているような貫通ビア１６４ｅと相互接続部または金属トレース５５ａに関する詳細については、図４１および４３の図解を参照されたい。
【０４１７】
図１６５は、図１６２に例示されているように貫通ビア１６４ｅと貫通ビア１６４ｅを取り囲む絶縁リング５００ａと相互接続部または金属トレース５５ａとを示す概略上面斜視図の第３の例である。図１６５に示されている概略上面斜視図は、図４４に示されている概略上面斜視図と、図１６５に示されている貫通ビア１６４ｅがチップ７２のうちの真ん中の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リング内に形成されることを除き、類似している。図１６２と１６５とに示されているような貫通ビア１６４ｅと相互接続部または金属トレース５５ａに関する詳細については、図４１および４４の図解を参照されたい。
【０４１８】
図１６６は、図１６２に例示されているように貫通ビア１６４ｅと貫通ビア１６４ｅを取り囲む絶縁リング５００ａと相互接続部または金属トレース５５ａとを示す概略上面斜視図の第４の例である。図１６６に示されている概略上面斜視図は、図４２Ａに示されている概略上面斜視図と、図１６６に示されている貫通ビア１６４ｅがチップ７２のうちの真ん中の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リング内に形成されることを除き、類似している。図１６６に示されているような貫通ビア１６４ｅと相互接続部または金属トレース５５ａに関する詳細については、図４２Ａの図解を参照されたい。
【０４１９】
図１６７を参照すると、図１６２に例示されている構造を形成した後、複数のトレンチ８８ｔが誘電体層８８内に形成されることがわかる。誘電体層８８内のトレンチ８８ｔは、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の深さＤ６を有する。トレンチ８８ｔの下の誘電体層８８は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の残り厚さＴ１３を有する。複数のトレンチ８８ｔを誘電体層８８内に形成するステップは、図１５３〜１５５に例示されているようなトレンチ６０ｔを誘電体層６０内に形成するステップとして参照することができる。誘電体層８８内に形成されているトレンチ８８ｔは、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。図１６８は、図１６２に例示されているトレンチ８８ｔと貫通ビア１６４ｖとを示す概略上面斜視図の一例であり、図１６２は、図１６８に示されている線Ｈ−Ｈにそって切り取った断面図である。
【０４２０】
あるいは、図１６７に例示されているトレンチ８８ｔを誘電体層８８内に、図１６２に例示されている貫通ビア１６４ｖがチップ７２内とダミー基板（複数可）１６５内とに形成される前に、形成することができる。特に、誘電体層８８が図１６１に示されているように表面９６ｓと９８ｓと１６５ｓと５００ｔとに形成された後、図１６７に例示されているトレンチ８８ｔが誘電体層８８内に形成され、次いで、図１６２に例示されている貫通ビア１６４ｖがチップ７２内と、ダミー基板（複数可）１６５内とに形成され、金属相互接続部１の伝導層５６を露出し、またチップ７２の層１１４と１０６とを露出する。
【０４２１】
あるいは、図１６７Ａを参照すると、図１６７に示されているような誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが、以下のステップによって形成されうることがわかる。図１６０に例示されている構造を形成した後、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲または０．１５から２マイクロメートルまでの範囲の厚さＣ３を有する酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、またはオキシ炭化ケイ素の層などの絶縁層８８ａを、それぞれのチップ７２の半導体基板９６の表面９６ｓ上と、ダミー基板（複数可）１６５の表面（複数可）１６５ｓ上と、チップ７２内の絶縁リング５００ａの露出されている底面５００ｔ上と、図１６０に示されているような封止／ギャップ充填材９８の表面９８ｓ上とに形成する。
【０４２２】
次に、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層などのポリマー層８８ｂを絶縁層８８上に、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスなどの好適なプロセスを使用することによって形成する。次に、露光プロセスと現像プロセスとを使用して、ポリマー層８８ｂ内に、絶縁層８８ａを露出する、トレンチ８８ｔを形成することができる。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてポリマー層８８ｂを露光することができる。次に、ポリマー層８８ｂを、１５０℃から４００℃までの範囲、好ましくは１８０℃から２５０℃までの範囲の温度で硬化または加熱する。硬化または加熱した後のポリマー層８８ｂは、例えば１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＣ４を有する。
【０４２３】
次に、フォトレジスト層がトレンチ８８ｔによって露出される絶縁層８８ａ上と、ポリマー層８８ｂ上とに形成され、フォトレジスト層内の複数の開口部が、トレンチ８８ｔの底部に絶縁層８８ａを露出する。次に、異方性プラズマエッチングプロセスなどの、好適なプロセスを使用して、フォトレジスト層内の開口部の下の絶縁層８８ａを取り除く。次に、フォトレジスト層内の開口部の下のダミー基板（複数可）１６５とフォトレジスト層内の開口部の下のチップ７２とを、チップ７２内の層１０６および１１４の所定の領域ならびに金属相互接続部１の伝導層５６の所定の領域がフォトレジスト層内の開口部によって露出されるまで、エッチングで取り除く。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。したがって、貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅを含む、貫通ビア１６４ｖが、チップ７２内と、ダミー基板（複数可）１６５内とに形成され、金属相互接続部１の伝導層５６を露出し、またチップ７２の層１０６と１１４とを露出する。図１６７Ａに示されている貫通ビア１６４ｖおよび支持材８０２の明細は、それぞれ図１６２〜１６６に例示されている貫通ビア１６４ｖおよび支持材８０２の明細として参照することができる。
【０４２４】
したがって、上述のステップを使用することで、上述の誘電体層８８も、絶縁層８８ａと絶縁層８８ａ上のポリマー層８８ｂとを備えることができる。ポリマー層８８ｂ内のトレンチ８８ｔは、絶縁層８８ａを露出し、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。貫通ビア１６４ｖをトレンチ８８ｔの下に形成する。また、図１６８は、図１６７Ａに示されているトレンチ８８ｔと貫通ビア１６４ｖとを示す概略上面斜視図の一例であり、図１６７Ａも、図１６８に示されている線Ｈ−Ｈにそって切り取った断面図とすることができる。
【０４２５】
図１６９を参照すると、図１６７に、または図１６７Ａに例示されている構造を形成した後、金属相互接続部（またはダマシン金属トレース）２ａと２ｂとを含む、複数の金属相互接続部（またはダマシン金属トレース）２がトレンチ８８ｔ内に形成され、複数のメタルプラグ（またはメタルビア）６ｐが貫通ビア１６４ｖ内に形成されることがわかる。メタルプラグ６ｐは、それぞれ貫通ビア１６４ａと１６４ｂと１６４ｃと１６４ｄと１６４ｅ内のメタルプラグ（またはメタルビア）６ａと６ｂと６ｃと６ｄと６ｅとを含む。メタルプラグ６ａは、ダミー基板１６５内に形成され、メタルプラグ６ｂおよび６ｃは、チップ７２のうちの左の１つのチップ内に形成され、メタルプラグ６ｄおよび６ｅは、チップ７２のうちの真ん中の１つのチップ内に形成される。支持材８０２および支持材８０２上の、相互接続層１０６内の、相互接続部または金属トレース５５ａは、メタルプラグ６ｅの、相互接続層１０６の頂面が位置する、水平部分より低い、２つの部分の間にあるものとしてよい。
【０４２６】
トレンチ８８ｔ内の相互接続部２および貫通ビア１６４ｖのメタルプラグ６ｐは、以下のステップによって形成することができる。最初に、図５１に例示されている接着／バリア層９２を貫通ビア１６４ｖによって露出されている層５６、１０６、および１１４上と、貫通ビア１６４ｖの側壁上と、トレンチ８８ｔの側壁および底部上と（またはポリマー層８８ｂ内のトレンチ８８ｔの側壁上とトレンチ８８ｔの底部の絶縁層８８ａの頂面上と）、支持材８０２上にある相互接続部または金属トレース５５ａ上とに、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができる。次に、図５１に例示されているシード層９４を接着／バリア層９２上と、貫通ビア１６４ｖ内と、トレンチ８８内とに、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成する。次に、図５１に例示されている伝導層８６をシード層９４上と、貫通ビア１６４ｖ上と、トレンチ８８内とに、電気メッキプロセスなどの、好適なプロセスを使用して形成する。次に、層９２と９４と８６とを、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、好適なプロセスを使用することによって、誘電体層８８が、層９２、９４、および８６のどの部分も上に置かれていない露出されている頂面８８ｓを持ち、トレンチ８８ｔの外側の層９２、９４、および８６が取り除かれるまで、研削または研磨する。したがって、トレンチ８８ｔ内の層９２、９４、および８６は、トレンチ８８ｔ内の、金属相互接続部２ａと２ｂとを含む、金属相互接続部２を構成する。貫通ビア１６４ｖ内の層９２、９４、および８６は、それぞれ、貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅ内のメタルプラグ６ａ、６ｂ、６ｃ、６ｄ、および６ｅを含む、貫通ビア１６４ｖ内の複数のメタルプラグ６ｐを構成する。接着／バリア層９２およびシード層９４は、トレンチ８８ｔ内の伝導層８６の側壁と底部とにあり、トレンチ８８ｔ内の伝導層８６の側壁および底部は、接着／バリア層９２およびシード層９４によって覆われる。
【０４２７】
第１の代替的形態では、層９２、９４、および８６が研削または研磨された後、接着／バリア層９２は、トレンチ８８ｔの側壁および底部上（またはポリマー層８８ｂ内のトレンチ８８ｔの側壁上とトレンチ８８ｔの底部のところの絶縁層８８ａの頂面上）と、貫通ビア１６４ｖの底部の層５６、１０６、および１１４上と、貫通ビア１６４ｖの側壁上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、または窒化チタンの単層などの、チタン含有層とすることができる。シード層９４は、チタン含有層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層８６は、銅またはチタン銅合金の単層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の電気メッキされた銅層とすることができる。図１６１〜１６７に例示されているように誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、トレンチ８８ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまで範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図１６７Ａに例示されているように層８８ａと８８ｂとからなる誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、トレンチ８８ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまで範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０４２８】
第２の代替的形態では、層９２、９４、および８６が研削または研磨された後、接着／バリア層９２は、トレンチ８８ｔの側壁および底部上（またはポリマー層８８ｂ内のトレンチ８８ｔの側壁上とトレンチ８８ｔの底部のところの絶縁層８８ａの頂面上）と、貫通ビア１６４ｖの底部の層５６、１０６、および１１４上と、貫通ビア１６４ｖの側壁上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層９４は、タンタル含有層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層８６は、銅またはチタン銅合金の単層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の電気メッキされた銅層とすることができる。図１６１〜１６７に例示されているように誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、トレンチ８８ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまで範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図１６７Ａに例示されているように層８８ａと８８ｂとからなる誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、トレンチ８８ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０４２９】
第３の代替的形態では、層９２、９４、および８６が研削または研磨された後、接着／バリア層９２は、トレンチ８８ｔの側壁および底部上（またはポリマー層８８ｂ内のトレンチ８８ｔの側壁上とトレンチ８８ｔの底部のところの絶縁層８８ａの頂面上）と、貫通ビア１６４ｖの底部の層５６、１０６、および１１４上と、貫通ビア１６４ｖの側壁上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層９４は、クロム含有層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層８６は、銅またはチタン銅合金の単層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の電気メッキされた銅層とすることができる。図１６１〜１６７に例示されているように誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、トレンチ８８ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまで範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図１６７Ａに例示されているように層８８ａと８８ｂとからなる誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、トレンチ８８ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまで範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０４３０】
誘電体層８８の露出されている頂面８８ｓは、トレンチ８８ｔ内の伝導層８６の研削または研磨された表面８６ｓと実質的に同一平面であるものとしてよく、表面８６ｓおよび８８ｓは、実質的に平坦なものとしてよい。層９２、９４、および８６が研削または研磨された後、図１６１〜１６７に例示されているように誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、誘電体層８８は、例えば、１から１０マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまで範囲の、露出されている頂面８８ｓと表面９６ｓまたは１６５ｓとの間の厚さを有することができる。あるいは、層９２、９４、および８６が研削または研磨された後、図１６７Ａに例示されているように層８８ａと８８ｂとからなる誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、誘電体層８８のポリマー層８８ｂは、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまで範囲または５から２５マイクロメートルまでの範囲の、ポリマー層８８ｂの露出されている頂面８８ｓと絶縁層８８ａの頂面との間の厚さを有することができる。
【０４３１】
チップ７２内のメタルプラグ６ｐのそれぞれは、チップ７２内の絶縁リング５００ａのうちの１つの絶縁リングを貫通する。例えば、チップ７２のうちの左の１つのチップ内のメタルプラグ６ｂおよび６ｃは、チップ７２のうちの左の１つのチップ内の絶縁リング５００ａを貫通し、チップ７２のうちの真ん中の１つのチップ内のメタルプラグ６ｄおよび６ｅは、チップ７２のうちの真ん中の１つのチップ内の絶縁リング５００ａを貫通する。特に、メタルプラグ６ｂおよび６ｃのそれぞれは、チップ７２のうちの左の１つのチップの半導体基板９６を貫通し、チップ７２のうちの左の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングによって取り囲まれ、メタルプラグ６ｄおよび６ｅのそれぞれは、チップ７２のうちの真ん中の１つのチップの半導体基板９６を貫通し、チップ７２のうちの真ん中の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングによって取り囲まれる。チップ７２のうちの左の１つのチップの半導体基板９６は、メタルプラグ６ｂを取り囲む絶縁リング５００ａの内面上に一部を有し、チップ７２のうちの真ん中の１つのチップの半導体基板９６は、メタルプラグ６ｄを取り囲む絶縁リング５００ａの内面上に一部を有する。メタルプラグ６ｃを取り囲む絶縁リング５００ａは、メタルプラグ６ｃの側壁のところにあり、メタルプラグ６ｃと接触し、メタルプラグ６ｅを取り囲む絶縁リング５００ａは、メタルプラグ６ｅの側壁のところにあり、メタルプラグ６ｅと接触する。図１６９に示されているメタルプラグ６ｐ（メタルプラグ６ａ〜６ｅを含む）と金属相互接続部２（金属相互接続部２ａと２ｂとを含む）に関する詳細については、図５２の図解を参照されたい。
【０４３２】
あるいは、素子７２は、チップを示すだけでなく、ウェハをも示すことができる。素子７２がウェハである場合、素子６８は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０４３３】
図１７０を参照すると、図１６９に例示されている構造を形成した後、図５３に例示されている絶縁または誘電体層１２０が伝導層８６の研削または研磨された表面８６ｓ上と、誘電体層８８の露出されている頂面８８ｓ上とに形成されうることがわかる。次に、それぞれが図１４１Ｌに例示されているチップ１１８ａまたは１１８ｂと似ている複数のチップ１１８および前述のダミー基板（複数可）１５８が層１４０の上に置かれるが、これは図５４〜５９に例示されているステップとして参照することができる。この実施形態における、チップ１１８とダミー基板（複数可）１５８とを絶縁または誘電体層１２０の上に置く配置構成は、図５８または５９に例示されているようなチップ１１８とダミー基板（複数可）１５８とを絶縁または誘電体層１２０の上に置く配置構成として参照することができる。
【０４３４】
次に、図１７１を参照すると、封止／ギャップ充填材１３８がそれぞれのチップ１１８の半導体基板１２４の裏面上と、ダミー基板（複数可）１５８上と、ギャップ４ｂおよび８ｂ内とに形成されることがわかる。次に、封止／ギャップ充填材１３８、それぞれのチップ１１８の半導体基板１２４の裏面、およびダミー基板（複数可）１５８は、機械研削プロセス、機械研磨プロセス、化学機械研磨（ＣＭＰ）プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、好適なプロセスによって、チップ１１８内の絶縁リング５００ａのすべてが、半導体基板１２４のどの部分も上に置かれていない底面５００ｕを露出するまで、研削または研磨される。図１７１に例示されている、封止／ギャップ充填材１３８を形成するステップと封止／ギャップ充填材１３８とそれぞれのチップ１１８の半導体基板１２４の裏面とダミー基板（複数可）１５８とを研削または研磨するステップとは、図１４３〜１４６に例示されているような、封止／ギャップ充填材６４を形成するステップと封止／ギャップ充填材６４とそれぞれのチップ６８の半導体基板５８の裏面とダミー基板（複数可）６２とを研削または研磨するステップとして参照することができる。封止／ギャップ充填材１３８は、ポリシリコン、酸化ケイ素、またはポリマーとすることができる。
【０４３５】
したがって、チップ１１８のうちのそれぞれのチップの半導体基板１２４を、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ１５に薄化することができる。チップ１１８のうちのそれぞれのチップに関して、研削または研磨プロセスの後、絶縁リング５００ａおよび半導体基板１２４は同じ厚さＴ１５を持つものとしてよい。好ましくは、チップ１１８のそれぞれは、研削もしくは研磨プロセスの後に、例えば３から１０５マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０４３６】
研削もしくは研磨プロセスの後に、ダミー基板（複数可）１５８は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ１６に薄化することができ、ギャップ４ｂと８ｂとに残っている封止／ギャップ充填材１３８は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の垂直厚さＴ１７を有するものとしてよい。それぞれのチップ１１８の裏面の、半導体基板１２４の研削または研磨された表面１２４ｓおよびダミー基板（複数可）１５８の研削または研磨された表面（複数可）１５８ｓは、実質的に平坦であり、封止／ギャップ充填材１３８で覆われていないものとしてよい。研削または研磨された表面（複数可）１５８ｓは、それぞれのチップ１１８の研削または研磨された表面１２４ｓと実質的に同一平面であり、またギャップ４ｂと８ｂとの中の封止／ギャップ充填材１３８の研削または研磨された表面１３８ｓと実質的に同一平面であり、またチップ１１８内の絶縁リング５００ａの露出された底面５００ｕと実質的に同一平面であるものとすることができる。それぞれのチップ１１８において、半導体基板１２４の研削または研磨された表面１２４ｓとシャロートレンチアイソレーション５００ｂの底部との間の垂直距離Ｄ１６は、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から２５マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または０．１から２マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより大きいものとしてよい。
【０４３７】
図１７２を参照すると、図１７１に例示されている構造を形成した後、図６４に例示されている誘電体層１３９が、それぞれのチップ１１８の半導体基板１２４の表面１２４ｓ上と、ダミー基板（複数可）１５８の表面（複数可）１５８ｓ上と、チップ１１８内の絶縁リング５００ａの露出されている底面５００ｕ上と、封止／ギャップ充填材１３８の表面１３８ｓ上とに形成されることがわかる。
【０４３８】
次に、図１７３を参照すると、貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆを含む、複数の貫通ビア１５６ｖが、チップ１１８内と、ダミー基板（複数可）１５８内とに形成され、金属相互接続部２の伝導層８６を露出し、またチップ１１８の層１７と１９とを露出し、これは図６５に例示されているステップとして参照することができるが、実施形態では、チップ１１８内に貫通ビア１５６ｖ（ビア１５６ｂ〜１５６ｆなど）を形成することは、チップ１１８内の絶縁リング５００ａによって取り囲まれている半導体基板１２４をエッチングで貫通することを含むことがわかる。チップ１１８内の貫通ビア１５６ｖのそれぞれは、チップ１１８内の絶縁リング５００ａのうちの１つの絶縁リングを貫通する。例えば、チップ１１８のうちの左の１つのチップ内の貫通ビア１５６ｂ、１５６ｃ、および１５６ｄは、チップ１１８のうちの左の１つのチップ内の絶縁リング５００ａを貫通し、チップ１１８のうちの真ん中の１つのチップ内の貫通ビア１５６ｅおよび１５６ｆは、チップ１１８のうちの真ん中の１つのチップ内の絶縁リング５００ａを貫通する。
【０４３９】
貫通ビア１５６ｂと１５６ｃと１５６ｄと１５６ｅと１５６ｆとを形成することは、絶縁リング５００ａによって取り囲まれている半導体基板１２４をエッチングで貫通するプロセスを含む。特に、貫通ビア１５６ｂを形成することは、半導体基板１２４の、絶縁リング５００ａのうちの１つの絶縁リングによって取り囲まれる、部分全体をエッチングで除去するプロセスを含む。したがって、貫通ビア１５６ｂ、１５６ｃ、および１５６ｄは、チップ１１８のうちの左の１つのチップ内の半導体基板１２４を貫通し、チップ１１８のうちの左の１つのチップ内の絶縁リング５００ａによって取り囲まれ、貫通ビア１５６ｅおよび１５６ｆは、チップ１１８のうちの真ん中の１つのチップ内の半導体基板１２４を貫通し、チップ１１８のうちの真ん中の１つのチップ内の絶縁リング５００ａによって取り囲まれる。チップ１１８のうちの左の１つのチップの半導体基板１２４は、チップ１１８のうちの左の１つのチップ内の貫通ビア１５６ｃと１５６ｄとを取り囲む絶縁リング５００ａの内面上にいくつかの部分を有し、チップ１１８のうちの真ん中の１つのチップの半導体基板１２４は、チップ１１８のうちの真ん中の１つのチップ内の貫通ビア１５６ｅと１５６ｆとを取り囲む絶縁リング５００ａの内面上にいくつかの部分を有する。貫通ビア１５６ｂを取り囲む絶縁リング５００ａは、貫通ビア１５６ｂの側壁のところにあり、貫通ビア１５６ｂによって露出される。貫通ビア１５６ｄを取り囲む絶縁リング５００ａは、貫通ビア１５６ｄの側壁のところにあり、貫通ビア１５６ｄによって露出されている部分を有する。貫通ビア１５６ｆを取り囲む絶縁リング５００ａは、貫通ビア１５６ｆの側壁のところにあり、貫通ビア１５６ｆによって露出されている部分を有する。
【０４４０】
貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆなどの、貫通ビア１５６ｖのそれぞれは、例えば、０．５から１００マイクロメートルまでの範囲、０．５から５０マイクロメートルまでの範囲、０．５から３０マイクロメートルまでの範囲、０．５から２０マイクロメートルまでの範囲、０．５から１０マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の幅もしくは直径を有するものとしてよい。貫通ビア１５６ａ〜１５６ｆなどの貫通ビア１５６ｖに関する詳細については、図６５の図解を参照されたい。
【０４４１】
図１７３に示されているように、絶縁または誘電体層１２０と層１４０とチップ１１８のうちのうちの真ん中の１つのチップの層２１、７８、および２８とによって構成される支持材８０３は、露出されている相互接続部または金属トレース７５ａを支持することを目的として金属相互接続部２ｂの伝導層８６と貫通ビア１５６ｅによって露出されている相互接続層１７内の相互接続部または金属トレース７５ａとの間にある。支持材８０３は、例えば０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の高さと、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅を有することができる。
【０４４２】
図１７４は、図１７３に例示されているように貫通ビア１５６ｅとチップ１１８のうちの真ん中の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングとチップ１１８のうちの真ん中の１つのチップ内の相互接続部または金属トレース７５ａとを示す概略上面斜視図の第１の例である。図１７４に示されている概略上面斜視図は、図６６に示されている概略上面斜視図と、図１７４に示されている貫通ビア１５６ｅが絶縁リング５００ａのうちの１つの絶縁リング内に形成されることを除き、類似している。図１７３と１７４とに示されているような貫通ビア１５６ｅと相互接続部または金属トレース７５ａに関する詳細については、図６５および６６の図解を参照されたい。
【０４４３】
図１７５は、図１７３に例示されているように貫通ビア１５６ｅとチップ１１８のうちの真ん中の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングと相互接続部または金属トレース７５ａとを示す概略上面斜視図の第２の例である。図１７５に示されている概略上面斜視図は、図６７に示されている概略上面斜視図と、図１７５に示されている貫通ビア１５６ｅが絶縁リング５００ａのうちの１つの絶縁リング内に形成されることを除き、類似している。図１７３と１７５とに示されているような貫通ビア１５６ｅと相互接続部または金属トレース７５ａに関する詳細については、図６５および６７の図解を参照されたい。
【０４４４】
図１７６は、図１７３に例示されているように貫通ビア１５６ｅとチップ１１８のうちの真ん中の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングと相互接続部または金属トレース７５ａとを示す概略上面斜視図の第３の例である。図１７６に示されている概略上面斜視図は、図６８に示されている概略上面斜視図と、図１７６に示されている貫通ビア１５６ｅが絶縁リング５００ａのうちの１つの絶縁リング内に形成されることを除き、類似している。図１７３と１７６とに示されているような貫通ビア１５６ｅと相互接続部または金属トレース７５ａに関する詳細については、図６５および６８の図解を参照されたい。
【０４４５】
図１７７は、図１７３に例示されているように貫通ビア１５６ｅとチップ１１８のうちの真ん中の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングと相互接続部または金属トレース７５ａとを示す概略上面斜視図の第４の例である。図１７７に示されている概略上面斜視図は、図６６Ａに示されている概略上面斜視図と、図１７７に示されている貫通ビア１５６ｅが絶縁リング５００ａのうちの１つの絶縁リング内に形成されることを除き、類似している。図１７７に示されているような貫通ビア１５６ｅと相互接続部または金属トレース７５ａに関する詳細については、図６６Ａの図解を参照されたい。
【０４４６】
図１７８を参照すると、図１７３に例示されている構造を形成した後、複数のトレンチ１３９ｔが誘電体層１３９内に形成されることがわかる。誘電体層１３９内のトレンチ１３９ｔは、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の深さＤ９を有する。トレンチ１３９ｔの下の誘電体層１３９は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の残り厚さＴ２０を有する。複数のトレンチ１３９ｔを誘電体層１３９内に形成するステップは、図１５３〜１５５に例示されているようなトレンチ６０ｔを誘電体層６０内に形成するステップとして参照することができる。誘電体層１３９内に形成されているトレンチ１３９ｔは、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。図１７９は、図１７８に例示されているトレンチ１３９ｔと貫通ビア１５６ｖとを示す概略上面斜視図の一例であり、図１７８は、図１７９に示されている線Ｋ−Ｋにそって切り取った断面図である。
【０４４７】
あるいは、図１７８に例示されているトレンチ１３９ｔを誘電体層１３９内に、図１７３に例示されている貫通ビア１５６ｖがチップ１１８内とダミー基板（複数可）１５８内とに形成される前に、形成することができる。特に、誘電体層１３９が図１７２に示されているように表面１２４ｓと１３８ｓと１５８ｓと５００ｕとに形成された後、図１７８に例示されているトレンチ１３９ｔが誘電体層１３９内に形成され、次いで、図１７３に例示されている貫通ビア１５６ｖがチップ１１８内と、ダミー基板（複数可）１５８内とに形成され、金属相互接続部２の伝導層８６を露出し、またチップ１１８の層１７と１９とを露出する。
【０４４８】
あるいは、図１７８Ａを参照すると、図１７８に示されているような誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが、以下のステップによって形成されうることがわかる。図１７１に例示されている構造を形成した後、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲または０．１５から２マイクロメートルまでの範囲の厚さＣ５を有する酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、またはオキシ炭化ケイ素の層などの絶縁層１３９ａを、それぞれのチップ１１８の半導体基板１２４の表面１２４ｓ上と、ダミー基板（複数可）１５８の表面（複数可）１５８ｓ上と、チップ１１８内の絶縁リング５００ａの露出されている底面５００ｕ上と、図１７１に示されているような封止／ギャップ充填材１３８の表面１３８ｓ上とに形成する。
【０４４９】
次に、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層などのポリマー層１３９ｂを絶縁層１３９ａ上に、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスなどの好適なプロセスを使用することによって形成する。次に、露光プロセスと現像プロセスとを使用して、ポリマー層１３９ｂ内に、絶縁層１３９ａを露出する、トレンチ１３９ｔを形成することができる。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてポリマー層１３９ｂを露光することができる。次に、ポリマー層１３９ｂを、１５０℃から４００℃までの範囲、好ましくは１８０℃から２５０℃までの範囲の温度で硬化または加熱する。硬化または加熱した後のポリマー層１３９ｂは、例えば１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＣ６を有する。
【０４５０】
次に、フォトレジスト層がトレンチ１３９ｔによって露出される絶縁層１３９ａ上と、ポリマー層１３９ｂ上とに形成され、フォトレジスト層内の複数の開口部が、トレンチ１３９ｔの底部に絶縁層１３９ａを露出する。次に、異方性プラズマエッチングプロセスなどの、好適なプロセスを使用して、フォトレジスト層内の開口部の下の絶縁層１３９ａを取り除く。次に、フォトレジスト層内の開口部の下のダミー基板（複数可）１５８とフォトレジスト層内の開口部の下のチップ１１８とを、チップ１１８内の層１７および１９の所定の領域ならびに金属相互接続部２の伝導層８６の所定の領域がフォトレジスト層内の開口部によって露出されるまで、エッチングで取り除く。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。したがって、貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆを含む、貫通ビア１５６ｖが、チップ１１８内と、ダミー基板（複数可）１５８内とに形成され、金属相互接続部２の伝導層８６を露出し、またチップ１１８の層１７と１９とを露出する。図１７８Ａに示されている貫通ビア１５６ｖおよび支持材８０３の明細は、それぞれ図１７３〜１７７に例示されている貫通ビア１５６ｖおよび支持材８０３の明細として参照することができる。
【０４５１】
したがって、上述のステップを使用することで、上述の誘電体層１３９も、絶縁層１３９ａと絶縁層１３９ａ上のポリマー層１３９ｂとを備えることができる。ポリマー層１３９ｂ内のトレンチ１３９ｔは、絶縁層１３９ａを露出し、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。貫通ビア１５６ｖをトレンチ１３９ｔの下に形成する。また、図１７９は、図１７８Ａに示されているトレンチ１３９ｔと貫通ビア１５６ｖとを示す概略上面斜視図の一例であり、図１７８Ａも、図１７９に示されている線Ｋ−Ｋにそって切り取った断面図とすることができる。
【０４５２】
図１８０を参照すると、図１７８に、または図１７８Ａに例示されている構造を形成した後、金属相互接続部（またはダマシン金属トレース）３ａと３ｂと３ｃとを含む、複数の金属相互接続部（またはダマシン金属トレース）３がトレンチ１３９ｔ内に形成され、複数のメタルプラグ（またはメタルビア）７ｐが貫通ビア１５６ｖ内に形成されることがわかる。メタルプラグ７ｐは、それぞれ貫通ビア１５６ａと１５６ｂと１５６ｃと１５６ｄと１５６ｅと１５６ｆ内のメタルプラグ（またはメタルビア）７ａと７ｂと７ｃと７ｄと７ｅと７ｆとを含む。メタルプラグ７ａは、ダミー基板１５８内に形成され、メタルプラグ７ｂ、７ｃ、および７ｄは、チップ１１８のうちの左の１つのチップ内に形成され、メタルプラグ７ｅおよび７ｆは、チップ１１８のうちの真ん中の１つのチップ内に形成される。支持材８０３および支持材８０３上の、相互接続層１７内の、相互接続部または金属トレース７５ａは、メタルプラグ７ｅの、相互接続層１７の頂面が位置する、水平部分より低い、２つの部分の間にあるものとしてよい。
【０４５３】
トレンチ１３９ｔ内の相互接続部３および貫通ビア１５６ｖのメタルプラグ７ｐは、以下のステップによって形成することができる。最初に、図７５に例示されている接着／バリア層１２５ａを貫通ビア１５６ｖによって露出されている層１７、１９、および８６上と、貫通ビア１５６ｖの側壁上と、トレンチ１３９ｔの側壁および底部上と（またはポリマー層１３９ｂ内のトレンチ１３９ｔの側壁上とトレンチ１３９ｔの底部の絶縁層１３９ａの頂面上と）、支持材８０３上にある相互接続部または金属トレース７５ａ上とに、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成する。次に、図７５に例示されているシード層１２５ｂを接着／バリア層１２５ａ上と、貫通ビア１５６ｖ上と、トレンチ１３９内とに、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成する。次に、図７５に例示されている伝導層１２５ｃをシード層１２５ｂ上と、貫通ビア１５６ｖ上と、トレンチ１３９内とに、電気メッキプロセスなどの、好適なプロセスを使用して形成する。次に、層１２５ａと１２５ｂと１２５ｃとを、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、好適なプロセスを使用することによって、誘電体層１３９が、層１２５ａ、１２５ｂ、および１２５ｃのどの部分も上に置かれていない露出されている頂面１３９ｓを持ち、トレンチ１３９ｔの外側の層１２５ａ、１２５ｂ、および１２５ｃが取り除かれるまで、研削または研磨する。したがって、トレンチ１３９ｔ内の層１２５ａ、１２５ｂ、および１２５ｃは、トレンチ１３９ｔ内の、金属相互接続部３ａと３ｂと３ｃとを含む、金属相互接続部３を構成する。貫通ビア１５６ｖ内の層１２５ａ、１２５ｂ、および１２５ｃは、それぞれ、貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆ内のメタルプラグ７ａと７ｂと７ｃと７ｄと７ｅと７ｆとを含む、貫通ビア１５６ｖ内の複数のメタルプラグ７ｐを構成する。接着／バリア層１２５ａおよびシード層１２５ｂは、トレンチ１３９ｔ内の伝導層１２５ｃの側壁と底部とにあり、トレンチ１３９ｔ内の伝導層１２５ｃの側壁および底部は、接着／バリア層１２５ａおよびシード層１２５ｂによって覆われる。
【０４５４】
第１の代替的形態では、層１２５ａ、１２５ｂ、および１２５ｃが研削または研磨された後、接着／バリア層１２５ａは、トレンチ１３９ｔの側壁および底部上（またはポリマー層１３９ｂ内のトレンチ１３９ｔの側壁上とトレンチ１３９ｔの底部のところの絶縁層１３９ａの頂面上）と、貫通ビア１５６ｖの底部の層１７、１９、および８６上と、貫通ビア１５６ｖの側壁上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、または窒化チタンの単層などの、チタン含有層とすることができる。シード層１２５ｂは、チタン含有層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層１２５ｃは、銅またはチタン銅合金の単層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の電気メッキされた銅層とすることができる。図１７２〜１７８に例示されているように誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまでの範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図１７８Ａに例示されているように層１３９ａと１３９ｂとからなる誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０４５５】
第２の代替的形態では、層１２５ａ、１２５ｂ、および１２５ｃが研削または研磨された後、接着／バリア層１２５ａは、トレンチ１３９ｔの側壁および底部上（またはポリマー層１３９ｂ内のトレンチ１３９ｔの側壁上とトレンチ１３９ｔの底部のところの絶縁層１３９ａの頂面上）と、貫通ビア１５６ｖの底部の層１７、１９、および８６上と、貫通ビア１５６ｖの側壁上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層１２５ｂは、タンタル含有層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層１２５ｃは、銅またはチタン銅合金の単層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の電気メッキされた銅層とすることができる。トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまでの範囲、または０．５から３マイクロメートルまでの範囲の厚さを有することができる。図１７２〜１７８に例示されているように誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまでの範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図１７８Ａに例示されているように層１３９ａと１３９ｂとからなる誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０４５６】
第３の代替的形態では、層１２５ａ、１２５ｂ、および１２５ｃが研削または研磨された後、接着／バリア層１２５ａは、トレンチ１３９ｔの側壁および底部上（ポリマー層１３９ｂ内のトレンチ１３９ｔの側壁上とトレンチ１３９ｔの底部のところの絶縁層１３９ａの頂面上）と、貫通ビア１５６ｖの底部の層１７、１９、および８６上と、貫通ビア１５６ｖの側壁上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層１２５ｂは、クロム含有層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層１２５ｃは、銅またはチタン銅合金の単層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の電気メッキされた銅層とすることができる。トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまでの範囲、または０．５から３マイクロメートルまでの範囲の厚さを有することができる。図１７２〜１７８に例示されているように誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまでの範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図１７８Ａに例示されているように層１３９ａと１３９ｂとからなる誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０４５７】
誘電体層１３９の露出されている頂面１３９ｓは、トレンチ１３９ｔ内の伝導層１２５ｃの研削または研磨された表面２２７と実質的に同一平面であるものとしてよく、表面１３９ｓおよび２２７は、実質的に平坦なものとしてよい。層１２５ａ、１２５ｂ、および１２５ｃが研削または研磨された後、図１７２〜１７８に例示されているように誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、誘電体層１３９は、例えば、１から１０マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまで範囲の、露出されている頂面１３９ｓと表面１２４ｓまたは１５８ｓとの間の厚さを有することができる。あるいは、層１２５ａ、１２５ｂ、および１２５ｃが研削または研磨された後、図１７８Ａに例示されているように層１３９ａと１３９ｂとからなる誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、誘電体層１３９のポリマー層１３９ｂは、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の、ポリマー層１３９ｂの露出されている頂面１３９ｓと絶縁層１３９ａの頂面との間の厚さを有することができる。
【０４５８】
チップ１１８内のメタルプラグ７ｐのそれぞれは、チップ１１８内の絶縁リング５００ａのうちの１つの絶縁リングを貫通する。例えば、チップ１１８のうちの左の１つのチップ内のメタルプラグ７ｂ、７ｃ、および７ｄは、チップ１１８のうちの左の１つのチップ内の絶縁リング５００ａを貫通し、チップ１１８のうちの真ん中の１つのチップ内のメタルプラグ７ｅおよび７ｆは、チップ１１８のうちの真ん中の１つのチップ内の絶縁リング５００ａを貫通する。特に、メタルプラグ７ｂ、７ｃ、および７ｄのそれぞれは、チップ１１８のうちの左の１つのチップの半導体基板１２４を貫通し、チップ１１８のうちの左の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングによって取り囲まれ、メタルプラグ７ｅおよび７ｆのそれぞれは、チップ１１８のうちの真ん中の１つのチップの半導体基板１２４を貫通し、チップ１１８のうちの真ん中の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングによって取り囲まれる。チップ１１８のうちの左の１つのチップの半導体基板１２４は、メタルプラグ７ｃと７ｄとを取り囲む絶縁リング５００ａの内面上にいくつかの部分を有し、チップ１１８のうちの真ん中の１つのチップの半導体基板１２４は、メタルプラグ７ｅと７ｆとを取り囲む絶縁リング５００ａの内面上にいくつかの部分を有する。メタルプラグ７ｂを取り囲む絶縁リング５００ａは、メタルプラグ７ｂの側壁のところにあり、メタルプラグ７ｂと接触する。メタルプラグ７ｄを取り囲む絶縁リング５００ａは、メタルプラグ７ｄの側壁のところにあり、その側壁と接触する部分を有する。メタルプラグ７ｆを取り囲む絶縁リング５００ａは、メタルプラグ７ｆの側壁のところにあり、その側壁と接触する部分を有する。図１８０に示されているメタルプラグ７ｐ（メタルプラグ７ａ〜７ｆを含む）と金属相互接続部３（金属相互接続部３ａと３ｂと３ｃとを含む）に関する詳細については、図７６の図解を参照されたい。
【０４５９】
あるいは、素子１１８は、チップを示すだけでなく、ウェハをも示すことができる。素子１１８がウェハである場合、素子７２は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０４６０】
図１８１を参照すると、図１８０に例示されている構造を形成した後、以下のステップを図７７〜８１に例示されているようにその後実行することができ、次いで、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５ｓおよび５５５ｔなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することがわかる。
【０４６１】
ハンダバンプもしくはボール１２６を使用して、システムインパッケージまたはマルチチップモジュール５５５ｓをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図１８２を参照すると、システムインパッケージまたはマルチチップモジュール５５５ｓが、例えば、ハンダバンプまたはボール１２６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、キャリア１７６の頂部側に接着されることがわかる。次に、アンダーフィル１７４をシステムインパッケージまたはマルチチップモジュール５５５ｓのポリマー層１３６とキャリア１７６の頂部側との間に形成し、これによりハンダバンプまたはボール１２６を取り囲む。次に、複数のハンダボール１７８をキャリア１７６の底部側に形成する。図１８２に示されているキャリア１７６、アンダーフィル１７４、およびハンダボール１７８の明細は、それぞれ図８３に例示されているようなキャリア１７６、アンダーフィル１７４、およびハンダボール１７８の明細として参照することができる。
【０４６２】
図１８３は、以下のステップによって形成されうる、本開示の別の実施形態による別のシステムインパッケージまたはマルチチップモジュールを示している。図１８０に例示されている構造を形成した後、図７７〜７９に例示されているようなステップをその後実行することができる。次に、金属バンプ６６８をポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の開口部の底部にあり、またポリマー層１３６内の開口部１３６ａの下にある、接点上とに形成することは、図８４に例示されているステップとして参照することができる。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５ｕなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離する。システムインパッケージまたはマルチチップモジュール５５５ｕでは、相互接続部３のそれぞれを金属バンプ６６８の１つまたは複数に接続することができる。
【０４６３】
金属バンプ６６８を使用して、システムインパッケージまたはマルチチップモジュール５５５ｕをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図１８４を参照すると、システムインパッケージまたはマルチチップモジュール５５５ｕが、例えば、金属バンプ６６８のハンダ濡れ層１４６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、図８３に例示されているキャリア１７６の頂部側に接着されることがわかる。ハンダ濡れ層１４６をキャリア１７６の頂部側に予め形成されたハンダまたは金層と接合した後、複数の金属接合部１８０が、金属バンプ６６８のバリア層１４４とキャリア１７６の頂部側との間に形成される。金属接合部１８０は、５から５０マイクロメートルまでの範囲の厚さを有するＳｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金、Ｓｎ−Ａｕ合金、またはＳｎ−Ｐｂ合金の層とすることができる。あるいは、金属接合部１８０は、０．１から１０マイクロメートルまでの範囲の厚さを有する金層とすることができる。次に、図８３に例示されているアンダーフィル１７４がシステムインパッケージまたはマルチチップモジュール５５５ｕのポリマー層１３６とキャリア１７６の頂部側との間に形成され、これにより金属バンプ６６８と金属接合部１８０とを取り囲む。次に、図８３に例示されているハンダボール１７８がキャリア１７６の底部側に形成される。
【０４６４】
あるいは、図１８１〜１８４に示されているような絶縁または誘電体層１２２は、省くこともできる。この場合、ポリマー層１３６は、表面２２３と２２５と２２７と１３９ｓとに形成され、金属相互接続部３の伝導層１２５ｃの接点は、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出される。さらに、接着／バリア層１３４が、金属相互接続部３の伝導層１２５ｃの、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出されている、接点上に形成される。
【０４６５】
図１８５は、例えば、以下のステップで形成することができる、ワイヤボンディング接合ワイヤ１８４を通して図８３に例示されているキャリア１７６に接続されているシステムインパッケージまたはマルチチップモジュール５５５ｖを含むマルチチップパッケージ５６６ｄを示している。
【０４６６】
図１８０に例示されている構造を形成した後、図８６に例示されているステップを実行して、絶縁または誘電体層１２２を伝導層１２５ｃの研削または研磨された表面２２７上と、誘電体層１３９の露出されている頂面１３９ｓ上とに形成し、複数の金属相互接続部またはトレース３００を絶縁または誘電体層１２２上と、金属相互接続部３の伝導層１２５ｃの、層１２２内の複数の開口部１２２ａによって露出されている、複数の領域上とに形成し、ポリマー層１３６を絶縁または誘電体層１２２上と、金属相互接続部またはトレース３００上とに形成する。硬化させた後のポリマー層１３６は、例えば１から２０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有することができ、ポリマー層１３６内の複数の開口部１３６ａが、金属相互接続部またはトレース３００の複数の接点を露出する。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、複数のシステムインパッケージもしくはマルチチップモジュール５５５ｖに切断分離することができる。
【０４６７】
次に、複数のシステムインパッケージまたはマルチチップモジュール５５５ｖをキャリア１７６と、２０から１５０マイクロメートルまでの範囲の厚さを有する接着剤層１８２をキャリア１７６の頂部側に形成し、次いで、接着剤層１８２を使用して複数のシステムインパッケージまたはマルチチップモジュール５５５ｖをキャリア１１の頂部側に付着させることによって接合する。接着剤層１８２は、例えば、２０から１５０マイクロメートルまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８の層などのポリマー層とすることができる。次に、金線、銅線、またはアルミニウム線などの複数のワイヤ１８４をキャリア１７６の頂部側上と、金属相互接続部またはトレース３００の伝導層１５０の、ポリマー層１３６内の開口部１３６ａによって露出されている、接点上とに、ワイヤボンディングプロセスによってワイヤボンディング接合する。したがって、複数のシステムインパッケージまたはマルチチップモジュール５５５ｖの金属相互接続部またはトレース３００を、ワイヤボンディング接合ワイヤ１８４を通してキャリア１７６に物理的に、また電気的に接続することができる。次に、成形コンパウンド１８６を複数のシステムインパッケージまたはマルチチップモジュール５５５ｖ上と、キャリア１７６の頂部側上と、ワイヤボンディング接合ワイヤ１８４上とに形成し、ワイヤボンディング接合ワイヤ１８４と複数のシステムインパッケージまたはマルチチップモジュール５５５ｖとを封止することを、成形プロセスによって行う。成形コンパウンド１８６は、エポキシ、炭素充填剤またはガラス充填剤を含むものとしてよく、ガラス充填剤または炭素充填剤をエポキシ中に分散させることができる。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成する。この後、個片化プロセスを実行して、キャリア１７６と成形コンパウンド１８６とを切断し、複数のマルチチップモジュール５６６ｄに切断分離する。マルチチップモジュール５６６ｄは、ハンダボール１７８を通して、マザーボード、ボールグリッドアレイ（ＢＧＡ）基板、プリント配線基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続することができる。図１８５に示されているキャリア１７６の明細は、図８３に例示されているようなキャリア１７６の明細として参照することができる。
【０４６８】
図１８６〜２０７は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図１８６を参照すると、図１４４に例示されている構造を形成した後、例えば０．１から１００マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、５から１０マイクロメートルまでの範囲、または１から２０マイクロメートルまでの範囲の厚さを有する誘電体層６０が、それぞれのチップ６８の半導体基板５８の表面５８ｓ上と、ダミー基板（複数可）６２の表面（複数可）６２ｓ上と、チップ６８内の絶縁リング５００ａの露出されている底面５００ｓ上と、図１４４に示されているような封止／ギャップ充填材６４の表面６４ｓ上とに形成されることがわかる。次に、貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆを含む、貫通ビア１７０ｖが、チップ６８内と、ダミー基板（複数可）６２内とに形成され、キャリア１１の導電層１８を露出し、またチップ６８の層２６と３４とを露出することができる。図１８６に例示されている貫通ビア１７０ｖをチップ６８内とダミー基板（複数可）６２内とに形成するステップは、図１５に例示されているような貫通ビア１７０ｖをチップ６８内とダミー基板（複数可）６２内とに形成するステップとして参照することができるが、実施形態では、チップ６８内に貫通ビア１７０ｖを形成することは、チップ６８内の絶縁リング５００ａによって取り囲まれている半導体基板５８をエッチングで貫通することを含む。図１８６に示されている貫通ビア１７０ｖ（ビア１７０ａ〜１７０ｆを含む）、貫通ビア１７０ｖを取り囲む絶縁リング５００ａ、および支持材８０１の明細は、それぞれ図１４８〜１５２に示されている貫通ビア１７０ｖ（ビア１７０ａ〜１７０ｆを含む）、貫通ビア１７０ｖを取り囲む絶縁リング５００ａ、および支持材８０１の明細として参照することができる。
【０４６９】
図１８６に示されている誘電体層６０は、例えば、化学気相成長（ＣＶＤ）プロセスまたはプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスなどの好適なプロセスによって形成される無機層とすることができる。無機層は、図１４４に示されている表面５８ｓ、６２ｓ、５００ｓ、および６４上の酸化ケイ素、窒化ケイ素、窒化ケイ素炭素、オキシ窒化ケイ素、またはオキシ炭化ケイ素の層を含むか、またはそのような層とすることができる。無機層は、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲、または０．５から２マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０４７０】
あるいは、図１８６に例示されている誘電体層６０は、図１４４に示されている表面５８ｓ、６２ｓ、５００ｓ、および６４上の、３から１００マイクロメートルまでの範囲、好ましくは５から３０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、またはエポキシの層などのポリマー層とすることができる。
【０４７１】
あるいは、図１８６に示されている誘電体層６０は、無機層と無機層上のポリマー層とからなるものとしてよい。無機層は、図１４４に示されている表面５８ｓ、６２ｓ、５００ｓ、および６４ｓ上に、化学気相成長（ＣＶＤ）プロセスなどの好適なプロセスを使用して形成することができる。無機層は、図１４４に示されている表面５８ｓ、６２ｓ、５００ｓ、および６４ｓ上の酸化ケイ素、窒化ケイ素、窒化ケイ素炭素、オキシ窒化ケイ素、またはオキシ炭化ケイ素の層を含むか、またはそのような層とすることができる。無機層は、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲、または０．５から２マイクロメートルまでの範囲の厚さを有するものとしてよい。ポリマー層は、無機層上の、３から１００マイクロメートルまでの範囲、好ましくは５から３０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲の厚さを有する、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層とすることができる。
【０４７２】
次に、図１８７を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１ナノメートルから０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層５２を貫通ビア１７０ｖによって露出されている層１８、２６、および３４上と、貫通ビア１７０ｖの側壁上と、誘電体層６０上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とに形成することができることがわかる。接着／バリア層５２を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層５４を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって、接着／バリア層５２上と、貫通ビア１７０ｖ内とに形成することができる。次に、例えば、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスを使用することによって、フォトレジスト層１９４をシード層５４上に形成することができる。次に、露光プロセスと現像プロセスとを使用して、フォトレジスト層１９４内に、シード層５４の複数の領域を露出する、複数の開口部１９４ａを形成することができる。パターン形成フォトレジスト層１９４は、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。次に、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する伝導層５６を、例えば電気メッキプロセスを使用することによって、シード層５４の、層１９４内の開口部１９４ａによって露出されている、領域上に形成することができる。図１８７に示されている接着／バリア層５２、シード層５４、および伝導層５６の明細は、それぞれ図９０に例示されているような接着／バリア層５２、シード層５４、および伝導層５６の明細として参照することができる。
【０４７３】
次に、図１８８を参照すると、フォトレジスト層１９４が、例えば、有機化学溶液を使用して取り除かれることがわかる。次に、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスを使用することによって、伝導層５６の下にないシード層５４が取り除かれる。次に、ウェットケミカルエッチングプロセスまたはドライプラズマエッチングプロセスを使用することによって、伝導層５６の下にない接着／バリア層５２が取り除かれる。したがって、誘電体層６０の上と、貫通ビア１７０ｖの上とにある層５２、５４、および５６は、誘電体層６０の上と、貫通ビア１７０ｖの上に、金属相互接続部１ａと１ｂとを含む、複数の金属相互接続部１を構成する。接着／バリア層５２および誘電体層６０の上の金属相互接続部１のシード層５４は、誘電体層６０の上の金属相互接続部１の伝導層５６のどの側壁１ｗにもないが、誘電体層６０の上の金属相互接続部１の伝導層５６の底部の下にある。誘電体層６０の上の金属相互接続部１の伝導層５６の側壁１ｗは、層５２と５４とによって覆われていない。貫通ビア１７０ｖ内の層５２、５４、および５６は、それぞれ、図１８６に示されているように貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆ内のメタルプラグ（またはメタルビア）５ａ、５ｂ、５ｃ、５ｄ、５ｅ、および５ｆを含む、貫通ビア１７０ｖ内の複数のメタルプラグ（またはメタルビア）５ｐを構成する。メタルプラグ５ａは、ダミー基板６２内に形成され、メタルプラグ５ｂ、５ｃ、５ｄ、５ｅ、および５ｆは、同じチップ６８内に形成される。チップ６８内とダミー基板（複数可）６２内とに形成されたメタルプラグ５ｐは、金属相互接続部１とチップ６８内の半導体デバイス３６とを接続し、金属相互接続部１とキャリア１１内の導電層１８の複数の接点とを接続することができる。支持材８０１および支持材８０１上の、相互接続層３４内の、相互接続部または金属トレース３５ａは、メタルプラグ５ｅの、相互接続層３４の頂面が位置する、水平部分より低い、２つの部分の間にあるものとしてよい。
【０４７４】
チップ６８内のメタルプラグ５ｐのそれぞれは、チップ６８内の絶縁リング５００ａのうちの１つの絶縁リングを貫通する。例えば、チップ６８のうちの１つのチップ内のメタルプラグ５ｂ、５ｃ、５ｄ、５ｅ、および５ｆは、チップ６８のうちの１つのチップ内の絶縁リング５００ａを貫通する。特に、メタルプラグ５ｂ、５ｃ、５ｄ、５ｅ、および５ｆのそれぞれは、チップ６８のうちの１つのチップの半導体基板５８を貫通し、チップ６８のうちの１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングによって取り囲まれる。チップ６８のうちの１つのチップの半導体基板５８は、メタルプラグ５ｂと５ｃと５ｄと５ｅと５ｆとを取り囲む絶縁リング５００ａの内面上にいくつかの部分を有する。図１８８に示されているメタルプラグ５ｐ（メタルプラグ５ａ〜５ｆを含む）と金属相互接続部１（金属相互接続部１ａと１ｂとを含む）に関する詳細については、図９１の図解を参照されたい。
【０４７５】
あるいは、素子６８は、チップを示すだけでなく、ウェハをも示すことができる。素子６８がウェハである場合、キャリア１１は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０４７６】
次に、図１８９を参照すると、絶縁または誘電体層６６が、金属相互接続部１の伝導層５６上と、誘電体層６０上と、金属相互接続部１同士の間のギャップ内とに形成されることがわかる。絶縁または誘電体層６６は、例えば、金属相互接続部１の伝導層５６上と、誘電体層６０上と、金属相互接続部１同士の間のギャップ内の、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層などのポリマー層を含むか、またはそのようなポリマー層とすることができる。伝導層５６上のポリマー層は、例えば、０．１から５０マイクロメートルまでの範囲、好ましくは１から３０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０４７７】
あるいは、絶縁または誘電体層６６は、金属相互接続部１の伝導層５６上と、誘電体層６０上と、金属相互接続部１同士の間のギャップ内の、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、またはオキシ炭化ケイ素の層などの無機層を含むか、またはそのような無機層とすることができる。伝導層５６上の無機層は、例えば、０．１から１０マイクロメートルまでの範囲、好ましくは０．１から１マイクロメートルまでの範囲、０．２から２マイクロメートルまでの範囲、０．３から３マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０４７８】
あるいは、図１９０を参照すると、図１８９に示されているような絶縁または誘電体層６６が、以下のステップによって形成されうることがわかる。最初に、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層などのポリマー層６６ａを、金属相互接続部１の伝導層５６上と、誘電体層６０上と、金属相互接続部１同士の間のギャップ内に形成する。次に、ポリマー層６６ａを、例えば、機械研磨プロセス、化学機械研磨（ＣＭＰ）プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスによって、金属相互接続部１の伝導層５６がポリマー層６６ａによって覆われていない頂面５６ｕを持つようになるまで研削または研磨する。したがって、ポリマー層６６ａは、誘電体層６０上と、金属相互接続部１同士の間のギャップ内に残り、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さを有する。ポリマー層６６ａの研削または研磨された表面６６ｓは、実質的に平坦であり、伝導層５６の頂面５６ｕと実質的に同一平面にあるものとすることができる。次に、例えば、０．１から３マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲の厚さを有する酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、またはオキシ炭化ケイ素の層などの無機層６６ｂを、伝導層５６の頂面５６ｕ上と、ポリマー層６６ａの研削または研磨された表面６６ｓ上とに形成する。したがって、図１８９に示されているような絶縁または誘電体層６６も、図１９０に示されているようなポリマー層６６ａと無機層６６ｂとを備えることができる。
【０４７９】
図１９１を参照すると、絶縁または誘電体層６６を形成した後、図２８に例示されているダミー基板１６５が、図２８に例示されている層１１６を使用して絶縁または誘電体層６６と接合されることがわかるが、これは図２８に例示されているステップとして参照することができる。次に、複数の開口部１６５ａがダミー基板１６５内に形成され、層１１６を露出するが、これは図２９〜３２に例示されているステップとして参照することができる。あるいは、接着剤層１１６を使用し、ダミー基板１６５を絶縁または誘電体層６６と接合させる前に、開口部１６５ａがダミー基板１６５内に形成され、ダミー基板１６５を貫通するようにできる。次に、それぞれが図１４１Ｋに例示されているチップ７２ａまたは７２ｂと似ている複数のチップ７２を層１１６と接合し、開口部１６５ａ内と、層６６の上とに実装するが、これは、図３３に例示されているステップとして参照することができる。チップ７２を開口部１６５ａ内に実装した後、チップ７２は、チップ７２の底部に能動側と、チップ７２の頂部に裏側とを有する。図１９２は、ダミー基板１６５内の開口部１６５ａ内に実装されたチップ７２を示す概略上面図の一例であり、図１９１は、図１９２の概略上面図に示されている線Ｇ−Ｇにそって切り取った断面図である。
【０４８０】
図１９１および１９２に示されているように、ダミー基板１６５とチップ７２のうちの１つのチップとの間に複数のギャップ４ａがそれぞれあり、隣接する２つのチップ７２の間に複数のギャップ８ａ（これらのうちの１つが図示されている）がそれぞれある。ギャップ４ａのそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ４を有することができる。ギャップ８ａのそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ５を有することができる。
【０４８１】
図１９３は、図１９１に示されているのと同じ断面図を持つ構造を形成するための別の技術を示している。図１９１は、図１９３の概略上面図に示されている線Ｇ−Ｇにそって切り取った断面図である。図１９１および１９３に示されている構造は、例えば以下のステップによって形成されうる。図１８９または１９０に例示されている構造を形成した後、例えば３から１００マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲の厚さを有する接着剤層１１６を図１８９または１９０に示されている絶縁または誘電体層６６上に、スピンコーティングプロセス、ラミネート加工プロセス、スプレープロセス、分注プロセス、またはスクリーンプリンティングプロセスなどの好適なプロセスを使用することによって形成する。接着剤層１１６は、例えば、３から１００マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲の厚さを有する、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、またはシロキサンの層などのポリマー層とすることができる。次に、接着剤層１１６を適宜予硬化または焼成することができる。次に、それぞれが図１４１Ｋに例示されているチップ７２ａまたは７２ｂと似ている複数のチップ７２と複数の別々のダミー基板１６５とを接着剤層１１６上に置く。隣接する２つのチップ７２の間のギャップが、５００または１，０００マイクロメートルより大きいなど、大きすぎる場合に、別々のダミー基板１６５のうちの１つまたは複数をギャップ内に配置することができる。あるいは、隣接する２つのチップ７２の間のギャップが、５００または１，０００マイクロメートルより小さいなど、十分に小さい場合、ギャップ内に配置されうる別々のダミー基板１６５はありえない。次に、接着剤層１１６を、機械的圧力または熱圧力を接着剤層１１６に加えつつ１８０℃から３５０℃までの範囲の温度で再び硬化させることができる。したがって、チップ７２および別々のダミー基板１６５は、接着剤層１１６を使用して絶縁または誘電体層６６と接合される。別々のダミー基板１６５は、例えば、別々のシリコンバー、別々のダミーチップ、別々のダミーシリコンダイ、またはポリシリコン、ガラス、シリコン、もしくはセラミックの別々の基板とすることができる。
【０４８２】
あるいは、図１９１および１９３を参照すると、接着剤層１１６は、図１８９または１９０に示されている絶縁または誘電体層６６上に形成されている酸化ケイ素層で置き換えることができることがわかる。この場合、チップ７２を層６６と接合し、別々のダミー基板１６５を層６６と接合することは、例えば、それぞれのチップ７２の能動側にある、パッシベーション層７４の別の酸化ケイ素層を、酸化ケイ素層１１６と接着することと、別々のダミー基板１６５のうちのそれぞれのダミー基板の別の酸化ケイ素層を酸化ケイ素層１１６と接着することとによって実行することができる。それぞれのチップ７２のパッシベーション層７４の酸化ケイ素層は、酸化ケイ素層１１６と接触し、別々のダミー基板１６５のうちのそれぞれのダミー基板の酸化ケイ素層は、酸化ケイ素層１１６と接触する。したがって、チップ７２と別々のダミー基板１６５とを、これらの酸化ケイ素層を使用して絶縁または誘電体層６６と接合することができる。
【０４８３】
図１９１および１９３に示されているように、チップ７２のうちの１つのチップと別々のダミー基板１６５のうちの１つのダミー基板との間に複数のギャップ４ａがそれぞれあり、隣接する２つのチップ７２の間に複数のギャップ８ａ（これらのうちの１つが図示されている）がそれぞれある。ギャップ４ａのそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ４を有することができる。ギャップ８ａのそれぞれは、１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲などの、例えば５００マイクロメートルより小さい、横方向の距離または間隔Ｄ５を有することができる。一実施形態では、別々のダミー基板１６５が絶縁または誘電体層６６と接合される前に、それぞれの別々のダミー基板１６５内に、またはそれぞれの別々のダミー基板１６５の頂面または底面上に予め形成された回路はない。
【０４８４】
図１９４を参照すると、図１９１と１９２または図１９１と１９３に例示されているステップの後、封止／ギャップ充填材９８がそれぞれのチップ７２の半導体基板９６の裏面上と、ダミー基板（複数可）１６５上と、ギャップ４ａおよび８ａ内とに形成されることがわかる。次に、封止／ギャップ充填材９８、それぞれのチップ７２の半導体基板９６の裏面、およびダミー基板（複数可）１６５は、機械研削プロセス、機械研磨プロセス、化学機械研磨（ＣＭＰ）プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、好適なプロセスによって、チップ７２内の絶縁リング５００ａのすべてが、半導体基板９６のどの部分も上に置かれていない底面５００ｔを露出するまで、研削または研磨される。図１９４に例示されている、封止／ギャップ充填材９８を形成するステップと封止／ギャップ充填材９８とそれぞれのチップ７２の半導体基板９６の裏面とダミー基板（複数可）１６５とを研削または研磨するステップとは、図１４３〜１４６に例示されているような、封止／ギャップ充填材６４を形成するステップと封止／ギャップ充填材６４とそれぞれのチップ６８の半導体基板５８の裏面とダミー基板（複数可）６２とを研削または研磨するステップとして参照することができる。封止／ギャップ充填材９８は、ポリシリコン、酸化ケイ素、またはポリマーとすることができる。
【０４８５】
したがって、チップ７２のうちのそれぞれのチップの半導体基板９６を、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ８に薄化することができる。チップ７２のうちのそれぞれのチップに関して、研削または研磨プロセスの後、絶縁リング５００ａおよび半導体基板９６は同じ厚さＴ８を持つものとしてよい。好ましくは、チップ７２のそれぞれは、研削もしくは研磨プロセスの後に、例えば３から１０５マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０４８６】
研削または研磨プロセスの後、ダミー基板（複数可）１６５は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ９に薄化することができ、ギャップ４ａと８ａとに残っている封止／ギャップ充填材９８は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の垂直厚さＴ１０を有するものとしてよい。それぞれのチップ７２の裏面の、半導体基板９６の研削または研磨された表面９６ｓおよびダミー基板（複数可）１６５の研削または研磨された表面（複数可）１６５ｓは、実質的に平坦であり、封止／ギャップ充填材９８で覆われていないものとしてよい。研削または研磨された表面（複数可）１６５ｓは、それぞれのチップ７２の研削または研磨された表面９６ｓと実質的に同一平面であり、またギャップ４ａと８ａとの中の封止／ギャップ充填材９８の研削または研磨された表面９８ｓと実質的に同一平面であり、またチップ７２内の絶縁リング５００ａの露出された底面５００ｔと実質的に同一平面であるものとすることができる。それぞれのチップ７２において、半導体基板９６の研削または研磨された表面９６ｓとシャロートレンチアイソレーション５００ｂの底部との間の垂直距離Ｄ１５は、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から２５マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または０．１から２マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより大きいものとしてよい。
【０４８７】
次に、図１９５を参照すると、例えば０．１から１００マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、５から１０マイクロメートルまでの範囲、または１から２０マイクロメートルまでの範囲の厚さを有する誘電体層８８が、それぞれのチップ７２の半導体基板９６の表面９６ｓ上と、ダミー基板（複数可）１６５の表面（複数可）１６５ｓ上と、チップ７２内の絶縁リング５００ａの露出されている底面５００ｔ上と、封止／ギャップ充填材９８の表面９８ｓ上とに形成されることがわかる。次に、貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅを含む、複数の貫通ビア１６４ｖが、チップ７２内と、ダミー基板（複数可）１６５内とに形成することができ、金属相互接続部１の伝導層５６を露出し、またチップ７２の層１１４と１０６とを露出する。図１９５に例示されている貫通ビア１６４ｖをチップ７２内とダミー基板（複数可）１６５内とに形成するステップは、図４１に例示されているような貫通ビア１６４ｖをチップ７２内とダミー基板（複数可）１６５内とに形成するステップとして参照することができるが、実施形態では、チップ７２内に貫通ビア１６４ｖを形成することは、チップ７２内の絶縁リング５００ａによって取り囲まれている半導体基板９６をエッチングで貫通することを含む。図１９５に示されている貫通ビア１６４ｖ（ビア１６４ａ〜１６４ｅを含む）、貫通ビア１６４ｖを取り囲む絶縁リング５００ａ、および支持材８０２の明細は、それぞれ図１６２〜１６６に例示されている貫通ビア１６４ｖ（ビア１６４ａ〜１６４ｅを含む）、貫通ビア１６４ｖを取り囲む絶縁リング５００ａ、および支持材８０２の明細として参照することができる。
【０４８８】
図１９５に示されている誘電体層８８は、例えば、化学気相成長（ＣＶＤ）プロセスまたはまたはプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスなどの好適なプロセスによって形成される無機層とすることができる。無機層は、表面９６ｓ、１６５ｓ、５００ｔ、および９８ｓ上の酸化ケイ素、窒化ケイ素、窒化ケイ素炭素、オキシ窒化ケイ素、またはオキシ炭化ケイ素の層を含むか、またはそのような層とすることができる。無機層は、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲、または０．５から２マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０４８９】
あるいは、図１９５に示されている誘電体層８８は、表面９６ｓ、１６５ｓ、５００ｔ、および９８ｓ上の、３から１００マイクロメートルまでの範囲、好ましくは５から３０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲の厚さを有する、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層などのポリマー層とすることができる。
【０４９０】
あるいは、図１９５に示されている誘電体層８８は、無機層と無機層上のポリマー層とからなるものとしてよい。無機層は、表面９６ｓ、１６５ｓ、５００ｔ、および９８ｓ上に、化学気相成長（ＣＶＤ）プロセスなどの好適なプロセスを使用して形成することができる。無機層は、表面９６ｓ、１６５ｓ、５００ｔ、および９８ｓ上の酸化ケイ素、窒化ケイ素、窒化ケイ素炭素、オキシ窒化ケイ素、またはオキシ炭化ケイ素の層を含むか、またはそのような層とすることができる。無機層は、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲、または０．５から２マイクロメートルまでの範囲の厚さを有するものとしてよい。ポリマー層は、無機層上の、３から１００マイクロメートルまでの範囲、好ましくは５から３０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層とすることができる。
【０４９１】
次に、図１９６を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層９２が、貫通ビア１６４ｖによって露出される層５６、１０６、および１１４上と、貫通ビア１６４ｖの側壁上と、誘電体層８８上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とに形成されることがわかる。接着／バリア層９２は、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層９４を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって、接着／バリア層９２上と、貫通ビア１６４ｖ内とに形成する。次に、例えば、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスを使用することによって、フォトレジスト層２９４をシード層９４上に形成する。次に、露光プロセスと現像プロセスとを使用して、フォトレジスト層２９４内に、シード層９４の複数の領域を露出する、複数の開口部２９４ａを形成することができる。パターン形成フォトレジスト層２９４は、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。次に、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する伝導層８６を、電気メッキプロセスなどの好適なプロセスを使用することによって、シード層９４の、層２９４内の開口部２９４ａによって露出されている、領域上に形成する。図１９６に示されている接着／バリア層９２、シード層９４、および伝導層８６の明細は、それぞれ図９５に例示されているような接着／バリア層９２、シード層９４、および伝導層８６の明細として参照することができる。
【０４９２】
次に、図１９７を参照すると、フォトレジスト層２９４が、例えば、有機化学溶液を使用して取り除かれることがわかる。次に、湿式エッチングプロセスまたはドライエッチングプロセスを使用することによって、伝導層８６の下にないシード層９４が取り除かれる。次に、湿式エッチングプロセスまたはドライエッチングプロセスを使用することによって、伝導層８６の下にない接着／バリア層９２が取り除かれる。したがって、誘電体層８８の上と、貫通ビア１６４ｖの上とにある層９２、９４、および８６は、誘電体層８８の上と、貫通ビア１６４ｖの上に、金属相互接続部２ａと２ｂとを含む、複数の金属相互接続部２を構成する。接着／バリア層９２および誘電体層８８の上の金属相互接続部２のシード層９４は、誘電体層８８の上の金属相互接続部２の伝導層８６のどの側壁２ｗにもないが、誘電体層８８の上の金属相互接続部２の伝導層８６の底部の下にある。誘電体層８８の上の金属相互接続部２の伝導層８６の側壁２ｗは、層９２と９４とによって覆われていない。貫通ビア１６４ｖ内の層９２、９４、および８６は、それぞれ、図１９５に示されているように貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅ内のメタルプラグ（またはメタルビア）６ａ、６ｂ、６ｃ、６ｄ、および６ｅを含む、貫通ビア１６４ｖ内の複数のメタルプラグ（またはメタルビア）６ｐを構成する。メタルプラグ６ａは、ダミー基板１６５内に形成され、メタルプラグ６ｂおよび６ｃは、チップ７２のうちの左の１つのチップ内に形成され、メタルプラグ６ｄおよび６ｅは、チップ７２のうちの真ん中の１つのチップ内に形成される。チップ７２内とダミー基板（複数可）１６５内とに形成されたメタルプラグ６ｐは、金属相互接続部２とチップ７２内の半導体デバイス１０２とを接続し、金属相互接続部１と２とを接続することができる。
【０４９３】
チップ７２内のメタルプラグ６ｐのそれぞれは、チップ７２内の絶縁リング５００ａのうちの１つの絶縁リングを貫通する。例えば、チップ７２のうちの左の１つのチップ内のメタルプラグ６ｂおよび６ｃは、チップ７２のうちの左の１つのチップ内の絶縁リング５００ａを貫通し、チップ７２のうちの真ん中の１つのチップ内のメタルプラグ６ｄおよび６ｅは、チップ７２のうちの真ん中の１つのチップ内の絶縁リング５００ａを貫通する。特に、メタルプラグ６ｂおよび６ｃのそれぞれは、チップ７２のうちの左の１つのチップの半導体基板９６を貫通し、チップ７２のうちの左の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングによって取り囲まれ、メタルプラグ６ｄおよび６ｅのそれぞれは、チップ７２のうちの真ん中の１つのチップの半導体基板９６を貫通し、チップ７２のうちの真ん中の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングによって取り囲まれる。チップ７２のうちの左の１つのチップの半導体基板９６は、メタルプラグ６ｂを取り囲む絶縁リング５００ａの内面上に一部を有し、チップ７２のうちの真ん中の１つのチップの半導体基板９６は、メタルプラグ６ｄを取り囲む絶縁リング５００ａの内面上に一部を有する。メタルプラグ６ｃを取り囲む絶縁リング５００ａは、メタルプラグ６ｃの側壁のところにあり、メタルプラグ６ｃと接触し、メタルプラグ６ｅを取り囲む絶縁リング５００ａは、メタルプラグ６ｅの側壁のところにあり、メタルプラグ６ｅと接触する。図１９７に示されているメタルプラグ６ｐ（メタルプラグ６ａ〜６ｅを含む）と金属相互接続部２（金属相互接続部２ａと２ｂとを含む）に関する詳細については、図９６の図解を参照されたい。
【０４９４】
あるいは、素子７２は、チップを示すだけでなく、ウェハをも示すことができる。素子７２がウェハである場合、素子６８は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０４９５】
次に、図１９８を参照すると、絶縁または誘電体層１２０が、金属相互接続部２の伝導層８６上と、誘電体層８８上と、金属相互接続部２同士の間のギャップ内とに形成されることがわかる。絶縁または誘電体層１２０は、例えば、金属相互接続部２の伝導層８６上と、誘電体層８８上と、金属相互接続部２同士の間のギャップ内の、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層などのポリマー層を含むか、またはそのようなポリマー層とすることができる。伝導層８６上のポリマー層は、例えば０．１から５０マイクロメートルまでの範囲、好ましくは１から３０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０４９６】
あるいは、絶縁または誘電体層１２０は、金属相互接続部２の伝導層８６上と、誘電体層８８上と、金属相互接続部２同士の間のギャップ内の、酸化ケイ素、窒化ケイ素、窒化ケイ素炭素、オキシ窒化ケイ素、またはオキシ炭化ケイ素の層などの無機層を含むか、またはそのような無機層とすることができる。伝導層８６上の無機層は、例えば０．１から１０マイクロメートルまでの範囲、好ましくは０．１から１マイクロメートルまでの範囲、０．２から２マイクロメートルまでの範囲、０．３から３マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０４９７】
あるいは、図１９９を参照すると、図１９８に示されているような絶縁または誘電体層１２０が、以下のステップによって形成されうることがわかる。最初に、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層などのポリマー層１２０ａを、金属相互接続部２の伝導層８６上と、誘電体層８８上と、金属相互接続部２同士の間のギャップ内とに形成する。次に、ポリマー層１２０ａを、例えば、機械研削プロセス、機械研磨プロセス、化学機械研磨（ＣＭＰ）プロセス、または機械研磨と化学エッチングとを含むプロセスによって、金属相互接続部２の伝導層８６がポリマー層１２０ａによって覆われていない頂面８６ｕを持つようになるまで研削または研磨する。したがって、ポリマー層１２０ａは、誘電体層８８上と、金属相互接続部２同士の間のギャップ内に残り、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さを有する。ポリマー層１２０ａの研削または研磨された表面１２０ｓは、実質的に平坦であり、伝導層８６の頂面８６ｕと実質的に同一平面にあるものとすることができる。次に、例えば、０．１から３マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲の厚さを有する酸化ケイ素、窒化ケイ素、窒化ケイ素炭素、オキシ窒化ケイ素、またはオキシ炭化ケイ素の層などの無機層１２０ｂを、伝導層８６の頂面８６ｕ上と、ポリマー層１２０ａの研削または研磨された表面１２０ｓ上とに形成する。したがって、図１９８に示されているような絶縁または誘電体層１２０も、図１９９に示されているようなポリマー層１２０ａと無機層１２０ｂとからなるものとしてよい。
【０４９８】
図２００を参照すると、絶縁または誘電体層１２０を形成した後、図５４に例示されているダミー基板１５８が、図５４に例示されている層１４０を使用して絶縁または誘電体層１２０と接合されることがわかるが、これは図５４に例示されているステップとして参照することができる。次に、複数の開口部１５８ａがダミー基板１５８内に形成され、シード層１４０を露出するが、これは、図５５と５６とに例示されているステップとして参照することができる。あるいは、接着剤層１４０を使用し、ダミー基板１５８を絶縁または誘電体層１２０と接合させる前に、開口部１５８ａがダミー基板１５８内に形成され、ダミー基板１５８を貫通するようにできる。次に、それぞれが図１４１Ｌに例示されているチップ１１８ａまたは１１８ｂと似ている複数のチップ１１８を層１４０と接合し、開口部１５８ａ内と、層１２０の上とに実装するが、これは、図５７に例示されているステップとして参照することができる。チップ１１８を開口部１５８ａ内に実装した後、チップ１１８は、チップ１１８の底部に能動側と、チップ１１８の頂部に裏側とを有する。図２０１は、ダミー基板１５８内の開口部１５８ａ内に実装されたチップ１１８を示す概略上面図の一例であり、図２００は、図２０１の概略上面図に示されている線Ｊ−Ｊにそって切り取った断面図である。
【０４９９】
図２００および２０１に示されているように、ダミー基板１５８とチップ１１８のうちの１つのチップとの間に複数のギャップ４ｂがそれぞれあり、隣接する２つのチップ１１８の間に複数のギャップ８ｂ（これらのうちの１つが図示されている）がそれぞれある。ギャップ４ｂのそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ７を有することができる。ギャップ８ｂのそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ８を有することができる。
【０５００】
図２０２は、図２００に示されているのと同じ断面図を持つ構造を形成するための別の技術を示している。図２００は、図２０２の概略上面図に示されている線Ｊ−Ｊにそって切り取った断面図である。図２００および２０２に示されている構造は、例えば以下のステップによって形成されうる。図１９８または１９９に例示されている構造を形成した後、例えば３から１００マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲の厚さを有する接着剤層１４０を図１９８または１９９に示されている絶縁または誘電体層１２０上に、スピンコーティングプロセス、ラミネート加工プロセス、スプレープロセス、分注プロセス、またはスクリーンプリンティングプロセスなどの好適なプロセスを使用することによって形成する。接着剤層１４０は、例えば、３から１００マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲の厚さを有する、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、またはシロキサンの層などのポリマー層とすることができる。次に、接着剤層１４０を適宜予硬化または焼成することができる。次に、それぞれが図１４１Ｌに例示されているチップ１１８ａまたは１１８ｂと似ている複数のチップ１１８と複数の別々のダミー基板１５８とを接着剤層１４０上に置く。隣接する２つのチップ１１８の間のギャップが、５００または１，０００マイクロメートルより大きいなど、大きすぎる場合に、別々のダミー基板１５８のうちの１つまたは複数をギャップ内に配置することができる。あるいは、隣接する２つのチップ１１８の間のギャップが、５００または１，０００マイクロメートルより小さいなど、十分に小さい場合、ギャップ内に配置される別々のダミー基板１５８はありえない。次に、接着剤層１４０を、機械的圧力または熱圧力を接着剤層１４０に加えつつ１８０℃から３５０℃までの範囲の温度で再び硬化させることができる。したがって、チップ１１８および別々のダミー基板１５８は、接着剤層１４０を使用して絶縁または誘電体層１２０と接合される。別々のダミー基板１５８は、例えば、別々のシリコンバー、別々のダミーチップ、別々のダミーシリコンダイ、またはポリシリコン、ガラス、シリコン、もしくはセラミックの別々の基板とすることができる。
【０５０１】
あるいは、図２００および２０２を参照すると、接着剤層１４０は、図１９８または１９９に示されている絶縁または誘電体層１２０上に形成されている酸化ケイ素層で置き換えることができることがわかる。この場合、チップ１１８を層１２０と接合し、別々のダミー基板１５８を層１２０と接合することは、例えば、それぞれのチップ１１８の能動側にある、パッシベーション層２１の別の酸化ケイ素層を、酸化ケイ素層１４０と接着することと、別々のダミー基板１５８のうちのそれぞれのダミー基板の別の酸化ケイ素層を酸化ケイ素層１４０と接着することとによって実行することができる。それぞれのチップ１１８のパッシベーション層２１の酸化ケイ素層は、酸化ケイ素層１４０と接触し、別々のダミー基板１５８のうちのそれぞれのダミー基板の酸化ケイ素層は、酸化ケイ素層１４０と接触する。したがって、チップ１１８と別々のダミー基板１５８とを、これらの酸化ケイ素層を使用して絶縁または誘電体層１２０と接合することができる。
【０５０２】
図２００および２０２に示されているように、チップ１１８のうちの１つのチップと別々のダミー基板１５８のうちの１つのダミー基板との間に複数のギャップ４ｂがそれぞれあり、隣接する２つのチップ１１８の間に複数のギャップ８ｂ（これらのうちの１つが図示されている）がそれぞれある。ギャップ４ｂのそれぞれは、例えば１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の横方向の距離または間隔Ｄ７を有することができる。ギャップ８ｂのそれぞれは、１から２００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲または１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲などの、例えば５００マイクロメートルより小さい、横方向の距離または間隔Ｄ８を有することができる。一実施形態では、別々のダミー基板１５８が絶縁または誘電体層１２０と接合される前に、それぞれの別々のダミー基板１５８内に、またはそれぞれの別々のダミー基板１５８の頂面または底面上に予め形成された回路はない。
【０５０３】
図２０３を参照すると、図２００と２０１または図２００と２０２に例示されているステップの後、封止／ギャップ充填材１３８がそれぞれのチップ１１８の半導体基板１２４の裏面上と、ダミー基板（複数可）１５８上と、ギャップ４ｂおよび８ｂ内とに形成されることがわかる。次に、封止／ギャップ充填材１３８、それぞれのチップ１１８の半導体基板１２４の裏面、およびダミー基板（複数可）１５８は、機械研削プロセス、機械研磨プロセス、化学機械研磨（ＣＭＰ）プロセス、または機械研削と化学機械研磨とを含むプロセスなどの、好適なプロセスによって、チップ１１８内の絶縁リング５００ａのすべてが、半導体基板１２４のどの部分も上に置かれていない底面５００ｕを露出するまで、研削または研磨される。図２０３に例示されている、封止／ギャップ充填材１３８を形成するステップと封止／ギャップ充填材１３８とそれぞれのチップ１１８の半導体基板１２４の裏面とダミー基板（複数可）１５８とを研削または研磨するステップとは、図１４３〜１４６に例示されているような、封止／ギャップ充填材６４を形成するステップと封止／ギャップ充填材６４とそれぞれのチップ６８の半導体基板５８の裏面とダミー基板（複数可）６２とを研削または研磨するステップとして参照することができる。封止／ギャップ充填材１３８は、ポリシリコン、酸化ケイ素、またはポリマーとすることができる。
【０５０４】
したがって、チップ１１８のうちのそれぞれのチップの半導体基板１２４を、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ１５に薄化することができる。チップ１１８のうちのそれぞれのチップに関して、研削または研磨プロセスの後、絶縁リング５００ａおよび半導体基板１２４は同じ厚さＴ１５を持つものとしてよい。好ましくは、チップ１１８のそれぞれは、研削もしくは研磨プロセスの後に、例えば３から１０５マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０５０５】
研削または研磨プロセスの後、ダミー基板（複数可）１５８は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ１６に薄化することができ、ギャップ４ｂと８ｂとに残っている封止／ギャップ充填材１３８は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の垂直厚さＴ１７を有するものとしてよい。それぞれのチップ１１８の裏面の、半導体基板１２４の研削または研磨された表面１２４ｓおよびダミー基板（複数可）１５８の研削または研磨された表面（複数可）１５８ｓは、実質的に平坦であり、封止／ギャップ充填材１３８で覆われていないものとしてよい。研削または研磨された表面（複数可）１５８ｓは、チップ１１８の研削または研磨された表面１２４ｓと実質的に同一平面であり、またギャップ４ｂと８ｂとの中の封止／ギャップ充填材１３８の研削または研磨された表面１３８ｓと実質的に同一平面であり、またチップ１１８内の絶縁リング５００ａの露出された底面５００ｕと実質的に同一平面であるものとすることができる。それぞれのチップ１１８において、半導体基板１２４の研削または研磨された表面１２４ｓとシャロートレンチアイソレーション５００ｂの底部との間の垂直距離Ｄ１６は、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から２５マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または０．１から２マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより大きいものとしてよい。
【０５０６】
次に、図２０４を参照すると、例えば０．１から１００マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、５から１０マイクロメートルまでの範囲、または１から２０マイクロメートルまでの範囲の厚さを有する誘電体層１３９が、それぞれのチップ１１８の半導体基板１２４の表面１２４ｓ上と、ダミー基板（複数可）１５８の表面（複数可）１５８ｓ上と、チップ１１８内の絶縁リング５００ａの露出されている底面５００ｕ上と、封止／ギャップ充填材１３８の表面１３８ｓ上とに形成されることがわかる。次に、貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆを含む、複数の貫通ビア１５６ｖは、チップ１１８内と、ダミー基板（複数可）１５８内とに形成することができ、金属相互接続部２の伝導層８６を露出し、またチップ１１８の層１７と１９とを露出する。図２０４に例示されている貫通ビア１５６ｖをチップ１１８内とダミー基板（複数可）１５８内とに形成するステップは、図６５に例示されているような貫通ビア１５６ｖをチップ１１８内とダミー基板（複数可）１５８内とに形成するステップとして参照することができるが、実施形態では、チップ１１８内に貫通ビア１５６ｖを形成することは、チップ１１８内の絶縁リング５００ａによって取り囲まれている半導体基板１２４をエッチングで貫通することを含む。図２０４に示されている貫通ビア１５６ｖ（ビア１５６ａ〜１５６ｆを含む）、貫通ビア１５６ｖを取り囲む絶縁リング５００ａ、および支持材８０３の明細は、それぞれ図１７３〜１７７に例示されている貫通ビア１５６ｖ（ビア１５６ａ〜１５６ｆを含む）、貫通ビア１５６ｖを取り囲む絶縁リング５００ａ、および支持材８０３の明細として参照することができる。
【０５０７】
図２０４に示されている誘電体層１３９は、例えば、化学気相成長（ＣＶＤ）プロセスまたはプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスなどの好適なプロセスによって形成される無機層とすることができる。無機層は、表面１２４ｓ、１５８ｓ、５００ｕ、および１３８ｓ上の、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層を含むか、またはそのような層とすることができる。無機層は、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲、または０．５から２マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０５０８】
あるいは、図２０４に例示されている誘電体層１３９は、表面１２４ｓ、１５８ｓ、５００ｕ、および１３８ｓ上の、３から１００マイクロメートルまでの範囲、好ましくは５から３０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲の厚さを有する、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層などのポリマー層とすることができる。
【０５０９】
あるいは、図２０４に示されている誘電体層１３９は、無機層と無機層上のポリマー層とからなるものとしてよい。無機層は、表面１２４ｓ、１５８ｓ、５００ｕ、および１３８ｓ上に、化学気相成長（ＣＶＤ）プロセスなどの好適なプロセスを使用して形成することができる。無機層は、表面１２４ｓ、１５８ｓ、５００ｕ、および１３８ｓ上の、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、窒化ケイ素炭素（ＳｉＣＮなど）、オキシ窒化ケイ素（ＳｉＯＮなど）、またはオキシ炭化ケイ素（ＳｉＯＣなど）の層を含むか、またはそのような層とすることができる。無機層は、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲、または０．５から２マイクロメートルまでの範囲の厚さを有するものとしてよい。ポリマー層は、無機層上の、３から１００マイクロメートルまでの範囲、好ましくは５から３０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層とすることができる。
【０５１０】
次に、図２０５を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層１２５ａが、貫通ビア１５６ｖによって露出される層１７、１９、および８６上と、貫通ビア１５６ｖの側壁上と、誘電体層１３９上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とに形成されることがわかる。接着／バリア層１２５ａは、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層１２５ｂを、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって、接着／バリア層１２５ａ上と、貫通ビア１５６ｖ内とに形成する。次に、例えば、スピンコーティングプロセス、スクリーンプリンティングプロセス、またはラミネート加工プロセスを使用することによって、フォトレジスト層３９４をシード層１２５ｂ上に形成する。次に、露光プロセスと現像プロセスとを使用して、フォトレジスト層３９４内に、シード層１２５ｂの複数の領域を露出する、複数の開口部３９４ａを形成することができる。パターン形成フォトレジスト層３９４は、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。次に、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する伝導層１２５ｃを、電気メッキプロセスなどの好適なプロセスを使用することによって、シード層１２５ｂの、層３９４内の開口部３９４ａによって露出されている、領域上に形成することができる。図２０５に示されている接着／バリア層１２５ａ、シード層１２５ｂ、および伝導層１２５ｃの明細は、それぞれ図１００に例示されているような接着／バリア層１２５ａ、シード層１２５ｂ、および伝導層１２５ｃの明細として参照することができる。
【０５１１】
次に、図２０６を参照すると、例えば、有機化学溶液を使用して、フォトレジスト層３９４が取り除かれる。次に、ウェットエッチングプロセスまたはドライエッチングプロセスを使用することによって、伝導層１２５ｃの下にないシード層１２５ｂが取り除かれる。次に、ウェットエッチングプロセスまたはドライエッチングプロセスを使用することによって、伝導層１２５ｃの下にない接着／バリア層１２５ａが取り除かれる。したがって、誘電体層１３９の上と、貫通ビア１５６ｖの上とにある層１２５ａ、１２５ｂ、および１２５ｃは、誘電体層１３９の上と、貫通ビア１５６ｖの上に、金属相互接続部３ａと３ｂと３ｃとを含む、複数の金属相互接続部３を構成する。接着／バリア層１２５ａおよび誘電体層１３９の上の金属相互接続部３のシード層１２５ｂは、誘電体層１３９の上の金属相互接続部３の伝導層１２５ｃのどの側壁３ｗにもないが、誘電体層１３９の上の金属相互接続部３の伝導層１２５ｃの底部の下にある。誘電体層１３９の上の金属相互接続部３の伝導層１２５ｃの側壁３ｗは、層１２５ａと１２５ｂとによって覆われていない。貫通ビア１５６ｖ内の層１２５ａ、１２５ｂ、および１２５ｃは、それぞれ、図２０４に示されているように貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆ内のメタルプラグ（またはメタルビア）７ａ、７ｂ、７ｃ、７ｄ、７ｅ、および７ｆを含む、貫通ビア１５６ｖ内の複数のメタルプラグ（またはメタルビア）７ｐを構成する。メタルプラグ７ａは、ダミー基板１５８内に形成され、メタルプラグ７ｂ、７ｃ、および７ｄは、チップ１１８のうちの左の１つのチップ内に形成され、メタルプラグ７ｅおよび７ｆは、チップ１１８のうちの真ん中の１つのチップ内に形成される。チップ１１８内とダミー基板（複数可）１５８内とに形成されたメタルプラグ７ｐは、金属相互接続部３とチップ１１８内の半導体デバイス１３とを接続し、金属相互接続部２と３とを接続することができる。支持材８０３および支持材８０３上の、相互接続層１７における相互接続部または金属トレース７５ａは、メタルプラグ７ｅにおいて相互接続層１７の頂面が位置する水平部分より低い２つの部分の間にあるものとしてよい。
【０５１２】
チップ１１８内のメタルプラグ７ｐのそれぞれは、チップ１１８内の絶縁リング５００ａのうちの１つの絶縁リングを貫通する。例えば、チップ１１８のうちの左の１つのチップ内のメタルプラグ７ｂ、７ｃ、および７ｄは、チップ１１８のうちの左の１つのチップ内の絶縁リング５００ａを貫通し、チップ１１８のうちの真ん中の１つのチップ内のメタルプラグ７ｅおよび７ｆは、チップ１１８のうちの真ん中の１つのチップ内の絶縁リング５００ａを貫通する。特に、メタルプラグ７ｂ、７ｃ、および７ｄのそれぞれは、チップ１１８のうちの左の１つのチップの半導体基板１２４を貫通し、チップ１１８のうちの左の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングによって取り囲まれ、メタルプラグ７ｅおよび７ｆのそれぞれは、チップ１１８のうちの真ん中の１つのチップの半導体基板１２４を貫通し、チップ１１８のうちの真ん中の１つのチップ内の絶縁リング５００ａのうちの１つの絶縁リングによって取り囲まれる。チップ１１８のうちの左の１つのチップの半導体基板１２４は、メタルプラグ７ｃと７ｄとを取り囲む絶縁リング５００ａの内面上にいくつかの部分を有し、チップ１１８のうちの真ん中の１つのチップの半導体基板１２４は、メタルプラグ７ｅと７ｆとを取り囲む絶縁リング５００ａの内面上にいくつかの部分を有する。メタルプラグ７ｂを取り囲む絶縁リング５００ａは、メタルプラグ７ｂの側壁のところにあり、メタルプラグ７ｂと接触する。メタルプラグ７ｄを取り囲む絶縁リング５００ａは、メタルプラグ７ｄの側壁のところにあり、その側壁と接触する部分を有する。メタルプラグ７ｆを取り囲む絶縁リング５００ａは、メタルプラグ７ｆの側壁のところにあり、その側壁と接触する部分を有する。図２０６に示されているメタルプラグ７ｐ（メタルプラグ７ａ〜７ｆを含む）と金属相互接続部３（金属相互接続部３ａと３ｂと３ｃとを含む）に関する詳細については、図１０１の図解を参照されたい。
【０５１３】
あるいは、素子１１８は、チップを示すだけでなく、ウェハをも示すことができる。素子１１８がウェハである場合、素子７２は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０５１４】
図２０７を参照すると、図２０６に例示されている構造を形成した後、図１０２に例示されているように、絶縁または誘電体層１２２を金属相互接続部３の伝導層１２５ｃ上と、誘電体層１３９上と、金属相互接続部３同士の間のギャップ内とに形成するステップと、ポリマー層１３６を絶縁または誘電体層１２２上に形成するステップと、絶縁または誘電体層１２２の複数の領域を露出する複数の開口部１３６ａをポリマー層１３６内に形成するステップとをその後実行することができることがわかる。次に、アンダーバンプメタラジー（ＵＢＭ）層６６をポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の複数の開口部の底部にあり、ポリマー層１３６内の開口部１３６ａの下にある、複数の接点上とに形成することと、複数のハンダバンプまたはボール１２６をＵＢＭ層６６６上に形成することとは、図７８〜８１に例示されているステップとして参照することができる。次に、個片化プロセスを実行して、例えば機械式ソーイング（sawing）またはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５ｗおよび５５５ｘなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離する。
【０５１５】
ハンダバンプもしくはボール１２６を使用して、システムインパッケージまたはマルチチップモジュール５５５ｗをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図２０８を参照すると、システムインパッケージまたはマルチチップモジュール５５５ｗは、例えば、ハンダバンプまたはボール１２６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、図８３に例示されているキャリア１７６の頂部側に接着されることがわかる。次に、図８３に例示されているアンダーフィル１７４がシステムインパッケージまたはマルチチップモジュール５５５ｗのポリマー層１３６とキャリア１７６の頂部側との間に形成され、これによりハンダバンプまたはボール１２６を取り囲む。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成する。
【０５１６】
図２０９は、以下のステップによって形成されうる、本開示の別の実施形態による別のシステムインパッケージまたはマルチチップモジュールを示している。図２０６に例示されている構造を形成した後、図１０２に例示されているように、絶縁または誘電体層１２２を金属相互接続部３の伝導層１２５ｃ上と、誘電体層１３９上と、金属相互接続部３同士の間のギャップ内とに形成するステップと、ポリマー層１３６を絶縁または誘電体層１２２上に形成するステップと、絶縁または誘電体層１２２の複数の領域を露出する複数の開口部１３６ａをポリマー層１３６内に形成するステップとをその後実行することができる。次に、図７８と７９とに例示されている以下のステップをその後実行することができる。次に、金属バンプ６６８をポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の開口部の底部にあり、ポリマー層１３６内の開口部１３６ａの下にある、接点上とに形成することは、図８４に例示されているステップとして参照することができる。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５ｙなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができる。システムインパッケージまたはマルチチップモジュール５５５ｙでは、相互接続部３のそれぞれを金属バンプ６６８の１つまたは複数に接続することができる。
【０５１７】
金属バンプ６６８を使用して、システムインパッケージまたはマルチチップモジュール５５５ｙをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図２１０を参照すると、システムインパッケージまたはマルチチップモジュール５５５ｙを、例えば、金属バンプ６６８のハンダ濡れ層１４６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、図８３に例示されているキャリア１７６の頂部側に接着することができることがわかる。ハンダ濡れ層１４６をキャリア１７６の頂部側に予め形成されたハンダまたは金層と接合した後、複数の金属接合部１８０が、金属バンプ６６８のバリア層１４４とキャリア１７６の頂部側との間に形成される。金属接合部１８０は、５から５０マイクロメートルまでの範囲の厚さを有するＳｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金、Ｓｎ−Ａｕ合金、またはＳｎ−Ｐｂ合金の層とすることができる。次に、図８３に例示されているアンダーフィル１７４をシステムインパッケージまたはマルチチップモジュール５５５ｙのポリマー層１３６とキャリア１７６の頂部側との間に形成することができ、これにより金属バンプ６６８と金属接合部１８０とを取り囲む。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成することができる。
【０５１８】
あるいは、図２０７〜２１０に示されているような絶縁または誘電体層１２２は、省くこともできる。この場合、ポリマー層１３６は、金属相互接続部３の伝導層１２５ｃ上と、誘電体層１３９上と、金属相互接続部３同士の間のギャップ内とに形成され、金属相互接続部３の伝導層１２５ｃの接点は、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出される。さらに、接着／バリア層１３４が、金属相互接続部３の伝導層１２５ｃの、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出されている、接点上に形成される。
【０５１９】
図２１１は、例えば、以下のステップで形成することができる、ワイヤボンディング接合ワイヤ１８４を通して図８３に例示されているキャリア１７６に接続されているシステムインパッケージまたはマルチチップモジュール５５５ｚを含むマルチチップパッケージ５６６ｅを示している。図２０６に例示されている構造を形成した後、図１０７に例示されているように、絶縁または誘電体層１２２を金属相互接続部３の伝導層１２５ｃ上と、誘電体層１３９上と、金属相互接続部３同士の間のギャップ内とに形成するステップと、複数の金属相互接続部またはトレース３００を絶縁または誘電体層１２２上と、金属相互接続部３の伝導層１２５ｃの、層１２２内の複数の開口部１２２ａによって露出されている、複数の領域上とに形成するステップと、ポリマー層１３６を絶縁または誘電体層１２２上と、金属相互接続部またはトレース３００上とに形成するステップとをその後実行することができる。硬化させた後のポリマー層１３６は、例えば１から２０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有することができ、ポリマー層１３６内の複数の開口部１３６ａが、金属相互接続部またはトレース３００の複数の接点を露出する。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５５ｚなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができる。
【０５２０】
次に、複数のシステムインパッケージまたはマルチチップモジュール５５５ｚを図８３に示されているキャリア１７６と、例えば、１から２０マイクロメートルまでの範囲または２０から１５０マイクロメートルまでの範囲の厚さを有する接着剤層１８２をキャリア１７６の頂部側に形成し、次いで、接着剤層１８２を使用して複数のシステムインパッケージまたはマルチチップモジュール５５５ｚをキャリア１１の頂部側に付着させることによって接合することができる。接着剤層１８２は、例えば、１から２０マイクロメートルまでの範囲または２０から１５０マイクロメートルまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８の層などのポリマー層とすることができる。次に、金線、銅線、またはアルミニウム線などの複数のワイヤ１８４をキャリア１７６の頂部側上と、金属相互接続部またはトレース３００の伝導層１５０の、ポリマー層１３６内の開口部１３６ａによって露出されている、接点上とに、ワイヤボンディングプロセスによってワイヤボンディング接合することができる。したがって、複数のシステムインパッケージまたはマルチチップモジュール５５５ｚの金属相互接続部またはトレース３００を、ワイヤボンディング接合ワイヤ１８４を通してキャリア１７６に物理的に、また電気的に接続することができる。次に、成形コンパウンド１８６を複数のシステムインパッケージまたはマルチチップモジュール５５５ｚ上と、キャリア１７６の頂部側上と、ワイヤボンディング接合ワイヤ１８４上とに形成し、ワイヤボンディング接合ワイヤ１８４と複数のシステムインパッケージまたはマルチチップモジュール５５５ｚとを封止することを、成形プロセスによって行うことができる。成形コンパウンド１８６は、エポキシ、炭素充填剤、またはガラス充填剤を含むことができ、ガラス充填剤または炭素充填剤をエポキシ中に分散させることができる。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成することができる。この後、個片化プロセスを実行して、キャリア１７６と成形コンパウンド１８６とを切断し、複数のマルチチップモジュール５６６ｅに切断分離することができる。マルチチップモジュール５６６ｅは、ハンダボール１７８を通して、マザーボード、ボールグリッドアレイ（ＢＧＡ）基板、プリント配線基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続することができる。
【０５２１】
あるいは、図７〜１０９に例示されているチップ６８を、シャロートレンチアイソレーション（ＳＴＩ）３４５より厚いプラグ７８９をさらに備える図２１２Ｌに示されている別のタイプのチップ６８と置き換えることができる。図２１２Ａ〜２１２Ｌは、本開示の一実施形態による別のタイプのチップ６８を形成するためのプロセスを示している。図２１２Ａを参照すると、絶縁層３０１ａが、ウェハ６８０ａの半導体基板５８上に、化学気相成長（ＣＶＤ）プロセスなどの好適なプロセスを使用して形成されることがわかる。半導体基板５８は、１００から５００マイクロメートルまでの範囲、好ましくは１５０から２５０マイクロメートルまでの範囲または１００から３００マイクロメートルまでの範囲など、例えば、１００マイクロメートルより大きい厚さを有するシリコンゲルマニウム（ＳｉＧｅ）基板、ガリウムヒ素（ＧａＡｓ）基板、またはシリコン基板とすることができる。絶縁層３０１ａは、例えば、半導体基板５８の頂面上の、１から２０ナノメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲の厚さを有するパッド酸化物とすることができる。絶縁層３０１ａを半導体基板５８の頂面上に形成した後、パターン形成フォトレジスト層３０６を絶縁層３０１ａ上に形成する。パターン形成フォトレジスト層３０６内の複数の開口部３０６ａが、絶縁層３０１ａの複数の領域を露出する。
【０５２２】
次に、図２１２Ｂを参照すると、複数の開口部３０７が半導体基板５８内に、開口部３０６ａの下の絶縁層３０１ａを取り除き、開口部３０６ａの下の半導体基板５８をエッチングし、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲の、半導体基板５８内の深さＤ１７を持つ開口部３０７をリードすることによって形成されることがわかる。開口部３０７のそれぞれは、例えば２から１００マイクロメートルまでの範囲、２から５０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、２から１０マイクロメートルまでの範囲、または２から５マイクロメートルまでの範囲の直径または幅Ｗ１０を有するものとしてよい。
【０５２３】
次に、図２１２Ｃを参照すると、化学溶液を使用して、パターン形成フォトレジスト層３０６が取り除かれることがわかる。次に、図２１２Ｄを参照すると、例えば１０から２５０ナノメートルまでの範囲、好ましくは１５から１５０ナノメートルまでの範囲の厚さＴ２７を有する絶縁層５６７が絶縁層３０１ａ上と、開口部３０７の側壁および底部上とに、化学気相成長（ＣＶＤ）プロセスなどの好適なプロセスを使用して形成され、次いで、絶縁層４５６が絶縁層５６７上と、開口部３０７内とに、化学気相成長（ＣＶＤ）プロセスなどの好適なプロセスを使用して形成されることがわかる。
【０５２４】
第１の代替的形態では、絶縁層５６７は、例えば１０から２５０ナノメートルまでの範囲、好ましくは１５から１５０ナノメートルまでの範囲の厚さを有する窒化ケイ素またはオキシ窒化ケイ素の層を絶縁層３０１ａ上と、開口部３０７の側壁および底部上とに、化学気相成長（ＣＶＤ）などの好適なプロセスを使用して蒸着することによって形成することができる。絶縁層４５６は、ポリシリコンまたは酸化ケイ素の層を開口部３０７内と、窒化ケイ素またはオキシ窒化ケイ素の層上とに、化学気相成長（ＣＶＤ）などの好適なプロセスを使用して蒸着することによって形成することができる。
【０５２５】
第２の代替的形態では、絶縁層５６７は、例えば１から２０ナノメートルまでの範囲、好ましくは１から１０ナノメートルまでの範囲の厚さを有する酸化ケイ素層を絶縁層３０１ａ上と、開口部３０７の側壁および底部上とに、化学気相成長（ＣＶＤ）などの好適なプロセスを使用して蒸着し、次いで、例えば１０から２３０ナノメートルまでの範囲、好ましくは１５から１４０ナノメートルまでの範囲の厚さを有する窒化ケイ素またはオキシ窒化ケイ素の層を酸化ケイ素層上と、開口部３０７の側壁および底部上とに、化学気相成長（ＣＶＤ）などの好適なプロセスを使用して蒸着することによって形成することができる。絶縁層４５６は、ポリシリコンまたは酸化ケイ素の層を開口部３０７内と、絶縁層５６７の窒化ケイ素またはオキシ窒化ケイ素の層上とに、化学気相成長（ＣＶＤ）などの好適なプロセスを使用して蒸着することによって形成することができる。
【０５２６】
次に、図２１２Ｅを参照すると、絶縁層４５６が、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスによって、開口部３０７の外側の、絶縁層５６７の窒化ケイ素またはオキシ窒化ケイ素の層などの、絶縁層５６７が絶縁層４５６によって覆われていない頂面５６７ａを持つようになるまで、研削または研磨されることがわかる。
【０５２７】
次に、図２１２Ｆを参照すると、パターン形成フォトレジスト層３０２が、絶縁層５６７の頂面５６７ａ上と、絶縁層４５６上とに形成されることがわかる。パターン形成フォトレジスト層３０２内の複数の開口部３０２ａが、絶縁層５６７の頂面５６７ａの複数の領域を露出する。
【０５２８】
次に、図２１２Ｇを参照すると、複数のシャロートレンチ３０３を半導体基板５８内に、開口部３０２ａの下の絶縁層５６７を取り除き、開口部３０２ａの下の絶縁層３０１ａを取り除き、開口部３０２ａの下の半導体基板５８をエッチングして、例えば、０．１から０．５マイクロメートルまでの範囲、好ましくは０．１５から０．４マイクロメートルまでの範囲の半導体基板５８内の深さＤ１０を持つシャロートレンチ３０３をリードすることによって形成することがわかる。シャロートレンチ３０３は、シャロートレンチアイソレーション（ＳＴＩ）を収容するために使用される。
【０５２９】
次に、図２１２Ｈを参照すると、化学溶液を使用して、パターン形成フォトレジスト層３０２が取り除かれることがわかる。次に、図２１２Ｉを参照すると、無機層３４５を、絶縁層５６７の頂面５６７ａ上と、絶縁層４５６上と、シャロートレンチ３０３内とに、化学気相成長（ＣＶＤ）プロセスなどの好適なプロセスを使用するによって形成することがわかる。無機材料３４５は、酸化ケイ素を含むか、または酸化ケイ素であるものとしてよい。
【０５３０】
次に、図２１２Ｊを参照すると、シャロートレンチ３０３の外側の無機材料３４５が、化学機械研磨（ＣＭＰ）プロセスなどの好適なプロセスによって取り除かれ、次いで、開口部３０７の外側の絶縁層５６７が、化学溶液を使用することでエッチングによって除去され、次いで、絶縁層３０１ａのすべてが、化学溶液を使用することでエッチングによって除去されることがわかる。したがって、絶縁層４５６および５６７は、開口部３０７内に、いわゆる絶縁プラグ７８９として残り、無機層３４５は、シャロートレンチ３０３内に、いわゆるシャロートレンチアイソレーション（ＳＴＩ）として残る。絶縁プラグ７８９の絶縁層５６７は、絶縁プラグ７８９の絶縁層４５６の側壁および底部上にあり、絶縁層４５６の側壁および底部は、絶縁層５６７によって覆われている。絶縁プラグ７８９の絶縁層５６７は、例えば、絶縁プラグ７８９の絶縁層４５６の側壁および底部上の、例えば１０から２５０ナノメートルまでの範囲、好ましくは１５から１５０ナノメートルまでの範囲の厚さを有する窒化ケイ素またはオキシ窒化ケイ素の層とすることができる。あるいは、絶縁プラグ７８９の絶縁層５６７は、絶縁プラグ７８９の絶縁層４５６の側壁と底部のところの、例えば１から２０ナノメートルまでの範囲、好ましくは１から１０ナノメートルまでの範囲の厚さを有する酸化ケイ素層と、酸化ケイ素層と絶縁層４５６との間と、絶縁層４５６の側壁および底部上との、例えば１０から２３０ナノメートルまでの範囲、好ましくは１５から１４０ナノメートルまでの範囲の厚さを有する窒化ケイ素またはオキシ窒化ケイ素の層とからなるものとしてよい。絶縁プラグ７８９は、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲の深さＤ１７と、例えば２から１００マイクロメートルまでの範囲、２から５０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、２から１０マイクロメートルまでの範囲、または２から５マイクロメートルまでの範囲の直径または幅Ｗ１０を有する開口部３０７内にある。シャロートレンチアイソレーション（ＳＴＩ）３４５は、酸化ケイ素を含むか、または酸化ケイ素であってもよく、例えば、０．１から０．５マイクロメートルまでの範囲、好ましくは０．１５から０．４マイクロメートルまでの範囲の、半導体基板５８内の深さＤ１０を有するシャロートレンチ３０３内にある。絶縁プラグ７８９のうちの１つの絶縁プラグの底部とシャロートレンチアイソレーション３４５の底部との間の垂直距離Ｄ１８は、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から２５マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または０．１から２マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより大きいものとしてよい。
【０５３１】
次に、図２１２Ｋを参照すると、複数の半導体デバイス３６を半導体基板５８内に、および／または半導体基板５８上に形成することができ、次いで、複数の誘電体層４２と４４と４６と４８と、複数のビアプラグ２６ａと３４ａと、相互接続層３４と、パターン形成金属層２６と、パッシベーション層２４とを半導体基板５８の頂面の上に形成することができることがわかる。
【０５３２】
次に、図２１２Ｌを参照すると、個片化プロセスを実行して、半導体基板５８とウェハ６８０ａの層２４、４２、４４、４６、および４８とを切断し、複数のチップ６８（これらのうちの１つが図示されている）に切断分離することができることがわかる。チップ６８のそれぞれは、前述の相互接続部または金属トレース３５ａ、３５ｂ、３５ｃ、および３５ｄを備える。図７内のチップ６８の素子を示す同じ参照番号で示されている図２１２Ｌ内のチップ６８の素子は、図７に例示されているチップ６８の素子と同じ材料およびスペックを有する。図２１２Ｌに示されているチップ６８は、図７に示されているチップ６８の反転した配置構成である。
【０５３３】
あるいは、図３３〜１０９に例示されているチップ７２のそれぞれを、シャロートレンチアイソレーション（ＳＴＩ）３４５より厚い絶縁プラグ７８９をさらに備える図２１２Ｍに示されている別のタイプのチップ７２ａまたは７２ｂと置き換えることができる。図２１２Ｍは、本開示の一実施形態によるチップ７２ａまたは７２ｂの断面図を示している。図３３内のチップ７２の素子を示す同じ参照番号で示されている図２１２Ｍ内のチップ７２ａまたは７２ｂの素子は、図３３に例示されているチップ７２の素子と同じ材料およびスペックを有する。図２１２Ｍに示されているチップ７２ａまたは７２ｂは、図３３に示されているチップ７２の反転した配置構成である。図２１２Ｍを参照すると、チップ７２ａまたは７２ｂのそれぞれは、半導体基板９６と、絶縁プラグ７８９と、シャロートレンチアイソレーション（ＳＴＩ）３４５と、半導体デバイス１０２と、パッシベーション層７４と、誘電体層８２と１０８と１０４と１００と、パターン形成金属層１１４と、相互接続層１０６と、ビアプラグ１０６ａと１１４ａとを備えることがわかる。絶縁プラグ７８９を半導体基板９６内の開口部３０７内に形成するステップと、シャロートレンチアイソレーション（ＳＴＩ）３４５を半導体基板９６内のシャロートレンチ３０３内に形成するステップとは、図２１２Ａ〜２１２Ｌに例示されているような絶縁プラグ７８９を半導体基板５８内の開口部３０７内に形成するステップと、シャロートレンチアイソレーション（ＳＴＩ）３４５を半導体基板５８内のシャロートレンチ３０３内に形成するステップとして参照することができる。シャロートレンチ３０３、開口部３０７、絶縁プラグ７８９、およびシャロートレンチアイソレーション（ＳＴＩ）３４５の詳細は、それぞれ図２１２Ａ〜２１２Ｌに例示されている、シャロートレンチ３０３、開口部３０７、絶縁プラグ７８９、およびシャロートレンチアイソレーション（ＳＴＩ）３４５の詳細として参照することができる。
【０５３４】
ある場合には、チップ７２ａは、チップ７２ｂのと異なる回路設計を有していてもよい。また別の場合には、チップ７２ａは、チップ７２ｂのと同じ回路設計を有していてもよい。あるいは、チップ７２ａは、チップ７２ｂと異なる面積（頂面）またはサイズを有していてもよい。また別の場合には、チップ７２ａは、チップ７２ｂと同じ面積（頂面）またはサイズを有していてもよい。
【０５３５】
あるいは、図５７〜１０９に例示されているチップ１１８のそれぞれを、シャロートレンチアイソレーション（ＳＴＩ）３４５より厚い絶縁プラグ７８９をさらに備える図２１２Ｎに示されている別のタイプのチップ１１８ａまたは１１８ｂと置き換えることができる。図２１２Ｎは、本開示の一実施形態によるチップ１１８ａまたは１１８ｂの断面図を示している。図５７内のチップ１１８の素子を示す同じ参照番号で示されている図２１２Ｎ内のチップ１１８ａまたは１１８ｂの素子は、図５７に例示されているチップ１１８の素子と同じ材料およびスペックを有する。図２１２Ｎに示されているチップ１１８ａまたは１１８ｂは、図５７に示されているチップ１１８の反転した配置構成である。図２１２Ｎを参照すると、チップ１１８ａまたは１１８ｂのそれぞれは、半導体基板１２４と、絶縁プラグ７８９と、シャロートレンチアイソレーション（ＳＴＩ）３４５と、半導体デバイス１３と、パッシベーション層２１と、誘電体層７８と２８と３８と４０と、パターン形成金属層１９と、相互接続層１７と、ビアプラグ１７ａと１９ａとを備えることがわかる。絶縁プラグ７８９を半導体基板１２４内の開口部３０７内に形成するステップと、シャロートレンチアイソレーション（ＳＴＩ）３４５を半導体基板１２４内のシャロートレンチ３０３内に形成するステップとは、図２１２Ａ〜２１２Ｌに例示されているような絶縁プラグ７８９を半導体基板５８内の開口部３０７内に形成するステップと、シャロートレンチアイソレーション（ＳＴＩ）３４５を半導体基板５８内のシャロートレンチ３０３内に形成するステップとして参照することができる。シャロートレンチ３０３、開口部３０７、絶縁プラグ７８９、およびシャロートレンチアイソレーション（ＳＴＩ）３４５の詳細は、それぞれ図２１２Ａ〜２１２Ｌに例示されている、シャロートレンチ３０３、開口部３０７、絶縁プラグ７８９、およびシャロートレンチアイソレーション（ＳＴＩ）３４５の詳細として参照することができる。
【０５３６】
ある場合には、チップ１１８ａは、チップ１１８ｂのと異なる回路設計を有していてもよい。また別の場合には、チップ１１８ａは、チップ１１８ｂのと同じ回路設計を有していてもよい。あるいは、チップ１１８ａは、チップ１１８ｂと異なる面積（頂面）またはサイズを有していてもよい。また別の場合には、チップ１１８ａは、チップ１１８ｂと同じ面積（頂面）またはサイズを有していてもよい。
【０５３７】
図２１３〜２５０は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図２１３を参照すると、図２１２Ｌに例示されている複数のチップ６８および前述のダミー基板（複数可）６２は層２２を使用してキャリア１１と接合されることがわかるが、これは図１〜９に例示されているステップとして参照することができる。
【０５３８】
次に、図２１４を参照すると、ポリシリコン、酸化ケイ素、またはポリマーなどの封止／ギャップ充填材（encapsulation/gap filling material）６４を、それぞれのチップ６８の半導体基板５８の裏面上とダミー基板（複数可）６２上とギャップ４と８内とに形成することができることがわかるが、これは図１０に例示されているステップとして参照することができる。
【０５３９】
次に、図２１５を参照すると、封止／ギャップ充填材６４、それぞれのチップ６８の半導体基板５８の裏面、およびダミー基板（複数可）６２は、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、好適なプロセスによって、チップ６８内の絶縁プラグ７８９のすべてが、半導体基板５８のどの部分も上に置かれていない底面７８９ｓを露出するまで、研削または研磨されることがわかる。図２１２Ｊに例示されているような絶縁プラグ７８９の絶縁層５６７が研削または研磨プロセスにおいて窒化ケイ素またはオキシ窒化ケイ素の層のみからなる場合には、絶縁プラグ７８９の頂部の窒化ケイ素またはオキシ窒化ケイ素の層によって、露出された底面７８９ｓが構成される。図２１２Ｊに例示されているような絶縁プラグ７８９の絶縁層５６７が研削または研磨プロセスにおいて酸化ケイ素の層と窒化ケイ素またはオキシ窒化ケイ素の層とからなる別の場合には、絶縁プラグ７８９の頂部にある酸化ケイ素の層が取り除かれ、絶縁プラグ７８９の頂部の窒化ケイ素またはオキシ窒化ケイ素の層によって、露出された底面７８９ｓが構成される。
【０５４０】
したがって、チップ６８のうちのそれぞれのチップの半導体基板５８を、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ１に薄化することができる。チップ６８のうちのそれぞれのチップに関して、研削または研磨プロセスの後、絶縁プラグ７８９および半導体基板５８は同じ厚さＴ１を持つものとしてよい。好ましくは、チップ６８のそれぞれは、研削もしくは研磨プロセスの後に、例えば３から１０５マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有するものとしてよい。研削または研磨プロセスの後、ダミー基板（複数可）６２は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ２に薄化することができ、ギャップ４と８とに残っている封止／ギャップ充填材６４は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の垂直厚さＴ３を有するものとしてよい。それぞれのチップ６８の裏面の、半導体基板５８の研削または研磨された表面５８ｓおよびダミー基板（複数可）６２の研削または研磨された表面（複数可）６２ｓは、実質的に平坦であり、封止／ギャップ充填材６４で覆われていないものとしてよい。研削または研磨された表面（複数可）６２ｓは、それぞれのチップ６８の研削または研磨された表面５８ｓと実質的に同一平面であり、またギャップ４と８との中の封止／ギャップ充填材６４の研削または研磨された表面６４ｓと実質的に同一平面であり、また絶縁プラグ７８９の露出された底面７８９ｓと実質的に同一平面であるものとすることができる。それぞれのチップ６８において、半導体基板５８の研削または研磨された表面５８ｓとシャロートレンチアイソレーション３４５の底部との間の垂直距離Ｄ１４は、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から２５マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または０．１から２マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより大きいものとしてよい。
【０５４１】
あるいは、図２１６および２１７は、図２１５に例示されている構造を形成するための別の技術を示している。図２１６を参照すると、図２１３に例示されている構造を形成した後、ポリシリコンまたは酸化ケイ素などの封止／ギャップ充填材６４は、それぞれのチップ６８の半導体基板５８の裏面上とダミー基板（複数可）６２上とギャップ４と８内とに形成され、次いで、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、または成形コンパウンドなどのポリマー６５を、封止／ギャップ充填材６４上とギャップ４と８との中に形成されることがわかる。ギャップ４と８との中の封止／ギャップ充填材６４は、例えば１０から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲、または２０から５０マイクロメートルまでの範囲の垂直厚さＴ４を有するものとしてよい。
【０５４２】
次に、図２１７を参照すると、機械研削プロセスは、例えば、水と一緒に研磨または研削パッドを使用して、ポリマー６５と、封止／ギャップ充填材６４と、それぞれのチップ６８の半導体基板５８の裏面と、ダミー基板（複数可）６２とを、ポリマー６５のすべてが取り除かれるまで、またギャップ４と８との中の封止／ギャップ充填材６４の所定の垂直厚さＴ５に達するまで、研削することによって実行することができることがわかる。所定の垂直厚さＴ５は、例えば１０から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲、または２０から５０マイクロメートルまでの範囲の垂直厚さＴ５であるものとしてよい。研磨または研削パッドは、機械研削プロセスを実行するために、例えば、０．５から１５マイクロメートルまでの範囲の平均粒径を有する粗いグリットを備えることができる。このステップでは、それぞれのチップ６８の半導体基板５８は、絶縁プラグ７８９の真上にいくつかの部分を有する。その後、化学機械研磨（ＣＭＰ）プロセスは、例えば、スラリー含有化学薬品を使う研磨パッドと平均粒径が例えば０．０２から０．０５マイクロメートルまでの範囲であるシリカのような微細研磨剤を使用して、それぞれのチップ６８の半導体基板５８の裏面と、ダミー基板（複数可）６２と、ギャップ４と８との中の封止／ギャップ充填材６４とを、チップ６８内の絶縁プラグ７８９のすべてが、半導体基板５８のどの部分も上に置かれていない露出した底面７８９ｓを持つまで、研磨することによって、図２１５に示されているように、実行することができる。したがって、研削または研磨プロセスの後、チップ６８のうちのそれぞれのチップの半導体基板５８を、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ１に薄化することができる。チップ６８のうちのそれぞれのチップに関して、研削または研磨プロセスの後、絶縁プラグ７８９および半導体基板５８は同じ厚さＴ１を持つものとしてよい。
【０５４３】
化学機械研磨（ＣＭＰ）プロセスの後に、それぞれのチップ６８の裏面の、半導体基板５８の研磨された表面５８ｓおよびダミー基板（複数可）６２の研磨された表面（複数可）６２ｓは、実質的に平坦であり、封止／ギャップ充填材６４で覆われていないものとしてよい。研磨された表面（複数可）６２ｓは、それぞれのチップ６８の研磨された表面５８ｓと実質的に同一平面であり、またギャップ４と８との中の封止／ギャップ充填材６４の研磨された表面６４ｓと実質的に同一平面であり、また絶縁プラグ７８９の露出された底面７８９ｓと実質的に同一平面であるものとすることができる。研磨された表面５８ｓ、６２ｓ、および６４ｓは、例えば、２０ナノメートル未満の微小粗さを有することができる。シリカのような非常に細かい研磨剤と比較的弱い薬品腐食を使用する、化学機械研磨（ＣＭＰ）プロセスは、変形とひっかき傷とをほとんど生じさせることなく、表面５８ｓと６２ｓと６４ｓとを形成し、このことは、化学機械研磨（ＣＭＰ）プロセスが、きれいな表面５８ｓと６２ｓと６４ｓとを形成する最終的な研磨ステップに非常によく適していることを意味している。それぞれのチップ６８の非常に薄い半導体基板１０を形成するために、機械研削プロセスと化学機械研磨（ＣＭＰ）プロセスとを使用することが実行されうる。したがって、化学機械研磨（ＣＭＰ）プロセスの後に、チップ６８のそれぞれは、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さに薄化することができ、ダミー基板（複数可）６２は、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ２に薄化することができ、ギャップ４と８との中の封止／ギャップ充填材６４は、例えば３から３５マイクロメートルまでの範囲、好ましくは５から１０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ３に薄化することができる。
【０５４４】
図２１８を参照すると、図２１５に例示されている構造を形成した後、図１４に例示されている誘電体層６０が、それぞれのチップ６８の半導体基板５８の表面５８ｓ上と、ダミー基板（複数可）６２の表面（複数可）６２ｓ上と、チップ６８内の絶縁プラグ７８９の露出されている底面７８９ｓ上と、封止／ギャップ充填材６４の表面６４ｓ上とに形成されることがわかる。
【０５４５】
次に、図２１９を参照すると、貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆを含む、複数の貫通ビア１７０ｖが、チップ６８内と、ダミー基板（複数可）６２内とに形成され、キャリア１１の導電層１８を露出し、チップ６８の層２６と３４とを露出し、これは図１５に例示されているステップとして参照することができるが、実施形態では、チップ６８内に貫通ビア１７０ｖ（ビア１７０ｂ〜１７０ｆなど）を形成することは、チップ６８内の絶縁プラグ７８９をエッチングで貫通することを含むことがわかる。チップ６８内の絶縁プラグ７８９は、チップ６８の半導体基板５８によって取り囲まれている。チップ６８内の貫通ビア１７０ｖは、チップ６８内の絶縁プラグ７８９を貫通し、これらの絶縁プラグによって取り囲まれ、絶縁プラグ７８９の内壁を露出する。例えば、チップ６８のうちの１つのチップ内の貫通ビア１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆのそれぞれは、チップ６８のうちの１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグの絶縁層４５８と５６７とを貫通し、これらの絶縁層によって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁を露出し、絶縁プラグ７８９のうちの１つの絶縁プラグの、層５６７によって取り囲まれている、絶縁層４５６を露出する。貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、または１７０ｆなどの、貫通ビア１７０ｖのそれぞれは、例えば、０．５から１００マイクロメートルまでの範囲、０．５から５０マイクロメートルまでの範囲、０．５から３０マイクロメートルまでの範囲、０．５から２０マイクロメートルまでの範囲、０．５から１０マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の幅もしくは直径を有するものとしてよい。貫通ビア１７０ａ〜１７０ｆなどの貫通ビア１７０ｖに関する詳細については、図１５の図解を参照されたい。
【０５４６】
図２１９に示されているように、誘電体または絶縁層２０と接着剤または酸化ケイ素層２２とチップ６８のうちの１つのチップの層２４、４２、および４４とによって構成される支持材８０１は、露出されている相互接続部または金属トレース３５ａを支持することを目的としてキャリア１１の導電層１８と貫通ビア１７０ｅによって露出されている相互接続層３４内の相互接続部または金属トレース３５ａとの間にある。支持材８０１は、例えば０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の高さと、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅を有することができる。
【０５４７】
図２２０は、図２１９に例示されているように貫通ビア１７０ｅと貫通ビア１７０ｅを取り囲む絶縁プラグ７８９と相互接続部または金属トレース３５ａとを示す概略上面斜視図の第１の例である。図２２０に示されている概略上面斜視図は、図１６に示されている概略上面斜視図と、図２２０に示されている貫通ビア１７０ｅがチップ６８のうちの１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグ内に形成されることを除き、類似している。図２１９と２２０とに示されているような貫通ビア１７０ｅと相互接続部または金属トレース３５ａに関する詳細については、図１５および１６の図解を参照されたい。
【０５４８】
図２２１は、図２１９に例示されているように貫通ビア１７０ｅと貫通ビア１７０ｅを取り囲む絶縁プラグ７８９と相互接続部または金属トレース３５ａとを示す概略上面斜視図の第２の例である。図２２１に示されている概略上面斜視図は、図１７に示されている概略上面斜視図と、図２２１に示されている貫通ビア１７０ｅがチップ６８のうちの１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグ内に形成されることを除き、類似している。図２１９と２２１とに示されているような貫通ビア１７０ｅと相互接続部または金属トレース３５ａに関する詳細については、図１５および１７の図解を参照されたい。
【０５４９】
図２２２は、図２１９に例示されているように貫通ビア１７０ｅと貫通ビア１７０ｅを取り囲む絶縁プラグ７８９と相互接続部または金属トレース３５ａとを示す概略上面斜視図の第３の例である。図２２２に示されている概略上面斜視図は、図１８に示されている概略上面斜視図と、図２２２に示されている貫通ビア１７０ｅがチップ６８のうちの１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグ内に形成されることを除き、類似している。図２１９と２２２とに示されているような貫通ビア１７０ｅと相互接続部または金属トレース３５ａに関する詳細については、図１５および１８の図解を参照されたい。
【０５５０】
図２２３は、図２１９に例示されているように貫通ビア１７０ｅと貫通ビア１７０ｅを取り囲む絶縁プラグ７８９と相互接続部または金属トレース３５ａとを示す概略上面斜視図の第４の例である。図２２３に示されている概略上面斜視図は、図１６Ａに示されている概略上面斜視図と、図２２３に示されている貫通ビア１７０ｅがチップ６８のうちの１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグ内に形成されることを除き、類似している。図２２３に示されているような貫通ビア１７０ｅと相互接続部または金属トレース３５ａに関する詳細については、図１６Ａの図解を参照されたい。
【０５５１】
図２２４を参照すると、図２１９に例示されている構造を形成した後、複数のトレンチ６０ｔが誘電体層６０内に形成されることがわかる。誘電体層６０内のトレンチ６０ｔは、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の深さＤ３を有する。トレンチ６０ｔの下の誘電体層６０は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の残り厚さＴ６を有する。図２２４に示されている複数のトレンチ６０ｔを誘電体層６０内に形成するステップは、図１５３〜１５５に例示されているようなトレンチ６０ｔを誘電体層６０内に形成するステップとして参照することができる。誘電体層６０内に形成されているトレンチ６０ｔは、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。また、図１５６は、図２２４に示されているトレンチ６０ｔと貫通ビア１７０ｖとを示す概略上面斜視図の一例であり、図２２４も、図１５６に示されている線Ｄ−Ｄにそって切り取った断面図とすることができる。
【０５５２】
あるいは、図２２４に例示されているトレンチ６０ｔを誘電体層６０内に、図２１９に例示されている貫通ビア１７０ｖがチップ６８内とダミー基板（複数可）６２内とに形成される前に、形成することができる。特に、誘電体層６０が図２１８に示されているように表面５８ｓと６２ｓと６４ｓと７８９ｓとに形成された後、図２２４に例示されているトレンチ６０ｔが誘電体層６０内に形成され、次いで、図２１９に例示されている貫通ビア１７０ｖがチップ６８内と、ダミー基板（複数可）６２内とに形成され、キャリア１１の導電層１８を露出し、またチップ６８の層２６と３４とを露出する。
【０５５３】
あるいは、図２２５を参照すると、図２２４に示されているような誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが、以下のステップによって形成されうることがわかる。図２１５に例示されている構造を形成した後、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲または０．１５から２マイクロメートルまでの範囲の厚さＣ１を有する酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、またはオキシ炭化ケイ素の層などの絶縁層６０ａが、それぞれのチップ６８の半導体基板５８の表面５８ｓ上と、ダミー基板（複数可）６２の表面（複数可）６２ｓ上と、チップ６８内の絶縁プラグ７８９の露出されている底面７８９ｓ上と、図２１５に示されているような封止／ギャップ充填材６４の表面６４ｓ上とに形成される。
【０５５４】
次に、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層などのポリマー層６０ｂを絶縁層６０ａ上に、スピンコーティングプロセス、スクリーン印刷プロセス、またはラミネート加工プロセス（lamination process）などの好適なプロセスを使用することによって形成する。次に、露光プロセスと現像プロセスとを使用して、ポリマー層６０ｂ内に、絶縁層６０ａを露出する、トレンチ６０ｔを形成することができる。１Ｘステッパーまたは１Ｘコンタクトアライナー（contact aligner）を使用することで、露光プロセスにおいてポリマー層６０ｂを露光することができる。次に、ポリマー層６０ｂを、１５０℃から４００℃までの範囲、好ましくは１８０℃から２５０℃までの範囲の温度で硬化（cured）または加熱する。硬化または加熱した後のポリマー層６０ｂは、例えば１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＣ２を有する。
【０５５５】
次に、フォトレジスト層がトレンチ６０ｔによって露出される絶縁層６０ａ上と、ポリマー層６０ｂ上とに形成され、フォトレジスト層内の複数の開口部が、トレンチ６０ｔの底部に絶縁層６０ａを露出する。次に、異方性プラズマエッチングプロセスなどの、好適なプロセスを使用して、フォトレジスト層内の開口部の下の絶縁層６０ａを取り除く。次に、フォトレジスト層内の開口部の下のダミー基板（複数可）６２とフォトレジスト層内の開口部の下のチップ６８とを、チップ６８内の層２６および３４の所定の領域ならびにキャリア１１内の導電層１８の所定の領域がフォトレジスト層内の開口部によって露出されるまで、エッチングで取り除く。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。したがって、貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆを含む、貫通ビア１７０ｖが、チップ６８内と、ダミー基板（複数可）６２内とに形成され、キャリア１１の導電層１８を露出し、またチップ６８の層２６と３４とを露出する。図２２５に示されている貫通ビア１７０ｖおよび支持材８０１の詳細は、それぞれ図２１９〜２２３に例示されている貫通ビア１７０ｖおよび支持材８０１の詳細として参照することができる。
【０５５６】
したがって、上述のステップを使用することで、上述の誘電体層６０も、絶縁層６０ａと絶縁層６０ａ上のポリマー層６０ｂとを備えることができる。ポリマー層６０ｂ内のトレンチ６０ｔは、絶縁層６０ａを露出し、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。貫通ビア１７０ｖをトレンチ６０ｔの下に形成する。また、図１５６は、図２２５に示されているトレンチ６０ｔと貫通ビア１７０ｖとを示す概略上面斜視図の一例であり、図２２５も、図１５６に示されている線Ｄ−Ｄにそって切り取った断面図とすることができる。
【０５５７】
図２２６を参照すると、図２２４に、または図２２５に例示されている構造を形成した後、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１ナノメートルから０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層５２が、貫通ビア１７０ｖによって露出されている層１８、２６、および３４上と、貫通ビア１７０ｖの側壁上と、トレンチ６０ｔの側壁および底部上と（またはポリマー層６０ｂ内のトレンチ６０ｔの側壁上とトレンチ６０ｔの底部の絶縁層６０ａの頂面上と）、絶縁プラグ７８９の、貫通ビア１７０ｖによって露出されている、内壁上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とに形成されることがわかる。接着／バリア層５２は、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層５４を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって、接着／バリア層５２上に形成する。次に、電気メッキプロセスなどの好適なプロセスを使用して、伝導層５６をシード層５４上に形成する。図２２６に示されている接着／バリア層５２、シード層５４、および伝導層５６の詳細は、それぞれ図２５に例示されているような接着／バリア層５２、シード層５４、および伝導層５６の詳細として参照することができる。
【０５５８】
次に、図２２７を参照すると、層５２、５４、および５６は、例えば、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスを使用することによって、誘電体層６０が、層５２、５４、および５６のどの部分も上に置かれていない露出されている頂面６０ｓを持ち、トレンチ６０ｔの外側の層５２、５４、および５６が取り除かれるまで、研削または研磨されることがわかる。
【０５５９】
したがって、誘電体層６０の露出されている頂面６０ｓは、トレンチ６０ｔ内の伝導層５６の研削または研磨された表面５６ｓと実質的に同一平面であるものとしてよく、表面５６ｓおよび６０ｓは、実質的に平坦なものとしてよい。接着／バリア層５２およびシード層５４は、トレンチ６０ｔ内の伝導層５６の側壁と底部とにあり、トレンチ６０ｔ内の伝導層５６の側壁および底部は、接着／バリア層５２およびシード層５４によって覆われる。
【０５６０】
層５２、５４、および５６が研削または研磨された後、図２１８〜２２４に例示されているように誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、誘電体層６０は、例えば、１から１０マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまで範囲の、露出されている頂面６０ｓと表面５８ｓまたは６２ｓとの間の厚さを有する。あるいは、層５２、５４、および５６が研削または研磨された後、図２２５に例示されているように層６０ａと６０ｂとからなる誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、誘電体層６０のポリマー層６０ｂは、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまで範囲または５から２５マイクロメートルまでの範囲の、ポリマー層６０ｂの露出されている頂面６０ｓと絶縁層６０ａの頂面との間の厚さを有する。
【０５６１】
第１の代替的形態では、層５２、５４、および５６が研削または研磨された後、接着／バリア層５２は、トレンチ６０ｔの側壁および底部上（またはポリマー層６０ｂ内のトレンチ６０ｔの側壁上とトレンチ６０ｔの底部のところの絶縁層６０ａの頂面上）と、貫通ビア１７０ｖの側壁上と、チップ６８内の絶縁プラグ７８９の内壁上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、または窒化チタンの単層などの、チタン含有層とすることができる。シード層５４は、チタン含有層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。図２１８〜２２４に例示されているように誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、トレンチ６０ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまでの範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図２２５に例示されているように層６０ａと６０ｂとからなる誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、トレンチ６０ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０５６２】
第２の代替的形態では、層５２、５４、および５６が研削または研磨された後、接着／バリア層５２は、トレンチ６０ｔの側壁および底部上（またはポリマー層６０ｂ内のトレンチ６０ｔの側壁上とトレンチ６０ｔの底部のところの絶縁層６０ａの頂面上）と、貫通ビア１７０ｖの側壁上と、チップ６８内の絶縁プラグ７８９の内壁上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層５４は、タンタル含有層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。図２１８〜２２４に例示されているように誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、トレンチ６０ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまでの範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図２２５に例示されているように層６０ａと６０ｂとからなる誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、トレンチ６０ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまで範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０５６３】
第３の代替的形態では、層５２、５４、および５６が研削または研磨された後、接着／バリア層５２は、トレンチ６０ｔの側壁および底部上（またはポリマー層６０ｂ内のトレンチ６０ｔの側壁上とトレンチ６０ｔの底部のところの絶縁層６０ａの頂面上）と、貫通ビア１７０ｖの側壁上と、チップ６８内の絶縁プラグ７８９の内壁上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層５４は、クロム含有層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。図２１８〜２２４に例示されているように誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、トレンチ６０ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまでの範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図２２５に例示されているように層６０ａと６０ｂとからなる誘電体層６０、トレンチ６０ｔ、および貫通ビア１７０ｖが形成される場合に、トレンチ６０ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０５６４】
層５２、５４、および５６が研削または研磨された後、トレンチ６０ｔ内の層５２、５４、および５６は、トレンチ６０ｔ内の、金属相互接続部（またはダマシン金属トレース）１ａと１ｂとを含む、複数の金属相互接続部（またはダマシン金属トレース）１を構成する。貫通ビア１７０ｖ内の層５２、５４、および５６は、それぞれ、貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆ内のメタルプラグ（またはメタルビア）５ａ、５ｂ、５ｃ、５ｄ、５ｅ、および５ｆを含む、貫通ビア１７０ｖ内の複数のメタルプラグ（またはメタルビア）５ｐを構成する。メタルプラグ５ａは、ダミー基板６２内に形成され、メタルプラグ５ｂ、５ｃ、５ｄ、５ｅ、および５ｆは、同じチップ６８内に形成される。チップ６８内とダミー基板（複数可）６２内とに形成されたこれらのメタルプラグ５ｐは、金属相互接続部１とチップ６８内の半導体デバイス３６とを接続し、金属相互接続部１とキャリア１１内の導電層１８の複数の接点とを接続することができる。トレンチ６０ｔ内の、１ａおよび１ｂなどの、金属相互接続部１は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の厚さを有することができる。支持材８０１および支持材８０１上の、相互接続層３４内の、相互接続部または金属トレース３５ａは、メタルプラグ５ｅの、相互接続層３４の頂面が位置する、水平レベルより低い、２つの部分の間にあるものとしてよい。
【０５６５】
チップ６８内のメタルプラグ５ｐのそれぞれは、チップ６８内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通し、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６によって取り囲まれる。例えば、チップ６８のうちの１つのチップ内のメタルプラグ５ｂ、５ｃ、５ｄ、５ｅ、および５ｆのそれぞれは、チップ６８のうちの１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通し、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６によって取り囲まれる。図２２７に示されているメタルプラグ５ｐ（メタルプラグ５ａ〜５ｆを含む）と金属相互接続部１（金属相互接続部１ａと１ｂとを含む）に関する詳細については、図２６の図解を参照されたい。
【０５６６】
あるいは、素子６８は、チップを示すだけでなく、ウェハをも示すことができる。素子６８がウェハである場合、キャリア１１は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０５６７】
図２２８を参照すると、図２２７に例示されている構造を形成した後、図２７に例示されている絶縁または誘電体層６６が伝導層５６の研削または研磨された表面５６ｓ上と、誘電体層６０の露出されている頂面６０ｓ上とに形成されることがわかる。次に、それぞれが図２１２Ｍに例示されているチップ７２ａまたは７２ｂと似ている複数のチップ７２および前述のダミー基板（複数可）１６５が層１１６の上に置かれるが、これは図２８〜３５に例示されているステップとして参照することができる。この実施形態における、チップ７２とダミー基板（複数可）１６５とを絶縁または誘電体層６６の上に置く配置構成は、図３４または３５に例示されているようなチップ７２とダミー基板（複数可）１６５とを絶縁または誘電体層６６の上に置く配置構成として参照することができる。
【０５６８】
次に、図２２９を参照すると、封止／ギャップ充填材９８がそれぞれのチップ７２の半導体基板９６の裏面上と、ダミー基板（複数可）１６５上と、ギャップ４ａおよび８ａ内とに形成されることがわかる。次に、封止／ギャップ充填材９８、それぞれのチップ７２の半導体基板９６の裏面、およびダミー基板（複数可）１６５は、機械研削プロセス、機械研磨プロセス、化学機械研磨（ＣＭＰ）プロセス、または機械研削と化学機械研磨とを含むプロセスなどの、好適なプロセスによって、チップ７２内の絶縁プラグ７８９のすべてが、半導体基板９６のどの部分も上に置かれていない底面７８９ｔを露出するまで、研削または研磨される。図２２９に例示されている、封止／ギャップ充填材９８を形成するステップと封止／ギャップ充填材９８とそれぞれのチップ７２の半導体基板９６の裏面とダミー基板（複数可）１６５とを研削または研磨するステップとは、図２１４〜２１７に例示されているような、封止／ギャップ充填材６４を形成するステップと封止／ギャップ充填材６４とそれぞれのチップ６８の半導体基板５８の裏面とダミー基板（複数可）６２とを研削または研磨するステップとして参照することができる。封止／ギャップ充填材９８は、ポリシリコン、酸化ケイ素、またはポリマーとすることができる。絶縁プラグ７８９の絶縁層５６７が研削または研磨プロセスにおいて窒化ケイ素またはオキシ窒化ケイ素の層のみからなる場合には、絶縁プラグ７８９の頂部の窒化ケイ素またはオキシ窒化ケイ素の層によって、露出された底面７８９ｔが構成される。絶縁プラグ７８９の絶縁層５６７が研削または研磨プロセスにおいて酸化ケイ素の層と窒化ケイ素またはオキシ窒化ケイ素の層とからなる別の場合には、絶縁プラグ７８９の頂部にある酸化ケイ素の層が取り除かれ、絶縁プラグ７８９の頂部の窒化ケイ素またはオキシ窒化ケイ素の層によって、露出された底面７８９ｔが構成される。
【０５６９】
したがって、チップ７２のうちのそれぞれのチップの半導体基板９６を、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ８に薄化することができる。チップ７２のうちのそれぞれのチップに関して、研削または研磨プロセスの後、絶縁プラグ７８９および半導体基板９６は同じ厚さＴ８を持つものとしてよい。好ましくは、チップ７２のそれぞれは、研削もしくは研磨プロセスの後に、例えば３から１０５マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０５７０】
研削または研磨プロセスの後、ダミー基板（複数可）１６５は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ９に薄化することができ、ギャップ４ａと８ａとに残っている封止／ギャップ充填材９８は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の垂直厚さＴ１０を有するものとしてよい。それぞれのチップ７２の裏面の、半導体基板９６の研削または研磨された表面９６ｓおよびダミー基板（複数可）１６５の研削または研磨された表面（複数可）１６５ｓは、実質的に平坦であり、封止／ギャップ充填材９８で覆われていないものとしてよい。研削または研磨された表面（複数可）１６５ｓは、それぞれのチップ７２の研削または研磨された表面９６ｓと実質的に同一平面であり、またギャップ４ａと８ａとの中の封止／ギャップ充填材９８の研削または研磨された表面９８ｓと実質的に同一平面であり、またチップ７２内の絶縁プラグ７８９の露出された底面７８９ｔと実質的に同一平面であるものとすることができる。それぞれのチップ７２において、半導体基板９６の表面９６ｓとシャロートレンチアイソレーション３４５の底部との間の垂直距離Ｄ１５は、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から２５マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または０．１から２マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより大きいものとしてよい。
【０５７１】
図２３０を参照すると、図２２９に例示されている構造を形成した後、図４０に例示されている誘電体層８８が、それぞれのチップ７２の半導体基板９６の表面９６ｓ上と、ダミー基板（複数可）１６５の表面（複数可）１６５ｓ上と、チップ７２内の絶縁プラグ７８９の露出されている底面７８９ｔ上と、封止／ギャップ充填材９８の表面９８ｓ上とに形成されることがわかる。
【０５７２】
次に、図２３１を参照すると、貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅを含む、複数の貫通ビア１６４ｖが、チップ７２内と、ダミー基板（複数可）１６５内とに形成され、金属相互接続部１の伝導層５６を露出し、またチップ７２の層１１４と１０６とを露出し、これは図４１に例示されているステップとして参照することができるが、実施形態では、チップ７２内に貫通ビア１６４ｖ（ビア１６４ｂ〜１６４ｅなど）を形成することは、チップ７２内の絶縁プラグ７８９をエッチングで貫通することを含むことがわかる。チップ７２内の絶縁プラグ７８９は、チップ７２の半導体基板９６によって取り囲まれている。チップ７２内の貫通ビア１６４ｖは、チップ７２内の絶縁プラグ７８９を貫通し、これらの絶縁プラグによって取り囲まれ、絶縁プラグ７８９の内壁を露出する。例えば、チップ７２のうちの左の１つのチップ内の貫通ビア１６４ｂは、チップ７２のうちの左の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁を露出し、絶縁プラグ７８９のうちの１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６を露出する。チップ７２のうちの左の１つのチップ内の貫通ビア１６４ｃは、チップ７２のうちの左の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁を露出し、絶縁プラグ７８９のうちの別の１つの絶縁プラグの絶縁層５６７を露出する。チップ７２のうちの真ん中の１つのチップ内の貫通ビア１６４ｄは、チップ７２のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁を露出し、絶縁プラグ７８９のうちの１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６を露出する。チップ７２のうちの真ん中の１つのチップ内の貫通ビア１６４ｅは、チップ７２のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁を露出し、絶縁プラグ７８９のうちの別の１つの絶縁プラグの絶縁層５６７を露出する。
【０５７３】
貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、または１６４ｅなどの、貫通ビア１６４ｖのそれぞれは、例えば、０．５から１００マイクロメートルまでの範囲、０．５から５０マイクロメートルまでの範囲、０．５から３０マイクロメートルまでの範囲、０．５から２０マイクロメートルまでの範囲、０．５から１０マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の幅もしくは直径を有する。貫通ビア１６４ａ〜１６４ｅなどの貫通ビア１６４ｖに関する詳細については、図４１の図解を参照されたい。
【０５７４】
図２３１に示されているように、絶縁または誘電体層６６と層１１６とチップ７２のうちのうちの真ん中の１つのチップの層７４、８２、および１０８とによって構成される支持材８０２は、露出されている相互接続部または金属トレース５５ａを支持することを目的として金属相互接続部１ｂの伝導層５６と貫通ビア１６４ｅによって露出されている相互接続層１０６内の相互接続部または金属トレース５５ａとの間にある。支持材８０２は、例えば０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の高さと、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅を有することができる。
【０５７５】
図２３２は、図２３１に例示されているように貫通ビア１６４ｅと貫通ビア１６４ｅを取り囲む絶縁プラグ７８９と相互接続部または金属トレース５５ａとを示す概略上面斜視図の第１の例である。図２３２に示されている概略上面斜視図は、図４２に示されている概略上面斜視図と、図２３２に示されている貫通ビア１６４ｅがチップ７２のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグ内に形成されることを除き、類似している。図２３１と２３２とに示されているような貫通ビア１６４ｅと相互接続部または金属トレース５５ａに関する詳細については、図４１および４２の図解を参照されたい。
【０５７６】
図２３３は、図２３１に例示されているように貫通ビア１６４ｅと貫通ビア１６４ｅを取り囲む絶縁プラグ７８９と相互接続部または金属トレース５５ａとを示す概略上面斜視図の第２の例である。図２３３に示されている概略上面斜視図は、図４３に示されている概略上面斜視図と、図２３３に示されている貫通ビア１６４ｅがチップ７２のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグ内に形成されることを除き、類似している。図２３１と２３３とに示されているような貫通ビア１６４ｅと相互接続部または金属トレース５５ａに関する詳細については、図４１および４３の図解を参照されたい。
【０５７７】
図２３４は、図２３１に例示されているように貫通ビア１６４ｅと貫通ビア１６４ｅを取り囲む絶縁プラグ７８９と相互接続部または金属トレース５５ａとを示す概略上面斜視図の第３の例である。図２３４に示されている概略上面斜視図は、図４４に示されている概略上面斜視図と、図２３４に示されている貫通ビア１６４ｅがチップ７２のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグ内に形成されることを除き、類似している。図２３１と２３４とに示されているような貫通ビア１６４ｅと相互接続部または金属トレース５５ａに関する詳細については、図４１および４４の図解を参照されたい。
【０５７８】
図２３５は、図２３１に例示されているように貫通ビア１６４ｅと貫通ビア１６４ｅを取り囲む絶縁プラグ７８９と相互接続部または金属トレース５５ａとを示す概略上面斜視図の第４の例である。図２３５に示されている概略上面斜視図は、図４２Ａに示されている概略上面斜視図と、図２３５に示されている貫通ビア１６４ｅがチップ７２のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグ内に形成されることを除き、類似している。図２３５に示されているような貫通ビア１６４ｅと相互接続部または金属トレース５５ａに関する詳細については、図４２Ａの図解を参照されたい。
【０５７９】
図２３６を参照すると、図２３１に例示されている構造を形成した後、複数のトレンチ８８ｔが誘電体層８８内に形成されることがわかる。誘電体層８８内のトレンチ８８ｔは、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の深さＤ６を有する。トレンチ８８ｔの下の誘電体層８８は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の残り厚さＴ１３を有する。図２３６に示されている複数のトレンチ８８ｔを誘電体層８８内に形成するステップは、図１５３〜１５５に例示されているようなトレンチ６０ｔを誘電体層６０内に形成するステップとして参照することができる。誘電体層８８内に形成されているトレンチ８８ｔは、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。また、図１６８は、図２３６に例示されているトレンチ８８ｔと貫通ビア１６４ｖとを示す概略上面斜視図の一例であり、図２３６も、図１６８に示されている線Ｈ−Ｈにそって切り取った断面図とすることができる。
【０５８０】
あるいは、図２３６に例示されているトレンチ８８ｔを誘電体層８８内に、図２３１に例示されている貫通ビア１６４ｖがチップ７２内とダミー基板（複数可）１６５内とに形成される前に、形成することができる。特に、誘電体層８８が図２３０に示されているように表面９６ｓと９８ｓと１６５ｓと７８９ｔとに形成された後、図２３６に例示されているトレンチ８８ｔが最初に誘電体層８８内に形成され、次いで、図２３１に例示されている貫通ビア１６４ｖがチップ７２内と、ダミー基板（複数可）１６５内とに形成され、金属相互接続部１の伝導層５６を露出し、またチップ７２の層１１４と１０６とを露出する。
【０５８１】
あるいは、図２３７を参照すると、図２３６に示されているような誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが、以下のステップによって形成されうることがわかる。図２２９に例示されている構造を形成した後、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲または０．１５から２マイクロメートルまでの範囲の厚さＣ３を有する酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、またはオキシ炭化ケイ素の層などの絶縁層８８ａが、それぞれのチップ７２の半導体基板９６の表面９６ｓ上と、ダミー基板（複数可）１６５の表面（複数可）１６５ｓ上と、チップ７２内の絶縁プラグ７８９の露出されている底面７８９ｔ上と、図２２９に示されているような封止／ギャップ充填材９８の表面９８ｓ上とに形成される。
【０５８２】
次に、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層などのポリマー層８８ｂを絶縁層８８ａ上に、スピンコーティングプロセス、スクリーン印刷プロセス、またはラミネート加工プロセスなどの好適なプロセスを使用することによって形成する。次に、露光プロセスと現像プロセスとを使用して、ポリマー層８８ｂ内に、絶縁層８８ａを露出する、トレンチ８８ｔを形成することができる。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてポリマー層８８ｂを露光することができる。次に、ポリマー層８８ｂを、１５０℃から４００℃までの範囲、好ましくは１８０℃から２５０℃までの範囲の温度で硬化または加熱する。硬化または加熱した後のポリマー層８８ｂは、例えば１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＣ４を有する。
【０５８３】
次に、フォトレジスト層がトレンチ８８ｔによって露出される絶縁層８８ａ上と、ポリマー層８８ｂ上とに形成され、フォトレジスト層内の複数の開口部が、トレンチ８８ｔの底部に絶縁層８８ａを露出する。次に、異方性プラズマエッチングプロセスなどの、好適なプロセスを使用して、フォトレジスト層内の開口部の下の絶縁層８８ａを取り除く。次に、フォトレジスト層内の開口部の下のダミー基板（複数可）１６５とフォトレジスト層内の開口部の下のチップ７２とを、チップ７２内の層１０６および１１４の所定の領域ならびに金属相互接続部１の伝導層５６の所定の領域がフォトレジスト層内の開口部によって露出されるまで、エッチングで取り除く。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。したがって、貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅを含む、貫通ビア１６４ｖが、チップ７２内と、ダミー基板（複数可）１６５内とに形成され、金属相互接続部１の伝導層５６を露出し、またチップ７２の層１０６と１１４とを露出する。図２３７に示されている貫通ビア１６４ｖおよび支持材８０２の詳細は、それぞれ図２３１〜２３５に例示されている貫通ビア１６４ｖおよび支持材８０２の詳細として参照することができる。
【０５８４】
したがって、上述のステップを使用することで、上述の誘電体層８８も、絶縁層８８ａと絶縁層８８ａ上のポリマー層８８ｂとを備えることができる。ポリマー層８８ｂ内のトレンチ８８ｔは、絶縁層８８ａを露出し、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。貫通ビア１６４ｖをトレンチ８８ｔの下に形成する。また、図１６８は、図２３７に例示されているトレンチ８８ｔと貫通ビア１６４ｖとを示す概略上面斜視図の一例であり、図２３７も、図１６８に示されている線Ｈ−Ｈにそって切り取った断面図とすることができる。
【０５８５】
図２３８を参照すると、図２３６に、または図２３７に例示されている構造を形成した後、金属相互接続部（またはダマシン金属トレース）２ａと２ｂとを含む、複数の金属相互接続部（またはダマシン金属トレース）２がトレンチ８８ｔ内に形成され、複数のメタルプラグ（またはメタルビア）６ｐが貫通ビア１６４ｖ内に形成されることがわかる。メタルプラグ６ｐは、それぞれ貫通ビア１６４ａと１６４ｂと１６４ｃと１６４ｄと１６４ｅ内のメタルプラグ（またはメタルビア）６ａと６ｂと６ｃと６ｄと６ｅとを含む。メタルプラグ６ａは、ダミー基板１６５内に形成される。メタルプラグ６ｂおよび６ｃは、チップ７２のうちの左の１つのチップ内に形成され、メタルプラグ６ｄおよび６ｅは、チップ７２のうちの真ん中の１つのチップ内に形成される。支持材８０２および支持材８０２上の、相互接続層１０６における相互接続部または金属トレース５５ａは、メタルプラグ６ｅにおける相互接続層１０６の頂面が位置する水平部分より低い２つの部分の間にあるものとしてよい。
【０５８６】
トレンチ８８ｔ内の金属相互接続部２および貫通ビア１６４ｖのメタルプラグ６ｐは、以下のステップによって形成することができる。最初に、図５１に例示されている接着／バリア層９２を貫通ビア１６４ｖによって露出されている層５６、１０６、および１１４上と、貫通ビア１６４ｖの側壁上と、トレンチ８８ｔの側壁および底部上と（またはポリマー層８８ｂ内のトレンチ８８ｔの側壁上とトレンチ８８ｔの底部の絶縁層８８ａの頂面上と）、絶縁プラグ７８９の、貫通ビア１６４ｖによって露出されている、内壁上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とに、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成する。次に、図５１に例示されているシード層９４を接着／バリア層９２上と、貫通ビア１６４ｖ上と、トレンチ８８内とに、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成する。次に、図５１に例示されている伝導層８６をシード層９４上と、貫通ビア１６４ｖ上と、トレンチ８８内とに、電気メッキプロセスなどの、好適なプロセスを使用することによって形成する。次に、層９２と９４と８６とを、例えば、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスを使用することによって、誘電体層８８が、層９２、９４、および８６のどの部分も上に置かれていない露出されている頂面８８ｓを持ち、トレンチ８８ｔの外側の層９２、９４、および８６が取り除かれるまで、研削または研磨する。したがって、トレンチ８８ｔ内の層９２、９４、および８６は、トレンチ８８ｔ内の、金属相互接続部２ａと２ｂとを含む、金属相互接続部２を構成する。貫通ビア１６４ｖ内の層９２、９４、および８６は、それぞれ、貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅ内のメタルプラグ６ａ、６ｂ、６ｃ、６ｄ、および６ｅを含む、貫通ビア１６４ｖ内の複数のメタルプラグ６ｐを構成する。接着／バリア層９２およびシード層９４は、トレンチ８８ｔ内の伝導層８６の側壁と底部とにあり、トレンチ８８ｔ内の伝導層８６の側壁および底部は、接着／バリア層９２およびシード層９４によって覆われる。
【０５８７】
第１の代替的形態では、層９２、９４、および８６が研削または研磨された後、接着／バリア層９２は、トレンチ８８ｔの側壁および底部上（またはポリマー層８８ｂ内のトレンチ８８ｔの側壁上とトレンチ８８ｔの底部のところの絶縁層８８ａの頂面上）と、貫通ビア１６４ｖの底部の層５６、１０６、および１１４上と、貫通ビア１６４ｖの側壁上と、チップ７２内の絶縁プラグ７８９の内壁上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、または窒化チタンの単層などの、チタン含有層とすることができる。シード層９４は、チタン含有層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層８６は、銅またはチタン銅合金の単層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の電気メッキされた銅層とすることができる。図２３０〜２３６に例示されているように誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、トレンチ８８ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまでの範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図２３７に例示されているように層８８ａと８８ｂとからなる誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、トレンチ８８ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０５８８】
第２の代替的形態では、層９２、９４、および８６が研削または研磨された後、接着／バリア層９２は、トレンチ８８ｔの側壁および底部上（またはポリマー層８８ｂ内のトレンチ８８ｔの側壁上とトレンチ８８ｔの底部のところの絶縁層８８ａの頂面上）と、貫通ビア１６４ｖの底部の層５６、１０６、および１１４上と、貫通ビア１６４ｖの側壁上と、チップ７２内の絶縁プラグ７８９の内壁上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層９４は、タンタル含有層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層８６は、銅またはチタン銅合金の単層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の電気メッキされた銅層とすることができる。図２３０〜２３６に例示されているように誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、トレンチ８８ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまでの範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図２３７に例示されているように層８８ａと８８ｂとからなる誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、トレンチ８８ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０５８９】
第３の代替的形態では、層９２、９４、および８６が研削または研磨された後、接着／バリア層９２は、トレンチ８８ｔの側壁および底部上（またはポリマー層８８ｂ内のトレンチ８８ｔの側壁上とトレンチ８８ｔの底部のところの絶縁層８８ａの頂面上）と、貫通ビア１６４ｖの底部の層５６、１０６、および１１４上と、貫通ビア１６４ｖの側壁上と、チップ７２内の絶縁プラグ７８９の内壁上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層９４は、クロム含有層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層８６は、銅またはチタン銅合金の単層上と、トレンチ８８ｔ内と、貫通ビア１６４ｖ内の電気メッキされた銅層とすることができる。図２３０〜２３６に例示されているように誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、トレンチ８８ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまで範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図２３７に例示されているように層８８ａと８８ｂとからなる誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、トレンチ８８ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０５９０】
誘電体層８８の露出されている頂面８８ｓは、トレンチ８８ｔ内の伝導層８６の研削または研磨された表面８６ｓと実質的に同一平面であるものとしてよく、表面８６ｓおよび８８ｓは、実質的に平坦なものとしてよい。層９２、９４、および８６が研削または研磨された後、図２３０〜２３６に例示されているように誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、誘電体層８８は、例えば、１から１０マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の、露出されている頂面８８ｓと表面９６ｓまたは１６５ｓとの間の厚さを有することができる。あるいは、層９２、９４、および８６が研削または研磨された後、図２３７に例示されているように層８８ａと８８ｂとからなる誘電体層８８、トレンチ８８ｔ、および貫通ビア１６４ｖが形成される場合に、誘電体層８８のポリマー層８８ｂは、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の、ポリマー層８８ｂの露出されている頂面８８ｓと絶縁層８８ａの頂面との間の厚さを有することができる。
【０５９１】
チップ７２内のメタルプラグ６ｐのそれぞれは、チップ７２内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通し、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触する。例えば、チップ７２のうちの左の１つのチップ内のメタルプラグ６ｂは、チップ７２のうちの左の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６と接触する。チップ７２のうちの左の１つのチップ内のメタルプラグ６ｃは、チップ７２のうちの左の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの別の１つの絶縁プラグの絶縁層５６７と接触する。チップ７２のうちの真ん中の１つのチップ内のメタルプラグ６ｄは、チップ７２のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６と接触する。チップ７２のうちの真ん中の１つのチップ内のメタルプラグ６ｅは、チップ７２のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの別の１つの絶縁プラグの絶縁層５６７と接触する。図２３８に示されているメタルプラグ６ｐ（メタルプラグ６ａ〜６ｅを含む）と金属相互接続部２（金属相互接続部２ａと２ｂとを含む）に関する詳細については、図５２の図解を参照されたい。
【０５９２】
あるいは、素子７２は、チップを示すだけでなく、ウェハをも示すことができる。素子７２がウェハである場合、素子６８は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０５９３】
図２３９を参照すると、図２３８に例示されている構造を形成した後、図５３に例示されている絶縁または誘電体層１２０が伝導層８６の研削または研磨された表面８６ｓ上と、誘電体層８８の露出されている頂面８８ｓ上とに形成されることがわかる。次に、それぞれが図２１２Ｎに例示されているチップ１１８ａまたは１１８ｂと似ている複数のチップ１１８および前述のダミー基板（複数可）１５８が層１４０の上に置かれるが、これは図５４〜５９に例示されているステップとして参照することができる。この実施形態における、チップ１１８とダミー基板（複数可）１５８とを絶縁または誘電体層１２０の上に置く配置構成は、図５８または５９に例示されているようなチップ１１８とダミー基板（複数可）１５８とを絶縁または誘電体層１２０の上に置く配置構成として参照することができる。
【０５９４】
次に、図２４０を参照すると、封止／ギャップ充填材１３８がそれぞれのチップ１１８の半導体基板１２４の裏面上と、ダミー基板（複数可）１５８上と、ギャップ４ｂおよび８ｂ内とに形成されることがわかる。次に、封止／ギャップ充填材１３８、それぞれのチップ１１８の半導体基板１２４の裏面、およびダミー基板（複数可）１５８は、機械研削プロセス、機械研磨プロセス、化学機械研磨（ＣＭＰ）プロセス、または機械研削と化学機械研磨とを含むプロセスなどの、好適なプロセスによって、チップ１１８内の絶縁プラグ７８９のすべてが、半導体基板１２４のどの部分も上に置かれていない底面７８９ｕを露出するまで、研削または研磨される。図２４０に例示されている、封止／ギャップ充填材１３８を形成するステップと封止／ギャップ充填材１３８とそれぞれのチップ１１８の半導体基板１２４の裏面とダミー基板（複数可）１５８とを研削または研磨するステップとは、図２１４〜２１７に例示されているような、封止／ギャップ充填材６４を形成するステップと封止／ギャップ充填材６４とそれぞれのチップ６８の半導体基板５８の裏面とダミー基板（複数可）６２とを研削または研磨するステップとして参照することができる。封止／ギャップ充填材１３８は、ポリシリコン、酸化ケイ素、またはポリマーとすることができる。絶縁プラグ７８９の絶縁層５６７が研削または研磨プロセスにおいて窒化ケイ素またはオキシ窒化ケイ素の層のみからなる場合には、絶縁プラグ７８９の頂部の窒化ケイ素またはオキシ窒化ケイ素の層によって、露出された底面７８９ｕが構成される。絶縁プラグ７８９の絶縁層５６７が研削または研磨プロセスにおいて酸化ケイ素の層と窒化ケイ素またはオキシ窒化ケイ素の層とからなる別の場合には、絶縁プラグ７８９の頂部にある酸化ケイ素の層が取り除かれ、絶縁プラグ７８９の頂部の窒化ケイ素またはオキシ窒化ケイ素の層によって、露出された底面７８９ｕが構成される。
【０５９５】
したがって、チップ１１８のうちのそれぞれのチップの半導体基板１２４を、例えば、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または１から５マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲または３から３０マイクロメートルまでの範囲の厚さＴ１５に薄化することができる。チップ１１８のうちのそれぞれのチップに関して、研削または研磨プロセスの後、絶縁プラグ７８９および半導体基板１２４は同じ厚さＴ１５を持つものとしてよい。好ましくは、チップ１１８のそれぞれは、研削もしくは研磨プロセスの後に、例えば３から１０５マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０５９６】
研削または研磨プロセスの後、ダミー基板（複数可）１５８は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＴ１６に薄化することができ、ギャップ４ｂと８ｂとに残っている封止／ギャップ充填材１３８は、例えば３から１００マイクロメートルまでの範囲、好ましくは３から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の垂直厚さＴ１７を有するものとしてよい。それぞれのチップ１１８の裏面の、半導体基板１２４の研削または研磨された表面１２４ｓおよびダミー基板（複数可）１５８の研削または研磨された表面（複数可）１５８ｓは、実質的に平坦であり、封止／ギャップ充填材１３８で覆われていないものとしてよい。研削または研磨された表面（複数可）１５８ｓは、それぞれのチップ１１８の研削または研磨された表面１２４ｓと実質的に同一平面であり、またギャップ４ｂと８ｂとの中の封止／ギャップ充填材１３８の研削または研磨された表面１３８ｓと実質的に同一平面であり、またチップ１１８内の絶縁プラグ７８９の露出された底面７８９ｕと実質的に同一平面であるものとすることができる。それぞれのチップ１１８において、半導体基板１２４の研削または研磨された表面１２４ｓとシャロートレンチアイソレーション３４５の底部との間の垂直距離Ｄ１６は、１から１００マイクロメートルまでの範囲、１から５０マイクロメートルまでの範囲、１から２５マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または０．１から２マイクロメートルまでの範囲など、例えば、０．１マイクロメートルより大きいものとしてよい。
【０５９７】
図２４１を参照すると、図２４０に例示されている構造を形成した後、図６４に例示されている誘電体層１３９が、それぞれのチップ１１８の半導体基板１２４の表面１２４ｓ上と、ダミー基板（複数可）１５８の表面（複数可）１５８ｓ上と、チップ１１８内の絶縁プラグ７８９の露出されている底面７８９ｕ上と、封止／ギャップ充填材１３８の表面１３８ｓ上とに形成されることがわかる。
【０５９８】
次に、図２４２を参照すると、貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆを含む、複数の貫通ビア１５６ｖが、チップ１１８内と、ダミー基板（複数可）１５８内とに形成され、金属相互接続部２の伝導層８６を露出し、またチップ１１８の層１７と１９とを露出し、これは図６５に例示されているステップとして参照することができるが、実施形態では、チップ１１８内に貫通ビア１５６ｖ（ビア１５６ｂ〜１５６ｆなど）を形成することは、チップ１１８内の絶縁プラグ７８９をエッチングで貫通することを含むことがわかる。チップ１１８内の絶縁プラグ７８９は、チップ１１８の半導体基板１２４によって取り囲まれている。チップ１１８内の貫通ビア１５６ｖは、チップ１１８内の絶縁プラグ７８９を貫通し、これらの絶縁プラグによって取り囲まれ、絶縁プラグ７８９の内壁を露出する。例えば、チップ１１８のうちの左の１つのチップ内の貫通ビア１５６ｂは、チップ１１８のうちの左の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁を露出し、絶縁プラグ７８９のうちの１つの絶縁プラグの絶縁層５６７を露出する。チップ１１８のうちの左の１つのチップ内の貫通ビア１５６ｃは、チップ１１８のうちの左の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁を露出し、絶縁プラグ７８９のうちの別の１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６を露出する。チップ１１８のうちの左の１つのチップ内の貫通ビア１５６ｄは、チップ１１８のうちの左の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁を露出し、絶縁層５６７と絶縁プラグ７８９のうちの別の１つの絶縁プラグの、層５６７によって取り囲まれている、絶縁層４５６とを露出する。チップ１１８のうちの真ん中の１つのチップ内の貫通ビア１５６ｅは、チップ１１８のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁を露出し、絶縁プラグ７８９のうちの１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６を露出する。チップ１１８のうちの真ん中の１つのチップ内の貫通ビア１５６ｆは、チップ１１８のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁を露出し、絶縁層５６７と絶縁プラグ７８９のうちの別の１つの絶縁プラグの、層５６７によって取り囲まれている、絶縁層４５６とを露出する。
【０５９９】
貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、または１５６ｆなどの、貫通ビア１５６ｖのそれぞれは、例えば、０．５から１００マイクロメートルまでの範囲、０．５から５０マイクロメートルまでの範囲、０．５から３０マイクロメートルまでの範囲、０．５から２０マイクロメートルまでの範囲、０．５から１０マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の幅もしくは直径を有する。貫通ビア１５６ａ〜１５６ｆなどの貫通ビア１５６ｖに関する詳細については、図６５の図解を参照されたい。
【０６００】
図２４２に示されているように、絶縁または誘電体層１２０と層１４０とチップ１１８のうちのうちの真ん中の１つのチップの層２１、７８、および２８とによって構成される支持材８０３は、露出されている相互接続部または金属トレース７５ａを支持することを目的として金属相互接続部２ｂの伝導層８６と貫通ビア１５６ｅによって露出されている相互接続層１７内の相互接続部または金属トレース７５ａとの間にある。支持材８０３は、例えば０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の高さと、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅を有することができる。
【０６０１】
図２４３は、図２４２に例示されているように貫通ビア１５６ｅと貫通ビア１５６ｅを取り囲む絶縁プラグ７８９とチップ１１８のうちの真ん中の１つのチップ内の相互接続部または金属トレース７５ａとを示す概略上面斜視図の第１の例である。図２４３に示されている概略上面斜視図は、図６６に示されている概略上面斜視図と、図２４３に示されている貫通ビア１５６ｅがチップ１１８のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグ内に形成されることを除き、類似している。図２４２と２４３とに示されているような貫通ビア１５６ｅと相互接続部または金属トレース７５ａに関する詳細については、図６５および６６の図解を参照されたい。
【０６０２】
図２４４は、図２４２に例示されているように貫通ビア１５６ｅと貫通ビア１５６ｅを取り囲む絶縁プラグ７８９と相互接続部または金属トレース７５ａとを示す概略上面斜視図の第２の例である。図２４４に示されている概略上面斜視図は、図６７に示されている概略上面斜視図と、図２４４に示されている貫通ビア１５６ｅがチップ１１８のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグ内に形成されることを除き、類似している。図２４２と２４４とに示されているような貫通ビア１５６ｅと相互接続部または金属トレース７５ａに関する詳細については、図６５および６７の図解を参照されたい。
【０６０３】
図２４５は、図２４２に例示されているように貫通ビア１５６ｅと貫通ビア１５６ｅを取り囲む絶縁プラグ７８９と相互接続部または金属トレース７５ａとを示す概略上面斜視図の第３の例である。図２４５に示されている概略上面斜視図は、図６８に示されている概略上面斜視図と、図２４５に示されている貫通ビア１５６ｅがチップ１１８のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグ内に形成されることを除き、類似している。図２４２と２４５とに示されているような貫通ビア１５６ｅと相互接続部または金属トレース７５ａに関する詳細については、図６５および６８の図解を参照されたい。
【０６０４】
図２４６は、図２４２に例示されているように貫通ビア１５６ｅと貫通ビア１５６ｅを取り囲む絶縁プラグ７８９と相互接続部または金属トレース７５ａとを示す概略上面斜視図の第４の例である。図２４６に示されている概略上面斜視図は、図６６Ａに示されている概略上面斜視図と、図２４６に示されている貫通ビア１５６ｅがチップ１１８のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグ内に形成されることを除き、類似している。図２４６に示されているような貫通ビア１５６ｅと相互接続部または金属トレース７５ａに関する詳細については、図６６Ａの図解を参照されたい。
【０６０５】
図２４７を参照すると、図２４２に例示されている構造を形成した後、複数のトレンチ１３９ｔが誘電体層１３９内に形成されることがわかる。誘電体層１３９内のトレンチ１３９ｔは、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．５から３マイクロメートルまでの範囲の深さＤ９を有する。トレンチ１３９ｔの下の誘電体層１３９は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から５マイクロメートルまでの範囲、０．５から２マイクロメートルまでの範囲、０．１から３マイクロメートルまでの範囲、または０．２から１．５マイクロメートルまでの範囲の残り厚さＴ２０を有する。複数のトレンチ１３９ｔを誘電体層１３９内に形成するステップは、図１５３〜１５５に例示されているようなトレンチ６０ｔを誘電体層６０内に形成するステップとして参照することができる。誘電体層１３９内に形成されているトレンチ１３９ｔは、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。また、図１７９は、図２４７に示されているトレンチ１３９ｔと貫通ビア１５６ｖとを示す概略上面斜視図の一例であり、図２４７も、図１７９に示されている線Ｋ−Ｋにそって切り取った断面図とすることができる。
【０６０６】
あるいは、図２４７に例示されているトレンチ１３９ｔを誘電体層１３９内に、図２４２に例示されている貫通ビア１５６ｖがチップ１１８内とダミー基板（複数可）１５８内とに形成される前に、形成することができる。特に、誘電体層１３９が図２４１に示されているように表面１２４ｓと１３８ｓと１５８ｓと７８９ｕとに形成された後、図２４７に例示されているトレンチ１３９ｔが誘電体層１３９内に形成され、次いで、図２４２に例示されている貫通ビア１５６ｖがチップ１１８内と、ダミー基板（複数可）１５８内とに形成され、金属相互接続部２の伝導層８６を露出し、またチップ１１８の層１７と１９とを露出する。
【０６０７】
あるいは、図２４８を参照すると、図２４７に示されているような誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが、以下のステップによって形成されうることがわかる。図２４０に例示されている構造を形成した後、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲または０．１５から２マイクロメートルまでの範囲の厚さＣ５を有する酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、またはオキシ炭化ケイ素の層などの絶縁層１３９ａを、それぞれのチップ１１８の半導体基板１２４の表面１２４ｓ上と、ダミー基板（複数可）１５８の表面（複数可）１５８ｓ上と、チップ１１８内の絶縁プラグ７８９の露出されている底面７８９ｕ上と、図２４０に示されているような封止／ギャップ充填材１３８の表面１３８ｓ上とに形成する。
【０６０８】
次に、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層などのポリマー層１３９ｂを絶縁層１３９ａ上に、スピンコーティングプロセス、スクリーン印刷プロセス、またはラミネート加工プロセスなどの好適なプロセスを使用することによって形成する。次に、露光プロセスと現像プロセスとを使用して、ポリマー層１３９ｂ内に、絶縁層１３９ａを露出する、トレンチ１３９ｔを形成することができる。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてポリマー層１３９ｂを露光することができる。次に、ポリマー層１３９ｂを、１５０℃から４００℃までの範囲、好ましくは１８０℃から２５０℃までの範囲の温度で硬化または加熱する。硬化または加熱した後のポリマー層１３９ｂは、例えば１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＣ６を有する。
【０６０９】
次に、フォトレジスト層がトレンチ１３９ｔによって露出される絶縁層１３９ａ上と、ポリマー層１３９ｂ上とに形成され、フォトレジスト層内の複数の開口部が、トレンチ１３９ｔの底部に絶縁層１３９ａを露出する。次に、異方性プラズマエッチングプロセスなどの、好適なプロセスを使用して、フォトレジスト層内の開口部の下の絶縁層１３９ａを取り除く。次に、フォトレジスト層内の開口部の下のダミー基板（複数可）１５８とフォトレジスト層内の開口部の下のチップ１１８とを、チップ１１８内の層１７および１９の所定の領域ならびに金属相互接続部２の伝導層８６の所定の領域がフォトレジスト層内の開口部によって露出されるまで、エッチングで取り除く。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。したがって、貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆを含む、貫通ビア１５６ｖが、チップ１１８内と、ダミー基板（複数可）１５８内とに形成され、金属相互接続部２の伝導層８６を露出し、またチップ１１８の層１７と１９とを露出する。図２４８に示されている貫通ビア１５６ｖおよび支持材８０３の明細は、それぞれ図２４２〜２４６に例示されている貫通ビア１５６ｖおよび支持材８０３の明細として参照することができる。
【０６１０】
したがって、上述のステップを使用することで、上述の誘電体層１３９も、絶縁層１３９ａと絶縁層１３９ａ上のポリマー層１３９ｂとを備えることができる。ポリマー層１３９ｂ内のトレンチ１３９ｔは、絶縁層１３９ａを露出し、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。貫通ビア１５６ｖをトレンチ１３９ｔの下に形成する。また、図１７９は、図２４８に示されているトレンチ１３９ｔと貫通ビア１５６ｖとを示す概略上面斜視図の一例であり、図２４８も、図１７９に示されている線Ｋ−Ｋにそって切り取った断面図とすることができる。
【０６１１】
図２４９を参照すると、図２４７に、または図２４８に例示されている構造を形成した後、金属相互接続部（またはダマシン金属トレース）３ａと３ｂと３ｃとを含む、複数の金属相互接続部（またはダマシン金属トレース）３がトレンチ１３９ｔ内に形成され、複数のメタルプラグ（またはメタルビア）７ｐが貫通ビア１５６ｖ内に形成されることがわかる。メタルプラグ７ｐは、それぞれ貫通ビア１５６ａと１５６ｂと１５６ｃと１５６ｄと１５６ｅと１５６ｆ内のメタルプラグ（またはメタルビア）７ａと７ｂと７ｃと７ｄと７ｅと７ｆとを含む。メタルプラグ７ａは、ダミー基板１５８内に形成される。メタルプラグ７ｂ、７ｃ、および７ｄは、チップ１１８のうちの左の１つのチップ内に形成され、メタルプラグ７ｅおよび７ｆは、チップ１１８のうちの真ん中の１つのチップ内に形成される。支持材８０３および支持材８０３上の、相互接続層１７内の、相互接続部または金属トレース７５ａは、メタルプラグ７ｅの、相互接続層１７の頂面が位置する、水平レベルより低い、２つの部分の間にあるものとしてよい。
【０６１２】
トレンチ１３９ｔ内の相互接続部３および貫通ビア１５６ｖのメタルプラグ７ｐは、以下のステップによって形成することができる。最初に、図７５に例示されている接着／バリア層１２５ａを貫通ビア１５６ｖによって露出されている層１７、１９、および８６上と、貫通ビア１５６ｖの側壁上と、トレンチ１３９ｔの側壁および底部上と（またはポリマー層１３９ｂ内のトレンチ１３９ｔの側壁上とトレンチ１３９ｔの底部の絶縁層１３９ａの頂面上と）、絶縁プラグ７８９の、貫通ビア１５６ｖによって露出されている、内壁上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とに、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成する。次に、図７５に例示されているシード層１２５ｂを接着／バリア層１２５ａ上と、貫通ビア１５６ｖ内と、トレンチ１３９内とに、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成する。次に、図７５に例示されている伝導層１２５ｃをシード層１２５ｂ上と、貫通ビア１５６ｖ内と、トレンチ１３９内とに、電気メッキプロセスなどの、好適なプロセスを使用することによって形成する。次に、層１２５ａと１２５ｂと１２５ｃとを、例えば、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスを使用して、誘電体層１３９が、層１２５ａ、１２５ｂ、および１２５ｃのどの部分も上に置かれていない露出されている頂面１３９ｓを持ち、トレンチ１３９ｔの外側の層１２５ａ、１２５ｂ、および１２５ｃが取り除かれるまで、研削または研磨する。したがって、トレンチ１３９ｔ内の層１２５ａ、１２５ｂ、および１２５ｃは、トレンチ１３９ｔ内の、金属相互接続部３ａと３ｂと３ｃとを含む、金属相互接続部３を構成する。貫通ビア１５６ｖ内の層１２５ａ、１２５ｂ、および１２５ｃは、それぞれ、貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆ内のメタルプラグ７ａと７ｂと７ｃと７ｄと７ｅと７ｆとを含む、貫通ビア１５６ｖ内の複数のメタルプラグ７ｐを構成する。接着／バリア層１２５ａおよびシード層１２５ｂは、トレンチ１３９ｔ内の伝導層１２５ｃの側壁と底部とにあり、トレンチ１３９ｔ内の伝導層１２５ｃの側壁および底部は、接着／バリア層１２５ａおよびシード層１２５ｂによって覆われる。
【０６１３】
第１の代替的形態では、層１２５ａ、１２５ｂ、および１２５ｃが研削または研磨された後、接着／バリア層１２５ａは、トレンチ１３９ｔの側壁および底部上（またはポリマー層１３９ｂ内のトレンチ１３９ｔの側壁上とトレンチ１３９ｔの底部のところの絶縁層１３９ａの頂面上）と、貫通ビア１５６ｖの底部の層１７、１９、および８６上と、貫通ビア１５６ｖの側壁上と、チップ１１８内の絶縁プラグ７８９の内壁上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、または窒化チタンの単層などの、チタン含有層とすることができる。シード層１２５ｂは、チタン含有層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層１２５ｃは、銅またはチタン銅合金の単層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の電気メッキされた銅層とすることができる。図２４１〜２４７に例示されているように誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまでの範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図２４８に例示されているように層１３９ａと１３９ｂとからなる誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０６１４】
第２の代替的形態では、層１２５ａ、１２５ｂ、および１２５ｃが研削または研磨された後、接着／バリア層１２５ａは、トレンチ１３９ｔの側壁および底部上（またはポリマー層１３９ｂ内のトレンチ１３９ｔの側壁上とトレンチ１３９ｔの底部のところの絶縁層１３９ａの頂面上）と、貫通ビア１５６ｖの底部の層１７、１９、および８６上と、貫通ビア１５６ｖの側壁上と、チップ１１８内の絶縁プラグ７８９の内壁上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層１２５ｂは、タンタル含有層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層１２５ｃは、銅またはチタン銅合金の単層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の電気メッキされた銅層とすることができる。図２４１〜２４７に例示されているように誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまでの範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図２４８に例示されているように層１３９ａと１３９ｂとからなる誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０６１５】
第３の代替的形態では、層１２５ａ、１２５ｂ、および１２５ｃが研削または研磨された後、接着／バリア層１２５ａは、トレンチ１３９ｔの側壁および底部上（またはポリマー層１３９ｂ内のトレンチ１３９ｔの側壁上とトレンチ１３９ｔの底部のところの絶縁層１３９ａの頂面上）と、貫通ビア１５６ｖの底部の層１７、１９、および８６上と、貫通ビア１５６ｖの側壁上と、チップ１１８内の絶縁プラグ７８９の内壁上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層１２５ｂは、クロム含有層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層１２５ｃは、銅またはチタン銅合金の単層上と、トレンチ１３９ｔ内と、貫通ビア１５６ｖ内の電気メッキされた銅層とすることができる。図２４１〜２４７に例示されているように誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは０．３から１．５マイクロメートルまでの範囲または０．５から３マイクロメートルまでの範囲の厚さを有する。あるいは、図２４８に例示されているように層１３９ａと１３９ｂとからなる誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、トレンチ１３９ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の厚さを有する。
【０６１６】
誘電体層１３９の露出されている頂面１３９ｓは、トレンチ１３９ｔ内の伝導層１２５ｃの研削または研磨された表面２２７と実質的に同一平面であるものとしてよく、表面１３９ｓおよび２２７は、実質的に平坦なものとしてよい。層１２５ａ、１２５ｂ、および１２５ｃが研削または研磨された後、図２４１〜２４７に例示されているように誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、誘電体層１３９は、例えば、１から１０マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の、露出されている頂面１３９ｓと表面１２４ｓまたは１５８ｓとの間の厚さを有することができる。あるいは、層１２５ａ、１２５ｂ、および１２５ｃが研削または研磨された後、図２４８に例示されているように層１３９ａと１３９ｂとからなる誘電体層１３９、トレンチ１３９ｔ、および貫通ビア１５６ｖが形成される場合に、誘電体層１３９のポリマー層１３９ｂは、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲または５から２５マイクロメートルまでの範囲の、ポリマー層１３９ｂの露出されている頂面１３９ｓと絶縁層１３９ａの頂面との間の厚さを有することができる。
【０６１７】
チップ１１８内のメタルプラグ７ｐのそれぞれは、チップ１１８内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通し、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触する。例えば、チップ１１８のうちの左の１つのチップ内のメタルプラグ７ｂは、チップ１１８のうちの左の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの１つの絶縁プラグの絶縁層５６７と接触する。チップ１１８のうちの左の１つのチップ内のメタルプラグ７ｃは、チップ１１８のうちの左の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの別の１つの絶縁プラグの、層５６７によって取り囲まれている、絶縁層４５６と接触する。チップ１１８のうちの左の１つのチップ内のメタルプラグ７ｄは、チップ１１８のうちの左の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁と接触し、絶縁層５６７と絶縁プラグ７８９のうちの別の１つの絶縁プラグの、層５６７によって取り囲まれている、絶縁層４５６と接触する。チップ１１８のうちの真ん中の１つのチップ内のメタルプラグ７ｅは、チップ１１８のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６と接触する。チップ１１８のうちの真ん中の１つのチップ内のメタルプラグ７ｆは、チップ１１８のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁と接触し、絶縁層５６７と絶縁プラグ７８９のうちの別の１つの絶縁プラグの、層５６７によって取り囲まれている、絶縁層４５６と接触する。図２４９に示されているメタルプラグ７ｐ（メタルプラグ７ａ〜７ｆを含む）と金属相互接続部３（金属相互接続部３ａと３ｂと３ｃとを含む）に関する詳細については、図７６の図解を参照されたい。
【０６１８】
あるいは、素子１１８は、チップを示すだけでなく、ウェハをも示すことができる。素子１１８がウェハである場合、素子７２は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０６１９】
図２５０を参照すると、図２４９に例示されている構造を形成した後、以下のステップを図７７〜８１に例示されているようにその後実行することができ、次いで、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５６ａおよび５５６ｂなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができることがわかる。
【０６２０】
ハンダバンプもしくはボール１２６を使用して、システムインパッケージまたはマルチチップモジュール５５６ａをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図２５１を参照すると、システムインパッケージまたはマルチチップモジュール５５６ａを、例えば、ハンダバンプまたはボール１２６をキャリア１７６の頂部側上に予め形成された（preformed）ハンダまたは金層と接合するフリップチップ技術を使用して、キャリア１７６の頂部側に接着することができることがわかる。次に、アンダーフィル１７４をシステムインパッケージまたはマルチチップモジュール５５６ａのポリマー層１３６とキャリア１７６の頂部側との間に形成することができ、これによりハンダバンプまたはボール１２６を取り囲む。次に、複数のハンダボール１７８をキャリア１７６の底部側に形成することができる。図２５１に示されているキャリア１７６、アンダーフィル１７４、およびハンダボール１７８の詳細は、それぞれ図８３に例示されているようなキャリア１７６、アンダーフィル１７４、およびハンダボール１７８の詳細として参照することができる。
【０６２１】
図２５２は、以下のステップによって形成されうる、本開示の別の実施形態による別のシステムインパッケージまたはマルチチップモジュールを示している。図２４９に例示されている構造を形成した後、図７７〜７９に例示されているようなステップをその後実行することができる。次に、金属バンプ６６８をポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の開口部の底部にあり、またポリマー層１３６内の開口部１３６ａの下にある、接点上とに形成することは、図８４に例示されているステップとして参照することができる。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５６ｃなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができる。システムインパッケージまたはマルチチップモジュール５５６ｃでは、相互接続部３のそれぞれを金属バンプ６６８の１つまたは複数に接続することができる。
【０６２２】
金属バンプ６６８を使用して、システムインパッケージまたはマルチチップモジュール５５６ｃをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図２５３を参照すると、システムインパッケージまたはマルチチップモジュール５５６ｃを、例えば、金属バンプ６６８のハンダ濡れ層１４６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、図８３に例示されているキャリア１７６の頂部側に接着することができることがわかる。ハンダ濡れ層１４６をキャリア１７６の頂部側に予め形成されたハンダまたは金層と接合した後、複数の金属接合部１８０が、金属バンプ６６８のバリア層１４４とキャリア１７６の頂部側との間に形成される。金属接合部１８０は、５から５０マイクロメートルまでの範囲の厚さを有するＳｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金、Ｓｎ−Ａｕ合金、またはＳｎ−Ｐｂ合金の層とすることができる。あるいは、金属接合部１８０は、０．１から１０マイクロメートルまでの範囲の厚さを有する金層とすることができる。次に、図８３に例示されているアンダーフィル１７４をシステムインパッケージまたはマルチチップモジュール５５６ｃのポリマー層１３６とキャリア１７６の頂部側との間に形成することができ、これにより金属バンプ６６８と金属接合部１８０とを取り囲む。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成することができる。
【０６２３】
あるいは、図２５０〜２５３に示されているような絶縁または誘電体層１２２は、省くこともできる。この場合、ポリマー層１３６は、表面２２７と１３９ｓとに形成され、金属相互接続部３の伝導層１２５ｃの接点は、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出される。さらに、接着／バリア層１３４が、金属相互接続部３の伝導層１２５ｃの、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出されている、接点上に形成される。
【０６２４】
図２５４は、例えば、以下のステップで形成することができる、ワイヤボンディング接合ワイヤ１８４を通して図８３に例示されているキャリア１７６に接続されているシステムインパッケージまたはマルチチップモジュール５５６ｄを含むマルチチップパッケージ５６６ｆを示している。
【０６２５】
図２４９に例示されている構造を形成した後、図８６に例示されているステップを実行して、絶縁または誘電体層１２２を伝導層１２５ｃの研削または研磨された表面２２７上と、誘電体層１３９の露出されている頂面１３９ｓ上とに形成し、複数の金属相互接続部またはトレース３００を絶縁または誘電体層１２２上と、金属相互接続部３の伝導層１２５ｃの、層１２２内の複数の開口部１２２ａによって露出されている、複数の領域上とに形成し、ポリマー層１３６を絶縁または誘電体層１２２上と、金属相互接続部またはトレース３００上とに形成する。硬化させた後のポリマー層１３６は、例えば１から２０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有することができ、ポリマー層１３６内の複数の開口部１３６ａが、金属相互接続部またはトレース３００の複数の接点を露出する。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、複数のシステムインパッケージもしくはマルチチップモジュール５５６ｄに切断分離することができる。
【０６２６】
次に、複数のシステムインパッケージまたはマルチチップモジュール５５６ｄをキャリア１７６と、２０から１５０マイクロメートルまでの範囲の厚さを有する接着剤層１８２をキャリア１７６の頂部側に形成し、次いで、接着剤層１８２を使用して複数のシステムインパッケージまたはマルチチップモジュール５５６ｄをキャリア１１の頂部側に付着させることによって接合することができる。接着剤層１８２は、例えば、２０から１５０マイクロメートルまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８の層などのポリマー層とすることができる。次に、金線、銅線、またはアルミニウム線などの複数のワイヤ１８４をキャリア１７６の頂部側上と、金属相互接続部またはトレース３００の伝導層１５０の、ポリマー層１３６内の開口部１３６ａによって露出されている、接点上とに、ワイヤボンディングプロセスによってワイヤボンディング接合することができる。したがって、複数のシステムインパッケージまたはマルチチップモジュール５５６ｄの金属相互接続部またはトレース３００を、ワイヤボンディング接合ワイヤ１８４を通してキャリア１７６に物理的に、また電気的に接続することができる。次に、成形コンパウンド１８６を複数のシステムインパッケージまたはマルチチップモジュール５５６ｄ上と、キャリア１７６の頂部側上と、ワイヤボンディング接合ワイヤ１８４上とに形成し、ワイヤボンディング接合ワイヤ１８４と複数のシステムインパッケージまたはマルチチップモジュール５５６ｄとを封止することを、成形プロセスによって行うことができる。成形コンパウンド１８６は、エポキシ、炭素充填剤、またはガラス充填剤を含むことができ、ガラス充填剤または炭素充填剤をエポキシ中に分散させることができる。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成することができる。この後、個片化プロセスを実行して、キャリア１７６と成形コンパウンド１８６とを切断し、複数のマルチチップパッケージ５６６ｆに切断分離することができる。マルチチップパッケージ５６６ｆは、ハンダボール１７８を通して、マザーボード、ボールグリッドアレイ（ＢＧＡ）基板、プリント配線基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続することができる。図２５４に示されているキャリア１７６の詳細は、図８３に例示されているようなキャリア１７６の詳細として参照することができる。
【０６２７】
図２５５〜２７０は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図２５５を参照すると、図２１５に例示されている構造を形成した後、図１８６に例示されている誘電体層６０が、それぞれのチップ６８の半導体基板５８の表面５８ｓ上と、ダミー基板（複数可）６２の表面（複数可）６２ｓ上と、チップ６８内の絶縁プラグ７８９の露出されている底面７８９ｓ上と、封止／ギャップ充填材６４の表面６４ｓ上とに形成されることがわかる。次に、貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆを含む、複数の貫通ビア１７０ｖが、チップ６８内と、ダミー基板（複数可）６２内とに形成され、キャリア１１の導電層１８を露出し、またチップ６８の層２６と３４とを露出する。図２５５に例示されている貫通ビア１７０ｖをチップ６８内とダミー基板（複数可）６２内とに形成するステップは、図１５に例示されているような貫通ビア１７０ｖをチップ６８内とダミー基板（複数可）６２内とに形成するステップとして参照することができるが、実施形態では、チップ６８内に貫通ビア１７０ｖ（ビア１７０ｂ〜１７０ｆなど）を形成することは、チップ６８内の絶縁プラグ７８９をエッチングで貫通することを含む。図２５５に示されている貫通ビア１７０ｖ（ビア１７０ａ〜１７０ｆを含む）、貫通ビア１７０ｖを取り囲む絶縁プラグ７８９、および支持材８０１の詳細は、それぞれ図２１９〜２２３に示されている貫通ビア１７０ｖ（ビア１７０ａ〜１７０ｆを含む）、貫通ビア１７０ｖを取り囲む絶縁プラグ７８９、および支持材８０１の詳細として参照することができる。
【０６２８】
次に、図２５６を参照すると、図９０に例示されている接着／バリア層５２が貫通ビア１７０ｖによって露出されている層１８、２６、および３４上と、貫通ビア１７０ｖの側壁上と、誘電体層６０上と、絶縁プラグ７８９の、貫通ビア１７０ｖによって露出されている、内壁上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とに形成されることがわかる。次に、図９０に例示されているシード層５４を接着／バリア層５２上と、貫通ビア１７０ｖ内とに形成する。次に、スピンコーティングプロセス、スクリーン印刷プロセス、またはラミネート加工プロセスなどの好適なプロセスを使用することによって、フォトレジスト層１９４をシード層５４上に形成する。次に、露光プロセスと現像プロセスとを使用して、フォトレジスト層１９４内に、シード層５４の複数の領域を露出する、複数の開口部１９４ａを形成することができる。パターン形成フォトレジスト層１９４は、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。次に、図９０に例示されている伝導層５６をシード層５４の、層１９４内の開口部１９４ａによって露出されている、領域上に形成する。
【０６２９】
次に、図２５７を参照すると、例えば、有機化学溶液を使用して、フォトレジスト層１９４が取り除かれることがわかる。次に、ウェットエッチングプロセスまたはドライエッチングプロセスを使用することによって、伝導層５６の下にないシード層５４が取り除かれる。次に、ウェットエッチングプロセスまたはドライエッチングプロセスを使用することによって、伝導層５６の下にない接着／バリア層５２が取り除かれる。したがって、誘電体層６０の上と、貫通ビア１７０ｖの上とにある層５２、５４、および５６は、誘電体層６０の上と、貫通ビア１７０ｖの上に、金属相互接続部１ａと１ｂとを含む、複数の金属相互接続部１を構成する。接着／バリア層５２および誘電体層６０の上の金属相互接続部１のシード層５４は、誘電体層６０の上の金属相互接続部１の伝導層５６のどの側壁１ｗにもないが、誘電体層６０の上の金属相互接続部１の伝導層５６の底部の下にある。誘電体層６０の上の金属相互接続部１の伝導層５６の側壁１ｗは、層５２と５４とによって覆われていない。貫通ビア１７０ｖ内の層５２、５４、および５６は、それぞれ、図２５５に示されているように貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆ内のメタルプラグ（またはメタルビア）５ａ、５ｂ、５ｃ、５ｄ、５ｅ、および５ｆを含む、貫通ビア１７０ｖ内の複数のメタルプラグ（またはメタルビア）５ｐを構成する。メタルプラグ５ａは、ダミー基板６２内に形成され、メタルプラグ５ｂ、５ｃ、５ｄ、５ｅ、および５ｆは、同じチップ６８内に形成される。チップ６８内とダミー基板（複数可）６２内とに形成されたメタルプラグ５ｐは、金属相互接続部１とチップ６８内の半導体デバイス３６とを接続し、金属相互接続部１とキャリア１１内の導電層１８の複数の接点とを接続することができる。支持材８０１および支持材８０１上の、相互接続層３４内の、相互接続部または金属トレース３５ａは、メタルプラグ５ｅの、相互接続層３４の頂面が位置する、水平レベルより低い、２つの部分の間にあるものとしてよい。
【０６３０】
チップ６８内のメタルプラグ５ｐのそれぞれは、チップ６８内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通し、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６によって取り囲まれる。例えば、チップ６８のうちの１つのチップ内のメタルプラグ５ｂ、５ｃ、５ｄ、５ｅ、および５ｆのそれぞれは、チップ６８のうちの１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通し、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６によって取り囲まれる。図２５７に示されているメタルプラグ５ｐ（メタルプラグ５ａ〜５ｆを含む）と金属相互接続部１（金属相互接続部１ａと１ｂとを含む）に関する詳細については、図９１の図解を参照されたい。
【０６３１】
あるいは、素子６８は、チップを示すだけでなく、ウェハをも示すことができる。素子６８がウェハである場合、キャリア１１は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０６３２】
図２５８を参照すると、図２５７に例示されている構造を形成した後、絶縁または誘電体層６６が、金属相互接続部１の伝導層５６上と、誘電体層６０上と、金属相互接続部１同士の間のギャップ内とに形成されることがわかる。絶縁または誘電体層６６は、例えば、金属相互接続部１の伝導層５６上と、誘電体層６０上と、金属相互接続部１同士の間のギャップ内の、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層などのポリマー層を含むか、またはそのようなポリマー層とすることができる。伝導層５６上のポリマー層は、例えば０．１から５０マイクロメートルまでの範囲、好ましくは１から３０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０６３３】
あるいは、絶縁または誘電体層６６は、金属相互接続部１の伝導層５６上と、誘電体層６０上と、金属相互接続部１同士の間のギャップ内の、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、またはオキシ炭化ケイ素の層などの無機層を含むか、またはそのような無機層とすることができる。伝導層５６上の無機層は、例えば０．１から１０マイクロメートルまでの範囲、好ましくは０．１から１マイクロメートルまでの範囲、０．２から２マイクロメートルまでの範囲、０．３から３マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０６３４】
あるいは、図２５９を参照すると、図２５８に示されているような絶縁または誘電体層６６が、以下のステップによって形成されうることがわかる。最初に、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層などのポリマー層６６ａを、金属相互接続部１の伝導層５６上と、誘電体層６０上と、金属相互接続部１同士の間のギャップ内に形成する。次に、ポリマー層６６ａを、例えば、機械研削プロセス、機械研磨プロセス、化学機械研磨（ＣＭＰ）プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、好適なプロセスによって、金属相互接続部１の伝導層５６がポリマー層６６ａによって覆われていない頂面５６ｕを持つようになるまで研削または研磨する。したがって、ポリマー層６６ａは、誘電体層６０上と、金属相互接続部１同士の間のギャップ内に残り、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さを有する。ポリマー層６６ａの研削または研磨された表面６６ｓは、実質的に平坦であり、伝導層５６の頂面５６ｕと実質的に同一平面にあるものとすることができる。次に、例えば、０．１から３マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲の厚さを有する酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、またはオキシ炭化ケイ素の層などの無機層６６ｂを、伝導層５６の頂面５６ｕ上と、ポリマー層６６ａの研削または研磨された表面６６ｓ上とに形成する。したがって、図２５８に示されているような絶縁または誘電体層６６も、図２５９に示されているようなポリマー層６６ａと無機層６６ｂとを備えることができる。
【０６３５】
図２６０を参照すると、絶縁または誘電体層６６を形成した後、図２２８と２２９とに例示されているように、それぞれが図２１２Ｍに例示されているチップ７２ａまたは７２ｂと似ているチップ７２および前述のダミー基板（複数可）１６５を層６６上に形成された層１１６の上に置くステップと、封止／ギャップ充填材９８をそれぞれのチップ７２の半導体基板９６の裏面上と、ダミー基板（複数可）１６５上と、ギャップ４ａおよび８ａ内とに形成するステップと、封止／ギャップ充填材９８と、それぞれのチップ７２の半導体基板９６の裏面と、ダミー基板（複数可）１６５とを研削または研磨することを、チップ７２内の絶縁プラグ７８９のすべてが、半導体基板９６のどの部分も上に置かれていない露出した底面７８９ｔが得られるまで、研削または研磨するステップとをその後実行することができることがわかる。
【０６３６】
次に、図２６１を参照すると、図１９５に例示されている誘電体層８８が、それぞれのチップ７２の半導体基板９６の表面９６ｓ上と、ダミー基板（複数可）１６５の表面（複数可）１６５ｓ上と、チップ７２内の絶縁プラグ７８９の露出されている底面７８９ｔ上と、封止／ギャップ充填材９８の表面９８ｓ上とに形成されることがわかる。次に、貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅを含む、複数の貫通ビア１６４ｖが、チップ７２内と、ダミー基板（複数可）１６５内とに形成されて、金属相互接続部１の伝導層５６を露出し、またチップ７２の層１１４と１０６とを露出する。図２６１に例示されている貫通ビア１６４ｖをチップ７２内とダミー基板（複数可）１６５内とに形成するステップは、図４１に例示されているような貫通ビア１６４ｖをチップ７２内とダミー基板（複数可）１６５内とに形成するステップとして参照することができるが、実施形態では、チップ７２内に貫通ビア１６４ｖ（ビア１６４ｂ〜１６４ｅなど）を形成することは、チップ７２内の絶縁プラグ７８９をエッチングで貫通することを含む。図２６１に示されている貫通ビア１６４ｖ（ビア１６４ａ〜１６４ｅを含む）、貫通ビア１６４ｖを取り囲む絶縁プラグ７８９、および支持材８０２の詳細は、それぞれ図２３１〜２３５に例示されている貫通ビア１６４ｖ（ビア１６４ａ〜１６４ｅを含む）、貫通ビア１６４ｖを取り囲む絶縁プラグ７８９、および支持材８０２の詳細として参照することができる。
【０６３７】
次に、図２６２を参照すると、図９５に例示されている接着／バリア層９２が貫通ビア１６４ｖによって露出されている層５６、１０６、および１１４上と、貫通ビア１６４ｖの側壁上と、誘電体層８８上と、チップ７２内の絶縁プラグ７８９の、貫通ビア１６４ｖによって露出されている、内壁上と、支持材８０２上にある相互接続部または金属トレース５５ａ上とに形成されることがわかる。次に、図９５に例示されているシード層９４を接着／バリア層９２上と、貫通ビア１６４ｖ内とに形成する。次に、例えば、スピンコーティングプロセス、スクリーン印刷プロセス、またはラミネート加工プロセスを使用することによって、フォトレジスト層２９４をシード層９４上に形成する。次に、露光プロセスと現像プロセスとを使用して、フォトレジスト層２９４内に、シード層９４の複数の領域を露出する、複数の開口部２９４ａを形成することができる。パターン形成フォトレジスト層２９４は、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。次に、図９５に例示されている伝導層８６をシード層９４の、層２９４内の開口部２９４ａによって露出されている、領域上に形成する。
【０６３８】
次に、図２６３を参照すると、フォトレジスト層２９４が、例えば、有機化学溶液を使用して取り除かれることがわかる。次に、ウェットエッチングプロセスまたはドライエッチングプロセスを使用することによって、伝導層８６の下にないシード層９４を取り除く。次に、ウェットエッチングプロセスまたはドライエッチングプロセスを使用することによって、伝導層８６の下にない接着／バリア層９２を取り除く。したがって、誘電体層８８の上と、貫通ビア１６４ｖの上とにある層９２、９４、および８６は、誘電体層８８の上と、貫通ビア１６４ｖの上に、金属相互接続部２ａと２ｂとを含む、複数の金属相互接続部２を構成する。接着／バリア層９２および誘電体層８８の上の金属相互接続部２のシード層９４は、誘電体層８８の上の金属相互接続部２の伝導層８６のどの側壁２ｗにもないが、誘電体層８８の上の金属相互接続部２の伝導層８６の底部の下にある。誘電体層８８の上の金属相互接続部２の伝導層８６の側壁２ｗは、層９２と９４とによって覆われていない。貫通ビア１６４ｖ内の層９２、９４、および８６は、それぞれ、図２６１に示されているように貫通ビア１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、および１６４ｅ内のメタルプラグ（またはメタルビア）６ａ、６ｂ、６ｃ、６ｄ、および６ｅを含む、貫通ビア１６４ｖ内の複数のメタルプラグ（またはメタルビア）６ｐを構成する。メタルプラグ６ａは、ダミー基板１６５内に形成され、メタルプラグ６ｂおよび６ｃは、チップ７２のうちの左の１つのチップ内に形成され、メタルプラグ６ｄおよび６ｅは、チップ７２のうちの真ん中の１つのチップ内に形成される。支持材８０２および支持材８０２上の、相互接続層１０６における相互接続部または金属トレース５５ａは、メタルプラグ６ｅにおいて相互接続層１０６の頂面が位置する水平部分より低い２つの部分の間にあるものとしてよい。チップ７２内とダミー基板（複数可）１６５内とに形成されたメタルプラグ６ｐは、金属相互接続部２とチップ７２内の半導体デバイス１０２とを接続し、金属相互接続部１と２とを接続することができる。
【０６３９】
チップ７２内のメタルプラグ６ｐのそれぞれは、チップ７２内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通し、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触する。例えば、チップ７２のうちの左の１つのチップ内のメタルプラグ６ｂは、チップ７２のうちの左の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６と接触する。チップ７２のうちの左の１つのチップ内のメタルプラグ６ｃは、チップ７２のうちの左の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの別の１つの絶縁プラグの絶縁層５６７と接触する。チップ７２のうちの真ん中の１つのチップ内のメタルプラグ６ｄは、チップ７２のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６と接触する。チップ７２のうちの真ん中の１つのチップ内のメタルプラグ６ｅは、チップ７２のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの別の１つの絶縁プラグの絶縁層５６７と接触する。図２６３に示されているメタルプラグ６ｐ（メタルプラグ６ａ〜６ｅを含む）と金属相互接続部２（金属相互接続部２ａと２ｂとを含む）に関する詳細については、図９６の図解を参照されたい。
【０６４０】
あるいは、素子７２は、チップを示すだけでなく、ウェハをも示すことができる。素子７２がウェハである場合、素子６８は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０６４１】
次に、図２６４を参照すると、絶縁または誘電体層１２０が、金属相互接続部２の伝導層８６上と、誘電体層８８上と、金属相互接続部２同士の間のギャップ内とに形成されることがわかる。絶縁または誘電体層１２０は、例えば、金属相互接続部２の伝導層８６上と、誘電体層８８上と、金属相互接続部２同士の間のギャップ内の、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層などのポリマー層を含むか、またはそのようなポリマー層とすることができる。伝導層８６上のポリマー層は、例えば０．１から５０マイクロメートルまでの範囲、好ましくは１から３０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０６４２】
あるいは、絶縁または誘電体層１２０は、金属相互接続部２の伝導層８６上と、誘電体層８８上と、金属相互接続部２同士の間のギャップ内の、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、またはオキシ炭化ケイ素の層などの無機層を含むか、またはそのような無機層とすることができる。伝導層８６上の無機層は、例えば０．１から１０マイクロメートルまでの範囲、好ましくは０．１から１マイクロメートルまでの範囲、０．２から２マイクロメートルまでの範囲、０．３から３マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０６４３】
あるいは、図２６５を参照すると、図２６４に示されているような絶縁または誘電体層１２０が、以下のステップによって形成されうることがわかる。最初に、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリフェニレンオキシド（ＰＰＯ）、またはポリベンゾオキサゾール（ＰＢＯ）の層などのポリマー層１２０ａを、金属相互接続部２の伝導層８６上と、誘電体層８８上と、金属相互接続部２同士の間のギャップ内に形成する。次に、ポリマー層１２０ａを、機械研削プロセス、機械研磨プロセス、化学機械研磨（ＣＭＰ）プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、好適なプロセスによって、金属相互接続部２の伝導層８６がポリマー層１２０ａによって覆われていない頂面８６ｕを持つようになるまで研削または研磨する。したがって、ポリマー層１２０ａは、誘電体層８８上と、金属相互接続部２同士の間のギャップ内に残り、１から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または２から２０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さを有する。ポリマー層１２０ａの研削または研磨された表面１２０ｓは、実質的に平坦であり、伝導層８６の頂面８６ｕと実質的に同一平面にあるものとすることができる。次に、例えば、０．１から３マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲の厚さを有する酸化ケイ素、窒化ケイ素、窒化ケイ素炭素、オキシ窒化ケイ素、またはオキシ炭化ケイ素の層などの無機層１２０ｂを、伝導層８６の頂面８６ｕ上と、ポリマー層１２０ａの研削または研磨された表面１２０ｓ上とに形成する。したがって、図２６４に示されているような絶縁または誘電体層１２０も、図２６５に示されているようなポリマー層１２０ａと無機層１２０ｂとを備えることができる。
【０６４４】
図２６６を参照すると、絶縁または誘電体層１２０を形成した後、図２３９と２４０とに例示されているように、それぞれが図２１２Ｎに例示されているチップ１１８ａまたは１１８ｂと似ているチップ１１８および前述のダミー基板（複数可）１５８を層１２０上に形成された層１４０の上に置くステップと、封止／ギャップ充填材１３８をそれぞれのチップ１１８の半導体基板１２４の裏面上と、ダミー基板（複数可）１５８上と、ギャップ４ｂおよび８ｂ内とに形成するステップと、封止／ギャップ充填材１３８と、それぞれのチップ１１８の半導体基板１２４の裏面と、ダミー基板（複数可）１５８とを研削または研磨することを、チップ１１８内の絶縁プラグ７８９のすべてが、半導体基板１２４のどの部分も上に置かれていない露出した底面７８９ｕが得られるまで、研削または研磨するステップとをその後実行することができることがわかる。
【０６４５】
次に、図２６７を参照すると、図２０４に例示されている誘電体層１３９が、それぞれのチップ１１８の半導体基板１２４の表面１２４ｓ上と、ダミー基板（複数可）１５８の表面（複数可）１５８ｓ上と、チップ１１８内の絶縁プラグ７８９の露出されている底面７８９ｕ上と、封止／ギャップ充填材１３８の表面１３８ｓ上とに形成されることがわかる。次に、貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆを含む、複数の貫通ビア１５６ｖがチップ１１８内と、ダミー基板（複数可）１５８内とに形成され、金属相互接続部２の伝導層８６を露出し、またチップ１１８の層１７と１９とを露出する。図２６７に例示されている貫通ビア１５６ｖをチップ１１８内とダミー基板（複数可）１５８内とに形成するステップは、図６５に例示されているような貫通ビア１５６ｖをチップ１１８内とダミー基板（複数可）１５８内とに形成するステップとして参照することができるが、実施形態では、チップ１１８内に貫通ビア１５６ｖ（ビア１５６ｂ〜１５６ｆなど）を形成することは、チップ１１８内の絶縁プラグ７８９をエッチングで貫通することを含む。図２６７に示されている貫通ビア１５６ｖ（ビア１５６ａ〜１５６ｆを含む）、貫通ビア１５６ｖを取り囲む絶縁プラグ７８９、および支持材８０３の詳細は、それぞれ図２４２〜２４６に例示されている貫通ビア１５６ｖ（ビア１５６ａ〜１５６ｆを含む）、貫通ビア１５６ｖを取り囲む絶縁プラグ７８９、および支持材８０３の詳細として参照することができる。
【０６４６】
次に、図２６８を参照すると、図１００に例示されている接着／バリア層１２５ａが貫通ビア１５６ｖによって露出されている層１７、１９、および８６上と、貫通ビア１５６ｖの側壁上と、誘電体層１３９上と、チップ１１８内の絶縁プラグ７８９の、貫通ビア１５６ｖによって露出されている、内壁上と、支持材８０３上にある相互接続部または金属トレース７５ａ上とに形成されることがわかる。次に、図１００に例示されているシード層１２５ｂを接着／バリア層１２５ａ上と、貫通ビア１５６ｖ内とに形成する。次に、例えば、スピンコーティングプロセス、スクリーン印刷プロセス、またはラミネート加工プロセスを使用することによって、フォトレジスト層３９４をシード層１２５ｂ上に形成する。次に、露光プロセスと現像プロセスとを使用して、フォトレジスト層３９４内に、シード層１２５ｂの複数の領域を露出する、複数の開口部３９４ａを形成することができる。パターン形成フォトレジスト層３９４は、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、または１から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。次に、図１００に例示されている伝導層１２５ｃをシード層１２５ｂの、層３９４内の開口部３９４ａによって露出されている、領域上に形成する。
【０６４７】
次に、図２６９を参照すると、例えば、有機化学溶液を使用して、フォトレジスト層３９４が取り除かれることがわかる。次に、ウェットエッチングプロセスまたはドライエッチングプロセスを使用することによって、伝導層１２５ｃの下にないシード層１２５ｂが取り除かれる。次に、ウェットエッチングプロセスまたはドライエッチングプロセスを使用することによって、伝導層１２５ｃの下にない接着／バリア層１２５ａが取り除かれる。したがって、誘電体層１３９の上と、貫通ビア１５６ｖの上とにある層１２５ａ、１２５ｂ、および１２５ｃは、誘電体層１３９の上と、貫通ビア１５６ｖの上に、金属相互接続部３ａと３ｂと３ｃとを含む、複数の金属相互接続部３を構成する。接着／バリア層１２５ａおよび誘電体層１３９の上の金属相互接続部３のシード層１２５ｂは、誘電体層１３９の上の金属相互接続部３の伝導層１２５ｃのどの側壁３ｗにもないが、誘電体層１３９の上の金属相互接続部３の伝導層１２５ｃの底部の下にある。誘電体層１３９の上の金属相互接続部３の伝導層１２５ｃの側壁３ｗは、層１２５ａと１２５ｂとによって覆われていない。貫通ビア１５６ｖ内の層１２５ａ、１２５ｂ、および１２５ｃは、それぞれ、図２６７に示されているように貫通ビア１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、および１５６ｆ内のメタルプラグ（またはメタルビア）７ａ、７ｂ、７ｃ、７ｄ、７ｅ、および７ｆを含む、貫通ビア１５６ｖ内の複数のメタルプラグ（またはメタルビア）７ｐを構成する。メタルプラグ７ａは、ダミー基板１５８内に形成される。メタルプラグ７ｂ、７ｃ、および７ｄは、チップ１１８のうちの左の１つのチップ内に形成され、メタルプラグ７ｅおよび７ｆは、チップ１１８のうちの真ん中の１つのチップ内に形成される。チップ１１８内とダミー基板（複数可）１５８内とに形成されたこれらのメタルプラグ７ｐは、金属相互接続部３とチップ１１８内の半導体デバイス１３とを接続し、金属相互接続部２と３とを接続することができる。支持材８０３および支持材８０３上の、相互接続層１７内の、相互接続部または金属トレース７５ａは、メタルプラグ７ｅの、相互接続層１７の頂面が位置する、水平レベルより低い、２つの部分の間にあるものとしてよい。
【０６４８】
チップ１１８内のメタルプラグ７ｐのそれぞれは、チップ１１８内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通し、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触する。例えば、チップ１１８のうちの左の１つのチップ内のメタルプラグ７ｂは、チップ１１８のうちの左の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの１つの絶縁プラグの絶縁層５６７と接触する。チップ１１８のうちの左の１つのチップ内のメタルプラグ７ｃは、チップ１１８のうちの左の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの別の１つの絶縁プラグの、層５６７によって取り囲まれている、絶縁層４５６と接触する。チップ１１８のうちの左の１つのチップ内のメタルプラグ７ｄは、チップ１１８のうちの左の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁と接触し、絶縁層５６７と絶縁プラグ７８９のうちの別の１つの絶縁プラグの、層５６７によって取り囲まれている、絶縁層４５６と接触する。チップ１１８のうちの真ん中の１つのチップ内のメタルプラグ７ｅは、チップ１１８のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの１つの絶縁プラグの内壁と接触し、絶縁プラグ７８９のうちの１つの絶縁プラグの、絶縁層５６７によって取り囲まれている、絶縁層４５６と接触する。チップ１１８のうちの真ん中の１つのチップ内のメタルプラグ７ｆは、チップ１１８のうちの真ん中の１つのチップ内の絶縁プラグ７８９のうちの別の１つの絶縁プラグを貫通して、この絶縁プラグによって取り囲まれ、絶縁プラグ７８９のうちの別の１つの絶縁プラグの内壁と接触し、絶縁層５６７と絶縁プラグ７８９のうちの別の１つの絶縁プラグの、層５６７によって取り囲まれている、絶縁層４５６と接触する。図２６９に示されているメタルプラグ７ｐ（メタルプラグ７ａ〜７ｆを含む）と金属相互接続部３（金属相互接続部３ａと３ｂと３ｃとを含む）に関する詳細については、図１０１の図解を参照されたい。
【０６４９】
あるいは、素子１１８は、チップを示すだけでなく、ウェハをも示すことができる。素子１１８がウェハである場合、素子７２は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０６５０】
図２７０を参照すると、図２６９に例示されている構造を形成した後、図１０２に例示されているように、絶縁または誘電体層１２２を金属相互接続部３の伝導層１２５ｃ上と、誘電体層１３９上と、金属相互接続部３同士の間のギャップ内とに形成するステップと、ポリマー層１３６を絶縁または誘電体層１２２上と、絶縁または誘電体層１２２の複数の領域を露出する複数の開口部１３６ａをポリマー層１３６内に形成するステップとをその後実行することができることがわかる。次に、アンダーバンプメタラジー（ＵＢＭ）層６６６をポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の複数の開口部の底部にあり、またポリマー層１３６内の開口部１３６ａの下にある、複数の接点上とに形成することと、複数のハンダバンプまたはボール１２６をＵＢＭ層６６６上に形成することとは、図７８〜８１に例示されているステップとして参照することができる。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５６ｅおよび５５６ｆなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離する。
【０６５１】
ハンダバンプもしくはボール１２６を使用して、システムインパッケージまたはマルチチップモジュール５５６ｅをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図２７１を参照すると、システムインパッケージまたはマルチチップモジュール５５６ｅは、例えば、ハンダバンプまたはボール１２６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、図８３に例示されているキャリア１７６の頂部側に接着されることがわかる。次に、図８３に例示されているアンダーフィル１７４がシステムインパッケージまたはマルチチップモジュール５５６ｅのポリマー層１３６とキャリア１７６の頂部側との間に形成され、これによりハンダバンプまたはボール１２６を取り囲む。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成する。
【０６５２】
図２７２は、以下のステップによって形成されうる、本開示の別の実施形態による別のシステムインパッケージまたはマルチチップモジュールを示している。図２６９に例示されている構造を形成した後、図１０２に例示されているように、絶縁または誘電体層１２２を金属相互接続部３の伝導層１２５ｃ上と、誘電体層１３９上と、金属相互接続部３同士の間のギャップ内とに形成するステップと、ポリマー層１３６を絶縁または誘電体層１２２上に形成するステップと、絶縁または誘電体層１２２の複数の領域を露出する複数の開口部１３６ａをポリマー層１３６内に形成するステップとをその後実行することができる。次に、図７８と７９とに例示されている以下のステップをその後実行することができる。次に、金属バンプ６６８をポリマー層１３６上と、金属相互接続部３の伝導層１２５ｃの、絶縁または誘電体層１２２内の開口部の底部にあり、ポリマー層１３６内の開口部１３６ａの下にある、接点上とに形成することは、図８４に例示されているステップとして参照することができる。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５６ｇなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができる。システムインパッケージまたはマルチチップモジュール５５６ｇでは、相互接続部３のそれぞれを金属バンプ６６８の１つまたは複数に接続することができる。
【０６５３】
金属バンプ６６８を使用して、システムインパッケージまたはマルチチップモジュール５５６ｇをマザーボード、プリント配線基板（ＰＣＢ）、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続し、接着することができる。例えば、図２７３を参照すると、システムインパッケージまたはマルチチップモジュール５５６ｇが、例えば、金属バンプ６６８のハンダ濡れ層１４６をキャリア１７６の頂部側上に予め形成されたハンダまたは金層と接合するフリップチップ技術を使用して、図８３に例示されているキャリア１７６の頂部側に接着されることがわかる。ハンダ濡れ層１４６をキャリア１７６の頂部側に予め形成されたハンダまたは金層と接合した後、複数の金属接合部１８０が、金属バンプ６６８のバリア層１４４とキャリア１７６の頂部側との間に形成される。金属接合部１８０は、５から５０マイクロメートルまでの範囲の厚さを有するＳｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金、Ｓｎ−Ａｕ合金、またはＳｎ−Ｐｂ合金の層とすることができる。次に、図８３に例示されているアンダーフィル１７４がシステムインパッケージまたはマルチチップモジュール５５６ｇのポリマー層１３６とキャリア１７６の頂部側との間に形成され、これにより金属バンプ６６８と金属接合部１８０とを取り囲む。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成する。
【０６５４】
あるいは、図２７０〜２７３に示されているような絶縁または誘電体層１２２は、省くこともできる。この場合、ポリマー層１３６は、金属相互接続部３の伝導層１２５ｃ上と、誘電体層１３９上と、金属相互接続部３同士の間のギャップ内とに形成され、金属相互接続部３の伝導層１２５ｃの接点は、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出される。さらに、接着／バリア層１３４が、金属相互接続部３の伝導層１２５ｃの、ポリマー層１３６内の開口部１３６ａによって、その開口部１３６ａの端部のところに露出されている、接点上に形成される。
【０６５５】
図２７４は、例えば、以下のステップで形成することができる、ワイヤボンディング接合ワイヤ１８４を通して図８３に例示されているキャリア１７６に接続されているシステムインパッケージまたはマルチチップモジュール５５６ｈを含むマルチチップパッケージ５６６ｇを示している。図２６９に例示されている構造を形成した後、図１０７に例示されているように、絶縁または誘電体層１２２を金属相互接続部３の伝導層１２５ｃ上と、誘電体層１３９上と、金属相互接続部３同士の間のギャップ内とに形成するステップと、複数の金属相互接続部またはトレース３００を絶縁または誘電体層１２２上と、金属相互接続部３の伝導層１２５ｃの、層１２２内の複数の開口部１２２ａによって露出されている、複数の領域上とに形成するステップと、ポリマー層１３６を絶縁または誘電体層１２２上と、金属相互接続部またはトレース３００上とに形成するステップとをその後実行することができる。硬化させた後のポリマー層１３６は、例えば１から２０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有することができ、ポリマー層１３６内の複数の開口部１３６ａが、金属相互接続部またはトレース３００の複数の接点を露出する。次に、個片化プロセスを実行して、例えば機械式ソーイングまたはレーザー切断を使用することによってキャリア１１と、ダミー基板６２、１６５、および１５８と、層２２、６０、６６、８８、１１６、１２０、１２２、１３６、１３９、および１４０を切断し、システムインパッケージもしくはマルチチップモジュール５５６ｈなどの複数のシステムインパッケージまたはマルチチップモジュールに切断分離することができる。
【０６５６】
次に、複数のシステムインパッケージまたはマルチチップモジュール５５６ｈをキャリア１７６と、例えば、１から２０マイクロメートルまでの範囲または２０から１５０マイクロメートルまでの範囲の厚さを有する接着剤層１８２をキャリア１７６の頂部側に形成し、次いで、接着剤層１８２を使用して複数のシステムインパッケージまたはマルチチップモジュール５５６ｈをキャリア１１の頂部側に付着させることによって接合する。接着剤層１８２は、例えば、１から２０マイクロメートルまでの範囲または２０から１５０マイクロメートルまでの範囲の厚さを有する、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８の層などのポリマー層とすることができる。次に、金線、銅線、またはアルミニウム線などの複数のワイヤ１８４をキャリア１７６の頂部側上と、金属相互接続部またはトレース３００の伝導層１５０の、ポリマー層１３６内の開口部１３６ａによって露出されている、接点上とに、ワイヤボンディングプロセスによってワイヤボンディング接合する。したがって、複数のシステムインパッケージまたはマルチチップモジュール５５６ｈの金属相互接続部またはトレース３００を、ワイヤボンディング接合ワイヤ１８４を通してキャリア１７６に物理的に、また電気的に接続することができる。次に、成形コンパウンド１８６を複数のシステムインパッケージまたはマルチチップモジュール５５６ｈ上と、キャリア１７６の頂部側上と、ワイヤボンディング接合ワイヤ１８４上とに形成し、ワイヤボンディング接合ワイヤ１８４と複数のシステムインパッケージまたはマルチチップモジュール５５６ｈとを封止することを、成形プロセスによって行う。成形コンパウンド１８６は、エポキシ、炭素充填剤、またはガラス充填剤を含むことができ、ガラス充填剤または炭素充填剤をエポキシ中に分散させることができる。次に、図８３に例示されているハンダボール１７８をキャリア１７６の底部側に形成する。この後、個片化プロセスを実行して、キャリア１７６と成形コンパウンド１８６とを切断し、複数のマルチチップパッケージ５６６ｇに切断分離する。マルチチップパッケージ５６６ｇは、ハンダボール１７８を通して、マザーボード、ボールグリッドアレイ（ＢＧＡ）基板、プリント配線基板、金属基板、ガラス基板、またはセラミック基板などの、キャリアに接続することができる。図２７４に示されているキャリア１７６の明細は、図８３に例示されているようなキャリア１７６の明細として参照することができる。
【０６５７】
図２７５Ａ〜２７５Ｌは、図２６に示されているように誘電体層６０と、トレンチ６０ｔと、側壁誘電体層５０と、貫通ビア１７０ｖとを形成するための別のプロセスを示している。図２７５Ａを参照すると、図１１に例示されている構造を形成した後、例えば０．１から５マイクロメートルまでの範囲、好ましくは０．２から１．５マイクロメートルまでの範囲または０．１５から２マイクロメートルまでの範囲の厚さＣ１を有する酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、またはオキシ炭化ケイ素の層などの絶縁層６０ａが、それぞれのチップ６８の半導体基板５８の表面５８ｓ上と、ダミー基板（複数可）６２の表面（複数可）６２ｓ上と、封止／ギャップ充填材６４の表面６４ｓ上とに形成されることがわかる。
【０６５８】
次に、図２７５Ｂを参照すると、貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆを含む、複数の貫通ビア１７０ｖが、例えば、以下のステップによって、チップ６８内と、ダミー基板（複数可）６２内とに形成され、キャリア１１の導電層１８を露出し、またチップ６８の層２６と３４とを露出することがわかる。最初に、スピンコーティングプロセスまたはラミネート加工プロセスなどの好適なプロセスを使用することによって、フォトレジスト層を絶縁層６０ａ上に形成する。次に、露光プロセスと現像プロセスとを使用して、フォトレジスト層内に、絶縁層６０ａの複数の領域を露出させる、複数の開口部を形成することができる。次に、異方性プラズマエッチングプロセスなどの、好適なプロセスを使用することによって、フォトレジスト層内の開口部の下の絶縁層６０ａを取り除く。次に、フォトレジスト層内の開口部の下のダミー基板（複数可）６２とフォトレジスト層内の開口部の下のチップ６８とを、チップ６８内の層２６および３４の所定の領域ならびにキャリア１１内の導電層１８の所定の領域がフォトレジスト層内の開口部によって露出されるまで、エッチングで取り除く。次に、例えば、有機化学薬品を使用することによって、フォトレジスト層を取り除く。したがって、ビア１７０ａ〜１７０ｆを含む、貫通ビア１７０ｖが、チップ６８内と、ダミー基板（複数可）６２内とに形成され、キャリア１１の導電層１８の所定の領域を露出し、またチップ６８の層２６および３４の所定の領域を露出する。図２７５Ｂに示されている貫通ビア１７０ｖおよび支持材８０１の詳細は、図１５に例示されているような貫通ビア１７０ｖおよび支持材８０１の詳細として参照することができる。図２７５Ｃおよび２７５Ｄは、図２７５Ｂに示されている貫通ビア１７０ｅと相互接続部または金属トレース３５ａとを示す概略上面斜視図の２つの例である。
【０６５９】
図２７５Ｂおよび２７５Ｃに示されているように、貫通ビア１７０ｅは、限定はしないが、楕円形であるものとしてよく、例えば１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または３から１０マイクロメートルまでの範囲の幅Ｗ１を有する。チップ６８のうちの１つのチップ内の楕円形の貫通ビア１７０ｅは、チップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ａを露出し、チップ６８のうちの１つのチップの下のキャリア１１内の導電層１８の２つの領域を露出する。相互接続部または金属トレース３５ａは、楕円形の貫通ビア１７０ｅの中心を通って楕円形の貫通ビア１７０ｅの一方の側から楕円形の貫通ビア１７０ｅの対向側に水平方向に延在する、楕円形の貫通ビア１７０ｅによって露出されている、線形状の領域を有する。キャリア１１の導電層１８と相互接続層３４内の相互接続部または金属トレース３５ａの露出されている線形状の領域との間にある、支持材８０１は、相互接続部または金属トレース３５ａの露出されている線形状の領域と同様に、線形状とすることができる。楕円形の貫通ビア１７０ｅによって露出されている相互接続部または金属トレース３５ａは、例えば０．３から３０マイクロメートルまでの範囲、好ましくは０．３から２０マイクロメートルまでの範囲、０．３から１０マイクロメートルまでの範囲、０．３から５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の幅Ｗ２を有する。楕円形の貫通ビア１７０ｅの長軸の端点と楕円形の貫通ビア１７０ｅによって露出されている相互接続部または金属トレース３５ａの、他の対向するエッジよりも端点に近い、エッジとの間の水平距離Ｓ１は、例えば、１から３０マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、１から５マイクロメートルまでの範囲、または３から１０マイクロメートルまでの範囲とすることができる。
【０６６０】
図２７５Ｂおよび２７５Ｄに示されているように、貫通ビア１７０ｅは、限定はしないが、円形であるものとしてよく、例えば、０．５から１００マイクロメートルまでの範囲、０．５から５０マイクロメートルまでの範囲、０．５から３０マイクロメートルまでの範囲、０．５から２０マイクロメートルまでの範囲、０．５から１０マイクロメートルまでの範囲、または０．５から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の直径を有する。チップ６８のうちの１つのチップ内の貫通ビア１７０ｅは、チップ６８のうちの１つのチップ内の相互接続部または金属トレース３５ｂを露出し、チップ６８のうちの１つのチップの下のキャリア１１内の導電層１８の領域を露出する。相互接続部または金属トレース３５ａは、貫通ビア１７０ｅの一方の側から少なくとも貫通ビア１７０ｅの中心に水平方向に延在する、貫通ビア１７０ｅによって露出されている、半島領域を有するが、貫通ビア１７０ｅの対向側に到達せず、相互接続部または金属トレース３５ａは、貫通ビア１７０ｅによって露出された端部を有する。キャリア１１の導電層１８と相互接続層３４内の相互接続部または金属トレース３５ａの露出されている半島領域との間にある、支持材８０１は、相互接続部または金属トレース３５ａの露出されているペニンスラ領域と同様に、半島形状とすることができる。
【０６６１】
次に、図２７５Ｅを参照すると、図１９に例示されている誘電体層５０が、絶縁層６０ａの頂面上と、キャリア１１の、貫通ビア１７０ｖ（貫通ビア１７０ａ、１７０ｂ、および１７０ｅなど）によって露出されている、導電層１８上と、チップ６８の、貫通ビア１７０ｖ（貫通ビア１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆなど）によって露出されている、層２６および３４上と、貫通ビア１７０ｖの側壁上とに形成されることがわかる。
【０６６２】
次に、図２７５Ｆを参照すると、絶縁層層６０ａの頂面上と層１８、２６、および３４上とに形成されている誘電体層５０が、異方性プラズマエッチングプロセスなどの好適なプロセスを使用することによって取り除かれることがわかる。したがって、貫通ビア１７０ｖの底部と、絶縁層６０ａの頂面上と、支持材８０１上の相互接続部または金属トレース３５ａの頂面上とにある誘電体層５０は、エッチングで取り除かれ、誘電体層５０は、貫通ビア１７０ｖの側壁上に残り、いわゆる貫通ビア１７０ｖ内の側壁誘電体層である。側壁誘電体層５０は、チップ６８内の、またはダミー基板（複数可）６２内の貫通ビア１７０ｖの側壁上に形成され、チップ６８の半導体基板５８によって、またはダミー基板（複数可）６２によって取り囲まれる。図２７５Ｇおよび２７５Ｈは、図２７５Ｆに示されている貫通ビア１７０ｅと、貫通ビア１７０ｅの側壁上と支持材８０１の側壁上とにある側壁誘電体層５０と、相互接続部または金属トレース３５ａとを示す概略上面斜視図の２つの例である。
【０６６３】
次に、図２７５Ｉを参照すると、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）の層などのポリマー層６０ｂが、絶縁層６０ａ上に、スピンコーティングプロセス、スクリーン印刷プロセス、またはラミネート加工プロセスなどの好適なプロセスを使用することによって形成されることがわかる。次に、露光プロセスと現像プロセスとを使用して、ポリマー層６０ｂ内に、絶縁層６０ａと、貫通ビア１７０ｖと、貫通ビア１７０ｖによって露出される層１８、２６、および３４とを露出する、複数のトレンチ６０ｔを形成することができる。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてポリマー層６０ｂを露光することができる。次に、ポリマー層６０ｂを、１５０℃から４００℃までの範囲、好ましくは１８０℃から２５０℃までの範囲の温度で硬化または加熱する。硬化または加熱した後のポリマー層６０ｂは、例えば１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さＣ２を有する。図２７５Ｊは、本発明の一実施形態による図２７５Ｉに示されているトレンチ６０ｔと、側壁誘電体層５０と、貫通ビア１７０ｖ（ビア１７０ａ〜１７０ｆを含む）とを示す概略上面斜視図であり、図２７５Ｉは、図２７５Ｊに示されている線Ｄ−Ｄにそって切り取った断面図である。
【０６６４】
したがって、上述のステップを使用することで、上述の誘電体層６０も、絶縁層６０ａと絶縁層６０ａ上のポリマー層６０ｂとを備えることができる。ポリマー層６０ｂ内のトレンチ６０ｔは、チップ間相互接続部とチップ内相互接続部が中に形成されている空間を設けるために使用される。貫通ビア１７０ｖをトレンチ６０ｔの下に形成する。
【０６６５】
次に、図２７５Ｋを参照すると、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１ナノメートルから０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層５２が貫通ビア１７０ｖによって露出されている層１８、２６、および３４上と、貫通ビア１７０ｖの側壁上と、ポリマー層６０ｂの頂面上と、ポリマー層６０ｂ内のトレンチ６０ｔの側壁上と、トレンチ６０ｔの底部にある絶縁層６０ａの頂面上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とに形成されることがわかる。接着／バリア層５２を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって形成することができる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層５４を、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって、または化学気相成長（ＣＶＤ）プロセスによって、または原子層堆積（ＡＬＤ）などの、他の薄膜堆積プロセスによって、接着／バリア層５２上に形成する。次に、電気メッキプロセスなどの好適なプロセスを使用して、伝導層５６をシード層５４上に形成する。
【０６６６】
接着／バリア層５２は、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムの層を含むか、またはそのような層とすることができる。シード層５４は、接着／バリア層５２上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する銅、チタン銅合金、ニッケル、金、または銀の層を含むか、またはそのような層とすることができる。伝導層５６は、シード層５４上の銅、金、または銀の電気メッキされた金属層を含むか、またはそのような層とすることができる。
【０６６７】
次に、図２７５Ｌを参照すると、層５２、５４、および５６は、化学機械研磨（ＣＭＰ）プロセス、機械研磨プロセス、機械研削プロセス、または機械研磨と化学エッチングとを含むプロセスなどの、好適なプロセスを使用することによって、誘電体層６０のポリマー層６０ｂが、層５２、５４、および５６のどの部分も上に置かれていない露出されている頂面６０ｓを持ち、トレンチ６０ｔの外側の層５２、５４、および５６が取り除かれるまで、研削または研磨されることがわかる。
【０６６８】
したがって、ポリマー層６０ｂの露出されている頂面６０ｓは、トレンチ６０ｔ内の伝導層５６の研削または研磨された表面５６ｓと実質的に同一平面であるものとしてよく、表面５６ｓおよび６０ｓは、実質的に平坦なものとしてよい。接着／バリア層５２およびシード層５４は、トレンチ６０ｔ内の伝導層５６の側壁と底部とにあり、トレンチ６０ｔ内の伝導層５６の側壁および底部は、接着／バリア層５２およびシード層５４によって覆われる。層５２、５４、および５６が研削または研磨された後、誘電体層６０のポリマー層６０ｂは、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の、ポリマー層６０ｂの露出されている頂面６０ｓと絶縁層６０ａの頂面との間の厚さを有する。
【０６６９】
第１の代替的形態では、層５２、５４、および５６が研削または研磨された後、接着／バリア層５２は、ポリマー層６０ｂ内のトレンチ６０ｔの側壁上と、トレンチ６０ｔの底部の絶縁層６０ａの頂面上と、貫通ビア１７０ｖの側壁上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン、チタンタングステン合金、または窒化チタンの単層などの、チタン含有層とすることができる。シード層５４は、チタン含有層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。トレンチ６０ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有する。
【０６７０】
第２の代替的形態では、層５２、５４、および５６が研削または研磨された後、接着／バリア層５２は、ポリマー層６０ｂ内のトレンチ６０ｔの側壁上と、トレンチ６０ｔの底部の絶縁層６０ａの頂面上と、貫通ビア１７０ｖの側壁上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などの、タンタル含有層とすることができる。シード層５４は、タンタル含有層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。トレンチ６０ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有する。
【０６７１】
第３の代替的形態では、層５２、５４、および５６が研削または研磨された後、接着／バリア層５２は、ポリマー層６０ｂ内のトレンチ６０ｔの側壁上と、トレンチ６０ｔの底部の絶縁層６０ａの頂面上と、貫通ビア１７０ｖの側壁上と、貫通ビア１７０ｖの底部の層１８、２６、および３４上と、支持材８０１上にある相互接続部または金属トレース３５ａ上とにある、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロムの単層などの、クロム含有層とすることができる。シード層５４は、クロム含有層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは８０ナノメートルから０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。伝導層５６は、銅またはチタン銅合金の単層上と、トレンチ６０ｔ内と、貫通ビア１７０ｖ内の電気メッキされた銅層とすることができる。トレンチ６０ｔ内の電気メッキされた銅層は、例えば、１から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲の厚さを有する。
【０６７２】
層５２、５４、および５６が研削または研磨された後、トレンチ６０ｔ内の層５２、５４、および５６は、トレンチ６０ｔ内の、金属相互接続部（またはダマシン金属トレース）１ａと１ｂとを含む、複数の金属相互接続部（またはダマシン金属トレース）１を構成する。貫通ビア１７０ｖ内の層５２、５４、および５６は、それぞれ、貫通ビア１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ、および１７０ｆ内のメタルプラグ（またはメタルビア）５ａ、５ｂ、５ｃ、５ｄ、５ｅ、および５ｆを含む、貫通ビア１７０ｖ内の複数のメタルプラグ（またはメタルビア）５ｐを構成する。チップ６８内とダミー基板（複数可）６２内のメタルプラグ５ｐのそれぞれは、貫通ビア１７０ｖ内の側壁誘電体層５０のうちの１つによって取り囲まれている。メタルプラグ５ａは、ダミー基板６２内に形成され、メタルプラグ５ｂ、５ｃ、５ｄ、５ｅ、および５ｆは、同じチップ６８内に形成される。支持材８０１および支持材８０１上の、相互接続層３４における相互接続部または金属トレース３５ａは、メタルプラグ５ｅにおいて相互接続層３４の頂面が位置する水平部分より低い２つの部分の間にあるものとしてよい。チップ６８内とダミー基板（複数可）６２内とに形成されたこれらのメタルプラグ５ｐは、金属相互接続部１とチップ６８内の半導体デバイス３６とを接続し、金属相互接続部１とキャリア１１内の導電層１８の複数の接点とを接続することができる。トレンチ６０ｔ内の、１ａおよび１ｂなどの、金属相互接続部１は、例えば、０．１から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲の厚さを有することができる。図２７５Ｌに示されているメタルプラグ５ｐ（メタルプラグ５ａ〜５ｆを含む）と金属相互接続部１（金属相互接続部１ａと１ｂとを含む）に関する詳細については、図２６の図解を参照されたい。
【０６７３】
あるいは、素子６８は、チップを示すだけでなく、ウェハをも示すことができる。素子６８がウェハである場合、キャリア１１は別のウェハであるものとしてよい。これにより、本発明において例示されているプロセスは、ウェハ同士の接着に使用することができる。
【０６７４】
図２７５Ｌに例示されている構造を形成した後、図２７〜８８に例示されているステップを実行して、システムインパッケージまたはマルチチップモジュール５５５、５５５ｂ、または５５５ｃを形成することができる。
【０６７５】
図８２、８３、８４、８５、８７、８８、１０３、１０４、１０５、１０６、１０８、１０９、１２８、１２９、１３０、１３１、１３２、１３６、１３７、１３８、１３９、１８１、１４０、１８２、１８３、１８４、１８５、２０７、２０８、２０９、２５０、２１０、２１１、２５１、２５２、２５３、２５４、２７０、２７１、２７２、２７３、または２７４において、チップ６８のうちのどの１つのチップも、チップ７２および１１８のうちのどの１つのチップとも異なる回路設計を有し、チップ７２および１１８のうちのどの１つのチップとも異なる面積（頂面）もしくはサイズを有することができ、チップ７２のうちのどの１つのチップも、チップ１１８のうちのどの１つのチップとも異なる回路設計を有し、チップ１１８のうちのどの１つのチップとも異なる面積（頂面）もしくはサイズを有することができる。あるいは、メタルプラグ６ｄを備えるチップ７２は、メタルプラグ７ｅを備えるチップ１１８と異なる回路設計または異なる面積（頂面）もしくはサイズを有し、メタルプラグ７ｄを備えるチップ１１８と同じ回路設計または同じ面積（頂面）もしくはサイズを有することができ、メタルプラグ６ｃを備えるチップ７２は、メタルプラグ６ｄを備えるチップ７２と同じ回路設計または同じ面積（頂面）もしくはサイズを有するか、またはメタルプラグ６ｄを備えるチップ７２と異なる回路設計または異なる面積（頂面）もしくはサイズを有することができる。
【０６７６】
前述のシステムインパッケージまたはマルチチップモジュール５５５、５５５ｂ、５５５ｃ、５５５ｅ、５５５ｇ、５５５ｈ、５５５ｊ、５５５ｍ、５５５ｎ、５５５ｏ、５５５ｑ、５５５ｒ、５５５ｓ、５５５ｕ、５５５ｖ、５５５ｗ、５５５ｙ、５５５ｚ、５５６ａ、５５６ｃ、５５６ｄ、５５６ｅ、５５６ｇ、または５５６ｈに関して、チップ６８、７２、および１１８がどこに備えられようと、チップ６８、７２、および１１８のそれぞれは、ｘ８６アーキテクチャによって設計された中央演算処理装置（ＣＰＵ）チップ、ＡＲＭ、Ｓｔｒｏｎｇ  ＡＲＭ、またはＭＩＰなどの非ｘ８６アーキテクチャによって設計された中央演算処理装置（ＣＰＵ）チップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、ベースバンドチップ、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）チップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップなどのメモリチップ、論理チップ、アナログチップ、電源デバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、「Bluetooth（登録商標）」チップ、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャによって、または非ｘ８６アーキテクチャによって設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、ベースバンド回路ブロック、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャによって、または非ｘ８６アーキテクチャによって設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、ベースバンド回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、およびｘ８６アーキテクチャによって、または非ｘ８６アーキテクチャによって設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、または中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、およびメモリ回路ブロック（フラッシュメモリ回路ブロック、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路ブロック、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）回路ブロックなど）を含むシステムオンチップ（ＳＯＣ）とすることができる。あるいは、チップ６８、７２、および１１８のそれぞれは、中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック（ダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路ブロック、スタティックランダムアクセスメモリ（ＳＲＡＭ）回路ブロック、またはフラッシュメモリ回路ブロックなど）、ベースバンド回路ブロック、Bluetooth回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロッ���のうちの１つまたは複数を含むチップとすることができる。
【０６７７】
前述のシステムインパッケージまたはマルチチップモジュール５５５、５５５ｂ、５５５ｃ、５５５ｅ、５５５ｇ、５５５ｈ、５５５ｊ、５５５ｍ、５５５ｎ、５５５ｏ、５５５ｑ、５５５ｒ、５５５ｓ、５５５ｕ、５５５ｖ、５５５ｗ、５５５ｙ、５５５ｚ、５５６ａ、５５６ｃ、５５６ｄ、５５６ｅ、５５６ｇ、または５５６ｈに関して、チップ６８、７２、および１１８のそれぞれは、チッププロービングテスト（chip probing testing）（ＣＰテスト）、ビルトインセルフテスト（built-in-self testing）、またはハンダバンプもしくはボール１２６を通る、金属バンプ６６８を通る、またはワイヤボンディング接合ワイヤ１８４を通る外部信号伝送に使用される装荷入出力（loading input/output）（Ｉ／Ｏ）回路を備えることができる。装荷入出力（Ｉ／Ｏ）回路のうちのそれぞれは、１５ｐＦから５０ｐＦまでの範囲など、１０ｐＦ（ピコファラド）より大きい全装荷（全静電容量）を有するものとしてよい。チップ６８、７２、および１１８のそれぞれは、０．１ｐＦから１０ｐＦまでの範囲、好ましくは０．１ｐＦから２ｐＦまでの範囲の全装荷（全静電容量）をそれぞれ有する小さな装荷入出力（Ｉ／Ｏ）回路をさらに備えることができる。
【０６７８】
例えば、チップ６８のそれぞれは、メタルプラグ５ｐを通して、また金属相互接続部１を通してチップ６８のうちの別の１つのチップに接続されるべき、３２から２，０４８までの範囲、１２８から２，０４８までの範囲、２５６から１，０２４までの範囲、５１２から１，０２４までの範囲、または１２８に等しいか、もしくはそれ以上のデータビット幅を有する、チップ内信号接続に使用される小さな装荷入出力（Ｉ／Ｏ）回路のうちのいくつかを備えることができ、メタルプラグ５ｐおよび６ｐを通して、また金属相互接続部１および２を通してチップ７２のうちの１つまたは複数のチップに接続されるべき、３２から２，０４８までの範囲、１２８から２，０４８までの範囲、２５６から１，０２４までの範囲、５１２から１，０２４までの範囲、または１２８に等しいか、もしくはそれ以上のデータビット幅を有する、チップ間信号接続に使用される小さな装荷入出力（Ｉ／Ｏ）回路のうちのいくつかを備えることができ、メタルプラグ５ｐ、６ｐ、および７ｐを通して、また金属相互接続部１、２、および３を通してチップ１１８のうちの１つのチップに接続されるべき、３２から２，０４８までの範囲、１２８から２，０４８までの範囲、２５６から１，０２４までの範囲、５１２から１，０２４までの範囲、または１２８に等しいか、もしくはそれ以上のデータビット幅を有する、チップ間信号接続に使用される小さな装荷入出力（Ｉ／Ｏ）回路のうちのいくつかを備えることができる。チップ７２のそれぞれは、メタルプラグ６ｐを通して、また金属相互接続部２を通してチップ７２のうちの別の１つのチップに接続されるべき、３２から２，０４８までの範囲、１２８から２，０４８までの範囲、２５６から１，０２４までの範囲、５１２から１，０２４までの範囲、または１２８に等しいか、もしくはそれ以上のデータビット幅を有する、チップ内信号接続に使用される小さな装荷入出力（Ｉ／Ｏ）回路のうちのいくつかを備えることができ、メタルプラグ６ｐおよび７ｐを通して、また金属相互接続部２および３を通してチップ１１８のうちの１つのチップに接続されるべき、３２から２，０４８までの範囲、１２８から２，０４８までの範囲、２５６から１，０２４までの範囲、５１２から１，０２４までの範囲、または１２８に等しいか、もしくはそれ以上のデータビット幅を有する、チップ間信号接続に使用される小さな装荷入出力（Ｉ／Ｏ）回路のうちのいくつかを備えることができる。チップ１１８のそれぞれは、メタルプラグ７ｐを通して、また金属相互接続部３を通してチップ１１８のうちの別の１つのチップに接続されるべき、３２から２，０４８までの範囲、１２８から２，０４８までの範囲、２５６から１，０２４までの範囲、５１２から１，０２４までの範囲、または１２８に等しいか、もしくはそれ以上のデータビット幅を有する、チップ内信号接続に使用される小さな装荷入出力（Ｉ／Ｏ）回路のうちのいくつかを備えることができる。
【０６７９】
前述のシステムインパッケージまたはマルチチップモジュール５５５、５５５ｂ、５５５ｃ、５５５ｅ、５５５ｇ、５５５ｈ、５５５ｊ、５５５ｍ、５５５ｎ、５５５ｏ、５５５ｑ、５５５ｒ、５５５ｓ、５５５ｕ、５５５ｖ、５５５ｗ、５５５ｙ、５５５ｚ、５５６ａ、５５６ｃ、５５６ｄ、５５６ｅ、５５６ｇ、または５５６ｈに関して、チップ６８をキャリア１１の導電層１８の複数の金属相互接続部に、金属相互接続部１（金属相互接続部１ａおよび１ｂなど）を通して、またメタルプラグ５ｐを通して接続することができ、チップ７２に、メタルプラグ５ｐおよび６ｐを通して、また金属相互接続部１（金属相互接続部１ａおよび１ｂなど）を通して、また金属相互接続部２（金属相互接続部２ａおよび２ｂなど）を通して接続することができ、チップ１１８に、メタルプラグ５ｐ、６ｐ、および７ｐを通して、また金属相互接続部１（金属相互接続部１ａおよび１ｂなど）を通して、また金属相互接続部２（金属相互接続部２ａおよび２ｂなど）を通して、また金属相互接続部３（金属相互接続部３ａおよび３ｃなど）を通して接続することができる。チップ７２をキャリア１１の導電層１８の金属相互接続部に、金属相互接続部２（金属相互接続部２ａおよび２ｂなど）を通して、また金属相互接続部１（金属相互接続部１ａおよび１ｂなど）を通して、またメタルプラグ５ｐおよび６ｐを通して接続することができ、チップ１１８に、メタルプラグ６ｐおよび７ｐを通して、また金属相互接続部２（金属相互接続部２ａおよび２ｂなど）を通して、また金属相互接続部３（金属相互接続部３ａおよび３ｃなど）を通して接続することができる。チップ１１８をキャリア１１の導電層１８の金属相互接続部に、金属相互接続部３（金属相互接続部３ａおよび３ｃなど）を通して、また金属相互接続部２（金属相互接続部２ａおよび２ｂなど）を通して、また金属相互接続部１（金属相互接続部１ａおよび１ｂなど）を通して、またメタルプラグ５ｐ、６ｐ、および７ｐを通して接続することができる。
【０６８０】
図２７６は、２つのチップ間のインターフェース回路を示す回路図の一例である。回路７００および８００は、図８２、８３、８４、８５、８７、８８、１０３、１０４、１０５、１０６、１０８、１０９、１２８、１２９、１３０、１３１、１３２、１３６、１３７、１３８、１３９、１８１、１４０、１８２、１８３、１８４、１８５、２０７、２０８、２０９、２５０、２１０、２１１、２５１、２５２、２５３、２５４、２７０、２７１、２７２、２７３、または２７４に例示されている前述のシステムインパッケージまたはマルチチップモジュールの前述のチップ６８、７２、および１１８のうちの任意の２つで構成することができる。回路７００は、前述のキャリア１７６などの、システムインパッケージまたはマルチチップモジュールの外部回路に接続されていない金属相互接続部３５０を通して回路８００の接点Ｐ３とＰ４とに接続されている接点Ｐ１とＰ２とを備える。回路７００は、チッププロービングテスト（ＣＰテスト）、ビルトインセルフテスト、または外部信号接続に使われる接点Ｐ５とＰ６とをさらに備える。回路８００は、チッププロービングテスト（ＣＰテスト）、ビルトインセルフテスト、または外部信号接続に使われる接点Ｐ７とＰ８とをさらに備える。あるいは、回路７００の接点Ｐ５とＰ６と、回路８００の接点Ｐ７とＰ８とを、マザーボード、金属基板、ガラス基板、セラミック基板、または前述のキャリア１７６などの、システムインパッケージまたはマルチチップモジュールの外部回路に、前述のハンダバンプもしくはボール１２６を通して、または前述の金属バンプ６７２を通して、または前述のワイヤボンディング接合ワイヤ１８４を通して接続することができる。
【０６８１】
第１の代替的形態では、回路７００をチップ６８のうちの１つのチップ内に構成することができ、回路８００をチップ６８のうちの別の１つのチップ内に構成することができる。この場合、回路７００の２つの接点Ｐ１およびＰ２は、チップ６８のうちの１つのチップの層２６および／または３４の、チップ６８のうちの１つのチップ内の貫通ビア１７０ｖのうちの２つの貫通ビアの底部にある、システムインパッケージまたはマルチチップモジュールの外部回路に接続されていない２つの接点であり、回路８００の２つの接点Ｐ３およびＰ４は、チップ６８のうちの別の１つのチップの層２６および／または３４の、チップ６８のうちの別の１つのチップ内の貫通ビア１７０ｖのうちの２つの貫通ビアの底部にある、システムインパッケージまたはマルチチップモジュールの外部回路に接続されていない２つの接点である。回路７００の接点Ｐ５は、例えば、前述のメタルプラグ５ｃまたは５ｄに接続する、相互接続部または金属トレース３５ｄまたは３５ｃの、前述の貫通ビア１７０ｃまたは１７０ｄの底部にある、接点とすることができ、回路７００の接点Ｐ６は、前述のメタルプラグ５ｆに接続する、相互接続部または金属トレース３５ｂの、前述の貫通ビア１７０ｆの底部にある、接点とすることができる。あるいは、回路７００の接点Ｐ５は、前述のメタルプラグ５ｃまたは５ｄに接続する、相互接続部または金属トレース３５ｄまたは３５ｃの、前述の貫通ビア１７０ｃまたは１７０ｄの底部にある、接点とすることができ、回路７００の接点Ｐ６は、前述のメタルプラグ５ｅに接続する、前述の支持材８０１上の相互接続部または金属トレース３５ａの接点とすることができる。あるいは、回路７００の接点Ｐ５は、前述のメタルプラグ５ｅに接続する、前述の支持材８０１上の相互接続部または金属トレース３５ａの接点とすることができ、回路７００の接点Ｐ６は、前述のメタルプラグ５ｃまたは５ｄに接続する、相互接続部または金属トレース３５ｄまたは３５ｃの、前述の貫通ビア１７０ｃまたは１７０ｄの底部にある、接点とすることができる。回路７００の接点Ｐ１と回路８００の接点Ｐ３とを接続する金属相互接続部３５０は、チップ６８のうちの１つのチップ内のメタルプラグ５ｐのうちの１つのメタルプラグと、チップ６８のうちの別の１つのチップ内のメタルプラグ５ｐのうちの１つのメタルプラグと、金属相互接続部１のうちの１つの金属相互接続部とを含む。回路７００の接点Ｐ２と回路８００の接点Ｐ４とを接続する金属相互接続部３５０は、チップ６８のうちの１つのチップ内のメタルプラグ５ｐのうちの別の１つのメタルプラグと、チップ６８のうちの別の１つのチップ内のメタルプラグ５ｐのうちの別の１つのメタルプラグと、金属相互接続部１のうちの別の１つの金属相互接続部とを含む。
【０６８２】
第２の代替的形態では、回路７００をチップ６８のうちの１つのチップ内に構成することができ、回路８００をチップ７２のうちの１つのチップ内に構成することができる。この場合、回路７００の２つの接点Ｐ１およびＰ２は、チップ６８のうちの１つのチップの層２６および／または３４の、チップ６８のうちの１つのチップ内の貫通ビア１７０ｖのうちの２つの貫通ビアの底部にある、システムインパッケージまたはマルチチップモジュールの外部回路に接続されていない２つの接点であると想定することができ、回路８００の２つの接点Ｐ３およびＰ４は、チップ７２のうちの１つのチップの層１０６および／または１１４の、チップ７２のうちの１つのチップ内の貫通ビア１６４ｖのうちの２つの貫通ビアの底部にある、システムインパッケージまたはマルチチップモジュールの外部回路に接続されていない２つの接点であると想定することができる。この場合、回路７００の接点Ｐ１またはＰ２と回路８００の接点Ｐ３またはＰ４とを接続する金属相互接続部３５０は、金属相互接続部２のうちのどの金属相互接続部をも通らずに接点Ｐ３またはＰ４をまっすぐそのまま下へ接点Ｐ１またはＰ２に接続する、十字線が以下の図２９７に図示されている円によって示されているような、直接的経路であるか、または金属相互接続部２のうちの１つの金属相互接続部を通って接点Ｐ３またはＰ４を接点Ｐ１またはＰ２に接続する、間接的経路であるものとしてよい。直接的経路は、支持材８０２の上の接点Ｐ３またはＰ４を、回路７００を有するチップ６８をブラインドリに（blindly）貫通する、メタルプラグ５ｃ、５ｄ、または５ｆのような、メタルプラグ５ｐのうちの１つのメタルプラグを通して接点Ｐ１またはＰ２に接続されている金属相互接続部１のうちの１つの金属相互接続部に接続する、回路８００を有するチップ７２を完全に貫通するメタルプラグ６ｅのような相互接続部を備えることができる。間接的経路は、回路８００を有するチップ７２を無分別に貫通する、メタルプラグ６ｃまたは６ｄのような、メタルプラグ６ｐのうちの１つのメタルプラグを通して接点Ｐ３もしくはＰ４に接続されている相互接続部２のうちの１つの相互接続部と、ダミー基板１６５を完全に貫通するメタルプラグ６ａのような、または回路８００を有するか、または回路８００を有しないかのいずれかのチップ７２を完全に貫通するメタルプラグ６ｂのような、メタルプラグ６ｐのうちの１つのメタルプラグを通して相互接続部２のうちの１つの相互接続部に接続され、回路７００を有するチップ６８をブラインドリに（blindly）貫通する、メタルプラグ５ｃ、５ｄ、または５ｆのような、メタルプラグ５ｐのうちの１つのメタルプラグを通して接点Ｐ１またはＰ２に接続されている相互接続部１のうちの１つの相互接続部とを備えることができる。
【０６８３】
それに加えて、チップ６８のうちの１つのチップ内に備えられている回路７００の接点Ｐ５またはＰ６は、回路７００を有するチップ６８を無分別に貫通する、メタルプラグ５ｃ、５ｄ、または５ｆのような、メタルプラグ５ｐのうちの１つのメタルプラグを通して、また金属相互接続部１のうちの１つの金属相互接続部を通して、またダミー基板１６５を完全に貫通するメタプラグ６ａのような、またはチップ７２のうちの１つのチップを完全に貫通するメタルプラグ６ｂのような、メタルプラグ６ｐのうちの１つのメタルプラグを通して、また相互接続部２のうちの１つの金属相互接続部を通して、またダミー基板１５８を完全に貫通するメタプラグ７ａのような、またはチップ１１８のうちの１つのチップを完全に貫通するメタルプラグ７ｂのような、メタルプラグ７ｐのうちの１つのメタルプラグを通して、また相互接続部３のうちの１つの相互接続部を通して、またハンダバンプもしくはボール１２６、金属バンプ６６８、またはワイヤボンディング接合ワイヤ１８４のうちの１つを通してシステムインパッケージまたはマルチチップモジュールの外部回路に接続されている、相互接続部または金属トレース３５ｃ、３５ｄ、または３５ｂの、前述の貫通ビア１７０ｃ、１７０ｄ、または１７０ｆの底部にある、接点であると想定することができる。チップ７２のうちの１つのチップ内に備えられている回路８００の接点Ｐ７またはＰ８は、回路８００を有するチップ７２をブラインドリに（blindly）貫通する、メタルプラグ６ｃまたは６ｄのような、メタルプラグ６ｐのうちの１つのメタルプラグを通して、また金属相互接続部２のうちの１つの金属相互接続部を通して、またダミー基板１５８を完全に貫通するメタルプラグ７ａのような、またはチップ１１８のうちの１つのチップを完全に貫通するメタルプラグ７ｂのような、メタルプラグ７ｐのうちの１つのメタルプラグを通して、また相互接続部３のうちの１つの相互接続部を通して、またハンダバンプもしくはボール１２６、金属バンプ６６８、またはワイヤボンディング接合ワイヤ１８４のうちの１つを通してシステムインパッケージまたはマルチチップモジュールの外部回路に接続されている、相互接続部または金属トレース５５ｃまたは５５ｂの、前述の貫通ビア１６４ｃまたは１６４ｄの底部にある、接点であると想定することができる。
【０６８４】
第３の代替的形態では、回路７００をチップ６８のうちの１つのチップ内に構成することができ、回路８００をチップ１１８のうちの１つのチップ内に構成することができる。この場合、回路７００の２つの接点Ｐ１およびＰ２は、チップ６８のうちの１つのチップの層２６および／または３４の、チップ６８のうちの１つのチップ内の貫通ビア１７０ｖのうちの２つの貫通ビアの底部にある、システムインパッケージまたはマルチチップモジュールの外部回路に接続されていない２つの接点であり、回路８００の２つの接点Ｐ３およびＰ４は、チップ１１８のうちの１つのチップの層１７および／または１９の、チップ１１８のうちの１つのチップ内の貫通ビア１５６ｖのうちの２つの貫通ビアの底部にある、システムインパッケージまたはマルチチップモジュールの外部回路に接続されていない２つの接点である。回路７００の接点Ｐ５は、前述のメタルプラグ５ｃまたは５ｄに接続する、相互接続部または金属トレース３５ｄまたは３５ｃの、前述の貫通ビア１７０ｃまたは１７０ｄの底部にある、接点とすることができ、回路８００の接点Ｐ７は、前述のメタルプラグ７ｅに接続する、前述の支持材８０３上の相互接続部または金属トレース７５ａの接点とすることができる。あるいは、回路７００の接点Ｐ６は、前述のメタルプラグ５ｅに接続する、前述の支持材８０１上の相互接続部または金属トレース３５ａの接点とすることができ、回路８００の接点Ｐ８は、前述のメタルプラグ７ｃ、７ｄ、または７ｆに接続する、相互接続部または金属トレース７５ｄ、７５ｃ、または７５ｂの、前述の貫通ビア１５６ｃ、１５６ｄ、または１５６ｆの底部にある、接点とすることができる。回路７００の接点Ｐ１と回路８００の接点Ｐ３とを接続する金属相互接続部３５０は、チップ７２のうちの１つのチップまたはダミー基板１６５を貫通するメタルプラグ６ｐのうちの１つのメタルプラグを備え、チップ１１８のうちの１つのチップ、ダミー基板１５８、またはチップ１１８のうちの別の１つのチップを貫通するメタルプラグ７ｐのうちの１つのメタルプラグをさらに備える。回路７００の接点Ｐ２と回路８００の接点Ｐ４とを接続する金属相互接続部３５０は、チップ７２のうちの１つのチップまたはダミー基板１６５を貫通するメタルプラグ６ｐのうちの別の１つのメタルプラグを備え、チップ１１８のうちの１つのチップ、ダミー基板１５８、またはチップ１１８のうちの別の１つのチップを貫通するメタルプラグ７ｐのうちの別の１つのメタルプラグをさらに備える。
【０６８５】
第４の代替的形態では、回路７００をチップ７２のうちの１つのチップ内に構成することができ、回路８００をチップ７２のうちの別の１つのチップ内に構成することができる。この場合、回路７００の２つの接点Ｐ１およびＰ２は、チップ７２のうちの１つのチップの層１０６および／または１１４の、チップ７２のうちの１つのチップ内の貫通ビア１６４ｖのうちの２つの貫通ビアの底部にある、システムインパッケージまたはマルチチップモジュールの外部回路に接続されていない２つの接点であり、回路８００の２つの接点Ｐ３およびＰ４は、チップ７２のうちの別の１つのチップの層１０６および／または１１４の、チップ７２のうちの別の１つのチップ内の貫通ビア１６４ｖのうちの２つの貫通ビアの底部にある、システムインパッケージまたはマルチチップモジュールの外部回路に接続されていない２つの接点である。回路７００の接点Ｐ５は、前述のメタルプラグ６ｅに接続する、前述の支持材８０２上の相互接続部または金属トレース５５ａの接点とすることができ、回路８００の接点Ｐ７は、前述のメタルプラグ６ｃに接続する、相互接続部または金属トレース５５ｃの、前述の貫通ビア１６４ｃの底部にある、接点とすることができる。あるいは、回路７００の接点Ｐ６は、前述のメタルプラグ６ｅに接続する、前述の支持材８０２上の相互接続部または金属トレース５５ａの接点とすることができ、回路８００の接点Ｐ８は、前述のメタルプラグ６ｃに接続する、相互接続部または金属トレース５５ｃの、前述の貫通ビア１６４ｃの底部にある、接点とすることができる。回路７００の接点Ｐ１と回路８００の接点Ｐ３とを接続する金属相互接続部３５０は、チップ７２のうちの１つのチップ内のメタルプラグ６ｐのうちの１つのメタルプラグと、チップ７２のうちの別の１つのチップ内のメタルプラグ６ｐのうちの１つのメタルプラグと、金属相互接続部２のうちの１つの金属相互接続部とを含む。回路７００の接点Ｐ２と回路８００の接点Ｐ４とを接続する金属相互接続部３５０は、チップ７２のうちの１つのチップ内のメタルプラグ６ｐのうちの別の１つのメタルプラグと、チップ７２のうちの別の１つのチップ内のメタルプラグ６ｐのうちの別の１つのメタルプラグと、金属相互接続部２のうちの別の１つの金属相互接続部とを含む。
【０６８６】
第５の代替的形態では、回路７００をチップ７２のうちの１つのチップ内に構成することができ、回路８００をチップ１１８のうちの１つのチップ内に構成することができる。この場合、回路７００の２つの接点Ｐ１およびＰ２は、チップ７２のうちの１つのチップの層１０６および／または１１４の、チップ７２のうちの１つのチップ内の貫通ビア１６４ｖのうちの２つの貫通ビアの底部にある、システムインパッケージまたはマルチチップモジュールの外部回路に接続されていない２つの接点であり、回路８００の２つの接点Ｐ３およびＰ４は、チップ１１８のうちの１つのチップの層１７および／または１９の、チップ１１８のうちの１つのチップ内の貫通ビア１５６ｖのうちの２つの貫通ビアの底部にある、システムインパッケージまたはマルチチップモジュールの外部回路に接続されていない２つの接点である。回路７００の接点Ｐ５は、前述のメタルプラグ６ｅに接続する、前述の支持材８０２上の相互接続部または金属トレース５５ａの接点とすることができ、回路８００の接点Ｐ７は、前述のメタルプラグ７ｃ、７ｄ、または７ｆに接続する、相互接続部または金属トレース７５ｄ、７５ｃ、または７５ｂの、貫通ビア１５６ｃ、１５６ｄ、または１５６ｆの底部にある、接点とすることができる。あるいは、回路７００の接点Ｐ６は、前述のメタルプラグ６ｃまたは６ｄに接続する、相互接続部または金属トレース５５ｃまたは５５ｂの、貫通ビア１６４ｃまたは１６４ｄの底部にある、接点とすることができ、回路８００の接点Ｐ８は、前述のメタルプラグ７ｅに接続する、前述の支持材８０３上の相互接続部または金属トレース７５ａの接点とすることができる。回路７００の接点Ｐ１と回路８００の接点Ｐ３とを接続する金属相互接続部３５０は、チップ１１８のうちの１つのチップを貫通するメタルプラグ７ｐのうちの１つのメタルプラグ、ダミー基板１５８、またはチップ１１８のうちの別の１つのチップを備える。回路７００の接点Ｐ２と回路８００の接点Ｐ４とを接続する金属相互接続部３５０は、チップ１１８のうちの１つのチップを貫通するメタルプラグ７ｐのうちの別の１つのメタルプラグ、ダミー基板１５８、またはチップ１１８のうちの別の１つのチップを備える。
【０６８７】
第６の代替的形態では、回路７００をチップ１１８のうちの１つのチップ内に構成することができ、回路８００をチップ１１８のうちの別の１つのチップ内に構成することができる。この場合、回路７００の２つの接点Ｐ１およびＰ２は、チップ１１８のうちの１つのチップの層１７および／または１９の、チップ１１８のうちの１つのチップ内の貫通ビア１５６ｖのうちの２つの貫通ビアの底部にある、システムインパッケージまたはマルチチップモジュールの外部回路に接続されていない２つの接点であり、回路８００の２つの接点Ｐ３およびＰ４は、チップ１１８のうちの別の１つのチップの層１７および／または１９の、チップ１１８のうちの別の１つのチップ内の貫通ビア１５６ｖのうちの２つの貫通ビアの底部にある、システムインパッケージまたはマルチチップモジュールの外部回路に接続されていない２つの接点である。回路７００の接点Ｐ５は、前述のメタルプラグ７ｃに接続する、相互接続部または金属トレース７５ｄの、前述の貫通ビア１５６ｃの底部にある、接点とすることができ、回路８００の接点Ｐ７は、前述のメタルプラグ７ｅに接続する、前述の支持材８０３上の相互接続部または金属トレース７５ａの接点とすることができる。あるいは、回路７００の接点Ｐ６は、前述のメタルプラグ７ｃに接続する、相互接続部または金属トレース７５ｄの、前述の貫通ビア１５６ｃの底部にある、接点とすることができ、回路８００の接点Ｐ８は、前述のメタルプラグ７ｆに接続する、相互接続部または金属トレース７５ｂの、前述の貫通ビア１５６ｆの底部にある、接点とすることができる。回路７００の接点Ｐ１と回路８００の接点Ｐ３とを接続する金属相互接続部３５０は、チップ１１８のうちの１つのチップ内のメタルプラグ７ｐのうちの１つのメタルプラグと、チップ１１８のうちの別の１つのチップ内のメタルプラグ７ｐのうちの１つのメタルプラグと、金属相互接続部３のうちの１つの金属相互接続部とを含む。回路７００の接点Ｐ２と回路８００の接点Ｐ４とを接続する金属相互接続部３５０は、チップ１１８のうちの１つのチップ内のメタルプラグ７ｐのうちの別の１つのメタルプラグと、チップ１１８のうちの別の１つのチップ内のメタルプラグ７ｐのうちの別の１つのメタルプラグと、金属相互接続部３のうちの別の１つの金属相互接続部とを含む。
【０６８８】
図２７６を参照すると、回路７００は、２つのチップ間回路２００ａおよび２００ｂと、２つの内部回路２００ｃおよび２００ｄと、２つのオフチップ回路５７ａおよび５７ｂと、２つの試験インターフェース回路３３３ａおよび３３３ｂとを備えうることがわかる。回路８００は、２つのチップ間回路２００ｅおよび２００ｆと、２つの内部回路２００ｇおよび２００ｈと、２つのオフチップ回路５７ｃおよび５７ｄと、２つの試験インターフェース回路３３３ｃおよび３３３ｄとを備えることができる。
【０６８９】
回路７００のチップ間回路２００ａは、チップ間バッファ７０１ａとチップ間ＥＳＤ（静電気放電）回路７０１ｂとを備えることができる。チップ間バッファ７０１ａは、第１のノードＦＮ１と第２のノードＳＮ１とを有し、チップ間ＥＳＤ回路７０１ｂは、第１のノードＦＮ１に接続されているノードＥｎを有する。チップ間バッファ７０１ａは、ＮＭＯＳトランジスタ７５１ａとＰＭＯＳトランジスタ７５１ｂとから構成されうるインバータであるチップ間レシーバとすることができる。ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂのゲートは、チップ間バッファ７０１ａの第１のノードＦＮ１である入力ノードとして働く。ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂのドレインは、チップ間バッファ７０１ａの第２のノードＳＮ１である出力ノードとして働く。
【０６９０】
あるいは、チップ間バッファ７０１ａは、インバータの複数の段を備える多段カスケードチップ間レシーバとすることができる。例えば、図２７７を参照すると、チップ間バッファ７０１ａは、２段カスケードチップ間レシーバであってよいことがわかる。２段カスケードチップ間レシーバの第１の段５８４ａは、ＮＭＯＳトランジスタ７５１ａとＰＭＯＳトランジスタ７５１ｂとからなるインバータであり、２段カスケードチップ間レシーバの第２の段５８４ｂ（最終段）は、ＮＭＯＳトランジスタ７５１ｃとＰＭＯＳトランジスタ７５１ｄとからなるインバータである。ＮＭＯＳトランジスタ７５１ｃのサイズは、ＮＭＯＳトランジスタ７５１ａのサイズよりも大きく、ＰＭＯＳトランジスタ７５１ｄのサイズは、ＰＭＯＳトランジスタ７５１ｂのサイズよりも大きい。ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂのゲートは、チップ間バッファ７０１ａの第１のノードＦＮ１である入力ノードとして働く。ＮＭＯＳトランジスタ７５１ｃおよびＰＭＯＳトランジスタ７５１ｄのドレインは、チップ間バッファ７０１ａの第２のノードＳＮ１である出力ノードとして働く。ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂのドレインは、ＮＭＯＳトランジスタ７５１ｃのゲートとＰＭＯＳトランジスタ７５１ｄのゲートとに接続される。
【０６９１】
図２７６を参照すると、回路７００のチップ間回路２００ｂは、チップ間バッファ７０２ａとチップ間ＥＳＤ（静電気放電）回路７０２ｂとを備えることができることがわかる。チップ間バッファ７０２ａは、第１のノードＦＮ２と第２のノードＳＮ２とを有し、チップ間ＥＳＤ回路７０２ｂは、第２のノードＳＮ２に接続されているノードＥｎを有する。チップ間バッファ７０２ａは、ＮＭＯＳトランジスタ７５２ａとＰＭＯＳトランジスタ７５２ｂとから構成されうるインバータであるチップ間ドライバとすることができる。ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのゲートは、チップ間バッファ７０２ａの第１のノードＦＮ２である入力ノードとして働く。ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、チップ間バッファ７０２ａの第２のノードＳＮ２である出力ノードとして働く。
【０６９２】
あるいは、チップ間バッファ７０２ａは、インバータの複数の段を備える多段カスケードチップ間ドライバとすることができる。例えば、図２７８を参照すると、チップ間バッファ７０２ａは、２段カスケードチップ間ドライバであってよいことがわかる。２段カスケードチップ間ドライバの第１の段５８５ａは、ＮＭＯＳトランジスタ７５２ｃとＰＭＯＳトランジスタ７５２ｄとからなるインバータであり、２段カスケードチップ間ドライバの第２の段５８５ｂ（最終段）は、ＮＭＯＳトランジスタ７５２ａとＰＭＯＳトランジスタ７５２ｂとからなるインバータである。ＮＭＯＳトランジスタ７５２ａのサイズは、ＮＭＯＳトランジスタ７５２ｃのサイズよりも大きく、ＰＭＯＳトランジスタ７５２ｂのサイズは、ＰＭＯＳトランジスタ７５２ｄのサイズよりも大きい。ＮＭＯＳトランジスタ７５２ｃおよびＰＭＯＳトランジスタ７５２ｄのゲートは、チップ間バッファ７０２ａの第１のノードＦＮ２である入力ノードとして働く。ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、チップ間バッファ７０２ａの第２のノードＳＮ２である出力ノードとして働く。ＮＭＯＳトランジスタ７５２ｃおよびＰＭＯＳトランジスタ７５２ｄのドレインは、ＮＭＯＳトランジスタ７５２ａのゲートとＰＭＯＳトランジスタ７５２ｂのゲートとに接続される。
【０６９３】
図２７６を参照すると、回路８００のチップ間回路２００ｅは、チップ間バッファ７０３ａとチップ間ＥＳＤ（静電気放電）回路７０３ｂとを備えることができることがわかる。チップ間バッファ７０３ａは、第１のノードＦＮ３と第２のノードＳＮ３とを有し、チップ間ＥＳＤ回路７０３ｂは、第２のノードＳＮ３に接続されているノードＥｎを有する。チップ間バッファ７０３ａは、ＮＭＯＳトランジスタ７５３ａとＰＭＯＳトランジスタ７５３ｂとから構成されうるインバータであるチップ間ドライバとすることができる。ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのゲートは、チップ間バッファ７０３ａの第１のノードＦＮ３である入力ノードとして働く。ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのドレインは、チップ間バッファ７０３ａの第２のノードＳＮ３である出力ノードとして働く。
【０６９４】
あるいは、チップ間バッファ７０３ａは、インバータの複数の段を備える多段カスケードチップ間ドライバとすることができる。例えば、図２７９を参照すると、チップ間バッファ７０３ａは、２段カスケードチップ間ドライバであってよいことがわかる。２段カスケードチップ間ドライバの第１の段５８６ａは、ＮＭＯＳトランジスタ７５３ｃとＰＭＯＳトランジスタ７５３ｄとからなるインバータであり、２段カスケードチップ間ドライバの第２の段５８６ｂ（最終段）は、ＮＭＯＳトランジスタ７５３ａとＰＭＯＳトランジスタ７５３ｂとからなるインバータである。ＮＭＯＳトランジスタ７５３ａのサイズは、ＮＭＯＳトランジスタ７５３ｃのサイズよりも大きく、ＰＭＯＳトランジスタ７５３ｂのサイズは、ＰＭＯＳトランジスタ７５３ｄのサイズよりも大きい。ＮＭＯＳトランジスタ７５３ｃおよびＰＭＯＳトランジスタ７５３ｄのゲートは、チップ間バッファ７０３ａの第１のノードＦＮ３である入力ノードとして働く。ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのドレインは、チップ間バッファ７０３ａの第２のノードＳＮ３である出力ノードとして働く。ＮＭＯＳトランジスタ７５３ｃおよびＰＭＯＳトランジスタ７５３ｄのドレインは、ＮＭＯＳトランジスタ７５３ａのゲートとＰＭＯＳトランジスタ７５３ｂのゲートとに接続される。
【０６９５】
図２７６を参照すると、回路８００のチップ間回路２００ｆは、チップ間バッファ７０４ａとチップ間ＥＳＤ（静電気放電）回路７０４ｂとを備えることができることがわかる。チップ間バッファ７０４ａは、第１のノードＦＮ４および第２のノードＳＮ４を有し、チップ間ＥＳＤ回路７０４ｂは、第１のノードＦＮ４に接続されているノードＥｎを有する。チップ間バッファ７０４ａは、ＮＭＯＳトランジスタ７５４ａとＰＭＯＳトランジスタ７５４ｂとから構成されうるインバータであるチップ間レシーバとすることができる。ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂのゲートは、チップ間バッファ７０４ａの第１のノードＦＮ４である入力ノードとして働く。ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂのドレインは、チップ間バッファ７０４ａの第２のノードＳＮ４である出力ノードとして働く。
【０６９６】
あるいは、チップ間バッファ７０４ａは、インバータの複数の段を備える多段カスケードチップ間レシーバとすることができる。例えば、図２８０を参照すると、チップ間バッファ７０４ａは、２段カスケードチップ間レシーバであってよいことがわかる。２段カスケードチップ間レシーバの第１の段５８７ａは、ＮＭＯＳトランジスタ７５４ａとＰＭＯＳトランジスタ７５４ｂとからなるインバータであり、２段カスケードチップ間レシーバの第２の段５８７ｂ（最終段）は、ＮＭＯＳトランジスタ７５４ｃとＰＭＯＳトランジスタ７５４ｄとからなるインバータである。ＮＭＯＳトランジスタ７５４ｃのサイズは、ＮＭＯＳトランジスタ７５４ａのサイズよりも大きく、ＰＭＯＳトランジスタ７５４ｄのサイズは、ＰＭＯＳトランジスタ７５４ｂのサイズよりも大きい。ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂのゲートは、チップ間バッファ７０４ａの第１のノードＦＮ４である入力ノードとして働く。ＮＭＯＳトランジスタ７５４ｃおよびＰＭＯＳトランジスタ７５４ｄのドレインは、チップ間バッファ７０４ａの第２のノードＳＮ４である出力ノードとして働く。ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂのドレインは、ＮＭＯＳトランジスタ７５４ｃのゲートとＰＭＯＳトランジスタ７５４ｄのゲートとに接続される。
【０６９７】
図２７６を参照すると、回路７００のオフチップ回路５７ａは、オフチップバッファ６１ａとオフチップＥＳＤ（静電気放電）回路５９ａとを備えることができることがわかる。オフチップバッファ６１ａは、第１のノードＦＮ５と第２のノードＳＮ５とを有し、オフチップＥＳＤ回路５９ａは、第１のノードＦＮ５に接続されているノードＥｎを有する。オフチップバッファ６１ａは、ＮＭＯＳトランジスタ４２０５とＰＭＯＳトランジスタ４２０６とからなるインバータでありうるオフチップレシーバとすることができる。ＮＭＯＳトランジスタ４２０５およびＰＭＯＳトランジスタ４２０６のゲートは、オフチップバッファ６１ａの第１のノードＦＮ５である入力ノードとして働く。ＮＭＯＳトランジスタ４２０５およびＰＭＯＳトランジスタ４２０６のドレインは、オフチップバッファ６１ａの第２のノードＳＮ５である出力ノードとして働く。
【０６９８】
あるいは、オフチップバッファ６１ａは、インバータの複数の段を備える多段カスケードオフチップレシーバとすることができる。例えば、図２８１を参照すると、オフチップバッファ６１ａは、２段カスケードオフチップレシーバであってよいことがわかる。２段カスケードオフチップレシーバの第１の段４２５ａは、ＮＭＯＳトランジスタ４２０５とＰＭＯＳトランジスタ４２０６とからなるインバータであり、２段カスケードオフチップレシーバの第２の段４２５ｂ（最終段）は、ＮＭＯＳトランジスタ４２０７とＰＭＯＳトランジスタ４２０８とからなるインバータである。ＮＭＯＳトランジスタ４２０７のサイズは、ＮＭＯＳトランジスタ４２０５のサイズよりも大きく、ＰＭＯＳトランジスタ４２０８のサイズは、ＰＭＯＳトランジスタ４２０６のサイズよりも大きい。ＮＭＯＳトランジスタ４２０５およびＰＭＯＳトランジスタ４２０６のゲートは、オフチップバッファ６１ａの第１のノードＦＮ５である入力ノードとして働く。ＮＭＯＳトランジスタ４２０７およびＰＭＯＳトランジスタ４２０８のドレインは、オフチップバッファ６１ａの第２のノードＳＮ５である出力ノードとして働く。ＮＭＯＳトランジスタ４２０５およびＰＭＯＳトランジスタ４２０６のドレインは、ＮＭＯＳトランジスタ４２０７のゲートとＰＭＯＳトランジスタ４２０８のゲートとに接続される。
【０６９９】
図２７６を参照すると、回路７００のオフチップ回路５７ｂは、オフチップバッファ６１ｂとオフチップＥＳＤ（静電気放電）回路５９ｂとを備えることができることがわかる。オフチップバッファ６１ｂは、第１のノードＦＮ６と第２のノードＳＮ６とを有し、オフチップＥＳＤ回路５９ｂは、第２のノードＳＮ６に接続されているノードＥｎを有する。オフチップバッファ６１ｂは、ＮＭＯＳトランジスタ４２０３とＰＭＯＳトランジスタ４２０４とからなるインバータでありうるオフチップドライバとすることができる。ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のゲートは、オフチップバッファ６１ｂの第１のノードＦＮ６である入力ノードとして働き、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは、オフチップバッファ６１ｂの第２のノードＳＮ６である出力ノードとして働く。
【０７００】
あるいは、オフチップバッファ６１ｂは、インバータの複数の段を備える多段カスケードオフチップドライバとすることができる。例えば、図２８２を参照すると、オフチップバッファ６１ｂは、２段カスケードオフチップドライバであってよいことがわかる。２段カスケードオフチップドライバの第１の段４２６ａは、ＮＭＯＳトランジスタ４２０１とＰＭＯＳトランジスタ４２０２とからなるインバータであり、２段カスケードオフチップドライバの第２の段４２６ｂ（最終段）は、ＮＭＯＳトランジスタ４２０３とＰＭＯＳトランジスタ４２０４とからなるインバータである。ＮＭＯＳトランジスタ４２０３のサイズは、ＮＭＯＳトランジスタ４２０１のサイズよりも大きく、ＰＭＯＳトランジスタ４２０４のサイズは、ＰＭＯＳトランジスタ４２０２のサイズよりも大きい。ＮＭＯＳトランジスタ４２０１およびＰＭＯＳトランジスタ４２０２のゲートは、オフチップバッファ６１ｂの第１のノードＦＮ６である入力ノードとして働く。ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは、オフチップバッファ６１ｂの第２のノードＳＮ６である出力ノードとして働く。ＮＭＯＳトランジスタ４２０１およびＰＭＯＳトランジスタ４２０２のドレインは、ＮＭＯＳトランジスタ４２０３のゲートとＰＭＯＳトランジスタ４２０４のゲートとに接続される。
【０７０１】
図２７６を参照すると、回路８００のオフチップ回路５７ｃは、オフチップバッファ６１ｃとオフチップＥＳＤ（静電気放電）回路５９ｃとを備えることができることがわかる。オフチップバッファ６１ｃは、第１のノードＦＮ７および第２のノードＳＮ７を有し、オフチップＥＳＤ回路５９ｃは、第２のノードＳＮ７に接続されているノードＥｎを有する。オフチップバッファ６１ｃは、ＮＭＯＳトランジスタ４３０３とＰＭＯＳトランジスタ４３０４とからなるインバータでありうるオフチップドライバとすることができる。ＮＭＯＳトランジスタ４３０３およびＰＭＯＳトランジスタ４３０４のゲートは、オフチップバッファ６１ｃの第１のノードＦＮ７である入力ノードとして働く。ＮＭＯＳトランジスタ４３０３およびＰＭＯＳトランジスタ４３０４のドレインは、オフチップバッファ６１ｃの第２のノードＳＮ７である出力ノードとして働く。
【０７０２】
あるいは、オフチップバッファ６１ｃは、インバータの複数の段を備える多段カスケードオフチップドライバとすることができる。例えば、図２８３を参照すると、オフチップバッファ６１ｃは、２段カスケードオフチップドライバであってよいことがわかる。２段カスケードオフチップドライバの第１の段４２７ａは、ＮＭＯＳトランジスタ４３０１とＰＭＯＳトランジスタ４３０２とからなるインバータであり、２段カスケードオフチップドライバの第２の段４２７ｂ（最終段）は、ＮＭＯＳトランジスタ４３０３とＰＭＯＳトランジスタ４３０４とからなるインバータである。ＮＭＯＳトランジスタ４３０３のサイズは、ＮＭＯＳトランジスタ４３０１のサイズよりも大きく、ＰＭＯＳトランジスタ４３０４のサイズは、ＰＭＯＳトランジスタ４３０２のサイズよりも大きい。ＮＭＯＳトランジスタ４３０１およびＰＭＯＳトランジスタ４３０２のゲートは、オフチップバッファ６１ｃの第１のノードＦＮ７である入力ノードとして働く。ＮＭＯＳトランジスタ４３０３およびＰＭＯＳトランジスタ４３０４のドレインは、オフチップバッファ６１ｃの第２のノードＳＮ７である出力ノードとして働く。ＮＭＯＳトランジスタ４３０１およびＰＭＯＳトランジスタ４３０２のドレインは、ＮＭＯＳトランジスタ４３０３のゲートとＰＭＯＳトランジスタ４３０４のゲートとに接続される。
【０７０３】
図２７６を参照すると、回路８００のオフチップ回路５７ｄは、オフチップバッファ６１ｄおよびオフチップＥＳＤ（静電気放電）回路５９ｄを備えることができることがわかる。オフチップバッファ６１ｄは、第１のノードＦＮ８および第２のノードＳＮ８を有し、オフチップＥＳＤ回路５９ｄは、第１のノードＦＮ８に接続されているノードＥｎを有する。オフチップバッファ６１ｄは、ＮＭＯＳトランジスタ４３０５とＰＭＯＳトランジスタ４３０６とからなるインバータでありうるオフチップレシーバとすることができる。ＮＭＯＳトランジスタ４３０５およびＰＭＯＳトランジスタ４３０６のゲートは、オフチップバッファ６１ｄの第１のノードＦＮ８である入力ノードとして働く。ＮＭＯＳトランジスタ４３０５およびＰＭＯＳトランジスタ４３０６のドレインは、オフチップバッファ６１ｄの第２のノードＳＮ８である出力ノードとして働く。
【０７０４】
あるいは、オフチップバッファ６１ｄは、インバータの複数の段を備える多段カスケードオフチップレシーバとすることができる。例えば、図２８４を参照すると、オフチップバッファ６１ｄは、２段カスケードオフチップレシーバであってよいことがわかる。２段カスケードオフチップレシーバの第１の段４２８ａは、ＮＭＯＳトランジスタ４３０５とＰＭＯＳトランジスタ４３０６とからなるインバータであり、２段カスケードオフチップレシーバの第２の段４２８ｂ（最終段）は、ＮＭＯＳトランジスタ４３０７とＰＭＯＳトランジスタ４３０８とからなるインバータである。ＮＭＯＳトランジスタ４３０７のサイズは、ＮＭＯＳトランジスタ４３０５のサイズよりも大きく、ＰＭＯＳトランジスタ４３０８のサイズは、ＰＭＯＳトランジスタ４３０６のサイズよりも大きい。ＮＭＯＳトランジスタ４３０５およびＰＭＯＳトランジスタ４３０６のゲートは、オフチップバッファ６１ｄの第１のノードＦＮ８である入力ノードとして働く。ＮＭＯＳトランジスタ４３０７およびＰＭＯＳトランジスタ４３０８のドレインは、オフチップバッファ６１ｄの第２のノードＳＮ８である出力ノードとして働く。ＮＭＯＳトランジスタ４３０５およびＰＭＯＳトランジスタ４３０６のドレインは、ＮＭＯＳトランジスタ４３０７のゲートとＰＭＯＳトランジスタ４３０８のゲートとに接続される。
【０７０５】
図２８５は、回路図の別の例である。図２８５に示されている回路図は、図２８５に示されているチップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａが、チップ間レシーバおよびドライバの代わりに、トライステートドライバとトライステートレシーバとをそれぞれが備えるチップ間トライステートバッファを具備するように設計され、図２８５に示されているオフチップバッファ６１ａ、６１ｂ、６１ｃ、および６１ｄが、オフチップレシーバおよびドライバの代わりに、トライステートドライバとトライステートレシーバとをそれぞれが備えるオフチップトライステートバッファを具備するように設計されているという点を除いて、図２７６に示されている回路図に類似している。図２８５において、回路７００のチップ間バッファ７０１ａは、チップ間バッファ７０１ａの第１のノードＦＮ１として働く第１のＩ／Ｏ（入出力）ノードを有し、チップ間バッファ７０１ａの第２のノードＳＮ１として働く第２のＩ／Ｏノードを有するチップ間トライステートバッファであってよい。回路７００のチップ間バッファ７０２ａは、チップ間バッファ７０２ａの第１のノードＦＮ２として働く第１のＩ／Ｏノードを有し、チップ間バッファ７０２ａの第２のノードＳＮ２として働く第２のＩ／Ｏノードを有するチップ間トライステートバッファであってよい。回路８００のチップ間バッファ７０３ａは、チップ間バッファ７０３ａの第１のノードＦＮ３として働く第１のＩ／Ｏノードを有し、チップ間バッファ７０３ａの第２のノードＳＮ３として働く第２のＩ／Ｏノードを有するチップ間トライステートバッファであってよい。回路８００のチップ間バッファ７０４ａは、チップ間バッファ７０４ａの第１のノードＦＮ４として働く第１のＩ／Ｏノードを有し、チップ間バッファ７０４ａの第２のノードＳＮ４として働く第２のＩ／Ｏノードを有するチップ間トライステートバッファであってよい。回路７００のオフチップバッファ６１ａは、オフチップバッファ６１ａの第１のノードＦＮ５として働く第１のＩ／Ｏノードを有し、オフチップバッファ６１ａの第２のノードＳＮ５として働く第２のＩ／Ｏノードを有するオフチップトライステートバッファであってよい。回路７００のオフチップバッファ６１ｂは、オフチップバッファ６１ｂの第１のノードＦＮ６として働く第１のＩ／Ｏノードを有し、オフチップバッファ６１ｂの第２のノードＳＮ６として働く第２のＩ／Ｏノードを有するオフチップトライステートバッファであってよい。回路８００のオフチップバッファ６１ｃは、オフチップバッファ６１ｃの第１のノードＦＮ７として働く第１のＩ／Ｏノードを有し、オフチップバッファ６１ｃの第２のノードＳＮ７として働く第２のＩ／Ｏノードを有するオフチップトライステートバッファであってよい。回路８００のオフチップバッファ６１ｄは、オフチップバッファ６１ｄの第１のノードＦＮ８として働く第１のＩ／Ｏノードを有し、オフチップバッファ６１ｄの第２のノードＳＮ８として働く第２のＩ／Ｏノードを有するオフチップトライステートバッファであってよい。
【０７０６】
図２７６または２８５を参照すると、内部回路２００ｃ、２００ｄ、２００ｇ、および２００ｈのそれぞれは、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、オペアンプ、フラッシュメモリセル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル、不揮発性メモリセル、消去可能プログラム可能読出し専用メモリ（ＥＰＲＯＭ）セル、読出し専用メモリ（ＲＯＭ）セル、磁気ランダムアクセスメモリ（ＭＲＡＭ）セル、センス増幅器、アナログ／デジタル（Ａ／Ｄ）コンバータ、デジタル／アナログ（Ｄ／Ａ）コンバータ、インバータ、加算器、マルチプレクサ、ダイプレクサ、乗算器、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス、バイポーラＣＭＯＳデバイス、バイポーラ回路、またはアナログ回路とすることができることがわかる。内部回路２００ｃ、２００ｄ、２００ｇ、および２００ｈのそれぞれは、その物理的チャネル幅と物理的チャネル長との比が例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または例えば約０．２から２までの範囲であるＮＭＯＳトランジスタ（ｎ型相補型金属酸化膜半導体トランジスタ）を備えることができる。あるいは、内部回路２００ｃ、２００ｄ、２００ｇ、および２００ｈのそれぞれは、その物理的チャネル幅と物理的チャネル長との比が例えば約０．２から４０までの範囲、例えば約０．２から２０までの範囲、または例えば約０．４から４までの範囲であるＰＭＯＳトランジスタ（ｐ型相補型金属酸化膜半導体トランジスタ）を備えることができる。チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂのそれぞれならびにオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、および５９ｄのそれぞれは、２つの逆バイアスダイオードから、またはＰＭＯＳトランジスタとＮＭＯＳトランジスタとからそれぞれ構成される１つまたは複数のＥＳＤ（静電気放電）ユニットを備えることができる。
【０７０７】
チップ間バッファ７０１ａの第１のノードＦＮ１は、チップ間ＥＳＤ回路７０１ｂのノードＥｎに、また回路７００の金属相互接続線７４０ｂを通して試験インターフェース回路３３３ａの第１の端子Ｆ１に、また金属相互接続部７４０ｂを通して回路７００の接点Ｐ１に接続されうる。チップ間バッファ７０１ａの第２のノードＳＮ１は、回路７００の金属相互接続部７４０ａを通して内部回路２００ｃに接続されうる。
【０７０８】
チップ間バッファ７０２ａの第１のノードＦＮ２は、回路７００の金属相互接続部７４０ｃを通して内部回路２００ｄに接続されうる。チップ間バッファ７０２ａの第２のノードＳＮ２は、チップ間ＥＳＤ回路７０２ｂのノードＥｎに、また回路７００の金属相互接続線７４０ｄを通して試験インターフェース回路３３３ｂの第１の端子Ｆ２に、また金属相互接続部７４０ｄを通して回路７００の接点Ｐ２に接続されうる。
【０７０９】
チップ間バッファ７０３ａの第１のノードＦＮ３は、回路８００の金属相互接続部７４０ｅを通して内部回路２００ｇに接続されうる。チップ間バッファ７０３ａの第２のノードＳＮ３は、チップ間ＥＳＤ回路７０３ｂのノードＥｎに、また回路８００の金属相互接続線７４０ｆを通して試験インターフェース回路３３３ｃの第１の端子Ｆ３に、また金属相互接続部７４０ｆを通して回路８００の接点Ｐ３に接続されうる。
【０７１０】
チップ間バッファ７０４ａの第１のノードＦＮ４は、チップ間ＥＳＤ回路７０４ｂのノードＥｎに、また回路８００の金属相互接続線７４０ｈを通して試験インターフェース回路３３３ｄの第１の端子Ｆ４に、また金属相互接続部７４０ｈを通して回路８００の接点Ｐ４に接続されうる。チップ間バッファ７０４ａの第２のノードＳＮ４は、回路８００の金属相互接続線７４０ｇを通して内部回路２００ｈに接続されうる。
【０７１１】
オフチップバッファ６１ａの第１のノードＦＮ５は、オフチップＥＳＤ回路５９ａのノードＥｎに、また回路７００の金属相互接続部７４０ｊを通して回路７００の接点Ｐ５に接続されうる。オフチップバッファ６１ａの第２のノードＳＮ５は、回路７００の金属相互接続部７４０ｉを通して試験インターフェース回路３３３ａの第２の端子Ｓ１に接続されうる。
【０７１２】
オフチップバッファ６１ｂの第１のノードＦＮ６は、回路７００の金属相互接続部７４０ｋを通して試験インターフェース回路３３３ｂの第２の端子Ｓ２に接続されうる。オフチップバッファ６１ｂの第２のノードＳＮ６は、オフチップＥＳＤ回路５９ｂのノードＥｎに、また回路７００の金属相互接続部７４０ｍを通して回路７００の接点Ｐ６に接続されうる。
【０７１３】
オフチップバッファ６１ｃの第１のノードＦＮ７は、回路８００の金属相互接続部７４０ｎを通して試験インターフェース回路３３３ｃの第２の端子Ｓ３に接続されうる。オフチップバッファ６１ｃの第２のノードＳＮ７は、オフチップＥＳＤ回路５９ｃのノードＥｎに、また回路８００の金属相互接続部７４０ｐを通して回路８００の接点Ｐ７に接続されうる。
【０７１４】
オフチップバッファ６１ｄの第１のノードＦＮ８は、オフチップＥＳＤ回路５９ｄのノードＥｎに、また回路８００の金属相互接続部７４０ｒを通して回路８００の接点Ｐ８に接続されうる。オフチップバッファ６１ｄの第２のノードＳＮ８は、回路８００の金属相互接続部７４０ｑを通して試験インターフェース回路３３３ｄの第２の端子Ｓ４に接続されうる。
【０７１５】
回路７００の金属相互接続部７４０ａ、７４０ｂ、７４０ｃ、７４０ｄ、７４０ｉ、７４０ｊ、７４０ｋ、および７４０ｍは、層２６および３４とチップ６８のビアプラグ２６ａおよび３４ａとによって構成することができ、その一方で回路７００はチップ６８内に構成され、あるいは、回路７００の金属相互接続部７４０ａ、７４０ｂ、７４０ｃ、７４０ｄ、７４０ｉ、７４０ｊ、７４０ｋ、および７４０ｍは、層１０６および１１４とチップ７２のビアプラグ１０６ａおよび１１４ａとによって構成することができ、その一方で回路７００はチップ７２内に構成され、あるいは、回路７００の金属相互接続部７４０ａ、７４０ｂ、７４０ｃ、７４０ｄ、７４０ｉ、７４０ｊ、７４０ｋ、および７４０ｍは、層１７および１９とチップ１１８のビアプラグ１７ａおよび１９ａとによって構成することができ、その一方で回路７００はチップ１１８内に構成される。
【０７１６】
回路８００の金属相互接続部７４０ｅ、７４０ｆ、７４０ｇ、７４０ｈ、７４０ｎ、７４０ｐ、７４０ｑ、および７４０ｒは、層２６および３４とチップ６８のビアプラグ２６ａおよび３４ａとによって構成することができ、その一方で回路８００はチップ６８内に構成され、あるいは、回路８００の金属相互接続部７４０ｅ、７４０ｆ、７４０ｇ、７４０ｈ、７４０ｎ、７４０ｐ、７４０ｑ、および７４０ｒは、層１０６および１１４とチップ７２のビアプラグ１０６ａおよび１１４ａとによって構成することができ、その一方で回路８００はチップ７２内に構成され、あるいは、回路８００の金属相互接続部７４０ｅ、７４０ｆ、７４０ｇ、７４０ｈ、７４０ｎ、７４０ｐ、７４０ｑ、および７４０ｒは、層１７および１９とチップ１１８のビアプラグ１７ａおよび１９ａとによって構成することができ、その一方で回路８００はチップ１１８内に構成される。
【０７１７】
回路７００と回路８００との間の信号、クロック、またはデータの伝送のために、回路７００と８００において小さなチップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａが設計される。回路７００を有するチップ上のチップ間バッファ７０１ａおよび７０２ａを含むチップ間バッファの総数は、例えば５１２以上、好ましくは例えば１０２４以上であるものとしてよい。回路８００を有するチップ上のチップ間バッファ７０３ａおよび７０４ａを含むチップ間バッファの総数は、例えば５１２以上、好ましくは例えば１０２４以上であるものとしてよい。
【０７１８】
オフチップドライバ、オフチップレシーバ、またはオフチップトライステートバッファなどの、大きなオフチップバッファ６１ａ、６１ｂ、６１ｃ、および６１ｄは、回路試験のために、および／または前述のハンダバンプもしくはボール１２６を通して、または前述の金属バンプ６７２を通して、または前述のワイヤボンディング接合ワイヤ１８４を通して、マザーボード、金属基板、ガラス基板、セラミック基板、または前述のキャリア１７６などの、システムインパッケージまたはマルチチップモジュールの外部回路からの／への信号、クロック、またはデータの伝送を行うために、回路７００または８００内に組み込むように設計されている。回路の試験は、（ｉ）回路７００もしくは８００を有するチップがソーイングまたはダイシングでウェハから切り離される前に実行するウェハレベルの試験であるか、または（ｉｉ）回路７００を有するチップおよび回路８００を有するチップが互いに接続された後のパッケージレベルの試験（最終試験）のいずれかである。
【０７１９】
試験インターフェース回路３３３ａおよび３３３ｂは、回路７００内に組み込まれるように設計され、試験インターフェース回路３３３ｃおよび３３３ｄは、回路８００内に組み込まれるように設計される。チップ間バッファ７０１ａまたは７０４ａから見た時の図２７６に示されている試験インターフェース回路３３３ａまたは３３３ｄの第１の端子Ｆ１またはＦ４の出力静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。図２７６に示されている試験インターフェース回路３３３ａまたは３３３ｄの第１の端子Ｆ１またはＦ４の出力装荷静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。チップ間バッファ７０２ａまたは７０３ａから見た時の図２７６に示されている試験インターフェース回路３３３ｂまたは３３３ｃの第１の端子Ｆ２またはＦ３の入力静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。図２７６に示されている試験インターフェース回路３３３ｂまたは３３３ｃの第１の端子Ｆ２またはＦ３の入力装荷静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａから見た時の図２８５に示されている試験インターフェース回路３３３ａ、３３３ｂ、３３３ｃ、または３３３ｄの第１の端子Ｆ１、Ｆ２、Ｆ３、またはＦ４の入力または出力静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。図２８５に示されている試験インターフェース回路３３３ａ、３３３ｂ、３３３ｃ、または３３３ｄの第１の端子Ｆ１、Ｆ２、Ｆ３、またはＦ４の入力または出力装荷静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。図２７６または２８５に示されている試験インターフェース回路３３３ａ、３３３ｂ、３３３ｃ、および３３３ｄのそれぞれは、スキャン試験回路とすることができ、スキャン試験回路は、回路７００もしくは８００を有するチップがソーイングまたはダイシングでウェハから切り離される前の、試験プローブと接続する接点Ｐ５、Ｐ６、Ｐ７、またはＰ８を介した、ウェハレベル試験で、または回路７００を有するチップおよび回路８００を有するチップが前述のプロセスを使用して互いに接続された後のパッケージレベルの試験（最終試験）で実行されるスキャン試験に使用することができる。このスキャン試験回路は、スキャンイン信号を入力するか、またはスキャンアウト信号を出力することによってフリップフロップを試験するために使用される。
【０７２０】
図２７６または２８５を参照すると、金属相互接続部３５０をクロック線もしくは相互接続部に、またはビット線、ビット相互接続部、アドレス線、もしくはアドレス相互接続部などの信号線もしくは相互接続部に使用することができる。
【０７２１】
回路７００を有するチップと回路８００を有するチップとの間の並列データ通信における、２つの金属相互接続部３５０によって構成される、ビット線もしくはビット相互接続部の総数は、例えば図２７６または２８５に示されているように、２とすることができる。この場合、回路７００を有するチップと回路８００を有するチップとの間の並列データ通信のビット幅は、２である。あるいは、回路７００を有するチップと回路８００を有するチップとの間の並列データ通信におけるビット線もしくはビット相互接続部の総数は、４、８、１６、３２、６４、１２８、２５６、５１２、または１０２４以上とすることができる、つまり、並列データ通信のビット幅は、４、８、１６、３２、６４、１２８、２５６、５１２、または１０２４以上とすることができる。これらの代替的形態では、２本のビット線もしくはビット相互接続部３５０（およびそれに対応するチップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａ）のみが図２７６または２８５に示されており、他のビット線もしくはビット相互接続部（およびそれに対応するチップ間バッファ）は、図２７６または２８５に示されていないが、これら（およびこれらに対応するチップ間バッファ）は、図２７６または２８５に示されている２つのビット線もしくはビット相互接続部３５０（およびこれらに対応するチップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａ）と同じ設計である。ビット線もしくはビット相互接続部に使用される金属相互接続部３５０のそれぞれは、回路７００のチップ間バッファ７０１ａまたは７０２ａを回路８００のチップ間バッファ７０３ａまたは７０４ａに接続する。ビット幅が１０２４の場合の一例として、回路７００を有するチップの、７０１ａまたは７０２ａなどの１０２４個のチップ間バッファは、３５０などの、１０２４本のビット線もしくはビット相互接続部に接続され、次いで、回路８００を有するチップの、７０３ａまたは７０４ａなどの１０２４個のチップ間バッファに接続される。したがって、回路７００を有するチップと回路８００を有するチップとの間の並列データ通信におけるビット線もしくはビット相互接続部と接続されたチップ間バッファ７０１ａおよび７０２ａの総数は、ビット線もしくはビット相互接続部の総数に等しく、またビット線もしくはビット相互接続部と接続されたチップ間バッファ７０３ａおよび７０３ａの総数にも等しい。回路７００を有するチップと回路８００を有するチップとの間の、金属相互接続部３５０のような、ビット線もしくはビット相互接続部のデータ通信は、例えば２、４、８、１６、３２、６４、１２８、２５６、５１２、または１０２４以上、好ましくは５１２もしくは１０２４以上のビット幅を有するものとしてよい。
【０７２２】
図２７６または２８５を参照すると、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂが、チップパッケージングまたは組立て製造プロセスの際の帯電防止のために回路７００を有するチップと回路８００を有するチップとの間の小さなチップ間バッファ７０１ａと７０２ａと７０３ａと７０４ａとに使用されていることがわかる。あるいは、回路７００を有するチップと回路８００を有するチップとの間の小さなチップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａにＥＳＤ回路が必要ない場合がある、つまり、チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂを省くことができる。言い換えると、金属相互接続部７４０ｂ、７４０ｄ、７４０ｆ、および７４０ｈに接続されるＥＳＤ回路はないということである。
【０７２３】
大きなオフチップバッファ６１ａ、６１ｂ、６１ｃ、および６１ｄに必要な大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、および５９ｄは、回路試験のために、および／または前述のハンダバンプもしくはボール１２６を通して、または前述の金属バンプ６７２を通して、または前述のワイヤボンディング接合ワイヤ１８４を通して、マザーボード、金属基板、ガラス基板、セラミック基板、または前述のキャリア１７６などの、システムインパッケージまたはマルチチップモジュールの外部回路からの／への信号、クロック、またはデータの伝送を行うために、回路７００と回路８００の両方に組み込むように設計されている。回路試験は、（ｉ）回路７００もしくは８００を有するチップがソーイングまたはダイシングでウェハから切り離される前に実行するウェハレベルの試験であるか、または（ｉｉ）回路７００を有するチップおよび回路８００を有するチップが互いに接続された後のパッケージレベルの試験（最終試験）のいずれかである。大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、および５９ｄは、ウェハレベルの試験またはパッケージレベルの試験（最終試験）など、回路試験時の帯電防止に使用される。
【０７２４】
小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂのサイズは、それぞれ、大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄのサイズより小さいものとすることができる。例えば、チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂのサイズは、チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂの装荷もしくは静電容量として定義され、オフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄのサイズは、オフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄの装荷もしくは静電容量として定義されうる。ある場合には、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂのそれぞれは、０．０１から２ｐＦまでの範囲など、２ｐＦ（ピコファラド）より小さい、例えば、０．０１から０．５ｐＦまでの範囲など、０．５ｐＦより小さいサイズ（装荷または静電容量）を有し、大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、および５９ｄのそれぞれは、２から１００ｐＦまでの範囲など、２ｐＦより大きい、例えば、５から１００ｐＦまでの範囲など、５ｐＦより大きいサイズ（装荷または静電容量）を有する。別の場合には、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂのそれぞれは、０．０１から１ｐＦまでの範囲など、１ｐＦより小さいサイズ（装荷または静電容量）を有し、大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、および５９ｄのそれぞれは、１から１００ｐＦまでの範囲など、１ｐＦより大きいサイズ（装荷または静電容量）を有する。
【０７２５】
あるいは、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂのサイズまたは大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄのサイズは、以下のように定義することができる。チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂまたはオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄなどのＥＳＤ（静電気放電）回路は１つまたは複数のＥＳＤユニットを備え、ＥＳＤユニットのそれぞれは、Ｐ+活性領域とＰ+活性領域に接続され、またチップの図２７６または２８５に示されている接点Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、またはＰ８などのＩ／Ｏ（入出力）接点もしくは試験接点に接続されているＮ+活性領域とを備えることができる。Ｐ+活性領域の面積とＮ+活性領域の面積とを足した面積はＥＳＤユニットのそれぞれの有効面積に等しい。ＥＳＤユニットの有効面積の合計は、ＥＳＤ回路の有効面積に等しい。ＥＳＤ回路がただ１つのＥＳＤユニットからなる場合、ＥＳＤ回路の有効面積はただ１つのＥＳＤユニットの有効面積に等しい。ＥＳＤ回路が複数のＥＳＤユニットからなる場合、ＥＳＤ回路の有効面積は並列に接続されているＥＳＤユニットの有効面積の合計に等しい。ＥＳＤ回路の有効面積は、ＥＳＤ回路のサイズを定義するために使用することができる。図２８６〜２９１は、チップのＥＳＤユニットの有効面積を計算し、１つまたは複数のＥＳＤユニットからなるＥＳＤ回路のサイズを定義する方法を示している。
【０７２６】
図２８６を参照すると、チップの静電気放電（ＥＳＤ）ユニット７５９は、２つの逆バイアスダイオード５９３１と５９３２とからなるものとしてよいことがわかる。図２８８は、図２８６に示されているＥＳＤユニット７５９の断面図を示しており、図２８９は、図２８８に示されているｐ型シリコン基板４０１の上面Ｚ−Ｚ’から導かれるＥＳＤユニット７５９の凹凸形状を示す上面斜視図である。
【０７２７】
図２８６、２８８、および２８９を参照すると、ＥＳＤユニット７５９は、２つのＰ+活性領域７５７ａおよび７５７ｂと２つのＮ+活性領域７５８ａおよび７５８ｂとを備えることがわかる。Ｐ+活性領域７５７ａは、ｐ型シリコン基板４０１内のＮウェル７５５内にあり、Ｎ+活性領域７５８ａは、ｐ型シリコン基板４０１内にある。Ｐ+活性領域７５７ａは、チップの金属相互接続部７６３ａを通してチップの、図２７６もしくは２８５に示されている回路７００の接点Ｐ１、Ｐ２、Ｐ３、もしくはＰ４、または図２７６もしくは２８５に示されている回路８００の接点Ｐ５、Ｐ６、Ｐ７、もしくはＰ８などの、Ｉ／Ｏ接点もしくは試験接点に接続される。Ｎ+活性領域７５８ａは、金属相互接続部７６３ａを通してＰ+活性領域７５７ａに、またチップのＩ／Ｏ接点または試験接点に接続される。金属相互接続部７６３ａは、ｐ型シリコン基板４０１の上の誘電体層３３０上に形成された細線金属層６６０ａ、Ｐ+活性領域７５７ａの接触領域７６４ａ上に、また誘電体層３３０内に形成された第１のビアプラグ６６１、およびＮ+活性領域７５８ａの接触領域７６４ｂ上に、また誘電体層３３０内に形成された第２のビアプラグ６６１を備える。Ｐ+活性領域７５７ｂは、ｐ型シリコン基板４０１内にあり、Ｎ+活性領域７５８ａは、ｐ型シリコン基板４０１内のＮウェル７５５内にある。Ｐ+活性領域７５７ｂは、金属相互接続部７６３ｂを通してグランドバスに接続され、Ｎ+活性領域７５８ｂは、金属相互接続部７６３ｃを通して電源バスに接続される。金属相互接続部７６３ｂは、ｐ型シリコン基板４０１の上の誘電体層３３０上に形成された細線金属層６６０ｂとＰ+活性領域７５７ｂの接触領域７６４ｃ上に、また誘電体層３３０上に形成された第３のビアプラグ６６１とを含む。金属相互接続部７６３ｃは、ｐ型シリコン基板４０１の上の誘電体層３３０上に形成された細線金属層６６０ｃおよびＮ+活性領域７５８ｂの接触領域７６４ｄ上に、また誘電体層３３０上に形成された第４のビアプラグ６６１とを含む。
【０７２８】
図２８９を参照すると、チップのＩ／Ｏ接点または試験接点に接続されている、Ｐ+活性領域７５７ａは、上面図から見て、面積ＡＲ１を有し、これはｐ型シリコン基板４０１内でフィールドオキサイド７６２によって取り囲まれていることがわかる。チップのＩ／Ｏ接点または試験接点に接続されている、Ｎ+活性領域７５８ａは、上面図から見て、面積ＡＲ２を有し、これはｐ型シリコン基板４０１内でフィールドオキサイド７６２によって取り囲まれている。ＥＳＤユニット７５９の有効面積は、面積ＡＲ１＋面積ＡＲ２に等しい。
【０７２９】
あるいは、図２８７を参照すると、チップのＥＳＤユニット７５９は、ＰＭＯＳトランジスタ６８１とＮＭＯＳトランジスタ６８２とからなるものとしてよいことがわかる。図２９０は、図２８７に示されているＥＳＤユニット７５９の断面図を示しており、図２９１は、図２９０に示されているｐ型シリコン基板４０１の上面Ｚ−Ｚ’から導かれるＥＳＤユニット７５９の凹凸形状を示す上面斜視図である。
【０７３０】
図２８７、２９０、および２９１を参照すると、ＥＳＤユニット７５９のＰＭＯＳトランジスタ６８１は、ゲート７６１ａを、またゲート７６１ａの２つの対向面に２つのＰ+活性領域７５７ａと７５７ｃとを備え、ＥＳＤユニット７５９のＮＭＯＳトランジスタ６８２は、ゲート７６１ｂを、またゲート７６１ｂの２つの対向面に２つのＮ+活性領域７５８ａと７５８ｃとを備えることがわかる。Ｐ+活性領域７５７ａは、ｐ型シリコン基板４０１内のＮウェル７５５内にあり、Ｎ+活性領域７５８ａは、ｐ型シリコン基板４０１内にある。Ｐ+活性領域７５７ａは、チップの金属相互接続部７６３ａを通してチップの、図２７６もしくは２８５に示されている回路７００の接点Ｐ１、Ｐ２、Ｐ３、もしくはＰ４、または図２７６もしくは２８５に示されている回路８００の接点Ｐ５、Ｐ６、Ｐ７、もしくはＰ８などの、Ｉ／Ｏ接点もしくは試験接点に接続される。Ｎ+活性領域７５８ａは、金属相互接続部７６３ａを通してＰ+活性領域７５７ａに、またチップのＩ／Ｏ接点または試験接点に接続される。金属相互接続部７６３ａは、ｐ型シリコン基板４０１の上の誘電体層３３０上に形成された細線金属層６６０ａ、Ｐ+活性領域７５７ａの接触領域７６４ａ上に、また誘電体層３３０内に形成された第１のビアプラグ６６１、およびＮ+活性領域７５８ａの接触領域７６４ｂ上に、また誘電体層３３０内に形成された第２のビアプラグ６６１を含む。Ｐ+活性領域７５７ｂは、ｐ型シリコン基板４０１内にあり、Ｎ+活性領域７５８ｂは、ｐ型シリコン基板４０１内のＮウェル７５５内にある。Ｐ+活性領域７５７ｃは、ｐ型シリコン基板４０１内のＮウェル７５５内にあり、Ｎ+活性領域７５８ｃは、ｐ型シリコン基板４０１内にある。Ｎ+活性領域７５８ｃは、チップの金属相互接続部７６３ｂを通してチップのグランドバスに、また金属相互接続部７６３ｂを通してＰ+活性領域７５７ｂに接続され、Ｐ+活性領域７５７ｂは、金属相互接続部７６３ｂを通してグランドバスに接続される。Ｐ+活性領域７５７ｃは、チップの金属相互接続部７６３ｃを通してチップの電源バスに、また金属相互接続部７６３ｃを通してＮ+活性領域７５８ｂに接続され、Ｎ+活性領域７５８ｂは、金属相互接続部７６３ｃを通して電源バスに接続される。金属相互接続部７６３ｂは、ｐ型シリコン基板４０１の上の誘電体層３３０上に形成された細線金属層６６０ｂと、Ｐ+活性領域７５７ｂの接触領域７６４ｃ上に、また誘電体層３３０内に形成された第３のビアプラグ６６１と、Ｎ+活性領域７５８ｃの接触領域７６４ｅ上に、また誘電体層３３０内に形成された第４のビアプラグ６６１とを含む。金属相互接続部７６３ｃは、ｐ型シリコン基板４０１の上の誘電体層３３０上に形成された細線金属層６６０ｃと、Ｎ+活性領域７５８ｂの接触領域７６４ｄ上に形成された第５のビアプラグ６６１と、Ｐ+活性領域７５７ｃの接触領域７６４ｆ上に形成された第６のビアプラグ６６１とを含む。ゲート７６１ａは、チップの電源バスに、また金属相互接続部７６３ｃを通して接触領域７６４ｄと７６４ｆとに接続された接触領域７６４ｇを有する。ゲート７６１ｂは、チップのグランドバスに、また金属相互接続部７６３ｂを通して接触領域７６４ｃと７６４ｅと���接続された接触領域７６４ｈを有する。
【０７３１】
図２９１を参照すると、チップのＩ／Ｏ接点または試験接点に接続されている、Ｐ+活性領域７５７ａは、上面図から見て、面積ＡＲ３を有し、これはゲート７６１ａの側壁７４８とフィールドオキサイド７６２とＰ+活性領域７５７ａとの間の境界線とによって定められた境界により取り囲まれていることがわかる。チップのＩ／Ｏ接点または試験接点に接続されている、Ｎ+活性領域７５８ａは、上面図から見て、面積ＡＲ４を有し、これはゲート７６１ｂの側壁７４９とフィールドオキサイド７６２とＮ+活性領域７５８ａとの間の境界線とによって定められた境界により取り囲まれている。ＥＳＤユニット７５９の有効面積は、面積ＡＲ３＋面積ＡＲ４に等しい。
【０７３２】
図２８６〜２９１に例示されている前記の定義または計算結果に基づいて、ＥＳＤ回路のＥＳＤユニットのそれぞれの有効面積を計算することができ、ＥＳＤユニットの有効面積の合計はＥＳＤ回路の有効面積に等しい。ＥＳＤ回路がただ１つのＥＳＤユニットからなる場合、ＥＳＤ回路の有効面積はただ１つのＥＳＤユニットの有効面積に等しい。ＥＳＤ回路が複数のＥＳＤユニットからなる場合、ＥＳＤ回路の有効面積は並列に接続されているＥＳＤユニットの有効面積の合計に等しい。
【０７３３】
したがって、チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂのそれぞれの有効面積およびオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、および５９ｄのそれぞれの有効面積を計算することができる。例えば、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂは、６．５から１３００平方ミリメートルまでの範囲など、１３００平方ミリメートル未満、例えば、６．５から３２５平方ミリメートルまでの範囲など、３２５平方ミリメートル未満の有効面積を有するものとしてよく、大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄは、１３００から６５，０００平方ミリメートルまでの範囲など、１３００平方ミリメートルを超える、例えば、３２５０から６５，０００平方ミリメートルまでの範囲など、３２５０平方ミリメートルを超える有効面積を有するものとしてよい。あるいは、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂは、６５０平方ミリメートル未満の有効面積を有するものとしてよく、大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄは、６５０平方ミリメートルを超える有効面積を有するものとしてよい。
【０７３４】
大きなオフチップＥＳＤ回路５９ａ内の１つまたは複数のＥＳＤユニットの有効面積の合計または大きなオフチップＥＳＤ回路５９ａの装荷または静電容量として定義される、回路７００の大きなオフチップＥＳＤ回路５９ａのサイズは、小さなチップ間ＥＳＤ回路７０１ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または小さなチップ間ＥＳＤ回路７０１ｂの装荷または静電容量として定義される回路７００の小さなチップ間ＥＳＤ回路７０１ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。
【０７３５】
大きなオフチップＥＳＤ回路５９ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または大きなオフチップＥＳＤ回路５９ｂの装荷または静電容量として定義される回路７００の大きなオフチップＥＳＤ回路５９ｂのサイズは、小さなチップ間ＥＳＤ回路７０２ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または小さなチップ間ＥＳＤ回路７０２ｂの装荷または静電容量として定義される回路７００の小さなチップ間ＥＳＤ回路７０２ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。
【０７３６】
大きなオフチップＥＳＤ回路５９ｃ内の１つまたは複数のＥＳＤユニットの活性領域の合計または大きなオフチップＥＳＤ回路５９ｃの装荷または静電容量として定義される回路８００の大きなオフチップＥＳＤ回路５９ｃのサイズは、小さなチップ間ＥＳＤ回路７０３ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または小さなチップ間ＥＳＤ回路７０３ｂの装荷または静電容量として定義される回路８００の小さなチップ間ＥＳＤ回路７０３ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。
【０７３７】
大きなオフチップＥＳＤ回路５９ｄ内の１つまたは複数のＥＳＤユニットの活性領域の合計または大きなオフチップＥＳＤ回路５９ｄの装荷または静電容量として定義される回路８００の大きなオフチップＥＳＤ回路５９ｄのサイズは、小さなチップ間ＥＳＤ回路７０４ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または小さなチップ間ＥＳＤ回路７０４ｂの装荷または静電容量として定義される回路８００の小さなチップ間ＥＳＤ回路７０４ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。
【０７３８】
図２７６を参照すると、チップ間バッファ７０２ａまたは７０３ａのサイズは、チップ間バッファ７０２ａまたは７０３ａの負荷または装荷によって特徴付けられうることがわかる。チップ間バッファ７０２ａまたは７０３ａの負荷もしくは装荷は、チップ間バッファ７０２ａまたは７０３ａの全等価静電容量負荷である。図２７８または２７９に示されている２段カスケードチップ間ドライバの、ＮＭＯＳトランジスタ７５２ａまたは７５３ａおよびＰＭＯＳトランジスタ７５２ｂまたは７５３ｂのドレインが接点Ｐ２またはＰ３に接続されている、最終段のインバータ５８５ｂまたは５８６ｂの負荷または装荷（静電容量）などの、チップ間バッファ７０２ａまたは７０３ａの負荷または装荷（静電容量）は、０．０１ｐＦから１０ｐＦまでの範囲もしくは０．１ｐＦから５ｐＦまでの範囲など、１０ｐＦより小さいか、または、０．００１ｐＦから２ｐＦまでの範囲など、２ｐＦより小さいか、または０．０１ｐＦから１ｐＦまでの範囲など、１ｐＦより小さいものとすることができる。チップ間バッファ７０１ａまたは７０４ａのサイズは、チップ間バッファ７０１ａまたは７０４ａの入力静電容量（装荷）によって特徴付けることができ、チップ間バッファ７０１ａまたは７０４ａの入力静電容量（装荷）は、０．０１ｐＦから１０ｐＦまでの範囲もしくは０．１ｐＦから５ｐＦまでの範囲など、１０ｐＦより小さいか、または０．００１ｐＦから２ｐＦまでの範囲など、２ｐＦより小さいか、または０．０１ｐＦから１ｐＦまでの範囲など、１ｐＦより小さいものとすることができる。
【０７３９】
図２８５を参照すると、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａのサイズは、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの負荷または装荷によって特徴付けられうることがわかる。チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの負荷もしくは装荷は、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの全等価静電容量負荷である。多段カスケードトライステートバッファの、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのドレインが接点Ｐ１、Ｐ２、Ｐ３、またはＰ４に接続されている、最終段のトライステートドライバの負荷または装荷（静電容量）などの、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの負荷または装荷（静電容量）は、０．０１ｐＦから１０ｐＦまでの範囲もしくは０．１ｐＦから５ｐＦまでの範囲など、１０ｐＦより小さいか、または０．００１ｐＦから２ｐＦまでの範囲など、２ｐＦより小さいか、または０．０１ｐＦから１ｐＦまでの範囲など、１ｐＦより小さいものとすることができる。
【０７４０】
図２７６を参照すると、オフチップバッファ６１ｂまたは６１ｃのサイズは、オフチップバッファ６１ｂまたは６１ｃの負荷または装荷によって特徴付けられうることがわかる。オフチップバッファ６１ｂまたは６１ｃの負荷もしくは装荷は、オフチップバッファ６１ｂまたは６１ｃの全等価静電容量負荷である。図２８２または２８３に示されている多段カスケードオフチップドライバの、ＮＭＯＳトランジスタ４２０３または４３０３およびＰＭＯＳトランジスタ４２０４または４３０４のドレインが接点Ｐ６またはＰ７に接続されている、最終段のドライバ４２６ｂまたは４２７ｂの負荷または装荷（静電容量）などの、オフチップバッファ６１ｂまたは６１ｃの負荷または装荷（静電容量）は、１０ｐＦから１００ｐＦまでの範囲など、１０ｐＦより大きいか、または２ｐＦから１００ｐＦまでの範囲など、２ｐＦより大きいか、または１ｐＦから１００ｐＦまでの範囲など、１ｐＦより大きいものとすることができる。オフチップバッファ６１ａまたは６１ｄのサイズは、オフチップバッファ６１ａまたは６１ｄの入力静電容量（装荷）によって特徴付けることができ、オフチップバッファ６１ａまたは６１ｄの入力静電容量（装荷）は、１０ｐＦから１００ｐＦまでの範囲など１０ｐＦより大きいか、または２から１００ｐＦまでの範囲など２ｐＦより大きいか、または１ｐＦから１００ｐＦまでの範囲など１ｐＦより大きいものとすることができる。
【０７４１】
図２８５を参照すると、オフチップバッファ６１ａ、６１ｂ、６１ｃ、または６１ｄのサイズは、オフチップバッファ６１ａ、６１ｂ、６１ｃ、または６１ｄの負荷または装荷によって特徴付けられうることがわかる。オフチップバッファ６１ａ、６１ｂ、６１ｃ、または６１ｄの負荷もしくは装荷は、オフチップバッファ６１ａ、６１ｂ、６１ｃ、または６１ｄの全等価静電容量負荷である。多段カスケードトライステートバッファの、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのドレインが接点Ｐ５、Ｐ６、Ｐ７、またはＰ８に接続されている、最終段のトライステートドライバの負荷または装荷（静電容量）などの、オフチップバッファ６１ａ、６１ｂ、６１ｃ、または６１ｄの負荷または装荷（静電容量）は、１０ｐＦから１００ｐＦまでの範囲など、１０ｐＦより大きいか、または２ｐＦから１００ｐＦまでの範囲など、２ｐＦより大きいか、または１ｐＦから１００ｐＦまでの範囲など、１ｐＦより大きいものとすることができる。
【０７４２】
図２７６または２８５に示されているオフチップバッファ６１ｂの負荷または装荷（静電容量）は、図２７６または２８５に示されているチップ間バッファ７０２ａの負荷または装荷（静電容量）より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。図２７６または２８５に示されているオフチップバッファ６１ｃの負荷または装荷（静電容量）は、図２７６または２８５に示されているチップ間バッファ７０３ａの負荷または装荷（静電容量）より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。
【０７４３】
図２７６または２８５を参照すると、チップ間バッファ７０２ａまたは７０３ａのサイズは、チップ間バッファ７０２ａまたは７０３ａのピーク駆動電流によって特徴付けられ、オフチップバッファ６１ｂまたは６１ｃのサイズは、オフチップバッファ６１ｂまたは６１ｃのピーク電流によって特徴付けられうることがわかる。オフチップバッファ６１ｂまたは６１ｃのピーク駆動電流は、チップ間バッファ７０２ａまたは７０３ａのピーク駆動電流より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。
【０７４４】
例えば、図２７６に示されているチップ間バッファ７０２ａに関して、ＰＭＯＳトランジスタ７５２ｂがオンで、ＮＭＯＳトランジスタ７５２ａがオフである場合、チップ間バッファ７０２ａによって駆動される前記の負荷もしくは装荷は、充電電流を充電する。ＮＭＯＳトランジスタ７５２ａがオンで、ＰＭＯＳトランジスタ７５２ｂがオフである場合、チップ間バッファ７０２ａによって駆動される前記の負荷または装荷は、放電電流を放電する。ＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂのピーク充電または放電電流（バイアス電圧の関数）を使用して、チップ間バッファ７０２ａのピーク駆動電流を定義することができる。図２７６に示されているオフチップバッファ６１ｂに関して、ＰＭＯＳトランジスタ４２０４がオンで、ＮＭＯＳトランジスタ４２０３がオフである場合、オフチップバッファ６１ｂによって駆動される前記の負荷もしくは装荷は、充電電流を充電する。ＮＭＯＳトランジスタ４２０３がオンで、ＰＭＯＳトランジスタ４２０４がオフである場合、オフチップバッファ６１ｂによって駆動される前記の負荷または装荷は、放電電流を放電する。ＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４のピーク充電または放電電流（バイアス電圧の関数）を使用して、オフチップバッファ６１ｂのピーク駆動電流を定義することができる。オフチップバッファ６１ｂのピーク駆動電流は、チップ間バッファ７０２ａのピーク駆動電流より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。
【０７４５】
図２７６または２８５を参照すると、チップ間バッファ７０２ａまたは７０３ａのサイズは、チップ間バッファ７０２ａまたは７０３ａの最終段のドライバ内のトランジスタのオン抵抗によって特徴付けられ、オフチップバッファ６１ｂまたは６１ｃのサイズは、オフチップバッファ６１ｂまたは６１ｃの最終段のドライバ内のトランジスタのオン抵抗によって特徴付けられうることがわかる。オフチップバッファ６１ｂまたは６１ｃのオン抵抗は、チップ間バッファ７０２ａまたは７０３ａのオン抵抗より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。
【０７４６】
例えば、図２７６に示されているチップ間バッファ７０２ａに関して、ＰＭＯＳトランジスタ７５２ｂがオンで、ＮＭＯＳトランジスタ７５２ａがオフである場合、チップ間バッファ７０２ａによって駆動される前記の負荷もしくは装荷は充電され、ＰＭＯＳトランジスタ７５２ｂは、オン抵抗を持つ抵抗器と等価である。ＮＭＯＳトランジスタ７５２ａがオンで、ＰＭＯＳトランジスタ７５２ｂがオフである場合、チップ間バッファ７０２ａによって駆動される前記の負荷または装荷は放電され、ＮＭＯＳトランジスタ７５２ａは、オン抵抗の抵抗を持つ抵抗器と等価である。ＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂのオン抵抗（バイアス電圧の関数）を使用して、チップ間バッファ７０２ａのサイズを特徴付けることができる。図２７６に示されているオフチップバッファ６１ｂに関して、ＰＭＯＳトランジスタ４２０４がオンで、ＮＭＯＳトランジスタ４２０３がオフである場合、オフチップバッファ６１ｂによって駆動される前記の負荷もしくは装荷は充電され、ＰＭＯＳトランジスタ４２０４は、オン抵抗を持つ抵抗器と等価である。ＮＭＯＳトランジスタ４２０３がオンで、ＰＭＯＳトランジスタ４２０４がオフである場合、オフチップバッファ６１ｂによって駆動される前記の負荷または装荷は放電され、ＮＭＯＳトランジスタ４２０３は、オン抵抗を持つ抵抗器と等価である。ＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４のオン抵抗（バイアス電圧の関数）を使用して、オフチップバッファ６１ｂのサイズを特徴付けることができる。
【０７４７】
図２７６または２８５を参照すると、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａのサイズまたはオフチップバッファ６１ａ、６１ｂ、６１ｃ、または６１ｄのサイズは、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができることがわかる。図２９２または２９３は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅および物理的チャネル長を定義または計算する方法を示している。
【０７４８】
図２９２または２９３は、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタであるものとしてよいＭＯＳトランジスタ（金属酸化膜半導体トランジスタ）の上面図を示している。図２９２を参照すると、チップのＭＯＳトランジスタは、チップの半導体基板内の、活性領域６００、拡散領域と、半導体基板内の、また活性領域６００の周りの、フィールドオキサイド領域６０２と、フィールドオキサイド領域６０２上の、また活性領域６００を横断する、ゲート６０４と、活性領域６００とゲート６０４との間のゲートオキサイド（図示せず）とを備えることがわかる。活性領域６００は、ゲート６０４の一方の側にあるソース６０６、およびゲート６０４の他方の側にあるドレイン６０８として画成することができる。ゲート６０４の材料は、ポリシリコン、金属シリサイド、または前記材料の複合層とすることができ、金属シリサイドは、ＮｉＳｉ、ＣｏＳ、ＴｉＳｉ2、またはＷＳｉとすることができる。あるいは、ゲート６０４の材料は、Ｗ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ、Ｍｏなどの金属、もしくは合金、または前記材料の複合層とすることができる。ゲートオキサイドの材料は、酸化ケイ素またはＨｆ含有酸化物などのＨｉｇｈ−ｋ酸化物とすることができる。Ｈｆ含有酸化物は、ＨｆＯ2、ＨｆＳｉＯＮ、またはＨｆＳｉＯであるものとしてよい。Ｗの参照符号は、ゲート６０４の長さが拡散領域６００の上を交差する、ＭＯＳトランジスタの物理的チャネル幅として定義され、Ｌの参照符号は、ゲート６０４の幅が拡散領域６００の上にある、ＭＯＳトランジスタの物理的チャネル長として定義される。
【０７４９】
あるいは、図２９３を参照すると、ＭＯＳトランジスタは、１つまたは複数の拡散領域６００の上に複数の部分６０４1〜６０４nを持つゲート６０４を備えることができることがわかる。Ｗ1〜Ｗnの参照符号は、ゲート６０４のそれぞれの部分６０４1〜６０４nの長さが（複数可）拡散領域６００の上で交差する、ゲート６０４のそれぞれの部分６０４1〜６０４nの物理的チャネル幅として定義され、Ｌの参照符号は、ゲート６０４の部分６０４1〜６０４nのうちの１つの部分の幅が（複数可）拡散領域６００の上にある、ゲート６０４の部分６０４1〜６０４nのうちの１つの部分の物理的チャネル長として定義される。この場合、ＭＯＳトランジスタの物理的チャネル幅は、ゲート６０４のそれぞれの部分６０４1〜６０４nの物理的チャネル幅Ｗ1〜Ｗnの総和であり、ＭＯＳトランジスタの物理的チャネル長は、ゲート６０４の部分６０４1〜６０４nのうちの１つの部分の物理的チャネル長Ｌである。
【０７５０】
したがって、図２９２または２９３に例示されているようなＭＯＳトランジスタの物理的チャネル幅および物理的チャネル長の定義は、本明細書で説明されているさまざまな特徴／構成に適用可能であるものとしてよい。
【０７５１】
図２７６に示されているチップ間バッファ７０２ａのサイズは、ＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、金属相互接続線７４０ｄを通して回路７００の接点Ｐ２に接続されうる。チップ間バッファ７０２ａが図２７８に示されている２段カスケードチップ間ドライバである場合、チップ間バッファ７０２ａのサイズは、最終段のドライバ５８５ｂ内のＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、金属相互接続部７４０ｄを通して回路７００の接点Ｐ２に接続される。ＮＭＯＳトランジスタ７５２ａの物理的チャネル幅と物理的チャネル長との比は、例えば１から５０までの範囲内とすることができ、例示的な実施形態では、この比は１から２０までの範囲内としてよい。ＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比は、例えば１から１００までの範囲の好適な値とすることができ、例示的な実施形態では、この比は１から４０までの範囲内としてよい。
【０７５２】
図２７６に示されているチップ間バッファ７０３ａのサイズは、ＮＭＯＳトランジスタ７５３ａまたはＰＭＯＳトランジスタ７５３ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのドレインは、金属相互接続線７４０ｆを通して回路８００の接点Ｐ３に接続されうる。チップ間バッファ７０３ａが図２７９に示されている２段カスケードチップ間ドライバである場合、チップ間バッファ７０３ａのサイズは、最終段のドライバ５８６ｂ内のＮＭＯＳトランジスタ７５３ａまたはＰＭＯＳトランジスタ７５３ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのドレインは、金属相互接続部７４０ｆを通して回路８００の接点Ｐ３に接続される。ＮＭＯＳトランジスタ７５３ａの物理的チャネル幅と物理的チャネル長との比は、例えば１から５０までの範囲内とすることができ、例示的な実施形態では、この比は１から２０までの範囲内としてよい。ＰＭＯＳトランジスタ７５３ｂの物理的チャネル幅と物理的チャネル長との比は、例えば１から１００までの範囲内とすることができ、例示的な実施形態では、この比は１から４０までの範囲内としてよい。
【０７５３】
図２７６に示されているオフチップバッファ６１ｂのサイズは、ＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは、金属相互接続部７４０ｍを通して回路７００の接点Ｐ６に接続されうる。オフチップバッファ６１ｂが図２８２に示されている２段カスケードオフチップドライバである場合、オフチップバッファ６１ｂのサイズは、最終段のドライバ４２６ｂ内のＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは、金属相互接続部７４０ｍを通して回路７００の接点Ｐ６に接続される。ＮＭＯＳトランジスタ４２０３の物理的チャネル幅と物理的チャネル長との比は、３０から２０，０００までの範囲など、例えば３０より大きいものとすることができ、例示的な実施形態では、この比は、５０から３００までの範囲など、５０より大きいものとすることができる。ＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比は、例えば６０から４０，０００までの範囲など、６０より大きいものとすることができ、例示的な実施形態では、この比は、１００から６００までの範囲など、１００より大きいものとすることができる。例示的な実施形態については、ＮＭＯＳトランジスタ４２０３の物理的チャネル幅と物理的チャネル長との比は、ＮＭＯＳトランジスタ７５２ａの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。さらに、例示的な実施形態については、ＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比は、ＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。
【０７５４】
図２７６に示されているオフチップバッファ６１ｃのサイズは、ＮＭＯＳトランジスタ４３０３またはＰＭＯＳトランジスタ４３０４の物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、ＮＭＯＳトランジスタ４３０３およびＰＭＯＳトランジスタ４３０４のドレインは、金属相互接続部７４０ｐを通して回路８００の接点Ｐ７に接続されうる。オフチップバッファ６１ｃが図２８３に示されている２段カスケードオフチップドライバである場合、オフチップバッファ６１ｃのサイズは、最終段のドライバ４２７ｂ内のＮＭＯＳトランジスタ４３０３またはＰＭＯＳトランジスタ４３０４の物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ４３０３およびＰＭＯＳトランジスタ４３０４のドレインは、金属相互接続部７４０ｐを通して回路８００の接点Ｐ７に接続される。ＮＭＯＳトランジスタ４３０３の物理的チャネル幅と物理的チャネル長との比は、３０から２０，０００までの範囲など、例えば３０より大きいものとすることができ、例示的な実施形態では、この比は、５０から３００までの範囲など、５０より大きいものとすることができる。ＰＭＯＳトランジスタ４３０４の物理的チャネル幅と物理的チャネル長との比は、例えば６０から４０，０００までの範囲など、６０より大きいものとすることができ、例示的な実施形態では、この比は、１００から６００までの範囲など、１００より大きいものとすることができる。ＮＭＯＳトランジスタ４３０３の物理的チャネル幅と物理的チャネル長との比は、ＮＭＯＳトランジスタ７５３ａの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。ＰＭＯＳトランジスタ４３０４の物理的チャネル幅と物理的チャネル長との比は、ＰＭＯＳトランジスタ７５３ｂの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。
【０７５５】
図２８５に示されているチップ間バッファ７０１ａまたは７０２ａのサイズは、チップ間トライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、トライステートドライバは、金属相互接続部７４０ｂまたは７４０ｄを通して回路７００の接点Ｐ１またはＰ２に接続されうる。トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、例えば１から５０までの範囲内とすることができ、例示的な実施形態では、１から２０までの範囲内である。トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、例えば１から１００までの範囲内とすることができ、例示的な実施形態では、１から４０までの範囲内である。
【０７５６】
図２８５に示されているチップ間バッファ７０１ａまたは７０２ａが多段トライステートバッファである場合、チップ間バッファ７０１ａまたは７０２ａのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、最終段のトライステートドライバは、金属相互接続部７４０ｂまたは７４０ｄを通して回路７００の接点Ｐ１またはＰ２に接続されうる。最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、例えば１から５０までの範囲内とすることができ、例示的な実施形態では、この比は１から２０までの範囲内とすることができる。最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から１００までの範囲内とすることができ、例示的な実施形態では、この比は１から４０までの範囲内とすることができる。
【０７５７】
図２８５に示されているチップ間バッファ７０３ａまたは７０４ａのサイズは、チップ間トライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、トライステートドライバは、金属相互接続部７４０ｆまたは７４０ｈを通して回路８００の接点Ｐ３またはＰ４に接続されうる。トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から５０までの範囲内であり、例示的な実施形態では、１から２０までの範囲内である。トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から１００までの範囲内であり、例示的な実施形態では、１から４０までの範囲内とすることができる。
【０７５８】
図２８５に示されているチップ間バッファ７０３ａまたは７０４ａが多段トライステートバッファである場合、チップ間バッファ７０３ａまたは７０４ａのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、最終段のトライステートドライバは、金属相互接続部７４０ｆまたは７４０ｈを通して回路８００の接点Ｐ３またはＰ４に接続されうる。最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、例えば１から５０までの範囲内とすることができ、例示的な実施形態では、１から２０までの範囲内とすることができる。最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、例えば１から１００までの範囲内とすることができ、例示的な実施形態では、１から４０までの範囲内とすることができる。
【０７５９】
図２８５に示されているオフチップバッファ６１ａまたは６１ｂのサイズは、オフチップトライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、トライステートドライバは、金属相互接続部７４０ｊまたは７４０ｍを通して回路７００の接点Ｐ５またはＰ６に接続されうる。トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２０，０００までの範囲など、例えば３０より大きいものとすることができ、例示的な実施形態では、この比は、５０から３００までの範囲など、５０より大きいものとすることができる。トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４０，０００までの範囲など、例えば６０より大きいものとすることができ、例示的な実施形態では、１００から６００までの範囲など、１００より大きいものとすることができる。
【０７６０】
図２８５に示されているオフチップバッファ６１ａまたは６１ｂが多段トライステートバッファである場合、オフチップバッファ６１ａまたは６１ｂのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、最終段のトライステートドライバは、金属相互接続部７４０ｊまたは７４０ｍを通して回路７００の接点Ｐ５またはＰ６に接続されうる。最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２０，０００までの範囲など、例えば３０より大きいものとすることができ、例示的な実施形態では、この比は、５０から３００までの範囲など、５０より大きいものとすることができる。最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４０，０００までの範囲など、例えば６０より大きいものとすることができ、例示的な実施形態では、１００から６００までの範囲など、１００より大きいものとすることができる。
【０７６１】
図２８５に示されているオフチップトライステートバッファ６１ａまたは６１ｂのトライステートドライバ（最終段にある）のＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図２８５に示されているチップ間トライステートバッファ７０１ａまたは７０２ａのトライステートドライバ（最終段にある）のＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。図２８５に示されているオフチップトライステートバッファ６１ａまたは６１ｂのトライステートドライバ（最終段にある）のＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図２８５に示されているチップ間トライステートバッファ７０１ａまたは７０２ａのトライステートドライバ（最終段にある）のＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。
【０７６２】
図２８５に示されているオフチップバッファ６１ｃまたは６１ｄのサイズは、オフチップトライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、トライステートドライバは、金属相互接続部７４０ｐまたは７４０ｒを通して回路８００の接点Ｐ７またはＰ８に接続されうる。トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２０，０００までの範囲など、例えば３０より大きいものとすることができ、例示的な実施形態では、５０から３００までの範囲など、５０より大きいものとすることができる。トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４０，０００までの範囲など、例えば６０より大きいものとすることができ、例示的な実施形態では、この比は、１００から６００までの範囲など、１００より大きいものとすることができる。
【０７６３】
図２８５に示されているオフチップバッファ６１ｃまたは６１ｄが多段トライステートバッファである場合、オフチップバッファ６１ｃまたは６１ｄのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、最終段のトライステートドライバは、金属相互接続部７４０ｐまたは７４０ｒを通して回路８００の接点Ｐ７またはＰ８に接続されうる。最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２０，０００までの範囲など、例えば３０より大きいものとすることができ、例示的な実施形態では、この比は、５０から３００までの範囲など、５０より大きいものとすることができる。最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４０，０００までの範囲など、例えば６０より大きいものとすることができ、例示的な実施形態では、１００から６００までの範囲など、１００より大きいものとすることができる。
【０７６４】
図２８５に示されているオフチップトライステートバッファ６１ｃまたは６１ｄのトライステートドライバ（最終段にある）のＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図２８５に示されているチップ間トライステートバッファ７０３ａまたは７０４ａのトライステートドライバ（最終段にある）のＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。図２８５に示されているオフチップトライステートバッファ６１ｃまたは６１ｄのトライステートドライバ（最終段にある）のＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図２８５に示されているチップ間トライステートバッファ７０３ａまたは７０４ａのトライステートドライバ（最終段にある）のＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。
【０７６５】
あるいは、図２９４を参照すると、回路７００の内部回路２００ｃは、チップ間回路および回路７００の試験インターフェース回路を通すことなく回路７００の金属相互接続部７４０ａを通してオフチップバッファ６１ａの第２のノードＳＮ５に接続することができることがわかる。回路８００の内部回路２００ｇは、チップ間回路および回路８００の試験インターフェース回路を通すことなく回路８００の金属相互接続部７４０ｅを通してオフチップバッファ６１ｃの第１のノードＦＮ７に接続することができる。図２７６の回路図を比較すると、チップ間回路２００ａおよび２００ｅと試験インターフェース回路３３３ａおよび３３３ｃとを省くことができることがわかる。図２７６内の素子を示す同じ参照番号で示されている図２９４内の素子は、図２７６に例示されている素子と同じ材料およびスペックを有する。
【０７６６】
あるいは、図２９５を参照すると、回路７００の内部回路２００ｃは、チップ間回路および回路７００の試験インターフェース回路を通すことなく回路７００の金属相互接続部７４０ａを通してオフチップバッファ６１ａの第２のノードＳＮ５に接続することができることがわかる。回路８００の内部回路２００ｇは、チップ間回路および回路８００の試験インターフェース回路を通すことなく回路８００の金属相互接続部７４０ｅを通してオフチップバッファ６１ｃの第１のノードＦＮ７に接続することができる。図２８５の回路図を比較すると、チップ間回路２００ａおよび２００ｅと試験インターフェース回路３３３ａおよび３３３ｃとを省くことができることがわかる。図２７６および２８５内の素子を示す同じ参照番号で示されている図２９５内の素子は、図２７６および２８５に例示されている素子と同じ材料およびスペックを有する。
【０７６７】
図２９６は、図２９６において線Ｑ−Ｑにそって切り取った断面図で示される前述のシステムインパッケージまたはマルチチップモジュール５５５、５５５ｂ、５５５ｃ、５５５ｅ、５５５ｇ、５５５ｈ、５５５ｓ、５５５ｕ、５５５ｖ、５５５ｗ、５５５ｙ、５５５ｚ、５５６ａ、５５６ｃ、５５６ｄ、５５６ｅ、５５６ｇ、または５５６ｈのチップ６８、ダミー基板６２、メタルプラグ５ｐ（メタルプラグ５ａ〜５ｆを含む）、および金属相互接続部１（金属相互接続部１ａおよび１ｂを含む）の配置構成を示す概略上面斜視図の一例である。図２９６を参照すると、チップ６８が、ダミー基板６２内に形成された開口部６２ａ内に置かれ、封止／ギャップ充填材６４が、横方向の距離または間隔Ｄ１をそれぞれ有するギャップ４内と、横方向の距離または間隔Ｄ２をそれぞれ有するギャップ８内とに形成されていることがわかる。斜線を取り囲んでいない中空の円は、ダミー基板６２内に、ダミー基板６２を通して形成され、キャリア１１の導電層１８の下にある接点と接触している、前述の金属相互接続部１ａのような、上にある金属相互接続部１に接続されている前述のメタルプラグ５ａのような、メタルプラグ５ｐを示す。三角形を取り囲んでいる円は、チップ６８内に、チップ６８を通して形成され、キャリア１１の導電層１８の下にある接点と接触している、前述の金属相互接続部１ａのような、上にある金属相互接続部１に接続されている前述のメタルプラグ５ｂのような、メタルプラグ５ｐを示す。斜線を取り囲んでいる円は、チップ６８内に形成され、チップ６８内の、前述の相互接続部または金属トレース３５ｄ、３５ｃ、または３５ｂのような、下にある相互接続部または金属トレースと接触している、前述の金属相互接続部１ａまたは１ｂのような、上にある金属相互接続部１に接続されている前述のメタルプラグ５ｃ、５ｄ、または５ｆのような、メタルプラグ５ｐを示す。十字線を取り囲んでいる円は、チップ６８内に、チップ６８を通して形成され、チップ６８内の、前述の支持材８０１のような、支持材上の、前述の相互接続部または金属トレース３５ａのような、相互接続部または金属トレースを下方へキャリア１１の導電層１８の下にある接点に接続する、前述の金属相互接続部１ｂのような、上にある金属相互接続部１に接続されている前述のメタルプラグ５ｅのような、メタルプラグ５ｐを示す。
【０７６８】
図２９７は、図２９７において線Ｑ−Ｑにそって切り取った断面図で示される前述のシステムインパッケージまたはマルチチップモジュール５５５、５５５ｂ、５５５ｃ、５５５ｅ、５５５ｇ、５５５ｈ、５５５ｊ、５５５ｍ、５５５ｎ、５５５ｏ、５５５ｑ、５５５ｒ、５５５ｓ、５５５ｕ、５５５ｖ、５５５ｗ、５５５ｙ、５５５ｚ、５５６ａ、５５６ｃ、５５６ｄ、５５６ｅ、５５６ｇ、または５５６ｈのチップ７２、ダミー基板１６５、メタルプラグ６ｐ（メタルプラグ６ａ〜６ｅを含む）、および金属相互接続部２（金属相互接続部２ａおよび２ｂを含む）の配置構成を示す概略上面斜視図の一例である。図２９７を参照すると、チップ７２が、ダミー基板１６５内に形成された開口部１６５ａ内に置かれ、封止／ギャップ充填材９８が、横方向の距離または間隔Ｄ４をそれぞれ有するギャップ４ａ内と、横方向の距離または間隔Ｄ５をそれぞれ有するギャップ８ａ内とに形成されていることがわかる。斜線を取り囲んでいない中空の円は、ダミー基板１６５内に、ダミー基板１６５を通して形成され、前述の金属相互接続部１ｂのような、下にある金属相互接続部１と接触している、上にある金属相互接続部２に接続されている前述のメタルプラグ６ａのような、メタルプラグ６ｐを示す。三角形を取り囲んでいる円は、チップ７２内に、チップ７２を通して形成され、前述の金属相互接続部１ａのような、下にある金属相互接続部１と接触している、前述の金属相互接続部２ａのような、上にある金属相互接続部２に接続されている前述のメタルプラグ６ｂのような、メタルプラグ６ｐを示す。斜線を取り囲んでいる円は、チップ７２内に形成され、チップ７２内の、前述の相互接続部または金属トレース５５ｃまたは５５ｂのような、下にある相互接続部または金属トレースと接触している、前述の金属相互接続部２ａのような、上にある金属相互接続部２に接続されている前述のメタルプラグ６ｃまたは６ｄのような、メタルプラグ６ｐを示す。十字線を取り囲んでいる円は、チップ７２内に、チップ７２を通して形成され、チップ７２内の、前述の支持材８０２のような、支持材上の、前述の相互接続部または金属トレース５５ａのような、相互接続部または金属トレースを下方へ前述の金属相互接続部１ｂのような、下にある金属相互接続部１に接続する、前述の金属相互接続部２ｂのような、上にある金属相互接続部２に接続されている前述のメタルプラグ６ｅのような、メタルプラグ６ｐを示す。
【０７６９】
図２９８は、図２９８において線Ｑ−Ｑにそって切り取った断面図で示される前述のシステムインパッケージまたはマルチチップモジュール５５５、５５５ｂ、５５５ｃ、５５５ｅ、５５５ｇ、５５５ｈ、５５５ｊ、５５５ｍ、５５５ｎ、５５５ｏ、５５５ｑ、５５５ｒ、５５５ｓ、５５５ｕ、５５５ｖ、５５５ｗ、５５５ｙ、５５５ｚ、５５６ａ、５５６ｃ、５５６ｄ、５５６ｅ、５５６ｇ、または５５６ｈのチップ１１８、ダミー基板１６５、メタルプラグ７ｐ（メタルプラグ７ａ〜７ｆを含む）、および金属相互接続部３（金属相互接続部３ａと３ｂと３ｃとを含む）の配置構成を示す概略上面斜視図の一例である。図２９８を参照すると、チップ１１８が、ダミー基板１５８内に形成された開口部１５８ａ内に置かれ、封止／ギャップ充填材１３８が、横方向の距離または間隔Ｄ７をそれぞれ有するギャップ４ｂ内と、横方向の距離または間隔Ｄ８をそれぞれ有するギャップ８ｂ内とに形成されていることがわかる。斜線を取り囲んでいない中空の円は、ダミー基板１５８内に、ダミー基板１５８を通して形成され、下にある金属相互接続部２と接触している、前述の金属相互接続部３ｃのような、上にある金属相互接続部３に接続されている前述のメタルプラグ７ａのような、メタルプラグ７ｐを示す。三角形を取り囲んでいる円は、チップ１１８内に、チップ１１８を通して形成され、前述の金属相互接続部２ａのような、下にある金属相互接続部２と接触している、前述の金属相互接続部３ａのような、上にある金属相互接続部３に接続されている前述のメタルプラグ７ｂのような、メタルプラグ７ｐを示す。斜線を取り囲んでいる円は、チップ１１８内に形成され、チップ１１８内の、前述の相互接続部または金属トレース７５ｄ、７５ｃ、または７５ｂのような、下にある相互接続部または金属トレースと接触している、前述の金属相互接続部３ａまたは３ｂのような、上にある金属相互接続部３に接続されている前述のメタルプラグ７ｃ、７ｄ、または７ｆのような、メタルプラグ７ｐを示す。十字線を取り囲んでいる円は、チップ１１８内に、チップ１１８を通して形成され、チップ１１８内の、前述の支持材８０３のような、支持材上の、前述の相互接続部または金属トレース７５ａのような、相互接続部または金属トレースを下方へ前述の金属相互接続部２ｂのような、下にある金属相互接続部２に接続する、前述の金属相互接続部３ｃのような、上にある金属相互接続部３に接続されている前述のメタルプラグ７ｅのような、メタルプラグ７ｐを示す。
【０７７０】
図８２、８４、１０３、１０５、１２８、１３０、１３６、１３８、１８１、１８３、２０７、２０９、２５０、２５２、２７０、もしくは２７２に示されているシステムインパッケージもしくはマルチチップモジュール、または図８３、８５、８８、１０４、１０６、１０９、１２９、１３１、１３２、１３７、１３９、１４０、１８２、１８４、１８５、２０８、２１０、２１１、２５１、２５３、２５４、２７１、２７３、または２７４に示されているマルチチップパッケージは、限定はしないが、例えば、電話機、コードレス電話、携帯電話、スマートフォン、ネットブックコンピュータ、ノートブックコンピュータ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯情報端末（ＰＤＡ）、ポケットパーソナルコンピュータ、ポータブルパーソナルコンピュータ、電子ブック、電子書籍、デスクトップコンピュータ、タブレットまたはスレートコンピュータ、車載電子製品、モバイルインターネットデバイス（ＭＩＤ）、モバイルテレビ、プロジェクター、モバイルプロジェクター、ピコプロジェクター、スマートプロジェクター、三次元（３Ｄ）ビデオディスプレイ、３Ｄテレビ（３Ｄ  ＴＶ）、３Ｄビデオゲーム機、モバイルコンピュータデバイス、コンピュータと電話の機能を併せ持つデバイスもしくはシステムであるモバイルコンピュフォン（モバイルフォンピュータまたはモバイルパーソナルコンピュータフォンとも称する）、または例えばクラウドコンピューティングに使用される高性能および／または低消費電力コンピュータまたはサーバーを含む、広範な電子デバイスにおいて使用することができる。
【０７７１】
説明されているコンポーネント、ステップ、特徴、メリット、および利点は、例示することをのみ目的としている。これらのいずれも、またこれらに関係する説明も、保護の範囲を制限する意図をいっさい持たない。他のいくつもの実施形態も企図される。これらは、少なくした、追加した、および／または異なる、コンポーネントと、ステップと、特徴と、メリットと、利点とを有する実施形態を含む。これらは、コンポーネントおよび／またはステップの配置および／または順序が異なる実施形態も含む。
【０７７２】
本開示を読むと、当業者であれば、本開示の実施形態、例えば、本明細書で説明されている構造の設計および／または方法の制御を、ハードウェア、ソフトウェア、ファームウェア、またはそのようなものの組合せによって、また１つまたは複数のネットワークを介して、実装することができることを理解するであろう。適切なソフトウェアは、状況に応じて変更したＲＦパルス列の実装を設計し、および／または制御する方法と技術（とその一部分）を実施するためのコンピュータ可読または機械可読命令を含むことができる。任意の好適なソフトウェア言語（機械依存または機械独立の）を利用することができる。さらに、本開示の実施形態は、さまざまな信号、例えば、ワイヤレスＲＦまたはＩＲ通信リンクを介して伝送されるか、またはインターネットからダウンロードされるような信号に含まれるか、またはそのような信号によって搬送されうる。
【０７７３】
別段の指定のない限り、以下の請求項への記載を含めて本明細書に記載されているすべての測定、値、定格、位置、大きさ、サイズ、および他の指定は、近似的であり、正確なものではない。これらは、これらが関係する機能と、また関係する技術分野において慣例となっているものと矛盾しない妥当な範囲を画定することを意図されている。さらに、別段の指定のない限り、与えられた数値範囲は、指定された下限値と上限値とを含むことが意図されている。さらに、別段の指定のない限り、すべての材料選択および数値は、好ましい実施形態を表し、他の範囲および／または材料も使用することができる。
【０７７４】
保護の範囲は、請求項によってのみ限定され、そのような範囲は、本明細書および引き続く審査履歴に照らして解釈される時に請求項において使用される言語の通常の意味と一致する広さの範囲であるものであり、またそのすべての構造的および機能的等価物を包含するものであることが意図され、そのように解釈すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１６Ａ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４２Ａ】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６６Ａ】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１５】
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【図１１６】
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【図１１７】
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【図１１８】
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【図１１９】
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【図１２０】
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【図１２１】
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【図１２２】
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【図１２３】
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【図１２４】
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【図１２５】
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【図１２６】
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【図１２７】
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【図１２８】
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【図１２９】
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【図１３０】
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【図１３１】
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【図１３２】
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【図１３３】
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【図１３４】
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【図１３５】
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【図１３６】
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【図１３７】
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【図１３８】
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【図１３９】
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【図１４０】
2013501356.tif 000145
【図１４１Ａ】
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【図１４１Ｂ】
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【図１４１Ｃ】
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【図１４１Ｄ】
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【図１４１Ｅ】
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【図１４１Ｆ】
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【図１４１Ｇ】
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【図１４１Ｈ】
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【図１４１Ｉ】
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【図１４１Ｊ】
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【図１４１Ｋ】
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【図１４１Ｌ】
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【図１４２】
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【図１４３】
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【図１４４】
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【図１４５】
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【図１４６】
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【図１４７】
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【図１４８】
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【図１４９】
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【図１５０】
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【図１５１】
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【図１５２】
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【図１５３】
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【図１５４】
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【図１５５】
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【図１５５Ａ】
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【図１５６】
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【図１５７】
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【図１５８】
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【図１５９】
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【図１６０】
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【図１６１】
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【図１６２】
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【図１６３】
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【図１６４】
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【図１６５】
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【図１６６】
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【図１６７】
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【図１６７Ａ】
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【図１６８】
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【図１６９】
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【図１７０】
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【図１７１】
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【図１７２】
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【図１７３】
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【図１７４】
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【図１７５】
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【図１７６】
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【図１７７】
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【図１７８】
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【図１７８Ａ】
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【図１７９】
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【図１８０】
2013501356.tif 000199
【図１８１】
2013501356.tif 000200
【図１８２】
2013501356.tif 000201
【図１８３】
2013501356.tif 000202
【図１８４】
2013501356.tif 000203
【図１８５】
2013501356.tif 000204
【図１８６】
2013501356.tif 000205
【図１８７】
2013501356.tif 000206
【図１８８】
2013501356.tif 000207
【図１８９】
2013501356.tif 000208
【図１９０】
2013501356.tif 000209
【図１９１】
2013501356.tif 000210
【図１９２】
2013501356.tif 000211
【図１９３】
2013501356.tif 000212
【図１９４】
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【図１９５】
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【図１９６】
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【図１９７】
2013501356.tif 000216
【図１９８】
2013501356.tif 000217
【図１９９】
2013501356.tif 000218
【図２００】
2013501356.tif 000219
【図２０１】
2013501356.tif 000220
【図２０２】
2013501356.tif 000221
【図２０３】
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【図２０４】
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【図２０５】
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【図２０６】
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【図２０７】
2013501356.tif 000226
【図２０８】
2013501356.tif 000227
【図２０９】
2013501356.tif 000228
【図２１０】
2013501356.tif 000229
【図２１１】
2013501356.tif 000230
【図２１２Ａ】
2013501356.tif 000231
【図２１２Ｂ】
2013501356.tif 000232
【図２１２Ｃ】
2013501356.tif 000233
【図２１２Ｄ】
2013501356.tif 000234
【図２１２Ｅ】
2013501356.tif 000235
【図２１２Ｆ】
2013501356.tif 000236
【図２１２Ｇ】
2013501356.tif 000237
【図２１２Ｈ】
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【図２１２Ｉ】
2013501356.tif 000239
【図２１２Ｊ】
2013501356.tif 000240
【図２１２Ｋ】
2013501356.tif 000241
【図２１２Ｌ】
2013501356.tif 000242
【図２１２Ｍ】
2013501356.tif 000243
【図２１２Ｎ】
2013501356.tif 000244
【図２１３】
2013501356.tif 000245
【図２１４】
2013501356.tif 000246
【図２１５】
2013501356.tif 000247
【図２１６】
2013501356.tif 000248
【図２１７】
2013501356.tif 000249
【図２１８】
2013501356.tif 000250
【図２１９】
2013501356.tif 000251
【図２２０】
2013501356.tif 000252
【図２２１】
2013501356.tif 000253
【図２２２】
2013501356.tif 000254
【図２２３】
2013501356.tif 000255
【図２２４】
2013501356.tif 000256
【図２２５】
2013501356.tif 000257
【図２２６】
2013501356.tif 000258
【図２２７】
2013501356.tif 000259
【図２２８】
2013501356.tif 000260
【図２２９】
2013501356.tif 000261
【図２３０】
2013501356.tif 000262
【図２３１】
2013501356.tif 000263
【図２３２】
2013501356.tif 000264
【図２３３】
2013501356.tif 000265
【図２３４】
2013501356.tif 000266
【図２３５】
2013501356.tif 000267
【図２３６】
2013501356.tif 000268
【図２３７】
2013501356.tif 000269
【図２３８】
2013501356.tif 000270
【図２３９】
2013501356.tif 000271
【図２４０】
2013501356.tif 000272
【図２４１】
2013501356.tif 000273
【図２４２】
2013501356.tif 000274
【図２４３】
2013501356.tif 000275
【図２４４】
2013501356.tif 000276
【図２４５】
2013501356.tif 000277
【図２４６】
2013501356.tif 000278
【図２４７】
2013501356.tif 000279
【図２４８】
2013501356.tif 000280
【図２４９】
2013501356.tif 000281
【図２５０】
2013501356.tif 000282
【図２５１】
2013501356.tif 000283
【図２５２】
2013501356.tif 000284
【図２５３】
2013501356.tif 000285
【図２５４】
2013501356.tif 000286
【図２５５】
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【図２５６】
2013501356.tif 000288
【図２５７】
2013501356.tif 000289
【図２５８】
2013501356.tif 000290
【図２５９】
2013501356.tif 000291
【図２６０】
2013501356.tif 000292
【図２６１】
2013501356.tif 000293
【図２６２】
2013501356.tif 000294
【図２６３】
2013501356.tif 000295
【図２６４】
2013501356.tif 000296
【図２６５】
2013501356.tif 000297
【図２６６】
2013501356.tif 000298
【図２６７】
2013501356.tif 000299
【図２６８】
2013501356.tif 000300
【図２６９】
2013501356.tif 000301
【図２７０】
2013501356.tif 000302
【図２７１】
2013501356.tif 000303
【図２７２】
2013501356.tif 000304
【図２７３】
2013501356.tif 000305
【図２７４】
2013501356.tif 000306
【図２７５Ａ】
2013501356.tif 000307
【図２７５Ｂ】
2013501356.tif 000308
【図２７５Ｃ】
2013501356.tif 000309
【図２７５Ｄ】
2013501356.tif 000310
【図２７５Ｅ】
2013501356.tif 000311
【図２７５Ｆ】
2013501356.tif 000312
【図２７５Ｇ】
2013501356.tif 000313
【図２７５Ｈ】
2013501356.tif 000314
【図２７５Ｉ】
2013501356.tif 000315
【図２７５Ｊ】
2013501356.tif 000316
【図２７５Ｋ】
2013501356.tif 000317
【図２７５Ｌ】
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【図２７６】
2013501356.tif 000319
【図２７７】
2013501356.tif 000320
【図２７８】
2013501356.tif 000321
【図２７９】
2013501356.tif 000322
【図２８０】
2013501356.tif 000323
【図２８１】
2013501356.tif 000324
【図２８２】
2013501356.tif 000325
【図２８３】
2013501356.tif 000326
【図２８４】
2013501356.tif 000327
【図２８５】
2013501356.tif 000328
【図２８６】
2013501356.tif 000329
【図２８７】
2013501356.tif 000330
【図２８８】
2013501356.tif 000331
【図２８９】
2013501356.tif 000332
【図２９０】
2013501356.tif 000333
【図２９１】
2013501356.tif 000334
【図２９２】
2013501356.tif 000335
【図２９３】
2013501356.tif 000336
【図２９４】
2013501356.tif 000337
【図２９５】
2013501356.tif 000338
【図２９６】
2013501356.tif 000339
【図２９７】
2013501356.tif 000340
【図２９８】
2013501356.tif 000341
【手続補正書】
【提出日】平成24年3月27日(2012.3.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
システムインパッケージであって、
キャリア（１１）と、
第１の半導体基板（５８）と、前記第１の半導体基板（５８）の底面の下の第１の金属層（３４又は２６）と、前記第１の半導体基板（５８）の前記底面の下および前記第１の金属層（３４又は２６）の上の第１誘電体層（４８）とを備える、前記キャリア（１１）の上にある第１のチップ（６８）と、
前記第１の半導体基板（５８）の頂面（５８ｓ）（top surface）と実質的に同一平面である頂面（５８ｓ）を有する第２の半導体基板（５８）を備え、前記第１のチップ（６８）から隔てられている、前記キャリア（１１）の上にある第２のチップ（６８）と、
前記第１のチップ（６８）と前記第２のチップ（６８）との間のギャップ内に設けられたギャップ充填材（６４）と、
前記第１の半導体基板（５８）と前記第１誘電体層（４８）とを垂直方向に貫通し、前記第１の金属層（３４又は２６）と接触する、前記第１のチップ（６８）内の第１のメタルプラグ（５ｐ）と、
前記第１の半導体基板（５８）によって取り囲まれ、前記第１のメダルプラグ（５ｐ）を取り囲む第１の絶縁体（５０又は５００ａ）と、
前記第１の半導体基板（５８）の前記頂面（５８ｓ）上、および前記第２の半導体基板（５８）の前記頂面（５８ｓ）上、および前記ギャップ充填材（６４）上の第１の誘電体構造物（６０又は６６）と、
前記第１のメタルプラグ（５ｐ）に接続される、前記第１の誘電体構造物（６０又は６６）内と前記第１のチップ（６８）の上とにある、第１の金属相互接続部（１）と、
前記第１の誘電体構造物（６０又は６６）の上と前記第１の金属相互接続部（１）の上とにある第３のチップ（７２）と、
前記第３のチップ（７２）の第３の半導体基板（９６）を垂直方向に貫通し、前記第１の金属相互接続部（１）と接触する、前記第３のチップ内（７２）の第２のメタルプラグ（６ｐ）と、
前記第３の半導体基板（９６）によって取り囲まれ、前記第２のメタルプラグ（６ｐ）を取り囲む第２の絶縁体（９０又は５００ａ）と、
前記第３の半導体基板（９６）の頂面（９６ｓ）上の第２の誘電体構造物（８８又は１２０）と、
前記第２のメタルプラグ（６ｐ）に接続される、前記第２の誘電体構造物（８８又は１２０）内と前記第３のチップ（７２）の上とにある、第２の金属相互接続部（２）と
を備えるシステムインパッケージ。
【請求項２】
前記キャリア（１１）は、シリコン基板、ガラス基板、セラミック基板、金属基板、又は有機ポリマー基板を備える請求項１に記載のシステムインパッケージ。
【請求項３】
前記第１のチップ（６８）は、中央演算処理装置（ＣＰＵ）チップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップ、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）チップ、ベースバンドチップ、論理チップ、アナログチップ、パワーデバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、及びＢｌｕｅｔｏｏｔｈチップ、又は、中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、ベースバンド回路ブロック、Ｂｌｕｅｔｏｏｔｈ回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロックのうちの１つまたは複数を備えるシステムオンチップ（ＳＯＣ）を備える請求項１に記載のシステムインパッケージ。
【請求項４】
前記第１の半導体基板（５８）は、２から２０マイクロメートルまでの範囲の厚さを有する請求項１に記載のシステムインパッケージ。
【請求項５】
前記第２のメタルプラグ（６ｐ）は、前記第３のチップ（７２）の第２の金属層（１０６又は１１４）とさらに接触し、前記第２の金属層（１０６又は１１４）は、前記第３の半導体基板（９６）の下にある請求項１に記載のシステムインパッケージ。
【請求項６】
前記第２のチップ（６８）内に第３のメタルプラグ（５ｐ）をさらに備え、前記第３のメタルプラグ（５ｐ）は、前記第２の半導体基板（５８）を垂直方向に貫通し、前記第２のチップ（６８）の第２の金属層（３４又は２６）と接触し、前記第２の金属層（３４又は２６）は、前記第２の半導体基板（５８）の底面の下にあり、前記第１の金属相互接続部（１）は、さらに前記第２のチップ（６８）の上にあり、前記第３のメタルプラグ（５ｐ）に接続される請求項１に記載のシステムインパッケージ。
【請求項７】
前記第１のメタルプラグ（５ｐ）は、前記キャリア（１１）の接点（１８）と接触する請求項１に記載のシステムインパッケージ。
【請求項８】
前記第１のチップ（６８）内の第３のメタルプラグ（５ｐ）と、
前記第２のチップ（６８）内の第４のメタルプラグ（５ｐ）と、
前記第１の誘電体構造物（６０又は６６）内と前記第１および第２のチップ（６８）の上とにある第３の金属相互接続部（１）と
をさらに備え、前記第３のメタルプラグ（５ｐ）は、前記第１の半導体基板（５８）を垂直方向に貫通し、前記第１のチップ（６８）の第２の金属層（３４又は２６）と接触し、
前記第２の金属層（３４又は２６）は、前記第１の半導体基板（５８）の前記底面の下にあり、
前記第４のメタルプラグ（５ｐ）は、前記第２の半導体基板（５８）を垂直方向に貫通し、前記第２のチップ（６８）の第３の金属層（３４又は２６）と接触し、
前記第３の金属層（３４又は２６）は、前記第２の半導体基板（５８）の底面の下にあり、
前記第３の金属相互接続部（１）は、前記第３のメタルプラグ（５ｐ）と前記第４のメタルプラグ（５ｐ）とを接続する請求項１に記載のシステムインパッケージ。
【請求項９】
前記第１のチップ（６８）は、前記第２のチップ（６８）の回路設計と異なる回路設計を有する請求項１に記載のシステムインパッケージ。
【請求項１０】
前記キャリア（１１）の上と前記ギャップ内とにダミー基板（６２）をさらに備え、
前記ダミー基板（６２）は、前記第１の半導体基板（５８）の前記頂面（５８ｓ）と実質的に同一平面である頂面（６２ｓ）を有し、前記第１の誘電体構造物（６０又は６６）は、さらに前記ダミー基板（６２）の前記頂面（６２ｓ）上にある請求項１に記載のシステムインパッケージ。
【請求項１１】
前記第２の金属相互接続部に接続された金属バンプ（１２６又は６６６）をさらに備え、前記金属バンプは、スズ、銅、ニッケル、又は金を備える請求項１に記載のシステムインパッケージ。
【請求項１２】
前記第１の金属相互接続部（１）は、信号トレース、電源トレース、又はグランドトレースを備える請求項１に記載のシステムインパッケージ。
【請求項１３】
前記第１の絶縁体（５０又は５００ａ）は、前記第１のメタルプラグ（５ｐ）の側壁上と、前記第１の金属層（３４又は２６）の頂面に接する第２誘電体層（５０）を備え、
前記第１のメタルプラグ（５ｐ）は、前記第２誘電体層（５０）によって取り囲まれる請求項１に記載のシステムインパッケージ。
【請求項１４】
前記第２の絶縁体（９０又は５００ａ）は、前記第３の半導体基板内に絶縁リング（５００ａ）を備え、
前記第２のメタルプラグ（６ｐ）は、前記絶縁リング（５００ａ）を垂直方向に貫通し、前記絶縁リング（５００ａ）によって取り囲まれる請求項１に記載のシステムインパッケージ。
【請求項１５】
前記第２のメタルプラグ（６ｐ）は、前記第２の絶縁体（９０又は５００ａ）内の電気メッキされた銅（８６）と前記第２のメタルプラグ（６ｐ）の境界線でチタン含有またはタンタル含有層（９２）とを備える請求項１に記載のシステムインパッケージ。
【請求項１６】
前記第１の金属相互接続部（１）は、電気メッキされた銅層（５６）と前記電気メッキされた銅層（５６）の底部及び側壁にあるチタン含有またはタンタル含有層（５２）とを備える請求項１に記載のシステムインパッケージ。
【請求項１７】
前記第１の金属相互接続部（１）は、チタン含有またはタンタル含有層（５２）と、このチタン含有またはタンタル含有層（５２）上の電気メッキされた銅層（５６）と、を備え、
前記電気メッキされた銅層（５６）は、前記チタン含有またはタンタル含有層（５２）で被覆されない側壁を有する請求項１に記載のシステムインパッケージ。
【請求項１８】
前記第３のチップ（７２）内に第３のメタルプラグ（６ｐ）をさらに備え、
前記第３のメタルプラグ（６ｐ）は、前記第３の半導体基板（９６）を垂直方向に貫通し、前記第３のチップ（６ｐ）の第２の金属層（１０６又は１１４）と接触し、前記第２の金属層（１０６又は１１４）は、前記第３の半導体基板（９６）の底面の下にあり、前記第２の金属相互接続部（２）は、前記第３のメタルプラグ（６ｐ）にさらに接続される請求項１に記載のシステムインパッケージ。
【請求項１９】
前記第１のチップと前記第３のチップ（６８及び７２）との間で並列データ通信するビット線の総数は、１２８より多く、前記ビット線のうちの１本は、前記第１のメタルプラグと、前記第２のメタルプラグと、前記第３のメタルプラグ（５ｐ及び６ｐ）と、前記第１の金属相互接続部と、前記第２の金属相互接続部（１及び２）とによって提供される請求項１８に記載のシステムインパッケージ。
【請求項２０】
前記第１の金属相互接続部（１）は、前記第１の誘電体構造物（６０）の頂面と実質的に同一平面である頂面を有する請求項１に記載のシステムインパッケージ。
【請求項２１】
前記第１の半導体基板（５８）は、１から５０マイクロメートルまでの範囲の厚さを有する請求項１に記載のシステムインパッケージ。
【請求項２２】
前記第３の半導体基板（９６）は、１から５０マイクロメートルまでの範囲の厚さを有する請求項１に記載のシステムインパッケージ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０７７４
【補正方法】変更
【補正の内容】
【０７７４】
保護の範囲は、請求項によってのみ限定され、そのような範囲は、本明細書および引き続く審査履歴に照らして解釈される時に請求項において使用される言語の通常の意味と一致する広さの範囲であるものであり、またそのすべての構造的および機能的等価物を包含するものであることが意図され、そのように解釈すべきである。  
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。  
（付記１）
システムインパッケージであって、
キャリアと、
１から５０マイクロメートルまでの範囲の厚さを有する第１の半導体基板と、前記第１の半導体基板の底面の下の第１の金属層と、前記第１の半導体基板の前記底面の下および前記第１の金属層の上の誘電体層とを備える、前記キャリアの上にある第１のチップと、
前記第１の半導体基板の頂面（top surface）と実質的に同一平面である頂面を有する第２の半導体基板を備え、前記第１のチップから隔てられている、前記キャリアの上にある第２のチップと、
前記第１のチップと前記第２のチップとの間のギャップ内に設けられたギャップ充填材と、
前記第１の半導体基板と前記誘電体層とを貫通し、前記第１の金属層と接触する、前記第１のチップ内の第１のメタルプラグと、
前記第１の半導体基板によって取り囲まれ、前記第１のメダルプラグを取り囲む第１の絶縁体と、
前記第１の半導体基板の前記頂面上、および前記第２の半導体基板の前記頂面上、および前記ギャップ充填材上の第１の誘電体構造物と、
前記第１のメタルプラグに接続される、前記第１の誘電体構造物内と前記第１のチップの上とにある、第１の金属相互接続部と、
１から５０マイクロメートルまでの範囲の厚さを有する第３の半導体基板を備える、前記第１の誘電体構造物の上と前記第１の金属相互接続部の上とにある第３のチップと、
前記第３のチップを貫通し、前記第１の金属相互接続部と接触する、前記第３のチップ内の第２のメタルプラグと、
前記第３の半導体基板によって取り囲まれ、前記第２のメタルプラグを取り囲む第２の絶縁体と、
前記第３の半導体基板の頂面上の第２の誘電体構造物と、
前記第２のメタルプラグに接続される、前記第２の誘電体構造物内と前記第３のチップの上とにある、第２の金属相互接続部と
を備えるシステムインパッケージ。  
（付記２）
前記キャリアは、シリコン基板、ガラス基板、セラミック基板、金属基板、および有機ポリマー基板のうちの１つを備える付記１に記載のシステムインパッケージ。
（付記３）
前記第１のチップは、中央演算処理装置（ＣＰＵ）チップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップ、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）チップ、ベースバンドチップ、論理チップ、アナログチップ、パワーデバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、及びＢｌｕｅｔｏｏｔｈチップ、ならびに、中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、ベースバンド回路ブロック、Ｂｌｕｅｔｏｏｔｈ回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロックのうちの１つまたは複数を備えるシステムオンチップ（ＳＯＣ）のうちの１つを備える付記１に記載のシステムインパッケージ。
（付記４）
前記第１の半導体基板の前記厚さは、２から２０マイクロメートルまでの範囲である付記１に記載のシステムインパッケージ。
（付記５）
前記第２のメタルプラグは、前記第３のチップの第２の金属層とさらに接触し、前記第２の金属層は、前記第３の半導体基板の下にある付記１に記載のシステムインパッケージ。
（付記６）
前記第２のチップ内に第３のメタルプラグをさらに備え、前記第３のメタルプラグは、前記第２の半導体基板を貫通し、前記第２のチップの第２の金属層と接触し、前記第２の金属層は、前記第２の半導体基板の底面の下にあり、前記第１の金属相互接続部は、さらに前記第２のチップの上にあり、前記第３のメタルプラグに接続される付記１に記載のシステムインパッケージ。
（付記７）
前記第１のメタルプラグは、前記第１のチップを貫通し、前記キャリアの接点と接触する付記１に記載のシステムインパッケージ。
（付記８）
前記第１のチップ内の第３のメタルプラグと、
前記第２のチップ内の第４のメタルプラグと、
前記第１の誘電体構造物内と前記第１および第２のチップの上とにある第３の金属相互接続部と
をさらに備え、前記第３のメタルプラグは、前記第１の半導体基板を貫通し、前記第１のチップの第２の金属層と接触し、
前記第２の金属層は、前記第１の半導体基板の前記底面の下にあり、
前記第４のメタルプラグは、前記第２の半導体基板を貫通し、前記第２のチップの第３の金属層と接触し、
前記第３の金属層は、前記第２の半導体基板の底面の下にあり、
前記第３の金属相互接続部は、前記第３のメタルプラグと前記第４のメタルプラグとを接続する付記１に記載のシステムインパッケージ。
（付記９）
前記第１のチップは、前記第２のチップの回路設計と異なる回路設計を有する付記１に記載のシステムインパッケージ。
（付記１０）
前記キャリアの上と前記ギャップ内とにダミー基板をさらに備え、
前記ダミー基板は、前記第１の半導体基板の前記頂面と実質的に同一平面である頂面を有し、前記第１の誘電体構造物は、さらに前記ダミー基板の前記頂面上にある付記１に記載のシステムインパッケージ。
（付記１１）
前記第２の金属相互接続部に接続された金属バンプをさらに備え、前記金属バンプは、スズ、銅、ニッケル、および金のうちの１つを備える付記１に記載のシステムインパッケージ。
（付記１２）
前記第１の金属相互接続部は、信号トレース、電源トレース、およびグランドトレースのうちの１つを備える付記１に記載のシステムインパッケージ。
（付記１３）
前記第１の絶縁体は、前記第１のメタルプラグの側壁上と、前記第１の金属層の頂面上とに側壁誘電体層を備え、
前記第１のメタルプラグは、前記側壁誘電体層によって取り囲まれる付記１に記載のシステムインパッケージ。
（付記１４）
前記第２の絶縁体は、前記第３の半導体基板内に絶縁リングを備え、
前記第２のメタルプラグは、前記絶縁リングを貫通し、前記絶縁リングによって取り囲まれる付記１に記載のシステムインパッケージ。
（付記１５）
前記第２のメタルプラグは、電気メッキされた銅と前記電気メッキされた銅を取り囲むチタン含有またはタンタル含有層とを備える付記１に記載のシステムインパッケージ。
（付記１６）
前記第１の金属相互接続部は、電気メッキされた銅層と前記電気メッキされた銅層の底部及び複数の側壁にあるチタン含有またはタンタル含有層とを備え、
前記電気メッキされた銅層は、前記第１の誘電体構造物内と、前記第１のチップの上とにある付記１に記載のシステムインパッケージ。
（付記１７）
前記第１の金属相互接続部は、電気メッキされた銅層と、前記電気メッキされた銅層の底部にあり、該銅層の側壁にはない、チタン含有またはタンタル含有層とを備え、
前記電気メッキされた銅層は、前記第１の誘電体構造物内と、前記第１のチップの上とにある付記１に記載のシステムインパッケージ。
（付記１８）
前記第３のチップ内に第３のメタルプラグをさらに備え、
前記第３のメタルプラグは、前記第３の半導体基板を貫通し、前記第３のチップの第２の金属層と接触し、前記第２の金属層は、前記第３の半導体基板の底面の下にあり、前記第２の金属相互接続部は、前記第３のメタルプラグにさらに接続される付記１に記載のシステムインパッケージ。
（付記１９）
前記第１のチップと前記第３のチップとの間で並列データ通信するビット線の総数は、１２８より多く、前記ビット線のうちの１本は、前記第１のメタルプラグと、前記第２のメタルプラグと、前記第３のメタルプラグと、前記第１の金属相互接続部と、前記第２の金属相互接続部とによって提供される付記１８に記載のシステムインパッケージ。
（付記２０）
前記第１の金属相互接続部は、前記第１の誘電体構造物の頂面と実質的に同一平面である頂面を有する付記１に記載のシステムインパッケージ。
【国際調査報告】
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2013501356.tif 000343
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