(57)【要約】  終端信号レベルに応じて、１つ又は複数の有限終端インピーダンス値設定の間で、メモリのメモリ入出力（I／O）インターフェースに動的にスイッチングする方法と装置が本明細書で説明される。本方法は：メモリの入出力（I／O）インターフェースの終端ユニットに対して、第１の終端インピーダンス値設定を設定するステップと；そのメモリがアクセスされていないときは、その第１の終端インピーダンス値設定をその終端ユニットに割り当てるステップと；終端信号レベルに応じて、その第１の終端インピーダンス値設定から第２の終端インピーダンス値設定にスイッチングするステップとを含む。
2013534014.tif 000002
【特許請求の範囲】
【請求項１】
方法において：
メモリの入出力（I／O）インターフェースの終端ユニットに対して、第１の終端インピーダンス値設定を設定するステップと；
前記メモリがアクセスされていないとき、前記第１の終端インピーダンス値設定を前記終端ユニットに割り当てるステップと；
終端信号レベルに応じて、前記第１の終端インピーダンス値設定から第２の終端インピーダンス値設定へスイッチするステップと、を含む方法。
【請求項２】
前記第１の終端インピーダンス値を設定するステップには、オペレーティングシステムを介して前記第１の終端インピーダンス値によって前記メモリ内のレジスタを設定するステップを含む、請求項１記載の方法。
【請求項３】
前記第１の終端インピーダンス値はデフォルトインピーダンス値である、請求項１記載の方法。
【請求項４】
前記終端信号レベルは前記メモリのオンダイ終端（ODT）信号である、請求項１記載の方法。
【請求項５】
前記第１の終端インピーダンス値設定から第２の終端インピーダンス値設定へのスイッチする前記ステップは前記ODT信号がアサートされるときに発生する、請求項４記載の方法。
【請求項６】
前記第１の終端インピーダンス値設定を前記終端ユニットに割り当てる前記ステップは前記ODT信号が反アサートされるときに発生する、請求項４記載の方法。
【請求項７】
前記第１及び第２の終端値設定を前記メモリのレジスタにそれぞれ設定するステップを更に含む、請求項１記載の方法。
【請求項８】
前記終端ユニットはターンオン又はオフするよう動作可能な複数のプルアップレジスタを含み、及び、前記第１の終端インピーダンス値設定を前記終端ユニットに割り当てるステップには前記複数のレジスタからのレジスタをターンオン又はオフするステップを含む、請求項１記載の方法。
【請求項９】
前記メモリの前記I／Oインターフェースは前記メモリのダブルデータレート４（DDR4）インターフェースである、請求項１記載の方法。
【請求項１０】
前記メモリは、１つ以上のダイナミックランダムアクセスメモリ（DRAMs）を有するデュアルインラインメモリモジュール（DIMM）であるメモリモジュールの中に存在する、請求項１記載の方法。
【請求項１１】
前記メモリはダイナミックアクセスメモリ（DRAM）である、請求項１記載の方法。
【請求項１２】
装置において：
メモリの入出力（I／O）インターフェースの終端ユニットに対して、第１の終端インピーダンス値設定を備えたレジスタを有するメモリにアクセスするよう動作可能なインターフェースと；
前記メモリがアクセスされていないとき、前記第１の終端インピーダンス値設定を前記終端ユニットに割り当てるよう動作可能な第１ロジックと；
終端信号レベルに応じて、前記第１の終端インピーダンス値設定から第２の終端インピーダンス値設定にスイッチするよう動作可能な第２ロジックと、を含む、装置。
【請求項１３】
前記メモリの前記I／Oインターフェースは前記メモリのダブルデータレート４（DDR４）インターフェースである、請求項１２記載の装置。
【請求項１４】
前記メモリはダイナミックランダムアクセスメモリ（DRAM）である、請求項１２記載の装置。
【請求項１５】
前記メモリは、１つ以上のダイナミックランダムアクセスメモリ（DRAMｓ）を備えたデュアルインラインメモリモジュール（DIMM）であるメモリモジュールの中に存在する、請求項１２記載の装置。
【請求項１６】
前記終端ユニットは、前記終端信号レベルに応じて、ターンオン又はオフするように動作可能な複数のプルアップレジスタを含む、請求項１２記載の装置。
【請求項１７】
前記第１及び第２ロジックユニットは、前記複数のレジスタからのレジスタをターンオン又はオフするよう動作可能であり、前記終端ユニットのインピーダンスを前記第１及び第２の終端インピーダンス値設定にそれぞれ設定する、請求項１２記載の装置。
【請求項１８】
前記レジスタは、オペレーティングシステムを介して前記１及び第２の終端インピーダンス値設定により設定されるよう動作可能である、請求項１２記載の装置。
【請求項１９】
前記終端信号レベルは、前記メモリのオンダイ終端（ODT）信号である、請求項１２記載の装置。
【請求項２０】
前記第２ロジックユニットは、前記ODT信号がアサートされているとき、前記第１の終端インピーダンス値設定から前記第２の終端インピーダンス値設定にスイッチするよう動作可能である、請求項１９記載の装置。
【請求項２１】
前記第１ロジックユニットは、前記ODT信号が反アサートされているとき、前記第１の終端インピーダンス値設定を前記終端ユニットに割り当てるよう動作可能である、請求項１９記載の装置。
【請求項２２】
システムにおいて：
メモリのI／Oインターフェースの終端ユニットに対して、第１の終端インピーダンス値設定を保存するよう動作可能なレジスタを有するメモリと；
前記メモリに接続され、前記メモリのI／Oインターフェースの前記終端インピーダンス値設定を調整するよう動作可能なメモリコントローラと、を含み、当該メモリコントローラは：
前記メモリがアクセスされていないとき、前記第１の終端インピーダンス値設定を前記終端ユニットに割り当てるよう動作可能な第１ロジックと；
終端信号レベルに応じて、前記第１の終端インピーダンス値設定を第２の終端インピーダンス値設定にスイッチするよう動作可能な第２ロジックと、を含むシステム。
【請求項２３】
前記メモリの前記I／Oインターフェースは、前記メモリのダブルデータレート４（DDR４）インターフェースである、請求項２２記載のシステム。
【請求項２４】
前記メモリはダイナミックランダムアクセスメモリ（DRAM）である、請求項２２記載のシステム。
【請求項２５】
前記メモリは、１つ以上のダイナミックランダムアクセスメモリ（DRAMｓ）を備えたデュアルインラインメモリモジュール（DIMM）であるメモリの中に存在する、請求項２２記載のシステム。
【請求項２６】
前記終端ユニットは、前記終端信号レベルに応じて、ターンオン又はオフするよう動作可能な複数のプルアップレジスタを含む、請求項２２記載のシステム。
【請求項２７】
前記第１及び第２ロジックユニットは、前記複数のレジスタからのレジスタをターンオン又はオフするように動作可能であり、前記終端ユニットのインピーダンスを前記第１及び第２の終端インピーダンス値設定にそれぞれ設定する、請求項２２記載のシステム。
【請求項２８】
前記レジスタは、オペレーティングシステム又は前記メモリコントローラにより、前記第１及び第２の終端インピーダンス値で設定されるよう動作可能である、請求項２２記載のシステム。
【請求項２９】
前記終端信号レベルは前記メモリのオンダイ終端（ODT）信号である、請求項２２記載のシステム。
【請求項３０】
前記第２ロジックユニットは、前記ODT信号がアサートされると、前記第１の終端インピーダンス値設定から前記第２の終端インピーダンス値設定へスイッチするよう動作可能であり、及び、前記第１ロジックユニットは、前記ODT信号が反アサートされると、前記第１の終端インピーダンス値設定を前記終端ユニットに割り当てるよう動作可能である、請求項２９記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態はメモリ分野に一般的に関連する。さらに詳しくは、本発明の実施形態は、１つ以上の有限な終端インピーダンス値設定の間で、終端信号レベルに応じて、メモリのメモリ入出力（I／O）インターフェースに動的にスイッチングする方法及び装置に関連する。
【背景技術】
【０００２】
コンピュータシステムの典型的なシステムでは、メモリコントローラはそのコンピュータシステム内でメモリモジュールのアクセスを容易にする。そのメモリモジュールはランク（Ranks）として言及される１つ以上のメモリを含んでもよい。そのメモリコントローラは、入出力（I／O）インターフェースと伝送回線とを介して、メモリモジュールのランクと通信する。そのI／Oインターフェースはメモリコントローラ端部とメモリモジュール端部の両方に存在する。そのメモリコントローラは、そのI／Oインターフェースを介して、多数の信号をランクに伝送し、その信号にはアドレス信号、コントロール信号、クロック信号等が含まれ、ランクからデータにアクセスするか、又は、データをランクに送信する。
【０００３】
ランクとメモリコントローラとの間の正確な通信のため、終端インピーダンスはメモリコントローラ及び／又はランクのI／Oインターフェース上にセットされる。本明細書では、「正確な通信」の用語はメモリモジュールとメモリコントローラの間で期待されるデータを送信及び／又は受信することを指し、その期待されるデータは、性能仕様、例えば、タイミング、電圧マージン、信号インテグリティ等を満たす。終端インピーダンスの値は、メモリコントローラとランクとの間で通信されている信号品質を決定する。
【０００４】
典型的には、メモリコントローラによって開始されるメモリアクセス（例えばメモリ読み出し）の間は、ランクでのI／Oインターフェースの終端インピーダンスは或る値に設定され、そうして、ランクとメモリコントローラ間で通信されている信号へのノイズを低減する。ダブルデータレート３（DDR３）I／Oインターフェースに対しては、メモリコントローラは、アクセスされているランクのDDR３I／Oインターフェースでの終端インピーダンスを、単一有限終端値に設定するよう動作可能なだけである。アクセスされていないランクのDDR3  I／Oインターフェースに対する終端インピーダンスは、デフォルトの終端インピーダンス値として、高インピーダンス値（終端デバイスをトライステートすることによって生じる無限インピーダンス）に設定される。
【０００５】
DDR3  I／Oインターフェースに対するデフォルトの終端インピーダンス値が高インピーダンス値である一理由は、電力消費を節約するためである。DDR3  I／Oインターフェースは、仕様によって定められ、電源ノードに接続されたプルアップ終端レジスタと、グランドサプライノードに接続されたプルダウン終端レジスタとを有する中間タップ終端スキームを含む。そうした中間タップ終端スキームは、プルアップ終端レジスタとプルダウン終端レジスタとを介して、電源ノードからグランドノードまでの電気路を供給する。その電気路は、中間タップ終端スキームが有効になるときに電力消費源になる。
【０００６】
ランク上にメモリアクセスがないとき、DDR3  I／Oインターフェース上の電力消費を節約するため、ランクの終端インピーダンスは、高インピーダンスのデフォルト値のままである。そうした高終端インピーダンス（即ち、無限インピーダンス）は、メモリコントローラと他のアクティブなランクとの間で通信されている読み出し信号のタイミングと電圧マージンを低減する。メモリI／Oインターフェースの更なる高速化に対する要求は増大しており、例えば、DDR３I／Oインターフェースの速度は１６００−３２００メガトランスファ（MT）／秒  ｖｓ  ダブルデータレート４（DDR４）I／Oインターフェースは８００−１６００MT／ｓであり、従って、高終端インピーダンスのデフォルト値はメモリシステム性能を低下する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、上述の問題を解決することである。
【課題を解決するための手段】
【０００８】
終端信号レベルに応じて、１つ又は複数の有限終端インピーダンス値設定の間で、メモリのメモリ入出力（I／O）インターフェースに動的にスイッチングする方法と装置が提供される。
【図面の簡単な説明】
【０００９】
本発明の実施形態は、以下で与えられる詳細な説明と本発明の様々な実施形態に係る添付図面とからより詳しく理解されるだろう。しかし、そうした実施形態の説明や図面は本発明をその実施形態に限定するように考慮されるべきではなく、単に説明と理解のためのものである。
【図１】図１は本発明の一実施形態に従ったメモリコントローラとメモリモジュールとを含むメモリシステムであり、有限終端インピーダンス設定をメモリモジュールの範囲内のランクに動的に供給する。
【図２Ａ】図２Aは、本発明の一実施形態に従ったメモリコントローラであり、有限終端インピーダンス設定をランクに動的に供給する。
【図２Ｂ】図２Bは、本発明の一実施形態に従ったメモリランクであり、有限終端インピーダンス設定を、そのメモリランクのオンダイ終端ユニットに動的に供給する。
【図３】図３は、本発明の一実施形態に従った、有限終端インピーダンス設定をメモリランクに動的に供給するフローチャートである。
【図４】図４は、本発明の一実施形態に従ったコンピュータシステムであり、動的なメモリ終端インピーダンス設定をメモリランクに供給する方法を実施する。
【発明を実施するための形態】
【００１０】
本発明の実施形態は、終端信号レベルに応じて、１つ以上の有限終端インピーダンス値設定の間でメモリのメモリ入出力（I／O）インターフェースへ動的にスイッチする方法及び装置に関する。
【００１１】
一実施形態では、メモリコントローラは第１の有限インピーダンス値設定をレジスタから読み出し、そして、該値設定をアクセスされていないメモリランクのうちの１つの終端ユニットに割り当てる。メモリアクセスがないときは、ダブルデータレート３（DDR3）I／Oインターフェースの場合のように、ランクに対して高インピーダンス終端値をデフォルト値として有することとは対照的に、本明細書の実施形態では、第１のプログラム可能な有限インピーダンス値設定はアクセスされていないランクの終端ユニットに割り当てられる。一実施形態では、終端信号レベルがアサートすると、第２の終端インピーダンス値設定がアクセスされているランクに割り当てられる。本明細書で述べられる実施形態では、第１と第２の終端インピーダンス値の両方ともプログラム可能である。
【００１２】
一実施形態では、メモリコントローラがランクの１つからメモリアクセスを開始すると、データがアクセスされているランクの終端ユニットは、第２の終端インピーダンス値を有するように構成される。そうした一実施形態では、アクセスされているランクの終端ユニットは、終端信号レベルがアサートすると、終端インピーダンス値設定を、第１の有限プログラム可能終端インピーダンス値設定から第２の終端インピーダンス値設定へ変化するよう動作可能である。下で述べるように、終端信号はオンダイ（on-die）の終端信号である。
【００１３】
本明細書の実施形態は、ランクのメモリアクセスの間、高インピーダンス終端値設定から有限インピーダンス終端値設定へ変化する従来の構成と比べて、ランクのメモリアクセスに対するタイミングと電圧マージンで２０−３０％の向上をもたらす。従って、本明細書の実施形態はメモリシステムの高収率（即ち、より少ない失敗割合）をもたらす。なぜなら、タイミングマージンは、終端ユニットに対する終端インピーダンス値設定の動的なスイッチングを許容しないメモリシステムよりも向上するからである。
【００１４】
本明細書では、「動的なスイッチング」の用語は、ランクの終端ユニットに対する有限インピーダンス値設定の間でのスイッチングについて言及し、その終端ユニットを高インピーダンス状態や他の如何なる中間的なインピーダンス状態に変換することはない。そうしたスイッチングは、終端信号レベルが或る論理レベルから他の論理レベルへ変化するとき、メモリアクセスに応じて、或る終端インピーダンス値設定から他の終端インピーダンス値設定へ直接的に生じる。
【００１５】
本明細書では、「高インピーダンス」の用語は、終端ユニットをターンオフする（即ち、終端ユニットをトライステート（tri-state）に設定する）ことにより生ずる無限インピーダンスについて言及し、終端ユニット端部での伝送回線上で信号の完全な反射をもたらす。一実施形態では、I／Oインターフェースはダブルデータレート４（DDR4）インターフェースであり、プルアップレジスタを有しプルダウンレジスタを有さない終端ユニットを含む。一実施形態では、I／Oインターフェースは、プルダウンレジスタを有しプルアップレジスタを有さない終端ユニットを含む。
【００１６】
本発明の一実施形態では、１つ以上のランクには、同期型動的ランダムアクセスメモリ（SDRAM）、動的ランダムアクセスメモリ（DRAM）、RAMBUS動的ランダムアクセスメモリ（RDRAM）、DDR４SDRAM、及び他の種類のランダムアクセスメモリデバイスを含む。一実施形態では、ランクはメモリモジュールの中に存在する。
【００１７】
本発明の実施形態を分かり難くしないように、本明細書の実施形態は、１つ以上のSDRAMを有するデュアルインメモリモジュール（DIMM）を参照して説明され、そのDIMMはDDR４I／Oインターフェースを介してメモリモジュールに通信可能に接続される。しかし、上記の実施形態は限定的な実施形態ではない。異なるメモリモジュール（DIMM以外の）、メモリモジュールのないメモリ、及び、他のI／Oインターフェース（例えばDDR４I／Oインターフェースよりも新しいインターフェース）が、本発明の本質を変更することなく使用され得る。
【００１８】
以下の説明では、多数の詳細が述べられ、本発明の実施形態のより完全な説明が与えられる。しかし、当業者には本発明の実施形態はこうした特定の詳細が無くとも実施することができることは明白であろう。他の例では、周知の構造やデバイスが詳細の代わりにブロック図の形態で示されるが、これは本発明の実施形態が分かり難くなるのを避けるためである。
【００１９】
実施形態の対応する図面には、信号は線により表される。幾つかの線は太くてもよく、構成的な信号パスを表し、及び／又は、１つ以上の端部に矢印を有し、主要な情報の流れの向きを表す。そうした表示は限定的であることを意図しない。むしろ、その線は、１つ以上の例示的な実施形態との関連で用いられ、回路やロジックユニットの理解を容易にするものである。設計要求や好みにより規定されるように、如何なる表示された信号も、実際には１つ以上の信号を含んでよく、その信号は何れかの方向に進んでもよく、如何なる適切な信号スキームタイプ、例えば、差動対、シングルエンド形等で具体化されてもよい。
【００２０】
図１はメモリシステム１００であり、メモリコントローラ１０１を含み、本発明の一実施形態に従って、メモリモジュール１０２1-Nに対して、プログラム可能な有限終端インピーダンス値設定を動的に設定するよう動作可能である。一実施形態では、メモリコントローラ１０１はマイクロプロセッサ（CPU）の中に統合される。他の実施形態では、メモリコントローラ１０１はマザーボード上の分離した集積回路（IC）であり、そして、CPU（不図示）とメモリモジュール１０２1-Nにマザーボード・ルーティング（不図示）とコネクタ（不図示）を介して接続される。
【００２１】
本発明の一実施形態では、メモリモジュール１０２1は１つ以上のメモリ、レジスタデバイス、バッファデバイス等を含む。その１つ以上のメモリはここではランクとして言及されてもよい。一実施形態では、ランク１０３1―NはSDRAMである。一実施形態では、ランク１０３1―Nは同じアドレス、コマンド、及びコントロールバスを共有する。一実施形態では、ランク１０３1―Nはメモリモジュールの中にない。一実施形態では、メモリコントローラ１０１は、信号を介してメモリモジュール１０２1と通信し、その信号には、データ信号１０５、クロック信号１０６、アドレス信号１０７、オンダイ終端（ODT）信号１０９、及び他の如何なる信号をも含み、メモリコントローラ１０１とメモリモジュール１０２1-Nの間の通信を可能にする。
【００２２】
一実施形態では、ランク１０３1―Nの各I／Oピン／パッド（不図示）は終端ユニット１０４1―Nを有する。一実施形態では、終端ユニット１０４1―Nはランク１０３1―Nのダイ、即ちODTユニットの内部で実施される。他の実施形態では、終端ユニット１０４1―Nはオフダイで実施される。
【００２３】
本発明の実施形態を分かり難くしないように、各ランクのI／Oピン／パッドは図示しない。また、本明細書の実施形態について説明した終端ユニット１０４1―NはODTユニットであり、メモリアクセスの間、伝送線上の信号反射をキャンセルする。当業者は、本実施形態の本質を変更することなく、ODTユニットをオフダイ終端ユニットに置換することができる。
【００２４】
一実施形態では、メモリコントローラ１０１がODT信号１０９をアサートするとき、アクセスされているランクはそのODTユニットを、第２の終端インピーダンス値を有するよう設定する。一実施形態では、ODT信号１０９はコントロール信号である。一実施形態では、ランクごとに１つのODTピンが存在し、ODT信号１０９をメモリコントローラ１０１から受信するよう動作可能である。一実施形態では、第２の終端インピーダンス値はモードレジスタ内でプログラム可能であり、アサートされているODT信号１０９に応じてアクセスされる。一実施形態では、モードレジスタはメモリコントローラ１０１の中に存在する。他の実施形態では、モードレジスタはメモリモードレジスタ（例えば、DRAMモードレジスタ）であり、各メモリランクの中に存在する。
【００２５】
一実施形態では、終端ユニット１０４1―NはプルアップレジスタRT1とI／Oピンに接続されたプルダウンキャパシタとを含む。一実施形態では、レジスタRT1の値はDDR４I／Oインターフェースの使用に従って構成／設定される。上述したように、DDR３I／Oインターフェースの終端ユニットと従前のDDR  I／Oインターフェースとは逆に、本発明に係る実施形態の終端ユニット１０４1―Nは終端ユニット内部に電源からグランドまでの電気路を有しない。従って、メモリコントローラ１０１はODT信号１０９が反アサートされるとODTユニット１０４1―Nに接続された伝送線上で信号レベルを引き上げるので、終端ユニット１０４1―Nは、DDR３I／Oインターフェースの終端ユニットと従前のDDR  I／Oインターフェースとよりも少ない電力を消費する。
【００２６】
ODTユニット１０４1―Nは１つのプルアップレジスタと共に示されるが、如何なる数のプルアップレジスタも、第１及び／又は第２の終端インピーダンス値を実現するためにロジック（不図示）を介してターンオン又はオフするよう動作可能なプルアップレジスタを含んでもよい。一実施形態では、第１のインピーダンス値は１８０オームであり、第２のインピーダンス値は６０オームである。
【００２７】
一実施形態では、メモリコントローラ１０１はロジックユニット１０８を含み、ODTユニット１０４1―Nの終端インピーダンスを動的に構成する。一実施形態では、ロジックユニット１０８は、メモリコントローラ１０１がランクからメモリにアクセスしていないとき、ODTユニット１０４1―Nのインピーダンスを、第１の有限終端インピーダンス値設定に設定するよう動作可能である。そうした一実施形態では、ODT信号１０９のレベルは反アサートされる。一実施形態では、ロジックユニットは、ODT信号１０９のアサーションに応じて、如何なるODTユニット１０４1―Nのインピーダンス値設定をも第１の終端インピーダンス値設定から第２の終端インピーダンス値設定に動的にスイッチする。
【００２８】
本明細書の「アサーション」の用語は、論理的ローレベルから論理的ハイレベルへの変換について言及する。同様に、本明細書の「反アサーション（de-assertion）」の用語は、論理的ハイレベルから論理的ローレベルへの変換について言及する。従って、反アサートされた信号は論理的ローレベル信号であり、アサートされた信号は論理的ハイレベル信号である。
【００２９】
図２Aは、本発明の一実施形態に従ったメモリコントローラ２００（図１の１０１と同様）であり、有限終端インピーダンス設定をメモリモジュールのランクに動的に供給する。一実施形態では、メモリコントローラ１０１は第１と第２の終端インピーダンス値、値１と値２をそれぞれ有するレジスタ２０１を含む。一実施形態では、第１と第２の終端インピーダンス値はプログラム可能な値である。一実施形態では、第１と第２の終端インピーダンス値はメモリシステムが起動するときに設定される所定の値である。一実施形態では、レジスタ２０１はオペレーティングシステムを介してプログラム可能である。一実施形態では、第１と第２の終端インピーダンス値は有限値である。
【００３０】
図２Bを参照して説明されるような一実施形態では、レジスタ２０１はDRAMモードレジスタでありランク１０３1―Nの中に存在し、プログラム可能な第１と第２の終端インピーダンス値を保存するよう動作可能である。一実施形態では、複数のランク１０３1―Nのうちの各ランクのDRAMモードレジスタはオペレーティングシステム及び／又はメモリコントローラ１０１を介してアクセス可能である。一実施形態では、メモリコントローラ１０１及び／又は基本入出力システム（BIOS）は各ランクのDRAMモードレジスタをシステムメモリに基づいてプログラムするよう動作可能である。
【００３１】
図２Bは、本発明の一実施形態に従ったDRAMモードレジスタ２１１を含むメモリランク１０３1のハイレベル論理的ブロック図であり、そのレジスタは、ODTユニット１０４1に対するプログラム可能な第１と第２の終端インピーダンス値を保存するよう動作可能である。本発明の実施形態を分かり難くしないように、単一メモリ１０３1が単一I／Oピン／パッドの単一ODTユニット１０４1と共に例示されている。しかし、本発明の実施形態に従って、メモリランク１０３1は各ピン／パッドに対して複数のODTユニットを有し、そして、同様の説明が全てのメモリランク１０３1―Nに適用可能である。一実施形態では、メモリランク１０３1はメモリモジュールの中に存在する。他の実施形態では、メモリランク１０３1はメモリモジュールの中に存在しない。一実施形態では、メモリランク１０３1は受信機２１２を介してメモリコントローラ１０１からODT信号１０９を受信する。
【００３２】
一実施形態では、ODT信号１０９の論理的レベルに依存して、受信機２１２（単純化のために単一ブロックとして示される）に接続された終端ロジックユニット２１２は第１又は第２の終端インピーダンス値をODTユニット１０４1に割り当てる。一実施形態では、終端ロジックユニット２１２は図２Aを参照して説明される第１と第２のロジックユニット２０２と２０３とを含む。一実施形態では、終端ユニット２１２は図２Aを参照して以下で説明される第１と第２のロジックユニット２０２と２０３とを含み、DRAMモードレジスタ２１１からODTユニット１０４1に第１と第２の終端インピーダンス値を供給する。
【００３３】
一実施形態では、ODT信号１０９が反アサートされると、第１の終端インピーダンス値（値１）はODT１０４1に対するデフォルト終端インピーダンス値であり、DRAMモードレジスタ２１１からODTユニット１０４1に割り当てられる。一実施形態では、ODT信号１０９がアサートされると、第２の終端インピーダンス値（値２）がDRAMモードレジスタ２１１からODTユニット１０４1に割り当てられる。一実施形態では、DRAMモードレジスタ２１１内の終端インピーダンス値（値１と値２）はハードウェア又はソフトウェアを介してプログラム可能である。
【００３４】
図２Aに戻って参照すると、一実施形態では、メモリコントローラ１０１は第１のロジックユニット２０２と第２のロジックユニット２０３とを更に含む。一実施形態では、第１のロジックユニット２０２は第１の終端インピーダンス値設定をレジスタ２０１からODTユニット１０４1―Nの何れかに割り当てるよう動作可能であり、そのODTユニット１０４1―Nは、メモリコントローラ１０１によってアクセスされていないランク１０３1―Nに対応する。そうした一実施形態では、ODT信号１０９のレベルは反アサートされる。一実施形態では、第１ロジックユニット２０２はランクのDRAMモードレジスタに保存される第１の終端インピーダンス値をそのランクのODTユニットに割り当てるよう動作可能である。一実施形態では、第１ロジックユニット２０２は、ODTユニット１０４1―Nのプルアップレジスタをターンオン又はオフすることによって、第１の終端インピーダンス値設定を割り当てるように動作可能であり、そしてそれらが第１の終端インピーダンス値設定を有するように構成する。
【００３５】
上述したように、メモリコントローラ１０１によってアクセスされていないランクのODTユニット１０４1―Nに対して、第１の終端インピーダンス値を設定するとき、ODT信号１０９のレベルは反アサートされる。一実施形態では、第２のロジックユニット２０３は、アサートされているODT信号１０９のレベルに応じて、アクセスされていないランクのODTユニット１０４1―Nに対して、第１の終端インピーダンス値設定を第２の終端インピーダンス値設定に動的にスイッチするよう動作可能である。
【００３６】
そうした一実施形態では、第２ロジックユニット２０３は、終端レジスタを終端ユニット１０４1―Nの複数のレジスタからレジスタをターンオン又はオフするよう動作可能であって、その終端ユニットはメモリコントローラ１０１によってアクセスされているランクのI／Oピン／パッドに対応する。一実施形態では、第１と第２のロジックユニットがメモリコントローラ１０１のI／O送信機２０４を介して、第１と第２の終端値設定をODTユニット１０４1―Nに割り当てる。一実施形態では、第１と第２のロジックユニットは、第１と第２の終端値設定を、各ランク１０３1―NのDRAMモードレジスタ内に保存された値から、各ランクのODTユニット１０４1―Nに割り当てる。
【００３７】
図３は本発明の一実施形態に従ったフローチャート３００であり、有限終端インピーダンス設定をランクに動的に供給する。そのフローチャートは図１及び図２A-Bの実施形態に関して説明される。
【００３８】
ブロック３０１では、第１のインピーダンス値がメモリコントローラ１０１のレジスタ２０１、又は、１つ以上のランク１０３1―N内に設定される。上述したように、第１のインピーダンス値（値１）は、メモリコントローラ１０１によってアクセスされていないランクに対応するI／Oピン／パッドの何れかのODTユニット１０４1―Nに対する有限インピーダンス値である。ブロック３０１では、また、第２のインピーダンス値（値２）がメモリコントローラ１０１のレジスタ２０１、又は、１つ以上のランク１０３1―N内に設定される。上述したように、一実施形態では、レジスタ２０１は個々のランク１０３1―Nの中に存在する（図２BのDRAMモードレジスタ参照）。第２のインピーダンス値は、メモリコントローラ１０１によってアクセスされているランクに対応するI／Oピン／パッドの何れかのODTユニット１０４1―Nに対する有限インピーダンス値である。一実施形態では、メモリコントローラ１０１はオペレーティングシステムを介して第１と第２のインピーダンス値を設定するよう動作可能である。
【００３９】
ブロック３０２では、第１の終端インピーダンス値設定は、第１ロジックユニット２０２及び／又は図２Bのロジックユニット２１２を介して、メモリコントローラ１０１によってアクセスされていないランクに対応するI／Oピンの何れかのODTユニット１０４1―Nに割り当てられる。一実施形態では、第１のインピーダンス値は、メモリコントローラ１０１によってアクセスされていないランクに対応するI／Oピン／パッドのODTユニット１０４1―Nに対するデフォルトインピーダンス値である。一実施形態では、第１のインピーダンス値は、アクセスされていないODTユニット１０４1―Nに割り当てられる。そうした一実施形態では、ODT信号１０９のレベルは反アサートする。
【００４０】
ブロック３０３では、第２ロジックユニット２０３及び／又は図２Bのロジックユニット２１２が、ODT信号１０９のアサーションに応じて、第１の終端インピーダンス値設定を第２の終端インピーダンス値設定に動的にスイッチする。ブロック３０３では、第２インピーダンス値設定は、メモリコントローラ１０１によってアクセスされているランクに対応するI／Oピン／パッドの何れかのODTユニット１０４1―Nに割り当てられる。そうした一実施形態では、ODT信号１０９のレベルはアサートする。
【００４１】
上述の実施形態は、１つ以上のメモリモジュール１０２1―Nのランク１０３1―Nの中から、メモリシステムの異なるランクが、どのランクがアクセスされているか、及び、ODT信号１０９の論理レベルに基づいて、異なるプログラム可能な有限終端インピーダンス値設定を有することを可能にする。有限インピーダンス終端値は、アクセスされているランクとODT信号１０９のレベルに応じて、第１の有限終端インピーダンス値設定から第２の有限終端インピーダンス値設定へ、及びその逆へ動的にスイッチする。
【００４２】
上述の実施形態は、高インピーダンス（無限インピーダンス）値設定と有限インピーダンス値設定との間だけでスイッチできるメモリシステムと比較して、メモリシステム全体に対して改善されたタイミングと電圧マージンをもたらす。その改善されたタイミングと電圧マージンの一理由は、メモリコントローラとランクとの間の伝送線上の反射信号が低減したことであり、それはメモリがアクセスされているときと、アクセスされていないときに、ODTユニットに対する異なる有限終端インピーダンス値設定によって生ずる。従って、本発明の実施形態は、DDR４I／Oインターフェースを備えたメモリシステムがデフォルトインピーダンス値として有限のプログラム可能な終端インピーダンスを持つことを可能にする。
【００４３】
本発明の実施形態は、また、機械可読保存媒体に保存されたコンピュータ実行可能な命令を介して実施することができる。例えば、図３の方法は、プログラム可能でコンピュータにより実行できる。機械可読保存媒体には、フラッシュメモリ、光学ディスク、CD-ROM、DVD−ROM、RAM、EPROM、EEPROM、磁気又は光学式カード、又は、電子的或いはコンピュータ可読命令を保存するのに適した他の種類の機械可読保存媒体を含んでもよいが、これらに限定されない。例えば、本発明の実施形態はコンピュータプログラムとしてダウンロードされてもよく、そのコンピュータプログラムは、通信リンク（例えばモデムやネットワーク接続）を介してデータ信号により、リモートコンピュータ（例えばサーバ）から要求側コンピュータ（例えばクライアント）へ転送されてもよい。
【００４４】
図４は本発明の一実施形態に従った本明細書で開示する方法を実施するシステム４００を例示する。一実施形態では、システム４００はデスクトップコンピュータ、ラップトップコンピュータ、ネットブック、ノートブックコンピュータ、パーソナルデジタルアシスタント（PDA）、サーバー、ワークステーション、携帯電話、モバイルコンピュータデバイス、インターネット機器、又は他の種類のコンピュータデバイスを含むが、これらに限定されない。他の実施形態では、本明細書に開示される方法を実施するために使用されるシステム４００はシステムオンチップ（SOC）システムでもよい。
【００４５】
一実施形態では、プロセッサ４１０はシステム４００の命令を実行するプロセッサコア４１２を有する。一実施形態では、プロセッサコア４１２は命令をフェッチするプレフェッチロジック、命令をデコードするデコードロジック、命令を実行する実行ロジック、及び同様のものを含むが、これらに限定されない。一実施形態では、プロセッサ４１０は命令及び／又はシステム４００のデータをキャッシュするキャッシュメモリ４１６を有する。一実施形態では、キャッシュは図３の方法を実行する命令を保存する。本発明の他の実施形態では、キャッシュメモリ４１６はレベル１、レベル２、及びレベル３のキャッシュメモリ、又は、プロセッサ４１０内部のキャッシュメモリの他の構成を含む。
【００４６】
メモリコントローラ１０１はメモリコントロールハブ（MCH）４１４としても言及され、プロセッサ４１０を、揮発性メモリ４３２及び／又は不揮発性メモリ４３４を含むメモリ４３０にアクセスし通信することを可能にする機能を実行するよう動作可能である。揮発性メモリ４３２は、同期型ダイナミックアクセスメモリ（SDRAM）、ダイナミックアクセスメモリ（DRAM）、RAMBUSダイナミックアクセスメモリ（RDRAM）、及び／又は他の種類のランダムアクセスメモリデバイスを含むが、これらに限定されない。不揮発性メモリ４３４は、フラッシュメモリ、相変化メモリ（PCM）、リードオンリーメモリ（ROM）、電気的消去可能ROM(EEPROM)、又は他の種類の不揮発性メモリデバイスを含むが、これらに限定されない。
【００４７】
メモリ４３０はプロセッサ４１０によって実行される情報と命令を保存する。一実施形態では、メモリ４３０はまた、プロセッサ４１０が命令を実行している間に、一時的な変数や他の中間的情報を保存してもよい。一実施形態では、チップセット４２０はポイントツーポイント（PｔP又はP-P）インターフェース４１７と４２２を介して、プロセッサ４１０に接続する。一実施形態では、チップセット４２０はプロセッサ４１０がシステム４００内の他のモジュールに接続するのを可能にする。本発明の一実施形態では、インターフェース４１７と４２２はIntel（登録商標）クイックパスインターコネクト（QPI）又は類似のもののようなPtP通信プロトコルに従って動作する。
【００４８】
一実施形態では、チップセット４２０はインターフェース４２６を介してディスプレイ装置４４０に接続する。一実施形態では、ディスプレイ４４０は液晶ディスプレイ（LCD）、カソードレイチューブ（CRT）ディスプレイ、又は他の如何なる形態のビジュアルディスプレイ装置も含むが、これらに限定されない。本発明の一実施形態では、プロセッサ４１０とチップセット４２０はSOCに統合される。加えて、チップセット４２０は各種のモジュール４７４、４６０、４６２、４６４及び４６６と相互接続する１つ又は複数のバス４５０と４５５に接続する。一実施形態では、バス４５０と４５５は、バススピード又は通信プロトコルに不適合がある場合、バスブリッジ４７２を介して一緒に相互接続されてもよい。一実施形態では、チップセット４２０はインターフェース４２４を介して不揮発性メモリ４６０、大容量記憶装置(群)４６２、キーボード／マウス４６４、及びネットワークインターフェース４６６に接続するが、これらに限定されない。
【００４９】
一実施形態では、大容量記憶装置４６２はソリッドステートドライブ、ハードディスクドライブ、ユニバーサルシリアルバスフラッシュメモリドライブ、又は他の如何なる形態のコンピュータデータ記憶媒体をも含むが、これらに限定されない。一実施形態では、ネットワークインターフェース４６６は如何なる種類の周知のネットワークインターフェース規格によっても実施され、その規格にはイーサネット（登録商標）インターフェース、ユニバーサルシリアルバス（USB）インターフェース、ペリフェラルコンポーネントインターコネクト（PCI）高速インターフェース、ワイヤレスインターフェース、及び／又は他の如何なる適切な種類のインターフェースをも含むが、これらに限定されない。一実施形態では、ワイヤレスインターフェースはIEEE８０２．１１規格とその関連ファミリー、ホームプラグAV（HPAV）、ウルトラワイドバンド（UWB）、ブルートゥース、ワイマックス（WiMax）、又は如何なる形態のワイヤレス通信プロトコルに従っても動作するが、これらに限定されない。
【００５０】
図４に示されるモジュールはシステム４００内部で分離したブロックとして表されるが、幾つかのこれらのブロックによって実行される機能は単一の半導体回路の内部に統合されてもよく、又は、２つ以上の分離した集積回路を用いて実施されてもよい。例えば、キャッシュメモリ４１６はプロセッサ４１０内部で分離したブロックとして表されるが、キャッシュメモリ４１６はプロセッサコア４１２にそれぞれ組み込むこともできる。一実施形態では、システム４００は他の実施形態におけるプロセッサ／プロセッサコアよりも多くのものを含んでもよい。
【００５１】
本明細書で使用される「動作可能」の語は、デバイス、モジュール、システム、ロジックユニット、プロトコル等が動作できること、又は、そのデバイス、モジュール、システム、又はロジックユニットがオフパワー状態にあるとき、所望の機能のために動作するよう適応されることを意味する。
【００５２】
本明細書中で“或る実施形態”、“一実施形態”、“幾つかの実施形態”又は“他の実施形態”への言及は、その実施形態に関連して述べられる特定の特徴、構造、又は特性が少なくとも幾つかの実施形態に含まれることを意味するが、必ずしも全ての実施形態を意味しない。“或る実施形態”、“一実施形態”又は“幾つかの実施形態”の様々な表現は必ずしも同一の実施形態に言及するものではない。本明細書がコンポーネント、特徴、構造、又は特性が含まれ“てもよい（may）”、含まれる“かもしれない（might）”、又は含まれることが“可能である（could）”と述べる場合は、そうした特定のコンポーネント、特徴、構造、又は特性は含まれることが必要ではない。本明細書又は請求項が“或る（a、an）”要素について言及する場合、そのことは唯一の要素があることを意味しない。本明細書又は請求項が“或る追加的な”要素について言及する場合、そのことは１つよりも多い追加の要素が存在することを除外しない。
【００５３】
本発明はその特定の実施形態と共に説明したが、そうした実施形態の多数の代替、改変、及び変形が前述の説明を考慮すれば当業者には明らかだろう。例えば、第１のインピーダンス値から第２のインピーダンス値への終端インピーダンスの動的なスイッチングは、ODT信号１０９がアサートではなく反アサートされるときに生じてもよい。そうした或る実施形態では、ODT信号１０９はランクからのメモリアクセスに応じて反アサートされる。一実施形態では、メモリコントローラ１０１に接続されたメモリはスタンドアロンのDRAMである。
【００５４】
本発明の実施形態は、付属の請求項の広範な適用範囲内に含まれる代替、改変、及び変形の全てを包含するよう意図される。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【国際調査報告】
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