(57)【要約】オプトエレクトロニクス半導体チップ（１０）の製造方法を定義し、本半導体チップ（１０）は、ＡｌＩｎＧａＰ材料系をベースとする半導体積層体（１）を有する。本方法では、シリコン表面を有する成長基板（２）を準備する。この成長基板（２）に、圧縮歪みが緩和されたバッファ積層体（３）を形成する。バッファ積層体（３）の上に、半導体積層体（１）をメタモルフィック方式でエピタキシャル成長させる。半導体積層体（１）は、放射を生成する目的で設けられる活性層を有する。このような方法によって製造される半導体チップ（１０）も定義する。【選択図】図３
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【特許請求の範囲】
【請求項１】
ＡｌＩｎＧａＰ材料系をベースとする半導体積層体（１）を有するオプトエレクトロニクス半導体チップ（１０）を製造する方法であって、以下の方法ステップ、すなわち、
−  シリコン表面を有する成長基板（２）を準備するステップと、
−  前記成長基板（２）の上に、圧縮歪みが緩和されたバッファ積層体（３）を配置するステップと、
−  前記バッファ積層体（３）の上に、放射を生成する目的で設けられる活性層を有する前記半導体積層体（１）をメタモルフィック方式でエピタキシャル成長させるステップと、
を含んでいる、方法。
【請求項２】
前記バッファ積層体（３）を配置する前に、前記成長基板（２）にシュードモルフィック中間層（４）が形成され、次いで、前記中間層（４）に前記バッファ積層体（３）が形成される、
請求項１に記載の方法。
【請求項３】
前記中間層（４）を形成する前に、前記成長基板（２）に核形成層（５）が形成され、次いで、前記核形成層（５）に前記中間層（４）が形成される、
請求項２に記載の方法。
【請求項４】
前記バッファ積層体（３）の格子定数が、前記半導体積層体（１）に向かう方向に徐々に増大するように配置される、
請求項１から請求項３のいずれかに記載の方法。
【請求項５】
前記バッファ積層体（３）の格子定数が、インジウムおよびヒ素の少なくとも一方を添加することによって増大する、
請求項４に記載の方法。
【請求項６】
前記バッファ積層体（３）が複数のバッファ層から形成され、前記複数のバッファ層の格子定数が、前記半導体積層体（１）に向かう方向に層ごとに増大するように配置される、
請求項４または請求項５に記載の方法。
【請求項７】
以下のさらなる方法ステップ、すなわち、
−  前記成長基板（２）とは反対側の前記半導体積層体（１）の面に、キャリア基板（６）を貼り付けるステップと、
−  前記成長基板（２）を剥離するステップと、
を含んでいる、
請求項１から請求項６のいずれかに記載の方法。
【請求項８】
前記キャリア基板（６）と前記半導体積層体（１）との間にミラー層（７）が配置される、
請求項７に記載の方法。
【請求項９】
前記成長基板（２）、前記核形成層（５）、前記中間層（４）のうちの少なくとも１つが、前記キャリア基板（６）とは反対側の前記半導体チップ（１０）の面に放射取り出し構造（８）が形成されるように、剥離される
請求項７または請求項８に記載の方法。
【請求項１０】
共通の工程において、共通の成長基板（２）の上に複数の前記半導体チップ（１０）が製造される、
請求項１から請求項９のいずれかに記載の方法。
【請求項１１】
請求項１から請求項１０のいずれかの方法に従って製造される半導体チップであって、キャリア基板（６）と、ＡｌＩｎＧａＰ材料系をベースとする半導体積層体（１）とを有する、半導体チップ。
【請求項１２】
前記キャリア基板（６）と前記半導体積層体（１）との間にミラー層（７）が配置されている、
請求項１１に記載の半導体チップ。
【請求項１３】
前記キャリア基板（６）とは反対側の前記半導体積層体（１）の面に、ＡｌＩｎＧａＡｓＰを含んだバッファ積層体（３）が配置されており、前記バッファ積層体（３）の格子定数が、前記半導体積層体（１）の側の面において、前記半導体積層体（１）の格子定数に整合している、
請求項１１または請求項１２に記載の半導体チップ。
【請求項１４】
前記半導体積層体（１）とは反対側の前記バッファ積層体（３）の面に、ＡｌＩｎＧａＡｓＰを含んだ中間層（４）が配置されている、
請求項１３に記載の半導体チップ。
【請求項１５】
前記中間層（４）および前記バッファ積層体（３）の少なくとも一方が、構造化部（８）を有する、
請求項１４に記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体積層体を有するオプトエレクトロニクス半導体チップの製造方法と、そのような方法によって製造される半導体チップとに関する。
【背景技術】
【０００２】
化合物半導体材料は、例えば発光ダイオード（ＬＥＤ）の製造において非常に重要である。このようなＬＥＤを製造するためには、成長基板上に適切な積層体を成長させる。使用する成長基板は、例えば、ＧａＡｓ基板である。しかしながら、このようなＧａＡｓ成長基板上にＡｌＩｎＧａＰ半導体積層体をシュードモルフィック成長させる（grown pseudomorphically）場合、そのように製造されるＬＥＤは、約５３０〜５９０ｎｍの範囲内の短い波長におけるバンドプロファイルの結果として、ポテンシャル井戸の深さが浅く、これにより、電荷キャリアが過剰となることにより大きな内部効率損失が生じることがあり、これは不利である。
【０００３】
メタモルフィックＡｌＩｎＧａＰ半導体積層体のために使用される成長基板は、例えば、ＧａＡｓまたはＧａＰ成長基板である。しかしながら、例えばＧａＡｓ成長基板と半導体積層体との間の引張ひずみの結果として、半導体積層体の活性層を、十分に良好な結晶品質で形成することができない。より高い結晶品質を達成するためには、例えばＧａＰ基板を使用することが可能であるが、その場合の欠点として、このような基板は小さいサイズのウェハでしか入手できず、価格も高い。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本出願の課題は、半導体チップを製造する方法であって、経済的に実施できると同時に、高い結晶品質を有する半導体積層体が形成される、方法、を定義することである。本出願のさらなる課題は、層が高い品質で成長し、経済的にウェハ複合体（wafer composite）において製造することのできる半導体チップ、を定義することである。
【課題を解決するための手段】
【０００５】
これらの問題は、特に、請求項１の特徴を有する、半導体チップの製造方法と、そのような方法によって製造される、請求項１１の特徴を有する半導体チップとによって解決される。半導体チップおよびその製造方法の有利な発展形態は、従属請求項の主題である。
【０００６】
実施形態においては、ＡｌＩｎＧａＰ材料系をベースとする半導体積層体を有するオプトエレクトロニクス半導体チップを製造する方法は、以下の方法ステップ、すなわち、
−  シリコン表面を有する成長基板を準備するステップと、
−  成長基板上に、圧縮歪みが緩和された（compressively relaxed）バッファ積層体を配置するステップと、
−  バッファ積層体の上に半導体積層体をメタモルフィック方式でエピタキシャル成長させる（metamorphic, epitaxial growth）ステップであって、半導体積層体が、放射を生成する目的で設けられる活性層を有する、ステップと、
を含んでいる。
【０００７】
オプトエレクトロニクス半導体チップとは、特に、電子的に生成されたデータまたはエネルギを光の放射に変換する、またはこの逆に変換することを可能にする半導体チップである。例えば、本オプトエレクトロニクス半導体チップは、放射放出半導体チップ（例えばＬＥＤまたはレーザダイオード）である。
【０００８】
成長基板は、シリコンを含んでいる。例えば、成長基板は、半導体積層体の側にシリコン表面を有する。これに代えて、成長基板は、シリコンバルク基板の形、またはＳＯＩ基板（「シリコン・オン・インシュレータ基板」）の形とすることができる。成長基板は、シリコンに加えて、さらなる材料または材料成分を含んでいることができる。
【０００９】
成長基板としてシリコンを使用することによって、高い結晶品質のＡｌＩｎＧａＰ半導体層を形成することが可能である。同時に、シリコンは経済的な成長基板材料であり、特に、４インチ以上の大きな直径で入手することができ、大量生産の場合にウェハ工程において複数の半導体積層体を成長させることが可能である。したがって、高い品質で成長したＡｌＩｎＧａＰ半導体層を有する複数の半導体チップを、ウェハ複合体において製造することが可能であり、これは有利であり、この場合、半導体層は、最大で３００ｍｍの大きなウェハ直径で入手可能な経済的なシリコン成長基板の上に成長し、これは有利である。
【００１０】
成長基板と半導体積層体との間に配置されているバッファ積層体によって、メタモルフィックＡｌＩｎＧａＰ半導体層を形成することが可能であり、これは有利である。メタモルフィック半導体層は、特に、材料の格子定数が整合していることにより、緩和されたバッファ積層体の上に一連の層が格子整合状態で成長していることを特徴とする。したがって、このようにして成長した半導体層は、高い結晶品質を示し、結果として、半導体チップの動作時における改善された放射効率を達成することが可能である。
【００１１】
バッファ積層体によって、成長基板材料と半導体積層体材料の格子定数の差を補正することが可能である。これを目的として、格子不整合に起因する実質的にすべての転位が、緩和されたバッファ積層体に閉じ込められ、したがって、半導体積層体には転位や歪みが生じない。
【００１２】
シュードモルフィック半導体層（pseudomorphic semiconductor layers）とは、特に、格子不整合の状態で成長基板上に成長している半導体層である。格子不整合は、特に、成長基板材料の格子定数と積層体材料の格子定数とが異なる結果であり、層における歪みにつながる。特に、格子不整合は、転位にはつながらない。
【００１３】
半導体積層体は、ＡｌＩｎＧａＰ材料系をベースとしている。すなわち、半導体積層体は、基板上にエピタキシャルに堆積している積層体であり、ＡｌＩｎＧａＰ化合物材料（すなわち、ＡｌｎＧａｍＩｎ１−ｍ−ｎＰ、０≦ｎ、ｍ≦１、ｎ＋ｍ≦１）の層を少なくとも１層を有する。この材料は、上の化学式に従った数学的に正確な組成を必ずしも有する必要はない。この材料は、例えば、１種類または複数種類のドーパントと、ＡｌＩｎＧａＰ材料の特徴的な物理特性を著しく変化させることのない追加の構成成分を含んでいることができる。しかしながら、説明を簡潔にする目的で、上の化学式は、結晶格子の基本的な構成成分（すなわちＡｌ、Ｇａ、Ｉｎ、Ｐ）のみを含んでおり、これらの構成成分は、その一部を少量の別の物質に置き換えることができる。
【００１４】
半導体積層体の活性層は、放射を生成するためのｐｎ接合部、ダブルヘテロ構造、単一量子井戸構造（ＳＱＷ：単一量子井戸）、または多重量子井戸構造（ＭＱＷ：多重量子井戸）を備えている。この場合、量子井戸構造という用語は、量子化の次元に関して何らかの指定を行うものではない。したがって、量子井戸構造には、特に、量子井戸（quantum trough）、量子細線、および量子ドットと、これらの構造の任意の組合せが含まれる。
【００１５】
本方法の発展形態においては、バッファ積層体を配置する前に、成長基板にシュードモルフィック中間層を形成し、次いで、この中間層にバッファ積層体を形成する。中間層は、そのシュードモルフィック特性のため、成長基板に対する格子不整合を示し、この不整合は、緩和されて転位が形成されることはなく、歪みとして現れる。格子不整合は、特に、中間層の格子定数と成長基板の格子定数とが異なる結果として生じる。中間層は、例えば、ＧａＡｌＩｎＰＡｓを含んだバッファ層であり、シリコンに対してシュードモルフィックである。
【００１６】
中間層は、成長基板とバッファ積層体との間に配置される。このような中間層を利用することによって、圧縮予歪み（compressive pre-strain）が存在する状態でシリコン成長基板の上に半導体積層体の層を成長させることができ、この予歪みはエピタキシャル層への機械的な損傷の発生を防止する。したがって、シリコン成長基板の上に、相当な厚さと高い結晶品質とを有する半導体積層体を形成することが可能であり、これは有利である。さらに、このような中間層によって欠陥を低減することができ、したがって、クラックの発生なしにシリコン成長基板の上に半導体層を成長させることが可能となる。
【００１７】
シリコン成長基板上に成長させる目的で、特に、特殊な核形成工程を使用する。核形成工程によって、大きな表面領域のシリコン成長基板の上に半導体積層体を成長させることが可能となる。したがって、特に、少ない欠陥で半導体層を成長させることが可能であり、層間の歪みを回避または低減することが可能である。本方法の発展形態においては、中間層を形成する前に、成長基板に核形成層を形成し、次いで、核形成層に中間層を形成する。核形成層は、例えばＡｌＧａＰを含んでいる。核形成層は、特に、中間層と成長基板との間に配置される。
【００１８】
本方法の発展形態においては、バッファ積層体の格子定数は、半導体積層体の方向に徐々に増大するように配置される。例えば、半導体積層体が、成長基板の格子定数よりも大きい格子定数を有する層を備えている場合、バッファ積層体は、大きい方の格子定数に向かって徐々に緩和されて転位が形成されるように配置される。次いで、圧縮歪みが緩和されたバッファ積層体の上に、格子整合状態でＡｌＩｎＧａＰ半導体積層体を成長させる。
【００１９】
バッファ積層体は、成長基板の側では、成長基板の格子定数に整合する格子定数を有し、半導体積層体の側では、半導体積層体の格子定数に整合する格子定数を有することが有利である。
【００２０】
本方法の発展形態においては、バッファ積層体の格子定数は、インジウムもしくはヒ素またはその両方を添加することによって増大する。したがって、バッファ積層体のインジウム含有量もしくはヒ素含有量またはその両方は、成長基板から半導体積層体に向かう方向に（すなわち成長方向に）増大する。バッファ積層体をこのように形成することによって、バッファ積層体の表面モフォロジを改善することができ、これは有利であり、したがって、バッファ積層体の上に成長させる半導体積層体の層を、改善された結晶品質および均一性において堆積させることができ、その結果として、半導体チップ内の歪みが回避され、このような半導体チップは、その動作時における高い放射効率を特徴とする。
【００２１】
本方法の発展形態においては、バッファ積層体は、複数のバッファ層から形成され、これらのバッファ層の格子定数は、半導体積層体の方向に層ごとに増大するように配置される。したがって、バッファ積層体は一連の層からなり、各層は次のように格子定数を有する、すなわち、半導体積層体の側のバッファ積層体の層が、半導体積層体の材料に整合する格子定数を有し、かつ、成長基板の側のバッファ積層体の層が、シリコンに整合する格子定数を有する。したがって、成長工程時に異なる格子定数の結果として生じうる歪みが、低減または回避される。
【００２２】
本方法の発展形態においては、本方法は、以下のさらなる方法ステップ、すなわち、
−  成長基板とは反対側の半導体積層体の面に、キャリア基板を貼り付けるステップと、
−  成長基板を剥離するステップと、
を含んでいる。
【００２３】
したがって、半導体積層体の層をエピタキシャルに堆積させた後、シリコン成長基板の全体または少なくとも一部分が剥離される。したがって、当業者には薄膜チップとしても公知である半導体チップを製造することが可能である。薄膜チップとは、本出願においては、特に、製造時に、上に半導体積層体をエピタキシャルに成長させた成長基板が部分的または完全に剥離された半導体チップであるものとする。
【００２４】
キャリア基板は、例えばシリコンを含んでおり、例えば、シリコンバルク基板の形である。このようなシリコンキャリア基板は、半導体層および成長基板に熱的に最適に合致する経済的な基板材料であることを特徴とする。キャリア基板の材料を選択するときには、キャリア基板の材料が良好な熱結合および熱伝導率を有することが有利である。
【００２５】
本方法の発展形態においては、キャリア基板と半導体積層体との間にミラー層が配置される。ミラー層は、例えば、金属または金属合金を含んでいる。この層は、活性層において生成される放射を放射出口面の方向に反射する役割を果たし、したがって、半導体チップの動作時における放射効率を高めることができ、これは有利である。
【００２６】
本方法の発展形態においては、成長基板、核形成層、中間層のうちの少なくとも１つは、キャリア基板とは反対側の半導体チップの面が放射取り出し構造を有するように、剥離される。放射取り出し構造としては、３次元構造（すなわち３次元の形の構造）を使用することが可能である。さらに、放射取り出し構造として、例えば、キャリア基板とは反対側の半導体チップの表面の粗面化部を使用することも可能である。放射取り出し構造は、例えば、成長基板を剥離する工程時に形成することができ、この剥離工程時には、核形成層、中間層、バッファ積層体のうちの少なくとも１つを少なくとも部分的に剥離することも可能である。したがって、放射取り出し構造は、中間層と、例えばバッファ積層体にも形成される。
【００２７】
放射取り出し構造によって、活性層において生成される放射を改善し、より高い効率で半導体チップから取り出すことが可能であり、なぜなら、活性層において生成されて半導体チップの表面に当たる放射の角度が、取り出し構造の結果として変化し、表面における放射の全反射が減少するためである。
【００２８】
本方法の発展形態においては、共通の方法において複数の半導体チップが製造される。特に、シリコンを含んだ共通の成長基板の上に複数の半導体チップを成長させる。基板材料としてのシリコンは、最大で１２インチの大きな直径で入手可能であるため、基板上に多数の半導体チップを一緒に成長させることが可能であり、結果として、１つの工程において半導体チップを大量生産することができ、これは有利である。
【００２９】
上述した方法によって製造される半導体チップは、キャリア基板と、キャリア基板上の半導体積層体とを有する。半導体積層体は、ＡｌＩｎＧａＰ材料系をベースとしている。キャリア基板は、良好な熱伝導率を有することが好ましい。例えば、キャリア基板は、シリコンを含んでおり、例えばシリコンバルク基板の形である。
【００３０】
このように製造される半導体チップは、製造方法が経済的であることと、半導体層の結晶品質が高いこととを特徴とする。さらに、このように製造される半導体チップは、共通の工程において、特に、ウェハ複合体において、一緒に製造することが可能である。
【００３１】
本半導体チップの発展形態においては、キャリア基板と半導体積層体との間にミラー層が配置されている。このようなミラー層は、この層において放射が反射される結果として、放射の取り出しを増大させ、したがって、半導体チップの動作時における放射効率を高めることができる。
【００３２】
本半導体チップの発展形態においては、キャリア基板とは反対側の半導体積層体の面に、ＡｌＧａＩｎＡｓＰを含んだバッファ積層体が配置されており、バッファ積層体の格子定数は、半導体積層体の側の面において、半導体積層体の格子定数に整合している。したがって、半導体積層体の内部歪みを低減または回避することができ、その結果として、このような半導体チップは高い結晶品質を有する。
【００３３】
本半導体チップの発展形態においては、半導体積層体とは反対側のバッファ積層体の面に、ＡｌＩｎＧａＡｓＰを含んだ中間層が配置されている。中間層は、例えば、シリコンに対してシュードモルフィックであるオプションのバッファ層である。
【００３４】
発展形態においては、中間層もしくはバッファ積層体またはその両方は、構造化部を有する。このような構造化部は、特に、放射の取り出しを増大させる役割を果たし、例えば、成長基板を剥離する工程によって形成することができる。
【００３５】
本半導体チップは、ＬＥＤ、薄膜ＬＥＤ、またはレーザであることが好ましい。
【００３６】
本オプトエレクトロニクス半導体チップに関連して記載されている特徴は、その製造方法にもあてはまり、逆も同様である。
【００３７】
本製造方法および本半導体チップのさらなる有利な発展形態は、図１〜図３を参照しながら以下に説明する例示的な実施形態から明らかになるであろう。
【図面の簡単な説明】
【００３８】
【図１】本発明による製造方法における半導体チップの概略的な断面図を示している。
【図２】本発明による製造方法における個々の製造ステップを示したフローチャートである。
【図３】本発明による例示的な実施形態による半導体チップの概略的な断面図である。
【発明を実施するための形態】
【００３９】
図において、同じ部分または同じ機能の部分には、それぞれ同じ参照数字を付してある。図示した部分と、部分の互いの相対的な大きさは、原則的には正しい縮尺ではないものとみなされたい。むしろ、図を明確にする、または深く理解できるようにする目的で、図において、個々の部分（例えば、層、構造、部品、領域）の厚さまたは大きさを誇張して示してある。
【００４０】
図１は、本製造工程における半導体チップ１０の例示的な実施形態を断面図として示している。半導体チップ１０は、シリコンを含んだ成長基板２を有する。このシリコン成長基板２の上に、半導体チップ１０の個々の層が成長している。
【００４１】
シリコン成長基板２の上に半導体層を成長させるため、特殊な初期成長工程または核形成工程を使用する。このような工程によって、大きな表面領域のシリコン基板の上に半導体層を成長させることが可能となる。
【００４２】
シリコン表面上に成長させるための初期成長工程または核形成工程には、特に、シリコン成長基板２の上に核形成層５を成長させるステップが含まれる。核形成層５は、例えば、ＡｌＰ、ＧａＰ、またはＡｌＧａＰを含んでいる。核形成層５の上には、半導体層を、少ない欠陥で成長させることができる。シリコンは経済的な基板材料であることを特徴とし、したがって、経済的な半導体チップ１０を製造することが可能である。
【００４３】
オプションとして、核形成層５に中間層４を形成することができる。中間層４は、例えば、ＡｌＩｎＧａＡｓＰを含んだバッファ層である。中間層４は、シリコンに対してシュードモルフィック特性を有することができ、この場合、「シュードモルフィック」とは、中間層４がシリコンに対して格子不整合である、すなわち、中間層４の格子定数が成長基板の格子定数とは異なるが、これによって生じる歪みが緩和されて転位が形成されることはないことを意味する。
【００４４】
中間層４も、欠陥を減少させる役割を果たす。特に、中間層４は、核形成層５のモフォロジを改善する役割を果たす。結果として、形成する半導体層を、改善された結晶品質および均一性において堆積させることができる。
【００４５】
中間層４にバッファ積層体３を形成する。バッファ積層体３は、一連の層から構成することができる。バッファ積層体３は、ＡｌＩｎＧａＡｓＰを含んでいることが好ましい。バッファ積層体３は、圧縮歪みが緩和された特性を有し、これによって、高品質のバッファ積層体３を達成することができる。圧縮歪みを緩和する（compressively relaxing）バッファ積層体３の結果として、形成する半導体層を、このバッファ積層体３の上に高い結晶品質で堆積させることができる。半導体積層体における歪み（半導体チップ１０の層への機械的損傷につながりうる）を回避または低減することができる。
【００４６】
バッファ積層体３の格子定数は、成長基板２から離れる方向に徐々に増大する。すなわち、成長基板２とは反対側のバッファ積層体３の面は、成長基板２の側のバッファ積層体３の面よりも大きい格子定数を有する。したがって、バッファ積層体３の格子定数を、成長基板２の側においては成長基板２の格子定数に整合させると同時に、形成する半導体積層体の側においては、半導体積層体の格子定数に整合させることができ、その結果として、成長工程における半導体チップ１０の層における歪みを低減または回避することができ、これは有利であり、したがって、動作時における半導体チップ１０のより高い放射効率を達成することが可能であり、これは有利である。
【００４７】
バッファ積層体３の格子定数を、形成する半導体積層体の方向に増大させることは、例えば、インジウムの添加、もしくはヒ素の添加、またはその両方によって、達成することができる。特に、形成する半導体積層体の側のバッファ積層体３の領域は、成長基板２の側のバッファ積層体３の領域よりも、高いインジウム含有量もしくはヒ素含有量またはその両方を有する。
【００４８】
バッファ積層体３は、複数のバッファ層から形成されており、これらバッファ層の格子定数は、配置する半導体積層体の方向に層ごとに増大するように配置することができる。その場合、バッファ積層体３における格子定数は、成長基板２から、形成する半導体積層体の方向への階段状の増大を示す。
【００４９】
次いで、バッファ積層体３の上に半導体積層体１をメタモルフィック方式でエピタキシャル成長させる（grown metamorphically and epitaxially）。メタモルフィック成長とは、特に、緩和されたバッファ積層体３の上に格子整合状態で成長させることであり、したがって、緩和されたバッファ積層体３にすべての転位が閉じ込められ、成長工程時に、半導体積層体１の層に歪みがほとんど生じない、または緩和されて転位が形成されることがないこととして理解されたい。
【００５０】
このように成長工程時における歪みが減少する結果として、高い結晶品質を実現することが可能であり、これにより、高い放射効率を達成することができ、これは有利である。
【００５１】
半導体積層体１は、ＡｌＧａＩｎＰ材料系をベースとしており、放射を生成する目的で設けられた活性層を有する。例えば、半導体チップ１０は、ＬＥＤチップ、薄膜チップ、またはレーザダイオードである。
【００５２】
本製造方法では、圧縮歪みが緩和された、したがって高品質のバッファ積層体３を使用することで、メタモルフィックＡｌＩｎＧａＰ半導体チップ１０の製造において基板材料としてシリコンを使用することが可能になり、これは有利である。これと同時に、基板材料としてのシリコンは、極めて経済的であり、最大で３００ｍｍの大きな直径で入手することもでき、これは有利である。したがって、大きな表面領域の共通の成長基板２上に、共通の方法において複数の半導体チップ１０を製造することが可能であり、このような半導体チップ１０を大量生産することができる。
【００５３】
図１に示した方法ステップの後、成長基板２とは反対側の半導体積層体１の面に、キャリア基板を貼り付けることができ、次いで、成長基板２を部分的または完全に剥離する。したがって、薄膜チップを製造することが可能である。
【００５４】
キャリア基板も、同様に、高い費用効果を特徴とするシリコンを含んでいることが好ましい。薄膜チップにおいてシリコンキャリア基板を使用することによって、経済的な半導体チップ１０を実現することが可能となり、キャリア基板は、半導体チップ１０の半導体層および成長基板２に熱的に最適に合致する。
【００５５】
完成した半導体チップ１０については、後から図３を参照しながらさらに詳しく説明する。
【００５６】
図２は、本発明による方法を使用してオプトエレクトロニクス半導体チップ１０を製造する場合の流れ図を示している。
【００５７】
方法ステップ２０１において、シリコン成長基板２を準備する。シリコン表面上に半導体層を成長させるためにオプションとして使用できる核形成層５を、シリコン成長基板２の成長側に形成する。核形成層５によって、特に、成長基板２のシリコン表面上に、欠陥の少ない半導体層を成長させることが可能である。成長基板２としてのシリコンは、経済的な基板材料であるため特に好ましい。
【００５８】
次いで、方法ステップ２０２において、核形成層５にシュードモルフィック中間層４を形成する。中間層４は、例えば、ＡｌＩｎＧａＡｓＰのバッファ層であり、この層も、シリコン成長基板２上に半導体層を少ない欠陥でエピタキシャル成長させる目的で、オプションとして使用することができる。中間層４は、例えば、核形成層５のモフォロジを改善する役割を果たし、結果として、形成する半導体層を、改善された結晶品質および均一性において堆積させることができる。
【００５９】
方法ステップ２０３において、中間層４の上に、圧縮歪みが緩和されたバッファ積層体３を堆積させる。バッファ積層体３は、成長基板２の方向に徐々に増大する格子定数を示すことが好ましい。
【００６０】
次いで、方法ステップ２０４において、バッファ積層体３の上に、半導体積層体１をメタモルフィック方式でエピタキシャル成長させる。特に、半導体積層体１は、バッファ積層体３の上に格子整合状態で成長し、結果として、半導体積層体１の層における歪みが回避される、または緩和されて転位を形成することがなく、このことは、動作時の半導体チップ１０の放射効率にプラスに影響する。
【００６１】
次いで、方法ステップ２０５において、成長基板２とは反対側の半導体積層体１の面に、キャリア基板を配置する。キャリア基板も、同様に、経済的なシリコンを含んでいることが好ましい。キャリア基板は、半導体積層体１の側の面にミラー層を有することができ、したがって、ミラー層は半導体積層体１とキャリア基板との間に配置される。
【００６２】
同じ方法ステップ２０５において、キャリア基板を貼り付けた後に、半導体積層体１から成長基板２を剥離する。特に、成長基板２と、その上に配置されている核形成層５とを完全に剥離することができる。この方法ステップにおいて、中間層４は少なくとも部分的に剥離することができる。成長基板２、核形成層５、および中間層４は、キャリア基板とは反対側の半導体チップ１０の面が放射取り出し構造を有するように剥離することが好ましい。それによって、動作時における半導体チップ１０の放射取り出しが改善され、これは有利である。構造化部は、バッファ積層体３の中に達していることができ、したがってバッファ積層体３も少なくとも部分的に剥離される。
【００６３】
図３は、例えば、図１および図２の例示的な実施形態に説明した方法によって製造された半導体チップ１０を示している。
【００６４】
この半導体チップ１０は、シリコンを含んだキャリア基板６を有する。キャリア基板６の上にミラー層７が配置されている。ミラー層７の上には、放射を生成する目的で設けられた活性層を有する半導体積層体１が配置されている。したがって、ミラー層７は、キャリア基板６と半導体積層体１との間に配置されている。
【００６５】
キャリア基板６とは反対側の半導体積層体１の面には、バッファ積層体３が配置されている。バッファ積層体３は、半導体積層体１とは反対側の面に、成長基板２を剥離する工程によって形成された凹凸またはいわゆる放射取り出し構造８を有する。これらの放射取り出し構造８によって、動作時における半導体チップ１０の放射取り出し効率が改善され、これは有利である。
【００６６】
バッファ積層体３の少なくとも一部分には、中間層４が配置されている。中間層４は、成長基板２を剥離する工程の結果として、少なくとも部分的に除去されており、したがって、バッファ積層体３の上には中間層４の残存部のみが配置されている。特に、中間層４は構造化されている。この構造化部は、動作時における半導体チップ１０の放射効率を改善する放射取り出し構造８の役割を果たす。
【００６７】
半導体チップ１０の層は、ＡｌＧａＩｎＰ材料系をベースとしている。図３の例示的な実施形態においては、半導体チップ１０は薄膜ＬＥＤの形である。これに代えて、半導体チップ１０はレーザダイオードの形とすることができる。
【００６８】
ここまで、本発明について例示的な実施形態に基づいて説明してきたが、本発明はこれらの実施形態に限定されない。本発明は、任意の新規の特徴および特徴の任意の組合せを包含しており、特に、請求項における特徴の任意の組合せを含んでいる。これらの特徴または特徴の組合せは、それ自体が請求項あるいは例示的な実施形態に明示的に記載されていない場合であっても、本発明に含まれる。
【００６９】
本特許出願は、独国特許出願第１０２０１００５２７２７．０号の優先権を主張し、この文書の開示内容は参照によって本出願に組み込まれている。
【図１】
2013545312.tif 000003
【図２】
2013545312.tif 000004
【図３】
2013545312.tif 000005
【手続補正書】
【提出日】平成25年5月22日(2013.5.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＡｌＩｎＧａＰ材料系をベースとする半導体積層体（１）を有するオプトエレクトロニクス半導体チップ（１０）を製造する方法であって、以下の方法ステップ、すなわち、
−  シリコン表面を有する成長基板（２）を準備するステップと、
−  前記成長基板（２）の上に、ＧａＰ、ＡｌＧａＰ、またはＡｌＰを含んでいる核形成層（５）を成長させるステップと、
−  前記核形成層（５）の上に、シリコンに対してシュードモルフィック特性を有し、ＧａＡｌＩｎＰＡｓを含んでいる中間層（４）を形成するステップと、
−  前記中間層（４）のＧａＡｌＩｎＰＡｓの上に、圧縮歪みが緩和されたバッファ積層体（３）を配置するステップであって、前記バッファ積層体（３）の格子定数が、前記半導体積層体（１）に向かう方向に徐々に増大するように配置するステップと、
−  前記バッファ積層体（３）の上に、放射を生成する目的で設けられる活性層を有する前記半導体積層体（１）をメタモルフィック方式でエピタキシャル成長させるステップと、
を含んでいる、方法。
【請求項２】
格子不整合に起因する転位が、緩和された前記バッファ積層体（３）に閉じ込められ、前記半導体積層体（１）に転位や歪みが生じないように、前記バッファ積層体（３）によって、前記成長基板（２）と前記半導体積層体（１）との格子定数の差は補正され、
シュードモルフィック特性を有する前記中間層（４）は、前記成長基板（２）に対する格子不整合を示し、この不整合は、緩和されて転位が形成されることはなく、歪みとして現れる、
請求項１に記載の方法。
【請求項３】
前記成長基板（２）、前記核形成層（５）、前記中間層（４）、前記バッファ積層体（３）、および前記半導体積層体（１）はお互いに、この順でまっすぐに形成される、
請求項２に記載の方法。
【請求項４】
前記バッファ積層体（３）の格子定数が、インジウムを添加することによって増大する、
請求項１から請求項３のいずれかに記載の方法。
【請求項５】
前記バッファ積層体（３）の格子定数が、ヒ素を添加することによって増大する、
請求項１から請求項４のいずれかに記載の方法。
【請求項６】
前記バッファ積層体（３）が複数のバッファ層から形成され、前記複数のバッファ層の格子定数が、前記半導体積層体（１）に向かう方向に層ごとに階段状に増大するように配置される、
請求項１から請求項５のいずれかに記載の方法。
【請求項７】
以下のさらなる方法ステップ、すなわち、
−  前記成長基板（２）とは反対側の前記半導体積層体（１）の面に、キャリア基板（６）を貼り付けるステップと、
−  前記成長基板（２）を剥離するステップと、
を含んでいる、
請求項１から請求項６のいずれかに記載の方法。
【請求項８】
前記キャリア基板（６）と前記半導体積層体（１）との間にミラー層（７）が配置される、
請求項７に記載の方法。
【請求項９】
前記成長基板（２）、前記核形成層（５）および前記中間層（４）が、前記キャリア基板（６）とは反対側の前記半導体チップ（１０）の面に放射取り出し構造（８）が形成されるように、剥離され、
前記放射取り出し構造（８）は、前記成長基板（２）を剥離する工程によって形成される、
請求項７または請求項８に記載の方法。
【請求項１０】
共通の工程において、共通の成長基板（２）の上に複数の前記半導体チップ（１０）が製造される、
請求項１から請求項９のいずれかに記載の方法。
【請求項１１】
請求項１から請求項１０のいずれかの方法に従って製造される半導体チップであって、キャリア基板（６）と、ＡｌＩｎＧａＰ材料系をベースとする半導体積層体（１）とを有し、
前記成長基板（２）および前記核形成層（５）は剥離され、
前記中間層（４）は部分的に剥離され、
前記キャリア基板（６）は、前記バッファ積層体（３）とは反対側の前記半導体積層体（１）の面に配置され、
前記キャリア基板（６）と前記半導体積層体（１）との間にミラー層（７）が配置され、
放射取り出し構造（８）は、前記中間層（４）および前記バッファ積層体（３）に形成される、
半導体チップ。
【請求項１２】
前記キャリア基板（６）は、シリコンバルク基板の形である、
請求項１１に記載の半導体チップ。
【請求項１３】
前記キャリア基板（６）とは反対側の前記半導体積層体（１）の面に、ＡｌＩｎＧａＡｓＰを含んだ前記バッファ積層体（３）が配置されており、前記バッファ積層体（３）の格子定数が、前記半導体積層体（１）の側の面において、前記半導体積層体（１）の格子定数に整合している、
請求項１１または請求項１２に記載の半導体チップ。
【請求項１４】
前記放射取り出し構造（８）は、前記半導体積層体（１）まで延びていない、
請求項１３に記載の半導体チップ。
【国際調査報告】
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