(57)【要約】多相ＰＷＭ信号（１２）を生成する方法および回路構成（１０）が提示される。１つのカウンタ（３０、５４、７４、９４）と、２つの比較器（３２、３４、５６、５８、７６、７８、９６、９８）と、１つの状態メモリ（３６、６４、８４、１０４）とをそれぞれが有する複数のＰＷＭ生成器（２０、２２、２４、２６）が設けられ、各ＰＷＭ生成器（２０、２２、２４、２６）は、多相ＰＷＭ信号（１２）の１位相であるＰＷＭ信号（１４、４２、６２、８２）を出力し、ＰＷＭ生成器（２０、２２、２４、２６）は、マルチプレクサ（３８、６６、８６、１０６）を介して互いに連結されるため、互いに連結されたＰＷＭ生成器（２０、２２、２４、２６）のカウンタ（３０、５４、７４、９４）が同期される。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のＰＷＭ生成器（２０、２２、２４、２６）により多相ＰＷＭ信号（１２）を生成する方法であって、
前記複数のＰＷＭ生成器（２０、２２、２４、２６）はそれぞれ、１つのカウンタ（３０、５４、７４、９４）と、２つの比較器（３２、３４、５６、５８、７６、７８、９６、９８）と、１つの状態メモリ（３６、６４、８４、１０４）とを有し、
各ＰＷＭ生成器（２０、２２、２４、２６）は、ＰＷＭ信号（１４、４２、６２、８２）を出力し、前記ＰＷＭ信号（１４、４２、６２、８２）は、前記多相ＰＷＭ信号（１２）の位相であり、
前記ＰＷＭ生成器（２０、２２、２４、２６）は、マルチプレクサ（３８、６６、８６、１０６）を介して互いに連結されるため、前記互いに連結されたＰＷＭ生成器（２０、２２、２４、２６）の前記カウンタ（３０、５４、７４、９４）が同期される、方法。
【請求項２】
前記カウンタ（３０、５４、７４、９４）がリセットされる場合には、全ての比較器（３２、３４、５６、５８、７６、７８、９６、９８）が同時に更新される、請求項１に記載の方法。
【請求項３】
全ての比較器（３２、３４、５６、５８、７６、７８、９６、９８）のリセットは、同期ロジックを用いて保障される、請求項２に記載の方法。
【請求項４】
任意の休止時間を有するＨブリッジを駆動するために、多相ＰＷＭ信号（１２）が生成される、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
さらに単相ＰＷＭ信号（１４）が生成される、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
複数のＰＷＭ生成器（２０、２２、２４、２６）により多相ＰＷＭ信号（１２）を生成するための回路構成であって、
前記複数のＰＷＭ生成器（２０、２２、２４、２６）はそれぞれ、１つのカウンタ（３０、５４、７４、９４）と、２つの比較器（３２、３４、５６、５８、７６、７８、９６、９８）と、１つの状態メモリ（３６、６４、８４、１０４）とを有し、各ＰＷＭ生成器（２０、２２、２４、２６）はさらに、マルチプレクサ（３８、６６、８６、１０６）を有し、
前記マルチプレクサ（３８、６６、８６、１０６）を介して、前記各ＰＷＭ生成器（２０、２２、２４、２６）は、他の前記ＰＷＭ生成器（２０、２２、２４、２６）と連結されうる、回路構成。
【請求項７】
状態メモリ（３６、６４、８４、１０４）としてフリップフロップが機能する、請求項６に記載の回路構成。
【請求項８】
マルチプレクサ（３８、６６、８６、１０６）として１ビットマルチプレクサが機能する、請求項６または７に記載の回路構成。
【請求項９】
スイッチが１ビットマルチプレクサとして機能する、請求項８に記載の回路構成。
【請求項１０】
同期ロジックがさらに設けられる、請求項６〜８のいずれか１項に記載の回路構成。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相ＰＷＭ信号を生成する方法、および、本方法を実施するための回路構成に関する。
【背景技術】
【０００２】
パルス幅変調の際には、可変的なパルス幅（デューティサイクル）および可変的な周波数または周期を有する矩形波信号が生成される。パルス幅変調された信号（ＰＷＭ信号）の生成は、公知の課題である。生成された信号は、例えば、車両分野のマイクロコントローラ内で使用される。車両内では様々な構成要素が様々なＰＷＭ信号により駆動される必要があるため、公知のマイクロコントローラは１００個以上のＰＷＭ生成器を備える。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
多相ＰＷＭ信号の生成のために、複数のＰＷＭ信号生成器を互いに連結することが必要であるように思われる。
【０００４】
多相ＰＷＭ信号生成器への要求は、例えばブラシレスＤＣモータの駆動の際にますます高まる。その際に、多相ＰＷＭ（パルス幅変調）は、幾つかのＰＷＭ線が、これは複数の位相に相当するのだが、上記ＰＷＭ線が、各線についての任意の立ち上がり時間および立ち下がり時間を有する同一の周期と、厳密に定められた上記線間の位相関係とを共有することを意味する。
【０００５】
公知のアプローチでは、互いに接続可能なカウンタと比較器とを利用することにより、様々なＰＷＭ信号を生成することが構想される。この解決策の欠点は、フレキシビリティ（Ｆｌｅｘｉｂｉｌｉｔａｅｔ）の追求により、多数のマルチプレクサが必要になるということである。
【０００６】
さらなる別の選択肢では、単相信号、多相信号ごとに特別なハードウェアを設けることが構想される。しかしながら、これは、十分に高いフレキシビリティを提供する解決策ではない。
【課題を解決するための手段】
【０００７】
このような背景から、請求項１の特徴を備えたＰＷＭ信号を生成する方法と、請求項６に記載のＰＷＭ信号を生成するための構成とが提示される。さらなる別の実施形態は、従属請求項、以下の記載、および図面から明らかとなろう。
【０００８】
記載される方法、および、提示される回路構成によって、低コストで多相ＰＷＭ信号をフレキシブルに生成することが可能となる。各ＰＷＭ生成器に、マルチプレクサ、例えば１ビットマルチプレクサを追加することのみ必要である。
【０００９】
本発明のさらなる別の利点および実施形態は、以下の記載および添付の図面から明らかとなろう。
【００１０】
上記の特徴および以下で解説される特徴は、各示される組み合わせにおいてのみならず他の組み合わせにおいても、または、単独でも、本発明の範囲を逸脱することなく利用されうる。
【図面の簡単な説明】
【００１１】
【図１】記載される回路構成の一実施形態のブロック図を示す。
【発明を実施するための形態】
【００１２】
本発明は、図面の実施形態を用いて概略的に示され、以下で図面を参照しながら詳細に解説される。
【００１３】
図１は回路構成１０を示しており、回路構成１０内には、多相信号、この場合では三相ＰＷＭ信号１２と、通常の単相ＰＷＭ信号１４とを生成する４個のＰＷＭ生成器が示される。
【００１４】
詳細には、回路構成１０は、第１のＰＷＭ生成器２０と、第２のＰＷＭ生成器２２と、第３のＰＷＭ生成器２４と、第４のＰＷＭ生成器２６とを示す。ＰＷＭ生成器２０の出力口４０では、ＰＷＭ信号４２が出力される。ＰＷＭ生成器２２の出力口６０では、ＰＷＭ信号６２が出力される。ＰＷＭ生成器２４の出力口８０では、ＰＷＭ信号８２が出力される。ＰＷＭ生成器２６の出力口１００では、ＰＷＭ信号１４が出力される。
【００１５】
第１のＰＷＭ生成器２０は、カウンタ３０と、上方の比較器３２と、下方の比較器３４と、状態メモリ３６、この場合はＲＳフリップフロップと、この場合では１ビットマルチプレクサまたはスイッチとして構成されたマルチプレクサ３８とを有する。ＰＷＭ生成器２０の出力口４０では、ＰＷＭ信号４２が出力される。カウンタ３０の出力口４４では、Ｎビット信号が出力される。上方の比較器３２の入力口４６には、ＰＷＭ信号４２、６２、８２の周期が印加される。下方の比較器３４の入力口４８には、ＰＷＭ信号４２の立ち下がりエッジが印加される。ＲＳフリップフロップとして構成された状態メモリ３６は、設定入力５０と、リセット入力５２とを有する。
【００１６】
第２のＰＷＭ生成器２２は、カウンタ５４と、上方の比較器５６と、下方の比較器５８と、状態メモリ６４、この場合はＲＳフリップフロップと、この場合では１ビットマルチプレクサまたはスイッチとして構成されたマルチプレクサ６６とを有する。ＰＷＭ生成器２２の出力口６０では、ＰＷＭ信号６２が出力される。カウンタ５４の出力口６７では、Ｎビット信号が出力される。上方の比較器５６の入力口６８には、ＰＷＭ信号６２の立ち上がりエッジが印加される。下方の比較器５８の入力口７０には、ＰＷＭ信号６２の立ち下がりエッジが印加される。ＲＳフリップフロップとして構成された状態メモリ６４は、設定入力７１と、リセット入力７２とを有する。
【００１７】
第３のＰＷＭ生成器２４は、カウンタ７４と、上方の比較器７６と、下方の比較器７８と、状態メモリ８４、この場合はＲＳフリップフロップと、この場合では１ビットマルチプレクサまたはスイッチとして構成されたマルチプレクサ８６とを有する。ＰＷＭ生成器２４の出力口８０では、ＰＷＭ信号８２が出力される。カウンタ７４の出力口８７では、Ｎビット信号が出力される。上方の比較器７６の入力口８８には、ＰＷＭ信号８２の立ち上がりエッジが印加される。下方の比較器７８の入力口９０には、ＰＷＭ信号８２の立ち下がりエッジが印加される。ＲＳフリップフロップとして構成された状態メモリ８４は、設定入力９１と、リセット入力９２とを有する。
【００１８】
第４のＰＷＭ生成器２６は、カウンタ９４と、上方の比較器９６と、下方の比較器９８と、状態メモリ１０４、この場合はＲＳフリップフロップと、この場合では１ビットマルチプレクサまたはスイッチとして構成されたマルチプレクサ１０６とを有する。ＰＷＭ生成器２６の出力口１００では、ＰＷＭ信号１４が出力される。カウンタ９４の出力口１０７では、Ｎビット信号が出力される。上方の比較器９６の入力口１０８には、ＰＷＭ信号１４の周期が印加される。下方の比較器９８の入力口１１０には、ＰＷＭ信号１４のデューティサイクル（ｄｕｔｙ  ｃｙｃｌｅ）が印加される。ＲＳフリップフロップとして構成された状態メモリ１０４は、設定入力１１１と、リセット入力１１２とを有する。
【００１９】
ＰＷＭ生成器２０、２２、２４および２６はそれぞれ、カウンタ３０、５４、７４、または９４と、２つの比較器３２，３４；５６、５８；７６、７８；９６、９８と、状態メモリ、この場合はＲＳフリップフロップ３６、６４、８４、１０４とを備える。シャドーレジスタと、全位相を統一的に更新するためのさらなる別の同期ロジックとは、見易さを優先して、図には記載されていない。
【００２０】
ＰＷＭ生成器２０、２２、２４、および２６それぞれでは、カウンタ３０、５４、７４、または９４は０で始まる。出力は１として見なされる。カウンタ３０、５４、７４、または９４が、下方の比較器３４、５８、７８、または９８の値に達した場合には、出力は０に設定される。カウンタ３０、５４、７４、または９４が、上方の比較器３２、５６、７６、または９６の値に達した場合には、出力は１に設定される。
【００２１】
通常の単相モードでは、上方の比較器９６は、ＰＷＭ生成器２６内に示されるように、カウンタ９４をリセットする（マルチプレクスサ１０６の右の位置）。多相ＰＷＭ信号１２を生成するために、第１の位相のＰＷＭ生成器Ａ２０内のマルチプレクサ３８は右の位置のままであり、連結された全ての後続の位相の、すなわちＰＷＭ生成器２２内およびＰＷＭ生成器２４内の、マルチプレクサ６６、８６は、左の位置に切り替えられる。
【００２２】
その後、カウンタ３０、５４、７４それぞれは同時にリセットされる。これらカウンタ３０、５４、７４は、ＰＷＭ生成器２０内の上方の比較器３２により定められた同一の周期を共有する。２２および２４内の上方の比較器５６、７６は、位相６２および８２のための任意の立ち上がりエッジを定めるために利用されうる。位相４２は常に直接的に立ち上がりエッジにより開始する。
【００２３】
２０、２２、２４内の下方の比較器３４、５８、７８は、各個々の位相の立ち下がりエッジを定める。特別な同期ロジックは、カウンタ３０、５４、７４がリセットされた場合に６個の比較器３２、３４、５６、５８、７６、および７８全てが同時に更新されることを保障する。
【００２４】
多相ＰＷＭ信号生成のために連結された全てのＰＷＭ生成器２０、２２、２４は、全てのカウンタ３０、５４、７４のための同一のクロックを共有する必要がある。任意の休止時間を有する三相Ｈブリッジを駆動するために、任意の数の位相、例えば、６個の位相が生成されうる。
【図１】
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【手続補正書】
【提出日】平成24年9月28日(2012.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のＰＷＭ生成器により多相ＰＷＭ信号を生成する方法であって、
前記複数のＰＷＭ生成器はそれぞれ、１つのカウンタと、２つの比較器と、１つの状態メモリとを有し、
各ＰＷＭ生成器は、ＰＷＭ信号を出力し、前記ＰＷＭ信号は、前記多相ＰＷＭ信号の位相であり、
前記ＰＷＭ生成器は、マルチプレクサを介して互いに連結されるため、前記互いに連結されたＰＷＭ生成器の前記カウンタが同期される、方法。
【請求項２】
前記カウンタがリセットされる場合には、全ての比較器が同時に更新される、請求項１に記載の方法。
【請求項３】
全ての比較器のリセットは、同期ロジックを用いて保障される、請求項２に記載の方法。
【請求項４】
任意の休止時間を有するＨブリッジを駆動するために、多相ＰＷＭ信号が生成される、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
さらに単相ＰＷＭ信号が生成される、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
複数のＰＷＭ生成器により多相ＰＷＭ信号を生成するための回路構成であって、
前記複数のＰＷＭ生成器はそれぞれ、１つのカウンタと、２つの比較器と、１つの状態メモリとを有し、各ＰＷＭ生成器はさらに、マルチプレクサを有し、
前記マルチプレクサを介して、前記各ＰＷＭ生成器は、他の前記ＰＷＭ生成器と連結されうる、回路構成。
【請求項７】
状態メモリとしてフリップフロップが機能する、請求項６に記載の回路構成。
【請求項８】
マルチプレクサとして１ビットマルチプレクサが機能する、請求項６または７に記載の回路構成。
【請求項９】
スイッチが１ビットマルチプレクサとして機能する、請求項８に記載の回路構成。
【請求項１０】
同期ロジックがさらに設けられる、請求項６〜８のいずれか１項に記載の回路構成。
【国際調査報告】
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