(57)【要約】  バラクタ回路および電圧制御発振が説明される。バラクタ回路は、第１〜第４のバラクタを含む。第１のバラクタに関連する第１のソース−ドレインノードと、第２のバラクタに関連する第２のソース−ドレインノードとは、第１の入力ノードに結合される。第１のバラクタのための第１のゲートノードは、第１の出力ノードに結合される。第２のバラクタのための第２のゲートノードは、第２の出力ノードに結合される。第３のバラクタのための第３のゲートノードおよび第４のバラクタのための第４のゲートノードは、第２の入力ノードに結合される。第３のバラクタと関連する第３のソース−ドレインノードは、第１の出力ノードに結合される。第４のバラクタと関連する第４のソース−ドレインノードは、第２の出力ノードに結合される。他の実施の形態では、バラクタ回路は電圧制御発振の出力を遮断し、ＣＭＬを再度中心に移動させる。
2013527679.tif 000002
【特許請求の範囲】
【請求項１】
バラクタ回路であって、
第１〜第４のバラクタを備え、
前記第１のバラクタの第１のソース−ドレインノードは、第１の入力ノードに結合され、
前記第２のバラクタの第２のソース−ドレインノードは、前記第１の入力ノードに結合され、
前記第１のバラクタの第１のゲートノードは、第１の出力ノードに結合され、
前記第２のバラクタの第２のゲートノードは、第２の出力ノードに結合され、
前記第３のバラクタの第３のゲートノードは、第２の入力ノードに結合され、
前記第４のバラクタの第４のゲートノードは、前記第２の入力ノードに結合され、
前記第３のバラクタの第３のソース−ドレインノードは、前記第１の出力ノードに結合され、
前記第４のバラクタの第４のソース−ドレインノードは、前記第２の出力ノードに結合される、バラクタ回路。
【請求項２】
前記第１〜第４のバラクタは、蓄積モードＭＯＳコンデンサである、請求項１に記載のバラクタ回路。
【請求項３】
前記第１および第２の入力ノードは、差動入力のための第１および第２の制御電圧をそれぞれ受けるために設けられ、
前記第１および第２の出力ノードは、第１および第２の出力電圧をそれぞれ供給するために設けられる、請求項１または２に記載のバラクタ回路。
【請求項４】
前記第１および第２の出力電圧は、正弦波電圧であって、
前記第１および第２の制御電圧は、ＤＣ電圧であって、
前記第１および第２の出力電圧は、少なくとも約１８０度互いに位相がずれる、請求項３に記載のバラクタ回路。
【請求項５】
前記蓄積モードＭＯＳコンデンサの各々は、前記第１〜第４のソース−ドレインノードをそれぞれ与えるために互いに接続された、ｎ型ソース領域およびｎ型ドレイン領域を有する、請求項２〜４のいずれか一項に記載のバラクタ回路。
【請求項６】
前記第１〜第４のバラクタの各々の前記ｎ型ソース領域および前記ｎ型ドレイン領域は、前記第１〜第４のバラクタの各々にボディ領域を与えるｎ型ウェルの中に設けられる、請求項５に記載のバラクタ回路。
【請求項７】
前記バラクタ回路は、前記第１のゲートノードと、前記第２のゲートノードと、前記第３のソース−ドレインノードと、前記第４のソース−ドレインノードとに結合された抵抗ブリッジをさらに備え、
前記抵抗ブリッジは、少なくとも一つのコモンモード電圧ノードを含み、
前記バラクタ回路は、前記第１および第２の出力ノードのそれぞれにおける第１および第２の正弦波電圧から、前記少なくとも一つのコモンモード電圧ノードにおけるコモンモード電圧のＤＣデカップリングのために結合された複数のコンデンサをさらに備える、請求項１〜６のいずれか一項に記載のバラクタ回路。
【請求項８】
前記抵抗ブリッジは、
前記第１のゲートノードおよび前記第３のソース−ドレインノードの間で互いに結合された第１および第２の抵抗と、
前記第２のゲートノードおよび前記第４のソース−ドレインノードの間で互いに結合された第３および第４の抵抗とをさらに含み、
前記第１〜第４の抵抗は、前記第１および第２のゲートノードと、前記第３および第４のソース−ドレインノードとの各々に前記コモンモード電圧を結合するために、前記コモンモード電圧ノードにおいて互いに接続され、
前記複数のコンデンサは、
前記第１の出力ノードおよび前記第１のゲートノードの間に結合された第１のコンデンサと、
前記第２の出力ノードおよび前記第２のゲートノードの間に結合された第２のコンデンサと、
前記第１の出力ノードおよび前記第３のソース−ドレインノードの間に結合された第３のコンデンサと、
前記第２の出力ノードおよび前記第４のソース−ドレインノードの間に結合された第４のコンデンサとを含む、請求項７に記載のバラクタ回路。
【請求項９】
前記抵抗ブリッジは、
前記第１および第２のゲートノードの間で、少なくとも一つのコモンモード電圧ノードのうちの第１のコモンモード電圧ノードにおいて互いに結合された第１および第２の抵抗と、
前記第３および第４のソース−ドレインノードの間で、前記少なくとも一つのコモンモード電圧ノードのうちの第２のコモンモード電圧ノードにおいて互いに結合された第３および第４の抵抗とをさらに含み、
前記第１および第２の抵抗は、前記第１および第２のコモンモード電圧ノードに接続された制御回路を介して、前記第３および第４の抵抗に結合され、
前記制御回路は、電源およびグランドの間に結合された可変抵抗電圧分割器を有し、
前記制御回路は、
前記第１のコモンモード電圧ノードへの、前記電圧分割器の第１の電圧分割ノードの第１の分割電圧と、
前記第２のコモンモード電圧ノードへの、前記電圧分割器の第２の電圧分割ノードの第２の電圧と、
前記第２のコモンモード電圧ノードへの、前記電圧分割器の前記第１の電圧分圧ノードの前記第１の分割電圧と、
前記第１のコモンモード電圧ノードへの、前記電圧分割器の前記第２の電圧分割ノードの前記第２の電圧とを選択的に結合するためのスイッチ回路をさらに有し、
前記複数のコンデンサは、
前記第１の出力ノードおよび前記第１のゲートノードの間に結合された第１のコンデンサと、
前記第２の出力ノードおよび前記第２のゲートノードの間に結合された第２のコンデンサと、
前記第１の出力ノードおよび前記第３のソース−ドレインノードの間に結合された第３のコンデンサと、
前記第２の出力ノードおよび前記第４のソース−ドレインノードの間に結合された第４のコンデンサとを含む、請求項７に記載のバラクタ回路。
【請求項１０】
前記バラクタ回路は、前記第１および第２の出力ノードにおいて、インダクタ回路と並列に結合され、
前記第１および第２の出力ノードにおいて、前記バラクタ回路および前記インダクタ回路に結合される第１のクロスカップルトランジスタ対と、
前記第１のクロスカップルトランジスタ対およびグランドの間に結合されるバイアストランジスタと、
バイアス電圧を受けるために結合される前記バイアストランジスタのゲートとをさらに備える、請求項１〜９のいずれか一項に記載のバラクタ回路。
【請求項１１】
プログラム可能な電圧制御発振を供給するための方法であって、
第１のバラクタ対に第１の制御電圧を供給するステップと、
第２のバラクタ対に第２の制御電圧を供給するステップとを備え、
前記第１の制御電圧は、第１の電圧範囲を有し、
前記第２の制御電圧は、第２の電圧範囲を有し、
前記第１および第２の電圧範囲は、高容量性ゲイン範囲のゲート−ソース間電圧範囲に関連し、
前記第１および第２の制御電圧は、組み合わされて差動入力を与え、
前記第１のバラクタ対を第１のモードで動作させるステップと、
前記第２のバラクタ対を第２のモードで動作させるステップとをさらに備え、
前記第１のモードおよび前記第２のモードは、相補的モードであって、
前記相補的モードと組み合わされた前記差動入力は、組み合わされた前記第１および第２のバラクタ対に関連する前記高容量性ゲイン範囲を与え、
前記差動入力に応答してプログラムされた周波数と、前記高容量性ゲイン範囲に応答してプログラム可能な周波数帯域とを有する、第１および第２の正弦波出力電圧を出力するステップをさらに備える、方法。
【請求項１２】
前記第１および第２のバラクタ対に結合された抵抗ブリッジにコモンモード電圧を供給するステップと、
半導体プロセスの違いに応じて前記ゲート−ソース間電圧範囲の中に、前記高容量性ゲイン範囲を移動するように、前記コモンモード電圧の電圧値を設定するステップと、
前記第１および第２の正弦波出力電圧を出力するステップのために、前記第１および第２の正弦波出力電圧のＡＣカップリングのための前記コモンモード電圧をＤＣ電圧が分離するステップとをさらに備える、請求項１１に記載の方法。
【請求項１３】
前記コモンモード電圧を前記抵抗ブリッジに供給するステップは、
第１および第２のコモンモード電圧部分を供給するために、供給電圧を分配するステップと、
前記コモンモード電圧に関連するコモンモードレベルを再度中心に位置させるために、前記第１および第２のバラクタ対にそれぞれ結合された前記抵抗ブリッジの各コモンモード電圧ノードに、前記第１および第２のコモンモード電圧部分を前記コモンモード電圧として選択的に供給するステップとを含む、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明の実施の形態は、集積回路デバイス（integrated circuit（ＩＣ））に関する。より特定的には、本発明の実施の形態は、ＩＣのためのバラクタ回路および電圧制御発振に関する。
【背景技術】
【０００２】
発明の背景
プログラマブルロジックデバイス（programmable logic device（ＰＬＤ））は、特定のロジック機能を実行するようにプログラム可能な集積回路として周知である。ＰＬＤの一種であるフィールドプログラマブルゲートアレイ（field programmable gate array（ＦＰＧＡ））は典型的に、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入力／出力ブロック（input/output block（ＩＯＢ））と、コンフィギュラブルロジックブロック（configurable logic block（ＣＬＢ））と、専用ランダムアクセスメモリブロック（dedicated random access memory block（ＢＲＡＭ））と、乗算器と、デジタル信号処理ブロック（digital signal processing block（ＤＳＰ））と、プロセッサと、クロックマネージャと、遅延ロックループ（delay lock loop（ＤＬＬ））となどを含み得る。ここで用いられるように、「含む」（“include”，“including”）とは、制約を設けずに含むことを意味する。
【０００３】
各プログラマブルタイルは典型的に、プログラマブルインターコネクトおよびプログラマブルロジックの双方を含む。プログラマブルインターコネクトは典型的に、プログラマブルインターコネクトポイント（programmable interconnect points（ＰＩＰ））によって相互接続されたさまざまな長さの多数のインターコネクト配線を含む。プログラマブルロジックは、たとえば、関数発生器、レジスタ、算術論理などを含み得るプログラマブル要素を用いてユーザが設計したロジックを実現する。
【０００４】
プログラマブルインターコネクトおよびプログラムロジックは典型的に、プログラマブル要素の構成方法を規定する内部コンフィギュレーションメモリセルにコンフィギュレーションデータのストリームをロードすることによってプログラムされる。コンフィギュレーションデータは、外部デバイスによって、メモリから（たとえば外部のＰＲＯＭから）読出されたり、ＦＰＧＡに書込まれたりすることが可能である。その結果、個々のメモリセルの集団的な状態がＦＰＧＡの機能を決定する。
【０００５】
他の種類のＰＬＤは、コンプレックスプログラマブルロジックデバイス（complex programmable logic device（ＣＰＬＤ））である。ＣＰＬＤは２以上の「機能ブロック」を含む。「機能ブロック」は、互いに接続されるとともに、インターコネクトスイッチマトリックスによって入力／出力（Ｉ／Ｏ）資源に接続される。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（programmable logic array（ＰＬＡ））およびプログラマブルアレイロジック（programmable array logic（ＰＡＬ））デバイスで用いられる構造と同様の２レベルのＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、コンフィギュレーションデータは典型的に不揮発性メモリにオンチップで格納される。いくつかのＣＰＬＤでは、コンフィギュレーションデータは不揮発性メモリにオンチップで格納され、その次に初期コンフィギュレーション（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。
【０００６】
これらのプログラマブルロジックデバイス（ＰＬＤ）のすべてにおいて、デバイスの機能性は、その目的のためにデバイスに与えられるデータビットによって制御される。データビットは、揮発性メモリ（たとえばＦＰＧＡおよびいくつかのＣＰＬＤのように静的メモリセル）、不揮発性メモリ（たとえばいくつかのＣＰＬＤにおけるフラッシュメモリ）、あるいは如何なるその他の種類のメモリセルにも格納することができる。
【０００７】
他のＰＬＤは、デバイス上のさまざまな要素をプログラマブルに相互接続するメタル層などのプロセシング層を利用してプログラムされる。これらのＰＬＤは、マスクプログラマブルデバイスとして知られている。ＰＬＤは、たとえば、ヒューズ技術あるいはアンチヒューズ技術などを用いる他の方法で実現することもできる。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語は、これら例示的なデバイスを含むがこれらに限定されるものではなく、部分的にしかプログラマブルでないデバイスを包括的に含む。たとえば、ＰＬＤの一種は、ハードコードされたトランジスタロジックと、それらハードコードされたトランジスタロジックをプログラムマブルに相互接続するプログラマブルスイッチファブリックとの組合せを含む。
【０００８】
電圧制御発振器（voltage-controlled oscillator（ＶＣＯ））は、多くの高性能アナログ回路およびシステムにおける構成要素である。たとえば、ＶＣＯは、周波数合成器、クロック逓倍ユニット（clock multiplication unit（ＣＭＵ））、クロック／データリカバリ（clock and data recovery（ＣＤＲ））回路、位相同期回路（phase-locked-loops（ＰＬＬ））、およびその他の回路において用いられる。ＶＣＯはＣＭＯＳで実現される。アナログデバイスおよびＲＦデバイスを大量生産するためのＣＭＯＳ製造を活用することは有益であるだろう。たとえば、ＶＣＯの上記の統合が完成したのであれば、すなわちたとえばＳＯＣの実現におけるように、ＶＣＯをすべて単一のチップ内に形成することができたのであれば有益である。ＶＣＯを設計する上での検討事項には、発振帯域およびジッタ性能がある。ＰＬＤでは、これらの設計上の検討事項はより厳しくなり得る。なぜならば、異なるクロック周波数性能パラメータと厳しいジッタ性能パラメータとを有する複数のプロトコルおよびアプリケーションをサポートするために、単一のＰＬＤが用いられ得るためである。
【０００９】
したがって、相対的に広い発振帯域にわたって厳しいジッタ性能パラメータを満たすことが可能な高ゲインバラクタ回路を提供することは、単一のＰＬＤが複数のプロトコルおよびアプリケーションをサポートする応用用途に適したＶＣＯを実現するために望ましくかつ有益である。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＶＣＯ「タンク」回路は、振動を生成する回路として周知である。タンク回路のようなＶＣＯ回路はＬＣＶＣＯとして知られる。ＬおよびＣはそれぞれ、インダクタおよびコンデンサを示す。ＬＣＶＣＯにおけるタンクの静電容量Ｃは、固定静電容量と可変静電容量との組合せである。従来、可変静電容量はバラクタを含む。しかしながら、従来のバラクタ回路では静電容量の範囲が相対的に制限されている。また周知のように、ＣＭＯＳプロセスはその時々によって変化する可能性があり、このため、静電容量−電圧（Ｃ−Ｖ）曲線はシフトし得る。従来、このようなプロセスシフトはバラクタ静電容量の使用可能な範囲を減少させる可能性があった。
【００１１】
したがって、静電容量の広範囲においてプログラマブルなバラクタ回路を提供することは有益でありかつ望ましい。また、デバイス固有のＣ−Ｖ曲線特性を超えて、バラクタのＣ−Ｖ曲線のゲインを増強することは有益でありかつ望ましい。このようなバラクタ回路がプロセスの変化を小さくするように適応することができれば、さらに有益でありかつ望ましい。
【課題を解決するための手段】
【００１２】
発明の概要
１以上の実施の形態は、ＩＣのためのバラクタ回路および電圧制御発振の方法に一般的に関連する。
【００１３】
ある実施の形態はバラクタ回路に一般的に関する。この実施の形態では、バラクタ回路は、第１のバラクタと、第２のバラクタと、第３のバラクタと、第４のバラクタとを含む得る。第１のバラクタの第１のソース−ドレインノードおよび第２のバラクタの第２のソース−ドレインノードは、第１の入力ノードに結合され得る。第１のバラクタの第１のゲートノードは、第１の出力ノードに結合され得る。第２のバラクタの第２のゲートノードは、第２の出力ノードに結合され得る。第３のバラクタの第３のゲートノードおよび第４のバラクタの第４のゲートノードは、第２の入力ノードに結合され得る。第３のバラクタの第３のソース−ドレインノードは、第１の出力ノードに結合され得る。第４のバラクタの第４のソース−ドレインノードは、第２の出力ノードに結合され得る。
【００１４】
本実施の形態において、第１のバラクタと、第２のバラクタと、第３のバラクタと、第４のバラクタとは、蓄積モードのＭＯＳコンデンサであり得る。本実施の形態において、第１の入力ノードおよび第２の入力ノードはそれぞれ、差動入力のための第１の制御電圧および第２の制御電圧を受けるために設けられ得る。第１の出力ノードおよび第２の出力ノードはそれぞれ、第１の出力電圧および第２の出力電圧を供給するために設けられ得る。本実施の形態において、第１の出力電圧および第２の出力電圧は正弦波電圧であり得る。第１の制御電圧および第２の制御電圧はＤＣ電圧であり得る。第１の出力電圧と第２の出力電圧とは、少なくとも約１８０度互いに位相がずれた電圧であり得る。複数の蓄積モードのＭＯＳコンデンサの各々はｎ型のソース領域を有し得る。ｎ型のドレイン領域は、第１のソース−ドレインノードと、第２のソース−ドレインノードと、第３のソース−ドレインノードと、第４のソース−ドレインノードとをそれぞれ与えるために互いに接続される。
【００１５】
本実施の形態において、第１のバラクタと、第２のバラクタと、第３のバラクタと、第４のバラクタとの各々のｎ型ソース領域およびｎ型ドレイン領域は、ｎ型ウェルの中に設けることができる。ｎ型ウェルは、第１のバラクタと、第２のバラクタと、第３のバラクタと、第４のバラクタとの各々のボディ領域を与える。本実施の形態において、バラクタ回路は、第１のゲートノードと、第２のゲートノードと、第３のソース−ドレインノードと、第４のソース−ドレインノードとに結合された抵抗ブリッジをさらに備え得る。抵抗ブリッジは、少なくとも１つのコモンモード電圧ノードを含み得る。複数のコンデンサは、少なくとも１つのコモンモード電圧ノードにおいて、第１の出力ノードおよび第２の出力ノードのそれぞれにおける第１の正弦波電圧および第２の正弦波電圧からのコモンモード電圧のＤＣデカップリングのために結合され得る。本実施の形態において、抵抗ブリッジは第１の抵抗と、第２の抵抗と、第３の抵抗と、第４の抵抗とを含み得る。第１の抵抗および第２の抵抗は、第１のゲートノードおよび第３のソース−ドレインノードの間で互いに結合される。第３の抵抗および第４の抵抗は、第２のゲートノードおよび第４のソース−ドレインノードとの間で互いに結合される。第１の抵抗と、第２の抵抗と、第３の抵抗と、第４の抵抗とは、第１のゲートノードと、第２のゲートノードと、第３のソース−ドレインノードと、第４のソース−ドレインノードとの各々にコモンモード電圧を結合するために、コモンモード電圧ノードにおいて互いに接続される。複数のコンデンサは、第１のコンデンサと、第２のコンデンサと、第３のコンデンサと、第４のコンデンサとを含み得る。第１のコンデンサは、第１の出力ノードおよび第１のゲートノードの間に結合される。第２のコンデンサは、第２の出力ノードおよび第２のゲートノードの間に結合される。第３のコンデンサは、第１の出力ノードおよび第３のソース−ドレインノードの間に結合される。第４のコンデンサは、第２の出力ノードおよび第４のソース−ドレインノードの間に結合される。
【００１６】
本実施の形態において、抵抗ブリッジは、第１の抵抗と、第２の抵抗と、第３の抵抗と、第４の抵抗とを含み得る。第１の抵抗および第２の抵抗は、第１のゲートノードおよび第２のゲートノードの間で、コモンモード電圧ノードのうちの少なくとも１つである第１のコモンモード電圧ノードにおいて互いに接続される。第３の抵抗および第４の抵抗は、第３のソース−ドレインノードおよび第４のソース−ドレインノードの間で、コモンモード電圧ノードのうちの少なくとも１つである第２のコモンモード電圧ノードにおいて互いに接続される。第１の抵抗および第２の抵抗は、制御回路を介して、第３の抵抗および第４の抵抗に結合される。制御回路は、第１のコモンモード電圧ノードおよび第２のコモンモード電圧ノードに接続される。制御回路は、供給電圧およびグランドの間に結合された可変抵抗電圧分割器を含み得る。制御回路は、以下を選択的に結合するためのスイッチ回路をさらに有し得る。電圧分割器の第１の電圧分割ノードの第１の分割電圧を、第１のコモンモード電圧ノードに結合する。電圧分割器の第２の電圧分割ノードの第２の電圧を、第２のコモンモード電圧ノードに結合する。電圧分割器の第１の電圧分割ノードの第１の分割電圧を、第２のコモンモード電圧ノードに結合する。電圧分割器の第２の電圧分割ノードの第２の電圧を、第１のコモンモード電圧ノードに結合する。複数のコンデンサは、第１のコンデンサと、第２のコンデンサと、第３のコンデンサと、第４のコンデンサとを含み得る。第１のコンデンサは、第１の出力ノードおよび第１のゲートノードの間に結合される。第２のコンデンサは、第２の出力ノードおよび第２のゲートノードの間に結合される。第３のコンデンサは、第１の出力ノードおよび第３のソース−ドレインノードの間に結合される。第４のコンデンサは、第２の出力ノードおよび第４のソース−ドレインノードの間に結合される。
【００１７】
他の実施の形態は、電圧制御発振器に一般的に関する。この実施の形態では、電圧制御発振器は、第１の出力ノードおよび第２の出力ノードにおいてインダクタ回路に並列に結合されたバラクタ回路を含み得る。第１のクロスカップルトランジスタ対は、第１の出力ノードおよび第２の出力ノードにおいて、バラクタ回路およびインダクタ回路に結合され得る。バイアストランジスタは、第１のクロスカップルトランジスタ対およびグランドの間に結合され得る。バイアストランジスタのゲートは、バイアス電圧を受けるために結合され得る。バラクタ回路は、第１のバラクタと、第２のバラクタと、第３のバラクタと、第４のバラクタとを含み得る。第１のバラクタの第１のソース−ドレインノードおよび第２のバラクタの第２のソース−ドレインノードは、第１の入力ノードに結合される。第１のバラクタの第１のゲートノードは、第１の出力ノードに結合される。第２のバラクタの第２のゲートノードは、第２の出力ノードに結合される。第３のバラクタの第３のゲートノードおよび第４のバラクタの第４のゲートは、第２の入力ノードに結合される。第３のバラクタの第３のソース−ドレインノードは、第１の出力ノードに結合される。第４のバラクタの第４のソース−ドレインノードは、第２の出力ノードに結合される。
【００１８】
本実施の形態において、第１のバラクタと、第２のバラクタと、第３のバラクタと、第４のバラクタとは、蓄積モードのＭＯＳコンデンサであり得る。本実施の形態において、第１の入力ノードおよび第２の入力ノードはそれぞれ、差動入力のための第１の制御電圧および第２の制御電圧を受けるために設けられ得る。第１の出力ノードおよび第２の出力ノードはそれぞれ、第１の出力電圧および第２の出力電圧を供給するために設けられ得る。本実施の形態において、抵抗ブリッジは、第１のゲートノードと、第２のゲートノードと、第３のソース−ドレインノードと、第４のソース−ドレインノードとに結合され得る。抵抗ブリッジは、少なくとも１つのコモンモード電圧ノードを含み得る。複数のコンデンサは、第１の出力ノードと第２の出力ノードのそれぞれにおける第１の正弦波電圧および第２の正弦波電圧のＡＣカップリングのために、コモンモード電圧ノードにおいてＤＣコモンモード電圧を遮断するために結合され得る。本実施の形態において、電圧制御発振器は、第２のクロスカップルトランジスタ対をさらに備え得る。第２のクロスカップルトランジスタ対は、第１の出力ノードおよび第２の出力ノードにおいて、バラクタ回路およびインダクタ回路に結合される。第２のクロスカップルトランジスタ対は、供給電圧ノードに結合される。本実施の形態において、第１のクロスカップルトランジスタ対は、複数のｎＭＯＳトランジスタであり得る。第２のクロスカップルトランジスタ対は、複数のｐＭＯＳトランジスタであり得る。複数のｎＭＯＳトランジスタのうちの第１のｎＭＯＳトランジスタのゲートと、複数のｎＭＯＳトランジスタのうちの第２のｎＭＯＳトランジスタのドレインとは、第１の出力ノードに接続され得る。第２のｎＭＯＳトランジスタのゲートと、第１のｎＭＯＳトランジスタのドレインとは、第２の出力ノードに接続され得る。複数のｐＭＯＳトランジスタのうちの第１のｐＭＯＳトランジスタのゲートと、複数のｐＭＯＳトランジスタのうちの第２のｐＭＯＳトランジスタのドレインとは、第１の出力ノードに接続され得る。第２のｐＭＯＳトランジスタのゲートと、第１のｐＭＯＳトランジスタのドレインとは、第２の出力ノードに接続され得る。第１のｎＭＯＳトランジスタおよび第２のｎＭＯＳトランジスタの各々のソースは、バイアストランジスタのドレインに接続され得る。第１のｐＭＯＳトランジスタおよび第２のｐＭＯＳトランジスタの各々のソースは、供給電圧を受けるために供給電圧ノードに結合され得る。
【００１９】
本実施の形態において、抵抗ブリッジは、第１の抵抗と、第２の抵抗と、第３の抵抗と、第４の抵抗と、制御回路とを含み得る。第１の抵抗および第２の抵抗は、第１のゲートノードおよび第２のゲートノードの間で、コモンモード電圧ノードのうちの少なくとも１つである第１のコモンモード電圧ノードにおいて、互いに接続される。第３の抵抗および第４の抵抗は、第３のソース−ドレインノードおよび第４のソース−ドレインノードの間で、コモンモード電圧ノードの少なくとも１つである第２のコモンモード電圧ノードにおいて、互いに接続される。第１の抵抗および第２の抵抗は、制御回路を介して、第３の抵抗および第４の抵抗に結合される。制御回路は、第１のコモンモード電圧ノードおよび第２のコモンモード電圧ノードに接続される。制御回路は、供給電圧ノードとグランドの間に結合された可変抵抗電圧分割器を有する。制御回路は、以下を選択的に結合するためのスイッチ回路をさらに有し得る。電圧分割器の第１の電圧分割ノードの第１の分割電圧を、第１のコモンモード電圧ノードに接続するとともに、電圧分割器の第２の電圧分割ノードの第２の電圧を、第２のコモンモード電圧ノードに結合する。電圧分割器の第１の電圧分割ノードの第１の分割電圧を、第２のコモンモード電圧ノードに接続するとともに、電圧分割器の第２の電圧分割ノードの第２の電圧を、第１のコモンモード電圧ノードに結合する。供給電圧は、バラクタ回路が形成された集積回路ダイのＰＬＬ電圧接点を介して供給され得る。
【００２０】
プログラマブル電圧制御発振を与えるための方法のある実施の形態は、第１のバラクタ対に第１の制御電圧を供給するステップと、第２のバラクタ対に第２の制御電圧を供給するステップとを含み得る。第１の制御電圧は第１の電圧範囲を有し得る。第２の制御電圧は第２の電圧範囲を有し得る。第１の電圧範囲および第２の電圧範囲は、容量性高ゲイン範囲のゲート−ソース間電圧範囲に関連し得る。第１の制御電圧および第２の制御電圧は組み合わされて、差動入力を与え得る。第１のバラクタ対は第１のモードで動作し得る。第２のバラクタ対は第２のモードで動作し得る。第１のモードおよび第２のモードは、相補的モードであり得る。差動入力は相補的モードとともに、第１のバラクタ対および第２のバラクタ対が組み合わされた動作に関連する容量性高ゲイン範囲を与える得る。第１の正弦波出力電圧および第２の正弦波出力電圧は、差動入力に対応してプログラムされた周波数と、容量性高ゲイン範囲に対応するプログラマブル周波数帯域とを有する出力であり得る。
【００２１】
本実施の形態において、方法は、第１のバラクタ対および第２のバラクタ対に結合された抵抗ブリッジにコモンモード電圧を供給するステップと、半導体プロセスの変化に応じたゲート−ソース間電圧範囲の中に容量性高ゲイン範囲を移動させるために、コモンモード電圧の電圧値を設定するステップと、出力のために、第１の正弦波出力電圧および第２の正弦波出力電圧のＡＣカップリングのためのコモンモード電圧をＤＣ電圧が絶縁するステップとを備え得る。本実施の形態において、抵抗ブリッジにコモンモード電圧を供給するステップは、第１のコモンモード電圧部分および第２のコモンモード電圧部分を供給するために供給電圧を分配するステップと、第１のバラクタ対および第２のバラクタ対にそれぞれ結合された抵抗ブリッジの各コモンモード電圧ノードに、第１のコモンモード電圧部分および第２のコモンモード電圧部分をコモンモード電圧として選択的に供給するステップとを含み得る。上記供給するステップは、コモンモード電圧に関連するコモンモードレベルを再度集中させるために実行される。
【００２２】
図面の簡単な説明
添付図面は例示的な実施の形態を示す。しかしながら、示された実施の形態に本発明を限定するために添付図面を用いてはならない。添付図面は本発明の説明および理解のためだけに用いられる。
【図面の簡単な説明】
【００２３】
【図１】カラム状フィールドプログラマブルゲートアレイ（field programmable gate array（ＦＰＧＡ））アーキテクチャの例示的な実施の形態を示す簡易ブロック図である。
【図２】バラクタ回路の例示的な実施の形態を示す回路図である。
【図３】蓄積モードのＭＯＳコンデンサすなわちＡＭＯＳバラクタの例示的な実施の形態を示す断面斜視図である。
【図４Ａ】ＡＣ結合差動バラクタ回路の例示的な実施の形態を示す回路図である。
【図４Ｂ】ＡＣ結合差動バラクタ回路の他の例示的な実施の形態を示す回路図である。
【図５】異なるプロセススキューのためのさまざまなＣ−Ｖ曲線の例示的な実施の形態を示す、ゲート−ソース間電圧対静電容量のグラフである。
【図６】図４Ａおよび図４Ｂの各バラクタ回路のようなバラクタ回路のシミュレーションの例示的な実施の形態を示す、ゲート−ソース間電圧対静電容量のグラフである。
【図７】プログラマブル電圧制御発振フローの例示的な実施の形態を示すフローチャートである。
【図８】電圧制御発振器の例示的な実施の形態を示す回路図である。
【図９】図４ＢのＡＣ結合差動バラクタ回路の制御回路の典型的な実施の形態を示す回路図である。
【発明を実施するための形態】
【００２４】
図面の詳細な説明
以下の説明において、具体的な実施の形態のより徹底した説明を与えるために、数多くの具体的詳細が説明される。しかしながら、以下に与えられる具体的詳細のすべてがなくとも本発明が実施され得ることは当業者にとって明白である。その他にも、本発明を不明瞭にしないように周知の特徴は詳細に説明されていない。図示の容易化のために、異なる図面中の同一の項目を参照するためには同一の符号が用いられる。しかしながら、実施の形態が異なれば項目番号が異なる場合がある。
【００２５】
上述のように、先端的なＦＰＧＡは、アレイ中に異なる数種類のプログラマブルロジックブロックを含み得る。たとえば、図１は、多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ１００を示す。プログラマブルタイルには、マルチギガビットトランシーバ（multi-gigabit transceiver（ＭＧＴ））１０１と、コンフィギュラブルロジックブロック（configurable logic block（ＣＬＢ））１０２と、ランダムアクセスメモリブロック（random access memory block（ＢＲＡＭ））１０３と、入力／出力ブロック（input/output block（ＩＯＢ））１０４と、コンフィギュレーション／クロックロジック（configuration and clocking logic（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ））１０５と、デジタル信号処理ブロック（digital signal processing block（ＤＳＰ））１０６と、スペシャライズド入力／出力ブロック（specialized input/output block（Ｉ／Ｏ））（たとえばコンフィグレーションポートおよびクロックポート）１０７と、デジタルクロックマネージャ、アナログデジタル変換部、システム監視ロジックなどのその他のプログラマブルロジック１０８とを含む。いくつかのＦＰＧＡは、専用のプロセッサブロック（dedicated processor block（ＰＲＯＣ））１１０をさらに含む。
【００２６】
いくつかのＦＰＧＡでは、プログラマブルタイルの各々は、プログラマブルインターコネクト要素（programmable interconnect element（ＩＮＴ））１１１を含む。プログラマブルインターコネクト要素１１１は標準化された接続部を有し、上記接続部は隣接する各タイル内の対応するインターコネクト要素と相互に接続される。そのため、プログラマブルインターコネクト要素全体で、図示されたＦＰＧＡのためのプログラマブルインターコネクト構造を実現する。図１の上部に含まれる例によって示されるように、プログラマブルインターコネクト要素１１１は、同一タイル内のプログラマブルロジック要素と相互に接続される接続部を含む。
【００２７】
たとえば、ＣＬＢ１０２は、コンフィギュラブルロジック要素（configurable logic element（ＣＬＥ））１１２を含み得る。ＣＬＥ１１２は、ユーザロジックおよび単一のプログラマブルインターコネクト要素（ＩＮＴ）１１１を実現するようにプログラム可能である。ＢＲＡＭ１０３は、１以上のプログラマブルインターコネクト要素に加えて、ＢＲＡＭロジック要素（BRAM logic element（ＢＲＬ））１１３を含み得る。典型的には、タイルに含まれるインターコネクト要素の数はタイルの高さに依存する。図示された実施の形態において、ＢＲＡＭタイルは５個のＣＬＢと同じ高さを有する。しかし、他の数（たとえば４個）を用いることも可能である。ＤＳＰタイル１０６は適切な数のプログラマブルインターコネクト要素に加えて、ＤＳＰロジック要素（DSP logic element（ＤＳＰＬ））１１４を含み得る。ＩＯＢ１０４は、たとえば、プログラマブルインターコネクト要素１１１の１個のインスタンスに加えて、入力／出力ロジック要素（input/output logic Element（ＩＯＬ））１１５の２個のインスタンスを含み得る。当業者にとって明らかなように、たとえば、入出力ロジック要素１１５に接続される実際の入出力パッドは典型的に、入力／出力ロジック要素１１５の領域に限られるものではない。
【００２８】
図示された実施の形態において、ダイの中央付近の水平方向の領域（図１に示される）は、コンフィギュレーション、クロック、およびその他の制御ロジックのために用いられる。この列から延在する垂直方向のカラム１０９は、クロックおよびコンフィギュレーション信号をＦＰＧＡの全幅にわたって分配するために用いられる。
【００２９】
図１に図示されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的なカラム構造を混乱させる追加的なロジックブロックを含む。この追加ロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、プロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭの数カラムに渡る。
【００３０】
図１が単に例示的なＦＰＧＡアーキテクチャを図示することを意図していることに留意すべきである。たとえば、水平方向のカラム中のロジックブロックの数と、カラムの相対的な幅、カラムの数およびその順序、カラムに含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、および図１の上部に含まれるインターコネクト／ロジック実現は純粋に例示である。たとえば、実際のＦＰＧＡには、ユーザロジックの効率的な実現を容易にするために、ＣＬＢがどこに設けられる場合であってもＣＬＢの複数の隣接するカラムが典型的に含まれる。しかし、隣接するＣＬＢカラムの数はＦＰＧＡの全体のサイズによって変化する。
【００３１】
図２は、バラクタ回路２００の例示的な実施の形態を示す回路図である。バラクタ回路２００は、第１のバラクタ２０１と、第２のバラクタ２０２と、第３のバラクタ２０３と、第４のバラクタ２０４とを含む。バラクタ２０１〜２０４は、互いに接続されたドレインおよびソース領域を有するＭＯＳトランジスタに似たデバイスである。当然のことながら、バラクタ２０１〜２０４が如何なるＣＭＯＳプロセスによって実現されてもよい。さらにバラクタ２０１〜２０４は、静電容量の値が可変、そうでなければ少なくとも１つの電圧値に調整されて用いられてもよい。より具体的には、バラクタ２０１〜２０４は蓄積モードのＭＯＳ可変容量コンデンサである。
【００３２】
図３は、蓄積モードのＭＯＳコンデンサすなわちＡＭＯＳバラクタ３００の例示的な実施の形態を示す断面斜視図である。ＡＭＯＳバラクタ３００は、バラクタ２０１〜２０４において使用され得る構成である。この例示的な実施の形態において、ｐ型基板３０１にはｎウェル３０２が形成される。ｎウェル３０２の中にはソース領域３０３およびドレイン領域３０４が形成される。この例示的な実施の形態において、これらの領域はいずれもｎ＋領域である。ウェル３０２の領域内の基板３０１の上部表面では、間隔を離して設けられたソース領域３０３およびドレイン領域３０４の間にゲート誘電体３０５が配置される。ゲート誘電体３０５の上部には、導電性ゲート３０６が形成される。ＡＭＯＳバラクタ３００は公知であるため、公知である詳細は明瞭さのために割愛する。図３ではｎ型ＡＭＯＳバラクタ３００が図示されている。しかしながら、当然のことながら、他の実施の形態においては、バラクタ２０１〜２０４と導電型が異なるバラクタ、すなわちｐ型ＡＭＯＳバラクタが実現され得る。さらに、いくつかの例示的なドープ濃度を示したが、当然のことながら、上記ドープ濃度を用いてもあるいは上記以外のドープ濃度を用いても良い。
【００３３】
図２に戻り、電圧制御入力ノード２１１は、制御電圧２１２を得るために結合される。また、電圧制御入力ノード２１３は、制御電圧２１４を受けるために結合される。制御電圧２１２と制御電圧２１４とは同じ電圧であってもよい。しかしながら、２個の別個の入力制御電圧を有することにより、差動制御電圧入力が与えられる。これにより、単一の制御電圧入力の実施の形態と比べて、静電容量の範囲が広くなり得る。したがって、以下においては、制御電圧２１２，２１４を介して差動制御電圧入力が与えられるとする観点から説明する。
【００３４】
図２では、制御電圧２１２は、制御電圧２１２がある制御電圧範囲を有することを示すために“Ｐ”によって指定される。また、図２では、制御電圧２１４は、制御電圧２１４が制御電圧２１２の制御電圧範囲と相補的であり得る異なる制御電圧範囲を有することを示すために、“Ｍ”によって指定される。たとえば、供給電圧が約１．２Ｖの場合、制御電圧２１２の制御電圧範囲は約０．３Ｖから約０．９Ｖまでの間であり得る。一方、制御電圧２１４の制御電圧範囲は、約０．９Ｖから約０．３Ｖまでの間であり得る。したがって、たとえば制御電圧２１２が０．３Ｖに設定された場合、制御電圧２１４は０．９Ｖに設定され得る。互いに相補的でありながらも制御電圧２１１，２１４の範囲は等しいため、“Ｐ”および“Ｍ”の指定は一般的にプラスおよびマイナスとそれぞれ呼ばれる。
【００３５】
制御電圧２１２，２１４はＤＣ電圧である。たとえばＶＣＯあるいはその他の電圧制御フィードバックシステムなどにおけるバラクタの実現では、電源ノイズから結合された１以上の制御電圧の中には、いくつかの電圧ノイズあるいはリップルが含まれ得る。しかしながら、たとえば差動入力制御電圧２１２，２１４による差動電圧入力を有することにより、供給除去が改善され得る。言い換えると、制御電圧２１２，２１４はともに変化する可能性が高い、すなわち同時に正または負の方向に変化する可能性が高い。このため、たとえば結合した電源ノイズによって制御電圧２１２，２１４が設定電圧レベルから外れた場合に、２つの制御電圧の双方のシフトは同一方向であることから、仮に制御電圧間に差が生じるとしても、その差は非常に小さい。したがって、たとえば、制御電圧２１２，２１４がノイズ注入あるいはカップリングを受けた場合であっても、これら制御電圧間の差は、その乱れの前の状態と等しい可能性がある。差動制御入力電圧に対応する差を安定させることにより、摂動、熱的変動、電気的に浮くこと、あるいは制御電圧入力におけるその他の形式のノイズ結合は、少なくとも大幅に減少する。また、位相ノイズが生じたとしても、位相ノイズは大幅に制限される。
【００３６】
図２および図３を同時に参照して、バラクタ２０１〜２０４は、破線の四角形２１５により一般的に示されるように、たとえばｎウェル３０２のように同一のウェル内に形成され得る。他の実施の形態においては、破線の四角形２１６，２１７によってそれぞれ一般的に示されるバラクタ対２０１，２０２およびバラクタ対２０３，２０４のように、たとえば分離されたウェル３０２のような分離されたウェルがバラクタ対に用いられ得る。さらに別の実施形態では、破線の四角形２２１〜２２４によって一般的に示されるバラクタ２０１〜２０４の各々において、個別のウェル３０２のような分離されたウェルが用いられ得る。しかしながら、当然のことながら、拡散、ドープ、あるいはそれらの組合せの違いに起因する、ＭＯＳデバイスの動作における変動が生じ得る。このため、３５ナノメータ（ｎｍ）以下のオーダのＣＭＯＳプロセスにとっては、デバイス間でのそのような変動の可能性を低減する構成が有益となり得る。図示された例示的な実施の形態において、ＡＭＯＳバラクタ２０１〜２０４は、同一の動作パラメータを一般に有するように構成され得る。したがって、破線の四角形２１５で一般的に示されるように、上記バラクタ２０１〜２０４のすべてを同一のウェル３０２の中に形成することは、少なくとも実質的な動作が同一になるようにバラクタ２０１〜２０４を形成することを容易にする。少なくとも性能特性が実質的に同等のバラクタ２０１〜２０４を有することにより、バラクタ回路２００のための平衡回路が実現され得る。
【００３７】
バラクタ２０１，２０２はバラクタ２０３，２０４と反対に構成される。言い換えると、バラクタ対２０１，２０２は第１のモードで動作し、バラクタ対２０３，２０４は第２のモードで動作する。第２のモードおよび第１のモードは互いに相補的モードである。このため、バラクタ回路２００は、差動入力バラクタが蓄積モードで動作するように構成される相補的モードを有するとも考えられ得る。
【００３８】
図２および図３を同時に参照して、バラクタ２０１のソース領域３０３およびドレイン領域３０４は、ソース／ドレインノード２３１に接続される。ソース／ドレインノード２３１は、制御電圧入力ノード２１１に結合される。同様に、バラクタ２０２は、ソース／ドレインノード２３２に接続されるソース領域３０３およびドレイン領域３０４を有する。ソース／ドレインノード２３２は制御電圧入力ノード２１１に結合される。バラクタ２０１のゲート３０６はゲートノード２４１に接続され、バラクタ２０２のゲート３０６はゲートノード２４２に接続される。
【００３９】
バラクタ２０３のゲート３０６はゲートノード２４３に接続され、ゲートノード２４３は制御電圧入力ノード２１３に結合される。同様に、バラクタ２０４のゲート３０６はゲートノード２４４に接続され、ゲートノード２４４は制御電圧入力ノード２１３に結合される。バラクタ２０３のソース領域３０３およびドレイン領域３０４はソース／ドレインノード２３３に接続され、バラクタ２０４のソース領域３０３およびドレイン領域３０４はソース／ドレインノード２３４に接続される。
【００４０】
ノード２３３，２４１は出力電圧ノード２５０に結合され、ノード２３４，２４２は出力電圧ノード２５１に結合される。当然のことながら、たとえばＶＣＯにとってのように、タンク回路の一部としてバラクタ回路２００が実現される場合、ノード２５０，２５１を供給源とする出力電圧は正弦波電圧である。電圧出力ノード２５０，２５１における電圧は、少なくとも約１８０度互いに位相がずれて保持され得る。したがって、ノード２５０から出力される電圧すなわち正側出力電圧（ＶｏｕｔＰ）２６０には、“Ｐ”の記号表示が用いられる。一方、出力電圧ノード２５１における出力電圧すなわち負側出力電圧（ＶｏｕｔＭ）２６１には、“Ｍ”の記号表示が用いられる。
【００４１】
一般に、ノード２５０，２５１のそれぞれにおける出力電圧２６０，２６１は、同一の正弦波電圧であって、１８０度互いに位相がずれるように保持されるだけである。しかしながら、この１８０度位相がずれる関係においては、位相ノイズに起因して、いくつかの変化が生じる可能性がある。
【００４２】
以下の説明においては、バラクタ回路２００のための平衡回路の実装が実現されると仮定する。しかしながら、上述の関係と異なる関係を有するために、ノード２５０，２５１のそれぞれにおける出力電圧２６０，２６１の間に不平衡回路が実装される応用が実現されることもあり得る。このため、当然のことながら、バラクタ２０１〜２０４は意図的に互いに異なるようにされている。しかしながら、平衡回路の実装が用いられると仮定することは発明を明確にするための一例であって、これに限定されるものではない。
【００４３】
図４Ａは、ＡＣ結合差動バラクタ回路４００の例示的な実施の形態を示す回路図である。バラクタ回路４００は、ＬＣ共振回路をベースにしたＰＬＬであってもよく、あるいは、ＡＣ結合差動バラクタ回路のためのその他の応用であってもよい。差動バラクタ回路４００は、図２のバラクタ回路２００と同様に、関連する固有のバラクタＣ−Ｖ曲線ゲインの増加によってＬＣＰＬＬ周波数同調範囲を広げるとともに、差動制御電圧トポロジーによってＬＣＰＬＬ電源ノイズ除去特性を改善する。この場合も先と同様に、シングルエンド制御電圧の実施例と比べて、差動制御電圧は、改善された電源ノイズ除去特性を与える。このため、上述のようにシングルエンド制御電圧を用いることも可能であるが、本発明の明確化のために、差動制御電圧の実施の形態を説明する。
【００４４】
差動バラクタ回路４００は、図２のバラクタ回路２００と同様に、バラクタ２０１〜２０４を含む。より具体的には、差動バラクタ回路４００は、図２を参照して上述したようにＡＭＯＳバラクタコンデンサ２０１〜２０４を含む。したがって、本発明の明確化のためにここではその説明を繰返さない。
【００４５】
この場合も、差動制御電圧同調を実現するために相補的バラクタ構造が用いられる。差動制御電圧同調では、ＬＣＶＣＯが電圧制御信号配線に結合された電源ノイズを少なくとも大幅に除去し得る。バラクタ回路２００，４００の双方において、バラクタ２０１，２０２はそれぞれ、差動ＬＣＶＣＯの左または右の分岐にとって等しく機能する。同様に、バラクタ２０３，２０４はそれぞれ左右の分岐にとって等しく機能する。このため、バラクタ２０１，２０３は、バラクタ２０２，２０４と同様に、相補的な機能を有する。たとえば、バラクタ２０１は、制御電圧Ｐ２１２を受けるために接続されたソースおよびドレイン領域と、ＬＣ側に結合されたゲートとを有する。一方、バラクタ２０３は、ＬＣ側に結合されたソースおよびドレイン領域と、制御電圧Ｍ２１４を受けるために結合されたゲートとを有する。バラクタ回路４００については、たとえばＬＣ側はＡＣカップリング４０９の後である。バラクタ２０３は、バラクタ２０１と逆向きに接続されて動作するため、バラクタ２０１と相補的な機能を有する。バラクタ２０３のソース領域およびドレイン領域は、コンデンサ４０３および抵抗４２３によって形成されるＡＣカップリング４０９の後で、ＬＣ側すなわち出力ノード２５０に接続される。また、バラクタ２０３のゲートは、制御電圧Ｍ２１４に結合される。同様に、バラクタ２０２，２０４は、バラクタ回路２００，４００内において互いについて相補的な機能を有する。したがって、バラクタ回路２００，４００は、制御電圧２１２，２１４に応答して差動的に同調し得る差動バラクタ回路である。以下に追加的に詳細に説明する。
【００４６】
コンデンサ４０１および抵抗４２１により形成されるＡＣカップリング４０９のようなＡＣカップリングは、コモンモード電圧を遮断するために設けられる。コモンモード電圧とは固有のＬＣＶＣＯ出力からのコモンモード電圧であり、（１／２）×（ノード２６０＋ノード２６１）に等しい。言い換えると、ＡＣ結合コンデンサはＬＣＶＣＯのＶｏｕｔＰおよびＶｏｕｔＭのコモンモード電圧を遮断している間許可され、別個の設計に基づくバイアス電圧ＶＣＭにコモンモード電圧を設定するために抵抗を用いる。より具体的には、コンデンサ４０１は、バラクタ４００のコモンモード電圧から、たとえばＬＣＶＣＯタンク回路におけるＬＣコモンモード電圧を分離する。言い換えると、コンデンサ４０１は、バラクタ４００が実装されたより大規模な回路のコモンモード電圧に、バラクタ回路４００のコモンモード電圧のための電圧分離を与える。バラクタ回路４００において複数の抵抗対およびコンデンサ対がＡＣカップリングを形成する。より具体的には、抵抗４２１〜４２４にそれぞれ関連するコンデンサ４０１〜４０４は、たとえばコンデンサ４０１および抵抗４２１により形成されるＡＣカップリング４０９のように、各ＡＣカップリングを形成する。コンデンサ４０１〜４０４は、図４Ａに示されるように、メタルフィンガコンデンサであってもよい。メタルフィンガコンデンサは、バラクタ４００が実装される集積回路の１以上の上部メタル層を用いてインダクタが形成される実装においては、より容易に実現され得る。しかしながら、メタルフィンガコンデンサを用いなくてもよい。たとえば平行板コンデンサ、コンテナコンデンサ、あるいは他の構造を有するその他のコンデンサを用いることができる。
【００４７】
コモンモード電圧４１０は、コモンモード電圧ノード４１１に供給される。コモンモード電圧ノード４１１は抵抗対、すなわち抵抗対４２１，４２３および抵抗対４２２，４２４の間に結合される。抵抗４２１，４２３は、コモンモード電圧ノード４１１において抵抗４２２，４２４に結合されるのと同様に、互いに結合される。抵抗４２１の一端はゲートノード２４１に接続される。コンデンサ４０１の一端はゲートノード２４１に接続され、コンデンサ４０１の他端は出力ノード２５０に接続される。同様に、抵抗４２１は、コモンモード電圧ノード４１１に接続される一端と、ゲートノード２４２に接続される他端とを有する。ゲートノード２４２はコンデンサ４０２の一端に接続される。コンデンサ４０２の他端は出力ノード２５１に接続される。
【００４８】
抵抗４２３は、コモンモード電圧ノード４１１に接続される一端と、ソース／ドレインノード２３３に接続される他端とを有する。ソース／ドレインノード２３３は、コンデンサ４０３の一端に接続される。コンデンサ４０３の他端は、出力ノード２５０に接続される。同様に、抵抗４２４は、コモンモード電圧ノード４１１に接続される一端と、ソース／ドレインノード２３４に接続される他端とを有する。コンデンサ４０４は、ソース／ドレインノード２３４に接続される一端と、出力ノード２５１に接続される他端とを有する。
【００４９】
ここで説明されるＡＣカップリングは、バラクタ電圧、すなわち出力ノード２５０，２５１からそれぞれ供給される出力電圧２６０，２６１の再配置に用いられ得る。たとえばバラクタ回路４００が実装されたタンク回路におけるように、ＬＣＶＣＯ出力コモンモード電圧からデカップリングすることにより、同調範囲は移動あるいはシフトするなどして修正され得る。このため、周波数同調の高感度化を実現するために、内部コモンモード電圧４１０をバラクタ回路４００のＣ−Ｖ曲線の高ゲイン領域に設定することにより、バラクタ回路４００の同調範囲が拡張され得る。
【００５０】
図４Ｂは、ＡＣ結合差動バラクタ回路４５０の他の例示的な実施の形態を示す回路図である。バラクタ回路４５０は、ＬＣ共振回路をベースにしたＰＬＬ、あるいはＡＣ結合差動バラクタ回路の他の応用のためのものであってもよい。図４ＢではＶＣＯの実現のさらなる理解のために、出力電圧２６０，２６１はそれぞれ“ＶｃｏＯｕｔＰ”および“ＶｃｏＯｕｔＭ”に符号が付し直されている。
【００５１】
図２のバラクタ回路２００および図４Ａのバラクタ回路４００と同様に、差動バラクタ回路４５０は、関連する固有のバラクタＣ−Ｖ曲線ゲインを増加することによりＬＣＰＬＬ周波数同調範囲を広げるとともに、差動制御電圧トポロジーによりＬＣＰＬＬ電源ノイズ除去特性を改善する。この場合も、シングルエンド制御電圧の実装と同様に、差動制御電圧は電源ノイズ除去特性を改善する。このため、ここで説明したようにシングルエンド制御電圧の実装が可能な場合であっても、本発明の明確化のために差動制御電圧を用いた実施の形態が説明される。
【００５２】
図２のバラクタ回路２００および図４Ａのバラクタ回路４００の構成要素の多くは、バラクタ回路４５０で用いられる構成要素と同一である。したがって、同じ説明を繰返さない。バラクタ回路４５０は、２つに分岐したコモンモード電圧ノード、すなわちコモンモード電圧ノード４１１Ａ，４１１Ｂを有する。ノード４１１Ａ，４１１Ｂは、制御回路４６０を介して互いに結合される。言い換えると、抵抗４２３，４２４は、ノード４１１Ｂを介して互いに直接接続される。抵抗４２１，４２２は、ノード４１１Ａを介して互いに直接接続される。しかしながら、抵抗４２１〜４２４は、もはや図４Ａのバラクタ回路４００のようにすべてが直接互いに接続されているわけではない。むしろ図９を参照して追加的に詳細を説明するように、抵抗４２１〜４２４は、制御回路４６０を介して交互に互いに結合される。
【００５３】
図９は、制御回路４６０の例示的な実施の形態を示す回路図である。制御回路４６０は、極性制御されたスイッチングデバイスと、可変抵抗とを含む。スイッチングデバイスは、スイッチ９３０，９３１として一般的に図示される。可変抵抗は、固定抵抗および可変抵抗の組合せとして図示される。当然のことながら、スイッチ９３０，９３１として一般的に説明されるスイッチングの役割を果たすためには、たとえばトランジスタなど、多極スイッチ以外の回路を用いることが可能である。
【００５４】
より具体的には、抵抗負荷Ｒ１すなわち固定抵抗９２１は、たとえばＶｄｄ９２０のような供給電圧と第１の電圧分割ノード９０１との間に接続される。抵抗負荷Ｒ２、すなわちノード９０２において直列接続された可変抵抗９２２Ａ，９２２Ｂは、第１の電圧分割ノード９０１および第２の電圧分割ノード９０３の間に接続される。他の抵抗負荷Ｒ３すなわち固定抵抗９２３は、第２の電圧分割ノード９０３と、たとえばＶｓｓ９２９のようなグランドとの間に接続される。
【００５５】
スイッチ９３０は、ノード９０１，９０３とそれぞれ接続される２個の入力を有する。また、スイッチ９３１は、ノード９０１，９０３とそれぞれ接続される２個の入力を有する。スイッチ９３１の入力は、スイッチ９３０の入力とは反対の順序で接続される。第１の極性に対応してスイッチ９３０がノード９０１にノード４１１Ａを接続するとき、スイッチ９３１は、上記第１の極性に対応してノード９０３にノード４１１Ｂを接続する。一般に上記第１の極性と反対の極性である第２の極性に対応してスイッチ９３０がノード９０３にノード４１１Ａを接続するとき、スイッチ９３１は、上記第２の極性に対応するノード９０１にノード４１１Ｂを接続する。抵抗負荷Ｒ１，Ｒ２，Ｒ３の抵抗は、そのサイズを調整されて、ノード４１１Ａ，４１１Ｂに現われる電圧を有するように徐々に調整される。これらノードにおける電圧の各々は一般に０．５（ＶｃｔｒｌＰ＋ＶｃｔｒｌＭ）に等しい。
【００５６】
このため、当然のことながら、抵抗負荷Ｒ１，Ｒ２，Ｒ３は、コモンモード電圧を調整するようにＶｄｄ９２０を分配するための電圧分割器を与える。抵抗９２１，９２３の抵抗値および抵抗９２２Ａ，９２２Ｂの調整された抵抗値に依存して、ノード９０１，９０３におけるコモンモード電圧は、極性に対応するコモンモード電圧ノード４１１Ａ，４１１Ｂに印加されるように選択的に切換可能である。極性とは、以下において追加的に詳細に説明されるように、プロセススキューの方向である。当然のことながら、電圧分割器はＶｄｄ９２０を等分に分割してもよいが、これは必須ではない。さらに、制御回路４６０は抵抗ブリッジの一部とみなすことができる。
【００５７】
したがって、以下のことが理解されるべきである。バラクタ回路（４００）は、ＶＣＯ出力コモンモードレベル（ＣＭＬ）を遮断することが可能であるとともに、抵抗ブリッジを用いることにより上記ＣＭＬをバラクタデバイスの最適な高ゲイン領域に再度集中させることが可能である。また、バラクタ回路（４５０）は、ＶＣＯ出力ＣＭＬを遮断するとともに、正あるいは負のプロセスシフトに適合するためのプログラム可能性を有する上記ＣＭＬを再度集中させることが可能である。
【００５８】
図５は、異なるプロセススキューを対象とするさまざまなＣ−Ｖ曲線の例示的な実施の形態を示す、ゲート−ソース間電圧対静電容量のグラフである。Ｃ−Ｖ曲線５００は、高ゲイン“Ｇ”領域５０１を有する。
【００５９】
高ゲイン領域５０１は、Ｃ−Ｖ曲線５００の急勾配の領域に関する。このため、当然のことながら、高ゲイン領域５０１内では、ゲート−ソース間電圧（Ｖｇｓ）のわずかな変化に伴って静電容量（Ｃ）が大幅に変化し得る。このため、同調範囲は、所定の電圧範囲内に高ゲイン領域５０１を有することにより拡大される。同調範囲は、この例におけるＶｇｓ２のように、目標Ｖｇｓの中央となるように設定してもよい。図２、図４Ａ、および図４Ｂのバラクタ２０１〜２０４にとってのように、ゲート−ソース電圧はバラクタのゲートから各々のソースに入力される。当然のことながら、プロセスの違いは、高ゲイン領域５０１が目標電圧範囲の外になる原因となり得る。プロセスの違いは、たとえばドープ、拡散、もしくはこれらの双方などのプロセスシフト、または複数の製造工場、複数の製造設備、もしくはこれらの如何なる組合せなどのプロセスの間における違いに起因する可能性がある。
【００６０】
上記目標電圧範囲の中に曲線５００の急勾配部が位置するように、曲線５００がシフト可能であることは有益である。図４Ａおよび図４Ｂのそれぞれのバラクタ回路４００，４５０のようなバラクタ回路の静電容量の範囲を広げ、その結果として、たとえばＬＣタンクＶＣＯに実装されたときの周波数帯域を広げるためである。そのため、たとえば、破線５０３は、一例としてプロセスの違いあるいはその変化に起因して、Ｖｇｓ３の付近にまでその中心が移動するように、Ｃ−Ｖ曲線５００がゲート−ソース間電圧の正の方向にシフトしたことを示す。このとき、図４Ａのバラクタ回路４００のコモンモード電圧４１０には、高ゲイン領域５０１内に急勾配部が位置するように曲線５０３をシフトするための設定が可能である。すなわち、曲線５０３は、Ｖｇｓ２に向かって戻るようにゲート−ソース間電圧の負の方向にシフトされる。
【００６１】
シフト方向は反対であるが同様に、破線５０２は、一例としてプロセスの違いあるいは変化に起因して、Ｖｇｓ１の付近にその中心が位置するように、ゲート−ソース間電圧の負の方向へのＣ−Ｖ曲線５００のシフトを示す。このとき、図４Ａのバラクタ回路４００のコモンモード電圧４１０には、Ｖｇｓ２に向かってゲート−ソース間電圧の正の方向にＣ−Ｖ曲線５０２がシフトするような設定が可能である。これにより、高ゲイン領域５０１に関連する目標電圧領域にＣ−Ｖ曲線５０２の急勾配部が位置する。
【００６２】
このため、当然のことながら、抵抗４２１〜４２４とＤＣデカップリングコンデンサ４０１〜４０４が組合されて形成される抵抗ブリッジは、図４Ａのバラクタ回路４００のＣ−Ｖ曲線が目標電圧範囲にまでプログラム制御により移動することを可能にする。バラクタ回路４００が同調あるいはプログラムされ得る静電容量範囲を広げるために、上記目標電圧範囲内に上記曲線の急勾配部が位置する。当然のことながら、この場合も同様に、ノード２５０，２５１においてそれぞれ出力される正弦波電圧からコモンモード電圧４１０をＤＣデカップリングするために、コンデンサ４０１〜４０４がそれぞれ使用可能である。また、当然のことながら、バラクタ回路２００にとってのＣ−Ｖ曲線の静電容量範囲全体が拡大される。
【００６３】
他の実施の形態において、図４Ｂのバラクタ回路４５０の場合のように、コモンモード電圧は制御電圧の合計値の半分の値に設定され得る。要約すると、Ｃ−Ｖ曲線５０２，５０３は異なるバラクタ性能を図示する。バラクタ性能は、異なるプロセススキューに起因して、基準となるＣ−Ｖ曲線５００から外れる。上記プロセススキューに伴って最高Ｃ−Ｖ感度点あるいは範囲はシフトする。プロセススキューが異なる場合に、上記最高Ｃ−Ｖ感度は、異なるＶｇｓ値において起こる可能性がある。ＶＣＯ出力コモンモード電圧を再設計するよりも、制御電圧範囲を用いることもできる。この点をより明確にするために、最高Ｃ−Ｖ感度のためにバラクタコモンモードを再度中央に配置する方法について、後述の例を用いて以下に説明する。しかし以下の説明は本発明を明確にするためのものであって、これらに限定されるものではない。当然のことながら、他の値を用いてもよい。
【００６４】
図４Ｂ，図５，および図９をともに参照して、抵抗４２１〜４２４の各々は、１０ｋΩ以下であり得る。コンデンサ４０１〜４０４は、約１〜２ピコファラット（ｐＦ）の範囲であり得る。抵抗４２１〜４２４は、たとえばポリ抵抗であり得る。
【００６５】
第１の例では、Ｃ−Ｖ曲線５０２と関連するプロセススキューにおいて、バラクタデバイスの最高Ｃ−Ｖ感度はＶｇｓ１＝−０．３Ｖで生じるものと仮定する。ＬＣタンク側では、ＶＣＯ出力電圧２６０，２６１の各々は約０．５Ｖであって、これらはＶｄｄ＝１Ｖを実現する場合である。ＶｃｔｒｌＰ２１２は０．２５Ｖから０．７５Ｖまでの間を変化し、０．５Ｖにその中央が位置すると仮定することができる。一方、ＶｃｔｒｌＭ２１４は０．７５Ｖから０．２５Ｖまでの間を変化し、０．５Ｖにその中央が位置すると仮定することができる。当然のことながら、この例において、０．５×（ＶｃｔｒｌＰ＋ＶｃｔｒｌＭ）は０．５Ｖである。
【００６６】
引続き第１の例において、最高バラクタＣ−Ｖ感度領域における同調のためにＬＣタンク周波数の位置が中央に移動するように、バラクタ２０１〜２０４のＶｇｓはＶｇｓ１と等しい。バラクタ２０１，２０２のゲート電圧（Ｖｇ）の各々を約０．２Ｖに設定するとともに、バラクタ２０３，２０４のソース／ドレイン電圧（Ｖｓ／ｄ）の各々を約０．８Ｖに設定することにより、バラクタ２０１〜２０４の各々のＶｇｓをＶｇｓ＝−０．３Ｖとすることができる。本実施の形態において以下の値を用いることができる。Ｒ１＝２ｋΩとし、Ｒ２＝６ｋΩとし、Ｒ３＝２ｋΩとする。また、極性制御を低電圧側、すなわちノード４１１Ａがスイッチ９３０を介してノード９０３に接続されるとともに、ノード４１１Ｂがスイッチ９３１を介してノード９０１に接続されるように設定する。これらの設定によって、本実施の形態において実現可能な最も広い静電容量範囲を与えるために、バラクタ２０１〜２０４のすべてにおいて最高Ｃ−Ｖ感度を得られる可能性がある。またＬＣタンク回路では、バラクタ回路４６０の本実施の形態に関連して、最大の同調範囲を得られる可能性がある。
【００６７】
第２の例では、Ｃ−Ｖ曲線５００に関連するプロセススキューにおいて、バラクタデバイスのＣ−Ｖ感度はＶｇｓ２＝０Ｖで最高になると仮定する。このＣ−Ｖ曲線５００は制御曲線であり得る。ＬＣタンク側電圧はＶｃｏＯｕｔＰ２６０およびＶｃｏＯｕｔＭ２６１として示される。Ｖｄｄが１Ｖと等しい場合に、コモンモード電圧は０．５Ｖと仮定される。ＶｃｔｒｌＰ２１２は０．２５Ｖから０．７５Ｖまでの間で変化し、０．５Ｖを中央とするとの仮定が可能である。一方、ＶｃｔｒｌＭ２１４は、０．７５Ｖから０．２５Ｖまでの間を変化し、０．５Ｖを中央とするとの仮定が可能である。当然のことながら、この例において、０．５×（ＶｃｔｒｌＰ＋ＶｃｔｒｌＭ）は０．５Ｖとなり得る。
【００６８】
引続き第２の例において、最高バラクタＣ−Ｖ感度領域における同調のためにＬＣタンク周波数の位置が中央に移動するように、バラクタ２０１〜２０４のＶｇｓはＶｇｓ２と等しい。バラクタ２０１，２０２のＶｇを約０．５Ｖに設定するとともに、バラクタ２０３，２０４のＶｓ／ｄを約０．５Ｖに設定することにより、バラクタ２０１〜２０４のすべてのＶｇｓは一般に０Ｖと等しくなり得る。この例において、これらの設定は、Ｒ１を２ｋΩと等しく設定し、Ｒ２を０と等しく設定し、Ｒ３を２ｋΩと等しく設定することにより得ることが可能である。また極性制御は高電位側、すなわちノード４１１Ａがスイッチ９３０を介してノード９０１に接続されるとともに、ノード４１１Ｂがスイッチ９３１を介してノード９０３に接続される。これらの設定によって、本実施の形態において実現可能な最も広い静電容量範囲を与えるために、バラクタ２０１〜２０４のすべてにおいて最高Ｃ−Ｖ感度を得られる可能性がある。また、ＬＣタンク回路では、バラクタ回路４６０の本実施の形態に関連して、最大の同調範囲を得られる可能性がある。
【００６９】
第３の例では、バラクタデバイスのＣ−Ｖ感度はＶｇｓ３＝０．３Ｖで最高になると仮定する。Ｖｄｄ＝１Ｖの場合には、ＬＣタンク側ＶｃｏＯｕｔＰ２６０およびＶｃｏＯｕｔＭ２６１におけるコモンモード電圧は０．５Ｖとの仮定が可能である。ＶｃｔｒｌＰ２１２は０．２５Ｖから０．７５Ｖまでの間で変化し、０．５Ｖを中央とするとの仮定が可能である。またＶｃｔｒｌＭ２１４は０．７５Ｖから０．２５Ｖまでの間で変化し、０．５Ｖを中央とするとの仮定が可能である。本実施の形態において、０．５×（ＶｃｔｒｌＰ＋ＶｃｔｒｌＭ）は０．５Ｖとなり得る。
【００７０】
引続き第３の例において、最高バラクタＣ−Ｖ感度領域における同調のためにＬＣタンク周波数の位置が中央に移動するように、バラクタ２０１〜２０４のＶｇｓはＶｇｓ３と等しい。バラクタ２０１，２０２のＶｇを約０．８Ｖに設定し、バラクタ２０３，２０４のＶｓ／ｄを約０．２Ｖに設定することにより、バラクタ２０１〜２０４のすべてのＶｇｓは一般に０．３Ｖと等しくなり得る。この例において、これらの設定は、Ｒ１を２ｋΩと等しく設定し、Ｒ２を６ｋΩと等しく設定し、Ｒ３を２ｋΩと等しく設定することにより得ることが可能である。また極性制御は高電位側、すなわちノード４１１Ａがスイッチ９３０を介してノード９０１に接続されるとともに、ノード４１１Ｂがスイッチ９３１を介してノード９０３に接続される。これらの設定によって、本実施の形態において実現可能な最も広い静電容量範囲を与えるために、バラクタ２０１〜２０４のすべてにおいて最高Ｃ−Ｖ感度を得られる可能性がある。また、ＬＣタンク回路では、バラクタ回路４６０の本実施の形態と関連して、最大の同調範囲を得られる可能性がある。
【００７１】
図６は、図４Ａおよび図４Ｂのバラクタ回路４００，４５０のようなバラクタ回路のシミュレーションの例示的な実施の形態を示す、ゲート−ソース間電圧対静電容量のグラフである。バラクタ回路４００のシミュレーションのために、曲線６０１，６０２，６０３，６０４，６０５は、さまざまなＡＣ結合コモンモード効果、すなわちコモンモード電圧を０Ｖ，０．３Ｖ，０．６Ｖ，０．８Ｖ，および１．１Ｖに設定することにそれぞれ対応する。図６のｘ軸は、たとえば０．６Ｖに設定されたコモンモード差動制御電圧のための差動制御電圧スイープである。したがって、当然のことながら、内部ＡＣ結合コモンモード電圧を有する差動バラクタ回路４００では、単一のバラクタデバイスのＣ−Ｖ曲線の傾きが最大となる値すなわちＣ−Ｖ曲線の高ゲイン範囲あるいは部分に、上記コモンモード電圧が設定され得る。このため、差動内部ＡＣ結合コモンモードの設定は、差動バラクタ回路４００の同調範囲全体に影響を与え得る。当然、応用用途に応じて特定のプロセスのための最適な設定は異なる可能性がある。しかし、この設定はシミュレーションを通じて確認することが一般的に可能である。
【００７２】
図６において、曲線６０３は、同調性能により得られる、バラクタ回路４００のシミュレーション結果を示す。同調性能では、ＡＣカップリングのための内部コモンモード電圧を０．６Ｖに設定するとともに、差動制御電圧信号コモンモードを０．６Ｖに設定する。
ＡＣカップリングのためのこの内部コモンモード設定は、この例示的な実施の形態において、おおむね最高のＣ−Ｖ曲線ゲインを有する。この設定によって、各単一のバラクタ２０１〜２０４が、ゲート−ソース間電圧が０Ｖに近い状態、および、高Ｃ−Ｖ曲線ゲインならびに同調感度のためにゲート−ソース間電圧が正または負に直ちに変化する状態に効果的に置かれるからである。この例示的な実施の形態では、シングルエンド制御電圧の制御電圧掃引範囲と類似して、コンデンサの同調範囲は３７５フェムトファラッド（ｆＦ）から４８３ｆＦまでの間である。したがって、当然のことながら、バラクタ回路４００の静電容量の範囲、すなわち上記バラクタのＣ−Ｖ曲線ゲインの範囲および同調感度は、従来のシングルエンドスイングの約２倍であり得る。このため、当然のことながら、バラクタ２０１〜２０４のいずれかの個々の固有静電容量範囲は、それぞれ図２および図４のバラクタ回路２００，４００の静電容量範囲よりも小さい。また、バラクタ回路２００，４００の静電容量範囲は、同様に配置されたシングルエンドバラクタの静電容量範囲の約２倍となり得る。
【００７３】
図７は、プログラマブル電圧制御発振フロー７００の例示的な実施の形態を示すフローチャートである。ステップ７０１において、第１の制御電圧が第１のバラクタ対に供給されるとともに、第２の制御電圧が第２のバラクタ対に供給される。上記バラクタ対は、それぞれ図２および図４のバラクタ回路２００，４００のバラクタ対であってもよい。第１の制御電圧は第１の電圧範囲を有し、第２の制御電圧は第２の電圧範囲を有する。第１の電圧範囲および第２の電圧範囲は、バラクタのゲート−ソース間電圧範囲と関連する。より具体的には、第１の電圧範囲および第２の電圧範囲は、バラクタのゲート−ソース間電圧範囲、すなわちＣ−Ｖ曲線の容量性高ゲイン範囲がその中に位置すべき目標電圧範囲と関連する。第１の制御電圧および第２の制御電圧は、組合されて差動入力制御電圧を与える。当然のことながら、第１の制御電圧および第２の制御電圧は、それぞれ図２および図４の制御電圧２１２，２１４であってもよい。
【００７４】
ステップ７０２において、図４Ａおよび図４Ｂのバラクタ２０１，２０２のような第１のバラクタ対は第１のモードで動作する。一方、図２および図４のバラクタ２０３，２０４のような第２のバラクタ対は第２のモードで動作する。第１のモードおよび第２のモードは、上述のように相補的モードである。差動入力は相補的モードと組合わされて、第１のバラクタ対および第２のバラクタ対による共同動作と関連する容量性高ゲイン範囲を与える。
【００７５】
任意選択的にステップ７０３において、上述の第１のバラクタ対および第２のバラクタ対と結合された抵抗ブリッジにコモンモード電圧が供給されてもよい。ステップ７０３でコモンモード電圧が供給された場合に、任意選択的にステップ７０４において、ゲート−ソース間電圧の正あるいは負のいずれかの方向に、容量性高ゲイン範囲が目標ゲート−ソース間電圧範囲の中に入るように、上記コモンモード電圧がシフトあるいは移動するように設定されてもよい。上記シフトは、上述のように半導体プロセスの違いに応じて定められ得る。さらに、任意選択的にステップ７０４において、図４Ｂを参照して上述したように、上記コモンモード電圧は、分配された供給電圧の別個の部分として供給され得る。上記別個の部分は、上述のように、もしプロセススキューが存在するとすればプロセススキューに応答して選択的に与えられ得る。
【００７６】
任意選択的にステップ７０５において、上述のように、コモンモード電圧のＤＣ電圧分離はＡＣカップリングによって用いられ得る。ＡＣカップリングは、第１の正弦波出力電圧および第２の正弦波出力電圧のコモンモード電圧を分離する。
【００７７】
ステップ７０６において、第１の正弦波電圧および第２の正弦波電圧が出力され得る。上記正弦波電圧の周波数は、ステップ７０１において与えられる差動制御電圧入力に応じてプログラムされ得る。プログラム可能な周波数帯域は容量性高ゲイン範囲に対応する。第１の正弦波出力電圧および第２の正弦波出力電圧は、少なくとも約１８０度互いに位相がずれて保持され得る。また、上記プログラム可能な周波数帯域は、それぞれ図４Ａおよび図４Ｂのバラクタ回路４００，４５０のようなバラクタ回路のＣ−Ｖ曲線の急勾配部を目標ゲート−ソース間電圧範囲の中にシフトすることに対応してもよい。
【００７８】
図８は、ＶＣＯ８００の例示的な実施の形態を示す回路図である。ＶＣＯ８００は、それぞれ図２、図４Ａ、および図４Ｂのバラクタ回路２００，４００，４５０のようなバラクタ回路を含み得る。インダクタ回路８０１は、出力ノード２５０，２５１においてバラクタ回路２００，４００と並列に結合されてもよい。ｎ型クロスカップルトランジスタ対８１０は、出力ノード２５０，２５１にそれぞれ接続されたドレイン領域を有する。より具体的には、トランジスタ８１１は、出力ノード２５１に接続されたドレイン領域を有し得る。トランジスタ８１２は、出力ノード２５０に接続されたドレイン領域を有し得る。トランジスタ８１１，８１２のソース領域は、ｎ型バイアストランジスタ８１５のドレイン領域に接続され得る。バイアストランジスタ８１５は、バイアス電圧８１６に応答して、「テール」電流をグランドに結合するために用いられ得る。
【００７９】
バイアストランジスタ８１５のゲートはバイアス電圧８１６を受けるために結合され、バイアストランジスタ８１５のソース領域はグランド８１７に結合される。トランジスタ８１２のゲートは、出力ノード２５１に接続され得る、トランジスタ８１１のゲートは、出力ノード２５０に接続され得る。この場合も出力電圧２６０，２６１はそれぞれ、出力ノード２５０，２５１から供給され得る。上記電圧は正弦波電圧であってもよく、一般的に１８０度互いに位相がずれてもよい。
【００８０】
インダクタ回路８０１は、１以上の従来の平面状のスパイラルインダクタによって実現されてもよい。上記スパイラルコンダクタは、ＶＣＯ８００が実現される集積回路の上部メタル層あるいはトップメタル層を用いて形成される。他の実施の形態においては、ＶＣＯ８００が集積された集積回路の外部のディスクリートインダクタが、たとえばワイヤボンディングによって出力ノード２５０，２５１に結合されてもよい。つまりＶＣＯ８００は単一の集積回路に実現されたモノリシックデバイスであってもよい。あるいはＶＣＯ８００は、ＶＣＯ８００の残りの部分を形成する集積回路にワイヤボンドされた外部インダクタを有してもよい。
【００８１】
ある実施の形態において、ｐ型クロスカップルトランジスタ対８２０が任意選択的に含まれ得る。他の実施の形態では、複数のトランジスタ８２０は省略され得る。ノード２５０，２５１は、Ｖｄｄ８５０のような供給電圧ノードに直接接続され得る。しかしながら、インダクタ回路８０１のコモンモードにＶｄｄを短絡させることは、ｐ型クロスカップルトランジスタ対を含む場合ほど抵抗補償を与えない。したがって、以下の説明において、上記ｐ型クロスカップルトランジスタ８２０が実現されると仮定するが、これは本発明の明確化のためであってこれに限定されるものではない。
【００８２】
ｐ型トランジスタ８２１のゲートは、出力ノード２５１に接続され得る。ｐ型トランジスタ８２２のゲートは、出力ノード２５０に接続され得る。ｐ型トランジスタ８２１のドレイン領域は出力ノード２５０に接続され、ｐ型トランジスタ８２２のドレイン領域は出力ノード２５１に接続される。ｐ型トランジスタ８２１，８２２のソース領域は、たとえばＶｄｄ８５０のような供給電圧ノードに結合され得る。他の実施の形態では、ＶＣＯ８００が形成される集積回路ダイの外部コンタクトを介して供給され得るような、非常に「クリーンな」ＰＬＬ供給電圧が用いられ得る。このため、当然のことながら、ＶＣＯ８００への供給電圧は、Ｖｄｄの供給電圧レベルに限定される必要はない。より強いスイングを有し、その結果として、動作の飽和領域内に状態を保持することを容易にするために、ＶＣＯ８００への供給電圧はＶｄｄの供給電圧レベルを超過してもよい。ＦＰＧＡの実現に関し、特にカリフォルニア州サンホゼのＸｉｌｉｎｘ，Ｉｎｃ.から入手可能なＦＰＧＡに関し、ＰＬＬのための供給コンタクトＶＣＣを使用することができる。
【００８３】
したがって、当然のことながら、ＶＣＯ８００はＰＬＬ内に実現されてもよいし、ＶＣＯが用いられる他のデバイスに実現されてもよい。ＬＣタンクノード２５０，２５１は、バラクタ回路２００，４００，４５０の出力ノード２５０，２５１と同一であってもよい。しかしながら、これもまた当然のことながら、バラクタ回路２００，４００，４５０の制御ノードは、上述のように、上記バラクタ回路への差動入力のためのＶＣＯ８００の一部を形成する。さらに、バラクタ回路４００，４５０を参照して、ＶＣＯ８００に実装されたとき、コモンモード電圧制御ノードをオプションとして用いてもよい。１または複数のコモンモード電圧制御ノードはそれぞれ、上述のようにコモンモード電圧を供給する。
【００８４】
それに加えて、当然のことながら、これらの信号をきれいにするために各バッファ回路あるいは各洗浄回路に、出力電圧２６０，２６１が供給されてもよい。上記バッファ回路および洗浄回路は周知であるため、ここでは不必要に詳細に説明しない。
【００８５】
本発明の１以上の局面に従う例示的な実施の形態が上述される。一方で、本発明の１以上の局面に従う上述以外の追加的な実施の形態も、本発明の範囲を逸脱しない範囲で考え得る。本発明の範囲は、添付の特許請求の範囲およびそれと均等な範囲において決定される。ステップを記載する請求項は、ステップの如何なる順序を意味するものではない。商標は各所有者の所有物である。
【図２】
2013527679.tif 000003
【図３】
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【図４Ａ】
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【図６】
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【図９】
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【図１】
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【図４Ｂ】
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【図５】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成23年11月8日(2011.11.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
バラクタ回路であって、
第１〜第４のバラクタを備え、
前記第１のバラクタの第１のソース−ドレインノードは、第１の入力ノードに結合され、
前記第２のバラクタの第２のソース−ドレインノードは、前記第１の入力ノードに結合され、
前記第１のバラクタの第１のゲートノードは、第１の出力ノードに結合され、
前記第２のバラクタの第２のゲートノードは、第２の出力ノードに結合され、
前記第３のバラクタの第３のゲートノードは、第２の入力ノードに結合され、
前記第４のバラクタの第４のゲートノードは、前記第２の入力ノードに結合され、
前記第３のバラクタの第３のソース−ドレインノードは、前記第１の出力ノードに結合され、
前記第４のバラクタの第４のソース−ドレインノードは、前記第２の出力ノードに結合され、
前記第１のゲートノードと、前記第２のゲートノードと、前記第３のソース−ドレインノードと、前記第４のソース−ドレインノードとに結合された抵抗ブリッジをさらに備え、
前記抵抗ブリッジは、少なくとも一つのコモンモード電圧ノードを含み、
前記第１および第２の出力ノードのそれぞれにおける第１および第２の正弦波電圧から、前記少なくとも一つのコモンモード電圧ノードにおけるコモンモード電圧のＤＣデカップリングのために結合された複数のコンデンサをさらに備え、
前記抵抗ブリッジは、
前記第１のゲートノードおよび前記第３のソース−ドレインノードの間で互いに結合された第１および第２の抵抗と、
前記第２のゲートノードおよび前記第４のソース−ドレインノードの間で互いに結合された第３および第４の抵抗とをさらに含み、
前記第１〜第４の抵抗は、前記第１および第２のゲートノードと、前記第３および第４のソース−ドレインノードとの各々に前記コモンモード電圧を結合するために、前記コモンモード電圧ノードにおいて互いに接続され、
前記複数のコンデンサは、
前記第１の出力ノードおよび前記第１のゲートノードの間に結合された第１のコンデンサと、
前記第２の出力ノードおよび前記第２のゲートノードの間に結合された第２のコンデンサと、
前記第１の出力ノードおよび前記第３のソース−ドレインノードの間に結合された第３のコンデンサと、
前記第２の出力ノードおよび前記第４のソース−ドレインノードの間に結合された第４のコンデンサとを含む、バラクタ回路。
【請求項２】
前記第１〜第４のバラクタは、蓄積モードＭＯＳコンデンサである、請求項１に記載のバラクタ回路。
【請求項３】
前記第１および第２の入力ノードは、差動入力のための第１および第２の制御電圧をそれぞれ受けるために設けられ、
前記第１および第２の出力ノードは、第１および第２の出力電圧をそれぞれ供給するために設けられる、請求項１または２に記載のバラクタ回路。
【請求項４】
前記第１および第２の出力電圧は、正弦波電圧であって、
前記第１および第２の制御電圧は、ＤＣ電圧であって、
前記第１および第２の出力電圧は、少なくとも約１８０度互いに位相がずれる、請求項３に記載のバラクタ回路。
【請求項５】
前記蓄積モードＭＯＳコンデンサの各々は、前記第１〜第４のソース−ドレインノードをそれぞれ与えるために互いに接続された、ｎ型ソース領域およびｎ型ドレイン領域を有する、請求項２〜４のいずれか一項に記載のバラクタ回路。
【請求項６】
前記第１〜第４のバラクタの各々の前記ｎ型ソース領域および前記ｎ型ドレイン領域は、前記第１〜第４のバラクタの各々にボディ領域を与えるｎ型ウェルの中に設けられる、請求項５に記載のバラクタ回路。
【請求項７】
前記第１および第３の抵抗は、前記第１および第２のゲートノードの間で、前記少なくとも一つのコモンモード電圧ノードのうちの第１のコモンモード電圧ノードにおいて互いに接続され、
前記第２および第４の抵抗は、前記第３および第４のソース−ドレインノードの間で、前記少なくとも一つのコモンモード電圧ノードのうちの第２のコモンモード電圧ノードにおいて互いに接続され、
前記第１および第３の抵抗は、前記第１および第２のコモンモード電圧ノードに接続された制御回路を介して、前記第２および第４の抵抗に結合される、請求項１に記載のバラクタ回路。
【請求項８】
前記バラクタ回路は、前記第１および第２の出力ノードにおいて、インダクタ回路と並列に結合され、
前記第１および第２の出力ノードにおいて、前記バラクタ回路および前記インダクタ回路に結合される第１のクロスカップルトランジスタ対と、
前記第１のクロスカップルトランジスタ対およびグランドの間に結合されるバイアストランジスタと、
バイアス電圧を受けるために結合される前記バイアストランジスタのゲートとをさらに備える、請求項１〜７のいずれか一項に記載のバラクタ回路。
【請求項９】
プログラム可能な電圧制御発振を供給するための方法であって、
第１のバラクタ対に第１の制御電圧を供給するステップと、
第２のバラクタ対に第２の制御電圧を供給するステップとを備え、
前記第１の制御電圧は、第１の電圧範囲を有し、
前記第２の制御電圧は、第２の電圧範囲を有し、
前記第１および第２の電圧範囲は、高容量性ゲイン範囲のゲート−ソース間電圧範囲に関連し、
前記第１および第２の制御電圧は、組み合わされて差動入力を与え、
前記第１のバラクタ対を第１のモードで動作させるステップと、
前記第２のバラクタ対を第２のモードで動作させるステップとをさらに備え、
前記第１のモードおよび前記第２のモードは、相補的モードであって、
前記相補的モードと組み合わされた前記差動入力は、組み合わされた前記第１および第２のバラクタ対に関連する前記高容量性ゲイン範囲を与え、
前記第１のバラクタ対の第１および第２のバラクタと、前記第２のバラクタ対の第３および第４のバラクタとに結合される抵抗ブリッジを設けるステップをさらに備え、
前記抵抗ブリッジは、少なくとも一つのコモンモード電圧ノードを含み、
第１および第２の出力ノードのそれぞれにおける第１および第２の正弦波出力電圧から、前記少なくとも一つのコモンモード電圧ノードにおいてコモンモード電圧のＤＣデカップリングのために、複数のコンデンサは結合され、
前記抵抗ブリッジは、
前記第１および第３のバラクタの間で互いに結合された第１および第２の抵抗と、
前記第２および第４のバラクタの間で互いに結合された第３および第４の抵抗とを含み、
前記第１〜第４の抵抗は、前記第１〜第４のバラクタの各々に前記コモンモード電圧を結合するために前記少なくとも一つのコモンモード電圧ノードにおいて互いに結合され、
前記複数のコンデンサは、
前記第１の出力ノードおよび前記第１のバラクタの間に結合された第１のコンデンサと、
前記第２の出力ノードおよび前記第２のバラクタの間に結合された第２のコンデンサと、
前記第１の出力ノードおよび前記第３のバラクタの間に結合された第３のコンデンサと、
前記第２の出力ノードおよび前記第４のバラクタの間に結合された第４のコンデンサとを含み、
前記差動入力に応答してプログラムされた周波数と、前記高容量性ゲイン範囲に応答してプログラム可能な周波数帯域とを有する、前記第１および第２の正弦波出力電圧を出力するステップをさらに備える、方法。
【請求項１０】
前記第１および第２のバラクタ対に結合された前記抵抗ブリッジにコモンモード電圧を供給するステップと、
半導体プロセスの違いに応じて前記ゲート−ソース間電圧範囲の中に、前記高容量性ゲイン範囲を移動するように、前記コモンモード電圧の電圧値を設定するステップと、
前記第１および第２の正弦波出力電圧を出力するステップのために、前記第１および第２の正弦波出力電圧のＡＣカップリングのための前記コモンモード電圧をＤＣ電圧が分離するステップとをさらに備える、請求項９に記載の方法。
【請求項１１】
前記コモンモード電圧を前記抵抗ブリッジに供給するステップは、
第１および第２のコモンモード電圧部分を供給するために、供給電圧を分配するステップと、
前記コモンモード電圧に関連するコモンモードレベルを再度中心に位置させるために、前記第１および第２のバラクタ対にそれぞれ結合された前記抵抗ブリッジの各コモンモード電圧ノードに、前記第１および第２のコモンモード電圧部分を前記コモンモード電圧として選択的に供給するステップとを含む、請求項１０に記載の方法。
【国際調査報告】
2013527679.tif 000013
2013527679.tif 000014
2013527679.tif 000015