(57)【要約】  絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）またはダイオードなどの最大パンチスルーの半導体装置（１）、及びそれを製造するための方法が提案される。このＭＰＴ半導体装置（１）は、少なくとも二層構造を有していて、以下の順序で、複数のレイヤを有している：エミッタ・メタライゼイション（３）、チャネル領域（１０）、所定のドーピング濃度ＮＤを備えたベース・レイヤ（４）、バッファ・レイヤ（５）、及び、コレクタ・メタライゼイション（７）。ベース・レイヤの厚さＷは、式（１）により決定され：  Ｗ＝（Ｖbd＋Ｖpt）／｛４０１０・ｋＶｃｍ-5/8 ・（ＮＤ）1/8 ｝・・・（１）  ここで、半導体装置のパンチスルー電圧Ｖｐｔは、半導体装置のブレーク・ダウン電圧Ｖｂｄの７０％と９９％との間であり、またここで、この厚さＷは、チャネル領域へのジャンクション（１０）とバッファ・レイヤ（５）との間での、ベース・レイヤ（４）の最小の厚さである。与えられたデザイン・ルールにより、低い電気的な損失及びソフトなターン・オフ特性を有するＩＧＢＴまたはダイオードが、もたらされることがある。１０μｍより小さい厚さを有する浅いバッファ・レイヤ（５）が、使用されても良い。そのような薄いバッファ・レイヤは、例えば、薄いインプランテイション技術を使用して、容易に作り出されることがある。【選択図】図１
2013510449.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも二層構造を有する最大パンチスルーの半導体装置（１）であって、
この半導体装置は、
−  コレクタ側（２１）にコレクタ・メタライゼイション（７）を有し、
−  コレクタ側（２１）の反対側にあるエミッタ側（３１）に、エミッタ・メタライゼイション（３）を有し、
−  エミッタ・メタライゼイション（３）とコレクタ・メタライゼイション（７）との間に配置された、第一の導電性タイプのベース・レイヤ（４）を有し、
−  第二の導電性タイプのチャネル領域（１０）が、ベース・レイヤ（４）とエミッタ・メタライゼイション（３）との間に配置され、
−  第一の導電性タイプのバッファ・レイヤ（５）が、ベース・レイヤ（４）とコレクタ・メタライゼイション（７）との間に配置され、
−  ベース・レイヤ（４）は、所定のドーピング濃度ＮＤを有し、
−  バッファ・レイヤ（５）は、ベース・レイヤ（４）のドーピング濃度より高いピーク・ドーピング濃度（５２）を有し、
−  ベース・レイヤの厚さ（Ｗ）は、下記の式により決定され：
Ｗ＝（Ｖbd＋Ｖpt）／｛４０１０・ｋＶｃｍ-5／8 ・（ＮＤ）1／8 ｝
ここで、当該半導体装置のパンチスルー電圧（Ｖｐｔ）は、当該半導体装置のブレーク・ダウン電圧（Ｖｂｄ）の７０％と９９％との間であり、且つ、
前記厚さ（Ｗ）は、チャネル領域へのジャンクション（１０）とバッファ・レイヤ（５）との間のベース・レイヤ（４）の最小の厚さであること、
を特徴とする半導体装置。
【請求項２】
下記特徴を有する請求項１に記載の半導体装置、
当該半導体装置のパンチスルー電圧（Ｖｐｔ）は、当該半導体装置のブレーク・ダウン電圧（Ｖｂｄ）の７５％と９９％との間であり、特に、８０と９５％との間である。
【請求項３】
下記特徴を有する請求項１または２に記載の半導体装置、
バッファ・レイヤは、ベース・レイヤ（４）とバッファ・レイヤ（５）との間の界面で、電界が、４０ｋＶ／ｃｍ未満、特に２０ｋＶ／ｃｍ未満、そして特に１２ｋＶ／ｃｍ未満となるように、構成されている。
【請求項４】
下記特徴を有する請求項１から３の何れか１項に記載の半導体装置、
バッファ・レイヤ（５）のピーク・ドーピング濃度は、１＊１０１５ｃｍ−３より多く、特に１＊１０１６ｃｍ−３より多く、そして特に１＊１０１７ｃｍ−３未満である。
【請求項５】
下記特徴を有する請求項１から４の何れか１項に記載の半導体装置、
バッファ・レイヤの厚さ（５）は、１μｍと１５μｍとの間、特に１０μｍ未満、特に５μｍ未満、そして特に２μｍと３μｍとの間である。
【請求項６】
下記特徴を有する請求項１から５の何れか１項に記載の半導体装置、
当該半導体装置のブレーク・ダウン電圧は、２５００Ｖ未満、特に２２００Ｖ未満、そして特に２０００Ｖ未満である。
【請求項７】
下記特徴を有する請求項１から６の何れか１項に記載の半導体装置、
当該半導体装置は、チャネル領域（１０）とエミッタ・メタライゼイション（３）との間に、第一の導電性タイプのソース領域（１１）を備えた、絶縁ゲート・バイポーラ・トランジスタである。
【請求項８】
下記特徴を有する請求項１から７の何れか１項に記載の半導体装置、
当該半導体装置は、ダイオード・カソード・レイヤの形態のバッファ・レイヤ（５）、アノード・レイヤの形態のチャネル領域（１０）、ダイオード・アノード・メタライゼイションの形態のエミッタ・メタライゼイション（３）、及び、カソード・メタライゼイションの形態のコレクタ・メタライゼイション（７）を備えた、ダイオードである。
【請求項９】
最大パンチスルーの半導体装置（１）を製造するための方法であって、
当該半導体装置は、異なる導電性タイプの複数のレイヤを備えた、少なくとも二層構造を有していて、
当該方法は、以下の順序で実施される製造ステップを有している：
（ａ）  第一の導電性タイプのウェーハを用意し、このウェーハは、完成後の半導体装置（１）においてエミッタ側（３１）となる第一の側と、第一の側の反対側にある第二の側とを有し、且つこのウェーハは、ドーピング濃度（ＮＤ）を有し；
（ｂ）  第一の側（３１）で第二の導電性タイプのチャネル領域（１０）を製造するためのステップを実行し；
（ｃ）  ウェーハにその第二の側に第一の導電性タイプのパーティクルを付け、これらのパーティクルは、完成後の半導体装置（１）においてバッファ・レイヤ（５）を形成し；
ウェーハの、完成後の半導体装置において修正されないドーピング濃度を有する部分が、ベース・レイヤ（４）を形成し、バッファ・レイヤ（５）は、ウェーハのドーピング濃度より高いピーク・ドーピング濃度を有し、且つ、
ベース・レイヤ（４）の厚さは、下記の式のように選択され：
Ｗ＝（Ｖbd＋Ｖpt）／｛４０１０・ｋＶｃｍ-5／8 ・（ＮＤ）1／8 ｝  
ここで、当該半導体装置のパンチスルー電圧（Ｖｐｔ）は、当該半導体装置のブレーク・ダウン電圧（Ｖｂｄ）の７０％と９９％との間であること、
を特徴とする方法。
【請求項１０】
下記特徴を有する請求項９に記載の方法、
ステップ（ｃ）の中でバッファ・レイヤ（５）が作り出され、それにより、バッファ・レイヤ（５）は、ウェーハの第二の側から、電界が４０ｋＶ／ｃｍ未満、特に２０ｋＶ／ｃｍ未満、そして特に１２ｋＶ／μｍ未満であるような深さにのみ伸びている。
【請求項１１】
下記特徴を有する請求項９または１０に記載の方法、
ステップ（ｂ）の後で、ウェーハが、その第二の側で、所定の厚さまで薄くされる。
【請求項１２】
下記特徴を有する請求項９から１１の何れか１項に記載の方法、
ステップ（ｃ）の中で、第一の導電性タイプのパーティクルが、ｎタイプのパーティクルまたは水素パーティクルを、１＊１０１２ｃｍ−２より高いドーズで、且つ１００ｋｅＶより高いエネルギーで、インプラントすることにより付けられる。
【請求項１３】
下記特徴を有する請求項９から１２の何れか１項に記載の方法、
当該方法は、絶縁ゲート・バイポーラ・トランジスタを製造するために適用され、且つ、
ステップ（ｃ）の後で、ステップ（ｄ）として、その第二の側で、第二の導電性タイプのパーティクルが、特にインプランテイションまたは堆積により、ウェーハに付けられ、これらのパーティクルが、完成後の半導体装置（１）においてコレクタ・レイヤ（６）を形成する。
【請求項１４】
下記特徴を有する請求項１３に記載の方法、
ステップ（ｄ）の中で、第二の導電性タイプのパーティクルが、ｐタイプのパーティクルを、１＊１０１２ｃｍ２より高いドーズで、且つ１０ｋｅＶより高いエネルギーで、インプラントすることにより付けられる。
【請求項１５】
下記特徴を有する請求項９から１４の何れか１項に記載の方法、
ステップ（ｃ）の後で、アニーリング工程が実施され、このアニーリング工程は、５００℃未満の温度での熱アニーリング、またはレーザ・アニーリングを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、半導体電力装置の分野に係り、特に、パンチスルー半導体装置、及びそのようなパンチスルー半導体装置を製造するための方法に係る。
【背景技術】
【０００２】
典型的に、ｐｎ−ジャンクションを含む電力電子的な装置において、逆の動作における空乏レイヤの最大厚さと比べて大きい厚さを有する基板が使用されている。このようにして、最大逆の電圧であっても、即ち、装置のブレーク・ダウン電圧を僅かに下回る電圧であっても、空乏レイヤ及びその中で支配的な電界が、装置のコレクタに到達することが無い。そのような装置は、非パンチスルー装置（ＮＰＴ）とも呼ばれている。
【０００３】
しかしながら、電子的な電力装置における電気的な損失が装置の厚さに強く依存することが、観察されている。従って、厚さが減少された装置が開発されている。
【０００４】
US 6,762,080 B2 の中に、パンチスルー（ＰＴ）絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）が記載されている。そのようなＰＴ-ＩＧＢＴの中の、ドーピング濃度のプロファイル及び電界の図が、図１の中に概略的に示されている。この装置は、ベース・レイヤ４を形成するための、均一なドーピング濃度を有しているｎドープされたウェーハを使用することにより作り出されても良い。ウェーハの上面で、エミッタ側３１（カソード側とも呼ばれる）のレイヤを製造するための全てのプロセスが、実施され、即ち、エミッタ側３１のジャンクション及びメタライゼイションが作り出される。ウェーハは、後に、薄くされた後に、バッファ・レイヤ１５を形成するために、エミッタ側３１の反対側に、深い高くドープされたｎタイプ領域を、更に含んでいる。その後で、ウェーハが所望の厚さまで薄くされ、ウェーハのコレクタ側２１にバッファ・レイヤ１５が残され、このコレクタ側は、エミッタ側３１の反対側にあって、また、アノード側とも呼ばれている。その後、ｐタイプのパーティクルが、コレクタ・レイヤ６を形成するために、ウェーハのコレクタ側２１でインプラントされる。ウェーハは、その後、エミッタ側３１で構造に損傷を与えることなく、ｐタイプのパーティクルを活性化するために、３５０℃から５００℃までの温度でアニールされる。
【０００５】
バッファ・レイヤ１５の中のドーピング濃度が連続的に増加することに起因して、装置の動作の間の電界の減少が、バッファ・レイヤ１５の中で増大する。このようにして、バッファ・レイヤ１５は、ブロッキングの場合に、コレクタに到達する前に、電界（図１に点線によりに示されている）を低下させるために寄与し、それによって、電界を前記コレクタから遠ざけた状態で維持する。その理由は、もし、電界がコレクタに到達した場合には、半導体装置が破壊される可能性があるからである。典型的に、バッファ・レイヤは、２５μｍから５０μｍまでの範囲の厚さを有している。そのような装置は、電気的な損失の減少を示すことがある。バッファ・レイヤ１５の効果のために、そのような装置は、ソフト・パンチスルー（ＳＰＴ）装置とも呼ばれている。
【０００６】
ベース・レイヤ及びバッファ・レイヤのために、既知のドーピング濃度及び厚さを備えた他の装置が、US 2009／0008674 A1、US 2008／0315248 A1、及び US 2007／0096167 A1 から知られている。
【０００７】
US 6,482,681 B1 の中に、代替的なパンチスルー（ＰＴ）ＩＧＢＴが記載されている。この装置は、ベース・レイヤ４を形成するために、均一なドーピング濃度を有しているｎドープされたウェーハを使用することにより作り出されても良く、そのウェーハの上面で、エミッタ側３１（カソード側とも呼ばれる）にレイヤ１０を製造するための全てのプロセスが行われる。即ち、エミッタ側３１のジャンクション及びメタライゼイションが作り出される。その後で、ウェーハは薄くされ、水素イオンがウェーハのコレクタ側２１にインプラントされ、このコレクタ側は、ｎドープされたバッファ・レイヤ１５を形成するために、エミッタ側３１の反対側にあって、アノード側とも呼ばれている。
【０００８】
その後、ｐタイプのパーティクルが、コレクタ・レイヤ６を形成するために、インプラントされる。ウェーハは、その後、エミッタ側３１で構造に損傷を与えることなく、ｐタイプのパーティクル及び水素イオンを活性化するために、３５０℃から４５０℃までの温度でアニールされる。バッファ・レイヤ１５は、コレクタの方へ増大するドーピング濃度、及びコレクタに近いピーク・ドーズの濃度を備えた、一つのバッファ・レイヤ１５を形成するために、漸進的により浅いく且つ漸進的により高い合計のドーズの、複数の水素インプラントにより形成されることも可能である。
【０００９】
しかしながら、ＳＰＴ半導体装置は、特定の用途において、満足すべき電気的な特性を必ずしももたらさないことがあると言うことが、観察されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第 US 6,762,080 B2 号明細書
【特許文献２】米国特許出願公開第 US 2009／0008674 A1 号明細書
【特許文献３】米国特許出願公開第 US 2008／0315248 A1 号明細書
【特許文献３】米国特許出願公開第 US 2007／0096167 A1 号明細書
【特許文献５】米国特許第 US 6,482,681 B1 号明細書
【発明の概要】
【００１１】
本願発明の目的は、改善された電気的な特性を備えたパンチスルー半導体装置を提供することであっても良い。更にまた、本願発明の目的は、そのようなパンチスルー半導体装置を製造するための方法を提供することであっても良い。
【００１２】
これらの目的は、独立請求項の主題により達成されることがある。本発明の実施形態は、従属請求項に対して記載されている。
【００１３】
本願発明のアスペクトは、以下の発見に基づいて開発された：  
例えばＳＰＴ絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）などの、従来のＳＰＴ半導体装置において、例えば３０μｍから３５μｍまでの厚さを備えた、深いバッファ・レイヤが、ブレーク・ダウン電圧までのパンチスルー動作を支持するために、これまで用いられてきた。例えば、定格の１２００ＶのＳＰＴ−ＩＧＢＴのブレーク・ダウン電圧（時にはアバランシェ電圧とも呼ばれる）は、１３００Ｖであっても良い。実現されたバッファ・レイヤは、従来は、低くドープされていて、当該半導体装置全体としての損失に大きく寄与することがある。更にまた、そのような従来の半導体装置には、よりソフトなターン・オフ特性と言う難点がある。更にまた、薄いウェーハ・デバイスのために、そのような深いバッファを実現するためのプロセスは、必要とされる深い拡散および／または欠陥の導入のために、複雑になることがあり、それらは、装置性能に関して、幾つかの欠点を有していることもある。
【００１４】
本願発明のアイディアは、パンチスルー半導体装置のための、特に、ＩＧＢＴ及びＭＯＳＦＥＴのための、新しいデザイン・ルールをもたらすことがある。新しいデザイン・ルールは、２０００Ｖ未満の定格の電力半導体装置への適用のために、特に、好ましいことがあり、そのようなものとして、比較的低い定格の電力半導体装置は、典型的に薄い半導体ウェーハを有している。
【００１５】
本願発明のアスペクトによれば、少なくとも二層構造を有する、いわゆる最大パンチスルー（ＭＰＴ）半導体装置が提案され、ここで、少なくとも二層構造は、半導体装置のコレクタ側のコレクタ・メタライゼイションと；コレクタ側の反対側にあるエミッタ側の、エミッタ・メタライゼイションと；エミッタ・メタライゼイションとコレクタ・メタライゼイションとの間に配置された、第一の導電性タイプのベース・レイヤと；ベース・レイヤとエミッタ・メタライゼイションとの間に配置された、第二の導電性タイプのチャネル領域と；ベース・レイヤとコレクタ・メタライゼイションとの間に配置された、バッファ・レイヤと；を有している。
【００１６】
その中で、ベース・レイヤは、好ましくは、実質的に一定のドーピング濃度を有していても良く、それは、ドーピング濃度はベース・レイヤの全体で実質的に均一であるが、しかしながら、それは、ベース・レイヤの中で１から５までのファクターのオーダー内のドーピング濃度の変動が、例えば、使用されたウェーハの製造プロセスに起因して、場合によれば存在していても良いと言うことを、排除するものではない。バッファ・レイヤは、ベース・レイヤのドーピング濃度と比べて高いピーク・ドーピング濃度を有している。
【００１７】
ベース・レイヤは、チャネル領域へのジャンクション（１０）とバッファ・レイヤ（５）との間で、厚さＷを有していて、この厚さは、下記の式により決定される：
Ｗ＝（Ｖbd＋Ｖpt）／｛４０１０・ｋＶｃｍ-5/8 ・（ＮＤ）1/8 ｝  
ここで、半導体装置のパンチスルー電圧Ｖｐｔは、半導体装置のブレーク・ダウン電圧Ｖｂｄの７０％と９９％との間である。他の代表的な実施形態において、半導体装置のパンチスルー電圧Ｖｐｔは、半導体装置のブレーク・ダウン電圧Ｖｂｄの７５％と９９％との間であり、特に８０と９５％との間である。
【００１８】
この明細書において、半導体装置の“パンチスルー電圧”は、空間電荷領域（即ち空乏レイヤ）が逆のバイアスでバッファ・レイヤに到達するときの電圧として規定されても良い。“ブレーク・ダウン電圧”は、特定の半導体装置が、例えばアバランシェ効果のために、ブレーク・ダウンする電圧として規定されても良い。
【００１９】
両者、即ち、特定の逆の電圧での空間電荷領域の厚さ、及び半導体装置のブレーク・ダウン電圧が、装置のベース・レイヤの中でのドーピング濃度に強く依存しているので、提案された新しいデザイン・ルールは、ベース・レイヤのドーピング濃度に依存して、パンチスルー半導体装置のための、ベース・レイヤの厚さの選択範囲を含んでいる。
【００２０】
提案された新しいデザイン・ルールは、２０００Ｖ未満の定格の、ＩＧＢＴなどの、薄いウェーハから製造された電力半導体装置に対して、特に適切である。そのような本発明の絶縁ゲート・バイポーラ・トランジスタは、チャネル領域とエミッタ・メタライゼイションとの間に、第一の導電性タイプのソース領域を有している。コレクタ側で、コレクタ・レイヤは、バッファ・レイヤとコレクタ・メタライゼイションとの間に配置されている。このデザイン・ルールは、例えば、与えられた電圧クラスのＩＧＢＴに対して、アバランシェ・ブレーク・ダウン電圧に可能な限り近くなるようにデザインされたパンチスルー電圧の値を備えたＩＧＢＴ構造を目的にすることがある。
【００２１】
例えば、このデザイン・ルールは、１２００ＶのＩＧＢＴに適用されても良く、そして、１０００Ｖより高いパンチスルー電圧をもたらすことがある。これは、バッファのデザインが緩和されても良いと言うことを意味することがあり、その理由は、それが、非常に高い電圧で、即ち、パンチスルー電圧とブレーク・ダウン電圧との間の電圧で、電界を支持するのみであるからである。提案されたデザイン・ルールは、より高いまたは同様なブロッキング能力を備えた従来のＳＰＴデザインにおいて一般的なものと同様な損失を維持することを可能にすることがある。その理由は、従来の厚いバッファを置き換えることにより、合計の厚さがオリジナルのデザインに近い状態で残るからである。新しいデザイン・ルールは、また、よりソフトなターン・オフ特性から有利であることがある。
【００２２】
バッファ・レイヤのピーク・ドーピング濃度は、１ｘ１０１５ｃｍ３より多くても良く、好ましくは１ｘ１０１６ｃｍ３より多く、より好ましくは、１ｘ１０１７ｃｍ３までである。従って、バッファ・レイヤのピーク・ドーピング濃度は、従来のソフト・パンチスルー半導体装置の中でと比べて、高くても良い。そのような高いドーピング濃度は、空間電荷領域の中の電界がコレクタに到達することを信頼性高く防止することがある。それは、逆のブロッキング状態で減少されたリーク電流に対する、より高いバイポーラ・ゲインをもたらすこともあり、そして、安定な逆のブロッキング特性を、静的に及び動的にもたらすこともある。
【００２３】
バッファ・レイヤの厚さは、１μｍと１５μｍとの間であっても良く、好ましくは１μｍと１０μｍとの間であり、そしてより好ましくは、２μｍと８μｍとの間であり、また更には、２μｍと３μｍとの間のように低くても良い。均一なドーピング濃度を有していないバッファ・レイヤにおいて、バッファ・レイヤの厚さは、ベース・レイヤのドーピング濃度の少なくとも二倍の濃度を有しているレイヤの厚さとして規定されても良い。提示された新しいデザイン・ルールに基づくバッファ・レイヤの厚さが、従来のＳＴＰ半導体装置の中でと比べて、より大幅に薄くても良いので、バッファ・レイヤが、例えば薄いインプランテイション技術使用して、より容易に作り出されることがある。
【００２４】
好ましくは、バッファ・レイヤは、ベース・レイヤとバッファ・レイヤとの間の界面での電界が４０ｋＶ／ｃｍ未満、特に２０ｋＶ／ｃｍ未満、そして特に１２ｋＶ／ｃｍ未満となるように構成される。
【００２５】
好ましくは、提案された新しいデザイン・ルールは、半導体装置のブレーク・ダウン電圧が、２５００Ｖ未満、好ましくは２２００Ｖ未満、そしてより好ましくは、２０００Ｖ未満となるように、ベース・レイヤのドーピング濃度及びベース・レイヤの厚さが適合された半導体装置に適用されても良い。半導体装置の定格電圧が、通常、十分に装置のブレーク・ダウン電圧未満であるように規定されるので、これは、例えば、２０００Ｖより小さい、好ましくは１７００Ｖより小さい定格電圧を有している半導体装置に対応することがある。以上において既に示されたように、提案された新しいデザイン・ルールは、特に、そのような比較的低い定格の半導体装置のために適していることがある。一つの理由は、そのような装置に対して、シリコン・ベース領域の厚さ及び抵抗に対するデザイン・ルールが、例えば２０００Ｖより高い定格の、より高い電圧の装置と比較したとき、高いパンチスルー電圧を可能する場合があると言うことにある。
【００２６】
更に他のアスペクトによれば、半導体装置は、ダイオードであって、ダイオード・カソード・レイヤの形態のバッファ・レイヤと；アノード・レイヤの形態のチャネル領域と；ダイオード・アノード・メタライゼイションの形態のエミッタ・メタライゼイションと；カソード・メタライゼイションの形態のコレクタ・メタライゼイションと；を備えている。
【００２７】
本願発明の更なるアスペクトによれば、異なる導電性タイプの複数のレイヤを備えた、少なくとも二層構造を有する、最大パンチスルーの半導体装置を製造するための方法が提案される。この方法は、好ましくは、以下の順序で実施される製造ステップを有している：
（ａ）  ドーピング濃度ＮＤを備えた第一の導電性タイプのウェーハを用意し、このウェーハは、完成後の半導体装置においてエミッタ側となる第一の側、及び第一の側の反対側にある第二の側を有している；
（ｂ）  第一の側で、第二の導電性タイプのチャネル領域を製造するためのステップを実行する；
（ｃ）  その第二の側で、ウェーハに、第一の導電性タイプのパーティクルを、好ましくは、インプランテイションまたは堆積により、付け、これらのパーティクルは、完成後の半導体装置において、バッファ・レイヤを形成する。ウェーハの、完成後の半導体装置において修正されないドーピング濃度ＮＤを備えた部分が、ベース・レイヤを形成する。バッファ・レイヤは、ウェーハの、半導体装置のベース・レイヤを形成するドーピング濃度ＮＤより高いピーク・ドーピング濃度を有している。
【００２８】
ベース・レイヤの厚さが下記の式に基づいて選択されるように、当該装置が作り出される：
Ｗ＝（Ｖbd＋Ｖpt）／｛４０１０・ｋＶｃｍ-5/8 ・（ＮＤ）1/8 ｝  
ここで、半導体装置のパンチスルー電圧Ｖｐｔは、半導体装置のブレーク・ダウン電圧Ｖｂｄの７０％と９９％との間である。
【００２９】
この製造方法は、更なる処理ステップを含んでいても良く、即ち、ステップ（ｂ）の後で、ウェーハは、その第二の側で、所定の厚さまで薄くされ。この所定の厚さは、新しいデザイン・ルールに従って選択されても良い。
【００３０】
ステップ（ｃ）において、電界が４０ｋＶ／ｃｍ未満に、特に２０ｋＶ／ｃｍ未満に、そして特に１２ｋＶ／μｍ未満になるような、第二の側からの、ウェーハの深さまでのみに、バッファ・レイヤが伸びるように、バッファ・レイヤが作り出されても良い。
【００３１】
ステップ（ｃ）において、リン（Ｐ）または砒素のパーティクルなどの、または、その代わりに、水素パーティクルなどの、ｎタイプのパーティクルが、１ｘ１０１２ｃｍ−２より高いドーズで、好ましくは５ｘ１０１２ｃｍ−２より高いドーズで、そして、１００ｋｅＶより高いエネルギーで、好ましくは１５０ｋｅＶより高いエネルギーで、インプラントされても良い。
【００３２】
ステップ（ｃ）の後で、アニーリング工程が、実施されても良く、ここで、アニーリング工程は、５００℃未満、好ましくは４５０℃未満の温度での、熱アニーリングを有している。その代わりに、アニーリング工程が、レーザ・アニーリングにより実施されても良い。
【００３３】
この方法は、絶縁ゲート・バイポーラ・トランジスタを製造するために適用されても良く、且つ、ステップ（ｃ）の後に、ステップ（ｄ）として、第二の導電性タイプのパーティクルが、その第二の側で、特にインプランテイションまたは堆積により、ウェーハに付けられ、これらのパーティクルは、完成後の半導体装置においてコレクタ・レイヤを形成する。
【００３４】
本発明の更なるアスペクトにおいて、ステップ（ｄ）において、第二の導電性タイプのパーティクルが、１＊１０１２ｃｍ２より高いドーズで、そして１０ｋｅＶより高いエネルギーで、ｐタイプのパーティクルをインプラントすることにより付けられる。
【００３５】
その代わりに、この方法が、ＩＧＢＴを製造するために適用されるとき、ステップ（ｄ）において、ボロン（Ｂ）などの、ｐタイプのパーティクルが、１ｘ１０１２ｃｍ２より高いドーズで、好ましくは５ｘ１０１２ｃｍ２より高いドーズで、そして、１０ｋｅｖより高いエネルギーで、好ましくは２５ｋｅＶより高いエネルギーで、インプラントされても良い。
【００３６】
提案された新しいデザイン・ルールによれば、バッファ・レイヤは比較的薄くても良く、それにより、インプランテイションまたは堆積によるそのようなバッファ・レイヤの生成が単純化されることがある。
【００３７】
ここで留意すべきことは、本願発明のアスペクト及び実施形態が、異なる主題に関係してここに記載されていることである。特に、幾つかの実施形態は、方法タイプの請求項に関して記載され、これに対して、他の実施形態は、装置タイプの請求項に関して記載されている。しかしながら、当業者は、上記の記載及び以下の説明から、他に注記されていない場合には、一つのタイプの主題に属する特徴の任意の組み合わせに加えて、更に、異なる主題に関係する特徴との間の任意の組み合わせ、特に、装置タイプの請求項特徴と方法タイプの請求項の特徴との間の組み合わせもまた、この出願で開示されていると考えられると言うことが分かるであろう。
【図面の簡単な説明】
【００３８】
【図１】図１は、代表的な先行技術のパンチスルー半導体装置に対する、半導体モジュールのドーピング・プロファイルを示す。
【図２】図２は、本発明の実施形態に基づく半導体装置に対する、半導体モジュールのドーピング・プロファイルを示す。
【図３ａ】図３ａは、非パンチスルー半導体装置の、シミュレイトされたドーピング・プロファイルを示す。
【図３ｂ】図３ｂは、ソフト・パンチスルーの半導体装置の、シミュレイトされたドーピング・プロファイルを示す。
【図３ｃ】図３ｃは、本発明の実施形態に基づく最大パンチスルーの半導体装置の、シミュレイトされたドーピング・プロファイルを示す。
【図４】図４は、本発明の実施形態に基づく半導体装置の断面図を示す。
【図５】図５は、本発明の実施形態に基づく異なるパンチスルー装置に対する、ベース・レイヤの抵抗に依存する、パンチスルー電圧とブレーク・ダウン電圧の比、並びに、ベース・レイヤの抵抗に依存するブレーク・ダウン電圧を示すグラフを示す。
【発明を実施するための形態】
【００３９】
本発明の実施形態が、以下のテクストにおいて、添付図面を参照しながら、より詳細に説明される。
【００４０】
これらの図の中で使用されている参照符号及びそれらの意味は、参照符号のリストの中にまとめられている。図面は、概略的なものに過ぎず、正確に縮尺通りのものではない。一般的に、同様なまたは同様に機能するパーツには、同一の参照符号与えられている。記載された実施形態は、例として意図されていて、本発明を限定するものではない。
【００４１】
図４に、本発明の実施形態に基づく半導体モジュールを示す。最大パンチスルーの半導体装置１が、ＩＧＢＴとして示されている。この半導体装置は、四層のレイヤ構造を有していて、コレクタ側２１、及びコレクタ側２１の反対側にあるエミッタ側３１を有している。エミッタ側３１に設けられたレイヤは、典型的に、ｎドープされたソース領域１１の周りを取り囲むｐドープされたチャネル領域１０を有している。これらの領域１０，１１は、エミッタ・メタライゼイション３を介して、エミッタ電極１２と電気的に接触している。ゲート電極１３は、ウェーハの上面に作られ、絶縁レイヤ１４によりレイヤ１０，１１から電気的に絶縁されている。図４に示されているように、ゲート電極１３は、プラナー・ゲート電極として、または、トレンチ・ゲート電極として、形成されることが可能である。
【００４２】
ベース・レイヤ４は、エミッタ・メタライゼイション３とコレクタ側２１のコレクタ・メタライゼイション７との間に、位置している。
【００４３】
コレクタ側２１で、コレクタ・メタライゼイション７は、コレクタ・レイヤ６と接触した状態で形成され、このコレクタ・レイヤは、ｐタイプのパーティクルのインプランテイションまたは堆積により、完成後の半導体装置１の中に存在していても良い。このコレクタ・レイヤ６の下側で、エミッタ側３１の方へ、バッファ・レイヤ５が配置され、このバッファ・レイヤは、ｎタイプのパーティクルのインプランテイションまたは堆積により、完成後の半導体装置１の中に実現されても良い。
【００４４】
図２は、本願発明の実施形態に基づく、最大パンチスルー半導体装置に対する代表的なドーピング濃度プロファイルを、概略的に示している。エミッタ側３１で、ｐタイプのチャネル領域１０のドーピング・プロファイル、及び、隣接する（ｎ−）タイプのベース・レイヤ４のドーピング・プロファイルは、先行技術によるソフト・パンチスルー半導体装置の場合と同様である。しかしながら、図１と比較することにより容易に導き出されることが可能であるように、コレクタ側２１で、図２に示された本願発明に基づく最大パンチスルーの半導体装置のｎタイプのバッファ・レイヤ５は、図１に示されているような、先行技術の装置のバッファ・レイヤ１５から実質的に異なっている。ＳＰＴ装置の従来のバッファ・レイヤ１５の厚さは、約３０μｍであっても良いが、これに対して、ＭＰＴ装置のバッファ・レイヤ５の厚さｄｂは、１５μｍより小さくても良い。バッファ・レイヤのピーク・ドーピング濃度５は、１＊１０１５ｃｍ３より多いことが可能であり、特に１＊１０１６ｃｍ３より多く、そして特に１＊１０１７ｃｍ３未満である。バッファ・レイヤ５厚さは、１μｍと１５μｍとの間であり、特に１０μｍ未満、特に５μｍ未満、そして特に２μｍと３μｍの間である。従って、図１と２の中で点線により示されているように、従来のＳＰＴ装置においては、電界が、バッファ・レイヤ１５の中で、コレクタ側２１の方へ徐々に低下するが、本願発明の実施形態に基づくＭＰＴ装置においては、電界が、浅いバッファ・レイヤ５の中で急激に低下する。
【００４５】
ベース・レイヤの厚さＷは、下記の式により決定される（この式についてのより詳細については、図５に対する説明を参照方）：
Ｗ＝（Ｖbd＋Ｖpt）／｛４０１０・ｋＶｃｍ-5/8 ・（ＮＤ）1/8 ｝  
ここで、半導体装置のパンチスルー電圧Ｖｐｔは、半導体装置のブレーク・ダウン電圧Ｖｂｄの７０％と９９％との間であり；且つ、厚さＷは、チャネル領域へのジャンクション１０とバッファ・レイヤ５との間の、ベース・レイヤ４の最小の厚さである。本発明の他の代表的なアスペクトにおいて、半導体装置のパンチスルー電圧Ｖｐｔは、半導体装置のブレーク・ダウン電圧Ｖｂｄの７５％と９９％との間であり、特に８０％と９５％との間である。もちろん、そのドーピング濃度からベース・レイヤの厚さを決定すること、または、与えられた厚さからベース・レイヤのドーピング濃度を決定することは、技術的に同等である。半導体装置のブレーク・ダウン電圧は、２５００Ｖ未満、特に２２００Ｖ未満、そして特に２０００Ｖ未満であっても良い。
【００４６】
図３ａから３ｃは、従来の非パンチスルーＮＰＴ装置（図３ａ）、従来のソフト・パンチＳＰＴ装置（図３ｂ）、及び本願発明（図３ｃ）の実施形態に基づく最大パンチスルーＭＰＴ装置の中での、シミュレイトされたドーピング・プロファイル及び対応する電界を示している。全ての装置は、定格が１２００Ｖである。電界は、ドーピング濃度及びベース・レイヤの厚さに依存する。それ故に、ベース・レイヤに対する与えられたドーピング濃度に対して、電界が、ベース・レイヤの全ての深さに亘って、シミュレイトされることが可能である。このシミュレイションのために、どの深さで、電界が、４０ｋＶ／ｃｍ未満の値、特に２０ｋＶ／ｃｍ未満の値、そして特に１２ｋＶ／ｃｍ未満の値まで、低下したかについて、評価されることが可能になる。それ故に、パンチスルー電圧とブレーク・ダウン電圧の比が規定された範囲内にあるベース・レイヤの厚さに対する式に加えて、ベース・レイヤの厚さは、ベース・レイヤとバッファ・レイヤとの間の界面で、即ち、ベース・レイヤの厚さの深さで、最大電界により、更に決定されることが可能である。この深さにバッファ・レイヤを配置することにより、バッファ・レイヤは、例えば、１μｍと１５μｍとの間で、特に１０μｍ未満で、特に５μｍ未満で、そして特に２μｍと３μｍとの間のような薄さで、非常に薄くされることが可能である。
【００４７】
表１は、６００Ｖ、９００Ｖ、１２００Ｖ、及び１７００Ｖの半導体装置に対する、ＮＰＴ、ＳＰＴ及びＭＰＴデザインを示していて、デザイン・パラメータ及び関係する比率を含んでいる。
【表１】
2013510449.tif 000003
【００４８】
この装置は、ダイオードであることが可能である。ダイオードのために、この装置は、ダイオード・カソード・レイヤの形態のバッファ・レイヤ５、アノード・レイヤの形態のチャネル領域１０、ダイオード・アノード・メタライゼイションの形態のエミッタ・メタライゼイション３、及びカソード・メタライゼイションの形態のコレクタ・メタライゼイション７を有している。ソース領域またはコレクタ・レイヤは、ダイオードの中に存在していない。
【００４９】
図５は、抵抗に依存する、パンチスルー電圧Ｖｐｔとブレーク・ダウン-電圧Ｖｂｄの比Ｖｐｔ／Ｖｂｄの図を示している（左手側座標及び下側の三つの曲線）。更にまた、抵抗に依存する、ブレーク・ダウン電圧Ｖｂｄの図もまた、図５（右手側の座標及び上側の三つの曲線）に示されている。これらの曲線は、定格１２００Ｖの最大パンチスルーＭＰＴ半導体装置に対するものであって、１４０μｍ、１５０μｍ及び１６０μｍの合計の厚さを、それぞれ有している。比較のために、ソフト・パンチスルーＳＰＴ半導体装置のための値も示されている。
【００５０】
これらのグラフを計算するために使用されたパラメータ値が、表２の中に示されている。その中で、ブレーク・ダウン電圧Ｖｂｄは、下記の式に基づいて計算されている：
Ｖbd＝Ｅｃ・Ｗ−（１／２）・ｑ・ＮＤ・Ｗ２／εｓ
【００５１】
【表２】
2013510449.tif 000004
【００５２】
Ｖｂｄの計算は、実際の装置で得られた現実的なクリティカルな電界に適合させるために、右辺側の第一の項（Ｅｃ・Ｗ）に対して、０．８５の補正係数（Fudge Factor）を含んでいる。クリティカルな電界Ｅｃは、下記の式に基づいて計算されている：
Ｅｃ＝４０１０・Ｖｃｍ-5/8・（ＮＤ）1/8 
【００５３】
この式に基づいて計算されたクリティカルな電界は、ブレーク・ダウンのオンセットについての目安のみを与える。この規定は、専門家には良く知られていて、半導体装置をデザインするために使用されている。パンチスルー電圧Ｖｐｔは、下記の式に基づいて計算されている：
Ｖpt＝ｑ・ＮＤ・Ｗ２／（２・εｓ）
【００５４】
これらの式を結合することによって、チャネル領域へのジャンクション１０とバッファ・レイヤ５との間でのベース・レイヤの最小の厚さとして、ベース・レイヤの厚さＷが下記の式により評価されることが可能である：
Ｗ＝（Ｖbd＋Ｖpt）／｛４０１０・ｋＶｃｍ-5/8 ・（ＮＤ）1/8 ｝  
【００５５】
シミュレイションにおいて、厚さ５μｍのバッファ・レイヤが、全てのＭＰＴ装置に対して想定されている。ＳＰＴ装置に対して、厚さ１０μｍの非空乏化バッファ・レイヤが想定されている。１０μｍのｐｎ−ジャンクションの深さ、１．０５・１０−１２Ｆ／ｃｍの誘電率εｓ、及び、１．６０２・１０−１９Ｃの電荷ｑが、全ての装置に対して想定されている。
【００５６】
本願発明の代表的な実施形態に基づく最大パンチスルーの半導体装置を作り出すために、例えば５０Ωｃｍの抵抗及び９＊１０１３ｃｍ−３のベース・ドーピング濃度を備えたｎタイプのウェーハが、ウェーハとしてもたらされる場合がある。第一の側で（完成後の半導体装置においてエミッタ側を形成する）、一つまたはそれ以上のレイヤが、エミッタ構造（例えばチャネル領域、ソース領域）を形成するために、例えば拡散プロセスにより、作り出されても良い。その後で、当初、例えば、３００μｍを超える厚さを有することがあるウェーハが、その第二の側で、例えば１４０μｍの所定の厚さまで、薄くされされても良く、それは、与えられたパンチスルー電圧、ブレーク・ダウン電圧、及び結局はまた、電界に基づいて、先に与えられたようなベース・レイヤ厚さに対するルールに基づいて行われる。
【００５７】
これは、例えば、研磨及びエッチングにより行われても良い。その後、バッファのデザインが、燐または砒素原子などの、ｎタイプのパーティクルを付けることにより、ウェーハの第二の側に実施されても良い。これらのパーティクルは、低いエネルギーのインプランテイションにより、例えば、１＊１０１２ｃｍ−２を超えるドーズで、そして、１００ｋｅＶを超えるエネルギーでインプラントされても良い。そのようなインプランテイション・パラメータにより、１μｍから１０μｍまでの範囲の厚さを備えたバッファのデザインが生成されても良い。それに続いて低温アニーリング工程が、５００℃未満の温度で行われても良い。その代わりに、レーザ・アニーリングが使用されても良い。
【００５８】
その代わりに、水素原子が、１００ｋｅＶを超える、また更には２００ｋｅＶをも超えるエネルギーで、１＊１０１２ｃｍ−２を超えるドーズで、インプラントされても良く、それに続いて、５００℃未満、または更には４５０℃未満の、低温アニーリングが行われる。その代わりに、薄いｎタイプのシリコン・レイヤが、ウェーハのコレクタ側の上に堆積されても良い。更に、その代わりに、二重のインプラントによる薄いバッファ・プロファイルが、使用されても良い。
【００５９】
ＩＧＢＴを製造する特定の場合に対して、ボロンなどの、ｐタイプのドーパントのインプランテイション、及び、それに続く、５００℃未満での低温アニーリングまたはレーザ・アニーリングを使用するコレクタ・デザインが採用されても良い。また、薄いｐタイプのシリコン・レイヤが、バッファ・レイヤの背後で、ウェーハのコレクタ側に堆積され、それに続いて、上記と同一のアニーリング／テンパリング方法が行われても良い。バッファ及びアノード・レイヤのテンパリングは、使用されるプロセスに依存して、結合されてもまたは分離されても良い。第二の導電性タイプのパーティクルは、ｐタイプのパーティクルを、１＊１０１２ｃｍ−２より高いドーズで、そして、１０ｋｅＶより高いエネルギーで、インプラントすることにより付けられる。
【００６０】
ダイオードの製造のために、非ｐタイプのコレクタ・レイヤ及び非ｎタイプのソース領域が作り出される。
【００６１】
ここで提案されたＭＰＴのデザインは、トレンチＩＧＢＴ及びプラナーＩＧＢＴを含む全てのタイプのＩＧＢＴのセル・デザインに適用されても良い。ゲートまたはエンハンスメント・レイヤの中へのフィールド酸化膜レイヤの追加は、通常、局所な電界ポイントをもたらすことになるが、最小のパンチスルー動作を備えたＭＰＴ装置のアバランシェ・ブレーク・ダウンを制限することにより、優位性をもたらすことがあり、より高いＶｐｔ／Ｖｂｄ比をもたらす。
【００６２】
ＭＰＴバッファのデザインは、逆の導電性のＩＧＢＴ構造のために適していることがある。更にまた、このＭＰＴコンセプトは、ＭＯＳＦＥＴ、ダイオードまたは他のＭＯＳバイポーラ構造に適用されても良い。
【００６３】
留意すべきことは、“〜を有する／comprising”と言う用語は、他の要素またはステップを排除するものではなく、また、不定冠詞“a”または“an”は、複数を排除するものではないことである。また、異なる実施形態に関係して記載された要素が結合されても良い。留意すべきことは、また、請求項の中の参照符号は、請求項の範囲を限定するものとして解釈されるべきではないと言うことである。
【符号の説明】
【００６４】
１・・・半導体装置、２・・・コレクタ、２１・・・コレクタ側、３・・・エミッタ、３１・・・エミッタ側、４・・・ベース・レイヤ、５・・・バッファ・レイヤ、６・・・コレクタ・レイヤ、７・・・コレクタ・メタライゼイション、１０・・・チャネル領域、１１・・・ソース領域、１２・・・エミッタ電極、１３・・・ゲート電極、１４・・・絶縁レイヤ、１５・・・バッファ・レイヤ（先行技術）。
【図１】
2013510449.tif 000005
【図２】
2013510449.tif 000006
【図３ａ】
2013510449.tif 000007
【図３ｂ】
2013510449.tif 000008
【図３ｃ】
2013510449.tif 000009
【図４】
2013510449.tif 000010
【図５】
2013510449.tif 000011
【国際調査報告】
2013510449.tif 000012
2013510449.tif 000013
2013510449.tif 000014