(57)【要約】  低電力遅延ロックループ（ＤＬＬ）が開示される。一実施形態において、ＤＬＬは、基準入力とフィードバック入力とを含んで位相差を決定する位相検出器を含む。ＤＬＬはまた、例えば低電力動作中に、基準入力及びフィードバック入力が同一の入力を受信するように基準入力及びフィードバック入力の双方に信号を供給すべきかを決定するコントローラを含む。
2013534744.tif 000002
【特許請求の範囲】
【請求項１】
信号を生成する装置であって：
基準入力とフィードバック入力とを有して位相差を決定する位相検出器；及び
１つ以上のバイアス電圧セルによって保持される電圧レベルを維持するために、１つ以上のクロックサイクルの期間にわたって再ロックを実行すべきかを決定するコントローラ；
を有する装置。
【請求項２】
第１の信号を生成するカウンタを更に有し、
前記コントローラは、前記位相差を維持するために前記第１の信号を受信するように前記基準入力及びフィードバック入力の双方を設定するよう動作可能である、
請求項１に記載の装置。
【請求項３】
第１の遅延セルと第２の遅延セルとを含む複数の遅延セルを更に有し、
前記コントローラは、前記基準入力及びフィードバック入力に、それぞれ、前記第１の遅延セルの入力及び前記第２の遅延セルの出力を受信させるよう動作可能である、
請求項１に記載の装置。
【請求項４】
複数の遅延セルを更に有し、
前記コントローラは、前記複数の遅延素子の電力が落とされる電力節減モードに応答して前記再ロックを実行することを決定する、
請求項１に記載の装置。
【請求項５】
前記位相検出器からの前記位相差の情報に基づいて複数の遅延セルに伴う遅延期間を制御するように結合されたチャージポンプを更に有し、
前記コントローラは、前記位相検出器、前記チャージポンプ、又はこれら双方の電力を落とすか否かを決定するよう動作可能である、
請求項１に記載の装置。
【請求項６】
前記コントローラは、１つ以上のクロックサイクルの期間にわたる前記再ロックを周期的に実行させるよう動作可能である、請求項１に記載の装置。
【請求項７】
前記コントローラは、前記基準入力で受信される第１の周期的な信号を、該第１の周期的な信号が前記フィードバック入力で受信される第２の周期的な信号よりおよそ１クロックサイクル先行する場合に、少なくとも１つのクロックサイクルにわたって阻止するための、第１のマスク信号を生成するよう動作可能である、請求項１に記載の装置。
【請求項８】
前記コントローラは、前記基準入力及び前記フィードバック入力が受信する信号の周波数を制御するために、複数のクロックサイクルにわたって阻止する第１のマスク信号及び第２のマスク信号を生成するよう動作可能である、請求項１に記載の装置。
【請求項９】
前記第１の信号の周波数は、前記基準入力が通常電力モード下で受信するクロック信号の動作周波数より低い、請求項２に記載の装置。
【請求項１０】
信号を生成する方法であって：
電力節減モードに応答して、１つ以上のバイアス電圧セルによって保持される電圧レベルを維持するために１つ以上のクロックサイクルの期間にわたって再ロックを実行すべきかを決定するステップ；及び
位相検出器の基準入力及びフィードバック入力を、それぞれ、第１の遅延セルからの第１の周期的な信号及び第２の遅延セルからの第２の周期的な信号を受信するように設定するステップであり、前記第１及び第２の遅延セルは複数の遅延セルのうちの一部である、ステップ；
を有する方法。
【請求項１１】
複数の遅延素子の電力が落とされる前記電力節減モードに応答して、前記基準入力及び前記フィードバック入力の双方に第１の信号を供給すべきかを決定するステップ、を更に有する請求項１０に記載の方法。
【請求項１２】
少なくとも前記位相検出器によって生成される位相差に基づいて、複数の遅延セルに伴う遅延期間を制御するステップ、を更に有する請求項１０に記載の方法。
【請求項１３】
１つ以上のクロックサイクルの期間にわたる再ロックを周期的に実行すべきかを決定するステップ、を更に有する請求項１０に記載の方法。
【請求項１４】
前記基準入力で受信される第１の周期的な信号を、該第１の周期的な信号が前記フィードバック入力で受信される第２の周期的な信号よりおよそ１クロックサイクル先行する場合に、少なくとも１つのクロックサイクルにわたって阻止するための、第１のマスク信号を生成するステップ、を更に有する請求項１０に記載の方法。
【請求項１５】
前記基準入力及び前記フィードバック入力が受信する信号の周波数を制御するために、複数のクロックサイクルにわたって阻止する第１のマスク信号及び第２のマスク信号を生成するステップ、を更に有する請求項１０に記載の方法。
【請求項１６】
プロセッサ；及び
遅延ロックループを有するメモリインタフェースであり、該遅延ロックループは：
基準入力とフィードバック入力とを有し、これら２つの入力に基づいて位相差を決定する位相検出器と、
１つ以上のバイアス電圧セルによって保持される電圧レベルを維持するために、１つ以上のクロックサイクルの期間にわたって再ロックを実行すべきかを決定するコントローラと、
前記位相検出器からの前記位相差に基づいて複数の遅延セルに伴う遅延期間を制御するように結合されたチャージポンプと、
を有する、メモリインタフェース；
を有するコンピュータシステム。
【請求項１７】
第１の信号を生成するカウンタを更に有し、
前記コントローラは、電力節減モードに応答して、前記第１の信号である同一の信号を受信するように前記基準入力及びフィードバック入力を設定するよう動作可能である、
請求項１６に記載のシステム。
【請求項１８】
前記コントローラは、１つ以上のクロックサイクルの期間にわたる再ロックを周期的に実行させるよう動作可能である、請求項１６に記載のシステム。
【請求項１９】
前記コントローラは、前記基準入力で受信される第１の周期的な信号を、該第１の周期的な信号が前記フィードバック入力で受信される第２の周期的な信号よりおよそ１クロックサイクル先行する場合に、少なくとも１つのクロックサイクルにわたって阻止するための、第１のマスク信号を生成するよう動作可能である、請求項１６に記載のシステム。
【請求項２０】
前記コントローラは、前記基準入力及び前記フィードバック入力が受信する信号の周波数を制御するために、複数のクロックサイクルにわたって阻止する第１のマスク信号及び第２のマスク信号を生成するよう動作可能である、請求項１６に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、遅延ロックループ又は位相ロックループに関し、より具体的には、低電力の遅延ロックループ又は低電力の位相ロックループに関する。
【背景技術】
【０００２】
ＤＤＲインタフェースは典型的に、幾つかのＤＬＬを使用しており、各ＤＬＬが幾つかの位相補間器（phase  interpolator；ＰＩ）を駆動する。各ＰＩは、タイミング制約を満たす助けとなるように１つのピン又は一組のピン上に調整可能な遅延を提供するために使用される。
【０００３】
非動作の期間中、ＤＬＬは、必要とされる長い再ロック時間（典型的に１００−２００ｎｓ程度）のため、シャットダウンされない。一部の回路が、電源を入れられた後にＤＬＬが再ロックすることを可能にするのに十分な長さにわたって該回路がシャットダウンされる場合に、ＤＬＬの電源を落とすのみである。
【０００４】
電源ダウン状態モード（例えば、ＤＤＲ  ＣＫＥパワーダウン）において、イグジットレイテンシはしばしば、１０−２０ｎｓより大きくなることができない。ＤＬＬは、そのような要件が存在する場合、電源ダウンされない傾向にある。１つのＤＤＲポート内の全てのＤＬＬによって消費される総電流は約１００ｍＡになり得る。これは、回路が非動作であるときに電力使用の無駄をもたらす。
【０００５】
しばしば、ＤＬＬは、帯域幅要求の異なる２つ以上の用途で再利用され得る。プログラム可能な帯域幅を有するＤＬＬは設計の再利用に適しており、それにより開発の時間及びコストが大いに削減される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
遅延ロックループ及び位相ロックループに関する方法及び装置が開示される。
【課題を解決するための手段】
【０００７】
一実施形態において、信号を生成する装置は、基準入力とフィードバック入力とを有して位相差を決定する位相検出器と、１つ以上のバイアス電圧セルによって保持される電圧レベルを維持するために、１つ以上のクロックサイクルの期間にわたって再ロックを実行すべきかを決定するコントローラとを含む。
【図面の簡単な説明】
【０００８】
本発明の実施形態は、以下の詳細な説明、及び本発明の様々な実施形態の添付図面から、より十分に理解されることになる。しかしながら、以下の詳細な説明及び添付図面は、本発明をそれら特定の実施形態に限定するものと見なされるべきでなく、単に説明及び理解のためのものである。
【図１】本発明の一実施形態に従った低電力遅延ロックループを示すブロック図である。
【図２】本発明の一実施形態に従ったウィークロック動作の波形図である。
【図３】本発明の一実施形態に従った周波数プログラム可能動作の波形図である。
【図４】低電力遅延ロックループに関する処理の一実施形態を示すフロー図である。
【図５】本発明の一実施形態とともに使用されるコンピュータシステムを例示する図である。
【発明を実施するための形態】
【０００９】
遅延ロックループ（ＤＬＬ）及び位相ロックループ（ＰＬＬ）に関する方法及び装置を、遅延ロックループ（ＤＬＬ）を参照して提示する。一実施形態において、ＤＬＬは、位相差を決定するために、基準入力及びフィードバック入力を含んだ位相検出器を含む。ＤＬＬはまたコントローラを含み、例えば低電力動作中に、基準入力及びフィードバック入力が同一の入力を受け取るように基準入力及びフィードバック入力の双方に信号を供給すべきかを決定する。
【００１０】
以下の説明においては、本発明の一層完全なる説明を提供するために、数多くの詳細事項が説明される。しかしながら、当業者にとって明らかなように、本発明の実施形態はそれらの具体的詳細事項を用いずに実施されてもよい。また、本発明の実施形態を不明瞭にしないよう、周知の構造及び装置は詳細にではなくブロック図の形態で示すこととする。
【００１１】
以下の詳細な説明の一部は、コンピュータメモリ内のデータビット上での処理のアルゴリズム及び記号表現に関して提示される。それらのアルゴリズム記述及び表現は、データ処理技術の当業者が自身の仕事の内容を他の当業者に最も効果的に伝えるために使用する手段である。ここでは、また一般的にも、アルゴリズムは、所望の結果をもたらす首尾一貫した一連のステップであると想定される。それらのステップは物理量の物理的な操作を必要とするものである。通常、必ずしもそうではないが、それらの量は、格納、伝送、結合、比較、及びその他の方法で操作されることが可能な電気信号又は磁気信号の形態を取る。折々、主に一般的な用法上の理由であるが、それらの信号をビット、値、要素、記号、文字、用語、数字又はこれらに類するものとして参照することが好都合であることが分かっている。しかしながら、留意すべきことには、それらの用語及び同様の用語は全て、適当な物理量に関連付けられるものであり、単にそれらの量に付される便利なラベルに過ぎない。以下の議論から明らかなように、特に断らない限り、この説明全体を通して、例えば“処理”、“演算”、“計算”、“決定”、“表示”又はこれらに類するものを用いた議論は、コンピュータシステムのレジスタ及びメモリ内で物理（電子）量として表されるデータを、コンピュータシステムのメモリ若しくはレジスタ又はその他のそのような情報記憶装置、情報伝送装置若しくは情報表示装置内で物理量として同様に表されるその他のデータへと操作・変換するコンピュータシステム又は同様の電子計算装置の動作及び処理を意味する。
【００１２】
本発明の実施形態はまた、ここでの処理を実行する装置にも関する。一部の装置は、必要とされる目的のために特別に構成されてもよいし、コンピュータに格納されたコンピュータプログラムによって選択的に動作あるいは再構成される汎用コンピュータを有していてもよい。そのようなコンピュータプログラムは、電子的な命令を記憶するのに適し且つ各々がコンピュータシステムバスに結合される、例えば以下に限られないが、フロッピー（登録商標）ディスク、光ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ及び磁気光ディスクなどの何らかの種類のディスク、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＮＶＲＡＭ、磁気カード若しくは光カード、又は何らかの種類の媒体などの、コンピュータ読み取り可能記憶媒体に格納され得る。
【００１３】
ここで提示されるアルゴリズム及び表示は、特定のコンピュータ又はその他の装置に本質的に関係するものではない。様々な汎用システムが、ここでの教示に従ったプログラムとともに使用されてもよく、あるいは、必要とされる方法ステップを実行することに一層特化された装置を構築する方が好都合なこともある。多様なそれらシステムに要求される構造は、以下の説明から明らかになる。また、特定のプログラミング言語を参照して本発明の実施形態を説明することはしない。認識されるように、ここに記載される本発明の教示を実装することには、多様なプログラミング言語が使用され得る。
【００１４】
機械読み取り可能媒体は、機械（例えば、コンピュータ）によって読み取り可能な形態で情報を記憶あるいは伝送する如何なる機構をも含む。例えば、機械読み取り可能媒体は、読み出し専用メモリ（“ＲＯＭ”）、ランダムアクセスメモリ（“ＲＡＭ”）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなどを含む。
【００１５】
ここに記載される方法及び装置は、主に低電力ＤＬＬを参照して説明される。しかしながら、これら方法及び装置は、低電力ＤＬＬに限定されるものではなく、低電力ＰＬＬとともに実現されてもよい。また、低電力ＤＬＬは主にプロセッサコンピュータシステムを参照して説明される。低電力ＤＬＬは、例えば携帯電話、携帯情報端末、内蔵コントローラ、モバイルプラットフォーム、デスクトッププラットフォーム及びサーバプラットフォームなどの、集積回路装置又は集積回路システムの上に、あるいはそれらに結び付けて、実装されてもよい。
【００１６】
概説
低電力遅延ロックループ（ＤＬＬ）を参照して、ＤＬＬ及びＰＬＬに関する方法及び装置を提示する。一実施形態において、ＤＬＬは、位相差を決定するために、基準入力及びフィードバック入力を含んだ位相検出器を含む。ＤＬＬはまたコントローラを含み、例えば低電力動作中に、基準入力及びフィードバック入力が同一の入力を受け取るように基準入力及びフィードバック入力の双方に信号を供給すべきかを決定する。
【００１７】
図１は、本発明の一実施形態に従った低電力遅延ロックループ（ＤＬＬ）のブロック図である。本発明を不明瞭にしないよう、例えばバス及び周辺機器などの数多くの関連コンポーネントは示されていない。図１を参照するに、ＤＬＬは、制御ロジック１０１、基準クロック（ｒｅｆｃｌｋ）マスクジェネレータ１０２、フィードバッククロック（ｆｂｃｌｋ）マスクジェネレータ１０３、カウンタ１０５、遅延ライン１１０、及びセルを含んでおり、該セルは、位相検出器（ＰＤ）１８１、チャージポンプ（ＣＰ）１８２、Ｎバイアス（Ｎｂｉａｓ）ジェネレータ１８３、及びスタートアップ回路１８４を含んでいる。一実施形態において、ＤＬＬは、例えばｃｋｉｎ１４３、ウィークロック（ｗｅａｋｌｏｃｋｅｎ）１４２、及びプログラム可能ｂｗ（ｐｒｏｇｒａｍｍａｂｌｅ＿ｂｗ）１４１などの入力を受信する。ＤＬＬの出力（図示せず）は、ｆｂｃｌｋ１６２を含んだ遅延ライン１１０からの出力を含む。
【００１８】
一実施形態において、上述のユニットは別個のデバイスとして示される。これらのユニットのうちの一部又は全てが１つのデバイス内又はその他の複数のデバイス内に集積される他の実施形態も可能である。他の実施形態において、上述のユニットは、ハードウェア、ソフトウェア、又はそれらの組合せにてシステム全体に分散される。
【００１９】
一実施形態において、位相検出器１８１、チャージポンプ１８２、Ｎバイアスジェネレータ１８３、スタートアップ回路１８４及び遅延ライン１１０は、従来のＤＬＬのコンポーネントである。ＤＬＬはまたループフィルタを含み得る。
【００２０】
一実施形態において、遅延ライン１１０は、入力クロック（すなわち、ｃｋｉｎ１４３）を受信し、一組の等間隔のタップを生成するカスケード接続された複数の遅延段を用いて信号を遅延させる。個々の遅延素子での遅延は、バイアス電圧（ｐｂｉａｓ１８７及びｎｂｉａｓ１８８）を用いて制御される。一実施形態において、同一の制御タップを用いて遅延ライン１１０内の各遅延段を制御することによって、等しい位相距離が可能である。一実施形態において、遅延ライン１１０は、与えられる入力に基づいて多相（マルチフェーズ）信号を生成する（例えば、クロックサイクルが４００ｐｓである場合、遅延ライン１１０は、相当たり約５０ｐｓの等間隔の位相を有する８個の信号を生成する）。
【００２１】
一実施形態において、２つの名目上相等しいタップ（例えばｒｅｆｃｌｋ１６１及びｆｂｃｌｋ１６２といった完全な基準クロックサイクルだけ遅延されるタップ）が（ｒｅｆｃｌｋ＿ｐｆｄ１５５及びｆｂｃｌｋ＿ｐｆｄ１５６として）位相検出器１８１に送られる。これら名目上相等しいタップの間の位相誤差がチャージポンプ１８２及びループフィルタキャパシタによって積分されて、バイアス電圧が生成される。負帰還ループが、位相誤差を低減する方向に制御電圧（ひいては、遅延ライン１１０の個々のバッファの遅延）を調整する。
【００２２】
一実施形態において、位相検出器１８１（又は、位相・周波数検出器）は、基準クロック（ｒｅｆｃｌｋ１６１）とフィードバッククロック（ｆｂｃｌｋ１６２）との間の位相比較に応答して、Ｕｐ（アップ）信号１８５及びＤｏｗｎ（ダウン）信号１８６を生成する。Ｕｐ１８５及びＤｏｗｎ１８６がチャージポンプ１８２を駆動し、チャージポンプ１８２が電圧を生成する。
【００２３】
一実施形態において、Ｎバイアスジェネレータ１８３は、チャージポンプ１８２からのｐｂｉａｓ電圧に基づいてｎｂｉａｓ電圧を生成する。最初のセットアップにおいて、スタートアップ回路１８４がｐｂｉａｓ１８７をゼロまで引き下げる。これにより、ｎｂｉａｓ１８８は最高値まで上昇させられる。ｎｂｉａｓ１８８がその最高値にある場合、遅延ライン１１０は最も高速な設定にセットされる。或る一定長さの時間の後、位相検出器１８１が有効（イネーブル）にされ、バイアス電圧の固定が解かれる。フィードバックループが、基準周波数にロックしようとする。
【００２４】
一実施形態において、ＤＬＬは少なくとも２つのバイアス電圧セルを含む。ｐｂｉａｓ１８７の値は−０．２５Ｖから０．６５Ｖの範囲内にある。ｎｂｉａｓ１８８の値は０．３５Ｖから０．６５Ｖの範囲内にある。一実施形態において、回路がオフであるとき、ｐｂｉａｓ１８７はＶＤＤまで引き上げられ、ｎｂｉａｓ１８８はＶＳＳ（０）まで引き下げられる。一実施形態において、より高い値のｐｂｉａｓ１８７は遅延ライン１１０を低速化し、より高い値のｎｂｉａｓ１８８は遅延ライン１１０を高速化する。
【００２５】
一実施形態において、ＤＬＬは、弱いロック（ウィークロック）状態（低電力モードのうちの１つ）に出入りするための制御ロジック１０１を含む。制御ロジック１０１は、プログラム可能ｂｗ（ｐｒｏｇｒａｍｍａｂｌｅ＿ｂｗ；ｐｇｍ＿ｂｗ）１４１及びウィークロック（ｗｅａｋｌｏｃｋｅｎ）１４２を生成する。制御ロジック１０１はフィードバックループを弱くロックされた状態（ここでは、ウィークロックモードと称する）に置く。
【００２６】
低電力動作
一実施形態において、制御ロジック１０１は、高速なウェイクアップ及び再ロックを可能にするためにバイアス電圧をロック値の十分近くに維持しながら遅延ライン１１０をシャットダウンすることによって、非動作の期間中に消費される電力を低下させる。ウィークロックモード中、遅延ライン１１０は（完全に）シャットダウンされるが、ロック条件下のＤＬＬの基準クロック入力（ｒｅｆｃｌｋ）及びフィードバッククロック入力（ｆｂｃｌｋ）をまねるように、同じ信号（クロック信号）が、より低いクロックレートで、位相検出器１８１に送られる。一実施形態において、ウィークロックモードの間、基準クロック入力（ｒｅｆｃｌｋ）及びフィードバッククロック入力（ｆｂｃｌｋ）の双方が無効（ディセーブル）にされる。一実施形態において、回路アーキテクチャに応じて、チャージポンプ１８２及び位相検出器１８１はパワーダウンされる。
【００２７】
一実施形態において、遅延ライン１１０へのクロックがシャットダウンされ且つフィードバックループが無効にされるとき、バイアス電圧は、もはやアクティブに駆動されていないので、電源電圧のうちの一方に向かってリークする。高速な再ロックを支援するため、ＤＬＬが部分的あるいは完全にシャットダウンされるときであっても、ｐｂｉａｓ１８７及びｎｂｉａｓ１８８の双方が、理想的な閉ループ値の非常に近くに維持される。一実施形態において、バイアス電圧は周期的にリフレッシュされる。
【００２８】
一実施形態において、制御ロジック１０１は、位相検出器１８１の基準入力及びフィードバック入力（ｒｅｆｃｌｋ＿ｐｆｄ１５５及びｆｂｃｌｋ＿ｐｆｄ１５６）の双方にクロック信号を供給して、双方の入力が同一ソース（供給源）の入力を受け取るようにすべきかを決定する。制御ロジック１０１は、バイアスをオンにしたままにして、遅延ライン１１０及びその他の不要な回路をシャットダウンする。制御ロジック１０１は、ロックされたシステムをまねるように、ｃｋｉｎ１４３より低い周波数の代替クロックを供給する。一実施形態において、制御ロジック１０１は、ｐｒｏｇｒａｍｍａｂｌｅ＿ｂｗ１４１及びｗｅａｋｌｏｃｋｅｎ１４２を制御することによって、ｒｅｆｃｌｋ＿ｐｆｄ１５５及びｆｂｃｌｋ＿ｐｆｄ１５６のソースを制御する。
【００２９】
一実施形態において、カウンタ１０５はクロック信号（例えば、ｃｋｗｋｌｏｃｋ１６０）を生成する。制御ロジック１０１は、該クロック信号を受信してロック条件をまねるよう、（ｐｒｏｇｒａｍｍａｂｌｅ＿ｂｗ１４１及びｗｅａｋｌｏｃｋｅｎ１４２を用いることによって）ｒｅｆｃｌｋ＿ｐｆｄ１５５及びｆｂｃｌｋ＿ｐｆｄ１５６を設定する。例えば、ｗｅａｋｌｏｃｋｅｎ１４２がアサートされる場合、ｃｋｗｋｌｏｃｋ１６０が位相検出器１８１のソースとなる。位相検出器１８１は、ｒｅｆｃｌｋ＿ｐｆｄ１５５及びｆｂｃｌｋ＿ｐｆｄ１５６から（ロック状態をまねて）位相誤差のない相等しい信号を受信する。位相検出器１８１は相等しいＵｐ１８５及びＤｏｗｎ１８６を生成する。チャージポンプ１８２は、それぞれのバイアス電圧上に等量の電流を流し、バイアス電圧を安定に保つ。
【００３０】
一実施形態において、カウンタ１０５は、通常動作中に使用されるクロックと比較して低い周波数のｃｋｗｋｌｏｃｋ１６０を生成する。一実施形態において、他の手法が用いられて、位相検出器１８１、チャージポンプ１８２、又はこれら双方が無効にされる。
【００３１】
基準クロック（ｒｅｆｃｌｋ）マスクジェネレータ１０２及びフィードバッククロック（ｆｂｃｌｋ）マスクジェネレータ１０３については、残りの図を更に参照して、より詳細に後述する。
【００３２】
バイアス電圧
一実施形態において、延長された期間にわたってＤＬＬがシャットダウンされるとき、バイアス電圧のドリフト（変動）（及び、それに伴うｒｅｆｃｌｋ１６１／ｆｂｃｌｋ１６２間の位相誤差）が生じ得る。一実施形態において、バイアス電圧のドリフトは、遅延ライン１１０からの元々のｒｅｆｃｌｋ１６１及びｆｂｃｌｋ１６２を用いてＤＬＬを周期的にロックさせることによって補正（あるいは抑制）される。一実施形態において、制御ロジック１０１は、バイアス電圧を維持するためにＤＬＬを周期的にターンオンする（例えば、５００ｎｓごとに再ロックする）。ここでは、この操作を高速ウェイクアップ又は高速再ロックとも称する。一実施形態において、ＤＬＬは、ウィークロックモードに戻る前の数クロックサイクルにおいて高速ウェイクアップを実行する。例えば、制御ロジック１０１は、プログラム可能なインターバルでＤＬＬ（位相検出器１８１及びチャージポンプ１８２を含めて）をターンオンして１以上のクロックサイクルにわたってｒｅｆｃｌｋ１６１及びｆｂｃｌｋ１６２を供給することで、有意なドリフトを防止し、あるいは、２つのバイアス電圧セルによって保持される電圧レベルを維持する。一実施形態において、回路アーキテクチャに応じて、チャージポンプ１８２及び位相検出器１８１はパワーダウンされる。
【００３３】
一実施形態において、制御ロジック１０１は、遅延ライン１１０にクロックを供給し、その後、続くクロックサイクルにおいて、位相検出器１８１への入力を有効にしながら遅延ライン１１０を無効にする。従って、再ロック処理が１クロックサイクルで実行される。
【００３４】
一実施形態において、バイアス電圧は適正値に近いものであり、故に、バイアス電圧をリファインするのに要するクロックサイクル数は少ない。一実施形態において、弱くロックされた状態からの退出時間は約１０クロックサイクルである。
【００３５】
例えば、ｐｂｉａｓ１８７が０．５ＶにあるときＤＬＬはロックされる。一実施形態において、Ｖｃｃに向かっての総リークがＶｓｓに向かっての総リークより高い場合、ｐｂｉａｓ１８７の値は増大方向にドリフトし始める。ある期間（例えば、２００ｎｓ）の後、リーク量に応じて、ｐｂｉａｓ１８７は０．５１Ｖとなり得る。制御ロジック１０１は、ｗｅａｋｌｏｃｋｅｎ１４２のアサートを解除して、ＤＬＬが再ロックを試みるようにする。数クロックサイクル内で、ＤＬＬは再ロックすることができ、ｐｂｉａｓ１８７の値が０．５Ｖに戻される。
【００３６】
一実施形態において、ＤＬＬは１ｎｓ以内で再ロック（高速リカバリ）することができる。電力節減は、一部の実施形態において、約６０−７０％である。これは、その他の回路が例えば２５ｎｓ未満といった短期間だけパワーダウンされる場合であっても、ＤＬＬをパワーダウンすることを可能にする。ウィークロックモードがないと、ＤＬＬは、再ロックのために、制御電圧をチャージアップすることと、比較器を用いてチャージアップ処理を停止させることとを必要とする。
【００３７】
図２は、本発明の一実施形態に従ったウィークロック動作の波形図である。図２を参照するに、信号群は、ｃｋｉｎ２０１、ｗｋｌｏｃｋｅｎ２０２、ｒｅｆｃｌｋ２０３、ｒｅｆｃｌｋ＿ｍａｓｋ２０４、ｆｂｃｌｋ２０５、ｆｂｃｌｋ＿ｍａｓｋ２０６、ｒｅｆｃｌｋ＿ｐｆｄ２０７、及びｆｂｃｌｋ＿ｐｆｄ２０８を含んでいる。一実施形態において、これらの信号は、それぞれ、（図１に関する）ｃｋｉｎ１４３、ｗｅａｋｌｏｃｋｅｎ１４２、ｒｅｆｃｌｋ１６１、ｒｅｆｃｌｋ＿ｍａｓｋ１５１、ｆｂｃｌｋ１６２、ｆｂｃｌｋ＿ｍａｓｋ１５２、ｒｅｆｃｌｋ＿ｐｆｄ１５５、及びｆｂｃｌｋ＿ｐｆｄ１５６に対応する。
【００３８】
一実施形態において、例えば、ウィークロックモードから退出するとき、遅延ライン１１０が有効にされる。なお、ｒｅｆｃｌｋ１６１はｆｂｃｌｋ１６２より１サイクル先行する。ウィークロック状態からのイグジットを受けて直ちに位相検出器１８１への入力がｃｋｗｋｌｏｃｋ１６０からｒｅｆｃｌｋ１６１及びｆｂｃｌｋ１６２に切り換えられる場合、位相検出器１８１は、最初のｒｅｆｃｌｋ２０３のエッジからｆｂｃｌｋ２０５の対応するエッジまでのほぼ１クロックサイクルの位相誤差（例えば、偽の位相誤差２２０）を検出してしまい得る。位相検出器１８１は、偽の位相誤差２２０のために、誤ったように遅延を低減しようと試み得る。
【００３９】
一実施形態において、ｒｅｆｃｌｋマスクジェネレータ１０２は、ＤＬＬがウィークロックモードから退出するときにｒｅｆｃｌｋパルス（例えば、２１１）を阻止（マスク）するための信号（例えば、ｒｅｆｃｌｋ＿ｍａｓｋ１５１）を生成する。一実施形態において、ｒｅｆｃｌｋ＿ｍａｓｋ２０４及びｆｂｃｌｋ＿ｍａｓｋ２０６は、高速再ロックを支援するためにウェイクアップ中に位相誤差情報が保持されることを確実にする。
【００４０】
一実施形態において、ｒｅｆｃｌｋマスクジェネレータ１０２は、少なくとも１クロックサイクルにわたって信号１６３を阻止するためのマスク信号を生成する。信号１６３（図１）は、ｗｅａｋｌｏｃｋｅｎ１４２がアサートされていない場合のｒｅｆｃｌｋ１６１のソースである。一実施形態において、ｒｅｆｃｌｋ＿ｍａｓｋ２０４は少なくとも、ウィークロックモードからのイグジット後の最初のクロックサイクルのｒｅｆｃｌｋ２０３をマスクする。他の実施形態において、２つ以上のクロックサイクルのｒｅｆｃｌｋ２０３が阻止される。
【００４１】
一実施形態において、バイアス電圧のドリフト量に応じて、異なるクロック信号への切り換え時に誤作動が生じる虞がある。この誤作動の虞は、（ｃｋｉｎ２０１に基づいてではなく）ｒｅｆｃｌｋ２０３及びｆｂｃｌｋ２０５それぞれの立ち下がりエッジに基づいてｒｅｆｃｌｋ＿ｍａｓｋ２０４及びｆｂｃｌｋ＿ｍａｓｋ２０６を生成することによって回避される。
【００４２】
図３は、本発明の一実施形態に従った周波数プログラム可能動作の波形図である。図３を参照するに、信号群は、ｃｋｉｎ３０１、ｐｒｏｇｒａｍｍａｂｌｅ＿ｂｗ３０２、ｒｅｆｃｌｋ３０３、ｒｅｆｃｌｋ＿ｍａｓｋ３０４、ｆｂｃｌｋ３０５、ｆｂｃｌｋ＿ｍａｓｋ３０６、ｒｅｆｃｌｋ＿ｐｆｄ３０７、及びｆｂｃｌｋ＿ｐｆｄ３０８を含んでいる。一実施形態において、これらの信号は、それぞれ、（図１に関する）ｃｋｉｎ１４３、ｐｒｏｇｒａｍｍａｂｌｅ＿ｂｗ１４１、ｒｅｆｃｌｋ１６１、ｒｅｆｃｌｋ＿ｍａｓｋ１５１、ｆｂｃｌｋ１６２、ｆｂｃｌｋ＿ｍａｓｋ１５２、ｒｅｆｃｌｋ＿ｐｆｄ１５５、及びｆｂｃｌｋ＿ｐｆｄ１５６に対応する。
【００４３】
一実施形態において、ＤＬＬは、通常動作中に位相検出器１８１の更新レートのデジタル制御を用いることによって、ループ帯域幅をプログラム可能であることを実現する。帯域幅プログラム可能機構を用いることにより、チャージポンプ１８２と同様の同じチャージポンプが用いられる（新たな設計は必要ない）。
【００４４】
例えば、周波数を半分に低下させるため、１つおきのｒｅｃｌｋ３０３及びｆｂｃｌｋ３０５（例えば、パルス３１０及びパルス３１１）が阻止されるように、ｒｅｆｃｌｋ＿ｍａｓｋ３０４及びｆｂｃｌｋ＿ｍａｓｋ３０６が生成される。その結果は、図４にｒｅｆｃｌｋ＿ｐｄｆ３０７及びｆｂｃｌｋ＿ｐｆｄ３０８として示されている。一実施形態において、ＤＬＬは要求される異なる帯域幅を生成するのに再利用可能である。
【００４５】
一実施形態において、ｒｅｆｃｌｋ＿ｍａｓｋジェネレータ１０２及びｆｂｃｌｋ＿ｍａｓｋジェネレータ１０３は、信号の周波数を制御するために複数のクロックサイクルにわたって（それぞれ）ｒｅｆｃｌｋ３０３及びｆｂｃｌｋ３０５を阻止するマスク信号を生成する。
【００４６】
図４は、低電力遅延ロックループに関する処理の一実施形態のフロー図である。この処理は、ハードウェア（回路、専用ロジックなど）、ソフトウェア（例えば、汎用コンピュータシステム又は専用機械上で実行されるもの）、又はこれら双方の組合せを有し得る処理ロジックによって実行される。一実施形態において、この処理は、図１のＤＬＬに関連して実行される。一実施形態において、このプロセスは、図５のコンピュータシステムに関連して実行される。一実施形態において、このプロセスは低電力ＰＬＬに関連して実行される。
【００４７】
図４を参照するに、一実施形態において、処理ロジックは、周期信号を生成することによって開始する（処理ブロック４０１）。処理ロジックは、同一の周期信号を受信するように位相検出器の基準入力及びフィードバック入力の双方を設定すべきかを決定する（処理ブロック４０２）。一実施形態において、節電モードに応答して、処理ロジックは、電力節減のために遅延セルがパワーダウンされるときに位相検出器への入力として上記周期信号を使用すべきかを決定する。
【００４８】
一実施形態において、処理ロジックは、遅延ライン内の複数の遅延段の遅延期間を調整する（処理ブロック４０３）。一実施形態において、遅延期間は少なくとも、位相検出器によって生成される位相差に基づく。
【００４９】
一実施形態において、処理ロジックは、高速再ロックを周期的に実行すべきかを決定する（処理ブロック４０４）。例えば、高速再ロックが２つ以上のクロックサイクルにわたって実行されて、バイアス電圧セルによって保持される電圧レベルが維持される。処理ロジックは、高速再ロックにおいて、基準入力及びフィードバック入力を、それぞれ、第１の遅延セルからの信号及び規定の遅延セルからの信号を受信するように設定する。
【００５０】
一実施形態において、処理ロジックは、基準入力で受信される周期信号を少なくとも１クロックサイクルにわたって阻止するマスク信号を生成する（処理ブロック４０５）。一実施形態において、基準入力で受信される周期信号は、フィードバック入力で受信される周期信号よりおよそ１クロックサイクル先行する。
【００５１】
一実施形態において、処理ロジックは、出力信号の周波数を制御するために複数のクロックサイクルにわたって周期的なクロック信号を阻止するマスク信号を生成すべきかを決定する（処理ブロック４０６）。
【００５２】
図５は、本発明の一実施形態とともに使用されるコンピュータシステムの一例を示している。プロセッサ７０５は、レベル１（Ｌ１）キャッシュメモリ７０６、レベル２（Ｌ２）キャッシュメモリ７１０及びメインメモリ７１５からのデータにアクセスする。一実施形態において、キャッシュメモリ７１０は２つ以上のプロセッサコアの共有キャッシュである。
【００５３】
一実施形態において、メモリ／グラフィックコントローラ７１６、ＩＯコントローラ７１７、又はこれらの組合せが、プロセッサ７０５に集積される。一実施形態において、メモリ／グラフィックコントローラ７１６の一部、ＩＯコントローラ７１７の一部、又はこれらの組合せが、プロセッサ７０５に集積される。
【００５４】
プロセッサ７０５は如何なる数の処理コアを有していてもよい。しかしながら、本発明の他の実施形態は、システム内の他のデバイス内に実装されてもよく、あるいは、ハードウェア、ソフトウェア又はこれらの組合せにてシステム全体に分散されてもよい。
【００５５】
メインメモリ７１５は、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ハードディスクドライブ（ＨＤＤ）７２０、ＮＶＲＡＭ技術に基づくソリッドステートディスク７２５、又はネットワークインタフェース７３０若しくは無線インタフェース７４０を介してこのコンピュータシステムから遠隔に配置された様々な記憶装置及び技術を含むメモリ資源などの、様々なメモリ資源にて実装され得る。キャッシュメモリは、プロセッサ内、あるいは例えばプロセッサのローカルバス７０７上などのプロセッサの近傍、の何れかに置かれ得る。また、キャッシュメモリは、例えば６トランジスタ（６Ｔ）セル又は同等以上の高速アクセス速度を有するその他のメモリセルなどの比較的高速なメモリセルを含み得る。
【００５６】
しかしながら、本発明の他の実施形態は、図５のシステム内のその他の回路、論理装置又はデバイス内に存在してもよい。また、本発明の他の実施形態は、図５に例示した幾つかの回路、論理装置又はデバイスにわたって分散されてもよい。
【００５７】
本発明は、上述の実施形態に限定されるものではなく、添付の請求項の精神及び範囲内で変更及び代替を加えて実施されることができる。例えば、認識されるべきことには、本発明はあらゆる種類の半導体集積回路（“ＩＣ”）チップとともに使用されるように適用可能である。それらのＩＣチップの例には、以下に限られないが、プロセッサ、コントローラ、チップセットコンポーネント、プログラマブルロジックアレイ（ＰＬＡ）、メモリチップ、ネットワークチップ、又はこれらに類するものが含まれる。また、認識されるべきことには、典型的な大きさ／モデル／値／範囲が与えられていることがあるが、本発明の実施形態はそれらに限定されるものではない。時間とともに製造技術（例えば、フォトリソグラフィ）が成熟していくにつれて、より小さいサイズのデバイスが製造され得ることが予期される。
【００５８】
以上の説明を読んだ当業者には間違いなく本発明の実施形態の数多くの改変及び変更が明らかになるであろうが、理解されるように、例示として図示して説明した如何なる特定の実施形態も、限定として見なされるべきでない。故に、様々な実施形態の細部への言及は、本発明に本質的であると考えられる特徴のみを記載するものである請求項の範囲を限定するものではない。
【図１】
2013534744.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成24年11月30日(2012.11.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基準入力とフィードバック入力とを有して位相差を決定する位相検出器；及び
１つ以上のバイアス電圧セルによって保持される電圧レベルを維持するために、１つ以上のクロックサイクルの期間にわたって再ロックを実行すべきかを決定するコントローラ；
を有する装置。
【請求項２】
第１の信号を生成するカウンタを更に有し、
前記コントローラは、前記位相差を維持するために前記第１の信号を受信するように前記基準入力及びフィードバック入力の双方を設定するよう動作可能である、
請求項１に記載の装置。
【請求項３】
第１の遅延セルと第２の遅延セルとを含む複数の遅延セルを更に有し、
前記コントローラは、前記基準入力及びフィードバック入力に、それぞれ、前記第１の遅延セルの入力及び前記第２の遅延セルの出力を受信させるよう動作可能である、
請求項１に記載の装置。
【請求項４】
複数の遅延セルを更に有し、
前記コントローラは、前記複数の遅延素子の電力が落とされる電力節減モードに応答して前記再ロックを実行することを決定する、
請求項１に記載の装置。
【請求項５】
前記位相検出器からの前記位相差の情報に基づいて複数の遅延セルに伴う遅延期間を制御するように結合されたチャージポンプを更に有し、
前記コントローラは、前記位相検出器、前記チャージポンプ、又はこれら双方の電力を落とすか否かを決定するよう動作可能である、
請求項１に記載の装置。
【請求項６】
前記コントローラは、１つ以上のクロックサイクルの期間にわたる前記再ロックを周期的に実行させるよう動作可能である、請求項１に記載の装置。
【請求項７】
前記コントローラは、前記基準入力で受信される第１の周期的な信号を、該第１の周期的な信号が前記フィードバック入力で受信される第２の周期的な信号よりおよそ１クロックサイクル先行する場合に、少なくとも１つのクロックサイクルにわたって阻止するための、第１のマスク信号を生成するよう動作可能である、請求項１に記載の装置。
【請求項８】
前記コントローラは、前記基準入力及び前記フィードバック入力が受信する信号の周波数を制御するために、複数のクロックサイクルにわたって阻止する第１のマスク信号及び第２のマスク信号を生成するよう動作可能である、請求項１に記載の装置。
【請求項９】
前記第１の信号の周波数は、前記基準入力が通常電力モード下で受信するクロック信号の動作周波数より低い、請求項２に記載の装置。
【請求項１０】
電力節減モードに応答して、１つ以上のバイアス電圧セルによって保持される電圧レベルを維持するために１つ以上のクロックサイクルの期間にわたって再ロックを実行すべきかを決定するステップ；及び
位相検出器の基準入力及びフィードバック入力を、それぞれ、第１の遅延セルからの第１の周期的な信号及び第２の遅延セルからの第２の周期的な信号を受信するように設定するステップであり、前記第１及び第２の遅延セルは複数の遅延セルのうちの一部である、ステップ；
を有する方法。
【請求項１１】
複数の遅延素子の電力が落とされる前記電力節減モードに応答して、前記基準入力及び前記フィードバック入力の双方に第１の信号を供給すべきかを決定するステップ、を更に有する請求項１０に記載の方法。
【請求項１２】
少なくとも前記位相検出器によって生成される位相差に基づいて、複数の遅延セルに伴う遅延期間を制御するステップ、を更に有する請求項１０に記載の方法。
【請求項１３】
１つ以上のクロックサイクルの期間にわたる再ロックを周期的に実行すべきかを決定するステップ、を更に有する請求項１０に記載の方法。
【請求項１４】
前記基準入力で受信される第１の周期的な信号を、該第１の周期的な信号が前記フィードバック入力で受信される第２の周期的な信号よりおよそ１クロックサイクル先行する場合に、少なくとも１つのクロックサイクルにわたって阻止するための、第１のマスク信号を生成するステップ、を更に有する請求項１０に記載の方法。
【請求項１５】
前記基準入力及び前記フィードバック入力が受信する信号の周波数を制御するために、複数のクロックサイクルにわたって阻止する第１のマスク信号及び第２のマスク信号を生成するステップ、を更に有する請求項１０に記載の方法。
【請求項１６】
プロセッサ；及び
遅延ロックループを有するメモリインタフェースであり、該遅延ロックループは：
基準入力とフィードバック入力とを有し、これら２つの入力に基づいて位相差を決定する位相検出器と、
１つ以上のバイアス電圧セルによって保持される電圧レベルを維持するために、１つ以上のクロックサイクルの期間にわたって再ロックを実行すべきかを決定するコントローラと、
前記位相検出器からの前記位相差に基づいて複数の遅延セルに伴う遅延期間を制御するように結合されたチャージポンプと、
を有する、メモリインタフェース；
を有するシステム。
【請求項１７】
第１の信号を生成するカウンタを更に有し、
前記コントローラは、電力節減モードに応答して、前記第１の信号である同一の信号を受信するように前記基準入力及びフィードバック入力を設定するよう動作可能である、
請求項１６に記載のシステム。
【請求項１８】
前記コントローラは、１つ以上のクロックサイクルの期間にわたる再ロックを周期的に実行させるよう動作可能である、請求項１６に記載のシステム。
【請求項１９】
前記コントローラは、前記基準入力で受信される第１の周期的な信号を、該第１の周期的な信号が前記フィードバック入力で受信される第２の周期的な信号よりおよそ１クロックサイクル先行する場合に、少なくとも１つのクロックサイクルにわたって阻止するための、第１のマスク信号を生成するよう動作可能である、請求項１６に記載のシステム。
【請求項２０】
前記コントローラは、前記基準入力及び前記フィードバック入力が受信する信号の周波数を制御するために、複数のクロックサイクルにわたって阻止する第１のマスク信号及び第２のマスク信号を生成するよう動作可能である、請求項１６に記載のシステム。
【国際調査報告】
2013534744.tif 000008
2013534744.tif 000009