(57)【要約】【解決手段】ｐ−チャネル電界効果トランジスタタイプの第１および第２のトランジスタ（Ｐ１，Ｐ２）を備えるカップリング回路において、第１のトランジスタ（Ｐ１）のドレイン端子は信号入力端子（１）に接続し、第１および第２のトランジスタ（Ｐ１，Ｐ２）のソース端子はともに信号出力端子（２）に接続し、第１および第２のトランジスタ（Ｐ１，Ｐ２）のバルク端子はともに第２のトランジスタ（Ｐ２）のドレイン端子に接続し、第１のトランジスタ（Ｐ１）のゲート端子は第２のトランジスタ（Ｐ２）のゲート端子に接続する。このカップリング回路には、さらに  負電圧を生成する電荷ポンプ回路（１１０）を含むゲート制御回路（１０）も設ける。このゲート制御回路（１０）は、負電圧に基づいて、第１および第２のトランジスタ（Ｐ１，Ｐ２）のゲート端子におけるゲート電圧を制御する。【選択図】図１
2013503585.tif 000002
【特許請求の範囲】
【請求項１】
信号入力端子（１）と、
信号出力端子（２）と、
ｐ−チャネル電界効果トランジスタタイプの第１および第２のトランジスタ（Ｐ１，Ｐ２）であって、前記第１のトランジスタ（Ｐ１）のドレイン端子は前記信号入力端子（１）に接続され、前記第１および第２のトランジスタ（Ｐ１，Ｐ２）のソース端子はともに前記信号出力端子（２）に接続され、前記第１および第２のトランジスタ（Ｐ１，Ｐ２）のバルク端子はともに前記第２のトランジスタ（Ｐ２）のドレイン端子に接続され、前記第１のトランジスタ（Ｐ１）のゲート端子は前記第２のトランジスタ（Ｐ２）のゲート端子に接続された前記第１および第２のトランジスタ（Ｐ１，Ｐ２）と、
負電圧を生成する電荷ポンプ回路（１１０）を含むゲート制御回路（１０）であって、前記第１および第２のトランジスタ（Ｐ１，Ｐ２）のゲート端子におけるゲート電圧を、前記負電圧に基づいて制御するゲート制御回路（１０）とを備えるカップリング回路。
【請求項２】
前記ゲート制御回路（１０）は、ゲート電圧と信号入力端子（１）における電位との電位差が所定の値を超えないよう、信号入力端子（１）における電位に従ってゲート電圧を制御する制限回路（１２０）をさらに備えていることを特徴とする請求項１に記載のカップリング回路。
【請求項３】
前記制限回路（１２０）は、アノード端子が前記信号入力端子（１）に接続され、カソード端子が前記第１および第２のトランジスタ（Ｐ１，Ｐ２）のゲート端子に接続された少なくとも１つのダイオード（１２１，１２２）を備えていることを特徴とする請求項２に記載のカップリング回路。
【請求項４】
前記ゲート制御回路（１０）は、前記信号出力端子（２）における電位が参照電位を下回る場合には、前記第１および第２のトランジスタ（Ｐ１，Ｐ２）を非通電状態にする分離回路（１３０）をさらに備えていることを特徴とする請求項１乃至３のいずれかに記載のカップリング回路。
【請求項５】
前記分離回路（１３０）は、前記第１および第２のトランジスタ（Ｐ１，Ｐ２）のゲート端子を参照電位端子（ＧＮＤ）に接続するスイッチング素子（１３１）と、前記信号出力端子（２）における電位に従って前記スイッチング素子（１３１）を制御する検知回路（１３２，１３３，１３４）をさらに備えていることを特徴とする請求項４に記載のカップリング回路。
【請求項６】
前記スイッチング素子（１３１）は、第１の抵抗素子（１３４）を介して信号出力端子（２）に接続されたトランジスタ（１３３）にカレントミラー式に接続された、検知回路（１３２）のトランジスタ（１３３）を備えていることを特徴とする請求項５に記載のカップリング回路。
【請求項７】
前記電荷ポンプ回路（１１０）は、
クロック信号（ＣＬＫ）を受け取るクロック入力端子（１０１）と、
前記クロック入力端子と接続端子（１０２）の間に設けられた第１の電荷蓄積素子（１１１）と、
アノード端子が接続端子（１０２）に接続され、カソード端子が参照電位端子（ＧＮＤ）に接続された第１のダイオード（１１３）と、
参照電位端子（ＧＮＤ）と、負電圧を与える電荷ポンプ回路（１１０）の出力端子（１０３）との間に設けられた第２の電荷蓄積素子（１１２）と、
アノード端子が出力端子（１０３）に接続され、カソード端子が接続端子（ＧＮＤ）に接続された第２のダイオード（１１４）とを備えることを特徴とする請求項１乃至６のいずれかに記載のカップリング回路。
【請求項８】
前記電荷ポンプ回路（１１０）の出力端子（１０３）は、第２の抵抗素子（１４０）を介して、前記第１および第２のトランジスタ（Ｐ１，Ｐ２）のゲート端子に接続されていることを特徴とする請求項７に記載のカップリング回路。
【請求項９】
ｐ−チャネル電界効果トランジスタタイプの第１および第２のトランジスタ（Ｐ１，Ｐ２）であって、前記第１のトランジスタ（Ｐ１）のドレイン端子は前記信号入力端子（１）に接続され、前記第１および第２のトランジスタ（Ｐ１，Ｐ２）のソース端子はともに前記信号出力端子（２）に接続され、前記第１および第２のトランジスタ（Ｐ１，Ｐ２）のバルク端子はともに前記第２のトランジスタ（Ｐ２）のドレイン端子に接続され、前記第１のトランジスタ（Ｐ１）のゲート端子は前記第２のトランジスタ（Ｐ２）のゲート端子に接続された前記第１および第２のトランジスタ（Ｐ１，Ｐ２）を用意するステップと、
負電圧を生成するステップと、
前記第１および第２のトランジスタ（Ｐ１，Ｐ２）のゲート端子におけるゲート電圧を、前記負電圧に基づいて制御するステップを含むカップリング回路の制御方法。
【請求項１０】
前記ゲート電圧と信号入力端子（１）における参照電位との電位差が所定の値を超えないよう、信号入力端子（１）における電位に従ってゲート電圧を制御するステップをさらに含むことを特徴とする請求項９に記載の方法。
【請求項１１】
前記信号出力端子（２）における電位を検知するステップと、
前記ステップにおいて検知された電位が参照電位を下回る場合には、前記第１および第２のトランジスタ（Ｐ１，Ｐ２）を能動的に非通電状態にするステップをさらに含むことを特徴とする請求項９または１０に記載の方法。
【請求項１２】
前記第１および第２のトランジスタ（Ｐ１，Ｐ２）のゲート端子は、前記検知された電位に従って制御されるように参照電位端子（ＧＮＤ）に接続されることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記負電圧は、電荷ポンプ回路（１１０）において生成されることを特徴とする請求項９乃至１２のいずれかに記載の方法。
【請求項１４】
前記負電圧は、抵抗素子（１４０）を介して、前記第１および第２のトランジスタ（Ｐ１，Ｐ２）のゲート端子に与えられることを特徴とする請求項１３に記載の方法。
【請求項１５】
請求項１乃至８のいずれかに記載のカップリング回路と、前記カップリング回路の信号入力端子（１）に接続されたドライバトランジスタ（２２）と、前記ドライバトランジスタ（２２）を制御するドライバ制御回路（２１）とを含むドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カップリング回路、このカップリング回路を含むドライバ回路、およびこのカップリング回路の制御方法に関する。
【背景技術】
【０００２】
出力ドライバは、出力端子における電圧を制御するために用いられる。このような出力ドライバとしては、例えば、出力端子を接地端子に接続し、対応するドライバ制御回路によって制御されるトランジスタが用いられる。出力端子には、ドライバ制御回路による制御に基づいて、高電圧または低電圧のいずれかが存在するようになっているのが好ましい。
【０００３】
しかし、出力端子に負電圧が存在する場合には問題が生ずる。例えばＣＭＯＳプロセスにおいては、ＮＭＯＳトランジスタを備えたアナログ出力ドライバが用いられる場合には、ドレインとトランジスタ基板間に生じる寄生ダイオードは、出力電圧が接地電圧に対して−０．３Ｖ以下になると、順方向バイアスが与えられるようになる。しかし、１Ｖを下回る低レベル出力電圧が要求される場合には、通電時の電圧降下が低いという理由から、ＮＭＯＳトランジスタを用いるのが好ましい。この際、出力端子における負電圧に耐えるため、出力端子とＮＭＯＳトランジスタの間にダイオードが設けられるが、ダイオードによる電圧降下は、低レベル出力電圧を高レベルにする。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、カップリング回路、および低レベル出力電圧を低レベルのままに保ちかつ出力端子における負電圧に対して保護を与えることができるカップリング回路の制御方法を提供することである。また、本発明は、このようなカップリング回路を含むドライバ回路を提供することも目的としている。
【課題を解決するための手段】
【０００５】
上記の目的は、独立形式請求項に記載されている本発明によって達成される。また、引用形式請求項には、本発明の種々の態様及び変形を示してある。
【０００６】
本発明の一態様に係るカップリング回路は、信号入力端子、信号出力端子、ならびにともにｐ−チャネル電界効果トランジスタである第１および第２のトランジスタを有する。この第１および第２のトランジスタは、ＰＭＯＳトランジスタであるのが好ましい。第１のトランジスタのドレイン端子は、前記信号入力端子に接続される。また、第１および第２のトランジスタのソース端子は、ともに前記信号出力端子に接続される。一方、第１および第２のトランジスタのバルク端子は、ともに第２のトランジスタのドレイン端子に接続される。他方、第１のトランジスタのゲート端子は、第２のトランジスタのゲート端子に接続される。さらに、本発明に係るカップリング回路は、負電圧を生成する電荷ポンプ回路を含むゲート制御回路を備える。このゲート制御回路は、前記負電圧に基づいて、第１および第２のトランジスタのゲート端子におけるゲート電圧を制御する。
【０００７】
前記第１および第２のトランジスタを接続するのは、第１のトランジスタを信号入力端子から信号出力端子への電流経路とするためのものである。また、第２のトランジスタは、第１のトランジスタのバルク端子をそのソース端子へ接続し、電流経路がこれらの端子間に生ずる寄生ダイオードを経由してソース端子からバルク端子へ向かうのを阻止している。第１および第２のトランジスタのゲート端子におけるゲート電圧は、電荷ポンプ回路により生成される負電圧から誘導される。このため、第１のトランジスタを経由してソース端子からドレイン端子へ向かう低電圧が実現され、信号入力端子に接続されたドライバトランジスタのための低出力電圧を、低レベルに保つことができる。
【０００８】
本発明の一態様によれば、前記ゲート制御回路は、ゲート電圧と信号入力端子における電位との電位差が所定の値を超えないよう、信号入力端子における電位に従ってゲート電圧を制御する制限回路をさらに備える。このため、この態様においては、信号出力端子における電圧が通常の動作時のものから上昇した場合には、例えば、信号出力端子における過電圧が原因で、第１および第２のトランジスタにおけるゲート電圧は、第１のトランジスタのドレイン端子における電圧と同様に、第１のトランジスタのソース端子における電圧の値に従う。その結果、第１のトランジスタのゲート−ソース間電圧が所定の値を超えることはない。すなわち、第１および第２のトランジスタは、過電圧による損傷に対して保護される。さらに、このような回路構成は、第１のトランジスタを流れる電流を制限することができる。
【０００９】
前記制限回路は、例えば、アノード端子が前記信号入力端子に接続されかつカソード端子が前記第１および第２のトランジスタのゲート端子に接続された少なくとも１つのダイオードを備えることができる。好ましいのは、直列接続させた２つのダイオードを、信号入力端子とゲート端子の間に設けることである。すると、第１のトランジスタのゲート端子とドレイン端子間の電位差は、ダイオードの順方向電圧の概ね２倍になる。
【００１０】
本発明の一態様によれば、前記ゲート制御回路は、前記信号出力端子における電位が参照電位を下回る場合には、第１および第２のトランジスタを能動的に非通電状態にする分離回路をさらに備えている。したがって、信号出力端子に負電圧が存在する場合には、第１および第２のトランジスタは、信号入力端子に接続されている回路を損傷するおそれのある電流が、信号出力端子から信号入力端子へ流れるのを阻止するため、能動的にＯＦＦとされる。
【００１１】
前記分離回路は、例えば、第１および第２のトランジスタのゲート端子を参照電位端子に接続するスイッチング素子と、前記信号出力端子における電位に従って前記スイッチング素子を制御する検知回路をさらに備えている。検知回路が負電圧を検知する（電圧が、参照電位端子における電位を下回る）と、第１および第２のトランジスタのゲート端子は、能動的に参照電位端子と接続することになる。したがって、第１および第２のトランジスタは、能動的にＯＦＦとなる。
【００１２】
本発明の一態様によれば、スイッチング素子は、検出回路のトランジスタにカレントミラー式で接続されたトランジスタを備えている。検知回路のトランジスタは、第１の抵抗素子を介して、信号出力端子に接続される。したがって、第１の抵抗素子および検知回路のトランジスタを流れる電流が生成されると、この電流は、他のトランジスタに正確に反映され、第１および第２のトランジスタにおけるゲート電位を参照電位にまで引き下げる。
【００１３】
本発明の一態様によれば、前記電荷ポンプ回路は、クロック信号を受け取るクロック入力端子を備える。また、前記クロック入力端子と接続端子の間には、第１の電荷蓄積素子が設けられる。この電荷ポンプ回路は、さらに、アノード端子が接続端子に接続されかつカソード端子が参照電位端子に接続された第１のダイオードを備える。一方、参照電位端子と、負電圧を与える電荷ポンプ回路の出力端子との間には、第２の電荷蓄積素子が設けられる。第１の電荷蓄積素子のアノード端子は出力端子に接続され、他方、カソード端子は接続端子に接続される。
【００１４】
前記クロック信号は、１つまたは複数のインバータから構成されるバッファステージを介して、クロック入力端子に与えられる。電荷ポンプ回路は、クロック信号の値が低い状態にあるときの電位と高い状態にあるときの電位の差によって駆動される。
【００１５】
第１のクロック周期においては、第１の電荷蓄積素子が、第１のダイオードを介して前記電位差に至るまで充電される。第２のクロック周期においては、第１の電荷蓄積素子から放電された電荷が、第２のダイオードを経由して第２の電荷蓄積素子に移行し、電荷ポンプ回路の出力端子に負電圧を与える。第１および第２のクロック周期は、クロック信号において交互に発生する。
【００１６】
本発明の一態様によれば、電荷ポンプ回路の出力端子は、第２の抵抗素子を介して、前記第１および第２のトランジスタのゲート端子に接続される。ここで、第２の抵抗素子は、高い抵抗性を示すのが好ましい。したがって、例えば制限回路によって与えられる電流は、基本的には、ゲート端子から電荷ポンプ回路に流れ込むことはない。
【００１７】
本発明に係るカップリング回路を制御する方法の一態様によれば、まず、ｐ−チャネル電界効果トランジスタタイプの第１および第２のトランジスタを用意する。ここでは、第１のトランジスタのドレイン端子は前記信号入力端子に接続され、第１および第２のトランジスタのソース端子はともに前記信号出力端子に接続され、第１および第２のトランジスタのバルク端子はともに第２のトランジスタのドレイン端子に接続され、第１のトランジスタのゲート端子は第２のトランジスタのゲート端子に接続される。ついで、負電圧を生成し、第１および第２のトランジスタのゲート端子におけるゲート電圧を、前記負電圧に基づいて制御する。
【００１８】
本発明の方法においては、前記負電圧に基づいてゲート電圧を制御することにより、第１のトランジスタのソース端子とドレイン端子間において、低抵抗を実現する。したがって、通常の動作中においては、第１のトランジスタによる電圧降下は小さくて済み、低出力電圧を低レベルに保つことができる。
【００１９】
本発明の一態様によれば、前記ゲート電圧と信号入力端子における参照電位との電位差が所定の値を超えないよう、信号入力端子における電位に従ってゲート電圧を制御する。したがって、第１および第２のトランジスタは、過電圧から保護される。さらに、第１および第２のトランジスタを流れる電流は制限されるため、これらの素子、および信号入力端子に接続された素子が損傷を受けるのは回避される。
【００２０】
本発明の一態様によれば、検知された電位が参照電位を下回る場合には、すなわち、信号出力端子に負電圧が発生すると、信号出力端子における電位が検知され、前記第１および第２のトランジスタは、能動的に非通電状態にされる。したがって、信号出力端子に負電圧が発生すると、第１および第２のトランジスタは、能動的にＯＦＦとされ、これらの素子を電流が流れるのは阻止される。例えば、第１および第２のトランジスタのゲート端子は、検知された電位に従って制御されるように参照電位端子に接続される。
【００２１】
本発明の一態様によれば、前記負電圧は、電荷ポンプ回路において生成される。
【００２２】
本発明の一様相に係るドライバ回路の一態様によれば、このドライバ回路は、前述の態様のいずれか一つに記載されたカップリング回路と、前記カップリング回路の信号入力端子に接続されたドライバトランジスタと、このドライバトランジスタを制御するドライバ制御回路とを含む。ここで、ドライバトランジスタは、ｎ−チャネル電界効果トランジスタ、特に、高電圧動作に適したＮＭＯＳトランジスタであるのが好ましい。一方、ドライバ制御回路は、ドライバトランジスタを流れる電流を制限する。
【００２３】
ドライバトランジスタの導電経路は、第１のトランジスタの導電経路と直列に接続するのが好ましい。したがって、通常の動作中は、第１のトランジスタは、ドライバトランジスタの小型の直列抵抗として働き、低出力電圧を低レベルに保つ。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態に係るカップリング回路を含むドライバ回路の回路図である。
【図２】分離回路の回路図である。
【図３】カップリング回路の回路図である。
【発明を実施するための形態】
【００２５】
以下、添付の図面および実施形態に基づいて、本発明の好ましい実施形態を詳細に説明する。
【００２６】
図１は、ドライバステージ２０、第１および第２のトランジスタＰ１，Ｐ２、およびゲート制御回路１０を有するドライバ回路の回路図である。ドライバステージ２０は、ドレイン端子が、カップリング回路の信号入力端子１に接続されかつソース端子が参照電位端子ＧＮＤに接続されたドライバトランジスタ２２を備えている。ドライバトランジスタ２２のバルク端子は、そのソース端子に接続されている。ドライバ制御回路２１（例えば、ローサイドドライバＬＳＤ）は、ドライバトランジスタ２２のゲート端子に接続されている。ドライバトランジスタ２２は、高電圧下での稼働を想定して設計するのが好ましい。
【００２７】
第１および第２のトランジスタＰ１，Ｐ２は、ＰＭＯＳトランジスタとして描かれているが、他のｐ−チャネルＦＥＴで置き換えることもできる。第１および第２のトランジスタＰ１，Ｐ２のソース端子は、ともに、カップリング回路の信号出力端子２に接続されている。一方、第１のトランジスタＰ１のドレイン端子は、カップリング回路の信号入力端子１に接続されている。第１および第２のトランジスタＰ１，Ｐ２のバルク端子は、ともに、第２のトランジスタＰ２のドレイン端子に接続されている。第１および第２のトランジスタＰ１，Ｐ２のゲート端子は、ともに、制御入力端子３に接続されている。さらに、ゲート制御回路１０も、制御端子３に接続されている。ゲート制御回路１０は、電荷ポンプ回路（ＣＰ）１１０、制限回路（ＬＩＭ）１２０、および分離回路（ＳＥＰ）１３０を備えており、各回路の出力側は、制御端子３と接続されている。さらに、制限回路１２０は信号入力端子１と、分離回路１３０は信号出力端子２と接続されている。
【００２８】
電荷ポンプ回路１１０は、制御端子３に与えられる負電圧を生成する。制限回路１２０は、ゲート電圧と信号入力端子１における電圧の差が所定の値を超えないよう、信号入力端子１における電圧に従って、制御端子３におけるゲート電圧を制御する。分離回路１３０は、信号出力端子２における電位が、参照電位（例えば参照電位端子ＧＮＤにおける電位）を下回るときには、第１および第２のトランジスタＰ１，Ｐ２を非通電状態に変える。
【００２９】
通常の動作時には、電荷ポンプ回路１１０は、第１および第２のトランジスタＰ１，Ｐ２がトリオード領域または線形領域で稼働するよう、制御端子３に負電圧を与える。その結果、第１のトランジスタＰ１のバルク端子は、完全に通電状態にある第２のトランジスタＰ２を介して、第１のトランジスタＰ１のソース端子とアクティブ状態で接続される。よって、第１のトランジスタＰ１は抵抗が小さくなり、これによる電圧降下も小さくなる。したがって、ドライバステージ２０によって生成される低レベル信号用の信号入力端子１における出力電圧は、ごくわずかしか増加しない。すなわち、図１に示すドライバ回路によれば、低出力電圧を低レベルのままに保つことができる。
【００３０】
制限回路１２０は、制御端子３と信号入力端子１との電位差が所定の値を超えないように補償する役割も果たす。さらに、制限回路１２０は、トリオード領域における第１のトランジスタＰ１の動作を支援する。
【００３１】
例えば短絡により、信号出力端子２に負電圧が生じた場合には、分離回路１３０は、この負電圧を感知し、第１および第２のトランジスタＰ１，Ｐ２をＯＦＦ状態にする。したがって、信号出力端子２からドライバステージ２０へ電流が向かうことはなく、ドライバステージ２０に損傷を引き起こすことはない。
【００３２】
一方、信号出力端子２に過電圧が生じた場合には、制限回路１２０は、第１のトランジスタＰ１のゲート電圧とドレイン電圧間の電圧依存性、およびソース電圧とドレイン電圧間の電圧依存性により、制御端子３におけるゲート電圧が信号出力端子２における過渡電圧に追従することを保証する。したがって、過電圧による第１および第２のトランジスタＰ１，Ｐ２の損傷は回避される。
【００３３】
回路に給電されない（参照電位端子ＧＮＤと信号出力端子２が接続されているが、電源電圧が存在しないことを意味する）場合には、ゲート制御回路が信号出力端子２上の負電圧または正電圧に受動的に応答する。したがって、この動作モードにおいては、ドライバステージ２０も保護される。
【００３４】
図２は、図１に示すゲート制御回路１１０に用いられている分離回路１３０の構成を示す。分離回路１３０は、信号出力端子２、およびスイッチング素子１３１の制御端子に接続された検知回路（ＳＥＮ）１３２を備えている。スイッチング素子１３１は、制御端子３を参照電位端子ＧＮＤと接続する。
【００３５】
検知回路１３２が信号出力端子２において負電圧を検知した場合には、スイッチング素子１３１は、制御端子３が参照電位端子ＧＮＤと直接接続するようＯＮ状態となる。その結果、第１および第２のトランジスタＰ１，Ｐ２は、参照電位端子ＧＮＤにおける参照電位に基づいて能動的にＯＦＦとなる。
【００３６】
図３は、その全部または一部が図１に示すドライバ回路に用いられるカップリング回路の詳細な構成を示す。図１および図２と同一の要素には、同一の符号を用いているため、これら要素の機能についての説明は、繰り返さない。したがって、第１および第２のトランジスタＰ１，Ｐ２の接続は、図１に示す実施形態と同様である。制限回路１２０は、直列接続された第１および第２のダイオード１２１，１２２を含んでいる。制御端子３から信号入力端子１へ電流が流れることがないよう、両ダイオード１２１，１２２の順方向は、信号入力端子１を制御端子３に接続するものとなっている。
【００３７】
分離回路１３０は、制御可能なスイッチング素子として働き、制御端子３を参照電位端子ＧＮＤに接続するＰＭＯＳトランジスタ（スイッチング素子）１３１を備えている。さらに、分離回路１３０は、直列接続された第１の抵抗素子１３４および第２のＰＭＯＳトランジスタ１３３も備えている。この直列接続は、検知回路１３２を構成し、出力端子２を参照電位端子ＧＮＤに接続する役割を果たしている。第２のＰＭＯＳトランジスタ（スイッチング素子）１３３のソース端子は、第１および第２のトランジスタ（スイッチング素子）１３１，１３３のゲート端子と接続されており、検知回路１３２を介して電流により制御されるカレントミラー回路が形成されている。
【００３８】
電荷ポンプ回路１１０は、クロック信号ＣＬＫを受け取るために第１の入力端子１０４と接続されたバッファステージ１１５を備えている。また、バッファステージ１１５は、直列接続した２つのインバータ１１６，１１７（この出力端子は電荷ポンプ回路１１０の第１のクロック入力端子１０１と接続している）を具備している。第１の電荷蓄積素子１１１は、クロック入力端子１０１を接続端子１０２に接続している。また、第１のダイオード１１３は、接続端子１０２を参照電位端子ＧＮＤに接続している。すなわち、アノードは接続端子１０２に接続しており、カソードは参照電位端子ＧＮＤに接続している。電荷ポンプ回路１１０は、第２のダイオード１１４（アノードは出力端子１０３に接続しており、カソードは接続端子１０２に接続している）も備えている。第２の電荷蓄積素子１１２は、出力端子１０３を参照電位端子ＧＮＤに接続している。第１および第２の電荷蓄積素子１１１，１１２は、例えば、キャパシタとすることができる。なお、出力端子１０３は、第２の抵抗素子１４０を介して、制御端子３に接続されている。
【００３９】
ドライバステージは、例えば図１に示す回路と同様に信号入力端子１に接続することもできる。カップリング回路の動作中は、電荷ポンプ回路１１０には、２つのクロックフェーズを有するクロック信号が与えられる。このうち一のクロックフェーズ中は、クロック入力端子１０１におけるクロック信号は、参照電位に対比して正電圧（ＣＭＯＳ回路において通常用いられるのは例えば３．３Ｖである）を有する。もう一つのクロックフェーズ中には、クロック信号ＣＬＫは、参照電位に等しい。したがって、第１のクロックフェーズ中には、第１の電荷蓄積素子１１１には、クロック信号ＣＬＫの正電圧が、第１のダイオード１１３を経由して充電される。すなわち、第１のダイオード１１３の順電圧によって減殺された正電圧と概ね等しい電圧が、第１の蓄電デバイス１１１に蓄積される。他方、第２のクロックフェーズ中には、クロック入力端子１０１における電圧は、接続端子１０２の電圧が第１の電荷蓄積素子１１１に蓄積されている電圧分だけ参照電位よりも低くなるように、参照電位に等しい。したがって、第２の電荷蓄積素子１１２は、参照電位から、第２のダイオード１１４を経由して、前述の第２のダイオード１１４の順電圧分だけ減殺された接続端子１０２における電圧まで充電される。その結果、第２の電荷蓄積素子１１２には、出力端子１０３および参照電位端子ＧＮＤ間の電位差から見て、負となる電圧が蓄積される。この電圧は、第１および第２のダイオード１１３，１１４の各順電圧分だけ減殺されたクロック信号ＣＬＫの正電圧に概ね相当する。
【００４０】
回路の動作中には、第２の抵抗素子１４０を介して、制御端子３に上記負電圧が与えられる。第２の抵抗素子１４０においては、第２の抵抗素子１４０全体にわたって、高い抵抗性で小さな電圧降下が生じる。
【００４１】
制限回路１２０は、第１のトランジスタＰ１のドレイン端子における電圧が、制御端子３における電圧よりも低くならないことを保証するためのものである。通常の動作中は、制御端子３における制御電圧は、ダイオード１２１，１２２の順電圧分だけ減殺された第１のトランジスタＰ１のドレイン電圧に等しくなる。ダイオード１２１，１２２の数は、これよりも少なくすることも、多くすることもでき（直列接続を条件とする）、第１のトランジスタＰ１のゲート電圧とドレイン電圧間の最大電位差を規定する。
【００４２】
通常の動作時には、電荷ポンプ回路１１０によって生成される負電圧は、第１のトランジスタＰ１が、第１の信号入力端子１と第２の信号入力端子２の間で小型の直列抵抗として働くように、第１および第２のトランジスタＰ１，Ｐ２を起動させて通電状態にさせる。
【００４３】
信号出力端子２において正の過渡電流または過電圧が生じている間は、第１のトランジスタＰ１のドレイン電圧は、制御端子３におけるゲート電圧によって与えられるソース−ドレイン間の電圧のために、信号出力端子２における電圧に追従する。また、制限回路１２０のために、ゲート電圧（制御端子）３は、増加、すなわち、信号出力端子２における正の過電圧に追従する。その一方で、第１および第２のトランジスタＰ１，Ｐ２は、これらを通過する電流を過大にすることなく、通電状態に止まる。したがって、信号入力端子１に接続された回路だけでなく、第１および第２のトランジスタも、信号出力端子２における過電圧またはこれから生ずる過渡電流から保護される。
【００４４】
一方、例えば短絡によって信号出力端子２において負電圧が生じた場合には、分離回路１３０は、制御端子３を参照電位端子ＧＮＤへ接続する。信号出力端子２における負電圧のために、電流は、参照電位端子ＧＮＤから、検知回路１３２を経由して、信号出力端子２へ流れる。したがって、第１のトランジスタ１３１は、通電状態に制御され、参照電位端子ＧＮＤを制御端子３に能動的に接続する。すなわち、制御端子３は、トランジスタ１３１を通過する電流のための電流シンクとして働く。制御端子３における参照電位は、信号出力端子２から信号入力端子１へ電流が流れないよう、第１および第２のトランジスタＰ１，Ｐ２を非通電（オープン）状態にするため、トランジスタＰ１，Ｐ２には損傷は生じない。第１および第２のトランジスタＰ１，Ｐ２のバルク端子は、この場合、フローティングコネクタとなる。
【００４５】
信号出力端子２と参照電位端子ＧＮＤが接続されている間、カップリング回路に給電されない場合には、電荷ポンプ回路１１０には、例えば、クロック信号は与えられない。この条件においては、ゲート制御回路１０は、信号出力端子における負電圧または正電圧に、受動的に応答する。
【００４６】
例えば、信号出力端子２に負電圧が存在する場合には、分離回路１３０は、第１および第２のトランジスタＰ１，Ｐ２を、能動的に非通電状態にして、トランジスタに電流が流れるのを阻止する。さらに、電荷ポンプ回路１１０の各素子は、制御端子３に負の電位を与えることはない。しかし、参照電位は、回路に給電されないために、第１および第２のトランジスタＰ１，Ｐ２においては、能動的にＯＦＦにされる。
【００４７】
一方、信号出力端子２に正電圧が存在する場合には、信号出力端子２と制御端子３間におけるゲート−ソース間電圧は、トランジスタＰ１，Ｐ２の閾値電圧よりも高くなり、トランジスタＰ１，Ｐ２を通電状態にすることがある。しかし、信号入力端子１に接続されているドライバトランジスタ２２は、通常、ゲート端子と参照電位端子ＧＮＤの間に漏洩防止抵抗器を備えているため、ドライバトランジスタ２２はＯＦＦとなり、トランジスタＰ１，Ｐ２に電流が流れるのは阻止される。
【００４８】
上述の種々の動作モードに関連した記載した各素子は、ソース端子とバルク端子間またはドレイン端子とバルク端子間の寄生ダイオードが順方向バイアスとならないため、保護される。
【００４９】
図３に示すカップリング回路は、信号出力端子においてカップリングの保護を必要とする他の回路においても用いることができる。特に、カップリング回路は、ＣＭＯＳを用いる回路において用いられる。
【符号の説明】
【００５０】
１                信号入力端子
２                信号出力端子
３                制御端子
１０              ゲート制御回路
２０              ドライバステージ
２１              ドライバ制御回路
２２              ドライバトランジスタ
１１０            電荷ポンプ回路
１２０            制限回路
１３０            分離回路
Ｐ１，Ｐ２        トランジスタ
ＧＮＤ            参照電位端子
１１１，１１２    電荷蓄積素子
１１３，１１４    ダイオード
１１６，１１７    インバータ
１１５            バッファステージ
１２１，１２２    ダイオード
１４０            抵抗素子
【図１】
2013503585.tif 000003
【図２】
2013503585.tif 000004
【図３】
2013503585.tif 000005
【国際調査報告】
2013503585.tif 000006
2013503585.tif 000007
2013503585.tif 000008