(57)【要約】【解決手段】  種々の回路板及びそれらを製造する方法が開示される。１つの態様においては、回路板（３２０）の第１の相互接続層を形成することを含む製造の方法が提供される。第１の相互接続層は、ビアランドを含まない第１のセグメント（５３０）を有する第１の導体トレース（４２０）を含む。第１のセグメント（５３０）上には第１のビア（４３０）が形成される。【選択図】図８
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【特許請求の範囲】
【請求項１】
回路板（３２０）の第１の相互接続層であってビアランドを含まない第１のセグメント（５３０）を有する第１の導体トレース（４２０）を含む第１の相互接続層を形成することと、
前記第１のセグメント（５３０）上に第１のビア（４４０）を形成することと、を備える製造の方法。
【請求項２】
相隔たる関係にあり且つ前記第１のビア（４４０）から横方向にオフセットされる第２及び第３の導体トレース（５１０）（５１５）を前記第１の相互接続層内に形成することを更に備える請求項１の方法。
【請求項３】
ビアランドを含まない第２のセグメントを含む第４の導体トレース（４２５）を前記第１の導体トレース（４２０）と相隔たる関係で前記第１の相互接続層内に形成することと、前記第２のセグメント上に第２のビア（４４５）を形成することと、を備える請求項２の方法。
【請求項４】
前記第１のビア（４４０）には前記第１のセグメント（５３０）に係合する溝（５５０）が形成される請求項１の方法。
【請求項５】
前記第１のセグメントには開口（５５９）が形成され、前記第１のビア（４４０”’）には前記開口に嵌合するボス（５６０）が形成される請求項１の方法。
【請求項６】
半導体チップを前記回路板に結合することを備える請求項１の方法。
【請求項７】
コンピュータ可読媒体内に記憶される命令を用いて前記第１の導体トレース（４２０）及び第１のビア（４４０）を形成することを備える請求項１の方法。
【請求項８】
前記第１の相互接続層上に第２の相互接続層を形成することを備える請求項１の方法。
【請求項９】
回路板（３２０）内で電流を伝える方法であって、
前記回路板（３２０）の第１の相互接続層内の第１の導体トレース（４２０）の第１のセグメント（５３０）であってビアランドを含まない第１のセグメント（５３０）上に第１のビア（４４０）を位置させることと、
前記第１の導体トレース（４２０）及び前記第１のビア（４４０）を介して第１の電流を伝えることと、を備える方法。
【請求項１０】
前記第１の電流は電気的な信号を備える請求項９の方法。
【請求項１１】
前記第１の相互接続層内の第２の導体トレース（４２５）の第２のセグメントであってビアランドを含まない第２のセグメント上に第２のビア（４４５）を位置させることと、前記第２のビア（４４５）及び前記第２の導体トレース（４２５）を介して第２の電流を伝えることと、を備える請求項９の方法。
【請求項１２】
第３及び第４の導体トレース（５１０）（５１５）を相隔たる関係で前記第１及び第２のビアの間に位置させることと、前記第３及び第４の導体トレースの少なくとも１つを介して第３の電流を伝えることと、を備える請求項９の方法。
【請求項１３】
前記回路板（３２０）は半導体チップ（３１５）を備え、前記方法は前記第３及び第４の導体トレースを用いて前記第３の電流を前記半導体チップと前記回路板の間で伝えることを備える請求項１２の方法。
【請求項１４】
ビアランドを含まない第１のセグメント（５３０）を有する第１の導体トレース（４２０）を含む第１の相互接続層と、
前記第１のセグメント（５３０）上の第１のビア（４４０）と、を備える回路板（３２０）。
【請求項１５】
ビアランドを含まない第２のセグメントを含む第２の導体トレース（４２５）であって前記第１の相互接続層内で前記第１の導体トレース（４２０）と相隔たる関係にある第２の導体トレース（４２５）と、前記第２のセグメント上の第２のビア（４４５）と、を備える請求項１４の回路板。
【請求項１６】
前記第１の相互接続層内で相隔たる関係にあり且つ前記第１のビア（４４０）から横方向にオフセットされる第３及び第４の導体トレース（５１０）（５１５）を備える請求項１４の回路板。
【請求項１７】
前記第１のビア（４４０）は前記第１のセグメント（５３０）に係合する溝（５５０）を備える請求項１４の回路板。
【請求項１８】
前記第１のセグメントは開口（５５９）を備え、前記第１のビア（４４０”’）には前記開口に嵌合するボス（５６０）が形成される請求項１４の回路板。
【請求項１９】
前記第１の相互接続層はビルドアップ層を備える請求項１４の回路板。
【請求項２０】
前記回路板（３２０）に結合される半導体チップ（３１５）を備える請求項１４の回路板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体処理に関し、より特定的にはビアを伴う回路板及びその製造方法に関する。
【背景技術】
【０００２】
半導体チップパッケージ基板及び回路カードを含む種々の回路板は、導体線及び導体トレースを利用して１つの点から別の点へと信号、電力及びグランドを伝える。従来の多くの回路板設計は、多重相互接続の層又はレベルを用いる。１つの層は次の層へ導電性ビアを介して電気的にリンクされる。ビアそれら自身は多くの場合に所謂ビアランド上に形成され、ビアランドは導電性材質の成形されたパッドである。従来の多くの回路板ビアは典型的には円形のフットプリント(footprint)を有する。ある種の従来のビアパッドは円形のフットプリントを有し、また別の種は長方形フットプリントを用いる。
【０００３】
動向としては、より多くの経路(routing)を回路板、特に半導体チップパッケージ基板内に詰め込むことが継続中である。とりわけ、これまで以上に複雑な半導体ダイ設計の入力／出力の数における増大により、より顕著な経路複雑性に対する要求が生じている。より多くのトレース及びビアを回路板レイアウトに盛り込むことは、取るに足らない事柄ではない。事実、増大した経路の目標は設計規則と競合し、設計規則は、回路板を形成するために用いられる製造プロセスが信頼性の高い回路板形成を行い得ることを確実にするために導入される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のビア及びビアランドは、多くの場合に１つの相互接続層から次の層へと垂直に位置合わせされている。従って、経路トレースのパッキング密度を高めるための従来の１つの様態は、ビア及びランドの両方を縮小化することを伴う。しかし、ビアサイズを縮小化して追加的なトレース経路を収容する試みのいずれもが、それに付随するビア内での電流密度の増大の要因にならざるを得ない。電流密度がスレッショルドレベルを超えると、デバイス故障が生じ得る。従来の多くの設計は、ビアホールレーザドリリングプロセスを本質的に過剰設計することによって、この問題を回避することを試みる。ホールは大きめのサイズでレーザドリリングされる。しかし、大きなビアホールサイズは、設計規則を満たすために、ビアに隣接するトレースの配置を阻む傾向にある。
【０００５】
本発明は、前述の１つ以上の不都合の影響を克服し又は低減することに向けられている。
【課題を解決するための手段】
【０００６】
本発明の実施形態の１つの態様に従うと、回路板の第１の相互接続層を形成することを含む製造の方法が提供される。第１の相互接続層は、ビアランドを含まない第１のセグメントを有する第１の導体トレースを含む。第１のセグメント上には第１のビアが形成される。
【０００７】
本発明の実施形態の別の態様に従うと、回路板の第１の相互接続層内の第１の導体トレースの第１のセグメント上に第１のビアを位置させることを含む、回路板内で電流を伝える方法が提供され、ここで第１のセグメントはビアランドを含まない。第１の導体トレース及び第１のビアを介して第１の電流が伝えられる。
【０００８】
本発明の実施形態の別の態様に従うと、ビアランドを含まない第１のセグメントを伴う第１の導体トレースを有する第１の相互接続層を含む回路板が提供される。第１のセグメント上には第１のビアが位置させられる。
【図面の簡単な説明】
【０００９】
本発明の上述の及び他の利点は、後述の詳細な説明を読むことによって、また図面を参照することによって明らかになるはずである。
【００１０】
【図１】図１は回路板上に実装される半導体チップを含む例示的な従来の半導体チップデバイスの斜視図である。
【００１１】
【図２】図２は断面２−２でとられた図１の断面図である。
【００１２】
【図３】図３は回路板に実装される半導体チップを含む半導体チップデバイスの例示的な実施形態の小部分の断面図である。
【００１３】
【図４】図４は図３の一部を拡大して示す図である。
【００１４】
【図５】図５は例示的な導体トレースのセグメント上に位置させられる例示的なビアの斜視図である。
【００１５】
【図６】図６は代替的な例示的導体トレースのセグメント上に位置させられる代替的な例示的ビアの斜視図である。
【００１６】
【図７】図７は代替的な例示的導体トレースのセグメント上に位置させられる代替的な例示的ビアの分解斜視図である。
【００１７】
【図８】図８は代替的な例示的導体トレースのセグメント上に位置させられる代替的な例示的ビアの分解斜視図である。
【００１８】
【図９】図９は代替的な例示的導体トレースのセグメント上に位置させられる代替的な例示的ビアの分解斜視図である。
【００１９】
【図１０】図１０は導体トレースを確立する例示的な処理ステップを示す図３に示される回路板の一部の断面図である。
【００２０】
【図１１】図１１は図１０と同様の断面図であるが、導体トレースを確立する追加的な例示的処理ステップを示している。
【００２１】
【図１２】図１２は図１０と同様の断面図であるが、ビルドアップ層の形成を示している。
【００２２】
【図１３】図１３は図１１と同様の断面図であるが、ビルドアップ層内でのビア開口のレーザドリリングを示している。
【００２３】
【図１４】図１４は図１２と同様の断面図であるが、例示的なビア形成を示している。
【００２４】
【図１５】図１５は図１１と同様の断面図であるが、ビア開口及びトレース開口の代替的な例示的レーザドリリングを示している。
【００２５】
【図１６】図１６は図１３と同様の断面図であるが、プリ半田取り付けを示している。
【発明を実施するための形態】
【００２６】
半導体チップパッケージキャリア基板等のプリント回路板の種々の実施形態がここに説明される。１つの例は、導体トレースのセグメント上に位置させられる少なくとも１つのビアを伴う多重相互接続層を含み、セグメントはビアランドを含まない。隣接ビアもまた、別の導体トレースの別のセグメント上に位置させられてよく、この追加的なセグメントもビアランドを含まない。追加的なトレースは、セグメントの間でネストされて(nested)よい。ビアランドなしでビアからトレースへの接続を用いることによって、多重トレースが隣接トレースの間でネストされ得るし、そしてパッケージ基板サイズを大きくすることなしにトレースパッキング密度を増大させることができる。付加的な詳細を説明する。
【００２７】
以下に説明される図面において、同一の要素が２つ以上の図において出現する場合には、参照番号は一般的には繰り返される。図面、特に図１を参照すると、パッケージ基板２０上に搭載された半導体チップ１５を含む例示的な従来の半導体チップパッケージ１０の斜視図が示されている。半導体チップ１５とパッケージ基板２０の間には、アンダーフィル材質層２５が位置している。半導体チップ１５と図示しない他の何らかの回路デバイスとの間で電力、グランド及び信号の移送を提供するために、パッケージ基板２０には多数の導体トレース及びビア並びに他の構造が設けられている。それらの移送を容易にするために、パッケージ基板２０は、複数の半田ボールからなるボールグリッドアレイ３０の形態にある入力／出力を含む。
【００２８】
図２を参照すると、図１の断面２−２でとられた断面図が示されている。尚、断面２−２は、半導体チップ１５及びパッケージ基板２０のかなり小さい部分のみを包含する。図示されるように、半導体チップ１５は回路板２０にフリップチップ実装され、また複数の半田ジョイント３５及び４０を介して回路板２０に電気的に接続される。２つの半田ジョイント３５及び４０のみが示されているが、半導体チップ１５及びパッケージ基板２０の複雑性の規模に応じて多数の、例えば数百乃至は数千のそのようなジョイントがあってよい。半田ジョイント３５及び４０は、半導体チップ１５に結合されるそれぞれの半田バンプ４５及び５０と、パッケージ基板２０のそれぞれの導体パッド６５及び７０に金属学的に結合されるプリ半田(presolders)５５及び６０と、からなる。プリ半田５５及び６０は半田マスク７５によって横方向に隔離されている。半田バンプ４５及び５０は、リフロー及びバンプコラプスプロセス(reflow and bump collapse process)によってプリ半田５５及び６０に金属学的に結合される。
【００２９】
パッケージ基板２０は２−２−２ビルドアップ設計である。この点において、相互接続又はビルドアップ層８０及び８５と９０及び９５とが、コア１００の対向面上に形成されている。ビルドアップ層８０、８５、９０及び９５、コア１００、半田マスク７５並びにビルドアップ層９５上に形成される別の半田マスク１０５が、パッケージ基板２０のための相互接続システムを構成する。図２における種々の導体構造の以下の議論は、従来のパッケージ基板２０における他の導体構造の例示になるはずである。ビルドアップ層８０はそれぞれのビアランド又はパッド１１０及び１１５を含み、ビアランド又はパッド１１０及び１１５は、ビルドアップ層８０内に形成されるそれぞれのビア１３０及び１３５を介して、ビルドアップ層８５内の別のセットのビアランド１２０及び１２５に相互接続される。同様に、ビルドアップ層８５内のビアランド１２０及び１２５は、それぞれのビア１４０及び１４５を介して半田マスク７５内の上層導体パッド６５及び７０に電気的に接続される。ビルドアップ層９０及び９５並びに半田マスク１０５を介した電気的な経路が、同様にして、ビルドアップ層９０内のビアランド１５０及び１５５並びにビア１６０及び１６５と、ビルドアップ層９５内のビアランド１７０及び１７５並びに対応するビア１８０及び１８５と、ビア１８０及び１８５に接続される半田マスク１０５内のボールパッド１９０及び１９５と、によって提供される。半田ボール３０はボールパッド１９０及び１９５に金属学的に結合される。コア１００を介した電気的な経路は、メッキスルホール２００及び２０５によって提供される。
【００３０】
半田ジョイント３５及び４０はバンプピッチｘ１で製造され、そのサイズは、半導体チップ１５のサイズ、半導体チップ１５に要求される入力／出力経路の数及び他の考慮、等の種々の因子に依存する。半田ジョイント３５に接続される相互接続構造、例えば導体パッド６５、ビア１４０、導体ランド１２０、ビア１３０及び導体ランド１１０は、全て半田ジョイント３５と垂直に位置合わせされており、そして上又は下から見たときに円形フットプリントを有している。半田ジョイント４０に接続される種々の相互接続構造、例えば導体パッド７０、ビア１４５、ビアランド１２５、ビア１３５及びビアランド１１５についても同様である。
【００３１】
ビルドアップ層８５は、ビアランド１２０及び１２５の間に位置する導体トレース２１０を含み、またビルドアップ層７５は導体パッド６５及び７０の間に位置する導体トレース２１５を含む。導体トレース２１０及び２１５は、電力、グランド又は信号の経路を提供する。導体パッド及びビアに対する典型的な従来の設計規則では、ビルドアップ層８５内のビアランド１２０及び１２５の間に最小間隔ｘ２がある。この最小間隔ｘ２は、導体トレース２１０及びビアランド１２０の間の間隙ｘ３と、導体トレース２１０及び導体パッド１２５の間の対応する間隙と、導体トレース２１０の幅ｘ４とのおよその組み合わせである。この従来の設計に従い、且つバンプピッチｘ１及び必要な最小間隔ｘ２によると、ビルドアップ層８５内のビアランド１２０及び１２５の間には、単一の導体トレース２１０のみが位置し得る。従来のビアランド１２０及び１２５は、従来のビア１４０及び１４５を収容するために比較的広く作製される。この幅ｘ５は、ランド１２０及び１２５の間での経路付けに制限を課してしまう。
【００３２】
図３は回路板３２０に実装される半導体チップ３１５を含む半導体チップデバイス３００の例示的な実施形態の小部分の断面図である。熱膨張係数（ＣＴＥ）差の影響を小さくするために、半導体チップ３１５と回路板３２０の間にはアンダーフィル材質層３２５が介在している。半導体チップ３１５は、エレクトロニクスにおいて用いられる多数の異なる種類の回路デバイスのいずれであってもよく、例えばマイクロプロセッサ、グラフィクスプロセッサ、組み合わされたマイクロプロセッサ／グラフィクスプロセッサ、特定用途向け集積回路、メモリデバイス等であってよく、また単一コア又は多重コアであってよく、あるいは追加的なダイスと共に積層されていてもよい。半導体チップ３１５は、シリコン又はゲルマニウム等のバルク半導体、あるいは絶縁体材質上シリコン等の絶縁体材質上半導体から構成されていてよい。半導体チップ３１５は回路板３２０にフリップチップ実装されてよく、また複数の半田ジョイント又は他の構造によって回路板３２０に電気的に接続されてよい。フリップチップ半田ジョイント以外の相互接続スキームが用いられてもよい。
【００３３】
回路板３２０は、半導体チップパッケージ基板、回路カード、又は実際上いかなる他の種類のプリント回路板であってもよい。回路板３２０に対してモノリシック構造も用いられ得るが、更なる典型的な構成はビルドアップ設計を利用することになる。この点において、回路板３２０は、１つ以上のビルドアップ層がその上に形成され且つ追加的な１つ以上のビルドアップ層がその下に形成される中央コアから構成され得る。コアそれ自身は、１つ以上の層の積層物から構成され得る。そのような配置の一例は２−２−２配置であり、この場合２つのビルドアップ層の２セットの間に単一層のコアが積層される。半導体チップパッケージ基板として実装される場合、回路板３２０内の層の数は４から１６以上に及び得るが、４層未満が用いられてもよい。いわゆる「コアレス」設計が用いられてもよい。回路板３２０の層は、金属相互接続が組み込まれた絶縁材質、例えば種々の周知のエポキシ又は他のポリマーから構成されてよい。ビルドアップ以外の多重層構造が用いられてもよい。随意的に、回路板３２０は周知のセラミックス又はパッケージ基板若しくは他のプリント回路板に適する他の材質から構成されていてよい。
【００３４】
半導体チップ３１５と図示しない別の回路デバイスとの間で電力、グランド及び信号の移送を提供するために、回路板３２０には多数の導体トレース及びビア並びに他の構造が設けられている。それらの移送を容易にするために、回路板３２０には、ピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイ又は他の種類の相互接続スキームの形態にある入力／出力が設けられていてよい。図示されるこの例示的実施形態においては、回路板３２０には、複数の半田ボール３２７からなるボールグリッドアレイが設けられている。
【００３５】
半導体チップ３１５は回路板３２０にフリップチップ実装されてよく、また半田ジョイント、導電性ピラー又は他の構造によって回路板３２０に電気的に接続されてよい。この例示的な実施形態においては、３つの半田構造又はジョイント３３０、３３５及び３４０が示されている。３つの半田ジョイント３３０、３３５及び３４０のみが図示されているが、半導体チップ３１５及び回路板３２０の複雑性の規模に応じて多数の、例えば数百乃至は数千のそのようなジョイントがあってよい。半田ジョイント３３０、３３５及び３４０は、半導体チップ３１５に結合されるそれぞれの半田バンプ３４５、３５０及び３５３と、回路板３２０のそれぞれの導体構造又はパッド３６５、３７０及び３７２に金属学的に結合されるプリ半田(presolders)３５５、３６０及び３６２と、から構成されてよい。半田バンプ３４５、３５０及び３５３は、リフロー及びバンプコラプスプロセス(reflow and bump collapse process)によってプリ半田３５５、３６０及び３６２に金属学的に結合される。
【００３６】
半田バンプ３４５、３５０及び３５３並びに半田ボール３２７は、種々の鉛ベースの又は無鉛の半田から構成され得る。例示的な鉛ベースの半田は共晶比率の又はそれに近い組成、例えばＳｎ約６３％及びＰｂ約３７％の組成を有していてよい。無鉛の例は、錫−銀（Ｓｎ約９７．３％、Ａｇ約２．７％）、錫−銅（Ｓｎ約９９％、Ｃｕ約１％）、錫−銀−銅（Ｓｎ約９６．５％、Ａｇ約３％、Ｃｕ約０．５％）等を含む。プリ半田３５５、３６０及び３６２は同じ種類の材質から構成されてよい。随意的に、単一半田構造又は半田プラス導電性ピラー配置が望ましい場合には、プリ半田３５５、３６０及び３６２は除かれてよい。アンダーフィル材質層３２５は、例えば、シリカフィラー及びフェノール樹脂が混合されたエポキシ樹脂であってよく、そして半田ジョイント３３０、３３５及び３４０を確立するためのリフロープロセスの前又は後に堆積させられてよい。プリ半田３５５、３６０及び３６２は半田マスク３７５によって横方向に包囲されており、半田マスク３７５は、種々のプリ半田、例えばプリ半田３５５、３６０及び３６２を収容するために複数の開口を形成するようレーザ切除等によってリソグラフィ的にパターニングされる。半田ボール３２７の取り付けを容易にするために、回路板３２０の反対側には別の半田マスク３７７が配置される。半田マスク３７５及び３７７は、半田マスク製造に適する種々の材質、例えば太陽インキ製造株式会社(Taiyo Ink Mfg. Co., Ltd.)製のＰＳＲ−４０００ＡＵＳ７０３又は日立化成工業株式会社(Hitachi Chemical Co., Ltd.)製のＳＲ７０００から製造され得る。
【００３７】
この例示的な実施形態においては、回路板３２０は２−２−２ビルドアップ設計を伴う半導体チップパッケージとして実装される。この点において、相互接続又はビルドアップ層３８０及び３８５と３９０及び３９５とが、コア４００の対向面上に形成される。コア４００は、モノリシックであってよく、あるいは必要に応じて積層物又は２つ以上の層であってよい。コア４００並びにビルドアップ層３８０、３８５、３９０及び３９５は、周知のポリマー材質、例えば味の素株式会社(Ajinomoto, Ltd.)によって提供されるＧＸ１３から構成され得る。ビルドアップ層３８０、３８５、３９０及び３９５、コア４００、並びに半田マスク３７５及び３７７は、回路板３２０のための相互接続システムを構成する。図３における種々の導体構造の以下の議論は、回路板３２０における他の導体構造の例示になるはずである。ビルドアップ層３８０はそれぞれの導体構造又はビアランド４１０、４１５及び４１７を含む。ビアランド４１０及び４１５は、ビルドアップ層３８０内に形成されるそれぞれのビア４３０及び４３５を介して、ビルドアップ層３８５内の別のセットの導体構造又はトレース４２０及び４２５に相互接続され又は抵抗接触する。導体パッド４１７は、ビルドアップ層３８０内に形成されるビア４３７によって、ビルドアップ層３８５内に形成される別の導体構造又はビアランド４２７に電気的に接続されてよい。同様に、ビルドアップ層３８５内の導体パッドトレース４２０、４２５及びランド４２７は、それぞれのビア４４０、４４５及び４４７を介して半田マスク３７５内の上層導体パッド３６５、３７０及び３７２に電気的に接続されてよい。ビルドアップ層３９０及び３９５並びに半田マスク３７７を介した電気的な経路が、同様にして、ビルドアップ層３９０内の導体構造又はビア４５０、４５５及び４５７並びにビア４６０、４６５及び４６７と、ビルドアップ層３９５内の導体トレース４７０及び４７５、導体構造又はビアランド４７７並びに対応するビア４８０、４８５及び４８７と、ビア４８０、４８５及び４８７に接続される半田マスク３７７内のボールパッド４９０、４９５及び４９７と、によって提供されてよい。半田ボール３２７はボールパッド４９０、４９５及び４９７に金属学的に結合される。コア４００を介した電気的な経路は、スルビア(thru-vias)５００、５０５及び５０７によって提供されてよく、スルビア５００、５０５及び５０７はメッキスルホール又は他の種類の導体であってよい。
【００３８】
更に図３を参照すると、ビルドアップ層３８５は複数の導体トレースを含んでいてよく、それらのうちの３つが見えており、そして符号５１０、５１５及び５１７がそれぞれ付されている。ビルドアップ層３７５は複数の導体トレース５２０及び５２５を含んでいてよく、またビルドアップ層３９５は導体トレース５３０、５３５及び５３７を含んでいてよい。導体トレース５１０及び５１５は導体トレース４２０及び４２５の間でネストされていて(nested)よく、また導体トレース５３０及び５３５は導体トレース４７０及び４７５の間でネストされていてよい。後で更に詳細に説明されるように、導体トレース４２０及び４２５の間の多重トレース５１０及び５１５並びに導体トレース４７０及び４７５の間のトレース５３０及び５３５の有利なネスティング(nesting)は、そのような多重トレースのネスティングを設計規則及び従来の相互接続配置が阻んでいたであろう従来の設計を用いて可能であるよりも複雑で且つ柔軟な電力、グランド及び／又は信号の経路を回路板３２０内で提供する。
【００３９】
破線の円５４０で囲まれる図３の部分が拡大されて図４に示される。図４を参照する。この例示的な実施形態の技術的な目標は、半田ジョイント３３０及び３３５の間のバンプピッチを値ｘ１を超えて増大させる必要性なしに、導体トレース４２０及び４２５の間であってビア４４０及び４４５の間の２つのトレース５１０及び５１５のネスティングを可能にすることである。このネスティングを達成するために、導体トレース４２０及び４２５は、トレースとして作製され且つビアランドとしては作製されず、また対応するビア４４０及び４４５がトレース４２０及び４２５上に形成される。導体トレース４２０及び４２５は、ビア４４０及び４４５よりも狭く且つ図２に示される従来のビアランド１２０及び１２５の幅ｘ５よりも狭い幅ｘ６を有するように作製されてよい。ビルドアップ層３８０内のビア４３０及び４３５は、それらのそれぞれのビアランド４１０及び４１５並びにコア４００内の下層のメッキスルホール５００及び５０５と実質的に垂直に位置合わせされてよい。同様に、半田バンプ３４５、プリ半田３５５及び導体パッド３６５は垂直に位置合わせされてよく、また半田バンプ３５０、プリ半田３６０及び導体パッド３７０は垂直に位置合わせされてよい。導体トレース４２０及び４２５の狭い幅ｘ６は、幅ｘ７を有する間隙を提供する。合計間隙ｘ７は、導体トレース４２０及びトレース５１０の間の間隙ｘ８と、トレース５１５及び導体トレース４２５の間の間隙ｘ８と、トレース５１０及び５１５の横方向寸法ｘ９の計と、トレース５１０及び５１５の間の間隙ｘ１０と、の総計になるであろう。必要に応じて量ｘ８、ｘ９及びｘ１０は等しくても等しくなくてもよい。このようにして、トレース及びランドの間の何らかの最小設計規則間隔、例えば間隔ｘ８並びに何らかの最小トレース間間隔、例えばｘ１０が維持され得る一方で、バンプピッチｘ１を拡大することなしにネストされたトレースを提供することができる。導体トレース５２０は、従来の方法により導体パッド３６５及び３７０の間に位置させられ得る。随意的に、必要であれば、多重ビルドアップ層上で多重トレースがネストされてよく、例えばビルドアップ層３８５だけでなく半田マスク３７５内においてもネストされてよい。このように、バンプピッチをｘ１よりも大きく拡大することなしに、半導体チップ３１５からの入力／出力の更に顕著な複雑性を容易にするための更に複雑な経路が提供され得る。
【００４０】
ビア並びにトレース及びビアランドの両方として機能する下層の導体トレースの配置の追加的な詳細は、図５を参照することによって理解されるであろうし、図５は導体トレース４２０及びビア４４０の一部分の斜視図である。ここで、導体トレース４２０は、ビアランドを伴って形成されない又はビアランドを設けられていない少なくとも１つのセグメント５３０を含む。セグメント５３０は、直線状であってよく、湾曲していてよく、あるいは何らかの他の形状であってよい。ビア４４０はノッチ５５０を含んでいてよく、ノッチ５５０は、下層のトレース４２０と、特にセグメント５３０と、凸部及び溝の様態で(in a tongue and groove fashion)協働する。この配置は、例えばｘ−ｙ平面におけるせん断応力に耐えるビア４４０及びトレース４２０の間の物理的な接続を可能にする。ノッチ５５０は、後で更に十分に説明されるようにビア４４０が形成されるときに、ビア４４０に対して確立されてよい。導体トレース４２０のセグメント５３０上へのビアランドを伴わないビア４４０の取り付けは、ここに説明される、より密な間隔及び追加のネストされたトレースを可能にする。言うまでもなく、導体トレース４２０の他の部分には、必要に応じて従来のビアランドが設けられてよい。
【００４１】
ビアとトレース及びビアランドの両方として機能する下層のトレースとの間の物理的な接触を確立するために、種々の配置が用いられ得ることが理解されるべきである。図６は導体トレース４２０’上に位置するビア４４０’の代替的な例示的実施形態の斜視図である。導体トレース４２０’は、ここに開示されるビアランドとして機能する他の導体トレースと実質的に同一に構成されてよい。ビア４４０’は、開示される他のビアと他の点で同一であってよい。しかし、この例示的な実施形態においては、ビア４４０’にはノッチが設けられておらず、その代わりに、ビア４４０’は導体トレース４２０’の上面５５５上に直接着座させられている。ビア４４０’及び導体トレース４２０’の構成に応じて、ビア４４０’及びトレース４２０’の間で確立される金属学的な結合があってもよい。
【００４２】
図７には、別の代替的な例示的実施形態の部分断面斜視図が示されている。ここでは、導体トレース４２０”には円形開口５５７が設けられていてよく、またビア４４０”には、開口５５７に嵌合する大きさの下方に突出する円形ボス５５８が設けられていてよい。ボス５５８と開口５５７の間での係合は、ビア４４０”及び導体トレース４２０”の剥離を回避するための耐せん断応力接合を提供する。
【００４３】
図８に部分断面斜視図が示される更に別の代替的な例示的実施形態においては、導体トレース４２０”’には長方形開口５５９が設けられていてよく、またビア４４０”’には、同様にしてせん断応力に耐える接合を提供するために開口５５９内に着座するように設計される長方形ボス５６０が設けられていてよい。当業者であれば、ここに開示される任意の実施形態の導体トレース及びビアのための開口及びボスのフットプリントは、種々の変形を許容し得ることを理解するはずである。
【００４４】
図９に分解斜視図が示される更に別の代替的な例示的実施形態においては、導体トレース４２０””には丸みを帯びたキャップ５６１が設けられていてよく、またビア４４０””には、同様にしてせん断応力に耐える接合を提供するために丸みを帯びたキャップ５６１上に着座するように設計される丸みを帯びたノッチ５５０が設けられていてよい。丸みを帯びたキャップ５６１は、望ましくはビア４４０””よりも小さいフットプリントである。
【００４５】
導体トレース４２０及び４２５並びにビア４４０及び４４５並びに相互接続スキームの他の構造を製造するための例示的な方法は、図１０、１１、１２及び１３を参照することによって、先ずは図１０を参照することによって、理解されるであろう。図１０は図３と同じように断面図であるが、図示を簡単にするために、コア４００の上部並びに回路板３２０のスルビア５００及び５０５のみを示している。また、図３及び４に示される上層の半導体チップ３１５はこの時点では取り付けられておらず、従って図示されていない。ビアランド４１０及び４１５並びにビア４３０及び４３５を含むビルドアップ層３８０は、既に構成されている。この時点で導体層５６２がビルドアップ層３８０に適用されてよい。後続の処理を通して、導体層５６２は、以下に更に詳細に説明されるように、ビアランドを含まないがビアランドとしても機能するセグメントを含む導体トレースのペアと、経路トレースとして機能してよいビアランドのペアと、に変形させられることになる。導体層５６２は、アルミニウム、銅、銀、金、チタン、高融点金属、高融点金属化合物、これらの合金、等の種々の導体材質から製造され得る。単一構造の代わりに、導体層５６２は、複数の金属層の積層物、例えばチタン層とこれに続くニッケル−バナジウム層とこれらに続く銅層との積層物、から構成されていてよい。別の実施形態においては、チタン層が銅層に覆われニッケルの最上被覆が続いてよい。しかし、当業者であれば、多くの種類の導電性材質が導体層５６２のために用いられ得ることを理解するであろう。例示的な材質は、開示される任意の実施形態に用いられてよい。金属材質を適用するための種々の周知技術、例えば物理的気相堆積、化学的気相堆積、めっき等が用いられ得る。例示的な実施形態においては、導体層５６２は銅から構成されてよく、そして周知のめっきプロセスによって堆積させられ得る。
【００４６】
この段階で導体層５６２上にはマスク５６５が形成されてよく、そしてマスク５６５は複数の部分５７０ａ、５７０ｂ、５７０ｃ及び５７０ｄへとリソグラフィ的にパターニングされてよい。マスク部分５７０ａ及び５７０ｄは、後で形成される導体トレース（図３における目標幅ｘ６を含む）の所望のフットプリントを有するようにパターニングされる。部分５７０ｂ及び５７０ｃは、後で形成されるネストされた導体構造の所望のフットプリントを有するようにパターニングされる。マスクは周知のレジスト材質から構成されてよく、そして周知のリソグラフィプロセスを用いて現像されてよい。
【００４７】
次に図１１も参照すると、マスク５６５の形成に続いて、導体層５６２は、その露出させられた部分を除去すると共に導体トレース４２０、４２５、５１０及び５１５を残すためにエッチングプロセスに供される。方向性プラズマエッチングが用いられてよい。下層のビア４３０及び４３５の過剰な除去を避けるために、終点がモニタリングされるべきである。エッチングプロセスに続き、マスク５６５は、灰化、溶媒剥離、又はこれらの組み合わせによって除去されてよい。マスク剥離は、ビルドアップ層３８０の許容できない損傷を回避するように調整されるべきである。尚、トレース４２０及び４２５の見えている部分は、図５に示されるセグメント５３０と同様にビアランドを含まないセグメントを含むことになる。
【００４８】
次に図１２を参照する。導体トレース４２０、４２５、５１０及び５１５のパターニングに続いて、ビルドアップ層３８５がビルドアップ層３８０上に形成されてよい。ここでのどこか他の箇所で説明される一種以上の絶縁材質がスピンコーティング又は他の技術によって堆積させられてよく、そして熱その他の方法によって硬化させられてよい。この段階では、ビルドアップ層３８５は、トレース４２０、４２５、５１０及び５１５を覆っている。
【００４９】
次に図１３と併せて、後で形成されるビアを収容するためにビルドアップ層３８５内に開口を形成する例示的なプロセスを説明する。例示的な実施形態においては、開口５７５及び５８０がレーザ切除によって導体トレース４２０及び４２５の上に形成されてよい。レーザ５８５は、レーザ照射５９０をパルスで又は連続ビームとして供給してよい。レーザ照射５９０の波長及びスポットサイズは、ビルドアップ層材質層３８５を効果的に除去する一方で開口５７５及び５８０を所望のサイズ及びフットプリントで作製するように選択される。例えば、紫外線範囲にあり且つ２〜５ミクロン範囲のスポットサイズを伴う照射５９０が用いられ得る。図３、４及び５に示されるビアの凸部及び溝配置に適するこの例示的実施形態においては、開口５７５及び５８０は、導体トレース４２０及び４２５の上端よりも僅かに下方まで下に向かってドリリングされる必要がある。切除プロセスが導体トレース４２０及び４２５から過剰な材質を除去しないことを確実にするように、何らかの注意が払われるべきである。ネストされたトレース５１０及び５１５は、ビルドアップ層３８５内に埋め込まれたままである。図６に示される種類のビアからトレースへの配置に対しては、開口５７５及び５８０は、導体トレース４２０及び４２５の上端よりも下方にはドリリングされないことが理解されるべきである。
【００５０】
次に図１４を参照すると、開口５７５及び５８０の形成に続いて、それらの内部にビア４４０及び４４５が形成されてよい。ビア４４０及び４４５は、アルミニウム、銅、銀、金、チタン、高融点金属、高融点金属化合物、これらの合金、等の種々の導体材質から構成され得る。単一構造の代わりに、ビア４４０及び４４５は、複数の金属層の積層物、例えばチタン層とこれに続くニッケル−バナジウム層とこれらに続く銅層との積層物、から構成されていてよい。別の実施形態においては、チタン層が銅層に覆われニッケルの最上被覆が続いてよい。しかし、当業者であれば、多くの種類の導電性材質がビア４４０及び４４５に対して用いられ得ることを理解するであろう。金属材質を適用するための種々の周知技術、例えば物理的気相堆積、化学的気相堆積、めっき等が用いられ得る。例示的な実施形態においては、ビアは２段階で行われる銅めっきによって形成されてよい。第１の段階は、銅の比較的薄い層を開口５７５及び５８０内に適用することを含む。第２の段階においては、ビア４４０及び４４５内を埋めるためにバルクめっきプロセスが行われる。
【００５１】
導体トレース４２０及び４２５、トレース５１０及び５１５並びにビア４４０及び４４５を含むビルドアップ層３８５をビルドアップ層３８０上に確立するためのここに説明されたプロセスは、ビアランド４１０及び４１５並びにそのビア４３０及び４３５を含むビルドアップ層３８０を確立するためにも用いられてよい。コア４００の反対側の他の任意の層についても同じである。
【００５２】
図１５は図１３と同様に断面図を示しているが、図７又は８に示されるビアからトレースへの配置に適する代替的な例示的プロセスのものである。ここでは、開口５７５及び５８０は、ここでのどこか他の箇所で説明されるようにビルドアップ層３８５内へと切除されてよい。導体トレース４２０及び４２５が最初に露出させられた後に、切除ビーム５９０が導体トレース４２０及び４２５内に開口５５７（あるいは長方形開口の場合における図８の５５９を参照）を形成するように焦点を合わせられる。この場合にも同様に、レーザ切除は、焦点を合わせられた材質除去を提供することができる。その後、上述した技術を用いてビア４４０”又は４４０”’等のビアが形成されてよい。
【００５３】
次に図１６を参照すると、半田マスク３７５、導体パッド３６５及び３７０並びに導体トレース５２０からなるビルドアップ層が、周知の材質堆積技術及びパターニング技術によってビルドアップ層３８５上に形成されてよい。例えば、導体パッド３６５及び３７０並びに導体トレース５２０は、ビアランド４１０及び４１５並びに導体トレース４２０、４２５、５１０及び５１５を形成するために用いられたここでのどこか他の箇所で説明されるのと同じ一般的な導体の堆積技術及びパターニング技術を用いて製造され得る。半田マスク３７５は、周知の半田マスク堆積技術、例えばスピンコーティング又は所望により他の堆積技術を用いて堆積させられ得る。適切な開口５８５及び５９０は、周知のリソグラフィパターニング技術によって半田マスク３７５内に形成され得る。開口５８５及び５９０は、導体パッド３６５及び３７０の上に有利に位置させられる。この時点で、プリ半田３５５及び３６０が、図示されるように開口５８５及び５９０内に位置させられると共に嵌め込まれて(coined)よい。例えば半田ペーストがステンシル(stencil)等によって塗布されてよい。この時点で、プリ半田３５５及び３６０を下層の導体パッド３６５及び３７０に結合するためにリフローが行われてよい。プリ半田３５５及び３６５の適用に続いて、図１及び２に示される半導体チップ３１５が回路板３２０上に位置させられてプリ半田３５５及び３６０に取り付けられてよい。図３に示される半田ジョイント３３０及び３３５を作製するためにリフロープロセスが行われる。リフローの温度及び時間は、半田の種類並びに回路板３２０及び半導体チップ３１５のジオメトリに依存するであろう。
【００５４】
ここに説明されるプロセスは、個別の回路板上で行われ又は複数の回路板のストリップ若しくは他の集合体上で一斉に行われてよいことが理解されるべきである。一斉に行われる場合には、個々の回路板は何らかの段階で鋸又は他の技術によって個々に分離されてよい。
【００５５】
ここに開示される任意の例示的な実施形態は、例えば半導体、磁気ディスク、光ディスク若しくは他の記憶媒体等のコンピュータ可読媒体内に配置される命令又はコンピュータデータ信号としての命令において具現化されてよい。命令又はソフトウエアは、ここに開示される回路構造を合成し且つ／又はシミュレートすることが可能であってよい。例示的な実施形態においては、開示される回路構造を合成するために、ケイデンスＡＰＤ(Cadence APD)、エンコア(Encore)等の電子的設計自動化プログラムが用いられてよい。結果として得られるコードは、開示される回路構造を製造するために用いられ得る。
【００５６】
本発明は種々の修正及び代替的な形態を許容し得る一方で、特定の実施形態が例示を目的として図面に示されまたここに詳細に説明されてきた。しかし、本発明は開示されている特定の形態に限定されることを意図していないことが理解されるべきである。むしろ、本発明は、以下に添付される特許請求の範囲によって画定される本発明の精神及び範囲内に含まれる全ての修正、均等なもの及び代替案に及ぶものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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