(57)【要約】  不揮発性メモリデバイスは、アレイ状に配置された複数のメモリユニットを含み、各メモリユニットは複数の抵抗性メモリセル及びローカルワード線を有している。各抵抗性メモリユニットは、第１及び第２エンドを有し、各メモリユニットの抵抗性メモリセルの第２エンドは、そのメモリユニットのローカルワード線に連結されている。複数のビット線が提供され、各ビット線はそれぞれ複数の抵抗性メモリセルのうち一つの抵抗性メモリセルの第１エンドそれぞれに連結している。複数の選択トランジスタが提供され、各選択トランジスタは、複数のメモリユニットのうち一つのメモリユニットに割り当てられ且つ割り当てられたメモリユニットのローカルワード線に連結されたドレイン端子を有している。第１及び第２グローバルワード線が提供され、各ローカルワード線は、少なくとも一つの選択トランジスタの制御端子に連結している。第１及び第２ソース線が提供され、各ソース線は、少なくとも一つの選択トランジスタのソース端子と連結している。メモリデバイスは、読み出し動作の対象として選択されたメモリユニット内にある全ての抵抗性メモリセルを同時に読み出すように構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリデバイスであって、
アレイ状に配置された複数のメモリユニットと、複数のビット線と、複数の選択トランジスタと、第１及び第２グローバルワード線と、第１及び第２ソース線とを含み、
各メモリユニットは、複数の抵抗性メモリセル及びローカルワード線を備え、各抵抗性メモリセルは、第１及び第２エンドを有し、
各メモリユニットの複数の抵抗性メモリセルそれぞれの前記第２エンドは、当該各メモリユニットのローカルワード線に連結され、
各ビット線は、前記複数の抵抗性メモリセルのうちの一つの第１エンドに連結され、
各選択トランジスタは、前記複数のメモリユニットのうちの一つに割り当てられ且つ当該メモリユニットのローカルワード線に連結されたドレイン端子を有し、
各グローバルワード線は、少なくとも一つの選択トランジスタの制御端子に連結され、
前記メモリデバイスは読み出し動作の対象として選択された一つのメモリユニット内にある全ての抵抗性メモリセルを同時に読み出すように構成されている、不揮発性メモリデバイス。
【請求項２】
請求項１のメモリデバイスであって、
前記各抵抗性メモリセルは第１及び第２電極及び当該第１及び第２電極の間に配置されたスイッチング媒体を含み、
選択されたメモリユニットの隣に位置し且つ読み出し対象として選択されなかったメモリユニット内の抵抗性メモリセルに連結されたビット線をプリチャージすることなく、前記選択メモリユニット内の少なくとも一つの抵抗性メモリセルが同時に読み出される、デバイス。
【請求項３】
請求項１のメモリデバイスであって、
複数のセンスアンプを含むセンスアンプユニットをさらに備え、
前記各センスアンプが、複数のビット線と関連づけられ且つ前記センスアンプユニットにより受け取られたアドレスに応じて複数のビット線のうち当該センスアンプが関連づけられているビット線一つに読み出し電圧を印加するように構成されている、デバイス。
【請求項４】
請求項３のメモリデバイスであって、
前記メモリユニットの一つに含まれる抵抗性メモリセルの数が、前記センスアンプユニット内に提供されるセンスアンプの数と対応しており、
前記センスアンプが、電流センスアンプである、デバイス。
【請求項５】
請求項１のメモリデバイスであって、
複数のセンスアンプを含むセンスアンプユニットをさらに備え、
前記各センスアンプは、所定の数のビット線と関連づけられ且つ前記抵抗性メモリセルの少なくとも一つに読み出し電圧を印加するように構成されている、デバイス。
【請求項６】
請求項５のメモリデバイスであって、
選択されたメモリユニットに割り当てられた選択トランジスタに電圧を印加することにより、読み出しの対象として選択されたメモリユニット内の抵抗性メモリセルの全てが同時に読み出される、デバイス。
【請求項７】
請求項１のメモリデバイスであって、
前記センスアンプは、センス抵抗器及びアンプを含み、
前記アンプは参照電圧を受け取るための第１端子及び前記複数のビット線の一つに連結された第２端子を有し、
前記センス抵抗器は前記アンプの出力端子に連結された第１エンド及び前記アンプの第２端子に連結された第２エンドを有する、デバイス。
【請求項８】
不揮発性メモリデバイスを読み出す方法であって、
前記不揮発性メモリデバイスのアレイ状に配置された複数のメモリユニットからメモリユニットを選択し、
前記選択されたメモリユニットに備えられた複数のメモリセルのそれぞれに読み出し電圧を印加することにより、前記各メモリセルにその抵抗状態に応じた信号を出力させ、
前記選択されたメモリユニットの前記各メモリセルからの出力を検知し、
前記抵抗性メモリセルがプログラムされているか否かを判断することを含み、
前記選択されたメモリユニット内の前記複数のメモリセルが、同時に読み出される、方法。
【請求項９】
請求項８の方法であって、
前記メモリユニットに割り当てられた選択トランジスタの制御端子に連結されたグローバルワード線に電圧を印加することをさらに含み、
選択されたメモリユニットの隣に位置し且つ読み出し対象として選択されなかったメモリユニット内の少なくとも一つの抵抗性メモリセルに連結されたビット線をプリチャージすることなく、前記選択メモリユニット内の抵抗性メモリセルが同時に読み出される、方法。
【請求項１０】
請求項９の方法であって、
前記抵抗性メモリセルの第１端子に連結された複数のビット線に参照電圧を印加することにより、前記メモリユニット内の前記メモリセルに読み出し電圧を印加する、方法。
【請求項１１】
請求項８の方法であって、
前記メモリユニットに割り当てられた前記選択トランジスタのソース端子を接地することにより、読み出しの対象とされているメモリセルに導電経路を提供することをさらに含む、方法。
【請求項１２】
請求項１１の方法であって、
読み出し動作の対象として選択されていないメモリユニットに割り当てられた選択トランジスタのソース端子をフロートさせることをさらに含み、
選択されたメモリユニットの隣に位置し且つ読み出し対象として選択されなかったメモリユニット内の抵抗性メモリセルに連結されたビット線をプリチャージすることなく、前記選択メモリユニット内の少なくとも一つの抵抗性メモリセルが同時に読み出される、方法。
【請求項１３】
請求項１１の方法であって、
読み出しの対象として選択されていないメモリユニットに割り当てられた選択トランジスタのソース端子を接地することをさらに含む、方法。
【請求項１４】
請求項８の方法であって、
各抵抗性メモリセルが第１及び第２電極並びに当該第１及び第２電極の間に配置されるスイッチング媒体を含む、方法。
【請求項１５】
請求項８の方法であって、
各メモリユニット内の全てのメモリセルが共通のローカルワード線に連結されている、方法。
【請求項１６】
請求項１５の方法であって、
メモリユニットの各ローカルワード線が、当該メモリユニットに割り当てられた選択トランジスタのドレイン端子に連結されている、方法。
【請求項１７】
請求項８の方法であって、
読み出されたメモリセルに関連づけられた出力は、高電圧又は低電圧のいずれかであり、
前記出力は、前記選択されたメモリユニットの抵抗性メモリセルに連結されたセンスアンプにより出力された電圧である、方法。
【請求項１８】
請求項１７の方法であって、
読み出されたメモリセルに関連づけられた出力が高電圧である場合には、当該読み出されたメモリセルはプログラムされていると判断され、読み出されたメモリセルに関連づけられた出力が低電圧である場合には、当該読み出されたメモリセルは消去されていると判断される、方法。
【請求項１９】
請求項８の方法であって、
前記抵抗性メモリセルに関連づけられた出力が電流センスアンプを用いて検出される、方法。
【請求項２０】
請求項１９の方法であって、
前記電流センスアンプは、前記選択されたメモリユニットの抵抗性メモリセルの一つに連結された入力端子を含み、
前記入力端子は、当該入力端子に連結された抵抗性メモリセルが第１抵抗状態から第２抵抗状態へ遷移する際、１００mV以下の電圧降下しか生じないように構成されている、方法。
【発明の詳細な説明】
【背景技術】
【０００１】
関連出願へのクロスリファレンス
適用なし
【技術分野】
【０００２】
本発明は、抵抗性メモリセルを含む抵抗性メモリアレイアーキテクチャーに関するものであり、特に、抵抗性メモリデバイス中の複数のメモリセルの読み出しを同時に行う回路及びその方法に関する。
【０００３】
抵抗性ランダムアクセスメモリ(RRAMs)は、抵抗性メモリの種類であり、超高密度不揮発性情報ストレージの潜在的候補として近年大きな興味を集めている。典型的なRRAMデバイスは、一対の電極の間に配置される絶縁体層を有し、電気パルスに誘発されるヒステリック抵抗スイッチング効果を示す。
【０００４】
抵抗スイッチングは、二元酸化物(例：NiO及びTiO2)内でのジュール加熱及び電気化学プロセス、又はイオン導電体（酸化物、カルコゲナイド及びポリマーを含む）に対する酸化還元プロセスに起因する、絶縁体内における導電性フィラメントの形成により説明されてきた。抵抗性スイッチングは、TiO2及びアモルファスシリコン（a-Si）フィルム内のイオンのフィールドアシスト拡散によっても説明されてきた。
【０００５】
a-Si構造の場合、金属イオンのシリコン内への電圧誘起拡散は、導電性フィラメントの形成を引き起こし、a-Si構造の抵抗を低減させる。これらのフィラメントは、バイアス（又はプログラム）電圧を除去した後にも残り、デバイスに不揮発性特性を付与する。フィラメントは、逆の極性の印加電圧の駆動力下において、イオンを金属電極へ向けて逆流させることで除去することができる。
【０００６】
a-Si構造を有する抵抗性デバイス、特にポリシリコン上に形成される抵抗性デバイスは、典型的には良好な耐久性又はライフサイクルを示す。しかしながら、繰り返し行われる書き込み及び消去サイクルの際に過剰のバイアス電圧が印加されることによって抵抗性デバイスの耐久性は低下する。この原因の一部は、ジュール加熱及び不要に多数の金属イオンがa-Si構造内で移動することによるものである。さらに、一般には、RRAMデバイス収率はエレクトロフォーミングプロセスの影響を受ける。このプロセスにおいて、より大きな電圧（又は電流）信号をデバイスに印加することにより、導電経路の大部分が絶縁性スイッチング層内に形成される。
【０００７】
RRAMは、一般には高いメモリ密度を得るためにクロスバーアレイ状に配置されている。クロスバーアレイ構造を有するメモリデバイスにおいて検出回路により見つかるスニーク経路及び漏れ電流の量を制限するためには、１又は複数の選択されたメモリセルを読み出すために全てのメモリセルをプリチャージすることが典型的に必要とされる。このプリチャージの必要性が読み出しを遅延させ、読み出しの阻害を増大させ、電力消費を増大させ、及び／又は他の欠点の要因となる。
本発明の詳細な説明
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、不揮発性メモリデバイス及び同時に読み出し動作を行う回路に関する。本発明の実施形態は、メモリデバイス中のメモリアレイのサブグループ内にある複数の抵抗性メモリセルを、メモリアレイ内の非選択抵抗性メモリセルをプリチャージすることなく読み出すことに向けられている。一実施形態においては、選択トランジスタがメモリアレイ内の各メモリユニットに割り当てられ、ここで各メモリユニットは複数の抵抗性メモリセルを有している。この選択トランジスタ及びメモリユニット内の抵抗性メモリセルは、コモンノード又はローカルワード線を共有している。読み出し動作は、メモリユニット単位で行われる。例えば、特定のメモリユニットに割り当てられた選択トランジスタを制御することにより、このメモリユニット内の全ての抵抗性メモリセルが同時に読み出される。
【０００９】
ここで、読み出し動作に関連して使用される用語「同時」又は「同時に」は、複数の選択メモリセルが同じ読み出し動作において共に読み出されることを意味し、複数の選択メモリセルが全く同一のタイミングで読み出されることを必ずしも要しない。
【課題を解決するための手段】
【００１０】
一実施形態では、所定の読み出し動作については、グループ（又はメモリユニット）内の複数の抵抗性セルが同時に読み出される。各グループに選択トランジスタが割り当てられる。各選択トランジスタは、複数の抵抗性セルを制御し、これらの抵抗性セルは、共通の選択トランジスタの端子（ドレイン）に接続されている。所定のグループに関連する抵抗性セルの数は、実装に従って変化し得る。
【００１１】
一実施形態では、所定の読み出し動作については、不揮発性メモリデバイスは選択メモリユニット内の複数の抵抗性メモリセルを同時に読み出し、この際、非選択メモリユニット内のメモリセルは読み出されない。
【００１２】
一実施形態では、不揮発性メモリデバイスはアレイ状に配置された複数のメモリユニットを含み、各メモリユニットは複数の抵抗性メモリセル及びローカルワード線を有しており、各抵抗性メモリユニットは第１エンド及び第２エンドを有しており、抵抗性メモリセルの第２エンドがローカルワード線に連結されている。複数のビット線が提供され、各ビット線は一つの抵抗性メモリセルの第１エンドに連結されている。複数の選択トランジスタが提供され、各選択トランジスタは、一つのメモリユニットに割り当てられ且つ割り当てられたメモリユニットのローカルワード線に連結されたドレイン端子を有している。第１及び第２グローバルワード線が提供され、各グローバルワード線は少なくとも一つの選択トランジスタの制御端子に連結されている。第１及び第２ソース線が提供され、各ソース線は少なくとも一つの選択トランジスタのソース端子に連結されている。不揮発性メモリデバイスは更に、複数のセンスアンプを含むセンスアンプユニットを含んでいる。各センスアンプは、複数のビット線と関連付けられており且つ読み出し電圧をセンスアンプユニットが受信したアドレスに応じたセンスアンプに関連したビット線の一つに印加するように構成されている。
【００１３】
他の実施形態では、不揮発性メモリデバイスから読み出す方法は、不揮発性メモリデバイスのアレイに提供される複数のメモリユニットからメモリユニットを選択することを含み、ここで、各メモリユニットは複数のメモリセルを有している。読み出し電圧が選択されたメモリユニット内の各メモリセルに印加され、各メモリセルは出力すべき信号をその抵抗性状態に応じて生じさせる。例えば、メモリセルがプログラムされている場合には、これに読み出し電圧が印加された際に電流がメモリセルを通じて流れ、センスアンプに高電圧を出力させる。他方、メモリセルが消去されている場合には、読み出し電圧が印加された際に電流がメモリセルを通じて流れず、センスアンプに低電圧を出力させる。選択メモリユニット内の複数のメモリセルが同時に読み出される。本実施形態では、センスアンプは電流センスアンプであるが、他の実施形態では、電圧センスアンプを用いることもできる。
【００１４】
一実施形態では、本方法は、メモリユニットに割り当てられた選択トランジスタの制御端子に連結されたグローバルワード線に電圧を印加することを更に含む。
【００１５】
一実施形態では、本方法は、抵抗性メモリセルの第１端子に連結された複数のビット線に参照電圧を印加し、メモリユニット内のメモリセルに読み出し電圧を印加することを更に含む。
【００１６】
本発明の利点には、以下の１又は複数の点が含まれる：（１）アレイ中の全てのメモリセルをプリチャージする必要が無いため、電流及び電力消費を全体として削減することができる、（２）"プレチャージ"段階を除去又は削減し、速い読み出し動作を達成することができる、（３）必要なバイアスが少ないため、回路設計を単純化することができる、（４）読み出しに用いられるビット線は、全て互いに隣り合っているため、近傍の絶対値にまでプレチャージされる、（５）アレイ内にあるメモリセルの全てをプレチャージする必要が無いため、読み出し阻害効果が低減される、（６）アレイが複数のメモリユニットに分割されているため、冗長スキームを単純化することができる。
【００１７】
１又は複数の実施形態の詳細を、以下において図面と共に説明する。他の特徴、目的及び利点は、本明細書、図面及び請求項から明らかとなる。
【図面の簡単な説明】
【００１８】
例示的な実施形態を、以下において添付の図面と関連付けて説明する。ここで、同様の記号は類似の要素を意味するものとする。
【００１９】
図１は、本発明の一実施形態にかかる下部電極、スイッチング媒体及び上部電極を有するメモリセルを含む不揮発性メモリデバイスを示す。
【００２０】
図２Aは、本発明の一実施形態にかかる抵抗性メモリセルの抵抗スイッチング特性を示す。
【００２１】
図２Bは、本発明の一実施形態にかかる抵抗性メモリセルの抵抗スイッチング特性を示す。
【００２２】
図３Aは、２つの端子を有するメモリセルであって、上部電極にプログラム電圧Vpthを印加することによりON状態にされたメモリセルを示す。
【００２３】
図３Bは、２つの端子を有するメモリセルであって、上部電極に消去電圧Vethを印加することによりOFF状態にされたメモリセルを示す。
【００２４】
図４は、本発明の一実施形態にかかる非晶質又はアモルファスシリコン（a-Si）ベースのクロスバーメモリアレイ４００を示す。
【００２５】
図５は、本発明の一実施形態にかかる不揮発性メモリデバイスのブロック図を示す。
【００２６】
図６は、本発明の一実施形態にかかるメモリアレイを示し、当該メモリアレイはセンスアンプユニットに連結された複数のメモリユニットを含んでいる。
【００２７】
図７Aは、本発明の一実施形態にかかる、センスアンプユニット内に配置された複数のセンスアンプを示す。
【００２８】
図７Bは、本発明の一実施形態にかかるセンスアンプを示す。
【００２９】
本発明は、不揮発性メモリデバイス及び読み出し動作を同時に行うための回路に関する。
【発明を実施するための形態】
【００３０】
図１は、不揮発性メモリデバイス中のメモリセル１００（例：半導体メモリチップ）を示す。本発明の一実施形態によれば、メモリセルは、下部電極１０２、スイッチング媒体１０４、上部電極１０６を含む。スイッチング媒体１０４は、適切な制御回路を使用することにより、あらゆる値に選択的に設定できる抵抗を示したりリセットされたりする。本実施形態におけるセル１００は、２つの端子を有する抵抗性メモリデバイス（例：抵抗性ランダムアクセスメモリ（RRAM））である。
【００３１】
抵抗性メモリセルは、２つの端子を有するメモリセルであって、上部電極と下部電極との間にスイッチング媒体が配置されている。スイッチング媒体の抵抗は、電気信号を電極に印加することにより制御可能である。電気信号は、電流ベースであっても、電圧ベースであってもよい。ここで使用される用語「RRAM」又は「抵抗性メモリセル」は、強誘電性、磁化及び相変化を伴わない電気信号の印加により制御可能な抵抗を有するスイッチング媒体を使用するメモリセル又はメモリデバイスを意味する。
【００３２】
本実施形態では、メモリセル１００はアモルファスシリコンベースの抵抗性メモリセルであり、アモルファスシリコン（a-Si）をスイッチング媒体１０４として用いる。スイッチング媒体１０４の抵抗は、電圧の印加することでa-Si内で起こる導電性フィラメントの形成又は回収により変化する。上部電極１０６は、銀（Ag）を含む導電層であり、a-Si構造内でのフィラメント形成のイオン源として機能する。本実施形態においては銀が用いられるが、上部電極１０６は他の種々の適切な金属（例：金（Au）、ニッケル（Ni）、アルミニウム（Al）、クロム（Cr）、鉄（Fe）、マンガン（Mn）、タングステン（W）、バナジウム（V）、及びコバルト（Co））によっても形成可能であることが理解されるであろう。下部電極１０２は、ボロンドープ又は他のp型ポリシリコン電極であり、a-Si構造の下端面と接触している。
【００３３】
図２Aは、本発明の一実施形態にかかるセル１００の抵抗スイッチング特性を示す。スイッチング媒体１０４は、双極性スイッチングメカニズムを示す。スイッチング媒体１０４の極性及び上部及び下部電極１０６、１０２によりスイッチング媒体１０４に印加された電流の大きさに応じてスイッチング媒体１０４の抵抗が変化する。プログラム閾値電圧（又はプログラム電圧）Vpthと同じか又はそれよりも大きい正電圧が印加されると、セル１００はON状態（低抵抗状態）に変化する。一実施形態では、スイッチング媒体１０４及び上部電極１０６に用いられる材料に応じて、プログラム電圧は２ボルト〜５ボルトの範囲である。消去閾値電圧（又は消去電圧）Vethと同じか又はそれよりも大きい負電圧が印加されると、セル１００はOFF状態（高抵抗状態）に戻る。一実施形態では、消去電圧は‐２ボルト〜‐５ボルトの範囲である。印加された電圧の値が２つの閾値電圧の間にある場合、セルの状態は影響されず、これにより低電圧における読み出しプロセスを可能にする。セル１００が一旦特定の抵抗状態に設定されると、セル１００は一定の期間（又は保持期間）電力無しで情報を保持する。
【００３４】
図２Aは、本発明の一実施形態にかかるセル１００の非整流スイッチング特性を示す。下部電極に対する正電圧を上部電極に印加すると、上部電極１０６から下部電極１０２へ電流が流れる。他方、下部電極に対する負電圧を上部電極に印加すると、電流は逆の方向に流れる。
【００３５】
他方、図２Bは、本発明の他の実施形態にかかるセル１００の整流スイッチング特性を示す。下部電極に対する正電圧を上部電極に印加すると、上部電極１０６から下部電極１０２へ電流が流れるが、下部電極に対する負電圧を上部電極に印加しても、逆向きの電流は流れない。この実施形態においては、セル１００はダイオードのような挙動を示し、ダイオードと共に直列につながれた抵抗器を含む回路と等価なものとして表すことができる。後述されるように、セルを通じて流れる電流の量を制御することによって、セル１００が整流特性又は非整流特性のいずれかを示すように制御することができる。
【００３６】
図３A及び３Bは、本発明の一実施形態にかかるセル１００のON状態及びOFF状態におけるスイッチングメカニズムを示す。a-Si媒体１０４におけるスイッチングは、a-Si媒体１０４中のフィラメント領域における導電性フィラメント又は複数の導電性フィラメントの形成及び回収によるものである。導電性フィラメントの形成及び回収は、プログラム電圧及び消去電圧がセル１００の電極１０２、１０６に印加されることによる。
【００３７】
図３Aは、プログラム電圧Vpthを上部電極１０６に印加することでON状態にされたセル１００を示す。a-Siからなるスイッチング媒体１０４が下部電極１０２と上部電極１０６との間に提供される。スイッチング媒体１０４の上側部分は、金属領域（又は導電性経路）３０２を含み、当該金属領域は上部電極から下部電極１０２の上方約１０nmまで延びている。エレクトロフォーミングプロセスの間、後に印加されるスイッチング電圧（例：３〜５V）よりわずかに大きい電圧が上部電極１０６に印加されると、金属領域が形成される。この大きい電圧は、上部電極１０６から下部電極１０２への金属イオンの電界誘起拡散を引き起こし、これにより連続的導電性経路３０３が形成される。スイッチング媒体１０４の下側部分は、フィラメント領域３０４を規定している。エレクトロフォーミングプロセスの後、プログラム電圧Vpthを印加すると、この領域においてフィラメント３０５が形成される。領域３０３、３０５は、エレクトロフォーミングプロセスの間に一緒に形成可能である。フィラメント３０５は、スイッチング媒体の１０４の下側部分の欠陥部位にトラップされた一連の金属粒子を含む。当該金属粒子は、印加されたプログラム電圧Vpthが金属領域３０２から下部電極１０２へ向けて多くの金属イオンを押し出すのに十分な活性化エネルギーを提供し得たときにトラップされたものである。
【００３８】
フィラメント３０５は、非導電性スイッチング媒体により互いに分離された一群の金属粒子で構成されており、金属領域３０２内の経路３０３とは異なって連続的導電性経路を規定しないものと考えられている。フィラメント３０５は、実装に従って約２〜１０nm延びている。ON状態での導電メカニズムは、フィラメント３０５内の金属粒子を通じて電子トンネリングが起こることである。セル抵抗は、金属粒子３０６と下部電極１０２との間のトンネリング抵抗により支配される。金属粒子３０６は、フィラメント領域３０４内の金属粒子であって、下部電極１０２に最も近く且つON状態においてフィラメント領域３０４内にある最後の金属粒子である。
【００３９】
図３Bは、消去電圧Vethを上部電極に印加することでOFF状態にされたセル１００を示す。消去電圧は、a-Si内の欠陥部位にトラップされた金属粒子を除去するのに十分な電磁力を加え、フィラメント領域３０４内からフィラメントの少なくとも一部を回収する。OFF状態において、ON状態の間に金属粒子３０６と下部電極との間の距離より大きな距離を隔てて、下部電極の最も近くにある金属粒子３０８が下部電極から分離される。金属粒子３０８と下部電極との間の距離が増大することによって、セル１００はON状態と比較して高い抵抗状態に置かれる。一実施形態では、ON/OFF状態の抵抗比は１０E３〜１０E７の間の範囲である。セル１００は、ON状態においては抵抗器のように振る舞い、OFF状態においてはキャパシタのように振る舞う（つまり、OFF状態においてスイッチング媒体は有意な量の電流を導電せず、誘電体として振る舞う）。ある実装では、抵抗はON状態において１０E５オームであり、OFF状態において１０E１０オームである。他の実装では、抵抗はON状態において１０E４オームであり、OFF状態において１０E９オームである。さらに他の実装では、抵抗はOFF状態において少なくとも１０E７オームである。
【００４０】
図２A及び２Bに示されるように、セル１００を通じて流れる電流の量を制御することにより、セル１００がダイオードのような挙動を示すように制御することができる。セル１００を通じて流れる電流の量が閾値より少ないと、セルはダイオードのような挙動を示し、結果として下部電極から上部電極への逆電流が流れることが防止される。一実施形態では、閾値電流は１０μAであり、電流の量が１０μA以上であるときはセルは非整流特性を示し（図２Aを参照）、電流の量が１０μA未満であるときはセルは整流特性（図２Bを参照）を示す。電流閾値は、実装（例：使用される材料及びセルのサイズ）に応じて異なる。
【００４１】
負の電位を下部電極１０２に印加すると、下部電極１０２の最も近くにある金属粒子３０６（図３Aを参照）は、フィラメント領域３０４から取り除かれることなく僅かに上昇すると考えられている。結果として金属粒子３０６と下部電極１０２との間の距離が増大し、これにより抵抗が増大し、下部電極から金属粒子３０６へ電流が流れることが防がれる。しかしながら、電流が閾値レベルと同じか又はそれよりも大きい場合には、大きな電流が下部電極から金属粒子３０６を通じで流れる。
【００４２】
図４は、本発明の一実施形態にかかる非晶質又はa-Siベースのクロスバーメモリアレイ４００を示す。クロスバーメモリアレイ４００は、第１方向に沿って延びるパラレルアレイの下部電極４０２を含む。一実施形態では、下部電極４０２は下部金属（図示せず）及び下部金属上に形成されるp型ポリシリコン（図示せず）を含む。下部電極４０２は本実施形態においてはナノスケールである。例えば、下部電極４０２は幅が約４０nmであり、ピッチが約６０nmである。
【００４３】
パラレルアレイの上部電極４０４は、下部電極４０２と交差するように第２方向に沿って延びている。上部電極４０４は、フィラメントを形成するイオンを供給可能な金属（例：銀（Ag）、金（Au）、ニッケル（Ni）、アルミニウム（Al）、クロム（Cr）、鉄（Fe）、マンガン（Mn）、タングステン（W）、バナジウム（V）及びコバルト（Co））を含む。一実施形態では、上部電極４０４と下部電極４０２は互いに直交している。上部電極４０４は、約６０nmの幅と約１５０nmのピッチを有するナノワイヤである。
【００４４】
２本のアレイの各交点４０６は、２つの端子を有する抵抗性メモリセル４０８を規定する。各交点４０６におけるメモリセル４０８は、スイッチング層４１０により隔てられた２つの電極を含む。スイッチング層又は構造の幅は、下部電極の幅と同じかそれより狭くてもよい。いくつかの実施形態では、クロスバーメモリアレイ内の各メモリセルは単一ビットを格納可能である。他の実施形態では、メモリセルはマルチレベル抵抗を示し、よって各セルに複数ビットが格納可能となっている。
【００４５】
本実施形態では、スイッチング層４１０はアモルファスシリコン又は他の非晶質シリコンを含む。ここで使用される用語「アモルファスシリコン」は、実質的にアモルファス相であって、結晶シリコンの小さな粒を含んでいてもよいシリコン材料を意味する。ここで使用される用語「非晶質シリコン」は、制御可能な抵抗を示すアモルファスシリコン又はアモルファスポリシリコン、これらの組み合わせ等を意味する。
【００４６】
一実施形態では、上述のクロスバーメモリアレイは、シリコン基板上に製造可能である。一実施形態では、シリコン−ゲルマニウム基板が用いられる。他の実施形態では、III-V型半導体化合物（例：ガリウム砒素（GaAs）、窒化ガリウム（GaN）、窒化ホウ素（BN）等）又はII-VI型半導体化合物（例：セレン化カドミウム、テルル化亜鉛等）が基板として使用可能である。
【００４７】
図５は、本発明の一実施形態にかかる不揮発性抵抗性メモリデバイス５００のブロック図を示す。デバイス５００は、複数のメモリユニットを有するメモリアレイ２５０を含む。各メモリユニットは選択トランジスタ（図６を参照）と関連付けられており、複数の抵抗性メモリセルを含む。行デコーダ５０４は、操作すべき抵抗性メモリセルのアドレスを受け取り、選択された抵抗性メモリセルのメモリユニットと関連付けられたワード線を選択する。制御電圧（例：Vcc）が次に印加され、そのメモリユニット関連付けられている選択トランジスタがONにされる。センスアンプユニット５０６は、読み出し電圧を選択されたメモリユニット内の複数のセルに同時に印加され、これらのセルが読み出される。ソーススイッチ５０８は、選択されたメモリユニットのソース線で実行される動作に適した電圧を印加する。センスアンプユニットは、選択されたメモリセルのそれぞれから出力された電圧を検知し、それが消去されているか、プログラムされているかを判断する。出力バッファ５１０はセンスアンプ５０６により検出されたデータを受け取り、イネーブル信号の出力に応じてこのデータをデータバスへ出力する。
【００４８】
図６は、本発明の一実施形態にかかるセンスアンプユニット６０２に連結されたメモリアレイ６００を示す。メモリアレイ６００は、複数のメモリユニット６０２、６０４、６０６及び６０８を含む。説明の便宜上、４つのメモリユニットのみが示されているが、当業者であれば実装に応じて妥当な数のメモリユニットが提供されてもよいことを理解するであろう。さらに別の実施形態では、メモリアレイ６００はさらに大きなアレイ（図示せず）のサブアレイであってもよい。このような構成では、読み出し動作のの対象となるサブアレイを選択するために、サブアレイ６００に選択トランジスタが割り当てられていてもよい。
【００４９】
図６に示されるように、複数の選択トランジスタ６１０、６１２、６１４及び６１６は、それぞれメモリユニット６０２、６０４、６０６及び６０８に割り当てられている。複数のグローバルワード線６１８及び６２０が所定の方向に延びて選択トランジスタ６１０、６１２、６１４及び６１６の制御端子を連結している。第１グローバルワード線６１８は、選択トランジスタの第１グループ（又は選択トランジスタ６１０及び６１２）に連結されている。第２グローバルワード線６２０は、選択トランジスタの第２グループ（又は選択トランジスタ６１４及び６１６）に連結されている。読み出し動作の対象となるメモリユニットの選択は、そのメモリユニットに割り当てられた選択トランジスタを選択することで部分的に行われる。選択トランジスタの選択は、グローバルワード線（又は第１ワード線）６１８及び６２０のうちの一つに電圧を印加することで行われる。
【００５０】
第１ソース線６２２は、第１グループ内の選択トランジスタ６１０及び６１２のソースに連結されている。第２ソース線６２３は、第２グループ内の選択トランジスタ６１４及び６１６のソースに連結されている。本実施形態では、第１グローバルワード線（又は第２グローバルワード線）と第１ソース線（又は第２ソース線）は、同一グループの選択トランジスタに連結されている。他の実施形態では、第１グローバルワード線及び第１ソース線は、互いに異なるグループの選択トランジスタに連結されている（例えば、第１グローバルワード線はトランジスタ６１０のゲートに連結され、第１ソース線はトランジスタ６１０及び６１４のソースに連結されている）。
【００５１】
各メモリユニット６０２、６０４、６０６、６０８は、情報を格納するための複数の抵抗性メモリセル６２４、６２６、６２８、６３０を含んでいる。抵抗性メモリセルは、２つの電極の間にスイッチング媒体（図示せず）を有しており、実装に従って１又は複数ビットの情報を格納している。スイッチング媒体の抵抗は、電極に電気信号を印加することによって制御可能である。電気信号は、電流ベース又は電圧ベースであってもよい。抵抗性メモリセル６２４の一例は、前述のメモリセル１００である。
【００５２】
本実施形態では、各メモリユニットに８つの抵抗性メモリセルが提供される。他の実施形態では、各メモリユニットに１６の抵抗性メモリセルが提供される。当業者であれば、各メモリユニットの抵抗性メモリセルの数が実装に応じて変化し得ることを理解するであろう。
【００５３】
各抵抗性メモリセルは、ビット線６３１に連結された第１エンドと、ローカルワード線６３２、６３４、６３６、６３８に連結した第２エンドとを有している。ローカルワード線は、各メモリユニットに提供されている。メモリユニットに割り当てられた選択トランジスタのドレインは、当該メモリユニットに対応するローカルワード線に連結されている。これによって、メモリユニット内の全ての抵抗性メモリセルが、当該メモリユニットに共通のローカルワード線に連結され、当該メモリユニットに対応する選択トランジスタのドレインとコモンノードを共有する。
【００５４】
メモリアレイ６００は、一つのメモリユニット内の抵抗性メモリセルの数と同じ数のビット線６３１を少なくとも含んでいる。一実施形態では、ビット線の数は、行に沿って配置された抵抗性メモリセルの数に対応している。
【００５５】
センスアンプユニット６０２は、読み出し動作の対象として選択されたビット線に読み出し電圧を印加するための複数のセンスアンプを含んでいる（図７Aを参照）。一実施形態では、センスアンプの数は、メモリユニット内の抵抗性メモリセルの数に対応しており、読み出し動作のために選択されたメモリユニット内の全ての抵抗性メモリセルに読み出し電圧を同時に印加することができる。
【００５６】
図７Aは、本発明の一実施形態にかかるセンスアンプユニット７００内に提供される複数のセンスアンプ７０２、７０４及び７０６を示す。センスアンプユニット７００内に提供されるセンスアンプの数は、メモリユニットに提供される抵抗性メモリセルの数に対応している。各メモリユニットに８つの抵抗性メモリセルが提供されている場合、読み出し動作の対象として選択されたメモリユニット内にある８つの抵抗性メモリセルのそれぞれに連結されたビット線に読み出し電圧を印加するために８つのセンスアンプが提供される。本発明の一実施形態では、選択メモリユニット内の８つの抵抗性メモリセルの全てが実質的に同時に読み出される。
【００５７】
各センスアンプ７０２、７０４、７０６は、実行される動作に応じてビット線に印加される電圧を制御する。センスアンプは、読み出し動作のために選択されるメモリユニットのアドレスを受け取る。センスアンプは、受け取ったアドレスに応じて偶数ビット線BL10、BL20、BLn0又は奇数ビット線BL11、BL21、BLn1に読み出し電圧を印加する。図７Aに示される実施形態では２つのメモリユニットが１行に配置されているため、各センスアンプは、２本のビット線と関連付けられている。例えば、メモリアレイ１行に８つのメモリユニットがある場合、各センスアンプは８本のビット線と関連付けられる。
【００５８】
図７Bは、本発明の一実施形態にかかるセンスアンプ７２０を示す。センスアンプ７２０はアンプ７２２（又は演算増幅器）及びセンスアンプ抵抗器Rsa（又はリファレンス抵抗器）を含んでいる。一実施形態では、アンプ７２２は電流センスアンプ（又はトランスインピーダンスアンプ）であり、アンプにより検出された電流に応じた電圧を出力するように構成されている。アンプ７２２は、リファレンス電圧Vrefを受け取るための第１入力端子を有し、読み出し動作の対象として選択されたビット線に印加する読み出し電圧を生成する。第１入力端子は、接地されているか、又はそのビット線が読み出し動作の対象として選択されていない場合にはフロートされている。第２入力端子は、メモリユニットの抵抗性メモリセルRcellの一端に連結されている。抵抗性メモリセルRcellは、図１のメモリセル１００（又は図６に示されたもの）に対応する。センス抵抗器Rsaの一端はアンプ７２２の第２入力端子に連結されており、他端はアンプ７２２の出力端子に連結されており、フィードバックループをなしている。読み出し動作の間、アンプ７２２の第２端子及びセンス抵抗器Rsaのフィードバックループは、協同して抵抗性メモリセルRcellに読み出し電圧を提供する。
【００５９】
電流が抵抗性メモリセルRcellを通じて流れない場合（つまり、抵抗性メモリセルが消去状態にある場合）には、第１及び第２端子間の電圧差は変化しないため、アンプ７２２は低い電圧を出力する。電流が抵抗性メモリセルRcellを通じて流れる場合（つまり、抵抗性メモリセルがプログラム状態にある場合）には、アンプ７２２は高い電圧を出力する。電流が流れることにより、第２端子の電圧が僅かに（例えば、５０mV以下）下がる。電圧の僅かな降下であっても、第１及び第２端子間の電圧差は増大し、結果としてアンプ７２２に高い電圧を出力させることとなる。本実施形態では、第２端子（つまり、選択されたビット線）における電圧降下は最小限に抑えられ、選択されたビット線と選択されていないビット線との間の電圧差が制限されるため、電流のスニーク経路が生じない。ビット線に実質的に異なる電圧レベルが与えられると、メモリアレイ６００内のスニーク経路が増大する。一実施形態では、アンプ７２２は電流センスアンプであるため、抵抗性メモリセルRcellの抵抗状態を検出することができ、よってビット線が実質的に異なる電圧レベルを有さないようにすることができる。
【００６０】
一実施形態では、読み出し電圧は０．５V〜２Vであり、好ましくは約１Vである。第１入力端子に入力される参照電圧は、０．７Vである。メモリセルの抵抗状態が印加される読み出し電圧により変化しないよう、プログラム電圧より小さい限りにおいて読み出し電圧を実装に従って変化させてもよい。
【００６１】
図５、６、７A及び７Bに示されるように、本発明の一実施形態にかかる読み出し電圧は次の通りである。説明の便宜上、図中開示されるコンポーネントは同じ実施形態のものであると解される（例：センスアンプ５０６、６０２及び７００は同じセンスアンプを示すものと解される）。行デコーダ５０４及びセンスアンプユニット５０６は、読み出し対象となるメモリユニットのアドレスを受け取る。読み出し対象となるメモリユニットは、メモリアレイ５０２、６００内のいずれのメモリユニットであってもよい。本図においては、読み出し対象となるメモリユニットはメモリユニット６０２である。
【００６２】
行デコーダは、第１グローバルワード線６１８を活性化し、電圧（例：Vcc）を印加して第１メモリユニット６０２に割り当てられた選択トランジスタ６１０をONにする。これにより、メモリユニット６０２内の抵抗性メモリセルが同時的に読み出し可能となる。選択トランジスタ６１０と同じ行に存在する選択トランジスタ６１２もONになる。選択トランジスタ６１２に連結され且つメモリユニット６０４に割り当てられた抵抗性メモリセルは、しかしながら、以下において説明するように、センスアンプユニット６０２により選択されないため、読み出しされない。従って、スニーク経路が生じることを防ぐため、メモリユニット６０４のメモリセル６２６に関連付けられたビット線をプレチャージする必要が無い。選択されていない第２グローバルワード線６２０は、接地され、選択トランジスタ６１４及び６１６はOFFのままである。
【００６３】
センスアンプユニット５０６、６０２、７００は受け取ったアドレスに応じて活性化すべきメモリユニットを選択する。つまり、センスアンプ７０２、７０４、７０６はそれぞれ、メモリユニット６０２に連結されたビット線BLn、BL21、BLniを選択する。これらのビット線のそれぞれに読み出し電圧が印加される。選択されていないビット線BLio、BL2o、BLn0は、接地されているか、フロートされている。従って、読み出し動作において、選択トランジスタ６１２がグローバルワード線６１８により活性化されても、メモリユニット６０４の抵抗性メモリセルは活性化されない。一実施形態では、読み出し電圧は２V以下（例：１V）であり、抵抗性メモリセルの抵抗状態を変化させることなく抵抗性メモリセルを読み出すことができる。用いられる読み出し電圧は、実装に応じて変化し得る。
【００６４】
選択トランジスタ６１０のソースに連結された第１ソース線６２２は接地され、読み出し対象となっているメモリユニット６０２のうち読み出し対象となっている抵抗性メモリセルに電流経路を提供する。選択トランジスタ６１２のソースも接地されているが、センスアンプユニット６０２はメモリユニット６０２に連結されたビット線のみを活性化するため、読み出し動作に影響を与えない。選択されていない選択トランジスタ６１４及び６１６に連結された第２ソース線６２３は、特定の実装に応じて接地されていても、フロートされていてもよい。
【００６５】
本実施形態では、同じ行にある選択トランジスタはグローバルワード線とソース線とを共用している。選択されたメモリユニット６０２の抵抗性メモリセルのみが同時に読み出され、選択されていないメモリユニット６０４の抵抗性メモリセルが読み出されないような動作を確実に実行するため、行デコーダ５０４及びセンスアンプユニット５０６、６０２、７００が併用される。
【００６６】
他の実施形態では、選択トランジスタがグローバルワード線及びソース線を共用しないようにメモリアレイ内のメモリユニットが配置されている。例えば、メモリユニット６０２の選択トランジスタ６１０は、グローバルワード線６１８及びソース線６２２に連結されている。メモリユニット６０４の選択トランジスタ６１２は、グローバルワード線６１８及びソース線６２３に連結されている。メモリユニット６０６の選択トランジスタ６１４は、グローバルワード線６２０及びソース線６２２に連結されている。メモリユニット６０８の選択トランジスタ６１６は、グローバルワード線６２０及びソース線６２３に連結されている。本実施形態では、主として所望の選択トランジスタを選択することにより、読み出し対象となるメモリユニットが選択される。
【００６７】
読み出し動作においては、メモリユニット６０２内の抵抗性メモリセル６２４はセンスアンプユニット６０２により同時に読み出される。各メモリセル６２４に読み出し電圧が印加される。選択トランジスタ６１０がONにされ且つ接地されているため、メモリセル６２４が低抵抗状態にある場合には、ビット線に印加された読み出し電圧により電流がメモリセル６２４及び選択トランジスタ６１０を通じて流れる。このようなメモリセルに割り当てられたセンスアンプ７２０は高い電圧を出力する。メモリセル６２４が高抵抗状態にある場合には、ビット線に印加された読み出し電圧はメモリセル６２４を通じて電流が流れるのには不十分であり、よって選択トランジスタ６１０には電流が流れない。このような消去メモリセルに割り当てられたセンスアンプ７２０は、低い出力電圧を維持する。
【００６８】
センスアンプ７２０による出力電圧に基づき、センスアンプ７００は選択されたメモリユニットの内のメモリセルがプログラム状態であるか消去状態であるかを判断する。高い電圧を出力したセンスアンプ７２０は、そのメモリセルがプログラム状態にあることを示唆する。低い電圧を出力したセンスアンプ７２０は、そのメモリセルが消去状態にあることを示唆する。メモリユニット６０２内のメモリセル６２４はこのようにして同時に読み出しされる。
【００６９】
多くの実施形態が説明されてきた。例えば、ここに開示される読み出しアルゴリズムは、トランジスタにより制御されるビットの数が物理的なワード線の総数と同じである限りにおいて純粋なクロスバーアレイへ適用することができる。ここに開示されるメモリセルは、抵抗性メモリセルであるが、しかし、他の種類のメモリセル（例：相変化ランダムアクセスメモリ）を使用することもできる。当業者は、本発明の趣旨及び範囲を逸脱することなく変更を行うことが可能であることを理解するであろう。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【国際調査報告】
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