(57)【要約】  第１供給電圧レールと第２供給電圧レールと第１差動入力段と第２差動入力段とスイッチング手段とを備え、・第２供給電圧レールは第１供給電圧レールにおける電圧よりも小さい電圧を供給し、・第１差動入力段は第１電流源を介して第１供給電圧レールに接続された１組の第１トランジスタを有しており、・第２差動入力段は第２電流源を介して第２供給電圧レールに接続された１組の第２トランジスタを有しており、・スイッチング手段は、入力電圧が上昇する際に差動入力電圧信号の電圧値が所定の第１電圧閾値を上回る場合には第１差動入力段をオフして第２差動入力段をオンにし、入力電圧が降下する際に差動入力電圧信号の電圧値が所定の第２電圧閾値を下回る場合には、第２差動入力段をオフして第１差動入力段をオンにする、レール・ツー・レール入力電圧範囲を有する差動増幅器。本発明は特にバイオセンサ分野に使用可能である。
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【特許請求の範囲】
【請求項１】
第１供給電圧レールと、第２供給電圧レールと、差動入力電圧信号を増幅するための第１差動入力段（１１−Ｐ）と、差動入力電圧信号を増幅するための第２差動入力段（１１−Ｎ）と、スイッチング手段（５０）とを備える、レール・ツー・レール入力電圧範囲を有する差動増幅器であって、
・前記第２供給電圧レールは、前記第１供給電圧レールにおける電圧よりも小さい電圧を供給し、
・前記第１差動入力段（１１−Ｐ）は、第１電流源（１２−Ｐ）を介して前記第１供給電圧レールに接続された１組の第１トランジスタ（Ｔ１１，Ｔ１２）を有しており、
・前記第２差動入力段（１１−Ｎ）は、第２電流源（１２−Ｎ）を介して前記第２供給電圧レールに接続された、前記第１トランジスタ（Ｔ１１，Ｔ１２）に対して相補的な１組の第２トランジスタ（Ｔ１３，Ｔ１４）を有しており、
・前記スイッチング手段（５０）は、入力電圧が上昇する際に、前記差動入力電圧信号の電圧値が所定の第１電圧閾値（Ｖｌｏｗ）を上回る場合には、前記第１差動入力段（１１−Ｐ）をオフして前記第２差動入力段（１１−Ｎ）をオンにし、入力電圧が降下する際に、前記差動入力電圧信号の電圧値が、前記第１電圧閾値（Ｖｌｏｗ）の上側にある所定の第２電圧閾値（Ｖｈｉｇｈ）を下回る場合には、前記第２差動入力段（１１−Ｎ）をオフして前記第１差動入力段（１１−Ｐ）をオンにする、
ことを特徴とする差動増幅器。
【請求項２】
前記電流源（１２−Ｐ；１２−Ｎ）と前記供給電圧レールとの間に、それぞれ１つのカレントミラー（１３−Ｐ；１３−Ｎ）が設けられている、
ことを特徴とする請求項１記載の差動増幅器。
【請求項３】
前記スイッチング手段（５０）は、
・前記第１電流源（１２−Ｐ）と前記第１供給電圧レールとの間に接続された制御可能な第１スイッチング素子（５１）と、
・前記第２電流源（１２−Ｎ）と前記第２供給電圧レールとの間に接続された制御可能な第２スイッチング素子（５２）と、
・ヒステリシスを有するコンパレータ（５３）と
を有しており、
前記コンパレータ（５３）の出力側は、前記第１スイッチング素子（５１）の制御入力側および第２スイッチング素子（５２）の制御入力側に接続されている、
ことを特徴とする請求項１または２記載の差動増幅器。
【請求項４】
前記コンパレータ（５３）は、調整可能な電圧閾値（Ｖｌｏｗ，Ｖｈｉｇｈ）を有する、
ことを特徴とする請求項３記載の差動増幅器。
【請求項５】
前記制御可能なスイッチング素子（５１，５２）はトランジスタ（Ｔ５１，Ｔ５２）として構成されている、
ことを特徴とする請求項３または４記載の差動増幅器。
【請求項６】
前記コンパレータ（５３）の入力側は、前記差動入力段（１１−Ｐ，１１−Ｎ）の正の電圧入力側に接続されている、
ことを特徴とする請求項３から５のいずれか一項記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レール・ツー・レール入力電圧範囲を有する差動増幅器に関する。
【０００２】
差動増幅器は、アナログ回路を実現するための重要なレベルの基本回路ブロックである。差動増幅器は、基本的にＣＭＯＳ（相補形金属酸化膜半導体）またはバイポーラ技術において、オペアンプまたはトランスコンダクタアンプとして実現される。差動増幅器の特性は、電力消費、帯域幅、増幅度、ノイズ特性等の種々のパラメータによって規定されている。差動増幅器の特別な特性の１つがその入力電圧範囲である。この入力電圧範囲は、回路の供給電圧に関連してその回路によって処理可能な電圧範囲である。特別な回路技術による手段が無ければ、入力電圧範囲は典型的には供給電圧範囲よりも小さい。
【０００３】
しかしながら、所与の技術に関してとり得る電圧範囲全体を入力側で処理できることが有利であるか、またはむしろ必須であるような用途群が存在する。このような用途群は、例えば小さい供給電圧しか有さない最新の半導体加工において存在する。"低電力"動作のために定格電圧よりも小さい電圧で作動される昔の半導体加工に関しても、この必要性は生じている。センサ機器においても、処理すべきセンサ信号が、差動増幅器の入力電圧範囲全体に渡って処理できる必要がある程広い範囲内に存在するということが起こり得る。
【０００４】
入力電圧範囲が供給電圧範囲に相当する差動増幅器−通常は"レール・ツー・レール差動増幅器"と呼ばれる−が基本的に公知である。
【０００５】
図１は、通例のＣＭＯＳ回路技術を使用した差動増幅器の差動入力段を一例とした、レール・ツー・レール入力電圧範囲を実現する場合の基本的な課題を図示している。本発明と同じく従来技術も、以下では常にＣＭＯＳ技術での実現に基づいて説明する。しかしながら同様にして、バイポーラ技術における実現も可能である。
【０００６】
図１の左側部分は、並列接続された１組のｎ−ＭＯＳトランジスタ２ａ，２ｂを有する差動入力段の実現を概略的に示す。これらのｎ−ＭＯＳトランジスタ２ａ，２ｂは、電流源３を介して、低圧側の供給電圧ＶＳＳを供給する供給電圧レール４に接続されている。この回路装置によれば、とりわけ供給電圧範囲の高圧側レベルＶＤＤにおいても高い電圧レベルを処理することができる。しかしながらこの回路装置は、とりわけ供給電圧範囲の低圧側レベルＶＳＳにおいては低い電圧レベルのために機能することができない。というのは、トランジスタ２ａ，２ｂの制御端子における制御電圧は、所要のアナログ動作点においてトランジスタ２ａ，２ｂを作動させるためにはもはや十分でないからである。
【０００７】
これに代えて、図１の右側部分に概略的に図示したように、並列接続された１組のｐ−ＭＯＳトランジスタ２ａ’，２ｂ’を有する差動入力段１’を実現することができ、これらのｐ−ＭＯＳトランジスタは、電流源３’を介して、高圧側の供給電圧ＶＤＤを供給する供給電圧レール５に接続されている。しかしながらこの場合には相補的な状態が生じる。つまりこの回路装置によれば、とりわけ供給電圧範囲の低圧側レベルＶＳＳにおいては低い電圧レベルを処理することが可能となるが、しかしながらこの回路装置は、とりわけ供給電圧範囲の高圧側レベルＶＤＤにおいては高圧側の電圧レベルのために機能しない。
【０００８】
これらの供給電圧レールはしばしば"レール"とも呼ばれ、このことが"レール・ツー・レール"という呼び名の根拠となっている。
【０００９】
レール・ツー・レール入力電圧範囲を実現するための基本的に公知の解決アプローチは、図１に基づいて説明したこれらの回路装置の並列回路にある。この場合には、供給電圧範囲の低圧側レベルＶＳＳにおける入力電圧は、１組のｐ−ＭＯＳトランジスタによって処理され、これに対して供給電圧範囲の高圧側レベルＶＤＤにおける入力電圧は、１組のｎ−ＭＯＳトランジスタによって処理される。中間レベルは、具体的な実施形態に応じて基本的に２つの入力段によって処理することができる。
【００１０】
差動入力段の主なタスクは、いわゆる小信号パラメータである、所望の入力の傾きまたは相互コンダクタンスｇｍを供給することである。この際、入力電圧信号は電流信号に変換され、その後この入力信号は差動増幅器の出力段において、負荷素子を介して、増幅された電圧信号へと逆変換される。入力の傾きｇｍは、増幅度または制御安定性のような基礎となる回路特性にとって非常に重要である。したがって設計過程において、このパラメータのコントロールおよび数値設定が重要である。入力の傾きｇｍに関して所望の最適化した一定の値は、従来方法では、適切な動作点におけるバイアス条件によって調整される。このことは、レール・ツー・レール差動増幅器に関して、ｎ−ＭＯＳ分岐とｐ−ＭＯＳ分岐に対して別個に行われる。
【００１１】
"バイアス電流の制御による一定の入力の傾きｇｍ"の原理に従った、従来のようにレール・ツー・レール差動増幅器を実現するための具体例が、図２に示されている。このような回路装置は、例えば刊行物J.H. Huijsing et al.著の『Low-voltage operational amplifier with rail-to-rail input and Output ranges』IEEE J. Solid State Circuits, vol 20, no.6, 1144-1150頁, 1985年、および、M. Augustyniak et al.著の『A 24x16 CMOS-based chronocoloumetric dna microarray』, Tech Dig. ISSCC, 59-68頁, 2006年から公知である。
【００１２】
この図では例えばＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）として構成されているトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ１４が、公知のように、従来のレール・ツー・レール差動増幅器の相補的な差動入力段を構成するように配線されている。トランジスタＴ１１，Ｔ１２から形成される第１差動入力段１１−Ｐ（ｐ−差動入力段）には、第１電流源１２−Ｐから、トランジスタＴ２１，Ｔ２２によって実現されている第１カレントミラー１３−Ｐを介して、第１バイアス電流Ｉｐが供給される。ここで第１電流源１２−Ｐは、高圧側の供給電圧ＶＤＤを供給する第１供給電圧レール（図示しない）に接続されている。同じように、トランジスタＴ１３，Ｔ１４から形成される第２差動入力段１１−Ｎ（ｎ−差動入力段）には、第２電流源１２−Ｎから、トランジスタＴ３１，Ｔ３２によって実現されている第２カレントミラー１３−Ｎを介して、第２バイアス電流Ｉｎが供給される。トランジスタＴ２１，Ｔ２２から形成される第１差動入力段１１−Ｐを精確に複製する、トランジスタＴ１５，Ｔ１６から形成されたレプリカｐ−差動入力段１５には、トランジスタＴ２３に接続されたトランジスタＴ２１によって形成される第３カレントミラー１４を介して、第１バイアス電流Ｉｐが供給されている。ここで第２電流源１２−Ｐは、低圧側の供給電圧ＶＳＳを供給する第２供給電圧レール（図示しない）に接続されている。レプリカｐ−差動入力段１５は、トランジスタＴ４１，Ｔ４２から形成される第４カレントミラー１６を介して、トランジスタＴ３１，Ｔ３２の制御端子に接続されている。
【００１３】
この回路装置は、低圧側の供給電圧ＶＳＳによって開始する入力電圧に対して、回路がまず第１差動入力段１１−Ｐだけを介して作動されるようにする。第２差動入力段１１−Ｎはオフされている。というのは、第２バイアス電流ＩｎはトランジスタＴ４１を流れるからである。このことは、カレントミラーチェーンＴ２１，Ｔ２３，Ｔ４２，Ｔ４１を適切に数値設定することによって達成される。上昇する入力電圧値に対しては、トランジスタＴ２２は自身の飽和領域から駆動され、電流が低下し、ひいては入力の傾きｇｍも低下する。この過程は、トランジスタＴ２３に接続されたレプリカｐ−差動入力段１５によっていわば複製される。レプリカｐ−差動入力段１５において電流が低下すると、トランジスタＴ４２を介して、トランジスタＴ４１における制御電流が低下することとなる。これによってここでも結果的に、トランジスタＴ４１を流れる第２差動入力段１１−Ｎのバイアス電流Ｉｎがより少なくなり、したがって第２差動入力段１１−Ｎを作動させるためにより多くのバイアス電流を使用することが可能となる。したがって図２の回路装置の基礎となる原理は、第１差動入力段１１−Ｐにおいて減少する入力の傾きｇｍを、第２差動入力段１１−Ｎにおいて増加する入力の傾きによって補償することにある。
【００１４】
この場合の欠点は、このために比較的複雑な回路が必要となってしまうことであり、とりわけレプリカｐ−差動入力段は要求スペースが大きく、これがコスト増加にもなってしまう。さらに図２の回路装置は、図３に図示しているような、入力電圧に対する入力の傾きｇｍの推移をとる。この図では、第１差動入力段１１−Ｐの動作と第２差動入力段１１−Ｎの動作との間の移行領域において、つまり図示した実施例ではおよそ２Ｖと２．５Ｖの間の範囲において、入力の傾きにおいて著しいオーバーシュートが生じていることが明らかに認識でき、このことは例えば制御安定性の観点から非常に不利である。
【００１５】
この効果は図４にも図示されている。図４には、太線で図示された定格時ｔｍ（typical mean）に対する入力電圧と、定格時に降下するいくつかのいわゆる"コーナーケース"に対する入力電圧とに依存している、制御安定性にとって重要な位相余裕が図示されている。高い制御安定性は、高い位相余裕によってのみ保証することができる。一般的に約７０°までの位相余裕は許容できるものとみなされる。しかしながら、例えば電気化学反応を作動させるための制御回路のような多くの用途例においては、できるかぎり高い位相余裕を獲得すべきである。図４は、図２の回路装置の位相余裕が、第１差動入力段１１−Ｐの動作と第２差動入力段１１−Ｎの動作の間の移行領域において、つまりおよそ２Ｖと２．５Ｖの間において、６５°に至るまでの値に降下している様子を図示している。
【００１６】
したがって本発明の課題は、回路技術的に簡単な手段によって入力電圧範囲全体に亘ってできるだけ一定の入力の傾きを保証する、レール・ツー・レール入力電圧範囲を有する差動増幅器を提供することである。
【００１７】
この課題は、第１供給電圧レールと、第２供給電圧レールと、差動入力電圧信号を増幅するための第１差動入力段と、差動入力電圧信号を増幅するための第２差動入力段と、スイッチング手段とを備える、レール・ツー・レール入力電圧範囲を有する差動増幅器であって、
・前記第２供給電圧レールは、前記第１供給電圧レールにおける電圧よりも小さい電圧を供給し、
・前記第１差動入力段は、第１電流源を介して前記第１供給電圧レールに接続された１組の第１トランジスタを有しており、
・前記第２差動入力段は、第２電流源を介して前記第２供給電圧レールに接続された、前記第１トランジスタに対して相補的な１組の第２トランジスタを有しており、
・前記スイッチング手段は、入力電圧が上昇する際に、前記差動入力電圧信号の電圧値が所定の第１電圧閾値を上回る場合には、前記第１差動入力段をオフして前記第２差動入力段をオンにし、入力電圧が降下する際に、前記差動入力電圧信号の電圧値が、前記第１電圧閾値の上側にある所定の第２電圧閾値を下回る場合には、前記第２差動入力段をオフして前記第１差動入力段をオンにする、
ことを特徴とする差動増幅器によって解決される。
【００１８】
本発明によれば、従来技術から公知のアプローチとは異なり、一つの差動入力段から、当該差動入力段に対して相補的な差動入力段への連続的な移行は行われず、所定の電圧閾値に到達すると"急激に"切り換えられる。このようにして、一方の差動入力段から他方の差動入力段への処理の交替領域における、入力の傾きの望まれないオーバーシュートが阻止され、このことは位相余裕および増幅度に関して回路性能の改善に寄与する。
【００１９】
本発明の１つの実施形態によれば、スイッチング手段は、第１電流源と第１供給電圧レールとの間に接続された制御可能な第１スイッチング素子と、第２電流源と第２供給電圧レールとの間に接続された制御可能な第２スイッチング素子と、ヒステリシスを有するコンパレータとを有しており、該コンパレータの出力側は、第１スイッチング素子の制御入力側および第２スイッチング素子の制御入力側に接続されている。これらのスイッチング素子は有利にはトランジスタとして構成されている。
【００２０】
とりわけトランジスタの形態のスイッチング素子を制御する、ヒステリシスを有するコンパレータ（しばしばシュミットトリガとも呼ばれる）の使用は、回路技術的に特に簡単な実現であり、これによって従来技術に比べて格段に省スペースになり、ひいては格段に省コストになる。
【００２１】
本発明の１つの実施形態においては、コンパレータは、調整可能な電圧閾値を有する。これによって本発明の差動増幅器を種々の具体的な用途例の具体的な要求に適合させることができ、したがって汎用的に使用することが可能となる。
【００２２】
本発明の別の１つの実施形態によれば、コンパレータの入力側は、差動入力段の正の電圧入力側に接続されており、これによって回路トポロジは一層簡単になる。
【００２３】
本発明のさらなる特徴および利点は、以下に図面に基づいて説明する実施形態から明らかとなる。
【図面の簡単な説明】
【００２４】
【図１】図１は、従来技術による差動増幅器のｎ−ＭＯＳ差動入力段およびｐ−ＭＯＳ差動入力段を示す概略図である。
【図２】図２は、従来技術によるレール・ツー・レール差動増幅器を示す概略図である。
【図３】図３は、図２の差動増幅器のための入力電圧に依存した入力の傾きを示す概略線図である。
【図４】図４は、図２の差動増幅器のための入力電圧に依存した位相余裕を示す概略線図である。
【図５】図５は、本発明によるレール・ツー・レール差動増幅器を示す概略図である。
【図６】図６は、ｎ−ＭＯＳ分岐とｐ−ＭＯＳ分岐とを別個に考慮した場合における、入力電圧に依存した入力の傾きを示す線図である。
【図７】図７は、本発明による図５の差動増幅器のための入力電圧に依存した位相余裕を示す概略線図である。
【００２５】
図５に概略的に図示した本発明のレール・ツー・レール差動増幅器は、図２に図示した差動増幅器とは、トランジスタＴ２３，Ｔ４１，Ｔ４２とレプリカｐ−差動入力段５とを有する付加回路が省略されている点で異なっている。その代わりにスイッチング手段５０が設けられており、このスイッチング手段５０は、トランジスタＴ５１の形態の制御可能な第１スイッチング素子５１と、トランジスタＴ５２の形態の第２の制御可能なスイッチング素子５２と、ヒステリシスを有するコンパレータ５３とを含む。第１スイッチング素子５１は、第１電流源１２−Ｐと第１供給電圧レール（図示しない）との間に接続されており、第２スイッチング素子５２は、第２電流源１２−Ｎと第２供給電圧レール（図示しない）との間に接続されている。コンパレータ５３の出力側は、第１スイッチング素子５２の制御入力側および第２スイッチング素子５２の制御入力側に接続されている。コンパレータ５３の入力側は、差動入力段の正の電圧入力側"＋"に接続されている。コンパレータ５３の電圧閾値またはヒステリシスレベルＬｌｏｗおよびＶｈｉｇｈの上側において切換点が規定され、この切換点において一方の差動入力段は、相補的な差動入力段にそれぞれ切り換えられる。コンパレータ５３の電圧閾値またはステリシスレベルＬｌｏｗおよびＶｈｉｇｈは、有利には調節可能であるが、固定値とすることも可能である。したがって、入力電圧が上昇する際に入力電圧信号の電圧値が所定の第１電圧閾値Ｖｌｏｗを上回る場合には、第１差動入力段１１−Ｐがオフされ、第２差動入力段１１−Ｎがオンされる。入力電圧が降下する際に入力電圧信号の電圧値が、第１電圧閾値Ｖｌｏｗの上側にある所定の第２電圧閾値Ｖｈｉｇｈを下回る場合には、第２差動入力段１１−Ｎがオフされ、第２差動入力段１１−Ｐがオンされる。
【００２６】
図６には、相補的な２つの差動入力段１１−Ｐと１１−Ｎとを別個に考慮した場合における、入力電圧に依存した入力の傾きが図示されている。この図において、特性曲線６０はｐ−ＭＯＳ分岐に対する推移を示し、特性曲線６１はｎ−ＭＯＳ分岐に対する推移を示している。２つの差動入力段１１−Ｐおよび１１−Ｎが類似した値を有する電圧範囲内、つまり図示の例ではおよそ１Ｖと２Ｖと間の範囲内において切換が行われると、このようにしてほぼ一定の入力の傾きｇｍが達成され、この入力の傾きは、移行領域において不利なオーバーシュートも有しない。
【００２７】
さらには位相余裕も、従来技術に比べて格段に改善された推移を示している（図７を参照）。この図でも、太線で示された定格時ｔｍ（typical mean）と、定格時とは異なるいくつかのいわゆる"コーナーケース"とが図示されている。従来技術による回路装置の場合には、位相余裕の定格値に関して約１０°の変化（７５°から６５°，図４を参照）が生じている一方で、本発明による回路装置の場合には、変化を約２°（７７°から７５°）に制限することができる。したがって本発明による差動増幅器は、格段に改善された制御安定性を有することとなる。
【００２８】
さらに従来技術に比べて簡単化された回路は、電流路の省略によって省電力になり、とりわけレプリカ差動入力段の省略によって格段に省スペース、ひいては省コストになる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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