(57)【要約】  不揮発性メモリアレイは複数の交互に配置された偶数および奇数ブロックに構成される。あるブロックが操作のために選択されると、空間効率の良い復号化回路および方式によって１セットのワード線電圧が１ブロックのワード線へ送達される。複数のブロックは、隣接する奇数および偶数ブロックの対からなる配列に構成される。第１の電圧バスは、全ての偶数ブロックが１セットのワード線電圧にアクセスすることを可能にする。第２の電圧バスは、全ての奇数ブロックが１セットのワード線電圧にアクセスすることを可能にする。隣接する偶数および奇数ブロックからなる各対につき、選択するデコーダが設けられる。ブロックの選択は、選択されたブロックを含む１対の隣接する偶数および奇数ブロックを選択することにより、かつ選択されたブロックのみ（すなわち、選択された対の中にある偶数または奇数ブロックのいずれか一方）に１セットのワード線電圧を供給することにより達成される。
2013527552.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリであって、
交互に配置された偶数および奇数ブロックを有する複数のブロックに構成されたメモリセルアレイであって、各ブロックはメモリセルの各ブロックにアクセスするための１ブロックのワード線を有するメモリセルアレイと、
全偶数ブロックが１セットのワード線電圧にアクセスするための第１の電圧バスと、
全奇数ブロックが１セットのワード線電圧にアクセスするための第２の電圧バスと、
複数のブロックの中の各１対の隣接する偶数および奇数ブロックのためのブロックデコーダと、
個別電圧を供給する電圧源と、
前記選択されたワード線ブロックが偶数である場合に電圧源を前記第１の電圧バスに切り替える第１の電圧スイッチと、
前記選択されたワード線ブロックが奇数である場合に電圧源を前記第２の電圧バスに切り替える第２の電圧スイッチと、を備え、
選択されたワード線ブロックが１セットのワード線電圧を受け取るときには、前記選択されたワード線ブロックを含む１対の隣接する偶数および奇数ブロックが復号化される各ブロックデコーダに応答し、前記選択された１対の隣接するブロックにある偶数のワード線ブロックに対する第１の電圧バスのバス転送をイネーブルし、かつ前記選択された１対の隣接するブロックにある奇数のワード線ブロックに対する第２の電圧バスのバス転送をイネーブルする不揮発性メモリ。
【請求項２】
請求項１記載の不揮発性メモリにおいて、
前記不揮発性メモリはＮＡＮＤタイプであり、前記１ブロックのワード線はＮＡＮＤストリングのワード線に関連する不揮発性メモリ。
【請求項３】
請求項１記載の不揮発性メモリにおいて、
１ブロックの転送ゲートをさらに備え、前記転送ゲートは１ブロックのワード線の中の各ワード線につき１つずつあり、前記１ブロックの転送ゲートは１ブロックのワード線と前記第１の電圧バスまたは前記第２の電圧バスのいずれか一方との間に接続され、
前記選択されたワード線ブロックは、イネーブルされる前記選択されたブロックの１ブロックの転送ゲートに応答してバス転送がイネーブルされる不揮発性メモリ。
【請求項４】
請求項３記載の不揮発性メモリにおいて、
前記１ブロックの転送ゲートは、各ブロックデコーダによってイネーブルされる不揮発性メモリ。
【請求項５】
請求項１記載の不揮発性メモリにおいて、
ブロックのための前記ブロックデコーダは、
復号化済み信号を通すためのイネーブル信号によってゲートされる論理回路と、
復号化済み信号を受け取り、かつ前記第１の電圧バスまたは前記第２の電圧バスのバス転送をイネーブルするにあたって十分に高いレベルで復号化済み信号を出力するように接続されたレベルシフタと、
をさらに備える不揮発性メモリ。
【請求項６】
請求項５記載の不揮発性メモリにおいて、
１ブロックの転送ゲートをさらに備え、前記転送ゲートは１ブロックのワード線の中の各ワード線につき１つずつあり、各転送ゲートはワード線と前記第１および第２の電圧バスのいずれか一方との間に接続され、
前記選択されたワード線ブロックは、より高いレベルの復号化済み信号によってイネーブルされる選択されたブロックの１ブロックの転送ゲートに応答してバス転送がイネーブルされる不揮発性メモリ。
【請求項７】
メモリセルアレイを有する不揮発性メモリを操作する方法であって、
前記メモリセルアレイを交互に配置された偶数および奇数ブロックを有する複数のブロックに構成するステップであって、各ブロックはメモリセルの各ブロックにアクセスするための１ブロックのワード線を有するステップと、
全偶数ブロックが１セットのワード線電圧にアクセスするための第１の電圧バスを設けるステップと、
全奇数ブロックが１セットのワード線電圧にアクセスするための第２の電圧バスを設けるステップと、
複数のブロックの中の各対の隣接する偶数および奇数ブロックのためのブロックデコーダを設けるステップと、
選択されたワード線ブロックが、偶数ブロックにあるのかまたは奇数ブロックにあるのかに応じて、前記第１の電圧バス上または前記第２の電圧バス上に１セットのワード線電圧を置くステップと、
前記選択されたワード線ブロックを含む１対の隣接する偶数および奇数ブロックのためのブロックデコーダを復号化するステップであって、前記復号化されたブロックデコーダは、前記選択された１対の隣接するブロックにある偶数ワード線ブロックに対する第１の電圧バスのバス転送をイネーブルし、前記選択された１対の隣接するブロックにある奇数ワード線ブロックに対する第２の電圧バスのバス転送をイネーブルするステップと、
を含む方法。
【請求項８】
請求項７記載の方法において、
個別電圧を供給する電圧源を設けるステップをさらに含み、
前記第１の電圧バス上に１セットのワード線電圧を置くステップは、電圧源を前記第１の電圧バスのみに結合することによってなされ、
前記第２の電圧バス上に１セットのワード線電圧を置くステップは、電圧源を前記第２の電圧バスのみに結合することによってなされる方法。
【請求項９】
請求項８記載の方法において、
電圧源と前記第１の電圧バスとの間に接続され、電圧源を前記第１の電圧バスへ切り替え結合する第１の電圧スイッチを設けるステップと、
電圧源と前記第２の電圧バスとの間に接続され、電圧源を前記第２の電圧バスへ切り替え結合する第２の電圧スイッチを設けるステップと、
をさらに含む方法。
【請求項１０】
請求項９記載の方法において、
前記第１および第２の電圧スイッチは、同時にオンにならない方法。
【請求項１１】
請求項７記載の方法において、
１ブロックの転送ゲートを、１ブロックのワード線の中の各ワード線につき１つずつ設けるステップと、
前記第１の電圧バスまたは前記第２の電圧バスから前記１ブロックのワード線への１セットのワード線電圧の転送をイネーブルするため、前記１ブロックの転送ゲートをブロックデコーダによりイネーブルするステップと、
をさらに含む方法。
【請求項１２】
請求項１１記載の方法において、
前記ブロックデコーダは、
復号化済み信号を出力し、
前記１ブロックの転送ゲートをイネーブルするにあたって十分なレベルまで出力信号を引き上げるレベルシフタをさらに備える方法。
【請求項１３】
請求項１１記載の方法において、
前記ブロックデコーダは、
復号化済み信号を通すためにイネーブル信号によってゲートされる論理回路と、
復号化済み信号を受け取り、かつ前記第１の電圧バスまたは前記第２の電圧バスのバス転送をイネーブルするにあたって十分に高いレベルで復号化済み信号を出力するように接続されたレベルシフタと、
をさらに備える方法。
【請求項１４】
請求項７記載の方法において、
前記不揮発性メモリはＮＡＮＤタイプであり、前記１ブロックのワード線はＮＡＮＤストリングのワード線に関連する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）やフラッシュＥＥＰＲＯＭ等の不揮発性半導体メモリに関し、より具体的にはメモリアレイ用行デコーダの効率的な実施例に関する。
【背景技術】
【０００２】
不揮発性電荷蓄積が可能なソリッドステートメモリは、特にスモールフォームファクタカードとしてパッケージされたＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭの形をとるものは最近、とりわけ、情報家電や家庭用電化製品を中心に様々なモバイルおよびハンドヘルド装置の記憶装置として選ばれている。同じくソリッドステートメモリであるＲＡＭ（ランダムアクセスメモリ）と違って、フラッシュメモリは不揮発性であって、電源を切った後でも蓄積されたデータを保持する。また、フラッシュメモリはＲＯＭ（読み出し専用メモリ）と違って、ディスク記憶装置のように書き換え可能である。コストが高くつくにもかかわらず、フラッシュメモリは大容量記憶用途に使われることが多くなっている。ハードドライブやフロッピー（登録商標）ディスクのように回転する磁気媒体を基礎とする従来の大容量記憶は、モバイル／ハンドヘルド環境に不向きである。というのは、ディスクドライブは多くの場合かさばり、機械的な故障が起きやすく、待ち時間が長く、多くの電力を要する。このような望ましくない性質を持つディスク方式の記憶装置は、ほとんどのモバイル／ポータブル用途にとって実用的でない。一方、組み込み型や取り外し可能なカードの形をとるフラッシュメモリは、その小さなサイズと、低消費電力と、高速度と、高信頼性ゆえにモバイル／ハンドヘルド環境に理想的にマッチする。
【０００３】
フラッシュＥＥＰＲＯＭは、消去可能で、そのメモリセルに新たなデータを書き込める、すなわち「プログラム」できる不揮発性メモリであるという点において、ＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）に類似する。いずれも、半導体基板のソース領域とドレイン領域との間のチャネル領域上に配置された電界効果トランジスタ構造によるフローティング（非接続）導電性ゲートを利用する。さらにこのフローティングゲートの上にコントロールゲートを設けられる。トランジスタのしきい値電圧特性はフローティングゲートに保持される電荷の量によって制御される。つまり、フローティングゲート上の一定レベルの電荷に応じてコントロールゲートに電圧（しきい値）が印加され、その後トランジスタが「オン」に切り替わることにより、ソース領域とドレイン領域との導通が可能となる。特にフラッシュＥＥＰＲＯＭ等のフラッシュメモリでは、メモリセルからなるブロック全体を同時に消去できる。
【０００４】
フローティングゲートは一定範囲の電荷を保持でき、それ故にしきい値電圧ウィンドウ内のいずれかのしきい値電圧レベルまでプログラムできる。しきい値電圧ウィンドウのサイズは装置の最小しきい値レベルと最大しきい値レベルによって決まり、フローティングゲートにプログラムできる電荷の範囲に相当する。しきい値ウィンドウは通常、メモリ装置の特性と、作動条件と、来歴とに左右される。基本的には、ウィンドウ内の個々の異なった分解可能なしきい値電圧レベル範囲を使用して、セルの記憶状態を明確に指定することができる。
【０００５】
現在の市販製品では一般的に、フラッシュＥＥＰＲＯＭアレイの各蓄積素子はバイナリモードで作動し単一ビットのデータを蓄積し、蓄積素子トランジスタのしきい値レベルの２つの範囲は蓄積レベルとして定義される。トランジスタのしきい値レベルは蓄積素子に蓄積される電荷レベルの範囲に相当する。メモリアレイの縮小に加え、それぞれの蓄積素子トランジスタに２ビット以上のデータを蓄積することによってメモリアレイのデータ蓄積密度も増大傾向にある。これは、各蓄積素子トランジスタにつき蓄積状態として３つ以上のしきい値レベルを設定することによって達成される。現在は４つの状態（１蓄積素子当たり２ビットのデータ）が市販製品に導入されている。さらに多くの蓄積状態が、例えば１蓄積素子当たり１６状態が、実現されつつある。それぞれの蓄積素子メモリトランジスタには実際に作動するしきい値電圧の合計範囲（ウィンドウ）があり、その範囲はいくつかの状態に分割され、状態と状態の間には状態を互いにはっきりと区別することができるマージンがある。当然、メモリセルに蓄積するビット数が多いほど、作動するエラーのマージンは狭くなる。
【０００６】
メモリセルとして機能するトランジスタは通常、２通りの方法のいずれか一方によって「プログラム済み」状態までプログラムされる。「ホットエレクトロン注入法」では、ドレインに印加される高電圧が基板チャネル領域にわたって電子を加速する。同時に、コントロールゲートに印加される高電圧は薄いゲート誘電体を通じてフローティングゲートまでホットエレクトロンを引き寄せる。「トンネル注入法」では、基板に比べて高い電圧をコントロールゲートに印加する。これにより、電子は基板から介在するフローティングゲートへ引き寄せられる。これまで、記憶状態を変えるためにメモリセルの初期消去済み電荷蓄積単位に電子を注入することによってメモリに書き込むことを表す用語として「プログラム」が歴史的に使われてきたが、現在は「書き込み」や「記録」等、より一般的な用語がその用語の代わりに使われるようになっている。
【０００７】
メモリデバイスの消去にはいくつか方法がある。ＥＥＰＲＯＭの場合は、コントロールゲートに対して基板に高電圧を印加し、フローティングゲートの電子をトンネルへ薄い酸化物を通じて基板チャネル領域まで誘導することによってメモリセルを電気的に消去できる（すなわち、ファウラー・ノルドハイム・トンネリング）。通常、ＥＥＰＲＯＭはバイト単位で消去可能である。フラッシュＥＥＰＲＯＭの場合、メモリは一度に全部または一度に１つ以上の最小消去可能ブロックを電気的に消去でき、最小消去可能ブロックは１つ以上のセクタからなり、各セクタは５１２バイト以上のデータを蓄積することが可能である。
【０００８】
メモリ装置では通常、１つ以上のメモリチップがカード上に実装される。それぞれのメモリチップは、デコーダや消去、書き込み、および読み出し回路等の周辺回路によって支援されるメモリセルアレイを備える。より精緻なメモリ装置にはコントローラもあり、これが知的でより高度なメモリ操作とインターフェイスを遂行する。
【０００９】
数多くの不揮発性ソリッドステートメモリ装置が商業的に成功し、今日利用されている。これらのメモリ装置にはフラッシュＥＥＰＲＯＭのほかに、タイプの異なる不揮発性メモリセルを採用するものであってよい。米国特許第５，０７０，０３２号（特許文献１）、第５，０９５，３４４号（特許文献２）、第５，３１５，５４１号（特許文献３）、第５，３４３，０６３号（特許文献４）、第５，６６１，０５３号（特許文献５）、第５，３１３，４２１号（特許文献６）、第６，２２２，７６２号（特許文献７）には、フラッシュメモリの例とこれを製造するシステムおよび方法が記載されている。特に米国特許第５，５７０，３１５号（特許文献８）、第５，９０３，４９５号（特許文献９）、第６，０４６，９３５号（特許文献１０）には、ＮＡＮＤストリング構造を持つフラッシュメモリ装置が記載されている。不揮発性メモリ装置はまた、電荷蓄積のために誘電体層を備えるメモリセルから製造される。前述した導電性フローティングゲート素子の代わりに誘電体層が使われる。誘電蓄積素子を利用するかかるメモリ装置は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545（非特許文献１）で説明されている。ソースおよびドレイン拡散間のチャネルにわたってＯＮＯ誘電体層が延在する。１データビットの電荷はドレインに近接する誘電体層に局在し、他のデータビットの電荷はソースに近接する誘電体層に局在する。例えば、米国特許第５，７６８，１９２号（特許文献１１）および第６，０１１，７２５号（特許文献１２）は、２つの二酸化シリコン層にトラッピング誘電体を挟んだ不揮発性メモリセルを開示している。多状態のデータ記憶は、誘電体の中で空間的に分離した電荷蓄積領域のバイナリ状態を別々に読み出すことによって実現される。
【００１０】
フラッシュメモリでは複数のブロックからなる配列にメモリセルが構成され、各ブロック内のセルは通常ひとつの単位としてまとめて消去される。メモリチップの世代ごとに記憶密度が高くなるにつれ、メモリアレイのブロック数も増加している。配列内の各ブロックは行とみなされ、各ブロックをアドレスするには行デコーダが必要となる。そのような行デコーダはブロックデコーダとも呼ばれる。メモリ内のブロック数が増えるにつれブロックデコーダ数も増える。ただし、ブロックデコーダのサイズはメモリセルの増加に比例しない。チップの周辺回路に占めるブロックデコーダの割合は大きくなる。さらに、ブロックデコーダの数が増えるとより多くの電流が消費される。
したがって、従来型ブロックデコーダのオーバーヘッドを減らし、電流消費を減らすことが望まれる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第５，０７０，０３２号
【特許文献２】米国特許第５，０９５，３４４号
【特許文献３】米国特許第５，３１５，５４１号
【特許文献４】米国特許第５，３４３，０６３号
【特許文献５】米国特許第５，６６１，０５３号
【特許文献６】米国特許第５，３１３，４２１号
【特許文献７】米国特許第６，２２２，７６２号
【特許文献８】米国特許第５，５７０，３１５号
【特許文献９】米国特許第５，９０３，４９５号
【特許文献１０】米国特許第６，０４６，９３５号
【特許文献１１】米国特許第５，７６８，１９２号
【特許文献１２】米国特許第６，０１１，７２５号
【特許文献１３】米国特許第７，６７２，１６３号
【特許文献１４】米国特許第６，９６７，８７４号
【非特許文献】
【００１２】
【非特許文献１】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545
【発明の概要】
【００１３】
本発明の主要な態様によると、不揮発性メモリアレイは複数の交互に配置された偶数および奇数ブロックに構成される。あるブロックが操作のために選択されると、空間効率の良い復号化回路および方式によって１セットのワード線電圧が１ブロックのワード線へ送達される。複数のブロックは、隣接する奇数および偶数ブロックの対からなる配列に構成される。第１の電圧バスは、全ての偶数ブロックが１セットのワード線電圧にアクセスすることを可能にする。第２の電圧バスは、全ての奇数ブロックが１セットのワード線電圧にアクセスすることを可能にする。隣接する偶数および奇数ブロックからなる各対につき、１対のブロックを選択するブロックデコーダが設けられる。ブロックの選択は、選択されたブロックを含む１対の隣接する偶数および奇数ブロックを選択することにより、かつ選択されたブロックのみ（すなわち、選択された対の中にある偶数または奇数ブロックのいずれか一方）に１セットのワード線電圧を供給することにより達成される。
【００１４】
本発明の別の態様によると、不揮発性メモリアレイを操作する方法は、メモリセルアレイを交互に配置された偶数および奇数ブロックを有する複数のブロックに構成することであって、各ブロックはメモリセルの各ブロックにアクセスするため１ブロックのワード線を有することと、全偶数ブロックが１セットのワード線電圧にアクセスするための第１の電圧バスを設けることと、全奇数ブロックが１セットのワード線電圧にアクセスするための第２の電圧バスを設けることと、複数のブロックの中の各対の隣接する偶数および奇数ブロックのためのブロックデコーダを設けることと、選択されたワード線ブロックが、偶数ブロックにあるのかまたは奇数ブロックにあるのかに応じて、第１の電圧バス上または第２の電圧バス上に１セットのワード線電圧を置くことにより、選択されたワード線ブロックへ１セットのワード線電圧を転送することと、選択されたワード線ブロックを含む１対の隣接する偶数および奇数ブロックのためのブロックデコーダを復号化することとを含み、復号化されたブロックデコーダは、選択された１対の隣接するブロックにある偶数ワード線ブロックに対する第１の電圧バスのバス転送をイネーブルし、かつ選択された１対の隣接するブロックにある奇数ワード線ブロックに対する第２の電圧バスのバス転送をイネーブルする。
【００１５】
行デコーダまたはブロックデコーダは、ワード線によって要求される高電圧に耐えることができる回路素子で実装される。このため、行デコーダまたはブロックデコーダは必然的にサイズが比較的大きくなる。２つのブロックを一度に復号化することにより、復号化回路の数は半分になり、スペースの節約が実現できるが、電圧バスの数が倍になるという代償をともなう。ただし、ブロック数が増えても代償は同じであり、スペースの節約は得られる。また、電圧バスが倍になるとワード線の接合静電容量は半分に減る。
【００１６】
本発明のさらなる目的、特徴、および利点は、添付の図面と共に、本発明の好適な実施形態に関する以降の説明から理解されるはずである。
【図面の簡単な説明】
【００１７】
【図１】本発明が実装されるコンパクトメモリ装置を概略的に示す。
【図２】ＮＡＮＤストリングに構成されたメモリセルストリングを概略的に示す。
【図３】図２に示すＮＡＮＤストリング５０から構成されるＮＡＮＤメモリセルアレイ３００の一例を示す。
【図４】ブロックに構成された図３のＮＡＮＤアレイを示す。
【図５】図４に示すブロック２８０−ｉ等のブロックのワード線および制御線のための従来型ブロックデコーダを概略的に示す。
【図６】本発明によるブロックデコーダアーキテクチャを示す。
【図７Ａ】プログラムまたは読み出し操作中に選択ブロックおよび非選択ブロックのための選択線ＳＧＳおよびＳＧＤとワード線ＷＬを操作する場合の電圧状態をより詳細に示す。
【図７Ｂ】図７Ａに示す作動電圧を示す表である。
【図８Ａ】消去操作中に選択および非選択ブロックのための選択線ＳＧＳおよびＳＧＤとワード線ＷＬを操作する場合の電圧状態をより詳細に示す。
【図８Ｂ】図８Ａに示す作動電圧を示す表である。
【図９】ブロックごとに独立したブロックデコーダがある従来の実施例を示す。
【図１０】図６に示すものと同様の１対のブロックのための偶数／奇数合同ブロックデコーダの好適な実施例を示す。
【図１１】各ブロックが専用の不良ブロックフラグラッチを有する偶数／奇数合同ブロックデコーダの別の好適な実施例を示す。
【発明を実施するための形態】
【００１８】
図１は、本発明が実装されるコンパクトメモリ装置を概略的に示す。メモリチップの形を通常とるメモリ装置１００は、二次元のメモリセルアレイ３００と、制御回路２１０と、読み出し／書き込み回路２７０とを含む。メモリアレイ３００は、行デコーダ２３０によりワード線ごとに、列デコーダ２６０によりビット線ごとにアドレスできる。読み出し／書き込み回路２７０は、１ページのメモリセルを同時に読み出すかまたは同時にプログラムすることを可能にする。
【００１９】
制御回路２１０は読み出し／書き込み回路２７０と協働しながらメモリアレイ３００でメモリ操作を遂行する。制御回路２１０はまた、外部のホストやメモリコントローラとやり取りをするために協働する。制御回路２１０は、状態マシン２１２と、オンチップアドレスデコーダ２１４と、電力制御モジュール２１６とを含む。状態マシン２１２はメモリ操作のチップレベル制御を提供する。オンチップアドレスデコーダ２１４は、ホストまたはメモリコントローラで使われるアドレスからデコーダ２３０および２７０で使われるハードウェアアドレスへのアドレスインターフェイスを提供する。電力制御モジュール２１６は、メモリ操作中にワード線とビット線へ供給される電力および電圧を制御する。
【００２０】
図１に示すコンパクトメモリ装置の好適な構成で様々な周辺回路がアレイ３００の両側に対称に実装されるなら、それぞれの側のアクセス線と回路は半分に減る。つまり、行デコーダは左側および右側行デコーダに分かれ、列デコーダは上部および下部列デコーダに分かれる。同様に、読み出し／書き込み回路は上部および下部読み出し／書き込み回路（図示せず）に分かれる。
【００２１】
図２は、ＮＡＮＤストリングに構成されたメモリセルストリングを概略的に示す。ＮＡＮＤストリング５０は、ソースおよびドレインによりデイジーチェーン接続された一連のメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（例えばｎ＝４、８、１６、またはそれ以上）を含む。１対の選択トランジスタＳ１、Ｓ２はそれぞれ、ＮＡＮＤストリングのソース端子５４とドレイン端子５６を通じて外部へ至るメモリトランジスタチェーンの接続を制御する。ソース選択コントロールゲート３２の信号によってソース選択トランジスタＳ１がオンになると、ソース端子はソース線へ結合される（図３参照）。同様に、ドレイン選択コントロールゲート３３の信号によってドレイン選択トランジスタＳ２がオンになると、ＮＡＮＤストリングのドレイン端子はメモリアレイのビット線へ結合される。チェーンの中の各メモリトランジスタ１０はメモリセルとして機能する。メモリトランジスタは、一定量の電荷を蓄積して目的の記憶状態を表現する電荷蓄積素子２０を有する。各メモリトランジスタのコントロールゲート３０は読み出し操作と書き込み操作を制御する。
【００２２】
ＮＡＮＤストリングの中でアドレスされたメモリトランジスタ１０が読み出され、プログラミング中にベリファイされるときには、そのコントロールゲート３０にしかるべき電圧が供給される。同時に、ＮＡＮＤストリング５０の中でアドレスされていない残りのメモリトランジスタは、それぞれのコントロールゲートに十分な電圧が印加されることによって完全にオンになる。こうして個々のメモリトランジスタのソースからＮＡＮＤストリングのソース端子５４にかけて導電経路が形成され、同様に、個々のメモリトランジスタのドレインからセルのドレイン端子５６にかけて導電経路が形成される。米国特許第５，５７０，３１５号（特許文献８）、第５，９０３，４９５号（特許文献９）、第６，０４６，９３５号（特許文献１０）には、そのようなＮＡＮＤストリング構造を持つメモリ装置が記載されている。
【００２３】
図３は、図２に示すＮＡＮＤストリング５０から構成されるＮＡＮＤメモリセルアレイ３００の一例を示す。ＮＡＮＤストリングの各列に沿って、ビット線（例えば、ビット線３６）は、各ＮＡＮＤストリングのドレイン端子５６へ結合される。ＮＡＮＤストリングの各バンクに沿って、ソース線（例えば、ソース線３４）は、各ＮＡＮＤストリングのソース端子５４へ結合される。１バンクのＮＡＮＤストリングにおいて、メモリセル行沿いのコントロールゲートはワード線（例えば、ワード線４２）へ接続される。１バンクのＮＡＮＤストリングにおいて、選択トランジスタ行沿いのコントロールゲートは選択線（例えば、選択線４４）へ接続される。１バンクのＮＡＮＤストリングのワード線および選択線へのしかるべき電圧により１バンクのＮＡＮＤストリングのメモリセル行全体をアドレスできる。ＮＡＮＤストリングの中である１つのメモリトランジスタが読み出されるときには、ストリングの中にある残りのメモリトランジスタがそれぞれの関連するワード線を通じてハードオンになるため、ストリングの中を流れる電流は基本的に、読み出し対象セルに蓄積される電荷レベルに左右される。
【００２４】
図４は、ブロックに構成された図３に示すＮＡＮＤアレイを示す。一実施形態において、各ブロック２８０は１行のＮＡＮＤストリング５０から構成される。それぞれのＮＡＮＤストリングはｎ個のメモリセルをデイジーチェーン接続することによって形成され、ソース端子３４にてソース選択トランジスタＳ１により終端され、ドレイン端子３６にてドレイン選択トランジスタＳ２により終端される。「ページ」（例えば、ページ６０）は、同時に検知またはプログラムされるようにイネーブルされる１グループのメモリセルである。この例のページは、ブロック中にｍ個のメモリセルからなる行によって形成されている。例えば、それぞれのＮＡＮＤストリングに６６のメモリセルがあるとき、１ブロック（例えば、ブロック２８０−ｉ）には、６６のページがある。ページは、ワード線４２へ接続された当該ページのセルのコントロールゲートによってイネーブルされ、各セルは、ビット線３６によりアクセス可能な読み出し／書き込み回路２７０（図１参照）内の検知回路によりアクセスされることが可能である。
【００２５】
図１を併せて参照すると、行デコーダ２３０は、図４に示すメモリアレイ３００内の各ブロックにつき、電力制御回路２１６から選択された個々のワード線および制御線へ選択された電圧を送達する役割がある。
図４の行デコーダ２３０−ｉは図１に示す行デコーダ２３０の一部をなし、ブロック２８０−ｉを復号化する。１ブロックのメモリセルを復号化する場合、行デコーダはブロックデコーダ（例えば、ブロックデコーダ２３０−ｉ）と呼ばれる。例えば、１ページのセル６０を検知またはプログラムする場合、ＮＡＮＤストリングのブロック２８０は、信号ＳＧＳおよびＳＧＤをアサートし、それぞれＳ１およびＳ２をオンによることによってアクセスされる。共通のワード線ＷＬ３には検知電圧またはプログラミング電圧がそれぞれ印加され、ビット線にはしかるべき電圧が印加される。同時に、選択されていないワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ４、ＷＬ５・・・ＷＬ６５は所定の電圧でバイアスされる。ワード線電圧は約（２〜５Ｖ）のＣＭＯＳロジック電圧に比べて２５Ｖと高いため、各ワード線ブロックのブロックデコーダは高い電圧に耐えるために必然的にサイズが大きくなる。
【００２６】
図５は、メモリブロックのアレイに対する従来のブロック復号化方式を概略的に示す。ブロック（ＢＬＫ（０）、ＢＬＫ（１）・・・ＢＬＫ（Ｌ−１）、ＢＬＫ（Ｌ）は後ほど比較するために対になってグループ分けされている。それぞれのブロック（例えば、図４に見られるブロック２８０−ｉ）の中には、ｎ本のワード線４２（ＷＬ０、ＷＬ１・・・ＷＬｎ−１）からなるブロックがある。この例ではｎ＝６６であり、ＮＡＮＤストリングには６６個の直列するメモリセルがあり、１ブロックのワード線は６６本のワード線（ＷＬ０、ＷＬ１・・・ＷＬ６５）を有する。また、２本の制御線（ＳＧＳおよびＳＧＤ）があるが、これらは図５に明示されていない。
【００２７】
高電圧スイッチＨＶＳＷ４１０は、選択された１ブロックのワード線ＷＬ０〜ＷＬ６５によってアクセスされる１セットのワード線電圧ＶＷＬ（０）〜ＶＷＬ（６５）（またはＣＧＩ）を電圧バス４１１に切り替えるために使用される。各ワード線４２の転送ゲートＴＧ４３０は、ブロックの各ワード線４２と、電圧バス４１１内の対応するバス線とを接続する。したがって、１ブロックのワード線につき対応するブロックの転送ゲートＴＧ４３０が存在する。１ブロックの転送ゲートＴＧ４３０は、ブロックデコーダ４２０から出力される制御電圧によって制御される。個々の転送ゲート４３０が電圧バス４１１からの電圧より十分に高い制御電圧を有する場合、転送ゲートはオンになり、選択された１ブロックのワード線ＷＬ０〜ＷＬ６５に１セットのワード線電圧が送られる。
それぞれの転送ゲート４３０は対応するブロックデコーダ４２０によって制御され、ブロックデコーダ４２０は論理回路４２２を備え、論理回路４２２の出力は十分に高い制御電圧を生成するためにレベルシフタ４２４を駆動する。
【００２８】
この例では、各ブロックは６６本のワード線からなるブロックを選択するために１つのブロックデコーダ４２０を有する。ブロックデコーダ４２０の出力に応答する６６個の転送ゲート４３０は、１セットのワード線電圧を、電圧バス４１１から６６個の高電圧スイッチを経由し６６本のワード線からなるブロックへ転送する。
この従来型アーキテクチャでは各ブロックにつき専用のブロックデコーダ４２０があることが分かる。この例では、アレイの中に２，０４８個のブロックがあるため、ブロックデコーダは２，０４８個となる。ブロックデコーダはメモリチップでかなりの面積を占める。
したがって、メモリチップの周辺回路でブロックデコーダの数を減らすことが望まれる。
【００２９】
偶数／奇数ブロック合同復号化
本発明の主要な態様によると、不揮発性メモリアレイは複数の交互に配置された偶数および奇数ブロックに構成される。あるブロックが操作のために選択されると、空間効率の良い復号回路および方式によって１セットのワード線電圧が１ブロックのワード線へ送達される。複数のブロックは、隣接する奇数および偶数ブロックの対からなる配列に構成される。第１の電圧バスは、全ての偶数ブロックが１セットのワード線電圧にアクセスすることを可能にする。第２の電圧バスは、全ての奇数ブロックが１セットのワード線電圧にアクセスすることを可能にする。隣接する偶数および奇数ブロックからなる各対につき、１対のブロックを選択するブロックデコーダが設けられる。ブロックの選択は、選択されたブロックを含む１対の隣接する偶数および奇数ブロックを選択することにより、かつ選択されたブロック（すなわち、選択された対の中にある偶数または奇数ブロックのいずれか一方）に１セットのワード線電圧を供給することにより達成される。
【００３０】
図６は、本発明によるブロックデコーダアーキテクチャを示す。基本的には、１対の偶数および奇数ブロックで１個のブロックデコーダを共用することによってブロックデコーダの数は５０％減少する。例えば、ブロックＢＬＫ（０）（偶数）内の１ブロックのワード線とブロックＢＬＫ（１）（奇数）内の１ブロックのワード線は転送ゲートをそれぞれ有し、それぞれの転送ゲートは共通のブロックデコーダ５２０−１からの信号によって制御される。ブロックＢＬＫ（Ｌ−１）（偶数）とブロックＢＬＫ（Ｌ）（奇数）についても同様である。換言すると、従来の構成では各ブロックにつき１個のブロックデコーダ４２０が対応するが、この方式では、１対の近接する偶数および奇数ブロックが１個の共通ブロックデコーダ５２０を共用する。
【００３１】
図５と同様に、１ブロックのワード線４２−１Ｏへ接続された１ブロックの転送ゲート４３０−１は、共通のブロックデコーダ５２０−１によって制御される。ブロックデコーダ５２０−１は論理回路５２２を備え、論理回路５２２の出力は十分に高い制御電圧を生成するためにレベルシフタ５２４を駆動する。好適な実施形態において、論理回路５２２はＡＮＤゲートであり、１セットの入力はブロック選択アドレスＢＬＫ＿ＡＤＤＲを受け取り、他の入力はイネーブル信号ＲＤＥＣを受け取る。
【００３２】
本発明において、ＢＬＫ（１）（奇数）内の選択された１ブロックのワード線４２−１Ｏで復号化を達成するには、共通ブロックデコーダ５２０−１に対してブロックアドレスをアサートする。共通ブロックデコーダ５２０−１は、１ブロックのワード線４２−１Ｏの１ブロックの転送ゲートをオンにするために復号化済み制御信号を出力する。その結果、１ブロックのワード線４２−１Ｏは、高電圧スイッチＨＶＳＷ−Ｏによって電圧バス４１１−Ｏ上に置かれた１セットのワード線電圧にアクセスできる。
【００３３】
本発明では、図５に示す従来型メモリ装置の単一電圧バス４１１が２本の独立した電圧バス４１１−Ｅおよび４１１−Ｏに差し替えられる。電圧バス４１１−Ｅは、アレイ内の全偶数ブロックの転送ゲートへ接続される。電圧バス４１１−Ｏは、アレイ内の全奇数ブロックの転送ゲートへ接続される。制御信号ＣO によって制御される高電圧スイッチ４１０−Ｏは、電圧バス４１１−Ｏ上に１セットのワード線電圧（ＣＧＩｏ）を選択的に置く。制御信号ＣE によって制御される高電圧スイッチ４１０−Ｅは、電圧バス４１１−Ｅ上に１セットのワード線電圧（ＣＧＩｅ）を選択的に置く。偶数ブロックまたは奇数ブロックに対する１セットのワード線電圧の選択的供給制御により、たとえ１対の偶数および奇数ブロックがまとめて選択されても、対の中で偶数または奇数ブロックをさらに選択することは可能である。
【００３４】
例えば、１対のブロックＢＬＫ（０）およびＢＬＫ（１）は共通ブロックデコーダ５２０−１によってまとめて選択される。ＢＬＫ（１）にある１ブロックのワード線４２−１Ｏへ１セットのワード線電圧を供給することが望まれる場合は、制御信号ＣO をアサートすることによって高電圧スイッチ４１０−Ｏはイネーブルされ、制御信号ＣE をデアサートすることによって高電圧スイッチ４１０−Ｅはディスエーブルされる。一方、ＢＬＫ（０）にある１ブロックのワード線４２−０Ｅへ１セットのワード線電圧を供給することが望まれる場合は、制御信号ＣE をアサートすることによって高電圧スイッチ４１０−Ｅはイネーブルされ、制御信号ＣO をデアサートすることによって高電圧スイッチ４１０−Ｏはディスエーブルされる。
【００３５】
偶数／奇数対の合同復号化では、１セットのワード線／制御線供給回路および供給線が倍になる（すなわち、偶数ブロックに１セット、奇数ブロックに１セットが必要となる）ため、追加のコストが発生する。ただし、利点はブロック間の論理およびレベルシフタ回路の５０％削減である。換言すると、高電圧スイッチと１セットの垂直供給線の数は１から２に倍増するが、ブロックデコーダの数は２，０４８から１，０２４に減少する。
【００３６】
同様に、３ブロック以上からなるグループがまとめて復号化されるときに、さらなる削減が達成される。例えば、４つのブロックがまとめて復号化されるなら、必要な復号化回路は従来のものに比べてたったの４分の１になる。ただし、グループの各ブロックにつき専用の供給回路および垂直供給線が必要となり、相応にコストがかかる。実際には追加の垂直供給線を配置するスペースの有無によって限界が決まる。少なくとも垂直供給線を倍にすることは十分可能であることが分かっている。
奇数／偶数ブロック合同復号化の同様の原理が、制御線ＳＧＳおよびＳＧＤにも適用することができる。
【００３７】
通常、ｎ本のワード線からなるブロックの場合はｎ本のワード線のためのｎ個のワード線電圧がある。実際にはいくつかのワード線は同じ電圧を有するため、１セットのワード線電圧の中で異なる電圧の数はｎに満たない。これらの電圧を供給する実施例の変形例も可能である。例えば、図７および図８で紹介するいくつかの例では、電圧源はＣＧＮ等の既定電圧レベルを有する。その全体が本願明細書において参照により援用されている米国特許第７，６７２，１６３号（特許文献１３）には、異なる縮小できない(irreducible)電圧レベルで不揮発性メモリの電圧バスに切り替える好適な高電圧スイッチが開示されている。
【００３８】
図７Ａは、プログラムまたは読み出し操作中に選択および非選択ブロックのための選択線ＳＧＳおよびＳＧＤとワード線ＷＬを操作する場合の電圧状態をより詳細に示す。各対の偶数／奇数ブロック内の選択線ＳＧＳおよびＳＧＤ（図４参照）の場合、１対の制御電圧バス４５１−Ｅおよび４５１−Ｏは１対の制御電圧スイッチ４５０−Ｅおよび４５０−Ｏによる電圧ＳＧＳおよびＳＧＤへのアクセスを可能にする。
図７Ｂは、図７Ａに示す作動電圧を示す表である。例えば、非選択ブロックへ供給される１セットのワード線電圧は、ＶＳＳおよびＶＤＤ等のメモリ装置の標準電圧を含む。
【００３９】
図８Ａは、消去操作中に選択および非選択ブロックのための選択線ＳＧＳおよびＳＧＤとワード線ＷＬを操作する場合の電圧状態をより詳細に示す。ＷＬの復号化構成はプログラミング操作または読み出し操作のものに類似する。ただし、１対の合同ブロックの中での制御線の復号化は異なる。対の中の非選択ブロックの場合は、転送ゲート４３０（奇数）がオンとなり供給ＨＶＳＷｏ  ４１０−Ｏがオフとなるか、Ｖｓｓを転送する代わりに、ＨＶＳＷｏ  ４１０−Ｏは電圧バス４１１−Ｏ上でＣＧＩが正バイアス電圧（例えば、ＶＤＤ）となるように強制する。このため、転送ゲートはオフとなり、ＨＶＳＷｏは正バイアス電圧を供給するためにオンとなる。奇数ブロックの転送ゲートは選択された偶数ブロックからの共通信号により制御されるが、転送ゲートトランジスタのドレインへ十分に高いドレイン電圧（例えば、ＶＤＤ）が供給されるなら、奇数ブロックの転送ゲートをオフにすることは可能である。通常、転送ゲートトランジスタのドレイン電圧がゲート電圧のしきい値Ｖｔｈ以内のときに、転送ゲートはオフとなる。
図８Ｂは、図８Ａに示す作動電圧を示す表である。電圧Ｖ（ＶＲＤＥＣ）、Ｖ（ＳＧＳ）、Ｖ（ＳＧＤ）、Ｖ（ＣＧＮ）は全て不揮発性メモリの選択ブロックで通常使用される一般的な電圧レベルである。例えば、米国特許第６，９６７，８７４号（特許文献１４）に開示されているように、他の電圧レベルもＮＡＮＤメモリの消去操作で周知である。
【００４０】
図９は、ブロックごとに独立したブロックデコーダがある従来の実施例を示す。さらなる詳細は、ブロックのユーザビリティ状態を提供する不良ブロックフラグラッチ５２６である。ラッチは不良ブロックを指示する場合にアドレスデコーダを無効化する。
図１０は、図６に示すのと同様の１対のブロックのための偶数／奇数合同ブロックデコーダの好適な実施例を示す。さらなる詳細は、ブロックのユーザビリティ状態を提供する不良ブロックフラグラッチ５２６である。ラッチは不良ブロックを指示する場合にアドレスデコーダを無効化する。
図１１は、各ブロックが専用の不良ブロックフラグラッチを有する偶数／奇数合同ブロックデコーダの別の好適な実施例を示す。偶数／奇数対には２つのブロックがあるため、対内の偶数ブロックと奇数ブロックのための２つの不良ブロックフラグラッチ５２６−Ｅおよび５２６−Ｏがそれぞれ、設けられている。
【００４１】
偶数／奇数合同ブロックデコーダのアーキテクチャにはもうひとつの利点がある。アレイ内のブロックを偶数および奇数グループに分けることにより、それに応じてワード線／制御線供給回路の負荷は軽減される。これはまた、電力を供給するにあたってより小さいサイズのチャージポンプで十分であることを意味する。
説明した本発明の実施形態は好適な実施例であり、当業者ならばこれらの実施形態の変形例も可能であることを理解できるはずである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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