(57)【要約】【課題】  画素センサ・セル、画素センサ・セルの製造方法及び画素センサ・セルのための設計構造体を提供する。【解決手段】  画素センサ・セルは、半導体層（１００）の第１の領域内のフォトダイオード・ボディ（１５０）と、半導体層の第２の領域内の浮遊拡散ノード（１６５）であって、半導体層の第３の領域が第１の領域と第２の領域との間にあり、これらに隣接する、浮遊拡散ノード（１６５）と、半導体層内の誘電体分離部（１０５）であって、第１、第２及び第３の領域を囲み、第１、第２及び第３の領域並びにフォトダイオード・ボディに隣接し、浮遊拡散ノードには隣接せず、第２の領域の部分が誘電体分離部と浮遊拡散ノードとの間に介在する、誘電体分離部（１０５）とを含む。【選択図】      図１１
2013505580.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の第１の領域内のフォトダイオード・ボディと、
前記半導体層の第２の領域内の浮遊拡散ノードであって、前記半導体層の第３の領域が前記第１の領域と前記第２の領域との間にあり、これらに隣接する、浮遊拡散ノードと、
前記半導体層内の誘電体分離部であって、前記第１、第２及び第３の領域を囲み、前記第１、第２及び第３の領域並びに前記フォトダイオード・ボディに隣接し、前記浮遊拡散ノードには隣接せず、前記第２の領域の部分が誘電体分離部と前記浮遊拡散ノードとの間に介在する、誘電体分離部と、
を含む画素センサ・セル。
【請求項２】
前記第２の領域内の埋込み電子シールドであって、前記第２の領域内の前記誘電体分離部及び前記浮遊拡散ノードの底面に隣接し、前記半導体層の上面までは延びず、前記第２の領域の部分が埋込み電子シールドと前記半導体層の前記上面との間に介在する、埋め込み電子シールドをさらに含む、請求項１に記載の画素センサ・セル。
【請求項３】
前記埋込み電子シールドは、前記第２の領域内の前記誘電体分離部の底面の下に延びる、請求項２に記載の画素センサ・セル。
【請求項４】
前記第２の領域内の前記誘電体分離部に隣接する誘電体分離不動態化層であって、前記浮遊拡散ノードには隣接せず、前記第２の領域の部分が前記誘電体分離不動態化層と前記浮遊拡散ノードとの間に介在する、誘電体分離不動態化層をさらに含む、請求項１に記載の画素センサ・セル。
【請求項５】
前記誘電体分離不動態化層は、前記第２の領域内の前記誘電体分離部の底面の下に延びる、請求項４に記載の画素センサ・セル。
【請求項６】
前記半導体層の上面から前記第２の領域内に延びるピニング層であって、前記第２の領域内の前記誘電体分離部に隣接し、前記浮遊拡散ノードには隣接せず、前記浮遊拡散ノードは前記第２の領域内にピニング層よりも深く延びる、ピニング層をさらに含む、請求項１に記載の画素センサ・セル。
【請求項７】
前記半導体層は第１のドーパント型でドープされ、前記フォトダイオード・ボディ及び前記浮遊拡散ノードは第２のドーパント型でドープされ、前記第１のドーパント型は前記第２のドーパント型とは逆である、請求項１に記載の画素センサ・セル。
【請求項８】
（ｉ）前記第２の領域内の埋込み電子シールドであって、前記第２の領域内の前記誘電体分離部及び前記浮遊拡散ノードの底面に隣接し、前記半導体層の上面までは延びず、前記第２の領域の部分が埋込み電子シールドと前記半導体層の前記上面との間に介在する、埋込み電子シールド、
（ｉｉ）前記第２の領域内の前記誘電体分離部に隣接する誘電体分離不動態化層であって、前記浮遊拡散ノードには隣接せず、前記第２の領域の部分が誘電体分離不動態化層と前記浮遊拡散ノードの間に介在する、誘電体分離不動態化層、及び、
（ｉｉｉ）前記半導体層の上面から前記第２の領域内に延びるピニング層であって、前記第２の領域内の前記誘電体分離部に隣接し、前記浮遊拡散ノードには隣接せず、前記浮遊拡散ノードは前記第２の領域内にピニング層よりも深く延びる、ピニング層、
のうちの２つ又はそれ以上をさらに含む、請求項１に記載の画素センサ・セル。
【請求項９】
前記半導体層、前記電子シールド、前記誘電体分離不動態化層及び前記ピニング層は第１のドーパント型でドープされ、前記フォトダイオード・ボディ及び前記浮遊拡散ノードは第２のドーパント型でドープされ、前記第１のドーパント型は前記第２のドーパント型とは逆である、請求項８に記載の画素センサ・セル。
【請求項１０】
画像センサ・セルを製造する方法であって、
半導体層の第１の領域内にフォトダイオード・ボディを形成することと、
前記半導体層の第２の領域内に浮遊拡散ノードを形成することであって、前記半導体層の第３の領域が前記第１の領域と前記第２の領域との間にあり、これらに隣接する、形成することと、
前記半導体層内に誘電体分離部を形成することであって、前記誘電体分離部は、前記第１、第２及び第３の領域を囲み、前記第１、第２及び第３の領域並びに前記フォトダイオード・ボディに隣接し、前記浮遊拡散ノードには隣接せず、前記第２の領域の部分が前記誘電体分離部と前記浮遊拡散ノードとの間に介在する、形成することと、
を含む方法。
【請求項１１】
前記第２の領域内に埋込み電子シールドを形成することであって、前記埋込み電子シールドは、前記第２の領域内の前記誘電体分離及び前記浮遊拡散ノードの底面に隣接し、前記半導体層の上面までは延びず、前記第２の領域の部分が前記埋込み電子シールドと前記半導体層の前記上面との間に介在する、形成することをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記埋込み電子シールドは、前記第２の領域内の前記誘電体分離部の底面の下に延びる、請求項１１に記載の方法。
【請求項１３】
前記第２の領域内の前記誘電体分離部に隣接する誘電体分離不動態化層を形成することであって、前記誘電体分離不動態化層は、前記浮遊拡散ノードには隣接せず、前記第２の領域の部分が前記誘電体分離不動態化層と前記浮遊拡散ノードとの間に介在する、形成することをさらに含む、請求項１０に記載の方法。
【請求項１４】
前記誘電体分離不動態化層は、前記第２の領域内の前記誘電体分離部の底面の下に延びる、請求項１３に記載の方法。
【請求項１５】
前記半導体層の上面から前記第２の領域内に延びるピニング層を形成することであって、前記ピニング層は、前記第２の領域内の前記誘電体分離部に隣接し、前記浮遊拡散ノードには隣接せず、前記浮遊拡散ノードは前記第２の領域内にピニング層よりも深く延びる、形成することをさらに含む、請求項１０に記載の方法。
【請求項１６】
前記半導体層は第１のドーパント型でドープされ、前記フォトダイオード・ボディ及び前記浮遊拡散ノードは第２のドーパント型でドープされ、前記第１のドーパント型は前記第２のドーパント型とは逆である、請求項１０に記載の方法。
【請求項１７】
（ｉ）前記第２の領域内に埋込み電子シールドを形成することであって、前記埋込み電子シールドは、前記第２の領域内の前記誘電体分離部及び前記浮遊拡散ノードの底面に隣接し、前記半導体層の上面までは延びず、前記第２の領域の部分が前記埋込み電子シールドと前記半導体層の前記上面との間に介在する、形成すること、
（ｉｉ）前記第２の領域内の前記誘電体分離部に隣接する誘電体分離不動態化層を形成することであって、前記誘電体分離不動態化層は、前記浮遊拡散ノードには隣接せず、前記第２の領域の部分が前記誘電体分離不動態化層と前記浮遊拡散ノードとの間に介在する、形成すること、及び、
（ｉｉｉ）前記半導体層の上面から前記第２の領域内に延びるピニング層を形成することであって、前記ピニング層は、前記第２の領域内の前記誘電体分離部に隣接し、前記浮遊拡散ノードには隣接せず、前記浮遊拡散ノードは前記第２の領域内にピニング層よりも深く延びる、形成すること、
のうちの２つ又はそれ以上をさらに含む、請求項１０に記載の方法。
【請求項１８】
前記半導体層、前記電子シールド、前記誘電体分離不動態化層及び前記ピニング層は第１のドーパント型でドープされ、前記フォトダイオード・ボディ及び前記浮遊拡散ノードは第２のドーパント型でドープされ、前記第１のドーパント型は前記第２のドーパント型とは逆である、請求項１７に記載の方法。
【請求項１９】
機械可読媒体内に有形に具現化され、集積回路を設計し、製造し、又はテストするために用いられ、画素センサ・セルを記述する情報を含む設計データを含む設計構造体であって、前記画素センサ・セルは、
半導体層の第１の領域内のフォトダイオード・ボディと、
前記半導体層の第２の領域内の浮遊拡散ノードであって、前記半導体層の第３の領域が前記第１の領域と前記第２の領域との間にあり、これらに隣接する、浮遊拡散ノードと、
前記半導体層内の誘電体分離部であって、前記第１、第２及び第３の領域を囲み、前記第１、第２及び第３の領域並びに前記フォトダイオード・ボディに隣接し、前記浮遊拡散ノードには隣接せず、前記第２の領域の部分が誘電体分離部と前記浮遊拡散ノードとの間に介在する、誘電体分離部と、
を含む設計構造体。
【請求項２０】
前記画素センサ・セルは、
前記第２の領域内の埋込み電子シールドであって、前記第２の領域内の前記誘電体分離部及び前記浮遊拡散ノードの底面に隣接し、前記半導体層の上面までは延びず、前記第２の領域の部分が埋込み電子シールドと前記半導体層の前記上面との間に介在する、埋め込み電子シールドをさらに含む、請求項１９に記載の設計構造体。
【請求項２１】
前記画素センサ・セルは、
前記第２の領域内の前記誘電体分離部に隣接する誘電体分離不動態化層であって、前記浮遊拡散ノードには隣接せず、前記第２の領域の部分が前記誘電体分離不動態化層と前記浮遊拡散ノードとの間に介在する、誘電体分離不動態化層をさらに含む、請求項１９に記載の設計構造体。
【請求項２２】
前記画素センサ・セルは、
前記半導体層の上面から前記第２の領域内に延びるピニング層であって、前記第２の領域内の前記誘電体分離部に隣接し、前記浮遊拡散ノードには隣接せず、前記浮遊拡散ノードは前記第２の領域内にピニング層よりも深く延びる、ピニング層をさらに含む、請求項１９に記載の設計構造体。
【請求項２３】
前記画素センサ・セルは、
（ｉ）前記第２の領域内の埋込み電子シールドであって、前記第２の領域内の前記誘電体分離部及び前記浮遊拡散ノードの底面に隣接し、前記半導体層の上面までは延びず、前記第２の領域の部分が埋込み電子シールドと前記半導体層の前記上面との間に介在する、埋込み電子シールド、
（ｉｉ）前記第２の領域内の前記誘電体分離部に隣接する誘電体分離不動態化層であって、前記浮遊拡散ノードに隣接せず、前記第２の領域の部分が誘電体分離不動態化層と前記浮遊拡散ノードの間に介在する、誘電体分離不動態化層、及び、
（ｉｉｉ）前記半導体層の上面から前記第２の領域内に延びるピニング層であって、前記第２の領域内の前記誘電体分離部に隣接し、前記浮遊拡散ノードには隣接せず、前記浮遊拡散ノードは前記第２の領域内にピニング層よりも深く延びる、ピニング層、
のうちの２つ又はそれ以上をさらに含む、請求項１９に記載の設計構造体。
【請求項２４】
前記設計構造体は、集積回路のレイアウト・データの交換のために用いられるデータ形式として記憶媒体上に常駐する、請求項１９に記載の設計構造体。
【請求項２５】
前記設計構造体はネットリストを含む、請求項１９に記載の設計構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子の分野に関し、より具体的には、本発明は、ＣＭＯＳベースの画素センサ・セル・デバイス、ＣＭＯＳベースの画素センサ・セル・デバイスの製造方法、及びＣＭＯＳベースの画素センサ・セル・デバイスのための設計構造体に関する。
【背景技術】
【０００２】
現在のＣＭＯＳ（相補型金属酸化膜半導体）ベースの画像センサは、使用されるシャッタ・システムに応じて、２つの欠陥のうちの１つに悩まされる。ローリングシャッタ・システムにおいては、画素センサ・セルが異なる時間に露光される。グローバルシャッタ・システムにおいては、画素センサ・セルからの信号強度が変化し得る。どちらの場合も、理想的とは言えない画像が生成される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、当技術分野において、上述の欠陥及び限界を軽減する必要性が存在する。
【課題を解決するための手段】
【０００４】
本発明の第１の態様は、半導体層の第１の領域内のフォトダイオード・ボディと、半導体層の第２の領域内の浮遊拡散ノードであって、半導体層の第３の領域が第１の領域と第２の領域との間にあり、これらに隣接する、浮遊拡散ノードと、半導体層内の誘電体分離部であって、誘電体分離部は、第１、第２及び第３の領域を囲み、第１、第２及び第３の領域並びにフォトダイオード・ボディに隣接し、浮遊拡散ノードには隣接せず、第２の領域の部分が誘電体分離部と浮遊拡散ノードとの間に介在する、誘電体分離部とを含む、画素センサ・セルである。
【０００５】
本発明の第２の態様は、半導体層の第１の領域内にフォトダイオード・ボディを形成することと、半導体層の第２の領域内に浮遊拡散ノードを形成することであって、半導体層の第３の領域が第１の領域と第２の領域との間にあり、これらに隣接する、形成することと、半導体層内に誘電体分離部を形成することであって、誘電体分離部は、第１、第２及び第３の領域を囲み、第１、第２及び第３の領域並びにフォトダイオード・ボディに隣接し、浮遊拡散ノードには隣接せず、第２の領域の部分が誘電体分離部と浮遊拡散ノードとの間に介在する、形成することとを含む、画素センサ・セルを製造する方法である。
【０００６】
本発明の第３の態様は、機械可読媒体内に有形に具現化され、集積回路を設計し、製造し、又はテストするために用いられ、画素センサ・セルを記述する情報を含む設計データを含む設計構造体であって、画素センサ・セルが、半導体層の第１の領域内のフォトダイオード・ボディと、半導体層の第２の領域内の浮遊拡散ノードであって、半導体層の第３の領域は第１の領域と第２の領域との間にあり、これらに隣接する、浮遊拡散ノードと、半導体層内の誘電体分離部であって、誘電体分離部は、第１、第２及び第３の領域を囲み、第１、第２及び第３の領域並びに前記フォトダイオード・ボディに隣接し、浮遊拡散ノードには隣接せず、第２の領域の部分が誘電体分離部と浮遊拡散ノードとの間に介在する、誘電体分離部とを含む、設計構造体である。
【０００７】
本発明のこれら及び他の態様を以下で説明する。
【０００８】
本発明の特徴は、添付の特許請求の範囲に記載されている。しかしながら、本発明自体は、以下の例示的な実施形態の詳細な説明を添付図面と併せて読む場合に参照することによって最も良く理解されるであろう。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による画素センサ・セルの製造を示し、図１（Ａ）は上面図であり、図１（Ｂ）、図１（Ｃ）、図１（Ｄ）及び図１（Ｅ）は、それぞれ図１（Ａ）の線１Ｂ−１Ｂ、１Ｃ−１Ｃ、１Ｄ−１Ｄ及び１Ｅ−１Ｅを通る断面図である。
【図２】引き続き本発明の実施形態による画素センサ・セルの製造を示し、図２（Ａ）は上面図であり、図２（Ｂ）、図２（Ｃ）、図２（Ｄ）及び図２（Ｅ）は、それぞれ図２（Ａ）の線２Ｂ−２Ｂ、２Ｃ−２Ｃ、２Ｄ−２Ｄ及び２Ｅ−２Ｅを通る断面図である。
【図３】引き続き本発明の実施形態による画素センサ・セルの製造を示し、図３（Ａ）は上面図であり、図３（Ｂ）、図３（Ｃ）、図３（Ｄ）及び図３（Ｅ）は、それぞれ図３（Ａ）の線３Ｂ−３Ｂ、３Ｃ−３Ｃ、３Ｄ−３Ｄ及び３Ｅ−３Ｅを通る断面図である。
【図４】引き続き本発明の実施形態による画素センサ・セルの製造を示し、図４（Ａ）は上面図であり、図４（Ｂ）、図４（Ｃ）、図４（Ｄ）及び図４（Ｅ）は、それぞれ図４（Ａ）の線４Ｂ−４Ｂ、４Ｃ−４Ｃ、４Ｄ−４Ｄ及び４Ｅ−４Ｅを通る断面図である。
【図５】引き続き本発明の実施形態による画素センサ・セルの製造を示し、図５（Ａ）は上面図であり、図５（Ｂ）、図５（Ｃ）、図５（Ｄ）及び図５（Ｅ）は、それぞれ図５（Ａ）の線５Ｂ−５Ｂ、５Ｃ−５Ｃ、５Ｄ−５Ｄ及び５Ｅ−５Ｅを通る断面図であり、図５（Ｆ）は、図５（Ａ）の線５Ｂ−５Ｂを通るゲート構造体を示す断面図である。
【図６】本発明の実施形態による画素センサ・セルの継続する製造を示し、図６（Ａ）は上面図であり、図６（Ｂ）、図６（Ｃ）、図６（Ｄ）及び図６（Ｅ）は、それぞれ、図６（Ａ）の線６Ｂ−６Ｂ、６Ｃ−６Ｃ、６Ｄ−６Ｄ及び６Ｅ−６Ｅを通る断面図である。
【図７】図７（Ａ）は上面図であり、図７（Ｂ）、図７（Ｃ）、図７（Ｄ）及び図７（Ｅ）は、それぞれ図７（Ａ）の線７Ｂ−７Ｂ、７Ｃ−７Ｃ、７Ｄ−７Ｄ及び７Ｅ−７Ｅを通る断面図であり、引き続き本発明の実施形態による画素センサ・セルの製造を示す。
【図８】引き続き本発明の実施形態による画素センサ・セルの製造を示し、図８（Ａ）は上面図であり、図８（Ｂ）、図８（Ｃ）、図８（Ｄ）及び図８（Ｅ）は、それぞれ図８（Ａ）の線８Ｂ−８Ｂ、８Ｃ−８Ｃ、８Ｄ−８Ｄ及び８Ｅ−８Ｅを通る断面図である。
【図９】引き続き本発明の実施形態による画素センサ・セルの製造を示し、図９（Ａ）は上面図であり、図９（Ｂ）、図９（Ｃ）、図９（Ｄ）及び図９（Ｅ）は、それぞれ図９（Ａ）の線９Ｂ−９Ｂ、９Ｃ−９Ｃ、９Ｄ−９Ｄ及び９Ｅ−９Ｅを通る断面図である。
【図１０】図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）及び図１０（Ｄ）は、本発明の実施形態による画素センサ・セルの蓄積ノードについての代替的な構造体を示す。
【図１１】画素センサ・セル回路内の構造要素の相互接続を示す上面図である。
【図１２】本発明の実施形態による画素センサ・セル回路の回路図である。
【図１３】本発明の実施形態によるグローバルシャッタ画素センサ・セルのアレイを示す図である。
【図１４】例えば、半導体ＩＣ論理設計、シミュレーション、テスト、レイアウト及び製造において用いられる例示的な設計フロー４００のブロック図を示す。
【発明を実施するための形態】
【００１０】
固体撮像素子は、行及び列のアレイ状に配置されたＣＭＯＳベースの画素センサ・セルと、画素センサ・セル・アレイを露光するためのシャッタ機構とを含む。
【００１１】
ローリング・シャッタ法においては、画像は行ごとに取り込まれる。所与の行に対して、画像は、フォトダイオードによって取り込まれ、浮遊拡散ノードに転送され、次いでノードが列サンプリング回路に読み出されてから、次の行に移動する。これは全ての画素センサ・セル行が取り込まれ読み出されるまで繰り返される。結果として得られる画像において、各行は、異なる時間における被写体を表す。従って、非常に動的な被写体（例えば、高速度で移動している物体）の場合、ローリング・シャッタ法により画像アーチファクトが生じる可能性がある。
【００１２】
グローバルシャッタ法においては、画素センサ・セル・アレイの全ての行及び列に対して、フォトダイオード内の全フレームについて画像が同時に取り込まれる。次いで、画像信号が、浮遊拡散ノードに転送され、そこで画像信号は、行ごとに読み出されるまで格納される。グローバルシャッタ法は、高速の被写体の画像取り込みに関連する問題を解決するが、画素センサ・セルの電荷蓄積ノード上の電荷レベルの変化の問題を生じさせる。
【００１３】
ローリング・シャッタ法においては、画像信号は、フォトダイオードの実際の露光時間よりも著しく短い時間、電荷蓄積ノード内に保持され、この保持時間は、アレイ内の全ての画素センサ・セルについて同じであり、これにより標準的なＣＤＳ技術による蓄積ノード内の電荷レベルの変化の補正が簡単になる。グローバルシャッタ法においては、画像信号は、様々な時間の間、蓄積ノード内に保持される。第１の行における時間が最短時間（単一の行を読み出すための時間）であり、最後の行における時間が最長時間（全ての行を読み出すための時間）である。従って、蓄積ノード上で生じる何らかの電荷発生又は漏れが、行から読み出される信号に多大な影響を及ぼすことがある。
【００１４】
グローバルシャッタ効率を向上させるために、本発明の実施形態は、画素センサ・セルの浮遊拡散ノード上に保持される電荷の変化量を減少させる。本発明の実施形態は、独特のウェル及び浮遊拡散ノード・イオン注入設計レベル／マスクを用いて、隣接する半導体領域内で生成され得る漂遊キャリアに起因する暗電流の生成及び漏れが最小限である浮遊拡散ノードを生成する。本発明の実施形態において、ドレイン・イオン注入設計レベル／マスクは、浮遊拡散ノードと誘電体分離部の側壁との間に間隔を置く。ウェル・イオン注入設計レベル／マスクは、ウェルが浮遊拡散ノード及び誘電体分離部の下に延びるように設計される。
【００１５】
随意的に、電子シールド・イオン注入設計レベル／マスクが設けられる。随意的に、誘電体分離部の側壁表面に沿って生じ得るキャリア発生を減少させる、誘電体トレンチ側壁不動態化イオン注入設計レベル／マスクが設けられる。随意的に、フォトダイオード及び浮遊拡散ノードの表面を不動態化する、表面ピンニング（surface pinning）イオン注入設計レベル／マスクが設けられる。以下の製造プロセスは好ましい順序で示されるが、他の順序も可能である。
【００１６】
図１（Ａ）は上面図であり、図１（Ｂ）、図１（Ｃ）、図１（Ｄ）及び図１（Ｅ）は、それぞれ図１（Ａ）の線１Ｂ−１Ｂ、１Ｃ−１Ｃ、１Ｄ−１Ｄ及び１Ｅ−１Ｅを通る断面図であり、本発明の実施形態による画素センサ・セルの製造を示す。図１（Ａ）、図１（Ｂ）、図１（Ｃ）、図１（Ｄ）及び図１（Ｅ）において、誘電体トレンチ分離部１０５が、半導体層１００上に形成される。一例において、半導体層１００は、単結晶シリコン基板、又は単結晶シリコン若しくは半導体基板上のエピタキシャル単結晶シリコン層である。一例において、半導体層は、埋込み酸化物（ＢＯＸ）層によって下部半導体層（単結晶シリコン層とすることができる）から分離された半導体オン・インシュレータ基板の上部半導体層（単結晶シリコン層とすることができる）である。誘電体分離部１０５は、例えば、フォトリソグラフィにより基板１００内にトレンチを画定し、エッチングし、次いでトレンチを誘電体材料（例えば、ＳｉＯ２）で充填し、化学機械研磨を行って誘電体分離部の上面１０６を基板１００の上面１０７と同一平面にすることによって形成される。一例において、半導体層１００は、ドープＰ型である。
【００１７】
フォトリソグラフィ・プロセスは、フォトレジスト層を基板の表面に適用し、パターン形成されたフォトマスク（設計レベルに基づいて作製された）を通して化学線に露光させ、露光されたフォトレジスト層を現像してパターン形成されたフォトレジストを形成するというものである。フォトレジスト層がポジ型フォトレジストを含むとき、現像剤は、化学線に露光されたフォトレジストの領域を溶解するが、パターン形成されたフォトマスクにより放射がフォトレジスト層に当たるのが阻止された（又は、放射強度が大きく減衰された）領域は溶解しない。フォトレジスト層がネガ型フォトレジストを含むとき、現像剤は、化学線に露光されたフォトレジストの領域を溶解せず、パターン形成されたフォトマスクにより放射がフォトレジスト層に当たるのが阻止された（又は、放射強度が大きく減衰された）領域を溶解する。処理（例えば、エッチング又はイオン注入）後、パターン形成されたフォトレジストは除去される。処理の結果、基板に物理的変化に生じる。
【００１８】
図２（Ａ）は上面図であり、図２（Ｂ）、図２（Ｃ）、図２（Ｄ）及び図２（Ｅ）は、それぞれ図２（Ａ）の線２Ｂ−２Ｂ、２Ｃ−２Ｃ、２Ｄ−２Ｄ及び２Ｅ−２Ｅを通る断面図であり、引き続き本発明の実施形態による画素センサ・セルの製造を示す。図２（Ａ）、図２（Ｃ）及び図２（Ｄ）において、随意的な誘電体不動態化層１１０が、誘電体分離部の選択された表面に沿って、半導体層１００内に形成される。誘電体不動態化層１１０は、一例において、基板１００の選択された領域をフォトリソグラフィにより画定し、次いでイオン注入することによって形成される。一例において、誘電体不動態化層１１０は、ドープＰ型である。図２（Ｃ）及び図２（Ｄ）において、誘電体不動態化層１１０は、誘電体分離部１０５の側壁及び底面に沿って延びる。図２（Ｃ）は、フォトダイオードが後に形成される半導体層１００の領域を示し、図２（Ｄ）は、浮遊拡散ノードが後に形成される半導体層１００の領域を示す。
【００１９】
図３（Ａ）は上面図であり、図３（Ｂ）、図３（Ｃ）、図３（Ｄ）及び図３（Ｅ）は、それぞれ図３（Ａ）の線３Ｂ−３Ｂ、３Ｃ−３Ｃ、３Ｄ−３Ｄ及び３Ｅ−３Ｅを通る断面図であり、引き続き本発明の実施形態による画素センサ・セルの製造を示す。図３（Ａ）、図３（Ｂ）及び図３（Ｅ）において、第１及び第２のウェル１１５Ａ及び１１５Ｂが、半導体層１００内に形成される。第１及び第２のＰウェル１１５Ａ及び１１５Ｂが、一例においては、基板１００の選択された領域をフォトリソグラフィにより画定し、次にイオン注入によって同時に形成される。一例においては、第１及び第２のウェル１１５Ａ及び１１５Ｂは、ドープＰ型である。図３（Ｂ）及び図３（Ｅ）において、第１及び第２のウェル１１５Ａ及び１１５Ｂは、誘電体分離部１０５の底面に沿って延びる。ウェルは、図３（Ｃ）（フォトダイオードが後に形成される）及び図３（Ｄ）（浮遊拡散ノードが後に形成される）においては形成されない。
【００２０】
図４（Ａ）は上面図であり、図４（Ｂ）、図４（Ｃ）、図４（Ｄ）及び図４（Ｅ）は、それぞれ図４（Ａ）の線４Ｂ−４Ｂ、４Ｃ−４Ｃ、４Ｄ−４Ｄ及び４Ｅ−４Ｅを通る断面図であり、引き続き本発明の実施形態による画素センサ・セルの製造を示す。図４（Ａ）、図４（Ｂ）及び図４（Ｄ）において、随意的な電子シールド１２０が、半導体層１００内に形成される。電子シールド１２０は、一例においては、基板１００の選択された領域をフォトリソグラフィにより画定し、イオン注入することによって形成される。一例においては、電子シールド１２０は、ドープＰ型である。図４（Ｂ）及び図４（Ｅ）において、電子シールド１２０は埋込み層であり、半導体層１００の上面１０７までは延びず、半導体層１００の領域が電子シールド１２０の上に介在する。電子シールド１２０は、誘電体分離部１０５の底面に沿って延びる。図４（Ｄ）（浮遊拡散ノードが後に形成される）において、電子シールド１２０は、誘電体不動態化層１１０に隣接し、誘電体分離部１０５の下に延びる。誘電体不動態化層１１０が存在しない場合、電子シールド１２０は、誘電体分離部１０５に隣接する。
【００２１】
図５（Ａ）は上面図であり、図５（Ｂ）、図５（Ｃ）、図５（Ｄ）及び図５（Ｅ）は、それぞれ図５（Ａ）の線５Ｂ−５Ｂ、５Ｃ−５Ｃ、５Ｄ−５Ｄ及び５Ｅ−５Ｅを通る断面図であり、引き続き本発明の実施形態による画素センサ・セルの製造を示す。図５（Ａ）及び図５（Ｂ）において、ゲート電極１２５、１３０、１３５、１４０及び１４５が形成される。太線は、ゲート電極１２５、１３０、１３５、１４０及び１４５の外周を示す。一例において、ゲート電極１２５、１３０、１３５、１４０及び１４５は、ゲート誘電体層を堆積させ、次にゲート誘電体層上にポリシリコン層を堆積させ、続いてポリシリコン層の（パターン形成されたフォトレジスト層により）保護されていない領域をフォトリソグラフィにより画定し、次いでエッチングにより除去することによって、同時に形成することができる。
【００２２】
図５（Ｆ）は、図５（Ａ）の線５Ｂ−５Ｂを通るゲート構造体を示す断面図である。図５（Ｆ）において、ゲート誘電体層１２６、１３１、１３６、１４１及び１４６が、それぞれゲート電極１２５、１３０、１３５、１４０及び１４５と半導体層１００との間に介在する。完成した画素センサ・セルが５つのトランジスタの画素センサ・セルとなるので、５つのゲート電極が存在する。
【００２３】
図６（Ａ）は上面図であり、図６（Ｂ）、図６（Ｃ）、図６（Ｄ）及び図６（Ｅ）は、それぞれ図６（Ａ）の線６Ｂ−６Ｂ、６Ｃ−６Ｃ、６Ｄ−６Ｄ及び６Ｅ−６Ｅを通る断面図であり、引き続き本発明の実施形態による画素センサ・セルの製造を示す。図６（Ａ）、図６（Ｂ）及び図６（Ｃ）において、フォトダイオード・ボディ１５０が、半導体層１００内に形成される。フォトダイオード・ボディ１５０は、一例において、基板１００の選択された領域をフォトリソグラフィにより画定し、次にイオン注入することによって形成される。一例において、フォトダイオード・ボディ１５０は、ドープＮ型である。フォトダイオード・ボディ１５０がＮ型であり、半導体層１００がＰ型であるとき、フォトダイオード・ボディ１５０はカソードを形成し、半導体層１００はフォトダイオードのアノードを形成する。図６（Ｂ）及び図６（Ｃ）において、フォトダイオード・ボディ１５０は、半導体層１００内に誘電体分離部と同じ深さまでは延びず、誘電体不動態化層１１０に隣接する。図６（Ｂ）及び図６（Ｃ）において、フォトダイオード・ボディ１５０は埋込み構造体であり、半導体層１００の上面１０７までは延びず、フォトダイオード・ボディ１５０の上に半導体層１００の一領域が介在する。図６（Ｃ）において、フォトダイオード・ボディ１５０は、誘電体分離不動態化層１１０に隣接する。誘電体分離不動態化層１１０が存在しない場合には、フォトダイオード・ボディ１５０は、誘電体分離部１０５に直接隣接する。
【００２４】
図７（Ａ）は上面図であり、図７（Ｂ）、図７（Ｃ）、図７（Ｄ）及び図７（Ｅ）は、それぞれ図７（Ａ）の線７Ｂ−７Ｂ、７Ｃ−７Ｃ、７Ｄ−７Ｄ及び７Ｅ−７Ｅを通る断面図であり、引き続き本発明の実施形態による画素センサ・セルの製造を示す。図７（Ａ）、図７（Ｂ）、図７（Ｃ）及び図７（Ｄ）において、随意的なピニング層１５５が、半導体層１００内に形成される。ピニング層１５５は、一例において、基板１００の選択された領域をフォトリソグラフィにより画定し、次にイオン注入することによって形成される。一例において、ピニング層１５５はドープＰ型である。図７（Ｂ）及び図７（Ｄ）において、ピニング層１５５は、半導体層１００の上面１０７からフォトダイオード・ボディ１５０まで延びる。図７（Ｄ）（浮遊拡散ノードが後に形成される）において、ピニング層１５５は、半導体層１００の上面１０７から、電子シールド１２０が存在する場合には電子シールド１２０に向かって延びるが、これに隣接はしない。電子シールド１２０が存在する場合、半導体層１００の一領域が、ピニング層１５５と電子シールド１２０との間に介在する。図７（Ｄ）において、ピニング層１５５は誘電体分離部１０５に隣接し、電子シールド１２０の反対側に重なる。ピニング層１５５の領域の間で、半導体層１００の上面１０７の領域が露出される。図７（Ｄ）において、誘電体不動態化層１１０が存在する場合、ピニング層１５５は、誘電体不動態化層１１０に隣接する。
【００２５】
図８（Ａ）は上面図であり、図８（Ｂ）、図８（Ｃ）、図８（Ｄ）及び図８（Ｅ）は、それぞれ図８（Ａ）の線８Ｂ−８Ｂ、８Ｃ−８Ｃ、８Ｄ−８Ｄ及び８Ｅ−８Ｅを通る断面図であり、引き続き本発明の実施形態による画素センサ・セルの製造を示す。図８（Ａ）、図８（Ｂ）及び図８（Ｅ）において、ソース／ドレイン１６０Ａ、１６０Ｂ、１６０Ｃ及び１６０Ｄが、半導体層１００内に形成される。ソース／ドレイン１６０Ａ、１６０Ｂ、１６０Ｃ及び１６０Ｄは、一例において、基板１００の選択された領域をフォトリソグラフィにより画定し、次にイオン注入することによって同時に形成される。一例において、ソース／ドレイン１６０Ａ、１６０Ｂ、１６０Ｃ及び１６０Ｄは、ドープＮ型である。図８（Ｃ）（フォトダイオードが形成されている）、図８（Ｄ）（浮遊拡散ノードが形成される）において、第１のソース／ドレインは形成されていない。ソース／ドレイン１６０Ａ、１６０Ｂ、１６０Ｃ及び１６０Ｄは、半導体層１００の上面１０７から、誘電体分離部が半導体層１００内に延びる距離より短い距離だけ延びる。
【００２６】
図９（Ａ）は上面図であり、図９（Ｂ）、図９（Ｃ）、図９（Ｄ）及び図９（Ｅ）は、それぞれ図９（Ａ）の線９Ｂ−９Ｂ、９Ｃ−９Ｃ、９Ｄ−９Ｄ及び９Ｅ−９Ｅを通る断面図であり、引き続き本発明の実施形態による画素センサ・セルの製造を示す。図９（Ａ）、図９（Ｂ）及び図９（Ｄ）において、浮遊拡散ノード１６５が、半導体層１００内に形成される。浮遊拡散ノード１６５は、一例において、基板１００の選択された領域をフォトリソグラフィにより画定し、次にイオン注入することによって形成される。一例において、浮遊拡散ノード１６５は、ドープＮ型である。図９（Ｂ）及び図９（Ｄ）において、浮遊拡散ノード１６５は、半導体層１００の上面１０７から延びるが、電子シールド１２０を貫通しない（電子シールドが存在する場合）。図９（Ｄ）は、全ての随意的な要素と共に浮遊拡散ノード（ＦＤノード）を示す。浮遊拡散ノード１６５が誘電体分離部１０５に隣接しないことが、本発明の実施形態の特徴である。浮遊拡散ノード１６５がピニング層１５５に隣接しない（ピニング層が存在する場合）ことが、本発明の実施形態の特徴である。浮遊拡散ノード１６５が誘電体分離不動態化層１１０までは延びない（誘電体分離不動態化層１１０が存在する場合）ことが、本発明の実施形態の特徴である。図９（Ｄ）において、半導体層１００の一領域が、拡散浮遊ノードと、誘電体分離部１０５及び／又は誘電体分離不動態化層１１０及び／又はピニング層１５５との間に介在する。
【００２７】
図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）及び図１０（Ｄ）は、本発明の実施形態による画素センサ・セルの蓄積ノードについての代替的な構造体を示す。図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）及び図１０（Ｄ）は、本発明の実施形態による電荷蓄積ノードを定める構造要素の４つの可能な組み合わせを示す。
【００２８】
図１０（Ａ）において、第１の電荷蓄積ノード１７０は、浮遊拡散ノード１６５及び半導体層１００を含む。浮遊拡散ノード１６５は、誘電体分離部１０５には隣接せず、半導体層１００が浮遊拡散ノード１６５と誘電体分離部１０５との間に介在する。これは、本発明の実施形態による浮遊拡散ノードについての最小限の要素である。
【００２９】
図１０（Ｂ）において、第２の電荷蓄積ノード１７５が、浮遊拡散ノード１６５、半導体層１００及び電子シールド１２０を含む。浮遊拡散ノード１６５は、誘電体分離部１０５までは延びず、半導体層１００が浮遊拡散ノード１６５と誘電体分離部１０５との間に介在する。電子シールド１２０は、誘電体分離部１０５に隣接する。電子シールド１２０は、半導体層１００の上面１０７には隣接せず、半導体層１００の領域が、電子シールド１２０と半導体層１００の上面１０７との間に介在する。浮遊拡散ノード１６５は、半導体層１００内に延びるが、電子シールド１２０には達せず、半導体層１００の一領域が浮遊拡散ノード１６５と電子シールド１２０との間に介在する。代替的に、浮遊拡散ノード１６５は、電子シールド１２０まで延びるか又は電子フィールド１２０内に部分的に延びる。
【００３０】
図１０（Ｃ）において、第３の電荷蓄積ノード１８０が、浮遊拡散ノード１６５、半導体層１００、電子シールド１２０、及び誘電体分離不動態化層１１０を含む。誘電体分離不動態化層１１０は、誘電体分離部１０５の側壁及び底面に隣接する。浮遊拡散ノード１６５は、誘電体分離不動態化層１１０には隣接せず、半導体層１００の一領域が浮遊拡散ノード１６５と誘電体分離不動態化層１１０との間に介在する。電子シールド１２０は、誘電体分離不動態化層１１０に隣接する。電子シールド１２０は、半導体層１００の上面１０７には隣接せず、半導体層１００の領域が電子シールド１２０と半導体層１００の上面１０７との間に介在する。浮遊拡散ノード１６５は、半導体層１００内に延びるが、電子シールド１２０には達せず、半導体層の一領域が浮遊拡散ノード１６５と電子シールド１２０との間に介在する。代替的に、浮遊拡散ノード１６５は、電子シールド１２０まで延びるか又は電子シールド１２０内に部分的に延びる。
【００３１】
図１０（Ｄ）において、第４の電荷蓄積ノード１８５が、浮遊拡散ノード１６５、半導体層１００、電子シールド１２０、誘電体分離不動態化層１１０及びピニング層１５５を含む。誘電体分離不動態化層１１０は、誘電体分離部１０５の側壁及び底面に隣接する。浮遊拡散ノード１６５は、誘電体分離不動態化層１１０には隣接せず、半導体層１００が浮遊拡散ノード１６５と誘電体分離不動態化層１１０との間に介在する。電子シールド１２０は、誘電体分離不動態化層１１０に隣接する。電子シールド１２０は、半導体層１００の上面１０７には隣接せず、半導体層１００の領域が電子シールド１２０と半導体層１００の上面１０７との間に介在する。浮遊拡散ノード１６５は、上面１０７から半導体層１００内に延びるが、電子シールド１２０には達せず、半導体層１００の一領域が浮遊拡散ノード１６５と電子シールド１２０との間に介在する。代替的に、浮遊拡散ノード１６５は、電子シールド１２０まで延びるか又は電子シールド１２０内に部分的に延びる。ピニング層１５５は、上面１０７から半導体層１００内に、上面１０７に沿って浮遊拡散ノード１６５の方向に延びるが、浮遊拡散ノード１６５には隣接せず、半導体層１００の一領域が介在する。代替的に、ピニング層１５５は、浮遊拡散ノード１６５まで延びてこれに隣接する。ピニング層１５５は、誘電体分離部１０５、誘電体分離不動態化層１１０及び半導体層１００の領域に隣接するが、電子シールド１２０には隣接しない。半導体層１００の一領域が、ピニング層１５５と電子シールド１２０との間に介在する。
【００３２】
本発明の実施形態による、電荷蓄積ノードについての他の可能な組み合わせは、（ｉ）誘電体分離不動態化層１１０のみ、（ｉｉ）誘電体分離不動態化層１１０及びピニング層１５５のみ、（ｉｉｉ）ピニング層１５５のみ、及び（ｉＶ）ピニング層１５５及び電子シールド１２０のみと組み合わせて、半導体層１００の一領域が浮遊拡散領域１６５と誘電体分離部１０５の間に介在する浮遊拡散領域１６５を含む。
【００３３】
図１１は、画素センサ・セル回路内の構造要素の相互接続を示す上面図である。図１１は、図９に類似している。図１１において、ソース／ドレイン１６０ＡはＶｄｄに接続され、ゲート１２５はグローバルシャッタ信号（ＧＳ）に接続され、ゲート１３０は転送ゲート信号（ＴＧ）に接続され、浮遊拡散ノード１６５はゲート１４０に接続され、ゲート１３５はリセット・ゲート信号（ＲＧ）に接続され、ソース／ドレイン１６０ＢはＶｄｄに接続され、ゲート１４５は行選択信号（ＲＳ）に接続され、ソース／ドレイン１６０Ｄはデータ出力に接続される。
【００３４】
図１２は、本発明の実施形態による画素センサ・セル回路の回路図である。図１２において、回路２００は、図１１の装置を描く。回路２００は、ＮＦＥＴのＴ１（リセット・トランジスタ）、Ｔ２（ソース・フォロワ）、Ｔ３（行選択トランジスタ）、Ｔ４（グローバルシャッタ・トランジスタ）及びＴ５（転送ゲート）、並びにフォトダイオードＤ１（光子検出器）を含む。ＮＦＥＴ  Ｔ１のゲートはＲＧに接続され、ＮＦＥＴ  Ｔ２のゲートは浮遊拡散ノード（ＦＤノード）に接続され、ＮＦＥＴ  Ｔ３のゲートはＲＳに接続され、ＮＦＥＴ  Ｔ４のゲートはＧＳに接続され、ＮＦＥＴ  Ｔ５のゲートはＴＧに接続される。ＮＦＥＴ  Ｔ１、Ｔ２及びＴ４のドレインは、Ｖｄｄに接続される。ＮＦＥＴ  Ｔ１のソースはＦＤノードに接続され、ＮＦＥＴ  Ｔ２のソースはＮＦＥＴ  Ｔ３のドレインに接続され、ＮＦＥＴ  Ｔ３のソースはデータ出力に接続される。ＮＦＥＴ  Ｔ４のソースはＮＦＥＴ  Ｔ５のソースに接続され、ＮＦＥＴ  Ｔ５のドレインはＦＤノードに接続される。ダイオードＤ１のカソードは、ＮＦＥＴ  Ｔ４及びＴ５のソースに接続され、ダイオードＤ１のアノードはＧＮＤに接続される。ダイオードＤ１は、図１１のピンド（ピニングされた）フォトダイオードである。
【００３５】
回路２００には、ＮＦＥＴが使用される。しかしながら、ＮＦＥＴ  Ｔ１、Ｔ２、Ｔ３、Ｔ４及びＴ５をＰＦＥＴと置き換えることができる。ＰＦＥＴを用いた回路においては、図１１の要素のドーピング型が変更される。半導体層１００、誘電体不動態化層１１０、ウェル１１５Ａ及び１１５Ｂ、電子シールド１２０及びピニング層１５５は、ドープＮ型であり、フォトダイオード・ボディ１５０、ソース／ドレイン１６０Ａ、１６０Ｂ、１６０Ｃ及び１６０Ｄ、並びに浮遊拡散領域１６５は、ドープＰ型である。また、ＶｄｄとＧＮＤが逆になり、ここでは、ダイオードＤ１のアノードは、ＰＦＥＴ  Ｔ４及びＴ５のドレインに接続される。
【００３６】
図１３は、本発明の実施形態によるグローバルシャッタ画素センサ・セルのアレイを示す図である。図１３において、画像センサ３００は、画素センサ・セルＰのアレイ３０５（行は水平方向であり、列は垂直方向である）、画素センサ・セル・ドライバ３１０及び列サンプラ３１５を含む。各々の画素センサ・セルＰは、図１１の回路２００である。図１２のＧＳ、ＴＧ、ＲＧ及びＲＳ信号は、画素センサ・セル行ドライバ３１０から画素センサ・セルＰに接続される。画素センサ・セルＰからの図１２のデータ出力信号は、列サンプラ３１５に接続される。
【００３７】
動作において、グローバル露光（global exposure）は、（１）ＧＳのオン／オフ（オン＝ＮＦＥＴに対してハイ（high）、オフ＝ＮＦＥＴに対してロー（low））をパルス化して、フォトダイオードを帯電させ（露光はオフで開始する）、（２）ＲＧのオン／オフをパルス化することにより、ＦＤノードをリセットし、（３）ＴＧのオン／オフをパルス化して、電荷をＦＤノードに移すことによって行われる。読み出しは、（１）ＲＳをオンにして選択された行内の全ての列を読み出し、（２）選択された行を読み出した後にＲＧのオン／オフをパルス化することによって行われる。読み出しステップ（１）及び（２）は各行について順次繰り返され、第１の行から開始して最後の行で終わる。
【００３８】
図１４は、例えば、半導体ＩＣ論理設計、シミュレーション、テスト、レイアウト及び製造で使用される例示的な設計フロー４００のブロック図を示す。設計フロー４００は、上で説明され、かつ図９（Ａ）、図９（Ｂ）、図９（Ｃ）、図９（Ｄ）、図９（Ｅ）、図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１１、図１２及び図１３に示された設計構造体及び／又はデバイスの論理的又は他の機能的に等価な表現を作成するために、設計構造体又はデバイスを処理するためのプロセス及び機構を含む。設計フロー４００によって処理及び／又は作成される設計構造体を機械可読伝送又はストレージ媒体上でエンコードして、データ処理システム上で実行又は他の方法で処理されたときにハードウェア・コンポーネント、回路、デバイス又はシステムの論理的、構造的、機械的又はその他の機能的に等価な表現を生成するデータ及び／又は命令を含むようにすることができる。設計フロー４００は、設計される表現のタイプによって変えることができる。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー４００は、標準的なコンポーネントを設計するための設計フロー４００、又はプログラマブル・アレイ、例えば、プログラマブル・ゲート・アレイ（ＰＧＡ）又はフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）に設計をインスタンス化するための設計フロー４００とは異なり得る。
【００３９】
図１４は、好ましくは設計プロセス４１０によって処理される入力設計構造体４２０を含む、複数のこのような設計構造体を例示する。一実施形態において、設計構造体４２０は、設計プロセスにおいて用いられる入力設計データと、図９（Ａ）、図９（Ｂ）、図９（Ｃ）、図９（Ｄ）、図９（Ｅ）、図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１１、図１２及び図１３に示されるようなＣＭＯＳ撮像セルに関して本発明の実施形態を記述する情報とを含む。結線図又はＨＤＬ、すなわちハードウェア記述言語（例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｃ等）の形態の設計データは、１つ又は複数の機械可読媒体上で具体化することができる。例えば、設計構造体４２０は、図９（Ａ）、図９（Ｂ）、図９（Ｃ）、図９（Ｄ）、図９（Ｅ）、図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１１、図１２及び図１３に示されるような本発明の実施形態の、テキスト・ファイル、文字数字データ、又は図形表現とすることができる。設計構造体４２０は、設計プロセス４１０によって生成及び処理され、ハードウェア・デバイスの論理的に等価な機能的表現を生じる、論理シミュレーション設計構造体とすることができる。設計構造体４２０はさらに、或いは代替的に、設計プロセス４１０によって処理されたときにハードウェア・デバイスの物理的構造の機能的表現を生成するデータ及び／又はプログラム命令を含むこともできる。機能的及び／又は構造的設計特徴のどちらを表現するのであれ、設計構造体４２０は、コア開発者／設計者によって実施されるような電子的コンピュータ支援設計（ＥＣＡＤ）を使用して生成することができる。機械可読データ伝送、ゲートアレイ、又はストレージ媒体上でエンコードされた場合、設計構造体４２０を設計プロセス４１０内の１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによってアクセス及び処理して、図９（Ａ）、図９（Ｂ）、図９（Ｃ）、図９（Ｄ）、図９（Ｅ）、図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１１、図１２及び図１３に示されるもののような電子コンポーネント、回路、電子若しくは論理モジュール、装置、デバイス、又はシステムをシミュレーションするか、又は他の方法で機能的に表現することができる。そのため、設計構造体４２０は、設計又はシミュレーション・データ処理システムによって処理されたときに回路又は他のレベルのハードウェア論理設計を機能的にシミュレートションするか、又は他の方法で表現する、人間及び／又は機械可読のソースコード、コンパイルされた構造体、及びコンピュータ実行可能コード構造体を含む、ファイル又は他のデータ構造体を含むことができる。このようなデータ構造体は、ハードウェア記述言語（ＨＤＬ）設計エンティティ、又は、Ｖｅｒｉｌｏｇ及びＶＨＤＬのような低レベルＨＤＬ設計言語、及び／又はＣ若しくはＣ＋＋のような高レベル設計言語に適合する及び／又は互換性のある他のデータ構造体を含むことができる。
【００４０】
設計プロセス４１０は、設計構造体４２０のような設計構造体を含むことができるネットリスト４８０を生成するために、好ましくは、図９（Ａ）、図９（Ｂ）、図９（Ｃ）、図９（Ｄ）、図９（Ｅ）、図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１１、図１２及び図１３に示されるコンポーネント、回路、デバイス又は論理構造体の設計／シミュレーションの機能的等価物を合成、翻訳又はその他の方法で処理するためのハードウェア及び／又はソフトウェア・モジュールを使用し、組み込む。ネットリスト４８０は、例えば、集積回路設計内の他の素子及び回路への接続を記述する配線、個々の部品、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデル等のリストを表す、コンパイル又はその他の方法で処理されたデータ構造体を含むことができる。ネットリスト４８０は繰り返しプロセスを用いて合成することができ、このプロセスにおいて、ネットリスト４８０は、デバイスの設計仕様及びパラメータに応じて１回又は複数回再合成される。ここで説明された他の設計構造体のタイプと同様に、ネットリスト４８０を機械可読データ・ストレージ媒体上に記録し、又はプロブラマブル・ゲート・アレイにプログラムすることができる。媒体は、磁気又は光ディスク・ドライブのような不揮発性ストレージ媒体、プロブラマブル・ゲート・アレイ、コンパクトフラッシュ、又は他のフラッシュメモリとすることができる。それに加えて、又は代替的に、媒体は、インターネット又は他のネットワーキングに適した手段を介してデータパケットを伝送し、中間的に格納することができる、システム又はキャッシュメモリ、バッファ領域、又は電気的若しくは光学的に伝導性のデバイス及び材料とすることができる。
【００４１】
設計プロセス４１０は、ネットリスト４８０を含む様々な入力データ構造のタイプを処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。このようなデータ構造タイプは、例えば、ライブラリ要素４３０内に存在することができ、これは、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍ等）について共通して用いられるモデル、レイアウト、及び記号表記を含めた素子、回路及びデバイスのセットを含むことができる。データ構造タイプは、設計仕様４４０、特徴データ４５０、検証データ４６０、設計ルール４７０、並びに入力テストパターン、出力テスト結果及び他のテスト情報を含むことができるテストデータ・ファイル４８５をさらに含むことができる。設計プロセス４１０は、例えば、応力分析、熱分析、機械事象シミュレーション、並びにキャスティング、モールディング及びダイプレス成形等のような操作についてのプロセス・シミュレーションといった標準的な機械的設計プロセスをさらに含むことができる。機械設計の当業者は、本発明の範囲及び思想から逸脱することなく設計プロセス４１０において用いられる、可能な機械設計ツール及びアプリケーションの範囲を認識することができる。設計プロセス４１０はまた、タイミング分析、検証、設計ルールチェック、位置及び経路の操作等のような標準的な回路設計プロセスを実行するためのモジュールを含むこともできる。
【００４２】
設計プロセス４１０は、出力設計構造体４９０を作成するために、ＨＤＬコンパイラ及びシミュレーションモデル構築ツールのような論理的及び物理的設計ツールを使用し、組み込んで、設計構造体４２０を、示された支持データ構造体の一部又は全てと共に、いずれかの付加的な機械設計又はデータ（適用可能な場合）と併せて処理し、出力設計構造体４９０は、集積回路のレイアウト・データの交換に用いられるデータ形式及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップファイル、又はこのような設計データ構造体を格納するための他のいずれかの適切な形式）でストレージ媒体上に具体化される出力設計データを含む。一実施形態において、第２の設計データは、機械的なデバイス及び構造体のデータの交換に用いられるデータ形式（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ  ＸＴ、ＪＴ、ＤＲＧ又はこのような機械的設計構造体を格納又は与えるのに適した他のいずれかの形式で格納される情報）でストレージ媒体又はプログラマブル・ゲート・アレイ上に存在する。設計構造体４２０と同様に、設計構造体４９０は、好ましくは、１つ又は複数のファイル、データ構造体、又は他のコンピュータ・コード化データ又は命令を含み、これは、伝送又はデータ・ストレージ媒体上に存在し、ＥＣＡＤシステムによって処理されたときに、図９（Ａ）、図９（Ｂ）、図９（Ｃ）、図９（Ｄ）、図９（Ｅ）、図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１１、図１２及び図１３に示される本発明の実施形態の１つ又は複数の、論理的又はその他の方式で機能的に等価な形態を生成する。１つの実施形態において、設計構造体４９０は、図９（Ａ）、図９（Ｂ）、図９（Ｃ）、図９（Ｄ）、図９（Ｅ）、図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１１、図１２及び図１３に示されるデバイスを機能的にシミュレーションする、コンパイルされた実行可能なＨＤＬシミュレーションモデルを含むことができる。設計構造体４９０は、集積回路のレイアウト・データの交換に用いられるデータ形式及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップファイル、又はこのような設計データ構造体を格納するための他のいずれかの適切な形式で格納される情報）を使用することもできる。データ構造体４９０は、例えば、記号データ、マップファイル、テストデータ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインを通じた経路選択のデータ、並びに、上で説明し、図９（Ａ）、図９（Ｂ）、図９（Ｃ）、図９（Ｄ）、図９（Ｅ）、図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１１、図１２及び図１３に示されるようなデバイス又は構造体を製造するために製造者又は他の設計者／開発者によって要求されるその他のいずれかのデータといった情報を含むことができる。次に、設計構造体４９０はステージ４９５に進み、ここで、例えば、設計構造体４９０は、テープアウトされたり、製造に引き渡されたり、マスク会社に引き渡されたり、別の設計会社に送られたり、顧客に送り返されたりされる。
【００４３】
本発明を理解するために、本発明の実施形態の説明が上記に与えられる。本発明は、本明細書で説明された特定の実施形態に限定されるものではなく、当業者には明らかなように、本発明の範囲から逸脱することなく種々の修正、再構成、及び置換が可能であることが理解されるであろう。従って、下記の特許請求の範囲は、そのような修正及び変更の全てを本発明の真の趣旨及び範囲内にあるものとして網羅することが意図されている。
【符号の説明】
【００４４】
１００：半導体層（基板）
１０５：誘電体分離部
１０６：誘電体分離部の上面
１０７：半導体層１００の上面
１１０：誘電体（分離）不動態化層
１１５Ａ、１１５Ｂ：ウェル
１２０：電子シールド
１２５、１３０、１３５、１４０、１４５：ゲート電極
１２６、１３１、１３６、１４１、１４６：ゲート誘電体層
１５０：フォトダイオード・ボディ
１５５：ピニング層
１６０Ａ、１６０Ｂ、１６０Ｃ、１６０Ｄ：ソース／ドレイン
１６５：浮遊拡散ノード
１７０、１７５、１８０、１８５：電荷蓄積ノード
２００：回路
３００：画像センサ
３０５：アレイ
３１０：画素センサ・セル・ドライバ
３１５：列サンプラ
４１０：設計プロセス
４２０、４９０：設計構造体
４３０：ライブラリ要素
４４０：設計仕様
４５０：特徴データ
４６０：検証データ
４７０：設計ルール
４８０：ネットリスト
４８５：試験データ・ファイル
４９５：ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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