(57)【要約】  第１の超小型電子素子１１０及び第２の超小型電子素子１０２の前面においてそれぞれ露出している第１の導電性パッド１０８及び第２の導電性パッド１０６が並置され、超小型電子素子の各々が能動半導体デバイスを具現化する、超小型電子アセンブリ１００が提供される。導電性素子１１４が、第１の超小型電子素子１１０の背面１１８からその前面１０３に向かって延在する第１の開口部１１１内で、第１の開口部１１１から第１の超小型電子素子１１０の前面１０３に向かって延在する第２の開口部１１３内で、かつ第１のパッド１０８及び第２のパッド１０６のうちの少なくとも一方を貫通して延在する第３の開口部１８０内で延在して、第１のパッド及び第２のパッドと接触することができる。第１の開口部１１１及び第２の開口部１１３の内面１２１、１２３は、第１の超小型電子素子１１０の前面１０３に対してそれぞれ第１の方向及び第２の方向に延在して実質的な角度を画定することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
前面と、該前面において露出する第１の導電性パッドと、を有する第１の超小型電子素子と、
前面と、該前面において露出する第２の導電性パッドと、を有する第２の超小型電子素子であって、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記前面は互いに面しており、前記第１のパッド及び前記第２のパッドは並置されており、前記超小型電子素子の各々は能動半導体デバイスを具現化する、第２の超小型電子素子と、
前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記前面に向かって延在する第１の開口部内に、該第１の開口部から前記第１の超小型電子素子の前記前面に向かって延在する第２の開口部内に、かつ前記第１のパッド及び前記第２のパッドのうちの少なくとも一方を貫通して延在する第３の開口部内に延在する導電性素子であって、前記第１の開口部及び前記第２の開口部の内面は、前記第１の超小型電子素子の前記前面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定し、前記導電性素子は前記第１のパッド及び前記第２のパッドと接触する、導電性素子と、
を具備する、超小型電子アセンブリ。
【請求項２】
前記第３の開口部は、前記第２の開口部から少なくとも前記第１の超小型電子素子の前記第１のパッドを貫通して延在している、請求項１に記載の超小型電子アセンブリ。
【請求項３】
前記第３の開口部は、前記第１のパッド及び前記第２のパッドの各々を貫通して延在している、請求項２に記載の超小型電子アセンブリ。
【請求項４】
前記第３の開口部は、前記第２の超小型電子素子の第２の面から少なくとも該第２の超小型電子素子の前記第２のパッドを貫通して延在している、請求項１に記載の超小型電子アセンブリ。
【請求項５】
前記導電性素子は、前記第１のパッド及び前記第２のパッドの並置された面の間に金属又は金属の導電性化合物のうちの少なくとも１つを含む、請求項２又は４に記載の超小型電子アセンブリ。
【請求項６】
前記導電性素子は、前記第１の開口部又は前記第２の開口部のうちの少なくとも一方の前記内面の少なくとも一部分の輪郭に沿う、請求項１に記載の超小型電子アセンブリ。
【請求項７】
前記導電性素子は、前記第１の開口部又は前記第２の開口部のうちの少なくとも一方の前記内面の少なくとも一部分の輪郭に沿わない、請求項１に記載の超小型電子アセンブリ。
【請求項８】
前記導電性素子は、前記第３の開口部の内面の少なくとも一部分の輪郭に沿う、請求項４に記載の超小型電子アセンブリ。
【請求項９】
前記導電性素子は、前記第３の開口部の内面の少なくとも一部分の輪郭に沿わない、請求項４に記載の超小型電子アセンブリ。
【請求項１０】
前記第１の超小型電子素子の前記第１の開口部及び前記第２の超小型電子素子の前記開口部は先細りになって、互いから反対方向に小さくなっている、請求項４に記載の超小型電子アセンブリ。
【請求項１１】
第１の面と、該第１の面において露出する導電性パッドと、を有する第１の超小型電子素子と、
前記第１の超小型電子素子の前記第１の面に面する第１の面と、該第１の面において露出しておりかつ前記第１の超小型電子素子の前記導電性パッドと並置される導電性パッドと、を有する第２の超小型電子素子であって、前記超小型電子素子の各々は能動半導体デバイスを具現化する、第２の超小型電子素子と、
前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記第１の面に向かって延在する第１の開口部内に、かつ前記並置された導電性パッドの少なくとも一方を貫通して延在する第２の開口部内に延在する導電性素子であって、前記パッドの並置された面の間に金属又は金属の導電性化合物のうちの少なくとも１つを含む、導電性素子と、
を具備する超小型電子アセンブリ。
【請求項１２】
前記第１の開口部は、前記第１の超小型電子素子の前記背面から該第１の超小型電子素子の前記第１の面に向かって延在する第３の開口部と、該第３の開口部から前記第１の超小型電子素子の前記第１の面に向かう方向に延在する第４の開口部と、を含み、前記第３の開口部及び前記第４の開口部の内面は、前記第１の面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定している、請求項１１に記載の超小型電子アセンブリ。
【請求項１３】
前記第２の開口部は、前記第１の超小型電子素子の前記パッドを貫通して延在している、請求項１２に記載の超小型電子アセンブリ。
【請求項１４】
前記第２の開口部は、前記第２の超小型電子素子の前記背面から該第２の超小型電子素子の前記第１の面に向かって延在する第３の開口部を含み、前記第２の開口部は前記第２の超小型電子素子の前記パッドを貫通して延在している、請求項１１に記載の超小型電子アセンブリ。
【請求項１５】
前面と、該前面において露出する導電性パッドと、を有する第１の超小型電子素子と、
前記第１の超小型電子素子の前記前面に面する前面と、該前面において露出しかつ前記第１の超小型電子素子の前記導電性パッドと並置される導電性パッドと、を有する第２の超小型電子素子であって、前記超小型電子素子の各々は能動半導体デバイスを具現化する、第２の超小型電子素子と、
前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記前面に向かって延在する第１の開口部内に、かつ前記第２の超小型電子素子の背面から該第２の超小型電子素子の前記前面に向かって延在する第２の開口部内に延在している導電性素子であって、前記第１の開口部及び前記第２の開口部の内面は、前記前面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定し、前記導電性素子は、前記並置されたパッドのうちの少なくとも一方を貫通して延在しかつ該パッドと接触している、導電性素子と、
を具備する、超小型電子アセンブリ。
【請求項１６】
前面、及び該前面において露出する第１の導電性パッド、並びに該第１の導電性パッドから離れる方向に前記前面に沿って延在する第１の導電性素子、を有する第１の超小型電子素子と、
前記第１の超小型電子素子の前記前面に面する前面を有する第２の超小型電子素子であって、該第２の超小型電子素子の前記前面において露出し且つ前記第１の導電性素子の一部分と並置される第２の導電性パッドを有し、前記第１の超小型電子素子及び前記第２の超小型電子素子は能動半導体デバイスを具現化する、第２の超小型電子素子と、
前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記前面に向かって延在する開口部内に延在する第２の導電性素子であって、前記第１の導電性パッドと接触している第２の導電性素子と、
前記第２の超小型電子素子の背面から該第２の超小型電子素子の前記前面に向かって延在する開口部内に延在する第３の導電性素子であって、前記第２の導電性パッドの開口部を通って延在しかつ前記第２の導電性パッド及び前記第１の導電性素子と接触している第３の導電性素子と、
を具備する、超小型電子アセンブリ。
【請求項１７】
前記第１の超小型電子素子の前記開口部は、該第１の超小型電子素子の背面から該第１の超小型電子素子の前記前面に向かって延在する第１の開口部と、該第１の開口部から前記第１の超小型電子素子の前記前面に向かって延在する第２の開口部と、を含み、前記第１の開口部及び前記第２の開口部の内面は、それぞれ前記前面に対して第１の方向及び第２の方向に延在して、実質的な角度を画定し、前記第２の導電性素子は前記第１のパッド及び前記第２のパッドと接触している、請求項１６に記載の超小型電子アセンブリ。
【請求項１８】
前記第２の超小型電子素子の前記開口部は、該第２の超小型電子素子の背面から該第２の超小型電子素子の前記前面に向かって延在する第１の開口部と、該第１の開口部から前記第２の超小型電子素子の前記前面に向かって延在する第２の開口部と、を含み、前記第１の開口部及び前記第２の開口部の内面は、それぞれ前記前面に対して第１の方向及び第２の方向に延在して、実質的な角度を画定し、前記第２の導電性素子は前記第１のパッド及び前記第２のパッドと接触している、請求項１７に記載の超小型電子アセンブリ。
【請求項１９】
前記第２の導電性素子及び前記第３の導電性素子は、前記超小型電子素子の前記前面に沿った方向において互いから間隔を空けて配置されている、請求項１７又は１８に記載の超小型電子アセンブリ。
【請求項２０】
前記第１の導電性素子は、前記第２の超小型電子素子の前記前面において露出する上面を有し、前記第２の導電性素子は、前記上面の少なくとも一部分と接触している、請求項１１、１７、又は１８に記載の超小型電子アセンブリ。
【請求項２１】
前記第１の導電性素子の少なくとも一部分は導電性トレースである、請求項１６に記載の超小型電子アセンブリ。
【請求項２２】
前記第２の超小型電子素子の前記背面に面する前面を有する第３の超小型電子素子と、該第３の超小型電子素子の前記背面から延在する開口部内に延在している第４の導電性素子と、を更に具備し、前記第３の導電性素子は、前記第３の超小型電子素子の導電性パッドを通って延在し、かつ前記第２の導電性素子と接触している、請求項１６又は１７に記載の超小型電子アセンブリ。
【請求項２３】
１つ又は複数の第４の超小型電子素子であって、各々が前記第３の超小型電子素子の前記背面の上に重なるように積層され、かつ該第３の超小型電子素子の前記第３の導電性素子と電気的に結合され、各第４の超小型電子素子は、隣接する前記第３の超小型電子素子又は前記第４の超小型電子素子の前記背面に面する前面を有している、１つ又は複数の第４の超小型電子素子、を更に具備し、少なくとも前記第４の超小型電子素子の前記背面から延在しかつ当該第４の超小型電子素子の導電性パッドを貫通して延在する開口部内に延在し、かつ隣接する前記超小型電子素子を通って延在する導電性素子と接触する、第５の導電性素子を有している、請求項２２に記載の超小型電子アセンブリ。
【請求項２４】
請求項１、１１、１５、又は１６に記載の構造体と、該構造体に電気的に接続された１つ又は複数の他の電子コンポーネントと、を具備するシステム。
【請求項２５】
ハウジングを更に具備し、前記構造体及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項２４に記載のシステム。
【請求項２６】
超小型電子アセンブリを製造する方法であって、
（ａ）第１の超小型電子素子を第２の超小型電子素子と、該第１の超小型電子素子の第１の面が該第２の超小型電子素子の第１の面に面するように組み立てるステップであって、前記超小型電子素子の各々は能動半導体デバイスを具現化し、前記超小型電子素子の前記第１の面において露出する導電性パッドが互いに並置されるようにする、ステップと、
（ｂ）次いで、前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記第１の面に向かって延在する第１の開口部内に、該第１の開口部から前記第１の超小型電子素子の前記第１の面に向かって延在する第２の開口部内に、かつ前記並置された導電性パッドのうちの少なくとも１つを貫通して延在する第３の開口部内に延在する導電性素子を形成するステップであって、前記第１の開口部及び前記第２の開口部の内面は、それぞれ前記第１の面に対して第１の方向及び第２の方向に延在して、実質的な角度を画定し、前記導電性素子は前記並置された導電性パッドと接触する、ステップと、
を含む、方法。
【請求項２７】
前記導電性素子を形成するステップは、前記パッドの並置された面の上に金属又は金属の導電性化合物のうちの少なくとも１つを堆積させるステップを含む、請求項２６に記載の方法。
【請求項２８】
前記導電性素子を形成するステップは、前記パッドの前記並置された面の間にアンダーカットを形成するステップを含み、前記堆積させるステップは、前記アンダーカット内に金属又は金属の導電性化合物の前記少なくとも１つを堆積させる、請求項２７に記載の方法。
【請求項２９】
前記第３の開口部は、前記第２の超小型電子素子の第２の面から少なくとも前記第１の超小型電子素子の前記並置されたパッドを貫通して延在する、請求項２６に記載の方法。
【請求項３０】
前記第３の開口部は、少なくとも前記第２の超小型電子素子の前記並置されたパッドを貫通して延在する、請求項２６に記載の方法。
【請求項３１】
前記導電性素子を形成するステップは、前記第１の開口部を形成するステップと、次いで、異なるプロセスにより前記第３の開口部を形成するステップと、を含む、請求項２９又は３０に記載の方法。
【請求項３２】
前記導電性素子は、前記第１の開口部及び前記第２の開口部のうちの少なくとも一方の内面の輪郭に沿う、請求項２６に記載の方法。
【請求項３３】
前記導電性素子は、前記第１の開口部及び前記第２の開口部のうちの少なくとも一方の内面の輪郭に沿わない、請求項２６に記載の方法。
【請求項３４】
超小型電子アセンブリを製造する方法であって、
（ａ）第１の超小型電子素子を第２の超小型電子素子と、該第１の超小型電子素子の第１の面が該第２の超小型電子素子の第１の面と面するように組み立てるステップであって、前記超小型電子素子の各々は能動半導体デバイスを具現化し、前記超小型電子素子の前記第１の面において露出する導電性パッドが互いに並置されるようにする、ステップと、
（ｂ）次いで、前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記第１の面に向かって延在する第１の開口部内に、かつ前記並置された導電性パッドのうちの少なくとも一方を貫通して延在する第２の開口部内に延在する導電性素子を形成するステップであって、前記パッドの並置された面の上に、金属又は金属の導電性化合物のうちの少なくとも１つを堆積させることを含む、ステップと、
を含む、方法。
【請求項３５】
前記導電性素子を形成するステップは、前記パッドの前記並置された面の間にアンダーカットを形成するステップを含み、前記堆積させるステップは、前記アンダーカット内に金属又は金属の導電性化合物の少なくとも１つを堆積させる、請求項３４に記載の方法。
【請求項３６】
前記第１の開口部は、前記第１の超小型電子素子の前記背面から該第１の超小型電子素子の前記第１の面に向かって延在する第３の開口部と、前記開口部から前記第２の開口部まで延在する第４の開口部と、を含み、前記第１の開口部及び前記第２の開口部の内面は、前記第１の面に対してそれぞれ第１の方向及び第２の方向に延在し、実質的な角度を画定し、前記第２の開口部は前記第１の超小型電子素子の前記パッドを貫通して延在する、請求項３５に記載の方法。
【請求項３７】
前記第２の開口部は、前記第１の超小型電子素子の前記背面から該第１の超小型電子素子の前記第１の面に向かって延在する第３の開口部と、該第３の開口部から前記第２の超小型電子素子の前記パッドを貫通して延在する第４の開口部と、を含む、請求項３５に記載の方法。
【請求項３８】
超小型電子アセンブリを製造する方法であって、
（ａ）第１の超小型電子素子を第２の超小型電子素子と、該第１の超小型電子素子の第１の面が該第２の超小型電子素子の第１の面と面するように組み立てるステップであって、前記超小型電子素子の各々は能動半導体デバイスを具現化し、前記超小型電子素子の前記第１の面において露出する導電性パッドが互いに並置されるようにする、ステップと、
（ｂ）次いで、前記第１の超小型電子素子の第２の面から該第１の超小型電子素子の前記第１の面に向かって延在する第１の開口部内に、前記第２の超小型電子素子の第２の面から該第２の超小型電子素子の前記第１の面に向かって延在する第２の開口部内に延在する導電性素子を形成するステップであって、前記第１の開口部及び前記第２の開口部の内面は、前記第１の面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定し、前記導電性素子は、前記並置されたパッドのうちの少なくとも一方を貫通して延在しかつ該パッドと接触する、ステップと、
を含む、方法。
【請求項３９】
超小型電子アセンブリを製造する方法であって、
（ａ）第１の超小型電子素子を第２の超小型電子素子と、該第１の超小型電子素子の第１の面が該第２の超小型電子素子の第１の面と面するように組み立てるステップであって、前記超小型電子素子の各々は能動半導体デバイスを具現化し、前記超小型電子素子のうちの１つにおける前記第１の面において露出する導電性パッドが、前記超小型電子素子のうちの別の方における前記第１の面において露出する第１の導電性素子と並置されるようにする、ステップと、
（ｂ）次いで、前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記第１の面に向かって延在する第１の開口部内に、該第１の開口部から前記第１の超小型電子素子の前記第１の面に向かって延在する第２の開口部内に、かつ前記パッド又は前記第１の導電性素子のうちの少なくとも一方を貫通して延在する第３の開口部内に延在する第２の導電性素子を形成するステップであって、前記第１の開口部及び前記第２の開口部の内面は、前記第１の面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定し、前記第２の導電性素子は前記パッド及び前記第１の導電性素子と接触する、ステップと、
を含む、方法。
【請求項４０】
前記パッドは、前記第１の超小型電子素子の前記第１の面において露出する第１のパッドであり、前記第２の超小型電子素子は、前記第１のパッドから該第２の超小型電子素子の前記第１の面に沿う方向に間隔を空けて配置される第２の導電性パッドを備え、前記第１の導電性素子は、前記第２の超小型電子素子の前記第１の面に沿って延在し、かつ前記第２のパッドに電気的に結合される、請求項３９に記載の方法。
【請求項４１】
前記パッドは、前記第２の超小型電子素子の前記第１の面において露出する第１のパッドであり、前記第１の超小型電子素子は、前記第１のパッドから該第１の超小型電子素子の前記第１の面に沿う方向に間隔を空けて配置される第２の導電性パッドを備え、前記第１の導電性素子は、前記第１の超小型電子素子の前記第１の面に沿って延在し、かつ前記第２のパッドに電気的に結合される、請求項３９に記載の方法。
【請求項４２】
前記第２の導電性素子は前記第１のパッドを貫通して延在する、請求項４０又は４１に記載の方法。
【請求項４３】
前記第２のパッドは、前記第２の超小型電子素子から離れる方向に面する上面を有し、前記第１の導電性素子は、前記第２のパッドの前記上面の少なくとも一部分と接触する、請求項４０又は４１に記載の方法。
【請求項４４】
ステップ（ａ）の前に、前記第２のパッドの前記上面の少なくとも一部分と接触して前記第１の導電性素子を形成するステップを更に含む、請求項４３に記載の方法。
【請求項４５】
前記第１の導電性素子の少なくとも一部分は、前記第２のパッドと、前記第１のパッドと並置される前記第１の超小型電子素子の位置と、の間の方向において前記第１の超小型電子素子の表面に沿って延在する導電性トレースである、請求項４４に記載の方法。
【請求項４６】
前記第３の開口部は前記第１のパッドを貫通して延在し、前記第２の導電性素子の一部分は、前記第３の開口部内に更に延在し、かつ前記第１のパッドと接触する、請求項４０に記載の方法。
【請求項４７】
前記第２の導電性素子の一部分は、前記第２の超小型電子素子の背面から前記第２のパッドを貫通して延在する開口部内に更に延在する、請求項４１に記載の方法。
【請求項４８】
第３の超小型電子素子を前記第１の超小型電子素子及び前記第２の超小型電子素子と、該第３の超小型電子素子の第１の面が該第２の超小型電子素子の第２の面と面するように組み立てるステップと、次いで、前記第３の超小型電子素子の第２の面から延在する少なくとも１つの開口部内に延在する第３の導電性素子を形成するステップであって、該第３の導電性素子は前記第３の超小型電子素子の導電性パッドを貫通して延在し、かつ前記第２の導電性素子と接触する、ステップと、を更に含む、請求項３９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２０１１年３月１８日に出願された米国特許出願第１３／０５１，４１４号の出願日の利益を主張し、その特許出願は２０１０年１２月２日に出願された米国仮特許出願第６１／４１９，０３７号の利益を主張し、それらの特許出願の開示内容は参照することにより本明細書の一部をなすものとする。
【０００２】
本発明は、超小型電子デバイスのパッケージング、特に半導体デバイスのパッケージングに関する。
【背景技術】
【０００３】
超小型電子デバイスは、一般にダイ又は半導体チップと呼ばれる、シリコン又はガリウムヒ素等の半導体材料の薄いスラブを一般的に備えている。半導体チップは、一般的に、個々の予めパッケージ化されたユニットとして提供される。幾つかのユニット設計では、半導体チップは基板又はチップキャリアに実装され、それらの基板又はチップキャリアは更にプリント回路基板等の回路パネル上に実装される。
【０００４】
半導体チップの第１の片面（例えば前面）には能動回路が作製される。能動回路との電気的接続を容易にするために、チップは同じ面上にボンドパッドを設けられる。ボンドパッドは通常、ダイのエッジの周辺に、又は多くのメモリデバイスの場合にはダイの中央に、規則的なアレイとして配置される。ボンドパッドは一般的に、約０．５ミクロン（μｍ）厚の銅又はアルミニウム等の導電性金属から形成される。ボンドパッドは、単一層又は複数層の金属を含むことができる。ボンドパッドのサイズはデバイスタイプによって異なるが、通常は一辺が数十ミクロン（μｍ）から数百ミクロン（μｍ）である。
【０００５】
シリコン貫通電極（ＴＳＶ：through-silicon via）を用いて、ボンドパッドが配置される半導体チップの前面と、前面とは反対側の半導体チップの背面との間の電気接続を提供することができる。従来のＴＳＶホールは、能動回路を含むように使用することができる第１の面の部分を低減する可能性がある。このように、能動回路に使用することができる第１の面の利用可能な空間が低減することにより、各半導体チップを製造するために必要なシリコンの量が増大する可能性があり、それにより、各チップのコストが増大する可能性がある。
【０００６】
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展に伴い更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能と、強力なデータプロセッサやメモリ、並びに全地球測位システム受信器、電子カメラ、ローカルエリアネットワーク接続等の補助デバイスとを、高解像度ディスプレイ及び関連する画像処理チップとともに一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちの幾つかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続は、短くあるべきであり、信号伝播遅延を最小限にするために低インピーダンスであるべきである。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えばインターネット検索エンジンで使用されるようなデータサーバにおける用途等の他の用途でも発生する。例えば、複雑なチップ間に多数の短い低インピーダンス相互接続を提供する構造により、検索エンジンの帯域幅を増大させ、その電力消費量を低減することができる。
【０００７】
半導体ビア形成及び相互接続においてもたらされた進歩にもかかわらず、チップ前面とチップ背面との間を接続するプロセスを強化することについて、及びそのようなプロセスからもたらすことができる構造体について、更なる改善を行うことができる。
【発明の概要】
【０００８】
本発明の一態様によれば、超小型電子アセンブリは、前面と該前面において露出している第１の導電性パッドとを有する第１の超小型電子素子と、
前面と該前面において露出している第２の導電性パッドとを有する第２の超小型電子素子と、
前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記前面に向かって延在する第１の開口部内に延在する導電性素子と、
を具備することができる。前記第１の超小型電子素子及び前記第２の超小型電子素子の前記前面は互いに面することができる。前記第１のパッド及び前記第２のパッドは並置することができる。前記超小型電子素子の各々は能動半導体デバイスを具現化することができる。前記導電性素子はまた、前記第１の開口部から前記第１の超小型電子素子の前記前面に向かって延在する第２の開口部内に延在することができる。前記導電性素子はまた、前記第１のパッド及び前記第２のパッドのうちの少なくとも一方を通って延在する第３の開口部内に延在することができる。前記第１の開口部及び前記第２の開口部の内面は、それぞれ前記第１の超小型電子素子の前記前面に対して第１の方向及び第２の方向に延在して、実質的な角度を画定することができる。前記導電性素子は前記第１のパッド及び前記第２のパッドと接触することができる。
【０００９】
特定の実施形態では、前記第３の開口部は、前記第２の開口部から少なくとも前記第１の超小型電子素子の前記第１のパッドを通って延在することができる。一実施形態では、前記第３の開口部は、前記第１のパッド及び前記第２のパッドの各々を通って延在することができる。例示的な実施形態では、前記第３の開口部は、前記第２の超小型電子素子の第２の面から少なくとも該第２の超小型電子素子の前記第２のパッドを通って延在することができる。特定の実施形態では、前記導電性素子は、前記第１のパッド及び前記第２のパッドの並置された面の間に金属又は金属の導電性化合物のうちの少なくとも１つを含むことができる。一実施形態では、前記導電性素子は、前記第１の開口部又は前記第２の開口部のうちの少なくとも一方の前記内面の少なくとも一部の輪郭に沿うことができる。
【００１０】
例示的な実施形態では、前記導電性素子は、前記第１の開口部又は前記第２の開口部のうちの少なくとも一方の前記内面の少なくとも一部の輪郭に沿わなくてもよい。特定の実施形態では、前記導電性素子は、前記第３の開口部の前記内面の少なくとも一部の輪郭に沿うことができる。一実施形態では、前記導電性素子は、前記第３の開口部の前記内面の少なくとも一部の輪郭に沿わなくてもよい。例示的な実施形態では、前記第１の超小型電子素子の前記第１の開口部及び前記第２の超小型電子素子の前記開口部は先細りになって、互いから反対方向に小さくなっていることができる。
【００１１】
本発明の別の態様によれば、超小型電子アセンブリは、第１の面と該第１の面において露出している導電性パッドとを有する第１の超小型電子素子と、
前記第１の超小型電子素子の前記第１の面に面している第１の面と、該第１の面において露出しておりかつ前記第１の超小型電子素子の前記導電性パッドと並置されている導電性パッドと、を有する第２の超小型電子素子と、
前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記第１の面に向かって延在する第１の開口部内に延在する導電性素子と、
を具備することができる。前記超小型電子素子の各々は能動半導体デバイスを具現化することができる。前記導電性素子はまた、前記並置された導電性パッドの少なくとも一方を通って延在する第２の開口部内に延在することができる。超小型電子アセンブリは、前記パッドの並置された面の間に金属又は金属の導電性化合物のうちの少なくとも１つを含むことができる。
【００１２】
一実施形態では、前記第１の開口部は、前記第１の超小型電子素子の前記背面から該第１の超小型電子素子の前記第１の面に向かって延在する第３の開口部と、該第３の開口部から前記第１の超小型電子素子の前記第１の面に向かう方向に延在する第４の開口部と、を含むことができる。前記第３の開口部及び前記第４の開口部の内面はそれぞれ前記第１の面に対して第１の方向及び第２の方向に延在して実質的な角度を画定することができる。特定の実施形態では、前記第２の開口部は、前記第１の超小型電子素子の前記パッドを通って延在することができる。例示的な実施形態では、前記第２の開口部は、前記第２の超小型電子素子の前記背面から該第２の超小型電子素子の前記第１の面に向かって延在する第３の開口部を含むことができる。前記第２の開口部は前記第２の超小型電子素子の前記パッドを通って延在することができる。
【００１３】
本発明の更に別の態様によれば、超小型電子アセンブリは、前面と該前面において露出している導電性パッドとを有する第１の超小型電子素子と、
前記第１の超小型電子素子の前記前面に面している前面と、該前面において露出しかつ前記第１の超小型電子素子の前記導電性パッドと並置される導電性パッドと、を有する第２の超小型電子素子と、
前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記前面に向かって延在する第１の開口部内に延在する導電性素子と、
を具備することができる。前記超小型電子素子の各々は能動半導体デバイスを具現化することができる。前記導電性素子はまた、前記第２の超小型電子素子の背面から該第２の超小型電子素子の前記前面に向かって延在する第２の開口部内に延在することができる。前記第１の開口部及び前記第２の開口部の内面は、それぞれ前記前面に対して第１の方向及び第２の方向に延在して、実質的な角度を画定することができる。前記導電性素子は、前記並置されたパッドのうちの少なくとも一方を通って延在することができかつ該パッドと接触することができる。
【００１４】
本発明の更に別の態様によれば、超小型電子アセンブリは、前面及び該前面において露出している第１の導電性パッド、並びに該第１の導電性パッドから離れる方向に前記前面に沿って延在している第１の導電性素子を有する第１の超小型電子素子と、
前記第１の超小型電子素子の前記前面に面する前面を有する第２の超小型電子素子と、
前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記前面に向かって延在する開口部内に延在している第２の導電性素子と、
前記第２の超小型電子素子の背面から該第２の超小型電子素子の前記前面に向かって延在する開口部内に延在する第３の導電性素子と、
を具備することができる。前記第２の超小型電子素子はまた、該第２の超小型電子素子の前記前面において露出しておりかつ前記第１の導電性素子の一部と並置されている第２の導電性パッドを有することができる。前記第１の超小型電子素子及び前記第２の超小型電子素子は能動半導体デバイスを具現化することができる。前記第２の導電性素子は、前記第１の導電性パッドと接触することができる。前記第３の導電性素子は、前記第２の導電性パッドの開口部を通って延在することができかつ前記第２の導電性パッド及び前記第１の導電性素子と接触することができる。
【００１５】
特定の実施形態では、前記第１の超小型電子素子の前記開口部は、該第１の超小型電子素子の背面から該第１の超小型電子素子の前記前面に向かって延在する第１の開口部と、該第１の開口部から前記第１の超小型電子素子の前記前面に向かって延在する第２の開口部と、を含むことができる。前記第１の開口部及び前記第２の開口部の内面は、それぞれ前記前面に対して第１の方向及び第２の方向に延在して、実質的な角度を画定することができる。前記第２の導電性素子は前記第１のパッド及び前記第２のパッドと接触することができる。一実施形態では、前記第２の超小型電子素子の前記開口部は、該第２の超小型電子素子の背面から該第２の超小型電子素子の前記前面に向かって延在する第１の開口部と、該第１の開口部から前記第２の超小型電子素子の前記前面に向かって延在する第２の開口部と、を含むことができる。前記第１の開口部及び前記第２の開口部の内面は、それぞれ前記前面に対して第１の方向及び第２の方向に延在して、実質的な角度を画定することができる。前記第２の導電性素子は前記第１のパッド及び前記第２のパッドと接触することができる。
【００１６】
例示的な実施形態では、前記第２の導電性素子及び前記第３の導電性素子は、前記超小型電子素子の前記前面に沿った方向において互いから間隔を空けて配置することができる。特定の実施形態では、前記第１の導電性素子は、前記第２の超小型電子素子の前記前面において露出している上面を有することができ、前記第２の導電性素子は、前記上面の少なくとも一部と接触することができる。一実施形態では、前記第１の導電性素子の少なくとも一部は導電性トレースとすることができる。例示的な実施形態では、前記超小型電子アセンブリはまた、前記第２の超小型電子素子の前記背面に面している前面を有する第３の超小型電子素子と、該第３の超小型電子素子の背面から延在している開口部内に延在している第４の導電性素子と、を具備することができる。前記第３の導電性素子は、前記第３の超小型電子素子の導電性パッドを通って延在することができかつ前記第２の導電性素子と接触することができる。
【００１７】
一実施形態では、前記超小型電子アセンブリはまた、１つ又は複数の第４の超小型電子素子であって、各々が前記第３の超小型電子素子の背面の上に重なるように積層され、かつ該第３の超小型電子素子の前記第３の導電性素子と電気的に結合される、１つ又は複数の第４の超小型電子素子、を具備することができる。各第４の超小型電子素子は、隣接する前記第３の超小型電子素子又は前記第４の超小型電子素子の背面に面する前面を有することができる。前記超小型電子アセンブリは、少なくとも前記第４の超小型電子素子の前記背面から延在しかつ当該第４の超小型電子素子の導電性パッドを通って延在している開口部内に延在し、かつ隣接する前記超小型電子素子を通って延在する導電性素子と接触する、第５の導電性素子を有することができる。
【００１８】
本発明の更なる態様は、本発明の上述した態様による超小型電子構造体と、該構造体に電気的に接続された１つ又は複数の他の電子コンポーネントと、を組み込んだシステムを提供することができる。例えば、本システムはハウジングを備えることもでき、前記構造体及び前記他の電子コンポーネントは前記ハウジングに実装される。本発明のこの態様での好ましい実施形態によるシステムを、同等の従来のシステムより小型とすることができる。
【００１９】
本発明の別の態様によれば、超小型電子アセンブリを製造する方法は、
（ａ）第１の超小型電子素子を第２の超小型電子素子と、該第１の超小型電子素子の第１の面が該第２の超小型電子素子の第１の面と面するように組み立てるステップであって、前記超小型電子素子の各々は能動半導体デバイスを具現化し、前記超小型電子素子の前記第１の面において露出する導電性パッドが互いに並置されるようにする、ステップと、
（ｂ）次いで、前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記第１の面に向かって延在する第１の開口部内に、該第１の開口部から前記第１の超小型電子素子の前記第１の面に向かって延在する第２の開口部内に、かつ前記並置された導電性パッドのうちの少なくとも１つを通って延在する第３の開口部内に延在する導電性素子を形成するステップであって、前記第１の開口部及び前記第２の開口部の内面は、それぞれ前記第１の面に対して第１の方向及び第２の方向に延在して、実質的な角度を画定し、前記導電性素子は前記並置された導電性パッドと接触する、ステップと、
を含むことができる。
【００２０】
特定の実施形態では、前記導電性素子を形成するステップは、前記パッドの並置された面の上に金属又は金属の導電性化合物のうちの少なくとも１つを堆積させるステップを含むことができる。一実施形態では、前記導電性素子を形成するステップは、前記パッドの前記並置された面の間にアンダーカットを形成するステップを含むことができる。前記堆積させるステップは、前記アンダーカット内に金属又は金属の導電性化合物の前記少なくとも１つを堆積させることができる。例示的な実施形態では、前記第３の開口部は、前記第２の超小型電子素子の第２の面から少なくとも前記第１の超小型電子素子の前記並置されたパッドを通って延在することができる。
【００２１】
一実施形態では、前記第３の開口部は、少なくとも前記第２の超小型電子素子の前記並置されたパッドを通って延在することができる。特定の実施形態では、前記導電性素子を形成するステップは、前記第１の開口部を形成するステップと、次いで、異なるプロセスにより前記第３の開口部を形成するステップと、を含むことができる。例示的な実施形態では、前記導電性素子は、前記第１の開口部及び前記第２の開口部のうちの少なくとも一方の内面の輪郭に沿うことができる。一実施形態では、前記導電性素子は、前記第１の開口部及び前記第２の開口部のうちの少なくとも一方の内面の輪郭に沿わなくてもよい。
【００２２】
本発明の更に別の態様によれば、超小型電子アセンブリを製造する方法は、
（ａ）第１の超小型電子素子を第２の超小型電子素子と、該第１の超小型電子素子の第１の面が該第２の超小型電子素子の第１の面と面するように組み立てるステップであって、前記超小型電子素子の各々は能動半導体デバイスを具現化し、前記超小型電子素子の前記第１の面において露出する導電性パッドが互いに並置されるようにする、ステップと、
（ｂ）次いで、前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記第１の面に向かって延在する第１の開口部内に、かつ前記並置された導電性パッドのうちの少なくとも一方を通って延在する第２の開口部内に延在する導電性素子を形成するステップであって、前記パッドの並置された面の上に、金属又は金属の導電性化合物のうちの少なくとも１つを堆積させることを含む、ステップと、
を含むことができる。
【００２３】
例示的な実施形態では、前記導電性素子を形成するステップは、前記パッドの前記並置された面の間にアンダーカットを形成するステップを含むことができる。前記堆積させるステップは、前記アンダーカット内に金属又は金属の導電性化合物の少なくとも１つを堆積することができる。一実施形態では、前記第１の開口部は、前記第１の超小型電子素子の前記背面から該第１の超小型電子素子の前記第１の面に向かって延在する第３の開口部と、前記開口部から前記第２の開口部まで延在する第４の開口部と、を含むことができる。前記第１の開口部及び前記第２の開口部の内面は、前記第１の面に対してそれぞれ第１の方向及び第２の方向に延在し、実質的な角度を画定することができる。前記第２の開口部は前記第１の超小型電子素子の前記パッドを通って延在することができる。特定の実施形態では、前記第２の開口部は、前記第１の超小型電子素子の前記背面から該第１の超小型電子素子の前記第１の面に向かって延在する第３の開口部と、該第３の開口部から前記第２の超小型電子素子の前記パッドを通って延在する第４の開口部と、を含むことができる。
【００２４】
本発明の更に別の態様によれば、超小型電子アセンブリを製造する方法は、
（ａ）第１の超小型電子素子を第２の超小型電子素子と、該第１の超小型電子素子の第１の面が該第２の超小型電子素子の第１の面と面するように組み立てるステップであって、前記超小型電子素子の各々は能動半導体デバイスを具現化し、前記超小型電子素子の前記第１の面において露出する導電性パッドが互いに並置されるようにする、ステップと、
（ｂ）次いで、前記第１の超小型電子素子の第２の面から該第１の超小型電子素子の前記第１の面に向かって延在する第１の開口部内に、前記第２の超小型電子素子の第２の面から該第２の超小型電子素子の前記第１の面に向かって延在する第２の開口部内に延在する導電性素子を形成するステップであって、前記第１の開口部及び前記第２の開口部の内面は、前記第１の面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定し、前記導電性素子は、前記並置されたパッドのうちの一方を通って延在しかつ該パッドと接触する、ステップと、
を含むことができる。
【００２５】
本発明の更に別の態様によれば、超小型電子アセンブリを製造する方法は、
（ａ）第１の超小型電子素子を第２の超小型電子素子と、該第１の超小型電子素子の第１の面が該第２の超小型電子素子の第１の面と面するように組み立てるステップであって、前記超小型電子素子の各々は能動半導体デバイスを具現化し、前記超小型電子素子のうちの１つにおける前記第１の面において露出する導電性パッドが、前記超小型電子素子のうちの別の方における前記第１の面において露出する第１の導電性素子と並置されるようにする、ステップと、
（ｂ）次いで、前記第１の超小型電子素子の背面から該第１の超小型電子素子の前記第１の面に向かって延在する第１の開口部内に、該第１の開口部から前記第１の超小型電子素子の前記第１の面に向かって延在する第２の開口部内に、かつ前記パッド又は前記第１の導電性素子のうちの少なくとも一方を通って延在する第３の開口部内に延在する第２の導電性素子を形成するステップであって、前記第１の開口部及び前記第２の開口部の内面は、前記第１の面に対してそれぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定し、前記第２の導電性素子は前記パッド及び前記第１の導電性素子と接触する、ステップと、
を含むことができる。
【００２６】
特定の実施形態では、前記パッドは、前記第１の超小型電子素子の前記第１の面において露出する第１のパッドとすることができ、前記第２の超小型電子素子は、前記第１のパッドから該第２の超小型電子素子の前記第１の面に沿う方向に間隔を空けて配置される第２の導電性パッドを備えることができる。前記第１の導電性素子は、前記第２の超小型電子素子の前記第１の面に沿って延在することができかつ前記第２のパッドに電気的に結合することができる。一実施形態では、前記パッドは、前記第２の超小型電子素子の前記第１の面において露出する第１のパッドとすることができ、前記第１の超小型電子素子は、前記第１のパッドから該第１の超小型電子素子の前記第１の面に沿う方向に間隔を空けて配置される第２の導電性パッドを備えることができる。前記第１の導電性素子は、前記第１の超小型電子素子の前記第１の面に沿って延在することができかつ前記第２のパッドに電気的に結合することができる。例示的な実施形態では、前記第２の導電性素子は前記第１のパッドを通って延在することができる。
【００２７】
一実施形態では、前記第２のパッドは、前記第２の超小型電子素子から離れる方向に面している上面を有することができ、前記第１の導電性素子は、前記第２のパッドの前記上面の少なくとも一部と接触することができる。特定の実施形態では、本方法は、ステップ（ａ）の前に、前記第２のパッドの前記上面の少なくとも一部と接触して前記第１の導電性素子を形成するステップを更に含む。例示的な実施形態では、前記第１の導電性素子の少なくとも一部は、前記第２のパッドと、前記第１のパッドと並置される前記第１の超小型電子素子の位置と、の間の方向において前記第１の超小型電子素子の前記面に沿って延在する導電性トレースとすることができる。
【００２８】
例示的な実施形態では、前記第３の開口部は前記第１のパッドを通って延在することができ、前記第２の導電性素子の一部は、前記第３の開口部内に更に延在することができかつ前記第１のパッドと接触することができる。一実施形態では、前記第２の導電性素子の一部は、前記第２の超小型電子素子の背面から前記第２のパッドを通って延在する開口部内に更に延在することができる。特定の実施形態では、本方法はまた、第３の超小型電子素子を前記第１の超小型電子素子及び前記第２の超小型電子素子と、該第３の超小型電子素子の第１の面が該第２の超小型電子素子の第２の面と面するように組み立てるステップと、次いで、前記第３の超小型電子素子の第２の面から延在する少なくとも１つの開口部内に延在する第３の導電性素子を形成するステップと、を含むことができる。該第３の導電性素子は前記第３の超小型電子素子の導電性パッドを通って延在することができかつ前記第２の導電性素子と接触することができる。
【図面の簡単な説明】
【００２９】
【図１】回路パネルに取り付けられるように配置された、本発明の一実施形態による超小型電子アセンブリを示す断面図である。
【図１Ａ】本発明の一実施形態による超小型電子アセンブリの導電性素子の拡大図をより詳細に示す部分断面図である。
【図２】回路パネルに実装される際の、本発明の一実施形態による超小型電子アセンブリを示す断面図である。
【図３】本発明の一実施形態による超小型電子アセンブリを更に示す平面図である。
【図４】図１に示す本発明の実施形態の変形形態による超小型電子アセンブリを示す断面図である。
【図５】本発明の一実施形態による超小型電子アセンブリを製造する方法の段階を示す断面図である。
【図６】本発明の一実施形態による超小型電子アセンブリを製造する方法の段階を示す断面図である。
【図７】本発明の一実施形態による超小型電子アセンブリを製造する方法における、図６に示す段階に続く段階を示す部分断面図である。
【図８】本発明の一実施形態による超小型電子アセンブリを製造する方法における、図６に示す段階に続く段階を示す部分断面図である。
【図９】本発明の一実施形態による超小型電子アセンブリを製造する方法における、図６に示す段階に続く段階を示す部分断面図である。
【図１０】本発明の一実施形態による超小型電子アセンブリを製造する方法における、図６に示す段階に続く段階を示す部分断面図である。
【図１１】図７、図８、図９及び図１０に示す製造の段階の前又は後に行うことができる、本発明の一実施形態による超小型電子アセンブリを製造する一段階を示す部分断面図である。
【図１２】図１１に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。
【図１３】図１１に示す実施形態の別の変形形態による超小型電子アセンブリを示す部分断面図である。
【図１４】図１１に示す実施形態の別の変形形態による超小型電子アセンブリを示す部分断面図である。
【図１５】図１１に示す実施形態の別の変形形態による超小型電子アセンブリを示す部分断面図である。
【図１６】図７、図８、図９及び図１０に示す本発明の実施形態の変形形態による超小型電子アセンブリを製造する方法における、図６に示す段階に続く段階を示す部分断面図である。
【図１７】図７、図８、図９及び図１０に示す本発明の実施形態の変形形態による超小型電子アセンブリを製造する方法における、図６に示す段階に続く段階を示す部分断面図である。
【図１８】図７、図８、図９及び図１０に示す本発明の実施形態の変形形態による超小型電子アセンブリを製造する方法における、図６に示す段階に続く段階を示す部分断面図である。
【図１９】図７、図８、図９及び図１０に示す本発明の実施形態の変形形態による超小型電子アセンブリを製造する方法における、図６に示す段階に続く段階を示す部分断面図である。
【図２０】本発明の別の実施形態による超小型電子アセンブリを示す部分断面図である。
【図２１】図２０に示す本発明の実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。
【図２２】本発明の別の実施形態による超小型電子アセンブリを示す部分断面図である。
【図２３】図２２に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。
【図２４】本発明の別の実施形態による超小型電子アセンブリを示す部分断面図である。
【図２５】図２４に示す本発明の実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。
【図２６】本発明の一実施形態によるシステムの概略図である。
【発明を実施するための形態】
【００３０】
（詳細な説明）
図１は、本発明の一実施形態による超小型電子パッケージ１００を示す。超小型電子パッケージは、超小型電子素子１０２、例えば半導体チップで具現化される集積回路を備え、それは、シリコン、シリコンの合金、又はＩＩＩ−Ｖ族半導体材料若しくはＩＩ−ＶＩ族半導体材料等の他の半導体材料を含むことができる。図１Ａの拡大図に見られるように、チップ１０２は、チップの主面である、コンタクト支持面とも呼ばれる前面１０４を有しており、前面においてチップの誘電体層１０５が露出している。第１の領域１０５は、通常、誘電体領域を含み、その誘電体領域は、通常、複数の配線層を備え、配線層の間及びその周囲に誘電体層が配置されている。特定の実施形態では、誘電体領域は、誘電率が低い誘電材料の１つ又は複数の層、すなわち「ｌｏｗ−ｋ」誘電体層を含むことができる。ｌｏｗ−ｋ誘電材料としては、特に、多孔質二酸化ケイ素、炭素ドープ二酸化ケイ素、高分子誘電体及び多孔質高分子誘電体が挙げられる。多孔質ｌｏｗ−ｋ誘電体層では、誘電体層は実質的な多孔性を有することができ、それにより、同じ材料の非多孔質層に比較して誘電材料の誘電率が低下する。誘電材料は、一般に、誘電率が約１．０を著しく上回るが、多孔質誘電材料内の開放空間を占有する空気は、誘電率が約１．０である。このように、幾つかの誘電材料は、実質的な多孔性を有することにより、誘電率の低下を達成することができる。
【００３１】
しかしながら、高分子誘電材料及び多孔質誘電材料等の幾つかのｌｏｗ−ｋ誘電材料は、従来の誘電材料より、耐えられる機械的応力がはるかに小さい。超小型電子素子を試験することができる特定のタイプの動作環境及び方法は、ｌｏｗ−ｋ誘電材料が許容できる限界か又はその近くの応力を与える可能性がある。本明細書に記載する超小型電子アセンブリは、超小型電子素子に応力が加えられる位置を領域１０５内でｌｏｗ−ｋ誘電体層から離れるように移動させることにより、超小型電子素子のｌｏｗ−ｋ誘電体層に対する保護を改善する。このように、製造、動作及び試験がｌｏｗ−ｋ誘電体層に加える応力をはるかに低下させ、したがって、ｌｏｗ−ｋ誘電体層が保護される。
【００３２】
層１０５はまた、能動半導体デバイス（例えば、トランジスタ、ダイオード又は他の能動デバイス）を含み、それらは、配線層により、前面にある複数の導電性パッド１０６に最終的に接続される。チップがシリコン・オン・インシュレータ（「ＳＯＩ」）型チップである場合、第１の領域１０５は、能動半導体デバイスの下に位置する埋込誘電体層も含むことができる。第１の領域１０５は、前面１０４からチップの第２の領域１０７を分離することができる。第１の領域は、通常、厚さが０．１ミクロン（μｍ）から５ミクロン（μｍ）であり、通常、薄化することができない。第２の領域１０７は、通常、本質的に半導体材料（通常、単結晶又は多結晶のいずれか）からなり、通常、厚さが２０ミクロン（μｍ）未満であり、その厚さは、通常、処理中に初期半導体ウェハが薄化された程度によって決まる。一実施形態では、チップは、第１の領域１０５しか有することができず、第２の領域１０７は存在しない可能性がある。
【００３３】
図１に更に見られるように、別の超小型電子素子１１０、すなわち能動半導体デバイスを具現化する半導体チップが、超小型電子素子１０２とともに、それら超小型電子素子の前面１０３、１０４が互いに面するように実装されている。図１に示すように、超小型電子素子１１０の複数の導電性パッド１０８を、超小型電子素子１０２の導電性パッド１０６と並置することができる。超小型電子素子は、通常、接着剤１０１等により互いに接合される。他のあり得る接合材料としてはガラスを挙げることができ、ガラスは、特定の実施形態では、ドープすることができ、５００℃未満のガラス転移温度を有することができる。通常、超小型電子素子１１０は本質的に、他方の超小型電子素子１０２と同じ半導体材料からなる。図１に更に見られるように、超小型電子素子１１０は、複数の導電性ビア素子を有することができ、それらは、導電性パッド１０８及び１０６との導電性接続を提供するように、超小型電子素子の開口部を通って延在している。
【００３４】
ビアを、超小型電子素子のうちの１つの背面とその超小型電子素子の少なくとも１つの導電性パッドとの間に複数の段がある「段状ビア」とすることができ、又は代替的に、単段ビアとすることができる。一例では、超小型電子素子１１０は複数の第１の開口部１１１を有することができ、それらは、露出した外側に面する面１１８からチップ前面１０４に向かって延在している。複数の第２の開口部１１３が、それぞれの第１の開口部１１１からチップのそれぞれの導電性パッド１０６まで延在することができる。図１Ａに更に見られるように、第１の開口部及び第２の開口部が交わる位置において、第１の開口部の内面１２１及び第２の開口部の内面１２３は、主面１０４によって画定される平面に対して異なる角度１４０、１４２で延在し、その角度は、主面に対して平行なあらゆる平面１３５に対する角度１４０、１４２と同じである。したがって、第１の開口部及び第２の開口部の内面は、それぞれ第１の方向及び第２の方向に延在して、実質的な角度を画定する。
【００３５】
複数の導電性素子１１４が、第１の開口部及び第２の開口部内に延在し、導電性パッド１０６、１０８に電気的に結合される。導電性素子１１４は、通常、第１の開口部及び第２の開口部の内面１２１、１２３を裏打ちすることができる絶縁層１２５によって、チップ１１０の他の部分から絶縁されている。導電性素子１１４は、通常、超小型電子素子１１０の露出した外側に面する面１１８において露出している。一例では、導電性素子１１４は、導電性パッド１０６、１０８の露出面と接触して金属を堆積させることによって形成される金属構造物（feature）を有することができる。後に更に詳細に説明するように、様々な金属堆積ステップを使用して、導電性素子を形成することができる。
【００３６】
図１に更に見られるように、導電性素子１１４を、フリップチップ式と同様に、ボンドメタル、例えばはんだ、錫、インジウム又はそれらの組合せの塊１２８等を介して、誘電体素子１２６の面において露出したコンタクト１２４に導電接合することができる。そして、誘電体素子は、誘電体素子１２６から突出している導体塊１３２、例えばはんだボール等を介して、パッケージ１００を、回路パネル１３４の対応するコンタクト１３６に更に電気的に接続する複数の端子１３０を有することができる。図１は、回路パネル１３４を接合する前のパッケージ１００を示す。図２は、パッケージ１００とそれに接合された回路パネル１３４とを備えた超小型電子アセンブリを示す。
【００３７】
熱伝導性材料１４２、例えば熱伝導性グリース、熱伝導性接着剤、又は、はんだ、錫、インジウム、金若しくは他の材料等の比較的溶融温度の低い接合金属等により、超小型電子素子１０２の背面１３７にヒートスプレッダ１４０を熱的に結合することができる。金属又は金属の導電性化合物のように、熱伝導性材料１４２が導電性でもある場合、誘電体層（図示せず）は、こうした熱伝導性かつ導電性材料１４２から超小型電子素子１０２の背面１３７を分離することができる。
【００３８】
図３は、エリアアレイで配置されるように示される、背面において露出された導電性素子１１４を示す、パッケージの超小型電子素子１１０の背面１１８に向かって見たときの図である。図３においてまた示されるように、導電性素子１１４は、第２の開口部１２３内に延在し、超小型電子素子１１０の前面１０３（図１）において露出している導電性パッド１０８（同様にエリアアレイで配置することができる）に接続されている。代替的に、超小型電子素子の導電性パッド１０８が、周縁１１４に隣接して配置することができるか、又は前面に対して中心に配置することができるように、異なる配置を有する場合、導電性素子１１４は、通常、整合パターンを有している。
【００３９】
図４は、本発明の別の実施形態による超小型電子パッケージ１５０を示す。図４に見られるように、超小型電子素子１０２は、超小型電子素子１０２の背面１５４から延在している開口部１５３内に延在する導電性素子１５２を更に備えることができ、導電性素子１５２は導電性パッド１０６に接触している。図４に更に示すように、幾つかの導電性パッド１０６ａは、超小型電子素子の開口部１５３内に延在している導電性素子１５２とは接触しない場合もある。１つ又は複数の導電性素子１５２ｂを、金属製ヒートスプレッダ１４０又は接地面に、それらの間の導電性かつ熱伝導性材料１４２を介して電気的に接続することができる。しかしながら、他の導電性素子１５２ａを、誘電体層１４４によってこうしたヒートスプレッダ又は接地面から電気的に絶縁することができる。
【００４０】
ここで、図５を参照して、超小型電子パッケージを作製する方法について説明する。そこに図示するように、複数の超小型電子素子１０２がダイシングレーン１６４において合わせて取り付けられている、半導体ウェハ１６０又はウェハの一部は、超小型電子素子１０２の前面１０４が、複数の超小型電子素子１１０がダイシングレーン１６４において合わせて取り付けられている別のウェハ１６２の前面１０３に面するように配置される。ウェハ１６０、１６２を、各ウェハの導電性パッド１０６、１０８の複数の対又は更には全てが互いに並置されるように位置合せすることができる。その後、図６に示すように、ウェハ１６０、１６２は、接着剤１０１等により合わせて接合される。次いで、ウェハ１６０の厚さを、研削、ラップ仕上げ又は研磨等によって減少させることができる。
【００４１】
図７は、処理の更なるステップを示す部分図であり、そこでは、超小型電子素子１１０を備えたウェハ１６２に、段状開口部１６６が形成されている。図７は、段状開口部１６６が画定された後の処理の段階を示す。特に、段状開口部１６６は、超小型電子素子１１０の背面１１８からその前面１０３に向かって延在している第１の開口部１６８を含む。第１の開口部から前面に向かって第２の開口部１７０が延在している。超小型電子素子は、多くのこうした段状開口部１６６を備え、それらの各々の中で、導電性素子１１４を形成することができる。一例では、段状開口部を、エッチング、レーザパターニング、機械的フライス加工、通常「サンドブラスト加工」と呼ばれる、例えば粒子の方向付けられた流れからの微粒子アブレーション、又はこうしたステップの組合せ若しくは一連のこうしたステップを含むことができる、一連のステップによって形成することができる。開口部の内面１２１、１２３は、図１Ａに関して上述したような構成を有することができる。第１の開口部及び第２の開口部を形成するプロセスを、米国特許出願公開第２００８０２４６１３６号、又は各々が２０１０年７月２３日に出願された、米国特許出願第１２／８４２，７１７号、同第１２／８４２，６１２号、同第１２／８４２，６６９号、同第１２／８４２，６９２号、同第１２／８４２、５８７号のいずれか又は全てに概略的に記載されているようなものとすることができ、それらの開示内容は、参照することにより本明細書の一部をなすものとする。
【００４２】
段状開口部を形成するプロセスを、半導体領域１７４とパッド１０８との間に配置されたウェハ１６２の誘電体領域１７２に関して、開口部が誘電体層１７２を貫通しないように選択的に行うことができる。誘電体領域１７２は、パッシベーション層、ウェハの配線層を配置することができる１つ若しくは複数の誘電体層、又はパッシベーション層及びこうした誘電体層の両方を含むことができる。参照を容易にするために、これらのうちの任意のもの又は全てを、以降、代替的に「パッシベーション層」１７２と呼ぶことができる。その後、図８に見られるように、パッシベーション層１７２を貫通して延在する開口部１７６を形成することができる。
【００４３】
パッシベーション層１７２に開口部１７６を形成する前又は形成した後、段状開口部の内面１２１、１２３に沿って延在し、かつウェハの背面１１８に接触する、誘電体層１７８（図９）を形成することができる。一例では、電気泳動堆積技法を使用して、開口部の内面１２１、１２３及び面１１８に対してコンフォーマルに誘電体コーティング１７８を形成することができる。このように、コンフォーマル誘電体コーティングは、アセンブリの露出した導電性面及び半導性面上のみに堆積することができる。堆積中、半導体デバイスウェハは所望の電位で保持され、液槽を異なる望ましい電位で保持するために、液槽内に電極が浸漬される。そして、導電性又は半導性であるデバイスウェハの露出面上に、電着したコンフォーマル誘電体層１７８を形成するために十分な時間、アセンブリは、適切な条件下で液槽内に保持される。電気泳動堆積は、それによってコーティングされるべき表面と液槽との間に十分に強力な電場が維持される限り発生することができる。電気泳動的に堆積したコーティングは、その堆積物のパラメータ、例えば電圧、濃度等によって決まる或る特定の厚さに達した後に堆積を停止するという点で自己限定的である。
【００４４】
電気泳動堆積は、通常、アセンブリの導電性及び／又は半導性外面に連続的かつ均一な厚さのコンフォーマルコーティングを形成する。加えて、電気泳動コーティングは、その誘電（非導電）特性に起因して、導電性パッド１０８の底面１９２の上に重なる残りの誘電体接合層１７２の上に生じないように堆積することができる。言い換えれば、電気泳動堆積の特性は、その誘電特性が与えられると、誘電材料の層に十分な厚さがある場合、電気泳動堆積が、導体の上に重なる誘電材料の層の上に生じないということである。通常、電気泳動堆積は、約１０ミクロン（μｍ）を超え数１０ミクロン（μｍ）までの厚さの誘電体層の上では発生しない。特定の例では、コンフォーマル誘電体層１７８を、陰極エポキシ堆積前駆体から形成することができる。代替的に、ポリウレタン又はアクリル堆積前駆体を使用することができる。
【００４５】
更なる処理では、誘電体接合材料１０１、例えば接着剤に対して選択的に行われるように導電性パッド１０８を通してエッチングする等により、パッド１０８に開口部１８０を形成することができ、その後、ウェハ１６０の下にある導電性パッド１０６を露出させるように、こうした開口部１８０内に露出している接合材料を除去することができる。
【００４６】
その後、図１０に見られるように、パッド１０６の露出部分の上に、かつパッド１０８及び誘電体層１７８と接触して、導電性材料、例えば金属の１つ又は複数の層１８２を堆積させることができる。金属を、スパッタリング、プラズマアシストであってもなくてもよい物理気相成長又は化学気相成長、原子層堆積、めっき、それらの組合せ又は他の方法等、様々な方法で堆積させることができる。金属層１８２の上に誘電体層１８４を堆積させることができ、次いで、誘電体層の１つ又は複数の露出面の上にパッド金属層１８６を堆積させるか又は他の方法で形成して、図１０に示す導電性素子１１４を形成することができる。
【００４７】
その後、図１１を参照すると、更なる処理を行って、超小型電子素子１０２の背面１５４から延在して、超小型電子素子１０２の背面１５４に向かって面するパッド１０６の下面１８９を露出させるように、開口部１５３を形成することができる。次いで、こうした開口部１５３は誘電体層１８８（図１１）によって裏打ちされ、次いで、その開口部１５３の中に、上述したように、誘電体層１８８上に１つ又は複数の金属層を堆積させること等により、導電性素子１５２が形成される。図１１に見られるように、超小型電子素子の開口部のうちの１つ又は複数を先細りにすることができる。例えば、開口部１５３及び１２１を、これらの開口部の幅１５７、１５８が各々、反対の方向１５５、１５６において小さくなるように先細りにすることができる。これはまた、反対の方向１５５、１５６に先細りになっている開口部１５３及び１２３にも当てはめることができる。
【００４８】
図１１は、導電性素子１１４、１５２が、それぞれの開口部内の空間を実質的に充填し、非金属材料の内部空洞を含まないという点で非中空である、例を示す。しかしながら、図１０及び更に図１２に見られるように、導電性素子１１４ｂ、１５２ｃを中空とすることができる。
【００４９】
図１２は、特定の例を更に示し、そこでは、超小型電子素子１０２を通って延在している導電性素子１５２ｃは、パッド１０６に面しているパッド１０８の上面１９０に接触するように導電性パッド１０６を貫通して延在している。図１２の構造を、以下のような上述したプロセスの変形形態によって作製することができる。すなわち、図８に示す段階に続いて、導電性素子１１４ｂがパッド１０８の下面１９２に形成され、パッド１０８に開口部を形成する上述した処理（図９及び図１０）と同様に、パッド１０６に、パッド１０８の上面まで延在する開口部が形成される。
【００５０】
図１３に更に見られるように、ウェハ１６２の導電性素子は非中空である必要はない。例えば、導電性素子は、開口部１５３を裏打ちする誘電体層１８８に沿って延在する１つ又は複数の部分１５２ｄ、１５２ｅを有することができる。一例では、部分１５２ｄ、１５２ｅを、開口部１５３の内面を完全に覆う連続層の一部とすることができる。別の例では、それらの部分１５２ｄ、１５２ｅは、内面１５３に沿って合わせて接続することはできないが、パッド１０６、１０８のうちの１つ又は複数の表面に接続することができる、別個の構造物（feature）を表すことができる。
【００５１】
図１、図２、図４及び図１０〜図１３に示す実施形態の各々では、導電性素子は、超小型電子素子１０２、１１０の開口部の内面１２１、１２３及び１５３の輪郭に沿う。しかしながら、別の実施形態では、導電性素子は、開口部の内面の輪郭に沿う必要はない。例えば、図１４は、導電性素子２１４が、超小型電子素子１１０の開口部の内面１２３、１２１のいずれの輪郭にも沿わない実施形態を示す。こうした導電性素子を、例えば、開口部内の空間を充填する誘電体領域２１６を形成し、次いで、誘電体領域を貫通して延在する開口部を形成し、その後、超小型電子素子１０２のパッド１０６から延在する金属柱を形成するように開口部内に金属を堆積させることによって形成することができる。その後、誘電体領域２１６の上に重なるように、導電性パッド２１８を形成することができる。その変形形態では、開口部１２１、１２３を裏打ちする誘電体層１７８は、誘電体領域２１６が、開口部の内面１２１、１２３において露出している半導体材料から導電性素子２１４を適切に絶縁するので、省略されることができる。
【００５２】
図１５は、図１４の変形形態を示し、それは、超小型電子素子１０２の開口部２５３を通って延在する導電性素子２５２を更に備えている。導電性素子２１４のように、導電性素子２５２は、それが内部に延在する開口部２５３の内面の輪郭に沿わない。導電性素子は様々な組合せを有することができ、そこでは、１つ又は複数の導電性素子の少なくとも一部が、それが内部に延在する開口部の内面の輪郭に沿い、超小型電子素子の別の一部又は別の開口部の内面に沿わない、ということが理解されよう。
【００５３】
ここで図１６〜図１９を参照すると、更なる変形形態では、開口部、例えば図１６に示す段状開口部を形成した後、導電性パッドの並置された面２０６、２０８の間の材料、例えば接合材料を除去するプロセスが適用される。例えば、エッチング液を使用して、パッドの並置された面の間から接合材料を除去することができる。次いで、図１８に更に図示するように、導電性素子３１４を形成するとき、導電性パッドの並置された面２０６、２０８の間の領域に、金属又は金属の導電性化合物を堆積させる。図１９は、更なる導電性素子３５２が形成された後の、図１８に見られる構造を更に例示する。上述した実施形態のように、超小型電子素子１１０を通って延在するビアを、単段ビアすることができ、又は例えば図１８に見られるように多段ビアとすることができる。
【００５４】
図２０は更なる変形形態を示し、そこでは、超小型電子素子３０２の導電性パッド３０６は、超小型電子素子３０２の前面３０４に沿ってその導電性パッド３０６から離れる方向に延在する導電性素子３１２を有している。例えば、導電性素子３１２は、領域３１２ａにおける導電性パッドと、パッド３１２ａをパッド３０６に接続する導電性トレース３１２ｂとを含むことができる。導電性素子３１２は、別の超小型電子素子３１０の導電性パッド３０８と並置される。第２の導電性素子３２４は、他方の超小型電子素子３１０の前面３０３において導電性パッド３０８を貫通して延在し、導電性素子３１２と接触することができる。図２０に更に見られるように、更なる導電性素子３３４が、超小型電子素子３０２の厚さを貫通して延在し、パッド３０６と接触することができる。こうした導電性素子３１２、３２４、３３４の各々を、前面３０３、３０４に堆積した誘電体層、及び導電性素子３２４、３３４が内部を通って延在する開口部内に堆積した誘電体層により、他の導電性構造物、例えばパッド、他のトレースから、又は超小型電子素子の本体から、電気的に絶縁することができる。
【００５５】
特定の実施形態では、バック・エンド・オブ・ライン（back-end-of-line）（「ＢＥＯＬ」）処理の間か又はそれに続いて、ウェハの上に形成された再配線層の一構造物として、導電性素子３１２を施すことができる。図２０に見られる構成を、例えば、超小型電子素子の導電性パッド３０６のうちの少なくとも１つにおける位置が別の超小型電子素子の少なくとも１つの他の導電性パッド３０８の位置と一致しない状況で、使用することができる。このように、各超小型電子素子のボンドパッドの位置が、それらボンドパッドが並置され得るように一致する必要なしに、超小型電子素子３０２、３１０の間に電気的接続を行うことができる。特定の実施形態では、１つの超小型電子素子を、例えばプロセッサ等のロジックチップとすることができ、別の超小型電子素子を、メモリチップ、すなわち内部にメモリ記憶素子を有するチップとすることができる。メモリ記憶素子は、複数のメモリセルを、それらのメモリセルに対して読出し及び書込みを行う回路とともに備えている。
【００５６】
図２１は、図２０に示す実施形態の変形形態を示し、そこでは、導電性素子４１２が、超小型電子素子４１０の導電性パッド４０８から離れる方向に延在しており、こうした導電性素子は、別の超小型電子素子４０２の導電性パッド４０６と並置されている。この場合、導電性素子４３４は、導電性パッド４０６を貫通して延在し、導電性素子４１２と接触している。図２０及び図２１は更なる変形形態を示し、そこでは、導電性素子３２４、３３４、４２４、４３４のうちの任意のもの又は全てを、図２０に見られるように中空とするか、又は図２１に見られるように非中空とすることができる。
【００５７】
図２２は、更なる実施形態を示し、そこでは、更なる超小型電子素子５０２が、アセンブリ５００において、各々積層され、かつ図１と同様の超小型電子素子１０２、１１０と互いに接合されており、アセンブリ５００では、各超小型電子素子５０２の厚さを貫通して延在する導電性素子５５２が、更なる超小型電子素子５０２各々のパッド５０６の開口部を通って電気的に接続されている。この変形形態では、導電性素子５１４は、パッド１０８を貫通して延在している。
【００５８】
図２３は、こうした実施形態の変形形態を示し、そこでは、導電性素子６１４はパッド１０８と接触しているが、別の導電性素子６５２がパッド１０６を貫通して延在し、かつパッド１０８と接触している。図２３は、導電性素子６１４が中空である変形形態を更に示す。
【００５９】
図２４は、超小型電子素子７１０の開口部７１２が、その背面７１８からパッド７０８を貫通して延在し、導電性パッド７０６の一部を露出させる単段開口部である変形形態を更に示す。こうした開口部は、図２４に見られるように、背面７１８とパッド７０８との間に一様な先細りを有することができる。図２４は、導電性素子７１４がパッド７０６の上面７１６と接触し、導電性素子７５２がこうしたパッド７０６の下面７２６と接触している実施形態を示す。
【００６０】
図２５は、図２４の実施形態の変形形態を示し、そこでは、導電性素子７１４は、両導電性パッド７０６、７０８通る等、両超小型電子素子７１０、７０２の開口部を通って延在している。
【００６１】
超小型電子アセンブリの構造及び製造並びにそれを高レベルアセンブリ内に組み込むことは、各々が２０１０年１２月２日に出願された、以下の本願と同一の所有者によって所有される同時係属米国特許出願、すなわち米国仮特許出願第６１／４１９，０３３号及び米国非仮特許出願第１２／９５８，８６６号、並びに、各々が２０１０年７月２３日に出願された以下の米国特許出願、すなわち米国特許出願第１２／８４２，７１７、同第１２／８４２，６５１号、同第１２／８４２，６１２号、同第１２／８４２，６６９号、同第１２／８４２，６９２号及び同第１２／８４２，５８７号のうちの１つ又は複数に記載されている構造及び製造ステップを含むことができ、全てのこうした出願の開示内容は、参照することにより本明細書の一部をなすものとする。
【００６２】
上述した構造体は、並外れた３次元相互接続機能を提供する。これらの機能をあらゆるタイプのチップで使用することができる。単に例として、チップの以下の組合せを、上述したような構造体に含めることができる。すなわち、（ｉ）プロセッサ及びプロセッサとともに使用されるメモリ、（ｉｉ）同じタイプの複数のメモリチップ、（ｉｉｉ）ＤＲＡＭ及びＳＲＡＭ等の異なるタイプの複数のメモリチップ、（ｉｖ）画像センサ及びセンサからの画像を処理するために使用される画像プロセッサ、（ｖ）特定用途向け集積回路（「ＡＳＩＣ」）及びメモリである。上述した構造体を、別の電子システムの構成で利用することができる。例えば、本発明の更なる実施形態によるシステム１３００（図２６）は、他の電子コンポーネント１３０８及び１３１０とともに上述したような構造体１３０６を含む。説明した例では、コンポーネント１３０８は半導体チップであり、コンポーネント１３１０が表示画面であるが、他のあらゆるコンポーネントを使用することができる。当然ながら、例示を明確にするために図２６には２つの追加のコンポーネントのみを示すが、本システムは、あらゆる数のこうしたコンポーネントを含むことができる。上述した構造体１３０６を、例えば、図１、図２、図４、図２０及び図２１に関連して上述したような超小型電子アセンブリ１００とすることができる。更なる変形形態では、両方を提供することができ、あらゆる数のこうした構造体を使用することができる。構造体１３０６並びにコンポーネント１３０８及び１３１０は、破線で概略的に示す共通ハウジング１３０１内に取り付けられ、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示する例示的なシステムでは、システムは、可撓性印刷回路基板等の回路パネル１３０２を含み、回路パネルは、コンポーネントを互いに相互接続する多数の導体１３０４を含み、それらのうちの１つのみを図２６に示す。しかしながら、これは単に例示的なものであり、電気接続をもたらすあらゆる適当な構造を使用することができる。ハウジング１３０１は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面１３１０は、ハウジングの表面において露出している。構造体１３０６が、撮像チップ等の感光素子を含む場合、光を構造体に誘導するために、レンズ１３１１又は他の光学デバイスもまた提供することができる。この場合もまた、図２６に示す簡略化システムは単に例示的なものであり、上述した構造体を用いて、デスクトップコンピュータ、ルータ等、一般に固定構造体とみなされるシステムを含む他のシステムを作製することができる。
【００６３】
上記で検討した特徴のこれらの変形形態及び組み合わせ、並びに他の変形形態及び組み合わせは、本発明から逸脱することなく利用することができるので、好ましい実施形態の上述した説明は、本発明を限定するものではなく例示するものとして受け取られるべきである。
【００６４】
上記説明は、特定の用途に対する例示的な実施形態を参照するが、請求項に記載の発明はそれに限定されないことが理解されるべきである。当業者及び本明細書に提供する教示を利用できる者は、添付の特許請求の範囲内で更なる変形形態、応用形態及び実施形態を理解するであろう。
【図１】
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【図１Ａ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【国際調査報告】
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