(57)【要約】  半導体ウェハを処理する方法は、少なくとも１つの方向において湾曲を有する半導体ウェハを提供する工程を含む。湾曲は低減され、半導体ウェハの非アクティブ領域内において、少なくとも半導体ウェハの応力層内に部分的に、かつ、応力層の表面と平行に延在する複数のトレンチラインを設ける工程を含む。複数のトレンチラインの深さは、半導体ウェハの厚さよりも小さい。半導体ウェハは、半導体デバイスまたは半導体回路を提供するための複数のアクティブ領域を備える。非アクティブ領域は、アクティブ領域を互いから分離する。ウェハは、第１の表面を有する応力層と、第１の表面と対向する、応力層の第２の表面に沿って応力層と接触する別の層とを有する。複数のトレンチラインが、非アクティブ領域において応力層の第１の表面と平行になるように延在し、半導体ウェハの厚さよりも小さい深さを有する。
2013542599.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハを処理する方法であって、
少なくとも１つの方向において湾曲を有する半導体ウェハを提供する工程と、
前記湾曲を低減する工程とを備え、該低減する工程は、
前記半導体ウェハの非アクティブ領域において、複数のトレンチラインを、前記半導体ウェハの応力層内に少なくとも部分的に延在し、かつ、該応力層の表面と平行になるように設ける工程を備え、該複数のトレンチラインの深さは、前記半導体ウェハの厚さよりも小さい、方法。
【請求項２】
前記半導体ウェハに、前記非アクティブ領域の外のアクティブ領域において半導体デバイスを設ける工程を備える、請求項１に記載の方法。
【請求項３】
それぞれのアクティブ領域内に複数の半導体デバイスまたは半導体回路を設ける工程を備え、前記複数のトレンチラインは少なくとも１つのアクティブ領域によって分離される、請求項２に記載の方法。
【請求項４】
前記複数のトレンチラインは、互いから少なくとも１ｍｍ分離される、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記複数のトレンチラインは、前記応力層の表面から前記応力層内へ、該応力層の厚さの少なくとも半分の深さまで延在する、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記応力層はＩＩＩ族窒化物の層である、請求項１〜５のいずれか一項に記載の方法。
【請求項７】
前記応力層は圧縮応力を受ける、請求項１〜６のいずれか一項に記載の方法。
【請求項８】
前記半導体ウェハをさらに処理する工程を備え、該さらに処理する工程の少なくともいくつかの段階において前記複数のトレンチライン内に少なくとも一部の材料が提供される、請求項１〜７のいずれか一項に記載の方法。
【請求項９】
半導体ウェハを処理する方法であって、
請求項１〜８のいずれか一項に記載の方法によって処理されている半導体ウェハを提供する工程と、
前記半導体ウェハをダイシングして別個のダイにする工程とを備える、方法。
【請求項１０】
前記別個のダイのうちの少なくとも１つにさらなる処理を施す工程を含む、請求項９に記載の方法。
【請求項１１】
半導体ウェハであって、
半導体デバイスまたは回路を提供するための複数のアクティブ領域と、
前記アクティブ領域を互いから分離する非アクティブ領域と、
第１の表面を有する応力層と、
前記応力層の第２の表面に沿って前記応力層と接触する他の層であって、前記応力層の第２の表面は、前記第１の表面と対向している、前記他の層と、
各々が非アクティブ領域において前記応力層の前記第１の表面と平行に延在するとともに、前記半導体ウェハの厚さよりも小さい深さを有する、複数のトレンチラインとを備える、半導体ウェハ。
【請求項１２】
アクティブ領域において設けられる半導体デバイスまたは半導体回路を備える、請求項１１に記載のウェハ。
【請求項１３】
請求項９または１０に記載の半導体ウェハから個片化されるダイを備え、該ダイにおいて、前記半導体ウェハの少なくとも１つのトレンチラインが検出可能である、半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハを処理するための方法と、半導体ウェハおよび半導体デバイスとに関する。
【背景技術】
【０００２】
半導体デバイスの製造は、一般的に、後の製造段階において各々分離されるように半導体ウェハ上に複数の独立した回路を成形することを含んでいる（たとえば、半導体ウェハを各々所与の電子回路または電子デバイスを有する半導体材料の個々の断片（ダイ）に個片化（「ダイシング」）することによって）。個片化されたダイは、適宜、個片化された回路をテストし、パッケージングして集積回路パッケージにすることなどのさらなる処理をされることができる。
【０００３】
複数の別個の回路の形成は、通常、未処理ウェハによって形成される基板上に、さまざまなパターニングされた、および、パターニングされていない絶縁性、半導電性、および導電性デバイスの領域および層を形成することを含む。パターニングの一部として、フォトレジスト層が通常、ウェハの上面上に堆積され、フォトリソグラフィまたは他のプロセスによってパターニングされ、したがって、ウェハの上面が露出された領域、および、上面が露出されていない領域が作成される。そのようなパターニングは、規定のパターンを転写すること、たとえば、フォトリソグラフィの場合は所望のパターンのイメージをウェハ表面上に投影することを含む。しかしながら、ウェハ表面が変形している場合、たとえば、平坦でない場合、転写されるパターンが歪む。そのような表面の変形にはさまざまな原因があり得る。
【０００４】
たとえば、表面上に異なる複数の層を堆積およびパターニングすることによって、表面が不均一になる場合がある。特許文献１および特許文献２には、表面をプラズマ処理にさらすことによって表面の粗さが低減されるウェハ平坦化プロセスおよびシステムが記載されている。特許文献３は、化学機械研磨（ＣＭＰ）とプラズマエッチングとを組み合わせたウェハ平坦化システムを説明しており、その表面がＣＭＰおよびプラズマエッチングにさらされることによって表面の粗さが低減される。
【０００５】
また、ウェハの１つまたは複数の層における応力（ウェハの脆性にもつながり、裏面研磨およびダイシングなどの処理にウェハをさらすことが一般的に難しくなる）によって、ウェハが反り、それに応じて投影されるイメージの歪みにつながることがある。特許文献４は、ウェハの反りの制御を向上させるための方法および構造を開示しており、ＳｉＧｅおよびＢドープされたＳｉから成る多層スタックが反りの量を制御し最小限に抑えるために使用されている。しかしながら、そのようなスタックの製造は複雑である。加えて、反りを低減するために必要とされる使用材料に課される機械的要件は、半導体回路の適切な性能に必要とされる材料に課される電気的要件に対応しない場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６２８０６４５号明細書
【特許文献２】米国特許第６３０３５１１号明細書
【特許文献３】米国特許第６２５４７１８号明細書
【特許文献４】米国特許第６７７０５０４号明細書
【図面の簡単な説明】
【０００７】
本発明のさらなる詳細、態様、および実施形態を、例としてのみ、図面を参照して記載する。図面において、同様の参照符号は同様のまたは機能的に類似の要素を特定するために使用される。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれていない。
【図１（ａ）】本発明に応じた方法の一例の一段階における半導体ウェハの一実施形態の一例を概略的に示す上面図。
【図１（ｂ）】本発明に応じた方法の一例の一段階における半導体ウェハの一実施形態の一例を概略的に示す上面図。
【図１（ｃ）】本発明に応じた方法の一例の一段階における半導体ウェハの一実施形態の一例を概略的に示す上面図。
【図２（ａ）】本発明に応じた方法の一例の一段階における半導体ウェハの一実施形態の一例の一部を概略的に示す側断面図。
【図２（ｂ）】本発明に応じた方法の一例の一段階における半導体ウェハの一実施形態の一例の一部を概略的に示す側断面図。
【図２（ｃ）】本発明に応じた方法の一例の一段階における半導体ウェハの一実施形態の一例の一部を概略的に示す側断面図。
【図２（ｄ）】本発明に応じた方法の一例の一段階における半導体ウェハの一実施形態の一例の一部を概略的に示す側断面図。
【図２（ｅ）】本発明に応じた方法の一例の一段階における半導体ウェハの一実施形態の一例の一部を概略的に示す側断面図。
【図２（ｆ）】本発明に応じた方法の一例の一段階における半導体ウェハの一実施形態の一例の一部を概略的に示す側断面図。
【図２（ｇ）】本発明に応じた方法の一例の一段階における半導体ウェハの一実施形態の一例の一部を概略的に示す側断面図。
【図２（ｈ）】本発明に応じた方法の一例の一段階における半導体ウェハの一実施形態の一例の一部を概略的に示す側断面図。
【図３】本発明に応じた半導体ウェハ上に設けることができるトレンチラインパターンの一例を概略的に示す上面図。
【図４】本発明に応じた半導体ウェハ上に設けることができるトレンチラインパターンの一例を概略的に示す上面図。
【図５】本発明に応じた半導体ウェハ上に設けることができるトレンチラインパターンの一例を概略的に示す上面図。
【発明を実施するための形態】
【０００８】
本発明は、添付の特許請求の範囲に記載される半導体ウェハを処理するための方法と、半導体ウェハおよび半導体デバイスとを提供する。
本発明の具体的な実施形態は従属請求項に記載されている。
【０００９】
本発明のこれらの態様および他の態様は、以下に記載される実施形態から明らかとなり、それらを参照することによって明瞭になるであろう。
本発明の例示されている実施形態は、大部分について、当業者に既知の電子構成要素および回路を使用して実装され得るため、本発明の基礎となる概念の理解および評価のために、ならびに本発明の教示を分かりにくくせず当該教示から注意を逸らさせないために、詳細は必要と考えられる範囲を超えては説明されない。
【００１０】
図１（ａ）を参照すると、その図中にウェハ１が示されている。個々のダイに対応する複数のダイ領域１００がこの図面内に示されている。ダイ領域は直線的な形状を有し、マトリックス配列に並べられる。しかしながら、他の形状および配列が同様に使用されてもよいことは明らかであろう。図１（ｂ）に示されるように、ダイ領域１００の一部を製造するに際し、アクティブデバイス領域１０１は、それぞれのダイの電子回路または電子デバイスの構造によって占有される。たとえば、ヘテロ接合トランジスタなどのパワートランジスタがダイ上に設けられ得る。一般的に、ダイ領域の周縁に隣接する周辺領域１０２は空のままにされ、それによって、電子回路に損傷を与えることなくスクライブライン１０３に沿ってダイシングすることができるようになる。
【００１１】
周辺領域は、ダイ領域１０１における電子回路またはデバイスの回路要素または接続を有しないため、周辺領域１０２は非アクティブ領域である。しかしながら、周辺領域１０２は、ウェハレベルのテストを容易にするようにウェハレベル信頼性および機能性テストパッドまたはテスト回路などの、ダイ領域内の電子回路またはデバイスから独立したいくつかの構成要素を含み得る。なお、ダイ領域は、異なる構成要素、たとえば、コアおよび周辺装置を互いから分離するものなどの、他の非アクティブ領域を含んでもよい。
【００１２】
図１（ｃ）に示されるように、個片化後、半導体ウェハはもはや複数の独立した回路またはデバイスを有する一体的なブロックではなく、半導体材料から成る個々のダイ１０４に分離されており、各ダイは、それぞれの電子回路または電子デバイスを有している。個片化されたダイ１０４は、所望される場合に、テストすること、および、個片化された回路をパッケージングして集積回路パッケージにすることなどの、さらなる処理をされることができる。
【００１３】
半導体ウェハを処理する方法の一例を、以下に図２を参照して説明する。また、そのさまざまな段階における半導体ウェハの一実施形態の例が図２に示されている。
図２（ａ）および図２（ｂ）に示されるように、少なくとも１つの方向において湾曲している半導体ウェハ１０が提供され、この湾曲はその後低減され得る。湾曲は１つの方向のみに存在してもよく、すなわち、ウェハはその方向に垂直な断面において湾曲を示さず、数学的に言えば、直線でない開曲線から得られる円柱形を有している。この理論に縛られることを望むものではないが、この湾曲は、たとえばＳｉ（１１１）基板上に堆積されるＧａＮのエピタキシャル層などの１つの方向のみにおける層間の異方性格子の不整合によって引き起こされる事例であると考えられる。代替的には、湾曲は２つの方向に存在してもよく、それによって、ウェハは、たとえば、湾曲が層間の複数の方向における格子不整合によって引き起こされる場合、または、湾曲が、各々が１つのみの方向において隣接する層に対する格子不整合を有するが、層間で方向が異なるいくつかの層によって引き起こされる場合、鉢のような形状または鞍のような形状を有するようになる。
【００１４】
湾曲は、たとえば、ウェハの１つの層における引張応力または圧縮応力によって引き起こされ得る。そのような層は、図２（ｂ）に示されるように、初期ウェハ材料の上に設けられるか、または、初期ウェハ材料の一部であってもよい。たとえば、初期ウェハは、シリコン・オン・インシュレータ基板、または、ＧａＮのヘテロエピタキシャル層を有するＳｉ基板などの、複数の層を有する複合基板ウェハであってもよく、これらの層は、たとえば、集積回路の製造プロセスが開始される以前に、任意選択的に異なるロケーションにおいて製造される。代替的には、たとえば、応力層材料のブランケット堆積によって、集積回路の製造プロセスの集積部分として初期ウェハ上に応力層が設けられてもよい。応力層は、パターニングされていないものであってもよく、湾曲を低減する前にパターニングされていてもよい。
【００１５】
たとえば、シリコンベース層または基板上に窒化ガリウム（ＧａＮ）のエピタキシャル層を成長させることによって得られた複合基板ウェハが提供され得る。図２（ａ）を参照すると、たとえば、初期基板１１が提供され得る。この例では、基板１１は、上面がシリコン格子の（１１１）配向によって形成されるシリコン基板であるが、基板１１は、他の材料から、または他の配向によって、たとえば、炭化ケイ素、または、二元ＩＩＩ族の窒化物材料、三元ＩＩＩ族の窒化物材料、四元ＩＩＩ族の窒化物材料もしくはそれらの合金または化合物（ＡｌＮ、ＩｎＮ、ＧａＮなど）から成る群における１つまたは複数の材料などの、ＩＩＩ−Ｖ族の半導体材料の適切な窒化物から形成されることができる。基板１１は、たとえば、高気相プロセスエピタキシー（Ｈｉｇｈ  Ｖａｐｏｕｒ  Ｐｒｏｃｅｓｓ  Ｅｐｉｔａｘｙ）（ＨＶＰＥ）プロセスを使用し、その後、当該技術分野において既知の任意の適切な分離法または割断法に応じて基板１０２を他の基板から分離することによって、基板１１を、別の基板、たとえば、サファイア基板上に成長させることによって形成されてもよい。基板１１は、さらに水平型パワートランジスタデバイスを製造する前に他の基板から分離されている場合があるか、または、特にＩＩＩ−Ｖ族の半導体材料の適切な窒化物から形成される基板に関連して、基板１１がサファイア基板上に堆積されたままになり、以下に記載する処理工程を使用して処理される場合があり、その後、窒化ガリウム基板がサファイア基板から分離され得ることも当業者は理解するであろう。
【００１６】
図２（ｂ）に示されるように、１つまたは複数の中間層１２が初期基板１１上に堆積され得る。この層は、シード層、または、ＡｌＮ−ＧａＮ−ＡｌＮのスタックなどの、シード層および１つもしくは複数の移行層を備えるスタックなどの、多層スタックから成るような、単一の層であり得る。シード層は、シード層の上に後続の層をさらに成長させるための整然とした表面を提供する。シード層は、たとえば、高抵抗性または絶縁性であってよく、たとえば、ＡｌＮなどの、ＩＩＩ−Ｖ族の半導体材料の適切な窒化物から形成され得る。シード層上に、たとえば、適切なエピタキシャル成長プロセスによって移行層または複数の層から成るスタックが設けられてもよく、この層は、基板の格子を中間層（複数の場合もあり）上に成長されるエピタキシャル層の格子に整合させ、かつ／または、中間層の上に形成される構造を基板から電気的に絶縁する役割を担う。シード層は、たとえば、窒化ガリウムアルミニウム層もしくはＡｌＩｎＮ層またはＡｌＧａＩｎＮの任意の組み合わせなどの、ＩＩＩ−Ｖ族の半導体材料の適切な窒化物から形成され得る。
【００１７】
中間層（複数の場合もあり）１２の形成に続いて、たとえば、その層上にエピタキシャル成長させることによって、中間層１２の上に半絶縁層１３（図２（ｂ））が配置され得る。本例では、半絶縁層１３はｐ型にドープされた窒化ガリウムであり、ドーパントはマグネシウム（Ｍｇ）である。しかしながら、半絶縁層１０８の電気抵抗を増大させるように、または、その層によるｐ型の反応を発展させるように、他のドーパント、たとえば、炭素（Ｃ）または鉄（Ｆｅ）を用いることができる。代替的には、半絶縁層１３は、ＩＩＩ−Ｖ族の半導体材料の適切な窒化物、たとえば、意図せずドープされた（ｎｏｔ−ｉｎｔｅｎｔｉｏｎａｌｌｙ  ｄｏｐｅｄ）窒化ガリウムアルミニウム（ＡｌＧａＮ）、意図せずドープされた窒化ガリウムインジウム（ＩｎＧａＮ）、または意図せずドープされた窒化インジウムアルミニウム（ＡｌＩｎＮ）の層であることができる。適宜、中間層１２および半絶縁層１３を形成する前に、任意の適切な既知の技法を使用して、基板１０２上に窒化ガリウムアルミニウムまたは窒化ガリウムの中間層（図示せず）などの他の層を堆積することができる。
【００１８】
図示される例では、半絶縁層１３は、たとえば、ＧａＮのヘテロエピタキシャル層がＳｉ（１１１）基板上に成長されるときに発生する、初期基板１１間の格子における不整合に起因する圧縮応力を示す。そのような場合、ＧａＮの格子定数はＳｉ（１１１）のものよりも小さく、ＧａＮ層をＳｉバルク層の（１１１）面上に成長させる場合、これらの層間にシード層があるか否かにかかわらず、ＧａＮ層の格子定数は、その（１１１）面の格子定数とは異なり、ＧａＮは引張応力を示す。正確な値は具体的なプロセスパラメータに応じて決まるが、一般的な割合は１０％〜２０％であり、ＧａＮ格子とＳｉ（１１１）面との間の不整合の結果として、応力層が成長した後にウェハが湾曲し、その上面１４が露出する。使用され得る一般的な値は、５００μｍ〜７５０μｍなど、たとえば６２５μｍの数百マイクロメートル厚のＳｉ基板であってよく、ＧａＮ窒化物層は０．５μｍ、最大で１０μｍであり、結果として反りは１５．２４センチメートル（６インチ）のウェハについて、１００〜２００μｍとなる。
【００１９】
半導体ウェハにおける湾曲は、周辺領域１０２などの、半導体ウェハの非アクティブ領域内において、少なくとも半導体ウェハの応力層内に部分的に、かつ、応力層の表面と平行に延在する複数のトレンチライン１７を設けることによって、低減され得る。ダイの非アクティブ領域は、たとえば、周辺領域またはアクティブデバイス領域間の絶縁領域などの、製造後にその中に設けられる電子回路またはデバイスの電子構成要素または接続を有しない任意の領域であり得る。しかしながら、非アクティブ領域には、位置決めマーク、寸法もしくは機能を測定するための構造（「ＣＤバー」）、電気的テスト構造などの、基板の処理に使用される要素、または、回路もしくはデバイスを、ダイの周囲のエッジリングシールのように製造後の環境条件から保護する役割を担う保護要素などの、他の要素が設けられてもよい。この点において、アクティブデバイス領域は、トランジスタ、キャパシタ、抵抗などの電子構成要素、および／または電子回路もしくはデバイスの接続を設けられる、ダイの領域である。
【００２０】
トレンチラインは、具体的な実施態様において適切な任意の様式で設けられてよい。図示される例では、トレンチラインは圧縮応力層（たとえば、Ｓｉ（１１１）基板上に成長されるＧａＮのヘテロエピタキシャル層）において設けられる。図２（ｃ）〜図２（ｇ）に示されるように、たとえば、トレンチラインは、電子回路２０を設ける前に設けられてもよい。たとえば、以下のように、パターニングされていない基板に、トレンチラインが設けられてもよい。図２（ｃ）に示されるように、ブランケットレジスト層１５が応力層の露出した上面の上に、応力層を被覆するように、かつ、レジスト層１５によって被覆された部分において応力層１３を保護するように設けられる。次いで、図２（ｄ）に示されるように、レジスト層１５がパターニングされて、トレンチが設けられる部分において局所的に上面が露出され、結果としてトレンチライン１７のパターンに対応するパターン１６がもたらされる。その後、図２（ｅ）に示されるように、基板がエッチング媒体にさらされてもよく、エッチング媒体によって露出された部分において応力層が除去され、したがって、トレンチライン１７が形成されてウェハの湾曲が低減される。その後、レジスト層１５が除去されてもよく、結果として図２（ｆ）の基板になる。
【００２１】
トレンチラインは、具体的な実施態様のための任意の形状および深さを有してよく、パターンは具体的な実施態様のための任意のパターンであってよい。たとえば、トレンチラインは、応力層の上面から応力層内へ、応力層１３の厚さｄ２よりも小さい深さｄ１まで延在してよい。他の値が使用されてもよいが、すでに、厚さｄ２の半分以下のｄ１が良好な結果をもたらすことが知られている。一例では、初期湾曲が１２０μｍであるＳｉ（１１１）−ＧａＮ複合ウェハにおいて、１μｍの深さのトレンチが約５μｍの厚さを有するＧａＮ層内に設けられる場合に、結果として約８０μｍの湾曲に低減された。反りは、半導体製造の技術分野において既知である機械的または光学的手段によって正確に測定され得る。
【００２２】
図２（ｇ）に示されるように、トレンチライン１７が形成され、関連して湾曲が低減された後、半導体ウェハはさらに処理され得る。たとえば、アクティブ領域内で基板上に電子回路２０が形成されてもよく、適切な構造が非アクティブ領域内に設けられてもよい。半導体ウェハは図２（ｇ）には概略的にのみ示されているが、この回路は具体的な用途に適した任意の様式で実装され、より多い、またはより少ない、ウェハのさらなる処理を含んでもよいことが、当業者には明らかであろう。図示されているように、上記さらなる処理の少なくともいくつかの段階において、少なくとも一部の材料が上記トレンチライン内に設けられる。たとえば、さらなる処理の間に、トレンチライン１７に、トレンチから（完全には）除去されない、ウェハ上に堆積される材料などの、トレンチラインの壁を被覆する一部の材料が少なくとも部分的に設けられてもよい。
【００２３】
トレンチラインは、具体的な実施態様において適切な任意のパターンとして設けられてよい。ウェハは、図２（ｇ）に示されるように、それぞれのアクティブ領域１０１内に複数の半導体デバイスまたは半導体回路２０を設けられるように提供されてもよく、トレンチラインは少なくとも１つのアクティブ領域によって分離される。たとえば、トレンチラインは、図１（ｂ）に示されている長方形格子、または、平行四辺形形状、ハニカム形状など異なる形状の格子などの、アクティブ領域を分離する格子状に設けられてもよい。しかしながら、図４に示される放射パターンまたは平行線のパターンなどの、他のパターンも同様に使用されてもよい。図３および図４に示されるように、トレンチラインは表面の一部にわたって延在してもよく、または、図５に示されるように、ウェハの対向する両側の間に延在してもよい。トレンチラインは図示されるように実線であり得るが、適切な場合には、トレンチラインは破線または点線であってもよい。
【００２４】
トレンチラインは、具体的な実施態様に適切な任意の密度で設けられてもよい。たとえば、複数のトレンチラインは互いから少なくとも１ｍｍ分離されてもよい。
図２（ｈ）に示されるように、デバイスまたは回路が設けられた後、ウェハはダイシングされて別個のダイになり得る。これらのダイはその後、そのままのダイとして残されるか、または、パッケージングなどのさらなる処理を受け得る。個片化されたダイ上で、たとえば、図２（ｈ）に示されるように、トレンチラインが、ウェハをダイシングするダイシングソーの幅よりも広く、結果としてダイシングソーによってできる切り込み１８がトレンチラインよりも狭くなり、切断されたダイが側面内に段差を示す場合に、トレンチラインが検出可能であり得る。
【００２５】
上記の明細書において、本発明が本発明の実施形態の具体例を参照して説明された。しかしながら、そこにさまざまな改変および変更を行うことができること、および、添付の特許請求の範囲は図示されている例には限定されないことが明らかであろう。
【００２６】
たとえば、本明細書において記載される半導体基板は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、および上記の組み合わせのような、任意の半導体材料または材料の組み合わせであってもよい。
【００２７】
その上、本明細書および特許請求の範囲における「正面（ｆｒｏｎｔ）」、「裏（ｂａｃｋ）」、「上部（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、「上（ｏｖｅｒ）」、「下（ｕｎｄｅｒ）」などの用語は、存在する場合、説明を目的として使用されており、必ずしも永久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本発明の実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。
【００２８】
しかしながら、他の修正形態、変更形態および代替形態も可能である。したがって、明細書および図面は限定的な意味においてではなく例示的に考慮されるべきである。
特許請求の範囲において、括弧間に置かれる任意の参照符号は特許請求の範囲を限定するものとして解釈されるべきではない。「備える（ｃｏｍｐｒｉｓｉｎｇ）」という文言は、特許請求項内にリストされているもの以外の要素または工程の存在を除外するものではない。さらに、本明細書において使用される場合、「１つ（“ａ”ｏｒ“ａｎ”）」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つまたは複数の」のような前置きの語句の使用は、不定冠詞「１つの（“ａ”ｏｒ“ａｎ”）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つまたは複数の」または「少なくとも１つの」および「１つの（“ａ”ｏｒ“ａｎ”）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない特定の手段が相互に異なる特許請求項において記載されているというだけの事実は、これらの手段の組み合わせを有利に使用することができないということを示すものではない。
【図１（ａ）】
2013542599.tif 000003
【図１（ｂ）】
2013542599.tif 000004
【図１（ｃ）】
2013542599.tif 000005
【図２（ａ）】
2013542599.tif 000006
【図２（ｂ）】
2013542599.tif 000007
【図２（ｃ）】
2013542599.tif 000008
【図２（ｄ）】
2013542599.tif 000009
【図２（ｅ）】
2013542599.tif 000010
【図２（ｆ）】
2013542599.tif 000011
【図２（ｇ）】
2013542599.tif 000012
【図２（ｈ）】
2013542599.tif 000013
【図３】
2013542599.tif 000014
【図４】
2013542599.tif 000015
【図５】
2013542599.tif 000016
【手続補正書】
【提出日】平成25年3月29日(2013.3.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体ウェハを処理する方法であって、
少なくとも１つの方向において湾曲を有する半導体ウェハを提供する工程と、
前記湾曲を低減する工程とを備え、該低減する工程は、
前記半導体ウェハの非アクティブ領域において、複数のトレンチラインを、前記半導体ウェハの応力層内に少なくとも部分的に延在し、かつ、該応力層の表面と平行になるように設ける工程を備え、該複数のトレンチラインの深さは、前記半導体ウェハの厚さよりも小さく、
前記応力層は、ＩＩＩ族窒化物の層であり、前記複数のトレンチラインが該応力層の上面から該応力層内へ延在する深さｄ１は該応力層の厚さｄ２よりも小さい、方法。
【請求項２】
前記応力層は、Ｓｉ（１１１）基板上に成長されるＧａＮヘテロエピタキシャル層である、請求項１に記載の方法。
【請求項３】
前記半導体ウェハは、基板（１１）上に１つまたは複数の中間層（１２）を備える、請求項１に記載の方法。
【請求項４】
前記１つまたは複数の中間層は、シード層および１つまたは複数の移行層を備えるスタックを備えており、前記シード層は、ＡｌＮ、窒化ガリウムアルミニウム、ＡｌＩｎＮおよびＡｌＧａＩｎＮの任意の組み合わせから成る群から選択される、ＩＩＩ−Ｖ族半導体材料の適切な窒化物から形成される、請求項３に記載の方法。
【請求項５】
前記複数のトレンチラインの形成と、関連する前記湾曲の低減との後、それぞれのアクティブ領域内に複数の半導体デバイスまたは半導体回路を設ける工程を備え、前記複数のトレンチラインは少なくとも１つのアクティブ領域によって分離される、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記半導体ウェハをさらに処理する工程を備え、該さらに処理する工程の少なくともいくつかの段階において前記複数のトレンチライン内に少なくとも一部の材料が提供される、請求項１〜５のいずれか一項に記載の方法。
【請求項７】
半導体ウェハであって、
半導体デバイスまたは回路を提供するための複数のアクティブ領域と、
前記アクティブ領域を互いから分離する非アクティブ領域と、
第１の表面を有する応力層と、
前記応力層の第２の表面に沿って前記応力層と接触する他の層であって、前記応力層の第２の表面は、前記第１の表面と対向している、前記他の層と、
各々が非アクティブ領域において前記応力層の前記第１の表面と平行に延在するとともに、前記半導体ウェハの厚さよりも小さい深さを有する、複数のトレンチラインとを備えており、
前記応力層は、ＩＩＩ族窒化物の層であり、前記複数のトレンチラインが該応力層の上面から該応力層内へ延在する深さｄ１は該応力層の厚さｄ２よりも小さい、半導体ウェハ。
【国際調査報告】
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