(57)【要約】【課題】  データアクセスの粒度の制限を緩和し、柔軟なメモリシステムの設計を可能とすること。【解決手段】  メモリ装置は、複数のアクセス可能メモリバンクおよび構成可能な１組の第１のメモリセグメントを有する、記憶アレイを有する。その複数のアクセス可能メモリバンクは、１組の第２のメモリセグメントを含む。第１の動作モード中、１組の第１のメモリセグメントが、追加のアクセス可能メモリバンクとなるように構成される。第２の動作モード中、１組の第１のメモリセグメント内の１対のメモリセグメントが、複数のアクセス可能メモリバンクのそれぞれの中の１組の追加のメモリセグメントとなるように構成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のアクセス可能メモリバンクおよび構成可能な１組の第１のメモリセグメントを有する記憶アレイを含むメモリ装置であって、
前記複数のアクセス可能メモリバンクは、それぞれ個々の１組の第２のメモリセグメントを含み、
第１の動作モード中、前記１組の第１のメモリセグメントが、追加のアクセス可能メモリバンクとなるように構成され、
第２の動作モード中、前記１組の第１のメモリセグメント内の少なくとも１つのメモリセグメントが、前記複数のアクセス可能メモリバンクのうちの対応するメモリバンクと並列にアクセスされるように構成される、
メモリ装置。
【請求項２】
前記第２の動作モード中、前記１組の第１のメモリセグメント内の各メモリセグメントが、前記複数のアクセス可能メモリバンクのうちの対応するメモリバンクの追加のセグメントとなるように構成される、請求項１に記載のメモリ装置。
【請求項３】
前記１組の第１のメモリセグメント内の各メモリセグメントが別個のワード線ドライバに結合される、請求項１または２に記載のメモリ装置。
【請求項４】
前記１組の第１のメモリセグメントが複数のメモリセグメントの対を含み、前記１組の第１のメモリセグメント内のそれぞれのメモリセグメントの対が、それぞれのワード線ドライバに結合される、請求項１または２に記載のメモリ装置。
【請求項５】
前記第２の動作モード中、誤り訂正符号または誤り検出符号を記憶するために前記１組の第１のメモリセグメントを使用する、請求項１から４のいずれか一項に記載のメモリ装置。
【請求項６】
前記第２の動作モード中、誤り訂正符号または誤り検出符号を記憶するために、前記１組の第１のメモリセグメントおよび前記１組の第２のメモリセグメントのうちの少なくとも１つのメモリセグメントを使用する、請求項１から４のいずれか一項に記載のメモリ装置。
【請求項７】
前記複数のアクセス可能メモリバンク内の前記メモリバンクのそれぞれについて、および前記１組の第１のメモリセグメント内の前記メモリセグメントのそれぞれについて別個の制御信号を生成するための、前記記憶アレイに結合されるモード制御回路をさらに含む、請求項１から６のいずれか一項に記載のメモリ装置。
【請求項８】
前記モード制御回路が、前記１組の第１のメモリセグメントのために、前記第１の動作モード用の１組の第１の制御信号と前記第２の動作モード用の１組の第２の制御信号とを含む２組の制御信号を生成するように構成される、請求項７に記載のメモリ装置。
【請求項９】
前記記憶アレイに結合されるいくつかのデータピンをさらに含み、前記データピンの数は、前記第２の動作モードにおいて同時にアクセスされるデータビットの数に等しい、請求項１から８のいずれか一項に記載のメモリ装置。
【請求項１０】
前記第１の動作モードにおいて、前記いくつかのデータピンのうちの少なくとも１つが使用不可にされる、請求項９に記載のメモリ装置。
【請求項１１】
記憶アレイを含むメモリ装置であって、
前記記憶アレイが、第１の動作モードでいくつかの第１のアクセス可能メモリバンクと、第２の動作モードでいくつかの第２のメモリアクセス可能メモリバンクとを有し、
前記第１の動作モード中、前記いくつかの第１のアクセス可能メモリバンクのそれぞれは、いくつかの第１のメモリセグメントからなり、
前記第２の動作モード中、前記いくつかの第２のアクセス可能メモリバンクのそれぞれは、いくつかの第２のメモリセグメントからなり、
前記いくつかの第１のアクセス可能メモリバンクは、前記いくつかの第２のアクセス可能メモリバンクよりも多く、前記いくつかの第２のメモリセグメントは、前記いくつかの第１のメモリセグメントよりも多い、
メモリ装置。
【請求項１２】
前記第１の動作モードおよび前記第２の動作モード用の別個の制御信号を生成するための、前記記憶アレイに結合されるモード制御回路をさらに含む、請求項１１に記載のメモリ装置。
【請求項１３】
前記記憶アレイに結合されるいくつかのデータピンをさらに含み、前記データピンの数は、前記第２の動作モードにおいて同時にアクセスされるデータビットの数に等しい、請求項１１または１２に記載のメモリ装置。
【請求項１４】
前記第１の動作モードにおいて、前記いくつかのデータピンのうちの少なくとも１つが使用不可にされる、請求項１３に記載のメモリ装置。
【請求項１５】
前記第２の動作モードにおいて誤り訂正符号または誤り検出符号を記憶するために、前記いくつかの第２のアクセス可能メモリバンクのそれぞれの中の少なくとも１つのメモリセグメントを使用する、請求項１１から１４のいずれか一項に記載のメモリ装置。
【請求項１６】
メモリモジュールを動作させる方法であって、
複数のメモリバンクおよび１組の第１のメモリセグメントを有する記憶アレイを設けるステップであって、前記複数のメモリバンクのそれぞれは１組の第２のメモリセグメントを含む、記憶アレイを設けるステップと、
第１の動作モードにおいて、前記１組の第１のメモリセグメントを追加のメモリバンクとして使用するステップと、
第２の動作モードにおいて、前記複数のメモリバンクのうちの対応するメモリバンクと並列に、前記１組の第１のメモリセグメント内のメモリセグメントにアクセスするステップと
を含む方法。
【請求項１７】
前記第２の動作モードにおいて、前記複数のメモリバンクのうちの対応するメモリバンク内の１組の追加のメモリセグメントとして、前記１組の第１のメモリセグメント内の１対のメモリセグメントにアクセスするステップをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記第２の動作モードにおいて、前記複数のメモリバンクのうちの対応するメモリバンク内の追加のメモリセグメントとして、前記１組の第１のメモリセグメント内のそれぞれのメモリセグメントにアクセスするステップをさらに含む、請求項１６に記載の方法。
【請求項１９】
前記複数のメモリバンク内の前記メモリバンクのそれぞれについて、および前記１組の第１のメモリセグメント内の前記メモリセグメントのそれぞれについて別個の制御信号を生成するステップをさらに含む、請求項１６から１８のいずれか一項に記載の方法。
【請求項２０】
前記１組の第１のメモリセグメントのために、前記第１の動作モード用の１組の第１の制御信号と前記第２の動作モード用の１組の第２の制御信号とを含む２組の制御信号を生成するステップをさらに含む、請求項１９に記載の方法。
【請求項２１】
前記記憶アレイに結合されるいくつかのデータピンを設けるステップであって、前記データピンの数は、前記第２の動作モードにおいて同時にアクセスされるデータビットの数に等しい、いくつかのデータピンを設けるステップをさらに含む、請求項１６から２０のいずれか一項に記載の方法。
【請求項２２】
前記第１の動作モードにおいて、前記いくつかのデータピンのうちの少なくとも１つを使用不可にするステップをさらに含む、請求項２１に記載の方法。
【請求項２３】
前記第２の動作モードにおいて、前記１組の第１のメモリセグメント内に誤り訂正符号または誤り検出符号を記憶するステップをさらに含む、請求項１６から２２のいずれか一項に記載の方法。
【請求項２４】
前記第２の動作モードにおいて、誤り訂正符号または誤り検出符号を記憶するために、前記１組の第１のメモリセグメントおよび前記１組の第２のメモリセグメントのうちの少なくとも１つのメモリセグメントを使用することをさらに含む、請求項１６から２２のいずれか一項に記載の方法。
【請求項２５】
メモリコアを有するメモリ装置を動作させる方法であって、
第１の動作モードにおいて、
前記メモリ装置がいくつかの第１のアクセス可能メモリバンクからなり、前記いくつかの第１のアクセス可能メモリバンクのそれぞれがＮ１のメモリセグメントからなるように前記メモリコアを構成するステップであって、ただしＮ１は正の整数である、前記メモリコアを構成するステップと、
それぞれがＭ１＊Ｎ１ビットを含む第１のデータワードの形式で前記メモリコア内に記憶されるデータにアクセスするステップであって、ただしＭ１は正の整数である、アクセスするステップと、
第２の動作モードにおいて、
前記メモリ装置がいくつかの第２のアクセス可能メモリバンクからなり、前記いくつかの第２のアクセス可能メモリバンクのそれぞれがＮ２のメモリセグメントからなるように前記メモリコアを構成するステップであって、ただしＮ２は正の整数である、前記メモリコアを構成するステップと、
それぞれがＭ２＊Ｎ２ビットを含む第２のデータワードの形式で前記メモリコア内に記憶されるデータにアクセスするステップであって、ただしＭ２は正の整数である、アクセスするステップと
を含み、
前記いくつかの第１のアクセス可能メモリバンクは、前記いくつかの第２のアクセス可能メモリバンクよりも多く、Ｎ２はＮ１よりも大きい、
方法。
【請求項２６】
コントローラからモード制御信号を受け取るステップであって、前記モード制御信号は、前記第１の動作モードまたは前記第２の動作モードのうちの一方を使用可能にするために使用される、モード制御信号を受け取るステップをさらに含む、請求項２５に記載の方法。
【請求項２７】
請求項１７から２４のいずれか一項に記載の制限をさらに含む、請求項２５または２６に記載の方法。
【請求項２８】
請求項１６から２７のいずれか一項に従って動作するように構成されるメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示する主題は、一般にメモリモジュールを有するメモリシステムに関する。より詳細には、本主題は、構成可能バンクを有する高速メモリモジュールに関する。
【背景技術】
【０００２】
現代の事実上すべてのデスクトップコンピュータおよびラップトップコンピュータの主な稼動メモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）コンポーネントを使用して実装される。ＤＲＡＭは比較的安価であり、他の種類の半導体メモリに比べて優れた記憶密度を実現する。しかし、ＤＲＡＭ内部のカラムおよびデータ経路の構造は、データアクセスの粒度を厳しく制限し、柔軟なメモリシステムを設計しにくくしている。
【０００３】
図面の全体を通して、同様の参照番号は対応する部分を指す。
【図面の簡単な説明】
【０００４】
【図１】一部の実施形態によるメモリ装置の一部を示すブロック図である。
【図２Ａ】一部の実施形態によるｘ８モードのメモリ装置のブロック図である。
【図２Ｂ】一部の実施形態によるｘ９モードのメモリ装置のブロック図である。
【図３Ａ】一部の実施形態によるメモリ装置の一部の概略図である。
【図３Ｂ】一部の実施形態によるメモリ装置の一部の概略図である。
【図３Ｃ】一部の実施形態による行デコーダを示すブロック図である。
【図３Ｄ】一部の実施形態によるメモリシステムを示すブロック図である。
【図４Ａ】一部の実施形態による、制御信号を生成するためのロジックのブロック図である。
【図４Ｂ】一部の実施形態による、制御信号を生成するためのロジックのブロック図である。
【図５Ａ】一部の実施形態による、メモリモジュールを動作させる方法の流れ図である。
【図５Ｂ】一部の実施形態による、メモリモジュールを動作させる方法の流れ図である。
【図６】一部の実施形態による、メモリ装置を動作させる方法の流れ図である。
【発明を実施するための形態】
【０００５】
メモリ装置は、複数のアクセス可能メモリバンクに加え、構成可能な１組の第１のメモリセグメントを有する記憶アレイを有する。その複数のアクセス可能メモリバンクは、１組の第２のメモリセグメントを含む。第１の動作モード中、１組の第１のメモリセグメントが、追加のアクセス可能メモリバンクとなるように構成される。第２の動作モード中、１組の第１のメモリセグメント内の少なくとも１つのメモリセグメントが、複数のアクセス可能メモリバンクのうちの対応するメモリバンクと並列にアクセスされるように構成される。
【０００６】
一部の実施形態では、第２の動作モード中、１組の第１のメモリセグメント内の各メモリセグメントが、複数のメモリバンクのうちの対応するメモリバンクの追加のセグメントとなるように構成される。
【０００７】
一部の実施形態では、１組の第１のメモリセグメント内の各メモリセグメントが別個のワード線ドライバに結合される。一部の実施形態では、１組の第１のメモリセグメント内の各メモリセグメントは、そのそれぞれが個々のワード線ドライバを含む、独自の行デコーダを有する。他の実施形態では、１組の第１のメモリセグメントが複数のメモリセグメントの対を含み、１組の第１のメモリセグメント内のそれぞれのメモリセグメントの対が、それぞれのワード線ドライバに結合される。
【０００８】
一部の実施形態では、第２の動作モード中、誤り訂正符号または誤り検出符号を記憶するために１組の第１のメモリセグメントを使用する。あるいは一部の実施形態では、第２の動作モード中、誤り訂正符号または誤り検出符号のために、１組の第１のメモリセグメントおよび１組の第２のメモリセグメントのうちの少なくとも１つのメモリセグメントを使用する。
【０００９】
一部の実施形態では、メモリ装置が、複数のアクセス可能メモリバンク内のメモリバンクのそれぞれについて、および１組の第１のメモリセグメント内のメモリセグメントのそれぞれについて別個の制御信号を生成するための、記憶アレイに結合されるモード制御回路を含む。一部の実施形態では、そのモード制御回路は、１組の第１のメモリセグメントのために、第１の動作モード用の１組の第１の制御信号と第２の動作モード用の１組の第２の制御信号とを含む２組の制御信号を生成するように構成される。
【００１０】
一部の実施形態では、メモリ装置が、記憶アレイに結合されるいくつかのデータピンを含み、そのデータピンの数は、第２の動作モードにおいて同時にアクセスされるデータビットの数に等しい。一部の実施形態では、第１の動作モードにおいてそのいくつかのデータピンのうちの少なくとも１つが使用不可にされる。
【００１１】
メモリ装置は、第１の動作モードではいくつかの第１のアクセス可能メモリバンクを有し、第２の動作モードではいくつかの第２のアクセス可能メモリバンクを有する。第１の動作モード中、いくつかの第１のアクセス可能メモリバンクのそれぞれは、いくつかの第１のメモリセグメントからなり、第２の動作モード中、いくつかの第２のアクセス可能メモリバンクのそれぞれは、いくつかの第２のメモリセグメントからなる。いくつかの第１のアクセス可能メモリバンクは、いくつかの第２のアクセス可能メモリバンクよりも多く、いくつかの第２のメモリセグメントは、いくつかの第１のメモリセグメントよりも多い。
【００１２】
一部の実施形態では、メモリ装置が、第１の動作モードおよび第２の動作モード用の別個の制御信号を生成するための、記憶アレイに結合されるモード制御回路を含む。
【００１３】
一部の実施形態では、メモリ装置が、記憶アレイに結合されるいくつかのデータピンも含み、そのデータピンの数は、第２の動作モードにおいて同時にアクセスされるデータビットの数に等しい。一部の実施形態では、第１の動作モードにおいてそのいくつかのデータピンのうちの少なくとも１つが使用不可にされる。
【００１４】
一部の実施形態では、第２の動作モードにおいて誤り訂正符号または誤り検出符号を記憶するために、いくつかの第２のアクセス可能メモリバンクのそれぞれの中の少なくとも１つのメモリセグメントを使用する。
【００１５】
メモリモジュールを動作させる方法は、複数のメモリバンクおよび１組の第１のメモリセグメントを有する記憶アレイを設けるステップと、第１の動作モードにおいて、１組の第１のメモリセグメントを追加のメモリバンクとして使用するステップと、第２の動作モードにおいて、複数のメモリバンクのうちの対応するメモリバンクと並列に、１組の第１のメモリセグメント内のメモリセグメントにアクセスするステップとを含む。複数のメモリバンクのそれぞれは、１組の第２のメモリセグメントを含む。
【００１６】
一部の実施形態では、この方法は、第２の動作モードにおいて、複数のメモリバンクのうちの対応するメモリバンク内の１組の追加のメモリセグメントとして、１組の第１のメモリセグメント内の１対のメモリセグメントにアクセスするステップをさらに含む。あるいはこの方法は、第２の動作モードにおいて、複数のメモリバンクのうちの対応するメモリバンク内の追加のメモリセグメントとして、１組の第１のメモリセグメント内のそれぞれのメモリセグメントにアクセスするステップをさらに含む。
【００１７】
一部の実施形態では、この方法は、複数のメモリバンク内のメモリバンクのそれぞれについて、および１組の第１のメモリセグメント内のメモリセグメントのそれぞれについて別個の制御信号を生成するステップをさらに含む。一部の実施形態では、この方法は、１組の第１のメモリセグメントのために、第１の動作モード用の１組の第１の制御信号と第２の動作モード用の１組の第２の制御信号とを含む２組の制御信号を生成するステップをさらに含む。
【００１８】
一部の実施形態では、この方法は、記憶アレイに結合されるいくつかのデータピンを設けるステップをさらに含み、そのデータピンの数は、第２の動作モードにおいて同時にアクセスされるデータビットの数に等しい。一部の実施形態では、この方法は、第１の動作モードにおいてそのいくつかのデータピンのうちの少なくとも１つを使用不可にするステップを含む。
【００１９】
一部の実施形態では、この方法は、第２の動作モードにおいて、１組の第１のメモリセグメント内に誤り訂正符号または誤り検出符号を記憶するステップを含む。あるいはこの方法は、第２の動作モードにおいて、１組の第１のメモリセグメントおよび１組の第２のメモリセグメントのうちの１つに、誤り訂正符号または誤り検出符号を記憶するステップを含む。
【００２０】
メモリコアを有するメモリ装置を動作させる方法は、第１の動作モードにおいて、メモリ装置がいくつかの第１のアクセス可能メモリバンクからなり、そのいくつかの第１のアクセス可能メモリバンクのそれぞれがＮ１のメモリセグメントからなるようにメモリコアを構成するステップであって、ただしＮ１は正の整数である、メモリコアを構成するステップと、それぞれがＭ１＊Ｎ１ビットを含む第１のデータワードの形式でメモリコア内に記憶されるデータにアクセスするステップであって、ただしＭ１は正の整数である、アクセスするステップとを含む。この方法はさらに、第２の動作モードにおいて、メモリ装置がいくつかの第２のアクセス可能メモリバンクからなり、そのいくつかの第２のアクセス可能メモリバンクのそれぞれがＮ２のメモリセグメントからなるようにメモリコアを構成するステップであって、ただしＮ２は正の整数である、メモリコアを構成するステップと、それぞれがＭ２＊Ｎ２ビットを含む第１のデータワードの形式でメモリコア内に記憶されるデータにアクセスするステップであって、ただしＭ２は正の整数である、アクセスするステップとを含む。いくつかの第１のアクセス可能メモリバンクは、いくつかの第２のアクセス可能メモリバンクよりも多く、Ｎ２はＮ１よりも大きい。一部の実施形態では、コントローラからモード制御信号を受け取り、そのモード制御信号は、第１の動作モードまたは第２の動作モードのうちの一方を使用可能にするために使用される。
【００２１】
次に諸実施形態に詳しく触れ、添付図面にそれらの実施形態の例を示す。以下の詳細な説明では、本発明の完全な理解を提供するために数多くの具体的詳細を記載する。しかし、本発明はそれらの具体的詳細なしに実施し得ることが当業者には明らかであろう。他の例では、実施形態の諸側面を不必要に不明瞭にしないために、よく知られている方法、手順、コンポーネント、および回路を詳しくは記載していない。
【００２２】
図１は、一部の実施形態によるメモリ装置１００を示すブロック図である。一部の実施形態では、このメモリ装置はダイナミックランダムアクセスメモリ（ＤＲＡＭ）コンポーネントである。メモリ装置１００は、より大きな電子システムの一部とすることができる。一部の実施形態では、メモリ装置１００は、マイクロプロセッサに結合され、複数のメモリバンク１０２および複数の補足セグメント１０４から取得したデータを、ピン１０８を介してマイクロプロセッサに与える。
【００２３】
メモリ装置１００は、２つの動作モードに対応する。第１の動作モードでは、データはワードあたり８ビットの倍数としてアクセスすることができ、第２の動作モードでは、データはワードあたり９ビットの倍数としてアクセスされる。本明細書では、第１の動作モードを「ｘ８モード」と呼び、第２の動作モードを「ｘ９モード」と呼ぶ。ｘ８モードでは、メモリ装置１００が、９の倍数のメモリバンクを有するように構成される（すなわちメモリバンクの数はＭｘ９に等しく、ただしＭは１以上の整数である）。ｘ９モードでは、メモリ装置１００が、８の倍数のメモリバンクを有するように構成される（すなわちメモリバンクの数はＮｘ８に等しく、ただしＮは１以上の整数である）。以下の説明では、メモリ装置１００は、ワードあたり８ビットおよび９ビットの両方からなるデータにアクセスできると見なす。ただし、本明細書に記載するメモリ装置は、記載するコンポーネントを単に増やすことにより、または記載するコンポーネントのデータ幅を大きくすることにより、ワードあたり８ビットおよび９ビットの任意の倍数からなるデータへのアクセスに適することを当業者なら理解されよう。
【００２４】
図１に示すように、メモリ装置１００は、複数のメモリバンク１０２−１、１０２−２、．．．１０２−８と、複数の補足セグメント１０４−１および複数の補足セグメント１０４−２を含む１組の補足セグメントと、制御ロジック１０６と、ピン１０８とを含む。一部の実施形態では、メモリ装置１００は、図１に不図示の他のコンポーネントを含むこともできる。図３Ａに詳しく記載するように、ピン１０８は複数のデータピン１０８−１．．．１０８−９（図３Ａ）からなる。図４Ａおよび図４Ｂに関して以下でさらに論じるように、制御ロジック１０６は様々な制御信号（例えば、バンクイネーブル信号やセグメントペアイネーブル信号）を生成する。
【００２５】
複数のメモリバンク１０２−１．．．１０２−８のそれぞれは、少なくともメモリアレイ／コア１１０と、列デコーダ（ＣＤ）１１２と、二次センス増幅器（ＳＳＡ）１１４と、行デコーダ（ＲＤ）１１６とを含む。複数のメモリバンク１０２−１．．．１０２−８のそれぞれは、その動作を可能にする複数の制御信号（例えばＢａｎｋ１ｅｎ．．．Ｂａｎｋ８ｅｎ）を制御ロジック１０６から受け取る。列デコーダＣＤ１１２および行デコーダＲＤ１１６は、制御ロジック１０６から受け取るバンクイネーブル信号によって使用可能にされるとき、アドレス信号を受け取り、復号する。アドレス信号およびバンクイネーブル信号は合わせて、どのバンクを使用可能にすべきか、および使用可能にしたバンクのどの行／列にアクセスするのかを特定する。図３Ｃに関して以下でさらに論じるように、それぞれの行デコーダＲＤ１１６は、ワード線信号を生成するために、アドレス信号およびそれぞれの制御信号（すなわちバンクイネーブル信号）を使用する。二次センス増幅器ＳＳＡ１１４は、使用可能にされたバンクのアクセスされた位置内にあるデータを探知し、読取操作ではその探知したデータをピン１０８に送る。書込み操作では、二次センス増幅器ＳＳＡ１１４に平行な書込み回路（不図示）が、データをピン１０８からメモリアレイ１１０に送る。一部の実施形態では、読取操作および書込み操作の両方において、追加の回路がメモリアレイ１１０とピン１０８との間でデータを処理する。
【００２６】
複数の補足セグメント１０４−１および補足セグメント１０４−２はそれぞれ、複数のメモリアレイ／コア１１８−１．．．１１８−４および１１８−５．．．１１８−８のそれぞれと、複数の列デコーダＣＤ１２０−１．．．１２０−４およびＣＤ１２０−５．．．１２０−８のそれぞれと、複数の補足センス増幅器ＳＳＡ１２２−１．．．１２２−４およびＳＳＡ１２２−５．．．１２２−８のそれぞれと、複数のＲＤ１２４−１．．．１２４−４および１２４−５．．．１２４−８のそれぞれとを含む。これらのコンポーネントのそれぞれは、複数のメモリバンク１０２−１．．．１０２−８のそれぞれの対応するコンポーネントと類似している。例えば、複数の行デコーダＲＤ１２４−１．．．１２４−４およびＲＤ１２４−５．．．１２４−８は、行デコーダＲＤ１１６と類似している。一部の実施形態では、複数のメモリアレイ／コア１１８−１．．．１１８−８のそれぞれが独自の行デコーダを有する。他の実施形態では、複数のメモリアレイ／コア１１８−１．．．１１８−８の１つまたは複数が行デコーダを共用する。複数の補足セグメント１０４−１および補足セグメント１０４−２はそれぞれ、制御ロジック１０６から複数の制御信号（例えばＳＥＧ１ｅｎ．．．ＳＥＧ４ｅｎおよびＳＥＧ５ｅｎ．．．ＳＥＧ８ｅｎのそれぞれや、ＳＥＧ１ｘ８ｅｎ．．．Ｓｅｇ４ｘ８ｅｎならびにＳｅｇ５ｘ８ｅｎおよびＳｅｇ８ｘ８ｅｎのそれぞれ）を受け取る。
【００２７】
ｘ８モードでは、補足セグメント１０４−１および補足セグメント１０４−２を９番目のメモリバンクとなるように構成する。このｘ８モードの構成については、図２Ａに関してより詳細に説明する。図２Ａに示すように、メモリ装置１００ｘ８は複数のメモリバンクＡ１．．．Ａ９を含む。メモリバンクＡ１．．．Ａ８はメモリバンク１０２−１．．．１０２−８（図１）であり、そのためメモリバンクＡ１．．．Ａ８は、列デコーダＣＤ１１２および行デコーダＲＤ１１６をそれぞれ含む。各メモリバンクＡ１．．．Ａ８は、メモリバンクのメモリアレイ／コア１１０（図１）のコンポーネントである、複数のメモリセグメント２０２も含む。前述のように、ｘ８モードでは、補足セグメント１０４−１および補足セグメント１０４−２を９番目のメモリバンク（すなわちメモリバンクＡ９）となるように構成する。メモリバンクＡ９は、（図１のメモリアレイ／コア１１８−１．．．１１８−８に対応する）複数のメモリセグメント２０４−１．．．２０４−８と、複数の行デコーダＲＤ１２４−１．．．１２４−８と、複数の列デコーダＣＤ１２０−１．．．１２０−８とを含む。図３Ａおよび図３Ｂに関して以下でより詳細に説明するように、複数のメモリバンクＡ１．．．Ａ８またはメモリバンクＡ９のうちの１つがｘ８モードで使用可能にされるとき、使用可能にされたメモリバンク内のメモリセグメントは同時にアクセスされ、アクセスされたデータがピン１０８（図１）に送られる（またはピン１０８から受け取られる）。
【００２８】
図１に戻り、ｘ９モードでは、補足セグメント１０４−１および補足セグメント１０４−２）内の複数のメモリアレイ／コア１１８−１．．．１１８−８のうちの少なくとも１つを、メモリバンク１０２−１．．．１０２−８のうちの対応するメモリバンクと並列にアクセスされるように構成する。このｘ９モードの構成については、図２Ｂに関してより詳細に説明する。
【００２９】
図２Ｂに示すように、メモリ装置１００ｘ９は複数のメモリバンクＢ１．．．Ｂ８を含む。メモリバンクＢ１．．．Ｂ８はメモリバンク１０２−１．．．１０２−８（図１）であり、そのためメモリバンクＢ１．．．Ｂ８は、列デコーダＣＤ１１２および行デコーダＲＤ１１６をそれぞれ含む。各メモリバンクＢ１．．．Ｂ８は、メモリバンクのメモリアレイ／コア１１０（図１）のコンポーネントである、複数のメモリセグメント２０２も含む。メモリ装置１００ｘ９は、複数のメモリセグメント２０４−１．．．２０４−８（すなわち複数のメモリアレイ／コア１１８−１．．．１１８−８）をさらに含み、そのそれぞれは対応する列デコーダＣＤ１２０（図２Ｂには不図示）および行デコーダＲＤ１２４−１．．．１２４−８を有する。メモリバンクＢ１．．．Ｂ８のうちの１つが使用可能にされるとき、メモリセグメント２０４−１．．．２０４−８のうちの対応するメモリセグメントが、その使用可能にされたバンクと並列にアクセスされる。したがって、そのアクセスされるメモリセグメントは、使用可能にされたメモリバンクのための補足的メモリセグメントとして機能する。例えば一部の実施形態では、メモリバンクＢ１が使用可能にされるとき、メモリセグメント２０４−１もアクセスされる。さらに、一部の実施形態では、メモリバンクＢ５が使用可能にされるとき、メモリセグメント２０４−５もアクセスされる。図３Ａおよび図３Ｂに関して以下に説明するように、複数のメモリバンクＢ１．．．Ｂ８のうちの１つがｘ９モードでアクセスされるとき、複数のメモリセグメント２０４−１．．．２０４−８のうちの１つもアクセスされ、アクセスされるメモリバンクおよびアクセスされるメモリセグメントの両方からのアクセスデータがピン１０８（図１）に送られる。別の言い方をすれば、ｘ９モードでは、各バンクがメモリセグメント２０２のメインセットと、少なくとも１つの補足メモリセグメント２０４との両方を含む。
【００３０】
一部の実施形態では、メモリ装置１００をｘ９モードで動作させる場合、補足メモリセグメント２０４（メモリアレイ／コア１１８−１．．．１１８−８）が誤り訂正符号または誤り検出符号を記憶する。とりわけ、複数のメモリアレイ／コア１１８−１．．．１１８−８は、パリティビット、または誤り訂正符号もしくは誤り検出符号を記憶する。他の実施形態では、メモリ装置１００をｘ９モードで動作させる場合、誤り訂正符号または誤り検出符号を記憶するために、各メモリバンクの少なくとも１つのメモリセグメント２０２またはメモリセグメント２０４を使用する。後者の実施形態では、誤り訂正符号または誤り検出符号を補足メモリセグメント２０４内に記憶する必要がなく、
【００３１】
図３Ａおよび図３Ｂは、一部の実施形態によるメモリ装置１００の一部を示す。図３Ａに示すように、メモリバンク１０２−１および１０２−２が、スイッチ３０２−１．．．３０２−８および３０４−１．．．３０４−８のそれぞれを介してバス３０６に結合される。スイッチ３０２−１．．．３０２−８はバンク制御信号Ｂａｎｋ１ｅｎによって制御され、スイッチ３０４−１．．．３０４−８はバンク制御信号Ｂａｎｋ２ｅｎによって制御される。図４Ａおよび図４Ｂに関して以下でさらに説明するように、制御ロジック１０６が、Ｂａｎｋ１ｅｎおよびＢａｎｋ２ｅｎを含む複数のバンク制御信号を生成する。図３Ａには２つのメモリバンク（すなわちメモリバンク１０２−１および１０２−２）しか示さないが、複数のメモリバンクのうちの残りのメモリバンクのそれぞれ（すなわちメモリバンク１０２−３．．．１０２−８）も、制御ロジック１０６から受け取られるバンク制御信号によって制御される１組の同様のスイッチを介してバス３０６に結合される。
【００３２】
ピン１０８は、複数のデータピン１０８−１．．．１０８−９を含む。それらのデータピンのうちの８つ１０８−１．．．１０８−８は、対応する複数のマルチプレクサ３０８−１．．．３０８−９を介してバス３０６に結合される。９番目のデータピン１０８−９は、マルチプレクサ３０８−９によりバス３１０に結合される。一部の実施形態では、ｘ８モードではデータピン１０８−９が（例えばマルチプレクサ３０８−９への入力を３状態にすることにより、またはモード信号を使ってマルチプレクサ３０８−９を無効にすることにより）使用不可にされる。
【００３３】
図３Ｂは、一部の実施形態により、補足セグメント１０４−１を、（最初の８つのピン１０８−１〜１０８−８との間でデータを運ぶために）バス３０６に、および（９番目のピン１０８−９との間でデータを運ぶために）バス３１０に結合する方法を詳しく示す。同じく図３Ｂに示すように、補足セグメント１０４−１は、複数のメモリセグメント１１８−１．．．１１８−４、複数の行デコーダ１２４−１．．．１２４−４、複数の列デコーダ１２０−１．．．１２０−４、および複数の二次センス増幅器１２２−１．．．１２２−４を含む。補足セグメント１０４−１は、複数のスイッチ３１２−１．．．３１２−４および３１４−１．．．３１４−４に結合される。より詳細には、この例では補足セグメント１０４−１が２組のスイッチに結合され、一方のスイッチは補足セグメント１０４−１をバス３０６に結合するためのスイッチ（３１２−１．．．３１２−４）であり、もう一方のスイッチは補足セグメント１０４−１をバス３１０に結合するためのスイッチ（３１４−１．．．３１４−４）である。
【００３４】
１組の第１のスイッチ３１２−１．．．３１２−４は、補足セグメント１０４−１を（最初の８つのピン１０８−１．．．１０８−８に結合される）バス３０６に結合し、Ｓｅｇ１ｘ８ｅｎ．．．Ｓｅｇ４ｘ８ｅｎによって制御される。この例では、各スイッチ３１２が、補足セグメント１０４−１の（それぞれのメモリセグメント２０４内のメモリアレイ１１８との間でデータを運ぶ）８本の並列データ線をバス３０６に結合する。補足セグメント１０４−２（図１）は本質的には補足セグメント１０４−１の鏡像なので、補足セグメント１０４−２（図１）は、Ｓｅｇ５ｘ８ｅｎ．．．Ｓｅｇ８ｘ８ｅｎ（図１）によってそれぞれ制御される複数のスイッチ３１２−５．．．３１２−８（不図示）を介してバス３０６に結合される。メモリ装置１００（図１）がｘ８モードで動作し、バンク９（すなわちメモリバンクＡ９）が使用可能にされる場合、複数のスイッチ３１２−１．．．３１２−４および３１２−５．．．３１２−８（不図示）も使用可能にされる。そのため、バンク９が使用可能にされる場合、複数のメモリセグメント１１８−１．．．１１８−８のそれぞれがアクセスされる。
【００３５】
１組の第２のスイッチ３１４−１．．．３１４−４が、補足セグメント１０４−１を（９番目のピン１０８−９に結合される）バス３１０に結合する。スイッチ３１４−１はＳＥＧ１ｘ９ｅｎによって制御され、スイッチ３１４−２はＳＥＧ２ｘ９ｅｎによって制御され、スイッチ３１４−３はＳＥＧ３ｘ９ｅｎによって制御され、スイッチ３１４−４はＳＥＧ４ｘ９ｅｎによって制御される。この例では、各スイッチ３１４が、補足セグメント１０４−１の（それぞれのメモリセグメント２０４内のメモリアレイ１１８との間でデータを運ぶ）８本の並列データ線をバス３１０に結合する。補足セグメント１０４−２（図１）は本質的には補足セグメント１０４−１の鏡像なので、補足セグメント１０４−２（図１）は、Ｓｅｇ５ｘ９ｅｎ．．．Ｓｅｇ８ｘ９ｅｎ（図１）によってそれぞれ制御される複数のスイッチ３１４−５．．．３１４−８（不図示）を介してバス３１０に結合される。メモリ装置１００（図１）がｘ９モードで動作する場合、スイッチ３１４−１．．．３１４−８のうちの１つだけが使用可能にされ、したがって複数のメモリセグメント２０４−１．．．２０４−８のうちの対応するメモリセグメントだけ（アクセスされる。
【００３６】
図４Ａおよび図４Ｂに関して以下に説明するように、Ｓｅｇ１ｘ８ｅｎ．．．Ｓｅｇ８ｘ８ｅｎおよびＳＥＧ１ｅｎ．．．ＳＥＧ８ｅｎは制御ロジック１０６（図３Ａ）によって生成される。
【００３７】
メモリ装置１００がどのモードで動作するのかに関係なく、メモリバンク１０２−１．．．１０２−８の動作は同じである。ｘ８モードでは、いつでも複数のメモリバンクＡ１．．．Ａ９（図２Ａ）のうちの１つだけが使用可能にされる。ｘ９モードでは、複数のメモリバンクＢ１．．．Ｂ８（図２Ｂ）のうちの１つ、および複数のメモリセグメント２０４−１．．．２０４−８のうちの１つが同時に使用可能にされる。
【００３８】
例えば、ｘ８モードでは、メモリバンクＡ１（すなわちメモリバンク１０２−１）が使用可能にされる場合、スイッチ３０２−１．．．３０２−８だけが関与する。メモリバンク１０２−１から回復される８ビットのデータがバス３０６に送られ、次いで対応するデータピン１０８−１．．．１０８−８に送られる。また、例えばｘ８モードでは、メモリバンクＡ９（すなわち補足セグメント１０４−１および補足セグメント１０４−２）が使用可能にされる場合、スイッチ３１２−１．．．３１２−８が使用可能にされる。したがって、ｘ８モードでメモリバンクＡ９がアクセスされる場合、（メモリセグメント２０４−１．．．２０４−９内の）メモリアレイ／コア１１８−１．．．１１８−８のすべてがアクセスされる。
【００３９】
また、例えばｘ９モードでは、メモリバンクＢ１（すなわちメモリバンク１０２−１）および（メモリセグメント２０４−１内の）メモリアレイ／コア１１８−１が使用可能にされる場合、スイッチ３０２−１．．．３０２−８およびスイッチ３１４−１が関与する。この場合もやはり、メモリバンク１０２−１から回復される８ビットのデータがバス３０６に送られ、次いで対応するデータピン１０８−１．．．１０８−８に送られる。メモリセグメント２０４−１（メモリアレイ／コア１１８−１）から回復される追加データがバス３１０に送られ、次いでピン９に送られる。
【００４０】
図３Ｃは、一部の実施形態による行デコーダＲＤ３９０を示す。ＲＤ３９０は、ＲＤ１１６（すなわちメモリバンク行デコーダのうちの１つ）、または複数の行デコーダ１２４−１．．．１２４−８のうちの１つ（すなわちセグメント行デコーダのうちの１つ）とすることができる。行デコーダＲＤ３９０は、アドレスデコーダ３９４およびワード線ドライバ３９２を含む。行デコーダＲＤ３９０は、対応するバンクイネーブル信号（例えばＢａｎｋ１ｅｎ）またはセグメントイネーブル信号（例えばＳＥＧ１ｅｎ）がアクティブのとき、１組のアドレス信号（行アドレスビット（行Ａｄｄｒ信号）と呼ぶこともある）を復号することにより、ワード線信号を生成する。ワード線信号は、メモリアレイ／コア（例えばメモリアレイ／コア１１０）内のアクセスすべきワード線を示す。一部の実施形態では、複数のメモリセグメント１１８−１．．．１１８−８のそれぞれが専用のワード線ドライバ３９２を有する。他の実施形態では、複数のメモリセグメント１１８−１．．．１１８−８のうちの１対がワード線ドライバ３９２を共用する。
【００４１】
図３Ｄは、一部の実施形態によるメモリシステム３５０を示す。図３Ｄに示すように、このメモリシステムは、メモリ装置１００と、コントローラ３５２（例えばメモリコントローラや他のシステムコントローラ）とを含む。メモリ装置１００は、図１、図２Ａ〜図２Ｂに示したメモリ装置のどれでもよく、図３Ａ〜図３Ｃに示した回路および図４Ａ〜図４Ｂのデコーダ回路を組み込むことができる。メモリ装置１００とコントローラ３５２とは、制御線、アドレス線、およびデータ信号線（バス、ワイヤード信号線、またはプリント回路基板上の場合はトレース等と呼ばれることもある）によって相互接続される。メモリ装置１００は、コントローラ３５２から、１つまたは複数の制御信号（例えば他の図面ではモード制御とラベル表示するモード制御信号）、バンクアドレス信号（バンクＡＤＲ）、追加のバンクアドレス信号（追加のバンクＡＤＲ）、および行／列アドレスビット（行＋列Ａｄｄｒ信号）を受け取る。データ信号は、メモリ装置１００にデータを書き込む場合はコントローラ３５２からメモリ装置１００に伝え、メモリ装置１００からデータを読み取る場合はメモリ装置１００からコントローラ３５２に伝える。図４Ａおよび図４Ｂに関して以下でさらに論じるように、制御ロジック１０６（図４Ａ）は、モード制御信号（モード制御）、バンクアドレス信号（バンクＡＤＲ）、および追加のバンクアドレス信号（追加のバンクＡＤＲ）を使用して様々な制御信号（例えばバンクイネーブル信号やセグメントペアイネーブル信号）を生成する。図３Ｃに関して上述したように、行デコーダ３９０は行アドレスビット（行Ａｄｄｒ信号）を使用してワード線信号を生成する。
【００４２】
図４Ａおよび図４Ｂは、一部の実施形態による制御ロジック１０６を示す。図４Ａに示すように、制御ロジック１０６は、メモリ装置１００（図１）が使用する複数の制御信号を生成する。制御ロジック１０６は、モード制御信号（モード制御）、バンクアドレス信号（バンクＡＤＲ）、および追加のバンクアドレス信号（追加のバンクＡＤＲ）を受け取るバンクデコーダ４０５を含む。図３Ｄに関して上述したように、一部の実施形態では、モード制御信号（モード制御）、バンクアドレス信号（バンクＡＤＲ）、および追加のバンクアドレス信号（追加のバンクＡＤＲ）がコントローラ３５２から受け取られる。モード制御は、メモリ装置１００（図１）がどのモードで動作しているのかを示す。メモリ装置１００（図１）がｘ８モードで動作する場合、モード制御はＭｏｄｅ８ｅｎに等しい。メモリ装置１００（図１）がｘ９モードで動作する場合、モード制御はＭｏｄｅ９ｅｎに等しい。バンクＡＤＲは、複数のメモリバンク１０２−１．．．１０２−８（図１）のうちのどのメモリバンクがアクセスされるべきかを示す。バンクＡＤＲは、典型的にはマルチビット値、例えば３、４、または５ビット値である。追加のバンクＡＤＲは、アクセスされるメモリバンクのうちのどの特定のセグメント／ワード線がアクセスされるべきかを示す。追加のバンクＡＤＲは、典型的には（例えば０または１に等しい）シングルビット値である。
【００４３】
バンクデコーダ４０５は、図３Ａに関して上述したように複数のメモリバンクを使用可能にするために使用される、複数のバンクイネーブル信号Ｂａｎｋ１ｅｎ．．．Ｂａｎｋ８ｅｎを生成する。バンクデコーダ４０５は、複数のセグメントペアイネーブル信号ＳＥＧ１ｅｎ、Ｓｅｇ１ｘ９ｅｎ．．．ＳＥＧ８ｅｎ、Ｓｅｇ８ｘ９ｅｎおよびＳｅｇ１ｘ８ｅｎ．．．Ｓｅｇ８ｘ８ｅｎも生成する。このバンクイネーブル信号およびセグメントイネーブル信号は、複数のメモリバンク１０２−１．．．１０２−８（図１）内に記憶されるデータにアクセスするために、複数の制御スイッチ３０２−１．．．３０２−８（図３Ａ）ならびに複数の行デコーダＲＤ１１６および１２４−１．．．１２４−８（図１）によって使用される。
【００４４】
図４Ｂに示すように、バンクＡＤＲが１に等しい場合、Ｂａｎｋ１ｅｎおよびＳＥＧ１ｅｎが生成される。同様に、バンクＡＤＲが８に等しい場合、Ｂａｎｋ８ｅｎおよびＳＥＧ８ｅｎが生成される。モード制御がＭｏｄｅ９ｅｎに等しい場合、Ｓｅｇｉｘ９ｅｎも生成され、ただしｉは、使用可能にされたバンクを示す（または使用可能にされたバンクに等しい）。例えば、バンクＡＤＲが１に等しい場合、Ｓｅｇｉｘ９ｅｎはＳｅｇ１ｘ９ｅｎであり、バンクＡＤＲが８に等しい場合、Ｓｅｇｉｘ９ｅｎはＳｅｇ８ｘ９ｅｎである。
【００４５】
さらに、図４Ｂに示すように、バンクＡＤＲが９に等しく（よって「Ｂａｎｋ９ｅｎ」が生成され）、モード制御がＭｏｄｅ８ｅｎに等しい場合、ＳＥＧ１ｅｎ．．．ＳＥＧ８ｅｎおよびＳｅｇ１ｘ８ｅｎ．．．Ｓｅｇ８ｘ８ｅｎが生成される。ＳＥＧ１ｅｎ．．．ＳＥＧ８ｅｎおよびＳｅｇ１ｘ８ｅｎ．．．Ｓｅｇ８ｘ８ｅｎは、メモリバンクＡ９（図２Ａ）の特定のセグメントにアクセスするために使用される。ＳＥＧ１ｅｎ．．．ＳＥＧ８ｅｎ（ＳＥＧｉｅｎ）信号は、２つの回路、ｘ８モード用の回路とｘ９用の回路によってそれぞれ作成され、よって事実上、ＳＥＧ１ｅｎ．．．ＳＥＧ８ｅｎ信号のそれぞれは、それらの２つの回路からの出力の論理和によって作成され、どちらかの回路がアクティブなＳＥＧｉｅｎ信号を作成するとき、ＳＥＧｉｅｎ信号はアクティブであることを指摘しておく。
【００４６】
図５Ａ〜図５Ｂは、一部の実施形態による、メモリモジュールを動作させるプロセス５００を示す流れ図である。プロセス５００は、図１〜図４Ｂに関して上記に記載したメモリ装置１００を使用して実行することができる。図５Ａ〜図５Ｂに示すように、このプロセス５００は、複数のメモリバンク（例えばメモリバンク１０２−１．．．１０２−８（図１））および１組の第１のメモリセグメント（例えば補足セグメント１０４−１および補足セグメント１０４−２（図１））を有する記憶アレイを設けることを含み、複数のメモリバンクのそれぞれは１組の第２のメモリセグメント（例えばメモリセグメント２０２（図２Ａ））を含む（５１０）。このプロセス５００は、記憶アレイを第１の動作モードで動作させることをさらに含み、第１の動作モードでは、１組の第１のメモリセグメントを追加のメモリバンクとして使用する（５２０）。記憶アレイは第２の動作モードでも動作させられ、第２の動作モードでは、１組の第１のメモリセグメント内の少なくとも１つのメモリセグメントが、複数のメモリバンクのうちの対応するメモリバンクと並列にアクセスされる（５３０）。
【００４７】
一部の実施形態では、この方法は、複数のメモリバンク内のメモリバンクのそれぞれについて、および１組の第１のメモリセグメント内のメモリセグメントのそれぞれについて別個の制御信号を生成することを含む（５１２）。例えば、別個の制御信号を生成することは、１組の第１のメモリセグメントのために、第１の動作モード用の１組の第１の制御信号と第２の動作モード用の１組の第２の制御信号とを含む２組の制御信号を生成すること（５１４）を含むことができる。
【００４８】
一部の実施形態では、この方法は、記憶アレイに結合されるいくつかのデータピンを設けることを含み、そのデータピンの数は、第２の動作モードにおいて同時にアクセスされるデータビットの数に等しい（５１６）。加えてこの方法は、任意選択的に、第１の動作モードにおいてそのいくつかのデータピンのうちの少なくとも１つを使用不可にすること（５１８）を含むことができる。
【００４９】
一部の実施形態では、この方法は、第２の動作モードにおいて、複数のメモリバンクのうちの対応するメモリバンク内の１組の追加のメモリセグメントとして、１組の第１のメモリセグメント内の１対のメモリセグメントにアクセスすることを含む（５３２）。あるいはこの方法は、第２の動作モードにおいて、複数のメモリバンクのうちの対応するメモリバンク内の追加のメモリセグメントとして、１組の第１のメモリセグメント内のそれぞれのメモリセグメントにアクセスすることを含む（５３４）。
【００５０】
さらに一部の実施形態では、この方法は、第２の動作モードにおいて、１組の第１のメモリセグメント内に誤り訂正符号または誤り検出符号を記憶することを含む（５３６）。あるいは、第２の動作モードでは、誤り訂正符号または誤り検出符号を記憶するために、１組の第１のメモリセグメントおよび１組の第２のメモリセグメントのうちの少なくとも１つのメモリセグメントを使用する（５３８）。
【００５１】
図６は、一部の実施形態によるメモリコアを有するメモリ装置を動作させるプロセス６００を示す流れ図である。プロセス６００は、図１〜図４Ｂに関して上記に記載したメモリ装置１００を使用して実行することができる。図６に示すように、このプロセス６００は、２つの動作モード（第１のモードおよび第２のモード）を含む。第１の動作モードでは、プロセス６００は、メモリ装置がいくつかの第１のアクセス可能メモリバンク（例えば図２ＡのメモリバンクＡ１〜Ａ９）を有するようにメモリ装置を構成することを含む（６１４）。一部の実施形態では、その第１の数は９の正の倍数（例えば９、１８、３６等）である。各アクセス可能メモリバンクは、Ｎ１のメモリセグメント（例えば通常セグメント２０２または補足セグメント２０４（図２Ａ））を有し、ただしＮ１は正の整数（例えば８の正の倍数）である。このプロセス６００は、それぞれがＭ１＊Ｎ１ビットを含む第１のデータワードの形式でメモリコア内に記憶されるデータにアクセスすることをさらに含み、ただしＭ１は正の整数（例えば１、２、４、８等）である（６１６）。第２の動作モードでは、プロセス６００は、メモリ装置がいくつかの第２のアクセス可能メモリバンク（例えば図２ＢのメモリバンクＢ１〜Ｂ８）を有するようにメモリコアを構成することを含む（６１８）。一部の実施形態では、その第２の数は８の正の倍数（例えば８、１６、３２等）である。各アクセス可能メモリバンクは、Ｎ２のメモリセグメントを有し、ただしＮ２は正の整数（例えば９の正の倍数）である。いくつかの第１のアクセス可能メモリバンクは、いくつかの第２のアクセス可能メモリバンクよりも多く、Ｎ２はＮ１よりも大きい。このプロセス６００は、それぞれがＭ２＊Ｎ２ビットを含む第２のデータワードの形式でメモリコア内に記憶されるデータにアクセスすることをさらに含み、ただしＭ２は正の整数である（６２０）。必ずしもすべてではないが、一部の実施形態ではＭ１とＭ２が等しい。
【００５２】
一部の実施形態では、プロセス６００は、コントローラ（例えばコントローラ３５２（図３Ｄ））から、モード制御信号（例えばモード制御信号（モード制御）（図３Ｄ））を受け取ることをさらに含む（６１０）。モード制御信号は、メモリ装置内の第１の動作モードまたは第２の動作モードを使用可能にする（６１２）ために使用される。
【００５３】
説明目的で、上記の解説を特定の実施形態に関して説明してきた。しかし上記の例示的な解説は、網羅的であることも本発明を開示の厳密な形態に限定することも意図するものではない。上記の教示に鑑みて、多くの修正形態および改変形態があり得る。本発明の原理および本発明の実用的応用を最も良く説明し、それにより当業者が本発明および考えられる特定用途に適した様々な修正を伴う多様な実施形態を最も好ましく利用できるようにするために、諸実施形態を選択して説明した。
【図１】
2013505520.tif 000003
【図２Ａ】
2013505520.tif 000004
【図２Ｂ】
2013505520.tif 000005
【図３Ａ】
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【図３Ｂ】
2013505520.tif 000007
【図３Ｃ】
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【図３Ｄ】
2013505520.tif 000009
【図４Ａ】
2013505520.tif 000010
【図４Ｂ】
2013505520.tif 000011
【図５Ａ】
2013505520.tif 000012
【図５Ｂ】
2013505520.tif 000013
【図６】
2013505520.tif 000014
【手続補正書】
【提出日】平成24年5月9日(2012.5.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のアクセス可能メモリバンクおよび構成可能な１組の第１のメモリセグメントを有する記憶アレイを含むメモリ装置であって、
前記複数のアクセス可能メモリバンクは、それぞれ個々の１組の第２のメモリセグメントを含み、
第１の動作モード中、前記１組の第１のメモリセグメントが、追加のアクセス可能メモリバンクとなるように構成され、
第２の動作モード中、前記１組の第１のメモリセグメント内の少なくとも１つのメモリセグメントが、前記複数のアクセス可能メモリバンクのうちの対応するメモリバンクと並列にアクセスされるように構成される、
メモリ装置。
【請求項２】
前記第２の動作モード中、前記１組の第１のメモリセグメント内の各メモリセグメントが、前記複数のアクセス可能メモリバンクのうちの対応するメモリバンクの追加のセグメントとなるように構成される、請求項１に記載のメモリ装置。
【請求項３】
前記１組の第１のメモリセグメント内の各メモリセグメントが別個のワード線ドライバに結合される、請求項１または２に記載のメモリ装置。
【請求項４】
前記１組の第１のメモリセグメントが複数のメモリセグメントの対を含み、前記１組の第１のメモリセグメント内のそれぞれのメモリセグメントの対が、それぞれのワード線ドライバに結合される、請求項１または２に記載のメモリ装置。
【請求項５】
前記第２の動作モード中、誤り訂正符号または誤り検出符号を記憶するために前記１組の第１のメモリセグメントを使用する、請求項１から４のいずれか一項に記載のメモリ装置。
【請求項６】
前記第２の動作モード中、誤り訂正符号または誤り検出符号を記憶するために、前記１組の第１のメモリセグメントおよび前記１組の第２のメモリセグメントのうちの少なくとも１つのメモリセグメントを使用する、請求項１から４のいずれか一項に記載のメモリ装置。
【請求項７】
前記複数のアクセス可能メモリバンク内の前記メモリバンクのそれぞれについて、および前記１組の第１のメモリセグメント内の前記メモリセグメントのそれぞれについて別個の制御信号を生成するための、前記記憶アレイに結合されるモード制御回路をさらに含む、請求項１から６のいずれか一項に記載のメモリ装置。
【請求項８】
前記モード制御回路が、前記１組の第１のメモリセグメントのために、前記第１の動作モード用の１組の第１の制御信号と前記第２の動作モード用の１組の第２の制御信号とを含む２組の制御信号を生成するように構成される、請求項７に記載のメモリ装置。
【請求項９】
前記記憶アレイに結合されるいくつかのデータピンをさらに含み、前記データピンの数は、前記第２の動作モードにおいて同時にアクセスされるデータビットの数に等しい、請求項１から８のいずれか一項に記載のメモリ装置。
【請求項１０】
前記第１の動作モードにおいて、前記いくつかのデータピンのうちの少なくとも１つが使用不可にされる、請求項９に記載のメモリ装置。
【請求項１１】
記憶アレイを含むメモリ装置であって、
前記記憶アレイが、第１の動作モードでいくつかの第１のアクセス可能メモリバンクと、第２の動作モードでいくつかの第２のメモリアクセス可能メモリバンクとを有し、
前記第１の動作モード中、前記いくつかの第１のアクセス可能メモリバンクのそれぞれは、いくつかの第１のメモリセグメントからなり、
前記第２の動作モード中、前記いくつかの第２のアクセス可能メモリバンクのそれぞれは、いくつかの第２のメモリセグメントからなり、
前記いくつかの第１のアクセス可能メモリバンクは、前記いくつかの第２のアクセス可能メモリバンクよりも多く、前記いくつかの第２のメモリセグメントは、前記いくつかの第１のメモリセグメントよりも多い、
メモリ装置。
【請求項１２】
前記第１の動作モードおよび前記第２の動作モード用の別個の制御信号を生成するための、前記記憶アレイに結合されるモード制御回路をさらに含む、請求項１１に記載のメモリ装置。
【請求項１３】
前記記憶アレイに結合されるいくつかのデータピンをさらに含み、前記データピンの数は、前記第２の動作モードにおいて同時にアクセスされるデータビットの数に等しい、請求項１１または１２に記載のメモリ装置。
【請求項１４】
前記第１の動作モードにおいて、前記いくつかのデータピンのうちの少なくとも１つが使用不可にされる、請求項１３に記載のメモリ装置。
【請求項１５】
前記第２の動作モードにおいて誤り訂正符号または誤り検出符号を記憶するために、前記いくつかの第２のアクセス可能メモリバンクのそれぞれの中の少なくとも１つのメモリセグメントを使用する、請求項１１から１４のいずれか一項に記載のメモリ装置。
【請求項１６】
メモリモジュールを動作させる方法であって、
複数のメモリバンクおよび１組の第１のメモリセグメントを有する記憶アレイを設けるステップであって、前記複数のメモリバンクのそれぞれは１組の第２のメモリセグメントを含む、記憶アレイを設けるステップと、
第１の動作モードにおいて、前記１組の第１のメモリセグメントを追加のメモリバンクとして使用するステップと、
第２の動作モードにおいて、前記複数のメモリバンクのうちの対応するメモリバンクと並列に、前記１組の第１のメモリセグメント内のメモリセグメントにアクセスするステップと
を含む方法。
【請求項１７】
前記第２の動作モードにおいて、前記複数のメモリバンクのうちの対応するメモリバンク内の１組の追加のメモリセグメントとして、前記１組の第１のメモリセグメント内の１対のメモリセグメントにアクセスするステップをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記第２の動作モードにおいて、前記複数のメモリバンクのうちの対応するメモリバンク内の追加のメモリセグメントとして、前記１組の第１のメモリセグメント内のそれぞれのメモリセグメントにアクセスするステップをさらに含む、請求項１６に記載の方法。
【請求項１９】
前記複数のメモリバンク内の前記メモリバンクのそれぞれについて、および前記１組の第１のメモリセグメント内の前記メモリセグメントのそれぞれについて別個の制御信号を生成するステップをさらに含む、請求項１６から１８のいずれか一項に記載の方法。
【請求項２０】
前記１組の第１のメモリセグメントのために、前記第１の動作モード用の１組の第１の制御信号と前記第２の動作モード用の１組の第２の制御信号とを含む２組の制御信号を生成するステップをさらに含む、請求項１９に記載の方法。
【請求項２１】
前記記憶アレイに結合されるいくつかのデータピンを設けるステップであって、前記データピンの数は、前記第２の動作モードにおいて同時にアクセスされるデータビットの数に等しい、いくつかのデータピンを設けるステップをさらに含む、請求項１６から２０のいずれか一項に記載の方法。
【請求項２２】
前記第１の動作モードにおいて、前記いくつかのデータピンのうちの少なくとも１つを使用不可にするステップをさらに含む、請求項２１に記載の方法。
【請求項２３】
前記第２の動作モードにおいて、前記１組の第１のメモリセグメント内に誤り訂正符号または誤り検出符号を記憶するステップをさらに含む、請求項１６から２２のいずれか一項に記載の方法。
【請求項２４】
前記第２の動作モードにおいて、誤り訂正符号または誤り検出符号を記憶するために、前記１組の第１のメモリセグメントおよび前記１組の第２のメモリセグメントのうちの少なくとも１つのメモリセグメントを使用することをさらに含む、請求項１６から２２のいずれか一項に記載の方法。
【請求項２５】
メモリコアを有するメモリ装置を動作させる方法であって、
第１の動作モードにおいて、
前記メモリ装置がいくつかの第１のアクセス可能メモリバンクからなり、前記いくつかの第１のアクセス可能メモリバンクのそれぞれがＮ１のメモリセグメントからなるように前記メモリコアを構成するステップであって、ただしＮ１は正の整数である、前記メモリコアを構成するステップと、
それぞれがＭ１＊Ｎ１ビットを含む第１のデータワードの形式で前記メモリコア内に記憶されるデータにアクセスするステップであって、ただしＭ１は正の整数である、アクセスするステップと、
第２の動作モードにおいて、
前記メモリ装置がいくつかの第２のアクセス可能メモリバンクからなり、前記いくつかの第２のアクセス可能メモリバンクのそれぞれがＮ２のメモリセグメントからなるように前記メモリコアを構成するステップであって、ただしＮ２は正の整数である、前記メモリコアを構成するステップと、
それぞれがＭ２＊Ｎ２ビットを含む第２のデータワードの形式で前記メモリコア内に記憶されるデータにアクセスするステップであって、ただしＭ２は正の整数である、アクセスするステップと
を含み、
前記いくつかの第１のアクセス可能メモリバンクは、前記いくつかの第２のアクセス可能メモリバンクよりも多く、Ｎ２はＮ１よりも大きい、
方法。
【請求項２６】
コントローラからモード制御信号を受け取るステップであって、前記モード制御信号は、前記第１の動作モードまたは前記第２の動作モードのうちの一方を使用可能にするために使用される、モード制御信号を受け取るステップをさらに含む、請求項２５に記載の方法。
【請求項２７】
請求項１７から２４のいずれか一項に記載の制限をさらに含む、請求項２５または２６に記載の方法。
【請求項２８】
請求項１６から２７のいずれか一項に従って動作するように構成されるメモリ装置。
【国際調査報告】
2013505520.tif 000015
2013505520.tif 000016