(57)【要約】【課題】高電圧ＰＩＮのＥＳＤ保護用の双方向性逆並列積層シリコン制御整流子（ＳＣＲ）デバイス、その製造方法、およびその設計構造体を提供する。【解決手段】デバイスは、対称双方向性逆並列積層シリコン制御整流子（ＳＣＲ）を含む。第一の逆並列積層ＳＣＲ（１０）のアノード（１０ａ）は入力端（３０）に接続される。第二の逆並列積層ＳＣＲ（２０）のアノード（２０ａ）はグランド（ＧＮＤ）に接続される。第一および第二の逆並列積層ＳＣＲのカソード（１０ｂ、２０ｂ）は共に繋がれる。これら対称双方向性逆並列ＳＣＲの各々は、カソードに向け電流を流すダイオードのペア（Ｄ１、Ｄ２）を含み、該ダイオードは、電圧が印加されると逆バイアスされ、一つの対称双方向性逆並列ＳＣＲからエレメントを有効に失活し、一方、他方の対称双方向性逆並列ＳＣＲのダイオード（Ｄ３、Ｄ４）は逆バイアスされたダイオードと同じ方向に電流を流す。【選択図】図１
2013545283.tif 000002
【特許請求の範囲】
【請求項１】
入力端に接続された、第一の逆並列積層シリコン制御整流子（ＳＣＲ）のアノードと、
グランドに接続された、第二の逆並列積層ＳＣＲのアノードと、
共に接続された、前記第一および第二の逆並列積層ＳＣＲのカソードと、
を包含する対称双方向性逆並列積層ＳＣＲ、
を含むデバイスであって、
前記対称双方向性逆並列ＳＣＲの各々は、前記カソードに向け電流を流すダイオードのペアを含み、前記ダイオードは、電圧が印加されると逆バイアスされ、第一対称双方向性逆並列ＳＣＲからエレメントを効果的に失活させ、同時に第二対称双方向性逆並列ＳＣＲの前記ダイオードは前記逆バイアスされたダイオードと同じ方向に電流を流す、
前記デバイス。
【請求項２】
前記対称双方向性逆並列ＳＣＲの各々は、保護対象の回路と同じチップ中に組み込まれる、請求項１に記載のデバイス。
【請求項３】
前記対称双方向性逆並列ＳＣＲの各々は、ＰＮＰおよびＮＰＮバイポーラ接合と、並列のダイオードとを含む、請求項１に記載のデバイス。
【請求項４】
前記対称双方向性逆並列ＳＣＲの各々は、順方向バイアス・モードでどちらかの方向に動作する、請求項１に記載のデバイス。
【請求項５】
前記対称双方向性逆並列ＳＣＲの各々は、任意の電圧レベルに対する多重積層構造体を含む、請求項１に記載のデバイス。
【請求項６】
前記対称双方向性逆並列ＳＣＲの各々は、ダイオードＤ１およびＤ２と並列に、それぞれ抵抗素子Ｒ１およびＲ２を含み、各ダイオードは、電圧の印加の前は、前記カソードに向けた順方向を有する、請求項１に記載のデバイス。
【請求項７】
前記ダイオードＤ１とＤ２とは、それぞれ、Ｐウエル・ダイオードとＮウエル・ダイオードとである、請求項６に記載のデバイス。
【請求項８】
前記第一対称双方向性逆並列ＳＣＲ中の前記ダイオードＤ１およびＤ２は負電圧の印加によって逆バイアスされ、前記第二対称双方向性逆並列ＳＣＲ中の前記ダイオードＤ１およびＤ２は正電圧の印加によって逆バイアスされることになる、請求項６に記載のデバイス。
【請求項９】
前記対称双方向性逆並列ＳＣＲの前記第一中の前記ダイオードＤ３およびＤ４は、負電圧の印加によって、２つの抵抗素子Ｒ１とＲ２との間の有効ダイオードＤｅｆｆ１となり、前記対称双方向性逆並列ＳＣＲの前記第一の前記アノードに向け電流を流し、これは前記対称双方向性逆並列ＳＣＲの前記第二中の前記ダイオードＤ１およびＤ２と同じ方向であり、
前記対称双方向性逆並列ＳＣＲの前記第二中の前記ダイオードＤ３およびＤ４は、正電圧の印加によって、２つの抵抗素子Ｒ１とＲ２との間の有効ダイオードＤｅｆｆ１となり、前記対称双方向性逆並列ＳＣＲの前記第二の前記アノードに向け電流を流し、これは前記対称双方向性逆並列ＳＣＲの前記第一中の前記ダイオードＤ１およびＤ２と同じ方向である、
請求項６に記載のデバイス。
【請求項１０】
Ｎウエル中に形成されたＮ＋領域およびＰ＋領域、並びに
前記Ｎウエルに隣接するＰウエル中に形成されたＮ＋領域およびＰ＋領域、
を包含するシリコン制御整流子と、
前記Ｐウエル中に形成された前記Ｐ＋領域の一部に隣接して配置された、前記Ｎウエル中に形成された前記Ｎ＋領域の一部を包含するダイオードと、
を含む構造体。
【請求項１１】
前記ＰウエルおよびＮウエル中に形成された前記Ｎ＋領域およびＰ＋領域は、基板中の埋め込み絶縁体層に延びている、請求項１０に記載の構造体。
【請求項１２】
前記ＰウエルおよびＮウエルは、前記基板中の前記埋め込み絶縁体層に延びている、請求項１１に記載の構造体。
【請求項１３】
前記ＰウエルおよびＮウエル中に形成された前記Ｎ＋領域およびＰ＋領域は、それぞれ、前記Ｐウエルおよび前記Ｎウエルの部分によって隔てられている、請求項１２に記載の構造体。
【請求項１４】
前記ＰウエルおよびＮウエル中に形成された前記Ｎ＋領域およびＰ＋領域は、埋め込み絶縁体層上の基板の上部層中に部分的に伸びている、請求項１０に記載の構造体。
【請求項１５】
前記ＰウエルおよびＮウエル中に形成された前記Ｎ＋領域およびＰ＋領域は、シャロー・トレンチ・アイソレーション構造体によって隔てられている、請求項１４に記載の構造体。
【請求項１６】
前記ＰウエルとＮウエルとはアイソレーション構造体によって境界されている、請求項１５に記載の構造体。
【請求項１７】
前記ＮウエルとＰウエルとは相隣接している、請求項１０に記載の構造体。
【請求項１８】
前記ＮウエルとＰウエルとは、類似の幅を有する、請求項１０に記載の構造体。
【請求項１９】
請求項１０に記載の２つの逆並列積層構造体は、双方向性のＥＳＤ保護を提供する、請求項１０に記載の構造体。
【請求項２０】
第一部分中に、
シリコン・オン・インシュレータ（ＳＯＩ）基板の上部層中に、リソグラフィ、エッチング、および堆積プロセスを用いてトレンチ・アイソレーション構造体を形成するステップと、
前記上部層中に、前記トレンチ・アイソレーション構造体によって境界された、相隣接するＮウエルおよびＰウエルを形成するステップと、
前記ＮウエルおよびＰウエルの各々の中に、ドーパントを用いてＮ＋領域およびＰ＋領域を形成し、同時にブロックによって前記ＮウエルおよびＰウエルの部分を遮断するステップと、
を含み、
前記第一部分に隣接する第二部分中に、
前記第一部分の前記トレンチ・アイソレーション構造体と同じＣＭＯＳ処理ステップを用いて、前記トレンチ・アイソレーション構造体を形成するステップと、
前記第一部分中の前記ＮウエルおよびＰウエルと同じＣＭＯＳ処理ステップを用いて、前記トレンチ・アイソレーション構造体によって境界された前記相隣接するＮウエルおよびＰウエルを前記上部層中に形成するステップと、
前記第一部分の前記Ｎ＋領域およびＰ＋領域と同じＣＭＯＳ処理ステップを用いて、前記Ｎウエル中に単一のＮ＋領域、および前記Ｐウエル中に単一のＰ＋領域を形成するステップであって、前記ＮウエルおよびＰウエルの部分が、前記単一のＮ＋領域と前記単一のＰ＋領域とを隔てている、前記形成するステップと、
をさらに含む、
方法。
【請求項２１】
前記ＮウエルおよびＰウエルの各々の中の前記Ｎ＋領域とＰ＋領域とは、前記上部層中に形成されたシャロ―・アイソレーション構造体によって分離される、請求項２０に記載の方法。
【請求項２２】
マシン可読ストレージ媒体中に有形に具現された、集積回路を設計、製造、または試験するための設計構造体であって、前記設計構造体は、
Ｎウエル中に形成されたＮ＋領域およびＰ＋領域、並びに
前記Ｎウエルに隣接するＰウエル中に形成されたＮ＋領域およびＰ＋領域、
を包含するシリコン制御整流子と、
前記Ｐウエル中に形成された前記Ｐ＋領域の一部に隣接して配置された、前記Ｎウエル中に形成された前記Ｎ＋領域の一部を包含するダイオードと、
を含む設計構造体。
【請求項２３】
前記設計構造体はネットリストを含む、請求項２２に記載の設計構造体。
【請求項２４】
前記設計構造体は、集積回路のレイアウト・データの交換に使われるデータ・フォーマットとして、ストレージ媒体に在置される、請求項２２に記載の設計構造体。
【請求項２５】
前記設計構造体は、プログラム可能ゲート・アレイ中に在置される、請求項２２に記載の設計構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造体および製造の方法に関し、さらに具体的には、高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲ、製造の方法および設計構造体に関する。
【背景技術】
【０００２】
静電放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）保護は、集積回路が益々小型化するにつれ、より一層重要になってきている。ＥＳＤ保護を備えるいくつかの方法があり、各々がその独自の利点と不利点とを有する。例えば、シリコン制御整流子（ＳＣＲ：ｓｉｌｉｃｏｎ  ｃｏｎｔｒｏｌｌｅｄ  ｒｅｃｔｉｆｉｅｒ）によってＥＳＤ保護を備えることができる。ＳＣＲは、電流をオン、オフする固体スイッチング・デバイスである。
【０００３】
回路中での半導体ダイオードの挙動は、その電流−電圧特性により与えられる。このカーブの形状は、異なる半導体の間のｐ−ｎ接合部に存在するいわゆる空乏層または空乏域を通る電荷キャリアの輸送により決まる。空乏域（ｄｅｐｌｅｔｉｏｎ  ｚｏｎｅ）の幅は無制限に増大することはできない。外部からの電圧が、内部拡散電位と同じ極性でダイオードを通して印加された場合、空乏域は、絶縁体として機能し一切の有効な電流フローを阻止し続ける。これが、逆バイアス現象である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
また一方、外部電圧の極性が内部拡散電位と反対であれば、再び再結合が進み、ｐ−ｎ接合を通る相当量の電流をもたらし得る（すなわち、接合部で相当な数の電子と正孔とが再結合する）。ピーク逆電圧を超える非常に大きな逆バイアスでは、逆降伏と呼ばれるプロセスが発生する。これは、通常ならデバイスを恒久的に損傷するような、大きな電流の増加（すなわち、多数の電子と正孔とがｐｎ接合部に生成され流出する）をもたらす。
【０００５】
従って、当該技術分野では、前述の欠陥および短所を克服することが求められている。
【課題を解決するための手段】
【０００６】
本発明の第一態様において、デバイスは、対称双方向性逆並列積層シリコン制御整流素子（ＳＣＲ）を含む。第一の逆並列積層ＳＣＲのアノードは入力端に接続される。第二の逆並列積層ＳＣＲのアノードはグランドに接続される。第一および第二の逆並列積層ＳＣＲのカソードは共に繋がれる。これら対称双方向性逆並列ＳＣＲの各々は、カソードに向け電流を流すダイオードのペアを含み、該ダイオードは、電圧が印加されると逆バイアスされ、一つの対称双方向性逆並列ＳＣＲからエレメントを効果的に失活させ、同時に他方の対称双方向性逆並列ＳＣＲのダイオードは逆バイアスされたダイオードと同じ方向に電流を流す。
【０００７】
本発明の別の態様において、構造体はシリコン制御整流素子（ＳＣＲ）を含む。このＳＣＲは、Ｎウエル中に形成されたＮ＋領域およびＰ＋領域と、Ｎウエルに隣接するＰウエル中に形成されたＮ＋領域およびＰ＋領域と、を含む。ダイオードは、Ｐウエル中に形成されたＰ＋領域の一部に隣接して配置された、Ｎウエル中に形成されたＮ＋領域の一部を含む。
【０００８】
本発明のさらに別の態様において、方法は、第一部分中に、シリコン・オン・インシュレータ（ＳＯＩ：ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ  ｓｕｂｓｔｒａｔｅ）基板の上部層中に、リソグラフィ、エッチング、および堆積プロセスを用いてトレンチ・アイソレーション構造体を形成するステップと、上部層中に、トレンチ・アイソレーション構造体によって境界された、相隣接するＮウエルおよびＰウエルを形成するステップと、ＮウエルおよびＰウエルの各々の中に、ドーパントを用いてＮ＋領域およびＰ＋領域を形成し、同時にブロックによってＮウエルの部分とＰウエルの部分とを遮断するステップと、を含む。本方法は、第一部分に隣接する第二部分中に、第一部分のトレンチ・アイソレーション構造体と同じＣＭＯＳ処理ステップを用いて、トレンチ・アイソレーション構造体を形成するステップと、第一部分中のＮウエルおよびＰウエルにおけるのと同じＣＭＯＳ処理ステップを用いて、トレンチ・アイソレーション構造体によって境界された相隣接するＮウエルおよびＰウエルを、上部層中に形成するステップと、第一部分のＮ＋領域およびＰ＋領域と同じＣＭＯＳ処理ステップを用いて、Ｎウエル中に単一のＮ＋領域、およびＰウエル中に単一のＰ＋領域を形成するステップであって、ＮウエルおよびＰウエルの部分が単一のＮ＋領域と単一のＰ＋領域とを隔てている、該形成するステップと、をさらに含む。
【０００９】
本発明の別の態様において、マシン可読ストレージ媒体中に有形に具現された、集積回路を設計、製造、または試験するための設計構造体が提供される。この設計構造体は、本発明の構造体を含む。さらなる実施形態において、マシン可読データ・ストレージ媒体上に符号化されたハードウェア記述言語（ＨＤＬ：ｈａｒｄｗａｒｅ  ｄｅｓｃｒｉｐｔｉｏｎ  ｌａｎｇｕａｇｅ）設計構造体は、コンピュータ支援設計システムで処理されたとき、本発明の構造体を包含するＥＳＤ保護デバイスのマシン実行可能表現体を生成するエレメントを含む。まださらなる実施形態では、ＥＳＤ保護デバイスの機能設計モデルを生成するための、コンピュータ支援設計システムにおける方法が提供される。本方法は、ＥＳＤ保護デバイスの構造的エレメントの機能表現体を生成するステップを含む。
【００１０】
言及される複数の図面を、本発明の例示的な実施形態の非限定的な例として参照しながら、以下に続く詳細な説明において本発明を記述する。
【図面の簡単な説明】
【００１１】
【図１】図１ａは、本発明の諸態様よる、高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲの回路図を示し、図１ｂおよび図１ｃは、本発明のある態様よる、高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲの典型的な回路図を示す。
【図２】本発明のある態様による双方向性逆並列積層ＳＣＲを使ったある応用を示す。
【図３】図３ａは、本発明のある態様による、高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲの上面図を示し、図３ｂおよび３ｃは、図３ａの高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲおよび各処理ステップの断面図を示す。
【図４】本発明のある態様による、図３ａ〜図３ｃの高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲの上面図を、配線レベルと共に示す。
【図５】図５ａは、本発明のある態様による高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲの上面図を示し、図５ｂおよび図５ｃは、図５ａの高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲおよび各処理ステップの断面図を示す。
【図６】本発明のある態様による、図５ａ〜５ｃの高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲの上面図を、配線レベルと共に示す。
【図７】本発明のある態様による、降伏トリガ性ＳＣＲのＥＳＤ試験結果のグラフを示す。
【図８】半導体の設計、製造、もしくは試験またはこれらの組み合わせに用いられる設計プロセスのフロー図である。
【発明を実施するための形態】
【００１２】
本発明は、半導体構造体および製造の方法に関し、さらに具体的には、高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲ、製造の方法、および設計構造体に関する。さらに具体的な実施形態において、本発明のデバイスは、各々がＰＮＰおよびＮＰＮバイポーラ接合並びに並列ダイオードを有する、双方向性逆並列積層ＳＣＲである。従来式の逆並列積層ダイオードは非常に高い制限電圧を有し、これはＥＳＤ保護には有利ではない。
【００１３】
作動において（例えば、正または負電圧を印加されると）、一つのＳＣＲ中のこれらダイオードは逆バイアスされ、回路からエレメント（ダイオード）を効果的に除去し、同時に他方のＳＣＲ中のダイオードは順方向バイアスを維持する。このように、電圧の印加により順方向バイアスＥＳＤ保護パスが生成され、これが優れたＥＳＤ保護を提供する。また、有利には、双方向性逆並列積層ＳＣＲは、低い降伏電圧および低いＲｏｎを保持し、これにより優れたＥＳＤ保護を提供する。また、高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲは、プロセス感受性がない。すなわち、パフォーマンスは、デバイスごとの処理条件の変動に影響されない。
【００１４】
図１ａは、本発明の諸態様による、高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲのある回路図を示す。図１の回路５は、逆並列の形に配置された、ＳＣＲ１０およびＳＣＲ２０を含む。諸実施形態において、ＳＣＲ１０およびＳＣＲ２０は対称になっており、各々が、例えば、ＮＰＮおよびＰＮＰ接合並びに並列ダイオードを有する。ＳＣＲ１０およびＳＣＲ２０は、高い順方向ＳＣＲトリガ電圧および低いＰウエル／Ｎウエル・ダイオード・オン抵抗を有する。ＳＣＲ１０およびＳＣＲ２０は、順方向バイアス・モードにおいてどちらかの方向に動作する。ＳＣＲ１０およびＳＣＲ２０は任意の電圧レベルに対する多重積層構造体とすることができ、保護対象の回路を含む同一のチップまたは集積回路に組み込むことが可能である。
【００１５】
さらに具体的には、ＳＣＲ１０はそのアノード１０ａを入力端３０に接続され、ＳＣＲ２０はそのアノード２０ａによってグランド４０に接続される。ＳＣＲ１０およびＳＣＲ２０は、それらそれぞれのカソード１０ｂ、２０ｂによって共に繋がれている。ＳＣＲ１０およびＳＣＲ２０の各々は、それぞれ、ダイオードＤ１およびＤ２と並列配置された抵抗素子Ｒ１およびＲ２を含み、各ダイオードは、それぞれのＳＣＲ１０、２０のカソード１０ｂ、２０ｂに向いた順方向を有する。諸実施形態において、ダイオードＤ１およびＤ２は、例えば、それぞれ、Ｐウエル・ダイオードおよびＮウエル・ダイオードとすることができる。さらなるダイオードＤ３およびＤ４は、それぞれ、ダイオードＤ１とＤ２との間と、および抵抗素子Ｒ１とＲ２との間とに設けられる。ダイオードＤ３およびＤ４は、Ｐウエル／Ｎウエル接合ダイオードとすることができる。諸実施形態において、これらダイオードの配置は、ＰＮＰまたはＮＰＮバイポーラ・トランジスタを生成し得る。
【００１６】
図１ｂおよび図１ｃを参照しながらさらに詳しく説明するように、ＳＣＲ１０中のダイオードＤ１およびＤ２は、負電圧を印加されると逆バイアスされることになる。また、ＳＣＲ２０中のダイオードＤ１およびＤ２は、正電圧を印加されると逆バイアスされることになる。これが、そのＳＣＲから回路エレメントを効果的に失活させる。
【００１７】
さらに具体的には、図１ｂに示すように、負電圧の印加によって、ＳＣＲ１０中のダイオードＤ３およびＤ４は、２つの抵抗素子Ｒ１とＲ２との間の有効ダイオードＤｅｆｆ１となる。有効ダイオードＤｅｆｆ１はＳＣＲ１０のアノード１０ａに向けて（例えば、入力端３０に向けて）電流を流す。これは、電流が、ＳＣＲ２０中のバイポーラ・トランジスタを通る方向と同じである。順方向バイアスされたダイオード（有効ダイオードＤｅｆｆ１）は約０．７Ｖで電流を導通する。このように、負電圧を印加すると、ＳＣＲ１０は逆バイアスされて電流を導通せず、Ｄｅｆｆ１は電流を導通させることになり、しかして効果的ＥＳＤ保護デバイスが提供される。
【００１８】
同様に、図１ｃに示されるように、正電圧を印加すると、ＳＣＲ２０中のダイオードＤ３およびＤ４は、２つの抵抗素子Ｒ１とＲ２との間の有効ダイオードＤｅｆｆ２となる。有効ダイオードＤｅｆｆ２は、ＳＣＲ２０のアノード１０ａに向けて（例えば、ＧＮＤ４０に向けて）電流を流す。これは、ＳＣＲ１０中のバイポーラ・トランジスタと同じ方向である。順方向バイアスされたダイオード（有効ダイオードＤｅｆｆ２）は、約０．７Ｖで電流を導通する。このように、正電圧を印加すると、ＳＣＲ２０は逆バイアスされて電流を導通せず、Ｄｅｆｆ２は電流を導通させることになり、しかして効果的ＥＳＤ保護デバイスが提供される。
【００１９】
図２は、本発明のある態様による高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲを使うある応用を示す。諸実施形態において、本発明のＥＳＤ保護デバイスは、高い入力信号（＋／−３０Ｖ）を必要とする、低静電容量のＲＦスイッチ中に有利に実装し、信号に影響を与えず８ｋＶのＥＳＤ保護目標レベルを達成することができる。
【００２０】
さらに具体的には、図２は、図１ａの回路を用いた携帯電話への応用を示す。携帯電話１００は、アンテナ１１０に接続されたＲＦスイッチ１０５を含む。電力増幅素子１１５は、出力端およびＥＳＤ保護デバイス５に接続されている。ＥＳＤ保護デバイス５は、ＲＦスイッチ１０５への入力端に設けられ、諸実施形態において、ＲＦスイッチ１０５を含む同じチップまたは集積回路に組み込むことが可能である。このように、本発明のＥＳＤ保護デバイス５はＲＦスイッチに対しＥＳＤ保護を提供することができる。当業者は、本発明のＥＳＤ保護デバイス５は、例えば、他のデバイスに組み込みもしくは他のデバイス保護しまたはその両方を行い、あるいはこれを直接スイッチに組み込むこともできることをよく理解すべきである。低増幅素子入力端（ＬＮＡ：ｌｏｗ  ａｍｐｌｉｆｉｅｒ  ｉｎｐｕｔ）１２０がＲＦスイッチ１０５に接続されている。
【００２１】
図３ａは、本発明のある態様による、高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲの上面図を示す。図３ｂおよび図３ｃは、図３ａの高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲおよび各処理ステップの断面図を示す。双方向性逆並列積層ＳＣＲ５は、対称になったＳＣＲ１０およびＳＣＲ２０を含む。ＳＣＲ１０とＳＣＲ２０とは同一（対称）なので、ここでは、ＳＣＲ１０だけの説明を提供することにするが、当業者は、これらの説明が、ＳＣＲ１０およびＳＣＲ２０の双方に対し等しく適用可能なのを容易に理解するであろう。
【００２２】
ＳＣＲ１０は、ＮおよびＰウエル（ブロック２３０で覆われている）を取り囲むシャロー・トレンチ・アイソレーション構造体２００を含み、これらウエルは類似の幅とすることができる。さらに具体的には、断面Ａ−Ａ（例、ダイオード部）において、Ｎ＋ドープ領域２０５は、Ｎウエル（ブロック２３０で覆われている）と（例えば、相隣接して）（直接接触して）隣接している。Ｎウエルは、Ｐウエル（これもブロック２３０に覆われている）と（直接接触して）隣接している。Ｐウエルは、Ｐ＋領域２２０と（直接接触して）隣接している。Ｐ＋領域２２０は、シャロー・トレンチ・アイソレーション構造体２００と（直接接触して）隣接している。
【００２３】
断面Ｂ−Ｂ（例、ＳＣＲ部）において、Ｎ＋ドープ領域２０５は、Ｎウエル（ブロック２１０で覆われている）と（直接接触して）隣接している。Ｎウエルは、Ｐ＋領域２２０ａと（直接接触して）隣接している。Ｐ＋領域２２０ａは、Ｎウエル（ブロック２３０で覆われている）と（直接接触して）隣接しており、該Ｎウエルは、Ｐウエル（これもブロック２３０に覆われている）と（直接接触して）隣接している。Ｐウエルは、Ｎ＋領域２０５ａと（直接接触して）隣接している。Ｎ＋領域２０５ａは、Ｐウエル（ブロック２１０で覆われている）と（直接接触して）隣接している。Ｐウエル（ブロック２１０で覆われている）は、Ｐ＋領域２２０と（直接接触して）隣接している。Ｐ＋領域２２０は、シャロー・トレンチ・アイソレーション構造体２００と（直接接触して）隣接している。
【００２４】
図３ｂは、図３ａの双方向性逆並列積層ＳＣＲのＡ−Ａ沿いの断面図を示す。図３ｃは、図３ａの双方向性逆並列積層ＳＣＲのＢ−Ｂ沿いの断面図を示す。ここで、本発明のＳＣＲを形成するための作製プロセスに関して図３ｃを説明するが、本説明は図３ｂに示された構造体に対しても同様に適用可能である。図３ｂおよび図３ｃの構造体は、同じＣＭＯＳ作製プロセスを使って同時に作製することができる。
【００２５】
図３ｃを参照すると、本構造体は、例として、従来式のウエハ１５０と、例えば埋め込み酸化物などの絶縁体層１６０と、参照番号１７０で総称される上部層とを含む絶縁体上基板（ｓｕｂｓｔｒａｔｅ  ｏｎ  ｉｎｓｕｌａｔｏｒ）から始まる。上部層１７０は、例えばシリコンなどの基板層とすることができる。諸実施形態において、シャロー・トレンチ・アイソレーション構造体２００は、従来式のリソグラフィおよびエッチング・プロセスを使って、上部層１７０中に作製される。例えば、基板１７０上にフォトレジストを施し、露光して、基板１７０の一部を露出するパターン（ホール）を形成することができる。次いで、例えば、反応性イオン・エッチングなどの従来式エッチング処理を使って、基板１７０中にトレンチのパターンがエッチングされる。フォトレジストは剥離することができ、例えば酸化物などの絶縁体材料がトレンチのパターンの中に堆積される。その後で、例えば化学的機械的研磨などの平坦化処理を行うことができる。
【００２６】
従来式のドーピング処理を用いて基板１７０中にＮウエル２３５およびＰウエル２４０が形成される。諸実施形態において、既知の濃度およびドーズを用い、Ｎウエル２３５はリンのドーピングによって形成することができ、Ｐウエル２４０はヒ素またはホウ素のドーピングによって形成することができる。然る後、従来式のドーパントを使って、基板１７０中にＮ＋領域２０５、２０５ａおよびＰ＋領域２２０ａ、２２０が形成され、同時に、ブロック２１０と２３０とをそれぞれ用いてＮウエル２３５とＰウエル２４０とが遮断される。Ｎ＋領域２０５、２０５ａおよびＰ＋領域２２０ａ、２２０は、例えば、（Ｎ＋領域に対しては）リン、（Ｐ＋領域に対しては）ヒ素またはホウ素などの従来式のドーパントを、既知の濃度およびドーズで使って形成することができる。諸実施形態において、Ｎ＋領域２０５、２０５ａおよびＰ＋領域２２０ａ、２２０は、（ＮウエルおよびＰウエルと同様に）絶縁体層１６０まで延びている。
【００２７】
図４は、本発明のある態様による、図３ａ〜図３ｃの高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲの上面図を配線レベルと共に示す。また、図４は入力端からグランドへの電流の流れも示している。図４において、金属配線層２６０と、Ｎ＋領域２０５、２０５ａ、Ｐ＋領域２２０ａ、２２０、Ｎウエル２３５、およびＰウエル２４０との間には、コンタクト２５０が繋がれている。コンタクト２５０は、配線層２６０と下層のＰ／ＮウエルおよびＮ＋／Ｐ＋領域を提供する誘電体層２７０内に設けられた、例えばタングステンとすることができる。諸実施形態において、配線層２６０は、例えば銅にすることができる。
【００２８】
図５ａは、本発明のある態様による、高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲの上面図を示す。図５ｂおよび図５ｃは、図５ａの高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲおよび各処理ステップの断面図を示す。双方向性逆並列積層ＳＣＲ５は、対称に配置されたＳＣＲ１０およびＳＣＲ２０を含む。前述の説明と同様に、ＳＣＲ１０とＳＣＲ２０とは同一（対称）なので、ここでは、ＳＣＲ１０だけの説明を提供することにするが、当業者は、これらの説明が、ＳＣＲ１０およびＳＣＲ２０の双方に対し等しく適用可能なのを容易に理解するであろう。
【００２９】
ＳＣＲ１０は、Ｎ＋ドープ領域およびＰ＋ドープ領域を取り囲むトレンチ・アイソレーション構造体５００を含む。さらに具体的には、断面Ａ−Ａ（例、ダイオード部）において、トレンチ・アイソレーション構造体５００は、Ｎ＋領域５０５と（直接接触して）隣接している。（Ｎウエル中に形成された）Ｎ＋領域５０５は、シャロー・トレンチ・アイソレーション構造体５０２によって（Ｐウエル中に形成された）Ｐ＋領域５１０から隔てられている。諸実施形態において、ＰウエルとＮウエルとには類似の幅を持たせることができる。断面Ｂ−Ｂ（例、ＳＣＲ部）において、トレンチ・アイソレーション構造体５００はＮ＋領域５０５と（直接接触して）隣接している。（Ｎウエル中に形成された）Ｎ＋領域５０５は、シャロー・トレンチ・アイソレーション構造体５０２によって（Ｐウエル中に形成された）Ｐ＋領域５１０ａから隔てられている。Ｐ＋領域５１０ａは、シャロー・トレンチ・アイソレーション構造体５０２によって（Ｎウエル中に形成された）Ｎ＋領域５０５ａから隔てられている。（Ｎウエル中に形成された）Ｎ＋領域５０５ａは、シャロー・トレンチ・アイソレーション構造体５０２によって（Ｐウエル中に形成された）Ｐ＋領域５１０から隔てられている。
【００３０】
図５ｂは、図５ａの双方向性逆並列積層ＳＣＲのＡ−Ａ沿いの断面図を示す。図５ｃは、図５ａの双方向性逆並列積層ＳＣＲのＢ−Ｂ沿いの断面図を示す。ここで、本発明のＳＣＲ１０を組み立てるための作製プロセスに関して図５ｃについて説明するが、これは図５ｂに示された構造体に対しても同様に適用可能である。図５ｂおよび図５ｃの構造体は、同一のＣＭＯＳ作製プロセスを使って同時に作製することができる。
【００３１】
図５ｃを参照すると、本構造体は、例として、従来式のウエハ１５０と、例えば埋め込み酸化物などの絶縁体層１６０とを含む絶縁体上基板から始まる。参照番号１７０で一般的に表記される上部層１７０は、例えばシリコンなどの上部基板である。諸実施形態において、トレンチ・アイソレーション構造体５００およびシャロー・トレンチ・アイソレーション構造体５０２は、従来式のリソグラフィおよびエッチング・プロセスを使って作製される。諸実施形態において、トレンチ・アイソレーション構造体５００およびシャロー・トレンチ・アイソレーション構造体５０２は、異なる作製プロセスで作製され、望ましくは、トレンチ・アイソレーション構造体５００が先に作製される。
【００３２】
トレンチ・アイソレーション構造体５００およびシャロー・トレンチ・アイソレーション構造体５０２の双方に対し、基板１７０上にフォトレジストを施し、露光して、基板１７０の一部を露出するパターン（ホール）を形成することができる。次いで、例えば、反応性イオン・エッチングなどの従来式エッチング処理を使って、基板１７０中にトレンチのパターンがエッチングされる。フォトレジストは剥離することができ、次いで、例えば酸化物などの絶縁体材料をトレンチのパターンの中に堆積することができる。その後に、例えば化学的機械的研磨などの平坦化処理を行うことができる。
【００３３】
その後で、従来式のドーピング処理を用いて基板中にＮウエル２３５およびＰウエル２４０が形成される。諸実施形態において、既知の濃度およびドーズを用い、Ｎウエル２３５はリンのドーピングによって形成することができ、Ｐウエル２４０はヒ素またはホウ素のドーピングによって形成することができる。諸実施形態において、Ｎウエル２３５およびＰウエル２４０は、トレンチ・アイソレーション５００によって分離される。
【００３４】
然る後、従来式のドーパントを使って、基板１７０中にＮ＋領域５０５、５０５ａおよびＰ＋領域５１０、５１０ａが形成され、同時に、Ｎウエル２３５とＰウエル２４０とはブロックによって遮断される。Ｎ＋領域５０５、５０５ａおよびＰ＋領域５１０ａ、５１０は、例えば、（Ｎ＋領域に対しては）リン、（Ｐ＋領域に対しては）ヒ素またはホウ素などの従来式のドーパントを、既知の濃度およびドーズで使って形成することができる。諸実施形態において、Ｎ＋領域５０５、５０５ａとＰ＋領域５１０ａ、５１０とは、絶縁体層１６０までは延びず、シャロー・トレンチ・アイソレーション５０２によって隔てられており、一方、Ｎウエル２３５およびＰウエル２４０は、絶縁体層１６０まで延びている。
【００３５】
図６は、本発明のある態様による、図５ａ〜図５ｃの高電圧ＰＩＮのＥＳＤ保護用双方向性逆並列積層ＳＣＲの上面図を配線レベルと共に示す。また、図６は入力端からグランドへの電流の流れも示す。図６において、金属配線層２６０と、Ｎ＋領域５０５、５０５ａおよびＰ＋領域５１０ａ、５１０との間にはコンタクト２５０が繋がれている。コンタクト２５０は、配線層２６０と下層のＰ／ＮウエルおよびＮ＋／Ｐ＋領域との間に絶縁を提供する誘電体層２７０内に設けられた、例えばタングステンとすることができる。諸実施形態において、配線層２６０は例えば銅にすることができる。
【００３６】
図７は、本発明のある態様による、降伏トリガ性ＳＣＲのＥＳＤ試験結果のグラフを示す。具体的には、図７は、ＳＣＲの保持電圧が約４ボルトのときの電流と電圧との対比グラフを示す。これは、本発明のＳＣＲが、例えばＲＦスイッチなどのデバイスに対し効果的なＥＳＤ保護を提供できることを示している。
【００３７】
図８は、半導体の設計、製造、もしくは試験またはこれらの組み合わせに用いられる設計プロセスのフロー図である。図８は、例えば、半導体ＩＣロジックの設計、シミュレーション、試験、レイアウト、および製造などで使われる典型的な設計フロー９００のブロック図を示す。設計フロー９００は、設計構造体またはデバイスを処理加工して、上記で説明し図１ａ〜図６に示した設計構造体もしくはデバイスまたはその両方と、論理的に、または別途機能的に等価な表現体を生成するためのプロセス、マシン、もしくはメカニズムまたはこれらの組み合わせを含む。設計フロー９００によって処理もしくは生成またはその両方が行われた設計構造体は、マシン可読の伝送またはストレージ媒体に符号化し、データ処理システム上で実行または別途処理されたとき、論理的に、構造的に、機械的に、または別途機能的に等価なハードウェア・コンポーネント、回路、デバイス、またはシステムの表現体を生成する、データもしくは命令またはその両方を該媒体に含めることができる。マシンには、以下に限らないが、回路、コンポーネント、デバイス、またはシステムの設計、製造、またはシミュレーションなどのＩＣ設計プロセスで使用される任意のマシンが含まれる。例えば、マシンには、リソグラフィ・マシン、マスクを生成するためのマシンもしくは装置またはその両方（例、電子ビーム・ライタ）、設計構造体をシミュレートするためのコンピュータまたは装置、製造または試験プロセスで使われる任意の装置、または、これら設計構造体と機能的に等価な表現体を任意の媒体中にプログラミングするための任意のマシン（例えば、プログラム可能ゲート・アレイをプログラミングするためのマシン）を含めることができる。
【００３８】
設計フロー９００は、設計される表現体の種類に応じて変わり得る。例えば、特定用途向けＩＣ（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ＩＣ）を製作するための設計フロー９００は、標準コンポーネントを設計するための設計フロー９００、または、設計を、例えば、Ａｌｔｅｒａ（Ｒ）Ｉｎｃ．またはＸｉｌｉｎｘ（Ｒ）Ｉｎｃ．が提供しているプログラム可能ゲート・アレイ（ＰＧＡ：ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）もしくはフィールド・プログラム可能ゲート・アレイ（ＦＰＧＡ：ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）などのプログラム可能アレイ中にインスタンス化するための設計フロー９００とは異なり得る。
【００３９】
図８は、望ましくは設計プロセス９１０によって処理されるインプット設計構造体９２０を含む、複数のかかる設計構造体を示す。設計構造体９２０は、ハードウエア・デバイスと論理的に等価な機能の表現体を産生するために設計プロセス９１０によって生成、処理された、論理シミュレーション設計構造体であり得る。設計構造体９２０には、上記に併せまたは上記に換えて、設計プロセス９１０によって処理されたとき、ハードウエア・デバイスの物理的構造体の機能的表現体を生成するデータもしくはプログラム命令またはその両方を含めることもできる。機能的設計特性もしくは構造的設計特性またはその両方のいずれを表現しているとしても、設計構造体９２０は、コア開発者／設計者によって実装されているなどの電子コンピュータ支援設計（ＥＣＡＤ：ｅｌｅｃｔｒｏｎｉｃ  ｃｏｍｐｕｔｅｒ−ａｉｄｅｄ  ｄｅｓｉｇｎ）を用いて生成することができる。設計構造体９２０が、マシン可読のデータ伝送体、ゲート・アレイ、またはストレージ媒体に符号化されている場合、設計プロセス９１０内の一つ以上のハードウェア・モジュールもしくはソフトウェア・モジュールまたはその両方によってこれにアクセス、処理し、図１ａ〜図６に示されたような電子部品、回路、電子モジュールもしくはロジック・モジュール、装置、デバイス、またはシステムをシミュレートまたは別途機能的に表現することが可能である。しかして、設計構造体９２０には、人間もしくはマシンまたはその両方に可読のソース・コード、コンパイル済み構造体、および、設計またはシミュレーション・データ処理システムによって処理されたとき、ハードウェア・ロジック設計の回路または他のレベルを機能的にシミュレートまたは別途に表現するコンピュータ実行可能コード構造体、を包含するファイルまたは他のデータ構造体を含めることができる。かかるデータ構造体には、ハードウェア記述言語（ＨＤＬ：ｈａｒｄｗａｒｅ−ｄｅｓｃｒｉｐｔｉｏｎ  ｌａｎｇｕａｇｅ）設計エンティティ、またはＶｅｒｉｌｏｇ（Ｒ）およびＶＨＤＬなどのより低レベルのＨＤＬ設計言語に適合するかもしくは互換性のあるまたはその両方の他のデータ構造体、もしくはＣまたはＣ＋＋などのより高レベルの設計言語、またはこれら両方を含めることもできる。
【００４０】
設計プロセス９１０は、望ましくは、図１ａ〜図６に示されたコンポーネント、回路、デバイス、またはロジック構造体の機能的等価物の設計／シミュレーションを、合成、変換または別途処理して、設計構造体９２０などの設計構造体を包含し得るネットリスト９８０を生成するためのハードウェア・モジュールもしくはソフトウェア・モジュールまたはその両方を使用し組み込んでいる。ネットリスト９８０には、例えば、集積回路設計中の各種エレメントおよび回路への接続を表し、配線、ディスクリート部品、ロジック・ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどのリストを表現する、コンパイル済みまたは別途処理されたデータ構造体を含めることができる。ネットリスト９８０は、デバイスに対する設計仕様およびパラメータに応じ、ネットリスト９８０が一回以上再合成される反復処理を用いて合成することが可能である。本明細書で説明した他の設計構造体の種類と同様に、ネットリスト９８０は、マシン可読データ・ストレージ媒体に記録、またはプログラム可能ゲート・アレイ中にプログラムすることができる。この媒体は、磁気または光ディスク・ドライブ、プログラム可能ゲート・アレイ、コンパクト・フラッシュまたは他のフラッシュ・メモリなどの不揮発性ストレージ媒体とすることができる。上記に加えまたは上記に換えて、該媒体を、システムまたはキャッシュ・メモリ、バッファ・スペース、あるいは、インターネットまたは他のネットワーキングに適した手段を介しデータ・パケットを伝送し中間的に格納できる、電気的または光学的に伝導性のデバイスおよび材料とすることもできる。
【００４１】
設計プロセス９１０には、ネットリスト９８０を含めたさまざまなインプット・データ構造体の種類を処理するためのハードウェア・モジュールおよびソフトウェア・モジュールを含めることができる。かかるデータ構造体の種類をライブラリ・エレメント９３０内に在置し、これには、所与の製造技術（例えば、各種技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）に対して、モデル、レイアウト、および記号表現を含めて共通に使われるエレメント、回路、およびデバイスのセットを含めることができる。このデータ構造体の種類には、設計仕様書９４０、特性データ９５０、検証データ９６０、設計ルール９７０、並びに、インプット試験パターン、アウトプット試験結果および他の試験情報を包含可能な試験データ・ファイル９８５をさらに含めることができる。設計プロセス９１０には、例えば、応力解析、熱解析、機械的反応シミュレーション、キャスティング、モールディングおよび金型プレス成型などの作業に対する工程シミュレーションをさらに含めることができる。機械的設計の当業者は、本発明の趣旨および範囲から逸脱することなく、設計プロセス９１０で使用が可能な機械的設計ツールおよびアプリケーションの範囲をよく理解できていよう。設計プロセス９１０には、タイミング解析、検証、設計ルール確認、配置配線作業など、標準的回路設計プロセスを遂行するためのモジュールを含めることもできる。
【００４２】
設計プロセス９１０は、ＨＤＬコンパイラおよびシミュレーション・モデル構築ツールなどの論理的および物理的設計ツールを使用し組み込み、設計構造体９２０を、（適用可能な）任意の追加の機械的設計またはデータと併せ、示されたサポーティング・データ構造体の一部または全部と一緒に処理して、第二設計構造体９９０を生成する。
【００４３】
設計構造体９９０は、（例えば、ＩＧＥＳ、ＤＸＦ、パラソリッドＸＴ、ＪＴ、ＤＲＧ、または、かかる機械的設計構造体を格納またはレンダリングするための任意の他の適切なフォーマット中に格納された情報など）機械的デバイスおよび構造体のデータの交換のために使われるデータ・フォーマットで、ストレージ媒体またはプログラム可能ゲート・アレイに在置される。設計構造体９２０と同様に、設計構造体９９０は、望ましくは、伝送媒体またはデータ記憶媒体に在置され、ＥＣＡＤシステムに処理されたとき、図１ａ〜図６に示された本発明の実施形態の一つ以上と論理的にまたは別途機能的に等価な形態を生成する、一つ以上のファイル、データ構造体、あるいは他のコンピュータ符号化データまたは命令を含む。一つの実施形態において、設計構造体９９０には、図１ａ〜図６に示されたデバイスを機能的にシミュレートする、コンパイル済みの実行可能ＨＤＬシミュレーション・モデルを含めることができる。
【００４４】
また、設計構造体９９０は、集積回路のレイアウト・データの交換に使われるデータ・フォーマット、もしくは（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、またはかかる設計データ構造体を格納するのに適した任意の他のフォーマットに格納された情報などの）記号データ・フォーマット、またはこれらの両方を用いることもできる。設計構造体９９０には、例えば、記号データ、マップ・ファイル、試験データ・ファイル、設計コンテント・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインをたどるためのデータ、および、製造者または他の設計者／開発者が、上記で説明され図１ａ〜図６に示されたデバイスまたは構造体を生成するために必要とする任意の他のデータを含めることができる。次いで、設計構造体９９０は段階９９５に進むことができ、そこでは例えば、設計構造体９９０はテープアウトに進み、製造にリリースされたり、マスク・ハウスにリリースされたり、別の設計ハウスに送付されたり、顧客に納品されたりする。
【００４５】
前述した方法は、集積回路チップを作製するために用いられる。得られた集積回路チップは、生ウエハの形で（すなわち、複数の未パッケージ・チップを有する単一のウエハで）、ベア・ダイとして、またはパッケージされた形で流通させることができる。後者の場合、チップは、（マザーボードまたは他のより高レベルのキャリアに取り付けるためのリードを備えたプラスチック・キャリアなどの）シングル・チップ・パッケージ、あるいは（片側または両側表面相互接続あるいは埋め込み相互接続を有するセラミック・キャリアなどの）マルチチップ・パッケージに搭載される。いずれの場合も、チップはその後（ａ）マザーボードなどの中間製品または（ｂ）最終製品いずれかの一部として、他のチップ、ディスクリート回路エレメント、もしくは他の信号処理デバイス、またはこれらの組み合わせとともに組み込まれる。最終製品は、玩具および他のローエンド・アプリケーションから、ディスプレイ、キーボードまたは他の入力デバイスおよび中央処理装置を有する高度なコンピュータ製品までに亘る、集積回路チップを含む任意の製品であり得る。
【００４６】
本明細書で使用する用語は、単に特定の実施形態を説明する目的のためのものであり、本発明を限定することは意図されていない。本明細書で用いられる、単数形「ある（“ａ”、“ａｎ”）」、および「該（“ｔｈｅ”）」は、文脈上明確に別途に示されていなければ、複数形も同じように含むことが意図されている。さらに、当然のことながら、本明細書で用いられる「含む（“ｃｏｍｐｒｉｓｅ”）」もしくは「含んでいる（“ｃｏｍｐｒｉｓｉｎｇ”）」またはその両方は、述べられた機能、完全体、ステップ、オペレーション、エレメント、もしくはコンポーネント、またはこれらの組み合わせの存在を特定するが、一つ以上の他の機能、完全体、ステップ、オペレーション、エレメント、コンポーネント、もしくはこれらの群、または上記の組み合わせの存在を排除するものではない。
【００４７】
請求項中の全てのミーンズ・プラス・ファンクションまたはステップ・プラス・ファンクションの、対応する構造体、材料、動作および等価物は、具体的に請求された他の請求要素と組み合わせてその機能を遂行するための、一切の構造体、材料または動作を包含することが意図されている。本発明の記述は、例示および説明の目的で提示されたもので、網羅的であることも、本発明を開示した形態に限定することも意図されていない。当業者には、本発明の範囲および趣旨から逸脱しない多くの修改および変形が明白であろう。本実施形態は、本発明の原理および実際的な応用を最善に説明し、他の当業者が、意図する特定の用途に適したさまざまな修改を加えたさまざまな実施形態のため、本発明を理解できるように選択し説明されたものである。従って、本発明を諸実施形態に関連させて説明してきたが、当業者は、本発明を、添付の特許請求の範囲の趣旨および範囲内で修改を加えて実施できることを認識していよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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