(57)【要約】  多重フローティング・ガード・リング・エッジ終端構造を有する半導体装置と、その製造方法が開示される。第１層と前記第１層の表面にある第２層とを含む半導体材料の２以上の層を備える、半導体スタック上にメサ構造を形成し、第１層の中で前記メサ構造の周辺の外側にガードリング用のトレンチを形成し、前記トレンチの中にガードリングを形成することからなる、半導体装置にガードリングを製作する方法。前記ガードリングの上表面は前記第１層の上表面よりも低い高さを有する。
2013534732.tif 000002
【特許請求の範囲】
【請求項１】
第１層と前記第１層の表面にある第２層とを含む半導体材料の２以上の層を備える、半導体層スタック上にメサ構造を形成し、
第１層の中で前記メサ構造の周辺の外側にガードリング用のトレンチを形成し、
前記トレンチの中にガードリングを形成することからなり、
前記ガードリングの上表面は前記第１層の上表面よりも低い高さを有する、半導体装置にガードリングを製作する方法。
【請求項２】
前記第１層が半導体装置のコレクタ領域を形成し、前記第２層が半導体装置のベース領域を形成する請求項１記載の方法。
【請求項３】
第２層の中にコンタクトを形成することをさらに備える請求項１記載の方法。
【請求項４】
ガードリングを形成することと、コンタクトを形成することが、単一のドーパント注入工程として行われる請求項３記載の方法。
【請求項５】
前記メサ構造が前記半導体層スタックの一部において前記第２層を介してエッチングすることによって形成され、前記コンタクトが前記メサ構造の中の第２層の中で形成される請求項３記載の方法。
【請求項６】
前記コンタクト上に金属配線を形成することをさらに備える請求項３記載の方法。
【請求項７】
前記ガードリング、コンタクトおよびメサ構造の上に絶縁誘電体を堆積することをさらに備える請求項３記載の方法。
【請求項８】
前記半導体層スタックがさらに、前記第２層の表面に第３層を備え、エミッタ領域が半導体装置のメサ構造の中の前記第３層の中に形成される請求項１記載の方法。
【請求項９】
前記トレンチの位置を規定するリソグラフィ用マスクを第１層の一部の表面に形成し、
前記エミッタ領域の位置を規定するリソグラフィ用マスクを第３層の一部の表面に形成することを備える請求項８記載の方法。
【請求項１０】
前記トレンチを形成することが前記第１層の一部を介して垂直にエッチングして前記トレンチの底を露出することを含み、前記エミッタ領域を形成することが前記第３層の一部を介して垂直にエッチングして前記第２層の一部を露出することを含む請求項９記載の方法。
【請求項１１】
第１層と前記第１層の表面上の第２層；
前記第１層の中に形成され前記第１層により規定されたトレンチ；および
前記トレンチの中に形成されたガードリングを備え、前記ガードリングの上面は前記第１層の上面よりも低い半導体装置。
【請求項１２】
前記第２層は前記第１層上にメサ構造を形成する請求項１１記載の半導体装置。
【請求項１３】
前記第２層の前記メサ構造の上に形成されたコンタクトをさらに備える請求項１２記載の半導体装置。
【請求項１４】
前記コンタクトの上に金属配線をさらに備える請求項１３記載の半導体装置。
【請求項１５】
前記ガードリングとコンタクトとメサ構造との上に堆積された絶縁誘電体をさらに備える請求項１３記載の半導体装置。
【請求項１６】
前記ガードリングと前記コンタクトは、注入されたｐ＋型ドーパントである請求項１３記載の半導体装置。
【請求項１７】
前記第２層はベース領域であり、前記第１層は前記半導体装置のコレクタ領域である請求項１１記載の半導体装置。
【請求項１８】
前記第２層のメサ構造の上に第３層をさらに備え、エミッタ領域が前記半導体装置の前記第３層に形成されてなる請求項１７記載の半導体装置。
【請求項１９】
前記エミッタ領域がｎ＋型エミッタ領域であり、前記ベース領域がｐ型ベース領域であり、前記コレクタがｎ型コレクタ領域である請求項１８記載の半導体装置。
【請求項２０】
前記第１層と、前記第２層と、前記第３層とが、広いバンドギャップの半導体材料から形成される請求項１８記載の半導体装置。
【請求項２１】
広いバンドギャップの半導体材料が、SiCを含む請求項２０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般に半導体に関し、特に、トレンチ付きガードリング構造（trenched guard ring structure）を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（SiC）および窒化ガリウム（GaN）は、広いバンドギャップの半導体であり、関連する低いオン抵抗によって高い降伏電圧を実現して高い周波数における動作も可能にする能力により、特殊な高電圧および高周波数の用途においてはシリコン（Si）にとって代わるであろう。さらに、SiCはSiの３倍より大きい温度係数を有し、Siの120℃の限界温度を十分に越えて作動するようになってきている。SiCは、製造／加工の観点から、GaNよりさらに成熟しており、ハイブリッドカー、電気航空機およびレーダー電源における電力調整への適用にふさわしいトランジスタが実証されてきた。
【０００３】
３つのタイプのSiC装置、SiC・MOSFET（金属酸化物半導体電界効果トランジスタ）、SiC・VJFET（垂直接合電界効果トランジスタ）およびSiC・BJT（バイポーラ接合トランジスタ）が、電力調整への適用にふさわしい成熟期に達している。SiC・BJTは単一の常開（normally-off）スイッチとして用いることができ、Si・MOSFETスイッチに直ちにとって代わることができる。MOSFETおよびVJFETの場合には、SiC・BJTのサイズは基本的に、SiC材料における欠陥によって制限される。特に、BJTに対する付加的な問題は、順方向電圧の劣化であり、それはSiC・BJTのベース層内部の或る基部の平面ずれから積層欠陥の成長によって引き起こされる（アガーワル他著、材料科学フォーラム、第527-529巻（2006年）、第1409〜1412頁、参照）。BJTは電流制御装置であり、SiC・BJTにおける高電流ゲインの実現が電力スイッチングへの適用に対して不可欠である。BJTはVJFETによく類似しており、Siより十分上の温度で作動できる。275℃における作動がいくつかのグループによって報告されている。BJTは、VJFETやSITと同様に高周波の用途に使用できる。
【０００４】
150℃を越える高電圧への適用（ハイブリッド車輌、さらに電気航空機、電源など）の結果として、SiC・VJFETおよびBJTは、電力調整への用途にふさわしい実用的なSiC候補である。BJTは効率的なゲートドライブ動作に対して高い電流ゲインを必要とする電流制御装置であるという欠点を有する。順電圧劣化の問題点もまた、解決される必要がある。SiCの材質が改善されると、順電圧劣化および高電流ゲインは改善されるであろう。材料の問題点が解決されると、BJTは、Si・MOSFETに対する単一の常開の代替品であるので、VJFETと比較してさらにコスト的に有効な解決策となる。さらに、BJTは、MOSFETやVJFETのようなユニポーラ装置がそれらのドリフト層の高抵抗率のために適さない著しく高い電圧（3000Vより高い）において、使用できる。
【０００５】
最適なSiC・BJTの性能のためには、基本的な半導体材料の本質的な能力にできるだけ近い装置降伏電圧（device breakdown voltage）を得ることが重要である。しかしながら、実際の装置降伏電圧は、装置のエッジにおける高電界の発生により低減される。特に、装置のエッジに集まる電界が早熟な電圧降伏を引き起こす。早熟な電圧降伏を最小にするためには、特殊なエッジ終端（termination）構造を実施して、比較的低いオン状態抵抗により最大の降伏電圧を得なければならない。
【０００６】
多重フローティング・ガード・リング（MFGR）エッジ終端（termination）構造は、半導体装置の表面と材料界面における電荷分布と電界とを変えるために用いられる。ガードリングと、それが埋設される基板との間の界面は、印加される電界における電圧降伏に対する抵抗を高める空乏領域を形成する。MFGRもまた、エッジ終端の費用効率の高い方法を提供するが、それは、接合終端延長技術や他のエッジ終端技術よりも少ない製造工程を使用することができるからである。
【０００７】
MFGRを用いるBJTにより実現される最大降伏電圧を制限する製造の取り組み方の現状には２つの大きな欠点がある。
【０００８】
１．通例のレジスト誘電体法を用いた別個のリソグラフィ工程においてリングを形成することによって、リングの破壊が生じることがある。特に、第１リングにおける破壊（通常、MESAエッジの角の近くで生じる）が、SiC装置の降伏電圧を仕様よりかなり低くする。
【０００９】
２．BJTのＮ−ドープト層表面は、その内側にガードリングが設置され、絶縁と信頼性の目的のために、慣例的に誘電体（酸化物）によって覆われる。MFGRエッジ終端に関する潜在的に重大な問題点は、それが酸化物半導体の界面における電荷に非常に敏感であるということである。SiC装置における絶縁酸化物は通常、プラズマで堆積されるが、プラズマ処理工程は、高レベルの酸化物電荷を組み込むことになることがある。結果として、SiCにおけるフィールド酸化物は高品質の熱的に成長した酸化物に比べると、低品質であるかも知れない。多量の正電荷が酸化物半導体の界面に存在するとき、軽くドープされたｎ−層の表面はｎ＋領域に変化する（ｐ＋リング間の半導体酸化物界面において）。これは、酸化物半導体界面において非常に高い電界になる。高電界はフローティング・ガード・リングの有効性を低減し、装置のブロッキング電圧の低下につながることがある（Yilmaz著、電子装置に関するIEEE会報第38巻、第7号、第1666−1675頁、1991年）。さらに、このほとんど正の電荷は、酸化物半導体の界面の方へ又はその界面から離れる方へ移動することができ、時間依存降伏電圧又は降伏ウォークアウト（walk-out）を引き起こす。降伏ウォークアウトは、降伏電圧が第１の値で出発して時間とバイアスに伴って低下する現象をいう。時間依存降伏電圧と降伏ウォークアウトの両方は、長期間にわたる装置の信頼性に悪影響を与えるので、きわめて望ましくない。
【００１０】
MFGRエッジ終端の界面電荷への敏感度および長期間の信頼性の問題点を克服する１つの方法は、Yilmazによって示唆されるようにSi電力装置に対して各ガードリングにオフセット・フィールド・プレートを導入することである。これはSiにおいて比較的容易に実施できるけれども、位置決め公差、ステップの適用範囲および酸化物の品質の問題点により、SiC装置に対しては実用的でない。さらに、オフセット・フィールド・プレートを導入することによって、酸化物に窓のパターンを形成するための第１のリソグラフィ・レベルとフィールド・プレート用の第２のリソグラフィ・レベルが必要となる。フィールド・プレートのデザインにおいて、酸化物の品質は、受入れ可能な結果を実現するのに重要である。というのは、それが電圧を支持する酸化物であるからである。前述のように、SiCにおいて堆積された酸化物は低い品質のものであるので、オフセット・フィールド・プレート法は効果のないものとなる。
【００１１】
発明の要旨
ここに述べる実施形態は、先行技術の欠点を克服する。これらおよび他の利点は、例えば、第１層と前記第１層の表面にある第２層とを含む半導体材料の２以上の層を備える、半導体層スタック上にメサ構造を形成し、第１層の中で前記メサ構造の周辺の外側にガードリング用のトレンチを形成し、前記トレンチの中にガードリングを形成することを備える、半導体装置にガードリングを製作する方法によって実現される。前記ガードリングの上表面は前記第１層の上表面よりも低い高さを有する。
【００１２】
これらおよび他の利点はまた、第１層と前記第１層の表面上の第２層、前記第１層の中に形成され前記第１層により規定されたトレンチ、および前記トレンチの中に形成されたガードリングを備える半導体装置によって実現される。前記ガードリングの上面は前記第１層の上面よりも低い。
【図面の簡単な説明】
【００１３】
詳細な説明は、次の図面を参照するが、同じ要素には同じ番号が引用されている。
【図１】図１は、トレンチ付き多重フローティング・ガード・リング（MFGR）エッジ終端構造を備える半導体装置の実施形態を形成するために用いられる半導体層スタックの概要である。
【図２】図２は、トレンチ付き多重フローティング・ガード・リング（MFGR）エッジ終端構造を備える半導体装置を製造する方法の実施形態を示すフローチャートである。
【図３】図３は、メサ構造が形成されたトレンチ付き多重フローティング・ガード・リング（MFGR）エッジ終端構造を備える半導体装置の実施形態を形成するために用いられる半導体層スタックの概要である。
【図４】図４Ａ−４Ｂは、トレンチが形成されたトレンチ付き多重フローティング・ガード・リング（MFGR）エッジ終端構造を備える半導体装置の実施形態を形成するために用いられる、半導体層スタック上のリソグラフィ用マスク（lithographic mask）の概要である。
【図５】図５は、トレンチが形成され誘電体の堆積が終了した、トレンチ付き多重フローティング・ガード・リング（MFGR）エッジ終端構造を備える半導体装置の実施形態を形成するために用いられる、半導体層スタック上のリソグラフィ用マスクの概要である。
【図６】図６は、MFGRエッジ終端構造とコンタクトを形成する注入が完了した、トレンチ付き多重フローティング・ガード・リング（MFGR）エッジ終端構造を備える半導体装置の実施形態を形成するために用いられる、半導体層スタック上のリソグラフィ用マスクの概要である。
【図７】図７は、トレンチ付き多重フローティング・ガード・リング（MFGR）エッジ終端構造を備える半導体装置の実施形態の概要である。
【図８】誘電体半導体界面における電荷に対するMFGRエッジ終端構造の鈍感性を示すトレンチ付き多重フローティング・ガード・リング（MFGR）エッジ終端構造を備える半導体装置の実施形態の概要である。
【００１４】
詳細な説明
上述の先行技術の欠点を克服する、トレンチ付き多重フローティング・ガード・リング（MFGR）エッジ・ターミナル構造を有する半導体装置と、その製造方法の実施形態が、ここに説明される。そのようなMFGRエッジ終端（edge termination）は、BJT（および他の半導体装置）の電圧降伏を最大にする。そのようなMFGRエッジ終端構造とその製造方法は、SiCおよびGaN・BJTに適用可能である。実際、ここで述べるBJTは、SiC、GaAs、GaN、AlXGaN1-X／GaN、InXGa1-XN／GaN、Si、サファイア、ダイアモンド（ここで０＜Ｘ＜１）を含む、種々の広いバンドギャップの材料から形成される。実施形態は、BJTの耐圧容量を最大にし、それによって、与えられた降伏電圧仕様に対するオン抵抗（および結果としての抵抗損失）を最小にする自己調整MFGR構造を備える。
【００１５】
開示される実施形態は、注入されたガード・リング間の領域が、上に重なる誘電体に直接接触しない時に、ガード・リングを誘電体表面の電荷に反応しないようにするトレンチ付きガード・リング構造を形成する。酸化物の電荷（oxide charges）およびその変化は、バイアスのもとで主接合から最も外部のガード・リングまで延びる空乏領域が酸化物半導体の界面における電荷集団に接触しないとき、トレンチ付きMFGR構造の有効性に影響を与えない。さらに、トレンチ処理においてMFGR構造を製作することは、破壊リングの発生をほとんど排除する。
【００１６】
この説明は、添付図面と関連づけて読まれるように意図され、その図面はこの発明の全記載説明の一部であると考えられる。図面は必ずしも同一単位で測れる測れるものではなく、この発明の或る特徴は、縮尺が誇張されたり、簡潔にするために若干概略的に示されることがある。説明において、「前」「後」「上へ」「下へ」「上部」「底部」のような相対的な用語およびその派生語は、説明の中で述べられるか、又は図面に示される位置を表すと解釈されるべきである。これらの相対的な用語は説明の便宜上のものであって、特定の位置を求めるために意図されたものではない。「接続された」および「付設された」というような、設置や結合などに関する用語は、特にことわらない限り、構造体が互いに直接又は介在物を介して間接的に固定又は付着する関係や、移動可能な又は固定的な結合又は関連を意味する。
【００１７】
記述する種々の実施形態において、特定の用語は、説明を明確にするために用いられる。しかしながら、この発明は、選択された特定の用語に限定されるように意図されない。理解されることであるが、各特定の要素は、類似の目的を達成するために類似の方法で作用するすべての技術的均等物を含む。
【００１８】
ここで説明される図面において、層や領域のサイズは表示目的に応じて誇張される。NPN・BJTエピタキシャル層を有するSiC基板の処理は、ここで説明する実施形態の様相を例示するために用いられる。代表的なウェハは、ｎ−型コレクタ領域、ｐ−型ベース領域、およびｎ＋エミッタ領域を有するSiCを備える。実施形態はNPN・BJTについて説明されるが、当業者であればそれはここに述べられる発明の精神から外れることなく、PNP・BJTに同様に容易に適用できるということを認識するであろう。
【００１９】
図１を参照すると、NPN・BJT100の製造のためのエピタキシャル層の概要の実施形態が示されている。図示される半導体層スタック100は、n＋SiC基板110を備える。ｎ＋基板110上のｎ−型コレクタ領域つまり層120が成長した後、ｐ−型ベース領域つまり層130と、高濃度にドーピングされたｎ＋エミッタ領域つまり層140が成長する。一例として、コレクタ層120は厚さ15μm、ベース層130は厚さ１μm、エミッタ層140は厚さ1.5μmである。コレクタ、ベース、およびエミッタは厚さとドーピングレベルが変化でき、追加の層は最適なBJTデザインを達成するために備えられることができる。当業者であれば認識するように、終端（termination）および製造技術の開示された方法は、これらの場合において、この発明の精神から外れることなく行うことができる。
【００２０】
コレクタ領域は通常1015−1016cm-3の範囲で不純物が添加される。ベース領域は通常5×1016−1018cm-3の範囲で不純物が添加される。エミッタ領域は通常5×1018cm-3を越える高濃度でドーピングされる。
【００２１】
図１に示される半導体スタックつまりウェハ100は、SiC半導体層スタックである。半導体層スタックは、上述のようにGaNによっても形成できる。さらに、半導体スタックはNPN・BJTを形成するために用いられるが、ここに示される方法とデザインは、PNP・BJTを形成するための半導体スタックに、同様に適用できる。
【００２２】
今、図２を参照すると、BJTにおいて、トレンチ付き多重フローティング・ガード・リング（MFGR）構造を製造する方法200の実施形態が示されている。その方法200は、半導体層スタックの上にメサ構造を形成し（ブロック210）、メサ構造の周縁の外側の半導体層の第１層中にガードリング用のトレンチを形成し（ブロック220）、トレンチ内にガードリングを形成し（ブロック230）、上面が第１層の上面よりも低い高台を有することを含む。半導体スタックの実施形態は、第１層と、第１層の上の第２層と、第２層の上の第３層とを備える。メサ構造を形成すること210は、メサ構造を形成する第１層から、例えばエッチングによって第２層と第３層の一部を除去することによって行うことができる。実際、メサ構造は、半導体スタックから除去されない第２および第３層の一部であってもよい。或る実施形態において、第１層はBJT半導体装置のコレクタ領域、例えばコレクタ層120であり、第２層は同装置のベース領域、例えばベース層130であり、第３層は同装置のエミッタ領域、例えばエミッタ層140である。
【００２３】
方法200は、メサ構造において、第２層にコンタクトを形成する（ブロック240）。実際、ガードリング230を形成することと、コンタクト240を形成することは、同じドーパント注入処理において、単一の工程として行うことができる。実施形態において、コンタクトは、メサ構造内の第２層の中に形成される。方法200はさらに、コンタクト上に金属配線（interconnect metallization）を形成し（ブロック250）、前記ガードリング、コンタクトおよびメサ構造の上に絶縁誘電体を堆積すること（ブロック260）とを含むことができる。
【００２４】
再び図１を参照すると、リソグラフィ用マスクはSiC半導体層スタック100上で作られ、エッチングされてメサ構造を形成すること210ができる。図示されたスタック100のために、エッチング深さは2.5μm以上であり、非マスク領域におけるコレクタ層120を露出する。半導体層スタック100の上にレジストをパターン化し（レジストマスク）、半導体層スタックの上に堆積された誘電体をパターン化し（誘電体マスク）、包括的な堆積誘電体上に金属マスクをパターン化すること（金属マスク）、その組合せ又は他の適当な半導体マスキング処理によって、リソグラフィ・マスクは形成できる。エッチングは、反応性イオンエッチング（RIE）又は誘導結合プラズマ（ICP）エッチング又は他のエッチング技術により、マスク領域上のエッチングを防止するリソグラフィ用マスクと共に行われることが可能である。エッチング深さを制御してｎ−型コレクタ領域120を露出することは、粗面計のエッチング深さの表示と電気プローブ法との組合せにより、行うことができる。ｎ−型コレクタ層120は、すぐ上のｐ−型ベース層130よりもほぼ２桁小さい大きさのドーピングを有するので、コレクタ層120はエッチング停止点を決定するために電気プローブ法を通じて利用される異なった電気特性を有する。
【００２５】
今、図３を参照すると、初期メサ構造310の形成後（例えば、ベース・エミッタ・エッチングおよびエッチングマスク除去の完了後）の半導体層スタックつまりウェハ100が示されている。上述のように、第２および第３層の一部、つまり、ベース領域120とエミッタ領域130は、メサ構造310を形成するためにエッチングで除去されている。注目すべきことであるが、図１と３〜７に示される図面は、半導体層スタック100と、トレンチ付き多重フローティング・ガード・リング（MFGR）のエッジ終端構造により引続き形成されるBJTの断面図である。通常の素子では、メサ構造310は傾斜するか、円形であるか、丸味を有することができ、MFGRエッジ終端構造は、メサ構造310を囲む実際のリングである。
【００２６】
今、図４Ａ−４Ｂを参照すると、金属マスク420を用いてパターン化された誘電体（例えばTEOS酸化物）層410を有し、ガードリング（およびベースコンタクト）用のトレンチ（およびベース領域）を形成する中間的および完成された状況を示す半導体層スタック又はウェハ100が示されている。誘電体層410（例えば、テトラエチルオルトシリケートTEOS酸化物）が、ウェハ410上に包括的に堆積される。TEOSの堆積の前にウェハを熱酸化することが、ウェハ410表面へのTEOSの接合を高めるために行われてもよい。金属マスク420は誘電体層410の上に形成され、誘電体層410は金属マスクが覆っていない領域がエッチングされる。また、レジストマスクは、誘電体410をパターン化するために用いられ、誘電体410はレジストマスクで覆われない領域がエッチングされる。金属マスク420は、マスクが覆う領域の上の最初に堆積された誘電体410の厚さと輪郭を維持するという利点を有する。これは、この同じ誘電体が注入マスク（下部参照）として引続き使用されるので望ましい。誘電体層410が金属マスクを用いてパターン化されてコレクタ層120およびエミッタ層140のレベルまでエッチングされた後のウェハ100が、図４Ａに示されている。再び、RIE又はICPエッチング、又は他のタイプのエッチングをこのエッチングに使用することができる。エッチング停止ポイントは、粗面計のエッチング深さ表示と電気プローブ法との組合せによって決定することができる。ｐ−型ベース層は、そのすぐ上の高濃度ｎ＋ドープトエミッタ層よりも２桁低い大きさのドーピングを有するので、それはエッチング停止ポイントを決定するために電気的プローブ法を通じて利用可能な異なる電気特性を有する。
【００２７】
次に、ウェハ100上の1.5μmのエッチングによって、エミッタ領域430と、ガードリングの注入が行われるトレンチ440とが形成される。今、図４Ｂを参照すると、エミッタ層とコレクタ領域トレンチの完了後のウェハ100が示される。トレンチを形成すること220（およびエミッタ領域を形成すること240）は、図４Ｂを参照して示されるように、行うことができる。図示されるように、上述のエッチング処理は、1.5μmエミッタ材料130が金属マスクで覆われない領域において全体的にエッチングされてエミッタ領域430を形成するまで、続けられる。同時に、コレクタ領域120はエッチングされて、ｐ−型リングを形成するために注入される位置にトレンチ440を形成する。誘電体（例えば酸化物）およびそれに続く半導体のエッチングは、異なるエッチング化学反応を用いて行うことができる。例えば、特定のエッチング化学反応によって酸化物が迅速に除去され、一方、他の化学反応は半導体材料のエッチングによりよく適している。エミッタ／トレンチ付きガードリングのエッチングの最後において、ウェハは図４Ｂに示すように見える。上述のように、図４Ａと４Ｂは単一のリソグラフィの工程を示し、その工程はBJTにおけるトレンチ付き多重フローティング・ガード・リング（MFGR）構造を製造する方法の実施形態において実施される。図４Ａの中間的な「エッチング」状態は、図４Ｂの図において終了する単一のエミッタ／トレンチ付きガードリング・リソグラフィ・レベルをよりよく説明するために示されている。
【００２８】
エミッタ領域のエッチングの終了時に、金属マスク420は、誘電体（例えば、TEOS酸化物）と半導体領域（コレクタ120、ベース130およびエミッタ140層）が影響を受けないようにする標準的な半導体処理技術を用いて除去可能である。
【００２９】
次は、ガードリングの形成230（およびコンタクトの形成240）の代表的な方法を説明しており、図６に示す注入（implantation）を参照して実際の形成が述べられている。エミッタ領域のエッチングの完了後、標準の半導体リソグラフィ・レジストは、そのレジストがコンタクトを形成するために注入（例えば、ｐ＋注入）が行われる領域の半導体ベース層130を覆い、ガードリングが形成されるメサ台形部の周辺を覆い、エミッタ領域の上にあるTEOS酸化物を覆うようにパターン化されることが可能である。次に、リフトオフ可能な誘電体がウェハ上に堆積（ブランケット塗布）されてもよい。リフトオフ可能な誘電体の例は、SiOである。
【００３０】
今、図５を参照すると、レジストのパターン化および誘電体の堆積後の半導体層スタック100が示されている。前にエッチングされた誘電体層（例えば、TEOS酸化物）410、レジスト510およびブランケット堆積誘電体（例えば、SiO）520を有するウェハ100が示されている。レジスト510はトレンチ440を覆い、ガードリングとコンタクトを形成する注入がそれぞれ行われるベース領域430の一部を覆う。
【００３１】
次に、レジスト510はリフトオフされ、レジスト510と、レジスト510の上にある誘電体（例えばSiO）520とを除去する。図６に示すように、これは、ウェハ100を、ｐ＋注入が望ましくないBJT領域の上で誘電体410と520によってパターン化する。レジスト510は、ベース領域の外側でウェハの全範囲において誘電体520を持ち上げる。通常のBJTのデザインにおいて、残留するエミッタ140の幅は約10μmであり、ｐ＋が注入されるベース130上の領域はそれぞれ約5μmの幅を有する。ベースの注入領域のエミッタ140からの間隔と、ベース領域のエッジは通常5μm以上の幅を有する。結果として、レジストが支援した誘電体520のリフトオフは相対的に広い寸法を有する。
【００３２】
次の注入工程において、誘電体410と520で覆われた領域は保護され、注入されない。図６は、トレンチの底と、誘電体に覆われないでトレンチ610とコンタクト620を形成するベース130の領域内にｐ＋注入を有するウェハ100を示す。誘電体410と520は、次に単一のウェットエッチングによって除去可能である。表面パッシベーションと注入ドーパントの活性化のための標準的な高温焼鈍が次に行われてもよい。最後に、絶縁誘電体と金属配線（interconnect metallizations）が、標準的な半導体処理技術を用いて実行されてもよい。
【００３３】
今、図７を参照すると、トレンチ付き多重フローティング・ガード・リング（MFGR）エッジ終端構造710を有するBJT700の実施形態の図が示されている。上述のように、図７に示す図はBJT700の２次元断面図を表す。絶縁誘電体720と、エミッタ領域730、ベース領域およびコレクタ領域のメタライゼーション（metallization）も、ここに示されている。
【００３４】
上述のように、メサ310は傾斜を有しても、円形でも、完全に丸くしてもよく、MFGRエッジ終端構造710はメサ310を取り巻く実際のリングであってもよい。さらに、図７は２つのリング（メサ310のいずれかの側のトレンチが同じリングの反対側にある）のみを有するMFGRエッジ終端構造を示すけれども、BJT700はさらに多くのリングを有するMFGRエッジ終端構造を備えることができる。BJTの図において、ｐ−型SiCのガードリング710間の間隙は一定として示され、説明を簡潔にするために２つのガードリング710のみが示されている。開示されたBJT・MFGRエッジ終端において、同心のトレンチ付きガードリング710の数、それらの厚み（幅）および間隔は、降伏電圧を最大にするために変化できる。通常のガードリングの間隙は、１ミクロンから10ミクロンの範囲にある。通常のガードリングの幅は1.5ミクロンから６ミクロンの範囲にある。
【００３５】
ここで説明される図面においては、説明を簡明にするために、２つのｐ＋ベース・コンタクト間に単一のエミッタ領域（番号）が示されている。理解されることであるが、これは単一のエミッタ領域／ベース・コンタクト・セルを表し、多くのこれらのセルが多重フローティング・エッジ終端によって囲まれたミサの一部であってもよい。
【００３６】
前述の処理フローは、トレンチ付きMFGRエッジ終端の形成を導くが、トレンチを用いない標準的なMFGRエッジ終端処理で現れる破壊ガードリングの問題を除去する。さらに、トレンチ付きMFGRエッジ終端は、酸化物半導体インターフェイスにおける電荷に鈍感である。すでに説明したように、誘電体における電荷の存在は標準的なフローティング・ガード・リングの効果を減ずる高電界を生成し、装置の耐圧を減ずることがある（Yilmaz著、電子装置に関するIEEE会報、第38巻、No.7、第1666-1675頁、1991年、参照）。フローティング・ガード・リングの先行技術において、絶縁誘電体における正電荷がｐ＋ドープト・ガード・リング間のｎ−ドープト表面へ移動してこれらの領域を高濃度ｎ＋ドープト領域に変化させる。その結果として生じるガードリング間の高電界領域が、先行技術のガードリング構造の動作を阻んで、そのブロッキング能力を低下させる。
【００３７】
すでに述べたように、米国特許第7,026,650号（‘650特許）は、主接合と、誘電体絶縁層に隣接するフローティング・ガード・リングとの間に、ｐ−ドープト表面電荷補償領域を導入する。その表面電荷補償領域は、酸化物半導体界面に蓄積される正電荷の影響を軽減する。しかしながら、この技術を実行することによって、少なくとも１つの追加のリソグラフィク・レベルと、１つの追加のドーパント注入が必要とされる。これは、製造コストとサイクル時間を増加する結果となる。また、‘650特許で示唆される、追加の層のエピタキシャル成長による電荷補償領域の実行は、それがデザインを複雑にし製造コストを増大するので、現実的ではない。さらに、‘605特許のようにトレンチ付きでないリングを製造することによって、処理中のリングの破壊を招き、その結果として、電圧阻止能力の低下に至ることがある。
【００３８】
今、図８を参照すると、開示されたトレンチ付きMFGR構造は、追加のマスクレベルや注入結果や追加層のエピタキシャル成長を使用することなしに、誘電体半導体インターフェイスにおける電荷に対して鈍感である。絶縁誘電体720内の正電荷は、ｎ−ドープト・コレクタ／誘電体インターフェイス（“＋”で示される）に集まる。これはインターフェイスにおけるコレクタ領域120を高濃度ドープトｎ＋領域（“−”で示される）に変化させる。結果として得られる高電界は、MFGRエッジ終端構造710（電圧によって発散する減少方向が矢印で示されている）の空乏領域から離れているので、その高電界はMFGRエッジ終端構造710の電圧ブロッキング作用を妨げない。ベース領域130のドーピングは通常、コレクタ領域120より量が２桁以上高いので、空乏領域は第１ガードリングのサイドウォールを構成するコレクタ・メサ・エッジ810のほとんどを覆う。その結果として、コレクタ・メサ・エッジ／誘電体インターフェイスの有する表面電荷の蓄積は無視できる。上記の説明に基づいて、開示されたトレンチによるMFGR構造710は、誘電体半導体インターフェイスにおいて電荷に鈍感である。
【００３９】
ここで説明したトレンチによるMFGRエッジ終端構造および製造方法の実施形態は、酸化物半導体の電荷の蓄積がMFGR終端構造710の動作を妨げることを、酸化物半導体の電荷をガードリング空乏領域から離れるようにシフトすることによって、追加の製造工程の導入や困難性、製造コストの増加なしに、また、ガードリングをブレーキング（breaking）にさらすことなしに阻止する。
【００４０】
ここに用いられる用語や説明は、単に例証のつもりで述べられており、限定を意味しない。当業者であれば認識することであるが、多くの変形が次の特許請求の範囲およびその均等物で規定される本発明の精神と範囲内で可能であり、そこにおいて、すべての用語は、他に示されない限り、最も広い可能な意味で解釈されるべきである。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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