(57)【要約】  不揮発性記憶装置で複数の状態の検証又は読み出しを同時に行うための方法及び装置が開示される。不揮発性記憶装置におけるクロスカップリングの影響を効率的に低減又は除去するための方法及び装置が開示される。メモリセルの閾値電圧を探すためにいくつかの電圧での読み出しを効率的に実行するための方法及び装置が開示される。同時に読み出される異なるＮＡＮＤストリング上のメモリセルが、異なる閾値電圧レベルでテストされ得る。異なる閾値電圧でテストされているメモリセルに異なるゲート・ソース間電圧を印加することにより、メモリセルが異なる閾値電圧でテストされ得る。異なるドレイン・ソース間電圧をメモリセルに印加することにより、メモリセルが異なる閾値電圧でテストされ得る。クロスカップリングの影響に対する異なる量の補正が、同時に読み出し又はプログラムされる異なるＮＡＮＤストリング上のメモリセルに実施され得る。【選択図】図１０
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【特許請求の範囲】
【請求項１】
複数の不揮発性記憶素子を有する複数のＮＡＮＤストリングを備える不揮発性記憶装置を動作させる方法であって、
前記複数のＮＡＮＤストリングのうちの第１の不揮発性記憶素子を備える第１のＮＡＮＤストリングに第１の電位差を生じさせるステップ（９０２）と、
前記複数のＮＡＮＤストリングのうちの第２の不揮発性記憶素子を備える第２のＮＡＮＤストリングに前記第１の電位差とは異なる第２の電位差を、前記第１の電位差を生じさせるのと同時に生じさせるステップ（９０４）と、
前記第１及び第２の電位差を生じさせている間に、前記第１の不揮発性記憶素子及び前記第２の不揮発性記憶素子と関連付けられているワードラインに読み出し電圧を印加するステップ（９０８）と、
前記第１の電位差及び読み出し電圧に応答して前記第１の不揮発性記憶素子の第１の条件を検出することで、前記第１の不揮発性記憶素子の閾値電圧が第１の基準電圧よりも高いか低いかを判定するステップ（９１２）と、
前記第２の電位差及び読み出し電圧に応答して前記第２の不揮発性記憶素子の第２の条件を検出することで、前記第２の不揮発性記憶素子の閾値電圧が第２の基準電圧よりも高いか低いかを判定するステップ（９１４）、
を有する方法。
【請求項２】
前記第１の基準電圧が前記第２の基準電圧とは異なる請求項１に記載の方法。
【請求項３】
前記第１のＮＡＮＤストリングに前記第１の電位差を生じさせる前記ステップと前記第２のＮＡＮＤストリングに前記第２の電位差を生じさせる前記ステップが、
前記第１の不揮発性記憶素子に対して第１のゲート・ソース間電圧を生じさせるステップと、
前記第２の不揮発性記憶素子に対して前記第１のゲート・ソース間電圧に等しくない第２のゲート・ソース間電圧を生じさせるステップ、
を有する請求項１又は２に記載の方法。
【請求項４】
前記第１の電位差を生じさせるステップと前記第２の電位差を生じさせるステップが、
前記複数のＮＡＮＤストリングに電気的に接続されている共通ソースラインに第１の電圧を確立するステップと、
前記第１のＮＡＮＤストリングと関連付けられている第１のビットラインに、前記第１の電圧よりも低い第２の電圧を確立するステップと、
前記第２のＮＡＮＤストリングと関連付けられている第２のビットラインに、前記第１の電圧よりも低く、前記第２の電圧とは異なる第３の電圧を確立するステップ、
を有し、
前記読み出し電圧が、前記第２の電圧よりも高く、前記第３の電圧よりも高い、
請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記第１の電位差が、前記第１の不揮発性記憶素子がプログラムされる目標である第１の状態に基づき、
前記第２の電位差が、前記第２の不揮発性記憶素子がプログラムされる目標である第２の状態に基づく、
請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記第１の電位差が、第３の基準電圧よりも高い前記第１の不揮発性記憶素子の閾値電圧に基づき、
前記第２の電位差が、前記第３の基準電圧未満である前記第２の不揮発性記憶素子の閾値電圧に基づく、
請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記第１のＮＡＮＤストリングに前記第１の電位差を生じさせる前記ステップと前記第２のＮＡＮＤストリングに前記第２の電位差を生じさせる前記ステップが、
前記第１の不揮発性記憶素子に対して第１のドレイン・ソース間電圧を生じさせるステップと、
前記第２の不揮発性記憶素子に対して前記第１のドレイン・ソース間電圧に等しくない第２のドレイン・ソース間電圧を生じさせるステップ、
を有する請求項１又は２に記載の方法。
【請求項８】
前記第１の電位差を生じさせるステップと前記第２の電位差を生じさせるステップが、
前記複数のＮＡＮＤストリングに電気的に接続されている共通ソースラインに第１の電圧を確立するステップと、
前記第１のＮＡＮＤストリングと関連付けられている第１のビットラインに、前記第１の電圧よりも高い第２の電圧を確立するステップと、
前記第２のＮＡＮＤストリングと関連付けられている第２のビットラインに、前記第１の電圧よりも高く、前記第２の電圧とは異なる第３の電圧を確立するステップと、
を有する請求項１、２及び７のいずれか１項に記載の方法。
【請求項９】
不揮発性記憶装置であって、
複数の不揮発性記憶素子を有する複数のＮＡＮＤストリング（４００）であって、第１の不揮発性記憶素子を有する第１のＮＡＮＤストリングと第２の不揮発性記憶素子を有する第２のＮＡＮＤストリングとを備える前記複数のＮＡＮＤストリングと、
前記複数のＮＡＮＤストリングと関連付けられている複数のワードライン（ＷＬ１、ＷＬ２、．．．）と、
前記複数の不揮発性記憶素子と通信する１つ以上の管理回路（２４４、２２０、２４２、２４０）、
を有し、
前記１つ以上の管理回路が、前記第１のＮＡＮＤストリングに第１の電位差を生じさせ、
前記１つ以上の管理回路が、前記第２のＮＡＮＤストリングに前記第１の電位差とは異なる第２の電位差を、前記第１の電位差を生じさせるのと同時に生じさせ、
前記１つ以上の管理回路が、前記第１及び第２の電位差を生じさせている間に、前記ワードラインのうちの第１のワードラインに読み出し電圧を印加し、
前記１つ以上の管理回路が、前記第１の電位差及び読み出し電圧に応答して前記第１の不揮発性記憶素子の第１の条件を検出することで、前記第１の不揮発性記憶素子の閾値電圧が第１の基準電圧よりも高いか低いかを判定し、
前記１つ以上の管理回路が、前記第２の電位差及び読み出し電圧に応答して前記第２の不揮発性記憶素子の第２の条件を検出することで、前記第２の不揮発性記憶素子の閾値電圧が第２の基準電圧よりも高いか低いかを判定する、
不揮発性記憶装置。
【請求項１０】
前記第１の基準電圧が前記第２の基準電圧とは異なる請求項９に記載の不揮発性記憶装置。
【請求項１１】
前記第１のＮＡＮＤストリングに前記第１の電位差を生じさせるため、及び、前記第２のＮＡＮＤストリングに前記第２の電位差を生じさせるために、前記１つ以上の管理回路が、
前記第１の不揮発性記憶素子に対して第１のゲート・ソース間電圧を生じさせ、
前記第２の不揮発性記憶素子に対して第２のゲート・ソース間電圧を生じさせ、
前記第２のゲート・ソース間電圧が前記第１のゲート・ソース間電圧に等しくない、
請求項９又は１０に記載の不揮発性記憶装置。
【請求項１２】
前記第１の電位差を生じさせるため、及び、前記第２の電位差を生じさせるために、
前記１つ以上の管理回路が、前記複数のＮＡＮＤストリングに電気的に接続されている共通ソースラインに第１の電圧を確立し、
前記１つ以上の管理回路が、前記第１のＮＡＮＤストリングと関連付けられている第１のビットラインに、前記第１の電圧よりも低い第２の電圧を確立し、
前記１つ以上の管理回路が、前記第２のＮＡＮＤストリングと関連付けられている第２のビットラインに、前記第１の電圧よりも低く、前記第２の電圧とは異なる第３の電圧を確立し、
前記読み出し電圧が、前記第２の電圧よりも高く、前記第３の電圧よりも高い、
請求項９〜１１のいずれか１項に記載の不揮発性記憶装置。
【請求項１３】
前記第１の電位差が、前記第１の不揮発性記憶素子がプログラムされる目標である第１の状態に基づき、
前記第２の電位差が、前記第２の不揮発性記憶素子がプログラムされる目標である第２の状態に基づく、
請求項９〜１２のいずれか１項に記載の不揮発性記憶装置。
【請求項１４】
前記第１の電位差が、第３の基準電圧よりも高い前記第１の不揮発性記憶素子の閾値電圧に基づき、
前記第２の電位差が、前記第３の基準電圧未満である前記第２の不揮発性記憶素子の閾値電圧に基づく、
請求項９〜１２のいずれか１項に記載の不揮発性記憶装置。
【請求項１５】
前記第１のＮＡＮＤストリングに前記第１の電位差を生じさせるために、前記１つ以上の管理回路が、前記第１の不揮発性記憶素子に対して第１のドレイン・ソース間電圧を生じさせ、
前記第２のＮＡＮＤストリングに前記第２の電位差を生じさせるために、前記１つ以上の管理回路が、前記第２の不揮発性記憶素子に対して第２のドレイン・ソース間電圧を生じさせ、
前記第２のドレイン・ソース間電圧が、前記第１のドレイン・ソース間電圧に等しくない、
請求項９又は１０に記載の不揮発性記憶装置。
【請求項１６】
複数の不揮発性記憶素子を有する複数のＮＡＮＤストリングを備える不揮発性記憶装置であって、
前記複数のＮＡＮＤストリングのうちの第１の不揮発性記憶素子を備える第１のＮＡＮＤストリングに第１の電位差を生じさせる手段と、
前記複数のＮＡＮＤストリングのうちの第２の不揮発性記憶素子を備える第２のＮＡＮＤストリングに前記第１の電位差とは異なる第２の電位差を、前記第１の電位差を生じさせるのと同時に生じさせる手段と、
前記第１及び第２の電位差を生じさせている間に、前記第１の不揮発性記憶素子及び前記第２の不揮発性記憶素子と関連付けられているワードラインに読み出し電圧を印加する手段と、
前記第１の電位差及び読み出し電圧に応答して前記第１の不揮発性記憶素子の第１の条件を検出することで、前記第１の不揮発性記憶素子の閾値電圧が第１の基準電圧よりも高いか低いかを判定する手段と、
前記第２の電位差及び読み出し電圧に応答して前記第２の不揮発性記憶素子の第２の条件を検出することで、前記第２の不揮発性記憶素子の閾値電圧が第２の基準電圧よりも高いか低いかを判定する手段、
を備える不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関する。
【背景技術】
【０００２】
半導体メモリは、様々な電子デバイスで使われることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び他の装置に使用されている。電気的消去・再書込み可能型読取専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も普及している不揮発性半導体メモリである。フラッシュメモリに関しては、ある種のＥＥＰＲＯＭもそうであるが、通常のフル装備のＥＥＰＲＯＭとは異なり、全メモリアレイまたは一部分のメモリの内容を、１ステップで消去することができる。
【０００３】
通常のＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを採用している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。フローティングゲート上に、フローティングゲートから絶縁されている制御ゲートが設けられている。形成されているトランジスタの閾値電圧（ＶTH）は、フローティングゲート上に保持されている電荷量によって制御される。即ち、そのソースとドレインの間の導通を可能にすべくトランジスタをオンするために制御ゲートに印加すべき電圧の最小量は、そのフローティングゲート上の電荷量レベルにより制御される。
【０００４】
ある種のＥＥＰＲＯＭとフラッシュメモリデバイスは、２つの電荷量範囲を蓄えるために使われるフローティングゲートを備えており、それゆえ、その記憶素子は、２つの状態、即ち、消去状態とプログラムされた状態、の間でプログラム／消去が行われる。そのようなフラッシュメモリデバイスは、各記憶素子が１ビットデータを記憶することができるので、バイナリフラッシュメモリデバイスと呼ばれることがある。
【０００５】
マルチステート（マルチレベルとも呼ばれる）フラッシュメモリデバイスは、複数の区別された許可された／有効なプログラム済閾値電圧範囲を特定することによって実現される。夫々の区別された閾値電圧範囲は、メモリデバイス内で符号化される一組のデータビットに対する予め決められた値に対応する。例えば、各記憶素子は、４個の区別された閾値電圧範囲に対応する４個の区別された電荷バンドの中の一つの状態に置かれることによって、２ビットデータを記憶することができる。
【０００６】
通常、プログラム動作において制御ゲートに印加されるプログラム電圧ＶPGMは、時間の経過に伴って大きさが増大する一連のパルスとして印加される。一つのアプローチとしては、パルスの大きさは、連続するパルスの１つ毎に、例えば０．２−０．４Ｖの既定のステップサイズずつ増加する。ＶPGMは、フラッシュメモリ素子の制御ゲートに印加される。プログラムパルスの間の期間に検証動作が実行される。即ち、並列にプログラムされている素子グループの各素子のプログラムレベルは、連続するパルスの間に読み出され、素子がプログラムされている検証レベルと等しいか或いはそれ以上であるか否かが判定される。マルチステートフラッシュメモリ素子のアレイでは、素子の状態毎に検証ステップが実行され、データに対応する検証レベルにその素子が達したか否かが判定される。例えば、４つの状態のいずれかにデータを記憶可能なマルチステート記憶素子では、３つの比較点での検証動作が必要とされる。
【０００７】
参照によりその全体が本明細書に援用される「Ｓｍａｒｔ  Ｖｅｒｉｆｙ  Ｆｏｒ  Ｍｕｌｔｉ−Ｓｔａｔｅ  Ｍｅｍｏｒｉｅｓ」と題する米国特許第７，０７３，１０３号明細書に、書き込みシーケンスのプログラム／検証／ロックアウトステップごとの逐次検証動作の回数を最小化するためのプロセスが記載されている。最初に、選択された記憶素子のプログラミング目標マルチステート範囲の最下位状態だけが検証段階でチェックされる。第１の記憶装置状態が、選択された素子のうちの１つ以上に達すると、マルチステートのシーケンスにおける次の状態が検証プロセスに追加される。この次の状態は、最速の素子がそのシーケンスにおける先行状態に達した直後、或いはいくつかのプログラムパルスの遅延後に追加することもできる。検証段階でチェック中のセットへの状態の追加は、マルチステートのセットの残り部分を順に介し、最上位状態が追加されるまで継続する。加えて、これらのレベルを対象とする選択された記憶素子の全てがそれらの目標値に対して正常に検証され、それ以上プログラムされないようにロックアウトされることから、低位の状態を検証セットから削除することができる。なお、この技法を用いるには、１つより多くの状態が各プログラミングパルスに従って検証される必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
検証技法を改良するための方法が公知であるものの、様々なプログラム方式に適用可能なさらなる改良に対するニーズが依然として存在する。
【課題を解決するための手段】
【０００９】
不揮発性記憶装置で複数の状態の検証又は読み出しを同時に行うための方法及び装置が開示される。本明細書に開示される技術は、不揮発性におけるプログラム検証及び読み出しなどの不揮発性記憶装置動作にかかる時間を短縮する。
【００１０】
不揮発性記憶装置におけるクロスカップリングの影響を効率的に低減又は除去するための方法及び装置が開示される。本明細書に開示される技術は、クロスカップリングの影響を低減又は除去しつつ、プログラム又は読み出しにかかる時間を短縮する。
【００１１】
メモリセルの閾値電圧を探すためにいくつかの電圧で読み出しを効率的に実行するための方法及び装置が開示される。本明細書に開示される技術は、「ソフトビット」を判定するのにかかる時間を短縮する。
【図面の簡単な説明】
【００１２】
【図１Ａ】ＮＡＮＤストリングの上面図である。
【００１３】
【図１Ｂ】図１ＡのＮＡＮＤストリングの等価回路図である。
【００１４】
【図２】３つのＮＡＮＤストリングを示す回路図である。
【００１５】
【図３】基板上に形成されたＮＡＮＤストリングの断面図を示す。
【００１６】
【図４】１つ以上のメモリダイ又はチップを備える不揮発性記憶装置を示す。
【００１７】
【図５】メモリセルアレイの構造例を示す。
【００１８】
【図６】個々の検出ブロックのブロック図である。
【００１９】
【図７Ａ】８つの状態が存在するメモリセルの状態における閾値電圧分布の例を示す。
【００２０】
【図７Ｂ】各メモリセルが４ビットのデータを記憶する場合におけるメモリセルアレイのデータ状態に対応する閾値電圧分布の例を示す。
【００２１】
【図８Ａ】各記憶素子が２ビットのデータを記憶する４状態型のメモリ装置における１組の閾値電圧分布の例を示す。
【００２２】
【図８Ｂ】プログラミング動作中に選択されたワードラインに印加される一連のプログラムパルス及び検証パルスを示す。
【００２３】
【図９Ａ】メモリセルの異なるストリングで選択されたメモリセルに異なるゲート・ソース間電圧を印加できる回路の概略図である。
【００２４】
【図９Ｂ】読み出し動作中に異なる電圧が印加されるＮＡＮＤストリングの概略図である。
【００２５】
【図９Ｃ】検証（又は読み出し）動作中に異なる電圧が印加されるＮＡＮＤストリングの概略図である。
【００２６】
【図１０】異なるＮＡＮＤストリングに異なる電圧を印加することによって異なるＮＡＮＤストリングにおけるメモリセルの条件を検出するプロセスの一実施形態のフローチャートである。
【００２７】
【図１１Ａ】ビットラインをソースライン電圧よりも低い電圧に帯電させるための検出モジュールの一実施形態のブロック図である。
【００２８】
【図１１Ｂ】メモリセルの閾値電圧を検出する際の電流の方向を示す図１１Ａの検出モジュールのブロック図である。
【００２９】
【図１２Ａ】ビットラインをソースライン電圧よりも高い電圧に帯電させるための検出モジュールの一実施形態のブロック図である。
【００３０】
【図１２Ｂ】メモリセルの閾値電圧を検出する際の電流の方向を示す図１２Ａの検出モジュールのブロック図である。
【００３１】
【図１３Ａ】検証中の状態に基づき、ＮＡＮＤストリングに印加するのに適切な電圧を判定するプロセスの一実施形態のフローチャートである。
【００３２】
【図１３Ｂ】読み出し中にクロスカップリングを補正するためにＮＡＮＤストリングに印加するのに適切な電圧を判定するプロセスの一実施形態のフローチャートである。
【００３３】
【図１３Ｃ】プログラミング中にクロスカップリングを補正するためにＮＡＮＤストリングに印加するのに適切な電圧を判定するプロセスの一実施形態のフローチャートである。
【００３４】
【図１３Ｄ】ＮＡＮＤストリングに印加するのに適切な電圧をメモリセルの以前の閾値電圧に基づいて判定するプロセスの一実施形態のフローチャートである。
【００３５】
【図１４Ａ】異なるＮＡＮＤストリング上の選択メモリセルに対して異なるＶｇｓを生じさせる異なる電圧をＮＡＮＤで確立するためのプロセスの一実施形態のフローチャートである。
【００３６】
【図１４Ｂ】異なるＮＡＮＤストリング上の選択メモリセルに対して異なるＶｄｓを生じさせる異なる電圧をＮＡＮＤストリングで確立するためのプロセスの一実施形態のフローチャートである。
【００３７】
【図１５】プログラミングプロセスの一実施形態を記載しているフローチャートであり、１つ以上の検証ステップを含む。
【００３８】
【図１６Ａ】プログラミング動作中にメモリセルを検証するプロセスの一実施形態のフローチャートである。
【００３９】
【図１６Ｂ】図１６Ａの検証プロセス中にワードライン及びビットラインに印加される電圧の一実施形態を示すタイミング図である。
【００４０】
【図１７Ａ】プログラミング動作中にメモリセルを検証するプロセスの一実施形態のフローチャートである。
【００４１】
【図１７Ｂ】図１７Ａの検証プロセス中にワードライン及びビットラインに印加される電圧の一実施形態を示すタイミング図である。
【００４２】
【図１８Ａ】図１７ＡのプロセスでＣ状態を検証する際に印加される電圧例を示すいくつかのＮＡＮＤストリングの図である。
【００４３】
【図１８Ｂ】図１７ＡのプロセスでＢ状態を検証する際に印加される電圧例を示すいくつかのＮＡＮＤストリングの図である。
【００４４】
【図１８Ｃ】図１７ＡのプロセスでＡ状態を検証する際に印加される電圧例を示すいくつかのＮＡＮＤストリングの図である。
【００４５】
【図１９】逆検出を実行する際にＶｄｓの制御を支援するトランジスタを有するＮＡＮＤストリングの一実施形態の図である。
【００４６】
【図２０】読み込み中にクロスカップリング補正を実施するプロセスの一実施形態のフローチャートを示す。
【００４７】
【図２１】メモリセルの閾値電圧分布を示す。
【００４８】
【図２２】ソフトビットを読み出すプロセスの一実施形態のフローチャートである。
【００４９】
【図２３Ａ】バイナリ検索を実行するプロセスの一実施形態のフローチャートである。
【００５０】
【図２３Ｂ】図２３Ａのプロセスの検索が実行されるウィンドウ例である。
【００５１】
【図２４】検出回路の一実施形態を示す。
【００５２】
【図２５Ａ】逆検出の実施形態における図２４のビットラインバイアストランジスタの動作の詳細を示す。
【図２５Ｂ】逆検出の実施形態における図２４のビットラインバイアストランジスタの動作の詳細を示す。
【図２５Ｃ】逆検出の実施形態における図２４のビットラインバイアストランジスタの動作の詳細を示す。
【００５３】
【図２６Ａ】逆検出の実施形態における図２４の検出バイアストランジスタに印加される電圧を表す。
【図２６Ｂ】逆検出の実施形態における図２４の検出バイアストランジスタに印加される電圧を表す。
【００５４】
【図２７】図２４の検出回路と関連付けられた信号のタイミング図を示す。
【００５５】
【図２８Ａ】順方向検出の実施形態におけるビットラインバイアストランジスタを示す。
【００５６】
【図２８Ｂ】順方向検出の実施形態における検出バイアストランジスタを示す。
【００５７】
【図２９】順方向検出の実施形態と関連付けられた信号のタイミング図を示す。
【発明を実施するための形態】
【００５８】
一実施形態では、同時に読み出される異なるＮＡＮＤストリング上のメモリセルが、異なる閾値電圧レベルでテストされる。例えば、あるＮＡＮＤストリング上のメモリセルが、自身の閾値電圧が第１の電圧レベルよりも高いかどうかを判定するためにテストされ、別のＮＡＮＤストリング上にあるメモリセルが、自身の閾値電圧が第２の電圧レベルよりも高いかどうかを判定するためにテストされる。具体例を挙げると、一方のメモリセルが、自身の閾値電圧があるデータ状態と関連付けられた電圧レベルよりも高いかどうかを判定するためにテストされ、もう一方のメモリセルが、自身の閾値電圧が別のデータ状態と関連付けられた電圧レベルよりも高いかどうかを判定するためにテストされる。そのため、メモリセルをメモリセルごとに複数のビットにプログラムするメモリアレイでは、１つより多くのデータ状態を一度にテストすることができる。
【００５９】
一実施形態において、この技法は、複数のデータ状態へのメモリセルのプログラミングと関連付けられた検証動作中に使用される。一度に複数のデータ状態を検証することにより、プログラミングシーケンスの速度が上がる。例えば、いくつかのメモリセルを最終的に１つの状態にプログラムし、別のいくつかのメモリセルを異なる状態にプログラムすることを目標に、１つ以上のプログラミングパルスがメモリセルに印加される（全部で、４、５、６、７、８、９、．．．、１６又はそれ以上の状態が存在し得る）。その後、１つ以上のプログラミングパルスが印加された結果、メモリセルがそれぞれの意図された状態にプログラムされたかどうかを判定するために、検証動作が実行される。複数の状態を同じ検証動作によって検証することにより、時間が節約され得る。いくつかの実施形態では、異なる閾値電圧で検証中のメモリセルのゲートに同じ電圧が印加される。
【００６０】
一実施形態では、異なる閾値電圧でテスト中のメモリセルに異なるゲート・ソース間電圧を印加することにより、メモリセルが異なる閾値電圧でテストされる。一実施形態は、ＮＡＮＤストリングの共通ソースラインを第１の電圧にバイアスするステップと、ある電圧をビットラインの第１のセットに生じさせ、異なる電圧をビットラインの第２のセットに生じさせるステップを備える。ビットラインの第１のセットは、第１の状態にプログラミングされているメモリセルを有するＮＡＮＤストリングと関連付けられており、ビットラインの第２のセットは、第２の状態にプログラミングされているメモリセルを有するＮＡＮＤストリングと関連付けられている。ただし、プログラミング中のメモリセルのゲートには同じ電圧が印加される。ビットライン電圧は、ソースラインに最も近いメモリセル側がドレインとして、そしてビットラインに最も近いメモリセル側がソースとして実質的に機能できるように、共通ソースラインより低くてもよい。そのため、メモリセルの電流は、ソースラインから自身のビットラインへと流れる。したがってこの技法は、ＮＡＮＤストリング上でメモリセルを検出するために一般に行われるように、電流が反対方向に流れるという点で「逆検出」と呼ばれることがある。
【００６１】
一実施形態では、異なるドレイン・ソース間電圧をメモリセルに印加することにより、メモリセルが異なる閾値電圧でテストされる。一実施形態は、ＮＡＮＤストリングの共通ソースラインを第１の電圧にバイアスするステップと、ビットラインの第１のセットにある電圧を生じさせ、ビットラインの第２のセットに異なる電圧を生じさせるステップを備える。ビットラインの第１のセットは、第１の状態にプログラミングされているメモリセルを有するＮＡＮＤストリングと関連付けられており、ビットラインの第２のセットは、第２の状態にプログラミングされているメモリセルを有するＮＡＮＤストリングと関連付けられている。ただし、プログラミング中のメモリセルのゲートには同じ電圧が印加される。異なるビットライン電圧は、異なる閾値電圧でテスト中のメモリセルに対して異なるドレイン・ソース間電圧を生じさせる。メモリセルのうちの少なくともいくつかのドレイン電圧は、ドレイン誘起障壁低下（ＤＩＢＬ）をもたらすのに十分な高さであり、このＤＩＢＬによってメモリセルの閾値電圧が変わる。その目標は、例えば、第１のメモリセルの閾値電圧が少なくとも３．０Ｖであり、第２のメモリセルの閾値電圧が少なくとも３．５Ｖであることを検証することであり得る。実際、第１のメモリセルは３．０Ｖの閾値電圧を有してよく、第２のメモリセルはＤＩＢＬの影響が一切なければ３．５Ｖの閾値電圧も有してよい。第２のメモリセルの閾値電圧を３．５Ｖから３．０Ｖまで下げるのに十分なＤＩＢＬを生成することにより、両方のメモリセルの閾値電圧は、ソース電圧に対して同じゲートを使用してテストされ得る。例を挙げると、前述の条件下で、３．０ＶのＶｇｓによって両方のメモリセルがオンになってよく、それにより、異なる閾値電圧を有するメモリセルを同時に検証することができる。つまり、異なる閾値電圧で検証中のメモリセルのゲートに同じ電圧が印加されるということである。
【００６２】
一実施形態では、クロスカップリングの影響に対する異なる量の補正が、同時に読み出される異なるＮＡＮＤストリング上のメモリセルに実施される。この補正は、１つ以上の近傍メモリセルの閾値電圧に基づくことができる。例えば、あるＮＡＮＤストリング上のメモリセルが第１の量のクロスカップリング補正を受ける一方で、同時に読み出されている別のＮＡＮＤストリング上のメモリセルが第２の量のクロスカップリング補正を受ける。具体例を挙げると、異なるＮＡＮＤストリングが、異なる量のクロスカップリング補正を達成するために自身に印加される異なる量の電圧を有する。一実施形態では、異なるメモリセルが、異なる量のクロスカップリング補正を達成するために、読み出し中に異なるＶｇｓを有する。一実施形態では、異なるメモリセルが、異なる量のクロスカップリング補正を達成するために、読み出し中に異なるＶｄｓを有する。
【００６３】
一実施形態では、クロスカップリングの影響に対する異なる量の補正が、プログラミングの検証段階で、異なるＮＡＮＤストリング上のメモリセルに実施される。この補正は、近傍メモリセルの後のプログラミング目標状態に基づいてもよい。例えば、あるＮＡＮＤストリング上のメモリセルが第１の量のクロスカップリング補正を受ける一方で、同時に検証されている別のＮＡＮＤストリング上のメモリセルが第２の量のクロスカップリング補正を受ける。具体例を挙げると、異なるＮＡＮＤストリングが、異なる量のクロスカップリング補正を達成するために自身に印加される異なる量の電圧を有する。一実施形態では、異なるメモリセルが、異なる量のクロスカップリング補正を達成するために、検証中に異なるＶｇｓを有する。一実施形態では、異なるメモリセルが、異なる量のクロスカップリング補正を達成するために、検証中に異なるＶｄｓを有する。
【００６４】
一実施形態では、異なる閾値電圧で同時に読み出しを実行することにより、閾値電圧の検索が効率的に実行される。例えば、対象閾値電圧の範囲を網羅するウィンドウの中心で読み出しが実行される。この読み出しは、選択されたワードライン上の多数のメモリセルで実行され得る。その後、読み出しの結果に基づいて、複数の閾値電圧で別の読み出しが実行される。例えば、所与のメモリセルの閾値電圧がウィンドウの中心よりも高いと判定された場合、そのセルはウィンドウの中心と最上部との中間点で読み出される。一方、所与のメモリセルの閾値電圧がウィンドウの中心よりも低いと判定された場合、そのセルはウィンドウの最下部と中心との中間点で読み出される。実質的に、その閾値電圧でバイナリ検索が実行される。一実施形態では、異なるＮＡＮＤストリングが、自身に印加される異なる電圧量を有しており、検索速度を上げるために異なる閾値電圧を同時に読み出す。一実施形態では、異なるメモリセルが異なるＶｇｓを有しており、検索速度を上げるために異なる閾値電圧を同時に読み出す。一実施形態では、異なるメモリセルが異なるＶｄｓを有しており、検索の速度を上げるために異なる閾値電圧を同時に読み出す。
【００６５】
一実施形態では、異なる閾値電圧で読み出しを同時に実行することにより、ソフトビットが効率的に判定される。ソフトビットを判定することにより、メモリセルの閾値電圧を一層細かく判定することができる。一例を挙げると、４つのデータ状態が存在する場合に、最初に３つの別々の読み出しが実行され、各々の読み出しは、２つの隣接するデータ状態の間の地点で行われ得る。これら最初の読み出しは、ソフトビットを判定するのではなく、１つのデータ状態に各メモリセルの閾値電圧の初回割り当てを行い得る。その後、第１の読み出しの各々からのオフセットで、２度の読み出しが一緒に実行され得る。例えば、同じ読み出し動作において、一方の読み出しがＶ−Δで、もう一方がＶ＋Δで実行される。これらの読み出しから得られたデータは、ＥＣＣ訂正アルゴリズムに提供され得る「ソフトビット」を判定する目的で使用され得る。一実施形態では、異なるＮＡＮＤストリングが、自身に印加される異なる量の電圧を有しており、Ｖ−Δ及びＶ＋Δを同時に読み出す。一実施形態では、異なるメモリセルが異なるＶｇｓを有しており、Ｖ−Δ及びＶ＋Δを同時に読み出す。一実施形態では、異なるメモリセルが異なるＶｄｓを有しており、Ｖ−Δ及びＶ＋Δを同時に読み出す。
【００６６】
メモリシステム例及び動作例
【００６７】
本発明を適用するのに好適なメモリシステムの一例は、ＮＡＮＤフラッシュメモリ構造を利用するものであり、２つの選択ゲートの間に複数のトランジスタの直列接続を含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１ａは、１つのＮＡＮＤストリングを示す平面図である。図１ｂは、その等価回路である。図示されているＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間に直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ＮＡＮＤストリングのビットライン１２６への接続を制御する。選択ゲート１２２は、ＮＡＮＤストリングのソースライン１２８への接続を制御する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧を加えることによって制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧を加えることによって制御される。トランジスタ１００、１０２、１０４、及び１０６の夫々は、制御ゲートとフローティングゲートを有している。トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており（またはワードラインＷＬ３であり）、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。制御ゲートは、また、ワードラインの一部として提供される。一実施形態では、トランジスタ１００、１０２、１０４、及び、１０６は、夫々が記憶素子であり、メモリセルと呼ばれることがある。他の実施形態では、記憶素子は、複数のトランジスタを含むことがあり、図示されているものとは異なる場合がある。選択ゲート１２０は、選択ラインＳＧＤに接続されている。選択ゲート１２２は、選択ラインＳＧＳに接続されている。
【００６８】
図２は、３個のＮＡＮＤストリングを示す回路図である。ＮＡＮＤ構造を使用するフラッシュメモリシステムの典型的なアーキテクチャは、いくつかのＮＡＮＤストリングを含む。例えば、３個のＮＡＮＤストリング、３２０、３４０及び３６０が、さらに多くのＮＡＮＤストリングを有するメモリアレイ内に示される。各ＮＡＮＤストリングは、２個の選択ゲートと４つの記憶素子を有している。簡単化のために４個の記憶素子が描かれているが、最近のＮＡＮＤストリングは、例えば最高３２個又は６４個の記憶素子を有する場合がある。
【００６９】
例えば、ＮＡＮＤストリング３２０は選択ゲート３２２と３２７、及び、記憶素子３２３〜３２６を有し、ＮＡＮＤストリング３４０は選択ゲート３４２と３４７、及び、記憶素子３４３〜３４６を有し、ＮＡＮＤストリング３６０は選択ゲート３６２と３６７、及び、記憶素子３６３〜３６６を有する。各ＮＡＮＤストリングは、その選択ゲート（例えば、選択ゲート３２７、３４７、又は３６７）によってソースラインに接続されている。選択ラインＳＧＳは、ソース側選択ゲートを制御するために使用される。種々のＮＡＮＤストリング３２０、３４０、及び３６０は、選択ゲート３２２、３４２、３６２等の選択トランジスタによって各ビットライン３２１、３４１、及び、３６１に接続されている。これらの選択トランジスタは、ドレイン選択ラインＳＧＤによって制御される。他の実施形態では、選択ラインは必ずしもＮＡＮＤストリング間で共通とされている必要はない。すなわち、異なるＮＡＮＤストリングには異なる選択ラインを接続できる。ワードラインＷＬ３は、記憶素子３２３、３４３、及び、３６３の制御ゲートに接続されている。ワードラインＷＬ２は、記憶素子３２４、３４４、及び、３６４の制御ゲートに接続されている。ワードラインＷＬ１は、記憶素子３２５、３４５、及び、３６５の制御ゲートに接続されている。ワードラインＷＬ０は、記憶素子３２６、３４６、及び、３６６の制御ゲートに接続されている。つまり、各ビットラインと各ＮＡＮＤストリングは記憶素子のアレイ又はセットの列を含む。ワードライン（ＷＬ３、ＷＬ２、ＷＬ１及びＷＬ０）は、アレイ又はセットの行を含む。各ワードラインは、行において各記憶素子の制御ゲートに接続されている。また、制御ゲートはワードライン自体によって構成されていてもよい。例えば、ワードラインＷＬ２は、記憶素子３２４、３４４、及び、３６４の制御ゲートを構成する。実際には、１つのワードラインに数千の記憶素子がある場合がある。
【００７０】
いくつかの実施形態において、ビットラインに印加される電圧は、ＮＡＮＤストリング上でメモリセルを読み出すときにソースに印加される電圧よりも大きい。いくつかの実施形態において、ビットラインに印加される電圧は、ＮＡＮＤストリング上でメモリセルを読み出すときにソースに印加される電圧よりも小さい。説明の一貫性を保つために、ソースラインに印加される電圧がビットラインに印加される電圧より小さいか大きいかに関係なく、ソースラインは常にソースラインと称する。
【００７１】
各記憶素子はデータを記憶できる。例えば、１ビットのデジタルデータを記憶するときは、記憶素子の可能な閾値電圧（ＶTH）の範囲は、論理データ「１」と「０」に割り当てられる２つの範囲に分割される。ＮＡＮＤタイプのフラッシュメモリの一例では、前記ＶTHは、記憶素子が消去された後に負となり、論理「１」として定義される。プログラム動作後の前記ＶTHは正であり、論理「０」として定義される。ＶTHが負であり、読み出しが試行されると、記憶素子がオンして論理「１」が記憶されていることが示される。前記ＶTHが正であり、読み出し動作が試行されると、記憶素子はオンにならず、論理「０」が記憶されていることが示される。また、記憶素子は、例えば複数ビットのデジタルデータ等の複数のレベルの情報も記憶できる。このケースでは、ＶTH値の範囲はデータレベルの数に分割される。例えば、４つのレベルの情報が記憶されている場合には、データ値「１１」、「１０」、「０１」、及び、「００」に割り当てられる４つのＶTH範囲がある。ＮＡＮＤタイプのメモリの一例では、消去動作後の前記ＶTHは負となり、「１１」として定義される。正のＶTH値は「１０」、「０１」及び「００」の状態に対して使用される。記憶素子に書き込まれるデータと、素子の閾値電圧範囲との特定の関係は、記憶素子に対して採用されるデータ符号化方式に依存する。
【００７２】
フラッシュ記憶素子をプログラミングするときには、プログラム電圧が記憶素子の制御ゲートに印加されるとともに、記憶素子に接続されているビットラインが接地される。チャネルからの電子はフローティングゲートに注入される。電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、記憶素子のＶTHが上昇する。プログラミング中の記憶素子の制御ゲートにプログラム電圧を印加するために、そのプログラム電圧は適切なワードライン上に印加される。上述したように、各ＮＡＮＤストリング中の１つの記憶素子が同じワードラインを共有している。例えば、記憶素子３２４をプログラミングするときに、プログラム電圧は記憶素子３４４と３６４の制御ゲートにも印加される。
【００７３】
図３は、ＮＡＮＤストリングの断面図を示す。図は単純化されており、実際の寸法に比例してはいない。ＮＡＮＤストリング４００は、ソース側選択ゲート４０６、ドレイン側選択ゲート４２４、８つの記憶素子４０８、４１０、４１２、４１４、４１６、４１８、４２０及び４２２を含み、基板４９０上に形成されている。多数のソース／ドレイン領域（一例では、ソース／ドレイン領域４３０）が、各記憶素子と選択ゲート４０６と４２４の両側に形成されている。  
【００７４】
１つの手法では、基板４４０においてトリプルウェル技術が採用されており、そこでは、ｎウェル領域４３４内にｐウェル領域４３２があり、ｎウェル領域４３４がｐ型基板領域４３６内にある。ＮＡＮＤストリング及びその不揮発性記憶素子は、少なくとも一部をｐウェル領域で形成することができる。電位ＶBLを有するビットライン４２６に加え、電位ＶSOURCEを有するソース供給ライン４０４が設けられている。ボディバイアス電圧などの電圧は、端子４０２経由でｐウェル領域４３２に、及び／又は端子４０３経由でｎウェル領域４３４に印加することもできる。本実施例では、読み出し又は検証動作中に、記憶素子４１６に接続されている選択されたワードラインＷＬ４に制御ゲート電圧ＶCGRVが印加される。さらに、記憶素子の制御ゲートがワードラインの一部として設けられ得ることに留意されたい。例えば、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６及びＷＬ７は、記憶素子４０８、４１０、４１２、４１４、４１６、４１８、４２０及び４２２の制御ゲートをそれぞれ経由して延在することができる。パス電圧ＶREADが、ＮＡＮＤストリング４００と接続された残りのワードラインに印加される。ＶSGS及びＶSGDが、選択ゲート４０６及び４２４にそれぞれ印加される。
【００７５】
なお、ＮＡＮＤストリングを流れる電流の方向は、ＶBLに対するＶSOURCEの相対的な大きさに依存し得る。例えば、ＶBLがＶSOURCEよりも大きい場合には、電流がビットラインからソースへと流れ得る。かかる実施例では、ソース／ドレイン領域４３０が、メモリセル４０８のドレインとして、かつメモリセル４１０のソースとしての役割を果たし得る。ただし、ＶBLがＶSOURCE未満である場合には、電流がソースラインからビットラインへと流れ得る。かかる実施例では、ソース／ドレイン領域４３０が、メモリセル４０８のソースとして、かつメモリセル４１０のドレインとしての役割を果たし得る。ソース／ドレイン領域４３０が所与のメモリセルのソースとして機能するかドレインとして機能するかは、ＶBLに対するＶSOURCEの相対的な大きさに依存し得る。先述のとおり、本明細書では、ＶSOURCEがＶBLより小さいか大きいかに関係なく、ソースラインをソースラインと称する。さらに、本明細書では、ＶSOURCEがＶBLより小さいか大きいかに関係なく、ソースラインに印加された電圧をＶSOURCEと称する。
【００７６】
図４は、１つ以上のメモリダイ又はチップ２１２を備え得る不揮発性記憶装置２１０を示す。メモリダイ２１２は、メモリセル２００と、制御回路２２０と、読み出し／書き込み回路２３０Ａ及び２３０Ｂとのアレイ（二次元又は三次元）を備えている。一実施形態では、各種周辺回路によるメモリアレイ２００へのアクセスが、アレイの反対側で対称的に行われるため、各側でのアクセスライン及び回路の密度が半減する。読み出し／書き込み回路２３０Ａ及び２３０Ｂは、複数の検出ブロック３００を備えており、１ページのメモリセルを並行して読み出し又はプログラムできるようになっている。メモリアレイ２００は、行デコーダ２４０Ａ及び２４０Ｂ経由でワードラインによって、および列デコーダ２４２Ａ及び２４２Ｂ経由でビットラインによってアドレス指定することができる。典型的な実施形態では、コントローラ２４４が、１つ以上のメモリダイ２１２と同じメモリデバイス２１０（例えば、取り外し可能なストレージカード又はパッケージ）内に含まれている。コマンド及びデータは、ライン２３２を介してホストと制御部２４４との間、及び、ライン２３４を介して制御部と一つ以上のメモリダイ２１２との間で転送される。１つの実施態様が、複数のチップ２１２を含んでもよい。
【００７７】
制御回路２２０は、読み出し／書き込み回路２３０Ａ及び２３０Ｂと協調して、メモリアレイ２００上でメモリ動作を実行する。制御回路２２０は、ステートマシン２２２と、オンチップアドレスデコーダ２２４と、パワー制御モジュール２２６とを備える。ステートマシン２２２は、メモリ動作のチップレベル制御を提供する。オンチップアドレスデコーダ２２４は、ホスト又はメモリコントローラによって使用されるアドレスを、デコーダ２４０Ａ、２４０Ｂ、２４２Ａ及び２４２Ｂによって使用されるハードウェアアドレスに変換するためのアドレスインタフェースを提供する。パワー制御モジュール２２６は、メモリ動作中にワードライン及びビットラインに供給される電力及び電圧を制御する。一実施形態では、パワー制御モジュール２２６が、供給電圧よりも高い電圧を生成できる１つ以上のチャージポンプを備える。
【００７８】
一実施形態では、制御回路２２０、パワー制御回路２２６、デコーダ回路２２４、ステートマシン回路２２２、デコーダ回路２４２Ａ、デコーダ回路２４２Ｂ、デコーダ回路２４０Ａ、デコーダ回路２４０Ｂ、読み出し／書き込み回路２３０Ａ、読み出し／書き込み回路２３０Ｂ、及び／又はコントローラ２４４のいかなる組み合わせも、１つ以上の管理回路と称することができる。
【００７９】
図５は、メモリセルアレイ２００の構造例を示す。一実施形態において、メモリセルのアレイはＭ個のメモリセルのブロックに分割される。フラッシュＥＥＰＲＯＭシステムで一般的であるように、ブロックは消去の単位である。即ち、各ブロックは、一緒に消去される最小数のメモリセルを含んでいる。各ブロックは、複数のページに分割されるのが典型的である。ページは、プログラミングの単位である。１ページ又は複数ページのデータが１行のメモリセルに記憶されるのが典型的である。１ページに１つ以上のセクタを記憶することができる。セクタは、ユーザーデータとオーバーヘッドデータとを含む。オーバーヘッドデータは、セクタのユーザーデータから計算された誤り訂正コード（ＥＣＣ）のパリティビットを含むのが典型的である。コントローラ（後述）の一部が、データがアレイにプログラムされているときにＥＣＣパリティを計算し、データがアレイから読み出されているときにその点検も行う。或いは、ＥＣＣ及び／又は他のオーバーヘッドデータが、自身が関係しているユーザーデータとは異なるページに、場合によっては異なるブロックに記憶される。ユーザーデータのセクタは５１２バイトであるのが典型的であり、磁気ディスクドライブ内のセクタのサイズに対応する。多数のページがブロックを構成し、それは８ページから、例えば最大３２、６４，１２８又はそれ以上のページのいずれであってもよい。異なるサイズのブロック及び配置を使用することも可能である。
【００８０】
別の実施形態では、ビットラインが、奇数ビットライン及び偶数ビットラインに分割される。奇数／偶数ビットラインアーキテクチャでは、共通ワードライン沿いにあり、かつ奇数ビットラインに接続されているメモリセルがある時期にプログラムされ、共通ワードライン沿いにあり、かつ偶数ビットラインに接続されているメモリセルが別の時期にプログラムされる。
【００８１】
図５はまた、メモリアレイ２００のブロックｉのさらなる詳細も示す。ブロックｉは、Ｘ＋１本のビットラインとＸ＋１本のＮＡＮＤストリングとを含む。ブロックｉはまた、６４本のデータワードライン（ＷＬ０〜ＷＬ６３）と、２本のダミーワードライン（ＷＬ＿ｄ０及びＷＬ＿ｄ１）と、ドレイン側選択ライン（ＳＧＤ）及びソース側選択ライン（ＳＧＳ）とを含む。各ＮＡＮＤストリングの一端は（選択ラインＳＧＤに接続されている）ドレイン選択ゲートを介して対応するビットラインに接続されており、他端は（選択ラインＳＧＳに接続されている）ソース選択ゲートを介してソースラインに接続されている。６４本のデータワードライン及び２本のダミーワードラインが存在するので、各ＮＡＮＤストリングは、６４本のデータメモリセルと２本のダミーメモリセルを含む。他の実施形態では、ＮＡＮＤストリングが、６４個より多くの、或いは６４個未満のデータメモリセルと、６４個より多くの、或いは６４個未満のダミーメモリセルとを有することができる。データメモリセルは、ユーザーデータ又はシステムデータを記憶することができる。ユーザーデータ又はシステムデータを記憶するのにダミーメモリセルは使用されないのが典型的である。いくつかの実施形態は、ダミーメモリセルを含まない。
【００８２】
図６は、検出モジュール４８０と呼ばれるコア部分に区分けされた個々の検出ブロック３００と共通部分４９０とを示すブロック図である。一実施形態では、ビットラインごとに別々の検出モジュール４８０が設けられ、一組のマルチ検出モジュール４８０に対して１つの共通部分４９０が設けられる。一実施例では、検出ブロックが、１つの共通部分４９０と８つの検出モジュール４８０とを含む。グループ内の検出モジュールのそれぞれが、関連付けられた共通部分とデータバス４７２経由で通信する。さらに詳しくは、２００４年１２月２９日に出願された、「Ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ａｎｄ  ｍｅｔｈｏｄ  ｗｉｔｈ  ｓｈａｒｅｄ  ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  ａｎ  ａｇｇｒｅｇａｔｅ  ｏｆ  ｒｅａｄ／ｗｒｉｔｅ  ｃｉｒｃｕｉｔｓ」と題する米国特許出願公報第２００６／０１４０００７号明細書を参照されたい。同文献は、参照により、その全体が本明細書に援用される。
【００８３】
検出モジュール４８０は、検出回路４７０を有しており、検出回路４７０は、接続されたビットライン内の伝導電流が所定の閾値レベルより高いか低いかを判定する。いくつかの実施形態では、検出モジュール４８０が、一般にセンスアンプと呼ばれる回路を含む。検出モジュール４８０は、接続されたビットラインで電圧状態を設定するために使用されるビットラインラッチ４８２も含む。例えば、ビットラインラッチ４８２内で予め決められた状態がラッチされることによって、接続されたビットラインが、プログラム禁止を指定する状態（例えばＶｄｄ）に引き上げられる（プルされる）。
【００８４】
共通部４９０は、プロセッサ４９２と、１セットのデータラッチ４９４と、１セットのデータラッチ４９４及びデータバス４９６の間を接続するＩ／Ｏインタフェース４７１とを有する。プロセッサ４９２は、計算を実行する。例えば、ビットラインの機能の１つは、検出されたメモリセルに記憶されたデータを判定し、判定されたデータをそのデータラッチの組に記憶することである。データラッチの組４９４は、読み出し動作中にプロセッサ４９２によって判定されたデータビットを記憶する目的で使用される。これらのデータラッチは、プログラム動作中にデータバス４７１から取り込んだデータビット群を記憶する目的でも使用される。取り込まれたデータビットは、メモリ内にプログラムされる予定の書き込みデータを表す。Ｉ／Ｏインタフェース４９６は、データラッチ４９４とデータバス４７１の間のインタフェースを提供する。
【００８５】
読み出し又は検出中は、システムの動作がステートマシン２２２の制御下にあり、ステートマシン２２２は、アドレス指定されたセルへの異なる制御ゲート電圧の供給を制御する。メモリによってサポートされた異なるメモリ状態に対応する異なる既定制御ゲート電圧のステップが行われる際に、検出モジュール４８０は、これらの電圧の１つに移動し、バス４７２を介して検出モジュール４８０からプロセッサ４９２に出力が提供される。その時点で、プロセッサ４９２は、検出モジュールの移動イベントと、ステートマシンから入力ライン４９３を介して印加された制御ゲート電圧についての情報を考慮することによって得られたメモリ状態を決定する。それから、メモリ状態に対するバイナリ符号化を計算し、得られたデータビットをデータラッチ４９４に記憶する。コア部の別の実施形態では、ビットラインラッチ４８２は、検出モジュール４８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの両方の機能を兼ねる。
【００８６】
当然のことながら、いくつかの実装形態では複数のプロセッサ４９２を有することができる。一実施形態では、各プロセッサ４９２は出力ライン（図６では示せず）を有し、各出力ラインは共にワイヤードＯＲ接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続する前に反転される。ワイヤードＯＲを受け取るステートマシンはプログラムされる全てのビットがいつ所望のレベルに到達するかを決定できる。したがって、この構成はプログラミング処理がいつ完了するかについてのプログラム検証処理中の迅速な決定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理０がワイヤードＯＲラインに送られる（又はデータ１を反転させる）。全てのビットがデータ０を出力する（又はデータ１を反転させる）と、ステートマシンはプログラミング処理を終了することを認識する。各プロセッサが８つの検出モジュールと通信する実施形態では、ステートマシンが（いくつかの実施形態において）ワイヤードＯＲラインを８回読み出す必要があり、或いは、協動するビットラインの結果を蓄積するためのロジックをプロセッサ４９２に追加して、ステートマシンがワイヤードＯＲラインを１回だけ読み出せばいいようにする。
【００８７】
プログラム又は検証中は、プログラムされるデータがデータバス４７１から一組のデータラッチ４９４内に記憶される。ステートマシンの制御下にあるプログラム動作は、アドレス指定されたメモリセルの制御ゲートに印加される（大きさが増大する）一連のプログラミング電圧パルスを有する。各プログラミングパルスに続いて、メモリセルが所望の状態にプログラムされたかどうかを判定するための検証プロセスが行われ得る。プロセッサ４９２は、検証されたメモリ状態を監視して所望のメモリ状態と比較する。２つの状態が一致する場合、プロセッサ４９２は、ビットラインがプログラム禁止を指定する状態にプルされるようにビットラインラッチ４８２を設定する。これにより、ビットラインに接続されたセルは、制御ゲート上でプログラミングパルスを受けても、それ以上プログラムされない。他の実施形態では、プロセッサが最初にビットラインラッチ１２８２をロードし、検出回路が検証処理中に禁止値にそれを設定する。
【００８８】
データラッチスタック１２９４は、検出モジュールに対応するデータラッチのスタックを有する。一実施形態では、検出モジュール４８０ごとに３〜５個（又は別の個数）のデータラッチが存在する。一実施形態において、これらのラッチはそれぞれ１ビットである。いくつかの実施態様では（必須ではないが）、データラッチがシフトレジスタとして実装され、そこに記憶されたパラレルデータをデータバス４７１用のシリアルデータに変換したり、その逆を行ったりする。一実施形態では、ｍ個のメモリセルのリード／ライトブロックに対応する全てのデータラッチを結合してブロックシフトレジスタを形成し、シリアル転送によってデータのブロックを入力又は出力できるようにする。特に、読み出し／書き込みモジュールのバンクを調整し、その組のデータラッチが読み出し／書き込みブロックの全体のシフトレジスタの一部であっても、その組のデータラッチのそれぞれが順にデータバスの内外にデータをシフトできるようにする。
【００８９】
読み出し動作及びセンスアンプについてのさらなる情報が、（１）米国特許第７，１９６，９３１号明細書「Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｎｄ  Ｍｅｔｈｏｄ  Ｗｉｔｈ  Ｒｅｄｕｃｅｄ  Ｓｏｕｒｃｅ  Ｌｉｎｅ  Ｂｉａｓ  Ｅｒｒｏｒｓ」、（２）米国特許７，０２３，７３６号明細書「Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｎｄ  Ｍｅｔｈｏｄ  ｗｉｔｈ  Ｉｍｐｒｏｖｅｄ  Ｓｅｎｓｉｎｇ」、（３）米国特許出願公開第２００５／０１６９０８２号明細書、（４）米国特許７，１９６，９２８号明細書「Ｃｏｍｐｅｎｓａｔｉｎｇ  ｆｏｒ  Ｃｏｕｐｌｉｎｇ  Ｄｕｒｉｎｇ  Ｒｅａｄ  Ｏｐｅｒａｔｉｏｎｓ  ｏｆ  Ｎｏｎ−ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」、及び（５）２００６年７月２０日に公開された米国特許出願公開第２００６／０１５８９４７号明細書「Ｒｅｆｅｒｅｎｃｅ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ  Ｆｏｒ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」に記載されている。上記全５つの特許文献は、参照により、その全体が本明細書に援用される。
【００９０】
（検証を伴う）正常なプログラミングプロセスの終了時には、メモリセルの閾値電圧が、適宜、プログラムされたメモリセルの１つ以上の閾値電圧分布の範囲内、或いは消去されたメモリセルの閾値電圧分布の範囲内にあるはずである。図７Ａは、８つの状態が存在するメモリセルの状態における閾値電圧分布の例を示す。８つのデータ状態は、消去状態と状態Ａ〜Ｇとを含む。本実施例では、メモリセルごとに３ビットが記憶され得る。データ状態の各々の間には、メモリセルからデータを読み出す目的で使用された読み出し基準電圧が存在する。例えば、図７Ａは、消去データ状態とＡデータ状態との間に読み出し基準電圧Ｖｒａがあり、Ａデータ状態とＢデータ状態との間にＶｒｂがあることを示す。所定のメモリセルの閾値電圧がそれぞれの読み出し基準電圧よりも高いか低いかをテストすることにより、システムは、そのメモリセルがどの状態にあるかを判定することができる。検証基準電圧は、各データ状態の下端又は下端付近にある。例えば、図７Ａは、状態Ａの場合にＶｖＡ、状態Ｂの場合にＶｖＢであることを示す。メモリセルを所定の状態にプログラムする際、システムは、それらのメモリセルが検証基準電圧と同じかそれ以上の閾値電圧を有するかどうかをテストする。
【００９１】
図７Ｂは、各メモリセルが４ビットのデータを記憶する場合におけるメモリセルアレイのデータ状態に対応する閾値電圧分布の例を示す。ただし、他の実施形態では、メモリセルごとに４ビットよりも多くのデータ又は４ビット未満のデータを使用し得る。図７Ｂは、データ状態０〜１５に対応する１６の閾値電圧分布を示す。図７Ｂの実施形態では、少なくともいくつかの隣接状態間の間隔が同じである（例えばΔｍｖ）。例えば、状態１と２が互いに比較的近い（互いの距離がΔｍｖ）のに対し、状態２と３はそれよりも離れている。さらに、本実施形態では、互いに近い状態の検証レベル間の間隔が同じである。例えば、状態２の検証レベルはＶｖ２であり、状態１の検証レベルはＶｖ２−Δである。このことは、他の状態にも当てはまる。一実施形態では、互いの距離がΔである状態が一緒に検証され、それによって時間が節約され得る。例えば、状態０及び１が一緒に検証され、状態３及び４が一緒に検証されるという具合である。なお、いくつかの隣接状態（例えば状態２及び３）で互いの距離がΔ以外の距離であることは必須ではない。また、異なる数のデータ状態が存在してもよい。いくつかの実施形態では、状態０における閾値電圧が負であり、状態１〜１５における閾値電圧が正である。ただし、状態１〜１５のうちの１つ以上における閾値電圧が負であってもよい。
【００９２】
図８Ａは、各記憶素子が２ビットのデータを記憶する４状態型のメモリ装置における一組の閾値電圧分布の例を示す。第１の閾値電圧分布７００は、消去された（消去状態）記憶素子のものである。３つの閾値電圧分布７０２、７０４及び７０６は、プログラムされた状態Ａ、Ｂ及びＣをそれぞれ表す。一実施形態において、消去状態における閾値電圧は負であり、Ａ状態、Ｂ状態及びＣ状態における閾値電圧は正である。
【００９３】
記憶素子からデータを読み出すための読み出し基準電圧Ｖｒａ、Ｖｒｂ及びＶｒｃも記載されている。所定の記憶素子の閾値電圧がＶｒａ、Ｖｒｂ及びＶｒｃよりも高いか低いかをテストすることにより、システムは、記憶素子が存在する状態（例えばプログラミング状態）を判定することができる。
【００９４】
さらには、検証基準電圧Ｖｖａ、Ｖｖｂ及びＶｖｃが記載されている。記憶素子をＡ状態、Ｂ状態又はＣ状態にプログラムする際、システムは、それらの記憶素子がＶｖａ、Ｖｖｂ又はＶｖｃと同じかそれ以上の閾値電圧を有するかどうかをそれぞれテストする。一実施形態では、「低検証」基準電圧Ｖｖａｌ、Ｖｖｂｌ及びＶｖｃｌが提供される。同様の「低検証」基準電圧が、異なる数の状態を有する実施形態でも使用できる可能性がある。
【００９５】
フルシーケンスプログラムでは、記憶素子を、消去状態からプログラム状態Ａ、Ｂ又はＣのいずれかに直接プログラムすることができる。例えば、まず、プログラムされる記憶素子の集合における全ての記憶素子が消去状態となるように、その集合が消去され得る。次に、図８Ｂに示すような一連のプログラムパルスが、記憶素子をＡ状態、Ｂ状態及びＣ状態に直接プログラムする目的で使用される。消去状態からＡ状態へとプログラミング中の記憶素子もあれば、消去状態からＢ状態へ、及び／又は消去状態からＣ状態へとプログラミング中の記憶素子もある。なお、フルシーケンスプログラムを使用することは必須ではない。
【００９６】
低速プログラミングモードの一実施例では、１つ以上のデータ状態に対して低（オフセット）検証レベル及び高（目標）検証レベルが使用される。例えば、ＶｖａＬ及びＶｖａは、それぞれＡ状態のオフセット検証レベル及び目標検証レベルであり、ＶｖｂＬ及びＶｖｂは、それぞれＢ状態のオフセット検証レベル及び目標検証レベルである。プログラミングの際、目標状態（例えばＡ状態記憶素子）としてＡ状態へとプログラミング中の記憶素子の閾値電圧がＶｖａＬを超えると、例えば０Ｖといった名目プログラム又は非禁止レベルと、例えば２〜３ｖといった完全禁止レベルとの間である０．６〜０．８ＶなどのレベルにＶｂｌを引き上げることにより、プログラミング速度が低下する。こうして、閾値電圧の大幅な増大を避けることにより、精度が向上する。閾値電圧がＶｖａに達すると、記憶素子はそれ以上プログラムされないようにロックアウトされる。同様に、Ｂ状態記憶素子の閾値電圧がＶｖｂＬを超えると、プログラミング速度が低下し、閾値電圧がＶｖｂに達すると、記憶素子はそれ以上プログラムされないようにロックアウトされる。１つの手法では、何らかのオーバーシュートが許容されるのが典型的であることから、最上位状態に対して低速プログラミングモードが使用されない。それに対し、消去状態よりも上、及び最上位状態よりも下のプログラム状態の場合には、低速プログラミングモードを使用することができる。
【００９７】
さらに、前述のプログラミング技術の例では、目標データ状態へとプログラムされるにつれて、記憶素子の閾値電圧が引き上げられる。ただし、目標データ状態にプログラムされるにつれて記憶素子の閾値電圧が低下するプログラミング技術を使用することもできる。記憶素子の電流を測定するプログラミング技術を使用することもできる。本明細書の概念は、異なるプログラミング技術に適合させることができる。
【００９８】
図８Ｂは、プログラミング動作中に選択ワードラインに印加される一連のプログラムパルス及び検証パルスを示す。プログラミング動作が複数のプログラム反復を含んでもよく、その場合、各々の反復によって選択されたワードラインに１つ以上のプログラムパルス（電圧）が印加され、続いて１つ以上の検証電圧が印加される。１つの可能な手法では、連続的な反復でプログラム電圧がステップアップされる。さらに、プログラム電圧は、例えば６〜８Ｖのパス電圧（Ｖｐａｓｓ）レベルを有する第１の部分と、例えば１２〜２５Ｖのプログラムレベルにある後続の第２の部分とを含み得る。例えば、第１、第２、第３及び第４のプログラムパルス８００、８０２、８０４及び８０６は、Ｖｐｇｍ１、Ｖｐｇｍ２、Ｖｐｇｍ３及びＶｐｇｍ４といったプログラム電圧をそれぞれ有する。各プログラムパルスの後に、１組の１つ以上の検証電圧が提供されてもよい。いくつかの実施形態では、異なる状態へとプログラミング中のメモリセルを検証する目的で１つの検証パルスが使用される。例えば、Ａ状態を目標とするメモリセルがＶｖａに達したかどうか、Ｂ状態を目標とするメモリセルがＶｂａに達したかどうか、及びＣ状態を目標とするメモリセルがＶｖｃに達したかどうかを検証するために、１つの検証パルスＶｖｅｒｉｆｙが使用され得る。いくつかの実施形態では、プログラムパルスの間に２つ以上の検証パルスが存在してもよい。例えば、Ａ状態及びＢ状態を検証するために１つのパルスが使用され、Ｃ状態及びＤ状態などを検証するために第２のパルスが使用され得る。場合によっては、最下位プログラム状態（例えばＡ状態）に達した記憶素子が存在しないことも考えられることから、１つ以上の初期プログラムパルスの後に検証パルスが続かない。その後、プログラム反復で、例えば、Ａ状態を対象とする検証パルスを使用し、続いてＡ状態及びＢ状態を対象とする検証パルスを使用するプログラム反復を実行し、続いてＢ状態及びＣ状態を対象とする検証パルスを使用するプログラム反復を実行してもよい。
【００９９】
一実施形態では、メモリセルの読み出し又は検証を行いながら、メモリセルのゲートとソースとの間で異なる電圧が印加される。例えば、同じ検証動作中に異なる閾値電圧を検証するために、メモリセルのゲートとソースとの間で異なる電圧が印加される。別例を挙げると、クロスカップリングの影響に対して異なる量の補正を適用するために、メモリセルのゲートとソースとの間で異なる電圧が印加される。一実施形態では、１つのＮＡＮＤストリング上にあるメモリセルが、自身の閾値電圧が少なくともＶｖａであるかどうかを判定するためにテストされると同時に、別のＮＡＮＤストリング上にあるメモリセルが、自身の閾値電圧が少なくともＶｖｂであるかどうかを判定するためにテストされる。同時に、第３のＮＡＮＤストリング上にある第３のメモリセルが、自身の閾値電圧がＶｖｃよりも高いかどうかを判定するためにテストされてもよい。
【０１００】
異なる選択されたメモリセルに対する異なる条件の適用
【０１０１】
図９Ａは、メモリセルの異なるストリングで選択されたメモリセルに異なるゲート・ソース間電圧を印加できる回路の概略図である。この概略図は、一実施形態の原理を説明する目的で使用される。選択されたワードライン（例えばＷＬ２）には電圧Ｖｃｇｒｖが印加され得るのに対し、非選択ワードラインにはＶｒｅａｄが印加され得る。この回路は、電圧ＶＤ、ＶＤ−Δ、ＶＳ、及びＶＳ−Δをメモリセルのストリングに接続するためのスイッチＳ１〜Ｓ８を有する。なお、２つよりも多くのストリングが存在してもよい。また、本実施例では、メモリセルのストリングが共通ソースラインによって接続されていないという点にも留意されたい。
【０１０２】
スイッチＳ２及びＳ５は、ＶＤ・ＶＳ間が１つのストリングでつながるように閉じていてもよい。或いは、スイッチＳ１及びＳ６は、（ＶＤ−Δ）・（ＶＳ−Δ）間またはＶＤ・ＶＳ間がそのストリングでつながるように閉じていてもよい。そのため、選択されたメモリセルのＶｄｓは、どちらのスイッチ構成でもほぼ同じとなる。ただしＶｇｓは、一方がＶｃｇｒｖ−ＶＤ、他方がＶｃｇｒｖ−ＶＤ＋Δとなる。したがってＶｇｓは、Ｖｄｓを変えなくても変えることができる。スイッチＳ３、Ｓ４、Ｓ７及びＳ８は、メモリセルの他方のストリングでも同様の方法で使用することができる。したがって、選択されたワードラインに同じＶｃｇｒｖを印加しながら、これらのストリングに異なるＶｇｓを印加することができる。その結果、選択されたワードラインに同じＶｃｇｒｖを印加しながら、２つの異なる閾値電圧をテストすることができる。
【０１０３】
図９Ｂは、読み出し動作中に異なる電圧が印加されるＮＡＮＤストリングの概略図である。例を挙げると、この回路は、異なる量のクロスカップリング補正を同じワードライン上にある異なるメモリセルに実施するために、読み出し又はプログラム検証中に、同じワードライン上にある異なるメモリセルを対象に異なる閾値電圧を検証するときに使用され得る。この回路は、２つの異なる閾値電圧を同時に読み出すことを伴う他の用途を有してもよい。
【０１０４】
ＮＡＮＤストリングは、共通ソースラインによって一端で電気的に接続されている。他端では、各ＮＡＮＤストリングが、別々のビットラインに電気的に接続されている。図を分かりにくくするのを避けるために、メモリセルの行のゲートを電気的に接続するワードラインは示されていない。選択されたワードラインと関連付けられているメモリセルは、読み出し又は検証のために選択される。即ち、これらのメモリセルの各々が、検証（又は読み出し）動作中にある基準電圧と比較される自身の閾値電圧を有する。異なるメモリセルが、少なくとも２つの異なる基準電圧と比較される閾値電圧を有し得る。例えば、図８Ａを手短に参照すると、あるメモリセルがＶｖａと比較される閾値電圧を有する一方で、別のメモリセルはＶｖｂと比較される閾値電圧を有する。そして第３のメモリセルが、Ｖｖｃと比較される閾値電圧を有し得る。例えば、この比較がメモリセルのプログラミングの検証段階で実行されると、各メモリセルを同時に検証することができる。例えば、図８Ｂを参照すると、各プログラムパルスの後、プログラミング中の全メモリセルの閾値電圧をテストするために、１つの検証信号（Ｖｖｅｒｉｆｙ）が選択されたワードラインに印加される。そのため、プログラムパルスの間に使用される検証動作が少ないという点で、時間を節約することができる。さらに、必要とされる検証動作が少ないので、電力も節約することができる。
【０１０５】
図９Ｂを再度参照すると、読み出しパス電圧（例えばＶｒｅａｄ）が非選択ワードラインに印加される一方で、読み出し基準電圧（例えばＶｃｇｒｖ）が選択されたワードラインに印加される。そのため、選択されたメモリセルの各々が、自身のゲートに印加されたＶｃｇｒｖを有する。読み出しパス電圧（Ｖｒｅａｄ）とは、非選択メモリセルのプログラミング目標状態に関係なく、そのメモリセルを（例えば電流を通すために）オンにする電圧レベルのことである。あるメモリセルのグループでは、自身のビットラインがＶｓにバイアスされ、別のグループでは、自身のビットラインがＶｓ−Δにバイアスされる。例えば、ある閾値電圧でテスト中のメモリセルでは、自身のビットラインがＶｓにバイアスされるのに対し、異なる閾値電圧でテスト中のメモリセルでは、自身のビットラインがＶｓ−Δにバイアスされる。なお、さらに別の電圧を自身のビットラインに印加することにより、さらに他のメモリセルをさらに別の閾値電圧でテストできる可能性がある。本実施形態では、電圧Ｖｓｏｕｒｃｅが共通ソースラインに印加される。電圧Ｖｓｏｕｒｃｅは、ビットラインに印加される電圧よりも高い。そのため、伝導電流（Ｉｃｅｌｌ）は、ソースラインからビットラインへと流れる。実質的に、メモリセルの最下部がドレインとして機能し、メモリセルの最上部がソースとして機能する。選択されたメモリセルのうちの１つのゲート、ソース及びドレインがラベル付けされている。なお、選択されたメモリセルは、自身の閾値電圧がゲート・ソース間電圧と同じかそれ以下である場合にオンになる。また、先述のとおり、説明上の一貫性確保のために、図９Ｂの最下部でＮＡＮＤストリングに接続されるラインは、メモリセルの最下部がドレインとして機能している場合であっても、共通ソースラインと称する。一実施形態では、電圧バイアスのＶｇｓとＶｄｓとの両方に応じてセルのＶｔが測定される。なお、Δが比較的小さい場合には、印加されたＶｓを有するビットライン上のメモリセルのＶｄｓが、印加されたＶｓ−Δを有するビットラインのＶｄｓに非常に近くなる。
【０１０６】
図９Ｃは、検証動作中に全体に印加される異なる電圧を有するＮＡＮＤストリングの概略図である。例を挙げると、この回路は、異なる量のクロスカップリング補正を同じワードライン上にある異なるメモリセルに実施するために、読み出し又はプログラム検証中に、同じワードライン上にある異なるメモリセルを対象に異なる閾値電圧を検証するときに使用され得る。この回路は、２つの異なる閾値電圧を同時に読み出すことを伴う他の用途を有してもよい。この構造は、図９Ｂの構造と同様である。ただし、ビットラインに印加された電圧は、共通ソースラインに印加された電圧よりも高い。そのため、選択されたメモリセルの最上部はドレインとして機能し、選択されたメモリセルの最下部はソースとして機能する。本実施形態では、伝導電流がビットラインからソースラインへと流れる。読み出しパス電圧（Ｖｒｅａｄ）が非選択ワードラインに印加される一方で、読み出し基準電圧（Ｖｃｇｒｖ）が選択されたワードラインに印加される。選択されたメモリセルのうちの１つは、自身のゲート、ソース及びドレインラベル付けされている。なお、ドレイン及びソースは、電圧がＮＡＮＤストリングに印加されている方法によって、図９Ｂとは入れ替わっている。
【０１０７】
あるメモリセルのグループでは、自身のビットラインがＶｄにバイアスされるのに対し、別のメモリセルのグループでは、自身のビットラインがＶｄ＋Δにバイアスされる。例えば、ある閾値電圧でテスト中のメモリセルは、自身のビットラインがＶｄにバイアスされるのに対し、異なる閾値電圧でテスト中のメモリセルは、自身のビットラインがＶｄ＋Δにバイアスされる。なお、本実施例では、選択されたワードライン上の各メモリセルが、同じゲート・ソース間電圧を受ける。即ち、全ての選択されたメモリセルが同じゲート電圧を有し、ＮＡＮＤストリングは共通ソースラインによって結合される。ただし、自身のドレイン・ソース間電圧は、ビットラインに印加された異なる電圧によって様々であり得る。セルのＶｔは、電圧バイアスのＶｄｓに応じて測定される。
【０１０８】
なお、メモリセルの閾値電圧は、ドレイン電圧の関数であってもよい。例えば、ドレイン誘起障壁低下（ＤＩＢＬ）と呼ばれる現象によって、電界効果トランジスタ（ＦＥＴ）の閾値電圧が変わってもよい。装置によっては、ドレイン電圧が上昇すると閾値電圧が下がる。装置によっては、ドレイン電圧が上昇すると、閾値電圧を下げる効果を有する空乏領域が増大する。
【０１０９】
一実施形態では、いくつかのビットラインに、選択されたメモリセルにＤＩＢＬをほとんど、或いは全く生じさせない電圧が印加される。かかるメモリセルは、自身の閾値電圧がＶｇｓ未満である場合にオンになる。ただし、他のビットラインには、それよりも高い電圧が印加され、選択されたメモリセルの閾値電圧を効果的に下げられるだけのＤＩＢＬが起こる。そのため、それらのメモリセルは、自身の実際の閾値電圧がＶｇｓよりわずかに低い場合であってもオンになり得る。
【０１１０】
以下の例は、説明目的で使用される。自身の閾値電圧が３．０Ｖ未満かどうかを判定するためにテストされ得るメモリセルもあれば、自身の閾値電圧が３．５Ｖ未満かどうかを判定するためにテストされ得るメモリセルもある。選択されたワードラインに３．０Ｖの電圧、そして非選択ワードラインに読み出しパス電圧が印加され得る。共通ソースラインは接地され得る。３．０Ｖの閾値電圧でテスト中のメモリセルのビットラインは、ＤＩＢＬをほとんど、或いは全く起こさない電圧にバイアスされる。３．５Ｖの閾値電圧でテスト中であり得るメモリセルのビットラインは、少なくともＤＩＢＬが起きないときの自身の閾値電圧が３．５Ｖ付近であるという仮定の下において、閾値電圧を約０．５Ｖ下げるためにある量のＤＩＢＬを起こす電圧にバイアスされてもよい。そのため、選択されたワードラインに３．０Ｖが印加される場合には、３．５Ｖの閾値電圧でテスト中のメモリセルは、自身の閾値電圧が３．５Ｖ未満であればオンになるが、自身の閾値電圧が３．５Ｖよりも高いとオンにならない。なお、ＤＩＢＬによって別の閾値電圧シフトを起こすために異なる電圧をビットラインに印加することにより、他のメモリセルをさらに別の閾値電圧でテストできる可能性がある。
【０１１１】
図１０は、異なるＮＡＮＤストリングに異なる電圧を印加することによって異なるＮＡＮＤストリングにおけるメモリセルの条件を検出するプロセスの一実施形態のフローチャートである。なお、一実施形態では、ＮＡＮＤストリングに印加される異なる電圧によって、検証中又は読み出し中の各メモリセルのＶｇｓが異なる。なお、別の実施形態では、ＮＡＮＤストリングに印加される異なる電圧により、検証中又は読み出し中の各メモリセルのＶｄｓが異なる。図９Ｂ及び図９Ｃの回路例を参照しながら、図１０について説明する。どちらの回路が使用されてもよい。ただし、図１０のプロセスは、それらの回路に限定されない。
【０１１２】
ステップ９０１で、ＮＡＮＤストリングに印加する適切な電圧が判定される。一実施形態では、これにより、所与のビットラインにＶｓを印加するかＶｓ−Δを印加するかが判定される。一実施形態では、これにより、所与のビットラインにＶｄを印加するかＶｄ＋Δを印加するかが判定される。なお、３つ又はそれ以上の異なる電圧がＮＡＮＤストリングに印加できる可能性がある。適切な電位差を判定することについて、以下さらに詳述する。
【０１１３】
ステップ９０２で、第１の電位差が第１のＮＡＮＤストリングにもたらされる。例えば、ビットラインにＶｓが印加される一方で、ソースラインには、Ｖｓよりも大きい電圧が印加される。そのため、伝導電流（存在する場合）は、ソースラインからビットラインへと流れ得る。別例を挙げると、Ｖｄがビットラインに印加されるのに対し、ソースラインにはＶｄ未満の電圧（例えば接地）が印加される。そのため、伝導電流（存在する場合）は、ビットラインからソースラインへと流れ得る。一実施形態では、第１のＮＡＮＤストリングが、第１の閾値レベルで検証中のメモリセルを有する。例えば、自身の閾値電圧がＶｖａよりも高いかどうか判定される。
【０１１４】
９０４で、第２の電位差が第２のＮＡＮＤストリングにもたらされる。例えば、ビットラインにＶｓ−Δが印加されるのに対し、ソースラインには、Ｖｓ−Δよりも高い電圧が印加される。ソースラインは全てのビットラインで共通なので、ソースライン電圧はステップ９０２と同じとなる。別例を挙げると、ビットラインにＶｄ＋Δが印加されるのに対し、ソースラインには、Ｖｄ＋Δ未満の電圧（例えば接地）が印加される。一実施形態では、第２のＮＡＮＤストリングが、第２の閾値レベルで検証中のメモリセルを有する。例えば、自身の閾値電圧がＶｖｂよりも高いかどうかが判定される。
【０１１５】
任意のステップ９０６で、第３の電位差が、第３のＮＡＮＤストリングにもたらされる。例えば、ビットラインにＶｓ−２Δが印加されるのに対し、ソースラインには、Ｖｓ−２Δよりも高い電圧が印加される。別例を挙げると、ビットラインにＶｄ＋２Δが印加されるのに対し、ソースラインには、Ｖｄ＋２Δ未満の電圧（例えば接地）が印加される。一実施形態では、第３のＮＡＮＤストリングが、第３の閾値レベルで検証中のメモリセルを有する。例えば、自身の閾値電圧がＶｖｃよりも高いかどうかが判定されている。
【０１１６】
ステップ９０２、９０４及び９０６は、一緒に実行されてもよい。なお、選択されたワードライン沿いには何千もの選択されたメモリセルが存在し得る。そのため、ステップ９０２は、多くの異なるＮＡＮＤストリングに同時に適用され得る。同様に、ステップ９０４及び９０６（実行される場合）も、多くの異なるＮＡＮＤストリングに実行され得る。
【０１１７】
ステップ９０８で、選択されたワードラインに読み出し基準電圧が印加され、これによって、第１及び第２の電位差が生じる。例えば、選択されたワードラインにＶｃｇｒｖが印加され得る一方で、共通ソースラインにはＶｓｏｕｒｃｅが印加され、ビットラインには、Ｖｓ又はＶｓ−Δのどちらかが印加される。或いは、選択されたワードラインにＶｃｇｒｖが印加され得る一方で、共通ソースラインにはＶｓｏｕｒｃｅが印加され、ビットラインには、Ｖｄ又はＶｄ−Δが印加される。そのため、選択されたメモリセルのゲートに単一の基準電圧が印加されてもよい。
【０１１８】
ステップ９１０で、第１の不揮発性記憶素子の閾値電圧が第１の基準電圧よりも高いか低いかを判定するために、第１の電位差及び読み出し電圧に応答して第１の不揮発性記憶素子の第１の条件が検出される。例えば、閾値電圧がＶｖａよりも高いかどうかを判定するために、メモリセルの伝導電流が検出される。
【０１１９】
ステップ９１２で、第２の不揮発性記憶素子の閾値電圧が第２の基準電圧よりも高いか低いかを判定するために、第２の電位差及び読み出し電圧に応答して第２の不揮発性記憶素子の第２の条件が検出される。第２の基準電圧は、第１の基準電圧と異なってもよい。例えば、閾値電圧がＶｖｂよりも高いかどうかを判定するために、メモリセルの伝導電流が検出される。なお、第１及び第２の基準電圧が検証レベルであることは必須でない。例えば、第１の基準電圧がＶｖａ＋Δ、第２の基準電圧がＶｖａ−Δであってもよい。また、第１及び第２の基準電圧が異なることも必須ではない。例えば、図１０のプロセスは、異なる量のクロスカップリング補正を実施する目的で使用されてもよい。この場合、第１及び第２の基準電圧は同じであってもよい。例えば、このプロセスで、各メモリセルに異なる量のクロスカップリング補正を実施しながら、２つの異なるメモリセルの閾値電圧がＶｖａよりも高いかどうかをテストできる可能性がある。
【０１２０】
任意のステップ９１４で、第３の不揮発性記憶素子の閾値電圧が第３の基準電圧よりも高いか低いかを判定するために、第３の電位差及び読み出し電圧に応答して第３の不揮発性記憶素子の第３の条件が検出される。一実施形態では、第３の基準電圧が、第１及び第２の基準電圧とは異なる。例えば、閾値電圧がＶｖｃよりも高いかどうかを判定するために、メモリセルの伝導電流が検出される。
【０１２１】
図１１Ａは、ビットラインをソースライン電圧よりも低い電圧に充電するための検出モジュール４８０の一実施形態のブロック図である。検出モジュール４８０は、図１０のステップ９０２、９０４又は９０６のうちのいずれかを実装する際に使用され得る。例えば、検出モジュール４８０は、ビットライン上で特定の電圧を確立する目的で使用され得る。別の回路（図１１Ａに図示せず）がソースライン上で特定の電圧を確立してもよい。そのため、検出モジュール４８０は、ＮＡＮＤストリングで特定の電位差を生じさせる目的で使用されてもよい。ビットラインの電圧は、ソースライン電圧未満であってもよい。検出モジュール４８０は、図９Ｂの回路例におけるＶｓとＶｓ−Δとを確立する目的で使用できる可能性がある。
【０１２２】
検出モジュール４８０は、電流シンク１１３０、電流源１２３０、電流センス１１３２、及び制御回路１１３４を有する。電流シンク１１３０は、逆検出目的で使用され得る。そして、異なる電圧をビットラインに印加するための１からｎ個の異なるビットライン電圧セットアップを含み得る。電流源１２３０は、順検出目的で使用され得る。そして、異なる電圧をビットラインに印加するための１からｎ個の異なる電圧セットアップを含み得る。制御回路１１３４は、電流シンク１１３０をビットラインに接続するためのスイッチＳ１１を制御する。制御回路１１３４は、電流源１２３０をビットラインに接続するためのスイッチＳ１３を制御する。制御回路１１３４は、電流センス１１３２をビットラインに接続するためのスイッチＳ１２を制御する。一実施形態において、制御回路１１３４は、電流シンク１１３０をビットラインに接続してＩｃｈａｒｇｅＢをシンクし、電圧を目標電圧に下げる。電流センスは、図６の検出モジュールの検出回路４７０の一実施態様である。図２４の回路にさらなる詳細が記載されている。他の実施態様も可能である。図１１Ｂは、メモリセルの閾値電圧を検出する際の電流の方向を示す図１１Ａの検出モジュール４８０のブロック図である。
【０１２３】
制御回路１１３４はデータを受け取り、このデータは、ビットラインがどの電圧レベルまで充電されるべきかを判定する目的で使用される。一実施形態では、このデータが、検証中の基準レベルに基づく。例えば、このデータは、Ｖｖａ、Ｖｖｂ、Ｖｖｃ又は別の基準レベルのうちどれが検証中かを示し得る。一実施形態では、このデータが、所望されるクロスカップリング補正の量に基づく。例えば、このデータは、所望される補正が少量か多量かを示し得る。一実施形態では、クロスカップリング補正が近傍メモリセルのＶｔに基づく。一実施形態では、クロスカップリング補正が、近傍メモリセルのプログラミング目標状態に基づく。そのため、このデータは、Ｖｔに基づき、近傍メモリセルの実際のデータ状態又は予定のデータ状態を示し得る。以下、さらに詳しく説明する。一実施形態では、このデータが、読み出し中のメモリセルの以前の読み出しに基づく。例えば、このデータは、メモリセルが目標Ｖｔよりも高い／低い閾値電圧を有すると以前に判定されたかどうかを示す可能性がある。
【０１２４】
図１２Ａは、ビットラインをソースライン電圧よりも高い電圧に充電するための検出モジュール４８０の一実施形態のブロック図である。検出モジュール４８０は、図１０のステップ９０２、９０４又は９０６のうちのいずれかを実装する際に使用され得る。例えば、検出モジュール４８０は、ＮＡＮＤストリングで特定の電位差を生む目的で使用され得る。検出モジュール４８０は、電流源１２３０と電流センス１１３２とを有する。スイッチＳ２１は、電流源１２３０をビットラインに接続する。スイッチＳ２２は、電流センス１１３２をビットラインに接続する。図１２Ｂは、メモリセルの閾値電圧を検出する際の電流の方向を示す図１２Ａの検出モジュール４８０のブロック図である。図１１Ａの回路と同様、制御回路１１３４はデータを受け取り、このデータは、ビットラインがどの電圧レベルまで充電されるべきかを判定する目的で使用される。検出モジュール４８０は、図９Ｃの回路例におけるＶｄとＶｄ＋Δとを確立する目的で使用できる可能性がある。
【０１２５】
図１３Ａは、検証中の状態に基づき、ＮＡＮＤストリングに印加するのに適切な電圧を判定するプロセスの一実施形態のフローチャートである。このプロセスは、図１０のステップ９０１の一実施形態である。このプロセスは、検証中の全てのメモリセルに対して実行することができる。ステップ１２０２で、どの状態が検証中であるかが判定される。一実施形態では、検出モジュール４８０に接続されているラッチが、選択されたメモリセルのプログラミング目標状態を示すデータを保持する。このラッチは、少なくとも、メモリセルがプログラミング中であり、検証レベルを判定する目的で自身の値を使用できる限り、この値を維持し得る。一実施形態では、このラッチのデータが、図１１Ａ又は図１２Ａのどちらかの制御回路１１３４に入力されるデータである。
【０１２６】
ステップ１２０４で、検証中の状態に基づき、ビットラインに印加するのに適切な電圧が判定される。一実施形態において、制御回路１１３４は、ビットラインに印加するのに適切な電圧を判定する。なお、本実施形態では、全てのメモリセルが共通ソースラインによって接続されているものと想定される。そのため、ビットラインに印加する電圧を判定することにより、実質的に、ＮＡＮＤストリングに印加する電圧が判定される。ビットライン電圧を判定及び制御する一実施形態に関するさらなる詳細を以下に述べる。
【０１２７】
図１３Ｂは、読み出し中にクロスカップリングを補正するためにＮＡＮＤストリングに印加するのに適切な電圧を判定するプロセスの一実施形態のフローチャートである。このプロセスは、図１０のステップ９０１の一実施形態である。本実施形態では、判定が近傍メモリセルの閾値電圧に基づく。このプロセスは、読み出し中のあらゆるメモリセルに対して実行することができる。ステップ１２１２で、近傍メモリセルの閾値電圧又は状態が判定される。一実施形態では、自身のＶｔに関する何らかの情報を得るために、近傍メモリセルが読み出される。近傍メモリセルの正確な状態を把握することは必須でない。以下、さらに詳しく説明する。一実施形態では、図１１Ａ又は図１２Ａのどちらかの制御回路１１３４に入力されるデータが、近傍メモリセルの閾値電圧を示す。
【０１２８】
ステップ１２１４で、近傍メモリセルのＶｔによってクロスカップリングを補正するためにビットラインに印加するのに適切な電圧が判定される。一実施形態において、制御回路１１３４は、ビットラインに印加するのに適切な電圧を判定する。例えば、入力データは、近傍メモリセルの閾値電圧が「高い」か「低い」かである可能性がある。高い場合には、クロスカップリングの第１の補正量を達成するために、第１の電圧がビットラインに印加される。低い場合には、クロスカップリングの第２の補正量を達成するために、第２の電圧がビットラインに印加される。
【０１２９】
図１３Ｃは、プログラミング中にクロスカップリングを補正するためにＮＡＮＤストリングに印加するのに適切な電圧を判定するプロセスの一実施形態のフローチャートである。このプロセスは、図１０のステップ９０１の一実施形態である。本実施形態では、判定が、近傍メモリセルのプログラミング目標閾値電圧に基づく。このプロセスは、プログラミング中のあらゆるメモリセルに対して実行することができる。ステップ１２２４で、近傍メモリセルのプログラミング目標状態が判定される。一実施形態では、近傍メモリセルの予定されたプログラミング目標状態を示すデータを保持するラッチが存在する。一実施形態では、このラッチのデータが、図１１Ａ又は図１２Ａのどちらかの制御回路１１３４に入力されるデータである。
【０１３０】
ステップ１２２４で、後で行われる近傍メモリセルのプログラミングによってクロスカップリングを補正するためにビットラインに印加するのに適切な電圧が判定される。一実施形態において、制御回路１１３４は、ビットラインに印加するのに適切な電圧を判定する。例えば、入力データは、近傍メモリセルの閾値電圧が「高い」か「低い」かである可能性がある。高い場合には、クロスカップリングの第１の補正量を達成するために、第１の電圧がビットラインに印加される。近傍メモリセルの閾値電圧が低い場合には、クロスカップリングの第２の補正量を達成するために、第２の電圧がビットラインに印加される。
【０１３１】
図１３Ｄは、ＮＡＮＤストリングに印加するのに適切な電圧をメモリセルの閾値電圧に関する以前の判定に基づいて判定するプロセスの一実施形態のフローチャートである。このフローチャートは、閾値電圧を任意の所望精度で特定するバイナリ検索を実行する目的で使用され得る。バイナリ検索を実行することについて、以下で十分に説明する。図１３Ｄのプロセスは、図１０のステップ９０１の一実施形態である。このプロセスは、読み出し中のあらゆるメモリセルに対して実行することができる。ステップ１２３２で、選択されたメモリセルの閾値電圧の以前の読み出しに関する情報にアクセスする。例えば、ラッチが、選択されたメモリセルの伝導電流を基準電流と以前に比較したときの結果を示す値を保持し得る。基準電流が目標Ｖｔでテストするように選択された場合、ラッチ内の値は、選択されたメモリセルの閾値電圧が目標Ｖｔよりも高いか低いかを示す。一実施形態において、このラッチから取得したデータは、図１１Ａ又は図１２Ａのどちらかの制御回路１１３４に入力されるデータである。
【０１３２】
ステップ１２３４で、Ｖｔの以前の読み出しに基づき、ビットラインに印加するのに適切な電圧が判定される。例えば、以前の読み出しでは、閾値電圧が目標Ｖｔよりも高いか低いかが判定されたものと仮定する。ビットラインに印加するある電圧が、目標閾値電圧＋Δでテストできる可能性がある。ビットラインに印加する別の電圧が、目標閾値電圧−Δでテストできる可能性がある。以前の読み出しが、閾値電圧が目標よりも下であることを示していた場合には、目標閾値電圧−Δでテストするために、ある電圧が印加される。以前の読み出しが、閾値電圧が目標よりも上であることを示していた場合には、目標閾値電圧＋Δでテストするために、ある電圧が印加される。
【０１３３】
図１４Ａは、ＮＡＮＤストリングで異なる電圧を確立するためのプロセスの一実施形態のフローチャートである。図１４Ａは、図１０のステップ９０２〜９０４の一実施態様である。図１４Ａは、異なるＮＡＮＤストリングに対して異なるＶｇｓが使用される一実施形態である。例えば、異なるＶｇｓを異なるメモリセルに印加することによって異なる閾値電圧を検出できる可能性がある。一実施形態では、異なる閾値電圧を検出するために、異なるＶｇｓ及びＶｄｓが印加される。或いは、異なるＶｇｓを異なるメモリセルに印加することによって異なる量のクロスカップリングを提供できる可能性がある。一実施形態では、異なる量のクロスカップリングを提供するために、異なるＶｇｓ及びＶｄｓが印加される。図１１Ａの回路は、図１４のプロセスを実装する際に使用されてもよい。
【０１３４】
ステップ１４０２で、共通ソースラインに電圧が印加される。例えば、図１１Ａを参照すると、電圧Ｖｓｏｕｒｃｅがソースラインに印加される。Ｖｓｏｕｒｃｅのレベル例が２．５Ｖである。なお、Ｖｄｄは、１．６Ｖなど低い電圧であってもよい。
【０１３５】
ステップ１４０４で、第１のメモリセルのグループのビットラインにＶｓが印加される。第１のグループは、閾値電圧が第１の電圧レベルと比較されているメモリセルを含み得る。第１のグループは、第１の量のクロスカップリング補正が所望されるメモリセルを含み得る。一例を挙げると、Ｖｓｏｕｒｃｅが２．５Ｖである場合、Ｖｓは２．１Ｖであり得る。Ｖｓを確立するために、制御回路１１３４は、第１の閉じスイッチＳ１３を閉じて電流源１２３０をビットラインに接続し得る。その後制御回路１１３４は、スイッチＳ１１を閉じて電流シンク１１３０をビットラインに接続し、目標電圧を達成する。制御回路１１３４は、ビットラインがＶｓになる時期を判定し、電流シンク１１３０をビットラインから切り離してビットラインをＶｓに保つ。
【０１３６】
ステップ１４０６で、第２のメモリセルのグループと関連付けられたビットラインにＶｓ−Δが印加される。第２のグループは、閾値電圧が第２の電圧レベルと比較されているメモリセルを含み得る。第２のグループは、第２の量のクロスカップリング補正が所望されるメモリセルを含み得る。一例を挙げると、Ｖｓｏｕｒｃｅが２．５Ｖである場合、Ｖｓ−Δは２．１Ｖであり得る。Ｖｓ−Δを確立するために、制御回路１１３４は、第１の閉じスイッチＳ１３を閉じて電流源１２３０をビットラインに接続し得る。その後制御回路１１３４は、スイッチＳ１１を閉じて電流シンク１１３０をビットラインに接続し、目標電圧を達成する。制御回路１１３４は、ビットラインがＶｓ−Δになる時期を判定し、電流シンク１１３０をビットラインから切り離してビットラインをＶｓ−Δに保ち得る。なお、ステップ１４０４及び１４０６は一緒に実行されてもよい。
【０１３７】
図１４Ｂは、ＮＡＮＤストリングで異なる電圧を確立するためのプロセスの一実施形態のフローチャートである。図１４Ｂは、図１０のステップ９０２〜９０４の一実施態様である。図１４Ｂは、異なるＮＡＮＤストリングに対して異なるＶｄｓが使用される一実施形態である。例えば、異なる閾値電圧を検出できる可能性がある。或いは、異なる量のクロスカップリングを提供できる可能性がある。図１４Ｂのプロセスは、図１２Ａの回路を使用してもよい。ただし必須ではない。図１４Ｂのプロセスは、検証中又は読み出し中のメモリセルを有する全てのＮＡＮＤストリングで同時に実行されてもよい。一実施形態では、異なるＶｄｓによって異なる量のＤＩＢＬが生じる。
【０１３８】
ステップ１４１２で、共通ソースラインに電圧が印加される。例えば、図１１Ａを参照すると、電圧Ｖｓｏｕｒｃｅがソースラインに印加される。Ｖｓｏｕｒｃｅのレベル例が１．２Ｖである。なお、Ｖｄｄは、２．５Ｖなど高い電圧であってもよい。
【０１３９】
ステップ１４１４では、第１のメモリセルのグループのビットラインにＶｄが印加される。第１のグループは、閾値電圧が第１の電圧レベルと比較されているメモリセルを含み得る。第１のグループは、第１の量のクロスカップリング補正が所望されるメモリセルを含み得る。一例を挙げると、Ｖｓｏｕｒｃｅが１．２Ｖである場合、Ｖｄは１．６Ｖであり得る。本実施例では、Ｖｄｓが約０．４Ｖである。Ｖｄを確立するために、制御回路１１３４は、スイッチＳ２１を閉じて電流源１２３０をビットラインに接続し得る。制御回路１１３４は、ビットラインがＶｄになる時期を判定し、電流源１２３０をビットラインから切り離してビットラインをＶｄに保ち得る。
【０１４０】
ステップ１４１６で、第２のメモリセルのグループと関連付けられたビットラインにＶｄ＋Δが印加される。第２のグループは、閾値電圧が第２の電圧レベルと比較されているメモリセルを含み得る。第２のグループは、第２の量のクロスカップリング補正が所望されるメモリセルを含み得る。電圧Ｖｄ＋Δにより、十分な量のＤＩＢＬが、第１と第２の電圧レベルの差分だけメモリセルの閾値電圧を変える（例えば下げる）。一例を挙げると、Ｖｄ＋Δが２．０Ｖ、Ｖｓｏｕｒｃｅが約１．２Ｖであり得る。したがって、Ｖｄｓは約０．８Ｖであり得る。Ｖｄ＋Δを確立するために、制御回路１１３４は、スイッチＳ２１を閉じて電流源１２３０をビットラインに接続し得る。制御回路１１３４は、ビットラインがＶｄ＋Δになる時期を判定し、電流源１２３０をビットラインから切り離してビットラインをＶｄ＋Δに保つ。なお、ステップ１４１４及び１４１６は一緒に実行されてもよい。
【０１４１】
図１５は、プログラミングプロセスの一実施形態を記載しているフローチャートであり、１つもしくは複数の検証ステップを含む。本明細書に開示された実施形態では、１回の検証動作中に複数の状態を検証することにより、プログラミング速度を上げることができる。ステップ１５０２で、プログラムされるメモリの部分が選択される。一実施態様では、これが、メモリ構造に適した１つ以上の書き込み単位であり得る。書き込み単位の一例は、ページと称される。他の実施形態では、他の単位及び／又は構造を使用することもできる。ステップ１５０４で、プログラミング前プロセスが使用されることがあり、そこでは、記憶素子の消耗を均一化し、以降の消去に対してより一貫した開始点を提供するために、アドレス指定されたメモリセルに非データ依存型プログラミングが施される。ステップ１５０６で、使用中の記憶素子の種類に適した消去プロセスが実行される。洗練された適切な消去プロセスの一例が、米国特許第５，０９５，３４４号明細書に記載されており、同文献は、参照により、その全体が本明細書に援用される。ステップ１５０８は、消去されたメモリセルの閾値電圧を実際の書き込み段階のより一定の開始範囲に入れることを目的としたソフトプログラミングプロセスを含む。一実施形態では、消去中（又はソフトプログラミング中）にメモリセルのいずれかが検証できない場合に、それらを論理アドレス空間からマッピングすることができる。この時点で、メモリはデータ条件付きプログラミング段階の準備ができている。
【０１４２】
ステップ１５１０で、プログラム電圧（Ｖｐｇｍ）が初期値に設定される。例えば、いくつかの実施形態で、図７ｂの階段波形が使用され、ステップ１５１０は初期パルスを設定することを含む。また、ステップ１５１０では、プログラムカウンタ（ＰＣ）がゼロに初期化される。ステップ１５２０で、プログラムパルスが印加される。例えば、ステップ１５２０の１回の反復は、図８Ｂのプログラムパルス８００を印加することを含む可能性がある。
【０１４３】
ステップ１５２２で、検証プロセスが実行される。検証プロセスは、一度に１つより多くの状態を検証してもよい。図８Ａを参照すると、一実施形態では、Ａ状態へとプログラミング中のいくつかのメモリセルがＶｖａレベルで検証される一方で、Ｂ状態へとプログラミング中の他のメモリセルはＶｖＢレベルで検証される。一実施形態では、検証が、雑検証／ファイン検証の並行検証である。図８Ａを参照すると、Ａ状態へとプログラミング中のいくつかのメモリセルがＶｖａＬレベルで検証される一方で、Ａ状態へとプログラミング中の他のメモリセルがＶｖａレベルで検証される。メモリセルの閾値が最終レベル（Ｖｖａ）を大きく下回る最初のプログラミングステップでは、雑プログラミングが適用される。ただし、メモリセルの閾値電圧がＶｖａＬに達した後は、ファインプログラミングが使用される。そのため、いくつかのメモリセルが雑プログラミングで検証されている一方で、他のメモリセルはファインプログラミングで検証されている。なお、コース／ファインプログラミングにより、いくつかのメモリセルがある状態（例えばＡ状態）かどうか検証中である一方で、他のメモリセルは別の状態（例えばＢ状態）かどうか検証中である。また、特定のメモリセルが自身の予定された状態へとプログラミング中であると検証されたら、それ以上プログラムされないようにロックアウトされてもよい。ステップ１５２２について以下さらに詳述されている。いくつかの実施形態では、ＶｖａＬ及びＶｖａ（例えば図８ａを参照）を同時に検出することができる。同様に、ＶｖｂＬ及びＶｖｂなどを一緒に検出してもよい。
【０１４４】
ステップ１５２４で、自身の閾値電圧がそのメモリセルの最終目標電圧にあることを全てのメモリセルが検証したかどうかが判定される。検証済みであれば、ステップ１５２６でプログラミングプロセスが正常に完了する（ステータス＝パス）。一部のメモリセルが検証されていない場合には、プログラムカウンタ（ＰＣ）が２０などの最大値未満かどうかが判定される。プログラムカウンタ（ＰＣ）が最大値以上である場合には（ステップ１５２８）、プログラムプロセスは失敗となる（ステップ１５３０）。プログラムカウンタ（ＰＣ）が最大値（例えば２０）未満である場合には、プログラムカウンタ（ＰＣ）が１増加し、ステップ１５３０で、プログラム電圧が次のパルスにステップアップされる。ステップ１５３０の後、プロセスはステップ１５２０にループバックし、次のプログラムパルスがメモリセルに印加される。
【０１４５】
図１６Ａは、プログラミング動作中にメモリセルを検証するプロセスの一実施形態のフローチャートである。このプロセスでは、逆検出が使用される。このプロセスは、図１５のプログラミングプロセスのステップ１５２２の一実施態様である。そのため、このプロセスは、プログラミングプロセスの各々の反復中に１回適用され得る。図１６Ｂは、図１６Ａの検証プロセス中にワードライン及びビットラインに印加される電圧の一実施形態を示すタイミング図である。なお、選択されたワードラインに印加された電圧は、プロセス実行中に変更される。例えば、Ａ状態及びＢ状態を検証するために電圧がレベル「Ａ／Ｂ」まで引き上げられ、その後、Ｃ状態及びＤ状態などを検証するために、レベル「Ｃ／Ｄ」に引き上げられる。以下、さらに詳しく説明する。
【０１４６】
ステップ１６０２で、共通ソースラインがＶｓｏｕｒｃｅにバイアスされる。一例を挙げると、ソースラインが２．５Ｖにバイアスされる。
【０１４７】
ステップ１６０４で、第１及び第２のビットラインが異なる電圧にバイアスされる。第１のグループは、Ｖｓが印加されるビットラインを含んでいる。第２のグループは、Ｖｓ−Δが印加されるビットラインを含んでいる。また、Ｖｓが印加されるビットラインを含んでいる第３のグループが存在してもよい。例えば、Ａ、Ｃ、Ｅ及びＧ状態へとプログラミング中のメモリセルのビットラインが第１のグループに入れられてもよい。Ｂ、Ｄ及びＦ状態へとプログラミング中のメモリセルのビットラインが第２のグループに入れられてもよい。消去されたままとなるメモリセルのビットラインが第３のグループに入れられてもよい。一実施形態では、第１のグループ（例えばＡ状態）のビットラインのうちの１つ、及び第２のグループ（例えばＢ状態）のビットラインのうちの１つが一度に検証されてもよい。ステップ１６０４で、第１のグループ内の全てのビットラインがＶｓにバイアスされてもよく、第２のグループ内のビットラインの全てがＶｓ−Δにバイアスされてもよく、第３のグループ内のビットラインの全てがＶｓｏｕｒｃｅにバイアスされてもよい。
【０１４８】
ステップ１６０６で、ソース側選択ゲート（ＳＧＳ）及びドレイン側選択ゲート（ＳＧＤ）に電圧が印加される。一例を挙げると、ＳＧＳ及びＳＧＤがＶｓｏｕｒｃｅ＋Ｖｔにバイアスされ、この場合、閾値電圧がＳＧＳトランジスタの閾値電圧である。
【０１４９】
ステップ１６０８で、Ｖｒｅａｄが非選択ワードラインに印加される。ステップ１６１０で、適切な読み出し電圧が選択されたワードラインに印加される。図１６Ｂを参照すると、選択されたワードラインにおける電圧は、Ａ状態とＢ状態とを検証するために、「Ａ／Ｂ」とラベル付されたレベルに引き上げられてもよい。このレベルにより、Ａ状態へとプログラミング中のメモリセルを検証するのに適したＶｇｓ、及びＢ状態へとプログラミング中のメモリセルを検証するのに適したＶｇｓが生成される。
【０１５０】
ステップ１６１２で、検証されるメモリセルのビットラインが検出される。検証中のメモリセルの閾値電圧が自身の目標状態よりも低い場合には、閾値電圧がオンになり、検知され得る相当量の電流を通す必要がある。例えば、図１１Ｂの電流センス１１３２は、メモリセルがＩｃｅｌｌに基づいて相当量の電流を通すかどうかを判定し得る。なお、他の検出技法が使用できる可能性もある。
【０１５１】
検証する状態が他にも存在する場合には（ステップ１６１４）、プロセスがステップ１６１０に戻る。ステップ１６１０で、選択されたワードラインにおける電圧が、検証中の状態に適したレベルに再び設定される。例えば、Ｃ状態及びＤ状態へとプログラミング中のメモリセルを検証するために、図１６Ｂで「Ｃ／Ｄ」とラベル付されたレベルに電圧が変更され得る。選択されたワードラインにおけるこのレベルにより、Ｃ状態へとプログラミング中のメモリセルを検証するのに適したＶｇｓ、及びＤ状態へとプログラミング中のメモリセルを検証するのに適したＶｇｓが生成される。Ｃ状態を目標とするセルは、Ｄ状態を目標とするセルとは異なるビットラインバイアスを有してもよい。
【０１５２】
全ての状態が検証されたら、プロセスは完了する。なお、全ての状態が検証されることは絶対的な要件ではない。例えば、プログラミングプロセスの初期段階では、最上位状態を検証する必要がない可能性がある。そのため、選択ワードライン電圧をレベル「Ｅ／Ｆ」及び「Ｇ」に引き上げることなくプロセスが終了できる可能性がある。同様に、プログラミングプロセスにおける以降の段階でも、最下位状態を検証する必要がない可能性がある。そのため、プロセスは、選択ワードライン電圧をレベル「Ａ／Ｂ」に引き上げることをスキップできる可能性がある。なお、予定された状態に達したことが検証されたメモリセルについては、さらなるプログラミングパルスによる影響を受けないように、プログラミングがロックアウトされてもよい。
【０１５３】
なお、図１６Ａは図１６Ｂの波形例と関連付けて記載されたものだが、プロセスはそれらの波形に制限されない。例えば、８つの状態より多い場合や少ない場合があり得る。また、一度に２つの状態を検証するのではなく、プロセスの各々の反復によって３つ以上の状態が検証できる可能性もある。
【０１５４】
また、ステップ１６０４は、選択されたワードラインに異なる電圧を印加することによって検証されるビットラインをバイアスすることを想定しているが、これは必須ではない。例えば、Ａ状態及びＢ状態を検証するときに、他の状態のビットラインがＶｓ及びＶｓ＋Δにバイアスされる必要はない。代わりに、それらのビットラインをＶｓｏｕｒｃｅにバイアスできる可能性がある。そして、Ａ状態及びＢ状態を検証した後に、Ｃ状態及びＤ状態を検証するために異なるバイアス条件の組をビットラインに印加できる可能性がある。
【０１５５】
図１７Ａは、プログラミング動作中にメモリセルを検証するプロセスの一実施形態のフローチャートである。これは、逆検出の一実施態様である。このプロセスは、図１５のプログラミングプロセスのステップ１５２２の一実施態様である。そのため、このプロセスは、プログラミングプロセスの各々の反復中に１回適用され得る。図１７Ｂは、図１７Ａの検証プロセス中にワードライン及びビットラインに印加される電圧の一実施形態を示すタイミング図である。図１７Ｂを参照すると、異なる状態を検証するために、ＳＧＳに印加された電圧が、「Ｃ」とラベル付されたレベルから「Ｂ」に変更され、その後「Ａ」へと変更されて、Ｃ状態、Ｂ状態、その後Ａ状態を検証する。他のレベルが、他の状態を検証する目的で使用できる可能性もある。このプロセスは、選択されたワードラインの電圧を変えるのではなく、ＳＧＳの電圧が変更されるという点で、図１６Ａのプロセスとは異なる。
【０１５６】
図１６Ａは、各回に、（例えば８つの状態のうち）２つの状態だけを同時検証する様子を記載している。４つの状態や全８つの状態ではなく２つの状態だけを同時に検証する理由は、セルのパンチスルーのリスクを下げるためである。セルのパンチスルーは、大きなバイアス条件の違いが原因で起こり得る現象で、セルの上で大きな電位差Ｖｄｓが生まれ得る。一実施形態では、セルのパンチスルーという課題を克服するためにドレイン側電圧が制御され、それによって同時に検証できる状態が増え得る。図１７Ａは、セルのパンチスルーを回避するためにドレイン側電圧を制御するプロセスの一実施形態のフローチャートである。
【０１５７】
図１７Ａ及び図１７Ｂを説明するに当たっては、図１８Ａ、図１８Ｂ、及び図１８Ｃを参照する。図１８Ａは、図１７ＡのプロセスでＣ状態を検証する際に印加される電圧例を示すいくつかのＮＡＮＤストリングの図である。図１８Ｂは、図１７ＡのプロセスでＢ状態を検証する際に印加される電圧例を示すいくつかのＮＡＮＤストリングの図である。図１８Ｃは、図１７ＡのプロセスでＡ状態を検証する際に印加される電圧例を示すいくつかのＮＡＮＤストリングの図である。
【０１５８】
図１７Ａのプロセスでは、ドレイン側電圧を制御してパンチスルーを回避するために、ソース側選択ライン（ＳＧＳ）に印加された電圧が使用される。この場合、全ての状態（例えば、図１７Ｂの実施例におけるＡ、Ｂ、Ｃ）が同時に検証されてもよい。そのため、選択ＷＬに１つの電圧だけが印加される（図１７Ｂを参照）。ＳＧＳが段階的に上昇するので、全ての状態がほぼ同時に検証され得る。そのため、この方法は、「疑似同時マルチステート検証」と称され得る。なお、メモリデバイスによっては、ＳＧＳのＲＣ遅延がワードラインのＲＣ遅延よりも短い場合があることから、ＳＧＳに対する電圧変更がワードラインに対する電圧変化よりも速い。
【０１５９】
ステップ１７０２で、共通ソースラインがＶｓｏｕｒｃｅにバイアスされる。一例を挙げると、ソースラインが２．５Ｖにバイアスされる。ステップ１７０４で、検証される状態に適切な電圧でビットラインがバイアスされる。例えば、消去状態、Ａ状態、Ｂ状態、及びＣ状態のビットラインが、各々異なるバイアスを受ける。一実施形態では、消去状態のビットラインが最も高いバイアスを受け、Ａ状態が次に高いバイアス、Ｂ状態がその次に高いバイアス、そしてＣ状態が最も低いバイアスを受ける。例えば、消去状態のビットラインは２．５Ｖにバイアスされ、Ａ状態のビットラインは２．０Ｖにバイアスされ、Ｂ状態のビットラインは１．５Ｖにバイアスされ、Ｃ状態のビットラインは１．０Ｖにバイアスされる。
【０１６０】
一実施形態では、ビットライン検証が、偶数ビットラインベース／奇数ビットラインベースでも実行される。例えば、図１７Ａのプロセスのうちの１つの実行時には、奇数ビットラインだけが検証される。この場合には、偶数ビットラインが、消去されたままとなる予定のメモリセルを有するビットラインと同じ電圧を有し得る。例えばＶｓｏｕｒｃｅ（例えば２．５）が、これらの「非選択」ビットラインに印加されてもよい。奇数ビットライン上にあるメモリセルを検証した後、図１７Ａのプロセスが、偶数ビットライン上にあるメモリセルを検証するために繰り返されてもよい。
【０１６１】
ステップ１７０６で、ドレイン側選択ゲート（ＳＧＤ）に電圧が印加される。一例を挙げると、ＳＧＤがＶｓｏｕｒｃｅ＋Ｖｔにバイアスされ、この場合、閾値電圧がＳＧＤトランジスタの閾値電圧である。なお、この時点では、ＳＧＳが接地点など比較的低い値で保たれる。この低値により、ＮＡＮＤストリングは電流を通さない。
【０１６２】
ステップ１７０８で、Ｖｒｅａｄが非選択ワードラインに印加され得る。ステップ１７１０で、適切な読み出し（又は検証）電圧が選択されたワードラインに印加される。この読み出し電圧は、Ｃ状態かどうか検証中のメモリセルを検証するのに十分である必要がある。例えば、Ｃ状態の閾値電圧が３．０Ｖであれば、４．０Ｖが選択されたワードラインに印加され得る。本実施例でＣ状態へとプログラミング中のメモリセルのビットラインに１．０Ｖが印加されたことを想起されたい。そのため、Ｃ状態メモリセルのＶｇｓは３．０Ｖとなる。なお、Ａ状態及びＢ状態を検証中のメモリセルのＶｇｓは、それらのメモリセルがオンになるのに十分な高さであり得る。ただし、この時点では、ＳＧＳに印加された信号が低いので、いずれのＮＡＮＤストリングも電流を通さない。図１７Ｂを参照すると、選択されたワードラインに印加された電圧が異なる状態を検証するために変化する必要はない。
【０１６３】
ステップ１７１２で、ソース側選択ゲートが、Ｃ状態かどうか検証中のメモリセルを有するＮＡＮＤストリングが導通するのに十分なレベルまで引き上げられる。図１７Ｂを参照すると、ＳＧＳがレベル「Ｃ」に引き上げられる。一例を挙げると、レベルＣは１．５Ｖ＋Ｖｔであり得る。この場合、閾値電圧がＳＧＳトランジスタの閾値電圧である。ＳＧＳをレベルＣに引き上げることにより、Ｃ状態かどうか検証中のメモリセルを有するＮＡＮＤストリングが導通する。ただし、Ｂ状態又はＡ状態のどちらかかどうか検証中のメモリセルを有するＮＡＮＤストリングは、電流を通さない。図１８Ａを参照すると、ＳＧＳが１．５Ｖ＋（ＳＧＳトランジスタの）閾値電圧であり、軽くオンであるＳＧＳトランジスタのソースは約１．５Ｖであるべきである。そのため、Ｃ状態とラベル付けされたＮＡＮＤストリングの下端は１．５Ｖであり、上端は１．０Ｖである。そのため、メモリセルのＶｄｓは約０．５Ｖである。ただし、Ｂ状態とラベル付けされたＮＡＮＤストリングの場合には、ＮＡＮＤストリングのそれぞれの先端に１．５Ｖが存在する。そのため、選択されたワードライン上のメモリセルは、自身の閾値電圧がＶｇｓ未満であっても強い電流を通さない。
【０１６４】
ステップ１７１４で、Ｃ状態へとプログラミング中のメモリセルのビットラインが検出される。検証中のメモリセルの閾値電圧が自身の目標状態よりも低い場合には、閾値電圧がオンになり、検知され得る相当量の電流を通す。例えば、図１１Ｂの電流センス１１３２は、メモリセルがＩｃｅｌｌに基づいて相当量の電流を通すかどうかを判定し得る。なお、他の検出技法が使用できる可能性もある。
【０１６５】
ステップ１７１５で、Ｃ状態かどうか検証中のメモリセルのビットラインの電圧が引き上げられ得る。例えば、ビットライン電圧は２．５Ｖに引き上げられる。これは、プロセスの以降のステップでパンチスルーが発生するのを防ぐのに役立ち得る。別の代替措置として、ビットラインがフロートされてもよい。
【０１６６】
ステップ１７１６で、ＳＧＳに印加された電圧が、Ｂ状態かどうか検証中のメモリセルを有するＮＡＮＤストリングを導通するのに十分なレベルまで引き上げられる。図１７Ｂを参照すると、ＳＧＳがレベル「Ｂ」に引き上げられる。一例を挙げると、ＳＧＳに印加された電圧は２．０Ｖ＋Ｖｔに引き上げられ、そこでは、閾値電圧がＳＧＳトランジスタの閾値電圧である。図１８Ｂを参照すると、Ａ状態、Ｂ状態、及びＣ状態とラベル付けされたＮＡＮＤストリング上のＳＧＳトランジスタのソースにおける電圧が全て約２．０Ｖである。ビットラインにも２．０Ｖが印加されることから、これは、Ａ状態とラベル付けされたＮＡＮＤストリング上で電流を通すのに十分ではないはずである。ただし、Ｂ状態とラベル付けされたＮＡＮＤストリングは、電流を通せるはずである。なお、Ｃ状態へとプログラミング中のメモリセルのビットラインが２．５Ｖに引き上げられた（又はフロートされた）ので、それらのＮＡＮＤストリングについては伝導電流が存在しないはずである。
【０１６７】
ステップ１７１８で、Ｂ状態へとプログラミング中のメモリセルのビットラインが検出される。検証中のメモリセルの閾値電圧が自身の目標状態よりも低い場合には、閾値電圧がオンになり、検知され得る相当量の電流を通す。例えば、図１１Ｂの電流センス１１３２は、メモリセルがＩｃｅｌｌに基づいて相当量の電流を通すかどうかを判定し得る。なお、他の検出技法が使用できる可能性もある。
【０１６８】
ステップ１７１９で、Ｂ状態かどうか検証中のメモリセルのビットラインの電圧が引き上げられ得る。例えば、ビットライン電圧は２．５Ｖに引き上げられる。これは、プロセスの以降のステップでパンチスルーが発生するのを防ぐのに役立ち得る。別の代替措置として、ビットラインがフロートされてもよい。
【０１６９】
ステップ１７２０で、ＳＧＳに印加された電圧が、Ａ状態かどうか検証中のメモリセルを有するＮＡＮＤストリングを通すのに十分なレベルまで引き上げられる。図１７Ｂを参照すると、ＳＧＳがレベル「Ａ」に引き上げられる。一例を挙げると、ＳＧＳに印加された電圧は２．５Ｖ＋Ｖｔに引き上げられ、そこでは、ＶｔがＳＧＳトランジスタの閾値電圧である。図１８Ｃを参照すると、Ａ状態、Ｂ状態、及びＣ状態とラベル付けされたＮＡＮＤストリング上のＳＧＳトランジスタのソースにおける電圧が全て約２．５Ｖである。自身のＮＡＮＤストリングには２．０Ｖしか印加されていないことから、これは、Ａ状態とラベル付けされたＮＡＮＤストリング上で電流を通すのに十分のはずである。ただし、Ｂ状態及びＣ状態へとプログラミング中のメモリセルのビットラインが２．５Ｖに引き上げられた（又はフロートされた）ので、それらのＮＡＮＤストリングについては伝導電流が存在しないはずである。
【０１７０】
ステップ１７２２で、Ａ状態へとプログラミング中のメモリセルのビットラインが検出される。検証中のメモリセルの閾値電圧が自身の目標状態よりも低い場合には、閾値電圧がオンになり、検知され得る相当量の電流を通す。可能な伝導電流（Ｉｃｅｌｌ）が点線で示されている。例えば、図１１Ｂの電流センス１１３２は、メモリセルがＩｃｅｌｌに基づいて相当量の電流を通すかどうかを判定し得る。なお、他の検出技法が使用できる可能性もある。この時点で全ての状態が検証され、プロセスが完了する。なお、予定された状態に達したことが検証されたメモリセルについては、さらなるプログラミングパルスによる影響を受けないように、プログラミングがロックアウトされてもよい。
【０１７１】
図１９は、逆検出を実行する際にＶｄｓの制御を支援するトランジスタを有するＮＡＮＤストリングの一実施形態の図である。図１９の回路は、異なる基準レベルを同時に検証するときに、パンチスルーを低減又は除去し得る。図１９の回路は、図１６Ａのプロセス及び図１６Ｂのタイミング図で使用され得る。例えば図１６Ｂでは、ＳＧＳ及びＳＧＳに対する電圧が、全状態を検出する間に１回昇圧される。これは、ＳＧＳが異なる状態を検出する間に異なる電圧に昇圧される図１７Ａ及び図１７Ｂに示された技法とは対照的にある。いくつかの実施形態では、図１９の回路が、２つよりも多くの状態をパンチスルーのリスクなく同時に検証する目的で使用される。一実施形態では、全ての状態が同時に検証される。
【０１７２】
図１９のＮＡＮＤストリングは、自身のゲートがＳＧＤトランジスタに接続された空乏型ＮＭＯＳトランジスタを含む。具体的には、空乏型ＮＭＯＳトランジスタのゲートがＳＧＤトランジスタのドレインに接続されている。本実施例では、ビットラインにＶｓが印加され、ソースラインに２．５Ｖが印加される。トランジスタＳＧＤのゲートには、２．５Ｖ＋Ｖｔｓｇｄが印加される（ＶｔｓｇｄはトランジスタＳＧＤの閾値電圧である）。トランジスタＳＧＳのゲートには、２．５Ｖ＋Ｖｔｓｇｓが印加される（ＶｔｓｇｓはトランジスタＳＧＳの閾値電圧である）。これにより、ノードＡが約Ｖｓとなり、ノードＢが約Ｖｓ−Ｖｔｈ  ＮＭＯＳとなる。ここでＶｔｈ  ＮＭＯＳは、ＮＭＯＳトランジスタの閾値電圧である。ＮＭＯＳトランジスタの閾値電圧が約−０．５Ｖである場合、ノードＢは約Ｖｓ＋０．５Ｖとなる。したがって、ＮＡＮＤストリングの電圧は、ビットラインの電圧よりも高い約０．５Ｖとなる。なお、ビットラインの電圧がＶｓ＋Δであれば、ノードＢにおける電圧は、Ｖｓ＋Δ＋０．５ｖとなるであろう。繰り返しになるが、ＮＡＮＤストリングの電圧は約０．５Ｖとなる。つまり、検証のために選択されたメモリセルのＶｄｓは約０．５Ｖであり得るということである。Ｖｄｓを比較的低い値に保つことが、パンチスルーを防ぎ得る。
【０１７３】
異なる量のクロスカップリング補正の実施
【０１７４】
本明細書に開示された、複数の状態を検証するための検出方式は、プログラミング又は読み出し時に、クロスカップリング補正のために使用することができる。クロスカップリング補正は、フローティングゲートに記憶された見かけ電荷量のシフトを補正する目的で使用することができる。この現象は、隣接するフローティングゲートに記憶された電荷に基づいた電場の結合が原因で発生し得る。このフローティングゲート同士の結合現象については、米国特許第５，８６７，４２９号明細書に記載されており、同文献は、参照により、その全体が本明細書に援用される。フローティングゲート同士の結合現象は、異なる時期にプログラムされた隣接メモリセルの組の間で最も顕著に発生する。例えば、第１のメモリセルが、一組のデータに対応する電荷量レベルを自身のフローティングゲートに加えるようにプログラムされる。続いて、１つ以上の隣接メモリセルが、第２の組のデータに対応する電荷量レベルを自身のフローティングゲートに加えるようにプログラムされる。１つ以上の隣接メモリセルがプログラムされた後、第１のメモリセルから読み出された電荷量レベルは、第１のメモリセルに結合されている隣接メモリセルに対するその電荷の影響により、プログラムされた時とは見かけ上異なる。隣接メモリセルからの結合は、読み出し中の見かけ上の電荷量レベルを十分な量だけシフトさせるので、記憶されたデータの読み出しエラーへとつながることがある。
【０１７５】
一実施形態では、読み出し動作中に、選択されたワードライン沿いの各メモリセルのビットラインが、近傍ワードライン上のメモリセルの読み出しＶｔに従って、或いは自身の読み出しＶｔが与えられた近傍のセルの推定状態に従ってバイアスされる。なお、近傍のセルの実際のプログラム状態がわからないこともある。また、近傍のセルによって誘発されたクロスカップリングは、自身の現在の閾値電圧の関数であってよく、自身のプログラム状態の関数ではあってはならない。一実施形態では、プログラミング中に、選択されたワードライン沿いの各メモリセルのビットラインが、近傍ワードライン上のメモリセルの予定状態に従ってバイアスされる。
【０１７６】
図２０は、読み込み中にクロスカップリング補正を実施するプロセスの一実施形態のフローチャートを示す。一般にこのプロセスは、選択されたメモリセルを読み出すときに、近傍ワードライン上のメモリセルの状態が及ぼす影響を補正する。このプロセスは、異なるビットラインに異なる電圧を印加する検出技法を用い得る。例えば、図１０、図１４Ａ又は図１４Ｂのプロセスが使用され得る。いくつかの実施形態では、逆検出が使用される。例えば、メモリセル電流は、図９Ｂで示された方向に流れ得る。いくつかの実施形態では、順検出が使用される。例えば、メモリセル電流は、図９Ｃで示された方向に流れ得る。
【０１７７】
以下の記載において、「目標ワードライン」という用語は、最終的に読み出されるメモリセルを有するワードラインを言及する。目標ワードラインは、ＷＬｎとも称され得る。ステップ２００２で、少なくとも高閾値電圧のグループと低閾値電圧のグループとを判定するために、目標ワードラインの近傍にあるワードライン上のメモリセルが読み出される。例えば、少なくとも高閾値電圧のグループと低閾値電圧のグループとを判定するために、ＷＬｎ＋１上のメモリセルが読み出される。例えば、消去状態又はＡ状態にあるメモリセルは低閾値電圧のグループとみなしてよく、Ｂ状態又はＣ状態にあるメモリセルは高閾値電圧のグループであるとみなしてよい。各メモリセルの正確な状態が判定される必要はない。例えば、閾値電圧がＶｒｂ（図８Ａを参照）よりも高いか低いかを判定するために、１回の読み出しが実行されてもよい。なお、メモリセルは、４つよりも多くの状態にプログラムされてもよい。また、所望されるのであれば、メモリセルを、自身の閾値電圧に基づいて２つよりも多くのグループに入れることもできる可能性がある。例えば、高さ、媒体、及び低閾値電圧のグループがあってもよい。
【０１７８】
ステップ２００４及び２００６で、選択されたメモリセルが読み出されるときに近傍メモリセルの閾値電圧の影響を補正するために、ビットラインに適切な電圧が印加される。例えば、近傍メモリセルが低閾値電圧のグループにある場合には、Ｖｓがビットラインに印加され得る。一方、近傍メモリセルが高閾値電圧のグループにある場合には、Ｖｓ−Δがビットラインに印加され得る。自身にＶｓ−Δが印加されたメモリセルでは、読み出し中に、自身の閾値電圧がΔだけ上方に見かけ上シフトし得る。そのため、近傍メモリセルが高いＶｔを有することによるクロスカップリングによって、予想されるシフトに基づいてΔが選択され得る。一実施形態では、Ｖｄ及びＶｄ＋Δがビットラインに印加される。
【０１７９】
ステップ２００８で、選択されたワードラインにＶｃｇｒｖが印加され、非選択ワードラインにはＶｒｅａｄが印加される。電圧Ｖｃｇｒｖは、目標Ｖｔをテストするのに適した選択されたメモリセル用にＶｇｓを生成するために選択されてもよい。Ｖｇｓは、例えば、低いＶｔの近傍メモリセルを有するメモリセルのＶｃｇｒｖ−Ｖｓであり得る。この場合、Ｖｃｇｒｖ−Ｖｓは、テスト中の閾値電圧と同等であり得る。高閾値電圧の近傍メモリセルを有するメモリセルのＶｇｓは、Ｖｃｇｒｖ−（Ｖｓ−Δ）であり得る。このＶｇｓはまた、クロスカップリングの影響の補正を考慮して、選択されたメモリセルの閾値電圧がほぼ目標Ｖｔであるかどうかをテストし得る。
【０１８０】
ステップ２０１０で、選択されたメモリセルが目標Ｖｔよりも高い／低い閾値電圧を有するかどうかを判定するために、ビットラインが検出される。このプロセスは、他の目標閾値電圧に対しても繰り返され得る。ただし、近傍メモリセルの状態を判定する最初のステップは、繰り返される必要はない。
【０１８１】
一実施形態では、クロスカップリング補正がプログラミング中に実行される。例えば、ＷＬｎ＋１がＷＬｎの後にプログラムされるように、ＷＬｓが続けてプログラムされ得る。一実施形態では、メモリセルの１ブロックをプログラムする前に、それらが消去される。そのため、ＷＬｎ上の目標メモリセルのプログラミング中に、ＷＬｎ＋１におけるメモリセルが消去される。その結果、ＷＬｎ＋１がプログラムされると、ＷＬｎにおけるセルの読み出し閾値電圧が、ＷＬｎ＋１における近傍セルの閾値電圧の関数として上方にシフトされ得る。この電圧シフトを補正するために、ＷＬｎ上の目標メモリセルをプログラムするときに使用される検証レベルは、（プログラムされた後の自身の閾値電圧を表す）ＷＬｎ＋１における近傍セルの予定状態に基づいて調整することができる。例えば、ＷＬｎ＋１上の近傍メモリセルが消去状態のままとなる場合には、自身のプログラミング中にＷＬｎ上の目標メモリセルを検証するときに、「名目」検証レベル「Ｖ」が使用される。一方、ＷＬｎ＋１上の近傍メモリセルが別の状態（例えばＡ、Ｂ又はＣ状態）にプログラムされる場合には、目標メモリセルの検証中に検証レベルＶ−Ｖｓがビットラインに印加され得る。電圧Ｖｓは、近傍メモリセルが後でプログラムされることによって、予想されるクロスカップリングによって誘発された見かけ上の閾値電圧シフトを補正するべき値である。そのため、ビットラインに印加される電圧は、近傍メモリセルのプログラミング目標状態の関数であり得る。
【０１８２】
ソフトビットの読み出し
【０１８３】
一実施形態において、ソフトビットは、異なる閾値電圧での同時読み出しによって読み出される。ソフトビットの読み出しは、ＥＣＣ誤り訂正力を高める目的で使用することができる。図２１は、メモリセルの閾値電圧分布を示しており、ソフトビットの読み出しについての説明を支援する目的で使用される。図２１は、８つの閾値電圧分布を示す。隣接する閾値電圧分布は互いに重なり合っている。各セルのプログラム状態を判定するために、電圧ウィンドウは８つの電圧帯域に分割され得る。この分割は、７つの読み出し閾値Ｖｒ１、Ｖｒ２、．．．Ｖｒ７を使用して行うことができる。ＥＣＣ誤り訂正力を高めるためにより高い読み出し分解能が所望される場合には、電圧帯域の端付近で追加読み出しを実行することができる。図２１に示す実施例では、第１の箇所（Ｖｒ１，Ｖｒ２、…Ｖｒ７）から＋Δ及び−Δの箇所で追加読み出しが実行される。そのため、２１の異なる閾値電圧での測定値が収集される。追加読み出し閾値は、セルの閾値電圧が電圧帯域の端に近いかどうかを判定するために使用されてもよい。この情報は、読み出されたセルのビットに信頼性評価を割り当てる目的で使用され得る。そして「ソフト」ＥＣＣデコーダが、これらのビットを使用することができる。ソフトビットの使用に関するさらなる詳細が、２００７年３月３１日に出願された、「Ｓｏｆｔ  Ｂｉｔ  Ｄａｔａ  Ｔｒａｎｓｍｉｓｓｉｏｎ  ｆｏｒ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｎｔｒｏｌ  ｉｎ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」と題する米国特許出願公開第２００８／０２４４３３８号明細書に記載されており、同文献は、参照により全ての目的で本明細書に援用される。
【０１８４】
一実施形態では、第１の７回検出動作が、読み出し閾値Ｖｒ１、Ｖｒ２、．．．Ｖｒ７で行われる。これら第１の７回検出動作は順次実行され、各々の検出動作がそれらの電圧のうちの１つで読み出しを実行し得る。その後、追加の７回検出動作が実行され、個々の検出動作検出が２つの異なる閾値電圧で行われ得る。例えば、ある検出動作がＶｒ１＋Δ及びＶｒ１−Δで行われ、別の検出動作がＶｒ２＋Δ及びＶｒ２−Δで行われるという具合である。本明細書に開示された各種技法は、２つの異なる閾値電圧を同時に検出する目的で使用されてもよい。これにより、使用される検出動作の回数が減る。
【０１８５】
図２２は、ソフトビットを読み出すプロセスの一実施形態のフローチャートである。ステップ２２０２で、「ｎ」回の検出動作が「ｎ」個の基準電圧で実行される。例えば、７回の検出動作が箇所（Ｖｒ１、Ｖｒ２、．．．Ｖｒ７）で実行される。これらの初期箇所は、データ状態の各々の間にある閾値電圧の重複範囲内に存在し得る。例えばＶ１は、状態０及び１が重なり合う範囲内にある。ステップ２２０２で、各不揮発性記憶素子の閾値電圧が「ｎ」個の基準電圧の各々よりも高いか低いかが判定される。これは、ビットライン上のメモリセルの閾値電圧の以前の読み出しに基づいて各ビットラインに印加するのに適切な電圧を判定する一実施態様である（図１３Ｄを参照）。
【０１８６】
ステップ２２０４で、「ｎ」回の検出動作の各々について追加検出動作が実行される。追加検出動作の各々は、「ｎ番目の」基準電圧からの第１のオフセット電圧で「ｎ番目の」基準電圧よりも高い閾値電圧を有するサブセット内の第１のグループの不揮発性記憶素子を検出する一方で、「ｎ番目の」基準電圧からの第２のオフセット電圧で「ｎ番目の」基準電圧未満の閾値電圧を有するサブセット内の第２のグループの不揮発性記憶素子を同時に検出することを含む。例えば、Ｖｒ１よりも高い閾値電圧を有するメモリセルがＶｒ１＋Δで検出される一方で、Ｖｒ１よりも高い閾値電圧を有するメモリセルがＶｒ１−Δで検出される。これが、他の７箇所（Ｖｒ２、Ｖｒ３、．．．Ｖｒ７）に対して繰り返される。なお、ステップ２２０４におけるこれらの検出動作の各々により、２つの異なる閾値電圧が同時に検出される。
【０１８７】
一実施形態において、「ｎ番目の」基準電圧からの第１のオフセット電圧で検出することは、第１のグループの不揮発性記憶素子の閾値電圧が「ｎ番目の」基準電圧からの第１のオフセットよりも高いか低いかを判定するために、第１のグループの不揮発性記憶素子を有するＮＡＮＤストリングに第１の電位差を印加することと、第１のグループの不揮発性記憶素子の第１の条件を検出することを含む。さらに、「ｎ番目の」基準電圧からの第２のオフセット電圧で検出することは、第２のグループの不揮発性記憶素子の閾値電圧が「ｎ番目の」基準電圧からの第２のオフセットよりも高いか低いかを判定するために、第２のグループの不揮発性記憶素子を有するＮＡＮＤストリングに第２のドレイン・ソース間電位差を印加することと、第２のグループの不揮発性記憶素子の第２の条件を検出することを含む。
【０１８８】
一実施形態において、「ｎ番目の」基準電圧から第１のオフセット電圧で検出することは、第１のグループの不揮発性記憶素子の閾値電圧が「ｎ番目の」基準電圧から第１のオフセットよりも高いか低いかを判定するために、第１のグループの不揮発性記憶素子に第１のゲート・ソース間電位差を印加することと、第１のゲート・ソース間電位差に応答して第１のグループの不揮発性記憶素子の第１の条件を検出することを含む。さらに、「ｎ番目の」基準電圧から第２のオフセット電圧で検出することは、第２のグループの不揮発性記憶素子の閾値電圧が「ｎ番目の」基準電圧から第２のオフセットよりも高いか低いかを判定するために、第２のグループの不揮発性記憶素子に第２のゲート・ソース間電位差を印加することと、第２のゲート・ソース間電位差に応答して第２のグループの不揮発性記憶素子の第２の条件を検出することを含む。
【０１８９】
一実施形態において、「ｎ番目の」基準電圧から第１のオフセット電圧で検出することは、第１のグループの不揮発性記憶素子の閾値電圧が「ｎ番目の」基準電圧から第１のオフセットよりも高いか低いかを判定するために、第１のグループの不揮発性記憶素子に第１のドレイン・ソース間電位差を印加することと、第１のドレイン・ソース間電位差に応答して第１のグループの不揮発性記憶素子の第１の条件を検出することを含む。さらに、「ｎ番目の」基準電圧から第２のオフセット電圧で検出することは、第２のグループの不揮発性記憶素子の閾値電圧が「ｎ番目の」基準電圧から第２のオフセットよりも高いか低いかを判定するために、第２のグループの不揮発性記憶素子に第２のドレイン・ソース間電位差を印加することと、第２のドレイン・ソース間電位差に応答して第２のグループの不揮発性記憶素子の第２の条件を検出することを含む。
【０１９０】
バイナリ検索の実行
【０１９１】
一実施形態では、メモリセルの閾値電圧を検索するバイナリ検索が、一度に１つより多くの閾値電圧を検出することによって効率的に実行される。図２３Ａは、バイナリ検索を実行するプロセスの一実施形態のフローチャートである。この検索は、選択されたワードライン沿いにある多数のメモリセルの閾値電圧を効率的に判定する。検索は、閾値電圧のウィンドウ「Ｗ」を経て行われる。実施間隔は任意でよい。図２３Ｂは、範囲例「Ｗ」を示しており、図２３Ａについて説明する際にも言及される。図２１を参照すると、Ｗは全ての状態０〜７を含み得る。或いは、Ｗは、約Ｖｒ１からＶｒ３又はその他何らかの狭い範囲であり得る。
【０１９２】
ステップ２３０２で、ウィンドウの中間点で検出が実行され、この地点は「Ｗ／２」と称される。このステップは、読み出し電圧を選択されたワードラインに印加しながら、同じ条件を選択ビットラインの全てに適用することを伴う。
【０１９３】
ステップ２３０４で、ビットラインが、Ｗ／４及び３Ｗ／４で検出する２つの異なるレベルのうちの１つでバイアスされる。メモリセルがＷ／２未満の閾値電圧を有する場合には、Ｗ／４で検出される。メモリセルがＷ／２よりも高い閾値電圧を有する場合には、３Ｗ／４で検出される。なお、ステップ２３０４では、メモリセルの閾値電圧の以前の読み出しに基づいて判定されたビットラインに電圧が印加される。一実施形態では、異なるビットラインバイアス条件により、異なるメモリセルの異なるＶｇｓが異なる閾値電圧をテストすることができる。一実施形態では、異なるビットラインバイアス条件により、異なるメモリセルの異なるＶｄｓが異なる閾値電圧をテストすることができる。一実施形態では、異なるビットラインバイアス条件により、異なるＮＡＮＤストリングの異なる電圧が異なる閾値電圧をテストすることができる。
【０１９４】
ステップ２３０６で、Ｗ／４及び３Ｗ／４で検出が実行される。ステップ２３０６では、同じ操作で両方のレベル（Ｗ／４及び３Ｗ／４）がテストされる。例えば、ある読み出し電圧が選択されたワードラインに印加され得る一方で、異なるバイアス条件がビットラインの２つのグループに印加される。即ち、あるメモリセルのグループについて、自身の閾値電圧がＷ／４よりも高いか低いかが判定され、メモリセルの第２のグループについて、自身の閾値電圧が３Ｗ／４よりも高いか低いかが判定される。これらの判定は、同時に行われてもよい。例えば、読み出し電圧を選択されたワードラインに印加した後に、ビットラインの何らかの条件を検出することによって判定が行われてもよい。
【０１９５】
ステップ２３０８で、ビットラインが、Ｗ／８、３Ｗ／８、５Ｗ／８、及び７Ｗ／８で検出する４つの異なるレベルのうちの１つでバイアスされる。メモリセルがＷ／４未満の閾値電圧を有する場合には、Ｗ／４で検出される。メモリセルがＷ／４とＷ／２との間の閾値電圧を有する場合には、３Ｗ／８で検出される。メモリセルがＷ／２と３Ｗ／４との間の閾値電圧を有する場合には、５Ｗ／８で検出される。メモリセルが３Ｗ／４よりも高い閾値電圧を有する場合には、７Ｗ／８で検出される。したがって、各メモリセルの閾値電圧に対してバイナリ検索が実行される。なお、ステップ２３０８では、メモリセルの閾値電圧の以前の読み出しに基づいて判定されたビットラインに電圧が印加される。
【０１９６】
一実施形態では、異なるビットラインバイアス条件により、異なるメモリセルの異なるＶｇｓが異なる閾値電圧をテストすることができる。一実施形態では、異なるビットラインバイアス条件により、異なるメモリセルの異なるＶｄｓが異なる閾値電圧をテストすることができる。一実施形態では、異なるビットラインバイアス条件により、異なるＮＡＮＤストリングの異なる電圧に、異なる閾値電圧をテストさせることができる。なお、全４つの条件を同時にテストする必要はなく、２つの条件を一度にテストできる可能性がある。例えば、Ｗ／８及び３Ｗ／８を１回の操作でテストでき、５Ｗ／８及び７Ｗ／８を別の操作でテストできる可能性がある。
【０１９７】
ステップ２３１０で、検出がＷ／８、３Ｗ／８、５Ｗ／８及び７Ｗ／８で実行される。即ち、メモリセルのあるグループについて、自身の閾値電圧がＷ／８よりも高いか低いかが判定され、メモリセルの第２のグループについて、自身の閾値電圧が３Ｗ／８よりも高いか低いかが判定され、メモリセルの第３のグループについて、自身の閾値電圧が５Ｗ／８よりも高いか低いかが判定され、メモリセルの第４のグループについて、自身の閾値電圧が７Ｗ／８よりも高いか低いかが判定される。これらの判定は、同時に行われてもよい。例えば、読み出し電圧を選択されたワードラインに印加した後に、ビットラインの何らかの条件を検出することによって判定が行われてもよい。検索は同様の方法で継続し、閾値電圧を一層細かく判定することができる。
【０１９８】
検出回路例
【０１９９】
図２４は、ビットライン上の選択されたメモリセルの閾値電圧を判定するために、ビットラインのバイアスとビットラインの条件の検出との両方を行う目的で使用され得る検出回路の一実施形態を示す。この検出回路は、選択されたメモリセルの電流がソースラインからビットラインへと流れる「逆検出」を実行することができる。この検出回路は、ビットラインをいくつかの異なる電圧にバイアスすることができる。特に明記しない限り、例えば１つの平面にある６４０００個の検出回路など多数の検出回路が共通の制御信号を受け取り、１つ以上の共通の電源にアクセスするのが典型的である。電力供給に関しては、検出回路におけるトランジスタゲート電圧が、検出回路の大きなグループの端にあるグローバル回路によって供給されてもよい。
【０２００】
ビットラインごと、１ビットラインおき、又は他の方法で検出回路のコピーを別に設けることができる。ただし、異なるビットラインと関連付けられた検出回路を異なる方法で操作することにより、異なるビットラインバイアスを確立することができる。そのため、異なるセンス回路を異なる閾値電圧で同時にテストすることができる。別例を挙げると、異なるセンス回路が、異なる量のクロスカップリング補正を選択されたワードライン上の異なるメモリセルに提供することができる。１つ以上の制御回路が、自身を構成するため、ならびに読み出しデータ及び書き込みデータなどのデータを交換するために、各検出回路に命令を伝えることができる。
【０２０１】
検出回路は、３つの異なる電圧をビットラインに提供することができる。例えば、検出回路は、選択されたメモリセルを読み出したり、或いは検証したりするためにビットラインの条件を検出する前に、ビットラインを３つの異なる電圧のうちの１つに事前に充電することができる。図９Ｂを手短に参照すると、センスアンプは、非選択ビットラインにＶｓ、Ｖｓ−Δ及び第３の電圧を提供できる可能性がある。例えば、センスアンプは、２．１Ｖ、１．５Ｖ、及び２．５Ｖをビットラインにそれぞれ提供できる可能性がある。センスアンプを部分変更して、ビットラインに追加電圧を供給できることが理解され得る。したがって、適切な変更により、図１８Ａに示すように４つの異なる電圧をビットラインに供給することができる。
【０２０２】
本明細書に記載の検出回路内のトランジスタは、例えば、ｎＭＯＳＦＥＴ（ｎＭＯＳ）とｐＭＯＳＦＥＴ（ｐＭＯＳ）とを備え得る。簡潔に言えば、検出回路は、ビットラインバイアストランジスタを備え、このトランジスタは、ビットライン２４６８上で３つの異なる電圧を確立するのを支援する。検出回路は、検出ノード（ＳＥＮ）に接続された検出バイアストランジスタも備える。この検出バイアストランジスタは、ビットライン２４６８を検出するための２つの異なる経路を提供する。検出回路は、信号ＦＬＧを入力し、ＩＮＶを出力するＦＬＡＧトランジスタを備える。検出回路は、信号ＬＡＴを入力し、ＩＮＴを出力するＬＡＴＣＨトランジスタを備える。詳細を以下に記載する。
【０２０３】
ビットライン２４６８が検出回路に接続されている。ビットライン２４６８は、ＢＬＳトランジスタ２４７０及びＢＬＣ（ビットラインクランプ）トランジスタ２４７２と通信する。ＢＬＣトランジスタ２４７２はＣＯＭ経路に連結されている。ＢＬＳトランジスタ２４７２は、検出回路をメモリアレイの高電圧から分離できる高圧トランジスタであってよく、低電圧トランジスタを備え得る。検出中、ＢＬＳトランジスタ２４７２は導通する。一実施形態において、ＢＬＣトランジスタ２４７２は、自身のゲート電圧と、トランジスタのドレインにおけるＶｄｄなど十分に高い電圧の供給を制御することにより、ビットライン２４６８の電圧を固定することができる。
【０２０４】
一実施形態では、読み出し中のメモリセルの制御ゲートに基準電圧が印加される。基準電圧がメモリセルの閾値電圧よりも高い場合には、メモリセルがオンになり、自身のソースとドレインとの間で電流を通す。基準電圧がメモリセルの閾値電圧よりも高くない場合には、メモリセルがオンにならず、自身のソースとドレインとの間で電流を通さない。多くの実施態様で、オン／オフは連続的な移行であり得ることから、メモリセルは、異なる制御ゲート電圧に応答して異なる電流を通す。メモリセルがオンであり、電流を通す場合には、通された電流によってノードＳＥＮの電圧が変化して、コンデンサ２４５０の電圧を効果的に変える。ノードＳＥＮの電圧が所定の検出期間中に所定のレベルに変化すると、メモリセルが制御ゲート電圧に応答してオンになったことをセンスアンプが報告する。
【０２０５】
検出回路は、検出バイアストランジスタ２４５６、２４５８、２４６０、及び２４６２を含んでおり、これらがビットライン２４６８を検出ノードＳＥＮに接続する。検出トランジスタ２４５６及び２４６０は、トランジスタ２４７２及び２４７０を通じてビットラインに接続されている。検出トランジスタ２４５８及び２４６２は、ＳＥＮに接続されている。検出バイアストランジスタ２４５６及び２４５８は、トランジスタ２４７２とＳＥＮとの間に１本の経路を提供する。検出バイアストランジスタ２４６０及び２４６２は、トランジスタ２４７２とＳＥＮとの間に第２の経路を提供する。検出ノード（ＳＥＮ）は検出コンデンサ２４５０に接続されており、検出コンデンサ２４５０はＣＬＫ信号に接続されている。信号ＩＮＶ、ＩＮＴ、ＸＸＰ１及びＸＸＰ２は、検出を制御する検出トランジスタのゲートに印加される。図２６Ａ及び２６Ｂと関連付けて、以下さらに詳述する。
【０２０６】
検出ノード（ＳＥＮ）は、トランジスタ２４５４を介してＣＯＭ経路に（ひいてはＢＬＣトランジスタ２４７２に）接続されており、トランジスタ２４５４のゲートには信号ＸＸＯが印加される。検出ノード（ＳＥＮ）は、トランジスタ２４４８にも接続されており、トランジスタ２４４８のゲートには信号ＨＨＬが印加される。トランジスタ２４４８はＶｓｅｎｓｅに接続されている。Ｖｓｅｎｓｅは、ＳＥＮが検出直前に設定される電圧である。Ｖｓｅｎｓｅは、例えば接地電圧であり得る。検出ノードＳＥＮはノードＢＵＳに接続されており、ノードバスは、メモリセルがオンになったかどうかを表す値を出力する。具体的には、ＳＥＮノードはトランジスタ２４４６のゲートに接続されている。トランジスタ２４４６は、トランジスタ２１４５及び２４３０を通じてＢＵＳに接続されている。そのため、信号ＳＴＲがトランジスタ２４１５に印加され得る。そしてＢＵＳとＳＥＮとを接続／接続解除するために信号ＮＣＯがトランジスタ２４３０に印加され得る。
【０２０７】
検出回路は、ビットラインバイアストランジスタ２４０２、２４０４、２４０６、２４０８、２４１２、及び２４１２を備える。簡潔に言えば、これらのトランジスタは、ビットラインを３つの異なる電圧のうちの１つにバイアスする目的で使用される。これらのトランジスタは、信号ＩＮＴ、ＩＮＶ、ＦＬＡ、ＦＬＢ、ＦＬＣ、及びＦＬＧによって制御される。信号ＩＮＴ及びＩＮＶは、ＦＬＡＧ及びＬＡＴＣＨの出力からそれぞれ入力される。信号ＦＬＡ、ＦＬＢ、及びＦＬＣは、ビットラインがバイアスされる３つの電圧の信号に対応する。一実施形態では、制御回路がＦＬＡ、ＦＬＢ、及びＦＬＣを生成する。以下、さらに詳しく説明する。
【０２０８】
先述のとおり、ＦＬＡＧはＦＬＧを入力し、ＩＮＶを出力する。一実施形態において、ＩＮＶの初期値は、ＦＬＧを確立するために、ＢＵＳで信号を確立し、トランジスタ２４３０及び２４１６をオンにすることによって確立される。なお、トランジスタ２４３０はＮＣＯによって制御され、トランジスタ２４１６はＦＣＯによって制御される。信号ＳＴＦ及びＦＲＢがトランジスタ２４２０及び２４２２に印加され、ＦＬＧからＩＮＶを生成する。なお、ＩＮＶがＦＬＧの反対であってもよい。
【０２０９】
先述のとおり、ＬＡＴＣＨはＬＡＴを入力し、ＩＮＴを出力する。一実施形態において、ＩＮＴの初期値は、ＬＡＴを確立するために、ＢＵＳで信号を確立し、トランジスタ２４３０及び２４４４をオンにすることによって確立される。なお、トランジスタ２４４４はＬＣＯによって制御される。信号ＳＴＬ及びＰＲＳは、ＬＡＴからＩＮＴを生成する目的で使用されてもよい。
【０２１０】
図２５Ａ、図２５Ｂ、及び図２５Ｃは、逆検出の実施形態の場合の図２４のビットラインバイアストランジスタの動作の詳細を表す。図２５Ａ、図２５Ｂ、及び図２５Ｃは、メモリセルを検出する前にビットライン上で適正電圧を確立するためにビットラインバイアストランジスタのゲートに印加される電圧を示す。図２５Ａ、図２５Ｂ、及び図２５Ｃの各々は、ビットラインを異なるレベルにバイアスするための動作を示す。図２５Ａは、ビットラインを最も高い電圧にバイアスするための動作を示す。図２５Ａは、ビットラインにバイアス電流を供給するトランジスタ２４１０及び２４１２を示しており、これらはＶｄｄ（例えば２．５Ｖ）に充電され得る。なお、Ｖｂｉａｓは接地などの低電圧であってもよい。図２５Ｂは、ビットラインを中間電圧にバイアスするための動作を示す。図２５Ｂは、ビットラインからバイアス電流をシンクさせるトランジスタ２４０４及び２４０８を示しており、これらのトランジスタは中間電圧（例えば２．１Ｖ）に充電され得る。なお、充電電流はビットラインから電源（Ｖｂｉａｓ）へと流れる。図２５Ｃは、ビットラインを低電圧にバイアスするための動作を示す。図２５Ｃは、ビットラインからバイアス電流をシンクさせるトランジスタ２４０４及び２４０６を示しており、これらは低電圧（例えば１．５Ｖ）に充電され得る。なお、充電電流はビットラインから電源（Ｖｂｉａｓ）へと流れる。例を挙げると、高電圧は、非選択ビットラインをバイアスする目的で使用され得る。そして中間電圧はＶｓ（図９Ｂを参照）、低電圧はＶｓ−Δであり得る。他にも多くの可能性が存在する。なお、トランジスタ２４０２、２４０４、２４０６、及び２４０８は、図１１Ａ及び１１Ｂの電流シンク１１３０の一実施形態である。なお、トランジスタ２４１０及び２４１２は、図１１Ａ及び１１Ｂの電流源１２３０の一実施形態である。また、図面を単純化するため、図２４のトランジスタ２４７４、２４７２及び２４７０は検出バイアストランジスタとビットラインとの間に示されていないという点にも留意されたい。
【０２１１】
下の表は、図２５Ａ、図２５Ｂ及び図２５Ｃに示す動作のためのＦＬＧ、ＩＮＶ、ＬＡＴ及びＩＮＴの値例を示す。図２４の説明から、信号ＩＮＶ及びＩＮＴが、ＦＬＧとＬＡＴとに基づいてＦＬＡＧ及びＬＡＴＣＨによって生成されることを想起されたい。したがって、これらは検出回路で内部生成される信号である。一実施形態では、これらの信号の値０が０Ｖに対応し、値１がＶｄｄ又は２．５Ｖに対応する。
【０２１２】
表Ｉ
【０２１３】
ビットライン電圧                ＦＬＧ  ＩＮＶ  ＬＡＴ  ＩＮＴ
【０２１４】
高（例えばＶｄｄ又は２．５Ｖ）  ０      １      ０      １
【０２１５】
中（例えば２．１Ｖ）            １      ０      ０      １
【０２１６】
低（例えば１．６Ｖ）            １      ０      １      ０
【０２１７】
検出トランジスタは、トランジスタ２４１０、２４０８及び２４０６のゲートに印加される信号ＦＬＡ、ＦＬＢ、及びＦＬＣもそれぞれ有する。これらの信号は、多くの検出回路に共通であり得る。これらの信号のタイミングは、図２７のタイミング図に示されており、この図について以下説明する。一実施形態において、これらの信号の値は以下のとおりである。信号ＦＬＡは、アクティブであるときには０Ｖの値を有し得る。一実施形態において、ＦＬＢは、トランジスタ２４０８の２．１Ｖ〜Ｖｔｈの値を有する。トランジスタ２４０８のＶｔｈは約１．１Ｖであり得る。したがって、ＦＬＢは２．１Ｖ−１．１Ｖ＝１．０Ｖであり得る。一実施形態において、ＦＬＣは、トランジスタ２４０６の１．５Ｖ〜Ｖｔｈの値を有する。トランジスタ２４０６のＶｔｈは約１．１Ｖであり得る。したがって、ＦＬＣは１．５Ｖ−１．１Ｖ＝０．４Ｖであり得る。
【０２１８】
図２５Ａの動作について、トランジスタ２４１０及び２４１２の高電圧経路から説明する。なお、図２５Ａに示すトランジスタは全てｐチャネル装置であることから、低電圧が自身のゲートに印加されたときにオンになる。また、図２４から、信号ＦＬＧがトランジスタ２４１２のゲートに印加され得るという点にも留意されたい。表より、高電圧動作の場合、ＦＬＧ＝０、ＩＮＶ＝Ｖｄｄ及びＩＮＴ＝Ｖｄｄである。ＦＬＧ＝０ときに、トランジスタ２４１２が切り替わる。信号ＦＬＡがトランジスタ２４１０のゲートに印加され得る。一実施形態において、ＦＬＡは、アクティブであるときには０の値を有する。そのため、信号ＦＬＡはトランジスタ２４１０をオンにする。その結果、ビットラインは、トランジスタ２４１０及び２４１２を通じてＶｄｄに接続される。
【０２１９】
中間電圧及び低電圧経路が導通しないように、トランジスタ２４０２及び２４０４にＶｄｄが印加されてもよい。トランジスタ２４０２のゲートにＩＮＴが印加されてもよく、トランジスタ２４０４のゲートにＩＮＶが印加されてもよいことを想起されたい。ＩＮＴ及びＩＮＶはともにＶｄｄであることから、トランジスタ２４０２及び２４０４のゲートにＶｄｄが印加されてもよい。その結果、トランジスタ２４０２及び２４０４は導通しない。
【０２２０】
ここでは図２５Ｂに示す動作について説明する。表より、中間電圧の場合、ＦＬＧ＝Ｖｄｄ、ＩＮＶ＝０、かつＩＮＴ＝Ｖｄｄである。ＦＬＧはＶｄｄという値を有するので、トランジスタ２４１２はオフになる。そのため、高電圧経路では導通しない。
【０２２１】
図２５Ｂの中間電圧経路の動作は以下のとおりである。ビットラインがまず約２．５Ｖに充電され得るという点に留意されたい。一実施形態において、ビットラインはまず、高電圧経路を使用して２．５Ｖに充電される。その後、ビットラインの電圧を下げるために、検出バイアストランジスタ２４０４及び２４０８が使用され得る。ＩＮＶがトランジスタ２４０４のゲート上で０Ｖをもたらすので、トランジスタ２４０４がオンになる。約１Ｖであり得るＦＬＢがトランジスタ２４０８に印加される。そのため、ビットライン電圧が２．１Ｖよりも高い限り、トランジスタ２４０８は導通する（トランジスタ２４０８のＶｔｈが約１．１Ｖであることを想起されたい）。その結果、トランジスタ２４０８及び２４０４は、約２．１Ｖに達するまでビットライン電圧を下げる。
【０２２２】
図２５Ｂの低電圧経路の動作は以下のとおりである。トランジスタ２４０２は、ＩＮＴが高いため、自身のゲートにＶｄｄが印加される。そのため、トランジスタ２４０２は導通せず、そのため、低電圧経路はビットライン電圧を制御しない。
【０２２３】
ここでは図２５Ｃに示す動作について説明する。表より、低電圧の場合、ＦＬＧ＝Ｖｄｄ、ＩＮＶ＝０、かつＩＮＴ＝０である。ＦＬＧはＶｄｄという値を有するので、トランジスタ２４１２はオフになる。そのため、高電圧経路では導通しない。
【０２２４】
図２５Ｃの低電圧経路の動作は以下のとおりである。先述のとおり、ビットラインがまず約２．５Ｖに充電され得る。図２５Ｃに示す動作の場合、ＩＮＴがトランジスタ２４０２のゲートに０Ｖをもたらすので、トランジスタ２４０２はオンである。約０．４Ｖであり得る信号ＦＬＣが、トランジスタ２４０６のゲートに印加される。そのため、ビットライン電圧が１．５Ｖよりも高い限り、トランジスタ２４０６は導通する（トランジスタ２４０６のＶｔｈが約１．１Ｖであることを想起されたい）。その結果、トランジスタ２４０２及び２４０６は、約１．５Ｖに達するまでビットライン電圧を下げる。
【０２２５】
図２５Ｃの中間電圧経路の動作は以下のとおりである。トランジスタ２４０８は、信号ＦＬＢにより、自身のゲートに印加された１．０Ｖを有する。そのため、ビットラインが２．１Ｖよりも高ければ、トランジスタ２４０８は電流を通すことができる。ただし、ビットラインが２．１Ｖ未満に下がった後には、トランジスタ２４０８がオフになる。したがって、トランジスタ２４０８は、ビットラインの放電をある程度支援し得るが、トランジスタ２４０６がビットライン電圧を制御する能力には影響しない。また、そのトランジスタ２４０４は、自身のゲートに印加されたＩＮＶが０Ｖなので導通し得るという点にも留意されたい。
【０２２６】
図２６Ａ及び図２６Ｂは、検出中に図２４の検出バイアストランジスタに印加された電圧を示す。図２６Ａは、低電圧の場合の動作を示す。例えば、ビットライン上で１．５Ｖを確立するためにビットラインバイアストランジスタが使用された後、ビットラインのある条件を検出するために検出バイアストランジスタが使用される。図２６Ｂは、中間電圧の場合の動作を示す。例えば、ビットライン上で２．１Ｖを確立するためにビットラインバイアストランジスタが使用された後、ビットラインのある条件を検出するために検出バイアストランジスタが使用される。図２６Ａ及び図２６Ｂの回路は、図１１Ｂの電流センス１１３２の一実施態様である。
【０２２７】
図２４を手短に参照すると、信号ＩＮＶがトランジスタ２４５６に印加され、信号ＩＮＴがトランジスタ２４６０に印加される。トランジスタ２４５８には信号ＸＸＰ１が印加され、トランジスタ２４６２には信号ＸＸＰ２が印加される。信号ＸＸＰ１及びＸＸＰ２は、多くの検出回路に共通の信号であり得る。一実施形態において、ＸＸＰ１は約ＦＬＢ＋２００ｍＶ又は約１．２Ｖである。一実施形態において、ＸＸＰ２は約ＦＬＣ＋２００ｍＶ又は約０．６Ｖである。それらの信号のタイミング例が図２７のタイミング図に示されており、この図について以下説明する。ＩＮＶ及びＩＮＴの値は、上記の表Ｉに示されている。
【０２２８】
図２６Ａの回路の動作は以下のとおりである。ビットラインは、この場合のビットラインバイアストランジスタによって約１．５Ｖにバイアスされた。トランジスタのゲートに印加される電圧は、ＩＮＶ、ＩＮＴ、ＸＸＰ１及びＸＸＰ２の値に基づく。一般に、トランジスタ２４６０及び２４６２は、導通してビットラインをＳＥＮに接続する。トランジスタ２４５８は、自身のゲートがビットライン電圧よりもわずか約０．３Ｖ低いだけなので、オフのはずである。そのため、自身のゲートは、トランジスタ２４５８をオンにするほど低くはない。なお、ＣＯＭ経路がＳＥＮに接続されないように、トランジスタ２４５４のゲートにおけるＸＸ０は低い。
【０２２９】
図２６Ｂの回路の動作は以下のとおりである。ビットラインは、この場合のビットラインバイアストランジスタによって約２．１Ｖにバイアスされた。トランジスタのゲートに印加される電圧は、ＩＮＶ、ＩＮＴ、ＸＸＰ１及びＸＸＰ２の値に基づく。電圧は、Ｖｄｄがトランジスタ２４６０のゲートに印加されるという点を除き、図２６Ａの場合と同様である。一般に、トランジスタ２４５６及び２４５８は、導通してビットラインをＳＥＮに接続する。トランジスタ２４６０は、自身のゲートがＶｄｄなのでオフのはずである。なお、ＣＯＭ経路がＳＥＮに接続されないように、トランジスタ２４５４のゲートにおけるＸＸ０は低い。
【０２３０】
なお、高電圧の場合には、検出が所望されない場合もある。例えば、非選択ビットラインが高電圧に充電される可能性がある。先述のとおり、高電圧の場合には、ＩＮＶ及びＩＮＴが共に高い（例えばＶｄｄ）ことがある。ＩＮＶがトランジスタ２４５６のゲートにあり、ＩＮＴがトランジスタ２４６０のゲートにあることから、両方の検出バイアス経路が閉じられる。したがって、ＳＥＮはビットラインによる影響を受けない。
【０２３１】
図２７は、図２４の検出回路内の信号と関連付けられたタイミング図を示す。時点ｔ０〜ｔ１４が示されている。タイムラインは原寸に比例していない。ｔ０の前には、ＳＥＮが、以前の検出動作の結果である高値を有し得る。ＳＥＮノードは、検出動作の直前（ｔ６）にリセットされる。そのため、ＳＥＮの初期値は重要でない。最初は、ビットラインが検出回路に接続されないように、ＢＬＣ及びＢＬＹが低い可能性がある。また、高電圧、中間電圧、及び低電圧経路（図２５Ａ〜２５Ｃを参照）がオフとなるように、最初はＦＬＡ、ＦＬＢ及びＦＬＣが高い可能性がある。時期ｔ０で、電圧Ｖｓｏｕｒｃｅがソースラインに印加される。
【０２３２】
ビットラインの事前充電段階
【０２３３】
時期ｔ１で、信号ＢＬＣ及びＢＬＹが高い値に引き上げられ、トランジスタ２４７２及び２４７４をそれぞれオンにする。そのため、ビットライン２４６６は、ビットラインバイアストランジスタと、検出回路内の他の素子とに接続される。時期ｔ１ではまた、信号ＦＬＡ、ＦＬＢ及びＦＬＣが下がりもする。これにより、高電圧、中間電圧及び低電圧経路がＦＬＧ、ＩＮＶ及びＩＮＴの値に応じてオン／オフとなることができる。最初はＦＬＧの値が小さい場合があり、それによってトランジスタ２４１２がオンになる。そのため、高電圧経路はこの時点で導通し得る。ただし、この時点では、中間電圧及び低電圧経路がオフとなるように、ＩＮＶ及びＩＮＴが高くてもよい。これにより、ビットラインが高電圧経路を通じてＶｄｄ（例えば２．５Ｖ）に事前に充電することができる。
【０２３４】
次に、ＦＬＧ、ＬＡＴ、ＩＮＴ及びＩＮＶの初期値が確立される。表Ｉは、ビットラインにおける高電圧、中間電圧、及び低電圧の確立を支援する目的で使用され得る初期値例を示す。時期ｔ２で、信号ＦＣＯが短時間で時期ｔ３まで上がる。信号ＮＣＯもこの時点で上がり得る。これにより、ＢＵＳからの信号がＦＬＧを設定することができる。時期ｔ４で、信号ＬＣＯが短時間に時期ｔ５まで上がる。信号ＮＣＯもこの時点で高い場合がある。これにより、ＢＵＳからの信号がＬＡＴを設定することができる。先述のとおり、ＩＮＶ及びＩＮＴは、それぞれＦＬＧとＬＡＴとに基づいてＦＬＡＧ及びＬＡＴＣＨによって生成される。
【０２３５】
図２４に示すように、ＦＬＧ、ＩＮＶ、及びＩＮＴの値は、ビットラインバイアストランジスタのゲートに印加される。ビットラインバイアストランジスタの動作は、図２５Ａ〜図２５Ｃに記載済みである。ビットライン電圧は、ｔ６まで安定することができる。
【０２３６】
検出段階
【０２３７】
信号ＨＬＬは、時期ｔ６から時期ｔ７にかけて上がる。これにより、短時間でＨＬＬトランジスタ２４４８がオンになり、検出動作の開始時にＳＥＮで初期電圧を確立する。一実施形態では、ＳＥＮが接地にプルされる。
【０２３８】
信号ＸＸＰ１及びＸＸＰ２は、時期ｔ８で下がり始める。時期ｔ９までには、信号ＸＸＰ１及びＸＸＰ２が下がっている。信号ＸＸＰ１及びＸＸＰ２は検出バイアストランジスタ２４５８及び２４６２にそれぞれ入力されることを想起されたい。この時までに、所望のビットライン電圧条件に適合するＩＮＶ及びＩＮＴが確立される。そのため、検出バイアストランジスタの動作は、図２６Ａ及び図２６Ｂの関連で説明したとおりである。
【０２３９】
時期ｔ９で、検出ノード（ＳＥＮ）がビットラインの条件に基づいて反応し始める。先述のとおり、ビットラインは、選択されたメモリセルの閾値電圧に少なくとも部分的に依存する大きさの電流を通す。伝導電流（存在する場合）は、図９Ｂ及び図１１Ｂに示す方向に移動する。そのため、伝導電流は、検出ノードＳＥＮでコンデンサ２４５０を充電し得る。その結果、ビットラインにおける伝導電流によってコンデンサ２４５０が充電されるにつれて、電圧ＳＥＮが増大し得る。
【０２４０】
ＳＥＮノードは、３つの異なる速度で上昇するものとして示されている。上昇速度は、ビットラインとＳＥＮとの間の電位差に部分的に依存し得る。そのため、一般に、上昇速度は、低電圧ビットラインの場合よりも中間電圧ビットラインの場合の方が速い。上昇速度は、メモリセルの伝導電流の大きさにも部分的に依存し得る。Ａ及びＢとラベル付されたラインは、メモリセルの伝導電流が高い場合に対応する。ラインＡは、中間電圧ビットラインの場合に対応する。ラインＢは、低電圧ビットラインの場合に対応する。したがって、ラインＡはラインＢよりも高速で上がる。Ｃとラベル付けされたラインは、メモリセルの伝導電流が低い場合に対応する。ライン（Ｃ）のみ、低伝導電流の場合を示しているが、ビットライン電圧に応じて、上昇速度に何らかの違いがあってもよい。
【０２４１】
時期ｔ１０で、信号ＸＸＰ１及びＸＸＰ２が再び上昇し始め、キャップ２４５０がこれ以上充電されるのを防ぐ。時期ｔ１１までに、信号ＸＸＰ１及びＸＸＰ２は再び高くなっている。時期ｔ１１で、ＣＬＫ及びＦＣＯが上昇する。なお、ＣＬＫが上昇すると、ＳＥＮの電圧がＣＬＫの影響を受け得る（図２４を参照）。ＳＥＮの電圧は、ラッチの組をトリガーするほど高くはなり得ないため、ＣＬＫのステップアップにより、ラッチ動作のためにＳＥＮの電圧のレベルが押し上げられる。
【０２４２】
ラッチ段階
【０２４３】
ストローブ信号ＳＴＲは、時期ｔ１２とｔ１３との間で上昇する。ＦＣＯがオンであるので、ＳＥＮからの電圧は、ＳＴＲ及びＦＣＯを通じて逆向きでＦＬＧへと渡される。ＦＬＧの値は、ＦＬＡＧラッチに記憶され得る。時期ｔ１１で、ＦＣＯが再び下がる。なお、ＬＣＯは、ＳＥＮからＬＡＴに信号を渡すために引き上げ可能な場合もある。この値は、その後ＬＡＴＣＨに記憶され得る。
【０２４４】
読み出し段階
【０２４５】
最後に、ｔ１４における読み出し段階で、トランスファーゲート２４３０にある制御信号ＮＣＯにより、信号ＳＥＮを読み出しＢＵＳに読み出すことができる。Ａ状態又はＢ状態のどちらかが渡されるセルは、ＦＬＡＧにラッチされる。データは、ＮＣＯを通じて論理プロセッサにシフトアウトされたときに整理され得る。データは、センスアンプ外のデータラッチに記憶されたプログラムデータに基づいて選択され得る。例えば、そのデータがＡ状態プログラムデータである場合、ＦＬＧラッチデータが高いことは、セルの閾値電圧が状態Ａを渡したことを表す。そのデータがＢ状態プログラムデータである場合、ＦＬＧラッチデータが高いことは、セルが状態Ｂを渡したことを表す。
【０２４６】
複数の不揮発性記憶素子を有する複数のＮＡＮＤストリングを備える不揮発性記憶装置を動作させる方法が一実施形態である。この方法は、複数のＮＡＮＤストリングのうちの第１の不揮発性記憶素子を備える第１のＮＡＮＤストリングで第１の電位差を生じさせるステップと、複数のＮＡＮＤストリングのうちの第２の不揮発性記憶素子を備える第２のＮＡＮＤストリングで第２の電位差を生じさせるステップを有する。第２の電位差は、第１の電位差とは異なる。第２の電位差は、第１の電位差が生じるのと同時に生じる。読み出し電圧は、第１及び第２の電位差が生じている間に、第１の不揮発性記憶素子及び第２の不揮発性記憶素子と関連付けられているワードラインに印加される。第１の不揮発性記憶素子の閾値電圧が第１の基準電圧よりも高いか低いかを判定するために、第１の電位差及び読み出し電圧に応答して第１の不揮発性記憶素子の第１の条件が検出される。第２の不揮発性記憶素子の閾値電圧が第２の基準電圧よりも高いか低いかを判定するために、第２の電位差及び読み出し電圧に応答して第２の不揮発性記憶素子の第２の条件が検出される。一実施形態では、第１の基準電圧が第２の基準電圧とは異なる。一実施形態では、第１の基準電圧が第２の基準電圧と同じである。
【０２４７】
わずかな変更により、図２４の検出回路は順検出に使用され得る。図２８Ａは、図２４のビットラインバイアストランジスタの代わりに使用できる回路の一実施形態を示す。図２８Ａの回路は、ｐチャネルトランジスタ２４０６及び２４０８がｎチャネルトランジスタ２８０６及び２８０８に置き換わるという点が異なる。また、トランジスタ２４０２及び２４０４にＶｂｉａｓを供給するのではなく、Ｖｄｄ（例えば２．５Ｖ）が全てのトランジスタ２４０２、２４０４及び２４１２に供給される。動作は、図２５Ａ〜図２５Ｃに記載された逆検出の実施形態と同様である。ただし、低ビットライン電圧及び中ビットライン電圧を提供する経路が入れ替わっている。逆検出の実施形態と同様、ＦＬＧがトランジスタ２４１２のゲートに印加され、ＦＬＡがトランジスタ２４１０のゲートに印加され、ＦＬＢがトランジスタ２８０８のゲートに印加され、ＦＬＡがトランジスタ２８０６のゲートに印加される。ただし、信号ＦＬＡ、ＦＬＢ及びＦＬＣは、逆検出の実施形態とは異なる。
【０２４８】
図２９は、信号ＦＬＡ、ＦＬＢ及びＦＬＣを含む順検出用信号の一実施形態のタイミング図を示す。一実施形態において、ＦＬＡ、ＦＬＢ及びＦＬＣの値は以下のとおりである。信号ＦＬＡは、アクティブであるときには０Ｖの値を有し得る。一実施形態において、ＦＬＢは、トランジスタ２８０８の１．５Ｖ＋Ｖｔｎの値を有する。トランジスタ２４０８のＶｔｎは約０．６Ｖであり得る。したがって、ＦＬＢは１．５Ｖ＋０．６Ｖ＝２．１Ｖであり得る。一実施形態において、ＦＬＣは、トランジスタ２８０６の２．１Ｖ＋Ｖｔｎの値を有する。トランジスタ２４０６のＶｔｎは約０．６Ｖであり得る。したがって、ＦＬＣは２．１Ｖ＋０．６Ｖ＝２．７Ｖであり得る。
【０２４９】
表ＩＩ
【０２５０】
ビットライン電圧                ＦＬＧ  ＩＮＶ  ＬＡＴ  ＩＮＴ
【０２５１】
高（例えばＶｄｄ又は２．５Ｖ）  ０      １      ０      １
【０２５２】
中（例えば２．１Ｖ）            １      ０      １      ０
【０２５３】
低  （例えば１．５Ｖ）          １      ０      ０      １
【０２５４】
図２８Ａを再度参照すると、表ＩＩの信号は、順方向検出の実施形態で使用され得る。これらの信号は、表Ｉの信号と同様だが、中間電圧及び低電圧が切り替わっている。そのため、ビットラインを最も高い電圧にバイアスするために、ＦＬＧが０Ｖであり得る一方で、ＩＮＴ及びＩＮＶ両方はＶｄｄであり得る。信号ＦＬＡが０Ｖのとき、ビットラインは、トランジスタ２４１０及び２４１２がオンであることから、Ｖｄｄ（例えば２．５Ｖ）に充電され得る。ＩＮＴ及びＩＮＶはともにＶｄｄであることから、その他の経路は導通しない。
【０２５５】
表ＩＩより、低電圧の場合、ＦＬＧ＝Ｖｄｄ、ＩＮＶ＝０、かつ、ＩＮＴ＝Ｖｄｄである。ＦＬＧはＶｄｄであることから、トランジスタ２４１２はオフになる。そのため、高電圧経路では伝導しない。ＩＮＶがトランジスタ２４０４のゲート上で０Ｖをもたらすので、トランジスタ２４０４がオンになる。約２．１Ｖであり得るＦＬＢがトランジスタ２８０８に印加される。そのため、トランジスタ２８０８は、ビットライン電圧が１．５Ｖに達するまで導通する。その結果、トランジスタ２８０８及び２４０４は、約１．５Ｖに達するまでビットライン電圧を上げる。低電圧の場合にはＩＮＴ＝Ｖｄｄであることから、トランジスタ２４０２はオフになる。
【０２５６】
表ＩＩより、中間電圧の場合、ＦＬＧ＝Ｖｄｄ、ＩＮＶ＝０、かつ、ＩＮＴ＝０である。ＦＬＧはＶｄｄという値を有するので、トランジスタ２４１２はオフになる。ＩＮＴがトランジスタ２４０２のゲートに０Ｖをもたらすので、トランジスタ２４０２はオンである。約２．７Ｖであり得る信号ＦＬＣが、トランジスタ２８０６のゲートに印加される。そのため、トランジスタ２８０６は、ビットライン電圧が２．１Ｖに達するまで導通する。その結果、トランジスタ２４０２及び２８０６は、約２．１Ｖに達するまでビットライン電圧を上げる。なお、そのトランジスタ２４０４は、自身のゲートに印加されるＩＮＶが０Ｖなので導通し得る。トランジスタ２４０８は、信号ＦＬＢにより、自身のゲートに印加された２．１Ｖを有する。そのため、トランジスタ２８０８は、ビットラインが１．５Ｖに達するまで電流を通すことができる。ただし、ビットラインが１．５Ｖに達した後には、トランジスタ２８０８がオフになる。したがって、トランジスタ２８０８は、ビットラインの充電をある程度支援し得るが、トランジスタ２８０６がビットライン電圧を制御する能力には影響しない。
【０２５７】
図２８Ｂは、順検出の場合の検出トランジスタの回路の一実施形態を示す。順検出の場合には、トランジスタ２４５４によって検出が実行される。順検出の場合、電流は、検出ノード（ＳＥＮ）からビットラインへと、矢印が示す方向に流れる。そのため、図２４の検出バイアストランジスタ２４５６、２４５８、２４６０、及び２４６２は、順検出では必要とされない。
【０２５８】
図２９は、順検出の一実施形態における信号のタイミング図を示す。信号は、図２４の信号を言及しているが、ビットラインバイアストランジスタを図２８Ａの回路で置き換えることによって一部変更されている。ｔ０の前に、ＳＥＮは高い値を有し得る。この値は、ＳＥＮノードをリセットした結果であり得る。最初は、ビットラインが検出回路に接続されないように、ＢＬＣ及びＢＬＹが低い可能性がある。また、高電圧、中間電圧、及び、低電圧経路（図２８Ａを参照）がオフとなるように、最初はＦＬＡが高く、ＦＬＢ及びＦＬＣが低い可能性がある。時期ｔ０で、電圧Ｖｓｏｕｒｃｅがソースラインに印加される。一実施形態において、ＶｓｏｕｒｃｅはＶｄｄに等しい。
【０２５９】
ビットラインの事前充電段階
【０２６０】
時期ｔ１で、信号ＢＬＣ及びＢＬＹが高い値に引き上げられ、トランジスタ２４７２及び２４７４をそれぞれオンにする。そのため、ビットライン２４６６は、ビットラインバイアストランジスタと、検出回路内の他の素子とに接続される。時期ｔ１ではまた、信号ＦＬＡが低い値（例えば０Ｖ）に移行し始め、ＦＬＢ及びＦＬＣが高い値（例えば、それぞれ２．１Ｖ及び２．７Ｖ）に移行し始める。これにより、高電圧、中間電圧、及び低電圧経路がＦＬＧ、ＩＮＶ及びＩＮＴの値に応じてオン／オフとなることができる。
【０２６１】
次に、ＦＬＧ、ＬＡＴ、ＩＮＴ及びＩＮＶの初期値が確立される。表ＩＩは、順検出の場合にビットラインにおける高電圧、中間電圧、及び低電圧の確立を支援する目的で使用され得る初期値例を示す。時期ｔ２で、信号ＦＣＯが短時間で時期ｔ３まで上がる。これにより、ＢＵＳからの信号がＦＬＧを設定することができる。図２８Ａに示すように、ＦＬＧ、ＩＮＶ、及びＩＮＴの値は、ビットラインバイアストランジスタのゲートに印加される。ビットラインバイアストランジスタの動作は、図２８Ａに記載済みである。
【０２６２】
第１の検出段階
【０２６３】
信号ＨＬＬは、時期ｔ４から時期ｔ５にかけて上昇する。これにより、短時間でＨＬＬトランジスタ２４４８がオンになり、検出動作の開始時にＳＥＮで初期電圧を確立する。一実施形態において、Ｖｓｅｎｓｅは、ＳＥＮを高電圧に引き上げる高電圧である。
【０２６４】
信号ＸＸ０は、時期ｔ５で上がり始め、時期ｔ６までに低い値に戻る。一実施形態では、ＸＸ０がＦＬＢ＋２００ｍＶに引き上げられる。ＸＸ０が高いと、検出ノード（ＳＥＮ）はビットラインに接続される。時期ｔ５で、検出ノード（ＳＥＮ）がビットラインの状態に基づいて反応し始める。先述のとおり、ビットラインは、選択されたメモリセルの閾値電圧に少なくとも部分的に依存する大きさを有する電流を通す。伝導電流（存在する場合）は、図９Ｃ及び図１２Ｂに示す順方向に移動する。そのため、伝導電流は、検出ノードＳＥＮ（図２８Ｂを参照）でコンデンサ２４５０を放電し得る。その結果、ビットラインにおける伝導電流によってコンデンサ２４５０が放電されるにつれて、電圧ＳＥＮが低下し得る。
【０２６５】
ＳＥＮノードは、３つの異なる速度で降下するものとして示されている。降下速度は、ビットラインとＳＥＮとの間の電圧の差に部分的に依存し得る。そのため、一般に、降下速度は、低電圧ビットラインの場合よりも中間電圧ビットラインの場合の方が速い。降下速度は、メモリセルの伝導電流の大きさにも部分的に依存し得る。Ａ及びＢとラベル付されたラインは、メモリセルの伝導電流が高い場合に対応する。ラインＡは、低電圧ビットラインの場合に対応する。ラインＢは、中間電圧ビットラインの場合に対応する。したがって、ラインＡはラインＢよりも高速で下がる。Ｃとラベル付けされたラインは、メモリセルの伝導電流が低い場合に対応する。ライン（Ｃ）のみ、低伝導電流の場合を示しているが、ビットライン電圧に応じて、上昇速度に何らかの違いがあってもよい。
【０２６６】
ラッチ段階
【０２６７】
時期ｔ６までに、信号ＸＸ０は再び低い値に下がり、コンデンサ２４５０がこれ以上放電するのを止める。時期ｔ７で、ＣＬＫ及びＦＣＯが上昇する。ＣＬＫ信号はＳＥＮノードと連結し、それにより、特定レベルのＳＥＮ電圧が、非導通メモリセルを導通メモリセルと区別するためにトランジスタ２４４６をオンにする。
【０２６８】
ストローブ信号ＳＴＲは、時期ｔ８とｔ９との間で上昇する。ＦＣＯがオンであるので、ＳＥＮからの電圧は、ＳＴＲ及びＦＣＯを通じてＦＬＧへと逆に渡される。ＦＬＧの値は、ＦＬＡＧラッチに記憶され得る。時期ｔ９で、ＦＣＯ及びＣＬＫは低い値に戻る。
【０２６９】
第２の検出段階
【０２７０】
信号ＨＬＬは、時期ｔ９から時期ｔ１０にかけて再び上昇する。これにより、短時間でＨＬＬトランジスタ２４４８がオンになり、検出動作の開始時にＳＥＮで初期電圧を再び確立する。一実施形態において、Ｖｓｅｎｓｅは、ＳＥＮを高電圧に引き上げる高電圧である。
【０２７１】
信号ＸＸ０は、時期ｔ１０で上がり始め、時期ｔ１１までに低い値に戻る。一実施形態では、ＸＸ０がＦＬＣ＋２００ｍＶに引き上げられる。時期ｔ１０で、検出ノード（ＳＥＮ）がビットラインの状態に基づいて反応し始める。時期ｔ１１までに、信号ＸＸ０は再び低い値に下がり、コンデンサ２４５０がこれ以上放電するのを止める。
【０２７２】
ラッチ段階
【０２７３】
時期ｔ１２で、ＣＬＫ及びＬＣＯが上昇する。ストローブ信号ＳＴＲは、時期ｔ１２とｔ１３との間で上昇する。ＬＣＯがオンであるので、ＳＥＮからの電圧は、ＳＴＲ及びＬＣＯを通じてＬＡＴＣＨへと逆に渡される。ＬＡＴの値は、ＬＡＴＣＨラッチに記憶され得る。時期ｔ１３で、ＬＣＯ及びＣＬＫは低い値に戻る。
【０２７４】
読み出し段階
【０２７５】
図２７のタイミング図と同様、ＮＣＯが上昇する読み出し段階が存在し得る。トランスファーゲート２４３０における制御信号ＮＣＯにより、信号ＳＥＮを読み出しＢＵＳに読み出すことができる。
【０２７６】
以下を含む不揮発性メモリ記憶装置を操作するための方法が一実施形態である。少なくとも４つの状態にプログラムされている不揮発性記憶素子の複数のＮＡＮＤストリングに電気的に接続されている共通ソースラインに第１の電圧が確立される。複数のＮＡＮＤストリングの第１のＮＡＮＤストリングと関連付けられている第１のビットラインに第１の電圧よりも低い第２の電圧が確立される。第１のＮＡＮＤストリングは第１の不揮発性記憶素子を備える。複数のＮＡＮＤストリングの第２のＮＡＮＤストリングと関連付けられている第２のビットラインに第１の電圧よりも低い第３の電圧が確立される。第２の電圧は、第１の電圧とは異なる。第２のＮＡＮＤストリングは、第２の不揮発性記憶素子を備える。複数のＮＡＮＤストリングと関連付けられているワードラインで、第４の電圧が確立される。第２の電圧及び第３の電圧が第１及び第２のビットラインで確立されている間に、第４の電圧は確立される。第１の不揮発性記憶素子の閾値電圧が第１の基準電圧よりも高いか低いかを判定するために、ワードラインの第４の電圧の確立に応答して、第１の不揮発性記憶素子の第１の条件が検出される。第２の不揮発性記憶素子の閾値電圧が第２の基準電圧よりも高いか低いかを判定するために、ワードラインの第４の電圧の確立に応答して、第２の不揮発性記憶素子の第２の条件が検出される。一実施形態では、第１の基準電圧が第２の基準電圧とは異なる。一実施形態では、第１の基準電圧が第２の基準電圧と同じである。
【０２７７】
複数の不揮発性記憶素子を有する複数のＮＡＮＤストリングを備える不揮発性記憶装置を動作させる方法が一実施形態である。方法は、以下を含む。複数のＮＡＮＤストリングのうちの第１のＮＡＮＤストリングと関連付けられている第１の不揮発性記憶素子の閾値電圧が、ある電圧範囲内の第１の基準電圧よりも高いか低いかが判定される。複数のＮＡＮＤストリングのうちの第２のＮＡＮＤストリングと関連付けられている第２の不揮発性記憶素子の閾値電圧が、第１の基準電圧よりも高いか低いかが判定される。第１の不揮発性記憶素子の閾値電圧に基づいて、第１のＮＡＮＤストリングに印加する第１の電位差が判定される。第２の不揮発性記憶素子の閾値電圧に基づいて、第２のＮＡＮＤストリングに印加する第２の電位差が判定される。第１の電位差は、第２の電位差とは異なる。第２のＮＡＮＤストリングに第２の電位差を生じさせている間に、第１の電位差を第１のＮＡＮＤストリングに生じさせる。第１及び第２の電位差を生じさせている間に、読み出し電圧が、第１の不揮発性記憶素子及び第２の不揮発性記憶素子と関連付けられているワードラインに印加される。第１の不揮発性記憶素子の閾値電圧がある電圧範囲内の第２の基準電圧よりも高いか低いかを判定するために、第１の電位差及び読み出し電圧に応答して第１の不揮発性記憶素子の第１の条件が検出される。第２の不揮発性記憶素子の閾値電圧が、第２の基準電圧とは異なるある電圧範囲内の第３の基準電圧よりも高いか低いかを判定するために、第２の電位差及び読み出し電圧に応答して第２の不揮発性記憶素子の第２の条件が検出される。
【０２７８】
「ｎ＋１」データ状態にプログラムされた不揮発性記憶素子の複数のＮＡＮＤストリングを備える不揮発性記憶装置を動作させる方法が一実施形態である。閾値電圧の範囲に対応する各データ状態、隣接するデータ状態は、閾値電圧の重複範囲を有する。不揮発性記憶素子は、ゲートとソースとを各々有する。この方法は、不揮発性記憶素子のサブセット内にある各不揮発性記憶素子の閾値電圧が「ｎ個の」基準電圧の各々よりも高いか低いかを判定するために、データ状態の各々間の閾値電圧の重複範囲内の「ｎ個の」基準電圧で「ｎ回の」検出動作を実行することを含む。「ｎ回の」検出動作の各々について追加検出動作が実行される。追加検出動作の各々は、「ｎ番目の」基準電圧からの第１のオフセット電圧で「ｎ番目の」基準電圧よりも高い閾値電圧を有するサブセットにおける不揮発性記憶素子の第１のグループを検出する一方で、「ｎ番目の」基準電圧からの第２のオフセット電圧で「ｎ番目の」基準電圧未満の閾値電圧を有するサブセットにおける不揮発性記憶素子の第２のグループを同時に検出することを含む。第１のオフセットと第２のオフセットは異なる。「ｎ番目の」基準電圧からの第１のオフセット電圧で検出が実行され、この検出は、第１のグループの不揮発性記憶素子の閾値電圧が「ｎ番目の」基準電圧からの第１のオフセットよりも高いか低いかを判定するために、第１のグループの不揮発性記憶素子に第１のゲート・ソース間電位差を印加することと、第１のゲート・ソース間電位差に応答して第１のグループの不揮発性記憶素子の第１の条件を検出することと、を含む。「ｎ番目の」基準電圧からの第２のオフセット電圧で検出が実行され、この検出は、第２のグループの不揮発性記憶素子の閾値電圧が「ｎ番目の」基準電圧からの第２のオフセットよりも高いか低いかを判定するために、第２のグループの不揮発性記憶素子に第２のゲート・ソース間電位差を印加することと、第２のゲート・ソース間電位差に応答して第２のグループの不揮発性記憶素子の第２の条件を検出することと、を含む。
【０２７９】
一実施形態は、複数の不揮発性記憶素子を有する複数のＮＡＮＤストリングを備える不揮発性記憶装置を含む。ＮＡＮＤストリングは、第１の不揮発性記憶素子を有する第１のＮＡＮＤストリングと、第２の不揮発性記憶素子を有する第２のＮＡＮＤストリングと、を含む。不揮発性記憶装置は、複数のＮＡＮＤストリングと関連付けられた複数のワードラインと、不揮発性記憶素子と通信する１つ以上の管理回路と、を含む。この１つ以上の管理回路は、第１のＮＡＮＤストリングで第１の電位差を生じさせる。この１つ以上の管理回路は、第２のＮＡＮＤストリングで第２の電位差を生じさせる。第２の電位差は、第１の電位差とは異なる。第２の電位差は、第１の電位差を生じるのと同時に生じる。この１つ以上の管理回路は、第１及び第２の電位差を生じさせている間に、第１のワードラインに読み出し電圧を印加する。１つ以上の管理回路は、第１の不揮発性記憶素子の閾値電圧が第１の基準電圧よりも高いか低いかを判定するために、第１の電位差及び読み出し電圧に応答して第１の不揮発性記憶素子の第１の条件を検出する。１つ以上の管理回路は、第２の不揮発性記憶素子の閾値電圧が第２の基準電圧よりも高いか低いかを判定するために、第２の電位差及び読み出し電圧に応答して第２の不揮発性記憶素子の第２の条件を検出する。一実施形態では、第１の基準電圧が第２の基準電圧とは異なる。一実施形態では、第１の基準電圧が第２の基準電圧と同じである。
【０２８０】
複数の不揮発性記憶素子を有する複数のＮＡＮＤストリングを備える不揮発性記憶装置が一実施形態である。ＮＡＮＤストリングは、第１の不揮発性記憶素子を有する第１のＮＡＮＤストリングと、第２の不揮発性記憶素子を有する第２のＮＡＮＤストリングと、を含む。不揮発性記憶装置は、複数のビットラインをさらに備え、第１のビットラインは第１のＮＡＮＤストリングと関連付けられ、第２のビットラインは第２のＮＡＮＤストリングと関連付けられている。不揮発性記憶装置は、複数のＮＡＮＤストリングと関連付けられた複数のワードラインと、複数のＮＡＮＤストリングに電気的に接続された共通ソースラインと、をさらに含む。不揮発性記憶装置は、不揮発性記憶素子と通信する１つ以上の管理回路をさらに含む。この１つ以上の管理回路は、共通ソースラインに第１の電圧を確立する。この１つ以上の管理回路は、第１のビットラインに第２の電圧を確立する。この１つ以上の管理回路は、第２のビットラインに第３の電圧を確立する。第２の電圧は、第３の条件とは異なる。第２の電圧は、第１の電圧よりも低い。第３の電圧は、第１の電圧よりも低い。この１つ以上の管理回路は、選択されたワードラインに第４の電圧を確立する。第２の電圧及び第３の電圧が第１及び第２のビットラインに確立されている間に、第４の電圧が確立される。１つ以上の管理回路は、第１の不揮発性記憶素子の閾値電圧が第１の基準電圧よりも高いか低いかを判定するために、選択されたワードラインの第４の電圧を確立することに応答して第１の不揮発性記憶素子の第１の条件を検出する。１つ以上の管理回路は、第２の不揮発性記憶素子の閾値電圧が第２の基準電圧よりも高いか低いかを判定するために、選択されたワードラインの第４の電圧を確立することに応答して、第２の不揮発性記憶素子の第２の条件を検出する。一実施形態では、第１の基準電圧が第２の基準電圧とは異なる。一実施形態では、第１の基準電圧が第２の基準電圧と同じである。
【０２８１】
複数の不揮発性記憶素子を有する複数のＮＡＮＤストリングを備える不揮発性記憶装置が一実施形態である。ＮＡＮＤストリングは、第１の不揮発性記憶素子を有する第１のＮＡＮＤストリングと、第２の不揮発性記憶素子を有する第２のＮＡＮＤストリングを含む。不揮発性記憶装置は、複数のＮＡＮＤストリングと関連付けられた複数のワードラインをさらに含む。不揮発性記憶装置は、不揮発性記憶素子と通信する１つ以上の管理回路をさらに含む。この１つ以上の管理回路は、第１の不揮発性記憶素子の閾値電圧が電圧範囲内の第１の基準電圧よりも高いか低いかを判定する。この１つ以上の管理回路は、第２の不揮発性記憶素子の閾値電圧が第１の基準電圧よりも高いか低いかを判定する。この１つ以上の管理回路は、第１の不揮発性記憶素子の閾値電圧に基づいて、第１のＮＡＮＤストリングに印加する第１の電位差を特定する。この１つ以上の管理回路は、第２の不揮発性記憶素子の閾値電圧に基づき、第２のＮＡＮＤストリングに印加する第２の電位差を特定する。第１の電位差は、第２の電位差とは異なる。この１つ以上の管理回路は、第１のＮＡＮＤストリングに第１の電位差を生じさせている間に、第２のＮＡＮＤストリングに第２の電位差を生じさせる。この１つ以上の管理回路は、第１及び第２の電位差を生じさせている間に、第１の不揮発性記憶素子及び第２の不揮発性記憶素子と関連付けられている選択されたワードラインに読み出し電圧を印加する。この１つ以上の管理回路は、第１の不揮発性記憶素子の閾値電圧が電圧範囲内の第２の基準電圧よりも高いか低いかを判定するために、第１の電位差及び読み出し電圧に応答して第１の不揮発性記憶素子の第１の条件を検出する。この１つ以上の管理回路は、第２の不揮発性記憶素子の閾値電圧が電圧範囲内で、第２の基準電圧とは異なる第３の基準電圧よりも高いか低いかを判定するために、第２の電位差及び読み出し電圧に応答して第２の不揮発性記憶素子の第２の条件を検出する。
【０２８２】
一実施形態は、複数の不揮発性記憶素子を有する複数のＮＡＮＤストリングを備える不揮発性記憶装置を含む。ＮＡＮＤストリングは、第１の不揮発性記憶素子を有する第１のＮＡＮＤストリングと、第２の不揮発性記憶素子を有する第２のＮＡＮＤストリングとを含み、これらの不揮発性記憶素子は、ゲートとソースとを各々有する。不揮発性記憶装置は、複数のＮＡＮＤストリングと関連付けられた複数のワードラインと、不揮発性記憶素子と通信する１つ以上の管理回路とを含む。この１つ以上の管理回路は、不揮発性記憶素子を「ｎ＋１個の」データ状態にプログラムし、各データ状態は閾値電圧の範囲に対応し、隣接するデータ状態は閾値電圧の重複範囲を有する。この１つ以上の管理回路は、不揮発性記憶素子のサブセット内にある各不揮発性記憶素子の閾値電圧が「ｎ個の」基準電圧の各々よりも高いか低いかを判定するために、データ状態の各々間の閾値電圧の重複範囲内の「ｎ個の」基準電圧で「ｎ回の」検出動作を実行する。この１つ以上の管理回路は、「ｎ回の」検出動作の各々について追加検出動作を実行する。追加検出動作の各々は、「ｎ番目の」基準電圧からの第１のオフセット電圧で「ｎ番目の」基準電圧よりも高い閾値電圧を有するサブセットにおける不揮発性記憶素子の第１のグループを検出しながら、「ｎ番目の」基準電圧からの第２のオフセット電圧で「ｎ番目の」基準電圧未満の閾値電圧を有するサブセットにおける不揮発性記憶素子の第２のグループを同時に検出することを含む。第１のオフセットと第２のオフセットは異なる。この１つ以上の管理回路は、「ｎ番目の」基準電圧からの第１のオフセット電圧で検出し、この検出は、第１のグループの不揮発性記憶素子の閾値電圧が「ｎ番目の」基準電圧からの第１のオフセットよりも高いか低いかを判定するために、第１のグループの不揮発性記憶素子に第１のゲート・ソース間電位差を印加することと、第１のゲート・ソース間電位差に応答して第１のグループの不揮発性記憶素子の第１の条件を検出することを含む。この１つ以上の管理回路は、「ｎ番目の」基準電圧からの第２のオフセット電圧で検出し、この検出は、第２のグループの不揮発性記憶素子の閾値電圧が「ｎ番目の」基準電圧からの第２のオフセットよりも高いか低いかを判定するために、第２のグループの不揮発性記憶素子に第２のゲート・ソース間電位差を印加することと、第２のゲート・ソース間電位差に応答して第２のグループの不揮発性記憶素子の第２の条件を検出することを含む。
【０２８３】
本発明の先述の詳細な説明は、図解及び説明のために提示されたものである。本発明は、網羅的となる、或いは本発明を開示されている正確な形態に制限することを意図していない。上記の教示に照らした多くの修正形態及び変形形態が考えられる。記載した実施形態は、本発明の原理その実際的応用を最もよく説明し、当業者が異なる実施形態で、検討される特定の使用に適するように様々に修正して本発明を最も良好に利用できるように選定された。本発明の範囲が本明細書に添付される特許請求の範囲によって定められることが意図される。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９】
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【国際調査報告】
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