(57)【要約】  本発明は、複数の擬似乱数発生器と平均化ユニットとを備える擬似雑音発生器に関する。平均化ユニットは、複数の擬似乱数発生器から複数の擬似乱数を受け取り、複数の擬似乱数の平均値を計算し、前記平均値をデジタル擬似雑音信号として出力するように構成される。
2013527515.tif 000002
【特許請求の範囲】
【請求項１】
複数の擬似乱数発生器と、
前記複数の擬似乱数発生器から複数の擬似乱数を受け取り、前記複数の擬似乱数の平均値を計算し、前記平均値をデジタル擬似雑音信号として出力するように構成された平均化ユニットと
を備える擬似雑音発生器。
【請求項２】
前記複数の擬似乱数発生器のそれぞれが、複数の線形フィードバックシフトレジスタを備える、請求項1に記載の擬似雑音発生器。
【請求項３】
前記複数の線形フィードバックシフトレジスタが、クロックサイクルの間に前記複数の線形フィードバックシフトレジスタのそれぞれが擬似ランダムビットを出力するように並列に構成され、共通のクロック入力を備える、請求項2に記載の擬似雑音発生器。
【請求項４】
前記クロックサイクル中に出力された複数の前記擬似ランダムビットが、前記複数の擬似乱数のうちの1つを形成する、請求項3に記載の擬似雑音発生器。
【請求項５】
前記複数の擬似ランダムビットが、前記平均化ユニットに並列に出力される、請求項4に記載の擬似雑音発生器。
【請求項６】
それぞれの線形フィードバックシフトレジスタが、最大長系列を出力するように構成される、請求項1から5のいずれかに記載の擬似雑音発生器。
【請求項７】
前記平均化ユニットが、前記複数の擬似乱数のうちの2つ以上の擬似乱数の合計を計算するように構成された複数の2進加算器を備える、請求項1から6のいずれかに記載の擬似雑音発生器。
【請求項８】
それぞれの加算器が、前記入力された擬似乱数の平均を前記加算器が出力するように、前記計算された合計を前記加算器への入力の数で割るようにさらに構成される、請求項7に記載の擬似雑音発生器。
【請求項９】
前記複数の加算器が、前記複数の擬似乱数の総合計を計算するように構成され、前記平均化ユニットが、前記複数の擬似乱数の平均を計算するために、前記総合計を入力された擬似乱数の総数で割る手段をさらに備える、請求項7に記載の擬似雑音発生器。
【請求項１０】
前記平均化ユニットが、アナログ擬似雑音信号を生成するために、デジタル/アナログ変換器に前記デジタル擬似雑音信号を出力するようにさらに構成される、請求項1から9のいずれかに記載の擬似雑音発生器。
【請求項１１】
前記擬似雑音発生器が、フィールドプログラマブルゲートアレイとして提供される、請求項1から10のいずれかに記載の擬似雑音発生器。
【請求項１２】
請求項1から11のいずれか一項に記載の擬似雑音発生器と、
任意波形を生成する手段と
を備える任意波形発生器。
【請求項１３】
前記擬似雑音発生器からの出力擬似雑音信号を前記任意波形と組み合わせることによって結合出力信号を生成する手段をさらに備える、請求項12に記載の任意波形発生器。
【請求項１４】
擬似雑音信号を生成する方法であって、
複数の擬似乱数を生成するステップと、
前記複数の擬似乱数の平均値を計算するステップと、
前記平均をデジタル擬似雑音信号として出力するステップとを備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、擬似雑音発生に関し、詳細には、試験および測定のためにデバイスに入力する擬似雑音信号を生成することに関する。
【背景技術】
【０００２】
任意波形発生器(AWG: Arbitrary waveform generator)は、知られている入力信号を適用して応答を監視することによって電子装置が試験される、試験および測定の応用例に一般に使用される。図1は、測定システム103にさらに接続されている被試験デバイス(DUT)102に出力試験信号を供給するためのAWG 101を備える典型的な試験システムを示しいている。AWGは、任意の波形を定義する任意の振幅の一連の点を格納するのに使用される内部メモリを有する。出力信号の形式は、後続の点の間の遷移を調整することによってさらに修正することができる。たとえば、2つの任意の振幅が定義される場合、ステップ変化の遷移によって方形波を生成し、線形補間によって三角波を生成する。したがって、AWGは、使用可能なメモリ容量など、特定の制約に従う広範囲の任意の波形を生成することができる。
【０００３】
AWGによって生成された波形は、反復信号または単発信号としてDUTに提供されてよい。反復信号の最大反復期間、または単発信号の最大継続時間は、所望のサンプリングレート、および使用可能なメモリの「深さ」(格納可能な点の数)によって決まる。たとえば、標準のAWGの典型的なメモリの深さは、約1.7×107サンプルであり、それは、1ギガサンプル/秒(GSPS)レートで17msの最大反復期間を提供する。
【０００４】
AWGは、通常使用時にデバイスが典型的に遭遇するトラフィックおよび雑音を模倣する試験通信信号を生成するために一般に使用される。しかし、現実世界の雑音を正確にシミュレートするには、試験信号のノイズ成分が非周期的であることが必要である。これによって、AWGは、使用可能なメモリの深さが与えられると達成可能である周期性よりも大きい周期性を有する試験信号が必要とされる場合は、雑音源として使用するのに適さなくなる。たとえば、デジタル信号プロセッサ(DSP)で使用するGSPSアナログデジタル変換器(ADC)の雑音対電力比(NPR)を測定する場合、広帯域の近ベースバンド信号を適用し、100sの期間に渡って出力を積分することが必要であり得る。AWGが1GSPSサンプリングレートおよび100sの継続時間で非周期的な信号を生成するには、1×1011のメモリ深さが必要であり、それは現在の技術で実行不可能である。
【０００５】
このような場合において、現在の解決策は、真にランダムな信号を提供するノイズダイオードを使用することである。しかし、ノイズダイオードには、頻繁な再較正を必要とするという欠点がある。さらに、ランダム信号は再生可能でないので、雑音源としてノイズダイオードを使用して行われるどんな試験も、真に反復可能では決してない。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、知られている構成に本来備わっている欠点に対処することである。
【課題を解決するための手段】
【０００７】
本発明によれば、請求項1に記載の擬似雑音発生器、および請求項14による擬似雑音信号を生成する方法が提供される。
【０００８】
本発明によれば、複数の擬似乱数発生器と、複数の擬似乱数発生器から複数の擬似乱数を受け取り、複数の擬似乱数の平均値を計算し、前記平均値をデジタル擬似雑音信号として出力するように構成された平均化ユニットとを備える擬似雑音発生器が提供される。
【０００９】
複数の擬似乱数発生器の各擬似乱数発生器は、複数の線形フィードバックシフトレジスタを備えてよい。
【００１０】
複数の線形フィードバックシフトレジスタは、クロックサイクルの間に前記複数の線形フィードバックシフトレジスタのそれぞれが擬似ランダムビットを出力するように、並列に構成され、共通のクロック入力を備えてよい。
【００１１】
前記クロックサイクルの間に出力された複数の前記擬似ランダムビットは、前記複数の擬似乱数のうちの1つを形成してよい。
【００１２】
複数の擬似ランダムビットは、平均化ユニットに並列に出力されてよい。
【００１３】
それぞれの線形フィードバックシフトレジスタは、最大長系列(maximal-length sequence)を出力するようにさらに構成されてよい。
【００１４】
平均化ユニットは、複数の擬似乱数のうちの2つ以上の擬似乱数の合計を計算するように構成された複数の2進加算器を備えてよい。
【００１５】
それぞれの加算器は、入力された擬似乱数の平均を前記加算器が出力するように、前記計算された合計を前記加算器への入力の数で割るようにさらに構成されてよい。
【００１６】
複数の加算器は、複数の擬似乱数の総合計を計算するように構成されてよく、平均化ユニットは、複数の擬似乱数の平均を計算するために、前記総合計を、入力された擬似乱数の総数で割る手段をさらに備えてよい。
【００１７】
平均化ユニットは、アナログ擬似雑音信号を生成するために、デジタル/アナログ変換器にデジタル擬似雑音信号を出力するようにさらに構成されてよい。
【００１８】
擬似雑音発生器は、フィールドプログラマブルゲートアレイとして提供されてよい。
【００１９】
本発明によれば、擬似雑音信号を生成する方法が提供され、この方法は、複数の擬似乱数を生成するステップと、複数の擬似乱数の平均値を計算するステップと、前記平均をデジタル擬似雑音信号として出力するステップとを備える。
【００２０】
本発明の実施形態について、例を挙げるため、添付の図面のうちの図2から図12を参照して次に述べられる。
【図面の簡単な説明】
【００２１】
【図１】任意波形発生器を使用してデバイスを試験するためのシステムを示す図である。
【図２】本発明の一例による、本発明による擬似雑音発生器の構造を示す図である。
【図３】本発明の一例による、擬似雑音発生器で使用する擬似乱数発生器を示す図である。
【図４】本発明の一例による、擬似雑音発生器で使用する48ビット線形フィードバックシフトレジスタを示す図である。
【図５ａ】4ビット線形フィードバックシフトレジスタの動作を概略的に示す図である。
【図５ｂ】4ビット線形フィードバックシフトレジスタの動作を概略的に示す図である。
【図５ｃ】4ビット線形フィードバックシフトレジスタの動作を概略的に示す図である。
【図６】本発明の一例による、105個のサンプルに渡る10ビット擬似乱数発生器の出力を示すヒストグラムである。
【図７】本発明の一例による、それぞれ異なる数の擬似乱数発生器を備える2つの擬似雑音発生器の出力を比較するヒストグラムである。
【図８】本発明の一例による、12個の擬似乱数発生器を備える擬似雑音発生器の出力を示すヒストグラムである。
【図９】図8との比較用にスケーリングされた、理想化されたガウス分布を示すヒストグラムである。
【図１０】本発明の一例による、擬似雑音発生器で使用する平均化ユニットの構造を示す図である。
【図１１】4ビットリップルキャリー加算器を示す図である。
【図１２】本発明の一例による、2つの入力の平均を出力するように構成された、修正型10ビットリップルキャリー加算器を示す図である。
【発明を実施するための形態】
【００２２】
次に図2を参照すると、本発明の一例による擬似雑音発生器200の構造が示されている。擬似雑音発生器(PNG)200は、並列に配列されており、共通のクロック入力CLKを共有している複数の擬似乱数発生器(PRNG)201を備える。この例では、複数のPRNG 201は、12個の個々のPRNG 1〜12を備えるが、他の実施形態では、任意の数のPRNGが提供されてよい。
【００２３】
クロックパルスに応答して、それぞれのPRNGは、擬似乱数を生成し、この数を平均化ユニット204に出力する。擬似乱数は、こうした数の系列が検査されるとき、統計的にはランダムに見えるが、実際には決定論的プロセスに従って導出されるものである。平均化ユニット204は、複数のPRNGから受け取られた複数の擬似乱数の算術平均を計算するように構成され、次いで、この計算された算術平均は、デジタル/アナログ変換器(DAC)205に出力される。各PRNGがクロックサイクルごとに新しい擬似乱数を生成するので、多数のクロックサイクルに渡る平均化ユニット204の出力は、デジタル擬似雑音信号を備える。デジタル擬似雑音信号は、DAC 205によってアナログ擬似雑音信号に変換され、DUT 102に送られる。
【００２４】
この例では、PNG 200は、DAC 205を介してDUT 102に直接接続されたスタンドアロンのユニットを備えるものとして示されている。しかし、当業者には、他の実施形態が可能であることが容易に理解されよう。たとえば、PNG 200およびDAC 205は、ベース雑音信号を提供するためにAWGに組み込まれてよく、このベース雑音信号は、DUT 102に出力される前に、格納された任意の波形と組み合わされる。
【００２５】
次に図3を参照すると、単一のPRNG 202の構造が示されている。図3のPRNG 202は、図2の第1のPRNG 202に対応する。この例では、PRNG 202は、並列に構成された10個の線形フィードバックシフトレジスタ(LFSR)LFSR 1〜10を備える10ビットPRNGである。単一のクロックサイクルの間、それぞれのLFSRは、単一のビット(すなわち0または1)を出力するが、LFSRの詳細な構造および動作については、下記に述べられる。複数のLFSRからの10個の出力ビットは共に、10ビットの2進ワードを形成する。本発明は、10個のLFSRを備えるPRNGに限定されるのではなく、任意の数N個のLFSRが、Nビットのワードを出力するように構成されてよいことが当業者には容易に理解されよう。
【００２６】
図3は、LFSR 1-10によって出力された個々のビットが10ビットの2進ワードとしてどのように解釈されるか示している。この例では、現在のクロックサイクルの間、LFSR 1は、「1」を備える出力ビットを生成し、LFSR 2は、「0」を備える出力ビットを生成し、LFSR 3は、「1」を備える出力ビットを生成するなどである。それぞれのLFSRは、図2に示された接続203が実際には、出力ワードの10ビットを並列に運ぶように構成された複数のコンダクタ1-1から1-10を備えるように、平均化手段への別個の接続を備える(図2参照)。平均化手段(図3に示されない)は、10ビットのワードを2進重み付きの量として解釈するように構成され、すなわち、ビット1-1は、20の重みをもち、ビット1-2は、21の重みをもち、ビット1-3は、22の重みをもつなどである。したがって、この例では、10ビットのワードは、10進法の837に対応する2進数1101000101として解釈される。
【００２７】
本発明の一例による単一のLFSR 301の構造が、図4に詳細に示されている。この例では、LFSR 301は、シフトレジスタ401を形成するように構成された、複数のクロック付きフリップフロップを有する48ビットLFSRを備える。明確にするために、第1〜第4および第45〜第48のフリップフロップだけが示されている。LFSR 301は、複数の排他的論理和(XOR)ゲート402をさらに備え、このXORゲート402は、第20のフリップフロップFF20および第21のフリップフロップFF21(図示せず)、ならびに第47のフリップフロップFF47および第48のフリップフロップFF48から入力を受け取るように構成される。したがって、所与のいずれかのときに第3のXORゲート405によって生成される出力ビットは、第20、第21、第47および第48のフリップフロップの現在の状態によって決まる。この出力ビットは、第1のフリップフロップの入力としてシフトレジスタ401にフィードバックされる。いくつかのクロックサイクルに渡るLFSR 301の出力は、擬似乱数の2進系列(PRBS: pseudo-random binary sequence)を備える。
【００２８】
4ビットLFSRの詳細な操作について、図5aから図5cを参照して次に述べられる。便宜上、4ビットLFSRについて述べられているが、一般的な原理は、図4に示された48ビットLFSRなど、任意のnビットLFSRに等しく適用可能であることが当業者には理解されよう。この例では、4ビットLFSR 500は、4つのクロック付きフリップフロップFF01、FF02、FF03、FF04と、排他的論理和(XOR)論理ゲート502とを備える。一般的に述べると、nビットLFSRは、複数のnフリップフロップ501と、1つまたは複数のXORとを備える。シフトフィードバックレジスタが線形となるには、フィードバック関数は、最終的な論理反転を有してはならない。
【００２９】
第2のフリップフロップFF02、第3のフリップフロップFF03および第4のフリップフロップFF04は、各フリップフロップのデータ入力Dが直前のフリップフロップの出力Qに接続されるように構成される。これは、シフトレジスタの標準の構成であり、この構成では、クロックパルス(具体的には、パルスの立上がりエッジまたは立下がりエッジ)が、フリップフロップをトリガして、それらの状態を直前のフリップフロップの状態に同時に変更し、それによって、レジスタに沿って(すなわち図5aの右側に向かって)、nビットの系列全体をシフトする。4ビットLFSR 500では、第1のフリップフロップFF01は、そのデータ入力Dを、XORゲート502の出力に接続させており、このXORゲート502は、第3のフリップフロップFF03および第4のフリップフロップFF04の出力Qからその入力を得る。
【００３０】
LFSR 300は、複数のフリップフロップ501のそれぞれを、SET入力またはCLR入力を高または低に設定することにより所定の初期状態(「シード」状態)に設定することによって初期化される(図5aから5cでは、SET入力またはCLR入力への接続は、明確にするために省略されている)。図5aは、第1、第2、第3および第4のフリップフロップFF01、FF02、FF03、FF04がそれぞれ0、1、1および0に設定されるようにLFSR 500が初期化されることを示している。シード状態は、全ゼロの状態ではLFSRがロックアップされたままとなるので全ゼロの状態が除外されるという制約のもと、任意に選ぶことができる。
【００３１】
最後のフリップフロップ(この例では第4のフリップフロップFF04)の出力Qは、LFSR 500の出力として取られる。図5aに示されたように、第4のフリップフロップFF04の出力Qは、第3のフリップフロップFF03の出力Qと同様に、XORゲート302にもフィードバックされる。XORゲート(出力と両方の入力)への接続は、フィードバックタップと呼ばれ、系列全体における関連のフリップフロップの位置に対応する数字で示される。具体的には、この例では、LFSR 500は、第1のフリップフロップFF01、第3のフリップフロップFF03および第4のフリップフロップFF04に対応するフィードバックタップ1、3および4を有する。
【００３２】
図5aに示された初期状態では、XORゲート502は、それぞれ第3のフリップフロップFF03および第4のフリップフロップFF04からの入力1および0を有する。したがって、この状態のXORゲート502の出力は、1である。
【００３３】
次に5bを参照すると、図5aに示された状態に比べて単一のクロックサイクルが経過した後のLFSR 500が示されている。第2のフリップフロップFF02、第3のフリップフロップFF03および第4のフリップフロップFF04は、それぞれ第1のフリップフロップFF01、第2のフリップフロップFF02、第3のフリップフロップFF03の前の状態、すなわち0、1および1に従って、状態を変化させている。同時に、第1のフリップフロップFF01は、XORゲート502の前の出力(すなわち1)に従って状態を変化させている。この状態で、LFSR 500の出力は、現在1である。第3のフリップフロップFF03と第4のフリップフロップFF04の両方が1に設定されるので、XORの出力502は0になる。
【００３４】
次に5cを参照すると、図5bに示された状態に比べて単一のクロックサイクルが経過した後のLFSR 500が示されている。第2のフリップフロップFF02、第3のフリップフロップFF03および第4のフリップフロップFF04は、それぞれ第1のフリップフロップFF01、第2のフリップフロップFF02、第3のフリップフロップFF03の前の状態、すなわち1、0および1に従って、状態を変化させている。同時に、第1のフリップフロップFF01は、XORゲート502の前の出力(すなわち0)に従って状態を変化させている。この状態で、LFSR 500の出力は、依然として1である。第3のフリップフロップFF03と第4のフリップフロップFF04がそれぞれ0および1に設定されるので、XORの出力502は1になる。
【００３５】
このように、LFSR 500は、クロックサイクルごとに状態を変化させ続ける。2n個の可能なnビット組合せから、除外された状態(すなわち全ゼロ)を引いた数があるので、nビットLFSRは、2n-1個の可能な状態の最大数を有する。したがって、図5aから図5cに示された4ビットLFSR 500は、15個の可能な状態を有する。さらに、LFSRは、フィードバックタップとしていくつのフリップフロップが使用されるかに応じて、最大長であることも、最大長でないこともある。最大長LFSRは、繰り返す前に2n-1個のすべての可能な状態を循環するLFSRである。所与のいずれかのLFSRについて、最大長系列を生成することができるフィードバックタップの複数の組合せがあることを数学的に示すことができる。
【００３６】
Table 1(表1)は、様々な数のフリップフロップを備えるLFSRの反復期間を示している。反復期間は、各LFSRが最大長であり(すなわち、反復前に2n-1個のすべての状態を通り)、また1GSPSのサンプルレートが使用されると仮定して計算されている。
【００３７】
【表１】
2013527515.tif 000003
【００３８】
Table 2(表2)は、所与の任意のときに0または1を出力するn-ビットLFSRの確率P()を示している。XORゲートを使用する場合、全ゼロの状態は除外されるので、1を出力する確率は、0を出力する確率よりわずかに高いが、nが増加する間、両方の確率が漸近的に1/2となる傾向がある。
【００３９】
【表２】
2013527515.tif 000004
【００４０】
したがって、図4に示されたLFSR 301は、これが長い反復期間(2.815×105s)を提供するので、48個のフリップフロップを備える。したがって、48ビットLFSRを備える、図3に示されたPRNGもまた、2.815×105の反復期間を示すが、0および1としての擬似白色雑音出力の生成は、各LFSRによって、ほぼ等しい確率で出力される。
【００４１】
次に図6を参照すると、一続きの105個のサンプル(すなわち105個のクロックサイクル)に渡る、図3の10ビットPRNG 202の出力を示すヒストグラムが提供されている。10ビットPRNG 202の出力は、(それぞれ2進数0000000000および1111111111に対応する)0から1023の任意の整数値を取ることができる。図6では、範囲0〜1023が、100個のヒストグラムビンに分割されている。PRNG 202の出力が擬似乱数的である(すなわち統計的にランダムである、Table 2(表2)参照)ので、十分に高いサンプル数では、出力値がヒストグラムビン間で等しく分布することが期待される(一定のスペクトル電力密度を有する白色雑音を参照)。図6において、この理想的な分布からの逸脱が観測されるのは、サンプル数(105)が有限であることに起因する。
【００４２】
図2を参照して上記に述べられたように、PNGの出力は、複数のPRNGの出力を平均する(すなわち算術平均を計算する)ことによって導出される。PRNGすべてが同じ長さ(たとえばこの例では10ビット)の出力ワードを生成する場合、およびそれらがそれぞれ、LFSRの異なる構成を備える場合、平均された出力は、ほぼガウス型である振幅分布を有する。図7は、18個のPRNG(線701)および6つのPRNG(線702)を平均することによって導出された出力のヒストグラム(明確にするために概略が示される)を図示している。したがって、図7から、使用されるPRNGの数を変更することよって分布の幅を修正できることが当業者には理解されよう。
【００４３】
図2のPNG 200では、12個の数が、デバイスの複雑さおよび電力消費を過度に増加させることなしにガウス分布を密接に近似する出力を提供すると見られるので、12個のPRNGが使用されている。図8は、12個の10ビットPRNGを備える、図2のPNG 200の振幅ヒストグラムである。比較のために、理想化されたガウス分布を示す振幅ヒストグラムが、図9に示されている。ガウス分布に従う環境雑音に典型的に遭遇する宇宙ベースの応用例(たとえば通信衛星)で使用する機器を試験する場合、ガウスの振幅分布を有する擬似雑音を生成するPNGが特に望ましいことがある。
【００４４】
図10は、本発明の一例による、平均化ユニット204の構造を示している。平均化ユニット204は、複数のパイプライン化された加算器を備えており、この例では、この複数の加算器はそれぞれ、入力の平均を計算するために、計算された入力の合計に対して除算を実施するように構成される。たとえば、第1の加算器1001は、第1および第2のPRNGの出力を受け取り、計算された合計を2で割り、次の加算器に結果を出力するように構成される。しかし、各段階で除算を実施することは必須でないことが当業者には理解されよう。代替実施形態では、それぞれの加算器は、その入力の合計を順番の次の加算器に出力するように構成されてよく、次いで、最後の加算器1002の出力が、DAC 102に渡される前に、適宜(すなわち、この例では12)で割られる。
【００４５】
この分野では、図11に示されたリップルキャリー加算器1100など、様々なタイプの加算が知られている。当業者なら標準のリップルキャリー加算器をよく知っており、したがって、加算器1100の操作について詳細には述べられない。この例では、加算器1100は、2進半加算器1101と、3つの2進全加算器1102、1103、1104とを備える4ビット加算器である。半加算器1101、および全加算器1102、1103、1104は、複数の合計ビットs1、s2、s3、s4および複数のキャリービットc1、c2、c3、c4を出力するように構成されている。最後のキャリービットc4は、複数の合計ビットs1、s2、s3、s4をも備える出力ワードの最終ビットとして出力される。したがって、4ビット加算器1100は、2つの4ビット入力ワードの合計を備える5ビットの出力ワードを生成する。図10に関して上記に説明されたように、平均化ユニット204でこうした加算器を使用する場合、各加算器の出力を2で割り、それによって2つの入力の平均を計算する手段を含み、または最後の加算器の出力を適宜分割する手段を含むことがさらに求められる。
【００４６】
図12は、本発明の一例による10ビット加算器1001を示しており、この10ビット加算器1001は、2つの入力の合計を計算し、合計を2でさらに割るように構成される。10ビット加算器1001は、図10に示された第1の加算器1001に対応する。10ビット加算器1001は、それぞれ第1のPRNGからの出力10ビットワードのビット1から10を受け取るための第1の複数の入力1-1〜1-10、および第2のPRNGからの出力10ビットワードを同様に受け取るための第2の複数の入力2-1〜2-10を備える。明確にするために、第1、第2および第10の入力対1-1、2-1、1-2、2-2、1-10、2-10だけが示されている。
【００４７】
図11に示された4ビット加算器1100と同様に、10ビット加算器1001は、複数の2進全加算器1202〜1210を備える(明確にするために、第1の全加算1202および最後の全加算器1210だけが示されている)。しかし、10ビット加算器1001は、最下位の入力ビット1-1および2-1が2進半加算器分に入力されないが、ANDゲート1201に直接入力されるという点で、標準のリップルキャリー加算器と異なる。このANDゲート1201の出力は、第1の全加算器1202に入力される第1のキャリービットc1を備える。出力ビットが最下位の入力ビット1-1、2-1からは直接に生成されないので、したがって、10ビット加算器は、11ビット出力ワードではなく10ビット出力ワードを出力する(4ビット加算器1100が5ビットワードを出力する、図11を参照)。
【００４８】
10ビット加算器1001によって生成された10ビット出力ワードは、11ビット出力ワードに対応しており、この11ビット出力ワードは、標準10ビットリップルキャリー加算器によって生成され、最下位ビットが廃棄されていることが当業者には理解されよう。これは、切捨てて最も近い整数に丸められた、入力10ビットワードの合計の半分に対応する出力10ビットワードを提供する効果を有する。たとえば、2つの入力の合計が1627である場合、標準10ビット加算器は、11001011011(10進法の1627)を出力し、図12の10ビット加算器1001は、1100101101(10進法の8130)を出力する。
【００４９】
このやり方で切捨てを行うと、連続して複数回を実施されたとき、(たとえば、直列に構成された加算器を備える図10の平均化ユニット204で)わずかな誤差が生じることがあるが、多くの実施形態において、こうした誤差は軽微であり得る。さらに、加算器の第1の段階を単純化することによって、キャリービットc1〜c10が加算器を通って流れる伝播時間が減少し、それによって、加算器の動作速度が増加する。また、この例では、第1の加算器1001が切捨てを行い、11ビット数ではなく10ビット数を出力するので、後続の加算器は、11ビット加算器ではなく10ビット加算器を必要とするにすぎない。10ビット加算器は、典型的には11ビット加算器より速く動作するので、各段階で切捨てを行うことによって、平均化手段204の全体的な動作速度をさらに増加させることができる。
【００５０】
当業者には、本発明で他のタイプの加算器を代わりに用いてもよいことが理解されよう。たとえば、キャリービットがリップルキャリー加算器全体に渡って伝播するのに要する時間は、入力ビット数が増えるにつれて増加する。一部の実施形態では、伝播時間によって、PNGは所望のサンプルレート(たとえば1GSPS)で動作できなくなることがあり、その場合には、当業者はより高速の加算器(たとえばキャリー先見加算器)を代わりに用いてもよい。
【００５１】
同様に、本発明の特定の実施形態について上記に述べられているが、特許請求の範囲に定められた本発明の範囲内に依然として含まれながら、多くの変更および修正が可能であることが当業者には明らかであろう。
【００５２】
たとえば、本発明の例について複数のLFSRを備えるものとして述べられているが、代替の擬似乱数発生器を適宜、代わりに用いてもよい。非ガウス出力を提供するために、XOR以外に論理ゲートを備える非線形シフトフィードバックレジスタを代わりに用いてもよい。あるいは、様々な異なる出力プロファイルは、様々な長さのPRNGを組み込む手段や、加重平均を計算するように平均化ユニットを構成する手段など、他の手段によって提供してもよい。
【００５３】
特定の実施形態では、PNGは、メモリチップ上に格納された1組の命令に従ってプログラムされるフィールドプログラマブルゲートアレイ(FPGA)で実装される。この構成は、ユーザがPNGの特定の特徴を容易に修正することを可能にする。一例として、ユーザ定義の反復期間は、各PRNGで使用されるLFSRの長さを調整することによって設定することができる。同様に、デジタル擬似雑音出力がDUTに直接送られるようにDACをバイパスするためのオプションが提供されてよい。
【００５４】
平均化ユニット内で複数のPRNGの出力を組み合わせることによって、PNGは、単一のLFSRによって生成された出力信号のそれとは異なる振幅プロファイルを有する出力擬似雑音信号を供給することができる。たとえば、PNGの出力信号は、ガウス振幅プロファイルを有してよい。それぞれのPRNGが複数のLFSRを有するので、出力信号は、完全に再生可能であり、またPNGの複雑さを著しく増加させず、または出力波形を格納する大きい記憶容量に必要とせずに長い反復期間を有するように制御することができる(任意波形発生器参照)。さらに、PNGのハードウェアが構成可能である場合、たとえばFPGAで実装される場合、出力信号の振幅プロファイルは、使用されるPRNGの数、PRNGの個々の長さなどのパラメータ、個々のフィードバックタップ構成、および平均化ユニット自体の構造を変更することによって細かく調整することができる。したがって、出力信号は、いずれかの特定の応用例について、現実世界のノイズ信号の振幅プロファイルに正確に一致するように制御することができる。
【符号の説明】
【００５５】
101  AWG
102  被試験デバイス/DUT
103  測定システム
200  擬似雑音発生器/PNG
201  擬似乱数発生器/PRNG
202  PRNG
203  接続
204  平均化ユニット
205  デジタル/アナログ変換器(DAC)
301  LFSR
401  シフトレジスタ
402  排他的論理和/XORゲート
405  XORゲート
500  LFSR
501  フリップフロップ
502  排他的論理和(XOR)論理ゲート/XORゲート
【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１】
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【図２】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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