(57)【要約】  ３次元読み出し及び書き込みメモリにおけるメモリデバイスは複数のメモリセルを含む。各メモリセルはステアリング素子と直列接続された抵抗スイッチングメモリ素子（ＲＳＭＥ）を含む。この抵抗スイッチングメモリ素子は、抵抗スイッチング層と、導体中間層と、抵抗スイッチングメモリ素子の一端に第１電極及び他端に第２電極と、を有する。第１抵抗スイッチング層及び第２抵抗スイッチング層は共に、双極又は単極スイッチング特性を有することができる。メモリセルの設定又は再設定動作において、イオン電流が抵抗スイッチング層内を流れ、スイッチング機構に寄与する。スイッチング機構に寄与しない電子流は、導体中間層による散乱によって減少され、ステアリング素子への損傷を回避する。抵抗スイッチングメモリ素子の異なる複数の層のために特定の複数の材料及び複数の材料の組み合わせが提供される。
2013534723.tif 000002
【特許請求の範囲】
【請求項１】
抵抗スイッチングメモリ素子を備える抵抗スイッチングメモリセルであって、前記抵抗スイッチングメモリ素子は、
第１電極（Ｅ１）及び第２電極（Ｅ２）と、
前記第１電極と前記第２電極との間に直列接続された導体又は半導体中間層（ＩＬ）と、
前記第１電極と前記導体又は半導体中間層との間に直列接続された第１抵抗スイッチング層（ＲＳＬ１）と、
前記第２電極と前記導体又は半導体中間層との間に直列接続された第２抵抗スイッチング層（ＲＳＬ２）と、
を備える、抵抗スイッチングメモリセル。
【請求項２】
ステアリング素子（ＳＥ）を更に備え、このステアリング素子は、前記抵抗スイッチングメモリ素子と直列接続されたダイオードを備える、請求項１に記載の抵抗スイッチングメモリセル。
【請求項３】
前記導体又は半導体中間層は非酸化性である、請求項１又は２に記載の抵抗スイッチングメモリセル。
【請求項４】
前記導体又は半導体中間層は炭素を含む、請求項３に記載の抵抗スイッチングメモリセル。
【請求項５】
前記導体又は半導体中間層は酸化性である、請求項１、２及び４のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項６】
前記導体又は半導体中間層は、ＴｉＮ，Ａｌ，Ｚｒ，Ｌａ，Ｙ，Ｔｉ，ＴｉＡｌＮ，ＴｉｘＮｙ及びＴｉＡｌ合金からなる群から選択される、請求項１から５のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項７】
前記導体又は半導体中間層は、ｎ＋Ｓｉ，ＳｉＧｅ及びＺｒＯｘからなる群から選択される、請求項１から６のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項８】
前記導体又は半導体中間層はｐ＋ＳｉＣを含む、請求項１から７のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項９】
前記導体又は半導体中間層はナノ粒子を含む、請求項１から８のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項１０】
前記第１抵抗スイッチング層及び前記第２抵抗スイッチング層のうち少なくとも一つが、ＨｆＯｘ及びＨｆＳｉＯＮからなる群から選択される、請求項１から９のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項１１】
前記第１抵抗スイッチング層及び前記第２抵抗スイッチング層のうち少なくとも一つが、０．０１〜５％のドーパント濃度を有する高濃度にドープされた金属酸化物層を含む、請求項１から１０のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項１２】
前記金属酸化物層がＨｆＯｘ及びＨｆＳｉＯＮからなる群から選択され、ドーパントがＴｉ，Ａｌ又はＺｒである、請求項１１に記載の抵抗スイッチングメモリセル。
【請求項１３】
前記第１電極及び前記第２電極のうち少なくとも一つが、Ｗ，ＷＳｉｘ，ＷＮ，ＴｉＮ，ＴｉＳｉｘ，ＳｉＧｅ，ＴｉＡｌＮ，ＮｉＳｉ，Ｎｉ，Ｃｏ，ＣｏＳｉ，ｎ＋Ｓｉ及びｐ＋Ｓｉからなる群から選択される、請求項１から１２のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項１４】
前記第１電極及び前記第２電極のうち少なくとも一つが、ｎ＋ｎ＋ＳｉＣ及びｐ＋ＳｉＣからなる群から選択される、請求項１から１３のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項１５】
前記第１電極がｎ＋Ｓｉを含み、
前記導体又は半導体中間層がＴｉＮを含み、
前記第２電極がｎ＋Ｓｉを含む、
請求項１から１４のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項１６】
前記第１電極がＴｉＮを含み、
前記導体又は半導体中間層がｎ＋Ｓｉを含み、
前記第２電極がＴｉＮを含む、
請求項１から１４のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項１７】
前記第２電極がＴｉＮの層の上にＴｉの層を含み、
前記第２抵抗スイッチング層がＭｅＯｘを含み、
ＴｉＯｘの層が、Ｔｉの層の上に形成され、かつ前記第２抵抗スイッチング層と接触する、
請求項１から１６のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項１８】
前記第２電極はｎ＋Ｓｉを含み、
ＳｉＯｘの層が前記第２電極上に成長される、
請求項１から１６のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項１９】
第１電極（Ｅ１）及び第２電極（Ｅ２）と、
前記第１電極と前記第２電極との間に直列接続された導体又は半導体中間層（ＩＬ）と、
前記第１電極と前記導体又は半導体中間層との間に直列接続され、かつＭｅＯｘを含む第１抵抗スイッチング層（ＲＳＬ１）と、
前記第２電極と前記導体又は半導体中間層との間に直列接続され、かつＭｅＯｘを含む第２抵抗スイッチング層（ＲＳＬ２）と、
前記導体又は半導体中間層と前記第１電極との間にあるキャップ層（Ｃａｐ１，Ｃａｐ２）と、
を備え、前記キャップ層は、ＴｉＯｘ，Ａｌ２Ｏ３，ＺｒＯｘ，ＬａＯｘ，ＹＯｘからなる群から選択され、前記第１抵抗スイッチング層の視点から見て、酸素のソース又はゲッターとして機能する、抵抗スイッチングメモリセル。
【請求項２０】
前記キャップ層は前記導体又は半導体中間層に隣接する、請求項１９に記載の抵抗スイッチングメモリセル。
【請求項２１】
前記導体又は半導体中間層と前記第２電極との間に更なるキャップ層（Ｃａｐ１，Ｃａｐ２）を更に備え、この更なるキャップ層は、ＴｉＯｘ，Ｔｉ，Ａｌ２Ｏ３，ＺｒＯｘ，ＬａＯｘ，ＹＯｘからなる群から選択され、かつ前記導体若しくは半導体中間層並びに前記第２電極のうち少なくとも一つに隣接する、請求項２０に記載の抵抗スイッチングメモリセル。
【請求項２２】
前記キャップ層はＴｉＯｘを含み、
前記導体又は半導体中間層はＴｉＮを含む、
請求項２０又は２１に記載の抵抗スイッチングメモリセル。
【請求項２３】
前記第１電極はｎ＋Ｓｉを含む、請求項２２に記載の抵抗スイッチングメモリセル。
【請求項２４】
前記キャップ層は前記第１電極に隣接する、請求項１９から２３のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項２５】
前記キャップ層はＴｉＯｘを含み、
前記第１電極はＴｉＮを含む、
請求項２４に記載の抵抗スイッチングメモリセル。
【請求項２６】
前記導体又は半導体中間層はｎ＋Ｓｉを含む、請求項２５に記載の抵抗スイッチングメモリセル。
【請求項２７】
前記中間層に隣接する、ＴｉＮを含む更なる導体又は半導体中間層（ＩＬ２）を含む、請求項２６に記載の抵抗スイッチングメモリセル。
【請求項２８】
前記中間層に隣接する更なるキャップ層を含み、この更なるキャップ層はＴｉＯｘ，Ａｌ２Ｏ３，ＺｒＯｘ，ＬａＯｘ，ＹＯｘからなる群から選択される、請求項２７に記載の抵抗スイッチングメモリセル。
【請求項２９】
前記抵抗スイッチングメモリ素子はミラー構成を有する、請求項１９から２８のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項３０】
前記抵抗スイッチングメモリ素子は逆のミラー構成を有する、請求項１９から２８のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項３１】
前記抵抗スイッチングメモリ素子は非対称の縦型構成を有する、請求項１９から２８のいずれか一項に記載の抵抗スイッチングメモリセル。
【請求項３２】
前記抵抗スイッチングメモリ素子は非対称の逆の構成を有する、請求項１９から２８のいずれか一項に記載の抵抗スイッチングメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本願は、２０１０年６月１８日に出願された米国仮特許出願第６１／３５６，３２７号（事件整理番号ＳＡＮＤ−０１４７８ＵＳ０）、及び２０１１年３月２５日に出願された米国仮特許出願第６１／４６７，９３６号（事件整理番号ＳＡＮＤ−０１４７８ＵＳ１）に基づく優先権を主張するものであり、その内容は、参照により本明細書に組み込まれる。
【０００２】
本技術は、データ記憶装置に関する。
【背景技術】
【０００３】
様々な材料が、可逆抵抗変化又は抵抗スイッチング挙動を示し、ここでは材料の抵抗は、この材料を通過する電流及び／又はこの材料に印加された電圧の履歴の関数である。これらの材料には、カルコゲナイド、炭素棒重合体、ペロブスカイト、並びに特定の金属酸化物（ＭｅＯｘ）及び金属窒化物（ＭｅＮ）が含まれる。具体的には、一の金属のみを含みかつ信頼性のある抵抗スイッチング挙動を呈する金属酸化物及び金属窒化物がある。この群には、Ｐａｇｎｉａ及びＳｏｔｎｉｃｋの「Ｂｉｓｔａｂｌｅ  Ｓｗｉｔｃｈｉｎｇ  ｉｎ  Ｅｌｅｃｔｒｏｆｏｒｍｅｄ  Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ  Ｄｅｖｉｃｅ」（Ｐｈｙｓ．  Ｓｔａｔ．  Ｓｏｌ．  （Ａ）  １０８，  １１−６５  （１９８８））に記載されるように、例えば、ニッケル酸化物（ＮｉＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、二酸化チタン（ＴｉＯ２）、ハフニウム酸化膜（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化マグネシウム（ＭｇＯｘ）、クロム二酸化物（ＣｒＯ２）、酸化バナジウム（ＶＯ）、ホウ素チッ化物（ＢＮ）と窒化アルミニウム（ＡｌＮ）が含まれる。これらの金属のうち一つの金属の抵抗スイッチング層（ＲＳＬ）は、初期状態が例えば比較的低い抵抗状態において形成され得る。十分な電圧を印加すると、この材料は電圧が除去された後にも維持される安定した高抵抗状態に切り替わる。この抵抗スイッチングは、適切な電流又は電圧が後に印加されることにより、この電圧又は電流が除去された後にも維持される安定した低抵抗状態に抵抗スイッチング層を戻すよう、可逆性である。この切り換えは何回も繰り返すことができる。いくつかの材料では、初期状態は低抵抗ではなく高抵抗である。設定処理（セット・プロセス）は、材料を高抵抗から低抵抗に切り替えることを意味する一方、再設定処理（リセット・プロセス）は材料を低抵抗から高抵抗に切り替えることを意味する。抵抗スイッチングメモリ素子（ＲＳＭＥ）は第１電極と第２電極の間に配置された抵抗スイッチング層を含み得る。
【０００４】
これらの可逆抵抗変化材料は不揮発性メモリアレイにおいて使用するのに有利である。一抵抗状態はデータ「０」に対応し得、一方、例えば別の抵抗状態はデータ「１」に対応する。これらの材料のいくつかは３つ以上の安定した抵抗状態を有し得る。更に、一のメモリセルにおいて、抵抗スイッチングメモリ素子は、抵抗スイッチングメモリ素子に印加される電圧及び／又は電流を選択的に制限する、ダイオードといったステアリング素子に直列接続され得る。例えば、ダイオードは抵抗スイッチングメモリ素子の一方行にのみ電流を流し、基本的に逆方向へ電流を流すことを妨げる。係るステアリング素子自体は、典型的には抵抗変化材料ではない。代わりに、このステアリング素子は、一のアレイにおける他のメモリセルの状態に影響を与えることなく、あるメモリセルが書き込まれ及び／又は読み出されるのを可能にする。
【０００５】
抵抗変化材料から形成される記憶素子又はセルを有する、不揮発性メモリが知られている。例えば、参照により本明細書に組み込まれる米国特許出願公開第２００６／０２５０８３６（発明の名称「Ｒｅｗｒｉｔｅａｂｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｃｏｍｐｒｉｓｉｎｇ  Ａ  Ｄｉｏｄｅ  Ａｎｄ  Ａ  Ｒｅｓｉｓｔａｎｃｅ−Ｓｗｉｔｃｈｉｎｇ  Ｍａｔｅｒｉａｌ」）は、ＭｅＯｘ又はＭｅＮといった抵抗変化材料と直列接続されたダイオードを含む、再書き込み可能な不揮発性メモリセルを記載している。
【０００６】
しかしながら、メモリセルのサイズを小型化することのできる技術のニーズが継続して存在する。
【図面の簡単な説明】
【０００７】
【図１】ステアリング素子と直列接続された抵抗スイッチングメモリ素子を含むメモリセルの一実施形態の概略斜視図である。
【０００８】
【図２Ａ】図１の複数のメモリセルから形成された第１メモリレベルの一部の概略斜視図である。
【０００９】
【図２Ｂ】図１の複数のメモリセルから形成された三次元メモリアレイの一部の概略斜視図である。
【００１０】
【図２Ｃ】図１の複数のメモリセルから形成された三次元メモリアレイの一部の概略斜視図である。
【００１１】
【図３】メモリシステムの一実施形態のブロック図である。
【００１２】
【図４Ａ】単極性抵抗スイッチング層の一例のＩ−Ｖ特性を表すグラフである。
【００１３】
【図４Ｂ】二層の単極性抵抗スイッチング層の例のＩ−Ｖ特性を表すグラフである。
【００１４】
【図４Ｃ】単極性抵抗スイッチング層の別の例のＩ−Ｖ特性を表すグラフである。
【００１５】
【図４Ｄ】双極性抵抗スイッチング層の一例のＩ−Ｖ特性を表すグラフである。
【００１６】
【図４Ｅ】双極性抵抗スイッチング層の別の例のＩ−Ｖ特性を表すグラフである。
【００１７】
【図５】メモセルの状態を読み出すための回路の一実施形態を表している。
【００１８】
【図６Ａ】抵抗スイッチングメモリ素子及びこの抵抗スイッチングメモリ素子の下にステアリング素子（ＳＥ）を有するメモリセルの一例を表している。
【００１９】
【図６Ｂ】抵抗スイッチングメモリ素子有し、ステアリング素子（ＳＥ）がこの抵抗スイッチングメモリ素子の上にあるメモリセルの代替構成を表している。
【００２０】
【図６Ｃ】縦型積層におけるミラー抵抗スイッチ（ＭＲＳ）として図６Ａの抵抗スイッチングメモリ素子の実施例を表している。
【００２１】
【図６Ｄ】抵抗スイッチング層間に複数の中間層（ＩＬ）を使用する図６Ａの抵抗スイッチングメモリ素子の実施例を表している。
【００２２】
【図６Ｅ】繰り返しの抵抗スイッチング層／中間層パターンを用いた、図６Ａの抵抗スイッチングメモリ素子の実施例を表している。
【００２３】
【図６Ｆ】抵抗スイッチングメモリ素子の各層が横方向に延びており、一又は複数の層が端と端を接して配置されている、図６Ａの抵抗スイッチングメモリ素子の実施例を表している。
【００２４】
【図６Ｇ】抵抗スイッチングメモリ素子の各層が横方向に延びており、一又は複数の層が端と端を接して配置されている、図６Ａの抵抗スイッチングメモリ素子の別の実施例を表している。
【００２５】
【図６Ｈ】抵抗スイッチングメモリ素子の各層が縦方向に延びる、図６Ａの抵抗スイッチングメモリ素子の別の実施例を表している。
【００２６】
【図６Ｉ】第１抵抗スイッチング層（ＲＳＬ１），中間層（ＩＬ），第２抵抗スイッチング層（ＲＳＬ２）及び第２電極（Ｅ２）のためのＬ字型部分を含む、図６Ａの抵抗スイッチングメモリ素子の別の実施例を表している。
【００２７】
【図６Ｊ】第１抵抗スイッチング層，中間層，第２抵抗スイッチング層及び第２電極のＵ字型部分を含む、図６Ａの抵抗スイッチングメモリ素子の別の実施例を表している。
【００２８】
【図６Ｋ１】一層の抵抗スイッチング層及びこの抵抗スイッチング層の下に一層の破壊層（ｂｒｅａｋｄｏｗｎ  ｌａｙｅｒ）を用いる、図６Ａの抵抗スイッチングメモリ素子の一実施例を表している。
【００２９】
【図６Ｋ２】破壊層の初期状態から破壊状態への遷移を示すグラフである。
【００３０】
【図６Ｋ３】初期状態（実線）及び破壊状態（破線）における破壊層のＩ−Ｖ特性を示すグラフである。
【００３１】
【図６Ｌ】一層の抵抗スイッチング層及びこの抵抗スイッチング層の上に一層の破壊層を用いる、図６Ａの抵抗スイッチングメモリ素子の一実施例を表している。
【００３２】
【図６Ｍ】抵抗スイッチング層が異なる種類である、図６Ａの抵抗スイッチングメモリ素子の一実施例を表している。
【００３３】
【図７Ａ】シリコンダイオードとしての図６Ａのメモリセルのステアリング素子（ＳＥ）の一実施例を表している。
【００３４】
【図７Ｂ】パンチスルー・ダイオードとしての図６Ａのメモリセルのステアリング素子（ＳＥ）の一実施例を表している。
【００３５】
【図８】ビット線とワード線との間に接続された図６Ａのメモリセルの一実施例を表している。
【００３６】
【図９Ａ】第１電極（Ｅ１）がＣｏ，ＣｏＳｉ，ｎ＋Ｓｉ，ｐ＋Ｓｉ又はｐ＋ＳｉＣからなり、第２電極（Ｅ２）がｎ＋Ｓｉからなる、図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。
【００３７】
【図９Ｂ】第１電極（Ｅ１）及び中間層はｐ＋ＳｉＣからなり、第２電極（Ｅ２）はｎ＋Ｓｉ，ｎ＋ＳｉＣ又はｐ＋ＳｉＣからなる、図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。
【００３８】
【図９Ｃ】他の材料に対するｐ＋ＳｉＣのフェルミ準位を表す図である。
【００３９】
【図１０Ａ】代替の中間層材料を記載する図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。
【００４０】
【図１０Ｂ】逆にしたミラー積層構成における図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。
【００４１】
【図１０Ｃ】非対称の縦型積層構成における図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。
【００４２】
【図１０Ｄ】非対称の逆転した積層構成における図６Ａの抵抗スイッチングメモリ素子の一実施形態を表している。
【００４３】
【図１１Ａ】第２電極（Ｅ２）がｎ＋ＳｉであるときのＳｉＯｘの成長を示す、図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。
【００４４】
【図１１Ｂ】第２電極（Ｅ２）がＴｉＮであるときのＴｉＯｘといった低バンドギャップ材料の成長を示す、図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。
【００４５】
【図１１Ｃ】抵抗スイッチング層が作動電圧を減少させるためにドープされた金属酸化物からなる、図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。
【００４６】
【図１１Ｄ】第２電極（Ｅ２）がｎ＋Ｓｉの代わりにＴｉＮからなる、図１１Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。
【００４７】
【図１１Ｅ】抵抗スイッチング層が異なる材料からなる非対称のミラーセル構成における、図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。
【００４８】
【図１１Ｆ】ＳｉＯｘのない非対称のミラーセル構成における図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。
【００４９】
【図１２】図６Ｃの抵抗スイッチングメモリ素子のエネルギー線図を表している。
【００５０】
【図１３】抵抗スイッチング層の設定処理における高電場の印加を表している。
【００５１】
【図１４Ａ】抵抗スイッチング層の設定処理における導電性フィラメントの形成における一段階を表している。
【図１４Ｂ】抵抗スイッチング層の設定処理における導電性フィラメントの形成における異なる段階を表している。
【図１４Ｃ】抵抗スイッチング層の設定処理における導電性フィラメントの形成における異なる段階を表している。
【図１４Ｄ】抵抗スイッチング層の設定処理における導電性フィラメントの形成における異なる段階を表している。
【００５２】
【図１４Ｅ】図１４Ａの設定処理段階を記載するエネルギー線図である。
【図１４Ｆ】図１４Ｂの設定処理段階を記載するエネルギー線図である。
【図１４Ｇ】図１４Ｄの設定処理段階を記載するエネルギー線図である。
【００５３】
【図１５Ａ】抵抗スイッチング層の再設定処理における導電性フィラメントの除去における一段階を表している。
【図１５Ｂ】抵抗スイッチング層の再設定処理における導電性フィラメントの除去における異なる段階を表している。
【図１５Ｃ】抵抗スイッチング層の再設定処理における導電性フィラメントの除去における異なる段階を表している。
【００５４】
【図１５Ｄ】図１５Ａの再設定処理段階を記載するエネルギー線図である。
【図１５Ｅ】図１５Ｂの再設定処理段階を記載するエネルギー線図である。
【図１５Ｆ】図１５Ｃの再設定処理段階を記載するエネルギー線図である。
【００５５】
【図１６Ａ】図６Ａの抵抗スイッチングメモリ素子のための設定処理を表している。
【００５６】
【図１６Ｂ】図６Ａの抵抗スイッチングメモリ素子のための再設定処理を表している。
【発明を実施するための形態】
【００５７】
２つ以上の抵抗スイッチング層（ＲＳＬ）を有する可逆抵抗スイッチングメモリ素子（ＲＳＭＥ）を含むメモリシステムが提供される。一実施例において、抵抗スイッチングメモリ素子は、第１電極（Ｅ１）と、第１抵抗スイッチング層（ＲＳＬ１）と、中間層（ＩＬ）（散乱層若しくは結合電極であると考えられる）と、第２抵抗スイッチング層（ＲＳＬ２）と、第２電極（Ｅ２）とを直列接続で含む。一の手法において、抵抗スイッチングメモリ素子は、この抵抗スイッチングメモリ素子の構成が中間層のいずれの側部においても対称である、ミラー構成を有する。しかしながら、係るミラー構成は必ずしも必要ではない。
【００５８】
一般的に、抵抗スイッチングメモリ素子を基礎とするメモリデバイスのサイズが小型化された結果、抵抗スイッチングメモリ素子の設定又は再設定処理中に生じる衝撃電流（バリスティック電流）が、抵抗スイッチングメモリ素子と直列接続された関連するステアリング素子に損傷を与えることや、更には、非常に寸法の小さいメモリセルの動作を止めてしまうといった問題が生じている。更に、一般的に、抵抗スイッチング層を基礎とする大量のメモリデバイスは、抵抗スイッチング層の初期の絶縁特性を破壊する形成ステップを必要とする。この形成ステップは、通常、非常に短くかつ非常に高い放電電流ピークに関連しており、それによって後のスイッチングにおける抵抗スイッチング層のオン抵抗レベルが設定される。オン抵抗レベルが非常に低い場合（例えば１００〜３０ｋΩ）、関連するスイッチング電流も非常に高く、結果としてメモリセルは非常に小さい技術ノードでは動作不能である。設定又は再設定処理は、抵抗スイッチング層及び抵抗スイッチングメモリ素子のための一種の抵抗スイッチング動作である。この問題を解決するために、導電体中間層のいずれかの側部に別個の抵抗スイッチング層を含む抵抗スイッチングメモリ素子が提供される。
【００５９】
特に、本明細書において提供される抵抗スイッチングメモリ素子を含むメモリセルは、動作電流を積極的に減少させることによって衝撃電流オーバーシュートを制限することができる。ＴｉＮといった薄い中間層は、電流オーバーシュートを防ぐことができ、かつ電流の流れを制限することができ、これにより個々の抵抗スイッチング層に広い電場を作るのが容易になる。電流が減少されることにより、セルのステアリング素子を損傷する可能性が減少し、より薄いステアリング素子を使用することができ、メモリデバイスの大きさを小さくすることが容易になり、電力消費を減らすことができる。セルのスイッチング能力は、イオン電流がなお許容される場合に保持される。
【００６０】
この抵抗スイッチングメモリ素子は、個々の抵抗スイッチング層に関する定性的モデルであって、スイッチング電流が電子／正孔及びイオン伝導に基づくこと、イオン電流が指数関数的に電場依存性であること、並びに測定される電流がスイッチング機構のために使用されることのない衝撃電流であることを含む、多くの知見を説明する定性的モデルに基づいている。具体的には、この定性的モデルは次のものを説明する。（ｉ）なだれ型（ａｖａｌａｎｃｈｅ−ｔｙｐｅ）設定電流の増加、（ｉｉ）なぜ設定状態を高いオン抵抗状態に制限することが困難なのか、（ｉｉｉ）設定処理に対するサイクリング収率（ｃｙｃｌｉｎｇ  ｙｉｅｌｄ）の感度、（ｉｖ）なぜ再設定電圧が設定電圧よりも高くなり得るのか、（ｖ）なぜより深い再設定のためにより高い再設定電圧が必要なのか、及び（ｖｉ）なぜより深い再設定のために再設定電流がより高いのか。衝撃電流のモデルは、ＴｉＳｉ，ＣＢＲＡＭ（導電性ブリッジＲＡＭ）といった他の「薄い」記憶材料／イオンメモリにも適用可能である。ＭｅＯｘの抵抗スイッチング層に対し、この発見は次のことも示す。すなわち、電子／正孔電流はスイッチング効果に貢献しないが、ＭｅＯｘにおいて衝撃的に移動し、コンタクトにのみ熱を送るのであり、これは、セルが十分に長い場合には電流がメモリセルにおいて熱を発生するより厚い炭素又は相変化物質とは異なる。
【００６１】
図１は、第１導体１０６と第２導体１０８の間にステアリング素子１０４を直列接続した抵抗スイッチングメモリ素子１０２を含む、抵抗スイッチングメモリセル（ＲＳＭＣ）１００の一実施形態の概略斜視図である。
【００６２】
抵抗スイッチングメモリ素子１０２は、導電体中間層（ＩＬ）１３３の一方の側部に抵抗スイッチング層１３０及び他方の側部に抵抗スイッチング層１３５を含む。上記のように、抵抗スイッチング層は２以上の状態の間で可逆的に切り替えることができる抵抗率を有する。例えば、抵抗スイッチング層は、製造時に初期状態として高抵抗状態にあり、第１電圧及び／又は電流を印加すると低抵抗状態にスイッチング可能なものである。第２電圧及び／又は電流の印加により抵抗スイッチング層を高抵抗状態に戻すことができる。あるいは、抵抗スイッチング層は、製造時に初期状態として低抵抗状態にあり、適切な電圧及び／又は電流を印加すると高抵抗状態に可逆的にスイッチング可能なものである。メモリセルにおいて使用される際、各抵抗スイッチング層の一の抵抗状態（及び抵抗スイッチングメモリ素子の対応する抵抗状態）は抵抗スイッチングメモリ素子のバイナリ「０」を表すことができ、各抵抗スイッチング層の別の抵抗状態（及び抵抗スイッチングメモリ素子の対応する抵抗状態）は抵抗スイッチングメモリ素子のバイナリ「１」を表すことができる。しかしながら、二以上のデータ／抵抗状態を使用することもできる。多くの可逆抵抗変化材料及び、可逆抵抗変化材料を使用するメモリセルの動作は、例えば上記の米国特許出願公開第２００６／０２５０８３６号に記載されている。
【００６３】
一実施形態において、抵抗スイッチングメモリ素子を高抵抗状態（例えばバイナリデータ「０」を表す）から低抵抗状態（バイナリデータ「１」を表す）に切り替える処理は設定（ｓｅｔｔｉｎｇ）又は形成（ｆｏｒｍｉｎｇ）と呼ばれ、抵抗スイッチングメモリ素子を低抵抗状態から高抵抗状態にスイッチングする処理は再設定（ｒｅｓｅｔｔｉｎｇ）と呼ばれる。他の実施形態において、設定及び再設定及び／又はデータ符号化は逆であってもよい。設定又は再設定処理は、バイナリデータを表すために所望の状態にメモリセルをプログラムするために行われる。
【００６４】
いくつかの実施形態では、抵抗スイッチング層１３０及び１３５は金属酸化物（ＭｅＯｘ）（この一例としてはＨｆＯ２）から形成され得る。
【００６５】
可逆抵抗スイッチング材料を使用したメモリセルの製造についての情報は、「Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｔｈａｔ  Ｅｍｐｌｏｙｓ  ａ  Ｓｅｌｅｃｔｉｖｅｌｙ  Ｄｅｐｏｓｉｔｅｄ  Ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｓｗｉｔｃｈｉｎｇ  Ｅｌｅｍｅｎｔ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆｏｒｍｉｎｇ  Ｔｈｅ  Ｓａｍｅ」と題する、２００９年１月１日に公開された米国特許出願公開第２００９／０００１３４３号に記載されており、その全体はここで参照することによってここに援用される。
【００６６】
抵抗スイッチングメモリ素子１０２は、電極１３２及び１３４を有する。電極１３２は、抵抗スイッチング層１３０と、ビット線又はワード線（制御線）である導体１０８との間に位置している。一実施形態において、電極１３２は、チタン（Ｔｉ）又は窒化チタン（ＴｉＮ）からなる。電極１３４は抵抗スイッチング層１３３とステアリング素子１０４との間に位置している。一実施形態において、電極１３４は窒化チタン（ＴｉＮ）からなり、接着及びバリア層として機能する。
【００６７】
ステアリング素子１０４は、抵抗スイッチングメモリ素子１０２の電圧及び／又は電流を選択的に制限することにより非オーム伝導を呈する、ダイオード又は他の好適なステアリング素子であり得る。一の手法では、ステアリング素子は電流が一方向にのみ抵抗スイッチングメモリ素子を流れるようにする（例えばビット線からワード線へ）。別の手法では、パンチスルー・ダイオードといったステアリング素子はいずれの方向にも電流が抵抗スイッチングメモリ素子を流れるようにする。
【００６８】
ステアリング素子は一方向弁として動作し、一方向において他方向よりも容易に電流を伝導する。ダイオードは、順方向において臨界的な「ターンオン」電圧よりも低い場合、ほとんどあるいは全く電流を伝導しない。適切なバイアス方式の使用によって、個々の抵抗スイッチングメモリ素子がプログラミングのために選択されると、隣接する抵抗スイッチングメモリ素子のダイオードは、この隣接する抵抗スイッチングメモリ素子を電気的に絶縁するように機能することができ、よって、隣接する抵抗スイッチングメモリ素子の電圧がこれが順方向に印加されたときにダイオードのターンオン電圧を超過しない限り、あるいは逆方向に印加されたときに逆方向降伏電圧を超過しない限り、故意ではない抵抗スイッチングを防ぐ。
【００６９】
具体的には、抵抗スイッチングメモリ素子の大型クロスポイント型アレイにおいて、比較的大きな電圧又は電流が必要とされるとき、アドレス指定される抵抗スイッチングメモリ素子と上部導体又は下部導体（例えばワード線又はビット線）を共有する、複数の抵抗スイッチングメモリ素子は、望まない抵抗スイッチングを起こすのに十分な電圧又は電流にさらされる。使用されるバイアス方式に依っては、選択されていないセルの過剰な漏れ電流も心配され得る。ダイオード又は他のステアリング素子の使用によってこの危険性を解消することができる。
【００７０】
このようにして、メモリセル１００は２次元又は３次元のメモリセルアレイの一部として使用することができ、このアレイ内の他のメモリセルの状態に影響を与えることなくメモリセル１００に対してデータの書き込み及び又は読み出しをすることができる。ステアリング素子１０４は、ダイオードのｐ領域の上にｎ領域を有して上を向くか、ダイオードのｎ領域の上にｐ領域を有して下を向くかによらず、縦型の多結晶ｐ−ｎ又はｐ−ｉ−ｎダイオードなどの任意の適切なダイオードを含み得る。あるいは、両方向に動作可能なパンチスルー・ダイオード又はツェナー・ダイオードも使用することができる。ステアリング素子及び抵抗スイッチングメモリ素子は共に垂直円柱の形状であってよい。他の手法において、抵抗スイッチングメモリ素子の複数の部分が、後述するように互いに横方向に配置されている。
【００７１】
いくつかの実施形態において、ステアリング素子１０４は、多結晶半導体材料（例えば多結晶シリコン、多結晶シリコンゲルマニウム合金、ポリゲルマニウム又は他の任意の適切な材料）から形成され得る。例えば、ステアリング素子１０４は、高濃度にドープされたｎ＋ポリシリコン領域１４２と、このｎ＋ポリシリコン領域１４２の上の低濃度にドープされたか真性の（故意ではなくドープされた）ポリシリコン領域１４４と、この真性のポリシリコン領域１４４の上の高濃度にドープされたｐ＋ポリシリコン領域１４６と、を含み得る。ある実施形態では、薄い（例えば数百オングストローム以下の）ゲルマニウム及び／又はシリコン−ゲルマニウム合金層（図示せず、このシリコン−ゲルマニウム合金層は約１０％以上のゲルマニウムを有するもの）を、ｎ＋ポリシリコン領域１４２上に形成することによって、ｎ＋ポリシリコン領域１４２から真性領域１４４内へのドーパントの移動を防止及び／又は低減することができる。このことは、例えば、「Ｄｅｐｏｓｉｔｅｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｔｒｕｃｔｕｒｅ  ｔｏ  Ｍｉｎｉｍｉｚｅ  Ｎ・Ｔｙｐｅ  Ｄｏｐａｎｔ  Ｄｉｆｆｕｓｉｏｎ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｍａｋｉｎｇ」と題する米国特許出願公開第２００６／００８７００５号で説明されており、ここで参照することによってその全体をここに援用する。当然ながら、ｎ＋及びｐ＋領域の位置は逆であってもよい。
【００７２】
ステアリング素子１０４が、蒸着シリコン（例えば非晶質又は多結晶）から製造される場合、ダイオード上にシリサイド層を形成して、蒸着シリコンを製造時において低抵抗状態とすることができる。この低抵抗状態により、蒸着シリコンを低抵抗状態へ切り換えるために高い電圧は必要とされず、メモリセルのプログラミングを容易にすることができる。
【００７３】
「Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｃｏｍｐｒｉｓｉｎｇ  ａ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｊｕｎｃｔｉｏｎ  Ｄｉｏｄｅ  Ｃｒｙｓｔａｌｌｉｚｅｄ  Ａｄｊａｃｅｎｔ  ｔｏ  ａ  Ｓｉｌｉｃｉｄｅ」と題される米国特許第７，１７６，０６４号（参照により本願に組み込まれる）に記載されているように、チタン及び／又はコバルトといったケイ化物で形成された材料は、ケイ化物層を形成するためのアニーリング中に堆積されたシリコンと反応する。ケイ化チタン及びケイ化コバルトの格子面間隔はシリコンのそれに近く、係るケイ化物層は堆積されたシリコンが結晶化するときに隣接して堆積されたシリコンのための「結晶化テンプレート」又は「シード」として機能し得る（例えば、ケイ化物層はアニーリング中にシリコンダイオードの結晶構造を向上させる）。これにより、より低抵抗のシリコンが提供される。同様の結果がシリコンゲルマニウム合金及び／又はゲルマニウムダイオードにおいてもなされ得る。
【００７４】
導体１０６及び１０８は、タングステン、任意の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなど、任意の適切な導電性材料を含む。図１の実施形態では、導体１０６及び１０８はレール状であり、異なる方向（例えば実質的に互いに直交する等）に延びる。導体は他の形状及び／又は構造とすることもできる。ある実施形態では、導体１０６及び１０８とともに、バリア層、接着層、反射防止コーティング及び／又はそれに類する物（図示せず）を使用して、デバイス性能を改善し及び／又はデバイスの製造を助けることもできる。導体１０６はワード線でよく、一方、導体１０８はビット線でよく、あるいはその逆でもよい。
【００７５】
図１では、可逆抵抗スイッチング素子１０２がステアリング素子１０４の上に配置されているが、当然ながら、他の実施形態では、可逆抵抗スイッチング素子１０２がステアリング素子１０４の下に位置してもよい。他の様々な構成も可能である。可逆スイッチング層は単極又は双極の抵抗スイッチング特性を呈し得る。単極抵抗スイッチング特性では、設定処理及び再設定処理の両方のために使用される電圧は同一の極性、すなわち両方とも正か両方とも負である。対照的に、双極抵抗スイッチング特性では、異極の電圧が設定処理及び再設定処理のために使用される。具体的には、設定処理のために使用される電圧は正で、再設定処理のために使用される電圧は負である。あるいは、設定処理のために使用される電圧は負で、再設定処理のために使用される電圧は正である。
【００７６】
図２Ａは、図１のメモリセル１００の複数個から形成される第１メモリレベル１１４の一部の概略斜視図である。簡略化のため、可逆抵抗スイッチング素子１０２、ステアリング素子１０４及びバリア層１１３は、個別に示されない。メモリアレイ１１４は、「クロスポイント」アレイであり、複数のメモリセルが接続された複数のビット線（第２導体１０８）及びワード線（第１導体１０６）を含む（図示されている）。メモリのマルチレベルには、他のメモリアレイ構造を採用することもできる。
【００７７】
図２Ｂは、第１メモリレベル１１８の上に第２メモリレベル１２０を配置したモノリシックな三次元アレイ１１６の一部の概略斜視図である。図３の実施形態では、各メモリレベル１１８及び１２０は、クロスポイントアレイ内に複数のメモリセル１００を含む。当然ながら、第１メモリレベル１１８と第２メモリレベル１２０との間に、付加的な層（例えば、中間誘電体）が存在してもよいが、簡略化のために図２Ｂでは示されない。メモリの付加的なレベルには、他のメモリアレイ構造を採用することもできる。図２Ｂの実施形態では、全てのダイオードは、同じ方向に「向く」ことで（例えば、ｐ型領域をダイオードの上部又は下部のどちらに有するｐ−ｉ−ｎダイオードが使用されるかによって、上向き又は下向き）、ダイオードの製造を簡略化することができる。
【００７８】
ある実施形態では、メモリレベルは、例えば、「Ｈｉｇｈ・Ｄｅｎｓｉｔｙ  Ｔｈｒｅｅ・Ｄｉｍｅｎｓｉｏｎａｌ  Ｍｅｍｏｒｙ  Ｃｅｌｌ」と題する米国特許第６，９５２，０３０号（参照により本願に組み込む）で説明されているように形成することができる。例えば、図２Ｃに示されるように、第１メモリレベルの上部導体は、第１メモリレベルの上に位置する第２メモリレベルの下部導体として用いられてもよい。このような実施形態では、隣接するメモリレベル上のダイオードは、反対方向に向くのが好ましく、この点は、「Ｌａｒｇｅ  Ａｒｒａｙ  ｏｆ  Ｕｐｗａｒｄ  Ｐｏｉｎｔｉｎｇ  Ｐ−Ｉ−Ｎ  Ｄｉｏｄｅｓ  Ｈａｖｉｎｇ  Ｌａｒｇｅ  ａｎｄ  Ｕｎｉｆｏｒｍ  Ｃｕｒｒｅｎｔ」と題する米国特許第７，５８６，７７３号（参照により本願に組み込む）に記載されている。例えば、第１メモリレベル１１８のダイオードは、矢印Ａ１で示されるように上向きダイオード（例えばダイオードの下部にｐ領域を有する）でよく、第２メモリレベル１２０のダイオードは、矢印Ａ２で示されるように下向きダイオード（例えばダイオードの下部にｎ領域を有する）でよく、あるいはその逆であってもよい。
【００７９】
モノリシックな三次元メモリアレイは、中間基板を用いることなく、複数のメモリレベルがウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、既存の単一又は複数のレベルの層の上に直接蒸着又は成長される。これに対して、Ｌｅｅｄｙによる「Ｔｈｒｅｅ  Ｄｉｍｅｎｓｉｏｎａｌ  Ｓｔｒｕｃｔｕｒｅ  Ｍｅｍｏｒｙ」と題する米国特許第５，９１５，１６７号にあるように、積層メモリは、別々の基板上に複数のメモリレベルを形成し、これらのメモリレベルを互いに重ねて接着することによって構築される。基板は、ボンディングの前に薄くされ、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな三次元メモリアレイではない。
【００８０】
上記の例では、開示される配置に応じて、円筒型のメモリセルとレール型の導体が示されている。しかしながら、ここで開示される技術は、ある特定の形状のメモリセルにのみ適用されるものではない。他の構造を用いて可逆抵抗スイッチング材料を含むメモリセルを形成することも可能である。例えば、以下の特許は、可逆抵抗スイッチング素子の使用に適用可能なメモリセルの構造の例を提供する。米国特許第６，９５２，０４３号、米国特許第６，９５１，７８０号、米国特許第６，０３４，８８２号、米国特許第６，４２０，２１５号、米国特許第６，５２５，９５３号、米国特許第７，０８１，３７７号。更に、他の種類のメモリセルも本明細書に記載の技術を伴い使用され得る。
【００８１】
図３は、ここで開示される技術を実施可能なメモリシステム３００の一例を示すブロック図である。上記したように、メモリシステム３００は、メモリセルが二次元又は三次元のアレイとなったメモリアレイ３０２を含む。一実施形態では、メモリアレイ３０２は、モノシリックの三次元メモリアレイである。メモリアレイ３０２のアレイ端子線は、行として構成されたワード線の様々な層と、列として構成されたビット線の様々な層とを有する。しかしながら、他の方向でも実施可能である。
【００８２】
メモリシステム３００は、出力３０８がメモリアレイ３０２の各々のワード線に接続されている行制御回路３２０を含む。行制御回路３２０は、Ｍ個の行アドレス信号の集合と１つ以上の様々な制御信号を、システム制御ロジック回路３３０から受信している。行制御回路３２０は、典型的には、読み取り及びプログラミング（例えば、セット及びリセット）動作の双方のために、行デコーダ３２２、アレイ端子ドライバ３２４及びブロック選択回路３２６としての回路を含んでいる。メモリシステム３００はまた、入力／出力３０６がメモリアレイ３０２の各々のビット線に接続される列制御回路３１０を含む。列制御回路３０６は、Ｎ個の列アドレス信号の集合と一又は複数の様々な制御信号を、システム制御論理３３０から受信している。列制御回路３０６は、典型的には、列デコーダ３１２、アレイ端子レシーバ又はドライバ３１４、ブロック選択回路３１６、に加え、増幅器３１８を含む読み取り／書き込み回路、及びＩ／Ｏマルチプレクサとしての回路を含んでいる。システム制御論理回路３３０は、データ及び命令をホストから受信し、データをホストに提供する。他の実施形態では、システム制御論理３３０は、データ及び命令を個別の制御回路から受信し、データをその制御回路に提供することができ、その制御回路はホストと通信している。システム制御論理３３０は、メモリシステム３００の動作を制御するために、一又は複数の状態マシン、レジスタ及び他の制御ロジックを含んでもよい。例えば、書き込み回路４６０、読み込み回路４６１、及びクランプ制御回路４６４が提供され得る（詳細は後述する）。
【００８３】
一の実施形態では、図３に示されたコンポーネントの全てを、単独の集積回路に配置することができる。例えば、システム制御ロジック３３０と列制御回路３１０と行制御回路３２０は、基板の表面に形成し、メモリアレイ３０２は、基板の上（そして、システム制御ロジック３３０と列制御回路３１０と行制御回路３２０との上）に形成されたモノリシック３次元メモリアレイとすることができる。場合によっては、制御回路の一部分は、メモリアレイの一部と同じ層に形成することができる。
【００８４】
メモリアレイを有する集積回路は、通常は、アレイを所定数のサブアレイ、すなわち、ブロックに細分する。ブロックは、例えば、１６個、３２個、又は、異なった個数のブロックを有するベイにさらにグループ分けすることができる。頻繁に使用されるように、サブアレイは、一般的にデコーダ、ドライバ、センスアンプ、及び、入力／出力回路によって切断されない連続的なワード線及びビット線を有するメモリセルの連続的なグループである。これは、種々の理由のうちのいずれかのため行われる。例えば、ワード線及びビット線の抵抗及び容量から発生し、係るワード線及びビット線を伝播する信号遅延（すなわち、ＲＣ遅延）は、大型アレイの中で非常に顕著になることがある。これらのＲＣ遅延は、各ワード線及び／又は各ビット線の長さが短縮されるように、大型アレイを小型サブアレイのグループに細分することにより低減されることがある。別の例として、メモリセルのグループへのアクセスと関連付けられた電力は、所定のメモリサイクルの間に同時にアクセスされるメモリセルの個数の上限を決定づけることがある。その結果、大型メモリアレイは、多くの場合、同時にアクセスされるメモリセルの個数を減少させるために小型サブアレイに細分される。しかしながら、説明を簡潔にするため、アレイは、デコーダ、ドライバ、センスアンプ、及び、入力／出力回路によって一般に切断されない連続的なワード線及びビット線を有するメモリセルの連続的なグループを指すために、サブアレイと同義的に使用されることもある。集積回路は、１つ以上のメモリアレイを含み得る。
【００８５】
上述のように、可逆抵抗スイッチング素子１０２は、二以上の状態の間で可逆的に切り替わる（スイッチする）ことができる。一例ではあるが、可逆抵抗スイッチング材料は、製造時には初期状態として高抵抗状態にあり、第１電圧及び／又は電流の印加によって低抵抗状態に切り替え可能である。第２電圧及び／又は電流の印加によって可逆抵抗スイッチング素子を高抵抗状態に戻すことができる。メモリシステム３００は本明細書に記載された任意の可逆抵抗スイッチング素子と共に使用することができる。
【００８６】
図４Ａは単極抵抗スイッチング層の一実施形態のための電圧対電流のグラフである。ｘ軸は電圧の絶対値を表し、ｙ軸は電流を表し、線はグラフの原点で交わるように調整されている。設定処理において、線４０４は高抵抗の再設定状態にある場合の抵抗スイッチング層のＩ−Ｖ特性を表しており、線４０６はＶｓｅｔでの低抵抗の設定状態（Ｓｅｔ）への遷移を表している。再設定処理において、線４００は低抵抗の再設定状態にある場合の抵抗スイッチング層のＩ−Ｖ特性を表しており、線４０２はＶｒｅｓｅｔでの高抵抗の設定状態への遷移（Ｒｅｓｅｔ）を表している。これらの例は、電圧の極性が設定スイッチング及び再設定スイッチングの両方において同一である、単極動作モードを示している。
【００８７】
抵抗スイッチング層の状態を判定するために、抵抗スイッチング層に電圧が印加され、もたらされた電流が測定される。測定された電流が高いか低いかによって、抵抗スイッチング層がそれぞれ低抵抗状態又は高抵抗状態にあることを示す。場合によっては、高抵抗状態は低抵抗状態よりもかなり高く、例えば低抵抗状態よりも２又は３桁大きい（１００〜１，０００倍）。異なるＩ−Ｖ特性を有する抵抗スイッチング層の他の変更態様も本明細書に記載の技術において使用され得ることに留意されたい。
【００８８】
再設定状態にある場合、抵抗スイッチングメモリ素子は０とＶｓｅｔの間で印加された電圧に応じて線４０４によって示される抵抗特性を呈する。しかしながら、設定状態にある場合、抵抗スイッチングメモリ素子は０とＶｒｅｓｅｔの間で印加された電圧（ここではＶｒｅｓｅｔ＜Ｖｓｅｔ）に応じて線４００によって示される抵抗特性を呈する。よって、抵抗スイッチングメモリ素子は、この抵抗スイッチングメモリ素子の抵抗状態に依って同一の電圧範囲（例えば０とＶｒｅｓｅｔの間）において同一の電圧に応じて異なる抵抗特性を呈する。読み出し動作において、固定電圧Ｖｒｅａｄ＜Ｖｒｅｓｅｔを印加することができ、これに応じて、検出される電流は設定状態においてＩａであるか再設定状態においてＩｂである。よって、抵抗スイッチング層又は抵抗スイッチングメモリ素子の状態はそのＩ−Ｖ特性の少なくとも一点を特定することによって検出され得る。
【００８９】
一の手法において、抵抗スイッチングメモリ素子は、各抵抗スイッチング層が実質的に類似する単極スイッチング特性を呈する複数の抵抗スイッチング層を含み得る。
【００９０】
図４Ｂは２つの単極抵抗スイッチング層の例の異なるＩ−Ｖ特性を表すグラフである。二以上の単極抵抗スイッチング層において、Ｉ−Ｖ（電流−電圧）特性は実質的に同一でよく、例えば、ＩはＶと共通する速度で増加し、設定及び／又は再設定レベルは実質的に同一でよい。あるいは、抵抗スイッチング層のＩ−Ｖ特性は、異なっていてもよく（例えばＩが一方の抵抗スイッチング層においてより迅速にＶと共に増加するように）、又、設定及び／又は再設定レベルが異なっていてもよい。この例において、「Ａ」は第１型の抵抗スイッチング層を表しており、「Ｂ」は第２型の抵抗スイッチング層を表しており、ここで、これらの抵抗スイッチング層は異なる単極抵抗スイッチング特性を有する。ｘ軸は電圧（Ｖ）を表しており、ｙ軸は電流（Ｉ）を表している。「Ａ」型の抵抗スイッチング層において、線４００、４０２、４０４及び４０６は図４Ａのものと同一である。更に、「Ａ」型の抵抗スイッチング層について、ＶｓｅｔＡは設定電圧であり、ＶｒｅｓｅｔＡは再設定電圧であり、ＩｒｅｓｅｔＡは再設定電流であり、Ｉｓｅｔ＿ｌｉｍｉｔＡは電流設定リミットである。「Ｂ」型の抵抗スイッチング層では、線４２０、４２２、４２４及び４２６は線４００、４０２、４０４及び４０６にそれぞれ対応する。更に、「Ｂ」型の抵抗スイッチング層では、ＶｓｅｔＢは設定電圧であり、ＶｒｅｓｅｔＢは再設定電圧であり、ＩｒｅｓｅｔＢは再設定電流であり、Ｉｓｅｔ＿ｌｉｍｉｔＢは電流設定リミットである。ここで示した手法において、ＶｓｅｔＡ＞ＶｓｅｔＢ，ＶｒｅｓｅｔＡ＞ＶｒｅｓｅｔＢ，ＩｒｅｓｅｔＡ＞ＩｒｅｓｅｔＢ及びＩｓｅｔ＿ｌｉｍｉｔＡ＞Ｉｓｅｔ＿ｌｉｍｉｔＢであるが、これは一例であり、他の代替の関係も適用可能である。
【００９１】
二以上の抵抗スイッチング層が同一の抵抗スイッチングメモリ素子にある場合、この抵抗スイッチングメモリ素子のスイッチング特性は各抵抗スイッチング層のスイッチング特性の関数となる。設定処理中、例えばＶが増加すると、電圧が各抵抗スイッチング層において等しく分割されたのであれば「Ａ」型の抵抗スイッチング層が切り替わる前に「Ｂ」型の抵抗スイッチング層が切り替わることができる。同様に、再設定処理中、例えばＶが増加すると、同一の電圧が各抵抗スイッチング層に印加されると仮定すると「Ａ」型の抵抗スイッチング層が切り替わる前に「Ｂ」型の抵抗スイッチング層が切り替わることができる。
【００９２】
あるいは、「Ａ」及び「Ｂ」型の抵抗スイッチング層が異極の異なるＩ−Ｖ特性を有することも可能である。例えば、ＶｓｅｔＡ＞０Ｖ及びＶｒｅｓｅｔＡ＞０Ｖにし、ＶｓｅｔＢ＜０Ｖ及びＶｒｅｓｅｔＢ＜０Ｖにすることができる。一例として、「Ａ」型の抵抗スイッチング層の特性は図４Ａに記載されているものにし、「Ｂ」型の抵抗スイッチング層の特性は後述する図４Ｃに記載されているものにすることができる。更に、抵抗スイッチングメモリ素子内の一の抵抗スイッチング層が単極の特性を有し、この抵抗スイッチングメモリ素子内の別の抵抗スイッチング層が双極の特性を有することも理論的には可能である。しかしながら、抵抗スイッチングメモリ素子内の全ての抵抗スイッチング層において１種類のみのスイッチング特性（単極又は双極）を使用することで簡素化した制御方式を可能にすることができる。
【００９３】
いくつかの場合においては、抵抗スイッチングメモリ素子の読み出しが一の抵抗スイッチング層のデータ状態を切り替える。例えば、低抵抗状態にある第１抵抗スイッチング層及び高抵抗状態にある第２抵抗スイッチング層にある場合、高抵抗状態が低抵抗状態よりも数桁高いと仮定すると、読み出し動作は実質的に電流ゼロを検知するであろう。つまり、抵抗スイッチングメモリ素子の抵抗（各抵抗スイッチング層の抵抗の合計に等しい）は非常に高く、よって電流は非常に低いか実質的にゼロである。読み出し動作は第２抵抗スイッチング層を低抵抗状態に切り替え、これにより抵抗スイッチングメモリ素子の抵抗が低くなり、これを流れる電流が比較的高くなり、検出可能となる。書き戻し（ライトバック）動作は次に第２抵抗スイッチング層を高抵抗状態に戻すように行われる。
【００９４】
電圧が抵抗スイッチングメモリ素子の電極間に印加されるとき、この電圧は各抵抗スイッチング層の抵抗に比例して各抵抗スイッチング層において分割される。第１抵抗スイッチング層が低抵抗状態にある場合、第２抵抗スイッチング層は高抵抗状態にあり、第１抵抗スイッチング層が電極の電位を中間層に送り、これにより実質的に全ての電圧が第２抵抗スイッチング層に印加される。この電圧は、これが適切な強度及び極性である場合に第２抵抗スイッチング層を切り替える。
【００９５】
更に、Ｓｕｎらの「Ｃｏｅｘｉｓｔｅｎｃｅ  ｏｆ  ｔｈｅ  ｂｉｐｏｌａｒ  ａｎｄ  ｕｎｉｐｏｌａｒ  ｒｅｓｉｓｔｉｖｅ  ｓｗｉｔｃｈｉｎｇ  ｂｅｈａｖｉｏｕｒｓ  ｉｎ  Ａｕ／ＳｒＴｉＯ３／Ｐｔ  ｃｅｌｌｓ」（Ｊ．Ｐｈｙｓ．Ｄ：Ａｐｐｌ．Ｐｈｙｓ．４４，１２５４０４、２０１１年３月１０日）（参照により本願に組み込まれる）に記載されているように、抵抗スイッチング層は単極又は双極デバイスとして動作可能な材料を使用することができる。
【００９６】
図４Ｃは別の双極抵抗スイッチング層の例のＩ−Ｖ特性を表すグラフである。図４Ａの特性と比較すると、設定処理及び再設定処理中に、正電圧の代わりに負電圧が使用される。設定処理において、線４３４は、抵抗スイッチング層が高抵抗の再設定状態にあるときの抵抗スイッチング層のＩ−Ｖ特性を表し、線４３６は、Ｖｓｅｔにおける低抵抗の設定状態への遷移（Ｓｅｔ）を表している。再設定処理において、線４３０は、抵抗スイッチング層が低抵抗の設定状態にあるときの抵抗スイッチング層のＩ−Ｖ特性を表し、線４３２は、Ｖｒｅｓｅｔにおける高抵抗の再設定状態への遷移（Ｒｅｓｅｔ）を表している。Ｖｒｅａｄ，Ｖｒｅｓｅｔ，Ｖｓｅｔ及びＶｆは全て負電圧である。読み出し動作において、固定電圧Ｖｒｅａｄ＞Ｖｒｅｓｅｔを印加することができ、これに応じて、検出される電流は設定状態においてＩａであるか再設定状態においてＩｂである。
【００９７】
図４Ｄは双極抵抗スイッチング層の一例のＩ−Ｖ特性を表すグラフである。ここで、異極性の電圧が設定処理及び再設定処理のために使用される。更に、正電圧が設定処理のために使用され、負電圧が再設定処理のために使用される。この双極抵抗スイッチング層において、設定処理は正電圧が印加されるときに行われ、再設定処理は負電圧が印加されるときに行われる。設定処理において、線４４４は、抵抗スイッチング層が高抵抗の再設定状態にあるときの抵抗スイッチング層のＩ−Ｖ特性を表し、線４４６は、Ｖｓｅｔにおける低抵抗の設定状態への遷移（Ｓｅｔ）を表している。再設定処理において、線４４０は、抵抗スイッチング層が低抵抗の設定状態にあるときの抵抗スイッチング層のＩ−Ｖ特性を表し、線４４２は、Ｖｒｅｓｅｔにおける高抵抗の再設定状態への遷移（Ｒｅｓｅｔ）を表している。Ｖｓｅｔ及びＶｆは正電圧であり、Ｖｒｅｓｅｔは負電圧である。
【００９８】
図４Ｅは双極抵抗スイッチング層の一例のＩ−Ｖ特性を表すグラフである。この双極抵抗スイッチング層において、再設定処理は正電圧が印加されるときに行われ、設定処理は負電圧が印加されるときに行われる。設定処理において、線４５４は、抵抗スイッチング層が高抵抗の再設定状態にあるときの抵抗スイッチング層のＩ−Ｖ特性を表し、線４５６は、Ｖｓｅｔにおける低抵抗の設定状態への遷移（Ｓｅｔ）を表している。再設定処理において、線４５０は、抵抗スイッチング層が低抵抗の設定状態にあるときの抵抗スイッチング層のＩ−Ｖ特性を表し、線４５２は、Ｖｒｅｓｅｔにおける高抵抗の再設定状態への遷移（Ｒｅｓｅｔ）を表している。Ｖｓｅｔ及びＶｆは正電圧であり、Ｖｒｅｓｅｔは負電圧である。
【００９９】
図４Ｄ及び図４ＣのＩｒｅｓｅｔレベルはＩｓｅｔレベルよりも高いが、この逆でもよい。これは、図４Ｄ及び図４ＣのＩｓｅｔレベルが異極のＩｒｅｓｅｔレベルよりも高くてもよいことを意味する。
【０１００】
図５はメモリセルの状態を読み出すための回路の一実施形態を表している。メモリアレイの一部にはメモリセル５５０，５５２，５５４及び５５６が含まれる。数多くのビット線のうちの２本及び数多くのワード線のうちの２本が表されている。ビット線５５９はセル５５０及び５５４に接続されており、ビット線５５７はセル５５２及び５５６に接続されている。ビット線５５９は選択ビット線であり、例えば２Ｖである。ビット線５５７は非選択線であり、例えば接地されている。ワード線５４７は選択ワード線であり、例えば０Ｖである。ワード線５４９は非選択ワード線であり、例えば２Ｖである。
【０１０１】
複数のビット線５５９のうちの一本のための読み出し回路は、トランジスタ５５８を介してこのビット線に接続されるように表されており、このトランジスタ５５８は対応するビット線を選択するため又は選択しないために列デコーダ３１２によって供給されるゲート電圧によって制御される。トランジスタ５５８はビット線をデータバス５６３に接続する。書き込み回路５６０（システム制御論理３３０の一部である）がデータバスに接続されている。トランジスタ５６２は、データバスに接続しており、かつ、クランプ制御回路５６４（システム制御論理３３０の一部である）によって制御されるクランプデバイスとして動作する。トランジスタ５６２は、データラッチ５６８を含むセンスアンプ５６６に更に接続されている。センスアンプ５６６の出力は、データ出力端末（システム制御ロジック３３０、コントローラ及び／又はホスト）に接続される。書き込み回路５６０は、更にセンスアンプ５６６及びデータラッチ５６８に接続されている。
【０１０２】
可逆抵抗スイッチング素子の状態の読み出しを行うとき、全てのワード線が最初にＶｒｅａｄ（例えば約２ボルト）でバイアスされ、全てのビット線は接地される。選択ワード線は、その後、接地電圧にされる。例示の目的のため、この説明では、メモリセル５５０が読み出しのために選択されると仮定する。一又は複数の選択ビット線５５９は、（トランジスタ５５８をオンに入れることにより）データバスと、クランプ装置（〜２ボルト＋Ｖｔ（トランジスタ５６２の閾値電圧）を受けるトランジスタ５６２）とを介してＶｒｅａｄにプルされる。クランプ装置のゲートは、Ｖｒｅａｄを上回るが、ビット線をＶｒｅａｄ付近に維持するように制御される。一の手法において、電流は、センスアンプ内のセンスノードからトランジスタ５６２を介して選択メモリセル５５０によってプルされる。センスノードは、高抵抗状態電流と低抵抗状態電流との間にある基準電流を受けることができる。センスノードは、セル電流と基準電流との間の電流差に対応して動く。センスアンプ５６６は、センス電圧を基準読み出し電圧と比較することによりデータ出力信号を発生する。メモリセル電流が基準電流より大きい場合、メモリセルは、低抵抗状態にあり、センスノードでの電圧は、基準電圧より低くなる。メモリセル電流が基準電流より小さい場合、メモリセルは高抵抗状態にあり、センスノードでの電圧は基準電圧より高くなる。センスアンプ５６６からのデータ出力信号は、データラッチ５６８内にラッチされる。
【０１０３】
図４Ａを再び参照すると、例えば、高抵抗状態において、電圧Ｖｓｅｔ及び十分な電流が印加された場合、抵抗スイッチング層は低抵抗状態に設定される。線４０４はＶｓｅｔが印加されたときの挙動を示す。電圧は幾分一定のままであり、電流はＩｓｅｔ＿ｌｉｍｉｔに向かって増加する。ある時点で抵抗スイッチング層が設定され、デバイスの挙動は線４０６に基づく。最初に抵抗スイッチング層が設定される際、Ｖｆ（形成電圧）がこのデバイスを設定するために必要であることに留意されたい。その後、Ｖｓｅｔは使用されるデバイスを設定するのに十分である。形成電圧Ｖｆは絶対強度においてＶｓｅｔよりも大きくてもよい。
【０１０４】
低抵抗状態（線４００）において、Ｖｒｅｓｅｔ及び十分な電流（Ｉｒｅｓｅｔ）が印加される場合、抵抗スイッチング層は高抵抗状態に再設定される。線４００はＶｒｅｓｅｔが印加される際の挙動を示す。ある時点で抵抗スイッチング層が再設定され、デバイスの挙動は線４０２に基づく。
【０１０５】
一実施形態において、Ｖｓｅｔは約７Ｖであり、Ｖｒｅｓｅｔは約９Ｖであり、Ｉｓｅｔ＿ｌｉｍｉｔは約１０μＡであり、Ｉｒｅｓｅｔは１００ｎＡであり得る。これらの電圧及び電流は、抵抗スイッチングメモリ素子及びダイオードを直列接続で有する図５の回路に印加する。
【０１０６】
図６Ａ〜６Ｍは、例えば、抵抗スイッチングメモリ素子の垂直面又は水平面における断面図である。
【０１０７】
図６Ａは、抵抗スイッチングメモリ素子と、この抵抗スイッチングメモリ素子の下にステアリング素子（ＳＥ）とを有するメモリセルの一例を表している。このメモリセルは様々な構成を有し得る。一の構成は積層構成であり、各種の材料が１層ごとに提供されており、各層は互いに上下に位置しており、典型的には類似する断面領域を有する。別の構成では、一又は複数の層は一又は複数の他の層と端と端を接して配置され得る（図６Ｆ〜６Ｊを参照）。
【０１０８】
これらの図において、互いに隣接するように描かれた２つの層又は材料は互いに接触していることに留意されたい。しかしながら、特に明記しない限り、こうする必要はなく、互いに隣接して描かれた２つの層又は材料は、記載されていない他の材料の一又は複数の層によって分離されていてもよい。更に、場合によっては、材料は製造による副産物として形成され、例えばＳｉ層上に形成されるＳｉＯｘ層である。係る副産物は図には必ずしも表されていない。更に、記載された実施例の様々な変更態様も可能である。例えば、各実施例における層の順序は逆になってもよく、例えばワード線が一番上で、ビット線が一番下でもよい。一又は複数の中間層を図示された層と層の間に設けることができる。更に、ステアリング素子の位置は、抵抗スイッチング層を含む他の層の上又は下に位置するように変更することができる。これらの層の配向は、縦方向から横方向に、又は任意の他の配向に変更することができる。共通の導電性経路を形成することができる複数の層又は部分は連続的に接続されていると考えられる。
【０１０９】
メモリセルは、メモリデバイスのビット線に接続されたビット線コンタクト（ＢＬＣ）材料（例えばＷ（タングステン）又はＮｉＳｉ）を含む。ビット線は一種の制御線であり、よってビット線コンタクトは第１制御線に対するコンタクトでもある。直列経路内のビット線コンタクトの後は第１接着層（ＡＬ１）（例えばＴｉＮ）であり、これはビット線コンタクトが抵抗スイッチングメモリ素子に接着するのを助け、かつバリアとしても機能する。ＴｉＮ層は、スパッタリングといった任意の従来の方法によって蒸着することができる。直列経路内の抵抗スイッチングメモリ素子の後は、ダイオードといったステアリング素子（ＳＥ）である。ステアリング素子は電圧や電流といった信号をワード線及びビット線を介して一又は複数のメモリセルに選択的に与えることができ、セルを個別に制御する（例えば、抵抗スイッチングメモリ素子を切り替えることによってそれぞれのデータ状態を変更する）。抵抗スイッチングメモリ素子の抵抗スイッチング挙動はステアリング素子からは独立している。ステアリング素子はそれ自体の抵抗スイッチング挙動を有することができるが、この挙動は抵抗スイッチングメモリ素子の抵抗スイッチング挙動からは独立している。
【０１１０】
直列経路内のステアリング素子の後はＴｉＮといった第２接着層（ＡＬ２）である。直列経路内の第２接着層の後は、メモリデバイスのワード線に接続されたワード線コンタクト（ＷＬＣ）材料（例えばＷ（タングステン）又はＮｉＳｉ）である。ワード線は一種の制御線であり、よってワード線コンタクトは第２制御線に対するコンタクトでもある。メモリセルの図示された部分はこのように直列に配置される。
【０１１１】
図６Ｂは抵抗スイッチングメモリ素子を有するメモリセルの代替構成を表しており、ここでは、ステアリング素子（ＳＥ）は抵抗スイッチングメモリ素子の上にある。上部から下部への他の層の順序は下部から上部へと逆にすることもできる。
【０１１２】
図６Ｃは、縦型積層におけるミラー抵抗スイッチ（ＭＲＳ）として図６Ａの抵抗スイッチングメモリ素子の実施例を表している。抵抗スイッチングメモリ素子は、第１電極（Ｅ１）（いくつかの構成では上部電極である）と、第１抵抗スイッチング層（ＲＳＬ１）と、導電体中間層（ＩＬ）（散乱層、結合電極又は結合層として動作する）とを含む。抵抗スイッチングメモリ素子は更に、第２抵抗スイッチング層（ＲＳＬ２）と、第２電極（ＥＬ２）（いくつかの構成では下部電極である）とを含む。抵抗スイッチング層は例えば可逆抵抗スイッチング層であり得る。可逆抵抗スイッチング層は、一の状態から別の状態へ、そして元の状態へと切り替え（スイッチング）可能である。中間層は第１電極と第２電極との間に電気的に直列接続されている。第１抵抗スイッチング層は第１電極と中間層との間に電気的に直列接続されている。第２抵抗スイッチング層は第２電極と中間層との間に電気的に直列接続されている。「・・・間に電気的に」又は類似のものは導電性経路にあることを意味し得る。例えば、中間層は、物理的に第１電極と第２電極との間にあるか否かに関わらず、電気的に第１電極と第２電極との間にあり得る。
【０１１３】
例えば、抵抗スイッチングメモリ素子は、２つの双極メモリスタ（メモリ−レジスタ）素子を一のミラー抵抗スイッチ（ＭＲＳ）に非直列的に接続することによって形成することができる。メモリスタは、抵抗がこのデバイスの電流及び電圧の履歴の関数である、受動の二端子回路素子である。係るミラー抵抗スイッチは、第１電極（例えばｎ型シリコン）と、第１抵抗スイッチング層（酸化ハフニウム（ＨｆＯ２）又は酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）といった遷移金属酸化物であり得る）と、中間層（酸素と化学反応をなすことができる酸化電極（例えばＴｉＮ）であり得る）を含む、第１メモリスタ素子から作ることができる。
【０１１４】
この抵抗スイッチングメモリ素子は、順序は逆であるが同一（又は異なる）材料からなる中間層の酸化電極を共有する第２メモリスタ素子を含む。更に、第１及び第２メモリスタ素子は両方とも、一の手法において双極又は単極Ｉ−Ｖ（電流−電圧）特性を有する。別の手法では、一方のメモリスタ素子が単極特性を有し、他方のメモリスタ素子が双極特性を有する。これらの２つのメモリスタ素子を１個の抵抗スイッチングメモリ素子に併合することによって、この抵抗スイッチングメモリ素子は、その構成要素であるこれらのメモリスタ素子のＩ−Ｖ特性を合わせ持ち、かつ、個々のメモリスタ素子よりも大幅に低い電流にて動作するという付加的な利点を備えた、Ｉ−Ｖ特性を有する。
【０１１５】
より一般的には、この抵抗スイッチングメモリ素子は、その構成要素である上記複数の抵抗スイッチング層のＩ−Ｖ特性を合わせ持ち、かつ低い電流で動作可能な、Ｉ−Ｖ特性を有する。
【０１１６】
中間層は、抵抗スイッチング層からこの中間層に入る電子を散乱することによって散乱層として動作する。これにより、スイッチング機構に寄与しない電流の流れを遅くし、ステアリング素子への損傷を回避する。更に、中間層は、第１電極及び第２電極の電位を設定することによって抵抗スイッチングメモリ素子に印加される電圧に容量結合される結合電極又は結合層として動作する。
【０１１７】
係る散乱によって、中間層は、設定又は再設定処理中にピーク電流の流れを減少させる抵抗を提供し、かつ低電流動作を実現する。電流制限動作は、中間層の２つの性質から生じると考えられる。第１に、ホットエレクトロン（熱い電子）が、電子間相互作用によって中間層において非常によく散乱されること。第２に、１層の抵抗スイッチング層が破壊され始めて電荷Ｑを中間層上に送り始めると、この抵抗スイッチング層に印加された電圧がＶ＝Ｑ／Ｃによって効果的に減少される（ここで、Ｃは第１電極及び第２電極に向かう中間層層の静電容量である）ことである。同時に、現在より高い電圧が第２抵抗スイッチング層にある。電荷Ｑの利用可能な量が制限されているため、ここを流れることができる電流も非常に制限される。この様に、この抵抗スイッチングメモリ素子は低い電流でのメモリセルの動作を可能にする。この抵抗は、電子を散乱させる中間層の能力に基づくと考えられ、かつ、小さな導電性フィラメントが形成されて低電流でスイッチングが生じるように、印加されたバイアス電圧に非常に効率的な負のフィードバックを与える中間層の能力に基づくと考えられる。中間層なしでは、電圧が印加されたときに非常に低い抵抗を備えるフィラメントが形成され、メモリセルにおいて高い電流ピークを招き（Ｉ＝Ｖ／Ｒの関係によって）、要求されるスイッチング電流も非常に高い。
【０１１８】
抵抗スイッチングメモリ素子は中間層を基準としてミラー構成を有し、なぜなら、一続きの抵抗スイッチング層及び電極が中間層の両側部に延びるからである。ミラー構成も抵抗スイッチング層及び電極のために同一の材料を使用し得る。第１電極、第１抵抗スイッチング層及び中間層の組み合わせは第１メモリスタ（メモリ−レジスタ）素子を形成し、第２電極、第２抵抗スイッチング層及び中間層の組み合わせは第２メモリスタ素子を形成する。これらの２つのメモリスタ素子は、１個のミラー抵抗スイッチ（ＭＲＳ）に非直列又は直列に接続される双極メモリスタ素子でよい。
【０１１９】
使用時、電圧が第１電極及び第２電極間に印加されると、電場（Ｅ）が生じ、これは第１電極と第２電極との間の距離で割った電圧である。中間層はフロート状態でよく、このことは、この中間層が電圧／電流信号によって直接駆動されるのではなく、電圧／電流信号によって直接駆動される一又は複数の他の電極（例えば第１電極及び／又は第２電極）に容量結合され得ることを意味する。容量結合により、第１電極と第２電極との間の電圧の一部は第１電極から第１抵抗スイッチング層を横断し結合層にかけられ、第１電極と第２電極との間の電圧の別の一部が結合層から第２抵抗スイッチング層を横断して第２電極にかけられる。電圧は各抵抗スイッチング層の抵抗に比例して各抵抗スイッチング層に分割される。
【０１２０】
更に、第１メモリスタは第１Ｉ−Ｖ特性を有することができ、第２メモリスタは第２Ｉ−Ｖ特性を有し、よってメモリセルのＩ−Ｖ特性全体が第１及び第２Ｉ−Ｖ特性を合わせ持ち、かつ、個々のメモリスタ素子よりも大幅に低い電流にて動作するという付加的な利点を備えている。一の手法において、第１メモリスタ及び第２メモリスタのＩ−Ｖ特性は異なるが、同一の極性を有する。別の手法において、第１メモリスタ及び第２メモリスタのＩ−Ｖ特性は異なる極性を有する。既述の図４Ａ〜４Ｅは、抵抗スイッチング層のＩ−Ｖ特性の例を提供している。
【０１２１】
抵抗スイッチングメモリ素子は多くの構成において提供することができ、その詳細を後述する。第１電極のための材料の例は、ｎ＋Ｓｉ（ポリシリコン），ｐ＋Ｓｉ（ポリシリコン），ＴｉＮ，ＴｉＳｉｘ，ＴｉＡｌＮ，ＴｉＡｌ，Ｗ，ＷＮ，ＷＳｉｘ，Ｃｏ，ＣｏＳｉ，ｐ＋Ｓｉ，Ｎｉ及びＮｉＳｉを含む。第１抵抗スイッチング層及び第２抵抗スイッチング層のための材料の例は、ＭｅＯｘ及びＭｅＮといった金属材料を含む。しかしながら、本明細書の実施形態のいくつかにおいて記載したように、非金属材料を使用することもできる。第１抵抗スイッチング層及び第２抵抗スイッチング層は同一の種類でも異なる種類でもよい。抵抗スイッチング層は、相変化セル，炭素系、カーボンナノチューブ系、ナノイオンメモリ、若しくは導電性ブリッジ、又は位相成分、スピン成分、磁気成分等を変えるセルでもよい。抵抗スイッチング層は、ＭΩ範囲（例えば１〜１０ＭΩ又はこれ以上）にあるオン抵抗（導電状態抵抗）を有することができる。このことは、量子ポイントコンタクトを形成し、かつ約２５ＫΩ又はこれ以下の非常に低い抵抗を有する、導電性ブリッジングのＲＡＭ又はＣＢＲＡＭといったプログラム可能な金属化セル（ＰＭＣ）とは対照的である。より高い抵抗は、低電流動作及びより高いスケーラビリティを提供する。
【０１２２】
第２電極のための材料の例は、ｎ＋Ｓｉ，ｎ＋ＳｉＣ，ｐ＋ＳｉＣ及びｐ＋Ｓｉ（ポリシリコン），ＴｉＮ，ＴｉＡｌＮ，ＴｉＡｌ，Ｗ，ＷＮ，Ｃｏ，ＣｏＳｉ，ｐ＋Ｓｉ，Ｎｉ及びＮｉＳｉを含む。異なる層における材料の特定の組み合わせは有利となり得る。様々な構成の詳細は後述する。
【０１２３】
中間層のための材料の例は、ＴｉＮ，ＴｉＮ，Ａｌ，Ｚｒ，Ｌａ，Ｙ，Ｔｉ，ＴｉＡｌＮ，ＴｉｘＮｙ，ＴｉＡｌ合金及びｐ＋ＳｉＣを含む。よって、中間層は、酸化材料（例えば、ＴｉＮ，Ａｌ，Ｚｒ，Ｌａ，Ｙ，Ｔｉ）、非酸化材料（例えばＴｉＡｌＮ，ＴｉｘＮｙ，ＴｉＡｌ合金及びカーボン（例えば、グラフェン、無定形炭素、カーボンナノチューブ、異なる結晶構造を有するカーボン及びｐ＋ＳｉＣを含む））である。一般に、第１電極及び第２電極と同じ材料を中間層のために使用することができる。場合によっては、一又は複数の酸化層が蒸着及び形成ステップの副産物として意図的にあるいは意図せず形成される。例えば、ＳｉはＳｉの上にＭｅＯｘを蒸着することによって酸化され得る。ＴｉＮ又は他の提示した金属は、ＭｅＯｘ蒸着によって一側面で酸化されてもよく、ＭｅＯｘ及びＴｉＮの界面反応によってその界面にて酸化され得る。
【０１２４】
上記のように、第１電極、第２電極及び中間層は導体材料からなる。導体材料はその導電性σ＝１／ρ又はその逆数によって特徴付けることができ、これは抵抗率ρ＝Ｅ／Ｊである。導体がジーメンス／メートル（Ｓ／ｍ）において測定され、抵抗率がオームメートル（Ω−ｍ）又はΩ−ｃｍにおいて測定される。ＥはＶ／ｍにおける電場の強度であり、ＪはＡ／ｍ２における電流密度の強度である。絶縁体はρ＞１０８Ω−ｃｍ又はσ＜１０−８Ｓ／ｃｍである。半導体は１０−３Ω−ｃｍ＜ρ＜１０８Ω−ｃｍ又は１０３Ｓ／ｃｍ＞σ＞１０−８Ｓ／ｃｍである。導体は１０−３Ω−ｃｍ＞ρ又は１０３Ｓ／ｃｍ＜σである。半導体は次の点において導体とは異なる。すなわち、半導体は典型的にはｐ型又はｎ型半導体になるように絶縁体をドープすることによって形成され、一方、導体はドーピングに依存しない。半導体は以下の点においても導体と異なる。すなわち、半導体は、印加された電圧の極性に基づき電流が流れることも可能にし、これにより電流が一方向に強く流れることができ、反対方向にはこのようにはならない。半導体が順方向電流を流すことができる方向は、それがｐ型半導体かｎ型半導体かに依る。対照的に、導体は電流をいずれの方向にも等しくよく流すことができる。導体材料は半導体（半導体材料）及び導体を含むことを意味する。導体は導体材料とも呼ばれる。導体は半導体よりも高い導電率を有する。
【０１２５】
中間層が結合電圧を受けることができる導体材料であるため、抵抗スイッチングメモリ素子は高いバンドギャップの三重積層（比較的低いバンドギャップ材料の層間の比較的高いバンドギャップ材料）に依存しないことに留意されたい。
【０１２６】
図６Ｄは、抵抗スイッチング層間に異なる種類の複数の中間層を用いた、図６Ａの抵抗スイッチングメモリ素子の実施例を表している。「１」型の第１中間層（ＩＬ１）及び「２」型の第２中間層（ＩＬ２）を含む、複数の隣接する中間層が使用される。この実施形態の利点は、これらの中間層が、異なる散乱特性及び仕事関数を有する異なる種類のものからなることができ、抵抗スイッチングメモリ素子の性能を目的や必要に応じて適合させる付加的な能力を提供することである。更に、同じ又は異なる種類の複数の中間層の使用は経路内の散乱／抵抗を増加することができ、これによりＩ＝Ｖ／Ｒによって電流の流れを減少する。１層のより厚い中間層が散乱を増加させることができるのと同様、複数の隣接する中間層は散乱を増加させることができる。しかしながら、１層のより厚い中間層は大きさを小さくするのが課題であり、これは、積層の高さが増加すると、ピラーエッチング（ｐｉｌｌａｒ−ｅｔｃｈ）のためのアスペクト比が増加するというものである。結果として、エッチング、洗浄及びギャップ充填といった製造処理は非常に困難なものとなる。１層のより厚い中間層の代わりに、２つ（又は３つ以上）の隣接する（又は隣接しない）より薄い中間層を有するのが好ましい。例えば、５ｎｍ厚の２つの中間層は、１層のより厚い中間層（例えば２０ｎｍ）に匹敵する散乱を提供する。
【０１２７】
第１中間層及び第２中間層は例えば、異なる抵抗率及び結晶構造を有する異なる材料からなることができる。それらは同じ材料からなることもできるが、それらは、電荷担体を異なって散乱する、異なる結晶構造若しくは配向又は異なる粒度を有することもできる。別の例として、一の中間層は微細粒材料又はナノ粒子からなることができる（他の中間層と同じでも異なっていてもよい）。
【０１２８】
第１抵抗スイッチング層及び第２抵抗スイッチング層が異なる材料からなる場合、第１中間層及び第２中間層は異なる材料及び／又は異なる種類の材料からなり、抵抗スイッチング層に対する中間層の最適な配置は物質に依存する。
【０１２９】
一実施例は、第１中間層がｎ＋Ｓｉであり、第２中間層がｐ＋Ｓｉであるｐｎ接合を用いる。第１中間層及び第２中間層は、例えば少なくとも２０ｎｍの厚みをそれぞれ有する。別の組み合わせは、一方の中間層のためにＴｉＮ及び他方の中間層のためにｎ＋若しくはｐ＋Ｓｉといった金属を使用する。例えば、図１０Ｃを参照されたい。
【０１３０】
図６Ｅは、繰り返しの抵抗スイッチング層／中間層パターンを用いた、図６Ａの抵抗スイッチングメモリ素子の実施例を表している。抵抗スイッチング層及び中間層のパターン又は組み合わせは少なくとも２回繰り返される。例えば、第２抵抗スイッチング層及び第２中間層（ＩＬ２）に加え、第１抵抗スイッチング層及び第１中間層（ＩＬ１）が提供される。第３抵抗スイッチング層（ＲＳＬ３）は第２電極に隣接している。抵抗スイッチング層は同じ種類又は異なる種類からなることができ、中間層は同じ又は異なる種類からなることができる。この実施形態の利点は、複数の散乱層が抵抗スイッチングメモリ素子の経路内の散乱／抵抗の量を増加することができる点である。更に、異なる種類の中間層及び抵抗スイッチング層を使用できることで、抵抗スイッチングメモリ素子の性能を目的や必要に応じて適合させる付加的な能力を提供できる。
【０１３１】
３つの抵抗スイッチング層が数多くの特性を有することが可能である（全て同じ、あるいは２つが同じで１つが異なる、あるいは全て異なる、など）。非類似の抵抗スイッチング層と共に２つ以上の中間層を使用することは、抵抗スイッチングメモリ素子の特性を変えるものであり、その性能を調整・最適化する付加的な機能を提供する。
【０１３２】
電圧が抵抗スイッチングメモリ素子に印加されると、この電圧は各抵抗スイッチング層の抵抗に従って各抵抗スイッチング層に分割される。一の実施例において、２つの抵抗スイッチング層が同じＩ−Ｖ特性を有し、他の抵抗スイッチング層は異なるＩ−Ｖ特性を有し、例えば、他の抵抗スイッチング層が高抵抗状態にある場合に前記２つの抵抗スイッチング層は両方とも低抵抗状態にあり、あるいは前記他の抵抗スイッチング層が低抵抗状態にある場合に前記２つの抵抗スイッチング層は両方とも高抵抗状態にある。
【０１３３】
図６Ｆは図６Ａの抵抗スイッチングメモリ素子の実施例を表しており、ここでは、抵抗スイッチングメモリ素子の各層は横方向に延び、一又は複数の層が端と端を接して配置されている。完全に積層された（縦型の）構成の代わりに、抵抗スイッチングメモリ素子の一部は、抵抗スイッチングメモリ素子の他の部分に対して（この側部に）水平に、又は端と端を接して配置されている。例えば、第１電極、第１抵抗スイッチング層及び中間層は一の積層体にあり、第２抵抗スイッチング層及び第２電極は別の積層体にあり、第２抵抗スイッチング層は中間層と端と端とを接続して配置されている。図６Ａを参照すると、ビット線コンタクト及び第１接着層は第１電極の上に配置することができ、ステアリング素子、第２接着層及びワード線コンタクトは第２電極の下に配置することができる。一の手法において、非導電性（ＮＣ）層は、中間層の下に配置することができ、第２電極と端と端とを接して配置することができる。抵抗スイッチングメモリ素子の一部／複数層はなお直列に配置される。別の実施例において、第２電極は第２抵抗スイッチング層の下ではなく側部にあり、３つの部分（中間層，第２抵抗スイッチング層及び第２電極）は端と端とを接して配置される。他の変形態様も可能である。抵抗スイッチングメモリ素子の複数部分を互いに端と端とを接して延ばすことによって、抵抗スイッチングメモリ素子のレイアウトを目的や必要に応じて適合させる付加的な能力を提供する。例えば、抵抗スイッチングメモリ素子の高さを低くすることができる。一の手法において、ビット線コンタクト及び第１接着層は第１電極の上に設けることができ、ステアリング素子、第２接着層及びワード線コンタクトは第２電極の下に設けることができる。
【０１３４】
図６Ｇは、抵抗スイッチングメモリ素子の各層が横方向に延びており、一又は複数の層が端と端を接して配置されている、図６Ａの抵抗スイッチングメモリ素子の別の実施例を表している。抵抗スイッチングメモリ素子の複数の部分が抵抗スイッチングメモリ素子の他の複数の部分と水平に、あるいは端と端を接して配置されている。第１抵抗スイッチング層、中間層及び第２抵抗スイッチング層は１個の積層体にあり、第１電極、非導電層（ＮＣ）及び第２電極はこれに隣接する別の積層体にある。第１電極は第１抵抗スイッチング層の側部に端と端を接して配置され、第２電極は第２抵抗スイッチング層の側部に端と端を接して配置されている。これらの複数の部分は、例えば第１電極，第１抵抗スイッチング層，中間層，第２抵抗スイッチング層，第２電極の直列経路において、なお直列に配置されていると言える。別の選択肢においては、第１電極は抵抗スイッチング層の上及び横方向に延び、第２電極は抵抗スイッチング層の下及び横方向に延びている。一の手法において、ビット線コンタクト及び第１接着層は第１電極の上に設けられており、ステアリング素子，第２接着層及びワード線コンタクトは第２電極の下に設けられている。
【０１３５】
一般的に、少なくとも１つの第１電極，第２電極，中間層，第１抵抗スイッチング層及び第２抵抗スイッチング層は、少なくとも１つの別の第１電極，第２電極，中間層，第１抵抗スイッチング層及び第２抵抗スイッチング層に対して少なくとも部分的に水平に配置されている。
【０１３６】
図６Ｆ及び６Ｇにおいて、この横方向配置は端と端を接したものである。例えば、第１抵抗スイッチング層は第１電極と端と端を接して横方向に配置されており、及び／又は、第２抵抗スイッチング層は第２電極と端と端を接して横方向に配置されている。更に、中間層は、第１抵抗スイッチング層及び第２抵抗スイッチング層の少なくとも１つと端と端を接して横方向に配置されている。
【０１３７】
図６Ｈは、抵抗スイッチングメモリ素子の各層が縦方向に延びる、図６Ａの抵抗スイッチングメモリ素子の別の実施例を表している。抵抗スイッチングメモリ素子の複数の部分は抵抗スイッチングメモリ素子の他の複数の部分と対向して横方向に配置されている。例えば、ビット線コンタクトは第１電極の上、下、又は側部にあり、ワード線コンタクトは第２電極の上、下、又は側部にある。ビット線コンタクト及びワード線コンタクトは抵抗スイッチングメモリ素子の直列経路にある。製造には、層堆積及び層スペーサーエッチング、更に最終ＣＭＰステップのｎ回の繰り返しサイクルが伴い得る。例えば、第１電極層は、横方向に延びる層として蒸着され、次に、図示された縦方向に延びる部分を形成するためにエッチングされる。次に、第１抵抗スイッチング層は、横方向に延びる層として蒸着され、次に、図示された縦方向に延びる部分を形成するためにエッチングされる。これは中間層、第２抵抗スイッチング層及び第２電極部分のそれぞれで繰り返される。一の手法において、第１接着層及びビット線コンタクト（図６Ａ）は第１電極及びステアリング素子から縦方向に上方に延び、ステアリング素子、第２接着層及びワード線コンタクトは第２電極から縦方向に下方に延びる。
【０１３８】
これらの層のうち２層以上が別の層と対向して横方向に配置され得る。例えば、第１抵抗スイッチング層、中間層及び第２抵抗スイッチング層は、それぞれ互いに対向して横方向に配置され得る。更に、第１電極，第１抵抗スイッチング層，中間層，第２抵抗スイッチング層及び第２電極は、それぞれ互いに対向して横方向に配置され得る。
【０１３９】
例えば６Ｄ〜６Ｈの抵抗スイッチングメモリ素子部分は、図６ＩのＬ字形断面のものや図６ＪのＵ字形断面のものと比較して、長方形の断面を有している。
【０１４０】
図６Ｉは、第１抵抗スイッチング層，中間層，第２抵抗スイッチング層及び第２電極のためのＬ字型部分を含む、図６Ａの抵抗スイッチングメモリ素子の別の実施例を表している。例えば、その断面が直角のｘ及びｙ軸における垂直面又は水平面にあると仮定する。ｘ方向において、第１電極は厚みｔ１ｘを有し、第１抵抗スイッチング層は厚みｔ２ｘを有し、中間層は厚みｔ３ｘを有し、第２抵抗スイッチング層は厚みｔ４ｘを有し、第２電極は厚みｔ５ｘを有する。ｙ方向において、第１電極は厚みｔ１ｙを有し、第１抵抗スイッチング層は厚みｔ２ｙを有し、中間層は厚みｔ３ｙを有し、第２抵抗スイッチング層は厚みｔ４ｙを有し、第２電極は厚みｔ５ｙを有する。ｘ方向の厚みは、各部分の対応するｙ方向の厚みと同じでも異なってもよい。これらの層の順序は、第１電極，第１抵抗スイッチング層，中間層，第２抵抗スイッチング層，第２電極という順序の代わりに、第２電極，第２抵抗スイッチング層，中間層，第１抵抗スイッチング層，第１電極という順序で延びるように逆にすることもできる。例えば、ビット線コンタクトは第１電極の上方、下方、又は側方にあり、一方、ワード線コンタクトは第２電極の上方、下方、又は側方にある。ビット線コンタクト及びワード線コンタクトは抵抗スイッチングメモリ素子と直列経路にある。Ｌ字形部分を設けることによって、抵抗スイッチングメモリ素子の設定処理において導電性フィラメントが形成され、このフィラメントはｘ、ｙ方向の両方に延びる。フィラメントが比較的大きな面積に延びるため、この製造は潜在的に容易に促進される。図示された実施例は９０度又は１８０度回転させることもできる。
【０１４１】
この手法において、図６Ｆ〜６Ｈのコンセプトと同様、これらの層の複数部分は互いに横方向に配置されているが、これらの層は入れ子になったＬ字形になっており、互いに直角に延びる２つの部分を有する。例えば、Ｌ字形の第２抵抗スイッチング層はＬ字形の第２電極内に入れ子になっており、Ｌ字形の中間層はＬ字形の第２抵抗スイッチング層内に入れ子になっており、Ｌ字形の第１抵抗スイッチング層はＬ字形の中間層内に入れ子になっている。第１電極はＬ字形の第１抵抗スイッチング層内に入れ子になっているが、これ自体はこの例ではＬ字形ではない。各部分は一又は複数の次元において同一でも異なっていてもよい。
【０１４２】
ここで、少なくとも１つの第１電極，第２電極，中間層，第１抵抗スイッチング層及び第２抵抗スイッチング層は、他の第１電極，第２電極，中間層，第１抵抗スイッチング層及び第２抵抗スイッチング層の少なくとも１つに対して少なくとも部分的に水平方向に配置されていると言える。
【０１４３】
図６Ｊは、第１抵抗スイッチング層，中間層，第２抵抗スイッチング層及び第２電極のＵ字型部分を含む、図６Ａの抵抗スイッチングメモリ素子の別の実施例を表している。例えば、その断面が、直角のｘ及びｙ軸における垂直面又は水平面にあると仮定する。ｘ方向において、第１電極は厚みｔ１ｘを有し、第１抵抗スイッチング層は厚みｔ２ｘ及びｔ２ｘｂを有し、中間層は厚みｔ３ｘａ及びｔ３ｘｂを有し、第２抵抗スイッチング層は厚みｔ４ｘａ及びｔ４ｘｂを有し、第２電極は厚みｔ５ｘａ及びｔ５ｘｂを有する。ｙ方向において、第１電極は厚みｔ１ｙを有し、第１抵抗スイッチング層は厚みｔ２ｙを有し、中間層は厚みｔ３ｙを有し、第２抵抗スイッチング層は厚みｔ４ｙを有し、第２電極は厚みｔ５ｙを有する。厚みｘａは、対応する厚みｘｂと同じでも異なっていてもよい。更に、厚みｘｙは、対応する厚みｘａ及び／又はｘｂと同じでも異なっていてもよい。これらの層の順序は、第１電極，第１抵抗スイッチング層，中間層，第２抵抗スイッチング層，第２電極という順序の代わりに、第２電極，第２抵抗スイッチング層，中間層，第１抵抗スイッチング層，第１電極という順序で延びるように逆にすることもできる。ビット線コンタクトは第１電極の上方、下方、又は側方にあり、一方、ワード線コンタクトは第２電極の上方、下方、又は側方にある。ビット線コンタクト及びワード線コンタクトは抵抗スイッチングメモリ素子と直列経路にある。Ｕ字形部分を設けることによって、抵抗スイッチングメモリ素子の設定処理において導電性フィラメントが形成され、このフィラメントは、第１電極の各側部においてｘ方向に延び、かつｙ方向に延びる。図示された実施例は９０度又は１８０度回転させることもできる。
【０１４４】
この手法において、図６Ｆ〜６Ｈのコンセプトと同様、これらの層の複数部分は互いに横方向に配置されているが、これらの層は入れ子になったＵ字形になっており、基部に対して直角に延びる２つの部分を有する。例えば、Ｕ字形の第２抵抗スイッチング層はＵ字形の第２電極内に入れ子になっており、Ｕ字形の中間層はＵ字形の第２抵抗スイッチング層内に入れ子になっており、Ｕ字形の第１抵抗スイッチング層はＵ字形の中間層内に入れ子になっている。第１電極はＵ字形の第１抵抗スイッチング層内に入れ子になっているが、これ自体はこの例ではＵ字形ではない。各部分は一又は複数の次元において同一でも異なっていてもよい。
【０１４５】
一般的に、いずれの縦型積層型の実施形態も、Ｌ字形又はＵ字形の実施形態に適合することができる。
【０１４６】
ここで、少なくとも１つの第１電極，第２電極，中間層，第１抵抗スイッチング層及び第２抵抗スイッチング層は、他の第１電極，第２電極，中間層，第１抵抗スイッチング層及び第２抵抗スイッチング層の少なくとも１つに対して少なくとも部分的に横方向に配置されていると言える。
【０１４７】
図６Ｋ１は、一層の抵抗スイッチング層及びこの抵抗スイッチング層の下に一層の破壊層（ｂｒｅａｋｄｏｗｎ  ＲＳＬ）を使用する、図６Ａの抵抗スイッチングメモリ素子の一実施例を表している。第１抵抗スイッチング層が既述のように使用されるが、破壊層は、第２抵抗スイッチング層の代わりに中間層と第２電極の間に使用される。この破壊層は、抵抗スイッチング挙動を有しない材料であり、中間層と第２電極との間にバッフル層を提供することができる。抵抗スイッチング挙動を備える材料は、典型的には抵抗状態の開始から終了までの間、繰り返し切り替えることができる。対照的に、破壊材料は、比較的高い電圧及び／又は電流の印加によって、関連するＩ−Ｖ特性を備える初期状態から、別の関連するＩ−Ｖ特性を備える破壊状態まで破壊される材料であり、一般的に初期状態から破壊状態まで一回だけ遷移することができる材料である。抵抗スイッチング材料は何度もプログラム可能な材料とすることが考えられ、一方、破壊材料は１度だけプログラム可能な材料とすることが考えられる。ここで、プログラム可能とは、抵抗状態を変化させる能力を有することを含み得る。抵抗スイッチング材料は一度だけプログラム可能なものを形成するためにヒューズ又はアンチヒューズと組み合わされ得るが、抵抗スイッチング材料自体は何度もプログラム可能な状態を維持する。１度だけプログラム可能な材料は、例えば、チップのための一意の識別子を設定することにおいて、あるいはクロックパラメーター又は電圧パラメーターといった作動パラメーターを設定することにおいて、有用である。
【０１４８】
破壊層（及び初期状態における破壊前のいくつかの例のための抵抗率ρの関連する範囲）のための材料の例は、ＳｉＮ（２５ＣでＳｉ３Ｎ４のためのρ＝１０１４Ω−ｃｍ），ＳｉＯ２（２５Ｃでρ＝１０１４−１０１６Ω−ｃｍ），ＳｉＣ（ρ＝１０２−１０６Ω−ｃｍ），ＳｉＣＮ，ＳｉＯＮ、又は破壊可能な層（例えば、高抵抗（一般的に非導電性状態）から低抵抗（導電性状態）に変化可能な層であるが、それ自体可逆抵抗スイッチング材料として知られるものではないもの）を含む。破壊層の材料は、破壊状態において導電性である間、少なくとも約１〜１０ＭΩの抵抗を維持し得るものである。初期状態における抵抗は、典型的には破壊状態におけるものよりも一又は複数桁高い。層の抵抗が低すぎる場合、保護層としての効率は低い。破壊層の材料の抵抗がＲ＝ρｌ／Ａであり、ここで、ｌは材料の長さであり、Ａは断面積である。この長さは破壊層の厚みである。ρ及びＲが分かると、材料の大きさはＡ及びｌを用いて選択され得る。
【０１４９】
破壊層は１度のみプログラム可能な破壊層であり得る。係る破壊層は、スイッチング不能な破壊層又は１度だけスイッチング可能な破壊層とすることが考えられ、なぜなら破壊処理は不可逆性であるからである。すなわち、一旦破壊層が、出発の非導電性状態から破壊すると、破壊層は破壊状態を維持し、出発状態に戻ることはできないからである。対照的に、いくつかの場合においては、単極又は双極のセルは、一度だけプログラム可能なモードで動作することができるが、このセルは、通常、物理的に破壊されず、導電性である間、少なくとも約１〜１０ＭΩの抵抗を維持する。
【０１５０】
一又は複数の抵抗スイッチング層は、比較的高電圧又は高電流を抵抗スイッチング層に印加すること等によって、破壊状態に構成され得る。例えば、印加される電圧は材料の閾値電圧よりも著しく高くてもよい。破壊処理は、幾分熱的効果によるものであり得る。更なる詳細は図６Ｋ２及び６Ｋ３を参照されたい。
【０１５１】
図６Ｋ２は、破壊層の初期状態から破壊状態への遷移を示すグラフである。この遷移は、ある時間（例えば数分間）、破壊層に電流又は電圧を印加することによって達成され得る。時間ｔｂにおいて、破壊層を通過する電流は、破壊現象が生じる際に階段状に増加する（なぜなら抵抗が階段状に減少するからである）。いくつかの場合では、複数の破壊現象が生じ得る。印加される電圧について、抵抗スイッチングメモリ素子に印加された電圧は、破壊層及び第１抵抗スイッチング層にこれらの抵抗に比例して割られる。第１抵抗スイッチング層は、電圧の実質的に全てが破壊層に印加されるように、低抵抗状態において構成され得る。
【０１５２】
図６Ｋ３は、初期状態（実線）及び破壊状態（破線）における破壊層のＩ−Ｖ特性を示すグラフである。所定の電圧に対して、電流は破壊状態においてより高い（及び抵抗は低い）。破壊層が初期状態にある抵抗スイッチングメモリ素子は、破壊層が破壊状態にある抵抗スイッチングメモリ素子から区別され、１ビットのデータが破壊層の状態に依って記憶され得る。この抵抗スイッチング層は、１ビットのデータを記憶するために２つの状態間で更に調節され得る。適切な読み出し電圧を印加することによって、破壊層及び抵抗スイッチング層の状態が判定され得る。
【０１５３】
図６Ｌは、一層の可逆抵抗スイッチング層（ＲＳＬ１）及びこの抵抗スイッチング層の上に破壊層（Ｂｒｅａｋｄｏｗｎ  ＲＳＬ）を用いる、図６Ａの抵抗スイッチングメモリ素子の一実施例を表している。これは図６Ｋ１の構成の代替のものである。
【０１５４】
図６Ｍは、抵抗スイッチング層（ＲＳＬ）が異なる種類（ｔｙｐｅＡ、ｔｙｐｅＢ）からなる、図６Ａの抵抗スイッチングメモリ素子の一実施例を表している。第１抵抗スイッチング層及び第２抵抗スイッチング層は、二以上のビットのデータが抵抗スイッチングメモリ素子によって記憶される等の異なるスイッチング特性を有する異なる種類の材料からなることができる。第１抵抗スイッチング層及び第２抵抗スイッチング層のための材料の例は、ＴｉＯ２，ＮｉＯｘ，ＨｆＳｉＯＮ，ＨｆＯｘ，ＺｒＯ２及びＺｒＳｉＯＮを含む。
【０１５５】
図７Ａは、シリコンダイオードとしての図６Ａのメモリセルのステアリング素子（ＳＥ）の一実施例を表している。ステアリング素子は、ｎ型領域と、真性（ｉ）領域と、ｐ型領域とを有するＳｉダイオードである。既述のように、ステアリング素子は、抵抗スイッチングメモリ素子を流れる電圧及び／又は電流を選択的に制限する。このステアリング素子は、一のアレイ内の他のメモリセルの状態に影響を与えることなく、メモリセルを書き込み及び／又は読み出すことができるようにする。
【０１５６】
図７Ｂは、パンチスルー・ダイオードとしての図６Ａのメモリセルのステアリング素子（ＳＥ）の一実施例を表している。パンチスルー・ダイオードは、ｎ＋領域、ｐ−領域、及びｎ＋領域を含む。パンチスルー・ダイオードは双方向において動作可能である。特に、パンチスルー・ダイオードは、クロスポイントメモリアレイの双極動作を可能にし、対称的な非線形電流／電圧の関係を有することができる。パンチスルー・ダイオードは、選択セルのために高バイアスで高電流を有し、かつ、非選択セルのために低バイアスで低漏れ電流を有する。従って、これは、抵抗スイッチング素子を有するクロスポイントメモリアレイにおける双極スイッチングに適合する。パンチスルー・ダイオードは、ｎ＋／ｐ−／ｎ＋デバイス又はｐ＋／ｎ−／ｐ＋デバイスでよい。
【０１５７】
ステアリング素子としてダイオードを有するメモリセルに関する実施例を提示したが、本明細書において記載される技術は一般的に、トランジスタ、パンチスルー・トランジスタ、パンチスルー・ダイオード、ＰＮダイオード、ＮＰダイオード、ツェナー・ダイオード、ＮＰＮダイオード、ＰＮＰダイオード、ショットキーダイオード、ＭＩＮダイオード、カーボンシリコンダイオード、トランジスタレイアウト等を含む、他のデバイス及びステアリング素子に適用可能である。
【０１５８】
別の手法において、ステアリング素子は、双極又はＣＭＯＳトランジスタといったトランジスタでよい。
【０１５９】
更に、いくつかの構成において、ステアリング素子を使用する必要はない。
【０１６０】
図８は、ビット線とワード線との間に接続された図６Ａのメモリセルの一実施例を表している。ビット線コンタクト（ＢＬＣ）はＷ又はＮｉＳｉであり、第１接着層（ＡＬ１）はＴｉＮであり、第１電極（Ｅ１）はｎ＋Ｓｉであり、第１抵抗スイッチング層はＨｆＯ２といったＭｅＯｘであり、中間層はＴｉＮであり、第２抵抗スイッチング層はＨｆＯ２といったＭｅＯｘであり、付加的な接着層（ＡＬ）が、ステアリング素子（ＳＥ）であるＳｉダイオードのために設けられ、第２接着層（ＡＬ２）はＴｉＮであり、ワード線コンタクト（ＷＬＣ）はＷ又はＮｉＳｉである。更に、一又は複数のキャップ層が、ＴｉＯｘ、Ａｌ２Ｏ３、ＺｒＯｘ，ＬａＯｘ及びＹＯｘからなる群から選択される材料を使用して設けられ得る。一般的に、キャップ層は金属酸化物でよい。この例において、キャップ層は、中間層及び抵抗スイッチング層に隣接している。具体的には、１層のキャップ層（Ｃａｐ１）が第１抵抗スイッチング層と中間層との間にあり、かつ、第１抵抗スイッチング層及び中間層のそれぞれに隣接している。別のキャップ層（Ｃａｐ２）が中間層と第２抵抗スイッチング層との間にあり、かつ、中間層及び第２抵抗スイッチング層のそれぞれに隣接している。キャップ層は、ＭｅＯｘの視点から見て、酸素のソース又はゲッターとして機能することができ、これにより抵抗スイッチング層におけるスイッチングを促進する。酸素のゲッターとして動作する際、このキャップ層は、例えばＭｅＯｘの抵抗スイッチング層から中間層／電極に酸素を供給するのを助けることができる。酸素のソースとして動作する際は、このキャップ層は、例えば、中間層／電極からＭｅＯｘの抵抗スイッチング層に酸素を供給するのを助けることができる。ゲッターとは、酸素といった材料が移動される場所である。ゲッターリング（残留ガス除去）は、酸素といった材料がゲッターの場所に移動される処理である。このゲッターの場所は、酸素が低エネルギー状態にあるためにこの酸素が残留するのが好ましい代わりの場所である。
【０１６１】
抵抗スイッチングメモリ素子は第１電極から第２電極まで延びる複数層で構成される。一実施例において、第１電極及び第２電極はそれぞれ例えば約１〜３ｎｍ若しくは約１〜１０ｎｍの厚み又は高さを有しており、中間層は、例えば約１〜５ｎｍ若しくは約１〜１０ｎｍの厚み又は高さを有し得る。よって、抵抗スイッチングメモリ素子の全厚は非常に薄くすることができる。
【０１６２】
図９Ａは、第１電極がＣｏ，ＣｏＳｉ，ｎ＋Ｓｉ，ｐ＋Ｓｉ又はｐ＋ＳｉＣからなり、第２電極がｎ＋Ｓｉからなる、図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第１電極，第１抵抗スイッチング層，第１キャップ層，中間層，第２キャップ層，第２抵抗スイッチング層，第２電極である。この抵抗スイッチングメモリ素子も、ＭｅＯｘといった第１抵抗スイッチング層と、ＴｉＮといった中間層と、ＭｅＯｘといった第２抵抗スイッチング層と、ｎ＋Ｓｉといった第２電極（Ｅ２）とを含む。更に、ＴｉＯｘといったキャップ層は、第１抵抗スイッチング層と中間層（Ｃａｐ１）との間と、中間層と第２抵抗スイッチング層（Ｃａｐ２）との間とに設けられる。この実施形態は、第１電極及び第２電極が異なる材料からなる場合に非対称構造を提供することができる。例えば、第１電極はコバルト（Ｃｏ）からなることが好ましく、なぜなら、Ｎｉの仕事関数に近い約−５ｅＶの比較的高い仕事関数を有し、かつ、よりよいスイッチングをもたらすことができるからである。これは、より高いバリア高さによるものであり、このことは高い仕事関数を有するという利点となり得るものである。この手法において、第１電極はコバルトシリコン（ＣｏＳｉ）からなることも望ましく、なぜなら、これは比較的高い仕事関数を有するからである。別の手法において、第１電極はｎ＋Ｓｉ（ポリシリコン）からなり、耐酸化性と、高い仕事関数（約４．１から４．１５ｅＶ）という利点を提供する。他の適切な材料は、約５．１から５．２ｅＶの仕事関数を有するｐ＋Ｓｉ（ポリシリコン）を含み、かつ、高エネルギーギャップによる約６．６から６．９ｅＶの非常に高い仕事関数を伴うｐ＋炭化ケイ素（ＳｉＣ）を含む。図９Ｃを参照されたい。例えば、エネルギーギャップは、４Ｈポリタイプでは約３．２３ｅＶであり、６Ｈアルファポリタイプでは約３．０５ｅＶである。これらのエネルギーギャップは、例えば、エネルギーギャップが約１．１ｅＶであるＳｉよりも著しく高い。
【０１６３】
一実施例において、ｐ＋ＳｉＣが蒸着されて、次に、例えばＢ，Ａｌ，Ｂｅ又はＧａといったドーパントによって、１立方センチメートルあたり約１０Ｅ１９から１０Ｅ２０原子の濃度にイオン注入されることによってドープされる。これは、現場でのドーピングの一例である。ＳｉＣが化学的に不活性であり、よって酸化に対して耐性がある。昇華温度が２７００℃であるため実質的に溶融せず、（Ｓｉの１．４９Ｗ（ｃｍ・Ｋ）と比較して）３．６〜４．９Ｗ／（ｃｍ・Ｋ）の高熱伝導率を有し、高電流密度によってメモリセル動作のために有益となり得る。
【０１６４】
図９Ｂは、第１電極及び中間層がｐ＋ＳｉＣからなり、第２電極がｎ＋Ｓｉ，ｎ＋ＳｉＣ又はｐ＋ＳｉＣからなる、図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第１電極（例えばｐ＋ＳｉＣ），第１抵抗スイッチング層，中間層（例えばｐ＋ＳｉＣ），第２抵抗スイッチング層，第２電極である。第１電極及び中間層の高い仕事関数はセルの電流減少に寄与し得、ここで、中間層は散乱層として機能する。更に、中間層のドーピングを調節することによって、層の抵抗率を調節し、散乱を増大させ、電流を減少させることが可能である。ドーピングを増大することによって、中間層の抵抗率は低くなり、よって、空乏幅が狭くなり、空乏層での電圧降下が少なくなる。
【０１６５】
更に、第２電極はｎ＋Ｓｉ，ｎ＋ＳｉＣ又はｐ＋ＳｉＣからなり得る。第２電極がｎ＋ＳｉＣからなる場合、製造時に第２電極と第２抵抗スイッチング層との間に形成されたより薄いＳｉＯ２層がある。ＳｉＯ２層において電圧降下が避けられるために、動作電圧が降下する。対照的に、ｎ＋Ｓｉ下部電極の場合、より厚いＳｉＯ２層が第２電極と第２抵抗スイッチング層との間に形成され得る。第２電極は、ｎ＋ＳｉＣの代替としてｐ＋ＳｉＣからなり得る。第１抵抗スイッチング層及び第２抵抗スイッチング層は例えばＭｅＯｘである。
【０１６６】
一の手法において、中間層は、ナノ結晶のＳｉＣ膜としてこの中間層を設けること等によってナノ粒子からなり得る。後述するＷ．Ｙｕらの文献を参照されたい。
【０１６７】
図９Ｃは、他の材料に対するｐ＋ＳｉＣのフェルミ準位を表す図である。上述したように、ｐ＋ＳｉＣは、高エネルギーギャップにより約６．６〜６．９ｅＶの非常に高い仕事関数を有する。この事実を説明するために、エネルギー線図が４Ｈ−ＳｉＣのために提供され、これは真空におけるエネルギーレベル（Ｅｖａｃｕｕｍ）と、伝導帯（Ｅｃ）のためのエネルギーレベルと、固有エネルギーレベル（Ｅｉ）と、価電子帯（Ｅｖ）のためのエネルギーレベルとを表している。この図は、Ｔ．Ａｙａｌｅｗの博士論文「ＳｉＣ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｍｏｄｅｌｉｎｇ  Ａｎｄ  Ｓｉｍｕｌａｔｉｏｎ」（Ｉｎｓｔｉｔｕｔｅ  ｆｏｒ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ，オーストリア，ウィーン，２００４年１月（参照により本明細書に組み込む））からのものである。他の物質の例及びそれらのフェルミ準位は更に次のように表される。Ａｌ（４．２８ｅＶ），Ｔｉ，Ｚｎ（４．３３ｅＶ），Ｗ（４．５５ｅＶ），Ｍｏ（４．６０ｅＶ），Ｃｕ（４．６５ｅＶ），Ｎｉ（５．１０ｅＶ），Ａｕ（５．１５ｅＶ）及びＰｔ（５．６５ｅＶ）。既述のように、ｐ＋ＳｉＣは比較的高い仕事関数を有する。特に、フェルミ準位は価電子帯のエネルギーレベルに近くなる。
【０１６８】
特に、ドープされていないＳｉＣは、約４．５〜４．８ｅＶの仕事関数を有し、あるいは酸素で被覆されている場合は約４．９ｅＶの仕事関数を有する。しかしながら、ｐ＋ＳｉＣにおいて、フェルミ準位は価電子帯により近くなり、仕事関数はより高くなる。ｐ＋ドーピング及びＳｉＣポリタイプ（エネルギーバンドギャップが４Ｈ−ＳｉＣのためにＥｇ＝３．２３−３．２６ｅＶ、又は６Ｈ−ＳｉＣのためにＥｇ＝３．０５ｅＶ）のレベルに依って、仕事関数ｑΦＭは図示されるように約６．６〜６．９ｅＶとなり得る。
【０１６９】
ＳｉＣは、高すぎない適切な温度にて蒸着によって適用され得る。様々な技術が比較的低温の蒸着のために利用可能である。例えば、７５０℃での蒸着は、Ｉ．Ｇｏｌｅｃｋｉらの「Ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ，  ｅｐｉｔａｘｉａｌ  ｃｕｂｉｃ  ＳｉＣ  ｆｉｌｍｓ  ｇｒｏｗｎ  ｏｎ  （１００）  Ｓｉ  ａｔ  ７５０  ℃  ｂｙ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ」（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ，  ｖｏｌ．  ６０，  ｉｓｓｕｅ  １４，  ｐｐ．１７０３−１７０５，１９９２年４月（参照により本明細書に組み込まれる））に記載されている。この手法において、メチルシラン（ＳｉＣＨ３Ｈ３）、１：１のＳｉ：Ｃ比率の単体の前駆体、及びＨ２を用いて、低圧の化学蒸着によってＳｉＣ膜を成長した。
【０１７０】
別の手法の例において、ＳｉＣは、例えば、参照により本明細書に組み込まれるＡ．Ｆｉｓｓｅｌらの「Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ  ｇｒｏｗｔｈ  ｏｆ  ＳｉＣ  ｔｈｉｎ  ｆｉｌｍｓ  ｏｎ  Ｓｉ  ａｎｄ  ６Ｈ−ＳｉＣ  ｂｙ  ｓｏｌｉｄ−ｓｏｕｒｃｅ  ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ」（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ，  ｖｏｌ．  ６６，  ｉｓｓｕｅ  ２３，  ｐｐ．３１８２−３１８４，１９９５年６月（参照により本明細書に組み込まれる））に記載された、分子線エピタキシーを使用して低温で蒸着されている。この手法は、四極子質量分析法に基づく磁束計によって制御される分子線エピタキシーを使用して約８００〜１００℃の低温にて、Ｓｉ（１１１）及びオフ角が２°〜５°の６Ｈ−ＳｉＣ（０００１）基板上に化学量論のＳｉＣのエピタキシャル成長を含む。この複数の膜は、ＳｉＣ（０００１）の場合に（３×３）及び（２×２）の上部構造を示すＳｉで安定化された表面において得られた。Ｔ＞９００°Ｃにて６Ｈ−ＳｉＣ（０００１）上での成長の間の射高エネルギー電子回折（ＲＨＥＥＤ）パターン及び減衰されたＲＨＥＥＤ振動は、雛壇状のものの上に２次元の核生成が支配的成長処理であることを示す。
【０１７１】
ＳｉＣを蒸着するための低温による手法の別の例は、Ｗ．Ｙｕらの「Ｌｏｗ  ｔｅｍｐｅｒａｔｕｒｅ  ｄｅｐｏｓｉｔｉｏｎ  ｏｆ  ｈｙｄｒｏｇｅｎａｔｅｄ  ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ＳｉＣ  ｆｉｌｍｓ  ｂｙ  ｈｅｌｉｃｏｎ  ｗａｖｅ  ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ」（Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．  Ａ  ２８（５），Ａｍｅｒｉｃａｎ  Ｖａｃｕｕｍ  Ｓｏｃｉｅｔｙ，ｐ．１２３４−１２３９，２０１０年９月３日（参照により本明細書に組み込まれる））に記載されている。ここで、水素化ナノ結晶炭化ケイ素（ｎｃ−ＳｉＣ：Ｈ）膜は、低い基板温度にて、ヘリコン波プラズマで強化された化学蒸着を使用することによって蒸着された。蒸着されたｎｃ−ＳｉＣ：Ｈ膜の特性への無線周波（ｒｆ）電力及び基板温度の影響が調査された。水素化非晶質ＳｉＣ膜が低無線周波電力にて製造されたことが分かり、一方、非晶質の相対物に埋め込められたＳｉＣナノ結晶の微細構造を備えるｎｃ−ＳｉＣ：Ｈ膜が無線周波電力が４００Ｗ以上のときに蒸着することができたことが分かった。容量支配された放電から、高プラズマ強度を伴うヘリコン波放電でのプラズマ遷移は、膜微細構造及び表面形態に影響を与える。様々な基板温度にて蒸着された膜の分析は、ＳｉＣ結晶化の開始が１５０℃の基板温度にて生じることを明らかにする。
【０１７２】
図１０Ａは、代替の中間層材料を記載する図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第１電極（例えばＴｉＮ），第１電極（例えばｎ＋Ｓｉ），第１抵抗スイッチング層（例えばＭｅＯｘ），第１キャップ層（例えばＴｉＯｘ），中間層（例えばＴｉＮ），第２キャップ層（例えばＴｉＯｘ），第２抵抗スイッチング層（例えばＭｅＯｘ），第２電極（例えばｎ＋Ｓｉ）である。一実施形態において、第１電極は、ｎ＋Ｓｉ層及びその上のＴｉＮ層の組み合わせを含む。更に、ＴｉＯｘといったキャップ層は、第１抵抗スイッチング層と中間層との間と、中間層と第２抵抗スイッチング層との間に設けられる。更なるＴｉコンタクト（図示せず）が第１電極の上にあってもよい。代替例として、中間層は、Ａｌ，Ｚｒ，Ｌａ，Ｙ，Ｔｉ，ＴｉＡｌＮ，ＴｉｘＮｙ及びＴｉＡｌ合金からなる群から選択され得る。これらは、Ｖ及びＩのより低いセル動作を可能にする好ましい結合層である。この実施形態は、キャップ層、抵抗スイッチング層及び電極が同じ順序かつ任意には同じ材料で中間層の両側から延びるので、中間層に関するミラー構造を提供する（例えば、中間層の上及び下に同じキャップ層材料（例えばＴｉＯｘ）、続いて中間層の上及び下に同じ抵抗スイッチング層材料（例えばＭｅＯｘ）、続いて中間層の上及び下に同じ電極材料（例えばｎ＋Ｓｉ））。
【０１７３】
図１０Ｂは、逆にしたミラー積層構成における図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第１電極（例えばＴｉＮ），第１キャップ層（例えばＴｉＯｘ），第１抵抗スイッチング層（例えばＭｅＯｘ），中間層（例えばｎ＋Ｓｉ），第２抵抗スイッチング層（例えばＭｅＯｘ），第２キャップ層（例えばＴｉＯｘ），第２電極（例えばＴｉＮ）である。一の手法において、第１電極はＴｉＮからなり、中間層はｎ＋Ｓｉからなり、第２電極はＴｉＮからなる。中間層は、例えば厚み１０〜１００ｎｍのｎ＋Ｓｉでよい。この実施形態は、図１０Ａの実施形態に対して逆にした積層を提供する逆にしたミラー構成であり、なぜなら、ここではｎ＋Ｓｉ層は第１電極又は第２電極層ではなく中間層だからであり、かつ、キャップ層は抵抗スイッチング層と中間層との間ではなく抵抗スイッチング層と電極層との間にあるからである（第１抵抗スイッチング層と第１電極との間の第１キャップ層、第２抵抗スイッチング層と第２電極との間の第２キャップ層）。具体的には、抵抗スイッチング層、キャップ層及び電極が同じ順序かつ任意には同じ材料で中間層の両側から延びる（例えば、中間層の上及び下に同じ抵抗スイッチング層層材料（例えばＭｅＯｘ）、続いて中間層の上及び下に同じキャップ材料（例えばＴｉＯｘ）、続いて中間層の上及び下に同じ電極材料（例えばＴｉＮ））。
【０１７４】
図１０Ｃは、非対称の縦型積層構成における図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第１電極（例えばＴｉＮ），第１キャップ層（例えばＴｉＯｘ），第１抵抗スイッチング層（例えばＭｅＯｘ），中間層（例えばｎ＋Ｓｉ），中間層（例えばＴｉＮ），第２キャップ層（例えばＴｉＯｘ），第２抵抗スイッチング層（例えばＭｅＯｘ），第２電極（例えばｎ＋Ｓｉ）である。一の手法において、中間層は、ＴｉＮの層及びその上のｎ＋Ｓｉの層（例えば厚み１０〜１００ｎｍ）の組み合わせを含む。ＴｉＯｘといった複数のキャップ層が、ＭｅＯｘ層の上に隣接して設けられる。例えば、第１キャップ層は第１抵抗スイッチング層の上に隣接しており、第２キャップ層は第２抵抗スイッチング層の上に隣接している。この構成は非対称であり、垂直型の積層であり、全ての層が垂直方向に配置されている。ミラー構成は使用されない。この構成は非対称であり、なぜなら、中間層（ｎ＋Ｓｉ）の上方に延びる複数の層が、第１抵抗スイッチング層と、続いて第１キャップ層を含み、中間層（ＴｉＮ）の下方に延びる複数の層が、第２キャップ層と、続いて第２抵抗スイッチング層を含むからである。この構成は直立型であり、なぜなら第１キャップ層が第１抵抗スイッチング層の上にあり、第２キャップ層が第２抵抗スイッチング層の上にあるからである。
【０１７５】
図１０Ｄは、非対称の逆転した積層構成における図６Ａの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第１電極（例えばＴｉＮ），第１電極（例えばｎ＋Ｓｉ），第１抵抗スイッチング層（例えばＭｅＯｘ），第１キャップ層（例えばＴｉＯｘ），中間層（例えばＴｉＮ），中間層（例えばｎ＋Ｓｉ），第２抵抗スイッチング層（例えばＭｅＯｘ），第２キャップ層（例えばＴｉＯｘ），第２電極（例えばＴｉＮ）である。ミラー構成は用いられない。この構成は非対称であり、なぜなら、中間層の上にはキャップ層、そして抵抗スイッチング層が続くが、中間層の下には抵抗スイッチング層、そしてキャップが続くからである。この構成は、図１０Ｃの実施形態に対して、逆になっており、なぜなら、ここではｎ＋Ｓｉ層は第２電極層ではなく第１電極層だからであり、かつ、ＴｉＮ層は低いほうの第１電極層ではなく第２電極層であるからである。中間層は、図１０Ｃのものを逆にした態様で例えば厚さ１０〜１００ｎｍのｎ＋Ｓｉと、ＴｉＮとの組み合わせでよい。
【０１７６】
中間層の他の実施形態は、ＴｉＡｌＮ，ＷＮ，Ｗ，ＮｉＳｉ，ＣｏＳｉ及びＣからなる群から選択される金属等の一又は複数の金属を使用する。
【０１７７】
図１１Ａは、第２電極がｎ＋ＳｉであるときのＳｉＯｘの成長を示す図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第１電極（例えばｎ＋Ｓｉ），第１抵抗スイッチング層（例えばＭｅＯｘ），第１キャップ層（例えばＴｉＯｘ），中間層（例えばＴｉＮ），第２キャップ層（例えばＴｉＯｘ），第２抵抗スイッチング層（例えばＭｅＯｘ），ＳｉＯｘ，第２電極（例えばｎ＋Ｓｉ）である。ＳｉＯｘ（第２電極がＳｉからなり、かつ第２抵抗スイッチング層が金属酸化物を含む場合、抵抗スイッチング層２と第２電極との間に形成される）の厚みが様々であるため、抵抗スイッチング層において電圧を形成するには様々なバリエーションがある。例えば、第２抵抗スイッチング層が金属酸化物であり、かつｎ＋Ｓｉを含有する第２電極の上に接触して直接蒸着される場合、ｎ＋Ｓｉ層の上部は酸化され、ＳｉＯｘの層となる。一実施例において、ＳｉＯｘの１〜２ｎｍの層は第２抵抗スイッチング層と第２電極との間に形成してもよく、抵抗スイッチング層はそれぞれＨｆＯ２といったＭｅＯｘの２〜４ｎｍからなり、第２電極はｎ＋Ｓｉからなる。あるいは、第１電極及び／又は第２電極は、ｐ＋Ｓｉ、窒化タングステン（例えばＷＮ，ＷＮ２，Ｎ２Ｗ３）、ＴｉＮ又はＳｉＧｅからなり得る。
【０１７８】
図１１Ｂは、第２電極がＴｉＮであるときのＴｉＯｘといった低バンドギャップ材料の成長を示す、図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第１電極（例えばｎ＋Ｓｉ），第１抵抗スイッチング層（例えばＭｅＯｘ），第１キャップ層（例えばＴｉＯｘ），中間層（例えばＴｉＮ），第２キャップ層（例えばＴｉＯｘ），第２抵抗スイッチング層（例えばＭｅＯｘ），Ｔｉ／ＴｉＯｘ，第２電極（例えばＴｉＮ）である。ＳｉＯｘの形成を防ぐため、第２電極のｎ＋Ｓｉ層を、ＴｉＮ電極に蒸着されたＴｉといった材料と交換することができる。Ｔｉ層は電極の一部とすることもできる。具体的には、Ｔｉ層の上へのＨｆＯｘといったＭｅＯｘ層（ＲＳＬ２）の蒸着の間、Ｔｉ層の上部（〜１〜５ｎｍ）が酸化され、ＴｉＯｘの層に転換される。ＴｉＯｘ層の厚みはＭｅＯｘ蒸着の温度に依る。この場合、第２電極（Ｅ２）はＴｉＮの層の上のＴｉの層を含み、第２抵抗スイッチング層（ＲＳＬ２）はＭｅＯｘを含み、ＴｉＯｘの層はＴｉの層の上に形成され、第２抵抗スイッチング層と接触する。
【０１７９】
Ｔｉ／ＴｉＯｘのバンドギャップはＳｉＯｘよりも非常に低く、形成電圧における大きな変化が避けられる。第１電極は、ｎ＋Ｓｉ、又は高い仕事関数の材料（例えばＮｉやＮｉＳｉ）でよい。一実施例において、抵抗スイッチング層はそれぞれＨｆＯ２といったＭｅＯｘの２〜４ｎｍからなる。
【０１８０】
更に、高い仕事関数の材料が、動作電流を減少させるために第１電極のために使用され得る。例えば、５．１ｅＶの仕事関数を有するＮｉを使用することができる。ＮｉＳｉは別の代替物である。比較すると、ＴｉＮの仕事関数は約４．２〜４．７ｅＶであり、ｎ＋Ｓｉの仕事関数は約４．１〜４．３ｅＶである。
【０１８１】
図１１Ｃは、抵抗スイッチング層が作動電圧を減少させるためにドープされた金属酸化物からなる、図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第１電極（例えばｎ＋Ｓｉ），第１抵抗スイッチング層（例えばドープされたＭｅＯｘ），第１キャップ層（例えばＴｉＯｘ），中間層（例えばＴｉＮ），第２キャップ層（例えばＴｉＯｘ），第２抵抗スイッチング層（例えばドープされたＭｅＯｘ），ＳｉＯｘ，第２電極（例えばｎ＋Ｓｉ）である。例えば、ＨｆＯｘやＨｆＳｉＯＮといった高濃度にドープされたＭｅＯｘ層を使用することができる。ＭｅＯｘのドーピングは、約０．０１〜５％の濃度でＴｉ，Ａｌ又はＺｒといったドーパントをＭｅＯｘ層に注入又は拡散することによってなされ得る。テスト結果は、これらのドーパントが良い特性を提供することを示している。例えば、イオン注入、又は現場での原子層堆積（ＡＬＤ）を使用することができる。一実施例において、抵抗スイッチング層はそれぞれＨｆＯ２といったＭｅＯｘの２〜４ｎｍからなり、ＳｉＯｘの１〜２ｎｍの層が第２電極（ｎ＋Ｓｉである）上に形成される。
【０１８２】
図１１Ｄは、第２電極がｎ＋Ｓｉの代わりにＴｉＮからなる、図１１Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第１電極（例えばｎ＋Ｓｉ），第１抵抗スイッチング層（例えばドープされたＭｅＯｘ），第１キャップ層（例えばＴｉＯｘ），中間層（例えばＴｉＮ），第２キャップ層（例えばＴｉＯｘ），第２抵抗スイッチング層（例えばドープされたＭｅＯｘ），Ｔｉ／ＴｉＯｘ，第２電極（例えばＴｉＮ）である。一実施例において、抵抗スイッチング層はそれぞれＨｆＯ２といったＭｅＯｘの２〜４ｎｍからなり、Ｔｉ／ＴｉＯｘの層が第２電極上に形成される。
【０１８３】
図１１Ｅは、抵抗スイッチング層が異なる材料からなる非対称のミラーセル構成における、図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第１電極（例えばｎ＋Ｓｉ），第１抵抗スイッチング層（例えばＡ型ＭｅＯｘ），第１キャップ層（例えばＴｉＯｘ），中間層（例えばＴｉＮ），第２キャップ層（例えばＴｉＯｘ），第２抵抗スイッチング層（例えばＢ型ＭｅＯｘ），ＳｉＯｘ，第２電極（例えばｎ＋Ｓｉ）である。抵抗スイッチングメモリ素子を正と負の両方向に切り替えるのは問題があることがあり、特定の極性に切り替えることが好ましい場合がある。解決策の一つは、第１抵抗スイッチング層及び第２抵抗スイッチング層のために異なる材料を使用することである。例えば、第１抵抗スイッチング層は「Ａ」型とし、第２抵抗スイッチング層は「Ｂ」型とする。例えば、２つの異なる型のＭｅＯｘを極性のスイッチングを制御するために使用することができ、第１抵抗スイッチング層はＭｅＯｘ「Ａ」型であり、第２抵抗スイッチング層はＭｅＯｘ「Ｂ」型である。ＭｅＯｘの例は、ＡｌＯｘ，ＴｉＯｘ，ＮｉＯｘ，ＺｒＯｘ，ＣｕＯｘ，ＷＯｘを含み、第１抵抗スイッチング層はこれらの材料の一つを使用し、第２抵抗スイッチング層はこれらの材料のうち別のものを使用することができる。抵抗スイッチング層材料は、所望のスイッチング性能（スイッチングが特定のＩ−Ｖ条件といった所望の条件にて生じること）を得るように選択することができる。第１電極及び第２電極は、例えばｎ＋Ｓｉ又はＴｉＮからなることができる。
【０１８４】
図１１Ｆは、ＳｉＯｘのない非対称のミラーセル構成における図６Ｃの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第１電極（例えばｎ＋Ｓｉ），第１抵抗スイッチング層（例えばＡ型ＭｅＯｘ），第１キャップ層（例えばＴｉＯｘ），中間層（例えばＴｉＮ），第２キャップ層（例えばＴｉＯｘ），第２抵抗スイッチング層（例えばＢ型ＭｅＯｘ），Ｔｉ／ＴｉＯｘ，第２電極（例えばＴｉＮ）である。この場合、第２電極（Ｅ２）は、ｎ＋Ｓｉの代わりにＴｉＮといった材料であり、これにより製造中にＳｉＯ２層が形成されることがない。図１１Ｂに関して記載したように、ＴｉはＴｉＮ上に蒸着され、このＴｉの上にＨｆＯｘといったＭｅＯｘ層の蒸着の間にＴｉ層の上部が酸化され、ＴｉＯｘの層となる。
【０１８５】
図１２は、図６Ｃの抵抗スイッチングメモリ素子のエネルギー線図を表している。横軸は第１電極から第２電極に向かって抵抗スイッチングメモリ素子に沿う距離を表している。Ｅｃは伝導帯であり、その範囲は、第１電極と第１抵抗スイッチング層との接合部における高レベルのＥｃ２から、第２電極と第２抵抗スイッチング層との接合部における低値Ｅｃ１までである。ＥＥ１は第１電極のエネルギーレベルであり、ＥＩＬは中間層のエネルギーであり、ＥＥ２は第２電極のエネルギーレベルである。Ｅｖは価電子帯である。伝導帯における切り欠きは、低エネルギーレベルを表しており、後述するように中間層にて実現されている。
【０１８６】
ＭＲＳはスイッチング機構としてイオン伝導度に依存している。イオン伝導度において、電流は、動き回るイオンによって、かつ電子及び正孔の動きによって輸送される。例えば、イオン又はイオン及び電子／正孔を介した電流輸送は、電解液と呼ばれる伝導性液体と、固体電解質とも呼ばれるイオン伝導性固体に見られる。更に、イオン伝導率は多くの製品にとって重要であり、例えば、Ｉ型及びＩＩ型電池（すなわち通常のもの及び再充電可能なもの）、燃料電池、エレクトロクロミックウィンドウ及びディスプレー、ソリッドステートセンサー（特に反応ガス用のもの）、本明細書に記載されたような導電性ブリッジスイッチング及び双極ＭｅＯｘスイッチングなどである。
【０１８７】
純粋な電流輸送とは対照的に、イオン電流が電流に転換されるあらゆる場所（すなわちコンタクト又は電極）で行われる電流の流れに関連する化学反応（例えば、システムが時間とともに変化する）がある。このことは、コンタクト間の電流の流れのために化学反応が必要ではない電子（又は正孔）を伴う電流と比較される著しい相違である。双極ＭｅＯｘスイッチングは、ＭｅＯｘ中で酸素空孔を移動しようとするものであり、金属フィラメントを作り、これにより界面での酸素を蓄積する。電子伝導は、ファウラーノルドハイム、ショットキー、空間電荷制限電流（ＳＣＬＣ）、ＳＣＬＣ及びポール‐フレンケル効果（ＰＦ）、ＰＦ及びヒルの法則を含む機構によって提供することができる。イオン伝導は、導電型、拡散型及びフィールド型を含む。
【０１８８】
典型的なイオン導電率は比較的低く、電極の空気からの酸素の供給と、温度と、電場に依る（指数関数的に）。
【０１８９】
図１３は、抵抗スイッチング層の設定処理における高電場の印加を表している。この走査型電子顕微鏡の画像は、ＳｉＯ２の成長層を含むｎ＋Ｓｉの左側の電極（ＥＬ）と、ＨｆＯ２の抵抗スイッチング層と、ＴｉＮの右側の電極（ＥＲ）と、を表している。酸素をＨｆＯ２といったＭｅＯｘの抵抗スイッチング層中に移動させるために高電場を印加することができる。ここで、一実施例において、高電場は３〜５ｎｍの幅であるＨｆＯ２の領域において存在する。５ｎｍの値を使用すると、電場は５Ｖ／５ｎｍ＝１０ＭＶ／ｃｍとなる。
【０１９０】
図１４Ａ〜１４Ｄは、抵抗スイッチング層の設定処理における導電性フィラメントの形成における異なる段階を表している。単一のＭｅＯｘ膜の通常生じる破壊が表されている。左側の電極（ＥＬ）は接地電極として０Ｖに設定されており、中間領域はＨｆＯ２といった抵抗スイッチング層を表しており、右側の領域は、例えば５Ｖの右側の電極（ＥＲ）である。５Ｖは、電流制限器（抵抗器）がない場合のための近似値である。これらの図は、２層以上の又は係る抵抗スイッチング層を有する抵抗スイッチングメモリ素子の予想される挙動を表している。抵抗スイッチングメモリ素子において、右側の電極は結合電圧を受け、直接駆動されないことを思い出されたい。
【０１９１】
設定処理又は形成処理において、抵抗スイッチング層は最初は非導電性である。白丸は酸素イオンを表しており、黒丸は金属を表している。高電場は負に荷電された酸素イオンと結合し、ＨｆＯ２から酸素イオンを抽出してこれを右側の電極（ＥＲ）に引き寄せる。図１４Ａの状態の後、図１４Ｂの状態が存在し、ここでは酸素イオンのいくつかが右側の電極（ＥＲ）で抽出及び蓄積されており、酸素が抽出されるＨｆＯ２の領域は金属となる（黒丸によって表される）。この処理は、図１４Ｂの状態の後に図１４Ｃの状態となるように続き、ここで、この図１４Ｃの状態では中間電極にて付加的な酸素イオンが抽出され蓄積され、酸素が抽出されたＨｆＯ２の更なる領域は金属となる。最終的に、図１４Ｃの状態の後、図１４Ｄの状態に到達し、ここでは、更なる酸素イオンが抽出されて右側の電極（ＥＲ）で蓄積され、酸素が抽出されたＨｆＯ２の十分な部分が金属になり、電極間の短絡として抵抗スイッチング層を通る導電性フィラメント又は経路を形成する。最終的に、図１４Ｃの状態の後、図１４Ｄの状態に到達し、ここでは、更なる酸素イオンが抽出されて右側の電極（ＥＲ）で蓄積され、酸素が抽出されたＨｆＯ２の十分な部分が金属になり、電極間の短絡として抵抗スイッチング層を通る導電性フィラメント又は経路を形成する。
【０１９２】
よって、開回路（非導電性回路）に類似するオフ状態（抵抗スイッチング層が比較的高い抵抗状態にある）から、短絡回路（導電性回路）若しくは閉回路に類似するオン状態への遷移がある。
【０１９３】
図１４Ｅ，１４Ｆ及び１４Ｇはそれぞれ、図１４Ａ、１４Ｂ及び１４Ｄの設定処理段階を記載するエネルギー線図である。ｙ軸はエネルギーを表しており、ｘ軸は抵抗スイッチングメモリ素子における距離を表している。ピークは、ＨｆＯ２における酸素によってなされる、電子輸送のためのバリアである。このピークは、Ｅｃ１からＥｃ２までの範囲にある伝導帯Ｅｃをなぞる。伝導帯は図１４Ｅ〜１４Ｇにおける固定された範囲を維持する。ＥＥＬは左側の電極（ＥＬ）のエネルギーであり、ＥＥＲは右側の電極（ＥＲ）のエネルギーである。更に、直線的なバンド曲がりの理想的なケースが表されている。
【０１９４】
処理の開始時において、電場（Ｅ）は１０ＭＶ／ｃｍ（５Ｖ／５ｎｍ）の開始レベルにある（５Ｖが左側の電極（ＥＬ）と右側の電極（ＥＲ）の間に印加され、これらが５ｎｍ離れていると仮定する場合）。細い点線の矢印によって表されるように（図１４Ｅ）、比較的小さい量の電流が流れる。この処理が続くにつれて、酸素が抵抗スイッチング層から抽出され、成長中のフィラメントの一部である金属領域によって取って代わられる。この金属領域は実質的にはＳｉ電極の延長部となり、これにより左側の電極（ＥＬ）と右側の電極（ＥＲ）との間の実行距離が例えば５ｎｍから４ｎｍに減少し、Ｅ電場が１２ＭＶ／ｃｍ（５Ｖ／４ｎｍ）に応じて増加する。より高い電場によって、より太い点線の矢印によって表されるように（図１４Ｆ）より大きな量の電流が流れる。次に、更なる酸素がＨｆＯ２から抽出され、これによりフィラメントが成長し、左側の電極（ＥＬ）と右側の電極（ＥＲ）との間の実効距離が例えば４ｎｍから１ｎｍに減少し、Ｅ電場はこの電場と距離との間の指数関数的関係によって５０ＭＶ／ｃｍ（５Ｖ／１ｎｍ）に増加する。更に高い電場によって、更に太い点線の矢印によって表されるように（図１４Ｇ）、更に大きな量の電流が衝撃電流として流れる。
【０１９５】
第１エネルギーピークと最後のエネルギーピークの高さは図１４Ｅ〜１４Ｇにおいてほぼ同じであるが、少ないピークの存在が電子輸送のための低バリアを示すことに留意されたい。よって、提案した抵抗スイッチングメモリ素子は、中間層の電流制限効果によって、形成及び設定処理における衝撃電流を回避する。
【０１９６】
図１５Ａ〜１５Ｃは、抵抗スイッチング層の再設定処理における導電性フィラメントの除去における異なる段階を表している。
【０１９７】
図１５Ｄ，１５Ｅ及び１５Ｆはそれぞれ、図１５Ａ、１５Ｂ及び１５Ｃの再設定処理段階を記載するエネルギー線図である。左側の領域は接地電極（ＥＬ）を表しており、中間領域はＨｆＯ２といった抵抗スイッチング層を表しており、右側の領域は駆動される電極（ＥＲ）を表している。表された電圧及び電子は、中間層の電流制限効果がない場合の近似値である。これらの図は抵抗スイッチング層の予測される挙動を示している。抵抗スイッチングメモリ素子は直列の少なくとも２層の抵抗スイッチング層からなり、抵抗スイッチングメモリ素子において、右側の電極は結合電極を受け、直接駆動されることはなく、よって電流の流れは効果的に減少されることを思い出されたい。
【０１９８】
再設定処理は実質的に図１４Ａ〜１４Ｄの設定処理の逆である。再設定処理の開始において（図１５Ａ及び１５Ｄ）、Ｅ電場は５０ＭＶ／ｃｍであり、比較的少ない数の酸素イオンがＥＲ近くのＨｆＯ２の一部に戻り、フィラメントによって形成された短絡回路を破壊する。例えば、〜５Ｖの電圧が、設定処理と比較して逆の極性を用いてＥＲとＥＬ間に印加される。よって、再設定中、我々は例えば〜５Ｖで開始することができる。Ｅ電場が印加される実効距離は１ｎｍであり、５０ＭＶ／ｃｍのＥ電場という結果になる。その後、〜７Ｖの電圧が１．３ｎｍの距離に印加され、５３ＭＶ／ｃｍのＥ電場という結果になる（図１５Ｂ及び１５Ｅ）。その後、〜９Ｖの電圧が１．６ｎｍの距離に印加され、５６ＭＶ／ｃｍのＥ電場という結果になる（図１５Ｃ及び１５Ｆ）。この処理は、抵抗スイッチングメモリ素子において完全に異なり、よって、再設定処理において衝撃電流を有利に回避することができる。
【０１９９】
双極ＭｅＯｘスイッチを伴うことで、イオン移動が提供され、ここでイオンが抵抗スイッチング層から除去され、抵抗スイッチング層は更に金属化する。これは、自己増幅効果であり、なぜなら、我々が１個のイオンを移動するとすぐに他のイオンの除去が加速し、これはなぜなら電場が増加するからであり、電場上でのこの移動の依存性は指数関数的である。我々が１個のイオンを除去した場合、電場は増大し、移動すべきイオンの移動度は指数関数的に増大する。よって、このデバイスがより速い電子なだれ（アバランシェ効果）を有する。このことは設定及び形成依存性を説明する。
【０２００】
イオン移動に加えて、同時に、電子が比喩的にエネルギーピークを越えて飛び跳ねることによって抵抗スイッチング層内で移動することができる。最初に、少ない量の電子が流れる。しかしながら、電場が増大すると、より多くの電子がエネルギーピークを越えて流れることができ、これらの電子は極めて容易に流れることができる。最後に、我々は、衝撃的に中間層に向かって流れる多くの電子を有する。しかしながら、この電子の流れは望ましいものではなく、なぜなら、これらの電子は、個々のイオンの移動に依存するスイッチング機構に寄与しないからである。イオンを動かすために、我々は十分な電場を作り上げる必要がある。この関連する電子流は望ましいものではなく、なぜなら、我々がダイオードといったステアリング素子を抵抗スイッチング層と直列で有する場合、このダイオードは、小さいイオン電流だけではなく大きなイオン電流も維持することができなくてはならないからである。
【０２０１】
更に、再設定の間、酸素は抵抗スイッチング素子に戻り、よって、中間層と第１電極又は第２電極との間の実効距離が再び増加する。多くの電子を流すことができる電場が生成される。
【０２０２】
抵抗スイッチングメモリ素子構造体は、電子をあまり流すことなくイオンを少しだけ移動するのに十分な電場を作ることができる。抵抗スイッチングメモリ素子は本質的に、あまり多くの電子を伝導しない不良導体を提供する。更に、中間層は、電子を止め、反射するバリアを提供する。従って、容量結合効果と共に、我々は多すぎる電子電流の流れを有することなくイオンを移動することができる。
【０２０３】
抵抗スイッチングメモリ素子は、第１抵抗スイッチング層と第２抵抗スイッチング層との間に中間層を有し、概して対称的でよく、よって我々はこれらの抵抗スイッチング層間にある中間層でのスイッチング機構に集中することができる。中間層は、デバイスの中央に電場を作り、イオンが抵抗スイッチング層に移動するが、その中間領域で中間層を越えないようすることができる。中間層は、導体であり、酸素イオンを蓄積することができる。中間層は金属でよい（しかし、金属でなくてもよい）。中間層は非常に薄くてよく、電子が中間層に留まるようにこの電子を反射及び／又は保持することができるべきである。中間層の容量はその厚みを変更することで調整され得る。このことは、小型化された装置にとって特に重要となり得る。
【０２０４】
ゴールは、図１２に表されたようなエネルギー線図を有する抵抗スイッチングメモリ素子を提供することであり、この抵抗スイッチングメモリ素子は電圧の段差を含み、ここで、電子は反射されるが、それにも関わらず、生成された電場がある。対称的な構成を用いることができ、ここで、第１抵抗スイッチング層及び第２抵抗スイッチング層は同一の厚みを有するか、あるいは第１抵抗スイッチング層及び第２抵抗スイッチング層が異なる厚みを有することも可能である。一方の抵抗スイッチング層は、我々が電場を生成することができ、スイッチングを起こさせないように、他方よりも少々厚くてもよい。これは、第１抵抗スイッチング層及び第２抵抗スイッチング層の厚みに基づいて、図１２に示されるようにバンドギャップ図をシフトする。これらの抵抗スイッチング層の厚みが同じである場合、それらの電場の挙動は同じであり、同じ電場で切り替わる。一方、非対称型を導入することによって、我々は一方の抵抗スイッチング層のみ調整することができ、この場合、他方の抵抗スイッチング層はスイッチングなしのバッフル層となる。
【０２０５】
衝撃電流（バリスティック電流）に関し、これは、中間層と第１電極又は第２電極との間の距離が体積と相互作用する機会がないほど短いため生じる。導電体において、電子は電場において加速され、電子−電子、電子−フォノン、電子−不純物、又は電子−界面機構によって散乱されるまで平均自由行路において移動する。典型的な散乱平均自由行路は、シリコン又は銅といった典型的な導電体において約４０ｎｍである。小型化したメモリデバイスにおいて、電流は衝撃的であり、なぜなら、我々の典型的な寸法はそれよりも非常に小さく、電子が行き過ぎ、電極内部深くに散乱され、エネルギーをスイッチング領域に送らないからである。
【０２０６】
図１６Ａは、図６の抵抗スイッチングメモリ素子のための設定処理を表している。ステップ１６００において、一のメモリセルに対して設定処理が開始される。実際には、設定又は再設定処理は、適切な電圧を適切なビット線及びワード線に印加することによって、１個のメモリデバイス内の複数のメモリセルのために同時に行うことができる。ステップ１６０２において、設定電圧は第１電極及び第２電極間に印加される。電圧は、抵抗スイッチングメモリセルに直列接続されたステアリング素子を介して抵抗スイッチングメモリセルの第１電極及び第２電極間に印加される。
【０２０７】
設定電圧は、例えば、固定振幅パルス、時間の経過と共に直線的に増加・減少する波形、又は階段波形といった望ましい波形を有することができる。よって、電圧は、経時変化する電圧信号であり得る（例えば時間と共に強度が増加する）。固定した増幅パルスにとって、増幅は、例えばＶｓｅｔ（図４Ａ）といったレベル、又はそれ以上であり得る。時間の経過と共に直線的に増加・減少する波形、又は階段波形にとって、設定電圧はＶｓｅｔより低いレベルで始まり、Ｖｓｅｔ又はそれ以上に増加することができる。一の手法において、設定電圧は、設定状態が実際に達成されたかを判定することなく、特定の期間、無分別に印加される。この場合、設定電圧はメモリデバイスの事前の統計分析に基づいて全メモリセルのほぼ１００％に対して設定状態を達成するのに十分な持続時間及び／又は強度を有する。
【０２０８】
別の手法では、設定電圧が印加される間、メモリセルの状態が監視される。そして、設定状態に到達したことをこの監視が示すと、設定電圧が除去される。電圧を除去することは、第１電極及び第２電極をフロートさせることができることを意味し得る。この手法は、２０１０年４月８日に公開された米国特許出願公開第２０１０／００８５７９４号（「Ｓｅｔ  Ａｎｄ  Ｒｅｓｅｔ  Ｄｅｔｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔｓ  Ｆｏｒ  Ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｓｗｉｔｃｈｉｎｇ  Ｍｅｍｏｒｙ  Ｍａｔｅｒｉａｌ」）及び２００８年６月２４日に設定登録された米国特許第７，３９１，６３８号（「Ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ｆｏｒ  ｐｒｏｔｅｃｔｉｎｇ  ｍｅｍｏｒｙ  ｃｅｌｌｓ  ｄｕｒｉｎｇ  ｐｒｏｇｒａｍｍｉｎｇ」）に更に記載されている（参照により本明細書に組み込まれる）。
【０２０９】
ステップ１６０４において、電圧は中間層（ＩＬ）に結合され、この中間層は、抵抗スイッチング層から中間層に入る電子を散乱させる。ステップ１６０６において、抵抗スイッチング層において一又は複数のフィラメントが生じる。図１４Ａ〜１４Ｄも参照されたい。フィラメントの生成は、異なる速度で進むことができ、異なる抵抗スイッチング層において異なる回数で完成する。例えば、図４Ｂを参照すると、設定電圧がＶｓｅｔＢに到達すると「Ｂ」型抵抗スイッチング層がまず設定状態に達し、続いて、設定電圧がＶｓｅｔＡに到達すると「Ａ」型抵抗スイッチング層が設定状態に達する。この設定電圧は、抵抗スイッチング層において導電性経路を提供するために各抵抗スイッチング層においてフィラメントを形成するのに十分なものであり、これにより抵抗スイッチングメモリ素子及びメモリセルを通して導電性経路を提供する。結果として、低抵抗状態が各抵抗スイッチング層及び抵抗スイッチングメモリ素子において達成される。抵抗スイッチングメモリ素子の低抵抗状態は、例えば０又は１の第１バイナリデータ状態に割り当てられることができる。ステップ１６０８において、設定電圧は除去され、抵抗スイッチングメモリ素子を含むこのメモリセルは放電される。ステップ１６０２〜１６０６は、少なくとも部分的に同時に起こることに留意されたい。
【０２１０】
任意には、１層の抵抗スイッチング層のみが設定処理を完了し、あるいは、抵抗スイッチングメモリ素子内の一部の抵抗スイッチング層が設定処理を完了することが可能である。
【０２１１】
図１６Ｂは、図６Ａの抵抗スイッチングメモリ素子のための設定処理を表している。ステップ１６２０において、一のメモリセルに対して再設定処理が開始される。ステップ１６２２において、再設定電圧（Ｖｒｅｓｅｔ、図４Ａを参照）が第１電極及び第２電極間に印加される。この電圧は、抵抗スイッチングメモリセルと直列接続されているステアリング素子を介して、抵抗スイッチングメモリセルの第１電極及び第２電極間に印加される。設定電圧は、固定振幅パルス、又は時間の経過と共に直線的に増加・減少する波形といった所望の波形を有することができる。よって、電圧は、経時変化する電圧信号であり得る（例えば時間と共に強度が増加する）。前述と同様に一の手法において、設定電圧は、設定状態が実際に達成されたかを判定することなく、特定の期間、無分別に印加される。この場合、設定電圧はメモリデバイスの事前の統計分析に基づいて全メモリセルのほぼ１００％に対して設定状態を達成するのに十分な持続時間及び／又は強度を有する。
【０２１２】
別の手法では、設定電圧が印加される間、メモリセルの状態が監視される。そして、設定状態に到達したことをこの監視が示すと、設定電圧が除去される。この手法は上記の米国特許出願公開第２０１０／００８５７９４号及び米国特許第７，３９１，６３８号に更に記載されている。
【０２１３】
ステップ１６２４において、電圧は中間層（ＩＬ）に結合され、中間層は、抵抗スイッチング層から中間層に入る電子を散乱させる。ステップ１６２６において、一又は複数のフィラメントが除去されるか破壊される。図１５Ａ〜１５Ｃも参照されたい。フィラメントの除去は、異なる速度で進むことができ、異なる抵抗スイッチング層において異なる回数で完成する。例えば、図４Ｂを参照すると、再設定電圧がＶｒｅｓｅｔＢに到達すると「Ｂ」型抵抗スイッチング層がまず再設定状態に達し、続いて、再設定電圧がＶｒｅｓｅｔＡに到達すると「Ａ」型抵抗スイッチング層が再設定状態に達する。この再設定電圧は、抵抗スイッチング層における導電性経路を除去するために各抵抗スイッチング層においてフィラメントを除去するのに十分であり、これにより抵抗スイッチングメモリ素子及びメモリセルを通して導電性経路を除去する。結果として、高抵抗状態が各抵抗スイッチング層及び抵抗スイッチングメモリ素子において達成される。抵抗スイッチングメモリ素子の高抵抗状態は、低抵抗データ状態とは逆の例えば０又は１の第２バイナリデータ状態に割り当てられることができる。ステップ１６２８において、再設定電圧は除去され、抵抗スイッチングメモリ素子を含むこのメモリセルは放電される。ステップ１６２２〜１６２６は、少なくとも部分的に同時に起こることに留意されたい。
【０２１４】
任意には、１層の抵抗スイッチング層のみが再設定処理を完了し、あるいは、抵抗スイッチングメモリ素子内の一部の抵抗スイッチング層が再設定処理を完了することが可能である。
【０２１５】
上記の方法は、メモリセルにおける第１データ状態を設定するために、抵抗スイッチングメモリセルの第１電極及び第２電極間に電圧を印加するステップを含み、ここで、電圧は第１電極及び第２電極間に電気的に直列接続された導電体中間層に容量結合され、この電圧は、（ａ）第１電極と導電体中間層との間に電気的に直列接続された第１抵抗スイッチング層、及び（ｂ）第２電極と導電体中間層との間に電気的に直列接続された第２抵抗スイッチング層のうち少なくとも一つにおいて抵抗状態を切り替え、抵抗スイッチングメモリセルを放電させるために電圧を除去するステップを含む。抵抗スイッチング層は可逆性でも非可逆性でもよい。
【０２１６】
上記方法は、以下のステップによって抵抗スイッチングメモリセルにおいて抵抗状態を変化させることも含む。すなわち、（ａ）抵抗状態が抵抗スイッチングメモリセルの第１抵抗スイッチング層及び第２抵抗スイッチング層の一方において切り替わるまで抵抗スイッチングメモリセルに印加され、時間の経過と共に変化する電圧の強度を高めるステップと、（ｂ）それに続き、抵抗状態が抵抗スイッチングメモリセルの第１抵抗スイッチング層及び第２抵抗スイッチング層の他方において切り替えられるまで抵抗スイッチングメモリセルに印加され、時間の経過と共に変化する電圧の強度を更に高めるステップである。抵抗状態のスイッチングは可逆性でも非可逆性でもよい。
【０２１７】
上記方法は、第１制御線及び第２制御線に電圧を印加するステップも含み、ここで、第１制御線は抵抗スイッチングメモリセルの一端に接続されており、第２制御線は、抵抗スイッチングメモリセルと直列接続されたステアリング素子に接続されており、この電圧は、抵抗スイッチングメモリセルの第１抵抗スイッチング層及び第２抵抗スイッチング層と、これらの間にある導電体中間層とに印加される。更に、抵抗スイッチングメモリセルを放電するために電圧を除去するステップも含む。抵抗スイッチング層は可逆性でも非可逆性でもよい。
【０２１８】
従って、一実施形態において、抵抗スイッチングメモリセルは、第１電極及び第２電極と、前記第１電極と前記第２電極の間に電気的に直列接続された導電体中間層と、前記第１電極と前記導電体中間層との間に電気的に直列接続された第１抵抗スイッチング層と、前記第２電極と前記導電体中間層との間に電気的に直列接続された第２抵抗スイッチング層と、を備え、前記第１及び第２抵抗スイッチング層は、両方とも双極スイッチング特性を有するか、あるいは両方とも単極スイッチング特性を有する。
【０２１９】
別の実施形態において、抵抗スイッチングメモリセルは、ダイオードステアリング素子と、このダイオードステアリング素子に直列接続された抵抗スイッチングメモリ素子と、を備えており、前記抵抗スイッチングメモリ素子は、第１電極及び第２電極と、これらの第１電極と第２電極の間に電気的に直列接続された導電体又は半導体中間層と、前記第１電極と前記導電体又は半導体中間層との間に電気的に直列接続された第１抵抗スイッチング層と、前記第２電極と前記導電体又は半導体中間層との間に電気的に直列接続された第２抵抗スイッチング層と、を含む。
【０２２０】
別の実施形態において、メモリデバイスは複数の抵抗スイッチングメモリセルを備えるメモリアレイを備え、各抵抗スイッチングメモリセルは、抵抗スイッチングメモリ素子に直列接続されたステアリング素子を備え、各抵抗スイッチングメモリ素子は、第１抵抗スイッチング層と第２抵抗スイッチング層の間に電気的に接続された中間層を備え、このメモリデバイスは、複数のワード線及びビット線を更に備え、各抵抗スイッチングメモリセルは前記複数のビット線の各ビット線と導通する一端を有し、前記複数のワード線の各ワード線と導通する他端を有し、このメモリデバイスは、前記複数のワード線及びビット線と導通する制御回路を更に備え、この制御回路は、その各ビット線及びワード線を介して前記抵抗スイッチングメモリセルのうち少なくとも一つに電圧を印加し、これにより前記少なくとも一つの抵抗スイッチングメモリセルの抵抗スイッチングメモリ素子が一の抵抗状態から別の抵抗状態へ切り替わる。
【０２２１】
別の実施形態において、抵抗スイッチングメモリセルは、第１電極及び第２電極と、これらの第１電極と第２電極の間に電気的に直列接続された導電体又は半導体中間層と、前記第１電極と前記導電体又は半導体中間層の間に電気的に直列接続された第１抵抗スイッチング層と、前記第２電極と前記導電体又は半導体中間層の間に電気的に直列接続された第２抵抗スイッチング層と、を備えており、前記第１電極、前記第２電極、前記第１抵抗スイッチング層、前記導体若しくは半導電体中間層、及び前記第２抵抗スイッチング層のうち少なくとも一つが、前記第１電極、前記第２電極、前記第１抵抗スイッチング層、前記導体若しくは半導電体中間層、及び前記第２抵抗スイッチング層のうち少なくとも一つと少なくとも部分的に横方向に配置されている。
【０２２２】
別の実施形態において、抵抗スイッチングメモリセルは、第１電極及び第２電極と、これらの第１電極と第２電極の間に電気的に直列接続された導電体又は半導体中間層と、前記第１電極と前記導電体又は半導体中間層の間に電気的に直列接続された第１抵抗スイッチング層と、前記第２電極と前記導電体又は半導体中間層の間に電気的に直列接続された第２抵抗スイッチング層と、を備えており、前記導電体若しくは半導体中間層並びに前記第１抵抗スイッチング層及び第２抵抗スイッチング層は、Ｌ字形及びＵ字形の少なくとも一つである。
【０２２３】
別の実施形態において、メモリデバイスは、複数の抵抗スイッチングメモリセルを備えるメモリアレイを備え、各抵抗スイッチングメモリセルは抵抗スイッチングメモリ素子に直列接続されたステアリング素子を備え、各抵抗スイッチングメモリ素子は、第１抵抗スイッチング層と第２抵抗スイッチング層の間に電気的に接続された中間層と、第１電極及び第２電極と、を備え、各抵抗スイッチングメモリセルのために、前記第１電極、前記第２電極、前記第１抵抗スイッチング層、前記導体若しくは半導電体中間層、及び前記第２抵抗スイッチング層のうち少なくとも一つが、前記第１電極、前記第２電極、前記第１抵抗スイッチング層、前記導体若しくは半導電体中間層、及び前記第２抵抗スイッチング層のうち少なくとも一つと少なくとも部分的に横方向に配置され、このメモリデバイスは、複数のワード線及びビット線を更に備え、各抵抗スイッチングメモリセルは前記複数のビット線の各ビット線と導通する一端を有し、前記複数のワード線の各ワード線と導通する他端を有し、このメモリデバイスは、前記複数のワード線及びビット線と導通する制御回路を更に備え、この制御回路は、その各ビット線及びワード線を介して前記抵抗スイッチングメモリセルのうち少なくとも一つに電圧を印加し、これにより前記少なくとも一つの抵抗スイッチングメモリセルの抵抗スイッチングメモリ素子が一の抵抗状態から別の抵抗状態へ切り替わる。
【０２２４】
別の実施形態において、抵抗スイッチングメモリセルにおける抵抗状態を変化させる方法であって、前記メモリセルを第１のデータ状態に設定するために前記抵抗スイッチングメモリセルの第１電極及び第２電極に電圧を印加するステップを含み、前記電圧は、前記第１電極と第２電極の間に電気的に直列接続された導電体又は半導体中間層に容量結合され、前記電圧は、（ａ）前記第１電極と前記導体又は半導体中間層との間に電気的に直列接続された第１抵抗スイッチング層と、（ｂ）前記第２電極と前記導体又は半導体中間層との間に電気的に直列接続された第２抵抗スイッチング層と、の少なくとも一つにおいて抵抗状態を切り替え、この方法は、前記抵抗スイッチングメモリセルを放電するために前記電圧を除去するステップを更に含む。
【０２２５】
別の実施形態において、抵抗スイッチングメモリセルにおいて抵抗状態を変化させる方法であって、抵抗状態が抵抗スイッチングメモリセルの第１抵抗スイッチング層及び第２抵抗スイッチング層の一方において切り替わるまで抵抗スイッチングメモリセルに印加され、時間の経過と共に変化する電圧の強度を高めるステップと、それに続き、抵抗状態が抵抗スイッチングメモリセルの第１抵抗スイッチング層及び第２抵抗スイッチング層の他方に切り替えられるまで抵抗スイッチングメモリセルに印加され、時間の経過と共に変化する電圧の強度を更に高めるステップを含む。
【０２２６】
別の実施形態において、抵抗スイッチングメモリセルにおける状態を変化させる方法は、第１制御線及び第２制御線に電圧を印加するステップを含み、ここで、前記第１制御線は抵抗スイッチングメモリセルの一端に接続されており、前記第２制御線は、前記抵抗スイッチングメモリセルに直列接続されたステアリング素子に接続されており、前記電圧は、前記抵抗スイッチングメモリセルの前記第１抵抗スイッチング層及び前記第２抵抗スイッチング層に印加され、かつ、前記第１抵抗スイッチング層及び前記第２抵抗スイッチング層との間に電気的に接続された導体又は半導体中間層に印加され、この方法は、前記抵抗スイッチングメモリセルが放電できるように前記電圧を除去するステップを更に含む。
【０２２７】
別の実施形態において、抵抗スイッチングメモリセルは、ステアリング素子と、このステアリング素子と直列接続された抵抗スイッチングメモリ素子と、を備え、前記抵抗スイッチングメモリ素子は、第１電極及び第２電極と、これらの第１電極と第２電極の間に直列接続された導体又は半導体中間層と、前記第１電極と前記導体又は半導体中間層との間に直列接続された第１抵抗スイッチング層と、前記第２電極と前記導体又は半導体中間層との間に直列接続された第２抵抗スイッチング層と、を備える。
【０２２８】
別の実施形態において、抵抗スイッチングメモリ素子は、第１電極及び第２電極と、これらの第１電極と第２電極の間に直列接続された導体又は半導体中間層と、前記第１電極と前記導体又は半導体中間層との間に直列接続された、ＭｅＯｘを含む第１抵抗スイッチング層と、前記第２電極と前記導体又は半導体中間層との間に直列接続された、ＭｅＯｘを含む第２抵抗スイッチング層と、前記導体又は半導体中間層と前記第１電極との間のキャップ層と、を備え、前記キャップ層は、ＴｉＯｘ，Ａｌ２Ｏ３，ＺｒＯｘ，ＬａＯｘ，ＹＯｘからなる群から選択され、かつ、前記第１抵抗スイッチング層の視点から見て、酸素のソース又はゲッターとして機能する。
【０２２９】
別の実施形態において、メモリデバイスは複数のメモリセルを備えるメモリアレイを備え、各メモリセルは抵抗スイッチングメモリ素子に直列接続されたステアリング素子を備え、各抵抗スイッチングメモリ素子は第１抵抗スイッチング層と第２抵抗スイッチング層との間の中間層を備え、このメモリデバイスは、複数のワード線及びビット線を更に備え、各メモリセルは前記複数のビット線の各ビット線と導通する一端を有し、前記複数のワード線の各ワード線と導通する他端を有し、このメモリデバイスは、前記複数のワード線及びビット線と導通する制御回路を更に備え、この制御回路は、その各ビット線及びワード線を介して前記抵抗スイッチングメモリセルのうち少なくとも一つに電圧を印加し、これにより前記少なくとも一つの抵抗スイッチングメモリセルの抵抗スイッチングメモリ素子が一の抵抗状態から別の抵抗状態へ切り替わる。
【０２３０】
別の実施形態において、抵抗スイッチングメモリセルは、第１電極及び第２電極と、前記第１電極と前記第２電極との間に電気的に直列接続された導電体中間層と、前記第１電極と前記導体又は半導体中間層との間に電気的に直列接続された抵抗スイッチング層と、前記第２電極と前記導体又は半導体中間層との間に電気的に直列接続された破壊層と、を備え、前記破壊層は、導電状態にある間、少なくとも約１〜１０ＭΩの抵抗を保持する。
【０２３１】
別の実施形態において、抵抗スイッチングメモリセルは、ステアリング素子と、このステアリング素子と直列接続された抵抗スイッチングメモリ素子と、を備え、前記抵抗スイッチングメモリ素子は、第１電極及び第２電極と、前記第１電極と前記第２電極との間に電気的に直列接続された導電体中間層と、前記第１電極と前記導体中間層との間に直列接続された抵抗スイッチング層と、前記第２電極と前記導体中間層との間に直列接続された破壊層と、を備え、前記破壊層は、導電状態にある間、少なくとも約１〜１０ＭΩの抵抗を保持する。
【０２３２】
別の実施形態において、抵抗スイッチングメモリセルは、ステアリング素子と、このステアリング素子と直列接続された抵抗スイッチングメモリ素子と、を備える。抵抗スイッチングメモリ素子は、第１電極及び第２電極と、これらの第１電極と第２電極の間に電気的に直列接続された導電体又は半導体中間層と、前記第１電極と前記導体又は半導体中間層との間に電気的に直列接続された抵抗スイッチング層と、前記第２電極と前記導体又は半導体中間層との間に電気的に直列接続された破壊層と、を備え、前記破壊層は、導電状態にある間、少なくとも約１〜１０ＭΩの抵抗を保持する。
【０２３３】
別の実施形態において、メモリセルデバイスは、複数のメモリセルを備えるメモリアレイを備え、各メモリセルは抵抗スイッチングメモリ素子に直列接続されたステアリング素子を備える。各抵抗スイッチングメモリ素子は、第１電極及び第２電極と、これらの第１電極と第２電極の間に電気的に直列接続された導電体又は半導体中間層と、前記第１電極と前記導体又は半導体中間層との間に電気的に直列接続された抵抗スイッチング層と、前記第２電極と前記導体又は半導体中間層との間に電気的に直列接続された破壊層と、を備え、前記破壊層は、導電状態にある間、少なくとも約１〜１０ＭΩの抵抗を保持する。このメモリデバイスは、複数のワード線及びビット線を更に備え、各メモリセルは前記複数のビット線の各ビット線と導通する一端を有し、前記複数のワード線の各ワード線と導通する他端を有し、このメモリデバイスは、前記複数のワード線及びビット線と導通する制御回路を更に備え、この制御回路は、その各ビット線及びワード線を介して前記抵抗スイッチングメモリセルのうち少なくとも一つに電圧を印加し、これにより前記少なくとも一つのメモリセルの抵抗スイッチングメモリ素子が一の抵抗状態から別の抵抗状態へ切り替わる。
【０２３４】
上記本発明の詳細な説明は、説明のための例示にすぎない。上記本発明の詳細な説明は、詳細に開示した範囲に限定するものではない。本明細書が開示する技術は、上記の教示に基づき様々に変形、変更し得る。上記説明した実施形態は、本発明の原理とその具体的な適用例をよく説明するために選ばれたものであり、当業者は、具体的な事例に則して本発明を様々に変更し得る。本発明の技術的範囲は、添付された特許請求の範囲によって定まるものである。
【図１】
2013534723.tif 000003
【図２Ａ】
2013534723.tif 000004
【図２Ｂ】
2013534723.tif 000005
【図２Ｃ】
2013534723.tif 000006
【図３】
2013534723.tif 000007
【図４Ａ】
2013534723.tif 000008
【図４Ｂ】
2013534723.tif 000009
【図４Ｃ】
2013534723.tif 000010
【図４Ｄ】
2013534723.tif 000011
【図４Ｅ】
2013534723.tif 000012
【図５】
2013534723.tif 000013
【図６Ａ】
2013534723.tif 000014
【図６Ｂ】
2013534723.tif 000015
【図６Ｃ】
2013534723.tif 000016
【図６Ｄ】
2013534723.tif 000017
【図６Ｅ】
2013534723.tif 000018
【図６Ｆ】
2013534723.tif 000019
【図６Ｇ】
2013534723.tif 000020
【図６Ｈ】
2013534723.tif 000021
【図６Ｉ】
2013534723.tif 000022
【図６Ｊ】
2013534723.tif 000023
【図６Ｋ１】
2013534723.tif 000024
【図６Ｋ２】
2013534723.tif 000025
【図６Ｋ３】
2013534723.tif 000026
【図６Ｌ】
2013534723.tif 000027
【図６Ｍ】
2013534723.tif 000028
【図７Ａ】
2013534723.tif 000029
【図７Ｂ】
2013534723.tif 000030
【図８】
2013534723.tif 000031
【図９Ａ】
2013534723.tif 000032
【図９Ｂ】
2013534723.tif 000033
【図９Ｃ】
2013534723.tif 000034
【図１０Ａ】
2013534723.tif 000035
【図１０Ｂ】
2013534723.tif 000036
【図１０Ｃ】
2013534723.tif 000037
【図１０Ｄ】
2013534723.tif 000038
【図１１Ａ】
2013534723.tif 000039
【図１１Ｂ】
2013534723.tif 000040
【図１１Ｃ】
2013534723.tif 000041
【図１１Ｄ】
2013534723.tif 000042
【図１１Ｅ】
2013534723.tif 000043
【図１１Ｆ】
2013534723.tif 000044
【図１２】
2013534723.tif 000045
【図１３】
2013534723.tif 000046
【図１４Ａ】
2013534723.tif 000047
【図１４Ｂ】
2013534723.tif 000048
【図１４Ｃ】
2013534723.tif 000049
【図１４Ｄ】
2013534723.tif 000050
【図１４Ｅ】
2013534723.tif 000051
【図１４Ｆ】
2013534723.tif 000052
【図１４Ｇ】
2013534723.tif 000053
【図１５Ａ】
2013534723.tif 000054
【図１５Ｂ】
2013534723.tif 000055
【図１５Ｃ】
2013534723.tif 000056
【図１５Ｄ】
2013534723.tif 000057
【図１５Ｅ】
2013534723.tif 000058
【図１５Ｆ】
2013534723.tif 000059
【図１６Ａ】
2013534723.tif 000060
【図１６Ｂ】
2013534723.tif 000061
【国際調査報告】
2013534723.tif 000062
2013534723.tif 000063
2013534723.tif 000064
2013534723.tif 000065
2013534723.tif 000066
2013534723.tif 000067