(57)【要約】  パイプラインアナログデジタルコンバータ（ＡＤＣ）が、３状態デジタルアナログコンバータ（ＤＡＣ）スイッチ又は部分を含む。例示のＤＡＣ３００は論理回路要素３０４及び３状態ＤＡＣスイッチ３０２−１〜３０２−ｋを有する。動作において、前記論理回路要素３０４は、ＡＤＣから制御ワードを受け取り、各３状態スイッチに対し複数の制御信号を生成する。これらのスイッチは、トランジスタ及び電流源を含み得、そのため、これらのスイッチは、これらの制御信号に基づいて「＋１」、「−１」又は「０」論理状態を生成することができる。
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【特許請求の範囲】
【請求項１】
装置であって、
論理回路を含み、
前記論理回路が、
制御ワードを受け取り、前記制御ワードから複数の制御信号を生成するデコーダと、
前記制御信号の少なくとも１つを受け取るように各々前記デコーダに結合される複数のプリドライバと、
各々前記プリドライバの少なくとも１つに結合される複数の３状態デジタルアナログコンバータ（ＤＡＣ）スイッチと、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、前記複数の３状態ＤＡＣスイッチの各々が、
電流源、
前記電流源及び関連するプリドライバに結合される第１のトランジスタであって、前記関連するプリドライバが前記第１のトランジスタを制御する、前記第１のトランジスタ、
前記電流源及び前記関連するプリドライバに結合される第２のトランジスタであって、前記関連するプリドライバが前記第２のトランジスタを制御する、前記第２のトランジスタ、及び
前記電流源及び接地間に結合され、前記関連するプリドライバに結合される第３のトランジスタであって、前記関連するプリドライバが前記第３のトランジスタを制御する、前記第３のトランジスタ、
を更に含む、装置。
【請求項３】
請求項２に記載の装置であって、前記第１、第２、及び第３のトランジスタがＮＰＮトランジスタであり、前記第１、第２、及び第３のトランジスタの各々が、エミッタで前記電流源に及びそのベースで前記関連するプリドライバに結合される、装置。
【請求項４】
請求項１に記載の装置であって、各プリドライバが、
第１の電流源、
第２の電流源、
第１の電流源に及び前記デコーダに結合されるトランジスタの差動対の第１のカスケードされたセット、及び
第１の電流源に及び前記デコーダに結合されるトランジスタの差動対の第２のカスケードされたセット、
を更に含む、装置。
【請求項５】
請求項４に記載の装置であって、前記第１のカスケードされたセットが、
そのベースで前記デコーダに及びそのコレクタで関連する３状態ＤＡＣスイッチに結合される第１のバイポーラトランジスタ、
そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第２のバイポーラトランジスタ、
そのベースで前記デコーダに、そのコレクタで前記第１及び第２のバイポーラトランジスタのエミッタに、及びそのエミッタで前記第１の電流源に結合される第３のバイポーラトランジスタ、及び
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、及びそのエミッタで前記第１の電流源に結合される第４のバイポーラトランジスタ、
を更に含む、装置。
【請求項６】
請求項５に記載の装置であって、前記第２のカスケードされたセットが、
そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第５のバイポーラトランジスタ、
そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第６のバイポーラトランジスタ、
そのベースで前記デコーダに、そのコレクタで前記第５及び第６のバイポーラトランジスタのエミッタに、及びそのエミッタで前記第２の電流源に結合される第７のバイポーラトランジスタ、及び
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、及びそのエミッタで前記第２の電流源に結合される第８のバイポーラトランジスタ、
を更に含む、装置。
【請求項７】
装置であって、
デジタル出力回路と、
シーケンスに共に結合される複数のアナログデジタルコンバータ（ＡＤＣ）ステージを有するパイプラインと、
を含み、
各ＡＤＣステージが、
トラックアンドホールド（Ｔ／Ｈ）回路、
前記Ｔ／Ｈ回路に及び前記デジタル出力回路に結合されるサブＡＤＣ、
前記サブＡＤＣに結合されるＤＡＣであって、
前記サブＡＤＣに結合されるデコーダと、
各々前記デコーダに結合される、複数のプリドライバと、
各々前記プリドライバの少なくとも１つに結合される、複数の３状態ＤＡＣスイッチと、
を含む、前記ＤＡＣ、及び
前記ＤＡＣ及び前記Ｔ／Ｈ回路に結合される残差増幅器、
を含む、装置。
【請求項８】
請求項７に記載の装置であって、前記複数の３状態ＤＡＣスイッチの各々が、
電流源、
前記電流源及び関連するプリドライバに結合される第１のトランジスタであって、前記関連するプリドライバが前記第１のトランジスタを制御する、前記第１のトランジスタ、
前記電流源及び前記関連するプリドライバに結合される第２のトランジスタであって、前記関連するプリドライバが前記第２のトランジスタを制御する、前記第２のトランジスタ、及び
前記電流源及び接地間に結合され、前記関連するプリドライバに結合される第３のトランジスタであって、前記関連するプリドライバが前記第３のトランジスタを制御する、前記第３のトランジスタ、
を更に含む、装置。
【請求項９】
請求項８に記載の装置であって、前記第１、第２、及び第３のトランジスタがＮＰＮトランジスタであり、前記第１、第２、及び第３のトランジスタの各々が、エミッタで前記電流源に及びそのベースで前記関連するプリドライバに結合される、装置。
【請求項１０】
請求項７に記載の装置であって、各プリドライバが、
第１の電流源、
第２の電流源、
第１の電流源に及び前記デコーダに結合されるトランジスタの差動対の第１のカスケードされたセット、及び
第１の電流源に及び前記デコーダに結合されるトランジスタの差動対の第２のカスケードされたセット、
を更に含む、装置。
【請求項１１】
請求項１０に記載の装置であって、前記第１のカスケードされたセットが、
そのベースで前記デコーダに及びそのコレクタで関連する３状態ＤＡＣスイッチに結合される第１のバイポーラトランジスタ、
そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第２のバイポーラトランジスタ、
そのベースで前記デコーダに、そのコレクタで前記第１及び第２のバイポーラトランジスタのエミッタに、及びそのエミッタで前記第１の電流源に結合される第３のバイポーラトランジスタ、及び
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、及びそのエミッタで前記第１の電流源に結合される第４のバイポーラトランジスタ、
を更に含む、装置。
【請求項１２】
請求項１１に記載の装置であって、前記第２のカスケードされたセットが、
そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第５のバイポーラトランジスタ、
そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第６のバイポーラトランジスタ、
そのベースで前記デコーダに、そのコレクタで前記第５及び第６のバイポーラトランジスタのエミッタに、及びそのエミッタで前記第２の電流源に結合される第７のバイポーラトランジスタ、及び
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、及びそのエミッタで前記第２の電流源に結合される第８のバイポーラトランジスタ、
を更に含む、装置。
【請求項１３】
請求項１２に記載の装置であって、前記パイプラインが、
アナログ入力信号を受け取り、前記シーケンスの最初のＡＤＣステージに結合されるバッファ、及び
各々前記シーケンスの最後のＡＤＣステージに及び前記デジタル出力回路に結合される、複数の出力ＡＤＣ、
を更に含む、装置。
【請求項１４】
装置であって、
デジタル出力信号を生成するデジタル出力回路と、
アナログ入力信号を受け取るバッファと、
シーケンスに共に結合される複数のＡＤＣステージであって、前記シーケンスの最初のＡＤＣステージが前記バッファに結合され、各ＡＤＣステージが、
Ｔ／Ｈ回路、
前記Ｔ／Ｈ回路に及び前記デジタル出力回路に結合されるサブＡＤＣ、
前記サブＡＤＣに結合されるＤＡＣであって、前記ＤＡＣが、前記サブＡＤＣに結合されるデコーダと、複数のプリドライバとを含む、前記ＤＡＣであって、
各プリドライバが、
第１の電流源と、
第２の電流源と、
第１の電流源に及び前記デコーダに結合されるトランジスタの差動対の第１のカスケードされたセットと、
第１の電流に及び前記デコーダに結合されるトランジスタの差動対の第２のカスケードされたセットと、
を含む、前記複数のプリドライバ、及び
複数の３状態ＤＡＣスイッチ、
を含む、前記複数のＡＤＣステージであって、
各３状態ＤＡＣが、
電流源、
前記電流源及び関連するプリドライバに結合される第１のトランジスタであって、前記関連するプリドライバが前記第１のトランジスタを制御する、前記第１のトランジスタ、
前記電流源及び前記関連するプリドライバに結合される第２のトランジスタであって、前記関連するプリドライバが前記第２のトランジスタを制御する、前記第２のトランジスタ、及び
前記電流源と接地との間に結合され、且つ前記関連するプリドライバに結合される第３のトランジスタであって、前記関連するプリドライバが前記第３のトランジスタを制御する、前記第３のトランジスタ、
を含む、前記複数の３状態ＤＡＣスイッチ、
を含む、前記複数のＡＤＣステージと、
各３状態ＤＡＣスイッチ及び前記Ｔ／Ｈ回路から前記第１及び第２のトランジスタに結合される残差増幅器と、
前記シーケンスの最後のＡＤＣステージ及び前記デジタル出力回路に結合される出力ＡＤＣと、
を含む、装置。
【請求項１５】
請求項１４に記載の装置であって、前記第１、第２、及び第３のトランジスタがバイポーラトランジスタであり、前記第１、第２、及び第３のトランジスタの各々が、エミッタで前記電流源に及びベースで前記関連するプリドライバに結合される、装置。
【請求項１６】
請求項１４に記載の装置であって、前記第１のカスケードされたセットが、
そのベースで前記デコーダに及びそのコレクタで関連する３状態ＤＡＣスイッチに結合される第１のバイポーラトランジスタ、
そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第２のバイポーラトランジスタ、
そのベースで前記デコーダに、そのコレクタで前記第１及び第２のバイポーラトランジスタのエミッタに、及びそのエミッタで前記第１の電流源に結合される第３のバイポーラトランジスタ、及び
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、及びそのエミッタで前記第１の電流源に結合される第４のバイポーラトランジスタ、
を更に含む、装置。
【請求項１７】
請求項１６に記載の装置であって、前記第２のカスケードされたセットが、
そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第５のバイポーラトランジスタ、
そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第６のバイポーラトランジスタ、
そのベースで前記デコーダに、そのコレクタで前記第５及び第６のバイポーラトランジスタのエミッタに、及びそのエミッタで前記第２の電流源に結合される第７のバイポーラトランジスタ、及び
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、及びそのエミッタで前記第２の電流源に結合される第８のバイポーラトランジスタ、
を更に含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、全般的にパイプラインアナログデジタルコンバータ（ＡＤＣ）に関し、更に特定して言えば、３レベル又は３状態デジタルアナログコンバータ（ＤＡＣ）セグメント又はスイッチを有するパイプラインＡＤＣに関連する。
【背景技術】
【０００２】
図１は、従来のパイプラインＡＤＣ１００の一例を図示する。ＡＤＣ１００は全般的に、デジタル出力信号ＤＯＵＴが生成され得るように、デジタル信号をデジタル出力回路１０６に提供するパイプライン（これはアナログ入力信号ＡＩＮを受け取る）を含む。このパイプラインは全般的に、バッファ１０８、出力ＡＤＣ１０４、及びＡＤＣステージ１０２−１〜１０２−Ｎ（これらは、概してシーケンスに配される）で構成される。ＡＤＣステージ１０２−１〜１０２−Ｎの各々は全般的に、トラックアンドホールド（Ｔ／Ｈ）回路１１２、サブＡＤＣ１１８、ＤＡＣ１２０、及び残差増幅器１２２を含む。動作において、この例に示すように、Ｔ／Ｈ回路１１２は、各ＡＤＣステージ１０２−１〜１０２−Ｎに対し、入力信号（即ち、信号ＡＩＮ又は前のステージからの残差）及びその信号をクロック信号ＣＬＫに基づいてサンプリングする。サブＡＤＣ１１８（これはクロック信号ＣＬＫも用いる）は、このサンプルをデジタル信号に変換し、これがデジタル出力回路１０６及びＤＡＣ１２０に供給される。その後、残差増幅器１２２が、（Ｔ／Ｈ回路１１２からの）サンプリングされた信号とＤＡＣ１２０からの出力との間の差を増幅し、この差は、残差信号又はそのステージの残差である。その後、シーケンスの最後のＡＤＣステージ１０２−Ｎが、その残差を出力ＡＤＣ１０４に供給し、これは、デジタル信号をデジタル出力回路１０６に供給する。
【０００３】
図２は、ＤＡＣ１２０ｎの更に詳細な例を示す。典型的に、サブＡＤＣ１１８は２ｎ個のレベルを有する粗ＡＤＣであり、これは、制御ワードをＤＡＣ１２０に提供できる。この制御ワードは、２ｎ個のレベルで符号化されたサーモメータコードであり得、ＤＡＣスイッチ２０２−１〜２０２−Ｒを制御するために用いることができる（ここで、各スイッチ２０２−１〜２０２−Ｒは、「＋１」又は「−１」を生成することができる）。これを達成するには、制御信号（これらは、概して制御ワードから導き出される）が、電流が「＋１」又は「−１」経路を介して（それぞれの電流源２０４−１〜２０４−Ｒを介して）ソースされ得るようにトランジスタＱＵ１〜ＱＵＲ及びＱＤｌ〜ＱＤＲに供給され得る。しかし、問題は、ＤＡＣ１２０に対するコードに関わらず、電流源２０４−１〜２０４−Ｒからのノイズが、残差増幅器１２２の出力で見られ得る点である。
【０００４】
改善された性能を備えたＤＡＣが求められている。
【０００５】
幾つかの他の従来の回路は下記文献に記載されている。
【特許文献１】米国特許番号第６，３６９，７４４号
【特許文献２】米国特許番号第６，３７３，４１８号
【特許文献３】米国特許番号第６，５８７，０６０号
【発明の概要】
【０００６】
本発明の原理を実装する例示の一実施例は、制御ワードを受け取り、制御ワードから複数の制御信号を生成するデコーダと、制御信号の少なくとも１つを受け取るように各々デコーダに結合される複数のプリドライバと、各々前記プリドライバの少なくとも１つに結合される複数の３状態デジタルアナログコンバータ（ＤＡＣ）スイッチを含む論理回路とを備えた装置の形式を取る。
【０００７】
一例に従って、複数の３状態ＤＡＣスイッチの各々が、電流源、電流源及び関連するプリドライバに結合される第１のトランジスタであって、前記関連するプリドライバが第１のトランジスタを制御する、第１のトランジスタ、電流源及び前記関連するプリドライバに結合される第２のトランジスタであって、前記関連するプリドライバが第２のトランジスタを制御する、第２のトランジスタ、及び電流源及び接地間に結合され、前記関連するプリドライバに結合される第３のトランジスタであって、前記関連するプリドライバが第３のトランジスタを制御する、第３のトランジスタを更に含む。
【０００８】
例示の一実施例に従って、第１、第２、及び第３のトランジスタがＮＰＮトランジスタであり、第１、第２、及び第３のトランジスタの各々が、エミッタで電流源に及びそのベースで関連するプリドライバに結合される。
【０００９】
例示の一実施例に従って、各プリドライバが、第１の電流源、第２の電流源、第１の電流源に及び前記デコーダに結合されるトランジスタの差動対の第１のカスケードされたセットと、第１の電流源に及び前記デコーダに結合されるトランジスタの差動対の第２のカスケードされたセットとを更に含む。
【００１０】
例示の一実施例に従って、第１のカスケードされたセットが、そのベースで前記デコーダに及びそのコレクタで関連する３状態ＤＡＣスイッチに結合される第１のバイポーラトランジスタ、そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第２のバイポーラトランジスタ、そのベースで前記デコーダに、そのコレクタで前記第１及び第２のバイポーラトランジスタのエミッタに、及びそのエミッタで前記第１の電流源に結合される第３のバイポーラトランジスタ、及びそのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、及びそのエミッタで前記第１の電流源に結合される第４のバイポーラトランジスタを更に含む。
【００１１】
例示の一実施例に従って、第２のカスケードされたセットが、そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第５のバイポーラトランジスタ、そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第６のバイポーラトランジスタ、そのベースで前記デコーダに、そのコレクタで前記第５及び第６のバイポーラトランジスタのエミッタに、及びそのエミッタで前記第２の電流源に結合される第７のバイポーラトランジスタ、及びそのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、及びそのエミッタで前記第２の電流源に結合される第８のバイポーラトランジスタを更に含む。
【００１２】
例示の一実施例に従って或る装置が提供される。この装置は、デジタル出力回路と、シーケンスに共に結合される複数のアナログデジタルコンバータ（ＡＤＣ）ステージを有するパイプラインとを含む。各ＡＤＣステージが、トラックアンドホールド（Ｔ／Ｈ）回路、前記Ｔ／Ｈ回路に及び前記デジタル出力回路に結合されるサブＡＤＣ、前記サブＡＤＣに結合されるＤＡＣであって、前記ＤＡＣが、前記サブＡＤＣに結合されるデコーダと、各々前記デコーダに結合される複数のプリドライバと、各々前記プリドライバの少なくとも１つに結合される複数の３状態ＤＡＣスイッチとを含む、前記ＤＡＣ、及び前記ＤＡＣ及び前記Ｔ／Ｈ回路に結合される残差増幅器を含む。
【００１３】
例示の一実施例に従って、パイプラインが、アナログ入力信号を受け取り、前記シーケンスの最初のＡＤＣステージに結合されるバッファと、各々前記シーケンスの最後のＡＤＣステージに及び前記デジタル出力回路に結合される複数の出力ＡＤＣとを更に含む。
【００１４】
例示の一実施例に従って或る装置が供給される。この装置は、デジタル出力信号を生成するデジタル出力回路と、アナログ入力信号を受け取るバッファと、シーケンスに共に結合される複数のＡＤＣステージと、各３状態ＤＡＣスイッチ及びＴ／Ｈ回路から第１及び第２のトランジスタに結合される残差増幅器と、前記シーケンスの最後のＡＤＣステージ及び前記デジタル出力回路に結合される出力ＡＤＣとを含む。前記複数のＡＤＣステージの前記シーケンスの最初のＡＤＣステージが前記バッファに結合される。各ＡＤＣステージは、Ｔ／Ｈ回路、前記Ｔ／Ｈ回路に及び前記デジタル出力回路に結合されるサブＡＤＣ、前記サブＡＤＣに結合されるＤＡＣ、及び複数の３状態ＤＡＣスイッチを含む。前記ＤＡＣは、前記サブＡＤＣに結合されるデコーダと、複数のプリドライバとを含む。各プリドライバは、第１の電流源と、第２の電流源と、第１の電流源に及び前記デコーダに結合されるトランジスタの差動対の第１のカスケードされたセットと、第１の電流に及び前記デコーダに結合されるトランジスタの差動対の第２のカスケードされたセットとを含む。各３状態ＤＡＣは、電流源と、前記電流源及び関連するプリドライバに結合される第１のトランジスタであって、前記関連するプリドライバが前記第１のトランジスタを制御する、前記第１のトランジスタと、前記電流源及び前記関連するプリドライバに結合される第２のトランジスタであって、前記関連するプリドライバが前記第２のトランジスタを制御する、前記第２のトランジスタと、前記電流源と接地との間に結合され、且つ前記関連するプリドライバに結合される第３のトランジスタであって、前記関連するプリドライバが前記第３のトランジスタを制御する、前記第３のトランジスタとを含む。
【００１５】
例示の一実施例に従って、第１、第２、及び第３のトランジスタがバイポーラトランジスタであり、第１、第２、及び第３のトランジスタの各々が、エミッタで前記電流源に及びベースで前記関連するプリドライバに結合される。
【００１６】
例示の一実施例に従って、第１のカスケードされたセットが、そのベースで前記デコーダに及びそのコレクタで関連する３状態ＤＡＣスイッチに結合される第１のバイポーラトランジスタ、そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第２のバイポーラトランジスタ、そのベースで前記デコーダに、そのコレクタで前記第１及び第２のバイポーラトランジスタのエミッタに、及びそのエミッタで前記第１の電流源に結合される第３のバイポーラトランジスタ、及びそのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、及びそのエミッタで前記第１の電流源に結合される第４のバイポーラトランジスタを更に含む。
【００１７】
例示の一実施例に従って、第２のカスケードされたセットが、そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第５のバイポーラトランジスタ、そのベースで前記デコーダに及びそのコレクタで前記関連する３状態ＤＡＣスイッチに結合される第６のバイポーラトランジスタ、そのベースで前記デコーダに、そのコレクタで前記第５及び第６のバイポーラトランジスタのエミッタに、及びそのエミッタで前記第２の電流源に結合される第７のバイポーラトランジスタ、及びそのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、及びそのエミッタで前記第２の電流源に結合される第８のバイポーラトランジスタを更に含む。
【図面の簡単な説明】
【００１８】
例示の実施例を添付の図面を参照して説明する。
【００１９】
【図１】図１は、従来のパイプラインＡＤＣの一例を図示する。
【００２０】
【図２】図２は、図１のＤＡＣの一例の図である。
【００２１】
【図３】図３は、本発明の例示の一実施例に従ったＤＡＣの一例を図示する。
【００２２】
【図４】図４は、図３の３状態ＤＡＣスイッチの一例を図示する。
【００２３】
【図５】図５は、図３の論理回路要素の一例を図示する。
【００２４】
【図６】図６は、図５のプリドライバの一例を図示する。
【発明を実施するための形態】
【００２５】
図３及び図４は、本発明の例示の一実施例に従ったデジタルアナログコンバータ（ＤＡＣ）３００を示す。図示するように、ＤＡＣ３００は全般的に、論理回路要素３０４及び３状態ＤＡＣスイッチ３０２−１〜３０２−ｋを含む。動作において、論理回路要素３０４は、ＡＤＣ１１８から制御ワードを受け取ることができ、３状態スイッチ３０２−１〜３０２−ｋの各々に対し制御信号（即ち、図４に示す制御信号Ｐ、Ｍ、及びＣ）を生成することができる。典型的に、図４に示すように、各３状態ＤＡＣスイッチ３０２−１〜３０２−ｋ（後述では、３０２と称する）は、トランジスタＱＵ、ＱＤ、ＱＧ（これらはＮＰＮトランジスタとし得る）及び電流源４０２を含み、そのため、制御信号Ｐ、Ｍ、及びＣに基づいて、３状態ＤＡＣスイッチ３０２が、下記表１に示すように「＋１」、「−１」、又は「０」を生成することができる。
【表１】
2013539952.tif 000003
【００２６】
ただ、制御信号Ｐ、Ｍ、及びＣを生成するには、論理回路要素３０４は、図５のデコーダ５０４及びプリドライバ５０２−１〜５０２−ｋを用いることができる。デコーダ５０４は概して、プリドライバ５０２−１〜５０２−ｋに対し制御信号（即ち、２つ）を生成するように、制御ワードを受け取る。各プリドライバ５０２−１〜５０２−ｋは（この例において図示するように）３つの制御信号Ｐ１／Ｍ１／Ｃ１〜Ｐｋ／Ｍｋ／Ｃｋを出力し、これらは概して、（図４に図示するような）信号Ｐ、Ｍ、及びＣに対応する。
【００２７】
図６は、プリドライバ５０２−１〜５０２−ｋ（後述では５０２と称する）の例示の実装を図示する。図示するように、プリドライバ５０２は全般的に、トランジスタＱｌ〜Ｑ４及びＱ５〜Ｑ８のカスケードされた差動対のセット（これらはＮＰＮトランジスタとし得る）、電流源６０２−１及び６０２−２、及びレジスタＲ１〜Ｒ３を含む。動作において、制御信号ＩＮ１及びＩＮ２がデコーダ５０４により供給され得、反転された制御信号ＩＮ１＿及びＩＮ２＿がインバータ６０６及び６０８により生成される。代替として、反転された制御信号ＩＮ１＿及びＩＮ２＿がデコーダ５０４により供給されてもよい。典型的に、制御信号ＩＮ１及び反転された制御信号ＩＮ１＿は、差動対Ｑ１／Ｑ２及びＱ５／Ｑ８に供給され、制御信号ＩＮ２及び反転された制御信号ＩＮ２＿は、差動対Ｑ３／Ｑ４及びＱ６／Ｑ７に供給される。制御信号ＩＮ１及びＩＮ２（及び関連する反転された制御信号ＩＮ１＿及びＩＮ２＿）の状態に基づいて、プリドライバ５０２は、上記表１に示す制御信号Ｐ、Ｍ、及びＣを生成することができる。例示として、プリドライバ５０２に対する制御信号ＩＮ１及びＩＮ２からの制御信号Ｐ、Ｍ、及びＣの派生（derivation）を下記表２で見ることができる。
【表２】
2013539952.tif 000004
【００２８】
このＤＡＣ３００を用いる理由の一つは、（各スイッチ３０２−１〜３０３−ｋに対し）トランジスタＱＧは、伝達応答の重要部に対し（各スイッチ３０２−１〜３０３−ｋに対し）電流源４０２からのノイズ寄与の低減を可能にすることである。例えば、ＤＡＣ１２０の場合、０Ｖ出力に対し各電流源２０４−１〜２０４−Ｒからのノイズ寄与があるが、ＤＡＣ３００の場合、０Ｖ出力に対し電流源４０２からの（スイッチ３０２−１〜２０３−ｋの任意のものからの）ノイズ寄与がなくなる。また、この特徴のため、２ｎ個のＤＡＣレベルを達成するため、ＤＡＣ１２０における２ｎ個のＤＡＣスイッチ（即ち、２０２−１）の代わりに、２ｎ−１個の３状態ＤＡＣスイッチ（即ち、３０２−１）をＤＡＣ３００において用いることができ、その結果、領域が低減される。
【００２９】
更に、ＤＡＣ１２０と較べたＤＡＣ３００の利点の幾つかを説明するため、表３及び表４が以下に提供される。表３及び表４に示す例では、ＤＡＣ１２０及び３００の各々が総計１５の状態（−７から〜７）を有する。表で明らかなように、ＤＡＣ１２０に用いられるＤＡＣスイッチ（２０２−１〜２０２−１４と付されている）が１４個あるのに対し、ＤＡＣに用いられる３状態ＤＡＣスイッチは７個ある（３０２−１〜３０２−７と付されている）。また、ＤＡＣ１２０では（表３に図示するように）１５状態全てに対し１４個の電流源（各ＤＡＣスイッチ２０２−１〜２０２−１４に対し１つ）の各々からのノイズ寄与があるのに対し、ＤＡＣ３００では、ノイズ寄与は、ゼロ個（「０」状態に対する）から７個の電流源（「−７」及び「＋７」状態に対する）まで変動する。
【表３】
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【表４】
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【００３０】
本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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