(57)【要約】集積回路インダクターは、直列に接続されている上部ループ形状のライン部分と下部ループ形状のライン部分とを有し得る。上部部分および下部部分は、４５°曲がりを有し得、６角形または８角形のループを形成する。各ループ部分は、１つ以上のターンを有し得る。金属ルーティング層の介在する金属フリー領域が、容量性カップリングを低減させるために、２つの層の間に形成され得る。各ループ部分は、ビアによって並列にショートされた２つ以上の金属ラインのセットを有し得る。上部ループおよび下部ループは、容量性カップリングを低減させるために、横にオフセットされ、または入れ子にされ得る。
2013520031.tif 000002
【特許請求の範囲】
【請求項１】
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
少なくとも１つの４５°曲がりを含む第１のループと、
少なくとも１つの４５°曲がりを含む第２のループと
を含み、
該第１のループおよび該第２のループは、直列に結合されており、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。
【請求項２】
前記第１のループが、前記第２のループ内に入れ子にされることにより、該第１のループは、該第２のループと重ならない、請求項１に記載の集積回路インダクター。
【請求項３】
前記第１のループが、前記第２のループに対して横にオフセットされることにより、該第１のループと該第２のループとは、少なくとも部分的に重ならない、請求項１に記載の集積回路インダクター。
【請求項４】
前記第１のループおよび前記第２のループは、８角形の形状を有する、請求項１に記載の集積回路インダクター。
【請求項５】
前記第１のループおよび前記第２のループの各々は、６つの側を有し、該第１のループおよび該第２のループの各々は、少なくとも１つの９０°曲がりを含む、請求項１に記載の集積回路インダクター。
【請求項６】
前記第１のループおよび前記第２のループは、それぞれ、第１の金属ルーティング層および第２の金属ルーティング層内に形成されており、前記集積回路インダクターは、前記誘電スタック内の介在する領域をさらに含み、該介在する領域は、該第１の金属ルーティング層と該第２の金属ルーティング層との間に形成されている少なくとも１つの誘電金属ルーティング層を含む、請求項１に記載の集積回路インダクター。
【請求項７】
前記第１のループおよび前記第２のループの各々は、互いに対してビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含む、請求項１に記載の集積回路インダクター。
【請求項８】
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
少なくとも１対の導電性ループ形状のラインを含む上部ループ部分であって、該少なくとも１対の導電性ループ形状のラインは、互いに対してビアによって並列にショートされている、上部ループ部分と、
少なくとも１対の導電性ループ形状のラインを含む下部ループ部分であって、該少なくとも１対の導電性ループ形状のラインは、互いに対してビアによって並列にショートされている、下部ループ部分と
を含み、
該上部ループ部分および該下部ループ部分は、直列に結合されており、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。
【請求項９】
前記上部ループ部分は、該上部ループ内の前記１対の導電性ループ形状のラインに対してビアによって並列にショートされている少なくとも１つの追加の導電性ループ形状のラインをさらに含み、前記下部ループ部分は、該下部ループ部分内の前記１対の導電性ループ形状のラインに対してビアによって並列にショートされている少なくとも１つの追加の導電性ループ形状のラインをさらに含む、請求項８に記載の集積回路インダクター。
【請求項１０】
前記上部ループ部分内の前記１対のループ形状のラインは、それぞれ、第１の金属ルーティング層および第２の金属ルーティング層内に形成されているループ形状のラインを有し、前記下部ループ部分内の前記１対のループ形状のラインは、それぞれ、第３の金属ルーティング層および第４の金属ルーティング層内に形成されているループ形状のラインを有し、
金属が欠けており、かつ該第１および第２の金属ルーティング層と該第３および第４の金属ルーティング層との間に配置されている少なくとも１つの誘電金属ルーティング層
をさらに含む、請求項８に記載の集積回路インダクター。
【請求項１１】
互いに対して、ビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含む追加のループ部分をさらに含み、前記下部ループ部分と該追加のループ部分とは、直列に結合されており、該誘電スタックの別々の層内に形成されている、請求項８に記載の集積回路インダクター。
【請求項１２】
前記上部ループ部分と前記下部ループ部分とは、互いに対して入れ子にされており、互いに対して重ならない、請求項８に記載の集積回路インダクター。
【請求項１３】
前記上部ループ部分および前記下部ループ部分は、共通の直径を有し、該上部ループ部分が、該下部ループ部分に対して横にオフセットされることにより、該上部ループ部分と該下部ループ部分とは、少なくとも部分的に重ならない、請求項８に記載の集積回路インダクター。
【請求項１４】
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
導電性ラインを含む上部ループと、
導電性ラインを含む下部ループと、
該上部ループと該下部ループとを分離させる少なくとも１つの誘電金属ルーティング層を含む介在する領域と
を含み、
該上部ループと該下部ループとは、該介在する領域内に形成された金属ビアを介して直列接続されており、該上部ループと該下部ループとは、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。
【請求項１５】
前記上部ループと前記下部ループとが、異なる直径を有し、かつ互いに対して入れ子にされることにより、該上部ループと該下部ループとは重ならない、請求項１４に記載の集積回路インダクター。
【請求項１６】
前記上部ループが、前記下部ループに対して横にオフセットされることにより、該上部ループと該下部ループとは、少なくとも部分的に重ならない、請求項１４に記載の集積回路インダクター。
【請求項１７】
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
少なくとも該誘電スタックの第１の層内に形成された第１のループと、
少なくとも該誘電スタックの第２の層内に形成された第２のループと
を含み、
該第１のループおよび該第２のループは、直列に結合されており、該第１のループが該第２のループ内に入れ子にされることにより、該第１のループは、該第２のループと重ならない、集積回路インダクター。
【請求項１８】
前記誘電スタックの前記第１の層と前記第２の層との間に配置された介在する領域をさらに含み、該介在する領域は、金属が欠けている少なくとも１つの誘電金属ルーティング層を含む、請求項１７に記載の集積回路インダクター。
【請求項１９】
前記第１のループおよび前記第２のループの各々は、複数の４５°曲がりを有する８角形の形状を有する、請求項１７に記載の集積回路インダクター。
【請求項２０】
前記第１のループは、互いに対してビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含み、前記第２のループは、互いに対してビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含む、請求項１９に記載の集積回路インダクター。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１０年３月１０日に出願した米国特許出願第１２／７２１，４０２号に対して優先権を主張する。
【０００２】
（背景）
本出願は、概して集積回路に関し、より具体的に、インダクターを有する集積回路に関する。
【背景技術】
【０００３】
集積回路は、しばしば、インダクターを使用するサーキットリー（例えば、ワイヤレス通信サーキットリー）を有する。インダクターは、一般的に、集積回路上の層におけるループ内に配列された導電性トレースを用いて形成される。
【０００４】
集積回路上に形成されたインダクターは、インダクタンス値および品質因子によって特徴付けられる。インダクタンス値は、導電性ラインの長さと、ループにおけるターンの数とのようなパラメータに依存する。品質因子は、導電性ラインの抵抗とカップリング効果とに依存する。
【０００５】
集積回路の製造テクノロジーが進歩するにつれて、集積回路の部品は、ますます小さいサイズに縮小される。特に、これらのような集積回路において、インダクターを形成する場合に最小面積を消費することが望ましい。同時に、最小の許容可能なインダクタンス値と品質因子とのような設計制約が満たさなければならない。これらの目標を同時に達成させることが難しい場合もある。例えば、大きなインダクタンス値を示す従来のインダクターは、集積回路上に過度量の表面積を消費し得る。
【発明の概要】
【課題を解決するための手段】
【０００６】
（要約）
集積回路には、所望のインダクタンス値および品質因子を示すと同時に最小表面積を消費するインダクターを提供され得る。インダクターは、発振器回路（例えば、電圧制御された発振器回路）、ワイヤレス回路（例えば、無線周波数トランシーバ回路）、または他の適切なサーキットリーを実装することにおいて使用され得る。インダクターは、集積回路の誘電スタック領域内に形成され得る。誘電スタックは、シリコンのような基板上に形成され得る。
【０００７】
インダクターは、実質的に８角形の形状を有し得る。インダクターは、金属ビアを介して下部ループ部分と直列接続されている上部ループ部分を有し得る。上部ループ部分および下ループ部分の各々は、１つ以上のターンを有する金属ラインを含み得る。インダクターループの上部部分の金属ラインは、第１の金属ルーティング層内に形成され得る。インダクターループの上部部分のラインは、第２の金属ルーティング層内に形成されている接続ライン（例えば、アンダーパスブリッジ）を用いて接続され得る。第２の金属ルーティング層は、第１の金属ルーティング層の下に設置され得る。
【０００８】
上部部分の金属ラインは、インダクターの第１のポートとして機能する第１の終端を有し得る。上部部分の金属ラインは、第２の金属ルーティング層内に形成されている中間金属スタブに上部部分を接続する金属ビアを含む第２の終端を有し得る。
【０００９】
下部部分の金属ラインは、第２の金属ルーティング層の下にある第３の金属ルーティング層内に形成され得る。下部部分は、第３の金属ルーティング層の下にある第４の金属ルーティング層内に形成されているアンダーパスブリッジを含み得る。
【００１０】
下部部分の金属ラインは、インダクターの第２のポートとして機能する第３の終端を有し得る。下部部分の金属ラインは、下部部分を中間金属スタブに接続するビアを含む第２の終端を有し得る。それ故に、金属スタブは、上部部分と下部部分とが直列に接続されるポイントを示し得る。
【００１１】
介在する誘電層（インダクターの付近において金属が欠けている誘電金属ルーティング層）は、上部部分と下部部分との間の容量性カップリングを低減させるために、インダクターの上部部分と下部部分との間に形成され得る。ループの上部部分および下部部分の各々は、金属ラインの直列抵抗を減少させるために並列にショートされている複数層の金属ラインを用いて形成され得る。
【００１２】
上部ループ部分および下部ループ部分は、容量性カップリングを低減させるために、実質的に整列され得、またはオフセットされ得る。上部ループ部分および下部ループ部分が、例えば、同じ直径を有し得るが、横にオフセットされ得る（すなわち、誘電スタックの面内に互いに対してシフトされ得る）ことにより、上部ループ部分は、下部ループ部分に対して部分的、または完全に重ならない。所望なら、下部部分が、上部部分内に入れ子にされ得ること（またはその逆の場合）により、上部部分は、下部部分と重ならない（すなわち、集積回路の上から見た場合に、上部ループと下部ループとは、完全に重ならない）。
【００１３】
インダクター（例えば、介在する金属ルーティング層、並列にショートされた金属ライン、およびオフセット配列を有するインダクター）は、増大されたインダクター品質因子を示し得ると同時に、優れたインダクタンス値を示し、かつ比較的に少量の表面積を消費し得る。
【００１４】
インダクターは、実質的に６角形の形状を有し得る。６角形のインダクターは、上部部分と下部部分とを有し得る。上部部分と下部部分とは、連続の金属ルーティング層内に形成され得、２つの連続の金属ルーティング層を分離させるビア層内に形成されているビアを介して接続され得る。６角形のインダクターの上部部分および下部部分は、容量性カップリング効果を低減させるために、互いに対してオフセットされ得る。６角形のインダクターは、ノイズを低減させるために、入力出力（Ｉ／Ｏ）パッドの下に形成され得る。
【００１５】
本発明のさらなる特徴、その本質およびさまざまな利点は、添付の図面および以下の詳細な説明からより明白になる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の実施形態に従う、インダクターを有する例示的な集積回路のダイヤグラムである。
【図２Ａ】図２Ａは、本発明の実施形態に従う、例示的な８角形の直列接続のインダクターの上部部分の上面図である。
【図２Ｂ】図２Ｂは、本発明の実施形態に従う、例示的な８角形の直列接続のインダクターの下部部分の上面図である。
【図３】図３は、本発明の実施形態に従う、介在する金属ルーティング層を有しない例示的な直列接続のインダクターの断面側面図である。
【図４】図４は、本発明の実施形態に従う、少なくとも１つの介在する金属ルーティング層と、並列にショートされた金属ラインとを有する例示的な直列接続のインダクターの断面側面図である。
【図５Ａ】図５Ａは、本発明の実施形態に従う、直列接続のインダクターの上部部分および下部部分に対応する整列されたインダクターループアウトラインを示す上面図である。
【図５Ｂ】図５Ｂは、本発明の実施形態に従う、誘電スタック内に横にオフセットされる（誘電スタックの平面に沿ってシフトされる）ことにより、少なくとも部分的に重なりのないループを形成し、直列接続のインダクターの上部部分および下部部分に対応するインダクターループを示す上面図である。
【図５Ｃ】図５Ｃは、本発明の実施形態に従う、第１のインダクターループ部分が第２のインダクターループ部分内に入れ子にされることにより、第１および第２のループ部分が完全に重ならないことを示す上面図である。
【図６Ａ】図６Ａは、本発明の実施形態に従う、例示的な６角形の直列接続のインダクターの上部部分の上面図である。
【図６Ｂ】図６Ｂは、本発明の実施形態に従う、例示的な６角形の直列接続のインダクターの下部部分の上面図である。
【図７】図７は、本発明の実施形態に従う、図６Ａおよび図６Ｂの６角形の直列接続のインダクターの断面側面図である。
【発明を実施するための形態】
【００１７】
（詳細な説明）
本発明の実施形態は、インダクターを有する集積回路に関する。インダクターが提供される集積回路は、プロセッサ、メモリチップ、プログラマブル集積回路、特定用途の集積回路、オーディオおよびビデオ回路等を含む任意の適切なタイプの集積回路であり得る。インダクターは、発振器、無線周波数回路、（例えば、データ上または電力ライン上のノイズを減少させるための）フィルタ回路等を実装することにおいて使用され得る。ワイヤレス能力を有する集積回路が、ときどき、例として本明細書に説明される。しかしながら、この集積回路は、単に例示的なものである。
【００１８】
１つ以上のインダクターを提供され得るタイプの集積回路が図１に示されている。集積回路１０は、無線周波数トランシーバサーキットリーのようなワイヤレスサーキットリーを含み得、それ故に、ときどきにワイヤレス集積回路と呼ばれ得る。
【００１９】
図１に示されるように、集積回路１０は、トランシーバサーキットリー１２のようなワイヤレス通信サーキットリーと、他の無線周波数サーキットリーとを有し得る。集積回路１０は、アナログサーキットリー（例えば、アナログサーキットリー１４）、入力出力（Ｉ／Ｏ）サーキットリー（例えば、Ｉ／Ｏサーキットリー１６）、デジタルサーキットリー、および他のサーキットリーを有し得る。
【００２０】
トランシーバサーキットリー１２は、例えば、電圧制御された発振器１８のような２つの電圧制御された発振器（ＶＣＤ）を含み得る。（一例として）２つの電圧制御された発振器１８は、それぞれ、高周波数位相ロックループおよび低周波数位相ロックループにおいて使用され得る。所望なら、２つよりも多い電圧制御された発振器１８または２つよりも少ない電圧制御された発振器が、集積回路１０上に形成され得る。
【００２１】
各電圧制御された発振器１８は、インダクター（例えば、インダクター２０のうちの１つ）を含み得る。インダクター２０が、直接に集積回路基板上に（すなわち、集積回路１０のサーキットリーが形成されているシリコン基板の表面上の誘電スタック内に）形成されるので、インダクター２０は、ときどき、オンチップインダクターと呼ばれ得る。集積回路１０は、他の無線周波数サーキットリー、例えば、等化器、フィルタ、インダクター２０を含むマッチング回路を有し得る。インダクター２０は、（例えば、入力出力ピン、電源ライン、データライン等の上のノイズを減少させるための）フィルタ、または他の回路においても使用され得る。図１に示されるように、アナログサーキットリー１４およびＩ／Ｏサーキットリー１６もインダクター２０を含み得る。
【００２２】
インダクター２０は、磁場の形態のエネルギーを格納する受動電気部品である。インダクター２０は、ループ内に配列された導電性ラインを用いて形成され得る。導電性ラインは、誘電スタックの層内に形成されているパターン化されたトレース（例えば、銅トレースまたは他の金属トレース）から形成され得る。集積回路の誘電スタックは、導電性構造が形成され得る酸化シリコン層または他の誘電層を含む。一般的には、誘電スタックは、金属相互接続層（ときどき、金属層または金属ルーティング層とも呼ばれ得る）およびビア層を含む。金属ルーティング層は、金属ルーティングライン（ときどき、相互接続とも呼ばれる）を含み得る。ビア層は、垂直な導電構造（例えば、タングステビアまたは他の金属ビアのような導電性ビア）を含み得る。所望なら、（例えば、連続的な誘電の領域を形成するために）金属層またはビア層の一部分から金属が省略され得る。インダクター２０は、金属ルーティング層の金属ラインと、ビア層のビアとから形成され得る。金属ライン、ビア、およびブランク領域（すなわち、連続的な誘電層）に対して使用される構成が、インダクター性能を増大するように選択され得る。
【００２３】
重要なインダクター計量は、インダクタンス値とインダクター品質因子Ｑとを含む。インダクターのインダクタンス値は、ループのターンの数、導電性ラインの長さ／幅等に依存し得る。インダクターの品質因子Ｑは、インダクター内に格納されたエネルギー対インダクターによって浪費されたエネルギーの比率である。低いＱ値を有するインダクターは、非効率的であり、かつ回路性能を劣化させ得る。
【００２４】
Ｑの値は、インダクターを形成するために使用された導電性ラインの抵抗によって影響され得る。比較的により高い抵抗を有する導体は、より悪いＱ値を有するインダクターを生成し得る。比較的により低い抵抗を有する導体は、より高いＱ値を有するインダクターを生成し得る。
【００２５】
インダクターの品質因子Ｑはまた、インダクターの形状に依存し得る。概して、より円形の形状（例えば、円形ループのパターン）を有するインダクターは、４角の形状（例えば、長方形ループのパターン）を有するインダクターより高いＱ値を示し得る。これは、ループ内の同じ数のターンを達成するためにより短い金属の長さが要求され、それによって、所与の面積のインダクターを形成するために使用される金属ラインの抵抗を低減させるからである。
【００２６】
例えば、円形インダクター、８角形インダクター、６角形インダクター、および４角形インダクターの各々が５ｎＨのインダクタンス値を有するシナリオを考慮する。円形インダクター、８角形インダクター、６角形インダクター、および４角形インダクターは、それぞれ、（例として）２．７ＧＨｚの動作周波数において６．８、６．５、６．０、および５．６のＱ値を有し得る。
【００２７】
４角形インダクターは、比較的により面積効率的であり得る。集積回路１０上に消費される所与の量の表面積に対して（すなわち、所与の「フットプリント」に対して）、４角形インダクターは、面積の約１００％を利用し得るが、（例として）６角形インダクター、８角形インダクター、および円形インダクターは、それぞれ、面積の６５％、８２．８％、および７８．５％を占有し得る。
【００２８】
面積効率性を向上するようにインダクターのフットプリントを減少させるために、直列接続のインダクターは、金属ビアを介して接続された複数の金属ルーティング層を用いて形成され得る。このアプローチを用いて形成されたインダクターは、ときどき、直列接続のスパイラルインダクターまたはマルチレベル積層インダクターと呼ばれ得る。
【００２９】
１つの適切な配列に関して、インダクター２０は、８角形の直列接続のインダクター（例えば、８つの約４５°曲がりを有するインダクター）であり得る。８角形の直列接続のインダクターは、３つのターンを有し得、かつそれぞれに図２Ａと２Ｂとに示されるように、上部部分（例えば、上部部分２２Ａ）と下部部分（例えば、下部部分２２Ｂ）とを有し得る。上部部分および下部部分は、金属ビア（例えば、ビア２８）を介して直列接続され得る。
【００３０】
上部部分２２Ａは、第１の終端（例えば、終端ＰＯＲＴＡ）を有し得る。終端ＰＯＲＴＡは、８角形の直列接続のインダクターの第１の入力出力ポートとして機能し得る。上部部分２２Ａは、金属ライン（例えば、金属ライン２４）を用いて形成された３つのターンを有し得る。ライン２４は、第１の金属ルーティング層内に形成され得る。図２Ａに示されるように、金属ライン（例えば、アンダーパスライン（ブリッジ）２６）が、所望の接続を形成するために使用され得る。アンダーパスブリッジ２６は、第１の金属ルーティング層の下にある第２の金属ルーティング層内に形成され得る。所望なら、オーバーパスブリッジ（第１の金属ルーティング層の上にある層内に形成された金属ライン）が所望の接続を形成するために使用され得る。
【００３１】
上部部分２２Ａは、金属ビア２８を含む第２の終端を有し得る。ビア２８は、金属スタブ（例えば、金属スタブ３０）に接続され得る。スタブ３０は、第２の金属ルーティング層内に形成され得る。スタブ３０は、上部部分２２Ａと下部部分２２Ｂとの間の直列接続において中間点として機能し得る。
【００３２】
下部部分２２Ｂは、第１の終端（例えば、終端ＰＯＲＴＢ）を有し得る。終端ＰＯＲＴＢは、８角形の直列接続のインダクターの第２の入力出力ポートとして機能し得る。下部部分２２Ｂは、金属ライン（例えば、金属ライン３６）を用いて形成された３つのターンを有し得る。ライン３６は、第２の金属ルーティング層の下にある第３の金属ルーティング層内に形成され得る。アンダーパスブリッジ３８が、図２Ｂの所望の接続を形成するために使用され得る。アンダーパスライン３８は、第３の金属ルーティング層の下にある第４の金属ルーティング層内に形成され得る。所望なら、オーバーパスブリッジ（例えば、第３の金属ルーティング層の上にある層内に形成された金属ライン）が所望の接続形成するために使用され得る。
【００３３】
図３は、点線３２に基づく断面カットに沿って断面化された図２Ａおよび２Ｂの８角形の直列接続のインダクターの断面側面図である。集積回路１０は、基板上に形成された誘電スタックを有し得る。誘電スタックは、ビア層によって分離されている複数の金属ルーティング層を含み得る。金属ルーティング層は、誘電材料（例えば、二酸化珪素）または他の絶縁材料で形成された金属ルーティングワイヤを含み得る。ビア層は、類似な誘電材料で形成された金属ビアを含み得る。金属ルーティング層とビア層とは、ときどき、相互接続層と呼ばれ得る。
【００３４】
直列接続のインダクターの上部部分２２Ａは、金属ルーティング層４０および４２と、ビア層４８とを用いて形成され得る。金属ライン２４が、金属ルーティング層４０内に形成され得る。層４０は、誘電スタックの最上層であり得、アルミニウムパッド（ＡＰ）層と呼ばれ得る。アンダーパスブリッジ２６が、金属ルーティング層４２内に形成され得る。集積回路１０が１１金属ルーティング層プロセス（ＡＰ層を除いて）を用いて形成されることを仮定して、層４２がＭ１１金属ルーティング層と呼ばれ得る。ＡＰ層は、銅および／または他の材料を含み得る。Ｍ１１ブリッジ２６は、ビア層４８内に形成されているビア２８を介してそれぞれの金属ライン２４に接続され得る。ビア層４８は、ＡＰ金属ルーティング層４０とＭ１１金属ルーティング層４２とを分離させるビア層である。
【００３５】
図３は、金属スタブ３０に直接に接続されたビア２８を有する上部部分２２Ａの第２の終端を示す。金属スタブ３０はまた、Ｍ１１金属ルーティング層４２内に形成され得る。
【００３６】
スパイラルインダクターの下部部分２２Ｂが、金属ルーティング層４４および４６と、ビア層５２とを用いて形成され得る。金属ライン３６が、金属ルーティング層４４内に形成され得る。層４４は、Ｍ１１金属ルーティング層以下の１つの金属ルーティング層であるＭ１０金属ルーティング層と呼ばれ得る。アンダーパスブリッジ３８が、金属ルーティング層４６内に形成され得る。層４６は、Ｍ１０金属ルーティング層以下の１つの金属ルーティング層であるＭ９金属ルーティング層と呼ばれ得る。Ｍ９ブリッジ３８は、ビア層５２内に形成されているビア２８を介してそれぞれの金属ライン３６に接続され得る。ビア層５２は、Ｍ１０金属ルーティング層４４とＭ９金属ルーティング層４６とを分離させるビア層である。
【００３７】
図３は、下部部分２２Ｂを金属スタブ３０に直接に接続するビア２８（例えば、ビア層５０内のビア）を有する下部部分２２Ｂの第２の終端を示す。上部部分２２Ａと下部部分２２Ｂとは、８角形の直列接続のインダクターを形成するために、Ｍ１１スタブ３０を介して直列接続され得る。
【００３８】
図３に関連して説明されたタイプのインダクター２０は、単なる例示に過ぎない。直列接続のインダクター２０の上部部分と下部部分とが、ビア層５０によって分離されている（すなわち、部分２２Ａおよび２２Ｂが、介在する金属ルーティング層によって分離されていない）。このアプローチを用いて形成された連続部分を有するインダクターは、望ましくない容量性カップリングを経験し得る。容量性カップリングは、インダクターの自己共鳴周波数を低下させ得、それによってより高い動作周波数において品質因子Ｑを劣化させる。
【００３９】
所望なら、図４に示されるように、図２Ａおよび２Ｂの直列接続のインダクターは、少なくとも１つの介在する金属ルーティング層を用いて形成され得る。図４は、点線３４（例えば、図２Ａおよび２Ｂを参照）に基づく断面カットに沿って断面化されたインダクターの断面側面図を示す。図４のインダクター２０は、部分２２Ａおよび２２Ｂを分離する誘電スタック内の領域５６によって示されるように、複数の介在する金属ルーティング層（すなわち、インダクターのフットプリント内に金属が欠けており、従って中間に配置され誘電セパレーター層として機能する金属ルーティング層）を有し得る。誘電層（すなわち、空（ｅｍｐｔｙ）の金属ルーティング層）を用いてインダクター２０の上部部分と下部部分とを分離することは、インダクターの積層された層の間の容量性カップリングを減少させ得、それによって、インダクターの自己共鳴周波数を増大させることによってインダクターのＱ値を向上させ得る。
【００４０】
図４に示されるように、部分２２Ａと２２Ｂのそれぞれの中の導電性ライン２４と３６は、それぞれ、抵抗を低減させ、それによってＱを向上させるために、並列にショートされた２つの（または２つより多い）金属ルーティング層を用いて形成され得る。図２Ａの金属ライン２４は、互いに対して平行に延び、かつ中間に配置されたビア６６によって並列にショートされている金属ループ形状のライン６８および７０を含み得る。金属ライン６８および７０は、それぞれ、金属ルーティング層４０および４２内に形成され得、その一方で、ビア６６は、ビア層６２内に形成され得る。同様に、図２Ｂの金属ライン３６は、ループ形状（すなわち、４角形のループ形状、６角形のループ形状、または他の適切なループ形状）の金属ワイヤ７２および７４を含み、金属ワイヤ７２および７４が、ビア層６４内に形成されたビア６６によって並列にショートされている。金属ワイヤ７２および７４は、それぞれ、金属ルーティング層５８および６０内に形成され得る。
【００４１】
例えば、金属ライン６８および７０は、（例えば、集積回路１０が１２層相互接続テクノロジーを用いて形成されることを仮定して）、それぞれ、ＡＰ金属ルーティング層およびＭ１２金属ルーティング層内に形成され得る。アンダーパスブリッジ２６が、Ｍ１１金属ルーティング層内に形成され得る。
【００４２】
この例において、１つの介在する金属ルーティング層が形成され、上部部分２２Ａと下部部分２２Ｂとを分離させる。それ故に、領域５６は、１つの金属ルーティング層（すなわち、任意のインダクター金属ラインを含まないＭ１０介在する金属ルーティング層）を含む。金属ライン７２および７４は、それぞれ、Ｍ９金属ルーティング層およびＭ８金属ルーティング層内に形成され得る。アンダーパスブリッジ３８が、Ｍ７金属ルーティング層内に形成され得る。所望なら、ブリッジ３８は、オーバーパスとして機能するために、Ｍ１０金属ルーティング層内に形成され得る。少なくとも１つの金属スタブ構造が、上部のインダクター部分と下部のインダクター部分とを直列接続するために、介在する金属ルーティング層（例えば、Ｍ１０層）内に形成され得る。
【００４３】
それぞれに並列にショートされた金属ラインを有する上部部分および下部部分を有する図４のインダクター２０のようなインダクターは、所与のインダクタンスに対して減少された直列抵抗を示し得、従って、増大された品質因子Ｑによって特徴付けられ得る。
【００４４】
図４に示されるように、インダクター２０は、距離ｘで半導体基板７５の表面から分離されている最底層（例えば、下部部分２２Ｂの底層）を有し得る。所望なら、他のサーキットリーまたは金属ルーティングが、インダクター２０下の領域７６内に形成され得る。領域７６は、誘電スタック内の残りの金属ルーティング層およびビア層を含み得る。
【００４５】
概して、電磁気的に誘起された渦電流が基板を通して流れることを防ぐために、基板の表面から比較的に遠く離れて（すなわち、ｘを最大化するように）インダクター２０を保持することが望ましい。渦電流の存在は、Ｑ値を劣化させ得る。これは、難しい設計を示す。直列抵抗を低減させるために並列にラインをショートさせることが望ましいが、これを行うことは、インダクターにおいて層の数を増大させ、望ましくないように距離ｘを小さくする。介在するブランク金属ルーティング層が、容量性カップリングを低下させるために提供され得るが、これを行うことはまた、インダクター２０の下部部分から基板の表面までの距離を減少させる。まとめると、品質因子Ｑを最適化するためのインダクター２０の設計は、並列にショートされた金属ライン、介在する金属ルーティング層、インダクターから基板までのより長い距離等の間の関係を考慮することを必要とし得る。
【００４６】
従って説明されたスパイラル直列接続のインダクター２０は、直列に接続された２つの部分（すなわち、上部部分２２Ａおよび下部部分２２Ｂ）をさらに含む。これは、単なる示に過ぎない。所望なら、２つ以上の部分（例えば、下部のループ部分の下の第３のループ部分、第３のループ部分の下の第４のループ部分等）が、追加の金属スタブを介して直列に接続され得る。
【００４７】
図３および４に関連して説明されたタイプのインダクターは、それぞれのアウトライン７８および８０を有する上部のループ部分および下部のループ部分を有し得る（例えば、図５Ａおよび５Ｂを参照）。上部のループ部分および下部のループ部分は、同じ直径（すなわち、共通の直径）を有し得る。１つの適切な配列に関して、図５Ａに示されるように、２つの部分が実質的に配列され得る。この方法で横に配列される場合に、上部ループおよび下部ループ内のラインが重なる。しかしながら、これは、容量性カップリング効果を引き起こし得る。
【００４８】
別の適切な配列に関して、図５Ｂに示されるように、２つの部分は、互いに対して横にオフセットされ得る（例えば、それにより、上部部分のラインが下部部分のラインと部分的のみ重なる）。このタイプのオフセット構成を用いて形成されたインダクターは、インダクターＱ因子を向上させる、低減されたカップリング容量性を示し得る。図５Ｂに示されるタイプの配列は、比較的に控えめの横のオフセットを有し得（すなわち、それにより、図５Ｂに示されるように上から見た場合に、上部ループと下部ループとが部分的に重なる）、またはほぼ完全に重ならない構成を引き起こす、誘電スタックの面内のより大きな量の横シフトを有し得る。複数のターンを有する配列において、横のオフセットは、上部ループのターンが直接に下部ループのターンと重ならないことを確保するために使用され得、または他の部分内の対応するターンに対して一部分の各ターンを部分的にシフトするために使用され得る。
【００４９】
所望なら、インダクターの下部部分のラインは、インダクターの上部部分のライン内に完全に入れ子にされ得、またはその逆の場合もあり得る（すなわち、従って、ループのそれぞれの部分内のインダクターラインの間に重なりがない）。図５Ｃに示されるように、上部部分および下部部分は、それぞれ、領域８２および８４内に形成され得る。下部ループの直径が、上部ループの直径より小さいので、領域８２と領域８４とは重ならない（すなわち、領域８２は、領域８４と重ならない場合もある）。図５Ｂに示されるタイプの配列を用いて実装されたインダクターと比較されると、入れ子にされ、かつ重ならない構成を用いて形成されたインダクターは、さらに低いカップリング容量性を提供し、品質因子Ｑを向上させ得る。
【００５０】
別の適切な配列において、インダクター２０は、６角形の直列接続のインダクター（例えば、２つの約９０°曲がりと４つの約４５°曲がりとを有するインダクター）であり得る。６角形の直列接続のインダクターは、２つのターンを有し得、図６Ａおよび６Ｂにそれぞれに示されるように、上部部分（例えば、上部部分８６Ａ）と下部部分（例えば、下部部分８６Ｂ）とを有し得る。上部部分および下部部分は、金属ビア９０を介して直列接続され得る。
【００５１】
上部部分８６Ａは、第１の終端（例えば、終端ＰＯＲＴＡ）を有し得る。終端ＰＯＲＴＡは、６角形の直列接続の第１のインダクターの入力出力ポートとして機能し得る。上部部分８６Ａは、金属ライン（例えば、ループ形状の金属ライン８８）を用いて形成された２つのターンを有し得る。ライン８８は、第１の金属ルーティング層内に形成され得る。上部部分８６Ａは、金属ビア９０を含む第２の終端を有し得る。ビア９０は、上部部分８６Ａを下部部分８６Ｂに直接に接続し得る。
【００５２】
下部部分８６Ｂは、ビア９０に接続されている第１の終端を有し得る。下部部分８６Ｂは、金属ライン（例えば、ループ形状の金属ライン９２）を用いて形成された２つのターンを有し得る。ライン９２は、第１の金属ルーティング層下にある第２の金属ルーティング層内に形成され得る。下部部分８６Ｂは、第２の金属ルーティング層下にある第３の金属ルーティング層内に形成されている金属ライン９８に接続されたビア９６を含む第２の終端を有し得る。金属ライン９８は、終端ＰＯＲＴＢのような終端を有し得る。終端ＰＯＲＴＢは、６角形の直列接続のインダクターの第２の入力出力ポートとして機能し得る。
【００５３】
図７は、点線９４に基づく断面カットに沿って断面化された図６Ａおよび６Ｂの６角形の直列接続のインダクターの断面側面図である。直列接続のインダクターの上部部分８６Ａは、Ｍ１１金属ルーティング層を用いて形成され得る（例えば、金属ライン８８が、Ｍ１１金属ルーティング層内に形成される）。Ｍ１１金属ルーティング層は、ＡＰ層１００の直下の金属ルーティング層であり得る。層１００は、誘電スタックの最上層であり得る。
【００５４】
６角形のインダクターの下部部分８６Ｂは、Ｍ１０金属ルーティング層を用いて形成され得る（例えば、金属ライン９２が、Ｍ１０金属ルーティング層内に形成され得る）。図７に示されるように、上部部分８６Ａは、ビア９０を介して下部部分８６Ｂに接続され得る。ビア９０は、Ｍ１０金属ルーティング層とＭ１１金属ルーティング層とを分離させるビア層１０４内に形成され得る。点線１０８によって示されるように、部分８６Ａおよび８６Ｂの金属ラインが、互いに対してオフセットされ得る。
【００５５】
６角形の直列接続のインダクターは、はんだパッド下に形成され得る。例えば、はんだ１０２は、ＡＰ層１００上に形成され、図７における導体１０３によって概略的に示されるように、ラインリード、パッケージパッド、または他の外部導体にＡＰ層を接続し得る。６角形のインダクターは、はんだ１０２および導体１０３によって提供された電気的接続を通過する信号に関連付けられた望ましくないノイズ供給源（例えば、高周波数信号摂動）を省略するように機能し得る。
【００５６】
図６Ａ、６Ｂ、および７に関連して説明されたタイプの６角形の直列接続のインダクター構成は、単なる例示に過ぎない。任意数のターンが、６角形のインダクター２０を形成するために使用され得る（例えば、１ターン、２ターン、３ターン、３より多いターン等）。所望なら、６角形のインダクターは、上部部分と下部部分とを有し得、上部部分と下部部分とは、並列にショートされた金属ライン、上部部分と下部部分との間の少なくとも１つの介在する層、実質的オフセットの構成（例えば、上部部分が、下部部分と部分的のみ重なる構成）、入れ子にされた構成（例えば、上部部分が下部部分と重ならない構成）、任意の所望の形状（例えば、８角形、６角形、長方形等）、任意数の金属ルーティング層、これらの属性の任意の組み合わせ等を用いて形成される。
【００５７】
（追加の実施形態）
（追加の実施形態１）
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
少なくとも１つの４５°曲がりを含む第１のループと、
少なくとも１つの４５°曲がりを含む第２のループと
を含み、
該第１のループおよび該第２のループは、直列に結合されており、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。
【００５８】
（追加の実施形態２）
上記第１のループが、上記第２のループ内に入れ子にされることにより、該第１のループは、該第２のループと重ならない、追加の実施形態１に記載の集積回路インダクター。
【００５９】
（追加の実施形態３）
上記第１のループが、上記第２のループに対して横にオフセットされることにより、該第１のループと該第２のループとは、少なくとも部分的に重ならない、追加の実施形態１に記載の集積回路インダクター。
【００６０】
（追加の実施形態４）
上記第１のループおよび上記第２のループは、８角形の形状を有する、追加の実施形態１に記載の集積回路インダクター。
【００６１】
（追加の実施形態５）
上記第１のループおよび上記第２のループの各々は、６つの側を有し、該第１のループおよび該第２のループの各々は、少なくとも１つの９０°曲がりを含む、追加の実施形態１に記載の集積回路インダクター。
【００６２】
（追加の実施形態６）
上記第１のループおよび上記第２のループは、それぞれ、第１の金属ルーティング層および第２の金属ルーティング層内に形成されており、上記集積回路インダクターは、上記誘電スタック内の介在する領域をさらに含み、該介在する領域は、該第１の金属ルーティング層と該第２の金属ルーティング層との間に形成されている少なくとも１つの誘電金属ルーティング層を含む、追加の実施形態１に記載の集積回路インダクター。
【００６３】
（追加の実施形態７）
上記第１のループおよび上記第２のループの各々は、互いに対してビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含む、追加の実施形態１に記載の集積回路インダクター。
【００６４】
（追加の実施形態８）
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
少なくとも１対の導電性ループ形状のラインを含む上部ループ部分であって、該少なくとも１対の導電性ループ形状のラインは、互いに対してビアによって並列にショートされている、上部ループ部分と、
少なくとも１対の導電性ループ形状のラインを含む下部ループ部分であって、該少なくとも１対の導電性ループ形状のラインは、互いに対してビアによって並列にショートされている、下部ループ部分と
を含み、
該上部ループ部分および該下部ループ部分は、直列に結合されており、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。
【００６５】
（追加の実施形態９）
上記上部ループ部分は、該上部ループ内の上記１対の導電性ループ形状のラインに対してビアによって並列にショートされている少なくとも１つの追加の導電性ループ形状のラインをさらに含み、上記下部ループ部分は、該下部ループ部分内の上記１対の導電性ループ形状のラインに対してビアによって並列にショートされている少なくとも１つの追加の導電性ループ形状のラインをさらに含む、追加の実施形態８に記載の集積回路インダクター。
【００６６】
（追加の実施形態１０）
上記上部ループ部分内の上記１対のループ形状のラインは、それぞれ、第１の金属ルーティング層および第２の金属ルーティング層内に形成されているループ形状のラインを有し、上記下部ループ部分内の上記１対のループ形状のラインは、それぞれ、第３の金属ルーティング層および第４の金属ルーティング層内に形成されているループ形状のラインを有し、
金属が欠けており、かつ該第１および第２の金属ルーティング層と該第３および第４の金属ルーティング層との間に配置されている少なくとも１つの誘電金属ルーティング層
をさらに含む、追加の実施形態８に記載の集積回路インダクター。
【００６７】
（追加の実施形態１１）
互いに対して、ビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含む追加のループ部分をさらに含み、上記下部ループ部分と該追加のループ部分とは、直列に結合されており、該誘電スタックの別々の層内に形成されている、追加の実施形態８に記載の集積回路インダクター。
【００６８】
（追加の実施形態１２）
上記上部ループ部分と上記下部ループ部分とは、互いに対して入れ子にされており、互いに対して重ならない、追加の実施形態８に記載の集積回路インダクター。
【００６９】
（追加の実施形態１３）
上記上部ループ部分および上記下部ループ部分は、共通の直径を有し、該上部ループ部分が、該下部ループ部分に対して横にオフセットされることにより、該上部ループ部分と該下部ループ部分とは、少なくとも部分的に重ならない、追加の実施形態８に記載の集積回路インダクター。
【００７０】
（追加の実施形態１４）
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
導電性ラインを含む上部ループと、
導電性ラインを含む下部ループと、
該上部ループと該下部ループとを分離させる少なくとも１つの誘電金属ルーティング層を含む介在する領域と
を含み、
該上部ループと該下部ループとは、該介在する領域内に形成された金属ビアを介して直列接続されており、該上部ループと該下部ループとは、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。
【００７１】
（追加の実施形態１５）
上記上部ループと上記下部ループとが、異なる直径を有し、かつ互いに対して入れ子にされることにより、該上部ループと該下部ループとは重ならない、追加の実施形態１４に記載の集積回路インダクター。
【００７２】
（追加の実施形態１６）
上記上部ループが、上記下部ループに対して横にオフセットされることにより、該上部ループと該下部ループとは、少なくとも部分的に重ならない、追加の実施形態１４に記載の集積回路インダクター。
【００７３】
（追加の実施形態１７）
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
少なくとも該誘電スタックの第１の層内に形成された第１のループと、
少なくとも該誘電スタックの第２の層内に形成された第２のループと
を含み、
該第１のループおよび該第２のループは、直列に結合されており、該第１のループが該第２のループ内に入れ子にされることにより、該第１のループは、該第２のループと重ならない、集積回路インダクター。
【００７４】
（追加の実施形態１８）
上記誘電スタックの上記第１の層と上記第２の層との間に配置された介在する領域をさらに含み、該介在する領域は、金属が欠けている少なくとも１つの誘電金属ルーティング層を含む、追加の実施形態１７に記載の集積回路インダクター。
【００７５】
（追加の実施形態１９）
上記第１のループおよび上記第２のループの各々は、複数の４５°曲がりを有する８角形の形状を有する、追加の実施形態１７に記載の集積回路インダクター。
【００７６】
（追加の実施形態２０）
上記第１のループは、互いに対してビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含み、上記第２のループは、互いに対してビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含む、追加の実施形態１９に記載の集積回路インダクター。
【００７７】
上記の内容は、単なる本発明の原理の例示に過ぎず、さまざまな改変が、本発明の範囲および精神から逸脱することなしに、当業者によって加えられ得る。上記実施形態は、単独も任意の組み合わせでも実装され得る。
【図１】
2013520031.tif 000003
【図２Ａ】
2013520031.tif 000004
【図２Ｂ】
2013520031.tif 000005
【図３】
2013520031.tif 000006
【図４】
2013520031.tif 000007
【図５Ａ】
2013520031.tif 000008
【図５Ｂ】
2013520031.tif 000009
【図５Ｃ】
2013520031.tif 000010
【図６Ａ】
2013520031.tif 000011
【図６Ｂ】
2013520031.tif 000012
【図７】
2013520031.tif 000013
【手続補正書】
【提出日】平成24年8月15日(2012.8.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
少なくとも１つの４５°曲がりを含み、該誘電スタック内の第１の金属ルーティング層内に形成された第１のループと、
少なくとも１つの４５°曲がりを含み、該誘電スタック内の第２の金属ルーティング層内に形成された第２のループであって、該第１のループおよび該第２のループは、直列に接続されている、第２のループと、
ループが欠けており、かつ該第１の金属ルーティング層と該第２の金属ルーティング層との間に配置されている第３の金属ルーティング層と
を含む、集積回路インダクター。
【請求項２】
前記第１のループが、前記第２のループ内に入れ子にされることにより、該第１のループは、該第２のループと重ならない、請求項１に記載の集積回路インダクター。
【請求項３】
前記第１のループが、前記第２のループに対して横にオフセットされることにより、該第１のループと該第２のループとは、少なくとも部分的に重ならない、請求項１に記載の集積回路インダクター。
【請求項４】
前記第１のループおよび前記第２のループは、８角形の形状を有する、請求項１に記載の集積回路インダクター。
【請求項５】
前記第１のループおよび前記第２のループの各々は、６つの側を有し、該第１のループおよび該第２のループの各々は、少なくとも１つの９０°曲がりを含む、請求項１に記載の集積回路インダクター。
【請求項６】
前記第１のループおよび前記第２のループの各々は、互いに対してビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含む、請求項１に記載の集積回路インダクター。
【請求項７】
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
少なくとも１対の導電性ループ形状のラインを含む上部ループ部分であって、該少なくとも１対の導電性ループ形状のラインは、互いに対してビアによって並列にショートされている、上部ループ部分と、
少なくとも１対の導電性ループ形状のラインを含む下部ループ部分であって、該少なくとも１対の導電性ループ形状のラインは、互いに対してビアによって並列にショートされている、下部ループ部分と
を含み、
該上部ループ部分および該下部ループ部分は、直列に接続されており、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。
【請求項８】
前記上部ループ部分は、該上部ループ内の前記１対の導電性ループ形状のラインに対してビアによって並列にショートされている少なくとも１つの追加の導電性ループ形状のラインをさらに含み、前記下部ループ部分は、該下部ループ部分内の前記１対の導電性ループ形状のラインに対してビアによって並列にショートされている少なくとも１つの追加の導電性ループ形状のラインをさらに含む、請求項７に記載の集積回路インダクター。
【請求項９】
前記上部ループ部分内の前記１対のループ形状のラインは、それぞれ、第１の金属ルーティング層および第２の金属ルーティング層内に形成されているループ形状のラインを有し、前記下部ループ部分内の前記１対のループ形状のラインは、それぞれ、第３の金属ルーティング層および第４の金属ルーティング層内に形成されているループ形状のラインを有し、
金属が欠けており、かつ該第１および第２の金属ルーティング層と該第３および第４の金属ルーティング層との間に配置されている少なくとも１つの誘電金属ルーティング層
をさらに含む、請求項７に記載の集積回路インダクター。
【請求項１０】
互いに対して、ビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含む追加のループ部分をさらに含み、前記下部ループ部分と該追加のループ部分とは、直列に接続されており、該誘電スタックの別々の層内に形成されている、請求項７に記載の集積回路インダクター。
【請求項１１】
前記上部ループ部分と前記下部ループ部分とは、互いに対して入れ子にされており、互いに対して重ならない、請求項７に記載の集積回路インダクター。
【請求項１２】
前記上部ループ部分および前記下部ループ部分は、共通の直径を有し、該上部ループ部分が、該下部ループ部分に対して横にオフセットされることにより、該上部ループ部分と該下部ループ部分とは、少なくとも部分的に重ならない、請求項７に記載の集積回路インダクター。
【請求項１３】
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
該誘電スタック内の少なくとも第１の金属ルーティング層内に形成された導電性ラインを含む上部ループと、
該誘電スタック内の少なくとも第２の金属ルーティング層内に形成された導電性ラインを含む下部ループと、
該上部ループと該下部ループとを分離させ、かつループが欠けている少なくとも第３の金属ルーティング層と
を含み、
該上部ループと該下部ループとは、金属ビアを介して直列接続されている、集積回路インダクター。
【請求項１４】
前記上部ループと前記下部ループとが、異なる直径を有し、かつ互いに対して入れ子にされることにより、該上部ループと該下部ループとは重ならない、請求項１３に記載の集積回路インダクター。
【請求項１５】
前記上部ループが、前記下部ループに対して横にオフセットされることにより、該上部ループと該下部ループとは、少なくとも部分的に重ならない、請求項１３に記載の集積回路インダクター。
【請求項１６】
パッド層を有する誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
少なくとも該誘電スタック内の該パッド層に隣接する第１の金属ルーティング層内に形成された第１のループと、
少なくとも該誘電スタック内の第２の金属ルーティング層内に形成された第２のループと
を含み、
該第１のループおよび該第２のループは、直列に接続されており、該第１のループが該第２のループ内に入れ子にされることにより、該第１のループは、該第２のループと重ならない、集積回路インダクター。
【請求項１７】
前記誘電スタックの前記第１の金属ルーティング層と前記第２の金属ルーティング層との間に配置された介在する領域をさらに含み、該介在する領域は、導電性ループ形状のラインが欠けている少なくとも１つの金属ルーティング層を含む、請求項１６に記載の集積回路インダクター。
【請求項１８】
前記第１のループおよび前記第２のループの各々は、複数の４５°曲がりを有する８角形の形状を有する、請求項１６に記載の集積回路インダクター。
【請求項１９】
前記第１のループは、互いに対してビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含み、前記第２のループは、互いに対してビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含む、請求項１８に記載の集積回路インダクター。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
インダクターは、実質的に６角形の形状を有し得る。６角形のインダクターは、上部部分と下部部分とを有し得る。上部部分と下部部分とは、連続の金属ルーティング層内に形成され得、２つの連続の金属ルーティング層を分離させるビア層内に形成されているビアを介して接続され得る。６角形のインダクターの上部部分および下部部分は、容量性カップリング効果を低減させるために、互いに対してオフセットされ得る。６角形のインダクターは、ノイズを低減させるために、入力出力（Ｉ／Ｏ）パッドの下に形成され得る。
本発明は、例えば以下の項目を提供する。
（項目１）
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
少なくとも１つの４５°曲がりを含む第１のループと、
少なくとも１つの４５°曲がりを含む第２のループと
を含み、
該第１のループおよび該第２のループは、直列に結合されており、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。
（項目２）
前記第１のループが、前記第２のループ内に入れ子にされることにより、該第１のループは、該第２のループと重ならない、項目１に記載の集積回路インダクター。
（項目３）
前記第１のループが、前記第２のループに対して横にオフセットされることにより、該第１のループと該第２のループとは、少なくとも部分的に重ならない、項目１に記載の集積回路インダクター。
（項目４）
前記第１のループおよび前記第２のループは、８角形の形状を有する、項目１に記載の集積回路インダクター。
（項目５）
前記第１のループおよび前記第２のループの各々は、６つの側を有し、該第１のループおよび該第２のループの各々は、少なくとも１つの９０°曲がりを含む、項目１に記載の集積回路インダクター。
（項目６）
前記第１のループおよび前記第２のループは、それぞれ、第１の金属ルーティング層および第２の金属ルーティング層内に形成されており、前記集積回路インダクターは、前記誘電スタック内の介在する領域をさらに含み、該介在する領域は、該第１の金属ルーティング層と該第２の金属ルーティング層との間に形成されている少なくとも１つの誘電金属ルーティング層を含む、項目１に記載の集積回路インダクター。
（項目７）
前記第１のループおよび前記第２のループの各々は、互いに対してビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含む、項目１に記載の集積回路インダクター。
（項目８）
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
少なくとも１対の導電性ループ形状のラインを含む上部ループ部分であって、該少なくとも１対の導電性ループ形状のラインは、互いに対してビアによって並列にショートされている、上部ループ部分と、
少なくとも１対の導電性ループ形状のラインを含む下部ループ部分であって、該少なくとも１対の導電性ループ形状のラインは、互いに対してビアによって並列にショートされている、下部ループ部分と
を含み、
該上部ループ部分および該下部ループ部分は、直列に結合されており、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。
（項目９）
前記上部ループ部分は、該上部ループ内の前記１対の導電性ループ形状のラインに対してビアによって並列にショートされている少なくとも１つの追加の導電性ループ形状のラインをさらに含み、前記下部ループ部分は、該下部ループ部分内の前記１対の導電性ループ形状のラインに対してビアによって並列にショートされている少なくとも１つの追加の導電性ループ形状のラインをさらに含む、項目８に記載の集積回路インダクター。
（項目１０）
前記上部ループ部分内の前記１対のループ形状のラインは、それぞれ、第１の金属ルーティング層および第２の金属ルーティング層内に形成されているループ形状のラインを有し、前記下部ループ部分内の前記１対のループ形状のラインは、それぞれ、第３の金属ルーティング層および第４の金属ルーティング層内に形成されているループ形状のラインを有し、
金属が欠けており、かつ該第１および第２の金属ルーティング層と該第３および第４の金属ルーティング層との間に配置されている少なくとも１つの誘電金属ルーティング層
をさらに含む、項目８に記載の集積回路インダクター。
（項目１１）
互いに対して、ビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含む追加のループ部分をさらに含み、前記下部ループ部分と該追加のループ部分とは、直列に結合されており、該誘電スタックの別々の層内に形成されている、項目８に記載の集積回路インダクター。
（項目１２）
前記上部ループ部分と前記下部ループ部分とは、互いに対して入れ子にされており、互いに対して重ならない、項目８に記載の集積回路インダクター。
（項目１３）
前記上部ループ部分および前記下部ループ部分は、共通の直径を有し、該上部ループ部分が、該下部ループ部分に対して横にオフセットされることにより、該上部ループ部分と該下部ループ部分とは、少なくとも部分的に重ならない、項目８に記載の集積回路インダクター。
（項目１４）
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
導電性ラインを含む上部ループと、
導電性ラインを含む下部ループと、
該上部ループと該下部ループとを分離させる少なくとも１つの誘電金属ルーティング層を含む介在する領域と
を含み、
該上部ループと該下部ループとは、該介在する領域内に形成された金属ビアを介して直列接続されており、該上部ループと該下部ループとは、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。
（項目１５）
前記上部ループと前記下部ループとが、異なる直径を有し、かつ互いに対して入れ子にされることにより、該上部ループと該下部ループとは重ならない、項目１４に記載の集積回路インダクター。
（項目１６）
前記上部ループが、前記下部ループに対して横にオフセットされることにより、該上部ループと該下部ループとは、少なくとも部分的に重ならない、項目１４に記載の集積回路インダクター。
（項目１７）
誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、
少なくとも該誘電スタックの第１の層内に形成された第１のループと、
少なくとも該誘電スタックの第２の層内に形成された第２のループと
を含み、
該第１のループおよび該第２のループは、直列に結合されており、該第１のループが該第２のループ内に入れ子にされることにより、該第１のループは、該第２のループと重ならない、集積回路インダクター。
（項目１８）
前記誘電スタックの前記第１の層と前記第２の層との間に配置された介在する領域をさらに含み、該介在する領域は、金属が欠けている少なくとも１つの誘電金属ルーティング層を含む、項目１７に記載の集積回路インダクター。
（項目１９）
前記第１のループおよび前記第２のループの各々は、複数の４５°曲がりを有する８角形の形状を有する、項目１７に記載の集積回路インダクター。
（項目２０）
前記第１のループは、互いに対してビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含み、前記第２のループは、互いに対してビアによって並列にショートされている少なくとも１対の導電性ループ形状のラインを含む、項目１９に記載の集積回路インダクター。
【国際調査報告】
2013520031.tif 000014
2013520031.tif 000015