(57)【要約】【解決手段】クラスＡＢ増幅器は、電圧源端子（Ｖｄｄ）と連通する第１端子を有する第１インダクタ（Ｌ１）を備える。第１トランジスタ（Ｔ１）は、第１インダクタ（Ｌ１）の第２端子と連通するドレイン端子を有する。第２トランジスタ（Ｔ２）は、第１トランジスタ（Ｔ２）のソース端子と連通するソース端子を有する。第２インダクタ（Ｌ２）は、第２トランジスタ（Ｔ２）のドレイン端子と連通する第１端子および基準電位（Ｖｓｓ）と連通する第２端子を有する。第１トランジスタ（Ｔ１）および第２トランジスタ（Ｔ２）のドレイン端子は、互いに容量結合（Ｃｃｍ）されている。【選択図】図１
2013522967.tif 000002
【特許請求の範囲】
【請求項１】
電圧源端子と連通する第１端子を有する第１インダクタと、
前記第１インダクタの第２端子と連通するドレイン端子を有する第１トランジスタと、
前記第１トランジスタのソース端子と連通するソース端子を有する第２トランジスタと、
前記第２トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する第２インダクタと
を備え、
前記第１トランジスタおよび前記第２トランジスタの前記ドレイン端子は、互いに容量結合されている
クラスＡＢ増幅器。
【請求項２】
前記第１トランジスタおよび前記第２トランジスタの前記ソース端子と連通する第１端子を有する第１キャパシタンスをさらに備え、
前記第１キャパシタンスの第２端子は、前記クラスＡＢ増幅器の電圧入力と連通する
請求項１に記載のクラスＡＢ増幅器。
【請求項３】
前記第１トランジスタおよび前記第２トランジスタのゲート端子と連通する第１端子を有する第１キャパシタンスをさらに備え、
前記第１キャパシタンスの第２端子は、前記クラスＡＢ増幅器の電圧入力と連通する
請求項１に記載のクラスＡＢ増幅器。
【請求項４】
前記第１インダクタと並列に接続された第１可変キャパシタンスと、
前記第２インダクタと並列に接続された第２可変キャパシタンスと
をさらに備える請求項１に記載のクラスＡＢ増幅器。
【請求項５】
前記第１トランジスタの前記ドレイン端子と連通する第１端子および前記第２トランジスタの前記ドレイン端子と連通する第２端子を有する第１キャパシタンスをさらに備える請求項１に記載のクラスＡＢ増幅器。
【請求項６】
前記第１トランジスタの前記ドレイン端子と連通する第１端子を有するＮ個のキャパシタンスと、
前記Ｎ個のキャパシタンスの第２端子とそれぞれ連通する第１端子および前記第２トランジスタの前記ドレイン端子と連通する第２端子を有するＮ個の抵抗と
をさらに備え、
Ｎは、ゼロより大きい整数である
請求項１に記載のクラスＡＢ増幅器。
【請求項７】
前記電圧源端子と連通する第１端子を有する第３インダクタと、
前記第３インダクタの第２端子と連通するドレイン端子を有する第３トランジスタと、
前記第３トランジスタのソース端子と連通するソース端子を有する第４トランジスタと、
前記第４トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する第４インダクタと
をさらに備え、
前記第３トランジスタおよび前記第４トランジスタの前記ドレイン端子は、容量結合されている
請求項１に記載のクラスＡＢ増幅器。
【請求項８】
互いに直列に接続され、前記第１トランジスタおよび前記第２トランジスタの前記ドレイン端子にそれぞれ並列に接続された第１キャパシタンスおよび第２キャパシタンスと、
互いに直列に接続され、前記第３トランジスタおよび前記第４トランジスタの前記ドレイン端子にそれぞれ並列に接続された第３キャパシタンスおよび第４キャパシタンスと
をさらに備える請求項７に記載のクラスＡＢ増幅器。
【請求項９】
前記第１キャパシタンスと前記第２キャパシタンスとの間と、前記第１トランジスタおよび前記第２トランジスタの前記ソース端子とに接続された第１端子、および前記第３キャパシタンスと前記第４キャパシタンスとの間と、前記第３トランジスタおよび前記第４トランジスタの前記ソース端子とに接続された第２端子を有する第５キャパシタンスをさらに備える請求項８に記載のクラスＡＢ増幅器。
【請求項１０】
前記第１キャパシタンスおよび前記第２キャパシタンスの第１端子と連通する一端を有する第６キャパシタンスと、
前記第３キャパシタンスおよび前記第４キャパシタンスの第１端子と連通する一端を有する第７キャパシタンスと
をさらに備える請求項９に記載のクラスＡＢ増幅器。
【請求項１１】
入力信号と連通するゲート端子を有する第３トランジスタと、
前記第３トランジスタの端子と連通するタンク回路と、
前記第３トランジスタの前記端子と、前記第１トランジスタおよび前記第２トランジスタの前記ソース端子とに連通する整合回路と
を有する入力ドライバをさらに備える請求項１に記載のクラスＡＢ増幅器。
【請求項１２】
前記第１トランジスタおよび前記第２トランジスタの前記ソース端子と連通する第１端子を有する第１キャパシタンスと、
前記第３トランジスタおよび前記第４トランジスタの前記ソース端子と連通する第１端子を有する第２キャパシタンスと、
前記第１キャパシタンスおよび前記第２キャパシタンスの第２端子と連通する第５インダクタと
をさらに備える請求項７に記載のクラスＡＢ増幅器。
【請求項１３】
差動入力信号の第１極性と連通するゲート端子および前記第１キャパシタンスの前記第２端子と連通する第１端子を有する第５トランジスタと、
前記差動入力信号の第２極性と連通するゲート端子および前記第２キャパシタンスの前記第２端子と連通する第１端子を有する第６トランジスタと
をさらに備える請求項１２に記載のクラスＡＢ増幅器。
【請求項１４】
前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、および前記第４インダクタとそれぞれ結合された第５インダクタ、第６インダクタ、第７インダクタ、および第８インダクタを有する電力結合器をさらに備える請求項７に記載のクラスＡＢ増幅器。
【請求項１５】
前記電力結合器に接続されたアンテナをさらに備える請求項１４に記載のクラスＡＢ増幅器。
【請求項１６】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、および前記第４トランジスタ、ならびに前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、および前記第４インダクタは第１ループに接続され、前記第５インダクタ、前記第６インダクタ、前記第７インダクタ、および前記第８インダクタは、前記第１ループの外側および内側の一方に配置された第２ループに接続される請求項１４に記載のクラスＡＢ増幅器。
【請求項１７】
前記第１トランジスタおよび前記第２トランジスタの前記ソース端子と連通する第１端子を有する第１キャパシタンスと、
前記第３トランジスタおよび前記第４トランジスタの前記ソース端子と連通する第１端子を有する第２キャパシタンスと、
前記第１キャパシタンスおよび前記第２キャパシタンスの第２端子と連通する第５インダクタと
をさらに備え、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、および前記第４トランジスタ、ならびに前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、および前記第４インダクタは第１ループに接続され、前記第５インダクタ、前記第６インダクタ、前記第７インダクタ、および前記第８インダクタは、前記第１ループの外側および内側の一方に配置された第２ループに接続され、
前記第５インダクタは、「８」の字形に配置される
請求項１４に記載のクラスＡＢ増幅器。
【請求項１８】
前記第５インダクタは、前記第１ループおよび前記第２ループの内側に配置される請求項１７に記載のクラスＡＢ増幅器。
【請求項１９】
前記第１キャパシタンスおよび前記第２キャパシタンスならびに前記第５インダクタは、前記クラスＡＢ増幅器の中心周波数において第１インピーダンスを有し、前記クラスＡＢ増幅器の第２高調波周波数および第３高調波周波数においてそれぞれ第２インピーダンスおよび第３インピーダンスを有し、前記第２インピーダンスおよび前記第３インピーダンスは、前記第１インピーダンスより高い請求項１２に記載のクラスＡＢ増幅器。
【請求項２０】
前記第１トランジスタはＮＭＯＳトランジスタであり、前記第２トランジスタはＰＭＯＳトランジスタである請求項１に記載のクラスＡＢ増幅器。
【請求項２１】
電圧源端子と連通する第１端子を有する第１インダクタと、
前記第１インダクタの第２端子と連通するドレイン端子を有する第１トランジスタと、
前記第１トランジスタのソース端子と連通するソース端子を有する第２トランジスタと、
前記第２トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する第２インダクタと、
前記電圧源端子と連通する第１端子を有する第３インダクタと、
前記第３インダクタの第２端子と連通するドレイン端子を有する第３トランジスタと、
前記第３トランジスタのソース端子と連通するソース端子を有する第４トランジスタと、
前記第４トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する第４インダクタと
を備え
前記第１トランジスタおよび前記第３トランジスタの前記ドレイン端子は容量結合されており、
前記第２トランジスタおよび前記第４トランジスタの前記ドレイン端子は容量結合されており、
差動信号の第１極性が前記第１トランジスタおよび前記第３トランジスタのゲートに入力され、前記差動信号の第２極性が前記第２トランジスタおよび前記第４トランジスタのゲートに入力される
クラスＡＢ増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、増幅器に関し、特に、クラスＡＢ増幅器に関する。
［関連出願の相互参照］
【０００２】
本願は、２０１１年３月９日出願の米国特許出願第１３／０４４，１８３号および２０１０年３月９日出願の米国仮出願第６１／３１２，１６７号の優先権を主張する。上記出願の開示内容の全体を、本明細書に参照として組み込む。
【背景技術】
【０００３】
ここに提供する背景技術の記載は、開示内容の背景を概観的に提示することを目的とする。本背景技術の項目に記載される本願発明者の仕事と、出願時に先行技術としての条件を満たさない本記載の側面とは、明示的にも黙示的にも本開示内容に対する先行技術と自認するものでない。
【０００４】
クラスＡ増幅器は、入力信号の全サイクルにわたって動作する。出力信号は、入力信号の増幅されたレプリカである。クラスＡ増幅器の最大効率は、誘導出力結合で約５０％であり、容量出力結合で約２５％である。
【０００５】
クラスＡ増幅器では、トランジスタは、常に導通状態となるようバイアスされる。トランジスタは、トランジスタの伝達特性の線形部において稼働される。トランジスタは常に導通しているので、入力がないときでさえも、電源から電力が引き出される。高い出力電力が必要である場合、電力消費（および付随する熱）は著しいものとなり得る。
【０００６】
クラスＢ増幅器は、入力サイクルの半期間にわたって増幅を行う。その結果、クラスＢ増幅器は、歪みを拡大させる傾向があるが、クラスＡ増幅器よりも効率が高い。クラスＢ増幅器の最大効率は、７５％を超える。トランジスタは、期間の半分はオフされ、このときは電力を消費しない。
【０００７】
クラスＢ増幅器は、相補型トランジスタ対（「プッシュ−プル」トランジスタ構成）を使用する場合がある。相補型デバイスは、入力信号のそれぞれ別の半期間を増幅する。信号の２つの半期間を再結合したとき、不整合またはクロスオーバ歪みが発生する場合がある。不整合を解決する方法として、トランジスタを、非使用時に、完全にオフするのでなく、オンするようバイアスする。このバイアス法をクラスＡＢ操作と呼ぶ。つまり、クラスＡＢ増幅器は、クロスオーバ点周辺で両方のトランジスタが導通するようにバイアスをかけるクラスＢ出力段階を有する。
【発明の概要】
【課題を解決するための手段】
【０００８】
クラスＡＢ増幅器は、電圧源端子と連通する第１端子を有する第１インダクタを備える。第１トランジスタは、第１インダクタの第２端子と連通するドレイン端子を有する。第２トランジスタは、第１トランジスタのソース端子と連通するソース端子を有する。第２インダクタは、第２トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する。第１トランジスタおよび第２トランジスタのドレイン端子は、互いに容量結合されている。
【０００９】
他の観点では、第１キャパシタンスは、第１トランジスタおよび第２トランジスタのソース端子に連通する第１端子を有する。第１キャパシタンスの第２端子は、クラスＡＢ増幅器の電圧入力と連通している。
【００１０】
他の観点では、第１キャパシタンスは、第１トランジスタおよび第２トランジスタのゲート端子と連通する第１端子を有する。第１キャパシタンスの第２端子は、クラスＡＢ増幅器の電圧入力と連通している。
【００１１】
他の観点では、第１可変キャパシタンスは、第１インダクタと並列に接続されている。第２可変キャパシタンスは、第２インダクタと並列に接続されている。第１キャパシタンスは、第１トランジスタのドレイン端子と連通する第１端子および第２トランジスタのドレイン端子と連通する第２端子を有する。
【００１２】
他の観点では、Ｎ個のキャパシタンスは、第１トランジスタのドレイン端子と連通する第１端子を有する。Ｎ個の抵抗は、Ｎ個のキャパシタンスの第２端子とそれぞれ連通する第１端子および第２トランジスタのドレイン端子と連通する第２端子を有し、Ｎはゼロより大きい整数である。
【００１３】
他の観点では、第３インダクタは、電圧源端子と連通する第１端子を有する。第３トランジスタは、第３インダクタの第２端子と連通するドレイン端子を有する。第４トランジスタは、第３トランジスタのソース端子と連通するソース端子を有する。第４インダクタは、第４トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する。第３トランジスタおよび第４トランジスタのドレイン端子は、容量結合されている。
【００１４】
他の観点では、第１キャパシタンスおよび第２キャパシタンスは、互いに直列に接続され、第１トランジスタおよび第２トランジスタのドレイン端子とそれぞれ並列に接続されている。第３キャパシタンスおよび第４キャパシタンスは、互いに直列に接続され、第３トランジスタおよび第４トランジスタのドレイン端子とそれぞれ並列に接続されている。
【００１５】
他の観点では、第５キャパシタンスは、第１キャパシタンスと第２キャパシタンスとの間と、第１トランジスタおよび第２トランジスタのソース端子とに接続された第１端子を有する。第５キャパシタンスは、第３キャパシタンスと第４キャパシタンスとの間と、第３トランジスタおよび第４トランジスタのソース端子とに接続された第２端子を有する。第６キャパシタンスは、第１キャパシタンスおよび第２キャパシタンスの第１端子と連通する一端を有する。第７キャパシタンスは、第３キャパシタンスおよび第４キャパシタンスの第１端子と連通する一端を有する。
【００１６】
他の観点では、入力ドライバは、入力信号と連通するゲート端子を有する第３トランジスタと、第３トランジスタの端子と連通するタンク回路と、第３トランジスタの上記端子ならびに第１トランジスタおよび第２トランジスタのソース端子に連通する整合回路とを備える。
【００１７】
他の観点では、第１キャパシタンスは、第１トランジスタおよび第２トランジスタのソース端子と連通する第１端子を有する。第２キャパシタンスは、第３トランジスタおよび第４トランジスタのソース端子と連通する第１端子を有する。第５インダクタは、第１キャパシタンスおよび第２キャパシタンスの第２端子と連通する。
【００１８】
他の観点では、第５トランジスタは、差動入力信号の第１極性と連通するゲート端子および第１キャパシタンスの第２端子と連通する第１端子を有する。第６トランジスタは、差動入力信号の第２極性と連通するゲート端子および第２キャパシタンスの第２端子と連通する第１端子を有する。
【００１９】
他の観点では、電力結合器は、第１、第２、第３、および第４インダクタにそれぞれ結合された第５、第６、第７、および第８インダクタを備える。アンテナが電力結合器に接続される。第１、第２、第３、および第４トランジスタ、ならびに第１、第２、第３、および第４インダクタは、第１ループに接続される。第５、第６、第７、および第８インダクタは、第１ループの内側および外側の一方に配置された第２ループに接続される。
【００２０】
他の観点では、第１キャパシタンスは、第１トランジスタおよび第２トランジスタのソース端子と連通する第１端子を有する。第２キャパシタンスは、第３トランジスタおよび第４トランジスタのソース端子と連通する第１端子を有する。第５インダクタは、第１キャパシタンスおよび第２キャパシタンスの第２端子と連通する。第１、第２、第３、および第４トランジスタならびに第１、第２、第３、および第４インダクタは、第１ループに接続される。第５、第６、第７、および第８インダクタは、第１ループの内側および外側の一方に配置された第２ループに接続される。第５インダクタは、「８」の字形に配置される。第５インダクタは、第１ループおよび第２ループの内側に位置付けられる。
【００２１】
他の観点では、第１キャパシタンスおよび第２キャパシタンス、ならびに第５インダクタは、クラスＡＢ増幅器の中心周波数において第１インピーダンスを有し、クラスＡＢ増幅器の第２の高調波周波数および第３の高調波周波数においてそれぞれ第２インピーダンスおよび第３インピーダンスを有する。第２インピーダンスおよび第３インピーダンスは、第１インピーダンスより高い。第１トランジスタはＮＭＯＳトランジスタであり、第２トランジスタはＰＭＯＳトランジスタである。
【００２２】
クラスＡＢ増幅器は、電圧源端子と連通する第１端子を有する第１インダクタを備える。第１トランジスタは、第１インダクタの第２端子と連通するドレイン端子を有する。第２トランジスタは、第１トランジスタのソース端子と連通するソース端子を有する。第２インダクタは、第２トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する。第３インダクタは、電圧源端子と連通する第１端子を有する。第３トランジスタは、第３インダクタの第２端子と連通するドレイン端子を有する。第４トランジスタは、第３トランジスタのソース端子と連通するソース端子を有する。第４インダクタは、第４トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する。第１トランジスタおよび第３トランジスタのドレイン端子は、容量結合されている。第２トランジスタおよび第４トランジスタのドレイン端子は、容量結合されている。差動信号の第１極性は、第１トランジスタおよび第３トランジスタのゲートに入力され、差動信号の第２極性は、第２トランジスタおよび第４トランジスタのゲートに入力される。
【００２３】
本開示のさらなる応用領域が、詳細な説明、特許請求の範囲、および図面から明らかになるであろう。詳細な説明および特定の実施例は、例示目的だけに意図されており、本開示の範囲を限定することは意図されていない。
【図面の簡単な説明】
【００２４】
本開示は、詳細な説明および添付の図面からより完全に理解されるであろう。
【００２５】
【図１】本開示に係る第１プッシュ−プルクラスＡＢ増幅器の電気回路図である。
【００２６】
【図２】本開示に係る第２プッシュ−プルクラスＡＢ増幅器の電気回路図である。
【００２７】
【図３】本開示に係る第３プッシュ−プルクラスＡＢ増幅器の電気回路図である。
【００２８】
【図４】本開示に係る第４プッシュ−プルクラスＡＢ増幅器の電気回路図である。
【００２９】
【図５】本開示に係る第５プッシュ−プルクラスＡＢ増幅器の電気回路図である。
【００３０】
【図６】本開示に係る第６プッシュ−プルクラスＡＢ増幅器の電気回路図である。
【００３１】
【図７】本開示に係る第７プッシュ−プルクラスＡＢ増幅器の電気回路図である。
【００３２】
【図８】本開示に係る第８プッシュ−プルクラスＡＢ増幅器の電気回路図である。
【００３３】
【図９】本開示に係る第９プッシュ−プルクラスＡＢ増幅器の電気回路図である。
【００３４】
【図１０】本開示に係る電力結合器を有するプッシュ−プルクラスＡＢ増幅器の例示的な部分見取り図である。
【００３５】
【図１１】本開示に係る電力結合器を有する別のプッシュ−プルクラスＡＢ増幅器の例示的な部分見取り図である。
【発明を実施するための形態】
【００３６】
以下の記載は、本質的に例示だけを目的としており、開示およびその応用法もしくは利用法を限定することは全く意図していない。本明細書で使用されるＡ、Ｂ、およびＣのうち少なくとも１つという文言は、非排他的論理ＯＲを用いる論理（ＡまたはＢまたはＣ）を意味するものと解されるべきである。方法に含まれる段階は、本開示の原理を変化させることなく別の順序で実行してもよい。
【００３７】
図１および図２を参照すると、一方が接地された（ｓｉｎｇｌｅ−ｅｎｄｅｄ）構成のプッシュ−プルクラスＡＢ増幅器５０および１００が示されている。図１では、増幅器５０は、共通ゲート構成に配置されている。増幅器５０は、直列に接続された第１インダクタＬ１、第１トランジスタＴ１、第２トランジスタＴ２、および第２インダクタＬ２を備える。第１トランジスタＴ１はＮＭＯＳトランジスタであってよく、第２トランジスタＴ２はＰＭＯＳトランジスタであってよいが、その他の種類のトランジスタを使用することもできる。トランジスタＴ１およびＴ２の入力は、ＡＣグラウンド、別のバイアス、または基準信号に接続されてよい。
【００３８】
可変キャパシタンスＣ１およびＣ２を、それぞれインダクタＬ１およびＬ２に並列に接続してよい。インダクタＬ１は、基準電位にＶｄｄに接続されてよい。インダクタＬ２は、接地電位Ｖｓｓに接続されてよい。
【００３９】
キャパシタンスＣｃｍを、第１トランジスタＴ１および第２トランジスタＴ２のドレイン端子に接続してよい。入力信号は、入力キャパシタンスＣｉｎを介して、第１トランジスタＴ１および第２トランジスタＴ２のソース端子に印加されてよい。出力信号Ｖｏ１およびＶｏ２は、キャパシタンスＣｃｍの端子間で取り出してよい。
【００４０】
図２では、プッシュ−プルクラスＡＢ増幅器１００が示されている。増幅器１００は、共通ソース構成に配置されている。トランジスタＴ１およびＴ２のソース端子は、ＡＣグラウンド、別のバイアス、または基準信号に接続されてよい。増幅器１００は、入力信号Ｖｉｎが第１トランジスタＴ１および第２トランジスタＴ２のゲートに印加される点を除いて、増幅器５０と同様である。
【００４１】
図１および図２の両方において、キャパシタンスＣｃｍにより、偶数次高調波の逆位相が相殺されるので、出力信号Ｖｏ１およびＶｏ２から偶数次高調波が除去される。キャパシタンスＣｃｍは、トランジスタの不整合を補償し、歪みを減少させる性質がある。従来の電力増幅器と異なり、増幅器５０および１００は、電圧振幅が２Ｖｄｄより高くなる可能性がある。トランジスタＴ１とトランジスタＴ２との間のソースノードはフローティング状態にあり、低い側の電圧はグラウンドを下回る場合がある。キャパシタンスＣｃｍの値は、キャパシタンスＣ１およびＣ２よりも大きくなるよう選択してよい。出力信号Ｖｏ１およびＶｏ２は、任意の適切な方法で再結合してよい。一例では、以下に記載するように、変圧器を介した誘導結合を用いて出力信号Ｖｏ１およびＶｏ２を再結合してよい。
【００４２】
図３を参照すると、別のプッシュ−プルクラスＡＢ増幅器１５０が示されている。キャパシタンスＣｃｍは、第１トランジスタＴ１と第２トランジスタＴ２との間に並列に接続されたキャパシタンスおよび抵抗の１つ以上の直列接続対に置き換えられている。特に、キャパシタンスＣ３１、Ｃ３２、・・・、およびＣ３Ｎは、キャパシタンスＲ１１、Ｒ１２、・・・、およびＲ１Ｎとそれぞれ直列に接続されており、Ｎはゼロより大きい整数である。いくついかの実施例では、キャパシタンスＣ３１、Ｃ３２、・・・、およびＣ３Ｎは、同じ値または異なる値を有するよう選択される。いくつかの実施例では、抵抗Ｒ１１、Ｒ１２、・・・、およびＲ１Ｎは、同じ値または異なる値を有するよう選択される。キャパシタンスおよび抵抗の使用により、振動が減少する傾向がある。
【００４３】
図４を参照すると、別のプッシュ−プルクラスＡＢ増幅器２００が示されている。増幅器２００は、図３の増幅器１５０の差動型の実施例である。増幅器２００は、直列に接続された第３インダクタＬ３、第３トランジスタＴ３、第４トランジスタＴ４、および第４インダクタＬ４をさらに備える。第４トランジスタＴ４はＮＭＯＳトランジスタであってよく、第３トランジスタＴ３はＰＭＯＳトランジスタであってよいが、他の種類のトランジスタを使用することもできる。トランジスタＴ１、Ｔ２、Ｔ３、およびＴ４の入力は、ＡＣグラウンド、別のバイアス、または参照信号に接続されてよい。
【００４４】
可変キャパシタンスＣ３およびＣ４は、インダクタＬ３およびＬ４とそれぞれ並列に接続されてよい。インダクタＬ４は、基準電位Ｖｄｄに接続されてよい。インダクタＬ３は、接地電位Ｖｓｓに接続されてよい。差動入力信号は、入力キャパシタンスＣｉｎを介して第３トランジスタＴ３および第４トランジスタＴ４のソース端子に印加されてよい。出力信号Ｖｏ３およびＶｏ４は、第３トランジスタＴ３および第４トランジスタＴ４の端子間で取り出してよい。
【００４５】
キャパシタンスＣ５１、Ｃ５２、・・・、およびＣ５Ｎが、抵抗Ｒ１１、Ｒ１２、・・・、およびＲ１Ｎとそれぞれ直列に接続されており、Ｎはゼロより大きい整数である。キャパシタンスＣ５１、Ｃ５２、・・・、およびＣ５Ｎと、抵抗Ｒ１１、Ｒ１２、・・・、およびＲ１Ｎとの１つ以上の対が、第１トランジスタＴ１と第２トランジスタＴ２との間に並列に接続されている。キャパシタンスＣ６１、Ｃ６２、・・・、およびＣ６Ｎが、抵抗Ｒ２１、Ｒ２２、・・・、およびＲ２Ｎとそれぞれ直列に接続されており、Ｎはゼロより大きい整数である。キャパシタンスＣ６１、Ｃ６２、・・・、およびＣ６Ｎと、抵抗Ｒ２１、Ｒ２２、・・・、およびＲ２Ｎとの１つ以上の対が、第３トランジスタＴ３と第４トランジスタＴ４との間に並列に接続されている。
【００４６】
図５を参照すると、別のプッシュ−プル増幅器２５０が示されている。追加的なキャパシタンスＣ５からＣ１１を設けてよい。キャパシタンスＣ５およびＣ６は、共通モードキャパシタンスＣｃｍの一方に取って代わっており、互いに直列に接続され、トランジスタＴ１およびＴ２に並列に接続されている。キャパシタンスＣ７およびＣ８は、共通モードキャパシタンスＣｃｍの他方に取って代わっており、互いに直列に接続され、トランジスタＴ３およびＴ４に並列に接続されている。キャパシタンスＣ１０の一端は、キャパシタンスＣ５およびＣ６の第１端子と、トランジスタＴ１およびＴ２のソース端子とに接続されている。キャパシタンスＣ１０の他端は、キャパシタンスＣ７およびＣ８の第１端子と、トランジスタＴ３およびＴ４のソース端子とに接続されている。
【００４７】
可変キャパシタンスＣ１１の一端は、キャパシタンスＣ６の第２端子と、トランジスタＴ２のドレイン端子とに接続されている。可変キャパシタンスＣ１１の他端は、キャパシタンスＣ８の第２端子と、トランジスタＴ３のドレイン端子とに接続されている。可変キャパシタンスＣ９の一端は、キャパシタンスＣ５の第２端子と、トランジスタＴ１のドレイン端子とに接続されている。可変キャパシタンスＣ９の他端は、キャパシタンスＣ７の第２端子と、トランジスタＴ４のドレイン端子とに接続されている。たとえば、誘導結合ループをインダクＬ１、Ｌ２、Ｌ３、およびＬ４に結合して、アンテナ等の出力を駆動してよい。
【００４８】
図６を参照すると、別のプッシュ−プルクラスＡＢ増幅器２７０が示されており、これは電力結合器２８０を備えている。増幅器２７０は、直列に接続された第１インダクタＬ１、第１トランジスタＴ１、第２トランジスタＴ２、および第２インダクタＬ２を備えている。
【００４９】
増幅器２７０は、直列に接続された第３インダクタＬ３、第３トランジスタＴ３、第４トランジスタＴ４、および第４インダクタＬ４をさらに備えている。キャパシタンスＣ１、Ｃ２、Ｃ３、およびＣ４は、インダクタＬ１、Ｌ２、Ｌ３、およびＬ４と並列に配置された可変キャパシタンスであってよい。共通モードキャパシタンスＣ５およびＣ６が、トランジスタＴ１およびＴ２と、トランジスタＴ３およびＴ４とに、それぞれ並列に配置されている。
【００５０】
電力結合器２８０は、第１、第２、第３、および第４のインダクタＬ１、Ｌ２、Ｌ３、およびＬ４にそれぞれ結合されて第１、第２、第３、および第４の変圧器を形成する第１、第２、第３、および第４のインダクタＳ１、Ｓ２、Ｓ３、およびＳ４を有する。いくつかの例では、出力はアンテナ（不図示）もしくはその他の負荷に結合されてよい。
【００５１】
図７を参照すると、一方が接地された増幅器５０の入力ドライバ３００の例が示されている。整合回路（ｍａｔｃｈｉｎｇ  ｎｅｔｗｏｒｋ）３０４は、キャパシタンスＣｉｎおよびインダクタＬ３を有する。タンク回路３０６は、インダクタＬ４およびキャパシタンスＣ３を有する。入力信号Ｖｉｎは、トランジスタＴ３のゲートに入力される。タンク回路３０６および整合回路３０４は、入力信号をトランジスタＴ１およびＴ２のソースに結合する。
【００５２】
図８を参照すると、差動増幅器３５０の入力ドライバ３４０の例が示されている。増幅器３５０は、増幅器５０の要素を備えている。増幅器３５０は、直列に接続された第３インダクタＬ３、第３トランジスタＴ３、第４トランジスタＴ４、および第４インダクタＬ４をさらに備えている。トランジスタＴ１、Ｔ２、Ｔ３、およびＴ４の入力は、ＡＣグラウンド、別のバイアス、または基準信号に接続されてよい。可変キャパシタンスＣ３およびＣ４は、インダクタＬ３およびＬ４とそれぞれ並列に接続されてよい。インダクタＬ４は、基準電位Ｖｄｄに接続されてよい。インダクタＬ３は、接地電位Ｖｓｓに接続されてよい。
【００５３】
キャパシタンスＣ５、インダクタＬｉｎ、およびキャパシタンスＣ６が、トランジスタＴ１およびＴ２のソースと、トランジスタＴ３およびＴ４のソースとの間に直列に接続されている。トランジスタＴ５およびＴ６のドレイン（またはソース）が、インダクタＬｉｎと、キャパシタンスＣ５およびＣ６との間にそれぞれ接続されている。トランジスタＴ５およびＴ６のドレイン（またはソース）は、Ｖｓｓに接続されている。差動入力信号の一方の極性Ｖｉｎ＋がトランジスタＴ５のゲートに結合され、差動入力信号の他方の極性Ｖｉｎ−がトランジスタＴ６のゲートに結合される。インダクタＬｉｎは、バイアス信号、基準電位、または接地電位に接続されてよい中心タップを有してよい。
【００５４】
キャパシタンスＣ５およびＣ６、並びにインダクタＬｉｎにより設けられる接続によって、ソースディジェネレーションが提供される。この接続によって、中心周波数では短絡等の低インピーダンス接続が提供され、その他の周波数ではより高いインピーダンスでの接続が提供される。たとえば、この接続では、第２および第３の高調波周波数（ｈａｒｍｏｎｉｃ  ｆｒｅｑｕｅｎｃｉｅｓ）において、インピーダンスが高くなる。
【００５５】
図９を参照すると、別のプッシュ−プルクラスＡＢ増幅器６００が示されており、これは電力結合器６３０を備えている。増幅器６００は、直列に接続された第１インダクタＬ１、第１トランジスタＴ１、第２トランジスタＴ２、および第２インダクタＬ２を備えている。増幅器６００は、直列に接続された第３インダクタＬ３、第３トランジスタＴ３、第４トランジスタＴ４、および第４インダクタＬ４をさらに備えている。第１キャパシタンスＣ１、インダクタＬｉｎ、および第２キャパシタンスＣ２が直列に接続されている。第１キャパシタンスＣ１は、第１トランジスタＴ１および第２トランジスタＴ２のソース端子にも接続されている。第２キャパシタンスＣ２は、第３トランジスタＴ３および第４トランジスタＴ４のソース端子にも接続されている。キャパシタンスＣ３が、トランジスタＴ１およびＴ３のドレインに接続されている。キャパシタンスＣ４が、トランジスタＴ２およびＴ４のドレインに接続されている。差動信号の第１極性Ｖｉｎ＋がトランジスタＴ１およびＴ３のゲートに入力される。差動信号の第２極性Ｖｉｎ−がトランジスタＴ２およびＴ４のゲートに入力される。
【００５６】
電力結合器６３０は、第１、第２、第３、および第４インダクタＬ１、Ｌ２、Ｌ３、およびＬ４にそれぞれ結合されて、第１、第２、第３、および第４変圧器を形成する第１、第２、第３、および第４インダクタＳ１、Ｓ２、Ｓ３、およびＳ４を備えている。いくつかの例では、出力は、アンテナ（不図示）または別の負荷に結合してよい。
【００５７】
図１０を参照すると、増幅器６００および電力結合器６３０の例示的な見取り図が示されている。第１ループ７０４は、第１、第２、第３、および第４インダクタＳ１、Ｓ２、Ｓ３、およびＳ４を有する。第２ループ７０８によって、トランジスタ対ＶｄｄおよびＶｓｓへの接続が設けられる。第１および第２ループ７０４および７０８は、円形、楕円形、長方形、正方形、もしくはその他の一般的な閉形状を有してよい。インダクタＬｉｎは、第１および第２ループ７０４および７０８の内側または外側に配置されてよい。インダクタＬｉｎは、「８」の字形を有してよい。第１ループ７０４は、平面図において、第２ループ７０８の内側または外側に配置されてよい。第１ループ７０４の電流は、インダクタＳ１、Ｓ２、Ｓ３、およびＳ４を同一方向に流れる。
【００５８】
たとえば図５および図６には２本の脚（ｌｅｇ）が示されているが、追加的なトランジスタ対を有する追加的な脚を用いることができる。図１１を参照すると、４つのトランジスタ対用の増幅器７３０および電力結合器７４０の例示的な見取り図が示されている。第１ループ７４４は、第２ループ７４８のインダクタに結合するインダクタを有する。あくまでもたとえばであるが、第１および第２ループ７４４および７４８は、円形、楕円形、長方形、正方形、もしくはその他の一般的な閉形状を有してよい。インダクタＬｉｎは、第１および第２のループ７４４および７４８の内側または外側に配置されてよい。第１ループ７４４は、平面図において、第２ループ７４８の内側または外側に配置されてよい。
【００５９】
本開示の広範な教示は、多様な形態で実施することができる。したがって、本開示は特定の例を含むが、図面、明細書、および以下の特許請求の範囲を検討することでその他の変更が明らかになるので、本開示の真の範囲をこれらに限定するべきでない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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