(57)【要約】  相互接続された集積回路（ＩＣ）のスタック内で使用するように適合されたＩＣにおいて、不連続Ｓｉ貫通電極（ＴＳＶ）が、連続ＴＳＶに加えて提供される。不連続ＴＳＶは、スタックのＩＣ間の共通のパラレル経路とは異なる信号経路を提供する。このことが、ＴＳＶを使用して実施されるべきＩＣ識別方式および他の機能を、スタックの交互のＩＣの角回転を必要とすることなく、可能にする。
2013504183.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、複数の構成要素の金属層を含む、アクティブ回路および相互接続層と、
前記アクティブ回路および相互接続層から、前記アクティブ回路および相互接続層と反対側の、前記基板の表面まで、前記基板を通して延びる複数のバイアと、
前記基板上に設けられ、それぞれ、前記バイアと軸方向に整列され、前記バイアに電気的に接続された複数のボンドパッドと、
前記アクティブ回路および相互接続層上に設けられた複数の端子と
を備え、前記端子が、それぞれ、前記バイアと軸方向に整列され、前記端子の第１のサブセットが前記関連するバイアに電気的に接続され、前記端子の第２のサブセットが、前記関連する軸方向に整列されたバイアに対して電気的に異なるノードとして設けられた１つの前記端子を含む、集積回路装置。
【請求項２】
前記１つの端子が、前記アクティブ回路および相互接続層の中の回路の出力であり、前記関連する軸方向に整列されたバイアが、前記回路の入力である、請求項１に記載の集積回路装置。
【請求項３】
前記回路がディジタルラッチ回路（ｄｉｇｉｔａｌ  ｌａｔｃｈｉｎｇ  ｃｉｒｃｕｉｔ）である、請求項２に記載の集積回路装置。
【請求項４】
前記第２のサブセットが、前記回路の個別の出力として設けられた複数の前記端子を含み、個々に関連する軸方向に整列されたバイアが、前記回路の個別の入力である、請求項２に記載の集積回路装置。
【請求項５】
前記入力が、前記集積回路装置を識別する信号を伝達する、請求項４に記載の集積回路装置。
【請求項６】
前記回路がディジタル加算器回路である、請求項５に記載の集積回路装置。
【請求項７】
前記第２のサブセットが、前記アクティブ回路および相互接続層を通して、個別の端子から軸方向にオフセットされた前記バイアのうちの個別のバイアに接続された複数の前記端子を含む、請求項１に記載の集積回路装置。
【請求項８】
前記第１のサブセットが、前記アクティブ回路および相互接続層を通して、前記１つの端子から軸方向にオフセットされた前記バイアのうちの１つに接続された、前記端子のうちの１つを含む、請求項７に記載の集積回路装置。
【請求項９】
前記第２のサブセットの前記端子、および前記第１のサブセットの前記端子が、前記集積回路装置を識別する信号を伝達する、請求項８に記載の集積回路装置。
【請求項１０】
前記第２のサブセットの前記端子を前記関連する軸方向にオフセットされたバイアに接続する、複数のさらなるバイアを含む、請求項７に記載の集積回路装置。
【請求項１１】
前記端子のそれぞれがはんだボールを含む、請求項１に記載の集積回路装置。
【請求項１２】
前記端子のそれぞれが、前記はんだボールと前記アクティブ回路および相互接続層との間に介在されるボンドパッドを含む、請求項１１に記載の集積回路装置。
【請求項１３】
前記入力が、前記集積回路装置を識別する信号を伝達し、さらに、前記集積回路装置の機能に関連する信号を伝達する、請求項４に記載の集積回路装置。
【請求項１４】
集積回路のスタックを形成するように配列された複数の集積回路であって、前記集積回路のそれぞれが、
基板と、
前記基板上に設けられ、複数の構成要素の金属層を含む、アクティブ回路および相互接続層と、
前記アクティブ回路および相互接続層から、前記アクティブ回路および相互接続層と反対側の、前記基板の表面まで、前記基板を通して延びる複数のバイアと、
前記基板上に設けられ、それぞれ、前記バイアと軸方向に整列され、前記バイアに電気的に接続された複数のボンドパッドと、
前記アクティブ回路および相互接続層上に設けられた複数の端子と
を含み、前記端子が、それぞれ、前記バイアと軸方向に整列され、前記端子の第１のサブセットが前記関連するバイアに電気的に接続され、前記端子の第２のサブセットが、前記関連する軸方向に整列されたバイアに対して電気的に異なるノードとして設けられた１つの前記端子を含む、複数の集積回路を備え、
前記集積回路のうちの１つの前記端子が、それぞれ、前記スタック内の前記１つの集積回路に隣接する前記集積回路の別の前記ボンドパッドに電気的に接続される、集積回路装置。
【請求項１５】
前記アクティブ回路および相互接続層が、ディジタルデータ記憶装置を共同で実施するように構成される、請求項１４に記載の集積回路装置。
【請求項１６】
前記１つの集積回路が、前記別の集積回路と同一であり、前記１つの集積回路の前記バイアが、前記別の集積回路の同じように対応するバイアから軸方向にオフセットされる、請求項１４に記載の装置。
【請求項１７】
前記１つの集積回路が、前記スタック内で、前記別の集積回路と、前記１つの集積回路とも同一であるさらなる前記集積回路との間に介在され、前記１つの集積回路の前記ボンドパッドにそれぞれ接続された、集積回路の前記端子を有し、前記１つの集積回路の前記バイアが、前記さらなる集積回路の前記同じように対応するバイアから軸方向にオフセットされ、前記さらなる集積回路の前記バイアが、前記別の集積回路の前記同じように対応するバイアと軸方向に整列される、請求項１６に記載の装置。
【請求項１８】
集積回路のスタックを形成するように配列された複数の集積回路であって、前記集積回路のそれぞれが、
基板と、
前記基板上に設けられ、複数の構成要素の金属層を含む、アクティブ回路および相互接続層と、
前記アクティブ回路および相互接続層から、前記アクティブ回路および相互接続層と反対側の、前記基板の表面まで、前記基板を通して延びる複数のバイアと、
前記基板上に設けられ、それぞれ、前記バイアと軸方向に整列され、前記バイアに電気的に接続された複数のボンドパッドと、
前記アクティブ回路および相互接続層上に設けられた複数の端子と
を含み、前記端子が、それぞれ、前記バイアと軸方向に整列され、前記端子の第１のサブセットが前記関連するバイアに電気的に接続され、前記端子の第２のサブセットが、前記関連する軸方向に整列されたバイアに対して電気的に異なるノードとして設けられた１つの前記端子を含む、複数の集積回路を備え、
前記集積回路のうちの１つの前記端子が、それぞれ、前記スタック内の前記１つの集積回路に隣接する前記集積回路の別の前記ボンドパッドに電気的に接続され、
電子回路が、前記１つの集積回路の前記ボンドパッドに結合されて、前記電子回路と前記集積回路のスタックとの間の信号伝達を可能にする、電子システム。
【請求項１９】
前記アクティブ回路および相互接続層が、ディジタルデータ記憶装置を共同で実施するように構成され、前記電子回路が、前記ディジタルデータ記憶装置にアクセスするための制御器を含む、請求項１８に記載のシステム。
【請求項２０】
集積回路を生産する方法であって、
基板を設ける段階と、
前記基板上に、複数の構成要素の金属層を含む、アクティブ回路および相互接続層を設ける段階と、
前記アクティブ回路および相互接続層から、前記アクティブ回路および相互接続層と反対側の、前記基板の表面まで、前記基板を通して延びる複数のバイアを設ける段階と、
前記表面上に、それぞれ前記バイアと軸方向に整列された複数のボンドパッドを設ける段階と、
前記ボンドパッドを前記バイアに電気的に接続する段階と、
前記アクティブ回路および相互接続層上に、それぞれ前記バイアと軸方向に整列された複数の端子を設ける段階と、
前記端子の第１のサブセットを前記関連するバイアに電気的に接続する段階と、
前記関連する軸方向に整列されたバイアに対して電気的に異なるノードである１つの前記端子を含む、前記端子の第２のサブセットを設ける段階とを含む、方法。
【請求項２１】
集積回路スタックを生産する方法であって、
各集積回路に対して、
基板を設ける段階と、
前記基板上に、複数の構成要素の金属層を含む、アクティブ回路および相互接続層を設ける段階と、
前記アクティブ回路および相互接続層から、前記アクティブ回路および相互接続層と反対側の、前記基板の表面まで、前記基板を通して延びる複数のバイアを設ける段階と、
前記表面上に、それぞれ前記バイアと軸方向に整列された複数のボンドパッドを設ける段階と、
前記ボンドパッドを前記バイアに電気的に接続する段階と、
前記アクティブ回路および相互接続層上に、それぞれ前記バイアと軸方向に整列された複数の端子を設ける段階と、
前記端子の第１のサブセットを前記関連するバイアに電気的に接続する段階と、
前記関連する軸方向に整列されたバイアに対して電気的に異なるノードである１つの前記端子を含む、前記端子の第２のサブセットを設ける段階と
を含む、複数の集積回路を生産する段階と、
前記集積回路を、次々と上に積層する段階と、
１つの前記集積回路の前記端子を、前記スタック内の前記１つの集積回路に隣接する別の前記集積回路の前記個別のボンドパッドに電気的に接続する段階とを含む、方法。
【請求項２２】
半導体デバイスのスタック内で半導体デバイスを選択する方法であって、
ａ）  スタック内の第１のデバイス上の第１の複数のシリアルＳｉ貫通電極（ＴＳＶ）入力に論理レベルを供給する段階と、
ｂ）  前記第１のデバイス内で、前記論理レベルを前記第１の複数のＴＳＶ入力上に受け、前記受けた論理レベルをスクランブルし、前記スクランブルされ、受けた論理レベルを、前記スタック内の第２のデバイス上の第１の複数のシリアルＴＳＶ入力に接続された第１の複数のＴＳＶ出力に供給する段階と、
ｃ）  前記第２のデバイス内で、前記論理レベルを前記第１の複数のＴＳＶ入力上に受け、前記受けた論理レベルをスクランブルし、前記スクランブルされ、受けた論理レベルを第１の複数のＴＳＶ出力に供給する段階と、
ｅ）  前記第１および第２のデバイスそれぞれの中の、前記受けた論理レベルのうちの少なくとも１つを、前記第１または第２のデバイスのうちの１つを選択するために使用する段階とを含む、方法。
【請求項２３】
前記第１および第２のデバイスが同一である、請求項２２に記載の半導体デバイスを選択する方法。
【請求項２４】
前記デバイスそれぞれの上の前記シリアルＴＳＶ出力が、前記対応するＴＳＶ入力と同じ、前記デバイスの前記表面に垂直な軸上に置かれる、請求項２２に記載の半導体デバイスを選択する方法。
【請求項２５】
前記シリアルＴＳＶ出力が、前記対応するＴＳＶ入力の前記デバイスの前記表面に垂直な軸から、前記デバイスの中心回りに１８０°回転された、前記デバイスの前記表面に垂直な軸上に置かれる、請求項２２に記載の半導体デバイスを選択する方法。
【請求項２６】
前記スクランブルする段階が、第１のシリアルＴＳＶ入力上で受けた論理レベルを第２のシリアルＴＳＶに接続する段階を含む、請求項２２に記載の半導体デバイスを選択する方法。
【請求項２７】
前記第１のデバイスの前記第１のシリアルＴＳＶ入力が、第１の論理レベルを受け、前記第１のデバイスの第２のシリアルＴＳＶ入力が、前記第１の論理レベルと反対の第２の論理レベルを受ける、請求項２６に記載の半導体デバイスを選択する方法。
【請求項２８】
前記第１および第２のデバイスそれぞれの中の前記受けた論理レベルがスクランブルされて、温度計コードを形成する、請求項２７に記載の半導体デバイスを選択する方法。
【請求項２９】
前記シリアルＴＳＶ入力が、各デバイス内のシリアルＴＳＶ出力に直接接続される、請求項２２に記載の半導体デバイスを選択する方法。
【請求項３０】
前記第１および第２のデバイスそれぞれの中の受けた論理レベルが、デバイスのスタック内の前記デバイスの前記位置を表す、請求項２２に記載の半導体デバイスを選択する方法。
【請求項３１】
前記第１および第２のデバイスそれぞれの中の受けた論理レベルが符号化されて、デバイスＩＤをもたらす、請求項３０に記載の半導体デバイスを選択する方法。
【請求項３２】
デバイスアドレスを含むコマンドを供給する段階と、前記デバイスアドレスを、前記第１および第２のデバイスそれぞれの中の前記論理レベルと比較して、どのデバイスが前記コマンドを実行すべきかを確定する段階とをさらに含む、請求項３０に記載の半導体デバイスを選択する方法。
【請求項３３】
単一のデバイスだけが前記コマンドを実行する、請求項３２に記載の半導体デバイスを選択する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、参照によりその全体が本明細書に組み込まれた、２００９年９月２日に出願した同時継続の米国仮特許出願第６１／２３９，２１１号及び２０１０年４月９日に出願した米国特許出願第１２／７５７，５４０号の優先権を主張するものである。
【０００２】
本発明は、一般に、集積回路に関し、より詳細には、相互接続された集積回路の積層配置（ｓｔａｃｋｅｄ  ａｒｒａｎｇｅｍｅｎｔ）に関する。
【背景技術】
【０００３】
Ｓｉ貫通電極（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）（ＴＳＶ）技術は、積層半導体集積回路（ＩＣ）チップを接続するための新たな解決策である。ＴＳＶ密度は、ワイヤボンディングのための従来のパッド（ｐａｄ）よりずっと高くなりうるので、非常に広いバス（ｂｕｓ）が可能である。ワイヤボンドのための標準的なボンディングパッドが、約１００μｍの平面的な寸法（ｄｉｍｅｎｓｉｏｎ）を有する一方で、ＴＳＶは、１０μｍまたはさらに小さくありうる。多数の積層チップ間のバスを接続することは、接続が、チップのスタック（ｓｔａｃｋ）内の各チップ間で垂直になされるので、直進的である。図１は、ウェーハを積層する前の単一の集積回路ダイにおけるＴＳＶ構造の断面を示す。ＴＳＶは、チップの底からシリコン基板を通り、アクティブ回路および相互接続部（ｉｎｔｅｒｃｏｎｎｅｃｔ）の層を通って延びる。パッドは、ダイの上面および低面に置かれ、ＴＳＶに電気的に接続される。最後に、はんだボールが、上部パッドに付着される。
【０００４】
ＴＳＶを製造するためのプロセスは、参照により本明細書に組み込まれた、Ｍａｋｏｔｏ  Ｍｏｔｏｙｏｓｈｉ、「Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ  （ＴＳＶ）」、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ  ｖｏｌ．  ９７，  ｎｏ．  １、２００９年１月の論文に記載される。最初に、半導体回路は、上部層のボンディングパッドを含めて、アクティブ回路および相互接続層を完成するために、よく知られているプロセスを使用してシリコンウェーハ上に作製される。次いで、ウェーハは、厚さを低減するために、背面を研磨されてよい。ウェーハの上側は、後続の研磨プロセスおよびＴＳＶプロセスの段階の間の機械的支持を提供するため、ならびにアクティブ回路および相互接続層を保護するために、ハンドルウェーハ（ｈａｎｄｌｅ  ｗａｆｅｒ）に接着されてよい。次いで、フォトレジスト層が、ウェーハの背面およびＴＳＶが画定されるべき領域に貼付される。ディープシリコンエッチ（ｄｅｅｐ  ｓｉｌｉｃｏｎ  ｅｔｃｈ）プロセスおよび後続の反応性イオンエッチ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈ）（ＲＩＥ）プロセスは、ウェーハの後から、基板とアクティブ回路および相互接続層との両方を通って延びるスルーホール（ｔｈｒｏｕｇｈ  ｈｏｌｅ）を生成し、上側のボンディングパッドの底部を露出させる。エッチプロセスは、金属ボンディングパッドで止められる。次いで、スルーホール内の側壁絶縁体が、低温プラズマ増強化学蒸着（ＰＥＣＶＤ）  ＳｉＯ２を使用して形成される。このことが、ＴＳＶが基板と短絡することを防止する。さらなるＲＩＥプロセスが、ＳｉＯ２を上側のボンディングパッドの底部から取り除き、ＴＳＶ接触を可能にする。接触金属層および／または拡散バリア金属層（ｄｉｆｆｕｓｉｏｎ  ｂａｒｒｉｅｒ  ｍｅｔａｌ  ｌａｙｅｒ）が、この段階でスルーホール内に堆積されてよい。次いで、スルーホールは、導電ペースト（ｃｏｎｄｕｃｔｉｖｅ  ｐａｓｔｅ）などの導電材料で、またはメッキもしくは金属ＣＶＤなどのプロセスを介して満たされる。最終段階は、ウェーハの底部上への金属の堆積と、底部ボンディングパッドの形成である。次いで、ハンドルウェーハが取り除かれ、はんだボールが、上部ボンディングパッドに付着される。
【０００５】
チップスタック（ｃｈｉｐ  ｓｔａｃｋ）は、１つのダイを別のダイの上部に、個々に対応するＴＳＶがＴＳＶ軸に沿って整列されて（結果として軸方向に整列されたＴＳＶをもたらして）位置決めされ、温度を上げてはんだボール材料を溶融することによって組み立てられる。図２は、ＴＳＶ相互接続部を有する２段積層チップの断面を示す。プロセスは、より多くのチップを積層するために繰り返されてよい。
【０００６】
図２に示される垂直ＴＳＶ相互接続部は、すべてのチップが、同じやり方で同じ組（ｓｅｔ）のＴＳＶに接続されたバス相互接続に対して有用である。参照により本明細に組み込まれる論文、Ｋａｎｇら、「８Ｇｂ  ３Ｄ  ＤＤＲ３  ＤＲＡＭ  ｕｓｉｎｇ  Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ  Ｔｅｃｈｎｏｌｏｇｙ」、ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、２００９年２月に示される（１３０頁参照）ように、メモリチップが、このやり方で、共通のアドレスバス、データバス、および制御バスに接続されてよい。しかし、それぞれ互いに区別がつかないバス型メモリ（ｂｕｓｓｅｄ  ｍｅｍｏｒｙ）チップを積層することにおいて、問題が残る。すなわち、読み出しおよび書き込みなどの命令が、スタック内の単一のチップによってのみ実行されるように、各チップを一意的に認識するという問題である。従来のプリント回路ボードメモリサブシステムまたはワイヤボンドされたマルチチップパッケージでは、通常、どのチップがアドレス指定され、どのチップがデータバスの制御を有するかを識別するために、ユニークチップイネーブル信号（ｕｎｉｑｕｅ  ｃｈｉｐ  ｅｎａｂｌｅ  ｓｉｇｎａｌ）ＣＥが、バスを共有する各デバイスに送られる。この手法（ａｐｐｒｏａｃｈ）は、連続的な垂直ＴＳＶによってのみ接続される積層メモリデバイスにおいては動作しない。
【０００７】
参照により本明細書に組み込まれる米国特許出願公開第２００９／０１２７６６８号明細書が、この問題に対する解決策を提供する。ＴＳＶを有する共通ダイのスタック内で、各ダイ上の介在する回路を貫通するシリアルＴＳＶ接続をもたらすために、１つおきのダイが１８０°だけ回転される。この解決策の不利点は、ＴＳＶが、通常、矩形のダイの地理的中心（ｇｅｏｇｒａｐｈｉｃａｌ  ｃｅｎｔｅｒ）である、チップの回転軸回りに対称的に置かれる必要があることである。このことが、ＴＳＶの設置における柔軟性を低下させ、ダイサイズの不利な条件（ｐｅｎａｌｔｙ）をもたらす可能性がある。ＮＡＮＤフラッシュなど、いくつかのメモリデバイスは、ダイの一縁部に沿って置かれたパッドを有し、そのことが、この手法を不可能にするであろう。
【０００８】
参照により本明細書に組み込まれる米国特許出願公開第２００９／０１６１４０２号明細書は、ダイの回転を介してシリアルＴＳＶ接続を作るための類似の方法を開示する。スタック内のすべてのダイとの共通接続を有するメモリバスの代わりに、シリアル・ポイントツーポイント・デイジーチェーンリング構成が使用される。参照によりそのすべてが本明細書に組み込まれる、米国特許出願公開第２００７／０２３３９１７号明細書、米国特許出願公開第２００７／０２３４０７１号明細書および米国特許出願公開第２００８／０１５５２１９号明細書は、シリアル・ポイントツーポイント・デイジーチェーンリングトポロジーにおけるデバイスＩＤ割当（ａｓｓｉｇｎｍｅｎｔ）に対して、いくつかの代替案を開示する。シリアル・ポイントツーポイント・デイジーチェーンリング構成は、リングが、ＴＳＶを使用して完全には接続されえないという不利点を有する。特に、データを制御器に返送するために、スタックの上部ダイをパッケージ基板に接続するためのワイヤボンドが必要である。
【０００９】
参照により本明細書に組み込まれる米国特許出願公開第２００７／０１６５４５７号明細書は、各メモリデバイスを貫通する上流経路および下流経路を有するシリアル・ポイントツーポイント・トポロジーを開示する。上部デバイスは、制御器に戻る直接接続を持たず、それにより、上述のボンディングワイヤは不要である。しかし、積層メモリデバイスのすべてが同一であることを仮定すれば、最終のデバイスは、制御器への下流リンクに対する、接続されない入力を有するであろう。これらの接続されない入力は、各下流リンク上で、不規則雑音を拾い上げ、それにより不必要なロジック遷移（ｌｏｇｉｃ  ｔｒａｎｓｉｔｉｏｎ）を引き起こし、それゆえ不必要な電力消費を引き起こす可能性がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２００９／０１２７６６８号明細書
【特許文献２】米国特許出願公開第２００９／０１６１４０２号明細書
【特許文献３】米国特許出願公開第２００７／０２３３９１７号明細書
【特許文献４】米国特許出願公開第２００７／０２３４０７１号明細書
【特許文献５】米国特許出願公開第２００８／０１５５２１９号明細書
【特許文献６】米国特許出願公開第２００７／０１６５４５７号明細書
【非特許文献】
【００１１】
【非特許文献１】Ｍａｋｏｔｏ  Ｍｏｔｏｙｏｓｈｉ、「Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ  （ＴＳＶ）」、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ  ｖｏｌ．  ９７，  ｎｏ．  １、２００９年１月
【非特許文献２】Ｋａｎｇら、「８Ｇｂ  ３Ｄ  ＤＤＲ３  ＤＲＡＭ  ｕｓｉｎｇ  Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ  Ｔｅｃｈｎｏｌｏｇｙ」、ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、２００９年２月
【発明の概要】
【発明が解決しようとする課題】
【００１２】
前述を考慮すると、上で説明されたような不利点を回避する、接続された集積回路の積層配置を提供することが望ましい。
【図面の簡単な説明】
【００１３】
【図１】ＴＳＶを有する従来技術のＩＣを示す図である。
【図２】ＴＳＶによって相互接続されたＩＣの従来技術のスタックを示す図である。
【図３】本発明の例示的実施形態による、連続ＴＳＶおよび不連続ＴＳＶによって相互接続されたＩＣのスタックを示す図である。
【図４】本発明の例示的実施形態による、連続ＴＳＶおよび不連続ＴＳＶによって相互接続されたＩＣのスタックを示す図である。
【図５】本発明の例示的実施形態による、ＩＣのスタック内でＩＣ識別を支援するための、ＴＳＶ間のオンチップ相互接続と交互のＩＣの回転との組合せを示す図である。
【図６】本発明の例示的実施形態による、ＩＣのスタック内のＩＣ識別を支援するための、不連続ＴＳＶと組み合わされた加算回路を示す図である。
【図７】本発明の例示的実施形態による、ＩＣのスタック内のＩＣ識別を支援するための、不連続ＴＳＶおよび連続ＴＳＶと組み合わされたカウンタ回路配置を示す図である。
【図８】本発明の例示的実施形態による、ＩＣのスタック内のＩＣ識別を支援するための、不連続ＴＳＶおよび連続ＴＳＶと組み合わされたカウンタ回路配置を示す図である。
【図９】本発明の例示的実施形態による、ＩＣのスタック内のＩＣ識別を支援するための、不連続ＴＳＶおよび連続ＴＳＶと組み合わされた復号化／推進ロジック（ｄｅｃｏｄｉｎｇ／ｆｏｒｗａｒｄｉｎｇ  ｌｏｇｉｃ）を示す図である。
【図１０】本発明の例示的実施形態による、ＩＣのスタック内のＩＣ識別を支援するための、不連続ＴＳＶおよび連続ＴＳＶと組み合わされた復号化／推進ロジック（ｄｅｃｏｄｉｎｇ／ｆｏｒｗａｒｄｉｎｇ  ｌｏｇｉｃ）を示す図である。
【図１１】本発明の例示的実施形態による、積層ＩＣの識別を支援する、不連続ＴＳＶと組み合わされた、積層ＩＣのアクセスのための連続ＴＳＶのパラレルバスアーキテクチャを示す図である。
【図１２】本発明の例示的実施形態による、スタック内のＩＣの数を確定するための、図１１のパラレルバスアーキテクチャと共に使用されてよい信号伝達（ｓｉｇｎａｌｉｎｇ）を示すタイミング図である。
【図１３】本発明の例示的実施形態による、交互のＩＣの回転を使用するＳＤＲＡＭスタック内の不連続ＴＳＶおよび連続ＴＳＶに対する信号割当を示す図である。
【図１４】本発明の例示的実施形態による、ＩＣスタックの積層ＴＳＶにおける負荷軽減のためのシリアル・ポイントツーポイント・インターフェースを示す図である。
【図１５】本発明の例示的実施形態による、欠陥のあるＴＳＶに対応するための、投票ロジック（ｖｏｔｉｎｇ  ｌｏｇｉｃ）を有するＴＳＶ冗長方式（ｒｅｄｕｎｄａｎｃｙ  ｓｃｈｅｍｅ）を示す図である。
【発明を実施するための形態】
【００１４】
本発明の例示的実施形態は、ダイ回転を必要とすることなく、スタック内の連続する集積回路ダイを通してシリアル接続をもたらす不連続ＴＳＶを使用する。不連続ＴＳＶを用いて、底部パッドと上部パッドとの間の接続が中断され、直接的（連続的）垂直接続以外の接続を可能にする。
【００１５】
図３は、直接的垂直接続でない接続をもたらすために、本発明による不連続ＴＳＶを使用して相互接続された積層チップの一例を示す。位置ＡにおけるＴＳＶは、ダイの底面上のパッドと上部金属層との間の従来の連続的垂直接続であり、一方、位置Ｂ、ＣおよびＤにおけるＴＳＶは、不連続ＴＳＶである。
【００１６】
チップのアクティブ回路および相互接続領域内には、多くの導電層が存在する可能性がある。最近のロジックプロセスは、９層またはそれ以上の金属相互接続部を有する。本明細書では、上部金属層は金属ｎで表示され、底部の層は金属１で表示される。さらに、接続は、ポリシリコンを用いて、さらには拡散層でさえも作成されうる。底部パッドから上部パッドまで垂直に延びる従来技術の連続的ＴＳＶ（同様に、図１および図２参照）とは違って、不連続ＴＳＶ（Ｂ、Ｃ、Ｄ）は、底部パッドから基板を通って延び、次いでアクティブ回路および相互接続領域の中の金属層１で止まる。金属１のＴＳＶ端子は、アクティブ回路および相互接続領域の中の任意の回路に接続されてよい。種々の実施形態では、不連続ＴＳＶ（Ｂ、Ｃ、Ｄ）は、層１と層ｎとの間の種々の金属層で止まる。上部金属層ｎは、連続ＴＳＶおよび不連続ＴＳＶの両方のために、ダイの上面において接続をもたらす。図３および図４において、不連続ＴＳＶによって、底部パッッド３１は、対応して上に重なり、軸方向に整列された、金属ｎにおける上部パッドから分離され、電気的に異なる。機械的支持のために、上部金属接続およびそれより低い金属接続の両方は、それぞれ、いくつかの金属層、例えば、スルーホール内の材料に接触するために金属２と組み合わされた金属１、および上部パッドとの上部接続（ＴＳＶ出力）のために金属ｎ−１と組み合わされた金属ｎ、を備えてよい。
【００１７】
スルーホールをエッチングするためのプロセスおよび導電材料をＴＳＶ内に満たすためのプロセスは、従来技術におけるプロセスと本質的に同じままである。連続ＴＳＶ  Ａの場合は、ディープシリコンエッチプロセスおよび後続の反応性イオンエッチ（ＲＩＥ）プロセスは、上部金属層ｎで止まる。不連続ＴＳＶ（Ｂ、ＣまたはＤ）に対して、プロセスは、より低い金属層で止まる。このエッチプロセスの均一性を高めるために、Ａにおける連続ＴＳＶでさえも、図４に示されるように、不連続ＴＳＶと同じようなより低い金属層、例えば金属１を使用して形成されてよく、上部金属との接続は、標準的なバイアならびにアクティブ回路および相互接続領域の中の金属層を通して作成されてよい。このことが、不連続ＴＳＶの場合に、より低い金属層に対するより浅いスルーホールをオーバーエッチングする問題、および連続ＴＳＶの場合に、上部金属層に対するより深いスルーホールをアンダーエッチングする問題を防止することができる。
【００１８】
不連続ＴＳＶは、交互にチップを回転させる必要なく、共通チップのスタック内でチップ間のシリアル接続を生成するために使用されてよい。それゆえ、構成要素の共通チップ上のＴＳＶの位置は任意であってよく、回転軸回りの対称性などの制約を受けない。
【００１９】
不連続ＴＳＶ  （Ｂ、Ｃ、Ｄ）は、所望の機能に対して有利であるように、垂直に連続する（連続）ＴＳＶ  （Ａ）と組み合わされてよい。例えば、図３および図４に示されるように、メモリチップのスタック内で、データバス、アドレスバスおよび制御バスは、連続ＴＳＶを使用してよく、一方、チップ識別バス（ｃｈｉｐ  ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  ｂｕｓ）は、ジグザグに相互接続された不連続ＴＳＶを使用してよい。このことが、スタック内のチップを一意的に識別する能力を提供する。底部チップのＴＳＶは、図示のように、論理「１」レベルおよび論理「０」レベルに接続される。いくつかの実施形態では、論理「１」は正の電源電圧Ｖｄｄであり、論理「０」は接地電源電圧Ｖｓｓである。相互接続された連続ＴＳＶの垂直なスタック（図３および図４におけるＡにおいて指定されるすべてのＴＳＶによって定義される）が、（底部チップの対応するパッド３１において）論理「１」に接続され、一方、３つの他の不連続ＴＳＶ  Ｂ、ＣおよびＤが、（底部チップの対応するパッド３１において）論理「０」に接続される。
【００２０】
不連続ＴＳＶ  （Ｂ、Ｃ、Ｄ）の間で、チップの上部の上に置かれた各出力パッドは、チップの底部の上に置かれ、最上部パッドから軸方向にオフセットされた個別の入力パッドに接続される。この軸方向オフセット特性（ａｘｉａｌ  ｏｆｆｓｅｔ  ｆｅａｔｕｒｅ）を有する不連続ＴＳＶは、本明細書では、ジグザグ（ｓｔａｇｇｅｒｅｄ）ＴＳＶとも呼ばれる。軸方向にオフセットする上部パッドと底部パッドとのペアが個別のジグザグＴＳＶ  Ｂ、ＣおよびＤによって接続された結果として、各チップは、４つのＴＳＶ  Ａ、Ｂ、ＣおよびＤから、最下位のチップに対する「１０００」で始まり、次のチップに対する「１１００」および図示の最上位チップに対する「１１１０」の、異なる組合せのビットを受ける。この種類のコードは、ときには、温度計コード（ｔｈｅｒｍｏｍｅｔｅｒ  ｃｏｄｅ）と呼ばれる。ジグザグＴＳＶを使用する相互接続の結果として、チップ毎に変化する他のコードが使用されてよい。ジグザグＴＳＶの数は、より広い範囲のユニークチップ識別コードを提供するために増加されてよい。ジグザグＴＳＶ手法の便益は、ＴＳＶ間に介在するロジックまたはアクティブ回路が、チップＩＤコードを作成するために必要とされないことである。いくつかの実施形態では、ＴＳＶ上で受けられる論理レベルは、Ｔａｂｌｅ  １（表１）に示されるような２進数として符号化される。
【００２１】
【表１】
2013504183.tif 000003
【００２２】
いくつかの実施形態では、チップのスタックをアドレス指定することにおいて、制御器が、個別の連続的な、垂直に相互接続されたＴＳＶを通して、複数のチップイネーブル（ＣＥ）信号をスタック内の全チップに供給する。スタック内の各チップは、上で説明された温度計コードなど、そのユニークチップ識別コードに対応したＣＥ信号の組合せにだけ応答するであろう。いくつかの実施形態では、制御器は、各命令を有する上のＴａｂｌｅ  １（表１）に示されるように、符号化されたチップＩＤアドレスフィールドを送る。符号化されたチップＩＤ（ＴＡＢＬＥ  １（表１）を使用して確定されたオンチップとして）が、命令の中の符号化されたチップＩＤフィールドと一致するチップだけが、命令に応答する。
【００２３】
また、シリアルＴＳＶ接続は、不連続ＴＳＶのジグザグ配置を、米国特許出願公開第２００９／０１２７６６８号に開示されるダイ回転手法と組合せて使用して生成されてよい。図５は、積層されるべき４つのチップの上面図を示す。図において、小さな中実円は、チップの底部およびＴＳＶの上のボンディングパッドを表す。これは、ＴＳＶ入力（チップの上部のボンディングパッドを任意選択で含んでよい）と呼ばれる。大きな中空円は、チップおよびはんだボールの上部の上のボンディングパッドを表す。これは、ＴＳＶ出力（チップの底部の上のＴＳＶおよび／またはボンディングパッドを任意選択で含んでよい）と呼ばれる。Ｖ０およびＶ１としてラベル表示された２つの直線的な垂直の（すなわち、連続）ＴＳＶは、ＴＳＶおよびはんだボールと同様に、上部および底部の両方のボンディングパッドを含む。これらの連続ＴＳＶは、大きな中空円の内部のより小さい中実円として示される。Ｖ０およびＶ１は、チップの回転中心に、対称的に向かい合う位置に置かれる。１つのチップが１８０°回転されて、別の回転されないチップの上部に設置されると、底部チップ上のＶ０およびＶ１は、それぞれ、上部チップ上のＶ１およびＶ０に接続される。この例では、チップ１は、底部上にあり、Ｖ０およびＶ１の両方が、パッケージ基板を通してＶｄｄに接続される。
【００２４】
また、各ダイの上に、Ｉ１、Ｉ２およびＩ３とラベル表示された３つのＴＳＶ入力と、Ｏ１、Ｏ２およびＯ３とラベル表示された３つのＴＳＶ出力が存在する。１つのダイが回転されて、１つの回転されないダイの上部の上に設置されると、底部のダイ上のＯ１、Ｏ２およびＯ３は、それぞれ、上部のダイ上のＩ１、Ｉ２およびＩ３に接続される。ダイ内で、内部接続を介してＶ０がＯ３に接続され、Ｉ１がＯ２に接続され、Ｉ３がＯ１に接続される。チップ１として識別される底部のダイの上で、Ｉ１、Ｉ２およびＩ３が、図示のように、パッケージ基板を通してＶｓｓに接続される。チップ２が１８０°回転されてチップ１の上部の上に設置される。チップ２の上のＩ３が、より低いチップ上のＯ３からＶｄｄを受け、この論理レベルをＯ１に供給する。チップ２の上のＩ１およびＩ２は、Ｖｓｓのままである。チップ３は、チップ１と同じ向きを有し、Ｉ１およびＩ３の両方の上にＶｄｄを受ける一方、Ｉ２はＶｓｓのままである。チップ４は、チップ２と同じ向きを有し、Ｉ１、Ｉ２およびＩ３の上にＶｄｄを受ける。このようにして、各チップは、チップ識別子（ｃｈｉｐ  ｉｄｅｎｔｉｆｉｅｒ）として使用されてよい３つの入力Ｉ１、Ｉ２およびＩ３の上に、一意的な組合せの論理レベルを受ける。また、この手法は、ジグザグの不連続ＴＳＶの数を増すことによって、より多数のチップに対応するために拡張されうる。
【００２５】
ジグザグの不連続ＴＳＶを、上で説明されたように、チップのスタック内で個々のチップを一意的に識別するために使用することは、スタック内の付加的チップそれぞれに対して、各チップ上に１つの付加的なＴＳＶ入力およびＴＳＶ出力を必要とする。大きなスタックに対して、このことは、かなりの数のＴＳＶにつながる可能性がある。１つの解決策は、上の解決策における温度計コードまたは類似の種類のコードではなく、符号化されたチップＩＤコードをＴＳＶを通して伝播することである。このために、いくつかの実施形態は、図６に示されるように、各ダイの底部におけるＴＳＶ入力と各ダイの上部におけるＴＳＶ出力との間に２進加算器６１を設ける。
【００２６】
各チップは、ＴＳＶ入力からｎビットの２進ワードを取得し、２進数「１」を加算し、インクリメントされたｎビットの２進ワードをＴＳＶ出力に供給する２進加算器６１を含む。スタックの底部にある第１のチップにおけるＴＳＶ入力は、Ｖｓｓに接続されて、例えば２進数「．．００００」を表してよく、それゆえ、第２のチップは２進数「．．０００１」を受けることになり、第３のチップは「．．００１０」を受けることになり、以下同様となる。この手法は、スタック内の２ｎ個のダイまで一意的にアドレス指定することができる。スタック内の各チップにおけるＴＳＶ入力は、特定のチップがイネーブル／アドレス指定されるときに、専用の（ｄｅｄｉｃａｔｅｄ）チップイネーブル入力か、または受けたコマンド内の符号化されたチップＩＤフィールドのいずれかによって識別するために、（外部制御器で発生されるような）チップＩＤコードを供給する。この手法は、不連続ＴＳＶによって、または連続ＴＳＶおよび交互のダイ回転によって実施されるシリアルＴＳＶ接続を使用して実施されうる。
【００２７】
チップのスタック内で個々のチップを一意的に識別するために必要なオーバーヘッド（ｏｖｅｒｈｅａｄ）を、ＴＳＶ上でさらに節減するために、いくつかの実施形態は、図７および図８の例に示されるように、シリアル手法を使用する。３つの付加的なＴＳＶが、各チップ上に設けられる。２つの連続ＴＳＶが、リセット（Ｒｅｓｅｔ）およびクロック（ｃｌｏｃｋ）（Ｃｌｋ）を分配するために、すべてのチップを通して伝播する。イネーブル信号が、シリアル（不連続）ＴＳＶを通って、各チップ内の設定可能な（ｓｅｔａｂｌｅ）Ｄタイプフリップフロップ７１のイン（ｉｎ）およびアウト（ｏｕｔ）に経路設定される。フリップフロップ７１は、スタック内の前のチップからそのＤ入力端子においてＴＳＶ入力Ｅｉｎを受け、スタック内の次のチップに対するＴＳＶ出力Ｅｏｕｔにおいて、そのＱ出力を供給する。スタックの電源立ち上げにおいて、リセット入力が、ある期間の間、ハイ（ｈｉｇｈ）に保持され、２進カウンタ出力を「．．０００」にリセットし、Ｄタイプフリップフロップの出力を「１」にセットする。スタックの底部チップにけるＥｉｎ０入力は、ロー（ｌｏｗ）に保持される。次いで、リセット入力が、ハイの論理レベルからローの論理レベルに導かれる。
【００２８】
リセット入力がローに導かれた後の最初のクロック立ち上がりエッジにおいて、第１の（底部の）チップを除くスタック内の各チップにおける２進カウンタ７２がクロックされて「．．０００」から「．．００１」にインクリメントされる。Ｅｉｎ０は、カウンタがインクリメントするのを防止するローの論理レベルを有するので、第１のチップのカウンタ７２は、リセットの状態「．．０００」に留まる。同じクロックエッジにおいて、第１のチップ上のＤタイプフリップフロップのＱ出力が、「１」のセット状態から「０」に変わる。このＱ出力は、スタック内の第２のチップ上のＥｉｎ１入力に接続される、ＴＳＶ出力Ｅｏｕｔ０に供給される。第２のチップは、クロックの最初の立ち上がりエッジの間にＥｎ１入力上に論理「１」を有するので、カウンタは、「．．０００」から「．．００１」にインクリメントされている。クロックの最初の立ち上がりエッジに続いてＥｉｎ１がローに至った後、第２のチップ上のカウンタは、さらにインクリメントされることを防止され、「．．００１」に留まる。同様に、スタック内の第３のチップにおけるカウンタが、リセット入力のアサート停止に続くクロックの最初の２つの立ち上がりエッジにおいてインクリメントされ、「．．０１０」においてカウントを停止する。イネーブル信号Ｅｉｎのアサート停止は、後続のチップそれぞれにおけるカウントを禁止するために、クロックの立ち上がりエッジそれぞれにおいて、１つ上のレベルのチップスタックを通して伝播する。このようにして、スタック内の各チップが、ユニークチップＩＤ、すなわちそのカウンタ７２の出力を割り当てられる。この手法は、不連続ＴＳＶによって、または連続ＴＳＶおよび交互のダイ回転によって実施されるシリアルＴＳＶ接続を使用して実施されうる。
【００２９】
図９および図１０に示されるような実施形態は、シリアルに接続されたプロトコルを使用して伝達される初期化シーケンスを通して、スタック内のチップに一意的な識別子をもたらす。いくつかの実施形態では、プロトコルはまた、周期的に、または初期化の後に実施される背景の維持管理動作（ｂａｃｋｇｒｏｕｎｄ  ｍａｉｎｔｅｎａｎｃｅ  ｏｐｅｒａｔｉｏｎ）など、他の動作を支援する。いくつかの実施形態では、プロトコルは、さらに、チップの標準的な機能動作、例えばメモリチップの読み出し動作および書き込み動作を支援する。
【００３０】
シリアル接続プロトコルにおいて、コマンドは、スタック内の前のデバイスからスタック内の１つのデバイス内に受けられる。いくつかの実施形態では、受けたコマンドは、受信デバイス内にラッチされ、また、スタック内の次のデバイスに転送される。コマンドパケットの一例が、Ｔａｂｌｅ  ２（表２）に示される。
【００３１】
【表２】
2013504183.tif 000004
【００３２】
コマンドパケット内の各フィールドは、長さが正確に１バイトであってよく、または異なる長さを有してよい。各ビットが、１ビットの同期インターフェース上で連続的に伝送されてよく、または各フィールドが、単一のクロックエッジにおいて伝送されてよい。クロッキングは、クロック信号の１エッジを使用するシングルデータレート（ｓｉｎｇｌｅ  ｄａｔａ  ｒａｔｅ）（ＳＤＲ）か、またはクロックの両エッジを使用するダブルデータレート（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）（ＤＤＲ）のいずれかであってよい。コマンドは、コマンドがどのデバイスにアドレス指定されるかを表示するデバイスＩＤフィールドと、メモリ読み出しまたはメモリ書き込みなど、コマンドの種類を表示するコマンドフィールドと、コマンドによって決まる１つまたは複数の任意選択のアドレスフィールドと、コマンドによって決まる１つまたは複数の任意選択のデータフィールドとを含む。
【００３３】
コマンドが、デバイスＩＤフィールド内で表示される特定のデバイスにアドレス指定されるならば、いくつかの実施形態では、そのデバイス上に常駐するコマンド復号化／推進ロジック９１がコマンドをラッチし、実行するが、そのコマンドをスタック内の次のデバイスに転送する必要はない。また、いくつかの実施形態では、デバイスＩＤフィールドが、ブロードキャストコマンド（ｂｒｏａｄｃａｓｔ  ｃｏｍｍａｎｄ）、例えば「１１１１１１１１」を表示するために使用される。この場合は、コマンドは、各デバイス上のロジック９１によって実行される。いくつかの実施形態では、リセットの後、各デバイスは、コマンド、例えばブロードキャストセットデバイス（Ｂｒｏａｄｃａｓｔ  Ｓｅｔ  Ｄｅｖｉｃｅ）ＩＤコマンドを受ける準備ができている。ブロードキャストセットデバイスＩＤコマンドの一例が、Ｔａｂｌｅ  ３（表３）に示される。
【００３４】
【表３】
2013504183.tif 000005
【００３５】
ブロードキャストセットデバイスＩＤコマンド（いくつかの実施形態では、コマンドフィールド内で「１１１１１１１１」によって表示される）の受信において、デバイス内のロジック９１は、その内部デバイスＩＤレジスタを、パケットのデータフィールド内で見出される値にロードする。他の種類のコマンドパケットに対しては、ロジック９１は、コマンドパケットを変更せずに後続のデバイスに、正常に転送する。しかし、ブロードキャストセットデバイスＩＤコマンドに対しては、ブロードキャストセットデバイスＩＤコマンドパケットを変更せずに次のデバイスに転送するのではなく、ロジック９１は、コマンドを転送する前にデータフィールドをインクリメントする。例えば、外部制御器がデータフィールド内に値「００００００００」を有するコマンドを、ＴＳＶスタック内の最初のデバイスに送るならば、スタック内の最初のデバイスは、そのデバイスＩＤに対するこの値を取得し、値を「０００００００１」にインクリメントし、結果としてもたらされた、データフィールド内にインクリメントされた値を有するブロードキャストセットデバイスＩＤコマンドを次のデバイスに送る。スタック内の各デバイスは、コマンドを同じやり方で処理し、それゆえ、各デバイスは、一意的なデバイスＩＤ値を得る。
【００３６】
いくつかの実施形態では、シリアルパケットベースのプロトコルは、図９に見られるように、シングルビットデータ流（ｓｉｎｇｌｅ  ｂｉｔ  ｄａｔａ  ｓｔｒｅａｍ）を支援するために、わずか４つのＴＳＶを必要とする。これらは、データ入力Ｄおよびデータ出力Ｑのための不連続ＴＳＶ、コマンドストローブ入力ＣＳＩおよびコマンドストローブ出力ＣＳＯのための不連続ＴＳＶ、クロックＣｌｋのための連続ＴＳＶ、ならびにリセットＲ＊のための連続ＴＳＶを含む。
【００３７】
初期化において、制御器は、ブロードキャストセットデバイスＩＤコマンドを、スタック内の底部デバイスに送出し、コマンドが、スタック内で支援されるべきデバイスの最大数まで伝播するのに十分なクロックエッジを供給する。図１０は、スタック内の最初の３つのデバイスまでのブロードキャストセットデバイスＩＤコマンドのタイミングを示す。クロックは示されない。ＳＤＲクロッキングまたはＤＤＲクロッキングのいずれかが、使用されてよい。データ流は、パケット内の各バイトを伝達するために８クロックエッジが必要なシングルビット長（ｓｉｎｇｌｅ  ｂｉｔ  ｗｉｄｅ）、各バイトを伝達するために単一のクロックエッジが必要なバイト長、または任意の他の実際的な長さ（ｗｉｄｔｈ）であってよい。パケットの３フィールド内のデータが、１６進形式で示される。図示の例では、パケットは、次のデバイスに転送される前に、完全に受けられる。いくつかの実施形態では、受信デバイスは、前のデバイスからパケットを完全に受信し終える前に、パケットを次のデバイスに送信することを開始する。
【００３８】
チップＩＤ割当に続いて、上述の手法のうちのいずれかまたは別の方法によって、いくつかの実施形態における制御器は、いくつのデバイスがスタック内に存在するかを確定する。いくつかの実施形態では、各チップは、図１１に示されるように、連続ＴＳＶ接続を通して、一方向のデバイスＩＤバス、アドレスバスおよびコマンドバス、ならびに双方向のデータバスに、パラレルに接続される。制御器は、スタック内の可能性のあるダイそれぞれに対してメモリ内にいくつかの位置を書き込み、次いで、各ダイが実際に存在するかどうかを確定するために、位置を読み込む。いくつかの実施形態は、スタック内に存在するメモリデバイスの数を確定するために、図１１のパラレルバスアーキテクチャを使用して、図１２のコマンドシーケンスを使用する。
【００３９】
図１２は、ＳＤＲＡＭ、ＤＤＲ  ＳＤＲＡＭ、またはＬＰＤＤＲ  ＳＤＲＡＭなど、シンクロナスＤＲＡＭのためのコマンド、アドレス、およびデータのシーケンスを示す。クロックは、示されない。図１２の「コマンド」は、ＲＡＳ＊、ＣＡＳ＊、ＷＥ＊、およびＣＥ＊など、よく知られているＳＤＲＡＭ制御ピンを総称的に指す。デバイスＩＤバスは、ＴＳＶを通る接続を有する積層デバイスの動作を支援するための、従来のＤＲＡＭインターフェースに対する付加物である。例示を目的として、データバスは、８ビットバスとして示されるが、他のデータ長が適応されてよい。同様のコマンドシーケンスが、ＤＤＲ２  ＳＤＲＡＭ、ＤＤＲ３  ＳＤＲＡＭ、およびＮＡＮＤフラッシュメモリなど、他の形式のメモリに適用されてよい。
【００４０】
制御器は、デバイスＩＤ＝００（この例ではスタック内の最初のデバイス）を有するＤＲＡＭに対するバンクアクティベート（Ｂａｎｋ  Ａｃｔｉｖａｔｅ）（ＢＡ）コマンドで始まり、バンクアドレス０および行アドレス（Ｒｏｗ  Ａｄｄｒｅｓｓ）０（図では０、０として短縮される）を指定するアドレスビットを伴う、１シーケンスのコマンドを送る。バンク活性化プロセスが完了するのを可能にする期間の後、制御器は、デバイス０に対する書き込みコマンド（Ｗｒｉｔｅ  Ｃｏｍｍａｎｄ）（ＷＲ）を、バンクアドレス０および列アドレス（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ）０（図では０、０として短縮される）を指定するアドレスビットと共に送り、続いて、「５５」および「ＡＡ」を書き込まれた２バイトのデータのバースト（２  ｂｙｔｅ  ｂｕｒｓｔ  ｏｆ  ｄａｔａ）を送る。次いで、制御器は、制御器またはシステムによって支援される最大数まで、可能なデバイスＩＤそれぞれに対して、同様のＢＡコマンドおよびＷＲコマンドのペアを送出することを継続する。特定のデバイスＩＤがスタック内に存在しないならば、そのデバイスＩＤに対応するコマンドは、無視される。
【００４１】
書き込み動作が完了した後、制御器は、次いで、スタック内の可能性のあるデバイスそれぞれを読み出して、どのデバイスが実際に存在するのかを確定する。読み出しプロセスは、バンクアドレス０および行アドレス０（図では０、０として短縮される）を指定するアドレスビットと共に、デバイスＩＤ＝００（この例ではスタック内の最初のデバイス）を有するＤＲＡＭに対するバンクアクティベート（ＢＡ）コマンドで始まる。バンク活性化プロセスが完了するのを可能にする期間の後、制御器は、デバイス０に対する読み出しコマンド（ＲＤ）を、バンクアドレス０および列アドレス０（図では０、０として短縮される）を指定するアドレスビットと共に送る。ある期間の後、デバイス０は、期待されるデータ「５５」および「ＡＡ」をデータバス上に供給する。データバスは、いくつかの実施形態では、トライステートバス（ｔｒｉ−ｓｔａｔｅｄ  ｂｕｓ）である。
【００４２】
デバイスＩＤ＝０を有するデバイスが存在しないならば、データバスは、フローティングのままであり、制御器によるデータ読み出しは確定しない。バイト内の各ビットは、「５５」から「ＡＡ」までの推移において変化するので、データパターン「５５」および「ＡＡ」が使用される。フローティングデータバスがこのパターンを模倣することは、ほとんど不可能である。ノイズがパターンを模倣する可能性を更に低減するために、より長く、より複雑なパターンが使用されてよい。正しいパターンが検出されたならば、制御器は、デバイスが存在することを知る。次いで、制御器は、制御器またはシステムによって支援されるデバイスＩＤの最大数まで、読みだしシーケンスを継続する。例えば、いずれか１つの特定のデバイスＩＤが、予期されるデータを返さないならば、制御器は、ｎ個のデバイスが支援されるものと仮定すると、ｎ−１個のデバイスがスタック内に存在することを確定する。いくつかの実施形態では、制御器は、欠陥のあるダイを考慮に入れるために、すべての可能性のあるデバイスＩＤ数に関連するデバイスからデータを読み出すことを試みる。予期されるデータを返すことに失敗したデバイスの番号より大きな番号のデバイスが見出されたならば、その予定外の（ｉｎｔｅｒｖｅｎｉｎｇ）デバイスは、欠陥があるものとして記録されてよく、正常動作で使用されることはない。
【００４３】
ウェーハ作製プロセスが不連続ＴＳＶを可能にするならば、ダイ上のＴＳＶの位置は制約を受けない。プロセスが、上部ＴＳＶパッドと底部ＴＳＶパッドとの間の接続を分断することを許さないならば、いくつかの実施形態は、ダイ回転に基づく手法を使用する。例えば、矩形のダイは、交互に１８０°回転して積層されるが、特に、正方形または正方形に近いダイに対しては、９０°回転も可能である。シリアル接続は、上部ボール（ｔｏｐ  ｂａｌｌ）を持たない入力ＴＳＶを有する一方、出力ＴＳＶは、上部ボールを有する。上部パッドは、入力ＴＳＶに対して任意選択である一方、出力ＴＳＶは、底部パッドおよびシリコンスルーホールを含んでよく、または含まなくてよい。シリアル入力ＴＳＶは、チップの回転中心から等距離にあるシリアル出力と１８０°反対側に置かれ、それにより、シリアル出力の上部の上のボールは、チップが積層されると、上側のダイのシリアル入力ＴＳＶの底部パッドに接触する。下側のチップのシリアル入力ＴＳＶは、上のチップと接触することはない。ダイ回転を介して接続された２つのシリアルＴＳＶを含むＤＤＲタイプのＳＤＲＡＭのＴＳＶ領域に対するダイレイアウトの一例が、図１３に示される。ＴＳＶ領域は、両側に置かれたメモリのバンクと共に、チップの中心にある。
【００４４】
図１３の例示的アーキテクチャでは、２つの直列ＴＳＶ接続Ｓ０およびＳ１が設けられる。添字「ｏ」で指示される出力は、中実円で表示される上部ボールを有する。添字「ｉ」で指示される入力は、上部ボールを持たず、輪郭円（ｏｕｔｌｉｎｅ  ｃｉｒｃｌｅ）で表示される。これら２つの直列ＴＳＶ接続は、上述のチップＩＤ割当技術のうちのいずれかを支援することができる。代わりに、ジグザグＴＳＶ手法（図３および図４）または２進加算器手法（図６）の場合は、より多数のチップＩＤを支援するために、付加的な直列ＴＳＶ接続が設けられてよい。カウンタ手法（図７および図８）またはシリアルプロトコル手法（図９および図１０）に対して、クロックおよびリセットなど、必要なパラレルに分配された制御信号が、標準的なメモリ信号と共有されてよく、または連続ＴＳＶの専用のスタックによって供給されてよい。
【００４５】
図１３におけるＴＳＶの残りは、３２個のＤＱピンおよびバイト当たり１つのＤＱＳ／ＤＱＳ＊ペアを有するシンクロナスＤＤＲ  ＳＤＲＡＭタイプのインターフェースを表す。各ＤＱピンの機能は互換性があるので、交互のチップ回転は問題を生じない。１つのダイ上のＤＱ０は、次のダイ上のＤＱ３１に接続されるが、各ダイは、読み出しと書き込みとの両方に対して同じビットにアクセスする。同様に、２つのバンクアドレスビットＢＡ、１０の多重行／列アドレスビット（ｍｕｌｔｉｐｌｅｘｅｄ  ｒｏｗ／ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｂｉｔｓ）ＲＣＡ、および８つの行アドレスのみのビットＲＡが存在する。これらの群の中のビットもまた、互換性がある。また、リセット（Ｒ＊）、ＣＬＫ、ＣＬＫ＊、ＲＡＳ＊、ＣＡＳ＊、およびＷＥ＊を含む、それらの機能が互換性を持たない複数の一意的な信号が存在する。これらの信号は、対向する垂直ＴＳＶ接続において複製される。いくつかの実施形態では、制御器は、同じ機能に対応する両方の垂直ＴＳＶを、同一の信号で駆動する。各ダイは、ＴＳＶのうちの一方において信号を受け、他方を無視してよい。いくつかの実施形態では、ＴＳＶは、各ダイ上で共に短絡され、制御器は、単一の信号だけを駆動する。この手法は、装荷（ｌｏａｄｉｎｇ）を増加させ、所与の動作周波数に対して積層されうるチップ数を制限する可能性がある。いくつかの実施形態では、直列接続されたＴＳＶが、前述の一意的な信号のそれぞれに対して使用される。このことは、やはり、各ダイ上に２つのＴＳＶを必要とするが、制御器は、単一の信号だけを駆動する。各ダイ上に、２つのＴＳＶおよびＴＳＶ間の接続があるため、装荷は、当然ながらより高くなる。
【００４６】
また、ＤＩａ〜ＤＩｄで指定される４つのデバイスＩＤアドレスビットが、図１３のアーキテクチャに含まれる。各コマンドによって、制御器は、この例において、１６個までのデバイスのスタックを支援する４ビットデバイスＩＤを供給する。ビットＤＩａ〜ＤＩｄと一致するデバイスＩＤ（例えば、上で説明された技術のうちの１つによって割り当てられる）を有するデバイスだけが、コマンドを実行する。ＤＩビットは、ＤＲＡＭ制御信号と同じ方法で複製されていてよいが、このことは、合計で８つのＴＳＶを必要としたであろう。代わりに、ＤＩビット割当は、チップＩＤ割当に基づく。偶数のチップＩＤに対して、ＤＩａ、ＤＩｂ、ＤＩｃおよびＤＩｄ入力が、それぞれ、内部オンチップ信号ＤＩ０、ＤＩ１、ＤＩ２およびＤＩ３に割り当てられる。偶数のチップＩＤのデバイスに対して１８０°回転されたチップを表す、奇数のチップＩＤのデバイスに対して、ＤＩａ、ＤＩｂ、ＤＩｃおよびＤＩｄ入力が、それぞれ、ＤＩ３、ＤＩ２、ＤＩ１およびＤＩ０に割り当てられる。オンチップデバイスＩＤレジスタの最下位ビットによって制御される簡単なマルチプレクサ回路が、ＴＳＶ入力ＤＩａ、ＤＩｂ、ＤＩｃおよびＤＩｄに基づく内部のＤＩ０、ＤＩ１、ＤＩ２およびＤＩ３信号を供給するために使用される。任意のミッションモード（ｍｉｓｓｉｏｎ  ｍｏｄｅ）のＤＲＡＭ動作が発生する前に、デバイスＩＤが割り当てられなければならないので、この手法は、ＴＳＶ  を節減することができる。また、ＲＡＳ＊およびＣＡＳ＊など、他のＤＲＡＭピンは、デバイスＩＤに基づいてペア化され、割り当てられてよい。デバイスＩＤ割当において使用されるリセット（Ｒ＊）およびＣＬＫ／ＣＬＫ＊などのピンだけが、複製されるかまたはシリアルに接続される必要がある。
【００４７】
多数の積層デバイスが支援されるべきときには、パラレル接続されたアドレスバス、コマンドバス、およびデータバス上の装荷が、最大動作周波数を制限する可能性がある。この場合は、図１４に示されるように、適切なレジスタードロジック（ｒｅｇｉｓｔｅｒｅｄ  ｌｏｇｉｃ）１４１を含むシリアル・ポイントツーポイント・インターフェースを使用することが有利である。各デバイスは、隣接するデバイスを駆動しなければならないだけなので、装荷は著しく軽減され、より高速の動作が可能になる。制御器からの一方向の出力バスが、コマンド、アドレスおよび書き込みデータをスタック内の最初のデバイスに供給する。このバスは、シングルビットバス、バイト長バスまたは別の長さであってよい。クロックは、制御器によって供給される。このクロックは、シングルエンドクロック、または差動クロックであってよい。クロッキングは、ＳＤＲまたはＤＤＲであってよい。クロックは、コマンド／アドレス／書き込みデータバスに対してセンターアラインド（ｃｅｎｔｅｒ  ａｌｉｇｎｅｄ）であってよく、またはエッジアラインド（ｅｄｇｅ  ａｌｉｇｎｅｄ）であってよい。クロックは、図示のようにスタック内の各デバイスにおいて再生されてよく、またはスタック内のいくつかもしくはすべてのデバイスに対して、パラレルにバス接続されてよい。また、シリアルパケットベースのチップＩＤ割当バスに類似する機能を有する、コマンドストローブＣＳが含まれる。また、制御器は、図示のようにスタック内の各デバイスにおいて再生されてよく、またはスタック内のいくつかまたはすべてのデバイスに対してパラレルにバス接続されてよい、リセット信号を供給する。読み出しデータが、一方向読み出しデータバス上で、制御器に返される。また、この下流バス上に読み出しデータを供給するデバイスは、読み出しデータバースト（ｄａｔａ  ｂｕｒｓｔ）を線引きするために下流のデータストローブＤＳをアサートし、それにより、下のデバイスが、データを認識し、そのデータを制御器に向けて送る。通常、各デバイスは、上流経路および下流経路の両方に、フルクロックサイクルの待ち時間（ｌａｔｅｎｃｙ）を加える。それゆえ、制御器は、スタックの各レベルが、次の下方のレベルより２フルクロックサイクル遅れて、読み出しデータを供給することを予期する。
【００４８】
図１４に示される構成では、デバイスは、読み出しコマンドからある固定された待ち時間で、下流のバス上に読み出しデータを駆動することによって、読み出しコマンドに応答する。いくつかの実施形態では、制御器は、読み出しデータが下流の読み出しデータバス上に設置されるべきときを表示するために、上流のデータストローブをメモリスタックに供給する。このことは、読み出しデータおよび書き込みデータの転送が独立に制御され、同時に発生させることを可能にする。電源立ち上げ時に、制御器は、シリアルパケットベースのチップＩＤ割当に対する上述の方法と同じ方法で、上流のコマンド／アドレス／書き込みデータバスを使用して、デバイスＩＤを初期化することができる。次いで、制御器は、図１１のアーキテクチャに対して上で説明されたように、書き込みコマンドおよび読み出しコマンドを発送することができる。ＴＡＢＬＥ  ４（表４）は、メモリ内の場所に２バイトのパターン「５５、ＡＡ」を書き込み、次いでメモリ内の場所から２バイトのパターン「５５、ＡＡ」を読み出すための、コマンドのシーケンスを示す。簡単にするために、単一のコマンドが示されるが、ＤＲＡＭに対して、最初にバンク活性化コマンドを、次いで書き込みコマンドもしくは読み出しコマンドを含む２段階が必要とされてよい。ＮＡＮＤフラッシュデバイスに対するのと同様に、読み出しに対するページリード（Ｐａｇｅ  Ｒｅａｄ）コマンドと後続のバーストリード（Ｂｕｒｓｔ  Ｒｅａｄ）コマンド、または書き込みに対するデータロード（Ｄａｔａ  Ｌｏａｄ）と後続のページプログラム（Ｐａｇｅ  Ｐｒｏｇｒａｍ）が、必要である。ＴＡＢＬＥ  ４（表４）では、簡単化された単一の読み出しコマンドが、「００００００００」として符号化され、簡単化された単一の書き込みコマンドが、「０００００００１」として符号化される。
【００４９】
【表４】
2013504183.tif 000006
【００５０】
ＴＡＢＬＥ  ４（表４）における動作のシーケンスに続いて、制御器は、いくつのデバイスがスタック内に存在するかを確定する。いくつかの実施形態は、デバイスが読み出されないときに、不要なデータ（ｇａｒｂａｇｅ）が制御器に返されるのを防止する。いくつかの実施形態では、制御器は、スタック内の最後のデバイスにおけるレジスタに、スタック内のより高い存在しないデバイスからの下流入力をディスエーブルするように書き込むことができる。読み出しコマンドでアドレス指定されたデバイスだけが、データストローブＤＳをアサートする。より下のデバイスは、さらなるゲーティング（ｇａｔｉｎｇ）を行うことなく、受けた読み出しデータおよびストローブを単に通過させてよい。
【００５１】
いくつかの実施形態では、スタック内のすべてのデバイスは、どのデバイスが下流の読み出しデータ経路上にデータを設置するのかを確定するために、読み出しコマンドをモニターする。より高いデバイスからの読み出しデータが予期されるとき、スタック内のより低いデバイスだけが、下流の読み出しデータ経路の入力をイネーブルする。このことを正しいタイミングで達成するために、デバイスは、アドレス指定されたデバイスが、スタック内でより高いかまたはより低いかを、コマンド内のデバイスＩＤから確定する必要がある。アドレス指定されたデバイスが、より低いならば、経路は、引き続きディスエーブルされてよい。アドレス指定されたデバイスが、より高いならば、デバイスは、コマンド内のデバイスＩＤからそれ自体のデバイスＩＤを引き算し、次いで、その結果を２倍して、それ自体の読み出しデータ入力において現れる付加的な待ち時間（受けたコマンドと実際の読み出しデータとの間の遅延の付加的クロックサイクルの数）を確定する。合計の待ち時間は、計算された付加的待ち時間に、読み出しコマンドから読み出しデータまでの固定された待ち時間を加算することによって、または上流のデータストローブが供給されるならば、計算された付加的待ち時間に、上流のデータストローブから読み出しデータまでの固定された待ち時間を加算することによって、確定される。スタック内の各デバイスおよび制御器がこの動作を実施するならば、下流のデータストローブＤＳは不要である。制御器が、スタック内に物理的に存在するデバイスＩＤにコマンドを送るだけであるものと仮定すると、より上のデバイスは、それ自体をアドレス指定されたときに、読み出しデータを下流に送るだけである。
【００５２】
欠陥のあるＴＳＶ接続は、チップＩＤが適切に割り当てられるのを妨げるという可能性が存在する。一般に、チップＩＤ割当のために設けられるＴＳＶの数は、アドレス、データおよび制御のために設けられるＴＳＶの数に比べると少ない。数百、おそらくは一千の台のＴＳＶが、いくつかの用途において予期される。チップＩＤ割当は、わずか３つのＴＳＶを必要とする。それゆえ、冗長なチップＩＤ割当のＴＳＶを提供する相対的コストは大きくなく、それゆえ、ハミング符号（Ｈａｍｍｉｎｇ  ｃｏｄｅ）など、一般的な誤り訂正符号が、いくつかの実施形態において、欠陥のあるＴＳＶの問題を解決するために適用される。
【００５３】
図１５は、本発明の例示的実施形態による２／３投票ロジックを図で示す。ｉｎａ、ｉｎｂ、およびｉｎｃで指定される３つの別個のＴＳＶ入力が、同じディジタルデータに対して３つの経路を提供する。誤りがない場合は、３つのＴＳＶ入力すべてが、任意の所与の時点で同じ論理レベルを有する。３つのＴＳＶ入力すべてが論理０であるならば、ＮＡＮＤゲート１５１〜１５３はすべて、論理１を出力し、ＮＡＮＤゲート１５４は、論理０を出力する。３つのＴＳＶ入力すべてが論理１であるならば、ＮＡＮＤゲート１５１〜１５３はすべて、論理０を出力し、ＮＡＮＤゲート１５４は、論理１を出力する。
【００５４】
しかし、ＴＳＶ入力のうちのいずれか１つが、（例えば、前のダイからのＴＳＶ接続における欠陥によって）不良であれば、２／３投票ロジックが、誤りを訂正する。例えば、欠陥のあるＴＳＶ接続が、１つのＴＳＶ入力を基板に短絡させてＶｓｓ、すなわち論理０レベルを保持させる。他の２つのＴＳＶ入力が論理１レベルである状態において、ＮＡＮＤゲート１５１〜１５３のうちの１つが、両入力に論理１を有し、それゆえ、その出力は、論理０になる。このことが、論理０入力をＮＡＮＤゲート１５４に供給し、ＮＡＮＤゲート１５４に論理１を出力させる。反対に、ＴＳＶ入力のうちの２つが論理０であり、第３のＴＳＶ入力が、欠陥があって論理１であれば、ＮＡＮＤゲート１５１〜１５３はすべて、ＮＡＮＤゲート１５４に論理１を出力し、ＮＡＮＤゲート１５４に論理０を出力させる。
【００５５】
ＮＡＮＤゲート１５４によって欠陥が訂正された論理出力は、内部で使用されてよく、または、スタック内の次のダイに供給される、ｏｕｔａ、ｏｕｔｂ、およびｏｕｔｃで指定された３つの別個のＴＳＶ出力に供給されてよい。したがって、クロック信号接続を含む任意の信号接続は、単一の欠陥のあるＴＳＶの影響を受けない。より長い（ｗｉｄｅｒ）データフィールドに対しては、より効率的なハミングの誤り訂正が使用されてよい。
【００５６】
例えば、図１１に示されるように、各チップが、垂直ＴＳＶ接続を通して、一方向のデバイスＩＤバス、アドレスバス、およびコマンドバス、ならびに双方向のデータバスにパラレルに接続されるならば、デバイスＩＤは、誤りがなくなるはずである。それゆえ、いくつかの実施形態は、投票ロジックまたは他のハードウェアの誤り訂正を、デバイスＩＤバスに適用する。
【００５７】
シリアルパケットベースのチップＩＤ割当を介してチップＩＤを割り当てた後、シリアルパケットインターフェースは、他の診断コマンドを送るために使用されてよい。特に、これらの経路に欠陥のあるＴＳＶが存在しないことを保証するために、アドレスバスおよびコマンドバスを試験することが望ましい。いくつかの実施形態は、付加的なシリアルコマンド、例えば、ＴＡＢＬＥ  ５（表５）に示されるような「１００００００１」および「１０００００１０」を、スタック内の各デバイスに供給し、アドレスバスおよびコマンドバス上のデータを受けて、そのデータをデータバス上に出力するように、デバイスを教示する。データバスは、通常、アドレスバスおよびコマンドバスよりずっと広いので、アドレスビットおよびコマンドビットは、それぞれ、多重データバスピンに送られてよい。個々のアドレスビットまたは制御ビットに供給されたパターンと同一のデータパターンが少なくとも１つのデータバスビットに現れるならば、アドレス指定されたチップに入力されたそのアドレスビットまたは制御ビットは機能している。シンクロナスインターフェースの場合、この方法はまた、クロック入力に適用されてよい。アドレスビットまたは制御ビットの入力が、１つまたは複数のデータバスビットに対して適正に機能することが示されるが、アドレスビットまたは制御ビットの入力に関連する１つまたは複数の他のデータバスビットが、そのパターンを出力しないならば、それらのデータバスビットは欠陥がある。コマンド「１００００００１」および「１０００００１０」は継続するので、それらのコマンドは、試験が完了した後、コマンド「１０００００００」でクリアされる必要がある。最後に、スタック内の各チップは、書き込みデータ入力に対して試験されるべきである。このことは、前段階でアドレス入力およびコマンド入力ならびにデータ出力を確認した後、正常なアドレスバス、コマンドバスおよびデータバスにわたって遂行されてよい。標準的なデータ書き込みと、後続のデータ読み出しとが、実施されてよい。書き込まれたデータと読み出されたデータとの間に差違が存在するならば、データを読み出すために必要な経路は、すでに確認されているので、その差違は、欠陥のあるデータ入力バッファが結果としてもたらしたものに違いない。
【００５８】
【表５】
2013504183.tif 000007
【００５９】
いくつかの実施形態は、冗長なアドレスバス、制御バスおよびデータバスのＴＳＶを提供し、それにより、欠陥のあるＴＳＶはディスエーブルされ、冗長なＴＳＶで置き換えられてよい。このことは、いくつかの実施形態では、図９および図１０のシリアルパケットインターフェースにわたって送られるコマンドによって制御される。いくつかの実施形態は、不良のバスビットの位置を修理インデックスレジスタ（ｒｅｐａｉｒ  ｉｎｄｅｘ  ｒｅｇｉｓｔｅｒ）に書き込み、それにより、不良ビットはタグを付けられ、迂回されてよい。例えば、Ｎビットのアドレスバスに対して、アドレスビット４が不良であるならば、スキップアドレスビットコマンド（Ｓｋｉｐ  Ａｄｄｒｅｓｓ  Ｂｉｔ  ｃｏｍｍａｎｄ）「１００００１１０」（ＴＡＢＬＥ  ５（表５）参照）が、データフィールド「０００００１００」と共に送出されるであろう。このコマンドが実行され、値が修理インデックスレジスタに書き込まれた後、アドレス入力０〜３がＴＳＶ  ０〜ＴＳＶ  ３によって提供され、ＴＳＶ  ４は迂回され、アドレスビット４〜（Ｎ−２）がＴＳＶ  ５〜ＴＳＶ  （Ｎ−１）によって提供され、一方、アドレスビット（Ｎ−１）が予備のＴＳＶによって提供される。全バスに対して単一の予備のＴＳＶを提供する代わりに、種々の実施形態は、バスの複数のサブセットのそれぞれに１つまたは複数の予備のＴＳＶを割り当てる。すべての適用可能なスキップアドレスビットコマンドが、スタック内のすべてのチップに提供され、それにより、すべてのチップは、究極的には、同一のＴＳＶ構成を使用する。いくつかの実施形態では、スタック内の制御器およびチップは、すべての使用されない、欠陥のあるＴＳＶをフローティングにしておくので、欠陥が短絡回路による場合に、電力が浪費されることはない。
【００６０】
いくつかの実施形態は
ａ）  上面および底面を有するほぼ平らなダイと、
ｂ）  上部金属層および底部金属層を含む、ダイの上面の上に配置された絶縁層によって分離された複数の金属相互接続層と、
ｃ）  ダイの底面から上部金属層より低い金属層まで延び、上部金属層より低い金属層と電気的に接触するＳｉ貫通電極（ＴＳＶ）と、
ｄ）  ダイの底面の上に配置され、Ｓｉ貫通電極と電気的に接触する底部金属パッドと、
ｅ）  金属層より高く、上部金属層より低い金属相互接続層によってＳｉ貫通電極の上に形成された上部金属パッドと
を含む半導体デバイスを提供する。いくつかの実施形態では、上部金属パッドは、上部金属層で形成される。いくつかの実施形態では、上部金属層より低い金属層は、底部金属層である。いくつかの実施形態では、はんだボールが、上部金属パッドに貼付される。いくつかの実施形態では、底部金属パッドが、回路入力に接続される。いくつかの実施形態では、上部金属パッドが、回路出力に接続される。いくつかの実施形態は、Ｓｉ貫通電極、上部金属パッドおよび底部金属パッドとほぼ同一の、１つまたは複数のＳｉ貫通電極、上部金属パッドおよび底部金属パッドを含む。
いくつかの実施形態は、ダイの底面に配置された底部金属パッドと、金属層より高く上部金属層より低い金属相互接続層で形成された上部金属パッドと、底部金属パッドから上部金属パッドまで延びるＳｉ貫通電極とを有する直線的な垂直の接続を含む。
【００６１】
いくつかの実施形態は、各デバイスが
ａ）  上面および底面を有するほぼ平らなダイと、
ｂ）  上部金属層および底部金属層を含む、ダイの上面の上に配置された絶縁層によって分離された複数の金属相互接続層と、
ｃ）  ダイの底面から上部金属層より低い金属層まで延び、上部金属層より低い金属層と電気的に接触するＳｉ貫通電極（ＴＳＶ）と、
ｄ）  ダイの底面の上に配置され、Ｓｉ貫通電極と電気的に接触する底部金属パッドと、
ｅ）  金属層より高く、上部金属層より低い金属相互接続層によってＳｉ貫通電極の上に形成された上部金属パッドと
を含み、
スタック内の隣接するデバイスが、１つのデバイスの上部金属パッドから別のデバイスの底部金属パッドまで接続される、スタック内に取り付けられた複数の半導体デバイスを提供する。
【００６２】
いくつかの実施形態では、隣接するデバイスが、はんだボールで接続される。いくつかの実施形態では、デバイスは同一である。
【００６３】
いくつかの実施形態は、底部パッドと、上部パッドと、上部パッドおよび底部パッドを電気的に接続する導電材料で満たされたスルーホールとをそれぞれ有する複数のＳｉ貫通電極（ＴＳＶ）を含み、
ａ）  第１のＴＳＶおよび第２のＴＳＶが、半導体デバイスの平面に垂直な回転軸から等距離に置かれ、ある回転角度だけ隔てられ、
ｂ）  第３のＴＳＶおよび第４のＴＳＶが、その回転軸から等距離に置かれ、その回転角度だけ隔てられ、第３のＴＳＶが第２のＴＳＶに電気的に接続され、
ｃ）  第５のＴＳＶおよび第６のＴＳＶが、その回転軸から等距離に置かれ、その回転角度だけ隔てられ、第５のＴＳＶが第４のＴＳＶに電気的に接続され、
半導体デバイスが、第４のＴＳＶおよび第６のＴＳＶに接続されたチップＩＤ回路をさらに含む、ほぼ平らな半導体デバイスを提供する。いくつかの実施形態では、回転角度は１８０°である。いくつかの実施形態は、第１、第２、第３および第５のＴＳＶそれぞれの上部パッドに貼付されたはんだボールを含む。
【００６４】
いくつかの実施形態は、スタック内に取り付けられた３つ以上のほぼ平らな半導体デバイスを提供し、各デバイスが、底部パッドと、上部パッドと、上部パッドおよび底部パッドを電気的に接続する導電材料で満たされたスルーホールとをそれぞれ有する複数のＳｉ貫通電極（ＴＳＶ）を含み、各デバイスが
ａ）  第１のＴＳＶおよび第２のＴＳＶが、半導体デバイスの平面に垂直な回転軸から等距離でかつ反対側に置かれ、
ｂ）  第３のＴＳＶおよび第４のＴＳＶが、その回転軸から等距離でかつ反対側に置かれ、第３のＴＳＶが第２のＴＳＶに電気的に接続され、
ｃ）  第５のＴＳＶおよび第６のＴＳＶが、その回転軸から等距離でかつ反対側に置かれ、第５のＴＳＶが第４のＴＳＶに電気的に接続される段階
を含み、
デバイスが、
ｄ）  スタックの底部の上の第１のデバイスの、第１および第２のＴＳＶの底部パッドが、第１の論理レベルに接続され、第１のデバイスの第４および第６のＴＳＶの底部パッドが、第１の論理レベルと反対の第２の論理レベルに接続され、
ｅ）  回転されて、第１のデバイスの上部の上に設置された第２のデバイスの第１、第２、第４および第６のＴＳＶの底部パッドが、はんだボールで、第１デバイスの第２、第１、第３および第５の上部パッドに、それぞれ、接続され、
ｆ）  第１のデバイスと同じ向きを有し、第２のデバイスの上部の上に設置された第３のデバイスの第１、第２、第４および第６のＴＳＶの底部パッドが、はんだボールで、第２のデバイスの第２、第１、第３および第５の上部パッドに、それぞれ、接続される、
スタック内に取り付けられる。
【００６５】
いくつかの実施形態は、
ａ）  スタック内の第１のデバイス上の、第１の複数のシリアルＳｉ貫通電極（ＴＳＶ）入力に、論理レベルを供給する段階と、
ｂ）  第１デバイス内で、第１の複数のＴＳＶ入力上の論理レベルを受け、受けた論理レベルをスクランブルし、スクランブルされた、受けた論理レベルを、スタック内の第２のデバイス上の第１の複数のシリアルＴＳＶ入力に接続された第１の複数のＴＳＶ出力に供給する段階と、
ｃ）  第２デバイス内で、第１の複数のＴＳＶ入力上の論理レベルを受け、受けた論理レベルをスクランブルし、スクランブルされた、受けた論理レベルを、スタック内の第３のデバイス上の第１の複数のシリアルＴＳＶ入力に接続された第１の複数のＴＳＶ出力に供給する段階と、
ｄ）  第３デバイス内で、論理レベルを、第１の複数のＴＳＶ入力上に受ける段階と、
ｅ）  デバイスＩＤを供給するために、受けた論理レベルを、第１、第２および第３のデバイスのそれぞれの中で使用する段階と
を含む、半導体デバイスのスタック内でデバイスＩＤを設定する方法を提供する。
いくつかの実施形態では、第１、第２および第３のデバイスは同一である。いくつかの実施形態では、デバイスのそれぞれの上のシリアルＴＳＶ出力は、対応するＴＳＶ入力と同じ、デバイスの表面に垂直な軸上に置かれる。いくつかの実施形態では、シリアルＴＳＶ出力は、対応するＴＳＶ入力のデバイスの表面に垂直な軸から、デバイスの中心回りに１８０°回転されたデバイスの表面に垂直な軸上に置かれる。いくつかの実施形態では、スクランブルする段階は、第１のシリアルＴＳＶ入力上で受けた論理レベルを第２のシリアルＴＳＶ出力に接続する段階と、第２のシリアルＴＳＶ入力上で受けた論理レベルを第３のシリアルＴＳＶ出力に接続する段階とを含む。いくつかの実施形態では、シリアルＴＳＶ入力は、各デバイス内で、シリアルＴＳＶ出力に直接接続される。いくつかの実施形態では、第１、第２および第３のデバイスそれぞれの中に受けた論理レベルは、デバイスＩＤを供給するために符号化される。
【００６６】
いくつかの実施形態は、
ａ）  符号化された論理レベルを、スタック内の第１のデバイス上の第１の複数のシリアルＳｉ貫通電極（ＴＳＶ）入力に供給する段階と、
ｂ）  第１のデバイス内で、符号化された論理レベルを、第１の複数のシリアルＴＳＶ入力上に受け、固定されたパラメータを符号化された論理レベルに加算し、結果としてもたらされた論理レベルを、スタック内の第２のデバイス上の第１の複数のシリアルＴＳＶ入力に接続された第１の複数のＴＳＶ出力に供給する段階と、
ｃ）  第２のデバイス内で、符号化された論理レベルを、第１の複数のシリアルＴＳＶ入力上に受け、固定されたパラメータを符号化された論理レベルに加算し、結果としてもたらされた論理レベルを、スタック内の第３のデバイス上の第１の複数のシリアルＴＳＶ入力に接続された第１の複数のシリアルＴＳＶ出力に供給する段階と、
ｄ）  第３のデバイス内で、論理レベルを、第１の複数のシリアルＴＳＶ入力上に受ける段階と、
ｅ）  デバイスＩＤを供給するために、受けた論理レベルを、第１、第２および第３のデバイスそれぞれの中で使用する段階と
を含む、半導体デバイスのスタック内でデバイスＩＤを設定する方法を提供する。
いくつかの実施形態では、固定されたパラメータは１である。いくつかの実施形態では、第１、第２および第３のデバイスは同一である。いくつかの実施形態では、シリアルＴＳＶ入力およびシリアルＴＳＶ出力は、デバイスの平面に垂直な共通軸上の、デバイスの反対側に置かれる。いくつかの実施形態では、シリアルＴＳＶ出力は、対応するＴＳＶ入力のデバイスの表面に垂直な軸から、デバイスの中心回りに１８０°回転されたデバイスの表面に垂直な軸上に置かれる。
【００６７】
いくつかの実施形態は、
ａ）  カウンタをリセットする段階と、
ｂ）  カウンタイネーブル信号を次のデバイスに対してアサートする段階と、
ｃ）  カウンタイネーブル信号を前のデバイスから受ける段階と、
ｄ）  前のデバイスからのカウンタイネーブル信号がアサートされている間、カウンタをクロック信号のエッジにおいてインクリメントする段階と、
ｅ）  前のデバイスからのカウンタイネーブル信号がアサート停止にされるときに発生するクロック信号のエッジに続いて、次のデバイスへのカウンタイネーブル信号をアサート停止にする段階と、
ｆ）  カウンタ出力をデバイスＩＤとして供給する段階と
を含む、半導体デバイス内でデバイスＩＤを設定する方法を提供する。
いくつかの実施形態では、クロックのエッジは、クロックの立ち上がりエッジである。いくつかの実施形態では、次のデバイスへのカウンタイネーブル信号は、フリップフロップによって供給される。
【００６８】
いくつかの実施形態は、
ａ）  各ペアが、デバイスの第１の表面上の第１の端子と、第１の表面の反対側の、デバイスの第２の表面上の第２の端子とを有し、第１および第２の端子がＳｉ貫通電極（ＴＳＶ）によって電気的に接続される、データバス端子の複数のペアと、
ｂ）  各ペアが、デバイスの第１の表面上の第１の端子と、デバイスの第２の表面上の第２の端子とを有し、第１および第２の端子がＳｉ貫通電極（ＴＳＶ）によって電気的に接続される、制御端子の複数のペアと、
ｃ）  各ペアが、デバイスの第１の表面上の第１の端子と、デバイスの第２の表面上の第２の端子とを有し、第１の端子がＳｉ貫通電極（ＴＳＶ）に電気的に接続される、シリアル端子の複数のペアと、
ｄ）  データバス端子に電気的に接続された複数のデータ出力バッファと、
ｅ）  データバス端子に電気的に接続された複数のデータ入力バッファと、
ｆ）制御端子に電気的に接続された制御回路と、
ｇ）  シリアル端子の各ペアの選択された端子に電気的に接続された入力、およびシリアル端子の各ペアの、選択された端子以外の端子に電気的に接続された出力を有するデバイスＩＤ回路と
を含む、デバイスのスタック内の相互接続のために構成された半導体メモリデバイスを提供する。
いくつかの実施形態では、シリアル端子の各ペアの第１の端子および第２の端子は、第１の表面および第２の表面にほぼ垂直な共通軸上に置かれる。いくつかの実施形態では、シリアル端子の各ペアの第１の端子は、シリアル端子の各ペアの第２の端子を貫通する、デバイスの第１の表面および第２の表面に垂直な軸から、デバイスの中心を通る、デバイスの第１の表面および第２の表面に垂直な軸回りに１８０°回転された軸上に置かれる。いくつかの実施形態では、デバイスＩＤ回路は、加算器を備える。いくつかの実施形態では、デバイスＩＤ回路は、カウンタを備える。いくつかの実施形態では、デバイスＩＤ回路は、シリアルコマンドパケットデコーダを備える。いくつかの実施形態では、デバイスＩＤ回路の入力は、シリアル端子の複数のペアの第１の端子に、電気的に接続される。
【００６９】
いくつかの実施形態は、
ａ）  各ペアが、デバイスの第１の表面上の第１の端子とデバイスの第２の表面上の第２の端子とを有し、第１の端子がＳｉ貫通電極（ＴＳＶ）に電気的に接続される、上流のシリアル端子の複数のペアと、
ｂ）  各ペアが、デバイスの第１の表面上の第１の端子とデバイスの第２の表面上の第２の端子とを有し、第１の端子がＳｉ貫通電極（ＴＳＶ）に電気的に接続される、下流のシリアル端子の複数のペアと、
ｃ）  上流のシリアル端子の各ペアの選択された端子に電気的に接続された複数のコマンド入力バッファ、および上流のシリアル端子の各ペアの、選択された端子以外の端子に電気的に接続された複数のコマンド出力バッファと、
ｄ）  下流のシリアル端子の各ペアの選択された端子に電気的に接続された複数のデータ入力バッファ、および下流のシリアル端子の各ペアの、選択された端子以外の端子に電気的に接続された複数のデータ出力バッファと、
ｅ）  複数のコマンド入力バッファに電気的に接続された制御回路と、
ｆ）  複数のコマンド入力バッファに電気的に接続されたデバイスＩＤ回路と、
ｇ）  複数のデータ入力バッファに接続されたデータ入力バッファディスエーブル回路と
を含む、デバイスのスタック内で相互接続するように構成された半導体メモリデバイスを提供する。
いくつかの実施形態では、上流および下流のシリアル端子との各ペアの第１の端子および第２の端子は、第１の表面および第２の表面にほぼ垂直な共通軸上に置かれる。いくつかの実施形態では、上流および下流のシリアル端子との各ペアの第１の端子は、上流および下流のシリアル端子との各ペアの第２の端子を貫通する、デバイスの第１の表面および第２の表面に垂直な軸から、デバイスの中心を通る、デバイスの第１の表面および第２の表面に垂直な軸回りに１８０°回転された軸上に置かれる。いくつかの実施形態では、データ入力バッファディスエーブル回路は、メモリデバイスのスタック内の最後のメモリデバイスを表示し、複数のデータ入力バッファをディスエーブルするように設定されたレジスタを備える。いくつかの実施形態では、データ入力バッファディスエーブル回路は、複数のデータ入力バッファを選択的にディスエーブルするために、制御回路によって受けたコマンド内の対象デバイスのアドレスを、デバイスＩＤ回路によって供給されたデバイスＩＤと比較する。いくつかの実施形態では、複数のデータ入力バッファは、対象デバイスのアドレスがデバイスの上流にあるとき、ディスエーブルされる。
【００７０】
いくつかの実施形態は、
ａ）  スタック内の第１デバイス上の第１の複数のシリアルＳｉ貫通電極（ＴＳＶ）入力に、論理レベルを供給する段階と、
ｂ）  第１デバイス内で、第１の複数のＴＳＶ入力上に論理レベルを受け、受けた論理レベルをスクランブルし、スクランブルされた、受けた論理レベルを、スタック内の第２のデバイス上の第１の複数のシリアルＴＳＶ入力に接続された第１の複数のＴＳＶ出力に供給する段階と、
ｃ）  第２デバイス内で、第１の複数のＴＳＶ入力上に論理レベルを受け、受けた論理レベルをスクランブルし、スクランブルされた、受けた論理レベルを、スタック内の第３のデバイス上の第１の複数のシリアルＴＳＶ入力に接続された第１の複数のＴＳＶ出力に供給する段階と、
ｄ）  第３デバイス内で、第１の複数のＴＳＶ入力上に論理レベルを受ける段階と、
ｅ）  第１、第２または第３のデバイスのうちの１つを選択するために、受けた論理レベルを、第１、第２および第３のデバイスそれぞれの中で使用する段階と
を含む、半導体デバイスのスタック内の半導体デバイスを選択する方法を提供する。
いくつかの実施形態では、第１、第２および第３のデバイスは同一である。いくつかの実施形態では、デバイスのそれぞれの上のシリアルＴＳＶ出力は、対応するＴＳＶ入力と同じ、デバイスの表面に垂直な軸上に置かれる。いくつかの実施形態では、シリアルＴＳＶ出力は、対応するＴＳＶ入力のデバイスの表面に垂直な軸から、デバイスの中心回りに１８０°回転されたデバイスの表面に垂直な軸上に置かれる。いくつかの実施形態では、スクランブルする段階は、第１のシリアルＴＳＶ入力上で受けた論理レベルを第２のシリアルＴＳＶ出力に接続する段階と、第２のシリアルＴＳＶ入力上で受けた論理レベルを第３のシリアルＴＳＶ出力に接続する段階とを含む。いくつかの実施形態では、スクランブルする段階が、第１のシリアルＴＳＶ入力上で受けた論理レベルを第２のシリアルＴＳＶ出力に接続する段階と、第２のシリアルＴＳＶ入力上で受けた論理レベルを第３のシリアルＴＳＶ出力に接続する段階とを含み、第１のデバイスの第１のシリアルＴＳＶ入力が、第１の論理レベルを受け、第１のデバイスの第２のシリアルＴＳＶ入力が、第１の論理レベルと反対の第２の論理レベルを受ける。いくつかの実施形態では、スクランブルする段階は、第１のシリアルＴＳＶ入力上で受けた論理レベルを第２のシリアルＴＳＶ出力に接続する段階と、第２のシリアルＴＳＶ入力上で受けた論理レベルを第３のシリアルＴＳＶ出力に接続する段階とを含み、第１のデバイスの第１のシリアルＴＳＶ入力が第１の論理レベルを受け、第１のデバイスの第２のシリアルＴＳＶ入力が第１の論理レベルと反対の第２の論理レベルを受け、第１、第２および第３のデバイスそれぞれの中に受けた論理レベルがスクランブルされて、温度計コードを形成する。いくつかの実施形態では、シリアルＴＳＶ入力は、各デバイス内でシリアルＴＳＶ出力に直接接続される。いくつかの実施形態では、第１、第２および第３のデバイスそれぞれの中に受けた論理レベルは、デバイスのスタック内のデバイスの位置を表す。いくつかの実施形態では、第１、第２および第３のデバイスそれぞれの中に受けた論理レベルは、デバイスのスタック内のデバイスの位置を表し、符号化されてデバイスＩＤを提供する。いくつかの実施形態では、第１、第２および第３のデバイスそれぞれの中に受けた論理レベルは、デバイスのスタック内のデバイスの位置を表し、デバイスアドレスを含むコマンドが供給され、どのデバイスがコマンドを実行するべきかを確定するために、デバイスアドレスが、第１、第２および第３のデバイスそれぞれの中の論理レベルと比較される。いくつかの実施形態では、第１、第２および第３のデバイスそれぞれの中に受けた論理レベルは、デバイスのスタック内のデバイスの位置を表し、デバイスアドレスを含むコマンドが供給され、どのデバイスがコマンドを実行するべきかを確定するために、デバイスアドレスが、第１、第２および第３のデバイスそれぞれの中の論理レベルと比較され、単一のデバイスだけが、コマンドを実行する。
【００７１】
本発明の例示的実施形態が、詳細に上で説明されたが、このことは、本発明の範囲を限定するものではなく、本発明は、多様な実施形態において実施されてよい。
【符号の説明】
【００７２】
３１  底部パッド
６１、７２  ２  進加算器
７１  Ｄタイプフリップフロップ
９１  コマンド復号化／推進ロジック
１４１  レジスタードロジック
１５１、１５２、１５３、１５４  ＮＡＮＤゲート
【図１】
2013504183.tif 000008
【図２】
2013504183.tif 000009
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013504183.tif 000014
【図８】
2013504183.tif 000015
【図９】
2013504183.tif 000016
【図１０】
2013504183.tif 000017
【図１１】
2013504183.tif 000018
【図１２】
2013504183.tif 000019
【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成24年3月5日(2012.3.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、複数の構成要素の金属層を含む、アクティブ回路および相互接続層と、
前記アクティブ回路および相互接続層から、前記アクティブ回路および相互接続層と反対側の、前記基板の表面まで、前記基板を通して延びる複数のバイアと、
前記基板上に設けられ、それぞれ、前記バイアと軸方向に整列され、前記バイアに電気的に接続された複数のボンドパッドと、
前記アクティブ回路および相互接続層上に設けられた複数の端子と
を備え、前記端子が、それぞれ、前記バイアと軸方向に整列され、前記端子の第１のサブセットが前記関連するバイアに電気的に接続され、前記端子の第２のサブセットが、前記関連する軸方向に整列されたバイアに対して電気的に異なるノードとして設けられた１つの前記端子を含む、集積回路装置。
【請求項２】
前記１つの端子が、前記アクティブ回路および相互接続層の中の回路の出力であり、前記関連する軸方向に整列されたバイアが、前記回路の入力である、請求項１に記載の集積回路装置。
【請求項３】
前記回路がディジタルラッチ回路（ｄｉｇｉｔａｌ  ｌａｔｃｈｉｎｇ  ｃｉｒｃｕｉｔ）である、請求項２に記載の集積回路装置。
【請求項４】
前記第２のサブセットが、前記回路の個別の出力として設けられた複数の前記端子を含み、個々に関連する軸方向に整列されたバイアが、前記回路の個別の入力である、請求項２に記載の集積回路装置。
【請求項５】
前記入力が、前記集積回路装置を識別する信号を伝達する、請求項４に記載の集積回路装置。
【請求項６】
前記回路がディジタル加算器回路である、請求項５に記載の集積回路装置。
【請求項７】
前記第２のサブセットが、前記アクティブ回路および相互接続層を通して、個別の端子から軸方向にオフセットされた前記バイアのうちの個別のバイアに接続された複数の前記端子を含む、請求項１に記載の集積回路装置。
【請求項８】
前記第１のサブセットが、前記アクティブ回路および相互接続層を通して、前記１つの端子から軸方向にオフセットされた前記バイアのうちの１つに接続された、前記端子のうちの１つを含む、請求項７に記載の集積回路装置。
【請求項９】
前記第２のサブセットの前記端子、および前記第１のサブセットの前記端子が、前記集積回路装置を識別する信号を伝達する、請求項８に記載の集積回路装置。
【請求項１０】
集積回路のスタックを形成するように配列された請求項１に記載の複数の集積回路を備え、
前記集積回路のうちの１つの前記端子が、それぞれ、前記スタック内の前記１つの集積回路に隣接する前記集積回路の別の前記ボンドパッドに電気的に接続される、集積回路装置。
【請求項１１】
前記アクティブ回路および相互接続層が、ディジタルデータ記憶装置を共同で実施するように構成される、請求項１０に記載の集積回路装置。
【請求項１２】
請求項１０に記載の集積回路装置を備え、
電子回路が、前記１つの集積回路の前記ボンドパッドに結合されて、前記電子回路と前記集積回路のスタックとの間の信号伝達を可能にする、電子システム。
【請求項１３】
前記アクティブ回路および相互接続層が、ディジタルデータ記憶装置を共同で実施するように構成され、前記電子回路が、前記ディジタルデータ記憶装置にアクセスするための制御器を含む、請求項１２に記載のシステム。
【請求項１４】
半導体デバイスのスタック内で半導体デバイスを選択する方法であって、
ａ）  スタック内の第１のデバイス上の第１の複数のシリアルＳｉ貫通電極（ＴＳＶ）入力に論理レベルを供給する段階と、
ｂ）  前記第１のデバイス内で、前記論理レベルを前記第１の複数のＴＳＶ入力上に受け、前記受けた論理レベルをスクランブルし、前記スクランブルされ、受けた論理レベルを、前記スタック内の第２のデバイス上の第１の複数のシリアルＴＳＶ入力に接続された第１の複数のＴＳＶ出力に供給する段階と、
ｃ）  前記第２のデバイス内で、前記論理レベルを前記第１の複数のＴＳＶ入力上に受け、前記受けた論理レベルをスクランブルし、前記スクランブルされ、受けた論理レベルを第１の複数のＴＳＶ出力に供給する段階と、
ｅ）  前記第１および第２のデバイスそれぞれの中の、前記受けた論理レベルのうちの少なくとも１つを、前記第１または第２のデバイスのうちの１つを選択するために使用する段階とを含む、方法。
【請求項１５】
前記スクランブルする段階が、第１のシリアルＴＳＶ入力上で受けた論理レベルを第２のシリアルＴＳＶに接続する段階を含む、請求項１４に記載の半導体デバイスを選択する方法。
【請求項１６】
前記第１のデバイスの前記第１のシリアルＴＳＶ入力が、第１の論理レベルを受け、前記第１のデバイスの第２のシリアルＴＳＶ入力が、前記第１の論理レベルと反対の第２の論理レベルを受ける、請求項１５に記載の半導体デバイスを選択する方法。
【請求項１７】
前記第１および第２のデバイスそれぞれの中の前記受けた論理レベルがスクランブルされて、温度計コードを形成する、請求項１６に記載の半導体デバイスを選択する方法。
【請求項１８】
前記第１および第２のデバイスそれぞれの中の受けた論理レベルが、デバイスのスタック内の前記デバイスの前記位置を表す、請求項１４に記載の半導体デバイスを選択する方法。
【請求項１９】
前記第１および第２のデバイスそれぞれの中の受けた論理レベルが符号化されて、デバイスＩＤをもたらす、請求項１８に記載の半導体デバイスを選択する方法。
【請求項２０】
デバイスアドレスを含むコマンドを供給する段階と、前記デバイスアドレスを、前記第１および第２のデバイスそれぞれの中の前記論理レベルと比較して、どのデバイスが前記コマンドを実行すべきかを確定する段階とをさらに含む、請求項１８に記載の半導体デバイスを選択する方法。
【国際調査報告】
2013504183.tif 000023
2013504183.tif 000024
2013504183.tif 000025