(57)【要約】【課題】  超低消費電力ＣＭＯＳベースのバイオセンサ回路を提供する。【解決手段】  電荷を有する材料を同定するように構成された装置であって、この装置は、第２の電界効果トランジスタ（ＦＥＴ）に結合された第１のＦＥＴを含む反転利得増幅器を有し、第１のＦＥＴのゲートは、電荷を検知するように構成され、かつ、増幅器の出力は、材料を同定するための電荷の測定値を与える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電荷を有する材料を同定するように構成された装置であって、前記装置は、
第２の電界効果トランジスタ（ＦＥＴ）に結合された第１のＦＥＴを含む反転利得増幅器を含み、
前記第１のＦＥＴのゲートは前記電荷を検知するように構成され、前記増幅器の出力は、前記材料を同定するための前記電荷の測定値をもたらす、装置。
【請求項２】
前記材料は生体分子である、請求項１に記載の装置。
【請求項３】
前記第１のＦＥＴはｎ型ＦＥＴであり、前記第２のＦＥＴはｐ型ＦＥＴである、請求項１に記載の装置。
【請求項４】
前記第１のＦＥＴには、前記第１のＦＥＴの電圧閾値を下回るバイアスがかけられる、請求項３に記載の装置。
【請求項５】
前記第１のＦＥＴのドレインは、ノードにおいて前記第２のＦＥＴのドレインに結合され、前記ノードにおける電圧が前記出力を与える、請求項３に記載の装置。
【請求項６】
前記第２のＦＥＴのソースは、第１の電源に結合される、請求項５に記載の装置。
【請求項７】
前記第２のＦＥＴのゲートと前記第１の電源との間に配置され、かつ、前記第２のＦＥＴをオフにするように構成された第３のＦＥＴをさらに含む、請求項６に記載の装置。
【請求項８】
前記出力は、前記出力を受け取るように構成された検知ラインに与えられる、請求項６に記載の装置。
【請求項９】
前記ノードと前記検知ラインとの間に配置され、かつ、前記ノードに結合されたドレインと、前記検知ラインに結合されたソースとを有する、第３のｎ型ＦＥＴをさらに含み、前記第３のＦＥＴは、選択回路からの信号を受け取り、前記出力を前記検知ラインに送るのを可能にするように構成される、請求項８に記載の装置。
【請求項１０】
前記ノードと前記検知ラインとの間に配置され、かつ、前記ノードに結合されたドレインと、前記検知ラインに結合されたソースとを有する、第４のｐ型ＦＥＴをさらに含み、前記第４のＦＥＴは、前記選択回路からの前記信号を受け取り、前記出力を前記検知ラインに送るのを可能にするように構成される、請求項９に記載の装置。
【請求項１１】
前記ノードと、前記第３のＦＥＴ及び前記第４のＦＥＴの前記ドレインとの間に配置された増幅及び減結合回路をさらに含む、請求項１０に記載の装置。
【請求項１２】
前記増幅及び減結合回路は、
各々が、前記第１のノードに結合されたゲート及び第２のノードに結合されたドレインを有する、第５のｎ型ＦＥＴ及び第６のｐ型ＦＥＴと、
各々が、前記第２のノードに結合されたゲート及びドレインを有する、第７のｎ型ＦＥＴ及び第８のｐ型ＦＥＴと、
を含み、
前記第２のノードは、前記第３のＦＥＴ及び前記第４のＦＥＴの前記ドレインに結合される、請求項１１に記載の装置。
【請求項１３】
前記第６のＦＥＴのソース及び前記第８のＦＥＴのソースは、第２の電源に結合される、請求項１２に記載の装置。
【請求項１４】
センサ・セルのアレイをさらに含み、各々のセンサ・セルは、前記材料を同定するように構成され、かつ、前記反転利得増幅器を含む、請求項１に記載の装置。
【請求項１５】
前記センサ・セルのアレイは、１つのＣＭＯＳデバイスに組み込まれる、請求項１４に記載の装置。
【請求項１６】
行選択回路と、前記アレイ内の各センサ・セルから前記電荷の前記測定値を取得するように構成された列多重化回路とをさらに含む、請求項１４に記載の装置。
【請求項１７】
前記第１のＦＥＴは、ｆｉｎＦＥＴ及び金属酸化膜半導体（ＭＯＳＦＥＴ）からなる群から選択されたものである、請求項１に記載の装置。
【請求項１８】
電荷を有する材料を同定する方法であって、前記方法は、
第１の電界効果トランジスタ（ＦＥＴ）のゲートにより前記電荷を検知することであって、前記第１のＦＥＴ及び第２のＦＥＴは、前記電荷の測定値を与える出力を有する反転利得増幅器回路を形成する、当該検知することと、
前記反転利得増幅器回路により前記電荷を測定して前記材料を同定することと、
を含む方法。
【請求項１９】
前記測定することは、前記測定された電荷を基準材料の電荷と比較して、前記材料を同定することを含む、請求項１８に記載の方法。
【請求項２０】
前記ゲートにおける電荷なしで、前記第１のＦＥＴを較正して、較正の基準をもたらすことをさらに含む、請求項１８に記載の方法。
【請求項２１】
各々が前記反転利得増幅器回路を含むセンサ・セルのアレイにより前記電荷を測定することをさらに含む、請求項１８に記載の方法。
【請求項２２】
第１の電界効果トランジスタ（ＦＥＴ）のゲートにより電荷を検知することであって、前記第１のＦＥＴ及び第２のＦＥＴは、前記電荷の測定値を与える出力を有する反転利得増幅器回路を形成する、当該検知することと、
前記反転利得増幅器回路により前記電荷を測定して材料を同定することと、
前記測定値を格納すること、前記測定値を分析すること、及び前記測定値をユーザに提示することの少なくとも１つと、
を含む方法を実施することによって、電荷を有する材料を同定するための機械実行可能命令を含む、非一時的機械可読媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、生体分子を検知することに関し、より具体的には、電界効果トランジスタ・ベースのセンサを用いた生体分子の検出を自動化する電子回路に関する。
【背景技術】
【０００２】
たんぱく質又はウィルスを含み得る生体分子は、多くの疾患において重要な役割を果たす。従って、生体分子（biological molecule又はbiomolecule）の同定は、改善された、費用効率が高い病気診断及び治療に不可欠である。
【０００３】
生体分子を検出するのに用いられる従来技術には、蛍光標識法又は放射性標識法、及びパッチ・クランプ法が含まれる。残念なことに、これらの従来技術は、労働集約的で高価であることがあり、その結果、これらの技術の費用効率がもっと高かったとしたら救われたであろう患者の数が減少する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、生体分子を検出するための改善された技術の必要性が存在する。より具体的には、改善された技術は、従来技術に比べて労働集約的でなく、かつ、安価なものである必要がある。
【課題を解決するための手段】
【０００５】
電荷を有する材料を同定するように構成された装置を設けることにより、従来技術の欠点が克服され、付加的な利点が与えられ、この装置は、第２の電界効果トランジスタ（ＦＥＴ）に結合された第１のＦＥＴを含む反転利得増幅器を有し、第１のＦＥＴのゲートが電荷を検知するように構成され、増幅器の出力は、材料を同定するための電荷の測定値を与える。
【０００６】
第１の電界効果トランジスタ（ＦＥＴ）のゲートにより電荷を検知することであって、第１のＦＥＴ及び第２のＦＥＴは電荷の測定値を与える出力を有する反転利得増幅器回路を形成する、当該検知することと、反転利得増幅器回路により電荷を測定して材料を同定することとを含む、電荷を有する材料を同定する方法も開示される。
【０００７】
第１の電界効果トランジスタ（ＦＥＴ）のゲートにより電荷を検知することであって、第１のＦＥＴ及び第２のＦＥＴは電荷の測定値を与える出力を有する反転利得増幅器回路を形成する、当該検知することと、反転利得増幅器回路により電荷を測定して材料を同定することと、測定値を格納すること、測定値を分析することと、測定値をユーザに提示することのうちの少なくとも１つと、を含む方法を実装することにより、電荷を有する材料を同定するための機械実行可能命令を含む非一時的（non-transitory）機械可読媒体がさらに開示される。
【０００８】
上述した方法に対応するシステム及びコンピュータ・プログラム製品もまた本明細書で説明され、特許請求される。
【０００９】
さらなる特徴及び利点が、本発明の例示的な実施形態の技術を通して実現される。本発明の他の実施形態及び態様は、本明細書で詳細に説明され、特許請求される本発明の一部とみなされる。利点及び特徴を有する本発明をより良く理解するために、説明及び図面を参照されたい。
【００１０】
本発明と考えられる主題は、本明細書の終わりの特許請求の範囲において具体的に示され、明確に特許請求されている。本発明の前述及び他の目的、特徴、並びに利点は、同様の要素に同様の番号が付けられている添付図面と併せて用いられる以下の詳細な説明から明らかである。
【図面の簡単な説明】
【００１１】
【図１】センサ・セルのアレイの例示的な実施形態を示す。
【図２】生体分子を検知するように構成された電界効果トランジスタ（ＦＥＴ）の例示的な実施形態を示す。
【図３】センサＦＥＴを含む反転利得増幅器回路の概略図を示す。
【図４】反転利得増幅器回路の反転利得特性の態様を示す。
【図５】反転利得増幅器回路の出力を検知ラインに結合するコンポーネントにおいて低い抵抗を有するように構成された回路を有する１つのセンサ・セルの態様を示す。
【図６】測定値を得るために選択されないセンサ・セル１０内のＦＥＴをオフにするように構成された回路の態様を示す。
【図７】反転利得増幅器回路においてｐ型ＦＥＴのソースと直列配置されたｐ型ＦＥＴを有し、かつ、反転利得増幅器回路の電源を切るように構成された、回路の態様を示す。
【図８】反転利得増幅器回路においてセンサＦＥＴのソースと直列配置されたｎ型ＦＥＴを有し、かつ、反転利得増幅器回路の電源を切るように構成された、回路の態様を示す。
【図９】ＶＳＥＮＳＥラインからの測定信号を減結合し、増幅するように構成され、同じくＶＸ信号がＶＳＥＮＳＥラインに伝送される前に、ＶＸ信号をΔＶＧＮの範囲で線形増幅する増幅回路及び減結合回路の態様を示す。
【図１０】反転利得増幅器の出力対センサＦＥＴのゲート電圧のプロットを示す。
【図１１】反転利得増幅器への電流路を遮断するための実施形態を示す。
【図１２】反転利得増幅器への電流路を遮断するための実施形態を示す。
【図１３】反転利得増幅器回路におけるセンサＦＥＴ及び別のＦＥＴの電圧閾値の変化に対応する、センサＦＥＴのゲート電圧のバイアス点の移動を示す。
【図１４】関連した電荷を有する生体分子を同定する方法の一例を示す。
【発明を実施するための形態】
【００１２】
生体分子を検知又は検出するための改善された技術が開示され、本明細書において検知（sensing）及び検出（detecting）という用語は、交換可能に用いられる。装置及び方法を含む技術は、生体分子を検知するためのセンサとして電界効果トランジスタ（ＦＥＴ）を用いることを必要とする。この技術は、ＦＥＴセンサを用いた生体分子の検出、従って同定を自動化する回路の実施形態を提供する。さらに、この技術は、標準的な相補型金属酸化膜半導体（ＣＭＯＳ）技術を用いて、自動化された検知プラットフォームを製造することを必要とする。従って、自動化された検出及び標準的な製造技術により、効率的で費用効率の高い生体分子の検出が提供される。
【００１３】
センサ・セルのアレイが、生体分子を検出するために用いられ、そこで各々のセンサ・セルは、少なくとも１つのＦＥＴセンサと、ＦＥＴセンサからの信号を増幅するための関連回路とを含む。電圧読み値のような信号を用いて、生体分子を検出する。さらに、特定のセンサ・セルからの読み値（すなわち、信号）を選択するため、及び、電力を節約するために、回路を設けることができる。
【００１４】
センサ・セルのアレイを用いることには、少なくとも２つの利点がある。１つの利点は、１つのセンサの読み値を用いて、別のセンサ・セルからの読み値を確認又は検証できることである。別の利点は、特定のセンサ・セルが、特定のタイプの生体分子を検出するように最適化されたＦＥＴセンサを有し得ることである。
【００１５】
ここで図１を参照されたい。図１は、センサ・セル１０のアレイの例示的な実施形態を示す。各々のセンサ・セル１０は、生体分子を検知し、生体分子を検出するために用いることができる、電圧読み値のような信号を提供するように構成される。図１の実施形態におけるセンサ・セル１０のアレイは、各セル１０が行番号及び列番号により定められるマトリクス構成である。図１の実施形態において、行選択回路１１は、選択された行における各センサ・セル１０に通電することにより読み取られるセル１０の行を選択するように構成される。列多重化回路１２は、各列における１つのセル１０からの信号を読み取るように構成される。従って、行を選択することにより、行内の各セル１０が、列多重化回路１２により読み取られる。
【００１６】
さらに図１を参照すると、各セル１０についての増幅信号又は電圧読み値は、ＶＳＥＮＳＥと呼ばれる。ＶＳＥＮＳＥは、さらなる処理のためにアレイの外に移送されるように、比較的長い相互接続ラインに送られる。ＶＳＥＮＳＥは、センサ・セル１０の外で再び増幅し、次に、アナログ・デジタル変換器（ＡＤＣ）１３を介してデジタル信号に変換することができる。１つの実施形態においては、行内にあるセンサ・セル１０と同じ数のＡＤＣが存在し得るので、各行からの全てのＶＳＥＮＳＥ出力を同時にデジタル信号に変換することができる。別の実施形態においては、より少ないＡＤＣが存在し得る。より少ないＡＤＣを用いることで、ＶＳＥＮＳＥ信号を、列多重化回路を用いて順番に選択することが必要になる。これにより、アナログ・デジタル変換を行うのにより多くの時間がかかるが、半導体チップ上で必要とされる面積が少なくなるという利点がある。
【００１７】
ここで図２を参照されたい。図２は、生体分子２１を検知するように構成されたＦＥＴ２０の例示的な実施形態を示す。図２の実施形態におけるＦＥＴ２０は、ゲート誘電体２３で覆われたフィン２２を有するｆｉｎＦＥＴである。ゲート誘電体２３の１つの限定されない実施形態は、ＳｉＯ２／ＨｆＯ２である。ゲート誘電体２３は、生体分子２１に付着するように構成されたゲート表面材料２４で覆われている。ＦＥＴ２０は、従来の上部ゲートをもたない。電解質２５がゲート表面材料２４を囲み、上部ゲートとして働く。フィン２２及びゲート誘電体２３は、ＦＥＴ２０のバックゲートであるシリコン層２７の上に配置された埋め込み酸化物（ＢＯＸ）層２６の上に配置される。
【００１８】
ＦＥＴ２０のドレイン電流は、閾値以下（sub-threshold）領域で動作される。生体分子２１を検知するために、生体分子２１はゲート表面材料２４に結合し、電荷をゲート誘電体２３に移送する。ゲート誘電体２３における電荷はドレイン電流に影響を与え、このことは、ＦＥＴ２０のドレイン・ソース間電圧に影響を与える。測定されたドレイン・ソース間電圧が、ＶＳＥＮＳＥである。各々の異なる生体分子２１は、一般に、固有の電荷を有するため、ＶＳＥＮＳＥの測定値を用いて、検出された特定の生体分子２１を同定することができる。
【００１９】
生体分子２１を検知するためにＦＥＴ２０を用いる利点は、ＦＥＴ２０が、生体分子２１の電荷に対して高い感度をもつことである。高感度は、小さい閾値以下勾配の結果としてもたらされ、ゲート電圧の小さな変化がドレイン電流の大きい変化を引き起こし、ドレイン・ソース間電圧（すなわちＶＳＥＮＳＥ）の大きな変化をもたらす。非ｆｉｎＦＥＴと比較すると、ｆｉｎＦＥＴにおけるゲート誘電体２３の大きな表面積は、応答時間の改善をもたらす。ＦＥＴ２０として用いられるｆｉｎＦＥＴは、ゲート誘電体２３の表面積をさらに増大させるために、単一のフィン又はフィンのアレイを有することができる。
【００２０】
図２の実施形態はｆｉｎＦＥＴを示すが、他のタイプのＦＥＴを用いて、生体分子２１を検出することもできる。ＦＥＴ２０は、一般に、相補型金属酸化膜半導体（ＣＭＯＳ）技術を用いて実装される。
【００２１】
ここで図３を参照されたい。図３は、反転利得増幅器回路３０の概略図を示す。反転利得増幅器回路３０は、生体分子２１を検知するためのセンサとしてのＦＥＴ２０を含む。図３の実施形態において、ＦＥＴ２０は、ｎ型ＦＥＴであり、ＦＥＴ  Ｎ１と示される。ＦＥＴ  Ｎ１は、ｐ型ＦＥＴ、すなわちＦＥＴ  Ｐ１と直列に結合される。つまり、ＦＥＴ  Ｎ１のドレインはＦＥＴ  Ｐ１のドレインに結合され、ＦＥＴ  Ｐ１のソースは、電圧ＶＤＤ１を供給する、ＶＤＤ１と示される電源に結合される。ＦＥＴ  Ｎ１及びＦＥＴ  Ｐ１は共に反転利得増幅器回路３０を形成する。さらに、別のｎ型ＦＥＴ、すなわちＦＥＴ  Ｎ２は、生体分子２１の検出された電荷に関連する、ＦＥＴ  Ｎ１の出力Ｖｘを、ＶＳＥＮＳＥライン３１に伝える。ＶＳＥＮＳＥライン３１において読み取られた電圧は、ＶＳＥＮＳＥと呼ばれる。図３の実施形態において、ＶＳＥＮＳＥライン３１は、センサ・セル１０の外にある。ＦＥＴ  Ｎ２は、行選択回路１１から「行選択」信号（すなわち、ｒｏｗ＿ｓｅｌ）を受け取るように構成されているので、ＦＥＴ  Ｎ２のゲートに通電されると（すなわち、ＶＤＤ１に設定されると）、出力電圧ＶｘがＶＳＥＮＳＥライン３１に結合される。ＦＥＴ  Ｎ２が「オン」であるとき、ＶＳＥＮＳＥは、概ねＶｘと同じになる。
【００２２】
ここで図４を参照されたい。図４は、反転利得増幅器回路３０の反転利得特性の態様を示す。増幅器回路３０の出力が、ＦＥＴ  Ｎ１のゲート電圧ＶＧＮに対してグラフ化される。検知ＦＥＴ  Ｎ１は、閾値以下領域で動作するようにバイアスがかけられ、０＜ＶＧＮ＜ＶＴ，Ｎ１となる。ｐ型ＦＥＴ  Ｐ１は、ＶＧＰ≦ＶＤＤ１−ＶＴ，Ｐ１となるように動作するようにバイアスがかけられ、ここで、ＶＴ，Ｐ１はＰ型ＦＥＴ  Ｐ１の閾値である。ＦＥＴ  Ｎ１のゲート電圧ＶＧＮが増大する場合、電圧Ｖｘは、図４における曲線の動作領域の勾配に応じて低減する。同様に、ＦＥＴ  Ｎ１のゲート電圧ＶＧＮが低減する場合、電圧Ｖｘは、その曲線の動作領域の勾配に応じて。ＦＥＴ  Ｎ１の感度が高いために、一般に、ＶＧＮの小さな変化は、Ｖｘの大きな変化をもたらす。
【００２３】
ここで図５を参照されたい。図５は、ＶｘをＶＳＥＮＳＥラインに結合するコンポーネントにおいて低抵抗を有するように構成された回路を有するセンサ・セル１０の態様を示す。図５の回路において、ｐ型ＦＥＴ、ＦＥＴ  Ｐ２が、ＦＥＴ  Ｎ２に対して並列配置され、ＦＥＴ  Ｎ２のゲートが、行選択信号の補数に結合される。この構成により、広範囲のＶｘの値がＶＳＥＮＳＥラインに伝えられる。しかしながら、この構成はまた、読み取りのために選択されていないセンサ・セル１０における漏れも増大させることが留意される。
【００２４】
選択されていないセンサ・セル１０において、ＶＤＤ１と接地ＧＮＤとの間に電流路がある。これにより、読み取りのためにセル１０にアクセスされていなかったとしても、センサ・セル１０による電力消費がもたらされ得る。この電力消費を克服する技術の３つの例が、図６、図７、及び図８を参照して本明細書に開示される。
【００２５】
ここで図６を参照されたい。図６は、読み取りのために選択されていないセンサ・セル１０内のＦＥＴ  Ｐ１をオフにするように構成された回路の態様を示す。図６の回路は、ＶＤＤ１と、アレイの行における全てのＦＥＴ  Ｐ１のゲートとの間に配置されたｐ型ＦＥＴ、すなわちＦＥＴ  Ｐ８を含む。さらに、ｎ型ＦＥＴ  Ｎ９及びｐ型ＦＥＴ  Ｐ９が並列接続され、それらのドレインがつなぎ合わされ、ＶＧＰに接続され、それらのソースは、アレイの行における全てのＦＥＴ  Ｐ１のゲートに接続される。ＦＥＴ  Ｐ８及びＦＥＴ  Ｎ９のゲートは、行イネーブル信号「ｒｏｗ＿ｓｅｌ」に接続される。ＦＥＴ  Ｐ９のゲートは、「ｒｏｗ＿ｓｅｌ」信号の補数に接続される。この回路は、行内の全てのセンサ・セル１０に共通である。行内の全てのセンサ・セル１０は、共通のＶＧＰを有する。選択されていないセンサ・セル１０において、行選択は「０」となり、従って、ＦＥＴ  Ｐ８はオンとなり、行内の全てのＦＥＴ  Ｐ１のゲートをＶＤＤ１に接続する。従って、全ての選択されていないセンサ・セル１０においては、ＦＥＴ  Ｐ１はオフにされ、ＶＤＤ１からＧＮＤへの経路を流れる電流を停止させる。選択された行において、ＦＥＴ  Ｐ８はオフとなり、ＦＥＴ  Ｐ９及びＦＥＴ  Ｎ９はオンとなり、行内の全てのＦＥＴ  Ｐ１のゲートがＶＧＰに接続される。
【００２６】
ここで図７を参照されたい。図７は、ＦＥＴ  Ｐ１と直列配置された、すなわち電源ＶＤＤ１とＦＥＴ  Ｐ１のソースとの間に配置されたｐ型ＦＥＴ、すなわちＦＥＴ  Ｐ３を有する回路の態様を示す。行が選択されていないとき、すなわち行選択信号が低いとき、ＦＥＴ  Ｐ３はオフにされ、従って、ＶＤＤ１からＧＮＤへの経路を流れる電流が停止される。
【００２７】
ここで図８を参照されたい。図８は、ＦＥＴ  Ｎ１と直列配置された、すなわちＦＥＴＮ１のソースと接地ＧＮＤとの間に配置されたｎ型ＦＥＴ、すなわちＦＥＴ  Ｎ３を有する回路の態様を示す。行が選択されていないとき、すなわち行選択信号が低いとき、ＦＥＴ  Ｎ３はオフにされ、従って、ＶＤＤ１からＧＮＤへの経路を流れる電流が停止される。
【００２８】
図１を参照すると、幾つかのセンサ・セル１０を共通のＶＳＥＮＳＥラインに接続し、非常に長い、従って、比較的大きい抵抗及びキャパシタンスを有するＶＳＥＮＳＥラインをもたらすことができる。任意の所与の時点において、他の選択されていないセンサ・セル１０におけるＦＥＴ  Ｎ２（図３、図５、図７及び図８に示される）がオフである間、１つの選択されたセンサ・セル１０だけが、ＶＳＥＮＳＥラインに伝送された測定値を有することができる。ＦＥＴ  Ｎ１及びＦＥＴ  Ｐ１は、閾値以下領域で動作し、深飽和状態（deep saturation）（ＶＧＮ＝ＶＤＤ１及びＶＧＰ＝０であるときに生じる）で動作しないので、ＦＥＴ  Ｎ１及びＦＥＴ  Ｐ１を通る電流は非常に低いものである。従って、ＶＸ信号を、ＦＥＴ  Ｎ１及びＦＥＴ  Ｐ１を通してＶＳＥＮＳＥラインに接続する接続ラインの充電及び／又は放電が、ＶＸ信号への著しい雑音の一因となり得る。さらに、充電及び／又は放電は、ＶＳＥＮＳＥラインに伝送されたＶＸ信号を安定化させるのにかかる時間量を増大させ得る。雑音を防止し、安定化時間を低減させるために、接続ライン内に配置された増幅及び減結合回路が開示される。
【００２９】
ここで図９を参照されたい。図９は、ＶＳＥＮＳＥラインからのＶＸ信号を減結合し、同じく、ＶＸ信号がＶＳＥＮＳＥラインに伝送される前に、ＶＸ信号をΔＶＧＮの範囲に線形増幅する増幅及び減結合回路９０の態様を示す。増幅及び減結合回路９０は、ｎ型ＦＥＴ、すなわちＦＥＴ  Ｎ４及びＦＥＴ  Ｎ５と、ｐ型ＦＥＴ、すなわちＦＥＴ  Ｐ４及びＦＥＴ  Ｐ５とを含む。ＦＥＴ  Ｎ４、ＦＥＴ  Ｎ５、ＦＥＴ  Ｐ４及びＦＥＴ  Ｐ５は、図９に示されるように、（１）ＶＸ信号をもたらす反転利得増幅器回路３０におけるノードと（２）ＶＳＥＮＳＥラインとの間に構成される。ＦＥＴ  Ｎ４及びＦＥＴ  Ｐ４は、入力としてＶＸ信号を、出力としてＶＳＥＮＳＥを有するインバータ構成であることが留意される。ＦＥＴ  Ｎ５及びＦＥＴ  Ｐ５は、フィードバック・トランジスタである。別の実施形態において、独立したバックゲート制御を有するｆｉｎＦＥＴのようなマルチゲートＦＥＴを、単一ゲートＦＥＴの代わりに用いて、増幅及び減結合回路９０を作製することができる。ＦＥＴ  Ｎ４及びＦＥＴ  Ｎ５は、バックゲートとしてＦＥＴ  Ｎ５を有する単一のマルチゲートＦＥＴと置き換えることができる。同様に、ＦＥＴ  Ｐ４及びＦＥＴ  Ｐ５は、バックゲートとしてＦＥＴ  Ｐ５を有する単一のマルチゲートＦＥＴと置き換えることもできる。図９に示されるように、増幅及び減結合回路９０は、ＶＳＥＮＳＥについての所望の電圧範囲を達成するように、別個の電源ＶＤＤ２（電圧ＶＤＤ２を有する）に結合される。
【００３０】
反転利得増幅器回路３０は、ＶＧＮの変化に起因するＶＸの変化に基づいている。ＶＧＮの変化に起因するＶＸの変化は、ΔＶＸ／ΔＶＧＮが所定の範囲のΔＶＧＮにおける定関数である場合、決定論的に相関し得る。ＦＥＮ  Ｎ１及びＦＥＴ  Ｐ１は反転利得回路を形成するので、利得は、バイアス点の近くで、すなわち図４に示されるようなＶＧＮの選択された値において、非常に高くなる。ＶＧＮの増幅は有益であるが、低い値又は高い値のＶＧＮにおけるＶＸの飽和のために、増幅がΔＶＧＮの値の範囲を制限することがある。ΔＶＧＮの値の全範囲においてΔＶＸとΔＶＧＮとの間に相関を有することが好ましい。
【００３１】
ここで図１０を参照されたい。図１０は、ＶＳＥＮＳＥ及びＶＸ対ＶＧＮのプロットを示す。線形化回路は、バイアス点から広範囲のΔＶＧＮにおけるＶＳＥＮＳＥとＶＧＮとの間の線形相関をもたらすことが留意される。図１０はまた、フィードバックＦＥＴ  Ｎ５及びＦＥＴ  Ｐ５を有する及びこれらを有さないＶＳＥＮＳＥのプロットも示す。フィードバックがない場合、反転利得増幅器回路３０の出力は、非常に高い増幅を有し、そのため、ＶＧＮのわずかな変化に対して大きなＶＳＥＮSＥの変化が生じる可能性がある。従って、ＶＳＥＮＳＥは、ＶＧＮの大きな変化に対して飽和することがある。この飽和の可能性により、ＶＧＮの動作領域が制限され、従って、生体分子２１の電荷の大きな変化を検出することに起因する、ＶＧＮの大きな変化を検出するために、フィードバックが必要となる。
【００３２】
増幅及び減結合回路９０における電力消費を低減させるために、図９に示されるように、電源ＶＤＤ２とＧＮＤとの間の電流路を遮断することができる。図１１は、ｐ型ＦＥＴ、すなわちＦＥＴ  Ｐ６を、電源ＶＤＤ２とＦＥＴ  Ｐ４及びＰ５のソースとの間に配置することによって電流路を遮断するための実施形態を示す。図１２は、ｎ型ＦＥＴ、すなわちＦＥＴ  Ｎ６を、ＦＥＴ  Ｎ４及びＦＥＴ  Ｎ５のソースと接地との間に配置することにより電流路を遮断するための別の実施形態を示す。
【００３３】
電流遮断回路を含むことができる増幅及び減結合回路９０は、各々のセンサ・セル１０内に実装することができ、又は代替的に、回路９０を列内のセンサ・セル１０と共有することによって実装することもできる。共有する実施形態においては、増幅及び減結合回路９０は、ＶＳＥＮＳＥラインと図１に示される列多重化回路１２との間に結合され、各々のセンサ・セル１０が必要とする面積を低減させる。
【００３４】
次に、製造関連のばらつきを緩和するためのセンサ較正について説明する。センサ・セル１０のアレイを製造するために用いられる半導体チップにおける製造の不完全性のために、生体検知セル１０内のＦＥＴが、所望のゲート長、幅、閾値電圧等をもたないことがある。従って、ΔＶＧＮへのＶＳＥＮＳＥの製造前較正（pre-fabrication calibration）が正確でないことがある。そこで、各センサ・セル１０の製造後較正（post-fabrication calibration）が開示される。製造後較正は、次の方法で達成することができる。第１に、製造前の分析に基づいてＶＧＮを選択する。第２に、製造されたチップにおいて、ＶＧＮを印加し、各々のセンサ・セル１０についてＶＳＥＮＳＥ（Ｖ０ＳＥＮＳＥと呼ばれる）を測定する。この較正測定において、生体分子２１が存在しないことが留意される。Ｖ０ＳＥＮＳＥは、デジタル信号に変換されたアナログ電圧信号であり、これはチップの上に統合された又は外部接続の従来の半導体メモリ内に格納することができる。各々のセンサ・セル１０についての格納されたＶ０ＳＥＮＳＥのデジタル値は、そのセンサ・セル１０が行う将来の測定のための基準点として働く。第３に、実際の検知用途において、測定されたＶＳＥＮＳＥのデジタル値は、オリジナルのＶ０ＳＥＮＳＥの格納値を参照する。この較正技術は、ハードウェアのどのような変更も必要としない。従って、迅速な較正、すなわちＶ０ＳＥＮＳＥの測定後、同じハードウェアを、異なる種類の生体分子２１に繰り返し使用することができる。
【００３５】
次に、異なるバイアス点（ＶＧＮ）を必要とし得る様々な生体分子２１を試験するためのセンサ調整について説明する。検知ＦＥＴ  Ｎ１の動作範囲は、バイアス点ＶＧＮの選択によって決まる。ＦＥＴ  Ｎ１のゲートに結合している間、生体分子２１は、ＶＧＮによる如何なる抵抗も受けるべきではない。異なる生体分子２１が、異なるバイアス点、すなわちＶＧＮ値を必要とする場合、類似の±ΔＶＧＮ値を定めることができる。このことは、ＦＥＴ  Ｎ１及びＦＥＴ  Ｎ１Ｐ１の閾値電圧ＶＴを動的に制御することによって達成することができる。図１３は、ＦＥＴ  Ｎ１及びＦＥＴ  Ｐ１のＶＴの変化に伴うバイアス点ＶＧＮの移動を示す。このΔＶＴ，Ｎ１，Ｐ１は、基板コンタクトを有するＦＥＴ  Ｎ１及びＦＥＴ  Ｐ１（すなわち、単一ゲートＦＥＴ）の基板バイアスを変えることによって達成することができる。ｆｉｎＦＥＴのようなマルチゲートＦＥＴにおいては、これらのＦＥＴのバックゲート（又は第２のゲート）における電圧バイアスを制御することによって、ＶＴを動的に変更することができる。
【００３６】
図１４は、関連した電荷を有する生体分子２１を同定するための方法１４０の一例を示す。方法１４０は、ＦＥＴ２０のゲート誘電体２３により生体分子２１の電荷を検知すること（ステップ１４１）を必要とする。ＦＥＴ２０及び別のＦＥＴは、反転利得増幅器回路３０を形成するように構成される。さらに、方法１４０は、反転利得増幅器回路によりゲートにおける電荷を測定して、生体分子２１を同定すること（ステップ１４２）を必要とする。
【００３７】
方法１４０及び上述の議論は、生体分子２１の同定に関するものであるが、ゲート誘電体２３に付着し得る電荷を有するいずれの材料を同定することもできる。一般に、各々の試験生体分子２１／試験材料と関連付けられた基準電荷を定めるために、異なる生体分子２１及び異なる電荷を有する材料の試験及び／又は分析が用いられる。このように、測定された電荷を基準電荷と比較することにより、生体分子２１／材料を同定することができる。
【００３８】
１つの実施形態においては、センサ１０のアレイを１つのＣＭＯＳデバイス又は半導体「チップ」に組み込み、製造コストを下げ、信頼性を向上させることができる。さらに、行選択回路１１、列多重化回路１２、及びＡＤＣ１３のような、センサ１０のアレイと共に用いられる他のコンポーネントを同じＣＭＯＳデバイスに組み込むこともできる。
【００３９】
本発明の能力は、ソフトウェア、ファームウェア、ハードウェア、又はこれらの何らかの組み合わせの形で実装することができる。
【００４０】
一例として、本発明の１つ又は複数の態様を、例えば、コンピュータ使用可能媒体を有する製品（例えば、１つ又は複数のコンピュータ・プログラム製品）内に含ませることができる。この媒体は、例えば、本発明の能力を提供し、助長するためのコンピュータ可読プログラム・コード手段を内部に組み入れている。この製品は、コンピュータ・システムの一部として含ませることができ、又は別個に販売することができる。
【００４１】
さらに、本発明の能力を実施するように機械により実行可能な命令の少なくとも１つのプログラムを明確に具体化する、機械により読み取り可能な、少なくとも１つのプログラム・ストレージ・デバイスを提供することができる。
【００４２】
本明細書での教示を支援して、デジタル及び／又はアナログ・システムを含む、種々の分析用コンポーネントを用いることができる。システムは、プロセッサ、ストレージ媒体、メモリ、入力、出力、通信リンク、ユーザ・インターフェース（プリンタ又はディスプレイのような）、ソフトウェア・プログラム、信号プロセッサ（デジタル又はアナログ）のようなコンポーネント、並びに当技術分野においてよく理解される幾つかの方法のいずれかで、本明細書に開示される装置及び方法の動作及び分析を提供する他のそうしたコンポーネント（レジスタ、キャパシタ、インダクタ及び他のもの）を有することができる。これらの教示は、必ずしもではないが、実行時にコンピュータに本発明の方法を実施させる、メモリ（ＲＯＭ、ＲＡＭ）、光学（ＣＤ−ＲＯＭ）、又は磁気（ディスク、ハードドライブ）、或いはいずれかの他のタイプを含むコンピュータ可読媒体上に格納された一組のコンピュータ実行可能命令と併せて実装できると考えられる。これらの命令は、本開示において説明される機能に加えて、機器の動作、制御、データ収集、及び分析、並びにシステム設計者、所有者、ユーザ又は他のそのような人員が関連すると考える他の機能を提供することができる。
【００４３】
本明細書で示されるフロー図は、例にすぎない。本発明の思想から逸脱することなく、本明細書で説明されるこれらの図又はステップ（若しくは動作）に対して多くの変形があり得る。例えば、ステップを異なる順番で行ってもよく、或いは、ステップを付加、削除又は変更してもよい。これらの変形の全ては、特許請求される本発明の一部と考えられる。
【００４４】
実施形態の要素は、冠詞「１つ（a）」又は「１つ（an）」を用いて導入されている。この冠詞は、１つ又は複数の要素があることを意味するように意図される。「含む（including）」及び「有する（having）」という用語は、列挙された要素以外の付加的な要素があり得るように、包括的であることが意図される。接続詞「又は（or）」は、少なくとも２つの用語のリストと共に用いられるとき、いずれかの用語又は用語の組み合わせを意味するように意図される。「第１」、「第２」「第３」等という用語は、要素を区別するために用いられ、特定の順番を示すために用いられるものではない。「結合する（couple）」という用語は、別のコンポーネントに直接結合される、或いは１つ又は複数の中間コンポーネントを介して別のコンポーネントに間接的に結合される１つのコンポーネントに関する。
【００４５】
好ましい実施形態を参照して本発明を説明してきたが、当業者であれば、本発明の範囲を逸脱することなく、種々の変更を行うことができること、及び、均等物をその要素と置き換えることができることを理解するであろう。さらに、本発明の本質的な範囲から逸脱することなく、特定の状態又は材料を本発明の教示に適合させるように、多くの修正を行うことができる。従って、本発明は、本発明を実行するために考えられる最良の形態として開示される特定の実施形態に限定されるものではなく、本発明は、添付の特許請求の範囲内に入る全ての実施形態を含むことが意図される。
【符号の説明】
【００４６】
１０：センサ・セル
１１：行選択回路
１２：列多重化回路
１３：アナログ・デジタル変換器（ＡＤＣ）
２０：電界効果トランジスタ（ＦＥＴ）
２１：生体分子
２２：フィン
２３：ゲート誘電体
２４：ゲート表面材料
２５：電解質
２６：埋め込み酸化物（ＢＯＸ）層
２７：シリコン層
３０：反転利得増幅器回路
３１：ＶＳＥＮＳＥライン
９０：増幅及び減結合回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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