(57)【要約】  同調可能な共振回路（１０２）は、第１のキャパシタの第１および第２の電極と、第２のキャパシタの第１および第２の電極との間に整合の取れた容量を与える第１のキャパシタ（１０４，１０８，２１６，２２８，２３２）および第２のキャパシタ（１０６，１１０，２１８，２３０，２３４）を含む。深井戸配列は、基板（３２４）内の第２の井戸（３２２，３２８）内に配置された第１の井戸（３２０，３２６）を含む。第１および第２のキャパシタは各々、第１の井戸に配置される。第１のトランジスタ（１２０，１３０）の２つのチャネル電極は、第１のキャパシタの第２の電極（１１４，３０４）および第２のキャパシタの第２の電極（１１８，３０８）にそれぞれ結合される。第２のトランジスタ（１２２，１３２）の２つのチャネル電極は、第１のキャパシタの第２の電極および接地にそれぞれ結合される。第３のトランジスタ（１２４，１３４）の２つのチャネル電極は、第２のキャパシタの第２の電極および接地にそれぞれ結合される。第１、第２および第３のトランジスタのゲート電極（２２６，３１４）は、同調信号（１２６，１３６）に応答し、インダクタ（１４４，２０２）は、第１のキャパシタの第１の電極（１１２，３０２）と第２のキャパシタの第１の電極（１１６，３０６）との間に結合される。
2013546237.tif 000002
【特許請求の範囲】
【請求項１】
同調可能な共振回路であって、
各々が第１および第２の電極を含む第１および第２のキャパシタを備え、前記第１および第２のキャパシタは、前記第１のキャパシタの前記第１および第２の電極と、前記第２のキャパシタの前記第１および第２の電極との間に整合の取れた容量を与え、前記共振回路は、さらに、
集積回路の基板内に配置された第２の井戸内に配置された第１の井戸を含む少なくとも１つの深井戸配列を備え、前記第１および第２のキャパシタは各々、前記少なくとも１つの深井戸配列の前記第１の井戸に配置され、前記共振回路は、さらに、
第１、第２および第３のトランジスタを備え、各トランジスタは前記集積回路に配置され、各々はゲート電極および２つのチャネル電極を含み、
前記第１のトランジスタの前記２つのチャネル電極は、前記第１のキャパシタの前記第２の電極および前記第２のキャパシタの前記第２の電極にそれぞれ結合され、
前記第２のトランジスタの前記２つのチャネル電極は、前記第１のキャパシタの前記第２の電極および接地にそれぞれ結合され、前記第３のトランジスタの前記２つのチャネル電極は、前記第２のキャパシタの前記第２の電極および接地にそれぞれ結合され、
前記第１、第２および第３のトランジスタの前記ゲート電極は、同調信号に応答し、前記共振回路は、さらに、
前記第１のキャパシタの前記第１の電極と前記第２のキャパシタの前記第１の電極との間に結合されたインダクタを備える、同調可能な共振回路。
【請求項２】
各深井戸配列の前記第１の井戸はｐ型井戸であり、各深井戸配列の前記第２の井戸はｎ型井戸であり、
前記基板はｐ型基板である、請求項１に記載の同調可能な共振回路。
【請求項３】
前記少なくとも１つの深井戸配列は、１つの深井戸配列のみを含み、前記第１および第２のキャパシタは、当該１つの深井戸配列の前記ｐ型井戸に配置される、請求項２に記載の同調可能な共振回路。
【請求項４】
前記少なくとも１つの深井戸配列は、第１および第２の深井戸配列を含み、
前記第１のキャパシタは、前記第１の深井戸配列の前記ｐ型井戸に配置され、前記第２のキャパシタは、前記第２の深井戸配列の前記ｐ型井戸に配置される、請求項２に記載の同調可能な共振回路。
【請求項５】
前記集積回路は、誘電体層によって分離された２つの金属層を含み、前記第１および第２のキャパシタは各々、前記２つの金属層の一方において前記第１の電極を含み、前記２つの金属層の他方において前記第２の電極を含み、
前記第１のキャパシタは、前記第１のキャパシタの前記第１および第２の電極間に整合された容量を与え、前記第２のキャパシタは、前記第２のキャパシタの前記第１および第２の電極間に整合された容量を与え、
前記インダクタと前記第１および第２のキャパシタとの間の共振は、前記同調信号に応答して変化する、請求項１〜４のいずれかに記載の同調可能な共振回路。
【請求項６】
前記第１のトランジスタは、前記同調信号の制御電圧と、前記第１のトランジスタの前記２つのチャネル電極におけるバイアス電圧との間の電圧差に応じて、前記第１および第２のキャパシタと差動的に結合し、
前記第２および第３のトランジスタは、前記バイアス電圧を接地に設定する、請求項１〜５のいずれかに記載の同調可能な共振回路。
【請求項７】
同調可能な共振回路の寄生容量を低減させる方法であって、
第１のキャパシタの第１および第２の電極と、第２のキャパシタの第１および第２の電極との間に整合の取れた容量を与えることと、
少なくとも１つの深井戸配列の第１の井戸に第１および第２のキャパシタを配置することとを備え、前記少なくとも１つの深井戸配列は、集積回路の基板内に配置された第２の井戸内に配置された第１の井戸を含み、前記方法は、さらに、
前記集積回路に第１、第２および第３のトランジスタを配置することを備え、各トランジスタは、ゲート電極および２つのチャネル電極を含み、
前記第１のトランジスタの前記２つのチャネル電極は、前記第１のキャパシタの前記第２の電極および前記第２のキャパシタの前記第２の電極にそれぞれ結合され、
前記第２のトランジスタの前記２つのチャネル電極は、前記第１のキャパシタの前記第２の電極および接地にそれぞれ結合され、前記第３のトランジスタの前記２つのチャネル電極は、前記第２のキャパシタの前記第２の電極および接地にそれぞれ結合され、
前記第１、第２および第３のトランジスタの前記ゲート電極は、同調信号に応答し、前記方法は、さらに、
前記第１のキャパシタの前記第１の電極と前記第２のキャパシタの前記第１の電極との間にインダクタを結合することを備える、方法。
【請求項８】
各深井戸配列の前記第１の井戸はｐ型井戸であり、各深井戸配列の前記第２の井戸はｎ型井戸であり、
前記基板はｐ型基板である、請求項７に記載の方法。
【請求項９】
前記少なくとも１つの深井戸配列は、１つの深井戸配列のみを含み、前記第１および第２のキャパシタは、当該１つの深井戸配列の前記ｐ型井戸に配置される、請求項８に記載の方法。
【請求項１０】
前記少なくとも１つの深井戸配列は、第１および第２の深井戸配列を含み、前記方法は、さらに、
前記第１の深井戸配列の前記ｐ型井戸に前記第１のキャパシタを配置することと、
前記第２の深井戸配列の前記ｐ型井戸に前記第２のキャパシタを配置することとを備える、請求項８に記載の方法。
【請求項１１】
前記集積回路は、誘電体層によって分離された２つの金属層を含み、前記第１および第２のキャパシタは各々、前記２つの金属層の一方において前記第１の電極を含み、前記２つの金属層の他方において前記第２の電極を含み、
前記第１のキャパシタは、前記第１のキャパシタの前記第１および第２の電極間に整合された容量を与え、前記第２のキャパシタは、前記第２のキャパシタの前記第１および第２の電極間に整合された容量を与え、
前記インダクタと前記第１および第２のキャパシタとの間の共振は、前記同調信号に応答して変化する、請求項７〜１０のいずれかに記載の方法。
【請求項１２】
前記同調信号の制御電圧と、前記第１のトランジスタの前記２つのチャネル電極におけるバイアス電圧との間の電圧差に応じて、前記第１および第２のキャパシタを差動的に結合することと、
前記第２および第３のトランジスタを用いて前記バイアス電圧を接地に設定することとをさらに備える、請求項７〜１１のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
１以上の実施例は、一般的に、ＬＣタンク回路に関し、特に、集積回路で実行される同調可能な共振回路に関する。
【背景技術】
【０００２】
背景
共振回路は、フィルタや共振器等の様々な応用に対して有用である。共振周波数は、応用要件に追随し、および／または、製造過程、動作温度および動作電圧における変動を補償するための同調可能な共振回路において調整可能である。
【０００３】
一般に、共振回路の同調範囲を増大させる必要があることが認識されている。しかしながら、寄生回路素子は、通常、共振回路の同調範囲を制限する。１以上の実施例は、上記問題の１以上に対処し得る。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
同調可能な共振回路は、一実施例において与えられる。当該回路は、第１および第２のキャパシタを含むことができ、各々は第１および第２の電極を含むことができる。第１および第２のキャパシタは、第１のキャパシタの第１および第２の電極と、第２のキャパシタの第１および第２の電極との間に整合の取れた容量を与えることができる。少なくとも１つの深井戸配列は、集積回路の基板内に配置された第２の井戸内に配置された第１の井戸を含むことができる。第１および第２のキャパシタは各々、少なくとも１つの深井戸配列の第１の井戸に配置することができる。第１、第２および第３のトランジスタは、集積回路に配置することができ、各々はゲート電極および２つのチャネル電極を含むことができる。第１のトランジスタの２つのチャネル電極は、第１のキャパシタの第２の電極および第２のキャパシタの第２の電極にそれぞれ結合することができる。第２のトランジスタの２つのチャネル電極は、第１のキャパシタの第２の電極および接地にそれぞれ結合することができる。第３のトランジスタの２つのチャネル電極は、第２のキャパシタの第２の電極および接地にそれぞれ結合することができる。第１、第２および第３のトランジスタのゲート電極は、同調信号に応答することができ、インダクタは、第１のキャパシタの第１の電極と第２のキャパシタの第１の電極との間に結合することができる。
【０００５】
この実施例において、各深井戸配列の第１の井戸はｐ型井戸とすることができ、各深井戸配列の第２の井戸はｎ型井戸とすることができ、基板はｐ型基板とすることができる。少なくとも１つの深井戸配列は、１つの深井戸配列のみを含むことができ、第１および第２のキャパシタは、当該１つの深井戸配列のｐ型井戸に配置することができる。少なくとも１つの深井戸配列は、第１および第２の深井戸配列を含むことができ、第１のキャパシタは、第１の深井戸配列のｐ型井戸に配置することができ、第２のキャパシタは、第２の深井戸配列のｐ型井戸に配置することができる。集積回路は、誘電体層によって分離された２つの金属層を含むことができ、第１および第２のキャパシタは各々、２つの金属層の一方において第１の電極を含むことができ、２つの金属層の他方において第２の電極を含むことができる。第１のキャパシタは、第１のキャパシタの第１および第２の電極間に整合された容量を与えることができ、第２のキャパシタは、第２のキャパシタの第１および第２の電極間に整合された容量を与えることができ、インダクタと第１および第２のキャパシタとの間の共振は、同調信号に応答して変化し得る。第１のトランジスタは、同調信号の制御電圧と、第１のトランジスタの２つのチャネル電極におけるバイアス電圧との間の電圧差に応じて、第１および第２のキャパシタと差動的に結合することができ、第２および第３のトランジスタは、バイアス電圧を接地に設定することができる。
【０００６】
他の一実施例では、同調可能な共振回路は、第１および第２のキャパシタの複数の対を含むことができる。各対の第１および第２のキャパシタの各々は、第１および第２の電極を含むことができる。各対の第１および第２のキャパシタは、第１のキャパシタの第１および第２の電極と、第２のキャパシタの第１および第２の電極との間に整合された容量を与えることができる。当該複数の対に対して複数の切替装置をそれぞれ与えることができる。各対に対するそれぞれの切替装置は、第１、第２および第３のトランジスタを含むことができる。第１、第２および第３のトランジスタの各々は、ゲート電極および２つのチャネル電極を含むことができる。各対に対するそれぞれの切替装置の第１のトランジスタの２つのチャネル電極は、当該対の第１のキャパシタの第２の電極および当該対の第２のキャパシタの第２の電極にそれぞれ結合することができる。各対に対するそれぞれの切替装置の第２のトランジスタの２つのチャネル電極は、当該対の第１のキャパシタの第２の電極および接地にそれぞれ結合することができる。各対に対するそれぞれの切替装置の第３のトランジスタの２つのチャネル電極は、当該対の第２のキャパシタの第２の電極および接地にそれぞれ結合することができる。各対に対するそれぞれの切替装置の第１、第２および第３のトランジスタのゲート電極は、複数の同調信号の１つとそれぞれ応答することができる。インダクタは、各対の第１のキャパシタの第１の電極および各対の第２のキャパシタの第１の電極にそれぞれ結合された２つの電極を含むことができる。
【０００７】
この実施例において、第１および第２のキャパシタの各対の整合された容量は、第１および第２のキャパシタの他の各対のそれぞれの大きさの容量とは異なるそれぞれの大きさの容量とすることができ、第１および第２のキャパシタの複数の対は、複数の対の容量のそれぞれの大きさの最小の容量の大きさから最大の容量の大きさの範囲に対応する配置順に配置することができる。複数の対のキャパシタンスのそれぞれの大きさは、当該範囲を通じて２進で重み付けされる。同調可能な共振回路は、各々が第１および第２の電極を有する第１および第２のバラクタダイオードを含むことができ、第１および第２のバラクタダイオードの第２の電極はともに、もう１つの同調信号に結合することができ、インダクタの２つの電極は、第１のバラクタダイオードの第１の電極および第２のバラクタダイオードの第１の電極にそれぞれ結合することができ、第１および第２のバラクタダイオードは、最小の大きさの容量を有する対に近接して配置することができ、第１および第２のバラクタダイオードは、最大の大きさの容量を有する対から離れて配置される。
【０００８】
この実施例において、インダクタは、最小の大きさのキャパシタを有する対に近接して配置することができるとともに、インダクタは、最大の大きさのキャパシタを有する対から離れて配置することができる。同調可能な共振回路は、第１および第２の複数の電流ミラーを含むバイアス回路を含むことができ、インダクタは、中央タップを有することができ、バイアス回路は、電流バイアスを与えるために中央タップに結合することができ、第１の複数の電流ミラーは、対応する複数のスケーリング信号に応答して動作点バイアスを生成するために基準バイアスをスケーリングすることができ、第２の複数の電流ミラーは、複数の同調信号に応答して電流バイアスを生成するために動作点バイアスをスケーリングすることができ、第２の複数の電流ミラーは、複数の対の各対のための電流ミラーをそれぞれ含むことができ、それぞれの電流ミラーは、上記対の第１のキャパシタ、当該対のためのそれぞれのスイッチ一式の第１のトランジスタ、および当該対の第２のキャパシタの直列組合せを通じた抵抗を補償することができる。同調可能な共振回路はさらに、集積回路のｐ型基板内に配置されたｎ型井戸内に配置されたｐ型井戸を含む少なくとも１つの深井戸配列を含むことができ、各対の第１および第２のキャパシタは、少なくとも１つの深井戸配列のｐ型井戸に配置することができる。
【０００９】
可変発振器は、他の一実施例において与えられる。可変発振器は、第１および第２のキャパシタの複数の対を含むことができる。各対の第１および第２のキャパシタは、整合した容量を与えることができる。複数のそれぞれのスイッチ一式は、複数の対に対して与えることができる。各対に対するそれぞれのスイッチ一式は、当該対の第１および第２のキャパシタを選択的に結合および非結合する第１のトランジスタを含むことができる。各対に対するそれぞれのスイッチ一式の第１のトランジスタは、複数の同調信号のそれぞれの同調信号に応答することができる。複数の対の各対に対するインダクタは、上記対の第１のキャパシタ、当該対のためのそれぞれのスイッチ一式の第１のトランジスタ、および当該対の第２のキャパシタの直列組合せに対して結合することができる。２つの交差結合されたトランジスタは、インダクタに対して結合することができる。
【００１０】
この実施例において、可変発振器はさらに、第１および第２の複数の電流ミラーを含むバイアス回路を含むことができ、第１の複数の電流ミラーは、複数のスケーリング信号に応じて動作点バイアスを生成するための基準バイアスをスケーリングすることができ、第２の複数の電流ミラーは、複数の同調信号に応じて電流バイアスを生成するための動作点バイアスをスケーリングすることができ、インダクタは、中央タップを有することができ、バイアス回路は、２つの交差結合されたトランジスタに電流バイアスを与えるために中央タップに結合することができる。第２の複数の電流ミラーは、複数の対のすべての第１および第２のキャパシタを選択的に分離する複数の同調信号に応じて、電流バイアスを動作点バイアスに設定するための電流ミラー、および複数の対に対する複数のそれぞれの電流ミラーを含むことができ、各対に対するそれぞれの電流ミラーは、当該対に対するそれぞれの同調信号に応じて、電流バイアスに動作点バイアスのスケーリングを加えることができ、動作点バイアスのスケーリングは、当該対の第１および第２のキャパシタを選択的に結合するそれぞれの同調信号に応じて、当該対に対する直列組合せを通じた抵抗を補償することができる。
【００１１】
各対に対するそれぞれのスイッチ一式はさらに、それぞれのスイッチ一式の第１のトランジスタのバイアス電圧を設定する第２および第３のトランジスタを含むことができ、第１のトランジスタは、第１のトランジスタのしきい値電圧以上にバイアス電圧を上回るそれぞれの同調信号の制御電圧に応じて、対の第１および第２のキャパシタを選択的に結合することができる。複数の２進に重み付けされたキャパシタの大きさは、複数の対に関連付けることができ、各対の第１および第２のキャパシタの整合された容量は、当該対に関連した２進に重み付けされた大きさの容量を有することができ、第１および第２のキャパシタの複数の対は、当該複数の対に関連した複数の２進に重み付けされた容量の大きさの最小の容量の大きさから最大の容量の大きさの範囲に対応する配置順に配置することができ、インダクタは、最小の容量の大きさに関連する対に近接して配置できるとともに、インダクタは、最大の容量の大きさに関連する対から離れて配置することができる。
【００１２】
可変発振器はさらに、直列組合せに結合された２つのバラクタダイオードを含むことができ、インダクタは、当該直列組合せに対して結合することができ、２つのバラクタダイオードは、当該直列組合せ内の２つのバラクタダイオード間に結合された他の同調信号に応答することができる。可変発振器はさらに、集積回路のｐ型基板内に配置されたｎ型井戸内に配置されたｐ型井戸を含む少なくとも１つの深井戸配列を含むことができ、各対の第１および第２のキャパシタは、少なくとも１つの深井戸配列のｐ型井戸上に配置することができる。
【００１３】
同調可能な共振回路の寄生容量を低減させる方法の実施例は、第１のキャパシタの第１および第２の電極と、第２のキャパシタの第１および第２の電極との間に整合の取れた容量を与えることと、少なくとも１つの深井戸配列の第１の井戸に第１および第２のキャパシタを配置することとを含むことができ、少なくとも１つの深井戸配列は、集積回路の基板内に配置された第２の井戸内に配置された第１の井戸を含むことができ、上記方法はさらに、集積回路に第１、第２および第３のトランジスタを配置することを含むことができ、各トランジスタは、ゲート電極および２つのチャネル電極を含むことができ、第１のトランジスタの２つのチャネル電極は、第１のキャパシタの第２の電極および第２のキャパシタの第２の電極にそれぞれ結合することができ、第２のトランジスタの２つのチャネル電極は、第１のキャパシタの第２の電極および接地にそれぞれ結合することができ、第３のトランジスタの２つのチャネル電極は、第２のキャパシタの第２の電極および接地にそれぞれ結合することができ、第１、第２および第３のトランジスタのゲート電極は、同調信号に応答することができ、上記方法はさらに、第１のキャパシタの第１の電極と第２のキャパシタの第１の電極との間にインダクタを結合することを含むことができる。
【００１４】
この実施例において、各深井戸配列の第１の井戸はｐ型井戸とすることができ、各深井戸配列の第２の井戸はｎ型井戸とすることができ、基板はｐ型基板とすることができる。少なくとも１つの深井戸配列は、１つの深井戸配列のみを含むことができ、第１および第２のキャパシタは、当該１つの深井戸配列のｐ型井戸に配置することができる。少なくとも１つの深井戸配列は、第１および第２の深井戸配列を含むことができ、上記方法は、さらに、第１の深井戸配列のｐ型井戸に第１のキャパシタを配置することと、第２の深井戸配列のｐ型井戸に第２のキャパシタを配置することとを備えることができる。集積回路は、誘電体層によって分離された２つの金属層を含むことができ、第１および第２のキャパシタは各々、２つの金属層の一方において第１の電極を含むことができ、２つの金属層の他方において第２の電極を含むことができる。第１のキャパシタは、第１のキャパシタの第１および第２の電極間に整合された容量を与えることができ、第２のキャパシタは、第２のキャパシタの第１および第２の電極間に整合された容量を与えることができ、インダクタと第１および第２のキャパシタとの間の共振は、同調信号に応答して変化させることができる。上記方法の実施例は、さらに、同調信号の制御電圧と、第１のトランジスタの２つのチャネル電極におけるバイアス電圧との間の電圧差に応じて、第１および第２のキャパシタを差動的に結合することと、第２および第３のトランジスタを用いてバイアス電圧を接地に設定することとをさらに含むことができる。
【００１５】
種々の他の実施例は、次に続く発明の詳細な説明および特許請求の範囲において説明されることが明らかになるだろう。
【００１６】
実施例の様々な局面および有利な点は、次の詳細な説明を考察し、以下の図面を参照することによって明らかとなる。
【図面の簡単な説明】
【００１７】
【図１】１以上の実施例による同調可能な共振回路を含む可変発振器の回路図である。
【図２】１以上の実施例による同調可能な共振回路の配置図である。
【図３】図２の同調可能な共振回路を通る断面図である。
【図４】１以上の実施例による同調可能な共振回路を実行する一例としてのプログラム可能な論理集積回路のブロック図である。
【発明を実施するための形態】
【００１８】
図１は、１以上の実施例による同調可能な共振回路１０２を含む可変発振器１００の回路図である。同調可能な共振回路１０２の共振周波数は、可変発振器１００の周波数を設定する。このように、可変発振器１００の周波数は、同調可能な共振回路１０２の共振周波数を同調することによって調整可能である。
【００１９】
同調可能な共振回路１０２は、たとえば、一対のキャパシタ１０８および１１０を通じた一対のキャパシタ１０４および１０６のような複数対のキャパシタを含む。キャパシタ１０４がその電極１１２および１１４間に与える容量は、キャパシタ１０６がその電極１１６および１１８間に与える容量と整合する。同様に、一対のキャパシタ１０８および１１０は、整合した容量を有する。
【００２０】
各キャパシタ対は、関連するスイッチ一式を有する。一対のキャパシタ１０４および１０６は、トランジスタ１２０、１２２および１２４を含む関連するスイッチ一式を有する。トランジスタ１２０、１２２および１２４のゲート電極は、同調信号１２６に結合されている。トランジスタ１２０のチャネル電極は、キャパシタ１０４の電極１１４とキャパシタ１０６の電極１１８との間に接続されている。トランジスタ１２２のチャネルチャネル電極は、キャパシタ１０４の電極１１４と接地との間に接続され、トランジスタ１２４のチャネル電極は、キャパシタ１０６の電極１１８と接地との間に接続されている。
【００２１】
同調信号１２６は、トランジスタ１２０、１２２および１２４を制御する。同調信号１２６の制御電圧がトランジスタ１２２および１２４のしきい値電圧を超えるとき、トランジスタ１２２および１２４は、トランジスタ１２０のチャネル電極を接地のバイアス電圧に設定する。同調信号１２６の制御電圧がこのバイアス電圧をトランジスタ１２０のしきい値電圧以上に上回るとき、トランジスタ１２０は、キャパシタ１０４の電極１１４をキャパシタ１０６の電極１１８に結合する。対照的に、同調信号１２６の制御電圧がトランジスタ１２０、１２２および１２４のしきい値電圧を超えないとき、トランジスタ１２０は、キャパシタ１０４および１０６に結合しない。このように、トランジスタ１２０、１２２および１２４は、同調信号１２６の制御電圧に応じて、キャパシタ１０４および１０６を選択的に結合または分離する。同様に、トランジスタ１３０、１３２および１３４は、同調信号１３６に応答して、一対のキャパシタ１０８および１１０を選択的に結合または分離する。
【００２２】
バラクタダイオード１４０および１４１は、同調信号１４２に応答して連続的に可変な整合された容量を与える。バラクタダイオード１４０および１４１の制御電極は、ともに同調信号１４２に結合され、インダクタ１４４は、バラクタダイオード１４０および１４１の一連の組合せに渡って結合される。スイッチ一式がキャパシタ１０８および１１０を通じたキャパシタ１０４および１０６のすべてを分離したとき、同調可能な共振回路１０２は、インダクタ１４４のインダクタンスと、特定の寄生容量をともなうバラクタダイオード１４０および１４１の容量との間で共振する。このように、スイッチ一式がキャパシタ１０８および１１０を通じたキャパシタ１０４および１０６のすべてを分離したとき、バラクタダイオード１４０および１４１は、可変発振器１００の発振周波数を同調する。スイッチ一式が代わりにキャパシタ１０８および１１０を通じたキャパシタ１０４および１０６のいくつかまたはすべてを結合したとき、バラクタダイオード１４０および１４１は、同調可能な共振回路１０２の共振および可変発振器１００の発振周波数を精密に同調する。
【００２３】
同調可能な共振回路１０２は、差動動作を生成する対称性を有する。たとえば、キャパシタ１０４および１０６は整合した容量を有するため、同調可能な共振回路１０２の発振の間、電極１１８の電圧が低下するとき、電極１１４の電圧は同じ割合で上昇し、逆も成り立つ。同調信号１２６がトランジスタ１２２および１２４のしきい値電圧を超える間、トランジスタ１２２および１２４は、電極１１４および１１８の間の差動発振に対し、接地に共通モードを設定する。このように、トランジスタ１２０のチャネル電極にかかる差動電圧は、電極１１４および１１８の電圧それぞれの２倍であり、特定の量のチャネル抵抗に対し、抵抗１２０の大きさは、差動的に動作しない（トランジスタ１２２および１２４のような）トランジスタに対して求められるであろう大きさの半分である。
【００２４】
一実施例において、トランジスタ１２２および１２４は、トランジスタ１２０のチャネル電極のＤＣバイアス電圧を設定する小さなトランジスタであり、トランジスタ１２０は、差動伝導の間、目標チャネル抵抗に整合するチャネル抵抗を与えるために形成された比較的大きなトランジスタである。キャパシタ１０４および１０６は、電極１１４および１１８へのいかなるＤＣ経路も遮断するため、トランジスタ１２２および１２４は、トランジスタ１２０のチャネル電極のバイアス電圧を設定するため、漏れ電流のみを導電する非常に小さなトランジスタにできる。
【００２５】
ＬＣ同調可能な共振回路１０２のための性質因子Ｑは、その抵抗値に対するリアクタンスの比である。性質因子は、共振帯幅を与え、可変発振器１００の周波数ジッタは、同調可能な共振回路１０２の性質因子の増加とともに減少する。一実施例において、トランジスタ１２０および１３０は、差動伝導の間、目標Ｑによって与えられる目標チャネル抵抗に整合したチャネル抵抗を有する大きさとなる。
【００２６】
可変発振器１００に対して、同調範囲は、最大到達可能な容量およびインダクタンスならびに最少到達可能な容量およびインダクタンスによって与えられる。最大到達可能な容量は、バラクタダイオード１４０および１４１ならびにキャパシタ１０８および１１０を通じたキャパシタ１０４および１０６の整合された容量である。同調信号１２６および１３６がトランジスタ１３０、１３２および１３４を通じてトランジスタ１２０、１２２および１２４をオフするとき、キャパシタ１０８および１１０を通じたキャパシタ１０４および１０６は、共振回路から切断されるものの、キャパシタ１０８および１１０を通じたキャパシタ１０４および１０６は、同調可能な共振回路１０２の実際の実装において存在する特定の寄生容量を通じて、最少到達可能な容量になお貢献している。たとえば、キャパシタ１０４は、接地に対して寄生容量を与え、キャパシタ１０４は、トランジスタ１２０の寄生容量と直列に存在する。
【００２７】
種々の実施例は、共振回路１０２の同調範囲を広げ、それによって可変発振器１００の周波数範囲を広げるために、最少到達可能な容量を減少させ、最大到達可能なインダクタンスを増大させる。
【００２８】
同調可能な共振回路１０２の差動動作は、最少到達可能な容量を減らすのに役立つ。トランジスタ１２０は、キャパシタ１０４および１０６と差動的に結合するため、トランジスタ１２０は、差動的に動作しない実装に対して要求される大きさの半分となる。トランジスタ１２０の大きさを半分にすることで、トランジスタ１２０の寄生容量も半分に削減される。これは、最少到達可能な容量を減少させ、共振回路１０２の同調範囲を広げる。トランジスタ１２２および１２４は、小さなトランジスタであるため、トランジスタ１２２および１２４は、小さな寄生容量を有することに注目されたい。
【００２９】
バイアス回路１６０は、交差結合されたトランジスタ１４６および１４８に対して電流バイアスを生成する。バイアス回路１６０は、インダクタ１４４の中心タップを通じて交差結合されたトランジスタ１４６および１４８に電流バイアスを送出する。交差結合されたトランジスタ１４６および１４８は、負抵抗が同調可能な共振回路１０２における抵抗値以上になったとき、発振を可能にする負抵抗を与える。バイアス回路１６０は、交差結合されたトランジスタ１４６および１４８が生成する負抵抗を調整する電流バイアスを生成する。
【００３０】
バイアス回路１６０は、２組の電流ミラーを含む。第１の組の電流ミラー１５０、１５２、１５４、１５６および１５８は、ライン１６２上の動作点バイアスを生成するために基準信号１６１から基準バイアスをスケーリングし、第２の組の電流ミラー１６４、１６６、１６８…１７０は、交差結合されたトランジスタ１４６および１４８に対する電流バイアスを生成するために、動作点バイアスをスケーリングする。
【００３１】
スケーリング信号１７２、１７４、１７６および１７８は、第１の組の電流ミラー１５０、１５２、１５４、１５６および１５８を制御する。スケーリング信号１７２は、電流ミラー１５０および１５２を可能化および不能化し、可能化された電流ミラー１５２は、基準バイアスに等しい（またはそのスケーリングで）最少動作点バイアスを生成する。同様に、スケーリング信号１７４、１７６および１７８は、電流ミラー１５４、１５６および１５８をそれぞれ可能化および不能化する。
【００３２】
一実施例において、電流ミラー１５４は、電流ミラー１５２と同じ大きさであり、電流ミラー１５６は、電流ミラー１５２の大きさの２倍であり、電流ミラー１５８は、電流ミラー１５２の大きさの４倍である。このように、電流ミラー１５２、１５４、１５６および１５８は、２の種々のべき乗でスケーリングされた基準電流である動作点バイアスを生成する。
【００３３】
独立して、同調信号１８０および１２６…１３６は、第２の組の電流ミラー１６４、１６６、１６８および１７０を制御する。同調信号１８０は、電流ミラー１６４および１６６を可能化および不能化し、同調信号１２６…１３６は、電流ミラー１６８…１７０を可能化および不能化する。
【００３４】
一実施例において、電流ミラー１６８を制御する同調信号１２６は、トランジスタ１２０、１２２および１２４を制御する同じ同調信号であり、電流ミラー１７０を制御する同調信号１３６は、トランジスタ１３０、１３２および１３４を制御する同じ同調信号である。同調信号１２６…１３６は、キャパシタ１０４および１０６…１０８および１１０のすべての対を選択的に分離するとき、可能化された電流ミラー１６６は、第１の組の電流ミラー１５０、１５２、１５４、１５６および１５８からの動作点バイアスに等しい（またはそのスケーリングの）交差結合されたトランジスタ１４６および１４８に対する電流バイアスを設定する。同調信号１２６がキャパシタ１０４および１０６を結合したとき、電流ミラー１６８は可能化され、動作点バイアスのスケーリングを電流バイアスに付加する。電流ミラー１６８は、付加的な電流バイアスを生成する大きさにされ、これにより、交差結合されたトランジスタ１４６および１４８は、キャパシタ１０４、トランジスタ１２０およびキャパシタ１０６の直列組合せを通じた抵抗値を補完する負抵抗を生成する。同様に、電流ミラー１７０は、キャパシタ１０８、トランジスタ１３０およびキャパシタ１１０の直列組合せを通じた抵抗値を補完する付加的な電流バイアスを生成する大きさにされる。このようにして、電流ミラー１６６および１６８…１７０は、トランジスタ１２０…１３０のチャネル抵抗を含む抵抗値を補完するようにスケーリングされた動作点電流である、交差結合されたトランジスタ１４６および１４８のための電流バイアスを生成する。抵抗値は周波数で変化するため、共振回路の周波数を制御する制御１２６および１３６もまた、抵抗変化を補完するための電流バイアスを設定する。
【００３５】
バイアス回路１６０からの電流バイアスもまた、同調可能な共振回路１０２のための到達可能な容量を変化させるのに役立つ。交差結合されたトランジスタ１４６および１４８は、それらのゲート電極が増大するにつれて増加する、ゲート電極から接地への寄生容量を有する。電流バイアスが増加するにしたがって、交差結合されたトランジスタ１４６および１４８のゲート電極は増大し、その結果、交差結合されたトランジスタ１４６および１４８のゲート電極から接地への寄生容量を増大させる。電流バイアスの増大はまた、発振振幅を増大させる交差結合されたトランジスタ１４６および１４８によって生成される負抵抗も増加させる。このように、電流バイアスは、発振を確実にするのに十分な負抵抗を与えるべきであるが、交差結合されたトランジスタ１４６および１４８の接地への寄生抵抗を増大させるため、電流バイアスは、より多くの負抵抗を与えるべきではない。
【００３６】
一実施例において、同調信号１２６…１３６がキャパシタ１０４および１０６…１０８および１１０のすべての対を分離するとき、スケーリング信号１７２、１７４、１７６および１７８は、発振を確実にするのにちょうど十分な動作点バイアスを選択するのに用いられる。同調信号１２６…１３６がキャパシタ１０４および１０６…１０８および１１０のいくつかまたはすべての対を選択的に結合するとき、電流ミラー１６４、１６６、１６８および１７０は、結合したトランジスタ１２０…１３０のチャネル抵抗を補完することによって連続した発振を確実にするために、この動作点バイアスをスケーリングする。キャパシタ１０４および１０６…１０８および１１０のすべての対が共振回路１０２における最小周波数を得るためにオンされたとき、共振回路１０２における寄生抵抗はより高くなり、電流ミラー１６８…１７０は、電流バイアスが増加するように設定される。増大した電流バイアスは、共振回路１０２の共振周波数を減少させるために寄生容量を増大させる。同様に、キャパシタ１０４および１０６…１０８および１１０のすべての対が共振回路１０２における最大周波数を得るためにオフされたとき、共振回路１０２における寄生抵抗はより低くなり、電流ミラー１６８…１７０は、電流バイアスが減少するように設定される。低減した電流バイアスは、共振回路１０２の共振周波数をさらに増大させるために寄生容量を減少させる。
【００３７】
最小の到達可能な容量を低減させるための付加的な方策は、図２および３の配置図に関連して下記で議論される。
【００３８】
種々の実施例は、共振回路１０２の同調範囲を広げるために、最大の到達可能なインダクタンスもまた増大させる。一実施例において、インダクタ１４４のインダクタンスは、最大の到達可能なインダクタンスおよび最小の到達可能なインダクタンスの両方に含まれる。しかしながら、種々の容量および交差結合されたトランジスタ１４６および１４８にインダクタ１４４を接続する配線は、寄生インダクタ１８２および１８４…１８６および１８８によって表わされる寄生インダクタンスを有する。可変発振器の配置は、最大の到達可能なインダクタンスにおけるこれらの寄生インダクタンスを含む傾向があり、最小の到達可能なインダクタンスにおけるこれらの寄生インダクタンスを含まない。この配置は、下記で議論するように、共振回路１０２の同調範囲を広げる。
【００３９】
図２は、１以上の実施例による同調可能な共振回路の配置図である。図２の上半分はインダクタ２０２を含み、図２の下半分はキャパシタ対２０４、２０６、２０８および２１０を含む。中央には２つのバラクタダイオード２１２および２１４がある。
【００４０】
キャパシタ対２０４は、整合容量を与える等しい領域を有する２つの並列なプレートキャパシタ２１６および２１８を含む。キャパシタ２１６および２１８の間には、金属で覆われた３つのチャネル電極２２０、２２２および２２４を有するトランジスタのスイッチ一式がある。チャネル電極２２０、２２２は、下部の金属層上でキャパシタ２１６および２１８のそれぞれの電極に接続されており、チャネル電極２２４は、接地に接続されている。インダクタ２０２は、上部の金属層を両キャパシタ２１６および２１８のもう一方の電極と共有している。共有された電極２２６の制御電圧がしきい値電圧を超えたとき、チャネル電極２２０、２２２および２２４はともに結合される。これは、キャパシタ２１６および２１８の容量をインダクタ２０２のインダクタンスと共振する容量に付加する。
【００４１】
キャパシタ対２０６のキャパシタ２２８および２３０も同様に接続されるが、キャパシタ２２８および２３０は、キャパシタ２１６および２１８の領域の２倍の領域を有する。このように、キャパシタ２２８および２３０は、キャパシタ２１６および２１８の２倍の容量を与える。
【００４２】
単位セルの例は、キャパシタ２２８および２３０の対を与える。対２０６の大きさの２倍であるキャパシタ２３２および２３４の対２０８の代わりに、対２０８は、キャパシタ２２８および２３０の対２０６の２倍の容量を与える単位セルの２つの例を含む。同様に、対２１０は、容量を再び２倍にするために単位セルの４つの例を含む。上部の金属層は、下部の金属層の範囲を示すために、キャパシタ対２１０において部分的に切り取られて示されている。
【００４３】
一実施例において、キャパシタ対２０４、２０６、２０８および２１０の整合容量の大きさは、２進で重み付けされる。加えて、バラクタダイオード２１２および２１４の対の可変容量は、少なくとも対２０４の容量にまで広がる範囲において調整可能である。このように、バラクタダイオード２１２および２１４ならびにキャパシタ対２０４、２０６、２０８および２１０は、対２０４の容量の約１６倍から、バラクタダイオード２１２および２１４の最小容量と一定の寄生容量との和までの容量の連続的な範囲を与える。
【００４４】
他の一実施例において、キャパシタは、並列なプレートキャパシタの代わりに、フィンガーキャパシタである。フィンガーキャパシタは、２以上の金属層で構成され、１２の金属層での集積回路の製造工程のために、各フィンガーキャパシタは、１２の金属層までで構成される。各金属層は、フィンガーキャパシタの２つの電極間で交代する交互配置された「フィンガー」を含む。近接した金属層のフィンガーは、１つのキャパシタ電極の内部フィンガーが他のキャパシタ電極の複数フィンガーによって大きさおよび上下で取り囲まれるように相殺される。これは、特定の製造工程に対する所定の集積回路の領域において生成される容量を最大化する。
【００４５】
すべてのキャパシタ対２０４、２０６、２０８および２１０が可能化されると、電流および電圧の発振は、インダクタ２０２とキャパシタ対２０４、２０６、２０８および２１０のすべてとの間で共振し、これは同調可能な共振回路のためのより低い共振周波数を選択させる。キャパシタ対２０４、２０６、２０８および２１０を通って流れる発振電流は、対の整合容量に比例する。よって、キャパシタ対２１０を通って流れる発振電流は、一実施例においてキャパシタ対２０４を通って流れる発振電流の８倍である。キャパシタ対２１０に到達するために、キャパシタ対２１０を通って流れる電流は、インダクタ２０２から垂直脚２３６および２３８を通って流れる。垂直脚２３６および２３８は、図１において寄生インダクタ１８２、１８４、１８６および１８８によって表わされる寄生インダクタンスを有する。すべてのキャパシタ対２０４、２０６、２０８および２１０が可能化されると、垂直脚２３６および２３８の寄生インダクタンスがインダクタ２０２のインダクタンスに付加され、これが最大の到達可能なインダクタンスを増大させ、同調可能な共振回路の共振周波数を低減させる。しかしながら、すべてのキャパシタ対２０４、２０６、２０８および２１０が可能化されると、全発振電流は、垂直脚２３６および２３８を通って平均して途中まで流れる。このように、最大の到達可能なインダクタンスは、インダクタ２０２のインダクタンスと垂直脚２３６および２３８の寄生インダクタンスの実質半分との和となる。
【００４６】
キャパシタ対２０４、２０６、２０８および２１０がいずれも可能化されていないと、電流および電圧の発振は、インダクタ２０２とバラクタダイオード２１２および２１４の容量および種々の寄生容量との間で共振し、これは同調可能な共振回路のためのより高い共振周波数を選択させる。キャパシタ対２０４、２０６、２０８および２１０はすべて不能化されているため、発振電流はいずれも本質的には垂直脚２３６および２３８を通って流れない。このように、最小の到達可能なインダクタンスは、インダクタ２０２のインダクタンスと垂直脚２３６および２３８の寄生インダクタンスの実質ゼロとの和を含む。垂直脚２３６および２３８の寄生インダクタンスは、最小の到達可能なインダクタンスに影響を与えることなく最大の到達可能なインダクタンスを増加させるため、同調可能な共振回路の同調範囲は広がる。
【００４７】
一例において、すべてのキャパシタ対２０４、２０６、２０８および２１０がオフされたとき、最大の共振周波数は、期間２π√（ＬMINＣMIN）の逆数である。ここで、ＬMINはインダクタ２０２のインダクタンスであり、ＣMINは全寄生容量である。すべてのキャパシタ対２０４、２０６、２０８および２１０がオンされたとき、最小の共振周波数は、期間２π√（ＬMAXＣMAX）の逆数である。ここで、ＬMAXはインダクタ２０２のインダクタンスと垂直脚２３６および２３８の実効インダクタンスとの和であり、ＣMAXはキャパシタ対２０４、２０６、２０８および２１０の全容量である。このように、全寄生容量ＣMINは低減され、垂直脚２３６および２３８の実効インダクタンスはＬMAXに付加されるため、共振回路の同調範囲は、種々の実施例において広がる。
【００４８】
一実施例において、キャパシタ対２０４、２０６、２０８および２１０は、対の整合容量の最小の大きさから最大の大きさまでの範囲に対応した配置の次元で設けられる。これは、より大きなキャパシタ対のいくつかまたはすべてが可能化されたとき、共振の周波数を低減させるために、インダクタ２０２および垂直脚２３６および２３８の分布インダクタンスを用いる。このように、最小の大きさの容量を有するキャパシタ対２０４は、インダクタ２０２に近接して配置され、最大の大きさの容量を有するキャパシタ対２１０は、インダクタ２０２から離れて配置される。同様に、バラクタダイオード２１２および２１４は、最小の大きさの容量を有するキャパシタ対２０４に近接して配置され、最大の大きさの容量を有するキャパシタ対２１０から離れて配置される。
【００４９】
図２が図１の交差結合されたトランジスタ１４６および１４８を示していないとき、それらは同調可能な共振回路の配置に容易に付加できる。同調可能な共振回路において共振する発振電流は、おおよそ、性質因子Ｑと交差結合されたトランジスタを通って流れる発振電流との積になる。このように、交差結合されたトランジスタを通って流れる発振電流もまた、特にＱが高いとき、同調可能な共振回路の共振周波数を大きく変化させることなく、垂直脚２３６および２３８を通って流れ得る。一実施例において、交差結合されたトランジスタは、キャパシタ対２１０の下に配置される。他の一実施例において、交差結合されたトランジスタは、バラクタダイオード２１２および２１４の近くに配置される。
【００５０】
一実施例において、キャパシタ２１６、２２８および２３２ならびに対２１０の対応するキャパシタは、深井戸２４０上に配置され、キャパシタ２１８、２３０および２３４ならびに対２１０の他のキャパシタは、深井戸２４２上に配置される。図３は、線３−３に沿って図２の同調可能な共振回路を通る断面図である。図３は、深井戸２４０および２４２の構造を説明する。
【００５１】
キャパシタ２３２は、上部金属層においてプレート電極３０２、下部金属層においてプレート電極３０４を有し、プレート電極３０２および３０４は、誘電体層によって分離されている。電極３０２および３０４の配置を明確にするために、この誘電体層は、電極３０２および３０４間の「余白」として図３に示されている。キャパシタ２３２は、キャパシタ２３４がその電極３０６および３０８間で与える容量を整合する電極３０２および３０４間の容量を与える。
【００５２】
キャパシタ２３２および２３４間には、チャネル電極３１０および３１２ならびにゲート電極３１４を有するトランジスタがある。ゲート電極３１４の制御電圧が、チャネル電極３１０および３１２のバイアス電圧をトランジスタのしきい値電圧以上に超えるとき、トランジスタは、キャパシタ２３２のプレート電極３０４およびキャパシタ２３４のプレート電極３０８を結合する。
【００５３】
深井戸２４０は、集積回路のｐ型基板３２４内に配置されるｎ型井戸３２２内に配置されるｐ型井戸３２０を含むように設けられる。同様に、深井戸２４２は、ｐ型基板３２４内に配置されるｎ型井戸３２８内に配置されるｐ型井戸３２６とともに設けられる。キャパシタ２３２は、深井戸２４０のｐ型井戸３２０上に配置され、キャパシタ２３４は、深井戸２４２のｐ型井戸３２６上に配置される。他の一実施例において、キャパシタはすべて、単一の深井戸のｐ型井戸上に配置される。
【００５４】
井戸３２０および３２２ならびに井戸３２６および３２８は、それらのｐ−ｎ接合に渡って空乏領域を生成するために逆バイアスがかけられる。これらの空乏領域は、図３に網掛けで示される。もし深井戸２４０が存在しなければ、キャパシタ２３２の寄生容量は、原理的に、電極３０４と基板３２４との間の寄生容量となる。深井戸２４０が所定の位置にあれば、キャパシタ２３２の電極３０４は、本質的に、ｐ型井戸３２０と等しい寄生容量を有する。この寄生容量は、井戸３２０および３２２の間の空乏領域に渡る接合容量と、井戸３２２と基板３２４との間の空乏領域に渡る接合容量とに直列に存在する。網掛けされた空乏領域は厚く、接合容量は、井戸３２０および３２２ならびに基板３２４の制御されたドーピングおよび電圧バイアスにより、対応して小さくなる。
【００５５】
このように、電極３０４から基板３２４への寄生容量は、電極３０４からｐ型井戸３２０への寄生容量、ｐ型井戸３２０からｎ型井戸３２２への接合容量、およびｎ型井戸３２２からｐ型基板３２４への接合容量を直列に組合せた容量である。これらの３つの容量の直列組合せは、これら３つの容量の逆数の和の逆数である全容量を有する。この全容量は、３つの個々の容量の最小のものより小さい。深井戸２４２は、キャパシタ２３４の電極３０８から基板３２４への寄生容量を同様に低減させる。このように、深井戸２４０および２４２は、電極３０４および３０８の寄生容量を劇的に低減させる。ゲート電極３１４に印加される同調信号がそのトランジスタをオフするとき、キャパシタ２３２および２３４の対は、キャパシタ２３２および２３４の容量と、電極３０４および３０８から基板３２４への寄生容量とを原理的に直列に組合せた残余容量を有する。この残余容量は、電極３０４または３０８から深井戸２４０または２４２を通って基板３２４までの寄生容量の約半分となる。
【００５６】
深井戸２４０および２４２は、キャパシタ２３２および２３４の対の残余容量を劇的に低減させるため、当該対がトランジスタのゲート電極３１４と結合しないとき、深井戸２４０および２４２は、同調可能な共振回路の最小の到達可能な容量を低減させる。これは、同調可能な共振回路の共振周波数のための同調範囲を広げる。
【００５７】
図４は、１以上の実施例による同調可能な共振回路を実行する一例としてのプログラム可能な論理集積回路のブロック図である。
【００５８】
プログラム可能な論理集積回路は、アレイにおいていくつかの異なる型のプログラム可能な論理ブロックを含むことができる。例えば、図４は、多ギガビットトランシーバ（ＭＧＴ)４０１と、構成可能な論理ブロック（ＣＬＢ）４０２と、ランダムアクセスメモリブロック（ＢＲＡＭ）４０３と、入力／出力ブロック（ＩＯＢ）４０４と、構成およびクロック論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）４０５、ディジタル信号処理ブロック（ＤＳＰ）４０６と、たとえばクロックポート等の特定の入力／出力ブロック（Ｉ／Ｏ）４０７と、ディジタルクロック管理部、アナログ−ディジタル変換器、システムモニタ論理等の他のプログラム可能な論理４０８とを含む多数の異なるプログラム可能なタイルを含むＦＰＧＡ構成（４００）を記載する。いくつかのＦＰＧＡは、専用の処理装置ブロック（ＰＲＯＣ）４１０も含む。
【００５９】
いくつかのＦＰＧＡにおいて、プログラム可能な各タイルは、隣接する各タイルにおける対応する配線素子への標準化された接続を有するプログラム可能な配線素子（ＩＮＴ）４１１を含む。それゆえ、一緒になったプログラム可能な配線素子は、図示されたＦＰＧＡに対するプログラム可能な配線構造を実現する。プログラム可能な配線素子ＩＮＴ４１１もまた、図４の上部に含まれる例によって示されるように、同じタイル内にプログラム可能な論理素子への接続を含む。
【００６０】
たとえば、ＣＬＢ４０２は、ユーザ論理および単一のプログラム可能な配線素子ＩＮＴ４１１を実現するようにプログラムされることが可能な構成可能な論理素子ＣＬＥ４１２を含むことができる。ＢＲＡＭ４０３は、１以上のプログラム可能な配線素子に加えて、ＢＲＡＭ論理素子（ＢＲＬ）４１３を含むことができる。一般に、タイルに含まれる配線素子の数は、当該タイルの高さに依存する。図示された実施例において、ＢＲＡＭは、５つのＣＬＢと同じ高さを有するが、他の数（たとえば４）もまた用いることができる。ＤＳＰタイル４０６は、適当な数のプログラム可能な配線素子に加えて、ＤＳＰ論理素子（ＤＳＰＬ）４１４を含むことができる。ＩＯＢ４０４は、プログラム可能な配線素子ＩＮＴ４１１の一例に加えて、たとえば入力／出力論理素子（ＩＯＬ）４１５の２つの例を含むことができる。当業者には明らかなように、たとえばＩ／Ｏ論理素子４１５に接続される実際のＩ／Ｏパッドは、記載される種々の論理ブロックの上に積層された金属を用いて製造され、入力／出力論理素子４１５の領域に通常は閉じ込められない。
【００６１】
図示された実施例において、（図４に網掛けで示される）ダイの中央近くの柱状領域は、構成、クロック、および他の制御論理のために用いられる。この柱状領域から伸びる水平領域４０９は、ＦＰＧＡの横幅に渡ってクロック信号および構成信号を分配するのに用いられる。
【００６２】
図４に記載された構成を利用したいくつかのＦＰＧＡは、ＦＰＧＡの大部分を占める通常の柱状構造を分断する付加的な論理ブロックを含む。付加的な論理ブロックは、プログラム可能なブロックおよび／または専用の論理とすることができる。たとえば、図４に示される処理装置ブロックＰＲＯＣ４１０は、ＣＬＢおよびＢＲＡＭのいくつかの柱状領域にまで及ぶ。
【００６３】
一実施例において、各ＭＧＴ４０１は、プログラム可能なデータ速度の広範囲に渡ってデータを送受信するするようにプログラム可能である。各ＭＧＴ４０１は、同調可能な共振回路を含む可変共振器を含む直列化回路／非直列化回路を有する。可変発振器の発振周波数は、そのＭＧＴ４０１のプログラム可能なデータ速度を定める。１以上の実施例において可変発振器の周波数同調範囲が広がるため、各ＭＧＴは、プログラム可能なデータ速度の拡張された範囲で動作可能である。
【００６４】
図４は、ただ例示的なＦＰＧＡ構成を記載する意図であることに留意する。柱状領域における論理ブロックの数、柱状領域の相対的な幅、柱状領域の数および次元、柱状領域に含まれる論理ブロックの型、論理ブロックの相対的な大きさ、および図４の上部に含まれる配線／論理の実装は、単なる例示である。たとえば、実際のＦＰＧＡにおいては、ユーザ論理の効率的な実行を容易にするために、どこにＣＬＢがあっても、ＣＬＢに隣接する１以上の柱状領域は通常含まれる。
【産業上の利用可能性】
【００６５】
１以上の実施例は、種々の同調可能な共振回路に応用可能であると考えられる。他の局面および実施例は、明細書の考慮およびそこに開示された１以上の実施例の実践から、本願の当業者には明らかである。実施例は、特定用途向け集積回路（ＡＳＩＣ）としてまたはプログラム可能な論理装置において実行され得る。明細書および説明された実施例は、続く特許請求の範囲によって示される発明の真の範囲および精神に鑑み、例示としてのみ考慮されるべきであることが意図される。
【図２】
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【図３】
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【図１】
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【図４】
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【国際調査報告】
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