(57)【要約】  半導体記憶装置は、複数のメモリダイと、コントローラダイとを含む。コントローラダイは内部制御バスに接続される。コントローラダイは、外部リードコマンドに応答して、前記メモリダイのうちの選択された１つに内部リードコマンドを提供するように構成される。選択されたメモリダイは、内部リードコマンドに応答して、コントローラダイに読み出しデータを提供するように構成される。選択されたメモリダイとして選択されたときの、コントローラダイによる外部リードコマンドの受信とコントローラダイによる該選択されたメモリダイからの読み出しデータの受信との間のレイテンシが、前記メモリダイのうちの少なくとも２つに関して相異なる。
2013520732.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリダイと、
内部制御バスに接続されたコントローラダイであり、外部リードコマンドに応答して、前記メモリダイのうちの選択された１つに内部リードコマンドを提供するように構成されたコントローラダイと、
を含み、
前記選択されたメモリダイは、前記内部リードコマンドに応答して、前記コントローラダイに読み出しデータを提供するように構成され、
前記選択されたメモリダイとして選択されたときの、前記コントローラダイによる前記外部リードコマンドの受信と前記コントローラダイによる前記選択されたメモリダイからの前記読み出しデータの受信との間のレイテンシが、前記メモリダイのうちの少なくとも２つに関して相異なる、
半導体記憶装置。
【請求項２】
前記コントローラダイは更に、受信した前記読み出しデータを外部データバス上に出力するように構成され、前記コントローラダイによる前記外部リードコマンドの受信と前記外部データバス上への前記読み出しデータの出力との間のレイテンシが、前記メモリダイのうちの前記少なくとも２つに関して一定である、請求項１に記載の装置。
【請求項３】
前記コントローラダイは更に、前記選択されたメモリダイからの受信後に、受信した前記読み出しデータに等化のための遅延を付加するように構成される、請求項２に記載の装置。
【請求項４】
前記メモリダイのうちの前記少なくとも２つに関して一定な、前記コントローラダイによる前記外部リードコマンドの受信と前記外部データバス上への前記読み出しデータの出力との間の前記レイテンシは総遅延であり、前記等化のための遅延は、前記総遅延が決定論的なクロックサイクル数であることを保証するように選定される、請求項３に記載の装置。
【請求項５】
前記コントローラダイは、前記選択されたメモリダイとして、前記メモリダイのうちの第１のメモリダイを選択し、前記第１のメモリダイから第１の読み出しデータを受信し、前記選択されたメモリダイとして、前記メモリダイのうちの第２のメモリダイを選択し、前記第２のメモリダイから第２の読み出しデータを受信し、且つ前記第１の読み出しデータ及び前記第２の読み出しデータを外部データバス上に出力するように構成される、請求項１に記載の装置。
【請求項６】
前記第１の読み出しデータの末端部分の受信が、前記第２の読み出しデータの先頭部分の受信と同時に発生し、前記コントローラダイは更に、前記第２の読み出しデータの前記先頭部分が前記第１の読み出しデータの前記末端部分に続いて前記外部データバス上に出力されることを可能にするよう、前記第２の読み出しデータの少なくとも前記先頭部分をバッファリングするように構成される、請求項５に記載の装置。
【請求項７】
前記第１の読み出しデータの末端部分の受信と、前記第２の読み出しデータの先頭部分の受信との間に隙間が存在し、前記コントローラダイは更に、前記外部データバス上で前記第２の読み出しデータの前記先頭部分が前記第１の読み出しデータの前記末端部分に隙間なく続くことを可能にするよう、前記第１の読み出しデータの出力を遅延させるように構成される、請求項５に記載の装置。
【請求項８】
前記選択されたメモリダイを含む前記メモリダイは各々、前記コントローラダイにそれぞれのメモリダイを独立に接続するそれぞれの内部データバスを含む、請求項１に記載の装置。
【請求項９】
前記選択されたメモリダイは、前記読み出しデータを前記それぞれの内部データバス上に出力することによって、前記コントローラダイに前記読み出しデータを提供するように構成される、請求項８に記載の装置。
【請求項１０】
前記コントローラダイは更に、前記選択されたメモリダイによって出力される前記読み出しデータを受信するとき、前記選択されたメモリダイ以外の前記メモリダイの各々の前記内部データバスの動作を停止させるように構成される、請求項９に記載の装置。
【請求項１１】
前記選択されたメモリダイは、内部データバス及び前記内部制御バスのオンダイ・ターミネーションを実現するように構成された回路を有しない、請求項１に記載の装置。
【請求項１２】
前記選択されたメモリダイは、前記内部データバス及び前記内部制御バスのオンダイ・ターミネーション（ＯＤＴ）を実現するように構成された回路を含むが、該回路は無効にされる、請求項８に記載の装置。
【請求項１３】
前記選択されたメモリダイはＯＤＴオフモードに設定される、請求項１２に記載の装置。
【請求項１４】
前記コントローラダイは更に、外部制御バス上でグローバルクロック信号を受信するように構成される、請求項１に記載の装置。
【請求項１５】
前記コントローラダイは、前記選択されたメモリダイから受信した前記読み出しデータを、前記グローバルクロック信号と再同期化する、請求項１４に記載の装置。
【請求項１６】
前記コントローラダイは更に、受信した前記読み出しデータを外部データバス上に出力するように構成され、前記外部データバス及び前記内部データバスは同一の幅を有する、請求項１に記載の装置。
【請求項１７】
前記コントローラダイは更に、受信した前記読み出しデータを外部データバス上に出力するように構成され、前記外部データバス及び前記内部データバスは相異なる幅を有する、請求項１に記載の装置。
【請求項１８】
前記コントローラダイは更に、受信した前記読み出しデータを外部データバス上に出力するように構成され、前記内部データバスは前記選択されたメモリダイからの前記読み出しデータを、導電体当たりＮ１ビット／秒のレートで担持し、前記外部データバスは、前記コントローラダイから捕捉して再同期化された前記読み出しデータを、導電体当たりＮ２ビット／秒のレートで担持し、Ｎ１及びＮ２は同一である、請求項１に記載の装置。
【請求項１９】
前記コントローラダイは更に、受信した前記読み出しデータを外部データバス上に出力するように構成され、前記内部データバスは前記選択されたメモリダイからの前記読み出しデータを、導電体当たりＮ１ビット／秒のレートで担持し、前記外部データバスは、前記コントローラダイから捕捉して再同期化された前記読み出しデータを、導電体当たりＮ２ビット／秒のレートで担持し、Ｎ１及びＮ２は相異なる、請求項１に記載の装置。
【請求項２０】
前記コントローラダイは更に、受信した前記読み出しデータを外部データバス上に出力するように構成され、前記コントローラダイは前記外部データバス及び外部制御バスのオンダイ・ターミネーションを実現するように構成された終端回路を含む、請求項１に記載の装置。
【請求項２１】
前記終端回路は分割終端抵抗を含む、請求項２０に記載の装置。
【請求項２２】
前記終端回路は、Ｖｔｔ電圧源に結合された単一の終端抵抗を含む、請求項２０に記載の装置。
【請求項２３】
前記内部リードコマンドは、前記選択されたメモリダイ内の内部アドレスを特定し、前記コントローラダイは更に、前記リードコマンドに基づいて、少なくとも、前記選択されたメモリダイ内の前記内部アドレスを決定するように構成される、請求項１に記載の装置。
【請求項２４】
前記外部リードコマンドは、前記選択されたメモリダイ内の前記内部アドレスに対応する複数の外部アドレスビットを指定する、請求項２３に記載の装置。
【請求項２５】
前記外部リードコマンドは更に、前記選択されたメモリダイを特定する第２の複数の外部アドレスビットを指定する、請求項２４に記載の装置。
【請求項２６】
前記外部リードコマンドに、前記選択されたメモリダイを特定する信号が付随する、請求項２４に記載の装置。
【請求項２７】
前記選択されたメモリダイを特定する前記信号はチップイネーブル信号を含む、請求項２６に記載の装置。
【請求項２８】
前記複数のメモリダイは積層されている、請求項１に記載の装置。
【請求項２９】
前記複数のメモリダイの各々はダイナミックランダムアクセスメモリ（ＤＲＡＭ）ダイである、請求項１に記載の装置。
【請求項３０】
請求項１に記載の半導体記憶装置を複数含んだマルチチップパッケージ。
【請求項３１】
請求項２に記載の半導体記憶装置を複数有するマルチチップパッケージであり、該複数の装置はインタフェースを用いて回路基板上に搭載され、当該マルチチップパッケージは更に、前記回路基板に搭載されたレジスタチップを有し、前記レジスタチップは、前記外部制御バスを前記複数の装置の各々に分配し、前記複数の装置の各々の前記外部データバスは、前記レジスタチップを迂回して直接的に前記インタフェースに結合されている、マルチチップパッケージ。
【請求項３２】
前記コントローラダイは更に、前記それぞれの内部制御バスに沿って前記選択されたメモリダイに内部クロック信号を供給するように構成され、前記内部リードコマンドは前記内部クロック信号と同期化される、請求項８に記載の装置。
【請求項３３】
前記選択されたメモリダイは更に、前記コントローラダイからの前記内部リードコマンドの受信に応答して、前記それぞれの内部データバス上に前記読み出しデータをソース同期的に出力するように構成される、請求項３２に記載の装置。
【請求項３４】
ダブルデータレート（ＤＤＲ）モードで動作される請求項１に記載の装置。
【請求項３５】
前記内部制御バス、及び前記それぞれの内部データバスの各々は、非終端モードで動作される、請求項８に記載の装置。
【請求項３６】
前記選択されたメモリダイは更に、前記内部リードコマンドに応答して、前記コントローラダイに前記読み出しデータを非同期で提供するように構成される、請求項１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体記憶装置に関し、特に、複数のメモリダイとコントローラダイとを有する半導体記憶装置に関する。
【背景技術】
【０００２】
積層された複数の半導体チップ（例えばＤＲＡＭデバイスなど）を単一のパッケージ内に統合するマルチチップパッケージ（ＭＣＰ）は、個々のチップを専用パッケージ内にパッケージングするものより高い密度を達成する。
【０００３】
Ｒａｊａｎの特許文献１には、単一のパッケージ内に２つ以上のＤＲＡＭダイとともにインタフェースチップをパッケージングしたものが記載されている。そのインタフェースチップは、如何なる所与の時にも単一のダイのみがアクセスされ得るようにして、共有データバス上で複数のＤＲＡＭダイと通信することができる。代替的に、より高い帯域幅を提供するように複数のインタフェースが並列に動作され得るよう、各ＤＲＡＭダイがインタフェースダイへの専用データバスを有するようにすることもできる。
【０００４】
Ｒａｊａｎ等の特許文献２には、同一パッケージ内にバッファチップを有する積層ＤＲＡＭダイの多様な構成が示されている。外部コマンドバス（アドレス、制御、及びクロック）は、インタフェースチップによってバッファリングされて共通の内部バス上で全てのＤＲＡＭダイに提供されるか、複数の別々の内部バス上で各ＤＲＡＭダイに提供されるか、あるいは、複数の別々の内部バスの各々上で幾つかのＤＲＡＭダイに提供されるかであり得る。外部データバスは、インタフェースチップによって双方向でバッファリングされて共通の内部バス上で全てのＤＲＡＭダイに提供されるか、複数の別々の内部バス上で各ＤＲＡＭダイに提供されるか、あるいは、複数の別々の内部バスの各々上で幾つかのＤＲＡＭダイに提供されるかであり得る。
【０００５】
残念ながら、これら及びその他の従来技術に係るＭＣＰ実装は、高い電力消費を含む様々な欠点を有する。これは、特に、電池電力が有限資源である移動式（モバイル）装置で問題となり得る。故に、電力消費が低減されるＭＣＰを考案することができるとしたら、それは産業界において望ましいことである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７５１５４５３号明細書
【特許文献２】米国特許第７３８６６５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
広範な一態様によれば、本発明は、複数のメモリダイとコントローラダイとを含む半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
半導体記憶装置は、複数のメモリダイと、内部制御バスに接続されたコントローラダイとを含む。コントローラダイは、外部リードコマンドに応答して、前記メモリダイのうちの選択された１つに内部リードコマンドを提供するように構成される。前記選択されたメモリダイは、前記内部リードコマンドに応答して、前記コントローラダイに読み出しデータを返すように構成される。前記選択されたメモリダイとして選択されたときの、前記コントローラダイによる前記外部リードコマンドの受信と前記コントローラダイによる前記選択されたメモリダイからの前記読み出しデータの受信との間のレイテンシが、前記メモリダイのうちの少なくとも２つに関して相異なる、
本発明の具体的な実施形態に関する以下の記載を添付の図面とともに検討することにより、当業者には、本発明のその他の態様及び特徴が明らかになる。
【図面の簡単な説明】
【０００９】
以下の図を含む添付の図面を参照しながら、本発明の実施形態を例として説明する。
【図１】本発明の非限定的な特定の実施形態に従った、コントローラダイと複数のメモリダイとを用いるマルチチップパッケージ（ＭＣＰ）を示すブロック図である。
【図２Ａ】バス及びピンのキャパシティに関する、取り得る異なるＭＣＰ構成を例示するブロック図である。
【図２Ｂ】バス及びピンのキャパシティに関する、取り得る異なるＭＣＰ構成を例示するブロック図である。
【図３】読み出し動作中に様々なシステムコンポーネント間で行い得るインタラクションを例示する信号フロー図である。
【図４】メモリダイがその読み出し出力をグローバルクロック信号にクロックしない場合の、コントローラダイによる、メモリダイから受信される読み出しデータの再同期を示すタイミング図である。
【図５】ＭＣＰを作成するようにメモリダイとコントローラダイとを積層する物理構成の一例を示す図である。
【図６】本発明の非限定的な特定の実施形態に従ったマルチランクＭＣＰ  ＲＤＩＭＭを示す図である。
【発明を実施するための形態】
【００１０】
図１は、複数のメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄと、コントローラダイ１２０とを含んだ半導体記憶装置１００のブロック図を示している。半導体記憶装置１００はマルチチップパッケージ（ＭＣＰ）と称し得る。メモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄの各々、並びにコントローラダイ１２０は、ＭＣＰ１００へのパッケージング前にウェハ形態で完全にテストされたものであることを指し示す“良品判明ダイ（known  good  die；ＫＧＤ）”と称し得る。
【００１１】
メモリダイ（ＫＧＤ）１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス（同期型ＤＲＡＭ；ＳＤＲＡＭを含む）、又は、特には読み出し及び書き込みに関して低レイテンシを有することが期待されるデバイスであるその他の種類のメモリデバイスとし得る。この特定の例において、メモリダイの個数は４つであるが、これは限定的なものと見なされるべきでない。非限定的な特定の一実施形態例において、メモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄのうちの１つ以上は、ＪＥＤＥＣ  ＤＤＲ３規格ＪＥＳＤ７９−３Ｃ（参照することにより、ここに援用する）に準拠するＤＲＡＭデバイスとし得る。一部の実施形態において、メモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄのうちの異なるサブセット（部分集合）が、上述のＪＥＤＥＣ  ＤＤＲ３規格ＪＥＳＤ７９−３Ｃを含んでいても含んでいなくてもよい異なる規格に準拠していてもよい。
【００１２】
コントローラダイ１２０は、外界へのインタフェースをメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄに提供するので、“ブリッジチップ”と称し得る。具体的には、外部制御バス１３０及び外部データバス１４０が、コントローラダイ１２０に接続することによって、メモリコントローラ１５０をＭＣＰ１００に接続する。メモリコントローラ１５０及びＭＣＰ１００はともに、マザーボード１６０を介して接続され得る。メモリコントローラ１５０とＭＣＰ１００との間の接続は、直接的であってもよいし、あるいは、レジスタ及び／又は１つ以上のその他のＭＣＰを介してであってもよい。コントローラダイ１２０は、メモリコントローラ１５０の視点からＭＣＰ１００が規格準拠デバイスとして認識されるよう、所与の規格（例えば、ＪＥＤＥＣ  ＤＤＲ３など）に従って外部制御バス１３０及び外部データバス１４０と相互作用するように構成されることができる。
【００１３】
外部制御バス１３０は、メモリコントローラ１５０からのコマンド／アドレス信号及びグローバルクロック信号を担持する。外部データバス１４０は、アクティブであるときに有効データを担持する複数の外部データラインと、データストローブ信号を担持する複数のデータストローブラインとを含む。データストローブ信号は、外部データラインがアクティブであり、それ故に有効データを担持している時、を指し示すクロック信号である。データはメモリコントローラ１５０又はＭＣＰ１００を起源とし得るので、データストローブラインは、書き込みデータがメモリコントローラ１５０からＭＣＰ１００に伝送されているのか、それとも読み出しデータがＭＣＰ１００からメモリコントローラ１５０に伝送されているのかに応じて、メモリコントローラ１５０によって、あるいはＭＣＰ１００によって掌握され得る。
【００１４】
コマンド／アドレス信号及びグローバルクロック信号を供給する外部制御バス１３０は、バッファリングされ、内部制御バスに沿って各メモリダイに与えられる。コマンド／アドレス信号及びグローバルクロック信号は、１クロックサイクルのレイテンシと同等の短さで内部制御バスに伝送されることができる。図示した実施形態においては、メモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄの各々に対して１つ、それぞれ、別々の専用内部制御バス１９０Ａ、１９０Ｂ、１９０Ｃ及び１９０Ｄが設けられている。故に、メモリコントローラ１５０からのコマンドがメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄの特定の１つにアドレシングされ、それ以外にはアドレシングされないとき、コントローラダイ１２０は、そのコマンドの宛先メモリダイを決定して、該宛先メモリダイへの内部制御バスのみを活性化し、それにより電力が節減される。他の例では、全てのメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄによって並列に共有される単一の内部制御バスを設けることが可能である。こうすることは、電力消費の増大という代償の下で、コントローラダイ１２０上のパッドの数及びＭＣＰ１００内の相互接続の数を削減する。
【００１５】
コントローラダイ１２０はまた、メモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄに、それぞれ内部データバス１７０Ａ、１７０Ｂ、１７０Ｃ及び１７０Ｄによって接続されている。コントローラダイ１２０をメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄのうちの特定の１つに接続する内部データバスは、アクティブであるときに有効データを担持する複数の内部データラインと、データストローブ信号を担持する複数のデータストローブラインとを含む。該データストローブ信号は、内部データラインがアクティブであり、それ故に有効データを担持している時、を指し示すクロック信号である。データはコントローラダイ１２０、又はメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄのうちの特定の１つを起源とし得るので、データストローブラインは、書き込みデータがこの特定のメモリダイからコントローラダイ１２０に伝送されているのか、それとも読み出しデータがコントローラダイ１２０から該特定のメモリダイに伝送されているのかに応じて、コントローラダイ１２０によって、あるいは該特定のメモリダイによって掌握され得る。
【００１６】
特に高周波数において、性能を向上させるため、コントローラダイ１２０は、外部インタフェースに（すなわち、外部データバス１４０及び外部制御バス１３０に）オンダイ・ターミネーション（on-die  termination；ＯＤＴ）を提供するように構成され得る。この目的のため、コントローラダイ１２０は、例えばＪＥＤＥＣ  ＤＤＲ３規格によって記述されるような、多様なＯＤＴオプションを実装することができる。１つのこのようなオプションは、電源電圧ＶＤＤＱ及びＶＳＳＱに分割抵抗終端（スプリット・レジスティブ・ターミネーション）を実装するものである。他の例では、電力を節減するため、例えばＶＴＴ＝（ＶＤＤＱ−ＶＳＳＱ）／２など、ＶＤＤＱとＶＳＳＱとの間の中間電圧に調整された終端電圧に単一の抵抗終端を用いることができる。後者の技術の一例が、本出願の譲受人に譲渡された「Termination  Circuit  for  On-Die  Termination」なるタイトルの米国特許出願公開第２０１０／０２０１３９７号明細書に記載されている。なお、この文献をここに援用する。この目的のため、コントローラダイ１２０への集積の容易さ及び低コスト性のために線形ＶＴＴレギュレータが使用され得る。あるいは、より高い電力効率を実現するために、誘導（インダクティブ）レギュレータが使用され得る。このような場合、ＶＴＴレギュレータはＭＣＰ１００内に統合され得る。他の例では、マザーボード１６０と、ＭＣＰ上の専用のＶＴＴピン又は複数のＶＴＴピンとを介して、ＭＣＰ１００にＶＴＴを供給してもよい。
【００１７】
認識されるように、内部データバス１７０Ａ、１７０Ｂ、１７０Ｃ及び１７０Ｄ、並びに内部制御バス（又は、バス１９０Ａ、１９０Ｂ、１９０Ｃ及び１９０Ｄ）は、コントローラダイ１２０から各メモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄまでの短い相互接続距離のため、オンダイ・ターミネーションを必要としない。該距離は、（同一のＭＣＰ１００内で）コントローラダイ１２０から最も遠いメモリダイであっても比較的短いままである。この目的のため、オンダイ・ターミネーションを全く用いずに（これはチップ面積を節減する）、あるいは、例えば、拡張モードレジスタプログラミングによって、且つ／或いはＪＥＤＥＣ  ＤＤＲ３規格により提供されるようにＯＤＴパッドを電源電圧に接続することによって、オフに切り替え可能なオンダイ・ターミネーションを提供することができるように、の何れかでメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄを実装することが想定される。何れの場合も、ＯＤＴの不存在（又は無効化）により、ＯＤＴがアクティブにされる場合より少ない電力消費がもたらされる。
【００１８】
読み出し操作又は書き込み操作のために内部データバス１７０Ａ、１７０Ｂ、１７０Ｃ及び１７０Ｄのうちの何れがアクティブになるべきかを知ることは、コントローラダイ１２０が、外部制御バス１３０を介して受信したコマンド／アドレス信号に基づいて、選択されたメモリダイを特定することを必要とする。様々な考え得る実現法が、選択メモリダイがコントローラダイ１２０によって特定されることを可能にする。それらの実現法のうちの一部を説明するため、単純化のために、４つのメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄの各々のサイズが相等しく、且つ２Ｎアドレス可能ワードに等しい、すなわち、Ｎアドレスビットによる表現に従う、と仮定する。故に、ＭＣＰ１００のキャパシティ（最大容量）は実質的に、（Ｎ＋２）ビットによる表現に従う２Ｎ＋２ワードである。
【００１９】
図１に示す１つの可能な実現法において、メモリコントローラ１５０は、ＭＣＰ１００とのインタラクションを、あたかもそれが４ランクＤＲＡＭデバイスであるかのように行う。これは、選択されたメモリダイ内の所望のアドレスの特定に加えて、ランクの選択（実際には、メモリダイの選択）を必要とする。この目的のため、選択されるメモリダイは、コントローラダイ１２０に直接的に提供される４つのチップイネーブル（ＣＥ＊）ライン１８０を用いて、メモリコントローラ１５０によって特定される。外部制御バス１３０に沿ってコントローラダイ１２０によって受信されるコマンド／アドレス信号は、選択されたメモリダイのアドレス空間内のアドレスを特定するために必要なＮビットをエンコードする。
【００２０】
他の１つの可能な実現法において、メモリコントローラは、ＭＣＰとのインタラクションを、あたかもそれが２ランクＤＲＡＭデバイスであるかのように行う。これは、ランクの選択を、そのランクのアドレス空間内の所望アドレスの特定に加えて必要とする。この目的のため、選択されるランクは、コントローラダイに直接的に提供される２つのチップイネーブル（ＣＥ＊）ラインを用いて、メモリコントローラによって特定され、外部制御バスに沿ってコントローラダイによって受信されるコマンド／アドレス信号が、選択メモリダイを特定するための追加の１ビットを含む。残りのＮアドレスビットが、選択メモリダイのアドレス空間内のアドレスを特定する。
【００２１】
更なる他の１つの可能な実現法において、メモリコントローラは、ＭＣＰとのインタラクションを、あたかもそれが４倍のバンク数、ロウ数又はコラム数を有するＤＲＡＭデバイスであるかのように行う。この目的のため、選択されるメモリダイは、外部制御バス上のコマンド／アドレス信号によってエンコードされたアドレスの一部を形成する２ビットの追加アドレスビットを用いて、メモリコントローラによって黙示的に特定される。残りのＮアドレスビットが、黙示的に選択されたメモリダイのアドレス空間内のアドレスを特定する。
【００２２】
当業者に認識されるように、内部及び外部のデータバスは、同じ幅（ピン数）、全体スピード、又はピン当たりのスピードである必要はない。具体的には、外部データバスの帯域幅ニーズは、多様な異なる構成を用いて満足され得ると想定される。そのような構成のうちの一部を以下にて説明する。
【００２３】
例えば、外部データバス１４０がＰ個の導電体の幅であり且つピン当たりＲ（ピン当たりビット／秒（bits/s/pin））のキャパシティを有すると見なす。これは、外部データバス１４０上にＰ×Ｒ（ビット／秒）の総キャパシティをもたらす。内部データバス１７０Ａ、１７０Ｂ、１７０Ｃ及び１７０Ｄの各々が相等しいと仮定され、且つこれら内部データバスの各々が同じ幅Ｐを有するがＲ／２（ピン当たりビット／秒）のピン当たりキャパシティを有する場合、図２Ａの状況が当てはまる。具体的には、アクティブにされたメモリダイに対応する内部データバスの集合的な全帯域幅がＰ×Ｒ、すなわち、外部データバスの総キャパシティになるように、メモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄのうちの２つが同時にアクティブにされるべきである。
【００２４】
一方、内部データバス１７０Ａ、１７０Ｂ、１７０Ｃ及び１７０Ｄの各々がＲ／２（ピン当たりビット／秒）のピン当たりキャパシティを有するが、幅が２倍（すなわち、２Ｐ個の導電体）にされる場合、図２Ｂの状況が当てはまる。具体的には、内部データバス１７０Ａ、１７０Ｂ、１７０Ｃ及び１７０Ｄの各々の帯域幅はＰ×Ｒであり、これは外部データバス１４０のキャパシティに一致する。故に、外部データバス１４０の需要量を満足するように単一のメモリダイのみがアクティブにされるべきである。
【００２５】
明らかなように、システム要求を達成するための広範囲のメモリダイ及び内部データバスの設計オプションを提供可能なことに関する柔軟性が、コントローラダイ１２０の使用によってもたらされることは認識されるべきである。
【００２６】
以上の例から留意すべきことには、メモリコントローラ１５０がメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄのうちの特定の１つに対して、それぞれの内部データバス１７０Ａ、１７０Ｂ、１７０Ｃ及び１７０Ｄに沿ってデータの書き込み／読み出しを行う時間の間、その他の内部データバス１７０Ａ、１７０Ｂ、１７０Ｃ及び１７０Ｄのうちの１つ以上はアイドル状態に保たれることができる。これは、コントローラダイ１２０に接続された内部データバス１７０Ａ、１７０Ｂ、１７０Ｃ及び１７０Ｄ並びにメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄの全体によって消費される電力量を低減させることを可能にする。
【００２７】
続いて図３の信号フロー図を参照して、読み出し操作の状況でコントローラダイ１２０並びにメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄによって使用され得る基本的なシグナリングの一例を概説する。最初に、コントローラダイ１０が、外部制御バス１３０上で、グローバルクロック信号と、それに同期化された外部コマンド／アドレス信号とを受信する。外部コマンド／アドレス信号は、リード（読み出し）コマンドをエンコードする第１部分を含む。リードコマンドは、読み出し操作を行うことを指定するとともに、アドレスの受信に備えてコントローラダイ１２０を準備するものである。外部コマンド／アドレス信号の第２部分は、そこからデータを読み出すアドレスをエンコードする。アドレスは、コントローラダイ１２０が選択メモリダイを特定することを可能にするように十分に完全なものにされ、あるいは、この情報は、例えばチップイネーブルライン１８０のうちの１つなどの更なる信号から得られる。何れにしても、コントローラダイ１２０によって選択メモリダイが特定される。アドレスの残りの部分は、選択メモリダイのアドレス空間内の読み出しアドレスを指定する。
【００２８】
選択メモリダイが特定されると、コントローラダイ１２０は、内部制御バス（これは、構成に応じて、共有バス又は専用バスとし得る）に沿って選択メモリダイに内部コマンド／アドレス信号を送信する。より具体的には、コントローラダイ１２０は内部コマンド／アドレス信号を内部クロック信号と同期化し、これら双方が内部制御バスに沿って選択メモリダイに送られる。内部クロック信号の基準をグローバルクロック信号とするために、コントローラダイ１２０内にマスターＤＬＬ（図示せず）が設けられてもよい。内部コマンド／アドレス信号は、読み出し操作を行うことを指定するとともにアドレスの受信に備えて選択メモリダイを準備する読み出しコマンドをエンコードする第１部分を含む。内部コマンド／アドレス信号の第２部分が、上述の、選択メモリダイのアドレス空間内の読み出しアドレスをエンコードする。
【００２９】
選択メモリダイが、内部制御バスに沿って、内部コマンド／アドレス信号及び内部クロック信号を受信する。思い出すべきことには、内部コマンド／アドレス信号は内部クロック信号と同期化されている。選択メモリダイは、その内部回路をあてにして、読み出しアドレスのメモリ位置からデータを取り出し、この“読み出し”データをその内部データバス上に置く。選択メモリダイはまた、データストローブ信号の生成を制御する。データストローブ信号は、内部データラインが有効データを担持している時にイネーブルにされるものである。故に、内部データラインはソース同期データ信号を担持する。選択メモリダイがその内部データバスの制御を掌握するとき、データライン上に置かれたデータは、内部制御バスを介して選択メモリダイによって受信される内部制御信号と同期化される必要はない。専用の内部データバス１７０Ａ、１７０Ｂ、１７０Ｃ及び１７０Ｄは、１つのメモリダイからの読み出しデータバーストが別のメモリダイからの読み出しデータバーストと干渉する可能性（これは、共通の内部データバスを共有する複数のメモリダイが順次にアクティブにされる場合に起こり得る）を排除する。
【００３０】
選択メモリダイから、それぞれの内部データバス上で受信された読み出しデータは、コントローラダイ１２０によって捕捉され、外部データバス１４０上での伝送のために再同期化される。読み出しデータの適切な捕捉は、内部データバス上で読み出しデータとともに受信されるデータストローブ信号に対して９０°だけ位相シフトされたクロックを用いることによって可能にされる。この目的のため、コントローラダイ１２０はスレーブＤＬＬを含み、スレーブＤＬＬの周波数は、グローバルクロック信号を基準にするマスターＤＬＬの周波数に結び付けられる。スレーブＤＬＬは、データストローブ信号の上昇エッジによってトリガーされ、その後、データストローブ信号に対して位相を正確に９０°ずらされ且つ受信データストローブ信号と同じ周波数にあるクロック信号を生成する。
【００３１】
コントローラダイ１２０は、上述のようにして、幾つかの選択メモリダイからデータを読み出し得る。故に、メモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄの各々に対してスレーブＤＬＬが設けられる。コントローラダイ１２０内のバッファ（例えばＦＩＦＯ；図示せず）により、外部データバス１４０上にデータを与える時までデータを保持することができる。再同期化は、上述のマスターＤＬＬを用いて達成される。これは、読み出し操作の場合に正確なレイテンシ制御を提供する。何故なら、外部データバス１４０上への如何なる読み出しデータ出力も、決定論的なクロックサイクル数の後に、読み出しコマンドの受信に追随することを、コントローラダイ１２０が保証することを可能にするからである。これについては更に詳細に後述する。コントローラダイ１２０はまた、外部データストローブ信号の生成を制御する。外部データストローブ信号は、外部データラインが有効データを担持している時にアクティブにされる。
【００３２】
なお、選択メモリダイがその読み出しデータを受信クロック信号と揃えることが必要ないので、選択メモリダイは、内部クロック信号又は何らかのその他のクロック信号を基準とする同期化回路（例えば、ＤＬＬ）を必要としない。これは、そのような回路を無効にするか（これは電力節減につながる）、あるいは完全に省略するか（これは更にチップ面積の節減につながる）の何れかとし得ることを意味する。既存の同期化回路を無効にする能力は、ＪＥＤＥＣ使用を満足する標準ＤＤＲ２又はＤＤＲ３  ＤＲＡＭデバイスにて規定される“ＤＬＬ−Ｏｆｆ”モードで動作するようにメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄをプログラムすることによって実現され得る。
【００３３】
当業者によって認識されるように、標準ＤＲＡＭデバイスで見られるＤＬＬ及びＯＤＴの回路ブロックをメモリダイから省くことにより、ＭＣＰのコストを低く維持することができる。これらの回路ブロックは、専用内部バス上での二点間（ポイント・ツー・ポイント）伝送には不要である。さらに、ＭＣＰ環境内では軽い負荷に遭遇するのみであるので、出力ドライバのサイズが縮小され得る。
【００３４】
コントローラダイ１２０の使用は、読み出し操作に幾らかのレイテンシを導入する。読み出しアドレスの特定を知るまで、選択メモリアドレスに少なくとも１つの追加クロックサイクルを課すからである。しかしながら、そのような追加の遅延から生じる不利益は、容量性負荷の低減、電力消費の低減（１つ又は複数の非アクティブバスの動作を停止させ、且つＯＤＴ回路及びＤＬＬ回路の動作を停止させることができることによる）、並びにＤＲＡＭデバイスのコスト／ダイサイズの低減という利益によって埋め合わされる。
【００３５】
続いて図４の、２度の成功裏の読み出し操作を例示するタイミング図を参照する。この図は、コントローラダイ１２０における信号群を示している。ＣＬＫは、外部制御バス１３０上でメモリコントローラ１５０から受信されるグローバルクロック信号を表す。ＣＬＫはまた、マスターＤＬＬを用いて内部クロックをグローバルクロックに揃える場合に、共有内部制御バス上でメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄに分配される内部クロック信号をも表し得る。この目的のためにマスターＤＬＬが使用されない場合には、内部クロック信号とグローバルクロック信号との間に位相シフトが存在し得る。
【００３６】
ＥＸＴ−ＣＭＤは、ＣＬＫと同期して（この例では、ＣＬＫの下降エッジに揃えられている）外部制御バス１３０上で提供される外部コマンド／アドレス信号を表す。ＥＸＴ−ＣＭＤは、コントローラダイ１２０による処理のための第１の外部リード（読み出し；Ｒｅａｄ）コマンド４１０と第２の外部リードコマンド４２０とを含んでいる。外部コマンド／アドレス信号に基づいて、特定のリードコマンドによって標的とされるメモリダイが決定される。この例を説明する目的で、第１の外部リードコマンドによって標的とされるメモリダイをメモリダイ１１０Ｂと仮定し、第２の外部リードコマンドによって標的とされるメモリダイをメモリダイ１１０Ａと仮定する。従って、各外部リードコマンドは、選択されたメモリダイ宛ての対応する内部リードコマンドを生じさせる。具体的には、ＩＮＴ＿ＣＭＤは、内部クロックと同期して（共有）内部制御バス上で提供される内部コマンド／アドレス信号を表す（この例では、ＩＮＴ＿ＣＭＤ及び内部クロックの双方が、マスターＤＬＬを用いてＣＬＫと同期化されており、故に、無制御の位相シフトは存在せず、１クロックサイクル遅延のレイテンシのみが存在している）。ＩＮＴ＿ＣＭＤは、第１の内部リードコマンド４３０（これは１フル（full）クロックサイクルを置いて第１の外部リードコマンド４１０に追随している）と、第２の内部リードコマンド４４０（これもやはり１フルクロックサイクルを置いて第２の外部リードコマンド４２０に追随している）とを含んでいる。単一のＩＮＴ＿ＣＭＤ信号のみが示されている。これは、全てのメモリダイが共有内部制御バスに接続されている場合を表す。別々の内部制御バスの場合には、複数の内部制御バス（例えば、ＩＮＴ＿ＣＭＤ１、ＩＮＴ＿ＣＭＤ２等々）が存在することになり、個々の内部リードコマンド４３０、４４０は、アドレス指定されたメモリデバイスに結合されたそれぞれの内部制御バス上に現れることになる。
【００３７】
第１の内部リードコマンド４３０はメモリダイ１１０Ｂによって処理され、メモリダイ１１０Ｂが、要求アドレスのメモリ位置から第１の読み出しデータ４５０を取り出す。メモリダイ１１０Ｂは、ソースに同期して、第１の読み出しデータ４５０を内部データバス１７０Ｂの内部データライン上に出力する。すなわち、読み出しデータが内部データライン上に与えられるとき、メモリダイ１１０Ｂはまた、データストローブ信号をアクティブにする。これは、プリアンブルによって先行されてもよく（例えば１フルクロックサイクルだけ続く）、その間、データストローブ信号が低い（ｌｏｗ）論理レベルに維持される。ＤＱ２［０．．Ｎ］は、第１の読み出しデータ４５０を与える内部データバス１７０Ｂ上のデータを表し、ＤＱＳ２はデータストローブ信号を表す。なお、ＤＱＳ２はｌｏｗ論理レベルにある１フルクロックサイクルのプリアンブル４５５を示している。
【００３８】
同様にして、第２の内部リードコマンド４４０はメモリダイ１１０Ａによって処理され、メモリダイ１１０Ａが、要求アドレスのメモリ位置から第２の読み出しデータ４６０を取り出す。メモリダイ１１０Ａは、ソース同期的に、第２の読み出しデータ４６０を内部データバス１７０Ａの内部データライン上に出力する。すなわち、読み出しデータが内部データライン上に与えられるとき、メモリダイ１１０Ａはまた、データストローブ信号をアクティブにする。これは、プリアンブルによって先行されてもよく（例えば１フルクロックサイクルだけ続く）、その間、データストローブ信号がｌｏｗ論理レベルに維持される。ＤＱ１［０．．Ｎ］は、第２の読み出しデータ４６０を与える内部データバス１７０Ａ上のデータを表し、ＤＱＳ１はデータストローブ信号を表す。なお、ＤＱＳ１はｌｏｗ論理レベルにある１フルクロックサイクルのプリアンブル４６５を示している。
【００３９】
思い出すべきことには、メモリダイ１１０Ａ及びメモリダイ１１０ＢはＣＬＫを復元する回路を備えていなくてもよく、あるいは、そのような回路が無効にされていてもよい。結果として、メモリダイ１１０Ａ及びメモリダイ１１０Ｂは、ＣＬＫに対して任意の位相でそれらのデータを出力する。例えば、これは、メモリダイ１１０Ａ及びメモリダイ１１０Ｂがそれらのデータを非同期に出力する場合である。これは、異なるメモリダイ間で“ＣＡＳレイテンシ”（すなわち“ＣＬ”）のバラつきを生じさせる。具体的には、コントローラダイ１２０による第１の内部リードコマンド４３０の発信と内部データバス１７０Ｂの内部データライン上での第１の読み出しデータ４５０の出現との間のレイテンシは、コントローラダイ１２０による第２の内部リードコマンド４４０の発信と内部データバス１７０Ａの内部データライン上での第２の読み出しデータ４６０の出現との間のレイテンシと異なるものとなり得る。実際、（メモリダイ１１０ｎの）ＣＡＳレイテンシＣＬｎは、ＣＬｍｉｎからＣＬｍａｘまでのレイテンシ範囲内で様々となることができ、これは１クロック周期より広い範囲に及び得る。内部リードコマンドの或る特定のインスタンスにおいてＣＡＳレイテンシに影響を及ぼし得る要因は、可能性あるものを数個挙げると、製造バラつき、選択されるメモリダイとコントローラダイ１２０との間の距離、及び局所的な温度勾配を含む。
【００４０】
図４（これは、ＤＤＲ（ダブルデータレート）動作モードを仮定している）に示すように、メモリダイ１１０Ｂによって提供される第１の読み出しデータ４５０は、３フルクロックサイクルと等価な最大ＣＡＳレイテンシＣＬｍａｘで４データワードのバーストを含んでおり、メモリダイ１１０Ａによって提供される第２の読み出しデータ４６０は、この例において２フルクロックサイクルより僅かに大きい最小ＣＡＳレイテンシＣＬｍｉｎで４データワードのバーストを含んでいる。
【００４１】
コントローラダイ１２０は、２つの内部データバス１７０Ｂ、１７０Ａ上で読み出しデータ４５０、４６０を受信する。具体的には、ＤＤＲモードにおいて、コントローラダイ１２０は、それぞれのスレーブＤＬＬによって９０°遅延された受信データストローブ信号ＤＱＳ２（ＤＱＳ１）の上昇エッジ及び下降エッジの双方で第１の読み出しデータ４５０（第２の読み出しデータ４６０）をサンプリングする。プリアンブル中にスレーブＤＬＬの各々を有効にするのに適した内部タイミングを決定するために、幾らかの初期トレーニングが必要とされ得る。なお、コントローラダイ１２０は、選択メモリダイに内部リードコマンドを発してからＣＬｍｉｎ以降且つＣＬｍａｘ以内に、選択メモリダイから読み出しデータが到着することを期待する。
【００４２】
コントローラダイ１２０内のバッファは、第１及び第２の読み出しデータ４５０、４６０を、それを外部データバス１４０の外部データライン上に提供する時まで、すなわち、メモリコントローラ１５０からの第１又は第２の外部リードコマンド４１０、４２０の受信に対して決定論的なレイテンシを表す時点まで、保持することができる。ＤＱ［０．．Ｎ］は外部データバス１４０上のデータを表し、これは、第１の読み出しデータ４５０と、その直後に続く第２の読み出しデータ４６０とを含んでいる。
【００４３】
コントローラダイ１２０は、ソース同期的に、第１及び第２の読み出しデータ４５０、４６０を外部データバス１４０上に出力する。すなわち、コントローラダイ１２０は、外部データバス１４０の外部データライン上の有効データの存在を信号伝達するために、データストローブ信号（図４にてＤＱＳにて表す）をイネーブルにする。これは、プリアンブルによって先行されてもよく（例えば１フルクロックサイクルだけ続く）、その間、ＤＱＳはｌｏｗ論理レベルに維持される。なお、ＤＱＳはｌｏｗ論理レベルにある１フルクロックサイクルのプリアンブル４７５を示しているが、それは、いったん（すなわち、第１の読み出しデータ４５０を出力する前に）低下させられるだけでよい。
【００４４】
故に、（メモリダイ１１０ｎの）内部データバス１７０ｎ上で受信された、ＣＡＳレイテンシＣＬｎを有するデータは、外部データバス１４０上に出現する前に、あと（（ＣＬｍａｘ−ＣＬｎ）＋１）クロックサイクルだけ遅延される。
【００４５】
故に、外部制御バス１３０を介した、コントローラダイによる外部リードコマンド（例えば、４１０、４２０）の受信と、外部データバス１４０上へのデータ（例えば、４５０、４６０）の出力との間のトータルでの総レイテンシＣＬｅｘｔは：
外部リードコマンドから内部リードコマンドまで：  １
内部リードコマンドから読み出しデータの受信まで：＋ＣＬｎ
コントローラによって付加される遅延の等化：      ＋（（ＣＬｍａｘ−ＣＬｎ）＋１）
トータルでの総レイテンシＣＬｅｘｔ              ＝５クロックサイクル
として表すことができる。
【００４６】
故に、理解されるように、トータルでの総レイテンシＣＬｅｘｔは一定であり、ＣＬｎに依存しない。従って、個々のメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄが相異なるＣＡＳレイテンシを有し得る（様々な要因に起因し、とりわけ、同期化回路の無効化又は不存在に起因する）としても、メモリコントローラ１５０の視点からの総レイテンシは同一に維持されることができる。故に、認識されるように、ＭＣＰ１００は、メモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄの各々にＤＬＬを必要とすることなく、外部リードコマンドに対して決定論的なレイテンシを提供する。具体的には、メモリコントローラ１５０による第１の外部リードコマンド４１０の発信と、外部データバス１４０上への第１の読み出しデータ４５０の出現との間のトータルでの総レイテンシは、メモリコントローラ１５０による第２の外部リードコマンド４２０の発信と、外部データバス１４０上への第２の読み出しデータ４６０の出現との間のトータルでの総レイテンシと等しい。従って、トータルでの総レイテンシを一定に維持することができる。
【００４７】
上述の例においては、ＣＬｍａｘが正確に３クロックサイクルに等しいと仮定した。当然ながら、ＣＬｍａｘは具体的な実施形態では異なることがあり、整数個のクロックサイクルでない場合もある。そのような場合、上述の計算は、ＣＬｍａｘとその次に大きい整数との間の差を考慮に入れるように変形され得る。他の例では、３．５又は４．５のＣＬｍａｘを実現するように、ＣＬｍａｘをその次に高いハーフ（half）クロックサイクル調整してもよい。しかしながら、何れの場合も、得られるＣＬｅｘｔの値はやはり、ＣＬｎに依存しないものとなる。
【００４８】
なお、別々の内部データバス１７０Ａ、１７０Ｂ、１７０Ｃ及び１７０Ｄの使用により、様々な問題が解消される。先ず、メモリダイ１１０Ａ及びメモリダイ１１０Ｂの双方が共通の内部データバスを共有し、且つ２つの内部リードコマンドが上述のように連続して発せられる、としたメモリダイ１１０Ａからのバーストの末端部が、メモリダイ１１０Ｂからのバースト先頭部と衝突することになる。また、所与のバーストに付随するデータストローブ信号は、（ｌｏｗ論理レベルを有する１フルクロック周期のプリアンブルのために）そのバースト自体より長い時間を有するため、共通内部データバスを用いてバースト同士を背中合わせ的に（隙間なく）並べることは不可能である。これは、共通内部データバスの使用可能なキャパシティを低減させてしまうという影響を有する。しかしながら、これらの問題は、ここで説明したＭＣＰ１００の実施形態では発生しない。何故なら、各メモリダイがそれ自身の内部データバスを有するからである。また、ここで説明したＭＣＰ１００の実施形態においては、個々のメモリダイからのデータのバースト（これらは重なっていてもよいし、連続してしてもよいし、あるいは時間的な隙間によって分離されていてもよい）は、改善されたバス利用のため、より長い、隙間のないバーストを作り出すように連結される。
【００４９】
物理的な観点から、コントローラダイ１２０並びにメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄは、図５に示すように、ＭＣＰ１００内で互いに積層されることができる。コントローラダイ１２０は、メモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄの何れよりも小さくすることができ、故に、パッケージ基板上に積層されることが可能なメモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄの頂部に配置されることができる。メモリダイ１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄ並びにコントローラダイ１２０の双方からのワイヤボンドによってパッケージ基板までの接続を作り出すことで、外部接続及びダイ間接続の双方が形成される。一実施形態において、図５に示すように、ダイ積層を容易にし得るメモリダイのエッジに沿ったボンディングパッド５５０を用いて、カスタムメモリダイを構築することができる。チップの両側にボンディングパッドを有するメモリダイも可能であるが、より有利なメモリダイは、チップの一方側のみにボンディングパッドを有するものである。これは、ダイを積層し、且つずらして配置して、スタック内の全てのダイのボンディングパッドを露出させることを可能にし、それにより、インターポーザを必要としないパッケージ基板へのダイレクトワイヤノンディングが容易にされる。
【００５０】
一部の構成において、印刷回路基板の正面側（及び、場合により背面側）に複数行のＭＣＰ群が配置され得る。これは、デュアルインラインメモリモジュール（Dual  In-line  Memory  Module；ＤＩＭＭ）と称し得る。ＤＩＭＭモジュールは、マザーボードソケットにプラグインされるモジュールを追加あるいは置換することによってユーザがメモリをアップグレードすることが可能なＰＣで広く使用されている。ＪＥＤＥＣ  ＤＤＲ３規格ＪＥＳＤ−７９３Ｃに準拠したＤＩＭＭモジュールは、トータルで２５０ピンを有し、６４ビット又は７２ビットのデータインタフェースを提供する。
【００５１】
他の構成において、複数のＭＣＰが“登録”されてもよい。具体的には、図６は、回路基板上に複数のＭＣＰ６００Ａ、６００Ｂ、６００Ｃ、６００Ｄ、６００Ｅ、６００Ｆ、６００Ｇ及び６００Ｈが搭載されたＭＣＰレジスタード（Registered）（ＲＤＩＭＭ）６０１を採用した、マルチランクＭＣＰ  ＲＤＩＭＭシステムを示している。図示した例において、ＭＣＰの数は８であるが、これは本発明を限定するものではない。ＭＣＰ  ＲＤＩＭＭ６０１は、マザーボード６６０を介してメモリコントローラ６５０に接続されることが可能なインタフェース６４０を有している。典型的なＰＣにおいては、マザーボード上に取り付けられた幾つかのＤＩＭＭソケットがシステムアップグレードを容易にする。
【００５２】
また、ＭＣＰ  ＲＤＩＭＭ６０１は、回路基板上に搭載された別個のレジスタチップ６１０を含んでいる。レジスタチップ６１０は、インタフェース６４０を介して受信された外部コマンド／アドレス信号及びグローバルクロック信号を、ＭＣＰ６００Ａ、６００Ｂ、・・・、６００Ｈへの分配のためにバッファリングするように構成される。具体的には、２つの別個の中間制御バスが存在し、一方（６２０Ｌ）は、コマンド／アドレス信号及びクロック信号を、左側の４つのＭＣＰ（ＭＣＰ６００Ａ、６００Ｂ、６００Ｃ、６００Ｄ）に提供し、もう一方（６２０Ｒ）は、コマンド／アドレス信号及びクロック信号を、右側の４つのＭＣＰ（ＭＣＰ６００Ｅ、６００Ｆ、６００Ｇ、６００Ｈ）に提供する。終端抵抗網６３０Ｌ、６３０Ｒが、各中間制御バス６２０Ｌ、６２０Ｒの端部に配置され、反射を除去し且つ信号のインテグリティを維持する。動作速度及びモジュール基板の設計検討に応じて、図示した数より少ない中間制御バス、又はそれより多くの中間制御バスが存在し得る。
【００５３】
レジスタチップ６１０は、チップイネーブル（ＣＥ＊）ライン又はアドレスに基づいて、何れの組（すなわち、左又は右）のＭＣＰがアクセスされているかを検出し、必要な中間制御バス（すなわち、６２０Ｌ又は６２０Ｒ）のみを駆動する。標準的なＰＣ  ＤＩＭＭにおいては、全ての外部データバスがアクティブにされ、故に、左側及び右側の双方の制御バスがアクティブにされなければならない。
【００５４】
各ＭＣＰの外部データバスは、インタフェース６４０を介してメモリコントローラ６５０に、レジスタチップ６１０を通ることなく直接的に接続される。具体的には、ｘ８  ＭＣＰ（すなわち、８ビット幅の外部データバスを有する）を用いる場合、外部データバスは、バイトグルーピングにて接続されて、ｘ６４モジュールデータ幅を達成し得る。ｘ４  ＤＲＡＭデバイスを用いて、例えばニブルグルーピングなどのその他のグルーピングも可能である。例えば、トータルで９バイト幅のＭＣＰを用いて、ｘ７２モジュールデータ幅を有するパリティをサポートするＤＩＭＭモジュールも可能である。
【００５５】
ＭＣＰ６００Ａ、６００Ｂ、・・・、６００Ｈの各々は、上述のようなメモリダイとコントローラダイとのスタックを含む。所与のＭＣＰ内で、コントローラダイは更に、レジスタチップ６１０を介して受信した外部コマンド／アドレス信号及びグローバルクロック信号をバッファリングする。所与のＭＣＰの外部データバスは、メモリコントローラ６５０と該所与のＭＣＰのコントローラダイとの間に、レジスタチップ６１０を迂回して直接的に接続される。
【００５６】
レジスタチップ６１０は、コマンド／アドレス信号及び内部クロック信号を捕捉・再生成するための内部クロックを生成するために、遅延ロックループ（ＤＬＬ）を含む。入力サンプリングクロックを用いて入力がラッチ（すなわち登録）され、出力駆動クロックを用いて、ラッチされた信号がクロック出力される。典型的に、出力駆動クロックは、レジスタチップ６１０内で入力から出力まで１クロックサイクルの遅延を提供するように自動的に調整される。
【００５７】
レイテンシに対するレジスタチップ６１０及び各ＭＣＰのコントローラダイ１２０の効果は以下の通りである。先ず、レジスタチップ６１０は１クロックサイクルのレイテンシをコマンドストリームに付加し、コントローラダイ１２０は更なる１クロックサイクルのレイテンシをコマンドストリームに付加する。データ経路に関し、コントローラダイ１２０は、選択メモリダイによって外部データバスに提供される読み出しデータへの１クロックのレイテンシと、外部データバスから選択メモリダイに到来する書き込みデータへの１クロックサイクルのレイテンシとを付加する。故に、ＭＣＰ  ＲＤＩＭＭの読み出しデータレイテンシは、非バッファリング型のＤＲＡＭデバイス（ＭＣＰでない非バッファリングＤＩＭＭ）より３クロックサイクル大きく、従来の（ＭＣＰでない）ＲＤＩＭＭより２クロックサイクル大きい。ＭＣＰ  ＲＤＩＭＭ６０１の書き込みデータレイテンシに関しては、非バッファリング型のＤＲＡＭデバイス（ＭＣＰでない非バッファリングＤＩＭＭ）より１クロックサイクル大きく、従来の（ＭＣＰでない）ＲＤＩＭＭのそれに等しい。
【００５８】
上述のＭＣＰ  ＲＤＩＭＭシステムにおいて、レジスタチップ６１０の付加は、外部制御バスに関する限り、メモリコントローラ６５０の負荷を低減する。また、各ＭＣＰ６００Ａ、６００Ｂ、・・・、６００Ｈは、外部制御バス及び外部データバスに関する限り、単一の負荷を与えるのみである。結果として、動作周波数を最大化可能でありながら、より多数のＭＣＰを収容することができる（故に、より高いメモリ密度を達成することができる）。さらに、電力消費が低下するとともに、モジュール当たりの負荷の低減によって、より高い終端抵抗値を用いることができる。また、認識されるように、上述のＭＣＰ  ＲＤＩＭＭは、キャパシティが半分の従来のＲＤＩＭＭより小さいモジュール基板面積を使用するのみである。これは、より低いモジュール高さと、より小型のシステムとを可能にするが、これは、フォームファクタが小さいことが主要な要求である可搬式装置及びブレードサーバにおいて特に有利である。
【００５９】
故に、認識されるように、複数のメモリダイへの制御信号及びデータ信号の双方をバッファリングするコントローラダイを有するＭＣＰが提供される。メモリダイ及びコントローラダイが、１つのスタックに組み立てられ得る。コントローラダイは、外部メモリコントローラに単一の負荷を与え、高性能でありながら電力消費を低減する。具体的には、電力削減は、個々のメモリダイに別々の内部データバス（及び、場合により内部制御バス）を設け、アクティブなメモリデバイスに接続されたバスのみをアクティブにすることによって達成される。電力消費はまた、内部データバス及び内部制御バスを非終端モードで動作させることによって低減される。追加の電力削減が、メモリダイをＤＬＬ無効モードで動作させることによって実現される。更なる電力削減が、外部データバス及び外部制御バス上で（スプリットターミネーションではなく）ＶＴＴターミネーションを使用することによって達成される。
【００６０】
認識されるように、一部の実施形態において、半導体記憶装置の全て又は一部は、コンピューティング装置上で起動される論理合成ツールを用いて取得される低水準ハードウェア記述に基づいて製造されることができる。論理合成ツールは、半導体記憶装置の（例えば、ＨＤＬ、ＶＨＤＬ、Ｖｅｒｉｌｏｇなどの言語での）機能記述を含むソースコードを読み出し、対応する機能を実現するのに適した回路の物理実装の定義を出力するように構成される。
【００６１】
また、以上の説明はＤＲＡＭ記憶装置の状況に関してなされたものであるが、当業者が気付き得るように、本発明態様は、ＳＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＰＣＲＡＭ、ＲｅＲＡＭ、ＥＥＰＲＯＭ、ＮＡＮＤフラッシュ及びＮＯＲフラッシュのメモリを含むその他のメモリ種類にも適用される。
【００６２】
上述の実施形態においては、単純化のため、デバイス素子及び回路は、互いに接続されるものとして示している。本発明の実際の適用においては、素子や回路などは、互いに直接的に接続されてもよいし、デバイス及び装置の動作に必要なその他の素子や回路などを介して互いに間接的に接続されてもよい。故に、現実の構成においては、ここに記載された回路要素及び回路は、直接的あるいは間接的に、互いに結合あるいは接続され得る。
【００６３】
本発明の上述の実施形態は単なる例である。これらの特定の実施形態には、添付の請求項によって定められる本発明の範囲を逸脱することなく、当業者によって、改変、変更、及び変形が為され得る。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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