(57)【要約】  真空を保持しながら単一のプラズマ化学気相堆積処理チャンバ内で基板上に異なる材料の層スタックが堆積される。基板が処理チャンバ内に配置され、第１の処理ガスを用いて、基板上に第１の材料の第１の層を形成する。プラズマパージ及びガスパージを実行した後に、第２の処理ガスを用いて、基板上に第２の材料の第２の層を形成する。プラズマパージ及びガスパージを繰り返し、層スタック上に第１の材料及び第２の材料の更なる層が堆積される。
2013546169.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ＰＥＣＶＤチャンバ内に基板を配置するステップと、
（ｂ）第１のプロセスガスを第１のプラズマに活性化するステップと、
（ｃ）前記第１のプラズマから前記基板上に第１の材料の層を堆積するステップと、
（ｄ）前記ＰＥＣＶＤチャンバをプラズマパージし、前記プラズマパージによって堆積のために調整されるように前記第１の材料の表面を暴露するステップと、
（ｅ）前記ＰＥＣＶＤチャンバをガスパージして全てのガス汚染物質を除去するステップと、
（ｆ）第２のプロセスガスを第２のプラズマに活性化するステップと、
（ｇ）前記第１のプラズマから前記基板上に第２の材料の層を堆積するステップと、
（ｈ）前記ＰＥＣＶＤチャンバをプラズマパージし、前記プラズマパージによって堆積のために調整されるように前記第２の材料の表面を暴露するステップと、
（ｉ）前記ＰＥＣＶＤチャンバをガスパージしてガス汚染物質を除去するステップと、
（ｊ）ステップ（ｂ）〜（ｉ）全体を通して前記ＰＥＣＶＤチャンバ内の真空を保持するステップと、
（ｋ）前記基板上に所定の数の前記第１の材料の層及び前記第２の材料の層が堆積されるまで、ステップ（ｂ）〜（ｊ）を繰り返すステップとを含む、方法。
【請求項２】
前記第１の材料の層の前記所定の数は少なくとも８であり、前記第２の材料の層の前記所定の数は少なくとも８である、請求項１に記載の方法。
【請求項３】
前記ＰＥＣＶＤチャンバの前記ガスパージは、ＮＨ３、Ｎ２及びＮ２Ｏ、それらの混合物からなるガスのグループから選択されたパージガスに前記ＰＥＣＶＤチャンバの一部を暴露することを含む、請求項１に記載の方法。
【請求項４】
前記第１の材料はシリコンであり、前記第１のプロセスガスがシリコン含有分子を含む、請求項１に記載の方法。
【請求項５】
前記第１の材料は酸化シリコンであり、前記第１のプロセスガスはシリコン含有分子及び酸素含有分子を含む、請求項１に記載の方法。
【請求項６】
前記第１の材料は窒化シリコンであり、前記第１のプロセスガスはシリコン含有分子及び窒素含有分子を含む、請求項１に記載の方法。
【請求項７】
ステップ（ｃ）とステップ（ｄ）との間に前記窒化シリコンの表面処理のために、第３のプロセスガスを第３のプラズマに活性化するステップを更に含む、請求項６に記載の方法。
【請求項８】
前記第３のプロセスガスはＮＨ３及びＮ２を含む、請求項７に記載の方法。
【請求項９】
（ａ）真空状態にあるＰＥＣＶＤチャンバ内に基板を配置するステップと、
（ｂ）第１のプロセスガスを第１のプラズマに活性化するステップと、
（ｃ）前記第１のプラズマから前記基板上に第１の応力を有する第１の材料の層を堆積するステップと、
（ｄ）プラズマパージして前記ＰＥＣＶＤチャンバを洗浄し、堆積のために調整されるように前記第１の材料の表面を暴露するステップと、
（ｅ）前記ＰＥＣＶＤチャンバをガスパージしてガス汚染物質を除去するステップと、
（ｆ）第２のプロセスガスを第２のプラズマに活性化するステップと、
（ｇ）前記基板上に、前記第１の材料の前記第１の応力と大きさが概ね等しく、かつ方向が逆である第２の応力を有する第２の材料の層を堆積するステップと、
（ｈ）前記ＰＥＣＶＤチャンバをプラズマパージし、堆積のために調整されるように前記第２の材料の表面を暴露するステップと、
（ｉ）前記ＰＥＣＶＤチャンバをガスパージしてガス汚染物質を除去するステップと、
（ｊ）ステップ（ｂ）〜（ｉ）全体を通して前記ＰＥＣＶＤチャンバ内の真空を保持するステップと、
（ｋ）前記基板上に所定の数の前記第１の材料の層及び前記第２の材料の層が堆積されるまで、ステップ（ｂ）〜（ｊ）を繰り返すステップとを含む、方法。
【請求項１０】
前記第１の材料の層の前記所定の数は８以上であり、前記第２の材料の層の前記所定の数は８以上である、請求項９に記載の方法。
【請求項１１】
前記ＰＥＣＶＤチャンバの前記ガスパージは、ＮＨ３、Ｎ２及びＮ２Ｏ、それらの混合物からなるガスのグループから選択されたパージガスに前記ＰＥＣＶＤチャンバの一部を暴露することを含む、請求項９に記載の方法。
【請求項１２】
前記第１の材料はシリコンであり、前記第１の処理ガスはシリコン含有分子を含む、請求項９に記載の方法。
【請求項１３】
前記第１の材料は酸化シリコンであり、前記第１の処理ガスはシリコン含有分子及び酸素含有分子を含む、請求項９に記載の方法。
【請求項１４】
前記第１の材料は窒化シリコンであり、前記第１の処理ガスはシリコン含有分子及び窒素含有分子を含む、請求項９に記載の方法。
【請求項１５】
ステップ（ｃ）とステップ（ｄ）との間に前記窒化シリコンの表面処理のために、第３のプロセスガスを第３のプラズマに活性化するステップを更に含む、請求項１４に記載の方法。
【請求項１６】
前記第３のプロセスガスはＮＨ３及びＮ２を含む、請求項１５に記載の方法。
【請求項１７】
（ａ）真空状態にあるＰＥＣＶＤチャンバ内に基板を配置するステップと、
（ｂ）第１のプロセスガスを第１のプラズマに活性化するステップと、
（ｃ）前記第１のプラズマから前記基板上に第１の材料の層を堆積するステップと、
（ｄ）前記第１のプロセスガスにドーパント前駆体を添加するステップと、
（ｅ）前記第１のプロセスガス及び前記ドーパント前駆体を第２のプラズマに活性化するステップと、
（ｆ）前記第２のプラズマから前記基板上にドープされたシリコンの層を堆積するステップと、
（ｇ）ステップ（ｂ）〜（ｆ）全体を通して前記ＰＥＣＶＤチャンバ内の真空を保持するステップと、
（ｈ）前記基板上に所定の数の前記第１の材料の層及び前記第２の材料の層が堆積されるまで、ステップ（ｂ）〜（ｇ）を繰り返すステップとを含む、方法。
【請求項１８】
前記第１の材料の層の前記所定の数は少なくとも８であり、前記第２の材料の層の前記所定の数は少なくとも８である、請求項１７に記載の方法。
【請求項１９】
前記第２の材料はｎ型にドープされたシリコンであり、前記ドーパント前駆体はホウ素含有分子を含む、請求項１７に記載の方法。
【請求項２０】
前記第２の材料はｐ型にドープされたシリコンであり、前記ドーパント前駆体はリン含有分子を含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は２０１０年１０月６日に出願の「ＰＥＣＶＤ  ＯＸＩＤＥ−ＮＩＴＲＩＤＥ  ＡＮＤ  ＯＸＩＤＥ−ＳＩＬＩＣＯＮ  ＳＴＡＣＫＳ  ＦＯＲ  ３Ｄ  ＭＥＭＯＲＹ  ＡＰＰＬＩＣＡＴＩＯＮ」と題する米国特許出願第１２／８９９，４０１号に対する優先権を主張する。その内容は参照により本明細書に組み込まれる。
【０００２】
本発明は半導体基板処理システムに関し、より詳細には、層状の材料スタックを堆積するためのプロセスに関する。
【背景技術】
【０００３】
半導体基板処理システムは一般的にプロセスチャンバを含み、プロセスチャンバは、処理領域に隣接してチャンバ内に半導体基板を支持するためのペデスタルを有する。チャンバはプロセス領域を部分的に画定する真空封入体を形成する。ガス分配アセンブリ又はシャワーヘッドが、プロセス領域に１つ又は複数のプロセスガスを与える。その後、ガスは加熱され、かつ／又はエネルギーを供給され、基板上で特定のプロセスを実行するプラズマを形成する。これらのプロセスは、基板上に膜を堆積するプラズマ化学気相堆積（ＰＥＣＶＤ）を含むことができる。
【０００４】
３Ｄメモリは、基板上に堆積される交互の膜材料の層スタックから作製することができる。例えば、３Ｄメモリは酸化物膜及び窒化物膜の交互層、又は酸化物膜及びシリコン膜の交互層を含むことができる。これらのスタックは、第１の材料及び第２の材料からなる複数の層を含むことができる。これらの層状スタックを形成するために、基板は第１のＰＥＣＶＤチャンバ内に配置され、チャンバに真空が印加される。前駆体ガスを用いてプラズマを生成し、基板上に第１の材料が堆積される。チャンバは窒素のような不活性ガスを用いてパージすることができ、その後、第１のＰＥＣＶＤチャンバから基板が取り出される。その後、基板は第２のＰＥＣＶＤチャンバに移送される。第２の処理チャンバに真空が印加され、前駆体ガスを用いてプラズマを生成し、基板上の第１の材料上に第２の材料が堆積される。基板が取り出され、基板上に必要とされる数の層が形成されるまで、そのプロセスが繰り返される。
【発明の概要】
【０００５】
上記のプロセスに関する問題は、異なる処理チャンバ内で各材料層を堆積するのが極めて非効率的であるということである。処理チャンバの真空を破壊する必要のない、単一の処理チャンバ内でそれぞれ異なる材料からなる複数の層を形成するための方法が必要とされている。
【０００６】
一実施形態では、交互材料の層状スタックを作製するためのプロセスが、単一のＰＥＣＶＤ処理チャンバにおいてイン・サイチュで実行される。基板が、ＰＥＣＶＤ処理チャンバ内の接地されたペデスタル上に配置される。処理チャンバのドアを閉めて、チャンバを封止し、チャンバに真空を印加する。一実施形態では、容量性結合される構成においてペデスタルの上方に電極を取り付けることができる。電極に交流高周波（ＲＦ）電力を加えることができ、それにより基板と電極との間に電界が生成される。第１のグループのプロセスガスが処理チャンバに流れ込み、ＰＥＣＶＤチャンバ内で第１のプラズマに活性化される。プラズマは十分なパーセンテージの原子又は分子を有し、それらの原子又は分子はイオン化されて、電子を放出する。これらのエネルギー電子が第１のプロセスガス分子の解離、及び大量の遊離基の生成を誘発することができる。この結果として、基板上に第１の材料が堆積される。
【０００７】
第１の材料の層が堆積された後に、プラズマパージを実行して、ＰＥＣＶＤチャンバが洗浄され、堆積される次の材料の層との良好な界面を得るために第１の材料の層の表面が調整される。その後、ガスパージを実行して、残留ガスを一掃する。第２のグループの処理ガスが処理チャンバに流れ込み、ＰＥＣＶＤ内で第２のプラズマに活性化される。第２のプラズマから、第１の材料上に第２の材料の層が堆積される。プラズマパージによって、ＰＥＣＶＤチャンバを洗浄し、第２の材料の層の表面を調整する。その後、ガスパージを実行して、第２のプロセスガスを除去する。
【０００８】
第１及び第２の材料の層を堆積する上記のプロセスは、基板上に必要な数の層が堆積されるまで繰り返される。同じＰＥＣＶＤ処理チャンバ内で異なる材料の堆積が実行され、堆積プロセス全体を通して、ＰＥＣＶＤ処理チャンバにおいて真空が保持されるので、プロセスの効率は改善される。したがって、異なる材料の層を堆積するのに、２つの異なるＰＥＣＶＤ処理チャンバ間で基板を移送する必要がないことから、時間が大幅に節約される。
【０００９】
堆積される材料層スタックは、作製される３Ｄメモリのタイプによって決まり得る。層状スタックを形成することができる材料の例は、酸化シリコン／窒化シリコン、酸化シリコン／シリコン、シリコン／ドープされたシリコン、シリコン／窒化シリコン及び他の材料を含む。層スタックが堆積された後に、ＰＥＣＶＤ処理チャンバから基板を取り出すことができ、３Ｄメモリデバイスを作製するために更なる処理を実行することができる。幾つかの実施形態では、メモリデバイスは８ｘ、１６ｘ、２４ｘ、又はそれ以上の材料層を必要とする可能性がある。
【００１０】
基板上に材料層を堆積することに関する潜在的な問題は、各層が引張応力又は圧縮応力を生成する可能性があり、その応力が基板に加わることである。基板が堆積された層からの応力に逆らう結果として基板に歪み変形が生じる可能性があり、それにより、基板の上面が弓状に曲がる可能性がある。基板の上面のこの変形の結果として、後続のリソグラフィ処理に誤差が生じる可能性がある。基板の変形を最小限に抑えるために、基板にかかる正味応力が小さくなるように、堆積された材料層を調整することができる。より具体的には、２つの材料の応力は、大きさが概ね等しく、かつ逆向きになるように調整することができる。一対の層が互いに隣接して堆積されるとき、等しいが、逆向きの引張応力又は圧縮応力は、基板の正味応力が非常に弱くなり、基板に如何なる変形も生じないように、互いに相殺する傾向がある。
【００１１】
正味応力は０に近い場合もあるが、隣接する層間の応力は逆向きであるので、非常に高い可能性がある。応力が高すぎる場合には、隣接する層間の結合を破壊し、結果として、層スタックの一部に層間剥離を生じる可能性がある。層間剥離を避けるために、隣接する材料の結合は非常に強くなければならない。一実施形態では、材料が堆積された後に、材料の露出面にプラズマ処理を施して適用して、隣接する層間の結合界面を改善し、層間剥離を防ぐことができる。
【図面の簡単な説明】
【００１２】
【図１】基板上に堆積された層スタックを示す図である。
【図２】ＰＥＣＶＤ処理チャンバを示す図である。
【図３】基板上に堆積された、引張応力を有する層の断面図である。
【図４】基板上に堆積された、圧縮応力を有する層の断面図である。
【図５】引張応力及び圧縮応力の交互層を有する層スタックの断面図である。
【図６】引張応力及び圧縮応力の交互層を有する層スタックの平面図である。
【図７】基板上に酸化シリコン／窒化シリコン層スタックを堆積するためのプロセスステップの流れ図である。
【図８】基板上に酸化シリコン／シリコン層スタックを堆積するためのプロセスステップの流れ図である。
【図９】基板上にシリコン／ドープされたシリコン層スタックを堆積するためのプロセスステップの流れ図である。
【図１０】基板上にシリコン／ドープされたシリコン層スタックを堆積するためのプロセスステップの流れ図である。
【図１１】基板上にシリコン／窒化シリコン層スタックを堆積するためのプロセスステップの流れ図である。
【図１２】基板上に第１の材料／第２の材料層スタックを堆積するためのプロセスステップの流れ図である。
【発明を実施するための形態】
【００１３】
図１を参照すると、一実施形態では、基板１００上に、第１の材料層１０３と、第２の材料層１０５とを有する多重層スタック１０１が形成される。後続の層は、第１の材料層１０３と第２の材料層１０５のこの交互パターンを繰り返すことができる。一実施形態では、第１の材料は酸化物とすることができ、第２の材料は窒化物とすることができる。他の実施形態では、第１／第２の材料スタックは酸化物／シリコン、シリコン／ドープされたシリコン、又はシリコン／窒化物とすることができる。これらの全ての材料の組み合わせを、ビットコストスケーラブル（ＢｉＣＳ）、テラビットセルアレイトランジスタ（ＴＣＡＴ）及び他の３Ｄメモリ構造体において用いることができる。他の実施形態では、第１／第２の材料スタックは他の材料の組み合わせとすることができる。基板上の第１の材料層及び第２の材料層の堆積順序は入れ替えることもできる。
【００１４】
層数は作製されるメモリデバイスによることができる。一実施形態では、スタック数は８Ｘ、又は１６Ｘ、又は２４Ｘ、又はそれ以上にすることができ、８、１６、２４又はそれ以上の層の各スタックが１つのメモリデバイスに対応する。異なる材料からなる２つの層が各スタックを形成するので、８ｘスタック数の場合の対応する層数は１６とすることができ、１６ｘスタック数の場合の対応する層数は３２とすることができ、２４ｘスタック数の場合の対応する層数は４８とすることができ、それ以上のスタック数はそれ以上の層数を有することができる。
【００１５】
図２を参照すると、ＰＥＣＶＤ処理チャンバ２０１が示される。処理チャンバ２０１は、ペデスタル２１１と、プロセスガスマニホールド２１３と、プロセスガス源２１５と、電極２１７と、交流ＲＦ電力を送出するＲＦ電源２１９と、ヒータ２２１と、パージガス源２２１とを含む。一実施形態では、電極２１７はペデスタル２１１の上方に直接存在することができ、ペデスタルは容量性結合構成において電気的に接地される。一実施形態では、電極２１７は、プロセスガスのための流路を有するシャワーヘッド構造とすることができる。プロセスガス及びパージガスはマニホールド２１３及び電極２１７を通って、ペデスタルの上方のプロセスチャンバ２０１の中に流れ込むことができる。
【００１６】
処理中に、基板１００はペデスタル２１１上に配置され、ＰＥＣＶＤ処理チャンバ２０１に真空が印加される。ヒータ２１１にエネルギーを加えて、基板１００を加熱することができる。第１のグループの処理ガスはマニホールド２１３を通って処理チャンバ２０１の中に進む。ＲＦ電源２１９によって電極２１７に電圧が印加され、電極２１７と接地されたペデスタル２１１との間に電界が生成される。一実施形態では、ペデスタル２１１は、可変高さ調整器上に存在することができ、それにより、基板１００の上面と電極２１７との間の間隔を制御できるようにする。ＲＦ電界によって第１のグループのプロセスガスに電圧が印加され、プラズマ２２５が生成される。プラズマ２２５は十分なパーセンテージの原子又は分子を有し、それらの原子又は分子はイオン化され、電子を放出する。これらのエネルギー電子が前駆体分子の解離、及び大量の遊離基の生成を誘発することができる。この結果として、基板１００上に材料が堆積される。所望の厚さの第１の材料が堆積されると、その堆積は中止することができる。第１の材料の層厚は１００オングストローム〜１０００オングストロームとすることができる。
【００１７】
基板１００上に第１の材料が堆積された後に、ＰＥＣＶＤ処理チャンバ２０１はプラズマパージされる。パージガスがパージガス源２２１からマニホールド２１３及び処理チャンバ２０１の中に流れ込むことができる。電極２１７及びペデスタル２１１は、電圧を印加され、パージガスプラズマが生成される。ＮＨ３、Ｎ２、Ｎ２Ｏ、Ｈ３、Ａｒ及び他の適切なプラズマパージガスを含む、種々のパージガスを用いることができる。パージプロセス中に、処理チャンバ内の熱及び圧力は保持することができる。プラズマパージは、更なる堆積のために露出した層の表面を調整する。調整済みの表面は結果として、層間の界面を滑らかにし、層間の接着を良好にし、さらには粒子制御を良好にする。幾つかの実施形態では、より良好な層結合を得るために粗い界面が望ましい場合があり、異なる、又は更なるプラズマパージプロセスを実行することができる。プラズマパージが完了した後に、電極２１７及びペデスタル２１１へのエネルギーをオフにすることができ、パージガス源２２２からのパージガスがマニホールド２１３及び処理チャンバ２０１の中に流れ込み、全てのガス汚染物質を除去する。一実施形態では、パージプロセス中に前駆体ガスのうちの１つ又は複数の成分が停止される。例えば、プロセスガスがＳｉＨ４及びＮ２Ｏの混合物を含む場合には、パージガスはＮ２Ｏのみを含むことができ、ＳｉＨ４の流れは遮断される。他の実施形態では、１つ又は複数の異なるパージガスを用いることができる。
【００１８】
プラズマパージ及びガスパージが完了した後に、基板上に第２の材料が堆積することができる。ＲＦ電源２１９によって電極２１７に電圧が印加され、電極２１７との間に電界が生成され、電界によって第２のグループのプロセスガスに電圧が印加され、プラズマ２２５が生成される。所望の厚さの第２の材料が堆積されると、その堆積は中止することができる。第２の材料の層厚は１００オングストローム〜１０００オングストロームとすることができる。第２の材料層が堆積された後に、上記のように、ＰＥＣＶＤチャンバはプラズマパージすることができる。その後、電極２１７へのエネルギーを除去することができ、ＰＥＣＶＤチャンバは上記のようにガスパージされる。プラズマパージ及びガスパージが完了すると、必要とされる層が堆積されるまで、第１の材料及び第２の材料を堆積するプロセスを繰り返すことができる。その後、更なる処理のために、ＰＥＣＶＤチャンバ２０１から基板１００を取り出すことができる。
【００１９】
同じＰＥＣＶＤ処理チャンバ内で異なる材料の堆積が行われるので、上記の第１の材料及び第２の材料の層堆積プロセスは時間効率及びエネルギー効率が高い。第１の材料層及び第２の材料層を堆積する２つのＰＥＣＶＤ処理チャンバ間でウエハが移送されないので、大幅に時間が節約される。例えば、開示されるプロセスの時間節約は、２つのＰＥＣＶＤ処理チャンバを用いる同じ堆積プロセスよりも５０％以上短時間にすることができる。また、単一のＰＥＣＶＤ処理チャンバしか必要とされず、堆積される層毎に処理チャンバ内の真空を破壊し、再び真空を印加する必要がないので、上記の層スタック堆積プロセスはエネルギー効率が高い。
【００２０】
生じる可能性がある別の問題は、基板上に堆積された後に、異なる材料の堆積が圧縮応力又は引張応力を誘発する可能性があることである。この応力の結果として基板が曲がる可能性がある。図３を参照すると、基板１００上に材料層２９１を堆積することができる。その際、第１の材料２９１は膨張し、圧縮応力２９５を引き起こす可能性がある。第１の材料層２９１の圧縮応力２９５に基板１００が逆らって、基板１００のエッジが弓状に下方に曲がる。同様に図４を参照すると、第２の材料層２９３を基板１００上に堆積することができ、第２の材料２９３は引張応力２９７を誘発する場合がある。同じく、引張応力２９７に基板１００が逆らう結果として、基板１００のエッジが弓状に上方に曲がる。製造公差は非常に正確でなければならないので、基板にいくらかの曲がりがあるか、又は基板内にバンプがある結果として、後続のリソグラフィ処理が実行されるときに、アライメントの問題が生じる可能性がある。このアライメント不良の結果として、製造誤差が生じ、欠陥のあるデバイスが構成される可能性がある。
【００２１】
この問題を解消するために、一実施形態では、堆積される各層によって基板に加えられる応力を調整することができる。応力は堆積される材料によることができる。また、応力は、プロセス温度、前駆体ガスの流量、ガス圧及びプラズマ密度を含む堆積処理条件を調整することによって限られた範囲内で調整することができる。例えば、処理温度が低いと圧縮応力を生成することができ、処理温度が高いと引張応力を生成することができる。プラズマ圧が低いと、反応種へのイオン衝撃を大きくすることができ、それゆえ、結果として圧縮応力が生じ、逆にプラズマ圧が高い結果として、引張応力が生じる可能性がある。ＲＦ電力を高めるか、又は基板上方の間隔を小さくすることによってプラズマ密度を高めることができ、それにより反応種へのイオン衝撃を大きくすることができ、それゆえ、結果として圧縮応力を生成することができ、プラズマ密度が低い結果として、引張応力を生成することができる。温度及びプラズマ密度を制御することによって、堆積される材料の応力を予測することができる。
【００２２】
図５を参照すると、多層スタック１０１の断面が示されており、図６は多層スタック１０１の平面図を示す。第１の材料層２９１の引張応力２９５は、第１の材料層２９１上に堆積される第２の材料層２９３の圧縮応力２９７に概ね等しくすることができる。これらの応力２９５、２９７は逆向きであるので、それらの応力は実質的に相殺する。等しい数の引張層及び圧縮層があるので、基板１００にかかる全正味応力は０に近い。
【００２３】
例えば、第１の材料層２９１は圧縮応力を生成する酸化シリコンとすることができる。第２の層２９３は引張応力を生成する窒化シリコン層とすることができる。窒化シリコンからなる第２の層２９３によって生成される引張応力の大きさは、酸化シリコンからなる第１の層２９１の圧縮応力に概ね等しくすることができる。これらの層対２９１、２９３は重ねて堆積され、結果として、１５０ＭＰａ未満の低い全正味応力を有する、応力の均衡が保たれた層スタック１０１が形成される。この結果として、基板１００には、堆積された層の応力に起因する歪み変形は生じない。応力の均衡が保たれているので、変形は最小限に抑えられ、基板１００の上面は平滑である。層２９１及び２９３が堆積された後に正確なリソグラフィ処理を実行して、ＢｉＳＣ３Ｄメモリのような半導体デバイスを形成するために、平坦な基板表面が必要とされる。弓状に曲がるか、又は別の態様で変形する基板１００は、結果としてリソグラフィ誤差を生じることになる。
【００２４】
先に論じられたように、種々の組み合わせの材料を基板１００上に層として堆積することができる。これらの材料はそれぞれ、特定のプロセスガス及び特定のＰＥＣＶＤ動作条件を用いて堆積することができる。層スタックを堆積するためのプロセスは図７〜図１０において示されており、それらの図は、基板上の複数の層内に異なる組み合わせの材料を堆積するために用いることができる堆積プロセスのための流れ図である。
【００２５】
図７を参照すると、基板上に酸化シリコン及び窒化シリコンの層スタックをイン・サイチュ堆積するための流れ図が示される。ＰＥＣＶＤ処理チャンバ内に基板が配置され、チャンバに真空が印加される（３０１）。チャンバ内の真空圧は約０．５Ｔｏｒｒ〜１０Ｔｏｒｒとすることができる。処理チャンバは約１８０℃〜６５０℃に加熱される。電極に加えられる高周波又はＲＦ電力は約４５ワット（Ｗ）〜１０００Ｗとすることができ、基板と電極との間の間隔は約２００ｍｉｌ〜８００ｍｉｌとすることができる。第１のプロセスガスはＳｉＨ４及びＮ２Ｏ又は他のシリコン含有分子及び酸素含有分子を含むことができる。ＳｉＨ４は、約２０標準立方センチメートル／分（ｓｃｃｍ）〜１，０００ｓｃｃｍの流量とすることができ、Ｎ２Ｏの流量は約１，０００ｓｃｃｍ〜２０，０００ｓｃｃｍとすることができる。ＳｉＨ４及びＮ２Ｏは活性化され、Ｓｉイオン及びＯイオンを含むプラズマに変換される。イオンの反応によって、基板上に酸化シリコンの層が堆積される（３０３）。その堆積は、必要とされる酸化シリコン厚が堆積された後に中止される。
【００２６】
一実施形態では、ＳｉＨ４を処理チャンバに導入する前にプラズマをオンに切り替えることによって酸化シリコン表面上の表面粗さを低減することができる。ＳｉＨ４種の滞留時間を短縮することによって、ウエハ表面が更に滑らかになり、それにより、堆積される後続の層との界面結合を改善することができる。
【００２７】
酸化シリコンが堆積された後に、ＰＥＣＶＤ処理チャンバはプラズマパージ及びガスパージされる。その温度は約１８０℃〜６５０℃とすることができ、真空圧は約０．５Ｔｏｒｒ〜１０Ｔｏｒｒとすることができる。基板と電極との間の間隔は約２００ｍｉｌ〜８００ｍｉｌとすることができる。Ｎ２Ｏのパージガスは、マニホールドを通って約２，０００ｓｃｃｍ〜３０，０００ｓｃｃｍの流量において処理チャンバに流れ込むことができる（３０５）。電極及びペデスタルに電圧を印加し、１００Ｗ〜１，０００Ｗの電力を有するパージガスプラズマを生成する。プラズマパージ及びＮ２Ｏパージは処理チャンバを洗浄し、結果として、層間の界面を滑らかにし、堆積された層間の接着を良好にし、さらには粒子制御を良好にする。
【００２８】
パージが完了した後に、酸化シリコン層上に窒化シリコンの層を堆積することができる。チャンバ内の圧力は約０．５Ｔｏｒｒ〜１０Ｔｏｒｒとすることができる。処理チャンバは約１８０℃〜６５０℃に加熱される。電極に加えられる高周波又はＲＦ電力は約５０Ｗ〜７００Ｗとすることができ、基板と電極との間の間隔は約２００ｍｉｌ〜８００ｍｉｌとすることができる。第２のプロセスガスはＳｉＨ４、ＮＨ３及びＮ２又は他のシリコン含有分子及び窒素含有分子を含むことができる。ＳｉＨ４は、約２０ｓｃｃｍ〜１，０００ｓｃｃｍの流量を有することができ、ＮＨ３の流量は約５０ｓｃｃｍ〜１，０００ｓｃｃｍとすることができ、Ｎ２の流量は約２，０００ｓｃｃｍ〜３０，０００ｓｃｃｍとすることができる。ＳｉＨ４、ＮＨ３及びＮ２は活性化され、Ｓｉイオン及びＮイオンを含むプラズマに変換され、それらのイオンが反応して、基板上に窒化シリコンの層を堆積する（３０７）。その堆積は、必要とされる窒化シリコン厚が堆積された後に中止される。その後、システムは、更なる層が堆積される必要があると判断する（３０９）。
【００２９】
窒化シリコンが堆積された後に、窒化シリコン層３１１上でプラズマ処理を実行して、窒化シリコン上に酸化シリコン層を確実に堆積できるように窒化シリコン上の結合界面表面を改善することができる。基板の正味応力は０に近くすることができるが、隣接する任意の層間の界面結合が弱い場合には、隣接する層間の個々の応力によって層間剥離が生じる恐れがある。層スタックの単一の部分に層間剥離がある結果として、デバイスに欠陥が生じることになる。したがって、層間剥離を防ぐために、隣接する層間に強い界面結合が必要とされる。一実施形態では、窒化シリコン層上に堆積される材料との強い結合が生じるように、窒化シリコン層上で実行されるプラズマ処理によって、表面粗さを改善することもできる。
【００３０】
隣接する層間の界面結合が強く、かつ層の応力が、大きさが等しく、方向が逆である場合には、基板上の正味応力は１５０ＭＰａ未満とすることができ、基板は層内の応力によって変形しない。基板が変形しないので、層スタックが堆積された後に、上面は平滑になる。酸化物層及び窒化物層が堆積された後に正確なリソグラフィ処理を実行して、ＢｉＳＣ及びＴＣＡＴ３Ｄメモリのような半導体デバイスを形成するために、滑らかな表面が必要とされる。層スタック１０１の上面内のバンプ又は曲がりがある結果として、リソグラフィ誤差が生じ、それにより、作製されるディスプレイ内に欠陥が生じる可能性がある。
【００３１】
一実施形態では、プラズマ処理ガスはＮＨ３及びＮ２を含むことができる。処理チャンバは約１８０℃〜６５０℃に加熱され、真空圧は約０．５Ｔｏｒｒ〜１０Ｔｏｒｒとすることができる。電極に加えられる高周波又はＲＦ電力は約２００Ｗ〜２０００Ｗとすることができ、基板と電極との間の間隔は約２００ｍｉｌ〜８００ｍｉｌとすることができる。ＮＨ３は約５０ｓｃｃｍ〜１，０００ｓｃｃｍの流量を有することができ、Ｎ２の流量は約２，０００ｓｃｃｍ〜３０，０００ｓｃｃｍとすることができる。ＮＨ３及びＮ２は活性化されてプラズマになり、そのプラズマが窒化シリコン層の表面を処理し、必要とされる表面粗さを与えることによって界面を改善する。調整済み表面は、堆積されることになる酸化シリコン層との良好な界面結合を与える。層間の強い結合は層間剥離を防ぎ、基板の曲がり又は変形を防ぐ。
【００３２】
窒化シリコンプラズマ処理が実行された後に、処理チャンバはパージされる（３１３）。ステップ３１３のパージプロセスは、上記のステップ３０５を参照しながら行った先の説明と同じプロセスにすることができ、約２，０００ｓｃｃｍ〜約３０，０００ｓｃｃｍの流量においてＮ２パージガスを用いる。その後、基板上に必要とされる数の酸化物層及び窒化物層が堆積されるまで（３０９）、プロセスステップ３０３〜３１３を繰り返すことができる。
【００３３】
３Ｄメモリデバイスでは、上記のようにして堆積される層の数は、垂直に積重されるメモリトランジスタの数に比例する。一実施形態では、基板上に、８、１６、２４又はそれ以上のトランジスタを垂直に配置することができる。各トランジスタは、一対の隣接する層を必要とする場合がある。したがって、必要とされる層数は１６、３２、４８又はそれ以上とすることができる。必要とされる材料層が基板上に堆積された後に、ＰＥＣＶＤ処理チャンバは周囲圧に戻され、更なる処理を実行できるように、ＰＥＣＶＤチャンバから基板が取り出される（３１５）。
【００３４】
図８を参照すると、基板上の酸化シリコン及びシリコンの層スタックのイン・サイチュ堆積のための流れ図が示される。ＰＥＣＶＤ処理チャンバ内に基板が配置され、チャンバに真空が印加される（４０１）。酸化シリコン材料は、上記の図７のステップ３０３を参照しながら行った先の説明と同じようにして、同じ動作条件で堆積することができる。プロセスガスを活性化し、Ｓｉイオン及びＯイオンを含むプラズマに変換することができ、それらのイオンは反応して、基板上に酸化シリコンの層が堆積される（４０３）。酸化シリコンが堆積された後に、チャンバはプラズマパージ及びガスパージされる（４０５）。図７のステップ３０５において先に説明されたのと同じパージプロセスを用いることができる。
【００３５】
処理チャンバがプラズマパージ及びガスパージされた後に、酸化シリコン層上にシリコン層を堆積することができる（４０７）。チャンバ内の圧力は約０．５Ｔｏｒｒ〜１０Ｔｏｒｒとすることができる。処理チャンバは約４００℃〜６５０℃に加熱される。電極に加えられる高周波又はＲＦ電力は約５０Ｗ〜７００Ｗとすることができ、基板と電極との間の間隔は約２００ｍｉｌ〜８００ｍｉｌとすることができる。プロセスガスはＳｉＨ４又は他のシリコン含有分子及びＨｅを含むことができる。ＳｉＨ４は、約５０ｓｃｃｍ〜２，０００ｓｃｃｍの流量を有することができ、Ｈｅの流量は約１，０００ｓｃｃｍ〜２０，０００ｓｃｃｍとすることができる。プロセスガスを活性化して、シリコンイオンを形成し、それらのイオンは電子と反応して、シリコン層を堆積する。システムは更なる層が必要であると判断し（４０９）、更なる堆積に備えて、ＰＥＣＶＤチャンバをパージすることができる（４１５）。全ての酸化シリコン層及びシリコン層が堆積されるまで、プロセスステップ４０３〜４１１を繰り返すことができる。層が堆積された後に（４０９）、ＰＥＣＶＤチャンバが周囲圧に戻され、基板が取り出される（４１５）。３Ｄメモリの場合、基板上に、少なくとも８つの材料層が堆積されなければならない。他の処理チャンバにおいて更なる処理を実行することができる。
【００３６】
図９を参照すると、一実施形態では、基板上にシリコン及びドープされたシリコンの層スタックを堆積することができる。ＰＥＣＶＤ処理チャンバ内に基板が配置され、チャンバに真空が印加される（５０１）。基板上にシリコン材料が堆積される（５０３）。図８のステップ４０３を参照しながら先に説明されたシリコン堆積プロセスを用いてシリコン層を堆積することができる。シリコン材料が堆積された後に、処理チャンバはプラズマパージ及びガスパージされる（５０５）。図７のステップ３０５において先に説明されたパージプロセスを用いてＰＥＣＶＤチャンバをパージすることができる。
【００３７】
その後、シリコン及びドーパント前駆体の両方を処理チャンバに送り込むことによって、シリコン層上にドープされたシリコン材料を堆積することができる（５０７）。ドープされたシリコンは、シリコンと、シリコンの導電率を高める不純物とを含む。導電率は、不純物原子の数によってだけではなく、不純物原子のタイプによっても変更することができる。ドープされたシリコンの堆積処理は、上記の図８のステップ４０７において先に説明されたシリコン堆積に類似している。プロセスガスはＳｉＨ４及びＨｅ、並びにｐ型又はｎ型にドープされたシリコン層を作り出す他のドーパントガスを含むことができる。ドーパント前駆体ガスをＳｉＨ４及びＨ２と混合し、堆積したシリコン結晶格子に更に不純物を添加する。
【００３８】
ｐ型にドープされたシリコンを生成するために、Ｂドーパント前駆体ガスが必要とされる。適切なドーパント前駆体ガスは、Ｂ（ＣＨ３）３トリメチルホウ素ＴＭＢ及びＢ２Ｈ６ジボラン又は他のホウ素含有分子を含み、それらのガスはＳｉＨ４及びＨｅとともに処理チャンバに流れ込むことができる。他の実施形態では、ホウ素を含む他の処理ガスを用いることができる。ｐ型ドーパントガスをＳｉＨ４及びＨｅと混合し、堆積したシリコン結晶格子に更に不純物を添加する。これらのＢドーパント前駆体ガスは約１ｓｃｃｍ〜５０ｓｃｃｍの流量を有することができる。Ｂドーパント前駆体ガスの流量は、ｐ型にドープされたシリコン層内のＢドーパントの濃度に比例することができる。必要とされるｐ型シリコン厚が堆積された後に、その堆積は中止される。一実施形態では、ｐ型にドープされたシリコン層からホウ素が拡散する場合がある。ホウ素拡散を最小限に抑えるために、薄い窒素リッチ材料層をｐ型にドープされたシリコン層に隣接して堆積することができる。窒素リッチ材料は、必要とされる量のホウ素がドープされたシリコン内にとどまるように、ドープされたシリコン層からホウ素が拡散するのを防ぐことができる。
【００３９】
ｎ型にドープされたシリコンを生成するために、Ｐドーパント前駆体ガスが必要とされる。適切なＰドーパント前駆体ガスは、ＰＨ３ホスフィン及び他のリン含有分子を含み、それらのガスは、約１ｓｃｃｍ〜５０ｓｃｃｍの流量でＳｉＨ４及びＨｅとともに処理チャンバに流れ込むことができる。他の実施形態では、他のリン含有分子を用いることができる。ＰＨ３の流量は、ｎ型にドープされたシリコン層内のＰドーパントの濃度に比例することができる。必要とされるｎ型シリコン厚が堆積された後に、その堆積処理は中止される。
【００４０】
ドープされたシリコンが堆積された後に、そのシステムは更なる層が必要である判断することができ（５０９）、ＰＥＣＶＤ処理チャンバをパージすることができ（５１１）、必要とされる層が堆積されるまで（５０９）、ステップ５０３〜５１１を繰り返すことができ、その数は４層以上とすることができる。全ての層が同じＰＥＣＶＤ処理チャンバ内で堆積され、層の堆積全体を通して処理チャンバ内の真空が保持される。シリコン及びドープされたシリコン層が堆積された後に、ＰＥＣＶＤ処理チャンバの真空を解除することができ、基板を取り出すことができる（５１５）。その後、ウエハにおいて更なる処理を実行することができる。
【００４１】
別の実施形態では、異なるプロセスを用いて、ウエハ上にシリコン及びドープされたシリコンの層スタックを堆積することができる。ドーパント前駆体の流量のオン／オフを切り替えることによって、シリコンプラズマ及びドープされたシリコンプラズマを次々に流し込むことができる。図１０を参照すると、ＰＥＣＶＤ処理チャンバ内に基板が配置され、チャンバが真空にされる（５０１）。電極にＰＲ電力が加えられる。シリコン前駆体ガスが処理チャンバに流れ込み、プラズマを生成し、図９に関して先に説明されたようにウエハ上にシリコンの層が堆積される。必要とされるシリコン厚が堆積された後に、ドープされたシリコンが堆積される。プラズマパージ及びガスパージを実行するのではなく、シリコン前駆体にドーパント前駆体が加えられ（５０６）、シリコン層上にドープされたシリコンが堆積される（５０７）。必要とされるドープされたシリコン厚が堆積されたとき、ドーパント前駆体が停止され（５１２）、ウエハ上に更なるシリコン層が堆積される（５０３）。全てのシリコン／ドープされたシリコン層が堆積されるまで（５０９）、プロセスステップ５０３〜５１２が繰り返される。シリコン及びドープされたシリコン層が堆積された後に、ＰＥＣＶＤ処理チャンバの真空を解除することができ、基板を取り出すことができ（５１５）、その後、ウエハにおいて更なる処理を実行することができる。プラズマパージ及びガスパージステップが不要であるので、上記のようなウエハのシリコン／ドープされたシリコン層スタック堆積処理は、はるかに効率的にすることができる。
【００４２】
一実施形態では、シリコン及びドープされたシリコン層の水素含有量を削減することが望ましい場合がある。水素含有量を削減することによって、ウエハの後続のアニーリング処理中のガス発生を低減することができる。また、水素含有量が少ないと、層スタック、又は炭素系膜、金属窒化物及び誘電体窒化物を含むことができるハードマスク構造の界面における層間剥離を防ぐこともできる。
【００４３】
図１１を参照すると、一実施形態では、基板上にシリコン及びドープされたシリコンの層スタックを堆積することができる。ＰＥＣＶＤ処理チャンバ内に基板が配置され、真空にされる（８０１）。基板上にシリコン材料が堆積される（８０３）。図８のステップ４０３を参照しながら先に説明されたシリコン堆積プロセスを用いて、シリコン層を堆積することができる。シリコン材料が堆積された後に、処理チャンバをパージすることができる（８０５）。図７のステップ３０５において先に説明されたパージプロセスを用いて、ＰＥＣＶＤチャンバをパージすることができる。
【００４４】
シリコン層上に窒化シリコン層を直接堆積するのではなく、電極にＲＦ電力を加えながらＰＥＣＶＤ処理チャンバの中に酸化シリコンプロセスガスを導入することによって、シリコン層上に薄い酸化シリコン層を堆積することができる（８０７）。酸化シリコンは、シリコン層と窒化シリコン層との間の結合を改善し、後続のアニーリングプロセス中の界面における層間剥離を防ぐ接着剤としての役割を果たすことができる。シリコン層上に酸化シリコンの薄膜が堆積される。酸化シリコン堆積プロセスは図７のステップ３０３を参照しながら説明される。その後、チャンバをプラズマパージ及びガスパージすることができ（８０９）、酸化シリコン層上に窒化シリコン層が堆積される（８１１）。界面が改善されるように、窒化シリコン上で窒化シリコン処理を実行して表面粗さを改善することができ（８１５）、プラズマパージ及びガスパージ（８１７）プロセスを繰り返すことができる。一実施形態では、ステップ８０７、８０９、８１１、８１５及び８１７は、図７のステップ３０３、３０５、３０７、３１１及び３１３を参照しながらそれぞれ説明される。
【００４５】
材料堆積は様々に組み合わせることができる。以下の表１を参照すると、層スタックのために取り得る第１の材料及び第２の材料が掲載される。第１の材料層及び第２の材料層の堆積順は、応用形態の要件に応じて変更することができる、すなわち、逆にすることができる。
【表１】
2013546169.tif 000003
【００４６】
図１２を参照すると、基板上に第１の材料及び第２の材料の層スタックをイン・サイチュ堆積するための流れ図が示される。ＰＥＣＶＤチャンバ内に基板が配置され（６０１）、基板上に第１の材料が堆積される（６０３）。ＰＥＣＶＤチャンバがプラズマパージ及びガスパージされる（６０５）。必要な場合には、第１の材料層上でプラズマ処理を実行することができる（６０６）。第１の材料上に第２の材料が堆積される（６０７）。基板上に更なる層が堆積される（６０９）。必要な場合には、第２の材料層上でプラズマ処理を実行することができる（６１１）。ＰＥＣＶＤチャンバが再びパージされ（６１３）、プロセスステップ６０３〜６１３を繰り返して、基板上に更なる層を堆積する。全ての層が堆積された後に、ＰＥＣＶＤチャンバは周囲圧に戻され、基板が取り出される（６１５）。更なるエッチング及び堆積プロセスを実行して、基板上に３Ｄメモリデバイスを作り出すことができる。
【００４７】
本発明のシステムが特定の実施形態を参照しながら説明されてきたが、本発明のシステムの範囲から逸脱することなく、これらの実施形態に付加、削除及び変更を加えることができることは理解されよう。説明されてきたシステムは種々の構成要素を含むが、これらの構成要素及び説明された構成は変更することができ、種々の他の構成において構成し直すことができることを十分に理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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