(57)【要約】  本発明は、１つ又はそれ以上のフローティング・ポリシリコンゲートフィンガーの両側にストラップを形成することで、小さな空間要求を実現する、Ｎウェル又はＰウェルストラップ構造の実施形態を開示する。【選択図】      図５
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【特許請求の範囲】
【請求項１】
半導体基板のＮ型又はＰ型ウェルと、
前記ウェルに形成される第１の能動素子と、
前記ウェルに形成され、前記能動素子から分離しているストラップと、
前記能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、
を備える集積回路構造であって、
前記ストラップは、フローティング・ポリシリコンフィンガーの両側に第１及び第２の拡散領域と、前記フローティング・ポリシリコンフィンガーの両側の前記第１及び第２の拡散領域のそれぞれに接続する前記第１及び第２の接続部とを備える集積回路構造。
【請求項２】
前記能動素子は、ＭＯＳトランジスタである、請求項１に記載の集積回路構造。
【請求項３】
複数の接続部は、前記第１の拡散領域に接続する、請求項１に記載の集積回路構造。
【請求項４】
前記第１及び第２の拡散領域は、複数のフローティング・ポリシリコンフィンガーの両側に配置される、請求項１に記載の集積回路構造。
【請求項５】
前記フローティング・ポリシリコンフィンガーは、実質的に平行である、請求項４に記載の集積回路構造。
【請求項６】
前記ストラップの前記第１の能動素子から反対側で前記ウェルに形成される第２の能動素子と、
前記第２の能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、
を更に備える、請求項１に記載の集積回路構造。
【請求項７】
前記第１の能動素子及び前記ストラップを取り囲むシャロートレンチアイソレーション領域を更に備える、請求項１に記載の集積回路構造。
【請求項８】
半導体基板のＮ型又はＰ型ウェルと、
前記ウェルに形成される第１の能動素子と、
前記ウェルに形成され、前記能動素子から分離しているストラップと、
前記能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、
を備える集積回路構造であって、
前記ストラップは、フローティング・ポリシリコンフィンガーの両側の第１及び第２の拡散領域と、前記第１及び第２の拡散領域の一方に接続する少なくとも１つの接続部とを備え、前記第１及び第２の拡散領域の他方はフローティング状態である、集積回路構造。
【請求項９】
前記能動素子は、ＭＯＳトランジスタである、請求項８に記載の集積回路構造。
【請求項１０】
複数の接続部は、前記第１及び第２の拡散領域の一方に接続する、請求項８に記載の集積回路構造。
【請求項１１】
前記第１及び第２の拡散領域は、複数のフローティング・ポリシリコンフィンガーの両側に配置される、請求項８に記載の集積回路構造。
【請求項１２】
前記ストラップの前記第１の能動素子から反対側で前記ウェルに形成される第２の能動素子と、
前記第２の能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、
を更に備える、請求項８に記載の集積回路構造。
【請求項１３】
前記能動素子及び前記ストラップを取り囲むシャロートレンチアイソレーション領域を更に備える、請求項８に記載の集積回路構造。
【請求項１４】
半導体基板のＮ型又はＰ型ウェルと、
前記ウェルに形成される第１の能動素子と、
前記ウェルに形成され、前記能動素子から分離しているストラップと、
前記能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、
を備える集積回路構造であって、
前記ストラップは、複数のフローティング・ポリシリコンフィンガーの両側の第１及び第２の拡散領域と、前記複数のフローティング・ポリシリコンフィンガーの両側の前記第１及び第２の拡散領域のそれぞれに接続する第１及び第２の接続部とを備える、集積回路構造。
【請求項１５】
前記能動素子は、ＭＯＳトランジスタである、請求項１４に記載の集積回路構造。
【請求項１６】
複数の接続部は、前記第の拡散領域に接続する、請求項１４に記載の集積回路構造。
【請求項１７】
前記ストラップの前記第１の能動素子から反対側で前記ウェルに形成される第２の能動素子と、
前記第２の能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、
を更に備える、請求項１４に記載の集積回路構造。
【請求項１８】
前記能動素子及び前記ストラップを取り囲むシャロートレンチアイソレーション領域を更に備える、請求項１４に記載の集積回路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路で使用するＮウェル又はＰウェルストラップ構造に関する。
【背景技術】
【０００２】
一般に、Ｎウェル又はＰウェルストラップ構造は集積回路で使用され、ウェル領域の電圧がソース線の電圧と確実に同じになるようにソース線をウェル領域に接続するようになっている。
【０００３】
図１は一般的な集積回路構造１００の平面図であり、図２は図１のライン２−２に沿った断面図であり、半導体基板１０５のウェルに形成された能動素子及びウェルストラップを含んでいる。本構造は、複数回、集積回路に複製できることを理解されたい。構造１００は、ウェル１３０表面の誘電体層（図示せず）に形成されたポリシリコンゲートフィンガー１４０と共に、ウェル１３０に形成されたソース及びドレイン領域１１０、１２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは任意の能動素子の１つの例示にすぎないことを理解されたい。工業的手法に従えば、ゲート１４０の長さＬは、より短い方の寸法である。
【０００４】
構造１００は、ウェル１３０とオーミック接触する拡散領域１６０、ソース領域１１０へのオーミック接触部（又は接続部）１１５、ドレイン領域１２０へのオーミック接触部１２５、及び拡散領域１６０へのオーミック接触部１６５を更に含む。拡散領域１６０及びその接触部又は接続部１６５は、ウェルストラップを構成する。シャロートレンチアイソレーション（ＳＴＩ）領域１５０は、能動素子及びウェルストラップを取り囲む。
【０００５】
例示的に、トランジスタはＰＭＯＳトランジスタであり、ソース及びドレイン領域はＰ型であり、ウェル１３０はＮ型ウェルであり、拡散領域１６０はＮ型である。もしくは、トランジスタはＮＭＯＳトランジスタであり、ソース及びドレイン領域１１０、１２０はＮ型であり、ウェル１３０及び拡散領域１６０はＰ型である。
【０００６】
特定の従来の集積回路において、Ｎウェル又はＰウェルストラップは、図１及び２に示すようにＭＯＳトランジスタ等の能動素子に直接当接するように配置される。このＮウェルストリップの実施例に関する詳細は米国特許第７，５８６，１４７号Ｂ２「接合ソース接触及びウェルストラップ」に見出すことができ、その開示内容は引用によって本明細書に組み込まれている。別の構造において、ウェルストラップは、能動素子又は能動素子グループの周りのリングを形成することができる。
【０００７】
特定の他の従来の集積回路において、ダミーポリシリコンは、限界寸法の均一性を制御するためにデバイスゲートに隣接して配置される。この場合、ウェルストラップは、能動素子から間隔をあけて配置される。図３は、能動素子及びウェルストラップを含む従来の集積回路構造３００の平面図である。例示的に、構造３００は、ウェル３３０表面の誘電体層（図示せず）上に形成されたポリシリコンゲートフィンガー３４０と共に、ウェル３３０に形成されたソース及びドレイン領域３１０、３２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは任意の能動素子の１つの例示にすぎないことを理解されたい。図２の基板１０５に類似した基板は（図示せず）、ウェル３３０の下に横たわる。
【０００８】
構造３００は、ウェル３３０にオーミック接触する拡散領域３６０、ソース領域３１０へのオーミック接触部（又は接続部）３１５、ドレイン領域３２０へのオーミック接触部３２５、及び拡散領域３６０へのオーミック接触部３６５を更に含む。拡散領域３６０及びその接触部又は接続部３６５はウェルストラップを構成する。ＳＴＩ領域３５０は、能動素子及びウェルストラップを取り囲む、同様に、トランジスタは、Ｐ型ソース及びドレイン領域３１０、３２０及びＮ型ウェル３３０及び拡散領域３６０を備えるＰＭＯＳトランジスタとすることができ、又はトランジスタは、Ｎ型ソース及びドレイン領域３１０、３２０及びＰ型ウェル３３０及び拡散領域３６０を備えるＮＭＯＳトランジスタとすることができる。
【０００９】
構造３００は、ＳＴＩ領域３５０の各部分の上で能動素子の両側に配置されるダミーポリシリコンゲートフィンガー３７１、３７２を更に備える。結果的に、ウェルストラップは、ダミーポリシリコンフィンガーの少なくとも１つの長さによって能動素子から分離される。
【００１０】
特定の他の従来の集積回路において、二重ダミーポリシリコンは、能動素子に隣接して配置される。図４は、このような能動素子及びウェルストラップを含む従来の集積回路構造４００を示す。例示的に、構造４００は、ウェル４３０表面の誘電体層（図示せず）上に形成されたポリシリコンゲートフィンガー４４０と共に、左側のソース及びドレイン領域４１０、４２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは任意の能動素子の１つの例示にすぎないことを理解されたい。第２のＭＯＳトランジスタは、図４の右側に形成され、添字Ａが続く同じ参照番号をもつ同じ素子を含む。同様に、図２の基板１０５に類似した基板は（図示せず）、ウェル４３０の下に横たわる。
【００１１】
構造４００は、ウェル４３０にオーミック接触する拡散領域４６０、ソース領域４１０へのオーミック接触部（又は接続部）４１５、ドレイン領域４２０へのオーミック接触部４２５、及び拡散領域４６０へのオーミック接触部４６５を更に含む。拡散領域４６０及びその接触部又は接続部４６５はウェルストラップを構成する。ＳＴＩ領域４５０は、能動素子及びウェルストラップを取り囲む、同様に、トランジスタは、Ｐ型ソース及びドレイン領域４１０、４２０及びＮ型ウェル４３０及び拡散領域４６０を備えるＰＭＯＳトランジスタとすることができ、又はトランジスタは、Ｎ型ソース及びドレイン領域４１０、４２０及びＰ型ウェル４３０及び拡散領域４６０を備えるＮＭＯＳトランジスタとすることができる。
【００１２】
構造４００は、ウェルストラップと第１のトランジスタとの間でＳＴＩ領域４５０の各部分の上に配置される第１のフィンガー４７１、４７２と、ウェルストラップと第２のトランジスタとの間でＳＴＩ領域４５０の各部分の上に配置される第２のフィンガー４７３、４７４とを含む、ダミーポリシリコンゲートフィンガー４７１、４７２、４７３、４７４を更に備える。結果的に、ウェルストラップは、少なくとも１つのダミーポリシリコンフィンガーの長さによって能動素子から分離される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第７，５８６，１４７号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１４】
能動素子をウェルストラップから分離するために多数のダミーポリシリコンゲートフィンガーを使用すると、半導体基板の相当の大きさの空間を占有することになる。
【課題を解決するための手段】
【００１５】
本発明は、小さな空間要求でもって改善されたＮウェル又はＰウェルストラップ構造を提供する。例示的な実施形態において、１つ又はそれ以上のフローティング・ポリシリコンゲートフィンガーの両側にストラップを形成することで、小さな空間要求を実現できる。
【００１６】
本発明の前記及び他の目的及び利点は、当業者であれば以下の詳細な説明を参照することで理解できるはずである。
【図面の簡単な説明】
【００１７】
【図１】従来の第１のウェルストラップ構造の平面図である。
【図２】従来の第１のウェルストラップ構造の断面図である。
【図３】従来の第２のウェルストラップ構造の平面図である。
【図４】従来の第３のウェルストラップ構造の平面図である。
【図５】本発明の第１の例示的な実施形態の平面図である。
【図６】本発明の第１の例示的な実施形態の断面図である。
【図７】本発明の第２の例示的な実施形態の平面図である。
【図８】本発明の第３の例示的な実施形態の平面図である。
【図９】本発明の第４の例示的な実施形態の平面図である。
【発明を実施するための形態】
【００１８】
図５は、本発明の第１の例示的な実施形態の平面図であり、図６は本発明の第１の例示的な実施形態の断面図である。構造５００は、ウェル５３０表面の誘電体層（図示せず）上に形成されたポリシリコンゲートフィンガー５４０と共に、ウェル５３０に形成されたソース及びドレイン領域５１０、５２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは任意の能動素子の１つの例示にすぎないことを理解されたい。第２のＭＯＳトランジスタは、図５の右側に形成されており、添字Ａが続く同じ参照番号をもつ同じ素子を含む。図６に示すように、半導体基板６０５はウェル５３０の下に横たわる。
【００１９】
構造５００は、ウェル５３０にオーミック接触する拡散領域５６０、５６２、拡散領域５６０、５６２の間のフローティング・ポリシリコンゲートフィンガー５８０、ソース領域５１０へのオーミック接触部（又は接続部）５１５、ドレイン領域５２０へのオーミック接触部５２５、及び拡散領域５６０、５６２へのオーミック接触部５６５、５６７を更に含む。拡散領域５６０、５６２及び接触部又は接続部５６５、５６７はウェルストラップを構成する。ＳＴＩ領域５５０は、能動素子及びウェルストラップを取り囲む。図５に示すように、接続部５６５及び接続部５６７は、フローティング・ゲートフィンガー５８０の両側にある。一方で２つの接続部及び２つの接続部５６７が図示されており、単一の接続部５６５又は５６７、又は２つ以上の接続部５６５又は５６７を使用することができる。
【００２０】
構造５００は、拡散領域５６０、５６２の両側で、ＳＴＩ領域５５０の各部分の上に配置されるダミーポリシリコンゲートフィンガー５７５、５７６を更に備える。結果的に、ウェルストラップは、ダミーポリシリコンゲートフィンガーの唯一の長さで能動素子から分離されるので、図４の従来の構造における能動素子と拡散領域４６０との間の距離に比較して、能動素子と拡散領域５６０との間の距離が短くなる。
【００２１】
構造５００を形成するために、最初に、例示的にはＮ型である第１の導電型のドーパントを、例示的にはＰ型である第２の導電型の基板６０２に打ち込んでＮ型ウェル５３０を形成する。次に、ウェル５３０内にＳＴＩ領域５５０を形成する。次に、ウェル表面に絶縁層を形成し、ポリシリコンゲートフィンガー５４０、５４０Ａ、５７５、５７６、５８０を絶縁層上に形成する。次に、ゲート５４０、５４０Ａのそれぞれの側のウェル内に低ドープのドレイン領域を形成し、次に、ゲート５４０、５４０Ａの側面に側壁５４２、５４２Ａを形成する。次に、ゲート及び側壁をマスクとして使用して、ソース及びドレイン領域、及び拡散領域の形成時にドーパントの注入を制御する。例示的に、ゲート５４０、５４０Ａ、及び側壁５４２、５４２Ａの両側にＰ型ドーパントを注入して、ＰＭＯＳトランジスタのソース領域５１０、５１０Ａ、及びドレイン領域５２０、５２０Ａを形成し、ゲートフィンガー５８０の両側にＮ型ドーパントを注入して拡散領域５６０、５６２を形成する。ゲート及び側壁は、その下のウェル領域を直接、遮蔽するので、このウェル領域は注入プロセスの間にはドープされず、その結果、別個のソース及びドレイン領域、及び別個の拡散領域５６０、５６２が形成される。次に、絶縁層に穴を形成し、ソース及びドレイン領域５１０、５１０Ａ、５２０、５２０Ａ、及び拡散領域５６０、５６２に接触部を形成する。好都合には、Ｎ型拡散領域５６０、５６２は、集積回路の他の場所にソース及びドレイン領域等の他のＮ型領域を形成するために同じプロセスを使用する際に同時に形成することができ、同様に、Ｐ型ソース及びドレイン領域５１０、５１０Ａ、５２０、５２０Ａを形成するために使用されるＰ型プロセスは、集積回路の他の場所にＰ型拡散領域を形成するために使用できる。
【００２２】
図７は、本発明の第２の実施形態の平面図である。構造７００は、ウェル表面の誘電体層（図示せず）上に形成されるポリシリコンゲートフィンガー７４０と共に、ウェル（図示せず）内に形成されるソース及びドレイン領域７１０、７２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは、本発明の実施に使用できる任意の能動素子の１つの例示にすぎないことを理解されたい。第２のＭＯＳトランジスタは、図７の右側に形成され、添字Ａが続く同じ参照番号をもつ同じ素子を含む。ウェルは、半導体基板（図示せず）に形成され、図７の実施形態の能動素子、ウェル、及び基板の断面は、図６の能動素子、ウェル６３０、及び基板６０５と同じである。
【００２３】
構造７００は、ウェル７３０とオーミック接触する拡散領域７６０、７６２、７６４、拡散領域７６０、７６２の間の少なくとも２つのフローティング・ポリシリコンゲートフィンガー７８２、７８４、及びソース領域７１０へのオーミック接触部（又は、接続部）７１５、ドレイン領域７２０へのオーミック接触部７２５、及び拡散領域７６０、７６２へのオーミック接触部７６５、７６７を更に備える。拡散領域７６４への接触はないので、領域７６４はフローティング状態になる。拡散領域７６０、７６２及び接触部又は接続部７６５、７６７は、ウェルストラップを構成する。ＳＴＩ領域７５０は、能動素子及びウェルストラップを取り囲む。図７に示すように、接続部７６５及び接続部７６７は、フローティング・ゲートフィンガー７８２、７８４に対して反対側にある。
【００２４】
構造７００は、能動素子の対向する側部でＳＴＩ領域７５０の各部分の上に配置される、ダミーポリシリコンゲートフィンガー７７５、７７７を更に含む。結果的に、ウェルストラップは、１つのダミーポリシリコンゲートフィンガーの長さ分だけ能動素子から分離されるので、従来の構造に比較して、能動素子と拡散領域との間の距離が短くなる。
【００２５】
構造７００を形成するプロセス及び結果として得られる構造断面は、２つのフローティング・ポリシリコンゲートフィンガー７８２、７８４を単一のポリシリコンゲートフィンガー５８０の代わりに使用して、結果的に２つではなく３つの拡散領域７６０、７６２、７６４が形成される以外は、実質的に構造５００の断面と同じである。
【００２６】
図８は、本発明の第３の例示的な実施形態の平面図である。構造８００は、ウェル表面の誘電体層（図示せず）上に形成されるポリシリコンゲートフィンガー８４０と共に、ウェル（図示せず）内に形成されるソース及びドレイン領域８１０、８２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは、本発明の実施に使用できる任意の能動素子の１つの例示にすぎないことを理解されたい。第２のＭＯＳトランジスタは、図８の右側に形成され、添字Ａが続く同じ参照番号をもつ同じ素子を含む。同様に、ウェルは、半導体基板（図示せず）に形成され、図８の実施形態の能動素子、ウェル、及び基板の断面は、図６の能動素子、ウェル６３０、及び基板６０５と同じである。
【００２７】
構造８００は、ウェル８３０とオーミック接触する拡散領域８６０、８６２、拡散領域８６０、８６２の間のフローティング・ポリシリコンゲートフィンガー８８０、及びソース領域８１０へのオーミック接触部（又は、接続部）８１５、ドレイン領域８２０へのオーミック接触部８２５、及び拡散領域８６０へのオーミック接触部８６５を更に備える。図８に示すように、拡散領域への接触部８６５はフローティング・ポリシリコンゲートフィンガー８８０の片側だけに配置されるので、領域７６４はフローティング状態になる。拡散領域８６０及び接触部又は接続部８６５は、ウェルストラップを構成する。ＳＴＩ領域８５０は、能動素子及び拡散領域を取り囲む。
【００２８】
構造８００は、能動素子の対向する側部で拡散領域の上に配置される、ダミーポリシリコンゲートフィンガー８７１、８７２を更に含む。結果的に、ウェルストラップは、１つのダミーポリシリコンゲートフィンガーの長さ分だけ能動素子から分離され、フローティング・ゲートフィンガーの片側の接続部を無くすことで拡散領域８６２のサイズが小さくなる。
【００２９】
構造８００を形成するプロセス及び結果として得られる構造断面は、拡散領域への接触部がフローティング・ポリシリコンゲートフィンガー８８０の片側にだけ形成される以外は、実質的に構造５００の断面と同じである。
【００３０】
図９は、本発明の第４の例示的な実施形態の平面図である。構造９００は、ウェル表面の誘電体層（図示せず）上に形成されるポリシリコンゲートフィンガー９４０と共に、ウェル（図示せず）内に形成されるソース及びドレイン領域９１０、９２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは、本発明の実施に使用できる任意の能動素子の１つの例示にすぎないことを理解されたい。第２のＭＯＳトランジスタは、図９の右側に形成され、添字Ａが続く同じ参照番号をもつ同じ素子を含む。同様に、ウェルは、半導体基板（図示せず）に形成され、図９の実施形態の能動素子、ウェル、及び基板の断面は、図６の能動素子、ウェル６３０、及び基板６０５と同じである。
【００３１】
構造９００は、ウェル９３０とオーミック接触する拡散領域９６０、９６２、９６４、拡散領域９６０、９６２の間の少なくとも２つのフローティング・ポリシリコンゲートフィンガー９８２、９８４、及びソース領域９１０へのオーミック接触部（又は、接続部）９１５、ドレイン領域９２０へのオーミック接触部９２５、及び拡散領域９６０へのオーミック接触部９６５を更に備える。図９に示すように、拡散領域への接触部９６５はフローティング・ポリシリコンゲートフィンガー９８２、９８４の片側だけに配置されるので、領域９６２、９６４はフローティング状態になる。拡散領域９６０及び接触部又は接続部９６５は、ウェルストラップを構成する。ＳＴＩ領域９５０は、能動素子及び拡散領域を取り囲む。
【００３２】
構造９００は、能動素子の対向する側部でＳＴＩ領域の各部分の上に配置される、ダミーポリシリコンゲートフィンガー９７１、９７２を更に含む。結果的に、ウェルストラップは、１つのダミーポリシリコンゲートフィンガーの長さ分だけ能動素子から分離され、フローティング・ゲートフィンガーの片側の接続部を無くすことで拡散領域のサイズが小さくなる。
【００３３】
構造９００を形成するプロセス及び結果として得られる構造断面は、拡散領域への接触部がフローティング・ポリシリコンゲートフィンガー９８２、９８４の片側にだけ形成される以外は、実質的に構造７００の断面と同じである。
【００３４】
当業者であれば、本発明の精神及び範疇において多数の変形例を実施できることを理解できるはずである。例えば、ウェル及び拡散領域は、Ｐ型ウェル及び拡散領域、又はＮ型ウェル及び拡散領域とすることができる。能動素子がトランジスタの場合、ＰウェルのＮＭＯＳトランジスタ、又はＮウェルのＰＭＯＳトランジスタとすることができる。また、他の能動素子を使用して本発明を実施することができる。説明のために、対の接触部又は接続部が示されるが、本発明は単一の接触部で、又は２つ以上の接触部で実施することができる。当業者には他の変更例も明らかであろう。
【図１】
2013535836.tif 000003
【図２】
2013535836.tif 000004
【図３】
2013535836.tif 000005
【図４】
2013535836.tif 000006
【図５】
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【図６】
2013535836.tif 000008
【図７】
2013535836.tif 000009
【図８】
2013535836.tif 000010
【図９】
2013535836.tif 000011
【国際調査報告】
2013535836.tif 000012