(57)【要約】【課題】開示する実施形態は、バンドパス周波数に限定されうる信号のデジタル／アナログ変換方法および装置を提供する。【解決手段】一実施形態において、複数のゲートを備えるバンドパスＤＡＣを開示する。各ゲートは、キャリア信号およびデジタルデータの複数の入力ビットの１つを受け付ける。複数のゲートのそれぞれに対応する複数の無損失素子を備える結合器ネットワークを備える。結合器ネットワークは、ゲート出力を受け付け、デジタル的に重み付けされた信号を提供する。結合器ネットワークに接続された共振素子は、結合器ネットワークを共振し、線形的に結合された濾波出力信号を提供する。【選択図】図７
2013517695.tif 000002
【特許請求の範囲】
【請求項１】
コンバータであって、
それぞれが定出力インピーダンスを持ち、それぞれが出力を提供する複数の定インピーダンス電源と、
前記複数の定インピーダンス電源に対応する複数のインピーダンス素子を備えるとともに、前記複数の出力を受け付け、信号を供給する結合器ネットワークと、
前記結合器ネットワークに接続され、前記結合器ネットワークから受け取った信号を共振し、濾波出力信号を供給する共振素子と、
前記共振素子に接続された負荷インピーダンス素子と、
前記負荷インピーダンス素子と前記共振素子との間に接続され、前記濾波出力信号を出力する出力ノードとを備える、コンバータ。
【請求項２】
前記複数の定インピーダンス電源は、それぞれ任意の振幅および位相を持った異なるキャリア信号と、デジタルデータの複数の入力ビットの１つを受け取る、請求項１に記載のコンバータ。
【請求項３】
前記複数のインピーダンス素子は、それぞれコンデンサ、インダクタ、抵抗器、伝送線路、変圧器、およびそれらの組み合わせからなるグループから選択される、請求項１に記載のコンバータ。
【請求項４】
前記共振素子は、コンデンサ、インダクタ、抵抗器、伝送線路、変圧器、およびそれらの組み合わせからなるグループから選択される、請求項１に記載のコンバータ。
【請求項５】
前記結合器ネットワークの複数のインピーダンス素子は、それぞれ２値重みを持つ、請求項１に記載のコンバータ。
【請求項６】
前記結合器ネットワークの複数のインピーダンス素子は、それぞれ任意の重みを持つ、請求項１に記載のコンバータ。
【請求項７】
前記複数の定インピーダンス電源は、それぞれゲート、定インピーダンスデジタルＡＮＤゲート、相補スイッチモード増幅器、電圧モードクラスＤ（デジタル）増幅器、およびそれらの組み合わせからなるグループから選択される、請求項１に記載のコンバータ。
【請求項８】
前記定出力インピーダンスの値は、それぞれほぼ０である、請求項１に記載のコンバータ。
【請求項９】
変換方法であって、
複数の定インピーダンス電源が、それぞれ定出力インピーダンスを持つと共に出力を提供し、
前記複数の定インピーダンス電源に対応した複数の定インピーダンス素子を備えた結合器ネットワークが、前記複数の連続するインピーダンス電源からの出力を受け付け、結合器ネットワーク出力信号を提供し、
前記結合器ネットワーク出力信号を共振し、共振素子と結合器ネットワークとを接続させることで共濾波出力信号を提供し、
前記濾波出力信号を、負荷インピーダンス素子と前記共振素子との間に接続された出力モードから出力する、変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照：本願は、２０１０年１月１５日に出願された米国特許出願第１２／６８８，７３４号の優先権を主張するものである。
【０００２】
この開示は、一般にバンドパス信号のデジタル／アナログ変換方法および装置に関する。特に、開示する実施形態においては、コンデンサ、インダクタ、あるいは伝送線路などの無損失素子を使用し、複数の出力ゲートに任意あるいは２値重み付けを実施して、共振あるいはバンドパスＤＡＣを構成する。
【背景技術】
【０００３】
図１は、従来の、シングルエンド（例えば、オン状態とオフ状態で出力が非対称である）増幅器を使用した２値重み付けされた高周波（“ＲＦ”）結合器１００である。結合器１００は、４つの増幅器の出力を２値重み付けを用いて合計する。結合器１００の性能は、その効果が限られており、いくつかの欠点がある。例えば、シングルエンド増幅器では、高周波波形における全ての位相角で出力インピーダンスが固定されず、トランジスタがオン状態の場合はインピーダンスは非常に低く、トランジスタがオフ状態の場合はインピーダンスは誘導性で極めて大きくなりうる。これにより、出力側での複合電圧の重み付けに歪が生じる。結合器１００の他の限られた効果として、結合器１００で使用される伝送線路の比率がある。実際には、この例でも使用されるように８対１にもなり、達成するのは困難である。
【０００４】
シングルエンド増幅器の他の欠点として、高周波波形の全ての位相において定インピダンを維持できないという点がある。例えば、図２に示すようなシングルエンド増幅器において、高周波波形の全ての位相において、定インピーダンスが維持されない。インピーダンスは、シングルエンド増幅器がオンされる時と比較して、オフされる時に変動する。一例として、シグルエンド増幅器２００は、直流（“ＤＣ”）電源２０５、インダクタ２１０、トランジスタ２１５、シングルエンド増幅器２２０、およびアース端子２２５により構成される。
【０００５】
シングルエンド増幅器２２０からトランジスタ２１５に電流が供給されると、トランジスタ２１５はオン状態となり、アースへの短絡回路として動作する。出力信号はアース端子へ短絡し、出力インピーダンスは非常に低くなる。
【０００６】
シングル増幅器２２０からトランジスタ２１５に電流が供給されないと、トランジスタ２１５はオフ状態となり、開回路として動作する。出力信号はインダクタ２１０に接続され、出力インピーダンスはインダクタ２１０のインピーダンス、すなわちｊωＬとなる。
【０００７】
高周波信号用の定インピーダンス増幅器を設計するのは、非常に困難な課題である。この開示による定インピーダンス増幅回路と様々な複合回路との組み合わせにより、これらの欠点を回避することができる。
【０００８】
例えば、デジタル送信器などにおいて位相の違う信号に重み付けを行うときのように、より一般的な波形の重み付けが有用となる用途がある。この概念の具体的な用途として、デジタル／アナログ変換器（“ＤＡＣ”）がある。ＤＡＣは、固定点二進数のような抽象的な有限精度数を、電圧値のような具体的な物質量に変換する。ＤＡＣは、有限精度時系列データを継続して変化するアナログ信号へと変換するために、多く使用される。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
典型的な従来のＤＡＣは、２値重み付けを行うように配置された抵抗素子から構成される。従来のＤＡＣにおいて、データビット（例えば、ビット０、ビット１、ビット２およびビット３）は、それぞれ異なる抵抗器に割り当てられる。通常、抵抗器はビットの位が下がるのに相関して、その抵抗値が上がる。抵抗器の出力は合計され、電圧信号が出力される。このような回路は抵抗器を備えるため、本質的に損失が多い。さらに、従来のＤＡＣはバンドパス信号ではなく、ベースバンド信号に合せて最適化される。従来のＤＡＣは、回路の帯域幅を制限する寄生容量負荷効果の影響を受けやすい。従って、高効率なバンドパスのデジタル／アナログ変換方法および装置が必要である。
【課題を解決するための手段】
【００１０】
開示する実施形態においては、複数のゲート出力に２値または任意に重み付けを行うために、コンデンサ、インダクタ、あるいは伝送線路のような無散逸（無損失とも言う）素子が使用され、これにより共振またはバンドパスＤＡＣが構成される。
【００１１】
一実施形態において、この開示はコンバータに関する。当該コンバータは、それぞれが定出力インピーダンスを持ち、任意の振幅および位相を持った異なるキャリア信号と、デジタルデータの複数の入力バイトの１つを受け付け、それぞれが出力を提供する複数の定インピーダンス電源と、当該複数の定インピーダンス電源に対応する複数のインピーダンス素子を備え、当該複数の出力を受け付け、信号を供給する結合器ネットワークと、当該結合器ネットワークに接続され、当該結合器ネットワークから受け取った信号を共振し、濾波出力信号を供給する共振素子と、当該共振素子に接続された負荷インピーダンス素子と、当該負荷インピーダンス素子と当該共振素子との間に接続され、当該濾波出力信号を出力する出力ノードを備える。
【００１２】
一実施形態において、この開示はコンバータに関し、当該コンバータは、それぞれが定出力インピーダンスを持ち、それぞれが出力を提供する複数の第一の定インピーダンス電源および第二の定インピーダンス電源と、当該複数の第一の定インピーダンス電源に対応する複数の第一のインピーダンス素子と、当該第二の定インピーダンス電源に接続された第二のインピーダンス素子を備え、当該複数の出力を受け付け、信号を供給する結合器ネットワークと、当該結合器ネットワークに接続され、当該結合器ネットワークから受け取った信号を共振し、濾波出力信号を供給する共振素子と、当該共振素子に接続された負荷インピーダンス素子と、当該負荷インピーダンス素子と当該共振素子との間に接続され、当該濾波出力信号を出力する出力ノードを備える。
【００１３】
一実施形態において、この開示はデジタル／アナログ変換器に関し、当該デジタル／アナログ変換器は、キャリア信号とデジタルデータの複数の入力ビットの１つを受け付け、それぞれがゲート出力を提供する複数のゲートと、当該複数のゲートに対応する複数の無損失素子を備え、当該複数のゲート出力を提供し、デジタル的に重みづけされた信号を提供する結合器ネットワークと、当該結合器ネットワークに接続され、当該結合器ネットワークを共振し、濾波出力信号を供給する共振素子と、当該共振素子に接続された負荷抵抗器と、当該負荷抵抗器と当該共振素子とに接続され、当該濾波出力信号を出力する出力ノードを備える。当該デジタル／アナログ変換器は、バンドパス回路として動作し、当該複数の無損失素子は、それぞれ異なる重み付けを持ちうる。
【００１４】
他の実施形態において、この開示はバンドパス信号のデジタル／アナログ変換方法に関し、当該デジタル／アナログ変換方法は、（ｉ）キャリア信号とデジタルデータの複数の入力ビットの１つを複数のゲートで受け付けて複数のゲート出力を提供し、（ｉｉ）当該複数の出力ゲートをそれぞれ対応する複数の無損失素子で受け付けて、各無損失素子から重み付けされたゲート出力を提供し、（ｉｉｉ）当該重み付けされた複数のゲート出力を結合して、結合信号を形成し、（ｉｖ）共振器で当該結合信号を濾波してデジタル的に重み付けされた濾波出力信号を供給する。当該無損失素子は、それぞれ異なる２値重み付けを持ちうる。
【００１５】
また、ほかの実施形態において、この開示はデジタル／アナログ変換器に関し、当該デジタル／アナログ変換器は、キャリア信号とデジタルデータの複数の入力ビットの１つを受け付け、それぞれがゲート出力を提供する複数のゲートと、当該複数のゲートにそれぞれ対応する複数の第一の無損失素子と複数の第二の無損失素子を備え、当該複数のゲート出力を受け付けて重み付けされた出力を提供する結合器ネットワークと、当該結合器ネットワークに接続され、当該結合器を共振し、濾波され重み付けされた出力を提供する共振素子と、当該共振素子に接続された負荷抵抗器と、当該負荷抵抗器に接続され、当該濾波され重み付けされた出力を出力する出力ノードを備える。当該デジタル／アナログ変換器は、バンドパス周波数で動作し、デジタル的に重み付けされた出力信号を提供する。一実施形態において、当該第一の無損失素子は、当該第二の無損失素子のおよそ半分にデジタル的に重み付けされる。
【００１６】
また、ほかの実施形態において、この開示は、バンドパス信号のデジタル／アナログ変換方法に関し、当該デジタル／アナログ変換方法は、キャリア信号とデジタルデータの複数の入力ビットの１つを複数のゲートで受け付けて複数のゲート出力を提供し、当該複数のゲート出力を、当該複数のゲートにそれぞれ対応する複数の第一の無損失素子でそれぞれ受け付けて複数の第一の出力信号を提供し、当該複数の第一の出力信号を複数の第二の無損失素子で結合して重み付けされた信号を提供し、無損失共振器で当該重み付けされた信号を濾波して、重み付けされ濾波された出力信号を提供する。当該第一の無損失素子は、それぞれ当該第二の無損失素子のおよそ半分にデジタル的に重み付けされる。
【００１７】
また、ほかの実施形態において、この開示は、デジタル／アナログ変換器に関し、当該デジタル／アナログ変換器は、キャリア信号とデジタルデータの複数の入力ビットの１つを受け付け、それぞれがゲート出力を提供する複数のゲートと、それぞれが他とは異なる重み付けを持つ複数の第一の無損失素子と、複数の第二の無損失素子とを備え、当該ゲート出力を受け付けて重み付けされた出力を提供する結合器ネットワークと、当該結合器ネットワークに接続され、当該結合器を共振し、濾波され重み付けされた出力を提供する無損失共振素子と、当該無損失共振素子に接続された負荷抵抗器と、当該負荷抵抗器に接続され、当該濾波され重み付けされた出力を出力する出力ノードを備える。当該複数の第二の無損失素子は、少なくともそのうちの１つが他の第二の無損失素子の二倍の重み付けを持つ。
【００１８】
他の実施形態において、この開示は、バンドパス信号のデジタル／アナログ変換方法に関し、当該デジタル／アナログ変換方法は、キャリア信号とデジタルデータの複数の入力ビットの１つを複数のゲートで受け付けて複数のゲート出力を提供し、当該複数のゲート出力を、少なくとも１つの第一の無損失素子と複数の無損失素子を備える結合器ネットワークで受け付けて重み付けされた出力信号を提供し、無損失共振器で当該重み付けされた出力信号を濾波して濾波され重み付けされた出力信号を提供する。当該複数の第二の無損失素子は、少なくともそのうちの１つが他の第二の無損失素子の二倍の重み付けを持つ。
【００１９】
本発明の目的および新規な特徴は、添付された特許請求の範囲で説明される。本発明は、その編成および動作方法に関してさらなる目的および利点と合わせ、以下の説明を添付の図面と併せて参照することによって理解することができる。
【図面の簡単な説明】
【００２０】
【図１】従来のシングルエンド増幅器を使用した２値重み付けされたＲＦ結合器を示す図
【図２】図１に示したシングエンド増幅器のうちの１つの一例を示す図
【図３】本発明の実施形態による結合器ネットワークの簡易回路図
【図４】本発明の実施形態による、複数の増幅器、線形受動結合器ネットワーク、および出力負荷抵抗器を備えたデジタル電力増幅器ネットワークを示す図
【図５】本発明の実施形態による相補型出力段増幅器を示す図
【図６】本発明の実施形態による変圧器結合クラスＤ増幅器を示す図
【図７】本発明の実施形態による、任意の振幅、周波数、および位相を持った異なるキャリア信号を持ち、任意に重み付けされた結合器の一般回路図
【図８】本実施形態による、同一の入力キャリア信号を持ち、任意に重み付けされた結合器の一般回路図
【図９】本発明の実施形態による、容量重み付けを使用した任意の振幅、周波数、および位相を持ちインダクタにより共振された異なる入力キャリア信号を持ち、任意に重み付けされた結合器の回路図
【図１０】本発明の実施形態による、容量重み付けを使用しインダクタにより共振された同一の入力キャリア信号を持ち、２値重み付けされた結合器の回路図
【図１１】本発明の実施形態による、誘導性重み付けを使用しコンデンサにより共振された同一の入力キャリア信号を持ち、２値重み付けされた結合器の回路図
【図１２】本発明の実施形態による、より多くの出力パワーを提供するための図７に基づいたブジッジ増幅器の構成を示す図
【図１３】本発明の実施形態による、任意の振幅、周波数、および位相を持ち、互いに異なる入力キャリア信号を持ち、ラダー回路構成を使用し任意に重み付けされた結合器の一般回路図
【図１４】本発明の実施形態による、同一の入力キャリア信号を持ち、ラダー回路構成を使用し２値重み付けをされた結合器の一般回路図
【図１５】本発明の実施形態による、容量重み付けを使用した任意の振幅、周波数、および位相を持ちインダクタで共振された異なる入力キャリア信号を持ち、ラダー回路構成を使用し２値重み付けをされた結合器の回路図
【図１６】本発明の実施形態による、容量重み付けを使用しインダクタにより共振された同一の入力キャリア信号を持ち、ラダー回路構成を使用し２値重み付けをされた結合器の回路図
【図１７】本発明の実施形態による、誘導性重み付けを使用しコンデンサにより共振された同一の入力キャリア信号を持ち、ラダー回路構成を使用し２値重み付けされた結合器の回路図
【図１８】本発明の実施形態による、任意の振幅、周波数、および位相を持ち、互いに異なる入力キャリア信号を持ち、ハイブリッド回路構成を使用し任意に重み付けされた結合器の一般回路図
【図１９】本発明の実施形態による、同一の入力キャリア信号を持ち、ハイブリッド回路構成を使用し２値重み付けされた結合器の一般回路図
【図２０】本発明の実施形態による、容量重み付けを使用した任意の振幅、周波数、および位相を持ちインダクタにより共振された異なる入力キャリア信号を持ち、ハイブリッド回路構成を使用し２値重み付けされた結合器の回路図
【図２１】本発明の実施形態による、容量重み付けを使用しインダクタにより共振され、同一の入力キャリア信号を持ち、ハイブリッド回路構成を使用し２値重み付けされた結合器の回路図
【図２２】本発明の実施形態による、誘導性重み付けを使用しコンデンサにより共振された同一の入力キャリア信号を持ち、ハイブリッド回路構成を使用し２値重み付けされた結合器の回路図
【図２３】本発明の実施形態による、容量重み付けを使用しインダクタにより共振された同一の入力キャリア信号を持ち、ハイブリッド回路構成を使用し２値重み付けされた結合器の回路図であり、本発明の実施形態による寄生容量の効果を示す図、
【図２４】本発明の実施形態による、伝送線路を無損失素子として使用するラダーバンドパスＤＡＣの回路図
【図２５】本発明の実施形態による異なるタイプのＤＡＣの効率値のグラフ
【図２６】本発明の他の実施形態による２値重み付けされた巻数比変圧器ＤＡＣの回路図
【図２７】本発明の他の実施形態による２値重み付けされた電源電圧変圧器ＤＡＣの回路図
【発明を実施するための形態】
【００２１】
ここで、本発明を実施するための最良の形態を示す、本発明の好ましい実施形態について詳細に説明する。これらの例は添付の図面に図示される。本発明は、好ましい実施形態と共に説明されるが、本発明はこれらの実施形態に限定されるものでない。また、本発明は、代替物、変形形態および等価物を包含するように意図され、これらは、添付の特許請求の範囲によって定義される本発明の趣旨および範囲内に包含されるであろう。さらに、本発明の以下の詳細な説明では、本発明について完全な理解をもたらすために、多くの具体的な詳細が記述される。しかしながら、本発明はこれらの具体的な詳細事項なしで実施できることは、当業者に明らかである。他の例では、周知の方法、手順、構成要素および回路は、本発明の態様を不必要に不明瞭にすることを避けるため、詳細に示されない。
【００２２】
図３は、本発明の実施形態による結合器ネットワーク３００の簡易回路図である。結合器ネットワーク３００は、第一の入力電圧３１１（または第一の入力電流３１２）を発生させる第一の電圧（または電流）源３０１、第二の入力電圧３２１（または第二の電流３２２）を発生させる第二の電圧（または電流）源３０２、線形受動合成回路３３０、および負荷抵抗器３４０から構成される。一例として、駆動増幅器が電圧源３０１および３０２として示されている。電圧源３０１および３０２は、線形受動合成回路３３０によって包含された固定出力インピーダンスを持つ。固定出力インピーダンスにより、電圧源３０１および３０２の重み付けが制限されうる。結合回路３３０は、損失が多い回路素子および／または損失のない回路素子を備えてもよい。
【００２３】
以下の方程式は、２つの電圧源（例えば、電圧源３０１および３０２）を表すが、方程式で表される電圧源または電流源の数は、いくつに増えてもよい。
【００２４】
結合回路３３０は、線形であると仮定し、この例ではｙパラメータを使用する。ポートを３つと仮定すると（例えば、ポート０、１および２）、次の方程式が適応される。
【００２５】
ｉ0＝ｙ00＊ｖ0＋ｙ01＊ｖ1＋ｙ02＊ｖ2
【００２６】
ｉ1＝ｙ10＊ｖ0＋ｙ11＊ｖ1＋ｙ12＊ｖ2
【００２７】
ｉ2＝ｙ20＊ｖ0＋ｙ21＊ｖ1＋ｙ22＊ｖ2
【００２８】
負荷抵抗器３４０がポート０に接続されていると仮定すると、ｉ0＝−ｖ0／Ｒとなる。方程式を書き直すと、ｖ0＝−ｙ01＊ｖ1／（ｙ00＋１／Ｒ）−ｙ02＊ｖ2／（ｙ00＋１／Ｒ）となる。ｙ02＝ｙ01／２である場合、ｖ0＝−（ｙ01／（ｙ00＋１／Ｒ））＊（ｖ1＋ｖ2）／２となり、２値重み付けがなされる。
【００２９】
動的ロードプルとは、駆動電流において、ある電圧源がもう１つの電圧源に与える影響である。動的ロードプルの効果は、以下の方程式によって数値化できる。
【００３０】
ｉ1＝（ｙ11−ｙ10＊ｙ01／（ｙ00＋１／Ｒ））＊ｖ1＋（ｙ12−ｙ10＊ｙ02／（ｙ00＋１／Ｒ））＊ｖ2
【００３１】
ｉ2＝（ｙ22−ｙ20＊ｙ02／（ｙ00＋１／Ｒ））＊ｖ2＋（ｙ21−ｙ20＊ｙ01／（ｙ00＋１／Ｒ））＊ｖ1
【００３２】
上記方程式のそれぞれの第二項目は、第二の電圧源が作動する時の各電圧源が供給する電流の変化を反映する。電流の変化は、結合回路３３０を駆動する増幅器（例えば、電圧源３０１および３０２）を設計する際に相殺される。
【００３３】
結合回路３３０は、入力電圧源３０１および３０２に、２値重み付け、任意重み付け、均等重み付け、あるいは他の重み付けを行うものである。さらに、結合回路３３０は、入力電圧源３０１および３０２からの任意の位相の信号を結合する。各電圧源は、他方の電圧源の出力と接続され、各電圧源の大きさや位相に応じて供給する電流を変化させる。結合器ネットワーク３３０の精度は、電圧源特性を保持する電圧源３０１および３０２に依存する。電圧源は、電圧波形の全ての位相角において定出力インピーダンスを保つことを特徴とする。
【００３４】
図４は、本発明の実施形態による、複数の増幅器４０５、４１０、４１５および４２０、線形受動結合器ネットワーク４３０、および出力負荷抵抗器４４０を備えたデジタル電力増幅器ネットワーク４００である。デジタル電力増幅器ネットワーク４００は、複数の増幅器４０５、４１０、４１５および４２０からの出力を合算する増幅器である。出力信号、すなわち電圧４３５は、デジタル電力増幅器ネットワーク４００を駆動する全ての増幅器４０５、４１０、４１５および４２０の加重和（αiが重さの時、Ｖ1＊α1＋Ｖ2＊α2＋Ｖ3＊α3＋Ｖ4＊α4）である。各増幅器４０５、４１０、４１５および４２０は、任意のあるいはランダムな電圧（Ｖ１、Ｖ２、Ｖ３およびＶ４）と位相（位相１、位相２、位相３および位相４）を出力する。増幅器４０５、４１０、４１５および４２０は、それぞれ任意の周波数を持ち、かく増幅器の重み付けは、線形受動結合器ネットワーク４３０の設計によって変化させてもよい。結合器ネットワーク４３０は、損失のない回路素子または損失が多い回路素子を備えてもよい。各増幅器４０５、４１０、４１５および４２０からの有限出力インピーダンスは、結合器ネットワーク４３０に結合されてもよい。結合器ネットワーク４３０は、コンデンサ、インダクタ、抵抗器、変圧器、伝送線路などの回路素子、およびそれらの組み合わせを備えてもよい。
【００３５】
図５は、本発明の実施形態による相補型出力段増幅器５００である。出力段増幅器５００は、ＤＣ電源５０５、スイッチ５１０および５１５、駆動増幅器５２０、アース端子５２５、および出力５３０から構成される。スイッチ５１０および５１５の２つは、相補入力を受け付けると、一方のスイッチがオン状態となり、もう一方のスイッチがオフ状態となる。例えば、スイッチ５１０がオン状態の時は、スイッチ５１５はオフ状態であり、出力５３０はＤＣ電源５０５に接続されるためハイ状態となる。逆に、スイッチ５１０がオフ状態の時には、スイッチ５１５はオン状態であり、出力５３０はアース端子５２５に接続されるためロー状態となる。出力５３０は、ハイ状態およびロー状態のどちらにおいても低い出力インピーダンスを保持する。
【００３６】
図６は、本発明の実施形態による変圧器結合クラスＤ増幅器６００である。増幅器６００は、ＤＣ電源６０５、スイッチ６１０および６１５、駆動増幅器６２０、アース端子６２５、出力６３０、および変圧器６３５から構成される。スイッチ６１０および６１５の２つは、相補入力を受け付けると、一方のスイッチがオン状態となり、もう一方のスイッチがオフ状態となる。例えば、スイッチ６１０がオン状態の時は、スイッチ６１５はオフ状態となり、出力６３０はＤＣ電源６０５に接続されるためハイ状態となる。逆に、スイッチ６１０がオフ状態の時には、スイッチ６１５はオン状態となり、出力６３０はアース端子６２５に接続されるためロー状態となる。出力６３０は、ハイ状態およびロー状態のどちらにおいても低い出力インピーダンスを保持する。
【００３７】
図５および６のどちらにおいても、出力５３０および６３０はスイッチング波形であり、ハイ状態およびロー状態のどちらにおいても同じインピーダンスを保持する。
【００３８】
図７は、本発明の一実施形態による任意の振幅、周波数および位相を持った異なるキャリア信号７０１、７０３、７０５および７０７を持ち、任意に重み付けされた結合器７２０の一般回路図７００である。本明細書全体を通して、ＡＮＤゲートは例示を目的として、例えば７１２、７１４、７１６および７１８として示される。しかしながら、ＡＮＤゲートは（本明細書全体を通して）、定インピーダンス電源、デジタルゲート、定インピーダンスデジタルＡＮＤゲート、相補スイッチモード増幅器、電圧モードクラスＤ（デジタル）増幅器、およびそれらの組み合わせと置き換えてもよい。例えば、各ＡＮＤゲートは、クラスＤスイッチング増幅器と直接接続されるデジタルＡＮＤゲートに置き換えられ、デジタルデータビットおよびキャリア信号がデジタルＡＮＤゲートに供給され、クラスＤスイッチング増幅器の出力が結合器に直接接続されてもよい。
【００３９】
一実施形態において、各ＡＮＤゲートは、ＣＭＯＳ等で補完され、定出力インピーダンスを保持する。さらに、各ＡＮＤゲートにより結合器への入力信号が、デジタル選択される。つまり、各ＡＮＤゲートは、キャリア信号の入力をオンしたり、オフしたりすることができる。ＡＮＤゲートの定インピーダンスは、キャリア信号の位相に依存しない。
【００４０】
一例として、ＡＮＤゲート７１２、７１４、７１６および７１８は、それぞれデジタルデータビット７０２（ビット０）、７０４（ビット１）、７０６（ビット２）および７０８（ビット３）を受け付ける。上記４つのビットは、例示を目的とし、本発明を限定するものではない。例えば、４つ以下または４つ以上のビットが使われてもよい。また、ＡＮＤゲート７１２、７１４、７１６および７１８は、それぞれ任意の振幅、周波数および位相を持ち互いに異なる、すなわち別々のキャリア信号７０１、７０３、７０５および７０７を受け付ける。一例として、キャリア信号７０１、７０３、７０５および７０７は、それぞれ他のキャリア信号とは異なる任意の振幅、周波数および位相を保持する。つまり、キャリア信号７０１は振幅Ｖ０と位相Ｐ０とを持ち、キャリア信号７０３は振幅Ｖ１と位相Ｐ１とを持ち、キャリア信号７０５は振幅Ｖ２と位相Ｐ２とを持ち、キャリア信号７０７は振幅Ｖ３と位相Ｐ３とを保持してもよい。キャリア信号７０１、７０３、７０５および７０７の周波数は、それぞれ他のキャリア信号の周波数と異なっても良い。さらに、ゲート７１２、７１４、７１６および７１８の出力振幅Ｖ1、Ｖ2、Ｖ3およびＶ4は、それぞれ任意に設定されてもよい。
【００４１】
データビット０は最上位ビット（”ＭＳＢ”）に相当し、データビットビット３は最下位ビット（”ＬＳＢ”）に相当する。従って、各ＡＮＤゲートは、異なるキャリア入力信号７０１、７０３、７０５もしくは７０７と、データビット７０２、７０４、７０６もしくは７０８を受け付ける。ビットは、出力信号の振幅に比例するデジタルワードによってゲートをオンする。１つまたは複数の実施形態において、各ＡＮＤゲートに入力される各キャリア信号は、異なる振幅、周波数および位相を保持してもよい。
【００４２】
結合器ネットワーク７２０は、ＡＮＤゲートの出力を受け付ける。結合器ネットワーク７２０は、Ｚ1、Ｚ2、Ｚ3およびＺ4と示される４つのインピーダンス素子７２２、７２４、７２６および７２８から構成される。インピーダンス素子７２２、７２４、７２６および７２８は、それぞれ対応するＡＮＤゲート７１２、７１４、７１６および７１８の出力に接続される。図７は、総称してインピーダンス素子すなわちＺで記された値として表される。インピーダンス素子７２２、７２４、７２６および７２８は、コンデンサ、インダクタ、伝送線路、およびそれらの組み合わせを備えうる。
【００４３】
回路図７００は、結合器ネットワーク７２０を共振する共振素子（ＺR）７３０（例えば、インダクタあるいは変圧器）を備えてもよく、出力ノード７５０は、出力信号を提供する。図７に例示する任意に重み付けされた結合器において、出力線形性はインピーダンス素子の関数であり、出力パワーは任意に重み付けされた比率によって決められる。回路図７００は、負荷インピーダンス素子７４０を備えてもよい。
【００４４】
出力電圧７５０は、次のように表される。
【００４５】
１／Ｚ＝（１／（ＺL＋ＺR）＋（１／Ｚ1）＋（１／Ｚ2）＋（１／Ｚ3）＋（１／Ｚ4））の時、Ｖｏ＝（Ｖ1＊（Ｚ／Ｚ1）＋Ｖ2＊（Ｚ／Ｚ2）＋Ｖ3＊（Ｚ／Ｚ3）＋Ｖ4＊（Ｚ／Ｚ4））＊（ＺL／（ＺL＋ＺR））となる。この式では、理想的な電圧源を想定する（つまり、電圧源の出力インピーダンスはおおよそ０であると想定する）。
【００４６】
図８は、本発明の実施形態による、同一の入力キャリア信号８０１を持ち、任意に重み付けされた結合器８２０の一般回路図８００である。図８は、全てのＡＮＤゲート８１２、８１４、８１６および８１８に入力されるキャリア信号８０１が同じである以外は、図７と同様である。本実施形態において、各ゲートの入力におけるキャリア信号８０１は同じである。従って、全てのＡＮＤゲート８１２、８１４、８１６および８１８は、同じ任意の振幅、周波数および位相のキャリア信号を保持する。
【００４７】
図９は、本発明の実施形態による、容量重み付けを使用した任意の振幅、周波数および位相を持ちインダクタにより共振された異なる入力キャリア信号９０１、９０３、９０５および９０７を持ち、任意に重み付けされた結合器９２０の回路図９００である。一例として、ＡＮＤゲート９１２、９１４、９１６および９１８は、それぞれデジタルデータビット９０２（ビット０）、９０４（ビット１）、９０６（ビット２）および９０８（ビット３）を受け付ける。上記４つのビットは、例示を目的とし、本発明を限定するものではない。例えば、４つ以下または４つ以上のビットが使われてもよい。また、ＡＮＤゲート９１２、９１４、９１６および９１８は、それぞれ任意の振幅、周波数および位相を持ち互いに異なる、すなわち別々のキャリア信号９０１、９０３、９０５および９０７を受け付ける。一例として、キャリア信号９０１、９０３、９０５および７０７は、それぞれ他のキャリア信号とは異なる任意の振幅、周波数および位相を保持する。つまり、キャリア信号９０１は、振幅Ｖ０と位相Ｐ０とを保持し、キャリア信号９０３は振幅Ｖ１と位相Ｐ１とを保持し、キャリア信号９０５は振幅Ｖ２と位相Ｐ２とを保持し、キャリア信号９０７は振幅Ｖ３と位相Ｐ３とを保持してもよい。キャリア信号９０１、９０３、９０５および９０７の周波数は、それぞれ他のキャリア信号の周波数と異なっても良い。さらに、ゲート９１２、９１４、９１６および７１８の出力振幅Ｖ1、Ｖ2、Ｖ3およびＶ4は、それぞれ任意に設定されてもよい。
【００４８】
データビット０は最上位ビット（”ＭＳＢ”）に相当し、データビットビット３は最下位ビット（”ＬＳＢ”）に相当する。従って、各ＡＮＤゲートは、異なるキャリア入力信号９０１、９０３、９０５、もしくは９０７とデータビット９０２、９０４、９０６、あるいは９０８を受け付ける。ビットは、出力信号の振幅に比例するデジタルワードによってゲートをオンする。１つまたは複数の実施形態において、各ＡＮＤゲートの各キャリア信号入力は、異なる振幅、周波数および位相を保持してもよい。
【００４９】
結合器ネットワーク９２０は、ＡＮＤゲートの出力を受け付ける。結合器ネットワーク９２０は、４つの無損失素子９２２、９２４、９２６および９２８から構成される。無損失素子は、コンデンサ、インダクタ、伝送線路、およびそれらの組み合わせを備えうる。図９の実施形態において、結合器ネットワーク９２０は、コンデンサ９２２、９２４、９２６および９２８から構成される。コンデンサ９２２、９２４、９２６および９２８はそれぞれ、ＡＮＤゲート９１２、９１４、９１６および９１８に対応する。コンデンサ９２２、９２４、９２６および９２８は、任意の容量値を保持する。例えば、コンデンサ９２２は容量Ｃ０を持ち、コンデンサ９２４は容量Ｃ１を持ち、コンデンサ９２６は容量Ｃ２を持ち、そしてコンデンサ９２８は容量Ｃ３を持つ。
【００５０】
共振素子９３０は、インダクタであり、結合器ネットワーク９２０を共振する。出力ノード９５０は、出力信号を提供する。回路図９００は、負荷抵抗器９４０を備えてもよい。図９に例示する任意に重み付けされた容量性ＤＡＣにおいて、出力線形性はコンデンサの関数であり、出力パワーは任意に重み付けされた比率によって決められる。さらに、無損失素子の使用により、高い変換効率が得られる。さらに、共振を調整することで回路効率を上げることもできる。最後に、回路は広いバンド幅を得られる。
【００５１】
図１０は、本発明の実施形態による、容量重み付けを使用しインダクタにより共振された同一の入力キャリア信号を持ち、２値重み付けされた結合器１０２０の回路図１０００である。ＡＮＤゲート１０１２、１０１４、１０１６および１０１８は、それぞれデジタルデータビット１００２（ビット０）、１００４（ビット１）、１００６（ビット２）および１００８（ビット３）を受け付ける。上記４つのビットは、例示を目的とし、本発明を限定するものではない。例えば、４つ以下または４つ以上のビットが使われてもよい。また、ＡＮＤゲートは、同一のキャリア信号１００１を受け付ける。他の実施形態において、各ＡＮＤゲートには、異なるキャリア信号（例えば、１００１、１００３、１００５および１００７）が使われてもよい。
【００５２】
データビット０は最上位ビット（”ＭＳＢ”）に相当し、データビットビット３は最下位ビット（”ＬＳＢ”）に相当する。従って、各ＡＮＤゲートは、キャリア入力信号１００１およびデータビットを受け付ける。ビットは、出力信号の振幅に比例するデジタルワードによってゲートをオンする。１つまたは複数の実施形態において、各ＡＮＤゲートに入力されるキャリア信号１００１は、同一の信号である。
【００５３】
結合器ネットワーク１０２０は、ＡＮＤゲートの出力を受け付ける。結合器ネットワーク１０２０は、４つの無損失素子から構成される。無損失素子は、コンデンサ、インダクタ、伝送線路、およびそれらの組み合わせを備えうる。
【００５４】
図１０の実施形態において、結合器ネットワーク１０２０は、２値重み付けされたコンデンサ１０２２、１０２４、１０２６および１０２８から構成される。コンデンサ１０２２、１０２４、１０２６および１０２８はそれぞれ、ＡＮＤゲート１０１２、１０１４、１０１６および１０１８に対応する。コンデンサ１０１２、１０１４、１０１６および１０１８の容量値は、ＭＳＢを受け付けるＡＮＤゲートからＬＳＢを受け付けるＡＮＤゲートへと少なくなる。従って、コンデンサ１０２２は容量Ｃを持ち、コンデンサ１０２４は容量Ｃ／２を持ち、コンデンサ１０２６は容量Ｃ／４を持ち、コンデンサ１０２８は容量Ｃ／８を持つ。この２値重み付けされた関係は、次のように要約できる。
【００５５】
Ｃi＝Ｃ／２(i-1)          （１）
だだし、ｉは１〜ｎのビット数である。
【００５６】
式１において、ｉは、ＭＳＢを受け付けるゲートに対応するコンデンサ１（コンデンサ１０２２）から、ＬＳＢを受け付けるゲートに対応するコンデンサｎ（コンデンサ１０２８）まで大きくなるコンデンサ番号を表す。共振素子１０３０は結合器ネットワーク１０２０を共振し、出力ノード１０５０は出力信号を提供する。
【００５７】
結合器ネットワーク１０２０は、コンデンサ１０２２、１０２４、１０２６および１０２８の２値重み付けを行う。これにより、負荷抵抗器１０４０において、キャリア信号に２値重み付けがされる。この重み付けは線形である。図１０の実施形態において、各ビットが供給する電力は、ビットの位が下がるにつれて徐々に低くなる。
【００５８】
図１０の２値重み付けされた容量性ＤＡＣにおいて、出力線形性はコンデンサの関数である。さらに、無損失素子の使用により、高い変換効率が得られる。さらに、共振を調整することで回路効率を上げることもできる。最後に、回路は広いバンド幅を得られる。
【００５９】
２値重み付けされたコンデンサの値は、本発明の一例である。任意に重み付けされた比率が各コンデンサに使用される場合、出力パワーは、任意に重み付けされた比率を基本に決定される。
【００６０】
電圧源出力でのインピーダンスはコンデンサであり、負荷インピーダンスは、一連のインダクタ１０３０および負荷抵抗器１０４０である。従って、インダクタ１０３０と負荷抵抗器１０４０を合わせた電圧は、次のようになる。
【００６１】
１／Ｚ＝１／（ＲL＋Ｌ＊ｓ）＋（Ｃ＊ｓ）＋（Ｃ＊ｓ／２）＋（Ｃ＊ｓ／４）＋（Ｃ＊ｓ／８）または１／Ｚ＝１／（ＲL＋Ｌ＊ｓ）＋１５＊Ｃ＊ｓ／８の時、Ｖｏ＝Ｖ1＊（Ｚ＊Ｃ＊ｓ）＋Ｖ2＊（Ｚ＊Ｃ＊ｓ／２）＋Ｖ3＊（Ｚ＊Ｃ＊ｓ／４）＋Ｖ４＊（Ｚ＊Ｃ＊ｓ／８）。Ｖｏは、インダクタのコンデンサ端部で測定される。抵抗器の電圧は、好ましい出力電圧、Ｖoutであり、次のように定義される。Ｖout＝ＲL／（ＲL＋Ｌ＊ｓ）＊Ｖｏ。出力電圧Ｖoutの最終表現は、Ｖout＝ＲL＊Ｃ＊ｓ＊（Ｖ1＋Ｖ2／２＋Ｖ3／４＋Ｖ4／８）／（１＋１５＊Ｃ＊ｓ／８＊（ＲL＋Ｌ＊ｓ））となる。ω＝ＡＮＤゲート入力におけるキャリア周波数であり、Ｌ＊Ｃ＝８／（１５＊ω＊ω）（共振）の時、周波数ωにおける最終出力電圧は、以下のとおりである。
【００６２】
Ｖout＝（Ｖ1＋Ｖ2／２＋Ｖ3／４＋Ｖ4／８）／（１５／８）、あるいは、次のとおりである。
【００６３】
Ｖout＝（１６／１５）＊（Ｖ1／２＋Ｖ2／４＋Ｖ3／８＋Ｖ4／１６）
【００６４】
図１１は、本発明の実施形態による、誘導性重み付けを使用しコンデンサにより共振された同一の入力キャリア信号を持ち、２値重み付けされた結合器の回路図１１００である。図１１の回路図は、コンデンサ１０２２、１０２４、１０２６および１０２８がインダクタ１１２２、１１２４、１１２６および１１２８に置き換えられ、インダクタ１０３０がコンデンサ１１３０に置き換えられた以外は、図１０の回路図と同様である。インダクタ１１２２、１１２４、１１２６および１１２８は、それぞれＬ、２＊Ｌ、４＊Ｌ、８＊Ｌの値を持つ。
【００６５】
２値重み付けされたインダクタの値は、本発明の一例である。任意に重み付けされた比率が各インダクタに使用される場合、出力パワーは、任意に重み付けされた比率を基本に決定される。
【００６６】
図１２は、本発明の実施形態による、より多くの出力パワーを提供するための図９に基づいたブジッジ増幅器の構成である。図９の容量性ＤＡＣは複数の回線であり、２つの回路は、互いに接続された二組のインダクタ１２３１および１２３２（または変圧器）によって互いに接続されて、ブリッジ増幅器構成を形成する。図１２のブリッジ増幅器１２００は、図９の容量性ＤＡＣと比較して、Ｖoutにおける出力パワーの４倍のパワーを生成することができる。インダクタ１２３１および１２３２（または変圧器）の各組は、結合回路を共振するために選択されたインダクタンスＬを持つ。ブリッジ増幅器１２００は、２つの結合器ネットワーク１２２０および１２２１を備える。結合器ネットワーク１２２０および１２２１は、それぞれ同じまたは異なる重みの同じ素子を備えうる（例えば、コンデンサ）。結合器ネットワーク１２２０および１２２１が備える素子は、コンデンサ、変圧器、インダクタ、伝送線路のように損失が多い素子でも無損失の素子でもよいし、それらの組み合わせでもよい。図示するように、コンデンサ１２２２および１２４２は同じ容量Ｃ０を持ち、コンデンサ１２２４および１２４４は同じ容量Ｃ１を持ち、コンデンサ１２２６および１２４６は同じ容量Ｃ２を持ち、コンデンサ１２２８および１２４８は同じ容量Ｃ３を持ちうる。さまざまな実施形態において、コンデンサ１２２２、１２２４、１２２６、１２２８、１２４２、１２４４、１２４６および１２４８は、同じまたは任意の容量値を保持してもよい。
【００６７】
１つまたは複数の実施形態において、各ＡＮＤゲートの各キャリア信号入力は、異なる振幅、周波数および位相を保持してもよいが、本発明同様と同様の成果が実現されうる。図１２に示すように、キャリア信号入力１２０１、１２０３、１２０５および１２０７はＡＮＤゲート１２１２、１２１４、１２１６および１２１８に供給され、反転したキャリア信号入力１２０１、１２０３、１２０５および１２０７はＡＮＤゲート１２６２、１２６４、１２６６および１２６８に供給される。
【００６８】
図１３は、本発明の実施形態による、任意の振幅、周波数、および位相を持ち、互いに異なる入力キャリア信号を持ち、ラダー回路構成を使用し任意に重み付けされた結合器の一般回路図１３００である。図１３において、キャリア信号１３０１、１３０３、１３０５および１３０７は、それぞれＡＮＤゲート１３１２、１３１４、１３１６および１３１８に受け付けられる。ＡＮＤゲートは、それぞれデジタルビット１３０２、１３０４、１３０６および１３０８を受け付ける。ＡＮＤゲート１３１２、１３１４、１３１６および１３１８は、それぞれ任意の振幅、周波数および位相を持ち互いに異なる、すなわち別々のキャリア信号１３０１、１３０３、１３０５および１３０７を受け付ける。一例として、キャリア信号１３０１、１３０３、１３０５および１３０７は、それぞれ他のキャリア信号とは異なる任意の振幅、周波数および位相を保持する。つまり、キャリア信号１３０１は振幅Ｖ０と位相Ｐ０とを保持し、キャリア信号１３０３は振幅Ｖ１と位相Ｐ１とを保持し、キャリア信号１３０５は振幅Ｖ２と位相Ｐ２とを保持し、キャリア信号１３０７は振幅Ｖ３と位相Ｐ３とを保持してもよい。キャリア信号１３０１、１３０３、１３０５および１３０７の周波数も、それぞれ他のキャリア信号の周波数とはことなってもよい。さらに、ゲート１３１２、１３１４、１３１６および１３１８の出力振幅Ｖ1、Ｖ2、Ｖ3およびＶ4は、それぞれ任意に設定されてもよい。
【００６９】
データビット０は最上位ビット（”ＭＳＢ”）に相当し、データビットビット３は最下位ビット（”ＬＳＢ”）に相当する。従って、各ＡＮＤゲートは、異なるキャリア入力信号１３０１、１３０３、１３０５、または１３０７、およびデータビット１３０２、１３０４、１３０６、または１３０８を受け付ける。ビットは、出力信号の振幅に比例するデジタルワードによってゲートをオンする。
【００７０】
おおよそ同じ電力が各ゲートに供給される。ＡＮＤゲートの出力は、複数の第一のインピーダンス素子１３２９（例えば、Ｚ1、Ｚ2、Ｚ3およびＺ4）および複数の第二のインピーダンス素子１３２１（例えば、Ｚ5、Ｚ6およびＺ7）で構成される結合器ネットワーク１３２０で受け付けられる。第一と第二のインピーダンス素子１３２９および１３２１は、定インピーダンスを生成することができる任意のデバイスである。第二のインピーダンス素子１３２１の合計は、第一のインピーダンス素子１３２９の合計より１つ少なくてもよい。各インピーダンス素子は、任意のインピーダンス値を保持しうる。一実施形態において、ＡＮＤゲートおよび第一のインピーダンス素子１３２９の数は、一対一の関係である。
【００７１】
終端素子１３４２（例えば、Ｚ8）は、結合器ネットワーク１３２０の少なくとも１つのインピーダンス素子１３２９と一致するよう選択される。つまり、終端素子１３４２は、少なくとも１つの第一のインピーダンス素子１３２９とほぼ同じか同じ大きさである。一例として、Ｚ8は２値重み付けしたＺ4に等しく、Ｚ8は２値重み付けした２＊Ｚ7に等しい。回路１３００は、共振素子１３３０および負荷インピーダンス素子１３４０を備えてもよい。出力信号１３５０は、任意に重み付けされる。電圧源出力のインピーダンスは、ラダーネットワークの一部であり、負荷インピーダンス１３４０は任意である。負荷インピーダンス１３４０の電圧は、重ね合わせを用いて計算される。
【００７２】
図１４は、本発明の実施形態による、同一の入力キャリア信号を持ち、ラダー回路構成を使用し、２値重み付けされた結合器の一般回路図１４００である。図１４は、ＡＮＤゲート１４１２、１４１４、１４１６および１４１８に入力されるキャリア信号１４０１が全てのゲートで同一であること以外は、図１３と同様である。本実施形態において、キャリア信号１４０１は、各ゲートにおいて同一である。従って、ＡＮＤゲート１４１２、１４１４、１４１６および１４１８は全て、同じ任意の振幅、周波数および位相の入力キャリア信号を保持する。さらに、第一のインピーダンス素子１４２９である各インピーダンス素子１４２２、１４２４、１４２６および１４２８は、同じインピーダンス（例えば、２＊Ｚ）を持ち、第二のインピーダンス素子１４２１である各インピーダンス素子１４２３、１４２５および１４２７は、同じインピーダンス（例えば、Ｚ）を持つ。また、終端素子１４４２は、少なくとも１つの第一のインピーダンス素子１４２９とほぼ同じか同じ大きさ（例えば、２＊Ｚ）である。回路１４００は、共振素子１４３０および負荷インピーダンス素子１４４０を備えてもよい。
【００７３】
図１５は、本発明の実施形態による、重み付けを使用した任意の振幅、周波数、および位相を持ち、インダクタで共振された異なる入力キャリア信号を持ち、容量ラダー回路構成を使用し、２値重み付けされた結合器の回路図１５００である。図１５において、ＡＮＤゲート１５１２、１５１４、１５１６および１５１８では、それぞれ異なるキャリア信号１５０１、１５０３、１５０５および１５０７が受け付けられる。各ＡＮＤゲートはまた、デジタルビット１５０２、１５０４、１５０６および１５０８を受け付ける。ＡＮＤゲート１５１２、１５１４、１５１６および１５１８の出力は、複数の第一の無損失素子１５２９および複数の第二の無損失素子１５２１から構成される結合器ネットワーク１５２０で受け付けられる。第一の無損失素子１５２９は、コンデンサ１５２２、１５２４、１５２６および１５２８である。第二の無損失素子１５２１は、コンデンサ１５２３、１５２５および１５２７である。ＡＮＤゲートおよび第一の無損失素子１５２９の数は、一対一の関係である。
【００７４】
第一および第二の無損失素子１５２９および１５２１は、コンデンサ、インダクタ、伝送線路、およびそれらの組み合わせを備えうる。図１５の実施形態において、コンデンサは結合器ネットワーク１５２０の無損失素子として使用される。第一の無損失素子１５２９および第二の無損失素子１５２１の数は、互いに次のような関係である。
【００７５】
Ｂ＝Ａ−１         （２）
式２において、Ａは第一の無損失素子１５２９の数であり、Ｂは第二の無損失素子１５２１の数である。さらに、第一の無損失素子１５２９のコンデンサは、第二の無損失素子１５２１の容量のほぼ半分またはちょうど半分の容量である。例として、コンデンサ１５２２の容量は、コンデンサ１５２３の容量Ｃのちょうど半分であるＣ／２である。図１５に示すラダー容量性ＤＡＣは、Ｃ／２Ｃラダーである。
【００７６】
終端素子１５４２は、結合器ネットワーク１５２０の無損失素子１５２９および１５２１と一致するよう選択される。終端素子１５４２は、少なくとも１つの第一の無損失素子１５２９とほぼ同じか同じ大きさである。従って、終端素子１５４２の容量は、Ｃ／２である。共振素子１５３０も、無損失素子であるインダクタである。図１５の回路は、負荷抵抗器１５４０においてキャリア信号に２値重み付けを行う。出力信号１５５０は、線形的に重み付けされる。
【００７７】
図１５のラダーＤＡＣにおいて、本実施形態によれば、出力線形性は、２つのコンデンサ値（つまり、ＣおよびＣ／２）だけの関数であり、制御が容易である。同じ２つのコンデンサ値は、回路が受け付けるビット数に関係なく使用することができる。前述の実施形態と同様に、無損失素子の使用により、高い変換効率が得られる。さらに、共振を調整することで変換効率を上げることもできる。最後に、回路のＱ値が低いと広いバンド幅を得ることができる。
【００７８】
電圧源出力のインピーダンスは、ラダーネットワークの一部であり、負荷インピーダンス１５４０は任意である。負荷インピーダンス１５４０の電圧は、重ね合わせを用いて計算される。例示を目的として、ここでは各計算では電圧源を１つと仮定する。各電圧源からの寄与は下記のとおりである。
【００７９】
共振インピーダンスがＺＲ＝−Ｚとすると、Ｖｏ＝（Ｖ4／１６）、Ｖｏ＝（Ｖ3／８）、Ｖｏ＝（Ｖ2／４）およびＶｏ＝（Ｖ1／２）となる。インダクタのコンデンサ端部における電圧の寄与を全て合計すると、Ｖｏ＝（Ｖ4／１６）＋（Ｖ3／８）＋（Ｖ2／４）＋（Ｖ1／２）となる。この式は、電圧源の２値重み付けを表す。実際の出力電圧値は、負荷インピーダンス１３４０およびラダーインピーダンスＺにのみ依存する。
【００８０】
電圧源出力におけるインピーダンスは、コンデンサラダーネットワークの一部である。負荷インピーダンスは、一連のインダクタ１３３０および負荷抵抗器１３４０である。インピーダンスは、次のように表される。
【００８１】
ＺL＝ＲL＋Ｌ＊ｓ、Ｚ＝１／（Ｃ＊ｓ）、およびＶｏ＝ＲL／（ＲL＋Ｌ＊ｓ）＊ＶX。そして、ＶX＝（（Ｖ1／２）＋（Ｖ2／４）＋（Ｖ3／８）＋（Ｖ4／１６））＊ＲL／（１／（Ｃ＊ｓ）＋ＲL＋Ｌ＊ｓ）、およびｓ＝ｊ＊ωと仮定すると、Ｖｏ＝（（Ｖ1／２）＋（Ｖ2／４）＋（Ｖ3／８）＋（Ｖ4／１６））＊ＲL＊ｊ＊Ｃ＊ω／（１＋ＲL＊ｊ＊Ｃ＊ω−Ｌ＊Ｃ＊ω＊ω）となる。
【００８２】
共振状態において、Ｌ＊Ｃ＝ω＊ωおよびＶｏ＝（Ｖ1／２）＋（Ｖ2／４）＋（Ｖ3／８）＋（Ｖ4／１６）となる。
【００８３】
図１６は、本発明の実施形態による、容量重み付けを使用しインダクタにより共振された同一の入力キャリア信号を持ち、ラダー回路構成を使用し２値重み付けをされた結合器の回路図１６００である。図１６は、ＡＮＤゲート１６１２、１６１４、１６１６および１６１８に入力されるキャリア信号１６０１が全てのゲートで同一であること以外は、図１５と同様である。本実施形態において、キャリア信号１６０１は、各ゲート入力において同じである。従って、全てのＡＮＤゲート１６１２、１６１４、１６１６および１６１８は、同じ任意の振幅、周波数および位相の入力キャリア信号を保持する。
【００８４】
図１７は、本発明の実施形態による、誘導性重み付けを使用しコンデンサにより共振された同一の入力キャリア信号を持ち、ラダー回路構成を使用し２値重み付けされた結合器の回路図１７００である。図１７の回路図は、図１６のコンデンサ１６２２、１６２３、１６２４、１６２５、１６２６、１６２７、１６２８および１６４２が、図１７のインダクタ１７２２、１７２３、１７２４、１７２５、１７２６、１７２７、１７２８および１７４２に置き換えられ、インダクタ１６３０がコンデンサ１７３０に置き換えられた以外は、図１６の回路図と同様である。インダクタ１７２２、１７２３、１７２４、１７２５、１７２６、１７２７、１７２８および１７４２は、それぞれ２＊Ｌ、Ｌ、２＊Ｌ、Ｌ、２＊Ｌ、Ｌ、２＊Ｌおよび２＊Ｌの値を持つ。ラダー誘導ＤＡＣは、２Ｌ／Ｌラダーである。
【００８５】
図１８は、本発明の実施形態による、任意の振幅、周波数および位相の異なる入力キャリア信号を持ち、ハイブリッド回路構成を使用し任意に重み付けされた結合器の一般回路図である。図１８の実施形態は、図７および図１３の特徴を兼ね備え、インピーダンス素子を用いていくつかのゲートの出力に任意に重み付けを行って、共振またはバンドパスＤＡＣを構成する。
【００８６】
図１８において、キャリア信号１８０１、１８０３、１８０５および１８０７は、それぞれＡＮＤゲート１８１２、１８１４、１８１６および１８１８に受け付けられる。ＡＮＤゲートはまた、それぞれデジタルビット１８０２、１８０４、１８０６および１８０８を受け付ける。ＡＮＤゲート１８１２、１８１４、１８１６および１８１８は、それぞれ任意の振幅、周波数および位相を持ち互いに異なる、すなわち別々のキャリア信号１８０１、１８０３、１８０５および１８０７を受け付ける。一例として、キャリア信号１８０１、１８０３、１８０５および１８０７は、それぞれ他のキャリア信号とは異なる任意の振幅、周波数および位相を保持する。つまり、キャリア信号１８０１は振幅Ｖ０と位相Ｐ０とを保持し、キャリア信号１８０３は振幅Ｖ１と位相Ｐ１とを保持し、キャリア信号１８０５は振幅Ｖ２と位相Ｐ２とを保持し、キャリア信号１８０７は振幅Ｖ３と位相Ｐ３とを保持してもよい。キャリア信号１８０１、１８０３、１８０５および１８０７の周波数も、それぞれ他のキャリア信号の周波数とはことなってもよい。さらに、ゲート１８１２、１８１４、１８１６および１８１８の出力振幅Ｖ1、Ｖ2、Ｖ3およびＶ4は、それぞれ任意に設定されてもよい。
【００８７】
データビット０は最上位ビット（”ＭＳＢ”）に相当し、データビットビット３は最下位ビット（”ＬＳＢ”）に相当する。従って、各ＡＮＤゲートは、異なるキャリア入力信号１８０１、１８０３、１８０５、または１８０７、およびデータビット１８０２、１８０４、１８０６、または１８０８を受け付ける。ビットは、出力信号の振幅に比例するデジタルワードによってゲートをオンする。
【００８８】
ＡＮＤゲートの出力は、複数の第一のインピーダンス素子１８２９（例えば、Ｚ１、Ｚ２、およびＺ３）および複数の第二のインピーダンス素子１８２１（例えば、Ｚ４およびＺ５）で構成される結合器ネットワーク１８２０で受け付けられる。第一と第二のインピーダンス素子１８２９および１８２１は、定インピーダンスを生成することができる任意のデバイスである。各インピーダンス素子は、任意のインピーダンス値を保持しうる。
【００８９】
終端素子１８４２（例えば、Ｚ６）は、結合器ネットワーク１８２０の少なくとも１つのインピーダンス素子１８２９または１８２１と一致するよう選択される。つまり、終端素子１８４２は、少なくとも１つの第一のインピーダンス素子１８２９または第二のインピーダンス素子１８２１とほぼ同じか同じ大きさである。回路１８００は、共振素子１８３０および負荷インピーダンス素子１８４０を備えてもよい。出力信号１８５０は、任意に重み付けされる。電圧源出力のインピーダンスは、ハイブリッドネットワークの一部であり、および負荷インピーダンス１８４０は任意である。負荷インピーダンス１８４０の電圧は、重ね合わせを用いて計算される。
【００９０】
図１９は、本発明の実施形態による、同一の入力キャリア信号を持ち、ハイブリッド回路構成を使用し２値重み付けをされた結合器の一般回路図１９００である。図１９は、ＡＮＤゲート１９１２、１９１４、１９１６および１９１８に入力されるキャリア信号１９０１が全てのゲートで同一であること以外は、図１８と同様である。本実施形態において、キャリア信号１９０１は、各ゲートにおいて同一である。従って、ＡＮＤゲート１９１２、１９１４、１９１６および１９１８は全て、同じ任意の振幅、周波数および位相の入力キャリア信号を保持する。さらに、各インピーダンス素子は、２値重み付けを持つ。また、終端素子１９４２は、第一のインピーダンス素子１９２９または第二のインピーダンス素子１９２１の少なくとも１つとほぼ同じか同じ大きさ（例えば、４＊Ｚ1）である。回路１９００は、共振素子１９３０および負荷インピーダンス素子１９４０を備えてもよい。
【００９１】
図１８および１９を参照して、ビット３（ＬＳＢ）は、ラダータイプのＤＡＣ構造を使用して、２値重み付けされた状態で構成されるビット２、１および０と結合される。各電圧源からの寄与は、次のとおりである。
【００９２】
Ｚ＝１／（１／ＺL＋１／Ｚ1＋１／Ｚ2＋２／Ｚ3）の時、ＶX＝（Ｖ4／２）＊Ｚ／Ｚ3（ラダーＤＡＣの項）、ＶX＝Ｖ3＊Ｚ／Ｚ3（２値重み付けされたＤＡＣの項）、ＶX＝Ｖ2＊Ｚ／Ｚ2（２値重み付けされたＤＡＣの項）、およびＶX＝Ｖ1＊Ｚ／Ｚ1（２値重み付けされたＤＡＣの項）。
【００９３】
電圧の寄与を全て合計すると、ＶX＝（Ｖ4／２）＊Ｚ／Ｚ3＋Ｖ3＊Ｚ／Ｚ3＋Ｖ2＊Ｚ／Ｚ2＋Ｖ1＊Ｚ／Ｚ1となる。Ｖ4からの寄与は、ラダーＤＡＣからの寄与のように作用し、Ｖ3、Ｖ2およびＶ1からの寄与は、２値重み付けされたＤＡＣからの寄与のように作用する。最終出力電圧は、Ｖｏ＝ＺL／（ＺL＋ＺR）＊ＶXとなる。
【００９４】
ここで、Ｚ2＝２＊Ｚ1、およびＺ3＝２＊Ｚ2、あるいは４＊Ｚ１となる。より長いＤＡＣで継続すると、ＤＡＣにおける最大インピーダンス値はＺ3あるいは４＊Ｚ1で設定されるが、これが高周波環境では重要である。
【００９５】
図２０は、本発明の実施形態による、容量重み付けを使用した任意の振幅、周波数、および位相を持ちインダクタにより共振された異なる入力キャリア信号を持ち、ハイブリッド回路構成を使用し２値重み付けされた結合器の回路図２０００である。前述の実施形態と同様に、ＡＮＤゲート２０１２、２０１４、２０１６および２０１８は、上述のとおり異なるキャリア信号（例えば、２００１、２００３、２００５および２００７）を受け付ける。
【００９６】
第一および第二の無損失素子２０２９および２０２１は、コンデンサである。第一の無損失素子２０２９の容量は、ビットの位が下がるに従って減少する。言い換えると、ＡＮＤゲート２０１２（ＭＳＢ２００２を受け付ける）の出力は、容量Ｃのコンデンサにに向けられる。同様に、ＡＮＤゲート２０１４および２０１６の出力は、それぞれＣ／２およびＣ／４の容量のコンデンサに向けられる。従って、式１に従って、容量が減少する。
【００９７】
第二の無損失素子２０２１は、図１５で説明されたように選択される。図２０の実施形態においては、第二の無損失素子２０２１として、２つのコンデンサのみが示される。しかしながら、発明の原理はこれに限定されず、コンデンサが追加されて図１５に示されてもよい。
【００９８】
終端素子２０４２はコンデンサであり、その容量はＡＮＤゲート２０１８の出力を受け付けるコンデンサとほぼ同一である。なお、終端素子２０４２もまた無損失素子である。図２０の実施形態において、ＡＮＤゲートに供給される電力は、結合器ネットワーク２０２０の第二の無損失素子２０２１においてほぼ一定である。
【００９９】
図２０において、出力レベルは、２値重み付けされたコンデンサのＭＳＢから所定のビットの位までの関数である。下位のビットの出力レベルは、ＣとＣ／２の関係のコンデンサによって決まり、それによって容量値の数が制限される。各ＡＮＤゲートに供給される電力は、２値重み付けされたビット（つまり、ビット０、ビット１およびビット２）で下がり、そこから残りの下位のビットに対応するゲートでは一定に保たれる。前述の実施形態と同様に、無損失素子の使用により、高い変換効率が得られ、共振を調整することで、効率をさらに上げ、最後に、回路のＱ値が低いと広いバンド幅を得ることができる。共振素子２０３０および負荷抵抗器２０４０は、出力電圧２０５０を提供する前述の実施形態と同様に動作をする。
【０１００】
図２１は、本発明の実施形態による、容量重み付けを使用しインダクタにより共振された同一の入力キャリア信号を持ち、ハイブリッド回路構成を使用し２値重み付けされた結合器の回路図２１００である。図２１は、ＡＮＤゲート２１１２、２１１４、２１１６および２１１８に入力されるキャリア信号２１０１が全てのゲートで同一であること以外は、図２０と同様である。本実施形態において、キャリア信号２１０１は、各ゲート入力において同じである。従って、ＡＮＤゲート２１１２、２１１４、２１１６および２１１８は全て同じ任意の振幅、周波数および位相の入力キャリア信号を保持する。素子２１１２、２１１４および２１１６を第一の定インピーダンス電源と呼んでもよく、素子２１１８を第二の定インピーダンス電源と呼んでもよい。
【０１０１】
図２２は、本発明の実施形態による、誘導性重み付けを使用しコンデンサにより共振された同一の入力キャリア信号を持ち、ハイブリッド回路構成を使用し２値重み付けされた結合器の回路図２２００である。図２２は、本発明の実施形態による、結合器ネットワークにインダクタを無損失素子として使用するハイブリッド誘導ＤＡＣの回路図である。図２２において、ＡＮＤゲート２２１２、２２１４、２２１６および２２１８は、それぞれデータ入力だけでなくキャリア信号２２０１も受け付ける。ＡＮＤゲートの出力は、結合器ネットワーク２２２０に向けられる。結合器ネットワーク２２２０は、複数の第一の無損失素子２２２９および複数の第二の無損失素子２２２１から構成される。
【０１０２】
図２１の結合器ネットワーク２１２０とは対照的に、図２２の結合器ネットワーク２２２０の無損失素子は、インダクタである。インダクタは、図２１のコンデンサと同様に選択され、各インダクタのインダクタンス値は図２２に示される。終端インダクタ２２４２は第二の無損失素子２２２１に接続される。コンデンサ２２３０は、出力２２５０と直列に配置され、ＤＡＣインダクタンスを共振する。これにより、負荷抵抗器２２４０において、キャリア信号２２０１の振幅が２値重み付けされる。この重み付けは、線形である。
【０１０３】
図２３は、本発明の実施形態による、容量重み付けを使用しインダクタにより共振された同一の入力キャリア信号を持ち、ハイブリッド回路構成を使用し２値重み付けされた結合器の回路図であり、本発明の実施形態による寄生容量の効果を示す。図２３の回路は、寄生コンデンサ２３６２および２３６４が付け加えられた以外は、図２１の回路と全く同じである。ＡＮＤゲート２３１２、２３１４、２３１６および２３１８は、それぞれデータビットおよびキャリア信号２３０１を受け付ける。ＡＮＤゲートの出力は、複数の第一の無損失素子２３２９および複数の第二の無損失素子２３２１から構成される結合器ネットワークに向けられる。図２３の実施形態において、無損失素子２３２９および２３２１は、コンデンサである。終端コンデンサ２３４２は、第二の無損失素子２３２１に接続され、共振素子２３３０は結合コンデンサネットワークを共振する。負荷抵抗器２３４０および出力ノード２３５０は、図２１と同じままである。
【０１０４】
寄生コンデンサ２３６２によるＤＡＣの線形性への影響はなく、必要な補正は最小容量値のＣを調整することだけである。寄生コンデンサ２３６４は、コンデンサ２３４２の値からコンデンサ２３６４の値を減算してコンデンサ２３４２の値を調整することで補正される。
【０１０５】
図２３において、寄生容量を補正するため、コンデンサの値は代替の方法で調整される。さまざまなコンデンサの容量値は、調整され新たな容量値を得ることができる。例えば、図２１に示す値と同じである場合、初期容量値は調整され、寄生コンデンサ２３６２および２３６４を抑止することができる。
【０１０６】
従って、コンデンサ２３２２の容量はＣ−４＊Ｃｐ１／７に調整され、コンデンサ２３２４の容量はＣ／２−２＊Ｃｐ１／７に調整され、コンデンサ２３２６の容量はＣ／４−Ｃｐ１／７に調整され、コンデンサ２３２７の容量はＣ／２−２＊Ｃｐ１／７に調整され、コンデンサ２３２８の容量はＣ／４−Ｃｐ１／７に調整される。Ｃｐ１が寄生コンデンサ２３６２の容量値を表し、Ｃｐ２が寄生コンデンサ２３６４の容量値を表す場合、終端コンデンサ２３４２の容量はＣ／４−Ｃｐ２に調整される。Ｃｐ１およびＣｐ２は、同じ値でも異なる値でもよい。
【０１０７】
なお、寄生コンデンサのために補正を行うと、代わりに出力パワーがわずかに低下する。しかしながら、線形性および帯域幅は変化しない。図２３の回路もまた、バンドパスＤＡＣである。上述のとおり、無損失素子はコンデンサに限定されない。
【０１０８】
図２４は、本発明の実施形態による、伝送線路を無損失素子として使用するラダーバンドパスＤＡＣの回路図である。ＤＡＣは、伝送線路の使用により自己共振するので、新たに構成（例えば、共振素子）を加える必要はない。図２４の実施形態は、図１４のラダーＤＡＣに相当する３ビットを示す。図２４において、ＡＮＤゲート２４１２、２４１４および２４１６は、それぞれキャリア信号２４０１と共にデータビットを受け付ける。ＡＮＤゲート２４１２、２４１４および２４１６の出力は、それぞれ伝送線路２４２２、２４２４および２４２に向けられる。伝送線路２４３２、２４３４、２４３６および２４３８は、まとめて結合器ネットワークとして動作する無損失素子を定義する。終端伝送線路２４４２は、伝送線路の９０度部分である。図２４のラダーバンドパスＤＡＣは、いくつかの固有の性質を持つ。まず、奇数のビットは、ＡＮＤゲート出力およびと出力負荷の１８０度の位相遅延により、１８０度位相がずれてキャリア信号２４０１で駆動されなくてはならない。次に、ゲート出力の奇数調波をサポートし、これにより負荷抵抗器２４４０において矩形波出力がサポートされる。最後に、ラダーバンドパスＤＡＣは、キャリア周波数で帯域が狭い。図２４は、各伝送線路の典型的な伝送線路値と位相との関係を示す。出力負荷抵抗器ＺLは、伝送線路インピーダンスＺ０と等しい。
【０１０９】
図２５は、本発明の実施形態による、異なるタイプのＤＡＣの効率値のグラフ２５００である。より具体的に、図２５は、従来の抵抗ＤＡＣの効率と、開示する原理によるハイブリッド容量性ＤＡＣの効率を比較するものである。図２５において、Ｙ軸はＤＡＣの効率を示し、Ｘ軸は０から１５の４つの２進数の１０進数表記を示す。効率は、その全てが抵抗素子を備える２値重み付けされたＤＡＣ、ラダーＤＡＣ、およびハイブリッドＤＡＣの３つの抵抗ＤＡＣで測られた。開示する実施形態によるハイブリッド容量性ＤＡＣもまたテストされた。図２５は、各ＤＡＣの効率を示す。
【０１１０】
明らかなように、開示する実施形態によるバンドパスＤＡＣの効率は、抵抗素子を使用した従来のＤＡＣより優れている。効率は、各ビットからの入力電力の合計に対する出力パワーの比率により定義される。ハイブリッドコンデンサＤＡＣの場合、ビット０、１、および２は２値重み付けされ、ビット３はラダー構成により付け加えられた。コンデンサ仕様の効率は、抵抗仕様の効率と比較して大きく向上するのは明らかである。さらに、容量ハイブリッドＤＡＣの効率曲線の形は異なる。最後に、容量ハイブリッドＤＡＣの効率は、出力が下がるに従って高いレベルで維持される。ハイブリッドコンデンサＤＡＣは、逆の構造（つまり、ＬＳＢの側が２値重み付けされ、ＭＳＢの側がラダー構造を持つ）で、構成することもできる。この構成においても、同様の結果（例えば、電力効率）が得られる。
【０１１１】
本明細書中に開示するバンドパスＤＡＣは、次の性質と優位性を持つ。（ｉ）電圧源の重み付けは２進値化されうる。（ｉｉ）受動重み付け素子は無損失であり、従ってＤＡＣ回路における電力損失がない。（ｉｉｉ）ＤＡＣがキャリア周波数で共振でき、損失がより小さい。（ｉｖ）回路のＱ値が低い値に維持できるので、帯域幅が非常に広くできる。（ｖ）開示するＤＡＣは、従来の抵抗器ＤＡＣよりも、高い効率性が期待できる。（ｖｉ）コンデンサ仕様および伝送線路仕様のＤＡＣは、寄生容量を補正することができる。
【０１１２】
図２６は、本発明の他の実施形態による、２値重み付けされた巻数比変圧器ＤＡＣの回路図である。図２６において、ＡＮＤゲート２６１２、２６１４、２６１６および２６１８は、それぞれデータ入力だけなくキャリア信号２６０１、２６０３、２６０５および２６０７も受け付ける。複数のキャリア信号２６０１、２６０３、２６０５および２６０７は、上述のように１つのキャリア信号に置き換えられる。ＡＮＤゲートの出力は、クラスＤ電圧モード増幅器２６１２、２６１４、２６１６および２６１８に向けられる。クラスＤ電圧モード増幅器２６１２、２６１４、２６１６および２６１８の出力は、それぞれ変圧器に接続される。つまり、増幅器２６１２の出力は変圧器２６２２に接続され、増幅器２６１４の出力は変圧器２６２４に接続され、増幅器２６１６の出力は変圧器２６２６に接続され、増幅器２６１８の出力は、変圧器２６２８に接続される。各変圧器は、２値重み付けされたあるいは任意に重み付けされた巻数比を持つ。図２６に示すように、変圧器２６２２は１：１の巻数比を持ち、変圧器２６２４は２：１の巻数比を持ち、変圧器２６２６は４：１の巻数比を持ち、変圧器２６２８は８：１の巻数比を持つ。この例では、変圧器２６２２、２６２４、２６２６および２６２８は、２値重み付けされた巻数比を持つ。これにより、負荷抵抗器２６４０におけるキャリア信号２６０１、２６０３、２６０５および２６０７の振幅に２値重み付けがされる。この重み付けは線形である。変圧器２６２２、２６２４、２６２６および２６２８は、まとめて結合器ネットワークと呼んでもよい。ＤＣ電源Ｖｄｄ２６３２は、変圧器２６２２、２６２４、２６２６および２６２８のそれぞれに電力を供給する。
【０１１３】
図２７は、本発明の他の実施形態による、２値重み付けされた電源電圧変圧器ＤＡＣの回路図である。図２７において、ＡＮＤゲート２７１２、２７１４、２７１６および２７１８は、それぞれデータ入力だけでなくキャリア信号２７０１、２７０３、２７０５および２７０７も受け付ける。複数のキャリア信号２７０１、２７０３、２７０５および２７０７は、上述のように１つのキャリア信号に置き換えられる。ＡＮＤゲートの出力は、クラスＤ電圧モード増幅器２７１２、２７１４、２７１６および２７１８に向けられる。クラスＤ電圧モード増幅器２７１２、２７１４、２７１６および２７１８の出力は、それぞれ変圧器に接続される。つまり、増幅器２７１２の出力は変圧器２７２２に接続され、増幅器２７１４の出力は変圧器２７２４に接続され、増幅器２７１６の出力は変圧器２７２６に接続され、増幅器２７１８の出力は変圧器２７２８に接続される。各変圧器は、２値重み付けされたあるいは任意に重み付けされた巻数比を持つ。図２７に示すように、変圧器２７２２は１：１の巻数比を持ち、変圧器２７２４は１：１の巻数比を持ち、変圧器２７２６は１：１の巻数比を持ち、変圧器２７２８は１：１の巻数比を持つ。この例では、変圧器２７２２、２７２４、２７２６および２７２８は、全て同じ重み付けの巻数比を持つ。変圧器２７２２、２７２４、２７２６および２７２８は、まとめて結合器ネットワークと呼んでもよい。
【０１１４】
変圧器に２値重み付けする代わりに、ＤＣ電源が２値重み付けされる。例えば、ＤＣ電源２７３２はＶｄｄの変圧器２７２２に電圧を出力し、ＤＣ電源２７３４はＶｄｄ／２、の変圧器２７２４に電圧を出力し、ＤＣ電源２７３６はＶｄｄ／４およびの変圧器２７２６に電圧を出力し、ＤＣ電源２７３８はＶｄｄ／８の変圧器２７２８に電圧を出力する。各ＤＣ電源から出力される電圧は、任意の電圧でよい。
【０１１５】
この開示の原理を実施形態に関連づけて解説したが、この開示の原理はこれらの実施形態に限定されることはなく、本発明は、変形形態、変更例、および代替物を包含する。
【０１１６】
本発明の範囲および趣旨から逸脱することなく、種々の適応や改良を上記の好ましい実施形態に行うことができるのは言うまでもない。従って、本発明はここに記した方法以外でも、添付の請求項の範囲内で実施できることは言うまでもない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
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