(57)【要約】  半導体基板より上の異なる距離に位置するプレーンの複数の層に記憶素子の３次元アレイが形成される。記憶素子は、自分に加えられた電圧差に応答してコンダクタンスのレベルを可逆的に変化させる。３次元アレイは、基板からプレーンの複数の層を貫通する柱線（３３０）の２次元アレイを含み、柱線の２次元アレイは、各プレーン上のワード線（３４０）のアレイと協同して記憶素子にアクセスするために使用される。複数の層の記憶素子（３４２、３４４）は、基板に平行な方向に同時に形成され、これにより処理コストを減少させる。他の１つの態様では、電流リークを減らすために各記憶素子（３４２、３４４）と直列にダイオード（３３２）が形成される。ダイオード（３３２）は、追加スペースを取ることなく、ビット線として作用する柱線（３３０）の中に組み込まれる。
2013535101.tif 000002
【特許請求の範囲】
【請求項１】
ｘ、ｙおよびｚ方向を有する直交座標により、ｚ方向に積み重ねられた複数の平行なプレーンで画定される３次元パターンを成して半導体基板の上に配置された記憶素子を備えるメモリであって、
ｚ方向に複数のプレーンを貫通して延び、ｘ方向の行およびｙ方向の列を有するビット線柱の２次元矩形アレイを成して配置された複数のローカルビット線と、
個々のプレーンにおいてｘ方向に延び、個々のプレーン内で複数のビット線柱の間にあってｙ方向に間隔を置くと共に複数のビット線柱から離される複数のワード線であって、前記ビット線柱およびワード線は個々のプレーンにおいて複数の位置で互いに隣接して交差する複数のワード線と、
前記ビット線柱および前記ワード線の間にその交差箇所に隣接してそれぞれ接続された複数の不揮発性の再プログラム可能な記憶素子と、をさらに備え、
ビット線柱およびワード線の間の各交差箇所において、各不揮発性の再プログラム可能な記憶素子は交差箇所でｙ方向に沿って積み重ねられた第１の層および第２の層をさらに含み、前記第１の層はビット線柱の表面に電気的に連絡し、前記第２の層はワード線の表面に電気的に連絡するメモリ。
【請求項２】
請求項１記載のメモリにおいて、
前記第１の層は、酸素空格子点を有する金属酸化物層であり、
前記第２の層は、高い仕事関数を有する電極として作用する金属層であるメモリ。
【請求項３】
請求項１記載のメモリにおいて、
前記個々の記憶素子は、カーボン材料または相変化材料のうちの少なくとも１つを含む  メモリ。
【請求項４】
請求項１記載のメモリにおいて、
前記個々の記憶素子は、自分に加えられた電気的刺激に応答して変化するコンダクタンスのレベルにより特徴付けられるメモリ。
【請求項５】
請求項１記載のメモリにおいて、
前記ワード線は、アルミニウムまたは銅を含む低融点金属であるメモリ。
【請求項６】
請求項１記載のメモリにおいて、
前記ワード線は、チタンを含む高融点金属であるメモリ。
【請求項７】
請求項１記載のメモリにおいて、
ｚ方向に積み重ねられた複数の平行なプレーンは、上面および底面を有し、
プレーン内のワード線は、前記ワード線に接続されている導電性ライザーカラムを介して上面からアクセスされるメモリ。
【請求項８】
請求項１記載のメモリにおいて、
ｚ方向に積み重ねられた複数の平行なプレーンは、上面および底面を有し、
プレーン内のワード線は、上面に至る第１の導電性ライザーカラムと、前記第１の導電性ライザーカラムに続く上面上の金属ブリッジと、前記金属ブリッジに続く、前記ワード線に接続されている第２の導電性ライザーカラムとを介して前記底面からアクセスされるメモリ。
【請求項９】
請求項１記載のメモリにおいて、
複数の金属線と、
ｘ方向の選択された行のローカルビット線柱を前記金属線のうちのそれぞれの１つへスイッチングするように構成された選択デバイスと、
をさらに備えるメモリ。
【請求項１０】
請求項１記載のメモリにおいて、
複数の選択デバイスおよび複数の第３の導電線は、前記半導体基板内に形成されるメモリ。
【請求項１１】
請求項１記載のメモリにおいて、
前記第１および第２の層は、交差箇所における前記ビット線柱のワード線上のｙ方向射影と整合するｘ−ｚ平面内の寸法を有するメモリ。
【請求項１２】
請求項１記載のメモリにおいて、
各不揮発性の再プログラム可能な記憶素子とそれぞれのビット線柱との間の直列のダイオードをさらに備えるメモリ。
【請求項１３】
請求項１２記載のメモリにおいて、
前記ダイオードは、交差箇所において前記ビット線柱に物理的に完全に統合されるメモリ。
【請求項１４】
請求項１２記載のメモリにおいて、
前記ダイオードは、交差箇所におけるＮ＋ドーピングの局所領域のほかは全体にわたってＰ＋ドーピングを有する前記ビット線柱から構成されるＰＮジャンクションを有するメモリ。
【請求項１５】
請求項１２記載のメモリにおいて、
前記ダイオードは、交差箇所におけるＰ＋ドーピングの局所領域のほかは全体にわたってＮ＋ドーピングを有する前記ビット線柱から構成されるＰＮジャンクションを有するメモリ。
【請求項１６】
請求項１記載のメモリにおいて、
個々の記憶素子は、前記記憶素子がその間に接続されている前記第１および第２の導電線を通して加えられた電気的刺激に応答して自分のコンダクタンスのレベルを少なくとも第１および第２の安定レベルの間で可逆的に変化させる材料を含むことにより特徴付けられるメモリ。
【請求項１７】
ｘ、ｙおよびｚ方向を有する直交座標により、ｚ方向に積み重ねられた複数の平行なプレーンで画定される３次元パターンを成して配置された記憶素子を有するメモリを形成する方法であって、
半導体基板を設けるステップと、
前記半導体基板上に所定のアクティブ素子および金属線を形成するステップと、
複数の層に対応する大層状化層を形成するための誘電体および犠牲材料の交互の層である多層構造を前記基板の上に形成するステップと、
複数のプレーンを貫通してｚ方向に延びる導電性柱のｘ−ｙ平面内の２次元アレイを形成するステップと、
多層構造に複数のトレンチを開けることによって大層状化層の断面を露出させるステップと、
前記トレンチの各々から前記導電性柱にアクセスするために多層の犠牲層に凹所をエッチングするステップと、
複数のプレーン上の前記記憶素子の層を指定された沈黙層の凹所内で横方向に同時に形成するステップと、
を含む方法。
【請求項１８】
請求項１７記載の方法において、
前記記憶素子の層の上に金属線を形成するステップをさらに含む方法。
【請求項１９】
請求項１７記載の方法において、
前記導電性柱は、ポリシリコンから形成され、
前記方法は、
ポリシリコンをＰ＋ドーパントでドープするステップと、
前記記憶素子の層を形成するステップの前に、凹所により露出させられた前記導電性柱の各領域をＮ＋ドーパントでドープして、ダイオードを形成するステップと、
をさらに含む方法。
【請求項２０】
請求項１７記載の方法において、
前記導電性柱は、ポリシリコンから形成され、
前記方法は、
ポリシリコンをＮ＋ドーパントでドープするステップと、
前記記憶素子を形成するステップの前に、凹所により露出させられた前記導電性柱の各領域をＰ＋ドーパントでドープして、ダイオードを形成するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願の主題は再プログラム可能な不揮発性メモリセルアレイの構造、使用および作成であり、特に、本発明は半導体基板上に形成された記憶蓄積素子の３次元アレイに関する。
【背景技術】
【０００２】
フラッシュメモリを利用する再プログラム可能な不揮発性大容量データ記憶システムの使用は、コンピュータファイル、カメラ画像、および他のタイプのホストにより生成されかつ／または使用されるデータを格納するために一般に普及している。フラッシュメモリのポピュラーな形は、コネクタを通してホストに取り外し可能に接続されるカードである。多様なフラッシュメモリカードが市販され、その例は、ＣｏｍｐａｃｔＦｌａｓｈ（登録商標）（ＣＦ）、ＭｕｌｔｉＭｅｄｉａＣａｒｄ（ＭＭＣ）、Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ（ＳＤ）、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、Ｍｅｍｏｒｙ  Ｓｔｉｃｋ、Ｍｅｍｏｒｙ  Ｓｔｉｃｋ  Ｍｉｃｒｏ、ｘＤ−Ｐｉｃｔｕｒｅ  Ｃａｒｄ、ＳｍａｒｔＭｅｄｉａ（登録商標）およびＴｒａｎｓＦｌａｓｈという名の下で販売されているフラッシュメモリカードである。これらのカードは、カードの仕様に従うユニークな機械的プラグおよび／または電気的インターフェイスを有し、ホストの一部として提供されるかあるいはホストと接続される接合レセプタクルに接続される。
【０００３】
広く使用されているフラッシュメモリシステムの他の１つの形はフラッシュドライブであり、これは、ホストのＵＳＢレセプタクルに差し込むことによってホストと接続するためのユニバーサルシリアルバス（ＵＳＢ）プラグを有する小型の細長いパッケージの形のハンドヘルドメモリシステムである。本願の譲受人であるサンディスク  コーポレーションは、そのＣｒｕｚｅｒ、ＵｌｔｒａおよびＥｘｔｒｅｍｅ  Ｃｏｎｔｏｕｒという名の下でフラッシュドライブを販売している。フラッシュメモリシステムのさらに他の１つの形では、普通のディスクドライブ大容量データ記憶システムの代わりに大量のメモリがホストシステム内、例えばノートブック形コンピュータ内に、永久的に据え付けられる。これら３つの形の大容量データ記憶システムの各々が、一般的に、同じタイプのフラッシュメモリアレイを含む。それらは各々、普通は自分自身のメモリコントローラおよびドライバを包含しているけれども、その代わりにメモリが接続されているホストによって実行されるソフトウェアによって少なくとも部分的に制御されるメモリオンリー型システムもある。フラッシュメモリは、通例、１つ以上の集積回路チップ上に形成され、コントローラは他の回路チップ上に形成される。しかし、コントローラを含む或るメモリシステムでは、特にホストの中に埋め込まれるものでは、メモリ、コントローラおよびドライバはしばしば単一の集積回路チップ上に形成される。
【０００４】
ホストとフラッシュメモリシステムとの間でデータを伝達する主な手法が２つある。そのうちの１つでは、システムにより生成されたかまたは受け取られたデータファイルのアドレスは、システムのために確立された連続的な論理アドレス空間の別々の範囲にマッピングされる。アドレス空間の大きさは、通例、システムが処理することのできるアドレスの範囲全体をカバーするのに充分である。一例として、磁気ディスク記憶装置ドライブは、そのような論理アドレス空間を通してコンピュータまたは他のホストシステムと通信する。ホストシステムは自分のファイルに割り当てられた論理アドレスをファイルアロケーションテーブル（ＦＡＴ）によって追跡し、メモリシステムはデータが格納されている物理メモリアドレスへのこれらの論理アドレスのマップを維持する。市販されている大抵のメモリカードおよびフラッシュドライブはこのタイプのインターフェイスを利用する。というのも、このタイプのインターフェイスはホストが一般的にインターフェイスしてきた磁気ディスクドライブのインターフェイスをエミュレートするからである。
【０００５】
前述した２つの手法のうちの第２の手法では、電子システムによって生成されたデータファイルは一意的に識別され、それらのデータはファイルの中でのオフセットによって論理的にアドレス指定される。これらのファイル識別子は、その後、メモリシステムの中で物理的記憶場所に直接マッピングされる。ホスト／メモリシステムインターフェイスの両方のタイプが、米国特許出願公開第２００６／０１８４７２０号（特許文献１）などの別の文書に記述され対比されている。
【０００６】
フラッシュメモリシステムは、通例、メモリセルのしきい値レベルをメモリセルに蓄積されているデータに従って制御する電荷をそれぞれ蓄積するメモリセルのアレイを伴う集積回路を利用する。電荷を蓄積するために最も普通には導電性フローティングゲートがメモリセルの一部として設けられるけれども、代わりに誘電体電荷トラッピング材料が使用される。大容量記憶システムのために使用されるメモリセルアレイのためには一般的にＮＡＮＤアーキテクチャが好まれる。小容量メモリのためには、通例、ＮＯＲのような他のアーキテクチャが代わりに使用される。ＮＡＮＤフラッシュアレイと、フラッシュメモリシステムの一部としてのＮＡＮＤフラッシュアレイの動作との例を、米国特許第５，５７０，３１５号（特許文献２）、第５，７７４，３９７号（特許文献３）、第６，０４６，９３５号（特許文献４）、第６，３７３，７４６号（特許文献５）、第６，４５６，５２８号（特許文献６）、第６，５２２，５８０号（特許文献７）、第６，６４３，１８８号（特許文献８）、第６，７７１，５３６号（特許文献９）、第６，７８１，８７７号（特許文献１０）、および第７，３４２，２７９号（特許文献１１）を参照することにより得ることができる。
【０００７】
メモリセルアレイに格納されるデータの各ビットのために必要な集積回路面積の量は多年にわたって著しく減らされ、目標は依然としてこれをさらに減らすことである。従って、結果としてフラッシュメモリシステムのコストおよびサイズは減らされつつある。ＮＡＮＤアレイアーキテクチャの使用はそのために役立っているけれども、メモリセルアレイのサイズを小さくするために他のアプローチも採用されている。これらの他のアプローチのうちの１つは、より代表的なシングルアレイの代わりに、半導体基板上に複数の２次元メモリセルアレイを、それぞれ異なるプレーン内に積み重ねて、形成することである。複数の積み重ねられたＮＡＮＤフラッシュメモリセルアレイプレーンを有する集積回路の例が、米国特許第７，０２３，７３９号（特許文献１２）および第７，１７７，１９１号（特許文献１３）に記載されている。
【０００８】
他の１つのタイプの再プログラム可能な不揮発性メモリセルを、導通状態または非導通状態（あるいは、代わりに、それぞれ低抵抗状態または高抵抗状態）に、そして或るものではさらに部分的導通状態にセットすることができて、後に初期状態にリセットするまではその状態に留まることのできる可変抵抗記憶素子を使用する。可変抵抗素子は、２つの直交して延びる導体（通例、ビット線およびワード線）の間に、導体が２次元アレイを成して互いに交差する箇所で、それぞれ接続される。そのような素子の状態は、通例、交差する導体に置かれた適切な電圧により変更される。これらの電圧は、多数の他の選択されていない抵抗性素子がプログラムされるかまたは読み出される選択された素子の状態と同じ導体に沿って接続されているために、必然的に多数の他の選択されていない抵抗性素子にも印加されるので、可変抵抗素子を通って流れる可能性のあるリーク電流を減らすために一般的にダイオードが可変抵抗素子と直列に接続される。同時に多数のメモリセルに対してデータ読み出しおよびプログラミングの操作を実行したいという希望は、読み出し電圧またはプログラミング電圧が非常に多くの他のメモリセルに印加されるという結果をもたらす。可変抵抗性記憶素子および関連するダイオードのアレイの例が、米国特許出願公開第２００９／０００１３４４号（特許文献１４）に記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許出願公開第２００６／０１８４７２０号
【特許文献２】米国特許第５，５７０，３１５号
【特許文献３】米国特許第５，７７４，３９７号
【特許文献４】米国特許第６，０４６，９３５号
【特許文献５】米国特許第６，３７３，７４６号
【特許文献６】米国特許第６，４５６，５２８号
【特許文献７】米国特許第６，５２２，５８０号
【特許文献８】米国特許第６，６４３，１８８号
【特許文献９】米国特許第６，７７１，５３６号
【特許文献１０】米国特許第６，７８１，８７７号
【特許文献１１】米国特許第７，３４２，２７９号
【特許文献１２】米国特許第７，０２３，７３９号
【特許文献１３】米国特許第７，１７７，１９１号
【特許文献１４】米国特許出願公開第２００９／０００１３４４号
【特許文献１５】米国特許第５，１７２，３３８号
【特許文献１６】米国特許第６，２２２，７６２号
【特許文献１７】米国特許第６，５３８，９２２号
【特許文献１８】米国特許第６，６７８，１９２号
【特許文献１９】米国特許第７，２３７，０７４号
【特許文献２０】米国特許第７，３２４，３９３号
【非特許文献】
【００１０】
【非特許文献１】Kozicki et al., "Multi-bit Memory Using Programmable Metallization Cell Technology", Proceedings of the International Conference on Electronic Devices and Memory, Grenoble, France, June 12-17, 2005, pp. 48-53
【非特許文献２】Schrogmeier et al., "Time Discrete Voltage Sensing and Iterative Programming Control for a 4F2 Multilevel CBRAM" (2007 Symposium on VLSI Circuits)
【発明の概要】
【００１１】
本発明の一般的構成に従って、３次元メモリは、ｘ、ｙおよびｚ方向を有する直交座標により、ｚ方向に積み重ねられた複数の平行なプレーンで画定される３次元パターンを成して配置された記憶素子を含む。各プレーン内の記憶素子は複数のワード線および複数のグローバルビット線と直列の割合に短いローカルビット線によりアクセスされる。複数のローカルビット線は、複数のプレーンを貫通してｚ方向に延び、ｘ方向の行およびｙ方向の列から成る２次元矩形アレイを成して配置される。各プレーン内の複数のワード線は、ｘ方向に延び、それぞれのプレーン内で複数のローカルビット線の間にあって複数のローカルビット線から離されてｙ方向に間隔を置いている。不揮発性の再プログラム可能な記憶素子はワード線とローカルビット線との交差箇所の近くに位置してワード線およびローカルビット線によりアクセス可能であり、１つの共通ワード線と１行のローカルビット線とによって１グループの記憶素子が並行してアクセス可能である。
【００１２】
メモリは３次元抵抗性メッシュの構造を有する。３次元アレイに使用される記憶素子は、好ましくは可変抵抗性記憶素子である。すなわち、個々の記憶素子の抵抗（従って、逆にコンダクタンス）は、通例、記憶素子が接続されている直交して交差する導体に置かれた電圧の結果として変更される。可変抵抗性素子のタイプにより、状態は、素子にかかる電圧、素子を通る電流のレベル、素子に加わる電界の量、素子に加わる熱のレベルなどに応じて変化し得る。或る可変抵抗性素子材料では、素子の導通状態が何時どの方向に変化するかを決定するのは、電圧、電流、電界、熱などが素子に加えられる時間の量である。そのような状態変更の操作と操作の間は記憶素子の抵抗は変化せず、従って不揮発性である。前に要約された３次元アレイアーキテクチャは、様々な性質および動作特性を有する多様な材料から選択された記憶素子材料で実現され得る。
【００１３】
３次元メモリは、好ましくは、各ワード線がもっぱら１行の記憶素子に接続される片側ワード線アーキテクチャを有する。これは、１つのワード線を２行の記憶素子の間で共有してアレイ中の記憶素子をワード線を横切って結合させる代わりに記憶素子の各行のために１つのワード線を設けることにより達成される。片側ワード線アーキテクチャは、１つのワード線を２行の記憶素子の間で共有する代わりにもっぱら記憶素子の各行のために１つのワード線を設け、これによりアレイ中の記憶素子をワード線を横切って結合させることを回避する。記憶素子の行は対応する１つの行のローカルビット線によってもアクセスされるが、ローカルビット線の隣り合う行の間に結合の延長はなく、従ってワード線を越えるリーク電流はない。このことは、抵抗性メッシュにおけるリークを減らすのに役立つ。
【００１４】
垂直ビット線および横方向に整列したアクティブな素子を有する読み出し／書き込み素子の３次元アレイ
本発明の１つの態様に従って、３次元アレイは、Ｒ／Ｗ素子、および任意にダイオードが、従来技術の場合のように垂直に１層ずつではなくて全ての層で同時に横方向に形成されるプロセスにより形成される。これは、単純な多層構造を作成し、ポータルを開くことによって層状化層の断面を露出させ、その露出した層の各々の微細構造を横方向に形成することによって成し遂げられる。このプロセスは、１層ずつ処理するのと同数の処理ステップを必要としないので、ダイオードが含まれても含まれなくても有利である。
【００１５】
最小のスペースを占める横方向に整列したダイオード
従来、抵抗性メッシュにおけるリーク電流を減らすために一般的にダイオードが３次元メモリアレイのＲ／Ｗ素子と直列に接続される。ワード線およびビット線の間の各交差箇所を横断して、直列に積み重ねられたダイオードを伴うＲ／Ｗ素子（前はＮＶＭとも称された）が配置される。ダイオードのサイズはＮＶＭと比べて通例遥かに大きい。従って、ダイオードはＮＶＭより上に１つの層を形成し、メモリの厚さを大幅に増大させる。
【００１６】
Ｒ／Ｗ素子の材料および性質により、本願明細書で開示されたリークの減少を提供する種々の手法は、どのＲ／Ｗ素子と直列のダイオードも廃止することのできる実現可能な３次元アレイを可能にする。少なくとも、短いビット線および片側ワード線によりもたらされるリークの減少は、実現可能な３次元アレイが理想には及ばないダイオード（あるいは「ひどいダイオード (lousy diode)」と考えられ得るもの）を各Ｒ／Ｗ素子と直列に使用することを可能にする。
【００１７】
本発明の他の１つの態様に従って、ビット線は垂直方向に向けられてＲ／Ｗ素子の２次元アレイの複数の層にサービスし、ワード線は各層内で水平方向または横方向に延び、直列のダイオードを伴う各Ｒ／Ｗ素子はワード線およびビット線の間で交差箇所に横方向に形成される。ダイオードおよびＲ／Ｗ記憶素子を水平方向または横方向に整列させることにより、ワード線の各層の厚さは増やされない。さらに、ダイオードはビット線構造の一部として形成されるかまたは組み込まれ、これによりダイオードのためにさらなるスペースを費やさずにダイオードを利用できる。
【００１８】
ダイオードのようなアクティブなデバイスを形成することは高温プロセスである。アクティブなデバイスを形成する前にメタライゼーションが行われるのであれば、金属は、後に続く高温プロセスに耐えることができなければならない。このことは、アルミニウムあるいは銅の導電率および経済性が良好であるためにアルミニウムあるいは銅を使用することを排除するかもしれない。ワード線の抵抗が増大するとリーク問題を悪化させる可能性がある。
【００１９】
このプロセスは、全ての層のための高温プロセスがまとめられて１層ずつではなく同時に処理されることを可能にする。従って、ワード線のためのメタライゼーションは高温プロセスの後に実行され得る。従って、ワード線のためのメタライゼーションには割合に低温のメタライゼーションを用いることが適している。
【００２０】
革新的な３次元可変抵抗性素子メモリシステムの種々の態様、利点、特徴および詳細は、次に続くシステムの代表的な例についての記述に含まれ、その記述は添付の図面と関連して考慮されるべきである。
本願明細書において参照される全ての特許、特許出願、論文、他の刊行物、文書および事物は、あらゆる目的のためにその全体が本願明細書において参照により援用されている。それらの援用されている刊行物、文書または事物のいずれかと本願との間で用語の定義または使用法に矛盾または不一致がある場合には、本願のものが優るものとする。
【図面の簡単な説明】
【００２１】
【図１】可変抵抗記憶素子の３次元アレイの一部分の等価回路であり、アレイは垂直ビット線を有する。
【図２】図１のメモリセルアレイを利用し、メモリシステムのホストシステムとの接続を示す、再プログラム可能な不揮発性メモリシステムの略ブロック図である。
【図３】或る構造が付け加えられている図１の３次元アレイの２つのプレーンおよび基板の平面図を提供する。
【図４】データをその中にプログラムすることの効果を示すために注釈が付け加えられている、図３のプレーンのうちの１つの一部分の拡大図である。
【図５】そこからデータを読み出すことの効果を示すために注釈が付け加えられている、図３のプレーンのうちの１つの一部分の拡大図である。
【図６】一例である記憶蓄積素子を示す。
【図７】その１つの実現形態の第１の具体例に従う、図１に示されている３次元アレイの一部分の等角図である。
【図８】その１つの実現形態の第２の具体例に従う、図１に示されている３次元アレイの一部分の断面である。
【図９】図８の３次元アレイ例を形成するプロセスを示す。
【図１０】図８の３次元アレイ例を形成するプロセスを示す。
【図１１】図８の３次元アレイ例を形成するプロセスを示す。
【図１２】図８の３次元アレイ例を形成するプロセスを示す。
【図１３】図８の３次元アレイ例を形成するプロセスを示す。
【図１４】図８の３次元アレイ例を形成するプロセスを示す。
【図１５】その１つの実現形態の第３の具体例に従う、図１に示されている３次元アレイの一部分の断面である。
【図１６】図１および図３に示されている３次元メモリの複数のプレーンにおける読み出しバイアス電圧および電流リークを示す。
【図１７】１セットのローカルビット線へのアクセスを改善するための二重グローバルビット線アーキテクチャを有する３次元メモリを示す。
【図１８】図１７の二重グローバル線アーキテクチャ３次元アレイにおけるリーク電流の消去を示す。
【図１９】片側ワード線アーキテクチャを概略的に示す。
【図２０】片側ワード線アーキテクチャを有する３次元アレイの１つのプレーンおよび基板を示す。
【図２１】図１９および図２０の片側ワード線アーキテクチャ３次元アレイにおけるリーク電流の消去を示す。
【図２２】図１９に示されている片側ワード線アーキテクチャを有する３次元アレイの一部分の等角図である。
【図２３】垂直ローカルビット線および水平に形成されたアクティブ記憶素子およびダイオードを有する好ましい３次元メモリ構造を示す。
【図２４Ａ】１対のワード線およびビット線の間に交差箇所で形成されたＲ／Ｗ素子およびダイオードをより詳しく示す。
【図２４Ｂ】ワード線３４０およびローカルビット線３３０の各交差箇所の間に直列に存在するＲ／Ｗ記憶素子３４６およびダイオード３３６の等価回路を概略的に示す。
【図２５Ａ】ＦＥＯＬベース層の上に形成されている多層構造としてのＢＥＯＬ部分の形成を示す。
【図２５Ｂ】図２５Ａの３次元構造において複数のローカルビット線３３０が形成されるトレンチの形成を示す。
【図２５Ｃ】図２５Ｂのトレンチ内でのローカルビット線の形成を示す。
【図２５Ｄ】層状化３次元構造に横からアクセスするためのポータルの形成を示す。
【図２５Ｅ】各層内に構造物を形成するための窪んだスペースの形成を示す。
【図２５Ｆ】全ての窪んだスペースの各々についてＲ／Ｗ層およびその次のワード線の形成を示す。
【図２５Ｇ】始めにｘ方向に沿ってローカルビット線スラブの部分を除去することによる個々のローカルビット線カラムの形成を示す。
【図２６Ａ】異なる層にオフセットを提供するためにひな壇状にされた３次元構造を示す。
【図２６Ｂ】ライザーカラムによってそれぞれのワード線に結合する表面金属線の形成を示す。
【図２７】図２２に示されているグローバルビット線のうちのいくつかをグローバルワード線として動作するように利用するなどして、ワード線が３次元構造のベース部分で金属ワイヤによりアクセスされる他の１つの実施形態を示す。
【図２８】１セットのグローバル線および選択デバイスを介する３次元メモリアレイにおける垂直ビット線および水平ワード線の効率的デコーディングを示す。
【図２９】図２８に示されている３次元アレイのための第１のアーキテクチャに従うワード線およびＲ／Ｗ素子のためのＢＥＯＬ（３次元メモリの上部）レイアウトを示す。
【図３０Ａ】ＢＥＯＬが図２９の第１のアーキテクチャを有するときのユニットブロックのＦＥＯＬレイアウトの第１の実施形態を示す。
【図３０Ｂ】ＢＥＯＬが図２９の第１のアーキテクチャを有するときのユニットブロックのＦＥＯＬレイアウトの第２の実施形態を示す。
【図３０Ｃ】ＢＥＯＬが図２９の第１のアーキテクチャを有するときのユニットブロックのＦＥＯＬレイアウトの第３の実施形態を示す。
【図３１】図２８に示されている３次元アレイのための第２のアーキテクチャに従うワード線およびＲ／Ｗ素子のためのＢＥＯＬ（３次元メモリの上部）レイアウトを示す。
【図３２】図３１のＢＥＯＬレイアウトのｙ−ｚプレーン内の断面を示す。
【図３３】ＢＥＯＬが図３１の第２のアーキテクチャを有するときのユニットブロックのＦＥＯＬレイアウトの第１の実施形態を示す。
【図３４】周辺回路を含む３次元アレイ全体の略平面図を示す。
【発明を実施するための形態】
【００２２】
始めに図１を参照すると、３次元メモリ１０のアーキテクチャがメモリの一部分の等価回路の形で概略的にかつ一般的に示されている。これは、前に要約された３次元アレイの１つの具体例である。参考のための標準的な３次元直交座標系１１が使用され、ベクトルｘ、ｙおよびｚの各々の方向は他の２つと直交する。
【００２３】
内部の記憶素子を外部のデータ回路と選択的に接続するための回路は、好ましくは半導体基板１３に形成される。この具体例では、選択またはスイッチングデバイスＱxyの２次元アレイが利用され、ここでｘはデバイスのｘ方向における相対的位置を与え、ｙはデバイスのｙ方向における相対的位置を与える。個々のデバイスＱxyは、例として、選択ゲートまたは選択トランジスタであり得る。グローバルビット線（ＧＢＬx ）はｙ方向に延びて、下付き添え字で示されるｘ方向における相対的位置を有する。グローバルビット線（ＧＢＬx ）は、それぞれｘ方向において同じ位置を有する選択デバイスＱのソースまたはドレインと接続可能であるけれども、読み出し中には、さらに通例プログラミング中にも、特定のグローバルビット線と接続されている選択デバイスが一度に１つだけオンになる。個々の選択デバイスＱのソースまたはドレインのうちの他方はローカルビット線（ＬＢＬxy）のうちの１つと接続されている。ローカルビット線は、垂直にｚ方向に延び、ｘ（行）およびｙ（列）方向に規則的２次元アレイを形成する。
【００２４】
１セット（この例では、１行として指定される）のローカルビット線を対応するグローバルビット線と接続するために、コントロールゲート線ＳＧy がｘ方向に延びて、ｙ方向における共通の位置を有する単一行の選択デバイスＱxyの制御端子（ゲート）と接続する。従って、コントロールゲート線ＳＧy のうちのどれがコントロールゲート線と接続されている選択デバイスをオンにする電圧を受け取るかにより、一度にｘ方向の（ｙ方向において同じ位置を有する）１行のローカルビット線（ＬＢＬxy）をグローバルビット線（ＧＢＬx ）のうちの対応するものに接続する。残りのコントロールゲート線は、それらと接続されている選択デバイスをオフに保つ電圧を受け取る。ローカルビット線（ＬＢＬxy）の各々に対して唯一の選択デバイス（Ｑxy）が使用されるので、半導体基板においてｘおよびｙ両方向におけるアレイのピッチは非常に小さくされ、従って記憶蓄積素子の密度は大きくされ得るということに気づかされる。
【００２５】
記憶蓄積素子Ｍzxy が、基板１３より上でｚ方向に異なる距離に位置する複数のプレーンに形成される。２つのプレーン１および２が図１に示されているけれども、通例もっと多く、例えば４、６またはそれ以上のプレーンが考えられる。距離ｚのところにある各プレーンにおいて、ワード線ＷＬzyはｘ方向に延びてローカルビット線（ＬＢＬxy）間でｙ方向に距離を置いている。各プレーンのワード線ＷＬzyは、それぞれローカルビット線ＬＢＬxyのうちのワード線の両側にある隣接する２つと交差する。個々の記憶蓄積素子Ｍzxy は、これらのそれぞれの交差箇所に隣接する１つのローカルビット線ＬＢＬxyおよび１つのワード線ＷＬzyの間に接続されている。従って、それぞれの記憶素子Ｍzxy は、その記憶素子がその間に接続されているローカルビット線ＬＢＬxyおよびワード線ＷＬzyに適切な電圧を置くことによってアドレス指定可能である。電圧は、記憶素子の状態を現在の状態から望ましい新状態へ変化させるのに必要な電気的刺激を提供するように選択される。これらの電圧のレベル、持続時間および他の特性は、記憶素子のために使用される材料に依存する。
【００２６】
３次元メモリセル構造の各「プレーン」は、通例、少なくとも２つの層、すなわち導電性ワード線ＷＬzyがその中に位置する１つの層と、もう一つのプレーン同士を電気的に絶縁させる誘電体材料の層とから形成される。例えば記憶素子Ｍzxy の構造に依存して、さらなる層が各プレーン内に存在し得る。プレーンは半導体基板上で互いの上に積み重ねられ、ローカルビット線ＬＢＬxyは、ローカルビット線が貫通する各プレーンの蓄積素子Ｍzxy と接続される。
【００２７】
図２は、図１の３次元メモリ１０を使用することのできる実例としてのメモリシステムのブロック図である。データ入出力回路２１は、アドレス指定された蓄積素子Ｍzxy に格納されるデータを表すアナログ電気量を図１のグローバルビット線ＧＢＬx を介して並行して（プログラミング中に）送り、かつ（読み出し中に）受け取るように接続される。回路２１は、通例、読み出し中にこれらの電気量をデジタルデータ値に変換するためのセンスアンプを包含し、デジタル値は線２３を介してメモリシステムコントローラ２５に伝達される。逆に、アレイ１０にプログラムされるべきデータはコントローラ２５によって入出力回路２１に送られ、回路はグローバルビット線ＧＢＬx に適切な電圧を置くことによってそのデータをアドレス指定された記憶素子にプログラムする。バイナリ操作では、通例、バイナリ「１」を表す１つの電圧レベルとバイナリ「０」を表す他の１つの電圧レベルとがグローバルビット線に置かれる。記憶素子は、それぞれのワード線選択回路２７およびローカルビット線回路２９によってワード線ＷＬzyおよび選択ゲート制御線ＳＧy に置かれた電圧によって読み出しまたはプログラミングのためにアドレス指定される。図１の特定の３次元アレイでは、選択されたワード線と、ローカルビット線ＬＢＬxyのうちの、１つの場合に選択デバイスＱxyを通してグローバルビット線ＧＢＬx に接続されたものとの間に存在する記憶素子が、選択回路２７および２９を通して印加された適切な電圧によってプログラミングまたは読み出しのためにアドレス指定され得る。
【００２８】
メモリシステムコントローラ２５は、通例、ホストシステム３１からデータを受け取り、ホストシステム３１にデータを送る。コントローラ２５は、普通、そのようなデータおよび操作情報を一時的に記憶するための或る量のランダムアクセスメモリ（ＲＡＭ）３４を包含する。コマンド、ステータス信号、および読み出されるかまたはプログラムされるデータのアドレスも、コントローラ２５とホスト３１との間で交換される。メモリシステムは多様なホストシステムと共に動作する。それらには、パーソナルコンピュータ（ＰＣ）、ラップトップおよび他の携帯可能なコンピュータ、セルラー電話機、携帯用情報端末（ＰＤＡ）、デジタルスチルカメラ、デジタルムービーカメラ、および携帯可能なオーディオプレーヤを含まれる。ホストは、通例、１タイプ以上のメモリカードまたはフラッシュドライブのための、メモリシステムの差し込みメモリシステムプラグ３５を受け入れる組み込みレセプタクル３３を含むけれども、メモリカードが差し込まれるアダプタの使用を必要とするホストもあるし、その間にケーブルを使用する必要のあるホストもある。あるいは、メモリシステムは、ホストシステムの不可欠の一部分としてホストシステムに組み込まれ得る。
【００２９】
メモリシステムコントローラ２５は、ホストから受け取られたコマンドをデコーダ／ドライバ回路３７に伝える。同様に、メモリシステムにより生成されたステータス信号は回路３７からコントローラ２５に伝えられる。回路３７は、コントローラがメモリ操作のほとんど全てを制御する場合には単純な論理回路であることができ、あるいは、所与のコマンドを実行するために必要な反復メモリ操作の少なくとも一部を制御するステートマシンを含むことができる。コマンドをデコードすることから生じた制御信号は、回路３７からワード線選択回路２７、ローカルビット線選択回路２９およびデータ入出力回路２１に加えられる。回路２７および２９にはコントローラからのアドレス線３９も接続され、アドレス線は、ホストからのコマンドを実行するためにアクセスされるべきアレイ１０内の記憶素子の物理アドレスを伝える。物理アドレスはホストシステム３１から受け取られた論理アドレスに対応し、その変換はコントローラ２５および／またはデコーダ／ドライバ３７により行われる。結果として、回路２９は、選択されたローカルビット線（ＬＢＬxy）をグローバルビット線（ＧＢＬx ）と接続するために選択デバイスＱxyの制御素子に適切な電圧を置くことによってアレイ１０内の指定された蓄積素子を部分的にアドレス指定する。アドレス指定は、回路２７がアレイのワード線ＷＬzyに適切な電圧を印加することにより完成される。
【００３０】
図２のメモリシステムは図１の３次元記憶素子アレイ１０を利用するけれども、システムはそのアレイアーキテクチャの使用に限定されない。所与のメモリシステムは、代わりに、このタイプのメモリを、ＮＡＮＤメモリセルアレイアーキテクチャを有するフラッシュのようなフラッシュメモリ、磁気ディスクドライブまたは他のタイプのメモリを含む他の１つのタイプと組み合わせることができる。他のタイプのメモリは、自分自身のコントローラを持つことができ、あるいは或る場合には、特にそれら２タイプのメモリの間に操作レベルで何らかの両立性がある場合、コントローラ２５を３次元メモリセルアレイ１０と共有することができる。
【００３１】
図１のアレイ内の記憶素子Ｍzxy の各々は、入ってくるデータに応じて素子の状態を変化させるためまたは素子の現在の記憶状態を読み出すために個別にアドレス指定され得るけれども、複数の記憶素子の単位としてアレイを並行してプログラムし読み出すことが確かに好ましい。図１の３次元アレイでは、１プレーン内の１行の記憶素子が並行してプログラムされ読み出され得る。並行して操作される記憶素子の数は、選択されたワード線に接続されている記憶素子の数に依存する。或るアレイでは、ワード線は、ワード線の全長に沿って接続されている記憶素子の総数のうちの一部分だけ、すなわちセグメントのうちの選択された１つに接続されている記憶素子だけが、並行操作のためにアドレス指定され得るように、分割される（図１には示されていない）。
【００３２】
そのデータが使用済みとなっている前にプログラムされた記憶素子は、アドレス指定されて、前にプログラムされていた状態から再プログラムされ得る。従って、並行して再プログラムされる記憶素子の状態は、非常にしばしば、それらの間で異なる出発状態を有する。これは、多くの記憶素子材料については容認できるけれども、普通は、１グループの記憶素子を、それらが再プログラムされる前に１つの共通の状態にリセットすることが好ましい。この目的のために、記憶素子をブロックにグループ分けすることができ、各ブロックの記憶素子は、後にプログラムされるための準備として１つの共通の状態、好ましくは複数のプログラム済み状態のうちの１つに同時にリセットされる。使用される記憶素子材料が第１の状態から第２の状態へ、逆に第２の状態から第１の状態へ変化するのに要する時間より大幅に短い時間で変化するという特徴を有するならば、リセット操作は好ましくは、行われるのにより長い時間のかかる遷移を引き起こすように選択される。その後、プログラミングは、リセットより速く行われる。使用済みデータだけを包含している記憶素子のブロックのリセットは通例高い割合の場合にバック接地で成し遂げられ、従ってメモリシステムのプログラミング性能に悪影響を与えないので、より長いリセット時間は普通は問題ではない。
【００３３】
記憶素子のブロックリセットを用いれば、可変抵抗性記憶素子の３次元アレイは、現在のフラッシュメモリセルアレイと同様の仕方で操作され得る。記憶素子のブロックを１つの共通の状態へリセットすることは、フラッシュメモリセルのブロックを１つの消去済み状態へ消去することに対応する。本願明細書における記憶素子の個々のブロックを蓄積素子の複数のページにさらに分割することができ、１ページの記憶素子は一緒にプログラムされ読み出される。これは、フラッシュメモリにおけるページの使用と似ている。１つのページの記憶素子は一緒にプログラムされ読み出される。もちろん、プログラミング時に、リセット状態により表されるデータを蓄積するべき記憶素子はリセット状態から変化させられない。１ページの記憶素子のうちの、自分に蓄積されるデータを表すために他の状態へ変化させられる必要のある記憶素子の状態は、プログラミング操作により変化させられる。
【００３４】
そのようなブロックおよびページの使用の例が図３に示され、この図は図１のアレイのプレーン１および２の平面略図を提供する。プレーンの各々を横断して延びる別々のワード線ＷＬzyとプレーンを貫通して延びるローカルビット線ＬＢＬxyとが２次元で示されている。個々のブロックは、プレーンのうちの単一のプレーンにおいて、１ワード線の、またはワード線が分割されている場合にはワード線の１セグメントの、両側に接続されている記憶素子から構成される。従って、アレイの各プレーンにおいて非常に多くのそのようなブロックが存在する。図３に示されているブロックでは、１つのワード線ＷＬ12の両側に接続されている記憶素子Ｍ114 、Ｍ124 、Ｍ134 、Ｍ115 、Ｍ125 およびＭ135 がブロックを形成する。もちろん、ワード線の全長に沿ってもっと多くの記憶素子が接続されているであろうけれども、簡略化するためにそれらのうちの数個が示されているだけである。各ブロックの記憶素子は、単一のワード線とローカルビット線のうちの異なるものとの間、すなわち、図３に示されているブロックについてはワード線ＷＬ12とそれぞれのローカルビット線ＬＢＬ12、ＬＢＬ22、ＬＢＬ32、ＬＢＬ13、ＬＢＬ23およびＬＢＬ33との間に接続されている。
【００３５】
ページも図３に示されている。記述される特定の実施形態では、１ブロックあたりに２ページがある。１ページはブロックのワード線の片側に沿う記憶素子により形成され、他方のページはワード線の反対側に沿う記憶素子により形成される。図３において印を付けられている一例のページは記憶素子Ｍ114 、Ｍ124 およびＭ134 により形成される。もちろん、一度に大量のデータをプログラムしかつ読み出すことができるようにページは通例非常に多数の記憶素子を有し得る。説明を簡単にするために、図３のページの蓄積素子のうちのほんの数個だけが含まれている。
【００３６】
図２のメモリシステムにおけるアレイ１０として操作されるときの、図１および図３のメモリアレイの例としてのリセット、プログラミングおよび読み出しの操作を次に記述する。これらの例のために、記憶素子Ｍzxy の各々は、記憶素子に異なる極性の電圧（または電流）、あるいは極性が同じだけれども大きさおよび／または持続時間が異なる電圧を加えることによって抵抗レベルの異なる２つの安定状態の間でスイッチングされ得る不揮発性メモリ材料を含むと解される。例えば、１クラスの材料は、素子を通して１方向に電流を通すことにより高抵抗状態にされ、素子を通して他の方向に電流を通すことにより低抵抗状態にされ得る。あるいは、同じ電圧極性を用いるスイッチングの場合には、１つの素子は、高抵抗状態へスイッチングするためにより高い電圧およびより短い時間を必要とし、より低い抵抗の状態へスイッチングするためにより低い電圧およびより長い時間を必要とし得る。これらは１ビットのデータの記憶を示す個々の記憶素子の２つのメモリ状態であり、それは記憶素子の状態に依存して「０」または「１」である。
【００３７】
記憶素子のブロックをリセット（消去）するためには、そのブロック内の記憶素子は記憶素子の高抵抗状態にされる。この状態は、現行のフラッシュメモリアレイに使用される規約に従って論理データ状態「１」と称されるけれども、代わりに「０」と称されてもよい。図３の例により示されているように、１つのブロックは１つのワード線ＷＬまたはそのセグメントに電気的に接続されている記憶素子の全てを含む。ブロックは、一緒にリセットされるアレイ中の記憶素子の最小単位である。ブロックは数千個の記憶素子を含むことができる。１つのワード線の片側の記憶素子の行が例えば１，０００個の記憶素子を含むとすれば、１つのブロックはワード線の両側の２行からの２，０００個の記憶素子を有し得る。
【００３８】
図３に示されているブロックを例として用いて、１つのブロックの全記憶素子をリセットするために次のステップが取られ得る。
１．図２の回路２１により、グローバルビット線の全て（図１および図３のアレイにおいてＧＢＬ1 、ＧＢＬ2 およびＧＢＬ3 ）を０Ｖにセットする。
２．ｙ方向においてワード線の各側にあるローカルビット線がローカルビット線の選択デバイスを通してそれぞれのグローバルビット線に接続され、従って０Ｖにされるように、少なくともブロックの１つのワード線の両側にある２つの選択ゲート線をＨ’ボルトにセットする。電圧Ｈ’は、１〜３Ｖの範囲内、通例２Ｖなどの、選択デバイスＱxyをオンにするのに充分な高さにされる。図３に示されているブロックはワード線ＷＬ12を含むので、このワード線の両側にある選択ゲート線ＳＧ2 およびＳＧ3 （図１）が、選択デバイスＱ12、Ｑ22、Ｑ32、Ｑ13、Ｑ23およびＱ33をオンにするために、図２の回路２９によってＨ’ボルトにセットされる。これにより、ｘ方向に延びる隣接する２行の中のローカルビット線ＬＢＬ12、ＬＢＬ22、ＬＢＬ32、ＬＢＬ13、ＬＢＬ23およびＬＢＬ33の各々がグローバルビット線ＧＢＬ1 、ＧＢＬ2 およびＧＢＬ3 のうちのそれぞれの１つに接続される。ｙ方向において互いに隣接するローカルビット線のうちの２つが単一のグローバルビット線に接続される。これらのローカルビット線は、そのとき、グローバルビット線の０Ｖにセットされる。残りのローカルビット線は、好ましくは接続されないままで、その電圧は浮いている。
３．リセットされるブロックのワード線をＨボルトにセットする。このリセット電圧値は、記憶素子中のスイッチング材料に依存し、１Ｖの端数から数Ｖまでの間にあり得る。選択されたプレーン１の他のワード線と他の選択されていないプレーン上の全てのワード線とを含む、アレイの他の全てのワード線が０Ｖにセットされる。図１および図３のアレイでは、全て図２の回路２７により、ワード線ＷＬ12はＨボルトにされ、アレイ中の他の全てのワード線は０Ｖにされる。
【００３９】
その結果は、Ｈボルトがブロックの記憶素子の各々に掛かるということである。図３の実例のブロックでは、ブロックは記憶素子Ｍ114 、Ｍ124 、Ｍ134 、Ｍ115 、Ｍ125 およびＭ135 を含む。一例として使用されるタイプのメモリ材料では、これらの記憶素子を通る、生じた電流は、記憶素子のうちの未だ高抵抗状態になっていないものを、そのリセット状態にする。
【００４０】
１つのワード線だけが非ゼロ電圧を有するので漂遊電流は流れないということに留意するべきである。ブロックのその１つのワード線上の電圧はブロックの記憶素子だけを通して電流を接地へ流れさせることができる。選択されていなくて電気的に浮いているローカルビット線のいずれかをＨボルトに至らせることのできるものもないので、ブロックの外側のアレイの他のどの記憶素子にも電圧差は存在し得ない。従って、他のブロック中の選択されていない記憶素子には、記憶素子を偶発的に乱したりリセットしたりすることのできる電圧は印加されない。
【００４１】
ワード線および隣接する選択ゲートのいずれかの組み合わせをそれぞれＨまたはＨ’にセットすることによって複数のブロックが同時にリセットされ得ることにも留意するべきである。この場合、そうすることについての唯一の不利益は、増大した数の記憶素子を同時にリセットするために必要とされる電流の量が増えることである。これは、必要とされる電源のサイズに影響を及ぼす。
【００４２】
メモリシステム操作の並行性を高めるために、１ページの記憶素子は好ましくは同時にプログラムされる。図３に示されているページの拡張バージョンが図４に提供され、プログラミング操作を示すために注記が付け加えられている。ページの個々の記憶素子は、ページのブロックの全記憶素子が前もってリセットされているので、初めは記憶素子のリセット状態にある。本願明細書ではリセット状態は論理データ「１」を表すと見なされる。ページにプログラムされる入ってくるデータに従ってこれらの記憶素子のうちのいずれかが論理データ「０」を記憶するためには、それらの記憶素子は記憶素子の低抵抗状態、記憶素子のセット状態にスイッチングされ、ページの残りの記憶素子はリセット状態に留まる。
【００４３】
１つのページをプログラムするために、１行の選択デバイスだけがオンにされ、１行のローカルビット線だけがグローバルビット線に接続されるという結果となる。あるいは、この接続は、ブロックの両方のページの記憶素子が２つの連続するプログラミングサイクルでプログラムされることを可能にし、これはリセットユニット中の記憶素子の数およびプログラミングユニット中の記憶素子の数を等しくする。
【００４４】
図３および図４を参照して、記憶素子Ｍ114 、Ｍ124 およびＭ134 の示されている１つのページの中でのプログラミング操作の例を次に記述する。
１．グローバルビット線に置かれる電圧は、プログラミングのためにメモリシステムにより受け取られたデータのパターンに従う。図４の例では、ＧＢＬ1 は論理データビット「１」を伝え、ＧＢＬ2 は論理ビット「０」を伝え、ＧＢＬ3 は論理ビット「１」を伝える。ビット線は、図に示されているように、対応する電圧Ｍ、ＨおよびＭにそれぞれセットされ、ここでＭレベル電圧は高いけれども記憶素子をプログラムするには不充分であり、Ｈレベルは記憶素子を強制的にプログラム済み状態に至らせるに十分な高さである。Ｍレベル電圧は、０ＶとＨとの間の、Ｈレベル電圧の約半分であり得る。例えば、Ｍレベルは０．７Ｖであり、Ｈレベルは１．５Ｖであり得る。プログラミングに用いられるＨレベルは、必ずしもリセットまたは読み出しに用いられるＨレベルと同じではない。この場合、受け取られたデータに従って、記憶素子Ｍ114 およびＭ134 は記憶素子のリセット状態に留まり、記憶素子Ｍ124 はプログラムされる。従って、プログラミング電圧は、次のステップによってこのページの記憶素子Ｍ124 だけに印加される。
２．プログラムされるページのワード線、この場合には選択されたワード線ＷＬ12、を０Ｖにセットするワード線ＷＬ12ページの記憶素子が接続されている唯一のワード線である。全プレーン上の他のワード線の各々はＭレベルにセットされる。これらのワード線電圧は、図２の回路２７によって印加される。
３．プログラムされるべきページを選択するために、選択ゲート線のうちの、選択されたワード線より下で選択されたワード線のいずれかの側にある１つをＨ’電圧レベルにセットする。図３および図４に示されているページについては、選択デバイスＱ12、Ｑ22およびＱ32（図１）をオンにするために選択ゲート線ＳＧ2 にＨ’電圧が置かれる。他の全ての選択ゲート線、すなわちこの例では線ＳＧ1 およびＳＧ3 、選択ゲート線の選択デバイスをオフに保つために０Ｖにセットされる選択ゲート線電圧は、図２の回路２９によって印加される。これは、１行のローカルビット線をグローバルビット線に接続し、他の全てのローカルビット線を浮いたままにする。この例では、その行のローカルビット線ＬＢＬ12、ＬＢＬ22およびＬＢＬ32が、オンにされた選択デバイスを通してそれぞれのグローバルビット線ＧＢＬ1 、ＧＢＬ2 およびＧＢＬ3 に接続され、アレイの他の全てのローカルビット線（ＬＢＬ）は浮いたままにされる。
【００４５】
この操作の、前に言及された記憶素子材料の一例についての結果は、プログラミング電流ＩPROGが記憶素子Ｍ124 を通して送られ、これによりその記憶素子をリセット状態からセット（プログラム済み）状態へ変化させるということである。選択されたワード線ＷＬ12と、プログラミング電圧レベルＨが印加されているローカルビット線（ＬＢＬ）との間に接続されている他の記憶素子（図示せず）でも同じことが起こる。
【００４６】
前に挙げられたプログラミング電圧を印加する相対的タイミングの例は、始めに全グローバルビット線（ＧＢＬ）、選択された選択ゲート線（ＳＧ）、選択されたワード線および１ページに接するその選択されたワード線の両側の２つの隣接するワード線の全てを電圧レベルＭにセットする。その後、プログラムされるデータに従ってＧＢＬのうちの選択されたものを電圧レベルＨへ高め、同時に選択されたワード線の電圧をプログラミングサイクルの持続時間にわたって０Ｖに落とす。プレーン１内の選択されたワード線ＷＬ12以外のワード線と、選択されていない他のプレーン内の全てのワード線とは、図２の回路２７の一部であるワード線ドライバにより供給されなければならない電力を減らすために、弱くＭ、より低い或る電圧にされるか、あるいは浮くことを許され得る。
【００４７】
選択された行以外の全ローカルビット線（この例では、ＬＢＬ12、ＬＢＬ22およびＬＢＬ32以外の全て）を浮かせることにより、電圧が、浮いているローカルビット線と隣接するワード線との間に接続されている低抵抗状態（プログラム済み）の記憶素子を通して、浮くことを許されている選択されたプレーン１の外側ワード線と他のプレーンのワード線とに緩く結合され得る。選択されたプレーンのこの外側ワード線と選択されていないプレーン内のワード線とは、浮くことを許されてはいるけれども、結局はプログラム済み記憶素子同士の組み合わせを通して電圧レベルＭへ高められ得る。
【００４８】
プログラミング操作中、通例、選択されたワード線およびグローバルビット線を通して供給されなければならない電流を増大させ得る寄生電流が存在する。プログラミング中、寄生電流の２つの源（１つは異なるブロック内の隣接するページへの源、もう１つは同じブロック内の隣接するページへの源）がある。その第１のものの一例は、プログラミング中に電圧レベルＨへ高められているローカルビット線ＬＢＬ22からの、図４に示されている寄生電流ＩP1である。記憶素子Ｍ123 はその電圧と記憶素子のワード線ＷＬ11上の電圧レベルＭとの間に接続されている。この電圧差は寄生電流−ＩＰ1 を流れさせることができる。そのような電圧差はローカルビット線ＬＢＬ12またはＬＢＬ32とワード線ＷＬ11との間には存在しないので、これらの記憶素子はプログラムされるデータに従ってリセット状態に留まる結果、記憶素子Ｍ113 またはＭ133 を通るそのような寄生電流は流れない。
【００４９】
他の寄生電流が同様に同じローカルビット線ＬＢＬ22から他のプレーン内の隣接するワード線へ流れることができる。総電流はプレーンの数と共に増え得るので、これらの電流の存在は、メモリシステムに含まれ得るプレーンの数を限定し得る。プログラミングを限定するものはメモリ電源の電流容量にあるので、プレーンの最大数は電源のサイズとプレーンの数との間のトレードオフである。大抵の場合に４〜８個のプレーンが一般的に用いられ得る。
【００５０】
プログラミング中の寄生電流の他の源は、同じブロック内の隣接するページへのものである。浮いたままにされているローカルビット線（プログラムされる記憶素子の行に接続されているもの以外の全て）は、どのプレーン上のどのプログラム済み記憶素子をも通して選択されていないワード線の電圧レベルＭへ駆られがちである。このことは、選択されているプレーンにおいてＭ電圧レベルにあるローカルビット線から０Ｖにある選択されているワード線へ寄生電流を流れさせ得る。この一例は、図４に示されている電流ＩP2、ＩP3およびＩP4により与えられる。一般的に、これらの電流は、選択されているプレーン内の選択されているワード線に隣接する導通状態の記憶素子だけを通して流れるので、これらの電流は前に論じられた他の寄生電流ＩP1より遥かに少ない。
【００５１】
前述したプログラミング手法は、選択されたページがプログラムされること（ローカルビット線はＨ、選択されたワード線は０）および隣接する選択されていないワード線がＭにあることを保証する。前に言及したように、他の選択されていないワード線はＭへ弱く駆られるかあるいは初めにＭへ駆られてから浮いたままにされ得る。あるいは、任意のプレーン内の、選択されているワード線から遠いワード線（例えば、５ワード線より遠く離れている）は、充電されないままにも（接地にある）または浮いたままにもされ得る。というのも、そのワード線へ流れる寄生電流が、５つ以上のＯＮデバイス（低抵抗状態にあるデバイス）の直列結合を通して流れなければならないので、特定された寄生電流と比べて無視できるほど少ないからである。これは、多数のワード線を充電することに起因する消費電力を減らすことができる。
【００５２】
前の記述は、プログラムされるページの各記憶素子がプログラミングパルスの１回の印加で所望のＯＮ値に達するということを仮定しているが、ＮＯＲまたはＮＡＮＤフラッシュメモリ技術で広く用いられるプログラム−ベリファイ手法が代わりに使用され得る。このプロセスでは、所与のページのための完全なプログラミング操作は、各プログラミング操作中にＯＮ抵抗のより小さな変化が生じる一連の個々のプログラミング操作を含む。各プログラミング操作の間に、各記憶素子が、その記憶素子にプログラムされるデータと矛盾しない抵抗またはコンダクタンスの所望プログラム済みレベルに達しているか否かを判定するベリファイ（読み出し）操作が置かれる。各記憶素子のためのプログラム／ベリファイのシーケンスは、記憶素子が抵抗またはコンダクタンスの所望値に達しているとベリファイされると、終了する。プログラムされる記憶素子の全てが記憶素子の所望プログラム済み値に達しているとベリファイされた後、その記憶素子のページのプログラミングは完了する。この手法の例が、米国特許第５，１７２，３３８号（特許文献１５）に記載されている。
【００５３】
主に図５を参照して、記憶素子Ｍ114 、Ｍ124 およびＭ134 のような記憶素子のページの状態の並行読み出しが記述される。一例としての読み出しプロセスのステップは次のとおりである。
１．全グローバルビット線ＧＢＬおよび全ワード線ＷＬを電圧ＶR にセットする。電圧ＶR は単に都合の良い基準電圧であって任意の数の値であり得るけれども通例０Ｖ〜１Ｖであり得る。一般的に、反復読み出しが行われる操作モードでは、たとえそのために全ワード線を充電する必要があるとしても、寄生読み出し電流を減らすためにアレイ内の全ワード線をＶR にセットするのが好都合である。しかし、その代わりとして、選択されたワード線（図５のＷＬ12）と、その選択されたワード線と同じ位置にある他の各プレーンのワード線と、全プレーン内の直ぐ隣のワード線とをＶR に高める必要があるだけである。
２．読み出されるべきページを定めるために、選択されたワード線に隣接する制御線に電圧を置くことによって、１行の選択デバイスをオンにする。図１および図５の例では、選択デバイスＱ12、Ｑ22およびＱ32をオンにするために制御線ＳＧ2 に電圧が印加される。この電圧は１行のローカルビット線ＬＢＬ12、ＬＢＬ22およびＬＢＬ32をそれらのそれぞれのグローバルビット線ＧＢＬ1 、ＧＢＬ2 およびＧＢＬ3 に接続する。これらのローカルビット線は、そのとき、図２の回路２１内に存在する個々のセンスアンプ（ＳＡ）に接続され、ローカルビット線が接続されているグローバルビット線の電位ＶRを帯びる。他の全てのローカルビット線ＬＢＬは浮くことを許される。
３．選択されたワード線（ＷＬ12）をＶR ±Ｖｓｅｎｓｅの電圧にセットする。Ｖｓｅｎｓｅの符号は、センスアンプに基づいて選択され、約０．５Ｖの絶対値を有する。他の全てのワード線の電圧は同じままである。
４．時間Ｔにわたって各センスアンプに流入（ＶR ＋Ｖｓｅｎｓｅ）または各センスアンプから流出（ＶR −Ｖｓｅｎｓｅ）する電流を感知する。これらは、図５の例のアドレス指定された記憶素子を通って流れていると明らかにされた電流ＩR1、ＩR2およびＩR3であって、それぞれの記憶素子Ｍ114 、Ｍ124 およびＭ134 のプログラム済み状態に比例する。記憶素子Ｍ114 、Ｍ124 およびＭ134 の状態は、このとき、それぞれのグローバルビット線ＧＢＬ1 、ＧＢＬ2 およびＧＢＬ3 に接続されている回路２１内のセンスアンプのバイナリ出力により与えられる。これらのセンスアンプ出力はこのとき線２３（図２）を介してコントローラ２５に送られ、コントローラはそのとき読み出されたデータをホスト３１に提供する。
５．ローカルビット線をグローバルビット線から切り離すために選択ゲート線（ＳＧ2 ）から電圧を除去することによって選択デバイス（Ｑ12、Ｑ22およびＱ32）をオフにし、選択されたワード線（ＷＬ12）を電圧ＶR に戻す。
【００５４】
このような読み出し操作中の寄生電流は２つの望ましくない効果を有する。プログラミングの場合と同じく、寄生電流はメモリシステム電源に対する電力需要を増大させる。加えて、読み出されているアドレス指定された記憶素子を通る電流に誤って含まれる寄生電流が存在する可能性がある。従って、このことは、そのような寄生電流が充分に大きければ誤った読み出し結果に至る可能性を有する。
【００５５】
プログラミングの場合と同じく、選択された行（図５の例ではＬＢＬ12、ＬＢＬ22およびＬＢＬ32）以外の全ローカルビット線が浮いている。しかし、どのプレーンでも、プログラム済み（低抵抗）状態にあって、浮いているローカルビット線とＶR のワード線との間に接続されているどの記憶素子によっても、浮いているローカルビット線の電位はＶR へ駆られ得る。選択されたローカルビット線と隣接する選択されていないワード線との両方がどちらもＶR にあるので、プログラミングの場合のＩP1（図４）に相当する寄生電流はデータ読み出し中には存在しない。しかし、浮いているローカルビット線と選択されたワード線との間に接続されている低抵抗記憶素子を通って寄生電流が流れるかもしれない。これらの寄生電流は、プログラミング中の電流ＩP2、ＩP3、およびＩP4（図４）に相当し、図５にＩP5、ＩP6およびＩP7として示されている。これらの電流の各々の絶対値は、アドレス指定された記憶素子を通る最大読み出し電流と同等であり得る。しかし、これらの寄生電流は、センスアンプを通って流れずに、電圧ＶR のワード線から電圧ＶR ±Ｖｓｅｎｓｅの選択されたワード線へ流れている。これらの寄生電流は、センスアンプが接続されている選択されたローカルビット線（図５のＬＢＬ12、ＬＢＬ22およびＬＢＬ32）を通って流れ得ない。従って、寄生電流は電力消費の一因となるけれども、寄生電流は感知エラーをもたらさない。
【００５６】
隣接するワード線は寄生電流を最小にするためにはＶR にあるべきであるけれども、プログラミングの場合と同じくこれらのワード線を弱く駆るかあるいはこれらのワード線を浮かせることさえも望ましいかもしれない。１つの変形例では、選択されたワード線と隣接するワード線とがＶR にプリチャージされ、その後に浮くことを許され得る。センスアンプが付勢されたとき、これらの線の電位が（ワード線ドライバからの基準電圧とは対照的に）センスアンプからの基準電圧により正確にセットされるようにセンスアンプはワード線をＶR に充電し得る。これは、選択されたワード線がＶR ±Ｖｓｅｎｓｅに変更される前に起こり得るけれども、この充電過渡状態が完了するまではセンスアンプ電流は測定されない。
【００５７】
普通のデータ操作（消去、プログラミング、または読み出し）のいずれかまたは全てを容易にするためにメモリアレイ１０に基準セルも含まれ得る。基準セルとは、抵抗が特定の値にセットされるデータセルに構造的になるべく同一に近いセルのことである。基準セルは、温度、処理不均一性、プログラミング反復、時間、またはメモリの操作中に変化することのある他のセル特性に関連するデータセルの抵抗ドリフトをオフセットまたは追跡するために役立つ。通例、基準セルは、１つのデータ状態にある記憶素子の最高の容認可能低抵抗値（ＯＮ抵抗など）よりは高くて他の１つのデータ状態にある記憶素子の最低の容認可能高抵抗値（ＯＦＦ抵抗など）よりは低い抵抗を有するようにセットされる。基準セルは、１つのプレーンまたはアレイ全体に対して「グローバル」であるか、あるいは各ブロックまたはページの中に包含され得る。
【００５８】
一実施形態では、各ページに複数の基準セルが包含され得る。そのようなセルの数は、僅か数個（１０未満）であり、あるいは各ページ内のセルの総数の数パーセントに及び得る。この場合、基準セルは、通例、ページ内のデータとは無関係の別の操作でリセットされ書き込まれる。例えば、基準セルは、工場で１回セットされるか、あるいは基準セルはメモリアレイの操作中に１回または複数回セットされ得る。前に記述したリセット操作中、グローバルビット線の全てがローにセットされるけれども、これは、ロー値にリセットされる記憶素子と関連するグローバルビット線だけをセットし、同時に基準セルと関連するグローバルビット線は中間値にセットされ、従ってそれらのグローバルビット線はリセットされないように、改変され得る。代わりに、所与のブロック内の基準セルをリセットするために、基準セルと関連するグローバルビット線はロー値にセットされ同時にデータセルと関連するグローバルビット線は中間値にセットされる。プログラミング中、このプロセスは逆にされ、基準セルと関連するグローバルビット線は基準セルを所望のＯＮ抵抗にセットするためにハイ値に高められ、記憶素子はリセット状態に留まる。通例、プログラミング電圧または時間は、記憶素子をプログラムするときより高いＯＮ抵抗に基準セルをプログラムするために変更される。
【００５９】
例えば各ページ内の基準セルの数がデータ蓄積記憶素子の数の１％であるように選択されたとすれば、基準セルは、各基準セルがその隣の基準セルから１００個のデータセルによって分離され、その基準セルの読み出しに関連するセンスアンプがその基準情報を、データを読み出す介在するセンスアンプと共有し得るように、各ワード線に沿って物理的に配置され得る。基準セルは、プログラミング中、データが充分なマージンを持ってプログラムされることを保証するために使用され得る。ページ内での基準セルの使用に関するさらなる情報が、米国特許第６，２２２，７６２号（特許文献１６）、第６，５３８，９２２号（特許文献１７）、第６，６７８，１９２号（特許文献１８）、および第７，２３７，０７４号（特許文献１９）で見出され得る。
【００６０】
１つの特定の実施形態では、基準セルはアレイ内の寄生電流をほぼオフセットするために使用され得る。この場合、基準セル（１つまたは複数）の抵抗の値は、リセット状態と前に記述したデータ状態との間の値ではなくてリセット状態の値にセットされる。各基準セルにおける電流は基準セルに関連するセンスアンプにより測定され、その電流は隣接するデータセルから差し引かれ得る。この場合、基準セルは、追跡をするメモリアレイの領域に流れる寄生電流に近く、アレイのその領域にデータ操作中に流れる寄生電流と同様である。この補正は、２ステップ操作（基準セルにおける寄生電流を測定し、その後にその値をデータ操作中に得られた値から差し引く）で、またはデータ操作と同時に適用され得る。同時操作が可能な１つの方法は、隣接するデータのセンスアンプのタイミングまたは基準レベルを調整するために基準セルを使用することである。このことの一例が、米国特許第７，３２４，３９３号（特許文献２０）に示されている。
【００６１】
可変抵抗記憶素子の在来の２次元アレイでは、普通は、交差するビット線およびワード線の間に記憶素子と直列のダイオードが包含される。ダイオードの主な目的は、記憶素子をリセットし（消去し）、プログラムし、および読み出す間、寄生電流の数と大きさとを減らすことである。本願明細書に記載した３次元アレイの顕著な利点は、生じる寄生電流がより少数であり、従って他のタイプのアレイの場合よりもアレイの操作に対する有害な影響が減少していることである。
【００６２】
ダイオードは、寄生電流の数をさらに減らすために可変抵抗記憶素子の他のアレイで現在行われているように３次元アレイの個々の記憶素子と直列に接続されることもできるけれど、そのようにすることには欠点もある。主に、製造プロセスがより複雑になる。そのときには追加のマスクおよび追加の製造ステップが必要である。さらに、シリコンｐ−ｎダイオードの形成はしばしば少なくとも１つの高温ステップを必要とするので、ワード線およびローカルビット線を、集積回路製造に一般的に用いられるアルミニウムのような低融点を有する金属から作ることはできない。というのも、低融点を有する金属は爾後の高温ステップ中に融けるかもしれないからである。金属または金属を含む複合材料の使用が好ましい。その理由は、そのような金属または金属を含む複合材料の導電率が、そのような高温にさらされるためにビット線およびワード線のために通例使用される導電性にドープされたポリシリコン材料より高いことにある。個々の記憶素子の一部として形成されたダイオードを有する抵抗性スイッチング記憶素子のアレイの一例が、米国特許出願公開第２００９／０００１３４４号（特許文献１４）に記載されている。
【００６３】
本願明細書に記載した３次元アレイでは寄生電流の数が減少しているので、寄生電流の全体としての大きさが、そのようなダイオードを使用せずに管理され得る。製造プロセスがより簡単であることに加えて、ダイオードがないのでバイポーラ操作、すなわち記憶素子を記憶素子の第１の状態から記憶素子の第２の記憶状態へスイッチングするための電圧極性が記憶素子を記憶素子の第２の記憶状態から記憶素子の第１の記憶状態へスイッチングするための電圧極性の逆である操作が可能である。ユニポーラ操作（記憶素子を記憶素子の第１の記憶状態から第２の記憶状態へ切り替えるために記憶素子の第２の状態から第１の記憶状態へのスイッチングのためのと同じ極性の電圧が使用される）と比べてのバイポーラ操作の利点は、記憶素子をスイッチングするための電力の減少と記憶素子の信頼性の向上とである。バイポーラ操作のこれらの利点は、金属酸化物および固体電解質材料から作られる記憶素子の場合と同じく、導電性フィラメントの形成および破壊がスイッチングのための物理的メカニズムである記憶素子において見られる。
【００６４】
寄生電流のレベルは、プレーンの数と共に、さらに、各プレーン内の個々のワード線に沿って接続される記憶素子の数と共に、増大する。しかし、各プレーン上のワード線の数は寄生電流の量に著しい影響を及ぼさないので、プレーンはそれぞれ多数のワード線を含み得る。個々のワード線の全長に沿って接続された多数の記憶素子から生じる寄生電流は、ワード線をより少数の記憶素子のセクションに分割することによってさらに管理され得る。そのとき、消去操作、プログラミング操作および読み出し操作は、ワード線の全長に沿って接続された総数の記憶素子の代わりに各ワード線の１つのセグメントに沿って接続されている記憶素子に対して行われる。
【００６５】
本願明細書に記載されている再プログラム可能な不揮発性メモリアレイは多くの利点を有する。半導体基板単位面積当たりに格納され得るデジタルデータの量は多い。不揮発性メモリアレイは、より低い格納されるデータビット当たりのコストで製造され得る。各プレーンのために別々のマスクのセットを必要とせずに、プレーンのスタック全体のために僅か数個のマスクが必要であるに過ぎない。ローカルビット線の基板との接続の数は、垂直ローカルビット線を使わない他のマルチプレーン構造と比べると大幅に減少している。アーキテクチャは、各メモリセルが抵抗性記憶素子と直列のダイオードを持つ必要を取り除き、これにより製造プロセスをさらに簡略化すると共に金属導線の使用を可能にする。さらに、アレイを操作するのに必要な電圧は、現行の市販のフラッシュメモリに使用されている電圧より遥かに低い。
【００６６】
各電流経路の少なくとも半分が垂直であるので、大きなクロスポイントアレイに存在する電圧降下は大幅に低減される。垂直コンポーネントがより短いために電流経路の長さが低減されるということは、各電流経路にほぼ半数のメモリセルが存在し、従ってデータプログラミングまたは読み出し操作の間に乱される選択されていないセルの数と同様にリーク電流が低減されるということを意味する。例えば、在来のアレイにおいて１つのワード線に関連するセルがＮ個存在し、等しい長さの１つのビット線と関連するセルがＮ個存在するならば、どのデータ操作にも、関連するあるいは「タッチされる」セルが２Ｎ個存在することになる。本願明細書に記載されている垂直ローカルビット線アーキテクチャでは、ビット線に関連するセルはｎ個あるか（ｎはプレーンの数であって、通例４〜８などの小さな数である）、あるいは１つのデータ操作にＮ＋ｎ個のセルが関連する。大きなＮに関して、このことは、１つのデータ操作の影響を受けるセルの数が在来の３次元アレイの場合の約半分であるということを意味する。
【００６７】
記憶蓄積素子のために有益な材料
図１のアレイ内の不揮発性記憶蓄積素子Ｍzxy のために使用される材料は、カルコゲニド、金属酸化物、または材料に印加された外部電圧あるいは材料に通された電流に応答して安定した可逆の抵抗シフトを示す多数の材料のうちのいずれか１つであり得る。
【００６８】
金属酸化物は、最初に堆積させられたときに絶縁性であることを特徴とする。１つの適切な金属酸化物は酸化チタン（ＴｉＯx ）である。前に報告された、この材料を使用する１つの記憶素子が図６に示されている。この場合、ほとんど化学式どおりのＴｉＯ2 バルク材料が、底部電極の近傍に酸素不足層（すなわち、酸素空格子点を有する層）を作るためにアニーリングプロセスで変化させられる。頂部のプラチナ電極は、その高い仕事関数で、電子のための高電位Ｐｔ／ＴｉＯ2 障壁を作る。その結果として、中位の電圧（１Ｖより低い）では、構造を通って非常に僅かな電流が流れる。底部のＰｔ／ＴｉＯ2-x 障壁は、酸素空格子点（Ｏ+2）の存在によって下げられて、低抵抗接点（オーム接点）として振る舞う。（ＴｉＯ2 内の酸素空格子点はｎ形ドーパントとして作用して絶縁酸化物を導電性のドープされた半導体に変化させると知られている。）結果として生じた複合構造は非導電性（高抵抗）状態にある。
【００６９】
しかし、構造に大きな負電圧（１．５Ｖなど）が印加されると、酸素空格子点は頂部電極の方へドリフトし、その結果として電位障壁Ｐｔ／ＴｉＯ2 は下げられて割合に大きな電流が構造を通って流れることができるようになる。デバイスはそのときデバイスの低抵抗（導通）状態となる。本願明細書以外のものにより報告された実験は、導通がＴｉＯ2のフィラメント様領域で、おそらく粒界に沿って、生じていることを示している。
【００７０】
導通経路は、図６の構造に大きな正の電圧を印加することによって破壊される。この正のバイアス下で、酸素空格子点は頂部Ｐｔ／ＴｉＯ2 障壁の近傍から遠ざかって移動し、フィラメントを「破壊」する。デバイスは、デバイスの高抵抗状態に戻る。導通状態および非導通状態の両方が不揮発性である。およそ０．５Ｖの電圧を印加することによって記憶蓄積素子の伝導を感知すれば、記憶素子の状態を容易に判定することができる。
【００７１】
この特定の導通メカニズムは、１つのグループとしての全ての金属酸化物に当てはまるものではないかもしれないけれども、それらは１つの類似した挙動を示す。すなわち、適切な電圧が印加されると低導通状態から高導通状態への遷移が起こり、その２つの状態が不揮発性である。他の材料の例は、ＨｆＯｘ、ＺｒＯｘ、ＷＯｘ、ＮｉＯｘ、ＣｏＯｘ、ＣｏａｌＯｘ、ＭｎＯｘ、ＺｎＭｎ2 Ｏ4 、ＺｎＯｘ、ＴａＯｘ、ＮｂＯｘ、ＨｆＳｉＯｘ、ＨｆＡｌＯｘを含む。適切な頂部電極は、接点に酸素空格子点を作るために金属酸化物と接触する酸素を取り除くことのできる高い仕事関数（通例＞４．５ｅＶ）を有する金属を含む。いくつかの例は、ＴａＣＮ、ＴｉＣＮ、Ｒｕ、ＲｕＯ、Ｐｔ、ＴｉリッチなＴｉＯｘ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＩｒＯ2 である。底部電極のための適切な材料は、Ｔｉ（Ｏ）Ｎ、Ｔａ（Ｏ）Ｎ、ＴｉＮおよびＴａＮのような任意の導電性酸素リッチ材料である。電極の厚さは通例１ｎｍ以上である。金属酸化物の厚さは一般的に５〜５０ｎｍの範囲内にある。
【００７２】
記憶蓄積素子のために適切な材料の他の１つの部類は固体電解質であるけれども、固体電解質は堆積させられたときに導電性であるので、個々の記憶素子は形成されて互いから絶縁させられなければならない。固体電解質は金属酸化物に多少類似し、導通メカニズムは頂部電極と底部電極との間での金属性フィラメントの形成であると考えられている。この構造では、フィラメントは、１つの電極（酸化可能な電極）からセルのボディ（固体電解質）の中へイオンを溶かし込むことによって形成される。１つの例では、固体電解質は銀イオンまたは銅イオンを含み、酸化可能な電極は好ましくはＡx （ＭＢ２）1-x のような遷移金属硫化物またはセレン化物材料に挿入された金属であり、ここでＡはＡｇまたはＣｕであり、ＢはＳまたはＳｅであり、ＭはＴａ、Ｖ、またはＴｉのような遷移金属であり、ｘは約０．１〜約０．７に及ぶ。このような組成は、望ましくない材料を固体電解質に酸化することを最小にする。そのような組成の一例はＡｇx （ＴａＳ２）1-x である。代替の組成材料はα−ＡｇＩを含む。他の電極（不関電極または中性電極）は良好な電気伝導体であるのと同時に固体電解質材料に不溶性のままであるべきである。一例は、Ｗ、Ｎｉ、Ｍｏ、Ｐｔ、金属シリサイドなどの金属および化合物を含む。
【００７３】
固体電解質材料の例は、ＴａＯ、ＧｅＳｅまたはＧｅＳである。固体電解質セルとして用いるのに適する他のシステムは、Ｃｕ／ＴａＯ／Ｗ、Ａｇ／ＧｅＳｅ／Ｗ、Ｃｕ／ＧｅＳｅ／Ｗ、Ｃｕ／ＧｅＳ／Ｗ、およびＡｇ／ＧｅＳ／Ｗであり、ここで第１の材料は酸化可能電極であり、第２（中央）の材料は固体電解質であり、第３の材料は不関（中性）電極である。固体電解質の代表的な厚さは３０〜１００ｎｍである。
【００７４】
近年、不揮発メモリ材料としてカーボンが広く研究されている。不揮発性記憶素子として、カーボンは普通２つの形、導電性（あるいはグラフェン様カーボン）および絶縁性（あるいはアモルファスカーボン）で使用される。この２つのタイプのカーボン材料の差異は、カーボン化学結合の内容、いわゆるｓｐ2 ハイブリダイゼーションおよびｓｐ3 ハイブリダイゼーションである。ｓｐ3 構造では、カーボン価電子は強い共有結合に保たれ、その結果としてｓｐ3 ハイブリダイゼーションは非導電性である。ｓｐ3 構造が優勢であるカーボンフィルムは、一般的に、四面体アモルファスカーボンまたはダイヤモンドライクと呼ばれる。ｓｐ2 構造では、全てのカーボン価電子が共有結合に保たれるわけではない。ウィークタイト電子（ファイ結合）は、大部分ｓｐ2 の構造を導電性カーボン材料にする電気伝導に寄与する。カーボン抵抗性スイッチング不揮発性メモリの操作は、適切な電流（または電圧）パルスをカーボン構造に印加することによってｓｐ3 構造をｓｐ2 構造に変換することが可能であるという事実に基づく。例えば、非常に短い（１〜５ｎｓ）大振幅電圧パルスが材料に印加されると、材料のｓｐ2 がｓｐ3 形（「リセット」状態）に変化するのでコンダクタンスが大幅に低減される。このパルスにより生成される高い局所温度が材料に無秩序を生じさせ、パルスが非常に短ければ、カーボンがアモルファス状態に「クエンチ」する（ｓｐ3 ハイブリダイゼーション）ことが理論化されている。一方、リセット状態にあるとき、より低い電圧をより長い時間（約３００ナノ秒）にわたって印加すると材料の一部がｓｐ2 形に変化する（「セット」状態）。カーボン抵抗スイッチング不揮発性記憶素子は、頂部電極および底部電極がＷ、Ｐｄ、ＰｔおよびＴａＮなどの高温融点金属から作られているキャパシタ様構造を有する。
【００７５】
近ごろ、カーボンナノチューブ（ＣＮＴ）の不揮発性メモリ材料としての応用が著しく注目されている。（単層）カーボンナノチューブは、通例、１カーボン原子の厚さの巻かれた自閉シートのカーボンの円筒であって、約１〜２ｎｍの代表的な直径と数百倍大きい長さとを有する。このようなナノチューブは非常に高い導電率を示すことができ、集積回路の製造との両立性に関して種々の提案がなされている。ＣＮＴの織物を形成するために「短い」ＣＮＴを不活性バインダマトリックスの中に封入することが提案されている。これらＣＮＴをスピンオンコーティングまたはスプレーコーティングを用いてシリコンウェハ上に堆積させることができ、塗られたＣＮＴは互いに関してランダムな方向を有する。この織物に電界が加えられると、ＣＮＴは織物の導電率が変化するように曲がるかあるいは整列する傾向がある。低抵抗から高抵抗へ、およびその逆の高抵抗から低抵抗へのスイッチングメカニズムはよく分かっていない。他のカーボンベースの抵抗性スイッチング不揮発性メモリの場合と同じく、ＣＮＴベースのメモリは、前に言及したものなどの高融点金属から作られた頂部電極および底部電極を伴うキャパシタ様構造を有する。
【００７６】
記憶蓄積素子に適する材料の他の１つの部類は相変化材料である。相変化材料の好ましいグループは、しばしばＧｅx Ｓｂy Ｔｅz の組成を有するカルコゲニドガラスを含み、ここではｘ＝２、ｙ＝２、およびｚ＝５が好ましい。ＧｅＳｂも有益であると分かっている。他の材料は、ＡｇＩｎＳｂＴｅ、ＧｅＴｅ、ＧａＳｂ、ＢａＳｂＴｅ、ＩｎＳｂＴｅおよびこれらの基本元素の他の種々の組み合わせを含む。厚さは一般的に１〜５００ｎｍの範囲内にある。スイッチングメカニズムについての一般的に受け入れられている説明は、材料の１つの領域を溶かすために高エネルギーパルスが非常に短い時間にわたって加えられると、材料は、低導電性状態であるアモルファス状態で「クエンチ」するという説明である。温度が結晶化温度よりは高いけれども融点よりは低いところに留まるようにより低いエネルギーのパルスがより長い時間にわたって加えられると、材料は結晶化して高導電率の多結晶相を形成する。これらのデバイスは、しばしば、ヒーター電極と統合されたサブリソグラフィックピラーを用いて製造される。しばしば、相変化を被る局所領域は、ステップエッジ上の移行部、あるいは材料が低熱伝導率材料にエッチングされたスロットを渡る領域に対応するように設計され得る。接触電極は、１〜５００ｎｍの厚さのＴｉＮ、Ｗ、ＷＮおよびＴａＮなどの任意の高溶融金属であり得る。
【００７７】
前述した例のほとんどでメモリ材料がメモリ材料の両側において特に選ばれた組成を有する電極を利用しているということに留意するべきである。ワード線（ＷＬ）および／またはローカルビット線（ＬＢＬ）がメモリ材料との直接接触によってこれらの電極をも形成する本願明細書に記載した３次元メモリアレイの実施形態では、これらの線は前述した導電性材料から作られるのが好ましい。従って、２つの記憶素子電極のうちの少なくとも１つのために追加の導電性セグメントを用いる実施形態では、それらのセグメントは、記憶素子電極のために前に記述した材料から作られる。
【００７８】
一般的にステアリング素子が可制御抵抗タイプの記憶蓄積素子に組み込まれる。ステアリング素子はトランジスタまたはダイオードであり得る。本願明細書に記載した３次元アーキテクチャの利点はそのようなステアリング素子が不要であることであるけれども、ステアリング素子を含むことが望ましい特定の構造もあり得る。ダイオードはｐ−ｎジャンクション（必ずしもシリコンのものではない）、金属／絶縁物／絶縁物／金属（ＭＩＩＭ）、またはショットキー形金属／半導体接点であり得るが、代わりに固体電解質素子であってもよい。このタイプのダイオードの１つの特徴は、メモリアレイ内での正しい動作のために各アドレス操作中に「オン」および「オフ」にスイッチングされる必要があることである。記憶素子がアドレス指定されるまでは、ダイオードは高抵抗状態（「オフ」状態）で抵抗性記憶素子を外乱電圧から「シールド」する。抵抗性記憶素子にアクセスするためには、ａ）ダイオードを高抵抗から低抵抗へ変化させる、ｂ）ダイオードに適切な電圧を加えるかまたはダイオードを通して適切な電流を流すことによって記憶素子をプログラムするか、読み出すか、またはリセット（消去）する、およびｃ）ダイオードをリセット（消去）するの３つの異なる操作が必要である。或る実施形態では、これらの操作のうちの１つ以上が同じステップに組み合わされ得る。ダイオードをリセットすることはダイオードを含む記憶素子に逆電圧を印加することによって成し遂げられ、この印加はダイオードフィラメントを崩壊させてダイオードを高抵抗状態に復帰させる。
【００７９】
簡略化するために、前の記述は各セルに１つのデータ値を格納する最も簡単な場合を考察している。各セルはリセットまたはセットされて１ビットのデータを保持する。しかし、本願の手法はこの簡単な場合に限定されない。ＯＮ抵抗の種々の値を用いると共に、そのような値のうちのいくつかを識別し得るようにセンスアンプを設計することにより、各記憶素子はマルチレベルセル（ＭＬＣ）において複数ビットのデータを保持することができる。そのような操作の原理が、前に援用されている米国特許第５，１７２，３３８号（特許文献１５）に記載されている。記憶素子の３次元アレイに応用されるＭＬＣ技術の例には、Kozicki et al., "Multi-bit Memory Using Programmable Metallization Cell Technology", Proceedings of the International Conference on Electronic Devices and Memory, Grenoble, France, June 12-17, 2005, pp. 48-53という論文（非特許文献１）、およびSchrogmeier et al., "Time Discrete Voltage Sensing and Iterative Programming Control for a 4F2 Multilevel CBRAM" (2007 Symposium on VLSI Circuits)（非特許文献２）も含まれる。
【００８０】
３次元アレイの具体的な構造例
図１の３次元記憶素子アレイを実現するための３つの代替の半導体構造が次に記述される。
図７に示されている第１の例は、始めに堆積させられたときに非導電性である記憶素子（ＮＶＭ）材料を使用するように構成されている。前に論じられたタイプの金属酸化物はこの特性を有する。図６に関して説明したように、材料の両側に接している電極の間に、これらの電極に置かれた適切な電圧に応答して導電性フィラメントが形成される。これらの電極は、アレイ内のビット線およびワード線である。材料は、そのようにされなければ非導電性であるので、ワード線とビット線とのクロスポイントにある記憶素子を互いから絶縁させる必要はない。材料の単一の連続的層により数個の記憶素子が実現され、その層は、図７の場合にはｙ方向において垂直ビット線の両側に沿って垂直に向けられて全プレーンを通って上に延びるＮＶＭ材料のストリップである。図７の構造の１つの重要な利点は、１グループのプレーンにおいて全ワード線とそれらの下の絶縁物のストリップとが単一のマスクを用いて同時に画定され、従って製造プロセスを大幅に簡略化し得ることである。
【００８１】
図７を参照すると、３次元アレイの４つのプレーン１０１、１０３、１０５、および１０７の小部分が示されている。図１の等価回路の要素に対応する図７のアレイの要素は同じ参照番号により特定されている。図７には、図１の２つのプレーン１および２に加えて、それらの上に２つのさらなるプレーンが示されていることに留意するべきである。プレーンの全てが、ゲート、誘電体および記憶蓄積素子（ＮＶＭ）材料の同じ水平パターンを有する。各プレーンにおいて、金属ワード線（ＷＬ）はｘ方向に延びてｙ方向に間隔を置いている。各プレーンは、そのプレーンのワード線をそのプレーンの下のプレーン、あるいはプレーン１０１の場合にはプレーンの下の基板回路コンポーネントの、ワード線から絶縁させる絶縁誘電体の層を含む。各プレーンを貫通して、垂直ｚ方向に延びてｘ−ｙ方向に規則的なアレイを形成する一群の金属ローカルビット線（ＬＢＬ）「柱」が延びている。
【００８２】
各ビット線柱は基板内に形成された選択デバイス（Ｑxy）を通って柱の間隔と同じピッチでｙ方向に延びているシリコン基板内の１セットのグローバルビット線（ＧＢＬ）のうちの１つと接続され、選択デバイスのゲートは、同様に基板内に形成されているｘ方向に延びる選択ゲート線（ＳＧ）により駆動される。スイッチングデバイスＱxyは、在来のＣＭＯＳトランジスタ（あるいは垂直ｎｐｎトランジスタ）であり得て、他の在来の回路を形成するために使用されるのと同じプロセスを用いて製造され得る。ＭＯＳトランジスタの代わりにｎｐｎトランジスタを用いる場合には、選択ゲート（ＳＧ）線は，ｘ方向に延びるベース接点電極線に取って代わられる。センスアンプ、入出力（Ｉ／Ｏ）回路、制御回路、および他の所要の周辺回路も基板内に製造されるが、図７には示されていない。ｘ方向のローカルビット線柱の各行のために１つの選択ゲート線（ＳＧ）があり、各々のローカルビット線（ＬＢＬ）のために１つの選択デバイス（Ｑ）がある。
【００８３】
不揮発性記憶素子（ＮＶＭ）材料の各垂直ストリップは、垂直ローカルビット線（ＬＢＬ）と、全プレーンにおいて垂直に積み重ねられている複数のワード線（ＷＬ）との間に挟まれている。好ましくはＮＶＭ材料はｘ方向においてローカルビット線（ＬＢＬ）の間に存在する。記憶蓄積素子（Ｍ）は、ワード線（ＷＬ）とローカルビット線（ＬＢＬ）との各交差部に位置する。記憶蓄積素子材料のために前に記述した金属酸化物の場合には、交差するローカルビット線（ＬＢＬ）とワード線（ＷＬ）との間のＮＶＭ材料の小さな領域が、それらの交差する線に印加された適切な電圧によって導電性（セット）状態と非導電性（リセット）状態の間で制御可能に交替させられる。
【００８４】
ＬＢＬとプレーン間の誘電体との間に形成された寄生ＮＶＭ素子もあり得る。誘電体ストリップの厚さをＮＶＭ材料層の厚さ（すなわち、ローカルビット線とワード線との間の間隔）と比べて大きくなるように選ぶことにより、同じ垂直ワード線スタックにおけるワード線間の異なる電圧によって生じる電界は、寄生素子が顕著な量の電流を決して伝導しないように充分に小さくされ得る。同様に、他の実施形態では、隣接するＬＢＬ同士の間の操作電圧がプログラミングしきい値より低いままであるならば、非導電性ＮＶＭ材料が隣接するローカルビット線間の場所に残されてもよい。
【００８５】
図７の構造を製造するためのプロセスの概要は次のとおりである。
１．選択デバイスＱ、グローバルビット線ＧＢＬ、選択ゲート線ＳＧおよび他のアレイの周辺の回路を含む支援回路が在来の方法でシリコン基板内に形成され、この回路の上面が、回路の上に置かれたエッチストップ材料の層を用いるエッチングによるなどして平坦化される。
２．誘電体（絶縁物）および金属の交互の層が、互いの上にシートとして、少なくとも選択デバイスＱが形成される基板の領域の上に、形成される。図７の例では、そのような４つのシートが形成される。
３．その後、これらのシートは、ｘ方向に延びてｙ方向に間隔を置いている複数のスリットを有する、シートの頂部の上に形成されたマスクを用いてエッチング（絶縁）される。ローカルビット線（ＬＢＬ）柱とＮＶＭ材料とが後にその中に形成される図７に示されているトレンチを形成するために、材料の全てが下方にエッチストップまで除去される。後に形成される柱の位置で選択デバイスＱのドレインへのアクセスを許すために、トレンチの底にあるエッチストップ材料層を貫通して接点穴もエッチングされる。トレンチの形成は、ワード線（ＷＬ）のｙ方向の幅も画定する。
４．これらのトレンチの側壁に沿って、さらにトレンチの上の構造に、不揮発性メモリ（ＮＶＭ）材料が薄い層を成して堆積させられる。これにより、各トレンチの対向する側壁に沿って、さらにトレンチの中に露出しているワード線（ＷＬ）表面と接触して、ＮＶＭ材料が残される。
５．その後、不揮発性メモリ（ＮＶＭ）材料と連絡をとるためにこれらのトレンチの中に金属が堆積させられる。金属は、ｙ方向のスリットを有するマスクを用いてパターニングされる。このマスクを通してエッチングすることによって金属材料を除去するとローカルビット線（ＬＢＬ）柱が残る。ｘ方向の不揮発性メモリ（ＮＶＭ）材料も柱間で除去され得る。その後、ｘ方向の柱間のスペースが誘電体材料で埋められて構造の頂部まで逆に平坦化される。
【００８６】
図７の構造の顕著な利点は、プレーンの材料の全ての層を貫通するトレンチを一度に形成するために単一のマスクを通しての唯一のエッチング操作が必要であることである。しかし、プロセス制約が、この方法で一緒にエッチングすることのできるプレーンの数を限定するかもしれない。全ての層の総合的な厚さが大きすぎれば、トレンチは複数の順次ステップで形成されなければならないかもしれない。第１の数の層がエッチングされ、さらにその第１の数の、トレンチを備えた層の上に第２の数の層が形成された後に、下の層のトレンチと整列するトレンチを上の層に形成するために上の層は第２のエッチングステップを受けさせられる。このシーケンスは、非常に大きな数の層を有する実現形態のためにさらに幾度も反復され得る。
【００８７】
図１の３次元メモリセルアレイを実現することの第２の例が図８により示され、この構造を形成するプロセスは図９〜図１４と関連して概説される。この構造は、前に記述したものなどの、構造上に堆積させられたときに導電性あるいは非導電性である不揮発性記憶蓄積素子のために任意のタイプの材料を使用するように構成されている。ＮＶＭ素子はＬＢＬから絶縁させられ、底部金属電極とワード線との間に挟まれている。底部電極はＬＢＬと電気的に連絡し、ワード線は絶縁物を通してＬＢＬから電気的に絶縁させられる。ローカルビット線（ＬＢＬ）とワード線（ＷＬ）との交差部にあるＮＶＭ素子は、ｘ方向およびｚ方向において互いから電気的に絶縁させられている。
【００８８】
図８は、ローカルビット線（ＬＢＬ）の一方の側のみにおいてこの第２の構造例の３つのプレーン１１１、１１３および１１５の各々の一部分を示す。ワード線（ＷＬ）および記憶蓄積素子（Ｍxy）は、各プレーンにおいてプレーンが形成されるときに２つのマスキングステップを用いて画定される。グループの各プレーンをｚ方向に横切るローカルビット線はグループ中の最後のプレーンが画定された後に全体的に画定される。図８の構造の顕著なフィーチャは、蓄積素子Ｍxyが、図７の例で行われるようにワード線（ＷＬ）と垂直ローカルビット線（ＬＢＬ）との間で絶縁物として作用するのではなくて、それぞれのワード線の下にあることである。さらに、底部電極は、各蓄積素子Ｍxyの下面に連絡してｙ方向において横にローカルビット線（ＬＢＬ）まで延びている。メモリセルのうちの１つを通る伝導は、ビット線を通り、底部電極に沿って横に、蓄積素子Ｍxyのスイッチング材料（および存在するならば、障壁金属のオプションの層）を通ってｚ方向に垂直に、選択されたワード線（ＷＬ）へ通る。これは、図７の例では垂直方向において互いの上に位置する異なるプレーンの中のワード線同士を電気的に短絡させることになる導電性スイッチング材料を蓄積素子Ｍzxy のために使用することを可能にする。図８に示されているように、ワード線（ＷＬ）は、ｙ方向においてローカルビット線（ＬＢＬ）の手前で止まっていて、図７の例の場合のように不揮発性メモリ（ＮＶＭ）材料が同じｚ位置でワード線とローカルビット線との間に挟まれているわけではない。蓄積素子Ｍxyは同様にローカルビット線（ＬＢＬ）から間隔を置き、底部電極によってローカルビット線に電気的に接続されている。
【００８９】
ｘ−ｙ方向に規則的なアレイを成す蓄積素子Ｍzxy を有する図８の３次元構造の１つのプレーンを形成するためのプロセスの概要は次のとおりである。
ａ．連続的誘電体（絶縁物）層上に、底部電極、スイッチング材料および（任意選択により）障壁金属のストリップを含むスタックの平行なセットを形成し、ここでスタックはｙ方向に延びてｘ方向に間隔を置く。この中間構造が図９に示されている。この構造を形成するプロセスは、底部絶縁物（デバイスを、層１１１では基板から、層１１３および１１５では下のプレーンから、絶縁させるためのもの）、導電性材料（例えば、チタン）の底部電極、スイッチングＮＶＭ材料層、頂部電極障壁金属（例えば、プラチナ）の層、次にフォトレジスト材料の第１の層を順に堆積させることを含む。フォトレジストをｙ方向に延びる水平な線およびスペースのセットとしてパターニングする。フォトレジスト線の幅は、スタック間のスペースが線の幅より大きくなるようにマスク材料の線の幅を小さくするために狭められる（フォトレジストは「細くされる」）。これは、異なるプレーン間でスイッチング素子の行に爾後に生じる可能性のあるミスアラインメントを補償し、共通の垂直ローカルビット線が全プレーンにおいて同時に底部電極に連絡できるようにするためである。これは、さらにスイッチング素子のサイズ（従って、電流）を小さくする。フォトレジストをマスクとして用いて、スタックがエッチングされ、底部絶縁物層で停止する。その後、フォトレジストは除去され、行間のギャップは他の絶縁物（図９には示されていない）で埋められ、生じた構造は平坦化される。
ｂ．図１０〜図１２を参照すると、スタックは、ｙ方向の２つの隣接する記憶素子を結合させる底部電極を各々包含する、個々の記憶素子のｘ−ｙアレイを形成するために、分離されている。
１．構造の上に誘電体（絶縁物）の層を堆積させる。
２．ｘ方向に延びるフォトレジストの平行線をパターニングして、頂部絶縁物層を、図１０に示されている絶縁物の平行ストリップＩ１をこの層から形成するために、エッチングする。このエッチングは、障壁金属（あるいは障壁金属が存在しなければ、メモリ材料）とスタック間のギャップを埋める絶縁物との上で止められる。
３．このように形成されたアレイの露出した領域は絶縁物Ｉ１とは異なるエッチング特性を有する第２の絶縁物（Ｉ２）で埋められ、その後、第２の絶縁物は平坦化される。その結果が図１１に示されている。
４．その後、全ての残存している絶縁物Ｉ１は、露出しているＩ２をマスクとして用いる選択的エッチングにより除去される。その後、図１２に示されているようにＩ２のエッジに沿ってスペーサが形成される。
５．スペーサとＩ２ストリップとをマスクとして用いて、平行なスタックが底部電極ストリップを含めて貫通エッチングされ、これにより底部電極ストリップ同士を、各ストリップが２つの隣接する記憶素子Ｍzxyだけと連絡するように、ストリップ間のトレンチにより絶縁させる。スペーサをエッチマスクの一部として用いるために形成する代わりに、フォトレジストマスクが代わりに形成されてもよい。しかし、そのようなフォトレジストマスクのミスアラインメントの可能性があり、さらにフォトレジストマスクのピッチはスペーサの使用で得られるほど小さくはないかもしれない。
６．その後、構造の上と、エッチングされたばかりのトレンチの中とに、第３の絶縁物層が堆積させられ、第３の絶縁物層は、露出しているスイッチング材料の高さより僅かに上のところまで逆戻りしてエッチングされ、これにより第３の絶縁物Ｉ３を残す。その結果が、１つの底部電極線に沿ってｙ方向に描かれた断面図である図１２に示されている。
ｃ．その後、２つの隣接する記憶素子にオーム接触して、露出している領域にワード線が形成される（これはダマシンプロセスである）。
１．始めにスペーサが除去される。その結果であるメモリスタック（上に向いている柱のような）の矩形ｘ−ｙアレイが図１３として示され、ｙ方向に隣接する各々の２つのスタックは１つの共通の底部電極によって接続されている。明瞭性を得るために、柱間で底部電極の上の領域を埋める絶縁物Ｉ２と、底部電極および隣接する柱を分離するギャップの間のトレンチを埋める絶縁物Ｉ３とは示されていない。
２．その後、導電性ワード線材料が堆積させられ、材料は、材料が露出しているトレンチを埋めるように、絶縁物Ｉ３および障壁金属（あるならば）またはメモリ材料の上で止まるＣＭＰにより除去される。絶縁物Ｉ２が、導電性ワード線材料が（ダマシンプロセスとして）画定されるところにトレンチを形成していることに留意するべきである。ワード線（ＷＬ）は、絶縁物Ｉ３と２つの隣接するメモリスタック（ここでは障壁金属と共に示されている）との上に位置する。生じた構造が図１４に示されている。
ｄ．プレーンのグループのうちの各プレーンのために前述した処理ステップが反復される。フォトリソグラフィのミスアラインメントのために１つのプレーン内の記憶素子は他のプレーン内の記憶素子と正確には整列しないであろうことに留意するべきである。
ｅ．全てのプレーンの回路素子が形成された後、垂直ローカルビット線が形成される。
１．上のほうのプレーンのワード線の上に頂部絶縁物が堆積させられる。
２  フォトレジストマスクを用いて、個々のローカルビット線のためにｘ−ｙ「接点」パターンが開けられ、プレーンのグループを基板まで貫通してエッチングが行われる。これらの開口部の行は、ｘ方向に沿ってはワード線に平行に整列させられるけれどもｙ方向においてはワード線間のギャップの中ほどに間隔を置いて置かれる。これらの開口部のサイズはワード線間の間隔よりは小さく、ｘ方向には各プレーンで底部電極を突き抜けるように整列させられる。数個のプレーンの底部電極の各層を通ってエッチングが進むとき、エッチングは、底部電極を２つのセグメントに、各セグメントが唯一の記憶素子と連絡するように分離する。エッチングは基板に至るまで続き、ここでエッチングは選択デバイスＱxyへの接点を露出させる。
３．その後、これらの穴はローカルビット線を形成するために金属で埋められ、各ローカルビット線が他のどのローカルビット線からも独立する（電気的に分離される）ように上面が平坦化される。任意選択により障壁金属がこのプロセスの一部として堆積させられ得る。生じた構造が図８の垂直断面図に示されている。
４．あるいはローカルビット線のためにｘ−ｙ「接点」パターンをエッチングする代わりに、ｘ方向に伸びｙ方向に間隔を置いているスリットがＩ２酸化物領域でエッチングされる。エッチングは、プレーンのグループを貫通して基板に至るまで行われて、後にローカルビット線柱がその中に形成されるトレンチを形成する。
５．その後、これらのトレンチを埋めるために金属が堆積させられる。堆積した金属は全てのプレーンにおいて記憶素子の底部電極と接触する。その後、金属は、ｘ方向のスリットを有するマスクを用いてパターニングされる。このマスクを通してエッチングを行って金属材料を除去すればローカルビット線柱が残る。ｘ方向における柱間のスペースは誘電体材料で埋められて構造の頂部まで逆戻りして平坦化される。
【００９０】
第３の具体的な構造例が図１５で示され、ここで３つのプレーン１２１、１２３および１２５の小部分を示す。記憶蓄積素子Ｍzxyは同様に導電性スイッチング材料から形成される。これは第２の例の１つの変形例であって、図１５の記憶素子はそれぞれ底部電極の形状を取って垂直ローカルビット線（ＬＢＬ）と連絡する。図８の例の底部電極は、図１５に示されている層から抜けている。
【００９１】
図１５に示されている構造は、第２の例について前に記述したものと本質的に同じプロセスによって作られる。主な差異は、第２の例における底部電極への言及がこの第３の例ではスイッチング材料により取って代わられること、および第２の実施形態のスイッチング材料への言及がこの第３の実施形態では用いられていないことである。
【００９２】
図８の第２の構造例は、絶縁物または電気伝導体として堆積させられる任意のスイッチング材料に特に適している。図１５に示されている第３の構造例は主に、電気伝導体（相変化材料、カーボン材料、カーボンナノチューブおよび類似の材料）として堆積させられるスイッチング材料に適する。スイッチング材料が２つのスタックの間の領域に広がらないようにスイッチング材料を孤立させることにより、スイッチング素子間の導電性短絡の可能性がなくされる。
【００９３】
リーク電流が減らされた実施形態
従来、メモリアレイの可変抵抗性素子を通って流れ得るリーク電流を減らすために一般的にメモリアレイの可変抵抗性素子と直列にダイオードが接続される。本願明細書に記述されている高度にコンパクトな３次元の再プログラム可能なメモリは、各記憶素子と直列のダイオードを必要としないアーキテクチャを有するが、リーク電流を少なく保つことができる。このことは、グローバルビット線のセットに選択的に結合される短いローカル垂直ビット線で可能である。このように、３次元メモリの構造は必然的に分割され、メッシュ内の個々の経路の間の結合は低減される。
【００９４】
３次元の再プログラム可能なメモリが電流のリークを減らせるアーキテクチャを有するとしても、リーク電流をさらに減らすことが望ましい。図５に関して前に記載したように、読み出し操作中に寄生電流が存在し、このような電流は２つの望ましくない効果を有する。第１に、寄生電流は電力消費が大きくなるという結果をもたらす。第２に、もっと深刻なことに、寄生電流は、感知されている記憶素子の感知経路に生じて、感知される電流の誤った読みを引き起こし得る。
【００９５】
図１６は、図１および図３に示されている３次元メモリの複数のプレーンにおける読み出しバイアス電圧と電流リークとを示す。図１６は、図１に示されているメモリの透視３次元図の一部分のｘ方向に沿う４つのプレーンの断面図である。図１は基板と２つのプレーンとを示しているが、図１６が１プレーンから他のプレーンへの電流リークの効果をより良く示すために基板と４つのプレーンとを示していることは明らかである。
【００９６】
図５と関連して記述した一般原理に従って、図１６の記憶素子２００の抵抗性状態が判定されるべきとき、バイアス電圧が記憶素子に印加されて記憶素子の素子電流ＩELEMENT が感知される。記憶素子２００はプレーン４上に存在し、ワード線２１０（Ｓｅｌ−ＷＬｉ）およびローカルビット線２２０（Ｓｅｌ−ＬＢＬｊ）を選択することによってアクセス可能である。例えば、バイアス電圧を印加するために、選択されたワード線２１０（Ｓｅｌ−ＷＬｉ）は０Ｖにセットされ、対応する選択されたローカルビット線２２０（Ｓｅｌ−ＬＢＬｊ）はセンスアンプ２４０により、オンにされた選択ゲート２２２を介して０．５Ｖなどの基準にセットされる。全てのプレーン内の他の全ての選択されていないワード線も基準０．５Ｖにセットされると共に全ての選択されていないローカルビット線も基準０．５Ｖにセットされると、センスアンプ２４０により感知される電流はちょうど記憶素子２００のＩELEMENT となり得る。
【００９７】
図１および図１６に示されているアーキテクチャでは、選択されていないローカルビット線（ＬＢＬｊ＋１、ＬＢＬｊ＋２・・・）および選択されたローカルビット線（Ｓｅｌ−ＬＢＬｊ）の全てがセンスアンプ２４０への同じグローバルビット線２５０（ＧＢＬｉ）を共有する。記憶素子２００の感知中、選択されていないローカルビット線は、ローカルビット線のそれぞれの、ゲート２３２などの選択ゲートをオフにされることによってセンスアンプ２４０から絶縁させられ得るにすぎない。このように、選択されていないローカルビット線は、浮いたままにされ、０．５Ｖとなっている隣接ノードによって基準０．５Ｖに結合し得る。しかし、隣接ノードは正確に基準０．５Ｖになっているわけではない。それは、各ワード線（図１６の平面に対して垂直）に有限の抵抗が存在することに起因し、その結果として、ワード線の０．５Ｖが印加される一端から離れるに連れて累進的に電圧が降下する。そのため、結局、浮いている隣接する選択されていないローカルビット線が基準０．５Ｖから僅かに異なる電圧に結合するという結果となる。この場合、図１６に破流線により示されているように、選択されているローカルビット線と選択されていないローカルビット線との間にリーク電流が存在し得る。このとき、感知される電流は、ちょうどＩELEMENT である代わりにＩELEMENT ＋リーク電流である。この問題は、ワード線の長さおよび抵抗率が増大するに連れて悪化する。
【００９８】
二重グローバルビット線アーキテクチャ
本発明の１つの態様に従って、３次元メモリは、ｘ方向、ｙ方向およびｚ方向を有する直交座標により画定される、ｚ方向に積み重ねられた複数の平行なプレーンを伴う３次元パターンを成して配列された記憶素子を含む。各プレーン内の記憶素子は、複数のワード線および複数のグローバルビット線と直列のローカルビット線によりアクセスされる。その複数のローカルビット線は、複数のプレーンをｚ方向に貫通し、ｘ方向の行およびｙ方向の列の２次元矩形アレイを成して配列される。各プレーン内の複数のワード線は、個々のプレーンにおいて、ｘ方向に延び、ｙ方向に複数のローカルビット線の間で間隔を置いて複数のローカルビット線から分離されている。不揮発性の再プログラム可能な記憶素子は、ワード線とローカルビット線との交差箇所の近くに位置してワード線およびローカルビット線によりアクセス可能であり、１つの共通ワード線と１行のローカルビット線とによって１グループの記憶素子が並行してアクセス可能である。３次元メモリは、さらに、ｙ方向のローカルビット線の列の中の偶数ローカルビット線および奇数ローカルビット線にそれぞれサービスする２つのグローバルビット線を有する二重グローバルビット線アーキテクチャを含む。このアーキテクチャは、１つのグローバルビット線が選択されたローカルビット線にアクセスするためにセンスアンプにより使用され、他方のグローバルビット線がｙ方向において選択されたローカルビット線に隣接する選択されていないローカルビット線にアクセスするために使用されることを可能にする。このようにして、隣接するビット線間のリーク電流をなくするために、選択されていないローカル線は選択されているローカルビット線の基準電圧と正確に同じ基準電圧にセットされ得る。
【００９９】
図１７は、ローカルビット線のセットへのアクセスを改善するために二重グローバルビット線アーキテクチャを有する３次元メモリを示す。３次元メモリ１０’のアーキテクチャは、そのようなメモリの一部分の等価回路の形で概略的にかつ一般的に示されている。これは、前に要約した３次元アレイの１つの具体例である。参考のために標準的な３次元直交座標系１１が使用され、ベクトルｘ、ｙおよびｚの各々の方向は好ましくは他の２つと直交し、ｚ方向に積み重ねられた複数の平行なプレーンを有する。ローカルビット線は、ｚ方向に、垂直に延び、ｘ（行）方向およびｙ（列）方向に規則的な２次元アレイを形成する。
【０１００】
記憶蓄積素子Ｍzxy は、基板１３の上でｚ方向に異なる距離に位置する複数のプレーンに形成される。図１７に２つのプレーン１および２が示されているが、４、６またはそれ以上などの通例もっと多くのプレーンが存在し得る。距離ｚのところにある各プレーンにおいて、ワード線ＷＬzyは、ｘ方向に延び、ローカルビット線（ＬＢＬxy）の間でｙ方向に間隔を置いている。各プレーンのローカルビット線ＬＢＬxyの各行は、１対のワード線ＷＬzyおよびＷＬzy+1により挟まれている。ローカルビット線とワード線との間の個々の交差箇所は各プレーンにおいてローカルビット線がプレーンを横切る場所に存在する。個々の記憶蓄積素子Ｍzxy は、これらの個々の交差箇所に隣接して１つのローカルビット線ＬＢＬxyと１つのワード線ＷＬzyとの間に接続されている。従って、個々の記憶素子Ｍzxy は、その記憶素子がその間に接続されているローカルビット線ＬＢＬxyとワード線ＷＬzyとに適切な電圧を置くことによってアドレス指定可能である。電圧は、記憶素子の状態を現在の状態から所望の新しい状態に変化させるために必要な電気的刺激を提供するように選択される。これらの電圧のレベル、持続時間および他の特性は、記憶素子のために用いられる材料に依存する。
【０１０１】
３次元メモリセル構造の各「プレーン」は、通例少なくとも２つの層（１つはその中に導電性ワード線ＷＬzyが位置する層、もう１つはプレーンを互いから電気的に絶縁させる誘電体材料の層）から形成される。例えば、記憶素子Ｍzxyの構造に依存して、各プレーン内にさらなる層も存在し得る。プレーンは半導体基板上で互いの上に積み重ねられ、ローカルビット線ＬＢＬxyは、ローカルビット線が貫通する各プレーンの蓄積素子Ｍzxyと接続される。
【０１０２】
本質的に、図１７に示されている３次元メモリ１０’は、二重のグローバルビット線を有するグローバルビット線の構造を除いて図１に示されている３次元メモリ１０と同様である。
【０１０３】
内部の記憶素子を外部のデータ回路と選択的に接続するための回路は好ましくは半導体基板１３内に形成される。この具体例では、選択デバイスまたはスイッチングデバイスＱxyの２次元アレイが利用され、ここでｘはｘ方向におけるデバイスの相対的位置を与え、ｙはｙ方向におけるデバイスの相対的位置を与える。個々のデバイスＱxyは、例として、選択ゲートまたは選択トランジスタであり得る。
【０１０４】
１対のグローバルビット線（ＧＢＬxA、ＧＢＬxB）は、ｙ方向に延び、下付き添え字で示されるｘ方向における相対的位置を有する。個々のデバイスＱxyは、各々ローカルビット線を１つのグローバルビット線に結合させる。本質的に、行内の各ローカルビット線は対応する対のグローバルビット線のうちの１つと結合可能である。ローカルビット線の列に沿って、偶数ローカルビット線は対応する対のグローバルビット線のうちの第１のものに結合可能であり、奇数ローカルビット線は対応する対のグローバルビット線のうちの第２のものに結合可能である。
【０１０５】
従って、おおよそｘ’位置にある１対のグローバルビット線（ＧＢＬx'A 、ＧＢＬx'B ）は、ｘ’位置にあってｙ方向に沿っているローカルビット線（ＬＢＬx'y ）が対のグローバルビット線（ＧＢＬx'A 、ＧＢＬx'B ）に代わる代わるに結合可能であるように、選択デバイスＱのソースまたはドレインと個別に接続可能である。例えば、ｘ＝１位置にあるｙ方向の列に沿う奇数ローカルビット線（ＬＢＬ11、ＬＢＬ13・・・）はそれぞれ選択デバイス（Ｑ11、Ｑ13・・・）を介してｘ＝１にある対のグローバルビット線のうちの第１のものＧＢＬ1Aに結合可能である。同様に、ｘ＝１位置にある同じ列に沿う偶数ローカルビット線（ＬＢＬ12、ＬＢＬ14・・・）はそれぞれ選択デバイス（Ｑ12、Ｑ14・・・）を介してｘ＝１にある対のグローバルビット線のうちの第２のものＧＢＬ1Bに結合可能である。
【０１０６】
読み出し中に、さらに通例プログラミング中にも、各グローバルビット線は、通例、オンにされた対応する選択デバイスを通してアクセスすることにより１つのローカルビット線に結合される。このようにして、センスアンプは、その結合されたグローバルビット線を介してローカルビット線にアクセスすることができる。
【０１０７】
１セット（この例では、１行と称される）のローカルビット線を対応するセットのグローバルビット線と接続するために、コントロールゲート線ＳＧy がｘ方向に延び、ｙ方向に共通の位置を有する単一の行の選択デバイスＱxyの制御端子（ゲート）に接続する。このようにして、１セットまたはページの記憶素子が並行してアクセスされ得る。従って、選択デバイスＱxyは、自分が接続されている選択デバイスをオンにする電圧をどのコントロールゲート線ＳＧy が受け取るかにより、一度に（ｙ方向に同じ位置を有する）ｘ方向の１行のローカルビット線（ＬＢＬxy）をグローバルビット線のうちの対応するものに接続する。二重グローバルビット線アーキテクチャでは、おおよそ各ｘ位置に１対のグローバルビット線がある。ｘ方向に沿う１行のローカルビット線が各対の対応するグローバルビット線のうちの第１のものに結合可能であるとすれば、ｙ方向に沿って隣接する行のローカルビット線は各対の対応するグローバルビット線のうちの第２のものに結合可能であり得る。例えば、ｘ方向に沿う行のローカルビット線（ＬＢＬ11、ＬＢＬ21、ＬＢＬ31・・・）は、コントロールゲート線ＳＧ1 を介して選択デバイス（Ｑ11、Ｑ21、Ｑ31・・・）をオンにすることにより各対の対応するグローバルビット線のうちの第１のもの（ＧＢＬ1A、ＧＢＬ2A、ＧＢＬ3A、・・・）に結合される。ｙ方向に沿って、ｘ方向に沿う隣接する行のローカルビット線（ＬＢＬ12、ＬＢＬ22、ＬＢＬ32・・・）は、コントロールゲート線ＳＧ2 を介して選択デバイス（Ｑ12、Ｑ22、Ｑ32・・・）をオンにすることによって各対の対応するグローバルビット線のうちの第２のもの（ＧＢＬ1B、ＧＢＬ2B、ＧＢＬ3B・・・）に結合される。同様に、次の隣接する行のローカルビット線（ＬＢＬ13、ＬＢＬ23、ＬＢＬ33・・・）は、各対のうちの第１のものおよび第２のものの間で交互して各対の対応するグローバルビット線のうちの第１のもの（ＧＢＬ1A、ＧＢＬ2A、ＧＢＬ3A・・・）に結合される。
【０１０８】
各対の対応するグローバルビット線のうちの異なるものを用いて１行のローカルビット線と隣接する行とにアクセスすることにより、その行と隣接する行とのローカルビット線は同時に独立してアクセスされ得る。これは、行とそれに隣接する行とのローカルビット線が同じ対応するグローバルビット線を共有する図１に示されている単一グローバルビット線アーキテクチャの場合とは対照的である。
【０１０９】
図１６と関連して論じられたように、電流リークをなくすために隣接するビット線が独立して基準電圧にセットされ得なければ、隣接する行に起因するリーク電流は充分に制御されない。
【０１１０】
図１８は、図１７の二重グローバル線アーキテクチャの３次元アレイにおけるリーク電流の消去を示す。リーク電流についての分析は、図１６に関して記述した分析と同様である。しかし、二重グローバルビット線アーキテクチャでは、選択されたローカルビット線２２０（Ｓｅｌ−ＬＢＬｊ）は、基準電圧（例えば、０．５Ｖ）に保たれているグローバルビット線の対のうちの第１のものＧＢＬiAを介して記憶素子２００がセンスアンプ２４０により感知されることを可能にする。同時に、隣接するローカルビット線２３０は、グローバルビット線の対のうちの第２のものＧＢＬiBにより独立してアクセスされ得る。これは、隣接するローカルビット線２３０が同じ基準電圧にセットされることを可能にする。選択されたローカルビット線２２０と、これに隣接するローカルビット線（ｙ方向に沿って）との両方が同じ基準電圧であるので、互いに隣接するこれら２つのローカルビット線の間にはリーク電流はない。
【０１１１】
二重グローバルビット線アーキテクチャは、図１に示されているアーキテクチャと比べてメモリアレイ内のグローバルビット線の数を２倍にする。しかし、この不利益は、記憶素子間のリーク電流がより少ないメモリアレイを提供することによってオフセットされる。
【０１１２】
片側ワード線アーキテクチャ
本発明の他の１つの態様に従って、３次元メモリはｘ方向、ｙ方向およびｚ方向を有する直交座標により画定される、ｚ方向に積み重ねられた複数の平行なプレーンを伴う３次元パターンを成して配列された記憶素子を含む。各プレーン内の記憶素子は、複数のワード線および複数のグローバルビット線と直列のローカルビット線によりアクセスされる。その複数のローカルビット線は、複数のプレーンをｚ方向に貫通し、ｘ方向の行およびｙ方向の列の２次元矩形アレイを成して配列される。各プレーン内の複数のワード線は個々のプレーンにおいて、ｘ方向に延び、ｙ方向に複数のローカルビット線の間で間隔を置いて複数のローカルビット線から分離されている。不揮発性の再プログラム可能な記憶素子は、ワード線とローカルビット線との交差箇所の近くに位置してワード線およびローカルビット線によりアクセス可能であり、１つの共通ワード線と１行のローカルビット線とによって１グループの記憶素子が並行してアクセス可能である。３次元メモリは、各ワード線がもっぱら１行の記憶素子だけに接続される片側ワード線アーキテクチャを有する。これは、２行の記憶素子間で１つのワード線を共有してアレイ内の記憶素子をワード線を横断して結合する代わりに、記憶素子の各行のために１つのワード線を設けることによって成し遂げられる。記憶素子の行は対応する行のローカルビット線によってもアクセスされるけれども、その行のローカルビット線のための、ワード線を越える結合の延長はない。
【０１１３】
両側ワード線アーキテクチャは、各ワード線が２つの対応する行のローカルビット線と関連する記憶素子の２つの隣接する行、すなわちワード線の一方の側に沿う１つの隣接する行および他方の側に沿う他の１つの隣接する行に接続されると前に記述した。例えば、図１および図３に示されているように、ワード線ＷＬ12は、一方の側において、ローカルビット線（ＬＢＬ12、ＬＢＬ22、ＬＢＬ32・・・）とそれぞれ関連する記憶素子（Ｍ114 、Ｍ124 、Ｍ134 ・・・）の第１の行（またはページ）に接続され、他の１つの側において、ローカルビット線（ＬＢＬ13、ＬＢＬ23、ＬＢＬ33・・・）とそれぞれ関連する記憶素子（Ｍ115 、Ｍ125 、Ｍ135 ・・・）の第２の行（またはページ）に接続されている。
【０１１４】
図１９は、片側ワード線アーキテクチャを概略的に示す。各ワード線は、一方の側だけで１行のローカルビット線と関連する記憶素子の隣接する行に接続されている。
【０１１５】
図１に示されている両側ワード線アーキテクチャを有する３次元メモリアレイは、アレイのエッジにあるワード線を除く各ワード線が１対のワード線に取って代わられる片側ワード線アーキテクチャに改変され得る。このように、各ワード線はもっぱら１行の記憶素子に接続される。従って、図１に示されているワード線ＷＬ12は、図１９ではワード線ＷＬ13およびＷＬ14により取って代わられる。ＷＬ13は記憶素子（Ｍ114 、Ｍ124 、Ｍ134 ・・・）の１つの行に接続され、ＷＬ14は記憶素子（Ｍ115 、Ｍ125 、Ｍ135 ・・・）の１つの行に接続されていることが分かる。前に記述したように、記憶素子の１つの行は、並行して読み出されるかまたは書き込まれる１つのページを構成する。
【０１１６】
図２０は、片側ワード線アーキテクチャを有する３次元アレイの１つのプレーンおよび基板を示す。図３の両側ワード線アーキテクチャから進んで、同様に、図３のＷＬ12は図２０では対ＷＬ13、ＷＬ14により取って代わられる等々である。図３では、代表的な両側ワード線（例えば、ＷＬ12）は２行の記憶素子（ワード線の両側にある）に接続される。図２０では、各片側ワード線（例えば、ＷＬ13）は１行の記憶素子だけに接続される。
【０１１７】
図２０は、さらに、同じ行のローカルビット線（例えば、ＬＢＬ12、ＬＢＬ22、ＬＢＬ32・・・）を共有する２行の記憶素子（Ｍ113 、Ｍ123 、Ｍ133 ・・・）および（Ｍ114 、Ｍ124 、Ｍ134 ・・・）により画定される１単位として消去可能である記憶素子の最小ブロックも示す。
【０１１８】
図２１は、図１９および図２０の片側ワード線アーキテクチャの３次元アレイにおけるリーク電流の消去を示す。リーク電流の分析は、図１６に関して記述した分析と同様である。しかし、片側ワード線アーキテクチャでは、選択されたローカルビット線２２０（Ｓｅｌ−ＬＢＬｊ）は、分離されているワード線２１０および２１２を横断して隣接するビット線２３０に結合されない。従って、隣接するローカルビット線間にリーク電流はなく、グローバルビット線２５０およびローカルビット線２２０を介するセンスアンプ２４０における感知電流は、ちょうど記憶素子の電流ＩELEMENT からのものである。
【０１１９】
片側ワード線アーキテクチャは、図１に示されているアーキテクチャと比べてメモリアレイ内のワード線の数を２倍にする。しかし、この不利益は、記憶素子間のリーク電流がより少ないメモリアレイを提供することによってオフセットされる。
【０１２０】
図２２は、図１９に示されている片側ワード線アーキテクチャを有する３次元アレイの一部分の等角図である。再び、図７に示されている両側ワード線アーキテクチャのための等角図と同様に、図２２は片側ワード線アーキテクチャのための実現形態の１つの具体例である。図７と比べての主な差異は、各ワード線が一方の側に１行の記憶素子に接続されていることである。前に説明したように、このアーキテクチャは、ｙ方向において複数のワード線を横断するビット線間結合を切り離すという利点を有する。
【０１２１】
３次元アレイは、最初に堆積させられたときに非導電性である記憶素子（ＮＶＭ）材料の使用に適するように構成されている。前に論じられたタイプの金属酸化物はこの特性を有する。図６に関して説明したように、材料の両側の電極の間に、これらの電極に置かれた適切な電圧に応答して、導電性フィラメントが形成される。これらの電極は、アレイ内のビット線およびワード線である。その材料は、その他の箇所では非導電性であるので、ワード線およびビット線のクロスポイントにある記憶素子を互いから絶縁させる必要はない。数個の記憶素子が材料の単一の連続的層により実現され、その層は、図２２の場合には、ｙ方向において垂直ビット線の両側に沿って垂直に向けられて全プレーンを貫通して上に延びるＮＶＭ材料のストリップである。図２２の構造の著しい利点は、１グループのプレーンにおいて全てのワード線とワード線の下の絶縁物のストリップとが単一のマスクの使用により同時に画定され、従って製造プロセスを大幅に簡略化することである。
【０１２２】
図２２を参照すると、３次元アレイの４つのプレーン１０１、１０３、１０５および１０７の小さな部分が示されている。図１９の等価回路の要素に対応する図２２のアレイの要素は、同じ参照番号により特定されている。図２２が図１９の２つのプレーン１および２の他にプレーンの上の２つのさらなるプレーンを示していることに留意するべきである。プレーンの全てがワード線、誘電体および記憶蓄積素子（ＮＶＭ）材料の同じ水平パターンを有する。各プレーンにおいて、金属ワード線（ＷＬ）はｘ方向に延び、ｙ方向に間隔を置いている。各プレーンは、プレーンのワード線をプレーンの下のプレーンのワード線から、あるいはプレーン１０１の場合にはプレーンの下の基板回路コンポーネントのワード線から絶縁させる絶縁誘電体の層を含む。垂直ｚ方向に延びてｘ−ｙ方向に規則的なアレイを形成する一団の金属ローカルビット線（ＬＢＬ）「柱」が各プレーンを貫通して延びている。
【０１２３】
各ビット線柱は、基板内に形成された選択デバイス（Ｑxy）を通して、柱の間隔と同じピッチでｙ方向に延びるシリコン基板内の１セットのグローバルビット線（ＧＢＬ）のうちの１つに接続され、選択デバイスのゲートは、同様に基板内に形成された、ｘ方向に延びる選択ゲート線（ＳＧ）により駆動される。スイッチングデバイスＱxyは、在来のＣＭＯＳトランジスタ（または垂直ｎｐｎトランジスタ）であり得て、他の在来回路を形成するために使用されるプロセスと同じプロセスを用いて製造され得る。ＭＯＳトランジスタの代わりにｎｐｎトランジスタを用いる場合には、選択ゲート（ＳＧ）線の代わりにｘ方向に延びるベース接点電極線が用いられる。センスアンプ、入出力（Ｉ／Ｏ）回路、制御回路、および他の所要の周辺回路も基板内に製造されるけれども図２２には示されていない。ｘ方向のローカルビット線柱の各行のために１つの選択ゲート線（ＳＧ）があり、個々の各ローカルビット線（ＬＢＬ）のために１つの選択デバイス（Ｑ）がある。
【０１２４】
不揮発性記憶素子（ＮＶＭ）材料の各垂直ストリップは、垂直ローカルビット線（ＬＢＬ）と、全てのプレーンに垂直に積み重ねられた複数のワード線（ＷＬ）との間に挟まれている。好ましくは、ＮＶＭ材料はｘ方向においてローカルビット線（ＬＢＬ）の間に存在する。記憶蓄積素子（Ｍ）は、ワード線（ＷＬ）およびローカルビット線（ＬＢＬ）の各交差箇所に位置する。記憶蓄積素子材料について前に記述した金属酸化物の場合、交差するローカルビット線（ＬＢＬ）およびワード線（ＷＬ）の間のＮＶＭ材料の小さな領域が、それらの交差する線に印加された適切な電圧により制御可能に交互に導電性（セット）状態と非導電性（リセット）状態とにされる。
【０１２５】
ＬＢＬとプレーン間の誘電体との間に寄生ＮＶＭ素子が形成されることもある。誘電体ストリップの厚さをＮＶＭ材料層の厚さ（すなわち、ローカルビット線およびワード線の間の間隔）と比べて大きく選択することにより、同じ垂直ワード線スタック内のワード線間の異なる電圧によって生じる電界は、寄生素子が有意な量の電流を決して伝導しないように充分に小さくされ得る。同様に、他の実施形態では、隣接するＬＢＬ間の操作電圧がプログラミングしきい値より低ければ、隣接するローカルビット線間の位置に非導電性ＮＶＭ材料が残されてもよい。
【０１２６】
片側ワード線アーキテクチャは、両側のものと比べてメモリアレイ内のワード線の数をほとんど２倍にする。この不利益は、記憶素子間のリーク電流がより少ない、さらに多く分割されたメモリアレイを提供することによりオフセットされる。
【０１２７】
代表的な実施形態を好ましくは直交軸を有する３次元座標系を用いて記述したけれども、ローカルビット線ＬＢＬ、ワード線ＷＬおよびグローバルビット線ＧＢＬが９０度以外の角度で交差する他の実施形態も可能であり、熟慮される。
【０１２８】
垂直ビット線および横方向に整列したアクティブな素子を有する読み出し／書き込み素子の３次元アレイ
消去済み状態から出発してプログラムされなければならない電荷蓄積素子を有するメモリデバイスとは違って、前に記載した可変抵抗性記憶素子は、所与の状態から出発せずに記憶素子のどの状態にも書き込まれ得る。それゆえ、可変抵抗性記憶素子は、電荷蓄積型の読み出し／消去／プログラムメモリと比べて、読み出し／書き込み（Ｒ／Ｗ）メモリと称される。従って、前に言及した抵抗性記憶素子はＲ／Ｗ記憶素子またはＲ／Ｗ素子としても知られている。このようなＲ／Ｗ素子の３次元アレイは、３次元相互接続抵抗性メッシュと見なされ得る。
【０１２９】
前に記載したように、従来、抵抗性メッシュ内のリーク電流を減らすために３次元メモリアレイのＲ／Ｗ素子と直列にダイオードが一般的に接続される。ワード線とビット線との間の各交差箇所を横断して、直列に積み重ねられたダイオードを伴うＲ／Ｗ素子（前にＮＶＭとも称された）が配置される。ダイオードのサイズはＮＶＭと比べて一般的に遥かに大きい。従って、ダイオードはＮＶＭより上に１つの層を形成し、メモリの厚さを著しく大きくする。
【０１３０】
図１および図７に関連して前に記載した相対的に短い垂直ビット線を有する３次元アレイは、抵抗性メッシュのインターコネクティビティ、従ってリークを限定するために役立つ。
【０１３１】
さらに、図１９に関連して前に記載した３次元アレイのための片側ワード線アーキテクチャも、抵抗性メッシュを分割してインターコネクティビティおよびリークをさらに減らすために役立つ。
【０１３２】
Ｒ／Ｗ素子の材料および特性に依存して、リークの減少は、全てのＲ／Ｗ素子と直列のダイオードを廃止することのできる実現可能な３次元アレイを可能にする。少なくとも、短いビット線および片側ワード線によりもたらされるリークの減少は、実現可能な３次元アレイが各Ｒ／Ｗ素子と直列の決して理想的ではないダイオード（あるいは「ひどいダイオード」と見なされ得るもの）を採用することを可能にする。
【０１３３】
本発明の１つの態様に従って、垂直方向に向けられたビット線がＲ／Ｗ素子の２次元アレイの複数の層にサービスし、各層においてワード線が水平方向あるいは横方向に延びて、ダイオードと直列の各Ｒ／Ｗ素子は交差箇所でワード線とビット線との間に横方向に形成される。ダイオードとＲ／Ｗ記憶素子とを水平方向あるいは横方向に整列させることにより、ワード線の各層の厚さは大きくされない。さらに、ダイオードはビット線構造の一部として形成されるかまたは組み込まれ、これによりダイオードのためにさらなるスペースを使わずにダイオードを設ける。
【０１３４】
本発明の他の１つの態様に従って、３次元アレイは、Ｒ／Ｗ素子およびダイオードが従来技術の場合のように垂直に１層ずつ形成されるのではなくて全ての層で並行して横方向に形成されるプロセスによって形成される。これは、単純な多層構造を作り、ポータルを開くことによってその層状化層の断面を露出させ、その露出した層の各々の中に横方向に微細構造を形成することによって成し遂げられる。このプロセスは、ダイオードが含まれても含まれなくても有利である。
【０１３５】
ダイオードのようなアクティブなデバイスを形成することは高温プロセスである。前にメタライゼーションが起こるとすれば、金属は、その後の高温プロセスに耐えることができなければならない。それゆえ、アルミニウムおよび銅をその導電率および経済性が良好であるために使用することが妨げられるかもしれない。ワード線の抵抗の増大は、リーク問題を悪化させる可能性がある。
【０１３６】
このプロセスは、全ての層のための高温プロセスをまとめ、ワード線のためのメタライゼーションを高温プロセスの後に行うことを可能にする。
【０１３７】
図２３は、垂直ローカルビット線と水平に形成されたアクティブ記憶素子とダイオードとを有する好ましい３次元メモリ構造を示す。３次元メモリ構造は、ｘ−ｙ−ｚ座標系に関して定義される。ローカルビット線はｚ方向にあり、ワード線はｘ方向にあり、グローバル線はｙ方向にある。
【０１３８】
３次元構造は２つの部分を含むと考えられ得る。一般的にＦＥＯＬ（「（製造）ラインのフロントエンド」）と称されるベース部分は、選択デバイスまたはスイッチングデバイスＱｘｙなどのアクティブ素子がその上に形成される半導体基板によりサポートされる（図１および図７も参照）。グローバル線として役立つ一連の金属線と種々の金属接点パッドとがアクティブ素子の上に形成される。各選択デバイスＱｘｙは、金属線に接続されたソースとドレイン端子に接続されたドレインとを有する。このようにして、選択デバイスは、金属線とドレイン端子との間でスイッチとして機能する。前に記載したように、ｘ方向に沿って所与のｙについてのＱｘｙは、ｘ方向に沿って延びるポリラインの形の１つの共通のゲートを有する。例えば、Ｑ11、Ｑ21、Ｑ31・・・のｙ＝１についての共通ゲートで選択信号ＳＧ１がアサートされると、ｘ＝１、２、３・・・に沿うドレイン端子はグローバル線ＧＢＬ1 、ＧＢＬ2 、ＧＢＬ3 ・・・にそれぞれ接続される。後に見られるように、ドレイン端子は接点パッド３１０を介してそれぞれのローカルビット線またはワード線に接続される。
【０１３９】
ベース部分より上の第２の部分はＢＥＯＬ（「（製造）ラインのバックエンド」）と称される。ＢＥＯＬは、Ｒ／Ｗ材料、ワード線および垂直ローカルビット線の複数の層が形成される場所である。ローカルビット線は、ＦＥＯＬ部分のそれぞれの接点パッドに接続される。大ざっぱに、ｚ方向の複数のローカルビット線３３０は１セットの接点３１０に接続されている。ｚ方向に沿って、記憶素子層のスタックが形成される。各層において１対のワード線３４０が１セットのローカルビット線３３０を両側から囲む。例えば、ローカルビット線（ＬＢＬ11、ＬＢＬ21、ＬＢＬ31・・・）のセットは、層１においてはワード線（ＷＬ10、ＷＬ11）により、層２においては（ＷＬ20、ＷＬ21）により・・・囲まれる。
【０１４０】
ビット線３３０は、好ましくはＰ＋ポリシリコンから形成される。ビット線の、ビット線がワード線に隣接する領域において、領域３３２はＮ＋ドーピングでドープされる。このようにして、ビット線３３０がワード線３４０に隣接するときの各領域にダイオード３３６が形成される。各ワード線３４０とダイオード３３６との間にＲ／Ｗ記憶素子３４６が形成される。好ましい実施形態では、抵抗性記憶素子３４６は、ワード線３４０の隣のＴｉ層３４４と、これに続くＨｆＯｘ層３４２とにより形成される。３次元構造の頂部層は窒化物層３５０を被されている。このように、Ｒ／Ｗ素子３４２および３４４ならびにダイオード３３２および３３０の種々の層が、ｘ方向に沿って（例えば、ＬＢＬ11、ＬＢＬ21、ＬＢＬ31・・・）各垂直ローカルビット線３３０の回りに、層が一方の側ではそれぞれのビット線３３０に結合され、他方の側では爾後に形成されるそれぞれのワード線ＷＬ３４０（例えば、ＷＬ10、ＷＬ20、ＷＬ30・・・）に結合されるように形成される。ｘ方向に沿うビット線３３０（ＬＢＬ11、ＬＢＬ21、ＬＢＬ31・・・）の同じセットの他の１つの側に同様のＲ／Ｗ素子およびダイオードが形成されて、同様にそれぞれのワード線（ＷＬ11、ＷＬ21、ＷＬ31・・・）に接続される。
【０１４１】
ＢＥＯＬ部分の他の箇所は、酸化物３２０のような誘電体により埋められる。このようにして、各Ｒ／Ｗ素子と素子のそれぞれのビット線との間の直列のダイオードを除いて、図１９に概略的に示されているアレイと同様の３次元Ｒ／Ｗアレイが形成される。
【０１４２】
図２４Ａは、交差箇所でワード線とビット線との対の間に形成されたＲ／Ｗ素子およびダイオードをより詳しく示す。一実施形態では、Ｒ／Ｗ記憶素子３４６はＴｉ層３４４およびＨｆＯｘ層３４２で形成される。Ｔｉ層はワード線３４０と電気的に接触し、ＨｆＯｘ層３４２はダイオード３３６と電気的に接触している。ビット線３３０は一般的にＰ＋ポリシリコンとしてドープされる。しかし、ビット線は、ワード線３４０のようなワード線との交差箇所がある領域３３２においてＮ＋として逆ドープされる。その結果として生じるＰＮジャンクションは、事実上、ワード線３４０とローカルビット線３３０との間にＲ／Ｗ素子３４６と直列に配置されるダイオード３３６を形成する。
【０１４３】
図２４Ｂは、各交差箇所のワード線３４０とローカルビット線３３０との間の直列のＲ／Ｗ記憶素子３４６とダイオード３３６との等価回路を概略的に示す。
【０１４４】
図２３に、さらに図２４Ａおよび図２４Ｂに示されている３次元メモリ構造は、各記憶素子が隣接するローカルビット線への電流リークを減らすためのダイオード絶縁物を有する３次元メモリを実現するという利点を有する。ダイオードがｚ方向において各記憶素子の上に形成される従来技術の構造とは違って、記憶素子３４６が水平（ｘ方向）に向けられているので、各ダイオードは、ローカルビット線の１つの領域として形成され、これにより追加スペースを取らない。
【０１４５】
図２５Ａ〜図２５Ｆは、種々の処理段階にある図２３に示されている３次元メモリのＢＥＯＬ（頂部）部分の形成を示す。
図２５Ａは、ＦＥＯＬベース層の上に形成される多層構造としてのＢＥＯＬ部分の形成を示す。全体構造は酸化物層３２０および犠牲材料層３２２の複数の交互する層のサンドイッチとして形成される。ドープされていないポリシリコンはエッチングにより容易に除去されて他の構造により取って代わられることができるので、好ましくは犠牲層３２２を形成するためにドープされていないポリシリコンが使用される。ＦＥＯＬベース層は、前に記載したようにそれぞれのグローバル線とドレイン端子との間でスイッチングするスイッチングデバイスＱｘｙと共に形成される。好ましくはＷまたはＴｉＮの金属パッドが、接続部を作るために各ドレイン端子上に形成される。金属パッドに酸化物の層３２０が続く。その後、酸化物の層は金属パッドの層と同じ高さにされるべく平坦化される。その後、ドープされていないポリシリコン３２２および酸化物３２０の交互の層のサンドイッチが敷設される。サンドイッチに保護窒化物層３５０が被される。好ましい実施形態では、窒化物層の上に他の１つの酸化物犠牲層も堆積させられる。
【０１４６】
図２５Ｂは、図２５Ａの３次元構造において複数のローカルビット線３３０がそこに形成されるべきトレンチの形成を示す。本質的に、ローカルビット線がそこに形成されるトレンチを形成するために３次元構造においてｘ方向に延びる垂直トレンチが後にエッチング除去され得るようにハードマスク（「ＨＭ」）堆積およびリソグラフィが用意される。トレンチは、接点パッドと接触するローカルビット線が形成されるように、ｘ方向に接点パッドと並べられる。
【０１４７】
図２５Ｃは、図２５Ｂのトレンチ内のローカルビット線の形成を示す。ＨＭ除去後に、ＢＯＥ（「緩衝酸化物エッチング (buffered oxide etch)」）は構造をクリーニングして窒化物層を頂部層として露出させるのに役立つ。その後、トレンチをＰ＋ポリで埋めることによりローカルビット線３３０が形成される（ｘ方向に沿うスラブの形で）。Ｐ＋ポリは、その後、平坦化される。
【０１４８】
図２５Ｄは、層状化された３次元構造に横からアクセスするためのポータルの形成を示す。これは、各層内のＲ／Ｗ素子、ダイオードおよびワード線などの構造物が全ての層で並行して形成されることを可能にする。これは、ＨＭ堆積と、それに続くリソグラフィおよびエッチングにより成し遂げられる。
【０１４９】
図２５Ｅは、各層に構造物を形成するための窪んだスペースの形成を示す。全ての層のための窪んだスペースが並行して作られる。これは、ＫＯＨウェットエッチングと、それに続く、ドープされていないポリをちょうどローカルビット線の柱のところまで選択的に除去する第２の等方性凹所エッチングとにより成し遂げられる。
その後、ローカルビット線のスラブの露出したバンドは気相ドーピングプロセスによってＮ＋で逆ドープされる。これは、ローカルビット線の露出した表面の真下にＰＮジャンクションを作る。
他の１つの実施形態では、ローカルビット線はＮ＋ポリシリコンで形成される。その後、Ｐ＋拡散によりダイオードが作られる。
ダイオードが実現されない他の１つの実施形態では、Ｎ＋ドーピングは省かれる。その場合には、ローカルビット線は金属で形成され得る。
【０１５０】
図２５Ｆは、全ての窪んだスペースの各々のためのＲ／Ｗ層およびそれに続くワード線の形成を示す。窪んだスペースは、始めにＢＯＥ（緩衝酸化物エッチング）エッチングされる。その後、Ｒ／Ｗ材料が、第１の層３４２（例えば、ＨＦＯｘ）の原子層堆積により形成される。その次に、化学蒸着によって第２の層３４４（例えば、Ｔｉ（チタン））が堆積させられる。
【０１５１】
次に、ワード線３４０が形成され得る。図２５Ｅに示されているようにダイオードのアクティブ素子３３２、３３０を形成する高温プロセスが全て完了しているので、メタライゼーションは、爾後の高温劣化を顧慮せずに、それの導電率に関して最適化され得る。例えば、アルミニウムまたは銅が堆積させられ得る。他の実施形態では、化学蒸着によるＴｉＮの薄い層およびそれに続くＷ（チタン）のバルク層などの高温金属も考えられる。種々の堆積からの余分はエッチバックされ得る。
【０１５２】
図２５Ｇは、始めにｘ方向に沿ってローカルビット線スラブの複数の部分を除去することによる個々のローカルビット線柱の形成を示す。生じたボイドは、その後、図２３に示されているように酸化物３２０で埋められる。上面は化学的研磨および機械的研磨により平坦化される。
【０１５３】
図２６Ａ〜２６Ｂは、図２３に示されている３次元メモリのワード線３４０にアクセスするための金属線および接点の形成を示す。本質的に、ワード線は、３次元メモリ構造の頂部または底部から接点によりアクセスされる。各ワード線は、垂直ライザーカラム３１４により３次元メモリ構造の表面で金属線に接続される。
【０１５４】
図２６Ａは、異なる層においてオフセットを提供するために３次元構造がひな壇状にされることを示す。異なる層をひな段状にすることにより、各層のワード線は、頂部からのワード線のライザーカラムのための遮るもののない経路を持つことになる。好ましくは、アクセスはワード線の端部にある。例えば、１つの端から全ワード線にアクセスするのと比べて表面の金属線の密度が半分になるようにひな壇はｘ方向に沿って３次元構造の両端に形成される。ひな壇化してワード線の各層のために遮るもののない眺望を作った後、ひな壇化中に除去されたボリュームは酸化物で再び埋められて平坦化される。
【０１５５】
図２６Ｂは、ライザーカラムによりそれぞれのワード線に接続する表面金属線の形成を示す。ライザーカラムのための道を開けるためにひな壇層の各々の頂部からライザーカラムのためのスペースがエッチング除去される。生じたボイドは、その後、ワード線を３次元構造の上面に接続するライザーカラム３１４で埋められる。
一実施形態では、ライザーカラム３１４は、その後、上面に形成された金属線３１２により接続され得る。
次の欄でより詳しく記述する本発明の他の１つの態様に従って、ワード線は、図２２に示されているグローバルビット線など、グローバルビット線のうちのいくつかを介してアクセスされる。
【０１５６】
図２７は、図２２に示されているグローバルビット線のうちのいくつかをグローバルワード線として動作するように割り当てるなどして、ワード線が３次元構造のベース部分にある金属ワイヤによりアクセスされる他の１つの実施形態を示す。一実施形態では、ワード線への接続は、図２６Ａおよび図２６Ｂの場合と同じく３次元構造の頂部の金属線のところに持ってこられる。接続ブリッジとして役立つ金属線が頂部にあれば、第２のカラムライザー３１６は接点パッド３１０のうちの１つを介して適切なグローバルワード線と連絡するように下へ穿孔する。第２のライザーカラム３１６を形成するために、３次元構造の頂部からカラムが空にされ、その後に金属などの導電性材料で埋められる。その後、接続ブリッジとして役立つ頂部の金属線３１２が形成される。
【０１５７】
垂直ビット線および水平ワード線の効率的デコーディング
本発明の他の１つの態様に従って、ｘ−ｙ平面内のＲ／Ｗ素子の２次元アレイの複数の層を有する３次元メモリは、各層の中のワード線と、全ての層に共通のｚ方向の垂直ローカル線のアレイとによりアクセス可能である。ｙ方向に沿う複数の金属線が３次元メモリのベース部分または上面に設けられる。金属線の第１のセットは、選択されたグループの垂直ローカルビット線として動作する第１のセットの垂直ローカル線へのアクセスを可能にするようにスイッチング可能に接続される。金属線の第２のセットは、それぞれの層内の選択されたワード線に接続された第２のセットの垂直ローカル線へのアクセスを可能にするようにスイッチング可能に接続される。
【０１５８】
金属線のセットは、ローカルビット線およびワード線の選択されたセットのためのグローバルアクセス線として役立つ。ローカルビット線およびワード線の選択されたセットへの金属線のセットのスイッチングは、３次元メモリのベース部分にあるスイッチングトランジスタのセットにより成し遂げられる。金属線が３次元メモリの上面に位置するならば、ライザーカラムのセットがスイッチングトランジスタから金属線への接続を提供する。
【０１５９】
前に記載したように、３次元メモリアレイはベース層（ＦＥＯＬ）部分と、複数層記憶素子プレーンを有する他の１つの部分（ＢＥＯＬ）とを有する。図１、図７および図２２と関連して前に記載した実施形態では、グローバルビット線として作用する金属線のセットが３次元構造のベース部分（ＦＥＯＬ）に形成される。
【０１６０】
本発明では、セット中の全ての金属線がローカルビット線をデコーディングするために使用されるわけではない。同様に、アレイ内の全てのローカル垂直線がローカルビット線として使用されるわけではない。代わりに、金属線のうちのいくつかおよびローカル垂直線のうちのいくつかは、各層から２つずつの、選択されたワード線のセットをデコーディングするために取っておかれる。この方式は、高度にスケーラブルなデコーディングアーキテクチャを提供する。デコーディングアーキテクチャは、ワード線およびローカルビット線の任意の組み合わせのデコーディングを可能にする。デコーディングアーキテクチャは、ワード線のローカルワード線へのさらなる分割を可能にし、これによりワード線抵抗と３次元抵抗性メッシュのインタラクティビティとを減少させるのに役立つ。
【０１６１】
図２８は、グローバル線および選択デバイスのセットを介する３次元メモリアレイにおける垂直ビット線および水平ワード線の効率的デコーディングを示す。ｚ方向に沿って積み重ねられた４層を有する一例としての３次元アレイが示されている。図１７および図２３に示されている３次元アレイと同様に、４層はｚ方向のローカル垂直線３３１および３３２の２次元アレイによってアクセス可能である。ローカル垂直線の２次元アレイは２セットに分割される。第１のセットのローカル垂直線３３１は、それぞれローカルビット線として動作し、第１のセットの、グローバルビット線２５１などのグローバル線にスイッチング可能に接続される。第２のセットのローカル垂直線３３２は、ワード線３４０と第２のセットの、グローバルワード線２５２などのグローバル線との間にスイッチング可能に接続された相互接続としてそれぞれ動作する。第１のセットのローカル垂直線３３２の各々は、コネクタまたは接点３４８を介して各層にあるワード線と連絡する。各層に、ｙ方向に沿って間隔を置いたワード線３４０のセットがあり、各ワード線はｘ方向に沿って延びる。
【０１６２】
図２８は、ローカルビット線（ＬＢＬ11、ＬＢＬ21、ＬＢＬ31・・・ＬＢＬ(P-1)1、ＬＢＬP1）として動作する選択されたページの垂直ローカル線３３１の両側を包む、各層上の選択された対のワード線３４０から構成される１ブロックの記憶素子を示すだけである。このように、ＷＬ１０およびＷＬ１１は層１における選択された対のワード線であり、ＷＬ２０およびＷＬ２１は層２における選択された対のワード線であり、ＷＬ３０およびＷＬ３１は層３における選択された対のワード線であり、ＷＬ４０およびＷＬ４１は層４における選択された対のワード線である。ブロックは２*Ｐ＿ｂｌ*Ｌ＿ｌａｙｅｒの記憶素子から構成される。現行の例ではＰ＿ｂｌ＝Ｐであり、Ｌ＿ｌａｙｅｒ＝Ｌであり、合計２ＰＬ個の記憶素子となる。
【０１６３】
選択されたページのローカルビット線のデコーディングは前と同様であり、第１のセットの垂直ローカル線３３１のうちの選択されたページのローカルビット線にアクセスするために第１のセットのグローバル線（グローバルビット線）２５１として動作する第１のセットのＰ個の金属線（ＧＢＬ1、ＧＢＬ2 、ＧＢＬ3 ・・・ＧＢＬP）がある。メモリはローカルビット線の同じページの周囲に各層において２つのワード線（偶数および奇数）があるページアーキテクチャを有するので、第２のセットのグローバル線（グローバルワード線）２５２として動作する第２のセットの２×４個の金属線がある。金属線は第１のセットの両側に分散され、４つの層の各々にあるそれぞれの奇数ワード線（ＷＬ11、ＷＬ21、ＷＬ31、ＷＬ41）のための４個の金属線（ＧＷＬ11、ＧＷＬ21、ＧＷＬ31およびＧＷＬ41）の左側フランクを有する。同様に、４つの層の各々にあるそれぞれの偶数ワード線（ＷＬ10、ＷＬ20、ＷＬ30およびＷＬ40）のための４個の金属線（ＧＷＬ10、ＧＷＬ20、ＧＷＬ30およびＧＷＬ40）の右側フランクがある。金属線（グローバル線）の選択されたワード線およびローカルビット線への接続は、ブロック選択線として動作するＳＧ1 などの選択線２２１により制御される選択デバイスＱｘｙ２２２を介する。
【０１６４】
従って、選択されたページ／ブロックは、ブロック選択線ＳＧ１をアサートすることによりデコードされる。前に記載したように、ブロック内のＲ／Ｗ素子３４６はグローバル線によりアクセス可能であり、ビット線はグローバル線２５１を介してアクセスされ、ワード線はグローバル線２５２を介してアクセスされる。感知回路は、Ｒ／Ｗ素子のメモリ状態を感知するためにビット線に接続可能である。
【０１６５】
図２９は、図２８に示されている３次元アレイのための第１のアーキテクチャに従うワード線およびＲ／Ｗ素子のためのＢＥＯＬ（３次元メモリの上部分）レイアウトの平面図を示す第１のＢＥＯＬアーキテクチャでは、グローバル線２５０（グローバルワード線２５２およびグローバルビット線２５１を含む）は、垂直ローカル線３３０（垂直ローカルビット線３３１および垂直ローカル線３３２を含む）の柱の各々からオフセットされている（約Ｆ；Ｆはフィーチャ長さである）。
【０１６６】
垂直ローカル線のアレイは、第１のセットおよび第２のセットに分けられる。第１のセットは垂直ローカルビット線として動作し、各ローカルビット線３３１は、Ｒ／Ｗ素子３４６にアクセスするためにワード線３４０と組み合わされて使用される。好ましい実施形態では、各層において、２つのＲ／Ｗ素子にアクセスするために１対のワード線間で共有される。各ローカルビット線３３１は、グローバルビット線２５１を形成する金属線に結合される。
【０１６７】
第２のセットの垂直ローカル線３３２の各々は、ワード線３４０と、グローバルワード線２５２を形成する金属線との間の相互接続として動作する。垂直ローカル線３３２は、コネクタ３４８を介してワード線３４０に接続される。４つの層があれば、ワード線の行当たりに４つの垂直ローカル線があることになる。第１の垂直ローカル線は第１の層上のワード線に接続され、第２の垂直ローカル線は第２の層上のワード線に接続される等々である。
【０１６８】
ユニットセルは寸法ＸＦ* ＹＦを有する。ＸＦは、ビット線柱によりビット線間隔（約４Ｆ）に限定される。ＹＦは、ローカルＷＬからローカルＷＬ、Ｒ／Ｗ材料、ＢＬ柱へにより限定される（約２．５Ｆ）。これらは、各層について約１０Ｆ２のセルサイズを与える。複数の層にわたって平均化されると、セルサイズはＸＦ* ＸＹ／Ｌ＿ｌａｙｅｒである。しかし、ＷＬドライバにより占められるスペースを考慮すると、実効セルサイズ＝ＸＦ* ＸＦ／Ｌ＿ｌａｙｅｒ＋２* ＸＦ* ＸＦ／Ｐ＿ｂｌであり、ここでＬ＿ｌａｙｅｒ＝層の数であり、Ｐ＿ｂｌは並行して読み出されるかまたは書き込まれるセルの１つのページの中のビット線数である。従って、ＷＬドライバに起因する百分率損＝２* Ｌ＿ｌａｙｅｒ／Ｐ＿ｂｌである。
【０１６９】
ブロックは、１つの共通ゲート選択線（例えばＳＧ１、図２８を参照）を介して１バンクの選択デバイスをイネーブルすることによって選択され得る。従って、ＦＥＯＬ（３次元メモリのベース部分）のレイアウトはＰ＋２Ｌ個の金属線プラス（Ｐ＋２Ｌ）* （各層内のワード線の対の数）に等しい数の選択デバイスを収容しなければならない。各選択デバイスは、３次元メモリのベース部分（またはＦＥＯＬプレーン）上のアクティブ領域である。通例、選択デバイスは、１対のソース拡散スポットおよびドレイン拡散スポットの上のポリゲートを伴って基板上に形成される。選択デバイスのバンクのために、１つの共通ポリ線がバンクの選択デバイスを並行して制御することを可能にする。
【０１７０】
図３０Ａは、ＢＥＯＬが図２９の第１のアーキテクチャを有するときのユニットブロックの平面図の形でＦＥＯＬレイアウトの第１の実施形態を示す。ポリ線２２１の両側に複数の選択トランジスタ２２２が存在し（明示的には示されていない）、その各選択トランジスタのソースおよびドレインが垂直ローカル線柱３３１もしくは３３２、または接点２５３と一致することを理解するべきである。選択トランジスタは、図２８に示されている選択デバイスＱｘｙ２２２である。ビット線３３１およびワード線３４０をそれぞれグローバル線２５１および２５２へスイッチングするための選択デバイスはｙ方向に沿う柱３３１または３３２間の間隔によりサイズ限定されていることが分かるはずである。しかし、垂直ローカル線柱に隣接する２つの接点２５３が同じグローバル線に接続されているために、第１の実施形態は、選択デバイスの２つのバンクが並行して使用されることを可能にすることによりドライブパワーを２倍にするという利点を確かに有する。従って、第１の実施形態はＭ＝２の乗数を有する。
【０１７１】
図３０Ｂは、ＢＥＯＬが図２９の第１のアーキテクチャを有するときのユニットブロックの平面図の形でＦＥＯＬレイアウトの第２の実施形態を示す。アクティブ素子（明示的には示されていないけれども、その各々のソースおよびドレインは垂直ローカル線柱３３１もしくは３３２、または接点２５３と一致する選択トランジスタ２２２）をグローバル線に関して斜めに形成することにより、選択デバイスの長さはＳＱＲＴ（２）の倍率で大きくされ得る。しかし、ローカルビット線柱に隣接する２つの接点が同じグローバル線に接続されないので２バンクの選択デバイスを組み合わせるフィーチャは利用できない。従って、第２の実施形態はＭ＝１の乗数を有するに過ぎない。
【０１７２】
図３０Ｃは、ＢＥＯＬが図２９の第１のアーキテクチャを有するときのユニットブロックの平面図の形でＦＥＯＬレイアウトの第３の実施形態を示す。第３の実施形態は、第２の実施形態のＭ＝１に伴うドライブパワー減少の欠陥を克服するのに役立つ。図３０Ｃのレイアウトでは、ローカルビット線柱の両側の２つの接点は同じグローバル線に接続される。従って、Ｍは再び２に等しい。
【０１７３】
図３１は、図２８に示されている３次元アレイのための第２のアーキテクチャに従うワード線およびＲ／Ｗ素子のための平面図の形でＢＥＯＬ（３次元メモリの上部分）レイアウトを示す。第２のＢＥＯＬアーキテクチャでは、グローバル線（グローバルワード線２５２およびグローバルビット線２５１を含む）は３次元メモリの上部に形成される。グローバル線は、垂直ローカル線３３１および３３２の柱と整列させられる。ユニットセルは寸法ＸＦ* ＹＦを有する。ＸＦは、垂直ローカル線柱３３１、３３２間の間隔（約２Ｆ）により限定される。ＹＦは、ローカルＷＬ３４０からローカルＷＬ、Ｒ／Ｗ材料３４６、垂直ローカル線柱３３１、３３２まで、およびさらに接点２５３のための追加のスペースにより限定される（約３．５Ｆ）。これらは、各層について約７Ｆ２のセルサイズを与える。各ビット線柱はグローバル線２５１または２５２と連絡する。
【０１７４】
図３２は、ｙ−ｚ平面内における図３１のＢＥＯＬレイアウトの断面を示す。本質的に、ワード線３４０と関連付けられたローカルビット線３３１は、選択トランジスタ２２２の１つの端子（ソース２２４またはドレイン２２６）上に位置し、選択トランジスタおよびライザーカラム３１４を介して３次元メモリの頂部のグローバル線２５１のうちの１つと接続する。
【０１７５】
図３３は、ＢＥＯＬが図３１の第２のアーキテクチャを有するときのユニットブロックの平面図の形でＦＥＯＬレイアウトの第１の実施形態を示す。垂直ローカル線柱３３１または３３２の両側に２つの接点２５３があり、接点は同じグローバル線２５１または２５２に接続される。従って、Ｍは再び２に等しい。
【０１７６】
図３３に示されている第２のアーキテクチャの第１の実施形態は、図３０Ａに示されている第１のアーキテクチャの第１の実施形態と類似する。同様に、図３０Ｂおよび図３０Ｃにそれぞれ示されている第１のアーキテクチャの第２の実施形態および第３の実施形態は容易に第２のアーキテクチャに適合させられ得る。
【０１７７】
図３４は、周辺回路を含む３次元アレイ全体の略平面図である。ローカルビット線およびワード線の両方をデコードするためにグローバル線を用いるこのアーキテクチャが高度にスケーラブルであることが分かるはずである。グローバルワード線ドライバ、センスアンプおよびブロック選択ドライバは、アレイの同じ側または交互の側にあり得る。
【０１７８】
例えば、各ワード線の長さは、ワード線の全長における抵抗およびキャパシタンスを減少させるために半減させられ得る。ワード線の長さが半減させられる毎に、デコードされるべきワード線の数は２倍になり、ワード線デコーディングのためにより多くの垂直ローカル線およびグローバル線が収用されなければならなくなる。
【０１７９】
本発明の種々の態様を本発明の代表的な実施形態に関して記述してきたけれども、本発明が添付されている特許請求の範囲の範囲全体の中で保護される資格を有することが理解されるはずである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２５Ｄ】
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【図２５Ｅ】
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【図２５Ｆ】
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【図２５Ｇ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７】
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【図２８】
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【図２９】
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【図３０Ａ】
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【図３０Ｂ】
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【図３０Ｃ】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【国際調査報告】
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