(57)【要約】【課題】本発明は、上面構造に接触又は上面構造を取り扱う必要なく、半導体チップの積層体の一部である半導体チップ上の機能を実行することにある。【解決手段】３次元半導体チップパッケージ上及びその個々のチップ上の機能を実行する方法が開示される。チップ上のエッジ構造と機能実行器との間の機能的関係が生成される。エッジ構造は、電気的又は熱的導体パッド、プローブパッド、ヒューズ、抵抗、コンデンサ、インダクタ、光学放出器、光受信器、テストパッド、ボンドパッド、コンタクトピン、放熱器、アライメントマーク及び／又は測定パターンである。機能実行器は、テストプローブ、レーザ、プログラミング装置、照会装置、ローディング装置及び／又はチューニング装置である。エッジ構造を持つチップも、このようなチップの３次元積層体とともに様々な異なる構成において開示される。エッジ構造の構成、初期のエッジ構造を持つダイスの分離、及びエッジ構造をダイスの積層及び取り扱いが説明される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップの積層体の一部である半導体チップ上の機能を実行する方法であって、
前記半導体チップは、主面と、１個以上の周縁のエッジ面と、前記主面に連結されるデバイスと、前記エッジ面に連結されるエッジ構造と、を有し、
前記機能は、テスト、変更、修理、プログラミング、照会、搭載、チューニング、及びデータ交換の１つ以上からなり、
前記デバイスは、回路、回路構成要素、メモリ、及びコントローラの１つ以上からなり、
前記エッジ構造は、電気導体、熱導体、ヒューズ、抵抗、コンデンサ、インダクタ、光学放出器、光受信器、テストパッド、ボンドパッド、コンタクトピン、放熱器、アライメントマーク及び測定パターンの一つ以上からなり、
前記方法は、
（ａ）前記エッジ構造が機能実行器によってアクセスできるように前記積層体の位置を決定するステップと、
（ｂ）前記機能実行器を作動させて前記エッジ構造を経由して前記デバイスにアクセスするステップと、
を備える方法。
【請求項２】
前記機能実行器が、テストプローブである請求項１に記載の方法。
【請求項３】
前記機能実行器が、ワイヤボンダである請求項１に記載の方法。
【請求項４】
前記機能実行器が、レーザである請求項１に記載の方法。
【請求項５】
前記機能実行器が、プログラマコンタクトである請求項１に記載の方法。
【請求項６】
前記機能実行器が、トリマである請求項１に記載の方法。
【請求項７】
前記機能実行器が、データ転送コンタクトである請求項１に記載の方法。
【請求項８】
前記機能実行器が、光送信器である請求項１に記載の方法。
【請求項９】
前記チップが、前記デバイスと前記エッジ構造とを接続する信号管路を備える請求項１に記載の方法。
【請求項１０】
前記信号管路が、電気導体、熱導体及び／又は光学導体の一つ以上である請求項９に記載の方法。
【請求項１１】
少なくとも１つの回路デバイスを搭載する誘電体の本体を備える種類の集積回路チップをテストする方法であって、
前記チップは、主面と、１個以上の周縁エッジ面と、前記周縁エッジ面に連結され前記回路デバイスに電気的に接続される少なくとも１つのプローブパッドを有し、
前記方法は、
テストプローブを前記テストパッドに接触させるステップと、
前記テストプローブと前記テストパッドとの接触から得られるデータを生成すること、
を備える方法。
【請求項１２】
主面及び１個以上の周縁のエッジ面を有する誘電体の本体を備える種類の集積回路チップ上の回路をチューニング又は変更する方法であって、
前記回路は、少なくとも前記主面に連結され、
前記チップは、前記エッジ面上の可変回路構成要素を更に有し、信号管路により前記回路に接続され、
前記方法は、
外部装置が前記構成要素を取り扱いできるように前記集積回路を取付具に搭載するステップと、
前記外部装置を操作して前記周縁のエッジ面上の前記構成要素を変更するステップと、
を備える方法。
【請求項１３】
第１積層集積回路チップ及び第２集積回路チップを備える３次元半導体装置であって、
前記各チップは、主面及び少なくとも１つの周縁エッジ面を持つ誘電体材料の本体と、積層体内の他のチップの主面により覆われる主面上に配置される回路を少なくとも１つのチップと、を各々備え、
前記少なくとも１つのチップは、該チップの前記周縁エッジ面上に配置されて前記チップの主面上の前記回路に電気的に接続される電導体テストパッドを有し、
前記少なくとも１つのチップ上の前記回路は、前記テストパッドに接触するテストプローブによってテストされる３次元半導体装置。
【請求項１４】
集積回路チップを作製する方法であって、
前記集積回路チップは、他の類似の集積回路チップとともに３次元アレイ内に積層されるように適合され、かつ前記積層内にある間にテストされ、
前記方法は、
（ａ）前記チップ上又はチップ内に回路を形成するステップと、
（ｂ）前記チップの周縁のエッジ面上にテストパッドを配置するステップと、
（ｃ）前記チップ上又はチップ内の回路へ前記テストパッドを電気的に接続するステップと、
を備える方法。
【請求項１５】
複数の個別の半導体ダイを備える３次元半導体チップ集積体を作製する方法であって、
露出した主面と、該主面連結されるデバイスと、少なくとも１つの埋設エッジ構造と、前記デバイスと前記埋設エッジ構造とを相互接続する信号管路と、を有する半導体ダイの２次元アレイを、誘電体材料領域内に構築するステップと、
前記ダイを分離して、周辺エッジ面を生成し前記埋設エッジ構造を露出させるステップと、
ダイを積層体内に組み合わせて少なくとも一部の主面を隠蔽するステップと、
を備える方法。
【請求項１６】
集積回路チップ上のデバイスをテストする方法であって、
各チップは、集積回路チップの積層体内に位置し、１つ以上の集積回路デバイスのための主搭載面と、該主面と交差する少なくとも１つの周縁のエッジ面と、前記エッジ面上に設けられ前記主面上の前記デバイスに電気的に接続されるテストプローブ接触パッドと、を各々有し、
前記方法は、
前記積層体を試験装置に置き前記パッドとテストプローブの位置合わせをするステップと、
前記テストプローブを前記パッドに接触させるステップと、
を備える方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体チップに関し、特にチップ上に又はチップ内の回路へのアクセスを容易にするか又は提供するエッジ構造を有する積層可能な半導体チップの作製及び処理に関する。
【背景技術】
【０００２】
薄い半導体チップの積層体を備える３次元導体チップパッケージが現在製造されている。これらのパッケージ内のチップは、しばしば微小電気機械素子（MEMS: Micro-Electro-Mechanical Systems）デバイスと同様に、コントローラ、メモリ、センサ、アナログ部品、プロセッサ及び特殊通信構成要素を含む。これらの比較的密度の高い集積化パッケージのコストは高いので、作製処理の一部としての品質制御及びテストはいっそう重要である。
【０００３】
テスト、トリミング（trimming）、結合（ボンディング:bonding）及びチューニング（tuning）のような機能は、典型的に、半導体チップの主面（通常は平面的な上面である）にアクセスすることによって実行される。例えば、アクセスするステップは、プローブを表面のパッドや配線といった構造に実際に接触させることを要することがある。内部チップの主面が積層体に集積されてもはやアクセスできなくなると、これは困難であるか不可能になる。
【発明の概要】
【０００４】
本発明の一態様によれば、上面構造に接触する必要又は上面構造を取り扱う必要のない、半導体チップの積層体の一部である半導体チップ上の一つ以上の機能を実行する方法が提供される。これは、チップエッジ面に一つ以上のアクセス構造を提供し、必要な場合に、チップに搭載される回路又は構成要素にエッジ構造を接続することによって達成される。チップ積層後もこれらのエッジ面構造はアクセス可能なままである。
【０００５】
本態様によれば、実行される機能は、テストすること、変更すること、修理（repairing）すること、プログラミングすること、照会すること、搭載すること及びチューニングすることの一つ以上の他に、チップ上の回路又は構成要素との機能的な関係に一つ以上の導体を結合することの他に、からなっていてよい。
【０００６】
さらに、エッジ構造は、電気導体、熱導体、ヒューズ（fuse）、抵抗、コンデンサ、インダクタ、光放出器、光受信器、テストパッド（test pad）、ボンドパッド（bond pad）、コンタクトピン（contact pin）、放熱デバイス、これらの複数及びこれらの組合せの一つ以上からなっていてよい。
【０００７】
本態様の変形例において、信号管路は、配線やビアのような電気導体、熱導体、光導体、これらの複数及びこれらの組合せの一つ以上からなっていてよい。
【０００８】
方法は、機能実行器によって取り扱われるエッジ構造を経由して処理される半導体チップを含んだ積層体の位置を取付具上で定めるステップと、その後に、エッジ構造を取り扱うために機能実行器を起動するステップとを含んでいてよい。ここで使用しているように、「チップ」とは上主面及び底主面と、１つ以上の周縁エッジ面を有する物理的物体であり、このようなエッジ面の実際の数はチップ形状によって定まる。
【０００９】
取り扱う機能及び起動する機能は、機能実行器とエッジ構造との間の実際の物理的接触を含んでいてよい。しかし、特に周縁エッジ面に連結されるエッジ構造が、光デバイスであるか、又は若しくは機能実行器の出力が透過する材料の表面より下方に窪んだ位置に配置されるか埋設される場合には、非接触方法により実行されてもよい。機能実行器は、テストプローブ（test probe）、ワイヤボンダ（wire bonder）、レーザ、プログラマコンタクト（programmer contact）、トリマ（trimmer）、データ転送コンタクト（data transfer contact）、及び／又は光送信器又は光受信器、これらの複数又はこれらの要素の組み合わせの一つ以上であってよい。
【００１０】
本発明の第２態様によれば、積層可能な半導体チップが与えられる。チップは、主面を備え、主面に連結される上述の一つ以上のデバイスを有する。この主面は、分離（singulation）の前後において半導体チップを形成するダイが作製される時点では露出しているにもかかわらず、一旦チップが３次元積層体に集積されるともはや露出しない。したがって、ダイには、エッジ構造と、エッジ構造と主面デバイスとの間の信号管路が更に備えられ、エッジ構造が前述の処理で用いられることができる。本発明の本態様は、積層された結合内で共に結合される複数のチップまで及ぶ。
【００１１】
本発明の第３態様によれば、積層可能な半導体チップを作製する方法が与えられる。作製処理又は方法は、チップが３次元積層体に集積された後に、エッジ面構造へのアクセスによる様々な方法のいずれかで処理されることが可能なチップをもたらす。以下に詳細に説明されるように、この処理は、分離後にエッジ構造となるものを有する大きな二次元の配列内に、層状の集積回路を形成することを含んでいてよい。たとえ積層チップの３次元パッケージにチップが組み立てられて、積層体内の主面デバイスのいくつか又は全てへのアクセスが除去されても、分離ステップの間に埋設エッジ構造が露出し、主要な作製処理においてチップに集積される回路又は構成要素へのアクセスを提供する。
【００１２】
ここで使用しているように、用語「チップ」及び「ダイ」は、同義である。
【００１３】
本願明細書の説明は添付図面を参照しており、複数の図面を通して同様の参照番号は同様の部分を参照する。
【図面の簡単な説明】
【００１４】
【図１】一つ以上の本発明の態様を実施する一般の基盤チップに搭載される一対の積層半導体チップの斜視図である。
【図２】テストプローブとのアライメントのために基盤チップ上に固定される積層半導体チップの他の構成の斜視図である。
【図３】一つ以上の本発明の態様を実施しているさらに別の半導体チップ積層体の側面図である。
【図４】エッジ面構造の様々な構成を説明する半導体チップの断面の部分側面図である。
【図５】分離後かつ積層前の２つの半導体チップの平面図である。
【図６】エッジ構造としてパッド又は構造をほとんど有さない分離されたダイ又はチップの平面図である。
【図６Ａ】図６のデバイスの側面図である。
【図７】ボンディングパッドの形のエッジ構造を利用する他の方法を説明する他のチップ積層体の側面図である。
【図８】他のチップ積層体の側面図であり、積層体上で機能を実行する方法を示す図である。
【図９】互いに接触する２つの分離されたチップの平面図である。
【図１０】図９のデバイスの側面図である。
【発明を実施するための形態】
【００１５】
半導体チップが積層体内で一緒に結合される場合、積層体内において、低いチップの主面はすっかり覆われる。したがって、テスト又はワイヤボンディング、トリミング、チューニング、構成変化、冗長（redundancy）、修理（repair）及び／又は符号化、又はプログラミングのような機能のために、主面上の構造若しくはデバイス、又は主面に連結される構造若しくはデバイスへのアクセスすることはできなくなる。本発明の実施例によれば、これら及び他の機能が、チップ又はダイの周縁エッジ面の一つ以上と連結できるように位置が決められた構造を経由して実行される。このように、本願明細書の教示に従って作製されるダイ又はチップは、チップ又はダイが３次元積層体に組み込まれたという事実にもかかわらずテスト、配線、修理、再構成（reconfiguration）、チューニング又は処理を容易にするか又は可能にする一つ以上のエッジ構造を含む。また、本願明細書において、テストし、ワイヤ結合（wire bond）し、又は積層された配列内のチップ又はダイのエッジの構造の他の処理を行うためのシステム及び装置が開示される。また、本願明細書において、積層半導体ダイ内の構成部品又はデバイスが連結される主面が通常の装置にとってアクセスできないにもかかわらず、積層半導体ダイ内の構成部品又はデバイス上で処理を実行する方法が記載される。
【００１６】
図１を参照する。並列に並んで半導体基盤チップ１４に結合される一対の３次元半導体チップ積層体１０、１２が示される。チップ積層体１０は、半導体チップ１６、１８及び２０を備え、その各々が平面の上主面および底主面２２と、周縁エッジ面２４を呈している。この場合、半導体チップ１６、１８、２０が基本的に矩形であるので、それらは各々４つの周縁エッジ面２４を有する。周縁エッジ面は、形状に応じて、１からいかなる数までも変化しうる。チップ１６、１８、２０は、主面２２間の結合材料２６によって、互いに及び基盤チップ１４に付着される。以下に記載されているように、チップ１６、１８、２０の各々は、主面２２に連結されるデバイス又は構成要素、又は表面２２の一方又は両方に露出するデバイス又は構成要素を搭載すると考えられる。図１の検査から明らかなように、それらデバイス又は構成要素のいくつかは、３次元積層の結果としてアクセスできなくなる。
【００１７】
チップ積層体１２は、半導体チップ２８、３０及び３２を備え、半導体チップ２８、３０及び３２も結合材料３４により互いに及び基盤チップ１４の主面に結合される。
【００１８】
半導体の作製技術の当業者にとって明らかなように、スタック１０、１２の各々のチップ数「３」の選択は任意であり、２からいかなる実際的な数まで変化できる。
【００１９】
チップ１６はエッジ構造を呈する。エッジ構造は、この場合、図１の最も手前の面にあるテスト又はワイヤボンディングのためのコンタクトパッド３６や、可変エッジレーザヒューズ（alterable edge laser fuse）４０である。チップ１６は、ワイヤボンディングのために図１に示すように右手周面２４上のボンディングパッド４２も備えている。テスト回路４４が、ワイヤボンディングにより積層体１０の一番上のチップ１６上のパッド３６のうちの１つに結合されることが示されている。さらに、ヒューズ４０は、２つの異なる状況で示される。すなわち、いくつかは壊れているか又は回路が開放されており、他は健全なままである。
【００２０】
チップ１８は、前方の周縁エッジ面に、ボンディング又はプローブ接触パッド４６と、レーザ可変ヒューズ（laser alterable fuse）５０を備える。前者は、回路試験装置４８の一部であるプローブ４７によりアクセスされることが示されている。図１において、基盤チップ１４は、パッド４６を正確に取り扱いできるように支持部１５に適切に固定される。そして、この場合、取り扱うとは、機能実行器に「接触される」ことであり、この場合、機能実行器は回路試験装置４８である。
【００２１】
チップ２０は、前面の周縁エッジ面に電気伝導パッド５４とヒューズ６０を備え、右手の周縁エッジ面にパッド６４、６６を備える。前者は、積層体１０内のチップ間の伝導性相互接続と、チップ２０と基盤チップ１４との間の伝導性相互接続を作製するためワイヤボンディングの目的で使用される。後者は、ヒューズ６２と同様に前面の周縁エッジ面に連結されるボンディングパッド５８を有する。パッド５２、６４はともにワイヤボンディングにより結合されることが示されている。パッド６６は、基盤チップ１４上のパッド６８にワイヤボンディングにより結合されることが示されている。これらの使用や相互接続は説明のためのものであり制限するためのものではない。
【００２２】
積層体１２を参照する。チップ２８の前面の周縁エッジ面２４は、伝導性パッド７０と、レーザ可変ヒューズ７２を備える。チップ３０の前面の周縁エッジ面２４は、伝導性パッド７４及びトリマブル（trimmable）構造７６を備えている。チップ３２の前面の周縁エッジ面２４は、パッド７８及びトリマブル構造（例えば抵抗膜８２）を備えている。示すように、積層チップのパッド間のワイヤボンディングは、主面へのアクセスがなくても達成可能である。参照番号７７、７９のような導線は、単一の積層体１０又は１２の２つのチップ間と同様に、チップ積層体１０、１２間に接続されてよい。そして、導線８１はチップ積層体１２の最も低いチップ３２上のパッド７８のうちの１つと、基盤チップ１４の主面上のパッド８０との間に接続されてよい。
【００２３】
このように、図１は、４種類の異なるエッジ構造、すなわち、ワイヤボンディング又は伝導性パッド、プローブコンタクトパッド、ヒューズ、及びトリマブル構造（例えば抵抗膜）を示す。さらに、図１は、エッジ構造をテスト目的の用途にだけ利用できるだけでなく、積層体内のチップ間や２つの隣接する積層体内のチップ間の相互接続を作製するためにも利用できることを示す。
【００２４】
いま、図２を参照して追加の設計可能性（design capability）を説明する。この場合、高さ３のチップ積層体８６に隣接する、高さ４のチップ積層体８４が示されており、これらは支持体８７に固定される基盤チップ８８に結合されている。チップ積層体８４は、チップ９０、９２、９４、９６を備え、これらのすべてが、主面に連結される上述の１個以上のデバイスのような回路デバイスを搭載すると理解され、各チップについてデバイスの少なくとも１つは、チップが積層体８４に組み立てられ主面上へ結合材料９８が塗布されることによりもはやアクセスできない。一番上のチップ９０は、伝導性パッド１００のようなエッジ構造とともに、チップ９０の上主面と、底主面の一部とを露出したままにすることで可能になる主面構造１０８を有する。一方で、チップ９２は、エッジ構造（この場合、パッド１０２、１１１の形である）のみを有し、図示するようにパッド１０２、１１１はテスト又はワイヤボンディング目的に使用可能である。チップ９２も、付加的なエッジ構造としてヒューズ１０３を備えている。
【００２５】
チップ９４はエッジ構造としてパッド１０４を有する。このパッドも、図１に示される回路試験装置４８のプローブ４７と連携して用いられる。このように、図２のアセンブリは、取り扱い可能であるような方法で支持体８７に適切に固定されパッド１０４が位置合わせされる。この場合、取り扱い可能な方法とは、データが集められ処理される場合に適当な時刻にプローブ４７に接触されるような方法である。データは、例えば、品質制御や、所定のパラメータの目的を達成するための変更など、様々な目的のために集められ処理されてよい。チップ９４も、エッジ構造としてヒューズを備えている。
【００２６】
チップ９６は、ヒューズ及びパッド１０６の形でエッジ構造を備えている。この場合、これらはワイヤボンディングのために使われる。この場合、例えば、図２は、チップ９６の周縁エッジ面のパッド１０６と、基盤チップ８８のエッジの類似のパッド１０７との間を通っている導線と、同じチップ９６上のパッド１０６間を通っている少なくとも一つの導線を示す。
【００２７】
図２の積層体８６は図１の積層体１２と同一であり、その説明はここでは繰り返さない。
【００２８】
図２の構成の説明の１つの目的は、全てのチップの形状及び大きさが幾何学的に類似し完全に互いに重なって覆われる積層半導体パッケージだけでなく、チップのサイズ及び／又は形状が異なり、それによって、より小さい程度にではあるが主面構造とエッジ面構造の両方を利用可能にする階段ステップ効果（stair step effect）を与える積層体構成においても、本発明が有益であることを示すことである。
【００２９】
図３を参照する。積層半導体チップの他の構成が示される。この場合、互いに隣接して位置して、半導体基盤チップ１１４に結合される半導体チップ積層体１１０、１１２が備えられる。チップ積層体１１０は、大きさ及び形状が基本的に同一で結合材料１１９により互いに結合される半導体チップ１１６、１１８を備えている。図１及び２に関して述べられるように、チップ１１６、１１８が周縁エッジ表面構造を有しており、その一つは光送信器１２４である。他のエッジ構造は、プローブ、コンタクト又はワイヤボンディングパッド及びヒューズとして説明のために示され、半導体チップは、それ自身の間で相互接続されてよく、半導体チップと基盤チップ１１４との間で相互接続できる。
【００３０】
チップ積層体１１２は、エッジ構造を有するチップ１２０、１２２を備え、この場合、エッジ構造は、チップ１２０の左の周縁エッジ面上の光受信器１２６を含む。光レシーバ１２６との間のデータ通信のために光送信器１２４が基本的に光レシーバ１２６の方を向くように、積層される方向のチップ１１６、１２０の位置が互いに揃っているともに、隣接する位置に配置されている。これは、同一チップ上又は隣接チップ上のエッジ構造間で作用する連携が非接触でもよいという事実を例示する。
【００３１】
図４は、本発明の態様の更に別の変形例を例示する。図４において、参照番号１２８は、図１〜図３を通して説明されるチップのいずれか一つの誘電材料を示し、材料は、露出した周縁エッジ面１２９を有する。この場合、パッド１３２の形の第２エッジ構造が表面１２９と同一平面であることが示されるのに対して、パッド１３０の形の第１エッジ構造は表面１２９より上に突出することが示される。しかし、パッド１３４の形の第３のエッジ構造は、表面１２９に比べて窪んでいるが、接触又はワイヤボンディング又は他の処理目的のためにまだ露出していることが示される。最後に、パッド１３６は、表面下、すなわち表面１２９より下の構造として示される。しかしそれでも、パッド１３６は処理目的のためにアクセス可能であり、それは、パッド１３６へのアクセスを経由して実行されるいかなる機能も、誘電材料１２８を透過するからである。容量性カップリング、誘導性カップリング及び光学的カップリングが例である。
【００３２】
図４は、本願明細書で開示される特定の物及び処理の実施例に共通である更なる他の態様を説明する。この態様は、エッジ構造（この場合、パッド１３０、１３２、１３４、１３６である）と誘電材料１２８を備えるチップに連結されるデバイスとの間の信号管路１３８の使用である。すなわち、エッジ面構造の目的は、チップ及び外界に連結されるデバイスにアクセスを提供し、それ故に信号管路１３８が用いられる。それらは、配線、又は電気導体、光学導体のための熱伝導体等の他の形をとることができる。しかしながら、この種の信号管路が必要でない例が存在する。例えば、エッジ構造がアライメントマークや測定パターン（metrology feature）である場合である。エッジ構造を分類化すると以下の通りである。
ａ）電気テストのためのプローブのための接触のために設計されるパッド
ｂ）ワイヤボンディングのために設計されるパッド
ｃ）物理的接触、半田リフロー、半田リフローによる接合による電気的接点のためのソルダーバンプ又は端子
ｄ）電気接触目的のための突出しているピン
ｅ）あるダイから他のダイへ情報を運ぶことができるビア
ｆ）冗長修理（redundancy repair）、デジタル修理（digital repair）、情報の符号化、回路再構成（circuit reconfiguration）、識別パラメータ符号化（encoding identification parameters）、実装化（implementing）、セキュリティ符号化（security coding）、直列化（sirialization）等のためのヒューズのような構造
ｇ）インピーダンスの変更、又は抵抗、コンデンサ、インダクタ、発振器及び／又は他の回路要素のような回路要素の値をチューニングするためのトリムパッド（trim pad）、
ｈ）例えばレーザ又はＬＥＤである送信器及び／又は受信器のような、光デバイス又は光学的インターフェイスデバイス
ｉ）アライメントマーク及び測定パターン
ｊ）熱伝導性のパッド又はヒートパイプのような放熱構造
【００３３】
したがって、１つの積層ダイは、図３の実施例で示すように、配線の必要なく他の近くのダイに情報を光学的に送信できる。
【００３４】
図４で説明される表面下の構造又はパッド１３６は、例えば、金属又は、誘電材料１２８の表面の下に埋め込まれレーザビームが届くことにより変化できる相変化ヒューズ（phase change fuse）であってもよい。レーザからの光の波長は、ダイ材料を透過するように選択してよく、例えば１．３μｍの波長をシリコンと共に使用してよい。内部にトリムパッドを設けることも可能である。
【００３５】
信号管路１３８が使われる場合、信号管路１３８は、ビア又は垂直なアルミニウム銅又はタングステン構造で作られてよく、従来のリソグラフィ技術により作られてもよい。深掘り反応性イオンエッチングとそれに続くリフィル（refill）によって、又は、レーザ形成とそれに続くリフィルによって作られてもよい。
【００３６】
図５は、２つのダイ１５０、１５２の配置を示す。信号管路が金属配線１５４であり、エッジ構造が円筒状ビア１５６として示される。この場合、配線１５４は、隣接するダイ１５０、１５２上のそれぞれの回路１５８、１６０に、エッジ構造ビア１５６を相互接続する。図５に示されるダイ１５０、１５２は、まだ分離されておらず、すなわち、それらは、すべて、同様の設計の多数のチップ又はダイを含む材料（ここでは、ウエハ１６２）の領域内に作製されるより大きな配列の一部である。実線は、分離後に、ダイ表面のエッジ面がどこで位置するかを示す。
【００３７】
本願明細書における手順の説明において、図５と関連して上述したウエハ１６２はダイ１５０、１５２及び他のダイを含む。ダイ１５０、１５２及び他のダイは、分離化の間に露出する予定のエッジ構造（ここでは円筒状ビア１５６の形をなす）において分離される。その後、図６及び図６Ａに示されるダイ１５０のように、ウエハ１６２はソーイング（sawing）、又はレーザ切断、及び／又はソーシング、切断及び／又はルーティング（routing）の組合せにより処理され、エッジ構造（ここではビア１５６）を定めて露出させる。現在、エッジビア１５６は完全に露出しており、上記の処理に使用できる。
【００３８】
当業者に知られているように、分離は、従来の鋸を用いる直線状の切断によって、直線上に切断することにより実行されてよい。あるいは、レーザを用いて非直線状に切断して、切断面と同一平面上のエッジ構造を露出させてもよい。レーザによる非直線状の分離は、図４のパッド１３４で示すような、突出しているエッジ構造やわずかに窪んだエッジ構造を形成するために用いることもできる。ソーカッティングとそれに続くレーザー・ルーティングを使用してもよい。エッジ構造を露出させるために、レーザを用いて、スロット（slot）、又はスライス（slice）、又はトリムライン（trim line）を作ってもよい。
【００３９】
エッジ構造を露出させる他の方法は、ソーイング、レーザー・カット又はスクライビング（scribing）又は切断による分離の実行と、これに続く、構造を囲んでいる誘電材料１２８を除去できるエッチングであってよい。ある好適なエッチングは、ＸｅＦ２のような化学薬品により実行される選択されたエッチングであり、これは金属構造よりも非常に早い速度でシリコンを除去する。
【００４０】
分離後にエッチングされ、エッジ露出の自由度のある構造に追加の構造を加えてもよい。例えば、エッジ構造は、メッキされ、不動態化され、はんだ付けされ、又は機械的な勘合のために再構成されてよい。構造は、加熱、レーザ、化学製品又は機械的変化によって、再形成及びリフロー接合されてよい。エッジ構造は、接着剤で加えてもよい。これらのステップの全ては、ダイの積層前又は後に実行できる。
【００４１】
図７を参照する。開示内容を積層技術に関する議論に変える。上記のエッジ構造を有するダイは、すでにダイの下面又は上面に与えられたダイアタッチフィルム（die-attach film）によりダイを持ち上げ、他のダイと共に又は他のダイとアライメントさせて積み重ね又は上述の階段状に積み重ねることによって、他のダイ又はチップに積層してよい。ダイアタッチフィルムは、例えば、紫外線光への暴露によって硬化してよい。同様に、ダイアタッチフィルムのないダイに接着剤を塗布して、積層処理で硬化してよい。エッジ構造を有するダイ又はチップに関して、（例えば結合材料で）エッジ構造を覆い隠したり損傷を与えたりしないように積層処理で配慮が必要である。エッジ構造を汚染することは回避する必要があり、いかなる汚染も適切な技術（例えば清掃、ポリッシング、エッチング又は溶解）を使用して取り除く必要がある。レーザ清掃及び破片除去を使用してもよい。エッジ構造が適切に配向されるように、積層及び結合処理の間に、エッジ構造を有するダイ又はチップのアライメントが必要になることがある。これは、付加的な処理ステップ（例えばワイヤボンディング、テスト又はレーザ処理）の間のエッジ構造にアクセスするために意図された位置にダイが位置するように、好ましくは、図１及び２で示す機械的な位置決めを用いて実施してよい。図１〜３に関して上述したように電気接続又は光通信を容易にするために、エッジ構造のアライメントが必要となることもある。
【００４２】
図７は、あるダイ１７０が他のダイ１７２の上に圧着されることによる、エッジのアライメントの他の可能性を説明する。所定位置のエッジコネクタ１７６は、下位のダイ１７２上のエッジパッド１７８と嵌合する。圧着処理は、ダイアタッチフィルムか接着剤を用いた結合により行ってよい。電気的接続部は、一緒に圧着されることができるか又はハンダ付け又はワイヤボンディング技術を使用して形成されることができる導体であってよい。
【００４３】
エッジ構造を有するベアダイ（bare die）及び積層ダイはオートメーション化した取扱い技術をしばしば必要とする。そして、これらの技術はエッジ構造に損傷を与えないために選択されなければならない。取扱い技術には、搬送板の上の機械式グリッパ、真空グリッパのような装置又は一時的な粘着を含んでよい。グリッパは、アクセスをテストすることを可能にするか又は適切なテスト・インタフェースを含むように設計されてよい。
【００４４】
テスト、又は他のエッジの機能実行ステップは、個々のチップに実行されてもよく、チップの完全な積層体又はその一部に実行されてもよい。図８は、主面１８２及び４つのエッジ面１８４を有する単一のダイ１８０を示す。エッジ面１８４の全てがエッジ構造を有する。例えば、パッド１８６は、試験回路１９０の一部としてプローブ１８８によるアクセスのために、左の周縁エッジ面１８４に設けられる。パッド１９２は、ワイヤボンディング目的のために、他のエッジ面１８４に設けられている。構造１９４は他のエッジ面１８４に設けられていて、焦束レーザビーム１９６によって修理できるように構成される。最後に、光学的通信デバイス１９８、２００は、横に配置された隣接する構造２０６上の相補型光学的通信デバイス２０２、２０４を用いた適切な通信のための他のエッジ面に設けられている。したがって、所与のダイにおいて同時に複数の機能が実行できる。
【００４５】
チップのエッジと他のチップのエッジとのアライメントの方法と付加的装置に議論を移す。エッジ構造をレーザビームで処理するため、エッジ構造に電気プローブを接触させるため、ワイヤボンディングを実行するため、光学的に通信するか又はさもなければエッジ構造と相互に作用するために、エッジ構造のアライメントが必要である。アライメントは、ダイの物理的な端に位置を合わせることにより達成してよく、ダイのエッジに作られる構造（例えば、ボンディング、パッド、又はヒューズ、ダイのエッジに置かれたターゲットや基準マークのような専用のアライメントパターン）に位置を合わせることにより達成してよく、ダイの底主面に置かれた構造やパターンに位置をあわせることにより達成してよく、他の又は隣接する付加的構造に位置をあわせることによって達成してもよい。アライメント手順の間、アライメントは検査及び修正されることができる。例えば、電気伝導度又は回路インピーダンスがテストされ、アライメントを修正するために位置調整が実行される。アライメントは、２つの異なるダイの相対位置を決定することを含んでいてよい。ダイ又はダイの構造の相対位置は、２つのダイの間の適切なインタフェース（例えばワイヤボンディング）を容易にするために使用されてよい。
【００４６】
アライメントは構造の位置を決定するためのカメラの使用、光学走査又はレーザ走査を含んでいてよい。マシンビジョン及び画像分析技術を使用してよい。複数のダイの位置は、単一画像から決定されることができる。エッジ構造を含むダイの異なる複数の側面を測定してそれぞれ異なってアライメントを実行することが必要な場合がある。ダイの異なる側面の測定によってダイアライメントが最適化され、このダイのエッジ構造が配向されてよい。図８は、様々な周縁エッジ面に異なる複数のエッジ構造を有するダイの例を示す。異なるエッジの構造又はダイエッジの要件に基づいて最適配置が決定されてよい。
【００４７】
図９を参照して、エッジビア及びダイ構造間の相互接続を作る方法を検討する。
【００４８】
エッジ構造に関する相互接続は、エッジ、主面、又は他の近くのダイ回路基板、パッケージ導体、基盤チップ又はテストプローブに置かれるいずれかの他の構造にエッジ構造をワイヤボンディングすることを含んでいてよい。相互接続が、積層される及び／又は横に配置されるダイの構造の間にあってもよい。
【００４９】
図９に示すように、２つの異なるダイ２１０、２１２のエッジ構造は、直接相互に接触してもよい。図９において、対向するエッジ面２１４、２１６に沿って位置するダイ２１０、２１２のエッジ構造は、接触領域２１８において互いに接触する。この接触領域２１８は、重なり合う２つのダイの間の通信を提供してもよく、互いのそばに位置する２つのダイの間の通信を提供してよい。図１０に示されるダイ２２０のような中心のダイ上のエッジ構造は、下位のダイ２２２と上位のダイ２２４が中心のダイ２２０と通信することなくビア２２６を経由して通信できるように、必要により中心のダイ２２０周辺で信号を送信するビアとして機能してよい。
【００５０】
エッジ構造のテストは、積層の前又は後に発生してよい。パラメータの試験及び機能的な試験は、ダイが適切に作製されたことを点検するために行ってよい。テストは、構成要素をごみ箱にソートして、ビン（bin）に割り振るために用いることができる。試験の後に、エッジ構造に対して、付加的なチューニング、トリミング、再構成、修理、直列化又は識別を行ってもよい。
【００５１】
エッジ構造によるテスト、チューニング、トリミング、修理は、パッケージング処理中の変化や欠陥を判定及び／又は修正するために用いられてもよい。例えば、あるダイと他のダイとを適切に合わせるために電気的インピーダンスをチューニングすることを必要となることがある。エッジ試験又は変更を使用することにより、実装効果（packaging effect）が緩和される。
【００５２】
テスト、トリミング及びチューニングの一部は、積層前に測定されたダイの特性に基づいていてもよい。ダイ積層中のテストにより、ダイにひびが入るか、又は取扱中に回復不能な破損を受けたことが分かることがある。この種のダイは、取り除かれて、損傷を受けていない代理と置き換えられてよい。または、結合又はそれ以外の方法によりこのダイの積層体を全く追加損傷を受けていないダイへ加える前に廃棄できる。エッジ構造によるテストは、信頼性試験、バーンイン（burn-in）及び／又は積層ダイの最終的なテストの間の一部として使われることもできる。
【００５３】
図１及び２は、ある種のテストを実行するために必要なものを模式的な観点から説明する。ある特定の構成の、及び予め定められたエッジ構造の形式のダイを受け入れるのに適している取付具が設けられている。テストプローブのような機能実行装置が間隙を介してエッジ構造を取り扱うように、取付具は、適切な形状及びエッジ構成配置のダイを機能実行装置に自動的にアライメントする。その後で、機能実行装置が作動してよい。すなわち、前進して接触し又は付近に移動するか、又は単に、必要に応じて作動して取り扱い対象のエッジ構造との機能的関係を生じさせる。データは必要に応じて集められ、エッジ構造における又はエッジ構造に対する生死判断、実施可能性及び／又は変更に関して決定する。
【００５４】
図面及び上述で説明された実施例は典型例であり、そして、本発明の実施が様々な他の構成において行われることができることは明らかである。すなわち、上述の実施例は、本発明の容易な理解を可能にするために記載されるものであり本発明を制限するものではない。反対に、本発明は、添付する特許請求の範囲及び精神の範囲内に含まれる様々な変更態様及び等価な構成をカバーすることを目的とし、特許請求の範囲は、法律によって許される変更態様及び等価な構成の全てを含むべく、最も幅広い解釈を与えられるものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図６Ａ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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