(57)【要約】本発明が開示する表示システムは、表示コントローラ、表示ユニット、光源を含む。表示コントローラは、プロセッサユニット、記憶デバイス、電圧源、選択可能な光源制御ユニットを含む。表示ユニットは、論理及び制御電圧と、データと、を受け取って表示装置の画素セルを操作するアレイ及び回路と、透過対向電極と、２つのアライメント間に位置する液晶層とを含む。画素セルは、ストレージ素子と、ＤＣバランス制御スイッチと、画素電圧オーバーライド回路が２つの電圧間で選択するインバータと、画素電極／ミラーとを含む。異なる作業モードにおいて、画素ミラー電圧は、ストレージ素子又は画素電圧オーバーライド回路により決定される。表示システムは、一期間で画像を表示し、他期間で固定状態にリセットする。【選択図】図６
2013546008.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素セルと、透明対向電極の表示ユニットと、光源とを含む表示コントローラを含む表示システムであって、
前記表示コントローラは、プロセッサユニット、記憶デバイス、電圧源を含み、前記表示コントローラは、電圧源により論理及び制御電圧と、データと、を表示ユニットへ送り、透明対向電極へ与える少なくとも１つの電圧を含み、
前記表示ユニットは、複数の画素セル及び周辺回路と、透明導電対向電極と、透明導電対向電極及び画素セルアレイ上の液晶アライメント層と、透明対向電極と画素セルアレイとの間の液晶層とを含み、複数の画素セル及び周辺回路は、電圧源からデータと、論理及び駆動電圧とを受け取り、前記電圧及びデータに基づいて表示装置を操作し、
前記画素セルは、ストレージ素子と、ＤＣバランス制御スイッチと、画素電圧オーバーライド回路と、少なくとも２つの電圧から１つの電圧を選択するインバータと、インバータの出力を受け取る画素電極／ミラーとを含み、第１のモードにおいて、メモリ素子のデータ状態に基づき、前記画素セルは、ＤＣバランス制御スイッチを介してインバータへ電圧を送り、画素ミラーへ印加する少なくとも２つの電圧のうちから選択し、第２のモードにおいて、インバータの入力に電圧が送られず、画素ミラーに電圧が送られず、第３の作業モードにおいて、画素電圧オーバーライド回路からの電圧がインバータの入力に送られ、画素ミラーへ送る少なくとも２つの電圧のうちの１つを選択することを特徴とする表示システム。
【請求項２】
ノーマル作業モードにおいて、画素セルは、ストレージ素子により電圧コントローラが提供するデータに反応し、ＤＣバランス制御スイッチの２つの入力へ相補データ電圧を送り、前記ＤＣバランス制御スイッチがノーマル作業モードにおいて、電圧源が発する論理電圧に基づき、２つの相補入力のうちの１つを選択して画素電圧オーバーライド回路の１つの入力端子へ送り、ノーマル作業モードにおいて、前記画素電圧オーバーライド回路により入力端子に送られた電圧が出力端子に送られ、前記インバータが画素電圧オーバーライド回路から電圧を受け取り、少なくとも２つの画素駆動電圧のうちの１つを選択し、選択した電圧を画素ミラーへ送ることを特徴とする請求項１に記載の表示システム。
【請求項３】
隔離作業モードにおいて、電圧源が発した論理電圧に基づき、画素セルは、ＤＣバランス制御スイッチによりストレージ素子から画素電圧オーバーライドユニットの入力へ電圧を送らず、画素電圧オーバーライド回路は、画素ミラーへ電圧を送らないことを特徴とする請求項１に記載の表示システム。
【請求項４】
オーバーライド作業モードにおいて、電圧源が発した論理電圧に基づき、画素セルは、ＤＣバランス制御スイッチによりストレージ素子から画素電圧オーバーライドユニットの入力へ電圧を送らず、オーバーライド作業モードにおいて、画素電圧オーバーライド回路は、電圧源が発した制御電圧に反応し、少なくとも２つの電圧のうちの１つをインバータの入力へ送ることを特徴とする請求項１に記載の表示システム。
【請求項５】
メモリ素子は６トランジスタＳＲＡＭセルであることを特徴とする請求項１に記載の表示システム。
【請求項６】
ＤＣバランス制御回路は、ブレークビフォアメーク論理に基づいて操作することを特徴とする請求項１に記載の表示システム。
【請求項７】
ＤＣバランス回路は、電圧範囲をＶDD及びＶSSにして画素ミラーへ送ることを特徴とする請求項１に記載の表示システム。
【請求項８】
電圧源は、処理ユニットからの信号に反応し、論理及び制御電圧と、画素電圧とを複数の画素セルへ送り、電圧を透明対向電極駆動へ送って表示ユニットをＤＣバランス方式で操作することを特徴とする請求項１に記載の表示システム。
【請求項９】
電圧源は、処理ユニットからの信号に反応し、ノーマルモードで表示装置を操作し、ストレージ素子に位置するデータに基づいて画像を表示することを特徴とする請求項８に記載の表示システム。
【請求項１０】
電圧源は、処理ユニットからの信号に反応し、オーバーライドモードで表示装置を操作し、画素電圧オーバーライド回路へ信号を送り、少なくとも２つの電圧のうちの１つをインバータへ送り、インバータが画素電圧オーバーライド回路からの信号に反応し、少なくとも２つの電圧のうちの１つをアレイの全ての画素ミラーへ送ることを特徴とする請求項８に記載の表示システム。
【請求項１１】
光源は、カラーにより切替える少なくとも２つの異なるカラーの複数の発光ダイオードユニットを含むことを特徴とする請求項１に記載の表示システム。
【請求項１２】
表示コントローラは、所定のスケジュールで発光ダイオードを発光させることを特徴とする請求項１１に記載の表示システム。
【請求項１３】
液晶層は、選択した波長のコヒーレント光の約半波長の厚さであり、２つの表面上のアライメント層の配向がコヒーレント光の偏光に対して平行で、且つ、互いに反平行であることを特徴とする請求項１に記載の表示システム。
【請求項１４】
表示システムが表示コントローラと、複数の画素セルを含んだ表示ユニットと、透明対向電極と、光源とを含んで表示システムの変調方法であって、
前記表示コントローラは、処理ユニット、記憶デバイス、電圧源を含み、前記表示コントローラは、電圧源により論理及び制御電圧と、データと、を表示ユニットへ送り、透明対向電極へ送る少なくとも１つの電圧を含み、
前記表示ユニットは、複数の画素セル及び周辺回路と、透明導電対向電極と、透明導電対向電極及び画素セルのアレイ上の液晶アライメント層と、透明対向電極と画素セルアレイとの間の液晶層とを含み、複数の画素セル及び周辺回路は、電圧源からデータと、論理及び駆動電圧と、を受け取り、前記電圧及びデータに基づいて表示装置を操作し、
前記画素セルは、ストレージ素子と、ＤＣバランス制御スイッチと、画素電圧オーバーライド回路と、少なくとも２つの電圧から１つの電圧を選択するインバータと、インバータの出力を受け取る画素電極／ミラーとを含み、第１のモードにおいて、メモリ素子のデータ状態に基づき、前記画素セルは、ＤＣバランス制御スイッチを介して電圧をインバータへ送り、画素ミラーへ印加する少なくとも２つの電圧のうちから１つを選択し、第２のモードにおいて、インバータの入力には電圧が送られず、画素ミラーに電圧が送られず、第３の作業モードにおいて、画素電圧オーバーライド回路からの電圧がインバータの入力に送られ、画素ミラーへ送る少なくとも２つの電圧から選択し、
ノーマル作業モードの第１の作業期間において、表示ユニットの各画素のストレージ素子は、電圧源からデータを受け取り、相補データをＤＣバランススイッチへ送り、前記ＤＣバランススイッチは、電圧源が決定したその論理構成に基づき、２つの相補出力のうちの１つを画素電圧オーバーライド回路へ送り、画素電圧オーバーライド回路は、受け取った電圧をその出力端子へ送り、インバータは、その入力端子の電圧を受け取り、少なくとも２つの電圧のうちの１つを画素ミラー／電極へ送り、前記データ表示は、所定のプログラムにより第１の作業期間持続し、表示コントローラは、所定のスケジュールに基づいて発光ダイオードを操作し、
隔離作業モードの第２の作業期間において、各画素のストレージ素子は、電圧源からデータを受け取り、相補データをＤＣバランススイッチへ送り、前記ＤＣバランススイッチは、ストレージ素子の隔離モードを隔離し、画素電圧オーバーライド回路は、電圧源からの論理に基づいてオフ条件で操作され、インバータ回路の入力へ電圧が送られず、
オーバーライド作業モードの第３の作業期間において、ＤＣバランススイッチは、ストレージ素子と画素の他の回路とを隔離させ、画素電圧ストレージスイッチにより電圧をインバータ回路の入力へ送り、インバータ回路により少なくとも２つの電圧のうちの１つを選択して画素ミラーへ送ることを特徴とする表示システムの変調方法。
【請求項１５】
光源は、カラーにより切替える少なくとも２つの異なるカラーの複数の発光ダイオードユニットを含むことを特徴とする請求項１４に記載の表示システムの変調方法。
【請求項１６】
表示コントローラは、ノーマル作業状態の変調期間と略同時に所定のスケジュールで発光ダイオードを発光させることを特徴とする請求項１５に記載の表示システムの変調方法。
【請求項１７】
表示コントローラは、隔離モード及びオーバーライドモードの変調期間と同時に、発光ダイオードを所定により発光させないことを特徴とする請求項１５に記載の表示システムの変調方法。
【請求項１８】
表示システムは、隔離又はオーバーライドモードの事前間隔で操作されるとき、表示コントローラは、後続のノーマルモードの間隔によりストレージ素子へデータをロードすることを特徴とする請求項１４に記載の表示システムの変調方法。
【請求項１９】
表示システムは、ノーマル作業モードの作業期間で一定の操作時間で操作され、表示コントローラは、所定方法に基づいて第１列に書込むデータが第１のグレイレベルで開始し、必要な変調セグメントの期間に対応して時間が経過した後、選択した間隔で後続列のデータを書込んで第１列をリセットし、その後、列の書込みが発生し、列の間の間隔は、前の列に書込むデータに必要なビット深度に正比例し、１組の列に書込まれた後、同じ列の間隔モードを繰り返すが、１つの列が前の列の書込み作用からオフセットし、１組の列の書込み作用の全てが表示装置の全ての列へ書込まれるまでこのモードが繰り返されるため、必要なグレイスケールが全ての列に提供されることを特徴とする請求項１４に記載の表示システムの変調方法。
【請求項２０】
後続の列書込み作用の間の間隔の大きさは、任意又は経験に基づくことを特徴とする請求項１９に記載の表示システムの変調方法。
【請求項２１】
一部の変調間隔は、バイナリで重み付けされたステップに対応し、一部の変調間隔は、バイナリで重み付けされたステップに対応しないことを特徴とする請求項１９に記載の表示システムの変調方法。
【請求項２２】
終了ライトポインタを第２のアドレスデータへ用いることにより、ある一定の時間間隔でデータを書込むことを終了し、第２のアドレスデータは、第１の関連しない列のアドレス位相の余剰タイムスロットを占有し、終了ライトポインタのアドレスプロトコルは、終了した列と、終了列の全ての画素へ書込む１つのデータ値とを含むことを特徴とする請求項１９に記載の表示システムの変調方法。
【請求項２３】
画素のアレイ全体は、表示装置全体の１つの書込み作用において書込まれ、続いて付加的なステップが同じ方式により表示装置全体に書込まれることを特徴とする請求項１４に記載の表示システムの変調方法。
【請求項２４】
画素のアレイ全体が表示装置全体の１つの書き込み作用中で書き込まれ、且つ、アドレスデータが識別する第２列へ終了ライトポインタを用いることにより、ある一定の時間間隔で書込まれるデータを終了し、前記アドレスデータは、第１の関連しない列のアドレス位相の余剰タイムスロットを占有し、終了ライトポインタのアドレスプロトコルは、終了した列と、終了列の全ての画素へ書込む１つのデータ値とを含むことを特徴とする請求項２３に記載の表示システムの変調方法。
【請求項２５】
液晶層は、選択した波長のコヒーレント光の約半波長の厚さであり、２つの表面上のアライメント層の配向がコヒーレント光の偏光に対して平行で、且つ、互いに反平行であることを特徴とする請求項１４に記載の表示システムの変調方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＣＯＳ（登録商標）表示装置に関し、特に、電圧制御を高めるＬＣＯＳ表示装置の改良画素セル設計に関する。
【背景技術】
【０００２】
液晶投射型表示装置の輝度及びフィルファクタを高めるためには、一般に反射ＬＣＤ画素が使用される。これらのシステムは、ＬＣＯＳと称され、大きなアレイの画素を利用して入力画像の高解像度出力を達成する。表示装置の各画素は、透明電極と反射画素電極との間に挟まれた液晶層を含む。一般に、透明電極は表示装置全体で共有するものであり、反射画素電極は各画素に対して作用する。ストレージ素子又はその他記憶ユニットは、画素下に取り付けられ、画素電極上の電圧を選択的に案内する。共通透明電極と各反射画素電極との電圧差を制御することにより、送られてきたイメージデータにより液晶の光学特性を制御する。ストレージ素子は、アナログ又はデジタルのストレージ素子でもよく、デジタルストレージ素子は、高熱又は低負荷の環境において帯電減衰が起きにくいためよく使用される。
【０００３】
ＬＣＯＳマイクロ表示装置テクノロジーは、米国及び海外の消費市場において、投影システムのコストダウンが求められている。限定的な効果を達成することができる一方法としては、システム中で一つのＬＣＯＳマイクロ表示装置により所望の三原色を変調し、許容することができないちらつき又は画像破損をなくす方法がある。以前のＬＣＯＳ投影システムは、卓越した性能を有したが、色毎に複雑な光学系及び３つの独立したマイクロ表示装置が必要である。現在成功している一つのパネルアーキテクチャは、フィールドシーケンシャルカラーモードで操作される小型で低解像度のマイクロ表示装置に関係し、これは事前にＲＧＢフレームの時間中に２組のカラーフィールド（ＲＧＢ）を書込んで問題を低減する必要がある。また、一つのパネルフレームは、組み立てる前に表示装置の画素へカラーフィルタ材料を直接施す必要がある。しかし、色毎に３倍のサブ画素が必要であるため、解像度には限界があった。
【０００４】
２つの方式には、克服しなければならない限界がある。消費者の一部は、低解像度に満足することができない。消費者が高解析度を所望するため、現在の表示装置の９００×６００（５４０，０００画素）の解像度を用いる携帯電話は、４８０画素×３２０画素（１５３，６００画素）である従来の解像度と比べ、３．５インチの画像対角線の表示装置の解像度は３倍以上ある。カラーフィルタ方式はさらに困難度が高く、１５マイクロレベルの寸法において、カラーフィルタ材料を画素に塗布することは先天的に困難であった。これと比較し、直視型表示装置の画素寸法は、一般に１００ミクロンである。解像度及び性能を改良しなければならないことは明白である。
【０００５】
上述の問題点以外にその他考慮しなければならない点がある。すでに述べたように、フィールドシーケンシャルカラーモードの操作には、データレートを高めて問題を低減させる必要がある。周知の問題には、ちらつき、色割れ、カラークロスカップリングが含まれる。考慮しなければならない小さな問題には、動的な偽輪郭、横電界問題、動きぼやけが含まれる。
【０００６】
ちらつきの認識は肉眼の基本的な機能である。１９世紀末及び２０世紀初頭に閃光灯を用い、光を１／２Ｈｚ〜６０Ｈｚのレートで閃光させたときに人が感じるちらつきに関する実験を行った。視力の差異により各人の感じ方は異なった。６０Ｈｚの上限が好ましい近似値であり、上述したことはＦｅｒｒｙ−Ｐｏｒｔｅｒ  Ｌａｗと称されることが多い。
【０００７】
この効果は表示装置の分野、特にカラーシーケンシャル表示装置の分野で重要である。色に対する目の感度を表すフォトピック曲線（ｐｈｏｔｏｐｉｃ  ｃｕｒｖｅ）（図示せず）を検視すると、約５５０ナノメートルの波長がピークであることが分かる。即ち、緑色スペクトルである。そのため１８０Ｈｚで三色（赤、緑、青）を順次表示すると、６０Ｈｚの緑色フラッシュレートが発生する。フィールドシーケンシャルカラー表示装置を同じレートで操作すると、ビューアはちらつきに関して文句を言う可能性がある。レートを７５Ｈｚまで引き上げるとこの問題を僅かながら減らすことができるが、ちらつきを消去するために必要な最低レートが高くなる要素がある。これには、画像の全体輝度、変調の深さ、画像の見た目の大きさ（網膜上における）が含まれる。フリッカー周波数の上限は、表示装置の輝度が上がるに従い高くなる。深さの変調に関しては、赤及び青のレベルを上げると、感じるちらつきを減らすことができる。画像サイズの効果は予測することが困難であるが、依然として考慮しなければならない。現在、実際のフィールドシーケンシャルカラー表示装置は、１秒当たり少なくとも３６０のカラーフレームのレベルで操作されている。
【０００８】
色割れが部分的に起きるのは、表示装置に必要な多くの後続データが６０Ｈｚで収集されるためであることと、比較的早い移動物体に伴って目が移動するためである。移動物体がフィールドシーケンシャルカラー表示装置中で再現されると、ビューアは色スプレーディング（ｃｏｌｏｒ  ｓｐｒｅａｄｉｎｇ）が見易く、これは目の視線が物体の予期位置へ移動しても元の位置にカラーがあるためである。これは動作補間により解決することができるがコストが高い。低コスト表示装置の好適な方式としては、緑色データのフレームレートを高めることである。これは感じる物体の速度を変えることにより問題を僅かだけ小さくすることができる。データレートを高めるためには、帯域幅を増加させることとなる。
【０００９】
第３の問題はカラークロスカップリングである。これはネマチック型液晶表示装置に発生することであるが、これは次のＬＥＤにカラーが生じる際、液晶の反応時間が制限され、以前のカラー状態を記憶したままに維持されるためである。この問題で観察される効果は予測が困難であるが、通常、この方式で発生する物体は、他の画像と比べて鮮明でなかった。この問題を解決するためには、幾つかの方法がある。第一に、ＬＥＤを一時的に全てオフして液晶を新しい状態にする。勿論、これは輝度が失われてしまうが、問題を小さくすることができる。第二に、表示装置は、何れか指定のカラーフィールドの終了により、暗状態を駆動させてから新しいカラーデータをリロードする。これは通常、ＬＥＤのゲートを組み合わせて行う。暗状態の駆動は出来るだけ早く発生させる必要がある；これは、画像アレイが暗状態に書かれる時間と、選択された液晶モードとにより制限を受ける。
【００１０】
残りの問題の解決方法は当業者によく知られている。データレート性能により実現する必要がある。動的な偽輪郭は、ネマチック型液晶表示装置により制限されるが、隣接するグレイレベルに大きめの時間的差が存在する場合、いくらか見ることができる。階調曲線全体により時間的差を下げるのは、この問題を小さくするために好ましい方式である。この同様の技術は、液晶の横型電界効果を幾らか減らすことがあるが、液晶アライメントのアンカリングエネルギ及びセルのプレチルトを最終的に下げる。動きぼやけは、上述したように動き補間が必要であるが、液晶反応時間を高めてよい。これらには時間及び資源の大量投資が必要である。
【００１１】
本発明の開示を助けるために、表示装置の液晶機能を簡単に振り返って見る。ネマチック液晶表示装置において、液晶層は、そこを透過した光の偏光を回転させ、偏光の回転レベルは、液晶層に印加するｒｏｏｔ−ｍｅａｎ−ｓｑｕａｒｅ（ＲＭＳ）電圧を決定する。そのため、反射液晶表示装置上の入射光は、偏光であり、“ｏｎ状態”を組み合わせた反射光は通常、直交偏光である。当業者であれば分かるように、偏光の変更程度は、ＲＭＳ電圧の原因を決定し、これは全ての液晶表示装置の基礎である。
【００１２】
そのため、液晶に変化電圧を印加することにより、液晶装置の透光能力を制御することができる。デジタル制御の応用において、画素駆動電圧が暗状態（ｏｆｆ）又は明状態（ｏｎ）に変わるため、完全なオン（ｏｎ）の位置と完全なオフ（ｏｆｆ）の位置との間で所望のグレイスケールを得るために、ある種の変調設計を電圧制御へ加える必要がある。もし液晶反応時間が変調波形時間より遅い場合、液晶は、駆動波形のＲＭＳ電圧に反応する。パルス幅変調（ＰＷＭ）の使用は、この種のデジタル回路を駆動する一般的な方式である。一種のＰＷＭにおいて、変化のグレイスケールは、一連のパルスへ変換されたマルチビットワード（即ち、二進法の数字）により表される。時間平均のＲＭＳ電圧は、所望のグレイスケールを維持するために必要な特定の電圧に対応する。
【００１３】
パルス幅変調の各種方法がすでに知られている。そのうちの一種は、バイナリで重み付けされたパルス幅変調であり、パルスはグループ化されてバイナリ・グレイスケールのビットに対応する。付加的なビットをバイナリ・グレイスケールへ加えることによりグレイスケールの解像度を高めることができる。例えば、４ビットワードを使用すると、各画素にグレイスケールが書込まれる時間は、通常、フレーム時間と称されて１５個の間隔に分けられ、通常、サブフレームと称され、１６個の可能なグレイスケール（２4の可能値）となる。８ビットのバイナリ・グレイスケールは、２５５の間隔と、２５６の可能なグレイスケールとなる（２8の可能値）。
【００１４】
大部分のネマチック型液晶材料は、印加する電圧の数値に反応するだけであり、電圧極性に反応するものではないため、液晶材料に同じ数値の正又は負の電圧を印加し、通常、液晶に同じ光学性質（偏光）を与える。しかし、ＤＣ電圧を印加すると液晶材料の物理的特性は、イオンマイグレーション又は“ドリフト”により、液晶材料の性能が下がる。同じ電圧極性を連続して印加する場合、ＤＣ電流により液晶材料に汚染物が常に存在し、１対の正面又は他の表面に向かって漂う。これは汚染物をアライメント層上で、液晶材料をある一定の方向で“粘着”させ、駆動電圧に完全に反応することがない。ビューアにより嫌われる、前の画像のゴースト像がこの効果により現われる。高純度化された液晶材料であっても、それらの組成内に幾らかのイオン性不純物（例えば、負に帯電したナトリウムイオン）がある。液晶表示装置の正確性及び操作性を維持するために、この現象を制御する必要がある。このような“ドリフト”を防ぐために、液晶に印加するＲＭＳ電圧を修正し、交流電圧極性を液晶に施す。このような状況では、ＰＷＭのフレーム時間が半分となる。フレームの前半において、変調データは、所定の電圧制御設計に基づき画素電極に施す。フレーム時間の後半において、相補の変調データが画素電極に施される。共通透明電極がその初期電圧状態（通常、高い）に維持されると、０ボルトの正味のＤＣ電圧成分が得られる。一般に“ＤＣバランス”技術と称されるこの技術を用いると、液晶の損壊を防ぎ、液晶画素に印加されるＲＭＳ電圧が変化せず、ＬＣＤパネルで表示される画像も変化しない。ＤＣバランスに必要なことは当業者によく知られている。
【００１５】
そのため、画素の所望のグレイスケールを達成するために、液晶画素素子を駆動する変調設計を用いるには、画素の“ｏｎ”と“ｏｆｆ”との時間量を正確に制御する必要がある。光の回転度は、液晶画素を横切るＲＭＳ電圧に基づく。回転度は、ビューアが見る光強度に影響を与える。この方式により、電圧を変調してビューアが感じる強度に影響を与えることができる。この方式により、グレイスケールを発生させる。表示装置アレイの全ての画素の組み合わせにより、ＬＣデバイスは画像を表示する。画素に印加するｒｏｏｔ−ｍｅａｎ  ｓｑｕａｒｅ（ＲＭＳ）電圧は、電圧極性を連続して反転させ、液晶が損壊することを防ぐ。
【００１６】
多くの液晶デバイスの光電性質により、あるＲＭＳ電圧（ＶSAT）に最大輝度を発生させる一方、別のＲＭＳ電圧（ＶTT）に最小輝度を発生させる。２つの電圧の関係は、光電モードがノーマルブラック（ＮＢ）であるかノーマルホワイト（ＮＷ）であるかで決められ、“ノーマル”は、未駆動であるか僅かに駆動することを表す。ＶSATのＲＭＳ電圧を印加すると明セル又は全反射が得られ、ＶTTのＲＭＳ電圧を印加すると、暗セル又は最小光出力が得られる。もしノーマルホワイト材料がＲＭＳ電圧をＶSATの値まで減らすと、全反射レベルに維持されずに、セルの輝度を低下させることができる。同様に、ゼロ光反射レベルに維持されずに、ＲＭＳ電圧をＶTTより高い値まで上げる。ＮＷモードのＶSATとＶTTとの間のＲＭＳ電圧は、ＲＭＳ電圧の増大に伴い輝度が下がる。そのため、ＶTTとＶSATとの間の電圧範囲は、特定の液晶材料の光電曲線の有用範囲を定義する。この範囲外のＲＭＳ電圧は有用でなく、もし液晶画素に施す場合、グレイスケールのディストーションが発生する。そのため、画素に印加するＲＭＳ電圧をＶSATとＶTTとの間の有用範囲に限定させる。多くの既知の表示システムは、液晶の有用範囲外の電圧により論理回路を駆動し、これらの電圧が画素電極に直接印加されて電力が浪費される。例えば、論理回路は、０及び５ボルト又は０及び３．３ボルトで操作されてもよい。もし液晶材料の有用範囲がこの範囲内にある場合、有用範囲内のＲＭＳ電圧を達成するために、多めの時間及び電力を使わなければならない。有用なＶTTからＶSATの範囲は、１．０〜２．５ボルトであり、論理回路が０〜５ボルトで操作するシステムにおいて、２．５ボルトのＲＭＳ電圧を達成するために、タイムフレーム中で等量の０ボルト状態及び５ボルト状態を見て、２．５ボルトのＲＭＳ電圧を達成する。液晶駆動論理回路は、ＶSAT〜ＶTTの範囲外のレベルでなく、ＶSAT及びＶTTのレベルで操作するのが効率良い。これは時間平均を簡単かつ早くし、少なめの電力により同じシステムを駆動させる。このために、ＲＭＳ電圧は液晶材料の光電反応曲線の有用範囲に限定されることが好ましい。
【００１７】
表示システムの他の実施例は、米国特許第６，００５，５５８号において開示されている。表示システムは、マルチプレクサに連結されたメモリ素子を含む。メモリ素子の状態により、マルチプレクサは、２つの所定の電圧のうちの１つを画素電極へ送る。マルチプレクサは、メモリセルの外に位置し、外部回路が制御され、ＤＣバランス及びデータロード作業を組み合わせて操作を制御する。この発明において、セル外のマルチプレクサの作業は、セルに送られる電圧を変調してＤＣバランスを提供する。同じ電圧を用いて画素ミラーを駆動し、ＤＣバランスを達成するために、変調された電圧を全ての面で正確にしなければならないため、デバイスの複雑度が大幅に高まった。如何なる状況でも、長い線上で多くの異なる電圧を伝えることは設計上大きな制約であった。また、また、この発明は全ての素子が全面的にアドレスされて作用する。これら全ての技術上の困難は、上述した発明が上述の制限を効果的に解決することを制約する。
【００１８】
本案の発明者が出願した特許番号第１０／３２９，６４５号、現在の米国特許第７，４６８，７１７号は、画素表示装置の構成を開示し、各画素制御回路が提供する電圧コントローラは、画素電極に入力される電圧を制御する。コントローラは、画素電極に入力される電圧の多重化機能を含む上、ディカップリングを行い、画素電極へ付与する入力電圧レベルを柔軟に変化させるビットバッファリング及びディカップリング機能をさらに有する。ＤＣバランスのレートは、１ＫＨｚ以上に増やされ、ＤＣオフセット効果の可能性を減らし、遅いＤＣバランスレートにより生じる焼き付きの問題を小さくする。特許第７，４６８，７１７号では、一方のＤＣバランス状態から他方へ切り替え、データをパネルへ上書きする必要がないテクノロジーが開示されている。そのため、高圧ＣＭＯＳ設計上の困難を解決することができる。標準ＣＭＯＳテクノロジーは低い生産コスト及び高い収率によりＬＣＯＳ表示装置のストレージ及び制御パネルを製造する。米国特許第７，４６８，７１７号のＤＣバランスコントローラは、１０トランジスタ（１０−Ｔ）の構成により実施し、２つのｐチャネルＭＯＳＦＥＴ（登録商標）トランジスタを含む。効果的にコントローラを実施することができるが、ｐチャネルＭＯＳＦＥＴトランジスタが効果的に画素ミラーの電圧を引き下げることができないため、技術上の制約がある。コントローラが画素上で作用する電圧下限Ｖ０は、半導体接地電圧ＶSSの上の１．０〜１．３ボルトに設定しなければならず、精確な電圧は回路の設計詳細により決まる。制限は、ｐチャネルＭＯＳＦＥＴトランジスタが電圧をＶDDへ引き上げるほど強い一方、電圧をＶSSへ引き下げるのに弱いからである。
【００１９】
本案の発明者が出願した出願番号第１０／４１３，６４９号、現在の米国特許第７，４４３，３７４号は、前述した発明の改良を開示し、ＤＣバランス回路をＶ0及びＶSSと同様に低いかさらに低い電圧環境中で操作する新しい回路へ交換し、駆動電圧の電圧制限を消去する。改良したＤＣバランスを実施すると問題を確実に解決することができるが、付加的に２つのトランジスタが必要である上、ブレークビフォアメーク回路を周辺回路へ加える必要もある。
【００２０】
本案の発明者が出願した出願番号第１０／７４２，２６２号、現在の米国特許第７，０８８，３２９号は、番号第１０／４１３，６４９号の回路と異なる作業モードを開示し、ＤＣバランス回路を修正する作業により画素電圧と６Ｔ−ＳＲＡＭ記憶ユニットとのディカップリングを行うことにより、新しいデータを６Ｔセルへ書込み、回路容量に頼って有限期間で画素ミラー上の最後の電圧状態を維持する。データをロードするとともに前の状態を維持する能力は、フィールドシーケンシャルカラー表示システムに一般に求められ、カラーフィールドは同期でなくタイムシーケンスで示されるため、１つの表示装置で全てのカラーを生成することができる。競合製品中ではすでに様々な技術が開示され、例えば、画素内に記憶デバイスが加えられるが、その代償として設計の複雑度及び収率がある。
【００２１】
この方式の弱点は、セル上の電圧を当該時間中変えることができず、液晶セルが間隔中でＤＣバランスをとることができない点である。例えば、フィールド方向を交換するなどの様々な設計は実行可能であるが、理想的ではない。
【００２２】
この方式のもう一つの弱点は、液晶セルを上書き間隔において既に知られた状態にリセットできない点である。表示装置を駆動し、知られた暗状態にしてカラーチャネルデータクロスカップリングを小さくするには、ＤＣバランス回路において、表示装置のメモリアレイを上書きして新しいデータ状態の前にし、アレイ全体を暗状態論理設定に書かなければならない。表示装置の見た目を悪くして照明源を中断しなければ、これらの作業を行うことはできない。
【００２３】
本案の発明者が出願した出願番号第１０／４３５，４２７号（‘４２７出願案）では、本文のデジタル表示システムと互換性のある変調方法が開示されている。第１列の書込作用は指定列で発生し、続いて第２列の書込作用と第１列の書込作用とは１列以上で離間され、続いて第３列の書込作用と第２列の書込作用とは１列以上で離間され、等等、所定の数の列が複数の異なる列間隔で書込みされ、最初の列の書込作用を所定間隔（通常１列）移動させた後、パターンを繰り返す。列書込作用の移動レートと列書込作用の間隔とは、ロードされたデータに基づき、列画素がどのくらいの時間、表示装置を変調するかで決められる。練習及び実験を通し、所望のグレイスケール範囲を生成する所定間隔を設定することができる。当該案は、データを並べる方法も開示し、高いビットが常に同じ順番に集めることにより、動的な偽輪郭及びネマティック液晶横電界効果を発生させるデータ位相エラーを減らすことができる。この方式では、多重書込作用を使用することから、発明者は通常、“多重ライトポインタ”、“ｓｗａｔｈ変調”又は“ＭｅｇａＭｏｄ”と称する。
【００２４】
‘４２７の方法の延長時間は、表示装置全体を新しいカラーの画像データ状態にする必要があるため、‘４２７の出願案が開示した変調方法は、修正してフィールドシーケンシャルカラー表示装置に用いなければならない。
【００２５】
本案の発明者が出願した出願番号第１１／７４０，２４４号（‘２４４出願案）では、本文の表示装置と互換性のある変調方法が開示されている。一列で表示されたデータは書込データに埋め込まれて異なる列へ送る指令により終了され、列上の全てのストレージ素子は、１つの所定データ値に書込まれ、通常、暗状態を表す。列書込作用の選択は、主に第１列の書込作用に必要な経過時間に基づき、次に第２列の書込作用に、埋め込み指令スロットがあるか否かに基づく。当該発明は元々、出願番号第１０／４３５，４２７号（‘４２７出願案）が生成する変調セグメントの長さの誤差を減らすために用いられる。‘２４４出願案が開示する変更形式では、期間が‘４２７の出願案より短いグレイスケールモジュレーションセグメントが提供される。
【００２６】
そのため、ＬＣＯＳ表示装置のテクノロジーでは、改良したシステム構成の提供と、電圧を画素ミラーへ送ってこれらの制限を克服するもう一つの手段の提供とが依然として必要である。
【発明の概要】
【発明が解決しようとする課題】
【００２７】
本発明の目的は、画素表示装置の構成をさらに改良することにあり、それは新しいデータをロードするときに、表示装置の画素を１組の所定電圧駆動レベルへ駆動する１つの回路を提供し、これによりグレイレベルの精確性を維持し、所定の電圧レベルに駆動する際、ＤＣバランスをとり、表示装置への書込み及び新しいデータに必要な時間を減らすことによりシステムコントラストを高め、フィールドシーケンシャルカラーシステムに関する問題を減らす。コントローラは、電圧入力を多重化して画素電極へ付与し、ビットバッファとディカップリング機能によりディカップリングを行い、画素電極の入力電圧レベルを柔軟に変え、コントローラは、アレイの画素ミラーを引き下げたり引き上げたりして暗状態又はその他所定状態の電圧に対応する。
【課題を解決するための手段】
【００２８】
要するに、本発明は、画素表示素子上に画像データを表示する方法を開示する。当該方法は、ＭＯＳＦＥＴｐチャネルトランジスタ及びＭＯＳＦＥＴｎチャネルトランジスタを含んだ交流電圧制御手段を設けた構成のステップを含み、各手段は、画素表示素子の電極上へ所定の電圧を印加するインバータへ印加する電極電圧を選択することができる。
【図面の簡単な説明】
【００２９】
【図１】図１は、反射画素電極を利用した１つの液晶画素セルのブロック図である。
【図２】図２は、ＬＣＯＳ表示パネルの透視図である。
【図３】図３は、液晶表示パネルを利用した投影表示システムである。
【図４】図４は、液晶材料の光電反応曲線である。
【図５】図５は、１つの画素を駆動するバイナリビットの独立制御及びバッファを示すブロック図である。
【図６】図６は、本発明の一実施例に係る好適なＤＣバランス制御素子を示す図である。
【図７】図７は、本発明の図５の好適なバッファ及び電圧を印加する回路を示す図である。
【図８】図８は、本発明の図５の好適なストレージ素子である。
【図９】図９は、本発明の図５の好適な画素電圧オーバーライド回路である。
【図１０】図１０の表は、画素セルに送られるデータ状態と制御状態との間の交互作用及び得られるグレイスケール画像を説明する。
【図１１】図１１は、本発明に係るマルチ画素液晶アレイである。
【図１２】図１２は、本発明に係るマルチ画素液晶表示装置を用いる他の表示コントローラである。
【図１３Ａ】図１３Ａは、４トランジスタのＤＣバランス制御スイッチのブレークビフォアメークシーケンスの電圧タイミングを描写する。
【図１３Ｂ】図１３Ｂは、４トランジスタのＤＣバランススイッチの前２つの電圧制御（論理）信号のブレークビフォアメークシーケンスを描写する。
【図１３Ｃ】図１３Ｃは、４トランジスタのＤＣバランス制御スイッチのブレークビフォアメーク回路の前２つの電圧制御（論理）信号タイミングを描写する。
【図１３Ｄ】図１３Ｄは、４トランジスタのＤＣバランススイッチの後２つの電圧制御（論理）信号のブレークビフォアメーク回路を描写する。
【図１３Ｅ】図１３Ｅは、４トランジスタのＤＣバランス制御スイッチのブレークビフォアメーク回路の後２つの電圧制御（論理）信号タイミングを描写する。
【図１３Ｆ】図１３Ｆは、２トランジスタの画素電圧オーバーライド回路の２つの電圧制御（論理）信号の回路を描写する。
【図１３Ｇ】図１３Ｇは、２トランジスタの画素電圧オーバーライド回路の回路の２つの電圧制御（論理）信号タイミングを描写する。
【図１３Ｈ】図１３Ｈは、インバータ及びフリップフロップ回路と、２つの回路の組み合わせとによる遅延素子を描写する。
【図１３Ｉ】図１３Ｉは、インバータ及びフリップフロップ回路と、２つの回路の組み合わせとによる遅延素子を描写する。
【図１３Ｊ】図１３Ｊは、インバータ及びフリップフロップ回路と、２つの回路の組み合わせとによる遅延素子を描写する。
【図１４】図１４は、１つの画素を駆動するバイナリビットの独立制御及びバッファを示すブロック図である。
【図１５】図１５は、図１４の好適なＤＣバランス制御素子を示す図である。
【図１６】図１６は、本発明に係る図１４の好適なバッファ及び電圧を印加した回路を示す図である。
【図１７】図１７は、本発明に係る図１４の好適な画素電圧オーバーライド回路である。
【図１８】図１８は、本発明の図１４の好適なストレージ素子である。
【図１９】図１９は、本発明に係るマルチ画素液晶アレイである。
【図２０】図２０は、ＩＴＯ電圧マルチプレクサ制御のもう一つの実施例を示す。
【図２１】図２１の表は、信号の交互作用を説明する。
【図２２】図２２は、本発明の電圧コントローラ及び多重化時のＩＴＯボルトの電圧尺度を示す。
【図２３Ａ】図２３Ａは、多色ＬＥＤを基礎とする照明システムの一般のフィールドシーケンシャルカラー変調方法を示す。
【図２３Ｂ】図２３Ｂは、多色ＬＥＤを基礎とする照明システムの一般のフィールドシーケンシャルカラー変調方法を示す。
【図２３Ｃ】図２３Ｃは、多色ＬＥＤを基礎とする照明システムの一般のフィールドシーケンシャルカラー変調方法を示す。
【図２４Ａ】図２４Ａは、カラーモードをスクロールすることにより、グレイスケール変調が生成されるフィールドシーケンシャルカラー変調方法を示す。
【図２４Ｂ】図２４Ｂは、カラーモードをスクロールすることにより、グレイスケール変調が生成されるフィールドシーケンシャルカラー変調方法を示す。
【図２４Ｃ】図２４Ｃは、カラーモードをスクロールすることにより、グレイスケール変調が生成されるフィールドシーケンシャルカラー変調方法を示す。
【図２４Ｄ】図２４Ｄは、２種類のカラー変調をスクロールし、そのインターレースされたライトポインタが生成するグレイスケール変調を示す。
【図２４Ｅ】図２４Ｅは、２種類のカラー変調をスクロールし、そのインターレースされたライトポインタが生成するグレイスケール変調を示す。
【図２４Ｆ】図２４Ｆは、フィールドシーケンシャルカラーがある色から他の色へ変わるときに発生させなければならない作業の詳細図を示す。
【図２４Ｇ】図２４Ｇは、フィールドシーケンシャルカラーがある色から他の色へ変わるときに発生させなければならない作業の詳細図を示す。
【図２４Ｈ】図２４Ｈは、フィールドシーケンシャルカラーがある色から他の色へ変わるときに発生させなければならない作業の詳細図を示す。
【図２５Ａ】図２５Ａは、２種類のカラー変調をスクロールし、そのインターレースされないライトポインタが生成するグレイスケール変調を示す。
【図２５Ｂ】図２５Ｂは、２種類のカラー変調をスクロールし、そのインターレースされないライトポインタが生成するグレイスケール変調を示す。
【図２６Ａ】図２６Ａは、表示装置の平面更新の変調方法を示す。
【図２６Ｂ】図２６Ｂは、表示装置の平面更新の変調方法を示す。
【図２６Ｃ】図２６Ｃは、表示装置の平面更新の変調方法を示す。
【発明を実施するための形態】
【００３０】
図１及び図２は、ＬＣＯＳマイクロ表示装置１００の一般構造を示す。１つの画素セル１０５は、透明共通電極１４０と画素電極１５０との間の液晶層１３０を含む。ストレージ素子１１０は、画素電極１５０に連結されるとともに、相補データ入力端子１１２及び１１４、データ出力端子１１６、制御端子１１８を含む。ストレージ素子１１０は、制御端子１１８上のライト信号に反応し、１対のビット線（ＢPOS及びＢNEG）１２０及び１２２上の相補データ信号を読取り、データ出力端子１１６を介してデータ信号をラッチする。データ出力端子１１６が画素電極１５０に連結されるため、ストレージ素子１１０を通過するデータ（即ち、高又は低圧）が画素電極１５０に付与される。画素電極１５０は、高反射研磨のアルミニウムにより形成されることが好ましい。本発明のＬＣＤ表示パネルでは、画素電極１５０が表示装置の各画素に提供される。例えば、１２８０×１０２４画素のアレイが必要なＳＸＧＡ表示システムにおいて、アレイの１，３１０，７２０画素は、単独の画素電極１５０をそれぞれ有する。透明共通電極１４０は、均一な１枚の導電ガラスであり、インジウムスズ酸化物（ＩＴＯ）により形成されることが好ましい。電圧（ＶITO）は、共通電極端子１４２を介して共通電極１４０に印加され、個別の画素電極に電圧を印加することにより、表示装置１００の各画素セル１０５内の液晶層１３０を横切る電圧の数値及び極性を決定する。
【００３１】
入射偏光ビーム１６０が画素セル１０５に入射すると、透明共通電極１４０を通過し、入射光の偏光状態が液晶材料１３０により変わる。液晶材料１３０が入射偏光ビーム１６０の偏光状態を変える方式は、液晶に印加するＲＭＳ電圧により決められる。液晶材料１３０に印加する電圧は、液晶材料の透光方式に影響を与える。例えば、液晶材料１３０を横切る一定電圧を印加させると、入射偏光の一部が反射され、液晶材料及び偏光状態が変えられた透明共通電極１４０を通ってから、後続の偏光素子を通過する。液晶材料を通過した後、入射偏光ビーム１６０は画素電極１５０により反射されてから液晶材料１３０を通過する。そのため、ビーム１６２の強度により、液晶材料１３０により付与される偏光回転が決められ、後者は、液晶層／液晶材料１３０の電圧により決められる。
【００３２】
ストレージ素子１１０は、ＳＲＡＭ記憶ユニット形式のＣＭＯＳトランジスタアレイ、即ち、ラッチ、からなることが好ましいが、その他よく知られたメモリ論理回路により形成されてもよい。ＳＲＡＭラッチは、半導体設計及び製造においてよく知られたものであり、電力が回路に付与される限り、データ値を記憶する能力が提供される。その他の制御トランジスタもメモリチップに加えられてもよい。画素セル１０５の液晶表示パネルの体格を利用し、装置自体の解析能力及び工業規格の画像サイズを決める。例えば、８００×６００画素の解像度が必要なＳＶＧＡシステムには、８００長さ×６００幅（即ち、４８，０００画素）のストレージ素子１１０のアレイと、画素電極１５０の対応したアレイとが必要である。１２８０×１０２４画素の解像度が必要なＳＸＧＡ表示システムには、１２８０長さ×１０２４幅（即ち、１，３１０，７２０画素）のストレージ素子１１０のアレイと、画素電極１５０の対応アレイとが必要である。本発明の表示装置は、ＸＧＡ（１０２４×７６８画素）、ＵＸＧＡ（１６００×１２００画素）、高輝度ワイドスクリーンフォーマット（１９２０×１０８０画素）を含むその他表示装置の規格をサポートしてもよい。水平及び垂直の画素解像度の如何なる組み合わせも可能である。正確な構成は、産業応用及び規格により決定される。透明共通電極１４０（ＩＴＯガラス）は、１つの共通電極であるため、その体格は画素セルアレイの総体格に略合致し、幾らかのマージンを残してＩＴＯの外部の電気接触点とガスケットの空間と、液晶が充填された後に装置により封止を行う充填孔とを有する。
【００３３】
ここで、液晶層１３０の厚さを約半波長へ変えるとともに、２つの表面上のアライメント層の配向を変え、マイクロ表示装置をコヒーレント光の位相変調器として用いてもよい。２つの表面上のアライメント層の配向は、反平行である上、入射したコヒーレント光の偏光に対して平行でなければならない。
【００３４】
図３は、典型的なフィールドシーケンシャルカラープロジェクションシステム２０の系統図を示し、反射液晶マイクロ表示装置３６（以下の文ではマイクロ表示装置３６と称する）、表示コントローラシステム２４、赤色ＬＥＤ４１、緑色ＬＥＤ４２、青色ＬＥＤ４３、カラー組合プリズム（ｘ−ｃｕｂｅ（登録商標））３０、偏光ビームスプリッタ４０、投影光学系４４、各種その他の素子を含む。
【００３５】
表示コントローラシステム２４は、表示画像データソース２３からリンク３３を介して多色画像データを受信する。リンク３３は、ワイヤ、光学系、データバス、無線ＲＦ又はその他よく知られた手段でもよい。表示コントローラシステム２４は、受信したデータを処理し、カラーによりデータを分離し、データを準備するのに必要なその他の変換を行い、マイクロ表示装置３６へ送る。所定のカラーのデータを表示するために、表示コントローラシステム２４は、カラーのフォーマットされたデータをリンク３４を介してマイクロ表示装置３６へ送り、ＬＥＤを発光させるための信号は、リンク３４を介して選択したカラーのＬＥＤ４１、４２又は４３へ送られる。赤色ＬＥＤ４１、緑色ＬＥＤ４２、青色ＬＥＤ４３は、カラー組合プリズム（ｘ−ｃｕｂｅ(登録商標)）３０の周囲に配列され、全てのカラーが偏光ビーム３１により表される共通の光路に沿って光学素子へリレーされる。選択可能な集光レンズ５０は、ビーム３１に作用し、マイクロ表示装置３６の撮像領域へ案内される。選択可能なプリポラライザ３８は、ｐ偏光成分をブロックし、ｓ偏光成分を偏光ビームスプリッタ（ＰＢＳ）４０へパスする。ＰＢＳ４０は、内部斜面からｓ偏光成分を反射させ、ｐ偏光成分をパスする。マイクロ表示装置３６は偏光ビーム３１に作用し、“ｏｎ”条件の画素上のビームの偏光状態を修正するが、“ｏｆｆ”条件の画素上のビームの偏光状態は修正しない。ＰＢＳは、ｐ偏光状態の一部のビーム３２をパスし、その斜面によりｓ偏光状態の一部のビーム３２を反射させる。所定の方式により、各カラーに対して同じプロセスを繰り返すことにより、ビューアがカラー画像を認識できるように、表示装置の一連の１つのカラー画像を十分速くする。
【００３６】
図４は、６３．６°のミックスモードねじれネマティック（ＭＴＮ）の典型的な液晶モードと称される光電曲線（ＥＯ曲線又は液晶反応曲線）を示し、ノーマルホワイト（ＮＷ）モードにおいて光学補償が作用する。Ｒｏｂｉｎｓｏｎ  ｅｔ  ａｌ、“Ｐｏｌａｒｉｚａｔｉｏｎ  Ｅｎｇｉｎｅｅｒｉｎｇ  ｆｏｒ  ＬＣＤ  Ｐｒｏｊｅｃｔｉｏｎ”１２３頁を参照する。３つの曲線は、波長が異なる３種類の光に対応する。ＭＴＮモードは、その低駆動電圧、高効率、装置構成により全てのカラーが１つの暗状態電圧及び１つの明状態電圧を使用することができるという理由から、フィールドシーケンシャルカラーの応用が好ましい。図４に示すように、液晶に印加する電圧が増大すると、反射光の偏光状態の回転が減る。液晶材料１３０（図２）のＲＭＳ電圧ＶSATの偏光回転が最大（白表示）で、ＲＭＳ電圧ＶTTの偏光回転が最小（黒表示）である。ＶTTとＶSATとの間の範囲内で、ＲＭＳ電圧が増えると、液晶材料１３０を透過する光輝度（図２）が明るい状態から暗い状態になる。輝度１００％の点に対応したＲＭＳ電圧において、液晶素子が液晶分子に略アライメントされるため、光が画素電極１５０を完全に透過して反射される。輝度０％の点に対応したＲＭＳ電圧において、クリスタル素子が液晶分子の垂直積層にアライメントされ、反射光の偏光が入射光源に略等しくなるため、光が表示装置の偏光素子を透過することを防ぐことができる。ＥＯ曲線の有用な部分は、ＶTTとＶSATとの間の電圧範囲である。
【００３７】
図５は、本発明の表示装置の１つの画素セル１２０５を示すブロック図である。画素セル１２０５は、ストレージ素子１３００、制御素子又はスイッチ１３２０、画素電圧オーバーライド素子１３６０、インバータ１３４０、画素電極／ミラー１２１２を含む。ＤＣバランス制御素子又はスイッチ１３２０は、ＣＭＯＳを基礎とした論理デバイスであることが好ましく、幾つかの入力電圧のうちの１つをもう一つの装置へ選択的に送ってもよい。ストレージ素子１３００は、データ線（ＢPOS）１１２０及び（ＢNEG）１１２２へそれぞれ連結された相補入力端子１３０２及び１３０４を含む。ストレージ素子１３００もワード線（ＷLINE）１１１８に連結された相補イネーブル端子１３０６及び１３０７と、１対の相補データ出力端子（ＳPOS）１３０８及び（ＳNEG）１３１０を含む。本実施例において、ストレージ素子１３００はＳＲＡＭラッチであるが、当業者であれば分かるように、データビット、記憶ビットを受け取り、相補出力端子上の記憶ビットの相補状態をアサートする全てのストレージ素子により、本文のＳＲＡＭラッチストレージ素子１３００を代替してもよい。
【００３８】
ＤＣバランス制御素子又はスイッチ１３２０は、ストレージ素子１３００のデータ出力端子（ＳPOS）１３０８及び（ＳNEG）１３１０にそれぞれ連結された１対の相補データ入力端子１３２４及び１３２６を含む。ＤＣバランス制御スイッチ１３２０は、電圧コントローラ１２００（図示せず）の第３の電圧供給端子（ＶSWA_L）（論理）１２７６及び第４の電圧供給端子（ＶSWA_H）（論理）１２７８へそれぞれ連結された第１の電圧供給端子１３２８及び第２の電圧供給端子１３３０も含む。ＤＣバランス制御スイッチ１３２０は、電圧コントローラ１２２０（図示せず）の第５の電圧供給端子（ＶSWB_L）（論理）１２８０及び第６の電圧供給端子（ＶSWA_H）（論理）１２８２へそれぞれ連結された第３の電圧供給端子１３３２及び第４の電圧供給端子１３３４をさらに含む。ＤＣバランス制御スイッチ１３２０は、画素電圧オーバーライド回路１３６０のデータ入力端子１３７０に連結されたデータ出力端子１３２２をさらに含む。
【００３９】
画素電圧オーバーライド回路１３６０は、ＤＣバランス制御素子１３２０のデータ出力端子１３２２に連結されたデータ入力端子１３７０を含む。画素電圧オーバーライド回路は、全面的に電圧供給源ＶSS１２９２に連結された第１の電圧供給端子１３６２と、全面的に電圧供給源ＶDD１２９０に連結された第２の電圧供給端子１３６４と、電圧（論理）供給源ＶOVR_H１２９６に連結された第３の電圧供給端子１３６６と、電圧（論理）供給源ＶOVR_L１２９４に連結された第４の電圧供給端子１３６８と、インバータ１３４０の入力電圧供給端子１３４８に連結された電圧（論理）出力端子１３７２と、をさらに含む。
【００４０】
インバータ１３４０は、電圧素子又はスイッチ３２０の第１の電圧供給端子（Ｖ１）１２７２及び第２の電圧供給端子（Ｖ０）１２７４にそれぞれ連結された第１の電圧供給端子１３４２及び第２の電圧供給端子１３４４を含む。インバータ３４０は、画素電圧オーバーライド回路１３６０のデータ出力端子１３７２に連結されたデータ出力端子１３４８と、画素ミラー１２１２に連結された画素電圧出力端子（ＶPIX）１３４６とを含む。インバータ及び電圧印加回路は、Ｖ0とＶ1との間の正確な電圧を画素ミラーへ送る機能を有する。
【００４１】
図６は、ＤＣバランス制御スイッチ１３２０の好適な実施例を示す。ＤＣバランス制御スイッチ１３２０は、ｎチャネルトランジスタ１４２５と並列接続された第１のｐチャネルＣＭＯＳトランジスタ１４１０と、第２のｎチャネルトランジスタ１４２５と並列接続された第２のｐチャネルＣＭＯＳトランジスタ１４２０とを含む。第１のｐチャネルトランジスタ１４１０及び第１のｎチャネルトランジスタ１４１５は、データ入力端子１３２４に連結されたソース端子１４１２を含む。第２のｐチャネルトランジスタ１４２０及び第２のｎチャネルトランジスタ第２のトランジスタ４２５は、入力端子１３２６に連結されたソース端子１４２２を含む。入力端子１３２４及び入力端子１３２６は、ストレージ素子１３００の出力端子ＳPOS１３０９及び出力端子ＳNEG１３１０にそれぞれ連結される。第１及び第２のｐチャネル及びｎチャネルトランジスタのドレイン端子１４１６及び１４２６は、データ出力端子１３２２にそれぞれ接続される。データ出力端子１３２２は、画素電圧オーバーライド回路１３６０のデータ入力端子１３７０に連結される。第１のｐチャネルトランジスタ１４１０のゲート接続端子１３３４は、電圧供給端子ＶSWB_H（論理）１２８２に連結され、第１のｎチャネルトランジスタ１４１５のゲート１４１１が端子１４１３へ接続されてから電圧供給端子ＶSWB_L（論理）１２８０に連結される。第２のｐチャネルトランジスタ１４２０のゲート１４２４は、端子１３３０へ接続されてから、電圧供給端子ＶSWA_H（論理）１２７８に連結され、第２のｎチャネルトランジスタ１４２５のゲート１４２１が端子１４２３へ接続されてから、電圧供給端子ＶSWA_L（論理）１２７６に連結される。
【００４２】
ＶSWA_H＝“Ｏｆｆ”、ＶSWA_L＝“Ｏｆｆ”、ＶSWB_H＝“Ｏｆｆ”、ＶSWB_L＝“Ｏｆｆ”のバランス制御素子１３２０の状態は、６Ｔ−ＳＲＡＭストレージ素子１３００の出力端子ＳPOS１３０９及びＳNEG１３１０と、ＤＣバランス制御素子１３２０の素子とを隔離する。ノーマル作業において、１対の論理電圧ＶSWA_L１２７６及びＶSWA_H１２７８は“Ｏｎ”となり、第２の１対の論理電圧ＶSWB_L１２８０及びＶSWB_H１２８２は“Ｏｆｆ”となるか、逆にしても同様である。１対のｏｎから他の１対のｏｎへの遷移には、本段落の第１句で述べた状態を一時的に通過する必要があり、ＳPOS１３０９とその相補ＳNEG１３１０とが直接接続されて６Ｔ−ＳＲＡＭストレージ素子１３００に短絡が発生することを防ぐ。
【００４３】
図７は、インバータ１３４０の好適な実施例を示す。インバータ１３４０は、ｐチャネルＣＭＯＳトランジスタ１５１０及びｎチャネルトランジスタ１５２０を含む。ｐチャネルトランジスタ１５１０は、第１の電圧供給端子（Ｖ１）１３４２に接続されたソース端子１５１２と、データ入力端子１３４８に連結されたゲート端子１５１４と、画素電圧出力端子（ＶPIX）１３４６に連結されたドレイン端子１５１６とを含む。Ｎチャネルトランジスタ１５２０は、第２の電圧供給端子（Ｖ０）１３４４に連結されたソース端子１５２２と、データ入力端子１３４８に連結されたゲート端子１５２４と、画素電圧出力端子（ＶPIX）１３４６に連結されたドレイン端子１５２６とを含む。画素電圧出力端子（ＶPIX）１３４６は、画素ミラー１２１２に連結される。
【００４４】
図８は、画素電圧オーバーライド素子１３６０の好適な実施例である。画素電圧オーバーライド素子１３６０は、第１のｐチャネルＭＯＳＦＥＴトランジスタ１３８０及び第１のｎチャネルＭＯＳＦＥＴトランジスタ１３８５を含み、ドレイン１３８３及び１３８８は、出力端子１３７２に連結される。データ入力端子１３７０は、データ出力端子１３７２へ直接接続される。ＶDD端子１２９０は、入力端子１３６４に連結され、ＶSS端子１２９２は、入力端子１３６２に連結される。ＶDD入力端子１３６４は、ＭＯＳＦＥＴトランジスタ１３８０のソース端子１３８２に連結され、ＶSS入力端子１３６２は、ＭＯＳＦＥＴトランジスタ１３８５のソース端子１３８７に連結される。電圧供給端子（論理）１２９４は、電圧オーバーライド信号低端子ＶOVR_L（論理）１３６８に連結され、電圧供給端子（論理）１２９６は、電圧オーバーライド信号高端子ＶOVR_H（論理）１３６６に連結される。端子ＶOVR_L１３６８は、ＭＯＳＦＥＴトランジスタ１３８５のゲート１３８６に連結され、端子ＶOVR_H１３６６は、ＭＯＳＦＥＴトランジスタ１３８０のゲート１３８１に連結される。
【００４５】
図９は、ストレージ素子１３００の好適な実施例を示す。ストレージ素子１３００は、ＣＭＯＳスタティック型ＲＡＭ（ＳＲＡＭ）ラッチデバイスであることが好ましい。このような装置は周知されている。ＤｅＷｉｔｔ  Ｕ．  Ｏｎｇ，  Ｍｏｄｅｒｎ  ＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｐｒｏｃｅｓｓｅｓ，Ｄｅｖｏｃｅｓ，＆  Ｄｅｓｉｇｎ，１９８４，Ｃｈａｐｔｅｒ９−５を参照し、その詳細は参考のために本案に組み入れられているものとする。スタティック型ＲＡＭは、電力が供給されている限り、時を刻んでもデータが維持され続ける。図９は、最もよく使われるＳＲＡＭセルを示し、そこでは６つのトランジスタが使用されている。トランジスタ１６０２、１６０４、１６１０、１６１２は、ｎチャネルトランジスタであり、トランジスタ１６０６及び１６０８はｐチャネルトランジスタである。この特定セルにおいて、ワード線１１１８は、２つの伝送トランジスタ１６０２及び１６０４をオンし、（ＢPOS）１１２０及び（ＢNEG）１１２２線により、プリチャージされたハイ状態に留まるか、フリップフロップ（即ち、トランジスタ１６０６、１６０８、１６１０、１６１２）により放電してロー状態にする。その後、フリップフロップ状態の作動センシングが可能となる。選択したセルへデータを書込む際、付加的に書込む回路（ＢPOS）１１２０及び（ＢNEG）１１２２が高くなるか低くなる。低値になると、効果的にフリップフロップの状態を変えることができる。
【００４６】
６トランジスタ型ＳＲＡＭセルが最小の詳細回路設計及び製造工程知識に関係するため、ノイズ及びその他の効果を評価することは困難であると言うことが安全であるため、ＣＭＯＳ型設計及び製造が６トランジスタ型ＳＲＡＭセルで最もよく利用されている。その他、現在の製造工程は、大きなスタティック型ＲＡＭアレイを許容することができるほど密度が高い。そのため、これらのタイプのストレージ素子は、本文のＬＣＯＳ表示装置の設計及び製造にとって好ましい。しかし、本発明は、その他のタイプのスタティック型ＲＡＭセル、例えば、ＮＯＲゲートを用いる４トランジスタ型ＲＡＭセルや、スタティック型ＲＡＭセルを使用せずにダイナミック型ＲＡＭセルを考慮することもできる。
【００４７】
図６に示すように、ＤＣバランススイッチ１３２０は、第１組の論理電圧供給端子１２８２（ＶSWB_H）及び１２８０（ＶSWB_L）上の１組の所定電圧と、第２組の論理電圧供給端子１２７８（ＶSWA_H）及び１２７６（ＶSWA_L）上の１組の所定電圧に反応し、ＤＣバランス制御スイッチ１３２０の出力端子１３２２を介してストレージ素子１３００に記憶する高又は低データ値のうちの何れか１つを画素電圧オーバーライド回路１３６０の入力端子１３７０へ送る。画素電圧オーバーライド回路１３６０の入力端子１３７０は、出力端子１３７２へ直接連結される。出力端子１３７２は、インバータ１３４０の入力端子１３４８に連結される。ＤＣバランス制御スイッチが電圧を画素電圧オーバーライド回路の入力端子１３７０へ送らない限り、画素電圧オーバーライド回路１３６０は電圧を出力端子へ送らない。詳細には、電圧供給端子の電圧と、画素電極の出力電圧ＶPIX（ストレージ素子の入力端子ＢPOS１１２０及びＢNEG１１２２の状態に対応し、画素書込み作業の後、図９を参照する）は図１０の表に示される。また、供給端子の電圧と、画素電極の出力電圧ＶPIX（画素電圧オーバーライド回路により電圧が印加された後）とは図１０の表に示される。この他、電圧供給端子の幾らかの欠陥の組み合わせは図１０の表に示される。
【００４８】
図１０に示すように、“Ｏｎ”で示された値は、ＭＯＳＦＥＴ型トランジスタスイッチのゲートに印加されたときに、トランジスタによりソース端子の電圧をドレイン端子の電圧へ連結させる。“Ｏｆｆ”で示された値は、ＭＯＳＦＥＴ型トランジスタスイッチのゲートに印加されたときに、トランジスタによりソース端子の電圧をドレイン端子の電圧へ連結させない。詳細には、ｎチャネルＭＯＳＦＥＴトランジスタスイッチの“Ｏｎ”状態電圧は高電圧であり、ｎチャネルトランジスタの“Ｏｆｆ”状態電圧は低電圧である。同様に、ｐチャネルＭＯＳＦＥＴトランジスタスイッチの“Ｏｎ”状態電圧は低電圧であり、ｐチャネルトランジスタの“Ｏｆｆ”状態電圧は高電圧である。
【００４９】
最も簡単な形式において、トランジスタは単なるｏｎ／ｏｆｆスイッチである。ＣＭＯＳ型の設計において、トランジスタのゲートは、ソースとドレインとの間を流れる電流を制御する。ｎチャネルトランジスタにおいて、ドレインとソースとが接続されると、スイッチが閉じるか“ｏｎ”する。これはゲート上で高値又はデジタル“１”があるときに発生する。ドレインとソースとが切断されると、スイッチが開くか“ｏｆｆ”する。これはゲート上に低値又はデジタル“０”があるときに発生する。ｐチャネルトランジスタにおいて、ゲート上に低値又はデジタル“１”があるときに、スイッチが閉じるか“ｏｆｆ”する。そのため、ｐチャネル及びｎチャネルトランジスタは、ゲート信号の補間値の“ｏｎ”又は“ｏｆｆ”を行う。
【００５０】
図５の画素回路１２０５の作業の第１のモードにおいて、画素電圧オーバーライド回路１３６０がＤＣバランス制御スイッチ１３２０から信号を受信すると、非活性状態となる。制御電圧ＶOVR_H２２９６が高電圧をｐチャネルトランジスタへ送り、制御電圧ＶOVR_L２２９４が低電圧をｎチャネルトランジスタへ送るため、２つのＭＯＳＦＥＴトランジスタが閉じる。ＤＣバランス制御回路スイッチ１３２０の出力端子１３２２へ印加する電圧が、画素電圧オーバーライド回路１３６０の入力端子１３７０へ印加されてから画素オーバーライド回路１３６０の出力端子１３７２へ印加される。出力端子１３７２は、インバータ１３４０の入力端子１３４８に連結され、印加された電圧は、インバータの出力端子１３４６のＶ0２２７４及びＶ1２２７２のうちの一つを選択して画素ミラー１２１２へ送る。得られた状態は、図１０のコラム１〜４で説明されている。このモードは、“ノーマル”モードとも称される。
【００５１】
画素セル１２０５の作業の第２のモードにおいて、ＤＣバランス制御素子１３２０の論理電圧ＶSWA_L１２７６、ＶSWA_H１２７８、ＶSWB_L１２８０、ＶSWB_H１２８２は、“Ｏｆｆ”状態に対応した電圧に設定される。ＶOVR_H１２９６及びＶOVR_L１２９４は、“Ｏｆｆ”状態に対応した電圧に設定される。この状態において、電圧がＤＣバランス制御素子１３２０の出力端子１３２２へ送られないため、回路は、帯電減衰するまで最後に印加された電圧を維持する。画素電圧オーバーライド回路１３６０の入力端子１３７０及び出力端子１３７２を通る線には、インバータ１３４０の入力端子１３４８と同様、最後に印加された電圧が充電される。この電圧が減衰するまで、インバータ１３４８は、Ｖ0１２７４又はＶ1１２７２を出力端子ＶPIX１３４６へ送って画素ミラー１２１２へ送られる。このモードで操作する際、６Ｔ−ＳＲＡＭストレージ素子１３００は、インバータの出力を変えずにストレージ素子１３００の上書きを行う。このモードは、ＤＣバランス素子１３２０の有効モードを起動させるか、画素電圧オーバーライド回路１３６０の有効モードを起動させて終了させる。このモードが駆動しないため、一インスタンスにおいてＤＣバランス作業を行うことはできない。コントローラは、これらの間隔を調整し、このモードの連続した又は略連続した時刻をスケジューリングし、反対のＤＣバランス状態で発生させる。この状態は、図１０のコラム５及び６で説明されている。このモードは、“隔離”モードと称される。
【００５２】
画素回路１２０５の作業の第３モードにおいて、ＤＣバランス制御素子１３２０、ＶSWA_L１２７６、ＶSWA_H１２７８、ＶSWB_L１２８０、ＶSWB-H１２８２は、Ｏｆｆ状態に対応した電圧に設定される。ＶOVR_H１２９６及びＶOVR_L１２９４のうちの一方をＯｆｆ状態に対応した電圧に設定し、他方をＯｎ状態に対応した電圧に設定する。出力端子１３７２へ送る電圧は約ＶDD１２９０又はＶSS１２９２のうちの一つである。回路により実際化される２次効果により、出力端子１３７２を通ってインバータ１３４０へ送られる入力端子１３４８の電圧はＶDD又はＶSSと僅かに異なる。インバータ１３４０がこれらの電圧を使用してＶ0又はＶ1を選択するため、僅かな差は重要でない。一般の回路設計者であれば分かるように、必要な公差によりインバータ回路を実施する。これらの期間の時間間隔において、図１０のコラム９及び１０で述べる状態間でディスプレイを交互に駆動し、その結果、ディスプレイは、液晶作業においてＤＣバランスを維持する。このモードは、“オーバーライド”モードとも称される。
【００５３】
画素セル１２０５の作業の第１の欠陥状態において、ＤＣバランス制御スイッチ１３２０の作業により、ストレージ素子１３００の内容状態をリセットする状態に画素回路を位置させる。発明者が実験により証明したように、同時にＶSWA_L＝“Ｏｎ”且つＶSWB_L＝“Ｏｎ”にするか、同時にＶSWA_H＝“Ｏｎ”且つＶSWB_H＝“Ｏｎ”にし、ストレージ素子１３００をリセットする。ＤＣバランスコントロールスイッチを使用して“ブレークビフォアメーク（ｂｒｅａｋ  ｂｅｆｏｒｅ  ｍａｋｅ）”モードを制御し、この状況が発生することを防ぐが、これに関しては少し後で説明する。これらの欠陥状態は、図１０のコラム７及び８で説明されている。
【００５４】
画素回路１２０５の作業の第２の欠陥状態において、画素電圧制御回路１３６０の作業は、ＶDDをＶSSへ直接接続し、電流の流れが予想通り大幅に増加し、素子が過熱してラッチアップを行う。ｐチャネルＭＯＳＦＥＴ１２８０のゲート１３８１のＶOVR_H１２９４を低電圧に設定するとき、欠陥状況が存在する。そのため、本発明は、２つのトランジスタが“Ｏｎ”の状況になることを防ぐ必要がある。この欠陥状態は、図１０のコラム１１で説明されている。この状況を避ける方法を以下示す。
【００５５】
画素１２０５を操作する３つの異なるモードは、システム設計者に設計の変更に柔軟性を付与する。例えば、米国特許番号第１０／４１３，６４９号（現在の米国特許番号第７，４４３，３７４号）で開示した原理による画素の操作は、上述した作業の第１のモードである。米国特許第１０／７４２，２６２号（現在の米国特許番号第７，０８８，３２９号）で開示した原理による画素の操作は、上述した作業の第２のモードである。また上述の作業の第３のモードにより操作する。或いは３つのモードの全て又は一部により操作してもよい。
【００５６】
図１１は、本発明に係る表示システム１２００を示す。表示システム１２００は、複数の画素セル１２０５のアレイ、電圧コントローラ１２２０、処理ユニット１２４０、記憶ユニット１２３０、透明共通電極１２５０を含む。電圧コントローラ１２２０、処理ユニット１２４０、記憶ユニット１２３０により、表示コントローラと称するサブシステムを形成してもよい。この表示コントローラの他の素子は、データ受信手段及びその他の機能を含んでもよい。これらの素子及び関連機能はすでに熟知されている。如何なる機能と他の機能とをグループ化した特定の選択は、一般に工程で決定される。共通透明電極は、画素セル１２０５のアレイ全体を覆う。好適な実施例において、画素セル１２０５は、シリコン基板又は基材上に形成され、画素ミラー１２１２のアレイを覆い、各画素ミラー１２１２が１つの画素セル１２１０に対応する。液晶材料の均一層は、画素ミラー１２１２のアレイと透明共通電極１２５０との間に位置する。適宜な材料及び配向のアライメント層を画素ミラー１２１２のアレイ及び透明共通電極１２５０へ塗布し、この表面の液晶分子の配向を制御する。透明共通電極１２５０は、例えばインジウムスズ酸化物（ＩＴＯ）などの導電ガラス材料からなることが好ましい。メモリ１２３０は、プログラミングされたデータ及び指令を含むコンピュータ可読媒体である。メモリは、処理ユニット１２４０により各種電圧変調及びその他の制御方式を行う。処理ユニット１２４０は、メモリバス１２３２を介して記憶ユニット１２３０からデータ及び指令を受け取り、電圧制御バス１２２２を介して電圧コントローラ１２２０へ内部電圧制御信号を提供し、データ制御バス１２３４を介してデータ制御信号（つまり画素アレイに入る画像データ）を提供する。電圧コントローラ１２２０、記憶ユニット１２３０、処理ユニット１２４０は、画素セル１２０５のアレイ部分と異なる表示システムに位置する。
【００５７】
電圧制御バス１２２２を介して処理ユニット１２４０から受信した制御信号に反応し、電圧コントローラ１２２０は、第１の電圧供給端子（Ｖ1）１２７２、第２の電圧供給端子（Ｖ0）１２７４、第３の（論理）電圧供給端子（ＶSWA_L）１２７６、第４の（論理）電圧供給端子（ＶSWA_H）１２７８、第５の（論理）電圧供給端子（ＶSWB_L）１２８０、第６の（論理）電圧供給端子（ＶSWB_H）１２８２、第７の（論理）供給端子（ＶOVR_L）１２９４、第８の（論理）電圧供給端子（ＶOVR_H）１２９６を介して各画素セル１２０５へ所定電圧を供給する。電圧コントローラ１２２０も所定電圧ＶITO_L及びＶITO_Hを、電圧供給端子１２３６及び電圧供給端子１２３７を介してＩＴＯ電圧マルチプレクサユニット１２３５へ送る。電圧マルチプレクサユニット１２３５は、（ＶSWA_L）１２７６、（ＶSWA_H）１２７８、（ＶSWB_L）１２８０、（ＶSWB_ H）１２８２を決定する同じ状態の情報に基づき、制御線１２２２を介して送る論理状態に応じてＶITO_L又はＶITO_Hを選択する。ＩＴＯ電圧ユニット１６３５は、電圧供給端子（ＶITO）１２７０を介して透明共通電極１２５０へＶITOを送る。電圧供給端子（Ｖ1）１２７２、（Ｖ0）１２７４、（ＶSWA_L）１２７６、（ＶSWA_H）１２７８、（ＶSWB_L）１２８０、（ＶSWB_H）１２８２、（ＶOVR_L）１２９４、（ＶOVR_H）１２９６のそれぞれは図１１でグローバル信号として示されているが、ＶITO１２７０の状況だけは、画素アレイ全体において同じ電圧が各画素セル１２０５又は透明共通電極１２５０へ送られる。当業者であれば分かるように、電流スパイクを減らすために、グローバル信号が同時ではないが略同時に有限期間内で発生する。一実施例において、グローバル信号を発生させるのに必要な期間は約８０ナノ秒である。電圧供給端子は、前述の図１０の三種の作業モードのうちの一つ又は多種類により操作される。当業者であれば分かるように、経済性及びエンジニア設計を考慮して図１１の素子のグループ化を行う。彼らであれば分かるように、例えば、発光ダイオードを制御する付加的機能をこのデバイスへ組み入れてもよい。本文は、このような外部整合などの範囲を制限するわけではない。
【００５８】
一実施例は、プロセッサにより図３の発光ダイオードを所定のスケジュールにより行う操作を示す。
【００５９】
電圧Ｖ0及びＶ1の供給は、画素設計にとって非常に重要である。一実施例において、Ｖ0及びＶ1はレール電圧ＶDD及びＶSSから独立した電圧である。他の実施例において、Ｖ1はＶDDに設定され、Ｖ0は、ＶSSから独立する。他の実施例において、Ｖ0は、ＶSSに設定され、Ｖ1はＶDDから独立する。他の実施例において、Ｖ0は、ＶSSに設定され、Ｖ1は、ＶDDに設定される。画素電圧がレール電圧に等しいとき、独立電圧供給線が維持されるか、独立電圧供給線が省略される。Ｖ0及びＶ1のうちの１つ又は両者は、ＶDDとＶSSとの間の範囲外に含まれる。この状況下では、必ず注意して電圧供給線と装置上の他の回路とが実質上隔離されることを確実に行い、インバータの設計を良好に行う。
【００６０】
図１２は、ＩＴＯ電圧マルチプレクサの制御を示す他の実施例１６００である。ＩＴＯ電圧コントローラ１６００において、ＤＣバランスタイミングコントローラ１６８０は、制御線１６８２を介してＩＴＯ電圧マルチプレクサ１６３５を制御する。同じ方式により、制御線１６８４は、ＶSWA_L１６７６、ＶSWA_H１６７８、ＶSWB_L１６８０、ＶSWB_H１６８２、ＶOVR_L１６９４、ＶOVR_H１６９６の状態変化のタイミングを制御する。この方式により制御を行い、ＶITOの変化タイミングに僅かな違いを発生させ、Ｖ0又はＶ1を選択させる。透明共通電極の表面積が５０〜１００平方ミリメートルの範囲内にある一方、各画素電極の表面積が０．００１平方ミリメートルの範囲内にあるため、有利である。制御線１６８４がＶSWA_L１６７６、ＶSWA_H１６７８、ＶSWB_L１６８０、ＶSWB_H１６８２、ＶOVR_L１６９４、ＶOVR_H１６９６の状態変化に反応したＤＣバランス状態などが図１０の表に示される。
【００６１】
制約は、必ず電圧コントローラ１２２０により続けなければならないことであり、確実に制御電圧ＶSWA_L及びＶSWB_Lが同時に高くなったり、制御電圧ＶSWA_H及びＶSWB_Hが同時に低くなったりすることが無いようにする。そのため回路は、論理回路により駆動され、時系列的に“ブレークビフォアメーク（ｂｒｅａｋ  ｂｅｆｏｒｅ  ｍａｋｅ）”を確実に行い、図１３Ａに示すように、二種類の異なる点線の電圧−タイミングダイアグラムにより、２つの制御電圧ＶSWA_L及びＶSWB_Lの高及び低状態を表す。類似の関係は、２つの制御電圧ＶSWA_H及びＶSWB_Hの高と低状態との間に存在する。このブレークビフォアメークの電圧順序を達成するために、タイミング制御回路７００は、図１３Ｂに示すように、出力電圧ＶSWA_LのＡＮＤゲート７２０及び出力電圧ＶSWB_LのＯＲゲート７３０に接続された遅延素子３１０を含む。図１３Ｃに示すように、出力Ｂが遅延素子７１０により遅延され、ＡＤＮゲート及びインバートＯＲゲートによりブレークビフォアメークのタイミング関係を有するＶSWA_L及びＶSWB_Lとして、２つの出力電圧Ａ−ＡＮＤ−Ｂ及びＮＯＴ−Ａ−ＯＲ−Ｂを生成する。
【００６２】
図１３Ｄは、図１３Ｅが示す電圧のｐチャネルトランジスタのブレークビフォアメーク回路７４０を示す。図１３Ｅに示すように、出力Ｄは遅延素子７５０により遅延され、ＮＡＮＤゲート及びＯＲゲートにより、ブレークビフォアメークのタイミング関係を有する２つの出力電圧ＮＯＴ−Ｃ−ＡＮＤ−Ｄ及びＣ−ＯＲ−Ｄが生成される。
【００６３】
画素電圧オーバーライド回路１３６０の作業は制限され、ＶOVR_L＝１のときにＶOVR_Hは０に切り替わらず、ＶOVR_H＝０のときにＶOVR_Lは１に切り替わらない。この状態は、ＶDDからＶSSへ直接短絡を発生させる。図１３Ｆは、図１３Ｇが示す電圧を提供する画素電圧オーバーライド回路１３６０のブレークビフォアメーク回路７８０を示す。図１３Ｅに示すように、出力Ｆが遅延素子７９０により遅延され、ＡＮＤゲート及びＯＲゲートにより、前述の条件を満たすブレークビフォアメークのタイミング関係を満足させる２つの出力電圧Ｃ−ＡＮＤ−Ｄ及びＣ−ＯＲ−Ｄを生成させる。勿論、この回路は必ずしも含まれるように設計する必要はない。表示コントローラは、危険な状況が発生しない方式により画素オーバーライド回路１３６０を操作することができる。
【００６４】
遅延素子７１０、７５０、７９０を実施するために、図１３Ｈは、遅延タイミング回路を使用する好適な実施例を示し、遅延は、一連のインバータを連続的に遅延させることにより生成させる。インバータ８２０の実行操作の遅延は、遅延期間を固定し、クロックサイクルとは無関係である。時間線Ｂ’に沿った回路出力は、出力信号と同じ極性を有することを確保するために、インバータの数は偶数でなければならない。このような時間遅延回路は、スタートアップに用い、システムクロックがまず動作し始める際、チップの初期化段階においてラッチアップ又はその他危険な状況にならないようにする。遅延時間線はＢ’で示され、非遅延時間線はＡ’で示される。図１３Ｉでは、選択可能な遅延の遅延素子が書き出されている。フリップフロップ回路は“Ｄ”型デバイスである。これは、デバイスの数が偶数でなければならないという要求を避けることができる。各フリップフロップ（最後の１つ以外）の出力は、さらに遅延させるもう一つのフリップフロップをフィードする。付加された各出力がタップされてマルチプレクサ選択回路へフィードされるため、システムは選択可能な遅延を行うことができる。必要なフリップフロップの数は、設計するときか試行錯誤の作業のときに決定する。クロック周期は、断電時間に近い値に設定し、フリップフロップの数を減らす。その他の組み合わせでもよい。図１３Ｉは、ｎ個のフリップフロップの好適な実施例を示す。遅延線の出力はＢ’’である。非遅延平行信号はＡ’’である。図１３Ｊは、図１３Ｈ及び１３Ｉを組み合わせた二種類の遅延回路の遅延素子の他の実施例を示す。クロックが不安定なとき、パワーアップフェーズにおいて遅延が構築される。その後、システムを適宜なフリップフロップ回路タップへ切り替えることができる。チップの初期化時に発生するラッチアップが発生するリスクを下げることにより、スタートアップの危険性を大幅に下げることができる。フリップフロップの数とインバータの数とは等しくなくともよい。それぞれの数は、必要なタイミングディレイにより決定される。各チェインは、同じ入力を受信し−マルチプレクサにより選択する。時間線Ｂ’’’は、遅延信号に用い、時間線Ａ’’’は、非遅延信号に用いる。
【００６５】
図１４は、本発明に係る表示装置の一つの画素セル２２０５のブロックダイアグラムを示す。画素セル２２０５は、ストレージ素子２３００、ＤＣバランス制御スイッチ２３２０、画素電圧オーバーライド回路２３６０、インバータ２３４０を含む。ＤＣバランス制御素子又はスイッチ２３２０は、好適にはＣＭＯＳを基礎とする論理デバイスであり、幾つかの入力電圧をもう一つのデバイスへ選択的に送る。ストレージ素子２３００は、データ線（ＢPOS）２１２０及び（ＢNEG）２１２２へそれぞれ連結された相補入力端子２３０２及び２３０４を含む。ストレージ素子も、ワード線（ＷLINE）２１１８に連結された相補イネーブル端子２３０６及び２３０７と、１対の相補データ出力端子（ＳPOS）２３０８及び（ＳNEG）２３１０とを含む。本実施例において、ストレージ素子２３００はＳＲＡＭラッチであるが、当業者であれば分かるように、データビットを受信し、ビットを記憶し、記憶したビットを相補状態において相補出力端子のストレージ素子へ送り、本文のＳＲＡＭラッチストレージ素子２３００を代替する。
【００６６】
ＤＣバランス制御スイッチ２３２０は、ストレージ素子２３００のデータ出力端子（ＳPOS）２３０８及び（ＳNEG）２３１０へそれぞれ連結された１対の相補データ入力端子２３２４及び２３２６を含む。ＤＣバランス制御スイッチ２３２０は、電圧制御素子又はスイッチ２３２０の第３の電圧供給端子（ＶSW_H）２２７７及び第４の電圧供給端子（ＶSW_H）２２７９とそれぞれ連結された第１の電圧供給端子２３２８及び第２の電圧供給端子２３３０を含んでもよい。ＤＣバランス制御スイッチ２３２０は、データ出力端子２３２２をさらに含む。
【００６７】
画素電圧オーバーライド回路２３６０は、ＤＣバランス制御素子２３２０のデータ出力端子２３２２に連結されたデータ入力端子２３７０を含む。画素電圧オーバーライド回路は、グローバル電圧供給源ＶSS２２９２に連結された第１の電圧供給端子２３６２と、グローバル電圧供給源ＶDD２２９０に連結された第２の電圧供給端子２３６４と、供給電圧（論理）ＶOVR_H２２９６に連結された第３の電圧供給端子２３６６と、供給電圧（論理）ＶOVR_L２２９４に連結された第４の電圧供給端子２３６８と、インバータ２３４０の入力電圧供給端子２３４８に連結された電圧（論理）出力端子２３７２と、をさらに含む。
【００６８】
インバータ２３４０は、電圧コントローラ２２２０（図示せず）の第１の電圧供給端子（Ｖ1）２２７２及び第２の電圧供給端子（Ｖ0）２２７４にそれぞれ連結された第１の電圧供給端子２３４２及び第２の電圧供給端子２３４４を含む。インバータ２３４０は、画素電圧オーバーライド回路２３６０のデータ出力端子２３７２に連結されたデータ入力端子２３４８と、画素ミラー２２１２に連結された画素電圧出力端子（ＶPIX）２３４６とを含んでもよい。インバータ及び電圧印加回路は、Ｖ0とＶ1との間に正確な電圧を画素ミラーへ送ることを確保する機能を有する。
【００６９】
図１５は、ＤＣバランス制御スイッチ２３２０の好適な実施例を示す。ＤＣバランス制御スイッチ２３２０は、第１のｐチャネルＣＭＯＳトランジスタ２４１０及び第２のｐチャネルＣＭＯＳトランジスタ２４２０を含む。第１のトランジスタ２４１０のソース端子２４１２は、データ入力端子２３２４に連結され、ゲート端子２４１４は、第１の電圧供給端子２３２８に連結され、ドレイン端子２４１６は、データ出力端子２３２２に連結される。第２のトランジスタ２４２０のソース端子２４２２は、入力端子２３２６に連結され、ゲート端子２４２４は、第２の電圧供給端子２３３０に連結され、ドレイン端子２４２６はデータ出力端子２３２２に連結される。
【００７０】
図１６は、インバータ２３４０の好適な実施例を示す。インバータ３２４０は、ｐチャネルＣＭＯＳトランジスタ５１０及びｎチャネルトランジスタ２５２０を含む。Ｐチャネルトランジスタ２５１０のソース端子５１２は、第１の電圧供給端子２３４２に接続され、ゲート端子２５１４は、データ入力端子２３４８に連結され、ドレイン端子２５１６は、画素電圧出力端子（ＶPIX）２３４６に連結される。Ｎチャネルトランジスタ２５２０のソース端子２５２２は、第２の電圧供給端子２３４４に連結され、ゲート端子２５２４は、データ入力端子２３４８に連結され、ドレイン端子２５２６は、画素電圧出力端子（ＶPIX）２３４６に連結される。
【００７１】
図１７は、画素電圧オーバーライド回路２３６０の好適な実施例を示す。画素電圧オーバーライド回路２３６０は、出力端子２３７２に連結されたドレイン２３８３及び２３８８を有する第１のｐチャネルＭＯＳＦＥＴトランジスタ２３８０及び第１のｎチャネルＭＯＳＦＥＴトランジスタ２３８５を含む。入力端子２３７０は、出力端子２３７２に直接接続される。ＶDD端子２２９０は、入力端子２３６４に連結され、Ｖ0２２７４（図示せず）は、入力端子２３６２に連結される。前述のＤＣバランス制御素子２３２０の回路効果により、ＶSSでなくＶ0を使用しなければならない。入力端子２３６４は、ＭＯＳＦＥＴトランジスタ２３８０のソース端子２３８２に連結し、入力端子２３６２は、ＭＯＳＦＥＴトランジスタ２３８５のソース端子２３８７に連結する。電圧供給端子２２９４は、電圧オーバーライド信号低端子ＶOVR_L２３６８に連結し、電圧供給端子２２９６は、電圧オーバーライド信号高端子ＶOVR_H２３６６に連結する。端子ＶOVR_L２３６８は、ＭＯＳＦＥＴトランジスタ２３８５のゲート２３８６に連結され、端子ＶOVR_H２３６６は、ＭＯＳＦＥＴトランジスタ２３８０のゲート２３８１に連結される。
【００７２】
図１８は、ストレージ素子２３００の好適な実施例を示す。ストレージ素子２３００は、ＣＭＯＳスタティック型ＲＡＭ（ＳＲＡＭ）ラッチデバイスであることが好ましい。このような装置は周知されている。ＤｅＷｉｔｔ  Ｕ．  Ｏｎｇ，  ｍｏｄｅｒｎ  ＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｐｒｏｃｅｓｓｅｓ，  Ｄｅｖｉｃｅｓ，＆  Ｄｅｓｉｇｎ，１９８４，Ｃｈａｐｔｅｒ９−５を参照し、その詳細は参考のために本案に組み入れられているものとする。スタティック型ＲＡＭは、電力が供給されている限り、時を刻まなくともデータが維持され続ける。図１６は、最も一般的なＳＲＡＭセルを示し、そこでは６つのトランジスタが使用されている。トランジスタ２６０２、２６０４、２６１０、２６１２は、ｎチャネルトランジスタであり、トランジスタ６０６及び６０８はｐチャネルトランジスタである。この特定セルでは、ワード線１１８は、パストランジスタ６０２及び６０４をオンし、（ＢPOS）２１２０及び（ＢNEG）２１２２線により、プリチャージされたハイ状態にするか、フリップフロップ（即ち、トランジスタ２６０６、２６０８、２６１０、２６１２）により放電してロー状態にする。その後、フリップフロップの状態の作動センシングが可能となる。選択したセルへデータを書込む際、付加的に書込む回路（ＢPOS）２１２０及びデータ線（ＢNEG）２１２２は高くなるか低くなる。低値になると、効果的にフリップフロップの状態を変えることができる。
【００７３】
６トランジスタ型ＳＲＡＭセルが最小の詳細回路設計及び製造工程知識に関係するため、ノイズ及びその他の効果を評価することは困難であると言うのが安全であり、そのためＣＭＯＳ型設計及び製造が６トランジスタ型ＳＲＡＭセルで最もよく利用されている。その他、現在の製造工程は、大きなスタティック型ＲＡＭアレイを許容することができるほど密度が高い。そのため、これらのタイプのストレージ素子は、本文のＬＣＯＳ表示装置の設計及び製造にとって好ましい。しかし、本発明は、その他のタイプのスタティック型ＲＡＭセルも考慮でき、例えば、ＮＯＲゲートを用いる４トランジスタ型ＲＡＭセルや、スタティック型ＲＡＭセルを使用せずにダイナミック型ＲＡＭセルを使用したりする。
【００７４】
画素電圧オーバーライド回路１３６０のデータ入力端子１３７０は、出力端子１３７２へ直接連結される。出力端子１３７２は、インバータ１３４０の入力端子１３４８に連結される。ＤＣバランス制御スイッチが電圧を画素電圧オーバーライド回路の入力端子１３７０へ送らない限り、画素電圧オーバーライド回路１３６０は電圧を出力端子へ送ることがない。詳細には、電圧供給端子の電圧と、画素電極の出力電圧ＶPIX（ストレージ素子の出力端子ＢPOS１１２０及びＢNEG１１２２の状態に対応し、画素書込み作業を行った後；図９を参照）は図１０の表に示される。供給端子の電圧と、画素電極の出力電圧ＶPIX（画素電圧オーバーライド回路により電圧が印加された後）を図１０の表に示す。この他、電圧供給端子のある種の欠陥の組み合わせを図１０の表に示す。
【００７５】
スイッチ２３２０は、第１の論理電圧供給端子（ＶSW_H）２２７７上の所定電圧及び第２の論理電圧供給端子（ＶSW_L）２２７９上の所定電圧に反応し、選択的にスイッチ２３２０の出力端子２３２２を介し、ストレージ素子２３００に記憶した高又は低データ値のうちの一つをインバータ２３４０の入力端子２３４８へ送る。
【００７６】
最も簡単な形式は、トランジスタが単なるｏｎ／ｏｆｆスイッチである。ＣＭＯＳ型の設計において、トランジスタのゲートは、ソースとドレインとの間を流れる電流を制御する。ｎチャネルトランジスタにおいて、ドレインとソースとが接続されると、スイッチが閉じるか“ｏｎ”する。これはゲート上で高値又はデジタル“１”があるときに発生する。ドレインとソースとが切断されると、スイッチが開くか“ｏｆｆ”する。これはゲート上に低値又はデジタル“０”があるときに発生する。ｐチャネルトランジスタにおいて、ゲート上に低値又はデジタル“０”があるときに、スイッチが閉じるか“ｏｎ”する。ゲート上に高値又はデジタル“１”があるときに、スイッチが開くか“ｏｆｆ”する。そのため、ｐチャネル及びｎチャネルのトランジスタは、ゲート信号の補間値が“ｏｎ”又は“ｏｆｆ”する。
【００７７】
図１９は、本発明の表示システム２２００を示す。表示システム２２００は、画素セル２２０５のアレイ、電圧コントローラ２２２０、処理ユニット２２４０、記憶ユニット２２３０、透明共通電極２２５０を含む。共通透明電極は、画素セル２２０５のアレイ全体を覆う。好適な実施例において、画素セル２２０５は、シリコン基板又は基材上に形成され、画素ミラー２２１２のアレイを覆い、各画素ミラー２２１２が１つの画素セル２２０５に対応する。液晶材料の均一層は、画素ミラー２２１２のアレイと透明共通電極２２５０との間に位置する。透明共通電極２２５０は、例えばインジウムスズ酸化物（ＩＴＯ）などの導電ガラス材料からなることが好ましい。メモリ２２３０は、プログラミングされたデータ及び指令を含むコンピュータ可読媒体である。メモリは、処理ユニット２２４０により各種電圧変調及びその他の制御方式を実施する。処理ユニット２２４０は、メモリバス２２３２を介して記憶ユニット２２３０からデータ及び指令を受け取り、電圧制御バス２２２２を介して電圧コントローラ２２２０へ内部電圧制御信号を提供し、データ制御バス２２３４を介してデータ制御信号（つまり画素アレイに入る画像データ）を提供する。電圧コントローラ２２２０、記憶ユニット２２３０、処理ユニット２２４０は、画素セル２２０５のアレイ部分と異なる表示システムに位置する。
【００７８】
電圧制御バス２２２２を介して処理ユニット２２４０から受信した制御信号に反応し、電圧コントローラ２２２０は、第１の電圧供給端子（Ｖ1）２２７２、第２の電圧供給端子（Ｖ0）２２７４、第３の（論理）電圧供給端子（ＶSW_H）２２７７、第４の（論理）電圧供給端子（ＶSW_L）２２７９、第５の（論理）電圧供給端子（ＶOVR_L）２２９４、第６の（論理）電圧供給端子（ＶOVR_H）２２９６を介して各画素セル２２０５へ所定電圧を供給する。電圧コントローラ２２２０も所定電圧ＶITO_L及びＶITO_Hを、電圧供給端子２２３６及び電圧供給端子２２３７を介してＩＴＯ電圧マルチプレクサユニット２２３５へ送る。電圧マルチプレクサユニット２２３５は、処理ユニット２２２０からのＤＣバランス指令論理状態に基づいてＶITO_L又はＶITO_Hを選択する。ＩＴＯ電圧マルチプレクサユニットは、電圧供給端子（ＶPIX）２２７０を介して透明共通電極２５０へＶITOを送る。電圧供給端子（Ｖ1）２２７２、（Ｖ0）２２７４、（ＶSW_H）２２７７、（ＶSW_H）２２７９、（ＶOVR_L）２２９４、（ＶOVR_H）２２９６、（ＶITO）２２７０のそれぞれが図１４でグローバル信号として示されているが、ＶITO２２７０の状況だけは、画素アレイ全体において同じ電圧が各画素セル２２１０又は透明共通電極２２５０へ送られる。
【００７９】
一実施例は、プロセッサにより図３の発光ダイオードを所定のスケジュールにより行う操作を示す。
【００８０】
電圧Ｖ0及びＶ1の供給は、画素設計にとって非常に重要である。一実施例において、Ｖ0及びＶ1はレール電圧ＶDD及びＶSSから独立した電圧であり、制限はＶ0及びＶSSによりあるレベルによる分離である。他の実施例において、Ｖ1はＶDDに設定され、Ｖ0は、ＶSSから独立する。Ｖ1がＶDDに等しいとき、独立供給線が維持されるか、独立供給線が省略される。Ｖ1は、画素セル回路のレール電圧間の範囲外に設定される。この状況下では、必ず注意してＶ1の電圧供給線と装置上の他の回路とが実質上隔離されることを確実に行い、インバータの設計を良好に行う。
【００８１】
図２０は、ＩＴＯ電圧マルチプレクサ制御を示す他の実施例である。図２０において、ＤＣバランスシーケンシャルコントローラ２６８０は、制御線２６８２を介してＩＴＯ電圧マルチプレクサ２６３５を制御する。ＩＴＯ電圧マルチプレクサ２６３５は、ＶITO_L２６３６又はＶITO_H２６３７を選択する。同じ方式により、制御線２６８４は、ＶSW_H２６７７及びＶSW_L２６７９の状態変化のタイミングを制御する。この方式により制御を実施し、ＶITO２６７０の変化タイミングに僅かな違いを発生させ、Ｖ0２６７４又はＶ1２６７２を選択する。透明共通電極の表面積が５０〜１００平方ミリメートルの範囲内にある一方、各画素電極の表面積が０．００１平方ミリメートルの範囲内にあるため、これは必要である。
【００８２】
図２１は、各種制御線が画素作業に対して行う各種操作状態の結果を示す。画素回路２２０５の作業の第１のモードにおいて、画素電圧オーバーライド回路２３６０がＤＣバランス制御素子２３２０から信号を受け取ると、非活性状態となり、制御電圧ＶOVR_H２２９６が高電圧をｐチャネルトランジスタへ送り、制御電圧ＶOVR_L２２９４が低電圧をｎチャネルトランジスタへ送るため、２つのＭＯＳＦＥＴトランジスタが閉じる。ＤＣバランス制御素子２３２０の出力端子２３２２へ印加する電圧が、画素電圧オーバーライド回路２３６０の入力端子２３７０へ印加されてから画素オーバーライド回路２３６０の出力端子２３７２へ印加される。出力端子２３７２は、インバータ２３４０の入力端子２３４８に連結され、印加された電圧は、インバータの出力端子（ＶPIX）２３４６のＶ0２２７４及びＶ1２２７２のうちの一つを選択して画素ミラー２２１２へ送る。得られた状態は、図２１のコラム１〜４で説明されている。このモードは、“ノーマル”モードとも称される。
【００８３】
画素セル２２０５の作業の第２のモードにおいて、ＤＣバランス制御素子２３２０、ＶSW_L２２７９、ＶSW_H２２７７は、“Ｏｆｆ”状態に対応した電圧（高電圧）に設定される。ＶOVR_H２２９６及びＶOVR_L２２９４は、“Ｏｆｆ”状態に対応した電圧に設定される。この状態において、電圧がＤＣバランス制御素子２３２０の出力端子２３２２へ送られないため、回路は、帯電減衰するまで最後に印加された電圧を維持する。画素電圧オーバーライド回路２３６０の入力端子２３７０及び出力端子２３７２を通る線には、最後まで電圧が充電され、これはインバータ２３４０の入力端子２３４８と同様である。この電圧が減衰するまで、インバータ２３４８は、Ｖ0２２７４又はＶ1２２７２を出力端子ＶPIX２３４６へ送って画素ミラー２２１２へ送られる。このモードで操作する際、６Ｔ−ＳＲＡＭストレージ素子２３００は、インバータの出力を変えずに上書きを行う。このモードは、ＤＣバランス素子２３２０の有効モードを起動させるか、画素電圧オーバーライド回路２３６０の有効モードを起動させて終了させる。このモードを駆動させないため、一インスタンスにおいてＤＣバランス作業を行うことはできない。コントローラは、これらの間隔を調整し、このモードの連続に又は略連続に時刻をスケジューリングし、反対のＤＣバランス状態で発生させる。この状態は、図２１のコラム５及び６で説明されている。このモードは、“隔離”モードとも称される。
【００８４】
画素回路２２０５の作業の第３モードにおいて、ＤＣバランス制御素子２３２０のＶSW_L２２７９、ＶSW_H２２７７は、Ｏｆｆ状態に対応した電圧に設定される。ＶOVR_H２２９６及びＶOVR_L２２９４のうちの一方をＯｆｆ状態に対応した電圧に設定し、他方をＯｎ状態に対応した電圧に設定する。出力端子２３７２へ送る電圧は約ＶDD２２９０又はＶ0２２７４のうちの一つである。回路により実際に得られる第２効果により、出力端子２３７２を通ってインバータ２３４０へ送られる入力端子２３４８の電圧はＶDD又はＶ0と僅かに異なる。インバータ２３４０がこれらの電圧を使用してＶ0又はＶ1を選択するため、僅かな差は重要でない。一般の回路設計者であれば分かるように、必要な公差によりインバータ回路を実施する。これらの期間の時間間隔において、図２１のコラム８及び９で述べる状態間で表示装置を交互に駆動し、その結果、表示装置は、液晶作業においてＤＣバランスを維持する。このモードは、“オーバーライド”モードとも称される。
【００８５】
画素回路２２０５の作業の第１の欠陥状態において、画素回路は、ＤＣバランス制御スイッチ２３２０の作業によりストレージ素子１３００の内容状態をリセットする状態に位置する。発明者が実験により証明したように、ＶSW_L＝“Ｏｎ”（低電圧）ｎ”にすると同時にＶSW_H＝“Ｏｎ”（低電圧）にし、ＳPOS２３０９の出力をその相補ＳNEG２３１０へ接続し、ストレージ素子１３００をリセットする。同時に２つの素子を切替えて、ＶSSより閾値電圧が約１．２ボルト高くなるようにＶ0を設定して電圧範囲を制限することにより、このような状況が発生することを防ぐ。これらの欠陥状態は、図２１のコラム７において説明されている。
【００８６】
画素回路２２０５の作業の第２の欠陥状態において、画素電圧制御回路２３６０の作業は、ＶDDをＶ0へ直接接続し、電流の流れが予想通り大幅に増加し、素子が過熱してラッチアップする。ｐチャネルＭＯＳＦＥＴ２２８０のゲート２３８１のＶOVR_H２２９４を低電圧に設定し、欠陥状況が存在する。そのため、本発明は、２つのトランジスタが“Ｏｎ”の状況になることを防ぐ必要がある。この欠陥状態は、図２１のコラム１０で説明されている。このような状況を防ぐ方法は、図１３Ｇ、１３Ｈ、１３Ｉ、１３Ｊ及び関連した文にて示されている。
【００８７】
図２２は、電圧コントローラが生成した電圧の相対的尺度を示し、基準電圧とするＶSSから始まり、その後、ＶITO_H、Ｖ0、Ｖ1、ＶITO_Lが続く。図１９の回路と類似し、図２２の電圧レベルが生成される。この実施例において、図４に類似した電圧性能を有する液晶ノーマルホワイトモードについて説明する。当業者なら分かるように、ノーマルブラック液晶モードは類似の方式により操作され、共通平面上の電圧（ＶITO）と、画素に印加する駆動電圧との間の低電圧差を暗状態に組み合わせる点だけが異なる。第１の状況において、以下、ＤＣバランス状態１と称し、ＶITOをＶITO_Lに設定し、Ｖ0は、明状態電圧に対応し、Ｖ1は、暗状態電圧に対応する。第２の状況において、以下、ＤＣバランス状態２と称し、ＶITOをＶITO_Hに設定し、Ｖ0は、暗状態電圧に対応し、Ｖ1は、明状態電圧に対応する。図２２に示すように、実際のスケールではないが、ギャップのフィールド極性以外に、ＤＣバランス状態１とＤＣバランス状態２とが等しい数値であるため、ネマティック液晶の変調に関して言うと完全に等しい。
【００８８】
液晶表示装置の適宜なＤＣバランス作業には、共通電極２２５０に印加する電圧の多重化が必要である。図２２に示すように、ＤＣバランス状態１において、表示装置を第１のモードで操作し、共通平面をＶITO_Lに設定し、Ｖ0を明状態に対応して設定し、Ｖ1を暗状態に対応して設定する。このモードにおいて、ブラック状態に設定した画素の液晶セルを横切る実行電圧はＶ1とＶITO_Lとの差であり、明状態に設定した画素の液晶セルを横切る実行電圧Ｖ0とＶITO_Lとの差である。Ｖ0及びＶ1のそれぞれは、ＶITO_Lより高く、ギャップを横切るフィールド極性が構築される。ＤＣバランス状態１を達成するために、図１９の回路において、論理信号ＶSW_Hはハイ状態であり、ＶSW_Lはロー状態である。このように論理信号を設定し、共通平面電極２２７０（ＶITO）をＶITO_Lへ設定する。同様に、図１４の画素構造において、論理信号ＶSW_Hをハイ状態に設定し、ＶSW_Lをロー状態に設定し、セルレベルマルチプレクサを設定することにより、セルデータ状態が０又は“明”に設定された画素にＶ0を接続し、セルデータ状態が１又は“暗”に設定された画素にＶ1を接続する。これは、液晶セルを横切る実行電圧を、図２１に示すように、ＤＣバランス状態１にする。前に説明したように、０のビット値は“ｏｆｆ”を表し、１のビット値は“ｏｎ”を表す習慣は純粋に任意である。もし図１４の回路を詳細に研究すれば、反対の習慣を使用することができることが分かる。
【００８９】
ＤＣバランス状態２において、図２２に示すように、表示装置を第１のモードに類似した第２のモードで操作するが、表示装置を横切る電界方向が反対である。この第２のモードにおいて、共通平面が第２の電圧源ＶITO_Hに接続され、暗状態に設定された画素をＶ0へ接続し、明状態に設定された画素をＶ1へ接続する。ＤＣバランス状態１とＤＣバランス状態２とのフィールドは等しい数値を有するが、極性が反対であり、ＶITO_Hは、Ｖ1より高く、ＶITO_Lは、Ｖ0より低い同じ電圧絶対値でなければならない。この関係を維持し、ＤＣバランス状態１とＤＣバランス状態２とは互いにミラー像となる。ＶSW_Hがローに設定されてＶSW_Lがハイに設定されたとき、状態１は図２２に示したようになる。この状況下、図１４の画素構造において、画素データ状態が１又は“明”に設定されるとき、画素マルチプレクサ回路は、画素ミラーへＶ0を提供し、画素データ状態を０又は“暗”へ設定するとき、マルチプレクサ回路は、画素ミラーへＶ1を提供する。
【００９０】
液晶セルがＤＣバランス状態１とＤＣバランス状態２とに同じ時間間隔で留まるとき、液晶セルは完全なＤＣバランスと見なすことができる。そのため、共通平面の多重化と、液晶セルの単独画素の多重化とが同期であるとき、２つのソース電圧からのマルチプレクサ共通平面電圧は、セルのＤＣバランスを完成させる。
【００９１】
上述の素子は一緒にデバイスのＤＣバランスがデータの書込みに直接関係無い画素設計及び液晶デバイスを提供する。ＩＴＯ電圧を制御し、表示装置上の単独画素データ状態から独立した画素ミラー電圧の選択により、表示コントローラが論理線ＶSW_H及びＶSW_Lを制御し、ＩＴＯ電圧マルチプレクサ２２３５を組み合わせて操作する液晶デバイスのＤＣバランス状態を制御する。
【００９２】
図２３Ａ、２３Ｂ、２３Ｃは、図４のプロジェクションシステムのフィールドシーケンシャルカラーディスプレイの変調配置を示す。表示コントローラは、表示装置アセンブリ及びＬＥＤの両方を制御し、ＬＥＤの発光順序に応じてデータを表示装置へ正確に送らなければならない。図２３Ａにおいて、カラー１の第１の変調フレーム３０４１が活性し、変調状態３０６１及びＬＥＤ状態３０８１が同時に活性する。３つの素子は、正確かつ同時に終了する必要はない。カラーデータ３０６１は、ＬＥＤ状態３０８１と同様に、短時間遷移期間３０４２の一部において渡され続ける。終点の選択は、例えば液晶の衰退時間など、様々な要素により決定される。データロードフレーム３０４３において、次のディスプレイピリオドのプリロードされたデータは、表示装置のストレージ素子中に置かれる。ＬＥＤ状態３０８３がｏｆｆになると、変調状態３０６３は、この期間においてｏｆｆと見なされ、如何なる変調も表示する画像に影響を与えることはない。表示装置が実際に所定の状態に駆動されると、前のカラーのデータの残留効果を下げることがある。第２の遷移期間３０４４において、変調状態３０４５をカラー２のデータに設定することが完了する。従来のフィールドシーケンシャルカラーディスプレイにおいて、グレイスケール強度は、主にＬＥＤのｏｎ期間により決定される。
【００９３】
遷移期間３０４４が終了すると、カラー２の表示変調フレーム３０４５が開始し、カラー２のＬＥＤセグメント３０８５が活性する。カラー２のデータ３０６５は、遷移期間３０４６が始まるまで、セグメント３０４５中で表示される。ＬＥＤカラー２のセグメント３０８５は、この期間、表示装置を照射する。カラー２の表示変調フレーム３０４５が終了すると、表示装置は遷移期間３０４６に入り、期間中にカラーデータ３０６５を抑制し、ＬＥＤカラー２がｏｆｆ状態３０８７に遷移する。データロードフレーム３０４７において、カラー２の画像データは表示装置にプリロードされる。表示装置は、フレーム３０６７においてゲートオフされ、ＬＥＤは、期間３０８７においてゲートオフされる。遷移期間３０４８において、データロード３０４７が終了すると、カラー３のデータ３０６９がカラー３の変調フレーム３０４９中で渡され、ＬＥＤカラー３のセグメント３０８９がオンされる。カラー３の表示期間３０４９が終了すると、表示装置は遷移期間３０５０へ入り、この期間において、カラー３のデータ３０６９を終了させ、カラー３のＬＥＤ照明セグメント３０８９が終了する。データロードフレーム３０５１において、カラー１のカラーデータをプリロードする。期間３０９１において、データセグメント３０７１は、オフが維持され、ＬＥＤ発光を抑制する。データロードフレーム３０５１が終了し、表示装置がカラー１の表示変調フレーム３０４１に入る前、遷移セグメント３０５２へ一時的に入る。遷移セグメント３０５２において、カラーデータ３０６１は表示装置へ送られ、ＬＥＤが状態３０８１へ遷移する。
【００９４】
多くの変更を行うことができる。例えば、原色の数は、この実施例で開示した３種類を超えてもよい。単独のカラーは、完全に順序が終了する前に繰り返したり、全てのカラーを繰り返したりしてもよい。各種原因は広く知られている。
【００９５】
図２４Ａ〜２４Ｈは、１つのパネルカラーシーケンシャル液晶プロジェクタの変調方法の各種態様を示し、一部は特許出願第１０／４２５，４２７号で開示した変調方法である。変調方法は、図５又は１４の画素タイプと互換性がある。１つの画素タイプに用いる変調は、２種類に用いると解釈するべきである。図２４Ａ〜２４Ｈは、カラーフレーム内の画素変調作業と、第１のカラーから第２のカラーへ遷移する手段が描写される。図３のフィールドシーケンシャルディスプレイは、以下の実施例の典型的な表示装置に用い、特に、表示コントローラの強調制御下のＬＥＤ照明及びマイクロ表示装置を含む。その他のフィールドシーケンシャルカラープロジェクションアーキテクチャはすでによく知られており、本発明の範囲内に入る。
【００９６】
図２４Ａ、２４Ｂ、２４Ｃは、共通時間スケール上のシーケンシャルカラー作業のフレームの一部を示す。図２４Ａの垂直軸は、第１列が頂部に書かれて、最終列が底部に書かれた表示装置上の列を表す。図２４Ｂの垂直軸は、画素セルの変調状態を表し、“ｏｎ”は、ストレージ素子のデータが図５又は図１４の介在回路を介して画素ミラーへ送られ、“ｏｆｆ”は、画素ミラーに印加される電圧が画素電圧オーバーライド回路１３６０（図５）又は画素電圧オーバーライド回路２３６０（図１４）により決定されることを表す。変調フレーム３１４１において、能動的に駆動された変調データが表示装置へ送られ、カラー１のＬＥＤが“ｏｎ”状態３１８１に設定される。能動的な変調が終了した後、カラー１のデータ３１６１は、表示装置上に短時間留まる。カラー１のデータがカラー２のデータ３１４３の初期状態で上書きされ、変調フレームが開始するこのデータの上昇時間を補償するまで、カラー１のＬＥＤの“ｏｎ”状態を延長してもよい。その他の校正方法を用いることができるが、この“ｏｎ”状態の要求を予測することができる。遷移状態３１４２は、変調フレーム時間３１４１の終了からデータロードフレーム３１４３の開始まで持続する。ＤＣバランススイッチ１３４０（図１４では２３４０である）が遷移状態３１４２の開始にオーバーライドを行い、画素電圧オーバーライド回路１３６０（図１４では２３６０である）がデータロードフレーム３１４３中でオーバーライドを行う。データ変調フレーム３１４３において、第２の変調フレームのデータがロードされる。データロードフレーム３１４３が終了すると、図５の画素オーバーライド素子１３６０又は図１４の２３６０がオフし、図５のＤＣバランススイッチ１３４０又は図１４の２３４０が操作され、上述したようにＤＣバランスを維持する。遷移フレーム３１４４間において、印加したデータ電圧。
【００９７】
図２４Ｄ及び２４Ｅは、米国特許出願第１０／４３５，４２７号及び米国特許出願第１１／７４０，２４４号（‘２４４）（現在の米国特許７，８５２，３０７）の２種類の変調順序を示し、その内容は参考のために本案へ完全に組み入れられている。‘２４４では、選択列の変調期間を減らす方法が開示され、短縮列の書込データを異なる列の一部がアドレス指示周期にロードされる。短縮指示は、選択列上の全てのストレージ素子を、短縮指示の一部を形成するのと同じ値に設定する。
【００９８】
図２４Ｄは、スクロール変調を示し、各変調シーケンス素子の期間は、バイナリで重み付けされる。水平軸は時間を表し、垂直軸は表示装置上の列位置を表し、順序は表示装置の頂部から始まる。シーケンス素子３１１１は、変調表示装置の最下位ビットを表し、ノミナル値は１である。シーケンス素子３１１２は、約２ビットのビット重み付けを表し、変調素子３１１３は、約４ビットのビット重み付けを表す。変調素子３１１４は、約８ビットのビット重み付けを表す。この実施例において、終了ライトポインタ３１１６を使用し、最下位ビット素子３１１１の期間を構築する。この指示には、前述した表示装置上の作用のその他の書込ポインタのうちの一つが組み合わされる。イニシャルアドレスデータ指示は、アドレスデータに追随する後続データにより書く列を識別する。第１のアドレスデータ指示直後の第２のアドレスデータ指示は、固定データを有する終了する列アドレスと、その列上の全ての画素に書く特定の１つのデータ値とを含む。終了する列の選択は、後続データにより書く第１列のアドレスとは関係が無い。ここで、単独の変調シーケンス素子の境界を表す線の間隔は、ｙ軸に沿ったシーケンス素子のビットの重み付けに正比例する。ここで、間隔及び間隔の大きさは、問題を減らす目的を満足させるために、任意又は経験に基づいて変えてもよい。
【００９９】
図２４Ｅは、スクロール変調シーケンスを示し、低ビット素子の期間が二進の重み付けされ、高ビット素子の期間が互いに等しいため、温度計ビットが形成される。変調素子３１２１は、ビット重み付けが約１である最下位ビットを表す。変調素子３１２２は、約２ビットのビット重み付けを表す。その残りの変調素子３１２３、３１２４、３１２５も約２ビットのビット重み付けを表す。このような冗長重み付け（ｒｅｄｕｎｄａｎｔ  ｗｅｉｇｈｔｉｎｇ）は、非バイナリ方式により操作して温度計ビットとし、例えば、３１２２の第１段を常に第１のセグメントとして採用し、例えば、３１２３の第２の素子は常に第２として採用され、例えば、３１２４の第３の素子は常に第３として採用され、例えば、３１２５の第４の素子は常に第４として採用される。この順番を採用する方法に基づき、米国特許出願第１０／４３５，４２７号を説明する。点線３１２６は、使用する終了書込ポインタを表し、前述したように最下位ビットを構築する。
【０１００】
当業者であれば、本文を良く読めばその他のスクロール変調シーケンスを容易に想到することができる。このような変化は、本文の範囲内に含まれる。
【０１０１】
図２４Ｆ、２４Ｇ、２４Ｈは、ｘ軸共通時間線上において単色フレームが遷移するときの画素の成分を分ける作業を行うときの拡大図を示す。図２４Ｆのｙ軸は、頂部に書いた第１列と、底部に書いた最終列と、を表し、これは通常、表示装置の頂部及び底部を表し、その間は中間列である。図２４Ｇのｙ軸は、画素駆動の３つの状態を表す。以下の文では、以上の情報を繰り返す。ノーマルモードにおいて、介在回路を介して図５のストレージ素子１３００又は図１４のストレージ素子２３００へ記憶したデータ値を図５の画素ミラー１２１２又は図１４の画素ミラー２２１２へ送り、図５のＤＣバランス素子１３２０又はＤＣバランス素子２３２０を所定設計に基づき、図２２の２つのＤＣバランス状態の間で切替える。隔離モードにおいて、図５のＤＣバランス素子１３２０又は図１４の２３２０の全てのトランジスタをｏｆｆに設定し、各画素の画素電圧は、画素へ能動的に最終電圧を印加する。この電圧を発生させる電荷は、電子−ホールのペアが発生して時間とともに減衰するため、短期間だけ使用される。オーバーライドモードにおいて、表示装置の画素のＤＣバランススイッチが隔離モードに位置し、その後、図５の画素電圧オーバーライド回路１３６０を起動するか、図１４の画素電圧オーバーライド回路２３６０を起動し、全ての画素ミラーへ印加する電圧はＶ0又はＶ1のうちの１つの所定電圧であり、図５のインバータ１３４０又は図１４のインバータ２３４０は、図５の画素電圧オーバーライド回路１３６０又は図１４の画素電圧オーバーライド回路２３６０が送る電圧により決定される。例えば、図５又は図１４である。
【０１０２】
図２４Ｇのノーマルモード３１６１において画素が能動的に変調し、ＬＥＤ状態が図２４Ｈにおいてｏｎに設定されてカラー１が発射される際、カラーフィールド１の表示変調フレーム３１４１が表示装置を駆動させてグレイスケールを発生させる。表示変調フレーム３１４１が終了すると、列作業は遷移モード３１４２に変わる。遷移モード３１４２の開始において、画素変調状態が隔離状態３１６２に変化し、ＬＥＤ状態３１８１がカラー１に留まる。隔離状態３１６２の短期間の間隔の後、図５の画素電圧オーバーライド回路１３６０又は図１４の２３６０の操作は、上で述べたようにオーバーライド状態３１６３を形成し、このときにＬＥＤが間隔３１８３でオフし、データロードフレーム３１４３は、カラー３のデータを図５の画素スイッチ１３２０又は図１４の２３２０のストレージ素子へプリロードする。遷移モード３１４４へ入り、図５の画素オーバーライド回路１３６０又は図１４の２３６０がオフし、画素回路が隔離モード３１６４に留まり、ＬＥＤ状態がＯｆｆ状態３１８３に短期間留まる。ＤＣバランスモードにおいて、ＤＣバランススイッチを操作することにより、画素回路の変調状態がノーマル３１６５へ戻り、ＬＥＤがカラー２のＯｎ状態３１８５へ切り替わる。表示装置は、もう一つのカラーフレームにとって変調状態３１４５に留まり、画素変調状態３１６５及びＬＥＤ状態３１８５は、変調時間が終了するまで作用し、このときＤＣバランススイッチが隔離モード３１６６へ変わる。このプロセスは、表示装置が活性されている限り繰り返される。
【０１０３】
図２５Ａ及び２５Ｂは、表示装置の変調フレーム（図２３Ａの３０４１、３０４５、又は３０４９）中で発生させるグレイスケールの作業のもう一つのモードを表す。カラー遷移期間作業、初期ロード期間、画素変調状態、ＬＥＤ状態のそれぞれは、図２４Ａ、２４Ｂ、２４Ｃ、２４Ｆ、２４Ｇ、２４Ｈと相違しないため、ここでは繰り返さない。この小さな変化は容易に想到することができるため、本発明の範囲内に含まれる。
【０１０４】
図２５Ａが表す変調方法において、変調セグメント期間は約バイナリで重み付けされる。変調方法は、図２４Ｄと異なり、各変調平面は、典型的な従来のデバイスと同様に、表示装置において１つの走査中に書込まれる。このような変調方法の実現可能性は、主に表示装置を駆動する実効的な帯域幅により決定される。変調フレームセグメント３２４０及び３２４１は、変調フレームセグメント３２５０及び３２５１の下文の方式に類似し、バイナリで重み付けされる。変調セグメント３２４２及び３２５２において、表示装置のストレージ素子は、暗状態に書かれる。これは、ニューマチック液晶内で記憶効果が低下する過程を開始するため、カラークロスカップリングを低減させる。遷移間隔３２４３において、画素がまず操作により隔離モードにされてから、オーバーライドモードにされる。データは、この期間３２４４において、画素へ選択的に書込むが、主な目的は、液晶上で暗状態の駆動を継続して行い、カラークロスカップリングを低減させることにある。間隔３２４４が終了し、操作する画素が遷移間隔３２４５を経過し、このとき画素電圧オーバーライド回路をオフし、その後、ＤＣバランススイッチが作用する。一旦、ＤＣバランススイッチが作用すると、間隔３２４６のデータを書込むことができる。このとき第１列の下のデータを上書きして状態３２４６にするが、間隔３２４４が上書きされない限り、データが３２４３中に構築した状態に留まる。
【０１０５】
変調セグメント３２４６は、最下位ビットのバイナリ重み付けを表す。この実施例において、この間隔期間は、直接の変調セクションの最小期間より小さい。そのため、前述の終了ライトポインタを使用する。スクリーン下の約２５％において、ＴＷＰデータは、列を完全に上書きせずに、ちょうど書込まれたデータの上書きを開始する。これは変調を暗状態の第２の間隔３２４７へ設定する。一旦、ライトポインタが表示装置の末端に達すると、ポインタがスクリーン下の２５％になるまで、終了ライトポインタの作用によりセグメント３２４８のライトポインタ上に維持される。セグメント３２４８は、約バイナリで重み付けされる。書込み順序３２４８の始まりにおいて、シーケンスは依然として完全なＴＷＰ３２４７へ終了ライトポインタを書込む。この作用は、上述したスクリーンの２５％において終了する。３２４８を生成するライトポインタがスクリーン下５０％となったときに僅かに早く書かれたデータ列の終了を開始し、暗状態セグメント３２４９を起動させるまで、さらなる終了ライトポインタは発生しない。一旦、セグメント３２４８の書込みが完了すると、セグメント３２５０が表示装置の頂部へ書き始める。３２４７に必要な終了ライトポインタは、変調セグメント３２５０のライトポインタがスクリーン下５０％に達するまで持続して終了３２４７する。３２５０の重み付けは、約８ビットである。セグメント３２５０の書込みが完了すると、８ビットの適宜な時間が経過するまで、表示装置のライトは作用せず、即ち、スクリーン頂部セグメント３２５０終了されてセグメント３２５１が起動され、約４ビットで重み付けされる。一旦、３２５１の書込みが完了すると、次のライトポインタは連続列を暗状態に書込んで、セグメント３２５２を生成させる。一旦、全ての列が書込まれると、表示装置は以前のように遷移セグメント３２５３に入る。まず、隔離モードに入ってから、オーバーライドモードに入り、その後オーバーライドセグメント３２５４が作用する。表示装置が作用する限り、各カラーのデータはこの過程を継続して行う。
【０１０６】
図２５Ｂが示す変調方法において、変調セグメント期間の重み付けは、非バイナリ温度計ビットと、約バイナリビットとの混合である。変調方法は、図２４Ｄと異なり、各変調平面が、典型的な従来のデバイスと同様に表示装置において１つの走査中で書込まれる。このような変調方法の実現可能性は、主に表示装置を駆動する実効的な帯域幅により決定される。変調フレームセグメント３２６０及び３２６１は、変調フレームセグメント３２７０、３２７１、３２７２の下文の期間の温度計重み付けビットに類似する。変調セグメント３２６２及び３２７２において、表示装置のストレージ素子は、暗状態に書かれる。これは、ニューマチック液晶内で記憶効果が低下する過程を開始するため、カラークロスカップリングを低減させる。遷移間隔３２６３において、画素をまず操作により隔離モードにしてから、オーバーライドモードにする。データは、この期間３２６４において、選択的に画素へ書込むが、その主な目的は、液晶上で暗状態の駆動を継続して行い、カラークロスカップリングを低減させることにある。間隔３２６４が終了し、操作する画素が遷移間隔３２６５を経過するとき、画素電圧オーバーライド回路をオフし、その後、ＤＣバランススイッチが作用する。一旦、ＤＣバランススイッチが作用すると、間隔３２４６のデータを書込むことができる。このとき第１列の下のデータを上書きして状態３２６６にするが、間隔３２６４が上書きされない限り、データが間隔３２４３中に構築した状態に留められる。
【０１０７】
変調セグメント３２６６は、最下位ビットのバイナリ重み付けを表す。この実施例において、この間隔期間は、直接の変調セクションの最小期間より小さい。そのため、前述の終了ライトポインタを使用する。スクリーン下の約２５％において、ＴＷＰデータは、列を完全に上書きせずに、ちょうど書込まれたデータの上書きを開始する。これは発生した変調を暗状態の第２の間隔３２６７へ設定する。一旦、ライトポインタが表示装置の末端に達すると、ポインタがスクリーン下の２５％になるまで、終了ライトポインタの作用により発生したセグメント３２６８のライトポインタ上で持続させる。セグメント３２６８は、約バイナリで重み付けされる。３２６８を発生させるライトポインタがスクリーン下５０％になったとき、頂部列の終了を開始し、暗状態セグメント３２６９を起動させるまで終了ライトポインタは必要ない。一旦、セグメント３２６８の書込みが完了すると、セグメント３２７０が表示装置の頂部への書込みを開始する。終了３２６７が必要な終了ライトポインタは、３２７０のライトポインタがスクリーン下５０％に達するまで持続する。セグメント３２７０、３２７１、３２７２の重み付けは、約４ビットである。セグメント３２７０の書込みが完了すると、セグメント３２７１のライトポインタが開始する。セグメント３２７１の書込みが完了すると、セグメント３２７２の書込みを開始する。一旦、セグメント３２７２の書込みが完了すると、セグメント３２７３の書込みを開始し、列を暗状態に書込む。一旦、全ての列が書込まれると、表示装置は以前のように遷移セグメント３２７４に入る。まず、隔離モードに入ってから、オーバーライドモードに入り、その後、オーバーライドセグメント３２７５が作用し、過程を再び開始する。
【０１０８】
図２６Ａ、２６Ｂ、２６Ｃは、１つのカラー内でグレイスケールを発生させるもう一つの手段を表す。カラー間の遷移は、図２４Ｆ、２４Ｇ、２４Ｈに示すように操作する。本実施例において、ＬＥＤは、図２６Ｃの一つのカラー状態をオンに保つ。図２６Ａにおいて、データセグメント３３４１は、重み付け変調サイクルを表し、画素回路はノーマルモードで操作される。データセグメント３３４１の期間は、背面をロードするのに必要な時間より短いか略等しい時間である。セグメント３３４１の所定時間において、画素電圧オーバーライドスイッチを起動させることにより、各画素回路は、ＤＣバランススイッチを操作して隔離モード３３６２に入れてからオーバーライドモード３３６３へ入れて遷移セグメント３３４２に位置する。このときデータロードセグメント３３４３が発生し、全ての画素が上書きされて画素ミラーに印加する電圧は変更されない。データロードセグメント３３４３が終了すると、表示装置が遷移セグメント３３４４に入り、画素電圧オーバーライド回路がセグメント３３６４においてオフしてから、ＤＣバランススイッチがセグメント３３６５において作用し、画素成分量の状態に基づき、表示セグメント３３４５において、画素ストレージ素子にロードしたデータの状態の所定の電圧を画素へ送る。
【０１０９】
データ表示セグメント３３４５が終了すると、表示装置は遷移セグメント３３４６に入り、ＤＣバランススイッチが、まず操作により隔離モード３３６６となり、その後、画素電圧オーバーライド回路を操作してオーバーライドセグメント３３６７にする。オーバーライドセグメント３３６７において、発生したデータをセグメント３３４７へロードする。データロードデータロードセグメント３３４７が完了した後、表示装置は遷移セグメント３３４８へ入り、このとき画素電圧オーバーライド回路がオフし、画素が隔離モード３３６８に入り、続いて、ノーマルモード３３６９でＤＣバランススイッチの作業を行う。
【０１１０】
表示セグメント３３４９は、アレイに必要なロード時間より大幅に大きい。変調セグメント３３４９が終了する前に、ＤＣバランスオーバーライドスイッチが隔離モード３３７０に位置し、データロード３３５０が画素アレイのストレージ素子に発生する一方、変調セグメント３３４９が表示装置上で作用する。表示セグメント３３４９に必要な期間が終了すると、ＤＣバランススイッチが操作によりノーマルモード３３７１に戻り、データロード３３５０中でロードされたデータが画素ミラーに送られるため、データセグメント３３５１の表示が開始される。３３５１の終了前のデータロード作業の時間が十分あるように、ＤＣバランススイッチがノーマル状態３３７１に留まる。このときＤＣバランススイッチは隔離モード３３７２に入り、画素データロード３３５２を発生させる一方、画素は、以前にロードしたデータを表示し続ける。データセグメント３３５１の所定期間が終了すると、ＤＣバランススイッチは操作によりノーマル位置になる。
【０１１１】
図２６Ａ、２６Ｂ、２６Ｃの変調方法は、バイナリで重み付けされた変調セグメント、非バイナリで重み付けされた変調セグメント、又は前述した実施例の２種類混合したものを使用してもよい。
【０１１２】
本発明が開示する１つの画素の画像データを表示する画素表示素子は、表示素子内の電圧制御手段を含み、画素表示素子の電極へ印加する電極電圧の多重化及び選択を行う。画素素子は、画素ミラーへ印加する電圧と、下地のストレージ素子とを隔離する手段をさらに提供する。画素素子は、１つの所定電圧をアレイ全体へ送り、表示装置の画素素子を上書きしない画素電圧オーバーライド回路をさらに含む。本発明は、表示制御手段をさらに開示し、制御信号を画素素子へ提供し、所定の１組の電圧から１つの電圧を共通対向電極平面へ送り、ＩＴＯ電圧マルチプレクサへ制御信号を提供し、所定の１組の電圧から共通対向電極平面へ電圧を送る。好適な実施例において、電圧制御手段は、多重化手段をさらに含み、複数の入力信号を受け取り、電極電圧の多重化及び選択により、表示素子の電極及び共通対向電極平面へ印加される。もう一つの好適な実施例において、ＩＴＯ電圧マルチプレクサ手段は、一連の入力信号から信号を受け取り、１組の所定電圧を多重化して選択した１つの電圧を共通対向電極平面へ印加させる。他の好適な実施例において、表示システムは、表示するデータのバッファリングを行うデータバッファリング手段をさらに含むとともに、直前に表示したデータを表示し続ける。他の好適な実施例では、画像表示システムは、電圧制御手段へ入力するデータビットを記憶するストレージ素子をさらに含む。他の好適な実施例において、画素素子は、全面的に決定した電圧を画素ミラーへ送る手段を含み、画素記憶素子上に記憶したデータを上書きしない。他の好適な実施例において、電圧制御手段は、ＣＭＯＳを基礎とする論理デバイスである。他の好適な実施例において、電圧制御手段は高又は低電圧のバイナリ信号を電極へ入力する。他の好適な実施例において、ストレージ素子は、２つの相補状態のうちの１つを電圧制御手段へ送る手段を含む。他の好適な実施例において、ストレージ素子は、ＣＭＯＳを基礎とする記憶デバイスをさらに含む。他の好適な実施例において、ストレージ素子はストレージ素子を含み、スタティック型ＲＡＭ（ＳＲＡＭ）をさらに含む。
【０１１３】
本発明を好適な実施例により説明するが、これらの開示は何ら制約を与えるものではない。当業者が上の文を読んだ後、各種の変更及び修飾は明白である。そのため、特許請求の範囲は、発明の実質上の精神と範囲内で、変更や修飾を加えることができる。
【符号の説明】
【０１１４】
２０  フィールドシーケンシャルカラープロジェクションシステム
２３  画像データソース
２４  表示コントローラシステム
３０  カラー組合プリズム（ｘ−ｃｕｂｅ）
３１  偏光ビーム
３２  ビーム
３６  反射液晶マイクロ表示装置
３８  反射液晶マイクロ表示装置
４０  偏光ビームスプリッタ（ＰＢＳ）
４１  赤色ＬＥＤ
４２  緑色ＬＥＤ
４３  青色ＬＥＤ
４４  投影光学系
５０  集光レンズ
７０  シーケンシャル制御回路              
１００  表示装置
１０５  画素セル
１１０  ストレージ素子
１１２  相補データ入力端子
１１４  相補データ入力端子
１１６  データ出力端子
１１８  制御端子
１２０  １対のビット線（ＢPOS）
１２２  １対のビット線（ＢNEG）
１３０  液晶層／液晶材料
１４０  透明共通電極
１４２  共通電極端子
１５０  画素電極
１６０  入射偏光ビーム
１６２  ビーム
３１０  遅延素子
５１０  ｐチャネルＣＭＯＳトランジスタ
５１２  ソース端子
６０２  パストランジスタ
６０４  パストランジスタ
６０６  トランジスタ
６０８  トランジスタ
７１０  遅延素子
７２０  ＡＮＤゲート
７３０  ＯＲゲート
７５０  遅延素子
７９０  遅延素子
８２０  インバータ
１１２０  データ線（ＢPOS）
１１２２  データ線（ＢNEG）
１２００  電圧コントローラ
１２０５  画素セル
１２１０  画素セル
１２１２  画素ミラー
１２２０  電圧コントローラ
１２２２  バス
１２３０  記憶ユニット
１２３２  バス
１２３４  バス
１２３５  ＩＴＯ電圧マルチプレクサユニット
１２３６  電圧供給端子
１２３７  電圧供給端子
１２４０  処理ユニット
１２５０  透明共通電極
１２７０  電圧供給端子（ＶITO）
１２７２  第１の電圧供給端子（Ｖ）
１２７４  第２の電圧供給端子（Ｖ）
１２７６  第３の電圧供給端子（ＶSWA_L）
１２７８  第４の電圧供給端子（ＶSWA_H）
１２８０  第５の電圧供給端子（ＶSWB_L）
１２８２  第６の電圧供給端子（ＶSWA_H）
１２９０  電圧供給源ＶDD
１２９２  電圧供給源ＶSS
１２９４  電圧（論理）供給源ＶOVR_L
１２９６  電圧（論理）供給源ＶOVR_H
１３００  ストレージ素子
１３０２  相補入力端子
１３０４  相補入力端子
１３０６  相補イネーブル端子
１３０７  相補イネーブル端子
１３０８  相補データ出力端子（ＳPOS）
１３０９  出力端子ＳPOS
１３１０  相補データ出力端子ＳNEG
１３２０  ＤＣバランス制御スイッチ
１３２２  出力端子
１３２４  １対の相補データ入力端子
１３２６  １対の相補データ入力端子
１３２８  第１の電圧供給端子
１３３０  第２の電圧供給端子
１３３２  第３の電圧供給端子
１３３４  第４の電圧供給端子
１３４０  インバータ
１３４２  第１の電圧供給端子（Ｖ）
１３４４  第２の電圧供給端子（Ｖ）
１３４６  画素電圧出力端子（ＶPIX）
１３４８  入力電圧供給端子
１３６０  画素電圧オーバーライド素子
１３６２  第１の電圧供給端子
１３６４  第２の電圧供給端子
１３６６  第３の電圧供給端子
１３６８  第４の電圧供給端子
１３７０  データ入力端子
１３７２  電圧（論理）出力端子
１３８０  第１のｐチャネルＭＯＳＦＥＴトランジスタ
１３８１  ゲート
１３８２  ソース端子    
１３８３  ドレイン
１３８５  第１のｎチャネルＭＯＳＦＥＴトランジスタ
１３８６  ゲート
１３８７  ソース端子
１３８８  ドレイン
１４１０  第１のｐチャネルＣＭＯＳトランジスタ
１４１１  ゲート
１４１２  ソース端子
１４１５  第１のｎチャネルトランジスタ
１４１６  ドレイン端子
１４２０  第２のｐチャネルＣＭＯＳトランジスタ
１４２１  ゲート
１４２２  ソース端子
１４２４  ゲート      
１４２５  第２のｎチャネルトランジスタ
１４２６  ドレイン端子
１５１０  ｐチャネルＣＭＯＳトランジスタ
１５１２  ソース端子
１５１４  ゲート端子
１５１６  ドレイン端子
１５２０  ｎチャネルトランジスタ
１５２２  ソース端子
１５２４  ゲート端子
１５２６  ドレイン端子
１６００  ＩＴＯ電圧コントローラ
１６０２  トランジスタ
１６０４  トランジスタ
１６０６  トランジスタ
１６０８  トランジスタ
１６１０  トランジスタ
１６１２  トランジスタ
１６３５  ＩＴＯ電圧マルチプレクサユニット
２１２０  データ線（ＢPOS）
２１２２  データ線（ＢNEG）
２２００  表示システム
２２０５  画素セル
２２１２  画素ミラー
２２２０  電圧コントローラ
２２２２  バス
２２３０  記憶ユニット
２２３２  バス
２２３４  バス
２２３５  ＩＴＯ電圧マルチプレクサユニット
２２３６  電圧供給端子
２２３７  電圧供給端子
２２４０  処理ユニット
２２５０  透明共通電極
２２７２  第１の電圧供給端子（Ｖ）
２２７４  第２の電圧供給端子（Ｖ）
２２７７  第３の（論理）電圧供給端子（ＶSW_H）
２２７９  第４の（論理）電圧供給端子（ＶSW_L）
２２８０  ｐチャネルＭＯＳＦＥＴ
２２９０  電圧供給源ＶＤＤ
２２９２  電圧供給源ＶＳＳ
２２９４  第５の（論理）電圧供給端子（ＶOVR_L）
２２９６  第６の（論理）電圧供給端子（ＶOVR_H）
２３００  ストレージ素子
２３０２  相補入力端子
２３０４  相補入力端子
２３０６  相補イネーブル端子
２３０７  相補イネーブル端子
２３０８  相補データ出力端子（ＳPOS）
２３０９  相補データ出力端子（ＳPOS）
２３１０  相補データ出力端子（ＳNEG）
２３２０  ＤＣバランス制御スイッチ
２３２２  データ出力端子
２３２４  相補データ入力端子
２３２６  相補データ入力端子
２３２８  第１の電圧供給端子
２３３０  第２の電圧供給端子
２３４０  インバータ
２３４２  第１の電圧供給端子
２３４４  第２の電圧供給端子
２３４６  画素電圧出力端子（ＶPIX）
２３４８  入力電圧供給端子
２３６０  画素電圧オーバーライド回路
２３６２  第１の電圧供給端子
２３６４  第２の電圧供給端子
２３６６  第３の電圧供給端子
２３６８  第４の電圧供給端子
２３７０  データ入力端子
２３７２  電圧（論理）出力端子
２３８０  第１のｐチャネルＭＯＳＦＥＴトランジスタ
２３８１  ゲート
２３８２  ソース端子
２３８３  ドレイン
２３８５  第１のｎチャネルＭＯＳＦＥＴトランジスタ
２３８６  ゲート
２３８７  ソース端子
２３８８  ドレイン
２４１０  第１のｐチャネルＣＭＯＳトランジスタ
２４１２  ソース端子
２４１４  ゲート端子
２４１６  ドレイン端子
２４２０  第２のｐチャネルＣＭＯＳトランジスタ
２４２２  ソース端子
２４２４  ゲート端子
２４２６  ドレイン端子
２５１０  Ｐチャネルトランジスタ
２５１４  ゲート端子
２５１６  ドレイン端子
２５２０  ｎチャネルトランジスタ
２５２２  ソース端子
２５２４  ゲート端子
２５２６  ドレイン端子
２６０２  トランジスタ
２６０４  トランジスタ
２６０６  トランジスタ
２６０８  トランジスタ
２６１０  トランジスタ
２６１２  トランジスタ
２６３５  ＩＴＯ電圧マルチプレクサ
２６８０  ＤＣバランスシーケンシャルコントローラ
３０４１  第１の変調フレーム
３０４３  データロードフレーム
３０４５  変調フレーム
３０４７  データロードフレーム
３０４９  変調フレーム
３０５１  データロードフレーム
３０６７  フレーム
３０７１  データセグメント
３１１３  変調素子
３１１４  変調素子
３１１６  ライトポインタ
３１２１  変調素子
３１２２  変調素子
３１２３  変調素子
３１２４  変調素子
３１２５  変調素子
３１４１  変調フレーム
３１４３  データロードフレーム
３２４０  変調セグメント
３２４１  変調セグメント
３２４２  変調セグメント
３２４６  変調セグメント
３２４８  変調セグメント  
３２４９  暗状態セグメント
３２５０  変調セグメント
３２５１  変調セグメント
３２５２  変調セグメント
３２６０  変調セグメント
３２６１  変調セグメント
３２６２  変調セグメント
３２６６  変調セグメント
３２６９  暗状態セグメント
３２７０  変調セグメント
３２７１  変調セグメント
３２７２  変調セグメント
３３４１  データセグメント
３３４３  データロードセグメント
３３４５  データ表示セグメント
３３４７  データロードセグメント
３３４９  変調セグメント
３３５１  データセグメント
【図１】
2013546008.tif 000003
【図２】
2013546008.tif 000004
【図３】
2013546008.tif 000005
【図４】
2013546008.tif 000006
【図５】
2013546008.tif 000007
【図６】
2013546008.tif 000008
【図７】
2013546008.tif 000009
【図８】
2013546008.tif 000010
【図９】
2013546008.tif 000011
【図１０】
2013546008.tif 000012
【図１１】
2013546008.tif 000013
【図１２】
2013546008.tif 000014
【図１３Ａ】
2013546008.tif 000015
【図１３Ｂ】
2013546008.tif 000016
【図１３Ｃ】
2013546008.tif 000017
【図１３Ｄ】
2013546008.tif 000018
【図１３Ｅ】
2013546008.tif 000019
【図１３Ｆ】
2013546008.tif 000020
【図１３Ｇ】
2013546008.tif 000021
【図１３Ｈ】
2013546008.tif 000022
【図１３Ｉ】
2013546008.tif 000023
【図１３Ｊ】
2013546008.tif 000024
【図１４】
2013546008.tif 000025
【図１５】
2013546008.tif 000026
【図１６】
2013546008.tif 000027
【図１７】
2013546008.tif 000028
【図１８】
2013546008.tif 000029
【図１９】
2013546008.tif 000030
【図２０】
2013546008.tif 000031
【図２１】
2013546008.tif 000032
【図２２】
2013546008.tif 000033
【図２３Ａ】
2013546008.tif 000034
【図２３Ｂ】
2013546008.tif 000035
【図２３Ｃ】
2013546008.tif 000036
【図２４Ａ】
2013546008.tif 000037
【図２４Ｂ】
2013546008.tif 000038
【図２４Ｃ】
2013546008.tif 000039
【図２４Ｄ】
2013546008.tif 000040
【図２４Ｅ】
2013546008.tif 000041
【図２４Ｆ】
2013546008.tif 000042
【図２４Ｇ】
2013546008.tif 000043
【図２４Ｈ】
2013546008.tif 000044
【図２５Ａ】
2013546008.tif 000045
【図２５Ｂ】
2013546008.tif 000046
【図２６Ａ】
2013546008.tif 000047
【図２６Ｂ】
2013546008.tif 000048
【図２６Ｃ】
2013546008.tif 000049
【国際調査報告】
2013546008.tif 000050
2013546008.tif 000051
2013546008.tif 000052