(57)【要約】  本発明は、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法を提供し、以下のようなことが含まれている。ＬＤＭＯＳトランジスタ領域とＶＤＭＯＳトランジスタ領域とを含む基板を提供し、基板内にＮ埋め込み層領域を形成し、Ｎ埋め込み層領域上にエピタキシャル層を形成し、ＬＤＭＯＳトランジスタ領域及びＶＤＭＯＳトランジスタ領域に隔離領域を形成し、ＬＤＭＯＳトランジスタ領域にドリフト領域を形成し、ＬＤＭＯＳトランジスタ領域、及びＶＤＭＯＳトランジスタ領域にゲートを形成し、ＬＤＭＯＳトランジスタ領域、及びＶＤＭＯＳトランジスタ領域にＰＢＯＤＹ領域を形成し、ＬＤＭＯＳトランジスタ領域にＮ型のＧＲＡＤＥ領域を形成し、ＶＤＭＯＳトランジスタ領域にＮ埋め込み層領域と接続するＮＳＩＮＫ領域を形成し、ＬＤＭＯＳトランジスタ領域及びＶＤＭＯＳトランジスタ領域にソース及びドレインを形成し、ＬＤＭＯＳトランジスタ領域にソースと接続するＰ＋領域を形成する。
2013502056.tif 000002
【特許請求の範囲】
【請求項１】
ＬＤＭＯＳトランジスタ領域とＶＤＭＯＳトランジスタ領域を有する基板を提供し、
基板にイオンを注入し、Ｎ埋め込み層領域を形成し、
Ｎ埋め込み層領域にエピタキシャル層が形成された後に、エピタキシャル層にイオンを注入し、ＬＤＭＯＳトランジスタ領域にＮウェルとＰウェルとを形成し、ＶＤＭＯＳトランジスタ領域に高電圧Ｎウェルを形成し、
ＬＤＭＯＳトランジスタ領域のＮウェルとＰウェルとの境の接する箇所及びＬＤＭＯＳトランジスタとＶＤＭＯＳトランジスタとの境の接する箇所に、隔離領域を形成し、
ＬＤＭＯＳトランジスタ領域のＰウェル領域にドリフト領域を形成し、
ＬＤＭＯＳトランジスタ領域のＰウェル領域のエピタキシャル層の一部とドリフト領域の一部、及びＶＤＭＯＳトランジスタ領域にゲートを形成し、
ＬＤＭＯＳトランジスタ領域のゲートと隔離領域との間のエピタキシャル層内、及びＶＤＭＯＳトランジスタ領域のゲートの間のエピタキシャル層内にＰＢＯＤＹ領域を形成し、
ＬＤＭＯＳトランジスタ領域のドリフト領域の間のエピタキシャル層内に、Ｎ型のＧＲＡＤＥ領域を形成し、
ＶＤＭＯＳトランジスタ領域の隔離領域と隣接ゲートとの間のエピタキシャル層内に、Ｎ埋め込み層領域と連通するＮＳＩＮＫ領域を形成し、
ＬＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域内にソースを形成し、Ｎ型のＧＲＡＤＥ領域内にドレインを形成し、ＶＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域内にソースを形成し、ＮＳＩＮＫ領域にドレインを形成し、
ＬＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域にソースと接続するＰ＋領域を形成する、ことを含むことを特徴とする、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法。
【請求項２】
前記のＮＳＩＮＫが形成される領域に注入されたイオンはリンイオンである、ことを特徴とする請求項１に記載の混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法。
【請求項３】
前記の注入されたイオンの剤量は1×1015/ｃｍ2であり、エネルギーは３００ＫｅＶ〜４００ＫｅＶである、ことを特徴とする請求項２に記載の混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法。
【請求項４】
前記のＮ埋め込み層が形成される領域に注入されたイオンはアンチモンイオンであり、注入されたイオンの剤量は1×1015/ｃｍ2であり、エネルギーは４０ＫｅＶである、ことを特徴とする請求項１に記載の混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法。
【請求項５】
前記のドリフト領域の形成には、
Ｐウェル局所領域にリンイオンを注入してドリフト領域を形成し、
ドリフト領域に酸化プロセスを行ってＬＯＣＯＳフィールドプレートを形成することをさらに、含むことを特徴とする請求項１に記載の混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法。
【請求項６】
前記の注入されたリンイオンの剤量は1×1012/ｃｍ2であり、エネルギーは４０ＫｅＶ〜５０ＫｅＶである、ことを特徴とする請求項５に記載の混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法。
【請求項７】
前記のドリフト領域を酸化する方法は湿式熱酸化法である、ことを特徴とする請求項５に記載の混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法。
【請求項８】
前記のＰＢＯＤＹが形成される領域に注入されたイオンはホウ素イオンであり、注入されたイオンの剤量は2×1013/ｃｍ2であり、エネルギーは４０ＫｅＶである、ことを特徴とする請求項１に記載の混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法。
【請求項９】
前記のＮ型のＧＲＡＤＥが形成される領域に注入されたイオンはリンイオンであり、注入されたイオンの剤量は1×1013/ｃｍ2であり、エネルギーは８０ＫｅＶ〜１００ＫｅＶである、ことを特徴とする請求項１に記載の混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法。
【請求項１０】
前記のソース/ドレインが形成される領域に注入されたイオンは砒素イオンであり、注入されたイオンの剤量は４×1015/ｃｍ2であり、エネルギーは８０ＫｅＶである、ことを特徴とする請求項１に記載の混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法。
【請求項１１】
前記のＰ＋領域が形成される領域に注入されたイオンは二フッ化硼素イオンであり、注入されたイオンの剤量は２×1015/ｃｍ2であり、エネルギーは６０ＫｅＶ〜８０ＫｅＶである、ことを特徴とする請求項１に記載の混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法。
【請求項１２】
ＬＤＭＯＳトランジスタ領域とＶＤＭＯＳトランジスタ領域とを含む基板と、基板内に位置するＮ埋め込み層領域と、Ｎ埋め込み層領域上に位置するエピタキシャル層と、ＬＤＭＯＳトランジスタ領域のＮエピタキシャル層内に形成されたＮウェル及びＮウェルと接続するＰウェルと、ＶＤＭＯＳトランジスタ領域に形成された高電圧Ｎウェルと、ＬＤＭＯＳトランジスタ領域のＮウェルとＰウェルとの境の接する箇所及びＬＤＭＯＳトランジスタ領域とＶＤＭＯＳトランジスタ領域との境の接する箇所に位置する隔離領域と、ＬＤＭＯＳトランジスタ領域のＰウェル領域に位置するドリフト領域と、ＬＤＭＯＳトランジスタ領域のＰウェル領域のエピタキシャル層の一部とドリフト領域の一部、及びＶＤＭＯＳトランジスタ領域のエピタキシャル層上に位置するゲートと、ＬＤＭＯＳトランジスタ領域のゲートと隔離領域との間のエピタキシャル層内、及びＶＤＭＯＳトランジスタ領域のゲートの間のエピタキシャル層内に位置するＰＢＯＤＹ領域と、ＬＤＭＯＳトランジスタ領域のドリフト領域の間のエピタキシャル層内に位置するＮ型のＧＲＡＤＥ領域と、ＬＤＭＯＳトランジスタ領域及びＶＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域内に位置するソースと、ＬＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域内に位置し、且つ、ソースと接続するＰ＋領域と、ＶＤＭＯＳトランジスタ領域の隔離領域と隣接ゲートとの間のエピタキシャル層内に位置し、且つＮ埋め込み層領域と連通するＮＳＩＮＫ領域と、ＬＤＭＯＳトランジスタ領域のＮ型のＧＲＡＤＥ領域内、及びＮＳＩＮＫ領域内に位置するドレインと、を含む混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造分野に関し、特に、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタ及びその作成方法に関する。
【０００２】
本出願は、２００９年１０月２８日に中国特許庁へ提出した、出願番号が２００９１０２０９１８７．５であって、発明名称が「混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタ及びその作成方法」である中国特許出願の優先権を主張し、その内容の全ては本出願に組み合わせられるように援用される。
【背景技術】
【０００３】
半導体プロセス技術の発展につれて、ＢＩＰＯＬＡＲ（バイポーラ）、ＣＭＯＳ（相補型金属酸化物半導体電界効果トランジスタ）及びＤＭＯＳ（二重拡散金属酸化物半導体電界効果トランジスタ）の三つの元々独立した分岐は、互いに融合されつつあり、ＢＩＰＯＬＡＲとＣＭＯＳにより集積されたＢＩＣＭＯＳ、及びその三つと共に集積されたＢＣＤプロセスが発展している。Ｂｉｐｏｌａｒ/ＣＭＯＳ/ＤＭＯＳにより整合されたＢＣＤプロセスは、通常の以下のような３つの異なるタイプのプロセスを結合したものである。１）、ｂｉｐｏｌａｒがアナログ制御に対したもの。２）、ＣＭＯＳがデジタル制御に対したもの。３）、ＤＭＯＳは、ＩＣチップまたはシステムにおいて管理上発生した高い電圧や大きい電流を処理して、システムのソフトスタート及び電力出力を実現することに対したもの。ＢＣＤプロセスは、以上の３種のデバイスそれぞれの利点を総合しているため、ＢＣＤに基づく製品に複雑な制御機能を集積させることができ、電力集積回路の主流なプロセス技術になっている。ＢＣＤプロセスについて、異なる回路に異なるデバイスを選択して、相応しいサブ回路の最適化に達成して、全体回路の低消費電力、高集積度、高速度、高駆動力、大電流の要求を実現するようになっている。
【０００４】
現在、ＢＣＤプロセスに現れた高電圧ＭＯＳトランジスタのいずれもＬＤＭＯＳ（横方向二重拡散金属酸化物半導体）を主としている。従来のＢＣＤプロセスでＬＤＭＯＳトランジスタを形成するには、図１に示すように、以下のようなステップが含まれており、即ち、材料がシリコンまたはシリコンゲルマニウム等であっても良い基板を提供し、基板にホウ素イオンを注入してＮ埋め込み層領域１０１を形成し、エピタキシャル法によりＮ埋め込み層領域１０１にＮエピタキシャル層を形成し、Ｎエピタキシャル層上に第１のフォトレジスト層（図示せず）を形成し、フォトエッチングプロセスの後にＮウェルパターンを定義し、第１のフォトレジスト層をマスクをとしてＮウェルパターンに沿ってＮエピタキシャル層にリンイオンを注入してＮウェル１０２を形成し、第１のフォトレジスト層を除去した後に、Ｎエピタキシャル層上に第２のフォトレジスト層（図示せず）を形成し、フォトエッチングプロセスの後に、Ｐウェルパターンを定義し、第２のフォトレジスト層をマスクとしてＰウェルパターンに沿ってＮエピタキシャル層にホウ素イオンを注入し、Ｐウェル１０３を形成する。
【０００５】
図２に示すように、第２のフォトレジスト層を除去した後に、フィールド酸化法によりＮウェル１０２とＰウェル１０３との境の接する箇所に、シリコン局所酸化隔離（ＬＯＣＯＳ）領域１０４を形成し、Ｎエピタキシャル層上に第３のフォトレジスト層（図示せず）を形成し、フォトエッチングプロセスの後に、Ｐウェル１０３領域にドリフト領域パターンを定義し、第３のフォトレジスト層をマスクとしてドリフト領域パターンに沿ってＮエピタキシャル層にリンイオンを注入し、焼き鈍しプロセスを行ってドリフト領域１０６aを形成し、続いて、第３のフォトレジスト層をマスクとして湿式熱酸化法でドリフト領域１０６aのエピタキシャル層を酸化してＬＯＣＯＳフィールドプレート１０６ｂを形成する。次に、第３のフォトレジスト層を除去する。
【０００６】
図３に示すように、Ｎエピタキシャル層上に多結晶シリコン層及び第４のフォトレジスト層（図示せず）を順に形成し、露出・現像のプロセスの後に、第４のフォトレジスト層にゲートパターンを定義し、第４のフォトレジスト層をマスクとしてゲートパターンに沿って多結晶シリコン層をエッチングして、Ｐウェル１０３領域のＮエピタキシャル層の一部及びドリフト領域にゲート１０８を形成する。第４のフォトレジスト層を除去する。
【０００７】
図４を参照し、Ｎエピタキシャル層、シリコン局所酸化隔離（ＬＯＣＯＳ）領域１０４及びゲート１０８上に第５のフォトレジスト層（図示せず）を形成し、露出・現像のプロセスの後に、Ｐウェル１０３領域のゲート１０８とシリコン局所酸化隔離（ＬＯＣＯＳ）領域１０４との間の第５のフォトレジスト層に、ＰＢＯＤＹ領域（Ｐ型基板濃度過渡領域）パターンを定義し、第５のフォトレジスト層をマスクとしてＰＢＯＤＹ領域パターンに沿ってＮエピタキシャル層内にリンイオンを注入し、ＰＢＯＤＹ領域１０９を形成する。なお、前記ＰＢＯＤＹ領域１０９は、ソース／ドレインとの横方向拡散長さにより有効的なチャンネルを形成し、ＬＤＭＯＳの閾値電圧を制御することに用いられる。第５のフォトレジスト層を除去した後に、Ｎエピタキシャル層、シリコン局所酸化隔離（ＬＯＣＯＳ）領域１０４及びゲート１０８上に第６のフォトレジスト層（図示せず）を形成し、露出・現像のプロセスの後に、ドリフト領域１０６間の第６のフォトレジスト層に開口パターンを定義し、第６のフォトレジスト層をマストとして開口パターンに沿ってＮエピタキシャル層内にリンイオンを注入し、焼き鈍しプロセスの後に、リンイオンに均一に拡散させ、且つ深さを増加させて、Ｎ型ＧＲＡＤＥ（濃度勾配）領域１１０を形成する。なお、前記ＧＲＡＤＥ領域１１０は、ソース／ドレインの外面に、低濃度のＮ型のイオンを形成し、ＰＮ接合のドーピング濃度を降下し、接合のブレークダウン電圧を高めるために用いられる。第６のフォトレジスト層を除去する。
【０００８】
図５に示すように、Ｎエピタキシャル層、シリコン局所酸化隔離（ＬＯＣＯＳ）領域１０４及びゲート１０８上に第７のフォトレジスト層（図示せず）を形成し、露出・現像のプロセスの後に、ソース／ドレインパターンを形成し、第７のフォトレジスト層をマスクとしてソース／ドレインに沿ってＮエピタキシャル層内のＰＢＯＤＹ領域１０９及びＮ型のＧＲＡＤＥ領域１１０にリンイオンを注入し、ＰＢＯＤＹ領域１０９内にソースＳを形成し、Ｎ型のＧＲＡＤＥ領域１１０内にドレインＤを形成する。続いて図５を参照し、第７のフォトレジスト層を除去した後に、Ｎエピタキシャル層、シリコン局所酸化隔離（ＬＯＣＯＳ）領域１０４及びゲート１０８上に第８のフォトレジスト層（図示せず）を形成し、露出・現像のプロセスの後に、Ｐ＋領域パターンを定義し、第８のフォトレジスト層をマスクとしてＰ＋領域に沿ってＮエピタキシャル層内のＰＢＯＤＹ領域１０９にホウ素イオンを注入し、Ｐ＋領域１１２を形成する。なお、前記Ｐ＋領域１１２は、ソースＳと接続されており、基板電極とソースとの短絡を防止し、バルク効果を減少するために用いられる。次に、第８のフォトレジスト層を除去する。
【０００９】
しかしながら、従来のＢＣＤプロセスにおける高電圧ＭＯＳのいずれも、ＬＤＭＯＳを主としているため、ＬＤＭＯＳとＶＤＭＯＳ(垂直二重拡散金属酸化物半導体)と同時に同一プロセスで混在可能となり、ＬＤＭＯＳの高耐圧を満足すると共に、ＶＤＭＯＳの大電流駆動能力も満足することは実現できない。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明が解決しょうとする問題は、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの製作方法を提供し、ＢＣＤプロセスにおけるＶＤＭＯＳトランジスタとＬＤＭＯＳトランジスタとが混在できないことを防止することにある。
【課題を解決するための手段】
【００１１】
上記問題を解決するために、本発明は、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法を提供し、以下のようなことが含まれている。ＬＤＭＯＳトランジスタ領域とＶＤＭＯＳトランジスタ領域を有する基板を提供し、基板にイオンを注入し、Ｎ埋め込み層領域を形成し、Ｎ埋め込み層領域にエピタキシャル層が形成された後に、エピタキシャル層にイオンを注入し、ＬＤＭＯＳトランジスタ領域にＮウェルとＰウェルとを形成し、ＶＤＭＯＳトランジスタ領域に高電圧Ｎウェルを形成し、ＬＤＭＯＳトランジスタ領域のＮウェルとＰウェルとの境の接する箇所及びＬＤＭＯＳトランジスタとＶＤＭＯＳトランジスタとの境の接する箇所に、隔離領域を形成し、ＬＤＭＯＳトランジスタ領域のＰウェル領域にドリフト領域を形成し、ＬＤＭＯＳトランジスタ領域のＰウェル領域のエピタキシャル層の一部とドリフト領域の一部、及びＶＤＭＯＳトランジスタ領域にゲートを形成し、ＬＤＭＯＳトランジスタ領域のゲートと隔離領域との間のエピタキシャル層内、及びＶＤＭＯＳトランジスタ領域のゲートの間のエピタキシャル層内にＰＢＯＤＹ領域を形成し、ＬＤＭＯＳトランジスタ領域のドリフト領域の間のエピタキシャル層内に、Ｎ型のＧＲＡＤＥ領域を形成し、ＶＤＭＯＳトランジスタ領域の隔離領域と隣接ゲートとの間のエピタキシャル層内に、Ｎ埋め込み層領域と連通するＮＳＩＮＫ領域を形成し、ＬＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域内にソースを形成し、Ｎ型のＧＲＡＤＥ領域内にドレインを形成し、ＶＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域内にソースを形成し、ＮＳＩＮＫ領域にドレインを形成し、ＬＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域にソースと接続するＰ＋領域を形成する。
【００１２】
好ましく、前記のＮＳＩＮＫが形成される領域に注入されたイオンはリンイオンである。前記の注入されたイオンの剤量は1×1015/ｃｍ2であり、エネルギーは３００ＫｅＶ〜４００ＫｅＶである。
【００１３】
好ましく、前記のＮ埋め込み層が形成される領域に注入されたイオンはアンチモンイオンであり、注入されたイオンの剤量は1×1015/ｃｍ2であり、エネルギーは４０ＫｅＶである。
【００１４】
好ましく、前記のドリフト領域の形成には、Ｐウェル局所領域にリンイオンを注入してドリフト領域を形成し、ドリフト領域に酸化プロセスを行ってＬＯＣＯＳフィールドプレートを形成することをさらに含む。
【００１５】
好ましく、前記の注入されたリンイオンの剤量は1×1012/ｃｍ2であり、エネルギーは４０ＫｅＶ〜５０ＫｅＶである。前記のドリフト領域を酸化する方法は湿式熱酸化法である。
【００１６】
好ましく、前記のＰＢＯＤＹが形成される領域に注入されたイオンはホウ素イオンであり、注入されたイオンの剤量は2×1013/ｃｍ2であり、エネルギーは４０ＫｅＶである。
【００１７】
好ましく、前記のＮ型のＧＲＡＤＥが形成される領域に注入されたイオンはリンイオンであり、注入されたイオンの剤量は1×1013/ｃｍ2であり、エネルギーは８０ＫｅＶ〜１００ＫｅＶである。
【００１８】
好ましく、前記のソース/ドレインが形成される領域に注入されたイオンは砒素イオンであり、注入されたイオンの剤量は４×1015/ｃｍ2であり、エネルギーは８０ＫｅＶである。
【００１９】
好ましく、前記のＰ＋領域が形成される領域に注入されたイオンは二フッ化硼素イオンであり、注入されたイオンの剤量は２×1015/ｃｍ2であり、エネルギーは６０ＫｅＶ〜８０ＫｅＶである。
【００２０】
本発明は、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタを提供し、当該混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタは、ＬＤＭＯＳトランジスタ領域とＶＤＭＯＳトランジスタ領域とを含む基板と、基板内に位置するＮ埋め込み層領域と、Ｎ埋め込み層領域上に位置するエピタキシャル層と、ＬＤＭＯＳトランジスタ領域のＮエピタキシャル層内に形成されたＮウェル及びＮウェルと接続するＰウェルと、ＶＤＭＯＳトランジスタ領域に形成された高電圧Ｎウェルと、ＬＤＭＯＳトランジスタ領域のＮウェルとＰウェルとの境の接する箇所及びＬＤＭＯＳトランジスタ領域とＶＤＭＯＳトランジスタ領域との境の接する箇所に位置する隔離領域と、ＬＤＭＯＳトランジスタ領域のＰウェル領域に位置するドリフト領域と、ＬＤＭＯＳトランジスタ領域のＰウェル領域のエピタキシャル層の一部とドリフト領域の一部、及びＶＤＭＯＳトランジスタ領域のエピタキシャル層上に位置するゲートと、ＬＤＭＯＳトランジスタ領域のゲートと隔離領域との間のエピタキシャル層内、及びＶＤＭＯＳトランジスタ領域のゲートの間のエピタキシャル層内に位置するＰＢＯＤＹ領域と、ＬＤＭＯＳトランジスタ領域のドリフト領域の間のエピタキシャル層内に位置するＮ型のＧＲＡＤＥ領域と、ＬＤＭＯＳトランジスタ領域及びＶＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域内に位置するソースと、ＬＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域内に位置し、且つ、ソースと接続するＰ＋領域と、ＶＤＭＯＳトランジスタ領域の隔離領域と隣接ゲートとの間のエピタキシャル層内に位置し、且つＮ埋め込み層領域と連通するＮＳＩＮＫ領域と、ＬＤＭＯＳトランジスタ領域のＮ型のＧＲＡＤＥ領域内、及びＮＳＩＮＫ領域内に位置するドレインと、を含む。
【００２１】
従来技術と比べると、本発明は以下の利点を含む。ＶＤＭＯＳトランジスタ領域の隔離領域と隣接ゲートとの間のエピタキシャル層内にＮ埋め込み層領域と連通するＮＳＩＮＫ領域を形成する。ドレイン間を連通することによって、ＢＣＤプロセスにおけるＬＤＭＯＳトランジスタとＶＤＭＯＳトランジスタとの混在技術が実現したため、高電圧や大電流という性能要求が実現した。
【図面の簡単な説明】
【００２２】
【図１】従来のＢＣＤプロセスで形成されたＬＤＭＯＳトランジスタの模式図である。
【図２】従来のＢＣＤプロセスで形成されたＬＤＭＯＳトランジスタの模式図である。
【図３】従来のＢＣＤプロセスで形成されたＬＤＭＯＳトランジスタの模式図である。
【図４】従来のＢＣＤプロセスで形成されたＬＤＭＯＳトランジスタの模式図である。
【図５】従来のＢＣＤプロセスで形成されたＬＤＭＯＳトランジスタの模式図である。
【図６】本発明の方法で作成された、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの模式図である。
【図７】本発明の方法で作成された、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの模式図である。
【図８】本発明の方法で作成された、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの模式図である。
【図９】本発明の方法で作成された、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの模式図である。
【図１０】本発明の方法で作成された、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの模式図である。
【図１１】本発明の方法で作成された、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの模式図である。
【発明を実施するための形態】
【００２３】
本発明によれば、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成の具体的な実施例は以下の通りである。即ち、ＬＤＭＯＳトランジスタ領域とＶＤＭＯＳトランジスタ領域を有する基板を提供し、基板にイオンを注入し、Ｎ埋め込み層領域を形成し、Ｎ埋め込み層領域にエピタキシャル層が形成された後に、エピタキシャル層にイオンを注入し、ＬＤＭＯＳトランジスタ領域にＮウェルとＰウェルとを形成し、ＶＤＭＯＳトランジスタ領域に高電圧Ｎウェルを形成し、ＬＤＭＯＳトランジスタ領域のＮウェルとＰウェルとの境の接する箇所及びＬＤＭＯＳトランジスタとＶＤＭＯＳトランジスタとの境の接する箇所に、隔離領域を形成し、ＬＤＭＯＳトランジスタ領域のＰウェル領域にドリフト領域を形成し、ＬＤＭＯＳトランジスタ領域のＰウェル領域のエピタキシャル層の一部とドリフト領域の一部、及びＶＤＭＯＳトランジスタ領域にゲートを形成し、ＬＤＭＯＳトランジスタ領域のゲートと隔離領域との間のエピタキシャル層内、及びＶＤＭＯＳトランジスタ領域のゲートの間のエピタキシャル層内にＰＢＯＤＹ領域を形成し、ＬＤＭＯＳトランジスタ領域のドリフト領域の間のエピタキシャル層内に、Ｎ型のＧＲＡＤＥ領域を形成し、ＶＤＭＯＳトランジスタ領域の隔離領域と隣接ゲートとの間のエピタキシャル層内に、Ｎ埋め込み層領域と連通するＮＳＩＮＫ領域を形成し、ＬＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域内にソースを形成し、Ｎ型のＧＲＡＤＥ領域内にドレインを形成し、ＶＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域内にソースを形成し、ＮＳＩＮＫ領域にドレインを形成し、ＬＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域にソースと接続するＰ＋領域を形成する。
【００２４】
上記の実施例による、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタは、ＬＤＭＯＳトランジスタ領域とＶＤＭＯＳトランジスタ領域とを含む基板と、基板内に位置するＮ埋め込み層領域と、Ｎ埋め込み層領域上に位置するエピタキシャル層と、ＬＤＭＯＳトランジスタ領域のＮエピタキシャル層内に形成されたＮウェル及びＮウェルと接続するＰウェルと、ＶＤＭＯＳトランジスタ領域に形成された高電圧Ｎウェルと、ＬＤＭＯＳトランジスタ領域のＮウェルとＰウェルとの境の接する箇所及びＬＤＭＯＳトランジスタ領域とＶＤＭＯＳトランジスタ領域との境の接する箇所に位置する隔離領域と、ＬＤＭＯＳトランジスタ領域のＰウェル領域に位置するドリフト領域と、ＬＤＭＯＳトランジスタ領域のＰウェル領域のエピタキシャル層の一部とドリフト領域の一部、及びＶＤＭＯＳトランジスタ領域のエピタキシャル層上に位置するゲートと、ＬＤＭＯＳトランジスタ領域のゲートと隔離領域との間のエピタキシャル層内、及びＶＤＭＯＳトランジスタ領域のゲートの間のエピタキシャル層内に位置するＰＢＯＤＹ領域と、ＬＤＭＯＳトランジスタ領域のドリフト領域の間のエピタキシャル層内に位置するＮ型のＧＲＡＤＥ領域と、ＬＤＭＯＳトランジスタ領域及びＶＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域内に位置するソースと、ＬＤＭＯＳトランジスタ領域のＰＢＯＤＹ領域内に位置し、且つ、ソースと接続するＰ＋領域と、ＶＤＭＯＳトランジスタ領域の隔離領域と隣接ゲートとの間のエピタキシャル層内に位置し、且つＮ埋め込み層領域と連通するＮＳＩＮＫ領域と、ＬＤＭＯＳトランジスタ領域のＮ型のＧＲＡＤＥ領域内、及びＮＳＩＮＫ領域内に位置するドレインと、を含む混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタである。
【００２５】
本発明によれば、ＶＤＭＯＳトランジスタ領域の隔離領域と隣接ゲートとの間のエピタキシャル層内にＮ埋め込み層領域と連通するＮＳＩＮＫ領域を形成する。ドレイン間を連通することによって、ＢＣＤプロセスにおけるＬＤＭＯＳトランジスタとＶＤＭＯＳトランジスタとの混在技術が実現したため、高電圧や大電流という性能要求が実現した。
【００２６】
以下、図面を参考しながら、本発明の具体的な実施例を詳細に説明する。
【００２７】
図６乃至図１１は本発明の方法で作成された、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの模式図である。図６に示すように、基板を提供する。なお、前記基板の材料がシリコンまたはシリコンゲルマニウム等であってもよく、かつ、前記基板は、ＬＤＭＯＳトランジスタ領域ＩとＶＤＭＯＳトランジスタ領域ＩＩとを含む。基板にＮ型イオンを注入して、Ｎ埋め込み層領域２０１を形成する。前記の注入されたＮ型イオンはアンチモンイオンであり、注入されたイオンの剤量は1×1015/ｃｍ2であり、エネルギーが約４０ＫｅＶである。次に、エピタキシャル法によりＮ埋め込み層領域２０１にＮエピタキシャル層２０２を形成する。なお、前記Ｎエピタキシャル層の厚さは約４μｍである。
【００２８】
図７に示すように、まず、Ｎエピタキシャル層上に第１のフォトレジスト層（図示せず）を形成し、フォトエッチングプロセスの後に、ＬＤＭＯＳトランジスタ領域ＩにＮウェルパターンを定義し、第１のフォトレジスト層をマスクをとしてＮウェルパターンに沿ってＮエピタキシャル層にＮ型イオンを注入し、Ｎウェル２０２aを形成する。なお、前記Ｎ型イオンはリンイオンであってもよく、注入されたイオンの剤量は６×1012/ｃｍ2〜8×1012/ｃｍ2であり、エネルギーは約１５０ＫｅＶである。アッシュまたはウェットエッチング法で第１のフォトレジスト層を除去した後に、Ｎエピタキシャル層上に第２のフォトレジスト層（図示せず）を形成し、フォトエッチングプロセスの後に、ＬＤＭＯＳトランジスタ領域ＩにＰウェルパターンを定義し、第２のフォトレジスト層をマスクとしてＰウェルパターンに沿ってＮエピタキシャル層にＰ型イオンを注入し、Ｐウェル２０２ｂを形成する。なお、前記Ｐ型イオンはホウ素イオンであってもよく、注入されたイオンの剤量は８×1012/ｃｍ2〜1×1013/ｃｍ2であり、エネルギーが約5０ＫｅＶ〜６０ＫｅＶである。アッシュまたはウェットエッチング法で第２のフォトレジスト層を除去した後に、Ｎエピタキシャル層に第３のフォトレジスト層（図示せず）を形成し、フォトエッチングプロセスの後に、ＶＤＭＯＳトランジスタ領域ＩＩに高電圧Ｎウェルパターンを定義し、第３のフォトレジスト層をマスクとして高電圧Ｎウェルパターンに沿ってＮエピタキシャル層にＮ型イオンを注入し、高電圧Ｎウェル２０２ｃを形成する。なお、前記Ｎ型イオンはリンイオンであってもよく、注入されたイオンの剤量は1×1012/ｃｍ2〜2×1012/ｃｍ2であり、エネルギーが約１５０ＫｅＶである。
【００２９】
図７を参照し、アッシュまたはウェットエッチング法で第３のフォトレジスト層を除去した後に、フィールド酸化法により、ＬＤＭＯＳトランジスタ領域ＩのＮウェル２０２aとＰウェル２０２ｂとの境の接する箇所のＮエピタキシャル層、及びＬＤＭＯＳトランジスタ領域ＩとＶＤＭＯＳトランジスタ領域ＩＩとの境の接する箇所のＮエピタキシャル層内に、シリコン局所酸化隔離（ＬＯＣＯＳ）領域２０４を形成する。具体の形成プロセスは以下の通りである。熱酸化法でＮエピタキシャル層にパッド酸化層を形成し、化学気相蒸着法でパッド酸化層に腐食ストッパー層を形成し、前記腐食ストッパー層の材料は、窒化シリコンである。スピンコーティグ法で腐食ストッパー層上に第４のフォトレジスト層（図示せず）を形成し、露出・現像のプロセスにより隔離領域パターンを定義し、第４のフォトレジスト層をマスクとしてドライエッチング法で腐食ストッパー層及びパッド酸化層をエッチングして開口を形成し、第４のフォトレジスト層を除去した後に、熱酸化法で開口におけるＮエピタキシャル層を酸化し、酸素とシリコンを接合させ、二酸化シリコンを材料とするシリコン局所酸化隔離（ＬＯＣＯＳ）領域２０４を形成する。
【００３０】
続いて図７を参照し、Ｎエピタキシャル層に第５のフォトレジスト層（図示せず）を形成し、フォトエッチングプロセスの後に、ＬＤＭＯＳトランジスタ領域ＩのＰウェル２０２b領域にドリフト領域パターンを定義し、第５のフォトレジスト層をマスクとして腐食ストッパー層をエッチングし、ドリフト領域の開口パターンを形成し、ドリフト領域パターンに沿ってＮエピタキシャル層にリンイオンを注入し、第５のフォトレジスト層を除去した後に、焼き鈍しプロセスを行って、ドリフト領域２０６aを形成し、続いて、レジストをマスクとして湿式熱酸化法でドリフト領域２０６aのＮエピタキシャル層を酸化し、ＬＯＣＯＳフィールドプレート２０６ｂを形成する。次に、熱燐酸で腐食ストッパー層を除去し、フッ化水素酸でパッド酸化層を除去する。
【００３１】
図８に示すように、化学気相蒸着法でＮエピタキシャル層に、厚さが約３０００Åである多結晶のシリコン層を形成し、スピンコーティング法で多結晶のシリコン層に第６のフォトレジスト層（図示せず）を形成し、露出・現像のプロセスの後に、第６のフォトレジスト層にゲートパターンを定義し、第６のフォトレジスト層をマスクとしてゲートパターンに沿って多結晶のシリコン層をエッチングし、ＬＤＭＯＳトランジスタ領域ＩのＰウェル１０３領域のＮエピタキシャル層の一部及びドリフト領域にゲート２０８aを形成し、ＶＤＭＯＳトランジスタ領域ＩＩのＮエピタキシャル層にゲート２０８ｂを形成する。次に、アッシュまたはウェットエッチング法で第６のフォトレジスト層を除去する。
【００３２】
図９を参照し、Ｎエピタキシャル層、シリコン局所酸化隔離（ＬＯＣＯＳ）領域２０４及びゲート２０８a，２０８ｂに第７のフォトレジスト層（図示せず）を形成し、露出・現像のプロセスの後に、ＰＢＯＤＹ領域パターンを定義し、第７のフォトレジスト層をマスクとしてＰＢＯＤＹ領域パターンに沿ってＮエピタキシャル層内にＮ型ンイオンを注入し、ＬＤＭＯＳトランジスタ領域Ｉのゲート２０８aとシリコン局所酸化隔離（ＬＯＣＯＳ）領域２０４との間にＰＢＯＤＹ領域２０９aを形成し、ＶＤＭＯＳトランジスタ領域ＩＩのゲート２０８ｂ間にＰＢＯＤＹ領域２０９ｂを形成する。なお、前記ＰＢＯＤＹ領域２０９a、２０９ｂは、ソース／ドレインとの横方向拡散長さにより有効的なチャンネルを形成して、ＬＤＭＯＳの閾値電圧を制御することに用いられる。ただし、前記Ｐ型イオンはホウ素イオンであり、注入されたイオンの剤量は２×1０13／ｃｍ2であり、エネルギーは４０ＫｅＶである。次に、アッシュまたはウェットエッチング法で第７のフォトレジスト層を除去する。
【００３３】
続けて図９を参照し、Ｎエピタキシャル層、シリコン局所酸化隔離（ＬＯＣＯＳ）領域２０４及びゲート２０８a，２０８ｂに第８のフォトレジスト層（図示せず）を形成し、フォトエッチングのプロセスの後に、ドリフト領域１０６間の第８のフォトレジスト層に開口を定義し、第８のフォトレジスト層をマスクとして開口に沿ってＮエピタキシャル層内にＮ型イオンを注入し、焼き鈍しプロセスの後に、Ｎ型イオンの拡散を均一させ、且つ深さを増加させて、Ｎ型ＧＲＡＤＥ領域２１０を形成し、前記ＧＲＡＤＥ領域２１０は、ソース／ドレインの外面に、低濃度のＮ型のイオンを形成し、ＰＮ接合のドーピング濃度を降下し、接合のブレークダウン電圧を高めるために用いられる。第８のフォトレジスト層を除去する。
【００３４】
本実施例において、前記のＮ型ＧＲＡＤＥ領域２１０が形成された領域に注入されたＮ型イオンはリンイオンであり、注入されたイオンの剤量は1×1013/ｃｍ2であり、エネルギーは８０ＫｅＶ〜１００ＫｅＶである。
【００３５】
図１０に示すように、Ｎエピタキシャル層、シリコン局所酸化隔離（ＬＯＣＯＳ）領域２０４及びゲート２０８a，２０８ｂに第９のフォトレジスト層（図示せず）をスピンコーティグし、露出・現像のプロセスの後に、ＶＤＭＯＳトランジスタ領域ＩＩにＮＳＩＮＫ領域パターンを定義し、第９のフォトレジスト層をマスクとしてＮＳＩＮＫ領域パターンに沿ってＶＤＭＯＳトランジスタ領域ＩＩのシリコン局所酸化隔離領域（ＬＯＣＯＳ）２０４と隣接のグリッド２０８ｂ間のエピタキシャル層内にＮ型イオンを注入し、Ｎ埋め込み層領域２０１と連通するＮＳＩＮＫ領域２１２を形成する。なお、ＮＳＩＮＫ領域２１２は、ドレイン電極を基板から引出し、ドッピン濃度をできるだけ高めて、直列抵抗を降下させることに用いられる。第９のフォトレジスト層を除去する。
【００３６】
本実施例において、前記のＮＳＩＮＫ領域２１２が形成された領域に注入されたＮ型イオンはリンイオンであり、注入されたイオンの剤量は1×1015/ｃｍ2であり、エネルギーは３００ＫｅＶ〜４００ＫｅＶである。
【００３７】
図１１に示すように、Ｎエピタキシャル層、シリコン局所酸化隔離領域（ＬＯＣＯＳ）２０４及びゲート２０８a、２０８ｂに第１０のフォトレジスト層（図示せず）をスピンコッティングし、フォトエッチングプロセスの後に、ソース及びドレインパターンを定義し、第１０のフォトレジスト層をマスクとしてソース及びドレインパターンに沿ってＬＤＭＯＳトランジスタ領域ＩのＮエピタキシャル層内のＰＢＯＤＹ領域２０９a及びＮ型ＧＲＡＤＥ領域２１０にＮ型イオンを注入し、ＰＢＯＤＹ領域２０９a内にソースＳを形成し、Ｎ型ＧＲＡＤＥ領域２１０内にドレインＤを形成し、ＶＤＭＯＳトランジスタ領域ＩＩのＮエピタキシャル層内のＰＢＯＤＹ領域２０９ｂ及びＮＳＩＮＫ領域２１２にＮ型イオンを注入し、ＰＢＯＤＹ領域２０９ｂ内にソースＳを形成し、ＮＳＩＮＫ領域２１２にドレインＤを形成する。
【００３８】
本実施例において、ソースＳ及びドレインＤが形成される領域に注入されたイオンは砒素イオンであり、注入されたイオンの剤量は４×1015/ｃｍ2であり、エネルギーは８０ＫｅＶである。
【００３９】
続いて図１１を参照し、第１０のフォトレジスト層を除去した後に、Ｎエピタキシャル層、シリコン局所酸化隔離領域（ＬＯＣＯＳ）２０４及びゲート２０８a、２０８ｂに第１１のフォトレジスト層（図示せず）を形成し、フォトエッチングプロセスの後に、ＬＤＭＯＳトランジスタ領域ＩにＰ＋極パターンを定義し、第１1のフォトレジスト層をマスクとしてＰ＋領域に沿ってＬＤＭＯＳトランジスタ領域ＩのＮエピタキシャル層内のＰＢＯＤＹ領域２０９aにＰ型イオンを注入し、Ｐ＋領域２１４を形成する。なお、前記Ｐ＋領域２１４は、ＬＤＭＯＳトランジスタ領域ＩのソースＳと接続されており、ＬＤＭＯＳの基板電極とソースとの短絡を防止すること、バルク効果を減少されることに用いられる。次に、第１１のフォトレジスト層を除去する。
【００４０】
本実施例において、Ｐ＋領域２１４が形成されている領域に注入されたＰ型イオンは二フッ化硼素イオンであり、注入されたイオンの剤量は２×1015/ｃｍ2であり、エネルギーは６０ＫｅＶ〜８０ＫｅＶである。
【００４１】
上記の実施例により形成された、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタは、ＬＤＭＯＳトランジスタ領域ＩとＶＤＭＯＳトランジスタ領域ＩＩとを含む基板と、基板にＰ型イオンを注入することによって形成されたＮ埋め込み層領域２０１と、Ｎ埋め込み層領域上に位置するエピタキシャル層と、ＬＤＭＯＳトランジスタ領域ＩのＮエピタキシャル層内に位置するＮウェル２０２a及びＮウェル２０２aと接続するＰウェル２０２bと、ＶＤＭＯＳトランジスタ領域ＩＩのＮエピタキシャル層内に位置する高電圧Ｎウェルと、ＬＤＭＯＳトランジスタ領域ＩのＮウェル２０２aとＰウェル２０２bとの境の接する箇所及びＬＤＭＯＳトランジスタ領域ＩとＶＤＭＯＳトランジスタ領域ＩＩとの境の接する箇所に位置するシリコン局所酸化隔離領域（ＬＯＣＯＳ）２０４と、ＬＤＭＯＳトランジスタ領域ＩのＰウェル２０２b領域に位置するドリフト領域２０６と、ＬＤＭＯＳトランジスタ領域ＩのＰウェル領域のエピタキシャル層の一部とドリフト領域２０６の一部上に位置するゲート２０８aと、ＶＤＭＯＳトランジスタ領域ＩＩのエピタキシャル層上に位置するゲート２０８ｂと、ＬＤＭＯＳトランジスタ領域Ｉのゲート２０８aとシリコン局所酸化隔離（ＬＯＣＯＳ）領域２０４との間のエピタキシャル層内に位置するＰＢＯＤＹ領域２０９aと、ＶＤＭＯＳトランジスタ領域ＩＩのゲート２０８ｂの間のエピタキシャル層内に位置するＰＢＯＤＹ領域２０９ｂと、ＬＤＭＯＳトランジスタ領域Ｉとドリフト領域２０６との間のエピタキシャル層内に位置するＮ型ＧＲＡＤＥ領域２１０と、ＶＤＭＯＳトランジスタ領域ＩＩのシリコン局所酸化隔離領域（ＬＯＣＯＳ）２０４と隣接ゲート２０８ｂとの間のエピタキシャル層内に位置し、且つＮ埋め込み層領域２０１と連通しているＮＳＩＮＫ領域２１２と、ＬＤＭＯＳトランジスタ領域Ｉ及びＶＤＭＯＳトランジスタ領域ＩＩのＰＢＯＤＹ領域２０９a、２０９ｂ内にそれぞれ位置するソースＳと、ＬＤＭＯＳトランジスタ領域ＩのＮ型ＧＲＡＤＥ領域２１０内およびＮＳＩＮＫ領域２１２内にそれぞれ位置するドレインＤと、ＬＤＭＯＳトランジスタ領域ＩのＰＢＯＤＹ領域２０９a内に位置し、ＰＢＯＤＹ領域２０９a内のソースＳと接続するＰ＋領域とを含む。
【００４２】
本発明は、好適な実施例により以上のように開示されているが、これらによって限定されるわけでない。当業者であれば、本発明の精神及び範囲を脱逸しない範囲内で各種の変更及び修正を行うことができる。したがって、本発明の保護範囲は、特許請求の範囲に限定された範囲を基準とするものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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