(57)【要約】本技術は、複数のダイを上側および下側リードフレームへと電気的に接続することによってパッケージされた半導体に関する。上側リードフレーム内の各対応する１組のリードの対向する縁部は屈曲している。上側リードフレーム内のリードは、各ダイ上の各接点と下側リードフレーム内のリードの各下部との間において電気的に接続される。上側リードフレームの各対応する１組のリードの屈曲された対向する縁部は、封止前に前記上側リードフレームを支持し、複数のダイをパッケージされた半導体内の上側および下側リードフレームのリード間に配置する。封止されたダイを分離させた後、上側リードはＬ字型形状となり、ダイの上側のダイ接点をダイの下側のリードに電気的に接続させ、パッケージの接点が同一面上に設けられる。
2013517624.tif 000002
【特許請求の範囲】
【請求項１】
半導体パッケージであって、
ダイと、
前記ダイの第１の面上のダイ接点に電気的に接続された第１の下側リードと、
パッケージ接点が前記半導体パッケージの第１の面上に来るように、前記ダイの第２の面上のダイ接点および第２の下側リードに電気的に接続された、Ｌ字型形状の上側リードと、
を含む、半導体パッケージ。
【請求項２】
前記ダイと、前記上側リードと、前記第１の下側リードの一部と前記第２の下側リードの一部とを封止する封止材を更に含む、請求項１に記載の半導体パッケージ。
【請求項３】
前記第１の下側リードは１つ以上のメサを含む、請求項１に記載の半導体パッケージ。
【請求項４】
前記第２の下側リードは、前記上側リードへの電気的接続のためのくぼみを含む、請求項１に記載の半導体パッケージ。
【請求項５】
前記上側リードは１つ以上の溝部を含み、前記１つ以上の溝部は、前記ダイの第２の面上の前記ダイ接点への前記上側リードの電気的接続の近隣に設けられる、請求項１に記載の半導体パッケージ。
【請求項６】
前記第１の下側リードは、前記ダイのゲートに電気的に接続され、
前記上側リードは、前記ダイのドレインに電気的に接続され、
前記第２の下側リードは、前記上側リードを通じて前記ダイの前記ドレインに電気的に接続され、
第３の下側リードは、前記ダイのソースに電気的に接続される、
請求項１に記載の半導体パッケージ。
【請求項７】
半導体をパッケージングする方法であって、
複数のダイそれぞれの第１の表面上の接点を下側リードフレームの複数のリードのうち第１のリードそれぞれに電気的に接続する工程であって、前記下側リードフレームの前記複数のリードは、１つ以上の結合バーによって互いに接続されている、工程と、
上側リードフレームの各対応する１組のリードの対向する縁部を屈曲させる工程であって、前記上側リードフレームの前記リードは、１つ以上の結合バーによって互いに接続されている、工程と、
前記上側リードフレームの前記リードを各ダイの第２の表面上の各接点と前記下側リードフレームの前記複数のリードのうち第２のリードそれぞれとの間に電気的に接続する工程であって、前記上側リードフレームの各対応する１組のリードの前記屈曲された対向する縁部は、前記上側リードフレームを、前記複数のダイおよび前記下側リードフレームに対して所望の位置において支持する、工程と、
を含む、方法。
【請求項８】
前記下側リードフレームおよび上側リードフレームを前記複数のダイに電気的に接続させた後、前記複数のダイ、少なくとも前記上側リードフレームの一部および前記下側リードフレームの一部を封止する工程と、
封止後に前記ダイをパッケージされた半導体に個片化する工程と、
を更に含む、請求項７に記載の方法。
【請求項９】
前記ダイを個片化する工程は、前記封止材と、前記下側リードフレームの前記リードを接続する結合バーと、前記上側リードフレームの前記リードを接続する結合バーとを切断して前記複数のダイを前記パッケージされた半導体に分離する工程を含む、請求項８に記載の方法。
【請求項１０】
前記複数のダイそれぞれの前記第１の表面上の前記接点を前記下側リードフレームの前記複数のリードのうち前記第１のリードそれぞれに電気的に接続させる工程は、前記複数のダイそれぞれの前記第１の表面と、前記下側リードフレームの前記複数のリードのうち前記第１のリードそれぞれとの間に塗布された半田をリフローする工程を含み、
前記上側リードフレームの前記リードを各ダイの前記第２の表面上の各接点と前記下側リードフレームの前記複数のリードのうち前記第２のリードそれぞれとの間に電気的に接続する工程は、前記上側リードフレームの前記リードと、各ダイの前記第２の表面および前記下側リードフレームの前記複数のリードのうち前記第２のリードそれぞれと、の間に塗布された半田をリフローする工程を含む、
請求項７に記載の方法。
【請求項１１】
前記複数のダイが前記下側リードフレームと上側リードフレームとの間の所望の位置に配置されるように、前記上側リードフレームを前記ダイに接続する前記半田の厚さと、前記下側リードフレームを前記ダイに接続する前記半田層の厚さとの比を調節する、請求項１０に記載の方法。
【請求項１２】
前記上側リードフレームをＬ字型形状に屈曲させる、請求項７に記載の方法。
【請求項１３】
前記下側リードフレームの前記複数の下側リードのうちの前記第１のリードそれぞれは、前記複数のダイの各ゲートに電気的に接続され、
前記上側リードフレームの前記上側リードはそれぞれ、前記複数のダイの各ドレインに電気的に接続され、
前記下側リードフレームの前記第２の下側リードはそれぞれ、前記上側リードそれぞれを通じて、前記複数のダイの各ドレインに電気的に接続され、
前記下側リードフレームの第３の下側リードはそれぞれ、前記複数のダイの各ソースに電気的に接続される、
請求項７に記載の方法。
【請求項１４】
前記上側リードフレームの前記上側リードは、前記下側リードフレームの別の下側リードに接続されていない、
請求項７に記載の方法。
【請求項１５】
半導体をパッケージングする方法であって、
複数のダイそれぞれの第１の表面上の接点を下側リードフレームの複数のリードのうち第１のリードそれぞれに電気的に接続する工程であって、前記下側リードフレームの前記複数のリードは、１つ以上の結合バーによって互いに接続されている、工程と、
対向して配置された複数組のＬ字型リードを上側リードフレーム内に形成する工程であって、前記上側リードフレームの前記Ｌ字型リードは、１つ以上の結合バーによって互いに接続されている、工程と、
前記上側リードフレームの前記Ｌ字型リードを、各ダイの第２の表面上の各接点と、前記下側リードフレームの前記複数のリードのうち第２のリードそれぞれとの間に電気的に接続させる工程と、
を含む、方法。
【請求項１６】
前記上側リードフレームの前記対向して配置された複数組のＬ字型リードは、前記上側リードフレームを、前記複数のダイおよび前記下側リードフレームに対して所望の位置において支持し、前記支持は、各ダイのための下側リードフレームの別の下側リードを用いずに行われる、請求項１５に記載の方法。
【請求項１７】
前記下側リードフレームおよび上側リードフレームを前記複数のダイに電気的に接続させた後、前記複数のダイ、少なくとも前記上側リードフレームの一部および前記下側リードフレームの一部を封止する工程と、
前記封止材料と、前記下側リードフレームの前記リードを接続する結合バーと、前記上側リードフレームの前記リードを接続する結合バーとを切断して、前記複数のダイをパッケージされた半導体に分離する工程と、
を更に含む、請求項１５に記載の方法。
【請求項１８】
前記封止材料と、前記下側リードフレームの前記リードを接続する結合バーと、前記上側リードフレームの前記リードを接続する結合バーとを複数のパターンに切断して、複数の異なるリードレイアウトを得る工程を更に含む、請求項１７に記載の方法。
【請求項１９】
前記複数のダイそれぞれの前記第１の表面上の前記接点を前記下側リードフレームの前記複数のリードのうち前記第１のリードそれぞれに電気的に接続させる工程は、前記複数のダイそれぞれの前記第１の表面と前記下側リードフレームの前記複数のリードのうち前記第１のリードそれぞれとの間に塗布された半田をリフローする工程を含み、
前記上側リードフレームの前記リードを各ダイの前記第２の表面上の各接点と前記下側リードフレームの前記複数のリードのうち前記第２のリードそれぞれとの間に電気的に接続する工程は、前記上側リードフレームの前記リードと、各ダイの前記第２の表面および前記下側リードフレームの前記複数のリードのうち前記第２のリードそれぞれと、の間に塗布された半田をリフローする工程を含む、
請求項１５に記載の方法。
【請求項２０】
前記複数のダイが前記下側リードフレームと上側リードフレームとの間の所望の位置に配置されるように、前記上側リードフレームを前記ダイに接続する前記半田の厚さと、前記下側リードフレームを前記ダイに接続する前記半田層の厚さとの比を調節する、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、本発明の譲受人に譲渡された、同時係属中の仮特許出願シリアル番号第６１／２９６，４７１号（名称：「ダイおよびＬ字型リードを含む半導体パッケージおよび製造方法」、出願日：２０１０年１月１９日）および同時係属中の非仮特許出願シリアル番号第１２／７３０，２３０号（名称：「ダイおよびＬ字型リードを含む半導体パッケージおよび製造方法」、出願日：２０１０年３月２４日）に対する優先権を主張する。本明細書中、同文献双方の全体を参照して援用する。
【背景技術】
【０００２】
多くの半導体ダイにおいては、当該ダイの反対の面上に端子が設けられている。例えば、縦型パワーＭＯＳＦＥＴの場合、平面型またはトレンチゲート型であるものを問わず、典型的には、ダイの前面上にソース端子およびゲート端子を、ダイの後面上にドレイン端子を備える。しかし、このような半導体ダイを含むデバイスの製造をコンパクト、容易且つ経済的に行うためには、端子全てがパッケージの同一面上に設けられるようにダイをパッケージすると有利である。
【０００３】
上側および下側リードフレーム間にフリップチップ方式で挿入されたダイを含む従来のパッケージを図１に示す。１つ以上の下側リード１１０および１１５が、下側リードフレーム（図示せず）からダイ１３０の下面上の端子へと電気的に接続される。上側リード１３５は、上側リードフレーム（図示せず）から来ており、ダイ１３０の上側へ電気的に接続される中央部と、ダイの周囲において「ｕ」字型または杯状に下方へ向けて屈曲し、複数の下側リード１２０および１２５それぞれに電気的に接続される対向する縁部と、を含む。ダイ１３０の端子は、半田層により、リード１１０、１１５および１３５へと電気的に接続される。そして、ダイ１３０と、上側および下側リード１１０〜１２５および１３０の一部分とが封止される。上側リード１３５の下方に屈曲した縁部は、複数の下側リード１２０および１２５と接触し、これにより、外部パッケージ接点全てが同一平面内となり、これにより、パッケージをプリント配線板上に表面実装することが可能となる。
【発明の概要】
【０００４】
広範に述べると、本文書は、ダイおよびＬ字型リードを含む半導体パッケージおよび製造方法を開示する。
【０００５】
本技術は、以下の記述および添付図面を参照することにより、最良に理解され得る。添付図面は、本技術の実施形態の例示のために用いられる。一実施形態において、半導体パッケージは、ダイと、複数の下側リードと、１つ以上の上側リードとを含む。前記下側リードのうち１つ以上は、前記ダイの第１の面上のダイ接点へと電気的に接続される。前記１つ以上の上側リードは、Ｌ字型であり、前記ダイの第２の面上の各ダイ接点および他の各下側リードへとそれぞれ電気的に接続され、これにより、パッケージ接点が前記半導体パッケージの第１の面上に来る。
【０００６】
別の実行形態において、半導体をパッケージングする方法は、複数のダイそれぞれの第１の表面上の１つ以上の接点を、下側リードフレームの複数のリードそれぞれへと電気的に接続させる工程を含む。上側リードフレームの各対応する１組のリードの対向する縁部が屈曲させられた後、前記上側リードフレームの前記リードは、各ダイの第２の表面上の各接点と、前記下側リードフレームにおける前記複数のリードの他のリードとの間において電気的に接続される。前記上側リードフレームの各対応する１組のリードの屈曲した対向する縁部は、パッケージされた半導体内の前記上側および下側リードフレームの前記リード間において前記複数のダイが所望の位置になるように、封止前の前記上側リードフレームを支持する。前記封止されたダイを分離した後、前記上側リードはＬ字型形状となり、前記ダイの上側のダイ接点を前記ダイの前記下面のリードに電気的に接続させ、これにより、パッケージ接点は、前記半導体パッケージの同一面上となる。
【図面の簡単な説明】
【０００７】
本技術の実施形態は添付図面に例として示され、これに限定されるものではなく、類似の参照符号は類似の要素を指す。
【図１】図１は、従来技術による、上側および下側リードフレーム間にフリップチップ型で挿入されたダイを含む半導体パッケージの側面図である。
【図２Ａ】図２Ａは、本技術の一実施形態による例示的な上側および下側リードフレームの平面図を示す。
【図２Ｂ】図２Ｂは、本技術の一実施形態による例示的な上側および下側リードフレームの平面図を示す。
【図３Ａ】図３Ａは、本技術の一実施形態による、複数のダイを下側リードフレームに接続した様子の上面図および側面図である。
【図３Ｂ】図３Ｂは、本技術の一実施形態による、複数のダイを下側リードフレームに接続した様子の上面図および側面図である。
【図４Ａ】図４Ａは、本技術の一実施形態による、上側リードフレームを下側リードフレームおよび複数のダイに接続した様子の上面図および側面図である。
【図４Ｂ】図４Ｂは、本技術の一実施形態による、上側リードフレームを下側リードフレームおよび複数のダイに接続した様子の上面図および側面図である。
【図５】図５は、本技術の一実施形態による、例示的なパッケージされた半導体デバイスの側面図である。
【図６】図６は、本技術の一実施形態による、パッケージされた半導体デバイスを製造する方法のフロー図である。
【発明を実施するための形態】
【０００８】
以下、本技術の実施形態について詳述する。本技術の実施形態の例を添付図面中に示す。本技術についてこれらの実施形態と共に説明するが、本技術はこれらの実施形態に限定されないことが理解される。すなわち、本発明は、添付の特許請求の範囲によって規定されるような本発明の範囲内に含まれ得る改変、変更および相当物を網羅することが意図される。更に、以下の本技術の詳細な説明において、本技術の深い理解のために、多くの詳細情報を説明する。しかし、本技術はこれらの詳細情報無しでも実行可能であることが理解される。他の場合において、本技術の局面を不必要に曖昧にしないために、周知の方法、手順、要素および回路についての詳述を控えている。
【０００９】
本技術の実施形態は、フリップチップ型半導体パッケージおよび製造方法に関する。このフリップチップ型半導体パッケージは、ダイと、１つ以上の下側リードと、１つ以上の上側「Ｌ」字型リードとを含む。
【００１０】
ここで図２Ａおよび図２Ｂを参照して、本技術の一実施形態による例示的な上側および下側リードフレームの平面図が図示されている。下側リードフレームは、１つ以上のリード２１０〜２２０を含む。これらのリード２１０〜２２０は、複数のダイそれぞれのためのものであり、また１つ以上の結合バー２２５によって接続される。上側リードフレームもまた、１つ以上の結合バー２３５によって接続された１つ以上のリード２３０を含む。１つの実行形態において、下側リードフレームは、各ダイにつきソースリードと、ゲートリードと、ドレインリードの下部とを含み得、上側リードフレームは、各ダイにつきドレインリードの上部を含み得る。下側リードフレーム内の各１組のソースリード、ゲートリードおよびドレインリードの下部は、一般的にパネルと呼ばれる。同様に、上側リードフレーム内のドレインリードの各上部も、一般的にパネルと呼ばれる。リードフレームは、通常、パネルの大型アレイを含む。１つの実行形態において、上側および下側リードフレームは、厚さが約０．００６〜０．０１２インチの銅合金１９４のシートから構成され得る。リードおよび結合バーのパターンは、エッチング、パンチング、スタンピングおよび／または他の技術によって形成され得る。
【００１１】
１つの実行形態において、下側リードフレームを部分的にエッチングして、ソースおよび／またはゲートリード上に複数の隆起したメサ（ｍｅｓａｓ）を形成することができる。エッチングプロセスを用いて、ドレインリードの下部内にキャビティ（ｃａｖｉｔｉｅｓ；くぼみ）を形成することができる。メサおよびキャビティは、下側リードフレームの銅合金を化学溶液でエッチングする工程を下側リードフレームが元の厚さの約半分になるまで行うことにより、形成できる。あるいは、メサおよびキャビティの形成は、プログレッシブスタンピングによって行うことも可能である。異なるパターンの隆起したメサを、下側リードフレーム上に形成することができる。１つの実行形態において、上側リードフレームを部分的にエッチングすることで、１つ以上の溝部（図示せず）を下側表面上に形成することができる。これらの溝部により、熱サイクル時における上側リードと半導体ダイとの間の適合性を向上させることができる。１つの実行形態において、溝部は、１つ以上の平行および／または垂直な溝部として形成され得る。しかし、上側リード内の溝部が多すぎる場合、成形プロセス時においてダイに亀裂が発生する危険性が高まり得る点に留意されたい。なぜならば、上側リードの平坦な中央部により、成形時においてダイ亀裂の原因となり得る差動力からダイが保護されるからである。
【００１２】
ここで図３Ａおよび図３Ｂを参照して、本技術の一実施形態による、複数のダイを下側リードフレームへと接続した様子の上面図および側面図が図示されている。半導体パッケージング技術について、図６を参照して更に説明する。図６は、パッケージされた半導体デバイスの製造方法を示す。１つの実行形態において、ダイは縦型トレンチＭＯＳＦＥＴであり得、ドレイン端子がダイ上の上面に設けられ、ソースおよびゲート端子がダイの下面上に設けられる。６１０において、下側リードフレームの１つ以上のリード２１０〜２２は、例えば半田層のような導体によってダイ１３０上の各端子へと電気的に接続される。１つの実行形態において、半田ペーストをソースおよびゲートリードへと塗布した後、これらのリードを半田リフロープロセスによってダイの端子へと接続する。１つの実行形態において、半田層は、ソースおよびゲートリード上のメサ上面からダイの各接点へと延びる。半田層は、ソースおよびゲートリードへの塗布と同時にドレインリードの下部へ塗布してもよく、その場合、半田層をリフローしてソースおよびゲートリードをダイの各端子へと接続する際、半田層はドレインリードの下部内の溝部内へと流入し得る。
【００１３】
ここで図４Ａおよび図４Ｂを参照して、本技術の一実施形態による、上側リードフレームを下側リードフレームおよび複数のダイへと接続する様子の上面図および側面図が図示されている。６２０において、接続の前に、下側リードフレームの１つ以上のリードとの接触のために、上側リードフレームのリードの１つ以上の縁部を屈曲させ「Ｌ」字型リードとする。１つの実行形態において、各一対のリードの対向する縁部は、上側リードフレーム内の第２の１組の結合バーによって相互に接続されており、これらの縁部を屈曲させることで、ドレインリードの「Ｌ」字状の上部を得る。
【００１４】
６３０において、上側リードフレームの各リードは、例えば、半田層などの導体によって１組のダイ上の各端子へと電気的に接続される。加えて、リードの屈曲縁部は、下側リードフレーム上の各リードへと接続される。１つの実行形態において、ドレインリードの上部の縁部は、下側リードフレームのドレインリードの各下部へと電気的に接続される。１つの実行形態において、半田ペーストをダイの端子および下側リードフレームのドレインリードの下部へと塗布した後、ドレインリードの上部は、半田リフロープロセスにより、ダイの対応する端子およびドレインリードの下部へと接続される。
【００１５】
１つの実行形態において、上側リードフレームをダイへと接続させる半田層の相対的厚さと、下側リードフレームをダイへと接続させる半田層の厚さは、得られるパッケージに対して多数の熱サイクルを行っても、いずれの半田層にも破砕または亀裂が発生することないような厚さに設定される。一般的に、上側半田層は下側半田層よりも肉薄である。なぜならば、上側半田層の方が、上側リードフレームのリードとダイの間の接触領域が広いからである。上側半田層および下側半田層間の厚さの相対的比率は、ダブルリフロープロセスによって達成され得る。このプロセスによれば、先ず半田ペーストの液滴を下側リードフレームへ、通常はメサ上部上へと滴下させる。その後、ダイを半田ペースト液滴上へと配置し、半田ペーストをリフローさせる。ダイを下側リードフレームへと接続させる半田をリフローさせた後、半田ペースト液滴をダイの上側へと滴下する。これと同時に、上側リードフレームのリードの屈曲部へと接続される下側リードフレームの部分上に半田ペーストを配置することができる。上側リードフレームは、ダイを覆う位置に配置され、ダイの後面上の半田ペースト液滴上に配置され、その後第２のリフロープロセスを行う。半田ペーストのリフロー進行と共に、ダイは下側リードフレームから上側リードフレームおよび下側リードフレーム間の中間位置へと浮上する。このようなダイ浮上は、半田の表面張力に起因して発生する。下側リードフレームおよび上側リードフレームへ塗布される半田ペーストの量をそれぞれ調節することにより、所望の位置のダイを更に達成することができる。典型的には、上側半田層および下側半田層間の厚さ比は、１：１．５〜１：４の範囲内である。例えば、１つの実行形態において、上側半田層の厚さを１．１ミルとし、下側半田層の厚さを２．８ミルとすることができる。
【００１６】
その後６４０において、半田塗布後の下側リードフレーム、複数のダイおよび上側リードフレームを含むアセンブリを封止する。１つの実行形態において、アセンブリをモールド内に配置した後、モールド中に成形コンパウンド（例えば、Ｎｉｔｔｏ８０００ＣＨ４）を充填する。１つの実行形態において、上側リードフレームからのパネルの上面を封止材によって露出させることで、パッケージからの熱移動を最大化させることができる。
【００１７】
その後６５０において、下側および上側リードフレームの結合バーを分断することにより、上側リードフレーム、ダイおよび下側リードフレームの封止されたパネルを分離させる。各パッケージされたダイの上側リードは、実質的に「Ｌ」字型形状を有する。１つの実行形態において、封止材ならびにダイ間の上側および下側リードフレームの結合バーを切断してダイを分離し、パッケージされた半導体デバイスを形成する。
【００１８】
ここで図５を参照して、本技術の一実施形態による例示的なパッケージ半導体デバイスが図示されている。個片化後、各パッケージ半導体は、ダイ１３０と、「Ｌ」字型形状の上側リード２３０と、封止材５１０とを含む。ダイ１３０は、複数の下側リード２１５および２２０のうち１つ以上へと電気的に接続される。「Ｌ」字型形状の上側リード２３０は、ダイ１３０と、複数の下側リードのうち別の１つ２１０との間に電気的に接続される。上側リードは、片側において下側リードへと接続されており、且つ、ダイの他方側上において別の下側リードへと接続されていない。よって、本技術の実施形態による半導体デバイスは、従来技術による類似の半導体パッケージと比較してより小型のパッケージサイズ５２０を有する。また、異なる切断構成を用いることで、異なる対のパッケージを異なるリードレイアウト（例えば、ピンアウト）で得ることが可能であるとが理解されるべきである。
【００１９】
上記の結果得られたパッケージの場合、ダイの上側および下側の端子間ならびに上側および下側リードフレーム間それぞれにおいて、優れた導電性および熱伝導性を有利に得ることが可能である。ダイの上側および下側の端子からの接点は、プリント配線板または他の平坦面上への表面実装に合わせて、パッケージの単一面内に有利に配置される。パッケージは、有利に肉薄且つコンパクトにすることが可能であり、また、半田またはダイの亀裂を引き起こすこと無く多数の熱サイクルに耐えることも可能である。本技術の実施形態は、各パッケージ内においてさらなる下側リードを必要とすることなく、上側リードを有利に支持する。本明細書中に記載される要素、部品および工程は全て好適に網羅される。また、当業者にとって自明なように、これらの要素、部品および工程のうちいずれかを他の要素、部品および工程と代替してもよいし、あるいはこれら全てを無くしてもよいことが理解されるべきである。
【００２０】
本技術の特定の実施形態についての上記記載は、例示および説明の目的のために提示したものであり、網羅的なものまたは本発明を開示の形態に限定することを意図していない。よって、上記教示を鑑みれば、多くの改変および変更が可能である。これらの実施形態は、当業者が本技術および多様な実施形態を意図される特定の用途に適した多様な改変例と共に利用することが可能となるよう、本技術の原理およびその実際の適用を最良に説明するために選択および記載したものである。本発明の範囲は、添付の特許請求の範囲およびその均等物によって規定されることが意図される。
【００２１】
広範に言って、本文書は、複数のダイを上側および下側リードフレームへと電気的に接続させることによってパッケージされた半導体を開示する。上側リードフレーム内の各対応する１組のリードの対向する縁部は、屈曲されている。上側リードフレーム内のリードは、各ダイ上の各接点と、下側リードフレーム内のリード下部それぞれとの間において電気的に接続される。上側リードフレームの各対応する１組のリードの屈曲した対向縁部は、封止前において上側リードフレームを支持し、これにより、パッケージ半導体内の上側および下側リードフレームのリード間において複数のダイを所望の位置に配置することが可能となる。封止されたダイを分離した後、上側リードはＬ字型形状となり、ダイの上側のダイ接点をダイの下側のリードへと電気的に接続させ、これにより、半導体パッケージの同一側にパッケージ接点が配置される。
【００２２】
コンセプト
本文書は、少なくとも以下のコンセプトを開示する。
【００２３】
コンセプト１．
半導体パッケージであって、
ダイと、
前記ダイの第１の面上のダイ接点に電気的に接続された第１の下側リードと、
パッケージ接点が前記半導体パッケージの第１の面上に来るように、前記ダイの第２の面上のダイ接点および第２の下側リードに電気的に接続された、Ｌ字型形状の上側リードと、
を含む、半導体パッケージ。
コンセプト２．
前記ダイと、前記上側リードと、前記第１の下側リードの一部と前記第２の下側リードの一部とを封止する封止材を更に含む、コンセプト１に記載の半導体パッケージ。
コンセプト３．
前記第１の下側リードは１つ以上のメサを含む、コンセプト１に記載の半導体パッケージ。
コンセプト４．
前記第２の下側リードは、前記上側リードへの電気的接続のためのくぼみを含む、コンセプト１に記載の半導体パッケージ。
コンセプト５．
前記上側リードは１つ以上の溝部を含み、前記１つ以上の溝部は、前記ダイの第２の面上の前記ダイ接点への前記上側リードの電気的接続の近隣に設けられる、コンセプト１に記載の半導体パッケージ。
コンセプト６．
前記第１の下側リードは、前記ダイのゲートに電気的に接続され、
前記上側リードは、前記ダイのドレインに電気的に接続され、
前記第２の下側リードは、前記上側リードを通じて前記ダイの前記ドレインに電気的に接続され、
第３の下側リードは、前記ダイのソースに電気的に接続される、
コンセプト１に記載の半導体パッケージ。
コンセプト７．
半導体をパッケージングする方法であって、
複数のダイそれぞれの第１の表面上の接点を下側リードフレームの複数のリードのうち第１のリードそれぞれに電気的に接続する工程であって、前記下側リードフレームの前記複数のリードは、１つ以上の結合バーによって互いに接続されている、工程と、
上側リードフレームの各対応する１組のリードの対向する縁部を屈曲させる工程であって、前記上側リードフレームの前記リードは、１つ以上の結合バーによって互いに接続されている、工程と、
前記上側リードフレームの前記リードを各ダイの第２の表面上の各接点と前記下側リードフレームの前記複数のリードのうち第２のリードそれぞれとの間に電気的に接続する工程であって、前記上側リードフレームの各対応する１組のリードの前記屈曲された対向する縁部は、前記上側リードフレームを、前記複数のダイおよび前記下側リードフレームに対して所望の位置において支持する、工程と、
を含む、方法。
コンセプト８．
前記下側リードフレームおよび上側リードフレームを前記複数のダイに電気的に接続させた後、前記複数のダイ、少なくとも前記上側リードフレームの一部および前記下側リードフレームの一部を封止する工程と、
封止後に前記ダイをパッケージされた半導体に個片化する工程と、
を更に含む、コンセプト７に記載の方法。
コンセプト９．
前記ダイを個片化する工程は、前記封止材と、前記下側リードフレームの前記リードを接続する結合バーと、前記上側リードフレームの前記リードを接続する結合バーとを切断して前記複数のダイを前記パッケージされた半導体に分離する工程を含む、コンセプト８に記載の方法。
コンセプト１０．
前記複数のダイそれぞれの前記第１の表面上の前記接点を前記下側リードフレームの前記複数のリードのうち前記第１のリードそれぞれに電気的に接続させる工程は、前記複数のダイそれぞれの前記第１の表面と、前記下側リードフレームの前記複数のリードのうち前記第１のリードそれぞれとの間に塗布された半田をリフローする工程を含み、
前記上側リードフレームの前記リードを各ダイの前記第２の表面上の各接点と前記下側リードフレームの前記複数のリードのうち前記第２のリードそれぞれとの間に電気的に接続する工程は、前記上側リードフレームの前記リードと、各ダイの前記第２の表面および前記下側リードフレームの前記複数のリードのうち前記第２のリードそれぞれと、の間に塗布された半田をリフローする工程を含む、
コンセプト７に記載の方法。
コンセプト１１．
前記複数のダイが前記下側リードフレームと上側リードフレームとの間の所望の位置に配置されるように、前記上側リードフレームを前記ダイに接続する前記半田の厚さと、前記下側リードフレームを前記ダイに接続する前記半田層の厚さとの比を調節する、コンセプト１０に記載の方法。
コンセプト１２．
前記上側リードフレームをＬ字型形状に屈曲させる、コンセプト７に記載の方法。
コンセプト１３．
前記下側リードフレームの前記複数の下側リードのうちの前記第１のリードそれぞれは、前記複数のダイの各ゲートに電気的に接続され、
前記上側リードフレームの前記上側リードはそれぞれ、前記複数のダイの各ドレインに電気的に接続され、
前記下側リードフレームの前記第２の下側リードはそれぞれ、前記上側リードそれぞれを通じて、前記複数のダイの各ドレインに電気的に接続され、
前記下側リードフレームの第３の下側リードはそれぞれ、前記複数のダイの各ソースに電気的に接続される、
コンセプト７に記載の方法。
コンセプト１４．
前記上側リードフレームの前記上側リードは、前記下側リードフレームの別の下側リードに接続されていない、
コンセプト７に記載の方法。
コンセプト１５．
半導体をパッケージングする方法であって、
複数のダイそれぞれの第１の表面上の接点を下側リードフレームの複数のリードのうち第１のリードそれぞれに電気的に接続する工程であって、前記下側リードフレームの前記複数のリードは、１つ以上の結合バーによって互いに接続されている、工程と、
対向して配置された複数組のＬ字型リードを上側リードフレーム内に形成する工程であって、前記上側リードフレームの前記Ｌ字型リードは、１つ以上の結合バーによって互いに接続されている、工程と、
前記上側リードフレームの前記Ｌ字型リードを、各ダイの第２の表面上の各接点と、前記下側リードフレームの前記複数のリードのうち第２のリードそれぞれとの間に電気的に接続させる工程と、
を含む、方法。
コンセプト１６．
前記上側リードフレームの前記対向して配置された複数組のＬ字型リードは、前記上側リードフレームを、前記複数のダイおよび前記下側リードフレームに対して所望の位置において支持し、前記支持は、各ダイのための下側リードフレームの別の下側リードを用いずに行われる、コンセプト１５に記載の方法。
コンセプト１７．
前記下側リードフレームおよび上側リードフレームを前記複数のダイに電気的に接続させた後、前記複数のダイ、少なくとも前記上側リードフレームの一部および前記下側リードフレームの一部を封止する工程と、
前記封止材料と、前記下側リードフレームの前記リードを接続する結合バーと、前記上側リードフレームの前記リードを接続する結合バーとを切断して、前記複数のダイをパッケージされた半導体に分離する工程と、
を更に含む、コンセプト１５に記載の方法。
コンセプト１８．
前記封止材料と、前記下側リードフレームの前記リードを接続する結合バーと、前記上側リードフレームの前記リードを接続する結合バーとを複数のパターンに切断して、複数の異なるリードレイアウトを得る工程を更に含む、コンセプト１７に記載の方法。
コンセプト１９．
前記複数のダイそれぞれの前記第１の表面上の前記接点を前記下側リードフレームの前記複数のリードのうち前記第１のリードそれぞれに電気的に接続させる工程は、前記複数のダイそれぞれの前記第１の表面と前記下側リードフレームの前記複数のリードのうち前記第１のリードそれぞれとの間に塗布された半田をリフローする工程を含み、
前記上側リードフレームの前記リードを各ダイの前記第２の表面上の各接点と前記下側リードフレームの前記複数のリードのうち前記第２のリードそれぞれとの間に電気的に接続する工程は、前記上側リードフレームの前記リードと、各ダイの前記第２の表面および前記下側リードフレームの前記複数のリードのうち前記第２のリードそれぞれと、の間に塗布された半田をリフローする工程を含む、
コンセプト１５に記載の方法。
コンセプト２０．
前記複数のダイが前記下側リードフレームと上側リードフレームとの間の所望の位置に配置されるように、前記上側リードフレームを前記ダイに接続する前記半田の厚さと、前記下側リードフレームを前記ダイに接続する前記半田層の厚さとの比を調節する、コンセプト１９に記載の方法。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【国際調査報告】
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