(57)【要約】  入力信号の時間調整を与える装置が、粗タイミングデジタル−アナログコンバータ（ＤＡＣ）と、レプリカ遅延素子と、補間器とを備える。粗タイミングＤＡＣは入力信号の粗タイミング調整を与える複数の遅延設定を有し、入力信号を、複数の遅延設定のうちの選択された設定に対応する第１の遅延時間だけ遅延させることによって第１の遅延済み信号を出力する。レプリカ遅延素子は、粗タイミングＤＡＣから第１の遅延済み信号を受信し、第１の遅延済み信号を、所定の第２の遅延時間だけ遅延させることによって第２の遅延済み信号を出力する。補間器は、入力信号のタイミング微調整を与えるために、入力信号と第１の遅延済み信号、又は第１の遅延済み信号と第２の遅延済み信号とを混合し、タイミング粗調整及びタイミング微調整を含む、タイミング調整済み出力信号を出力する。【選択図】図３
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【特許請求の範囲】
【請求項１】
前記入力信号のタイミング粗調整を与える複数の遅延設定を有する粗タイミングデジタル−アナログコンバータ（ＤＡＣ）であって、該粗タイミングＤＡＣは前記入力信号を受信し、第１の遅延済み信号を出力するように構成されるものである、粗タイミングデジタル−アナログコンバータ（ＤＡＣ）と、
前記粗タイミングＤＡＣから前記第１の遅延済み信号を受信し、第２の遅延済み信号を与えるように構成されるレプリカ遅延素子と、
前記入力信号と前記第１の遅延済み信号とを混合するか、又は前記第１の遅延済み信号と前記第２の遅延済み信号とを混合して、前記入力信号のタイミング微調整を与えるように構成される補間器であって、該補間器は前記タイミング粗調整及び該タイミング微調整を含むタイミング調整済み出力信号を与えるように構成される、補間器とを備える、入力信号の時間調整を与える装置。
【請求項２】
前記レプリカ遅延素子からの前記第２の遅延済み信号に負荷を課すように構成されるダミー負荷を更に備える、請求項１に記載の装置。
【請求項３】
前記粗タイミングＤＡＣの入力と前記入力信号を受信するための前記補間器の第１の入力との間に接続される第１のインバータであって、該第１のインバータは前記入力信号を緩衝増幅するものである、第１のインバータと、
前記粗タイミングＤＡＣの出力と、前記第１の遅延済み信号を受信するための前記補間器の第２の入力との間に接続される第２のインバータであって、該第２のインバータは前記第１の遅延済み信号を緩衝増幅するものである、第２のインバータと、
前記レプリカ遅延素子の出力と前記第２の遅延済み信号を受信するための前記補間器の第３の入力との間に接続される第３のインバータであって、該第３のインバータは前記第２の遅延済み信号を緩衝増幅するものである、第３のインバータとを更に備える、請求項１に記載の装置。
【請求項４】
前記粗タイミングＤＡＣはトロンボーン構造を含む、請求項１に記載の装置。
【請求項５】
前記トロンボーン構造は複数の２入力反転マルチプレクサと、複数のインバータとを備え、前記マルチプレクサの各々の一方の入力はステージからの反転マルチプレクサの出力を受信するように構成される、請求項４に記載の装置。
【請求項６】
前記粗タイミングＤＡＣは複数のＮＡＮＤゲート及びインバータを備える、請求項１に記載の装置。
【請求項７】
前記複数のＮＡＮＤゲートの各々は、前記ＮＡＮＤゲートの両方の入力に対して等しい立ち上がりエッジ伝搬遅延及び立ち下がりエッジ伝搬遅延を与えるように構成される、請求項６に記載の装置。
【請求項８】
前記補間器は複数の反転マルチプレクサを備え、前記マルチプレクサの各々は、前記入力信号、前記第１の遅延済み信号及び前記第２の遅延済み信号を受信し、可変比に従って、前記第１の遅延済み信号を前記入力信号及び前記第２の遅延済み信号の一方と混合するように構成される、請求項１に記載の装置。
【請求項９】
前記複数の反転マルチプレクサの出力は互いに短絡され、前記補間器によって出力される前記タイミング調整済み出力信号を与える、請求項８に記載の装置。
【請求項１０】
前記粗タイミングＤＡＣの前記複数の遅延設定は、増分遅延時間ステップによって離間される、請求項１に記載の装置。
【請求項１１】
前記粗タイミングＤＡＣは最小遅延設定、最大遅延設定、及び少なくとも１つの中間遅延設定を含む、請求項１０に記載の装置。
【請求項１２】
前記粗タイミングＤＡＣは前記最小遅延設定に設定され、前記補間器は前記入力信号と前記第１の遅延済み信号とを混合するように設定され、遅延は前記補間器によって必要とされる混合遅延時間から、該混合遅延時間と、前記最小遅延設定に対応する最小遅延時間との和までの範囲に及ぶ、請求項１１に記載の装置。
【請求項１３】
前記粗タイミングＤＡＣは前記最小遅延設定に設定され、前記補間器は前記第１の遅延済み信号と前記第２の遅延済み信号とを混合するように設定され、遅延は、前記補間器によって必要とされる混合遅延時間と最小遅延時間との和から、前記混合遅延時間と、前記最小遅延時間と、前記遅延時間ステップとの和までの範囲に及ぶ、請求項１１に記載の装置。
【請求項１４】
前記粗タイミングＤＡＣが、前記最小遅延設定＋ｋ×前記少なくとも１つの中間遅延設定に設定され、ただし、ｋは整数であり、かつ前記補間器が前記第１の遅延済み信号と前記第２の遅延済み信号とを混合するように設定されるとき、遅延は、前記補間器によって必要とされる混合遅延時間と、前記最小遅延時間と、ｋ×前記遅延時間ステップとの和から、前記混合遅延時間と、前記最小遅延時間と、（ｋ＋１）×前記遅延時間ステップとの和までの範囲に及ぶ、請求項１１に記載の装置。
【請求項１５】
前記入力信号を第１の遅延時間だけ遅延させるステップであって、前記入力信号のタイミング粗調整を含む第１の遅延済み信号を与え、該第１の遅延時間は複数の遅延設定の中から選択可能であるものである、遅延させるステップと、
前記第１の遅延済み信号を所定の第２の遅延時間だけ遅延させて、第２の遅延済み信号を与えるステップと、
前記入力信号と前記第１の遅延済み信号との間、又は前記第１の遅延済み信号と前記第２の遅延済み信号との間を補間し、前記入力信号のタイミング微調整を与えるステップと、
前記タイミング粗調整及び前記タイミング微調整を含む、タイミング調整済み出力信号を出力するステップと、
を含む、入力信号の時間調整を与える方法。
【請求項１６】
前記複数の遅延設定は、最小遅延設定、最大遅延設定、及び少なくとも１つの中間遅延設定を含み、該少なくとも１つの中間遅延設定は、
請求項１５に記載の方法。
【請求項１７】
前記少なくとも１つの中間遅延設定の第１の中間遅延設定は、増分遅延時間だけ前記最小遅延設定から離間され、前記最大遅延設定は、前記増分遅延時間だけ、前記少なくとも１つの中間遅延設定の最後の中間遅延設定から離間される、請求項１６に記載の方法。
【請求項１８】
所定の最小遅延設定及び複数の中間遅延設定を有する粗タイミングデジタル−アナログコンバータ（ＤＡＣ）であって、前記中間遅延設定の各々は先行する遅延設定から増分遅延時間だけ離間され、該粗タイミングＤＡＣは、前記入力信号を受信し、該入力信号を選択された遅延に対応する粗遅延時間だけ遅延させることによって、第１の遅延済み信号を出力するように構成され、前記選択された遅延は、前記最小遅延設定、又は前記最小遅延設定＋前記複数の中間遅延設定のうちの少なくとも１つ、の一方を含むものである、粗タイミングデジタル−アナログコンバータ（ＤＡＣ）と、
前記粗タイミングＤＡＣから前記第１の遅延済み信号を受信し、該第１の遅延済み信号を前記増分遅延時間だけ遅延させることによって、第２の遅延済み信号を出力するように構成されるレプリカ遅延素子と、
前記入力信号と前記第１の遅延済み信号との間、又は前記第１の遅延済み信号と前記第２の遅延済み信号との間を補間し、前記入力信号のタイミング微調整を与えるように構成される補間器であって、該補間器は、前記タイミング粗調整及び前記タイミング微調整を含む、タイミング調整済み出力信号を出力するものである、補間器と、
を備える、入力信号の時間調整を与える装置。
【請求項１９】
前記補間器は複数の反転マルチプレクサを備え、該反転マルチプレクサは対応する重み付けされた駆動強度を有し、該駆動強度は微調整制御ワードに応答して選択的に適用される、請求項１８に記載の装置。
【請求項２０】
前記粗タイミングＤＡＣは複数の遅延素子を備え、該遅延素子のうちの少なくとも１つが粗調整制御ワードに応答して選択的にアクティベートされる、請求項１９に記載の装置。
【発明の詳細な説明】
【背景技術】
【０００１】
タイミングデジタル−アナログコンバータ（タイミングＤＡＣ）と呼ばれる、デジタル−時間コンバータを用いて、例えば、集積回路内の事象のタイミングを調整することができる。所望のタイミング調整を得るために、タイミングＤＡＣは通常、タイミング粗調整(coarse timing adjustments)及びタイミング微調整(fine timing adjustments)をそれぞれ与える回路を含む。
【０００２】
図１Ａ及び図１Ｂは、タイミング粗調整を与えるための既知の回路を示すブロック図である。一般的に、タイミング粗調整は、マルチプレクサ用いて、相補型金属酸化膜半導体（ＣＭＯＳ）ゲートのような遅延素子を遅延経路に入れるか、又は遅延経路から外すように切り替えることによって成し遂げられる。
【０００３】
図１Ａは、既知の粗タイミングＤＡＣ１０１を示すブロック図であり、粗タイミングＤＡＣは、遅延素子１１１〜１１３及びダミー負荷１１４を含む、ＣＭＯＳ遅延チェーンのタップ間で多重化(multiplexes)する。しかしながら、タップの数が多いと、粗調整制御ビットｃＡｄｊ＜０＞によって制御可能なマルチプレクサ１２１〜１２３、及び粗調整制御ビットｃＡｄｊ＜２：１＞によって制御可能なマルチプレクサ１３０によって示されるような、幅の広いマルチプレクサ又はマルチプレクサツリーを使用する必要がある。マルチプレクサツリーによって、かなりの遅延が加わる。
【０００４】
図１Ｂは、遅延線の一部としてマルチプレクサ１４１〜１４４の遅延を使用し、それにより最小遅延時間を短くするトロンボーン構造を有する、別の既知の粗タイミングＤＡＣ１０２を示すブロック図である。粗タイミングＤＡＣ１０２の遅延は、バイナリ粗調整制御ワードｃＡｄｊ＜１：０＞及び対応する粗選択信号ｃＳｅｌ３〜ｃＳｅｌ０に応答して決定される。粗選択信号ｃＳｅｌ３〜ｃＳｅｌ０は、例えば、ワンホット符号化することができ、それは、或る時点において粗選択信号ｃＳｅｌ３〜ｃＳｅｌ０のうちの１つのビットのみが「１」に設定され、粗選択信号ｃＳｅｌ３〜ｃＳｅｌ０のうちの残りのビットは「０」に設定されることを意味し、例えば、０００１、００１０、０１００及び１０００を意味する。バイナリ−ワンホットデコーダ１４５は、バイナリ粗調整制御ワードｃＡｄｊ＜１：０＞をワンホット符号化粗選択信号ｃＳｅｌ３〜ｃＳｅｌ０に変換する。粗選択信号ｃＳｅｌ３〜ｃＳｅｌ０は、入力信号Ｉｎが出力Ｏｕｔに達する前に横切るマルチプレクサ１４１〜１４４の数を決定する。どの粗選択信号ｃＳｅｌＮが「１」に設定されるにしても、対応するマルチプレクサ１４１〜１４４は入力信号Ｉｎを強制的に選択するようになる。例えば、表１は、バイナリ粗調整制御ワード及び対応する粗選択信号ｃＳｅｌ３〜ｃＳｅｌ０に応答して入力信号Ｉｎによって横切られるマルチプレクサを示す。
【０００５】
【表１】
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【０００６】
粗タイミングＤＡＣ１０２は、遅延時間ステップのサイズを、２：１マルチプレクサの相対的に大きな遅延に実効的に制限する。それに比べて、図１Ａの粗タイミングＤＡＣ１０１は、２インバータ遅延（シングルエンド遅延チェーンの場合）、更には１インバータ遅延（擬似差動遅延チェーンの場合）の遅延ステップを有するように設計することができる。
【０００７】
図２Ａ及び図２Ｂは、タイミング微調整を与えるための既知の回路を示すブロック図である。図２Ａは、遅延素子２１１及び２１２を含む既知の微タイミングＤＡＣ２０１を示すブロック図であり、その遅延素子は、例えば、ＣＭＯＳインバータとすることができる。遅延素子２１１と２１２との間のノードからグラウンドに可変負荷キャパシタ２１３が接続される。したがって、微タイミングＤＡＣ２０１は、遅延素子２１１の負荷キャパシタ２１３を変更することによって時間遅延を調整する。
【０００８】
図２Ｂは、補間器２５０及び遅延素子２６１を含む、別の既知の微タイミングＤＡＣ２０２を示すブロック図である。補間器２５０はマルチプレクサ２５１〜２５３を含む。各マルチプレクサ２５１〜２５３は、微調整制御ワードｆＡｄｊに応答して決定される、２つの信号間の可変比に従って信号を混合するために、入力信号Ｉｎを直接受信し、遅延線２６１を介して遅延信号Ｄを受信する。
【０００９】
広範囲のタイミング調整及び細かいステップサイズを必要とする応用形態では、粗タイミングＤＡＣ（例えば、図１Ａ又は図１Ｂに示される）及び微タイミングＤＡＣ（例えば、図２Ａ又は図２Ｂに示される）をカスケード接続して、タイミングＤＡＣを形成することができ、そのタイミングＤＡＣでは、不感帯を回避するために、タイミング微調整の範囲はタイミング粗調整回路の少なくともＬＳＢに及ぶ。しかしながら、粗タイミングＤＡＣ及び微タイミングＤＡＣをカスケード接続することは、結果として形成されるタイミングＤＡＣの最小遅延時間が粗タイミングＤＡＣ及び微タイミングＤＡＣのそれぞれの最小遅延時間の和であるので、最小遅延時間が重要であるときに問題である。図１Ａに示されるような、マルチプレクサツリーに基づく構造を用いるとき、その構造自体が大きな最小遅延時間を有するので、問題を深刻にする。また、図１Ｂに示されるような、トロンボーン構造の相対的に大きなＬＳＢは、十分に広い範囲を有するタイミング微調整回路を設計するのを難しくする。
【発明の概要】
【００１０】
代表的な実施の形態では、入力信号の時間調整を与えるための装置が、前記入力信号のタイミング粗調整を与えるための複数の遅延設定を有する粗タイミングデジタル−アナログコンバータ（ＤＡＣ）であって、該粗タイミングＤＡＣは前記入力信号を受信し、第１の遅延済み信号を出力するように構成される、粗タイミングデジタル−アナログコンバータ（ＤＡＣ）を備える。該装置は、前記粗タイミングＤＡＣから前記第１の遅延済み信号を受信し、第２の遅延済み信号を与えるように構成されるレプリカ遅延素子と、前記入力信号と前記第１の遅延済み信号とを混合するか、又は前記第１の遅延済み信号と前記第２の遅延済み信号とを混合して、前記入力信号のタイミング微調整を与えるように構成される補間器であって、該補間器は前記タイミング粗調整及び該タイミング微調整を含むタイミング調整済み出力信号を与えるように構成されるものである、補間器と、を備える。
【００１１】
別の代表的な実施の形態によれば、入力信号の時間調整を与えるための方法が、前記入力信号を第１の遅延時間だけ遅延させるステップであって、前記入力信号のタイミング粗調整を含む第１の遅延済み信号を与え、該第１の遅延時間は複数の遅延設定の中から選択可能であるものである、遅延させるステップと、前記第１の遅延済み信号を所定の第２の遅延時間だけ遅延させて、第２の遅延済み信号を与えるステップと、前記入力信号と前記第１の遅延済み信号との間、又は前記第１の遅延済み信号と前記第２の遅延済み信号との間を補間し、前記入力信号のタイミング微調整を与えるステップと、前記タイミング粗調整及び前記タイミング微調整を含む、タイミング調整済み出力信号を出力するステップと、を含む。
【００１２】
別の代表的な実施の形態によれば、入力信号の時間調整を与えるための装置が、所定の最小遅延設定及び複数の中間遅延設定を有する粗タイミングデジタル−アナログコンバータ（ＤＡＣ）を備え、各中間遅延設定は先行する遅延設定から増分遅延時間だけ離間される。該粗タイミングＤＡＣは、前記入力信号を受信し、該入力信号を選択された遅延に対応する粗遅延時間だけ遅延させることによって、第１の遅延済み信号を出力するように構成され、前記選択された遅延は、前記最小遅延設定、又は前記最小遅延設定＋前記複数の中間遅延設定のうちの少なくとも１つ、の一方を含む。該装置は、前記粗タイミングＤＡＣから前記第１の遅延済み信号を受信し、該第１の遅延済み信号を前記増分遅延時間だけ遅延させることによって、第２の遅延済み信号を出力するように構成されるレプリカ遅延素子と、前記入力信号と前記第１の遅延済み信号との間、又は前記第１の遅延済み信号と前記第２の遅延済み信号との間を補間し、前記入力信号のタイミング微調整を与えるように構成される補間器であって、該補間器は、前記タイミング粗調整及び前記タイミング微調整を含む、タイミング調整済み出力信号を出力するものである、補間器と、を備える。
【００１３】
例示的な実施形態は、添付の図面とともに読まれるときに、以下の詳細な説明から最もよく理解される。種々の特徴は必ずしも縮尺通りに描かれないことが強調される。実際には、明確に論じるために、寸法を恣意的に拡大縮小する場合がある。適用可能であり、かつ実用的である場合はいつでも、類似の参照番号が類似の要素を指している。
【図面の簡単な説明】
【００１４】
【図１Ａ】粗タイミング調整を与えるための従来の回路を示すブロック図である。
【図１Ｂ】粗タイミング調整を与えるための従来の回路を示すブロック図である。
【図２Ａ】微タイミング調整を与えるための従来の回路を示すブロック図である。
【図２Ｂ】微タイミング調整を与えるための従来の回路を示すブロック図である。
【図３】代表的な実施形態による、タイミングＤＡＣを示すブロック図である。
【図４】代表的な実施形態による、図３のタイミングＤＡＣの例示的な遅延特性を示すグラフである。
【図５】代表的な実施形態による、粗タイミングＤＡＣを示すブロック図である。
【図６】代替の代表的な実施形態による、粗タイミングＤＡＣを示すブロック図である。
【図７】代替の代表的な実施形態による、粗タイミングＤＡＣを示すブロック図である。
【図８Ａ】代表的な実施形態による、微タイミングＤＡＣを示すブロック図である。
【図８Ｂ】代表的な実施形態による、図８Ａの微タイミングＤＡＣ内のマルチプレクサを示す回路図である。
【図９】代表的な実施形態による、図３のタイミングＤＡＣのレプリカ遅延素子及びダミー負荷を示すブロック図である。
【図１０】別の代表的な実施形態による、タイミングＤＡＣを示すブロック図である。
【図１１】代表的な実施形態による、タイミングＤＡＣ動作のシミュレーション結果を示すグラフである。
【図１２】代表的な実施形態による、入力信号のタイミングを調整するための方法を示す流れ図である。
【発明を実施するための形態】
【００１５】
以下の詳細な説明では、本教示による実施形態を十分に理解してもらうために、説明の目的上、非限定的に、具体的な細部を開示する例示的な実施形態が示される。しかしながら、本明細書において開示される具体的な細部から逸脱する本教示による他の実施形態が依然として添付の特許請求の範囲内にあることは、本開示の恩恵を受けた人には明らかであろう。さらに、例示的な実施形態の説明をわかりにくくしないように既知のデバイス及び方法の説明は省略される場合がある。そのような方法及びデバイスは本教示の範囲内にある。
【００１６】
包括的には、種々の代表的な実施形態は、短い最小遅延及び広いチューニング範囲を得るために最適化されたタイミングＤＡＣを提供する。例えば、そのタイミングＤＡＣは、タイミング粗調整のための短いＬＳＢが得られるように最適化されるトロンボーン構造と、最小の遅延オーバーヘッドを有するタイミング微調整のための補間器との組み合わせを含むことができる。したがって、種々の実施形態は、小さなＬＳＢを用いて依然として広いチューニング範囲を可能にしながら、（例えば、最小遅延設定において）短い最小遅延を有する全体的なタイミング調整を提供する。
【００１７】
図３は、代表的な実施形態による、タイミングＤＡＣを示すブロック図である。
【００１８】
図３を参照すると、タイミングＤＡＣ３００は、補間器３４０に接続される粗タイミングＤＡＣ３１０、レプリカ遅延素子３２０及びダミー負荷３３０を含む。包括的には、粗タイミングＤＡＣ３１０は入力信号Ｉｎのタイミング粗調整を与え、補間器３４０は、入力信号Ｉｎのタイミング微調整を与え、調整済み出力信号Ｏｕｔを与える。タイミング粗調整及び微調整は、バイナリ粗調整制御ワード（ｃＡｄｊ）及びバイナリ微調整制御ワード（ｆＡｄｊ）にそれぞれ応答して実行され、それらの制御ワードはタイミングＤＡＣ３００の遅延全体を制御する数である（複数のビットによって表される）。
【００１９】
補間器３４０は複数の混合設定を有し、それらの設定は、例えば、ユーザによって選択することができる。図示される実施形態では、補間器３４０は３つの入力、それゆえ、２つの利用可能な混合設定を有するが、本教示の範囲から逸脱することなく、更なる入力及び混合設定を含むことができる。詳細には、補間器３４０は、入力信号Ｉｎを受信するための第１の入力と、粗タイミングＤＡＣ３１０によって出力された第１の遅延済み信号Ｄ１を受信するための第２の入力と、レプリカ遅延素子３２０によって出力された第２の遅延済み信号Ｄ２を受信するための第３の入力とを有する。３つの入力を用いて、補間器３４０は、入力信号Ｉｎと第１の遅延済み信号Ｄ１とを混合する（又はそれらの信号間を補間する）か、又は第１の遅延済み信号Ｄ１と第２の遅延済み信号Ｄ２とを混合する（又はそれらの信号間を補間する）ように構成される。タイミング調整済み出力信号Ｏｕｔは、タイミング粗調整及び微調整を含み、補間器３４０によって出力される。
【００２０】
粗タイミングＤＡＣ３１０の遅延は調整可能である。例えば、図示される実施形態では、粗タイミングＤＡＣ３１０は複数の所定の遅延設定を含み、それにより、粗タイミングＤＡＣ３１０は、最小遅延設定に対応する最小遅延時間ｔｍｉｎから最大遅延設定に対応する最大遅延時間ｔｍａｘまでの範囲内で時間遅延を実施できるようになる。また、粗タイミングＤＡＣ３１０は、増分遅延時間ステップｔｓｔｅｐによって離間される１つ又は複数の中間遅延設定を含むこともできる。レプリカ遅延素子３２０は、第１の遅延済み信号Ｄ１から第２の遅延済み信号Ｄ２まで別の遅延時間ステップ量ｔｓｔｅｐの遅延を生成する。また、補間器３４０も対応する時間遅延を有し、その時間遅延は、混合遅延時間ｔｂｌｅｎｄと呼ばれる、種々の入力信号対を混合するために必要とされる時間である。
【００２１】
図４は、代表的な実施形態による、タイミングＤＡＣ３００の例示的な遅延制御特性を示すグラフである。粗タイミングＤＡＣ３１０がその最小遅延ｔｍｉｎに設定されるとき、入力信号Ｉｎと第１の遅延済み信号Ｄ１とを混合する（補間する）ことによって、最小遅延４１１と遅延４１２との間の遅延が生成され、一方、第１の遅延済み信号Ｄ１と第２の遅延済み信号Ｄ２とを混合する（補間する）ことによって、遅延４１２と遅延４１３との間の遅延が生成される。遅延４１３と遅延４１４との間の遅延は、粗タイミングＤＡＣ３１０が遅延ｔｍｉｎ＋ｔｓｔｅｐに設定されるときに、第１の遅延済み信号Ｄ１と第２の遅延済み信号Ｄ２との間を補間することによって生成される。遅延４１４と遅延４１５との間の遅延は、粗タイミングＤＡＣ３１０が遅延ｔｍｉｎ＋２・ｔｓｔｅｐに設定されるときに、第１の遅延済み信号Ｄ１と第２の遅延済み信号Ｄ２との間を補間することによって生成される。最後に、遅延４１５と遅延４１６との間の遅延は、粗タイミングＤＡＣ３１０が最大遅延ｔｍａｘに設定されるときに、第１の遅延済み信号Ｄ１と第２の遅延済み信号Ｄ２との間を補間することによって生成される。図示される実施形態では、粗タイミングＤＡＣ３１０は例示のために４つの遅延設定を有し、ｔｍａｘ＝ｔｍｉｎ＋３・ｔｓｔｅｐである。本教示の範囲から逸脱することなく、それよりも多くの、又は少ない遅延時間ステップｔｓｔｅｐ設定を含むことができる。遅延４１１〜４１６（四角によって示される）を接続する線は、補間器３４０による理想的な補間に対応する。粗タイミングＤＡＣ３１０及び補間器３４０のための例示的な制御信号が、結果として生成される遅延範囲とともに、表２に記載される。
【００２２】
【表２】
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【００２３】
図示される実施形態では、最小遅延時間ｔｍｉｎ及び遅延時間ステップｔｓｔｅｐはそれぞれ、粗タイミングＤＡＣ３１０の隣接する設定間を補間器３４０によって補間できるようにするほど十分に小さくなければならない。最小遅延時間ｔｍｉｎ及び遅延時間ステップｔｓｔｅｐが、補間器３４０の動作速度に比べて大きすぎる場合には、補間器３４０の帯域幅を縮小しなければならない。例えば、補間器３４０の帯域幅は、補間器に更なるキャパシタンスを実装することによって縮小することができる。代替的には、補間器３４０の供給電圧を下げることができるか、又は供給電流を制限することができる。しかしながら、補間器帯域幅を人為的に下げるのは、システムの動作速度を制限し、雑音の影響を受けやすくするので、多くの場合に望ましくない。また、タイミングＤＡＣ３００の伝達特性をできる限り線形に（例えば、図４に示されるように）するために、遅延時間ステップｔｓｔｅｐは互いに等しくなければならず、最小遅延時間ｔｍｉｎは各遅延時間ステップｔｓｔｅｐに等しくなければならない。
【００２４】
粗タイミングＤＡＣ３１０は、本教示の範囲から逸脱することなく、種々の構成において実現することができる。例えば、粗タイミングＤＡＣ３１０は、図１Ｂに示されるトロンボーン構造を有する、従来の粗タイミングＤＡＣ１０２として構成することができる。粗タイミングＤＡＣ１０２は、遅延時間ｔＭＵＸ１に等しい最小遅延時間ｔｍｉｎと、各マルチプレクサ、マルチプレクサ１４１〜１４４のｔＭＵＸ０に等しい遅延時間ステップｔｓｔｅｐとを有する。ただし、遅延時間ｔＭＵＸ０は入力０からマルチプレクサ出力までのマルチプレクサ遅延であり、遅延時間ｔＭＵＸ１は入力１からマルチプレクサ出力までのマルチプレクサ遅延である。マルチプレクサ１４１〜１４４のような、２入力マルチプレクサは、ｔＭＵＸ０＝ｔＭＵＸ１＝ｔＭＵＸのように対称にすることができる。しかしながら、通常の非反転ＣＭＯＳマルチプレクサの相対的に長い遅延が、補間器３４０の達成可能な帯域幅を制限する。なぜなら、一般的に、補間器３４０の帯域幅は、１／（遅延時間ステップｔｓｔｅｐ）＝１／（遅延時間ｔＭＵＸ）未満にしなければならないためである。
【００２５】
さらに、粗タイミングＤＡＣ１０２のトロンボーン構造の入力キャパシタンスは、遅延ステージの数に比例し、それゆえ、多数の粗ビットの場合、かなり大きくなる可能性がある。また、各マルチプレクサ１４１〜１４４の出力信号の立ち下がりエッジに対する伝搬遅延ｔＭＵＸｆａｌｌは、対応する立ち上がりエッジに対する伝搬遅延ｔＭＵＸｒｉｓｅとは異なる場合があり、その結果、デューティサイクル歪み（ＤＣＤ）が生じる。ＤＣＤは、複数の非反転ステージがカスケード接続されるとき、例えば、粗選択信号ｃＳｅｌ３．．．ｃＳｅｌ０＝１０００であり、それゆえ、入力信号Ｉｎが全てのマルチプレクサ１４１〜１４４を通って伝搬するときに累積する。一般的に、信号経路内に存在するマルチプレクサの数が増えるほど、ＤＣＤが悪化する。
【００２６】
図５、図６及び図７は、代表的な実施形態による、図３に示される粗タイミングＤＡＣ３１０として実現することができる例示的な粗タイミングＤＡＣを示すブロック図である。
【００２７】
図５を参照すると、粗タイミングＤＡＣ５０２は、反転マルチプレクサ５４１〜５４４と、インバータ５５１〜５５５とを含む。この構成は、例えば、図１Ｂの粗タイミングＤＡＣ１０２の入力キャパシタンス及びＤＣＤと比べて、入力キャパシタンスを低減し、粗タイミングＤＡＣ５０２のＤＣＤを最小化する。より詳細には、粗タイミングＤＡＣ５０２の入力キャパシタンスＣＩＮは、１つのインバータ５５１のみの入力キャパシタンスＣＩＮＶに等しい。また、偶数ステージのＤＣＤが奇数ステージのＤＣＤを実効的に相殺し、それゆえ、粗タイミングＤＡＣ５０２のＤＣＤは累積しない。ただし、「ステージ」は、反転マルチプレクサ５４ｎと、対応するインバータ５５ｎとの組み合わせを指しており、ｎは１〜４である。例えば、粗選択信号ｃＳｅｌ３...ｃＳｅｌ０＝００１０であるとき、入力信号Ｉｎはインバータ５５１〜５５２及び反転マルチプレクサ５４２〜５４１を横切る。それゆえ、第２のインバータ（インバータ５５２）のＤＣＤが第１のインバータ（インバータ５５１）のＤＣＤを相殺し、第２の反転マルチプレクサ５４１のＤＣＤが第１の反転マルチプレクサ５４２のＤＣＤを相殺する。さらに、粗タイミングＤＡＣ５０２の差動非線形性（ＤＮＬ）を回避するために、ゲート５４１〜５４４及び５５１〜５５４の全ての場合に、立ち下がりエッジ遅延ｔｆａｌｌは、立ち上がりエッジ遅延ｔｒｉｓｅと等しくなければならない。
【００２８】
図６及び図７では、マルチプレクサ（例えば、図５に示されるマルチプレクサ５４１〜５４４）がＮＡＮＤゲートに置き換えられており、ＮＡＮＤゲートはマルチプレクサより低い論理努力（logical effort）を有するので、遅延が小さい。ＮＡＮＤゲートを使用することによって、トロンボーン構造の遅延時間ステップサイズが約１０％〜２０％だけ短縮され、それゆえ、補間が更に容易になる。具体的には、図６の粗タイミングＤＡＣ６０２の遅延時間ステップｔｓｔｅｐはＮＡＮＤゲートの遅延ｔＮＡＮＤの２倍であり、一方、図７の粗タイミングＤＡＣ７０２の遅延時間ステップｔｓｔｅｐはインバータの遅延ｔＩＮＶとＮＡＮＤゲートの遅延ｔＮＡＮＤとの和まで更に短縮される。しかしながら、粗タイミングＤＡＣ７０２は、遅延時間ステップｔｓｔｅｐに等しくない最小遅延時間ｔｍｉｎを有し、結果として、粗タイミングＤＡＣ７０２が図３の粗タイミングＤＡＣ３１０として使用される場合には、ＤＮＬが生じる。図６を参照すると、粗タイミングＤＡＣ６０２は、それぞれ４つのステージ、ステージ０〜ステージ３内に配置されるＮＡＮＤゲート６１１〜６１４、６２１〜６２４及び６３１〜６３４を含む。ステージ０はＮＡＮＤゲート６１１、６２１及び６３１を含む。ＮＡＮＤゲート６２１は、入力として、粗タイミングＤＡＣ６０２の粗選択信号ｃＳｅｌ０と、入力信号Ｉｎとを受信し、ＮＡＮＤゲート６１１は、入力として、入力信号Ｉｎと、粗選択信号ｃＳｅｌ０ｂとを受信する。ただし、粗選択信号ｃＳｅｌ０ｂは粗選択信号ｃＳｅｌ０の反転（inverse）である。ＮＡＮＤゲート６３１は入力として、ＮＡＮＤゲート６２１の出力Ｍｉｄ０と、隣接するステージ（ステージ１）の出力Ｏｕｔ１とを受信し、粗タイミングＤＡＣ６０２の出力（第１の遅延済み信号Ｄ１）を出力する。ステージ１は、ＮＡＮＤゲート６１２、６２２及び６３２を含む。ＮＡＮＤゲート６２２は、入力として、粗選択信号ｃＳｅｌ１と、先行するＮＡＮＤゲート６１１の出力Ｉｎ１を受信し、ＮＡＮＤゲート６１２は、入力として、粗選択信号ｃＳｅｌ１ｂと、出力Ｉｎ１とを受信する。ただし、粗選択信号ｃＳｅｌ１ｂは粗選択信号ｃＳｅｌ１の反転である。ＮＡＮＤゲート６３２は、入力として、ＮＡＮＤゲート６２２の出力Ｍｉｄ１と、隣接するステージ（ステージ２）の出力Ｏｕｔ２とを受信し、ステージ０にＯｕｔ１を出力する。概括的には、ステージ２はＮＡＮＤゲート６１３、６２３及び６３３を含み、先行するステージ、ステージ１から出力Ｉｎ２を受信し、粗選択信号ｃＳｅｌ２及びｃＳｅｌ２ｂ（粗選択信号ｃＳｅｌ２の反転である）を受信し、ステージ２のＯｕｔ２を出力する。同様に、ステージ３はＮＡＮＤゲート６１４、６２４及び６３４を含み、先行するステージ、ステージ２から出力Ｉｎ３を受信し、粗選択信号ｃＳｅｌ３及びｃＳｅｌ３ｂ（粗選択信号ｃＳｅｌ３の反転である）を受信し、ステージ３のＯｕｔ３を出力する。しかしながら、ＮＡＮＤゲート６３４は、図示される例示的な構成では最終ステージであるので、隣接するステージからの出力を受信しない。むしろ、ＮＡＮＤゲート６３４は、入力として、ＮＡＮＤゲート６２４の出力Ｍｉｄ３と、粗調整制御ワードｃＡｄｊ＜１：０＞の最下位ビット（ＬＳＢ）ｃＡｄｊ＜０＞とを受信する。
【００２９】
粗選択信号ｃＳｅｌ３〜ｃＳｅｌ０は、例えば、ワンホット符号化することができ、バイナリ−ワンホットデコーダ６４５によって与えることができる。上記のように、粗信号ｃＳｅｌ３ｂ〜ｃＳｅｌ０ｂはそれぞれｃＳｅｌ３〜ｃＳｅｌ０の反転である。
【００３０】
図７を参照すると、粗タイミングＤＡＣ７０２は、図６を参照しながら上記で論じられたように配置されたＮＡＮＤゲート６２１〜６２４及び６３１〜６３４を含む。しかしながら、ＮＡＮＤゲート６１１〜６１６の代わりに、ＤＡＣ６０４はインバータ６４１〜６４４を含む。ＮＡＮＤゲート６１２〜６２４及び６３１〜６３４並びにインバータ６４１〜６４４はそれぞれステージ０〜ステージ３の４ステージに配置される。すなわち、ステージ０はＮＡＮＤゲート６２１、６３１及びインバータ６４１を含み、ＮＡＮＤゲート６２１が入力Ｉｎと、粗選択信号ｃＳｅｌ０とを受信するようになる。ステージ１はＮＡＮＤゲート６２２、６３２及びインバータ６４２を含み、ＮＡＮＤゲート６２２が先行するインバータ６４１からの出力Ｉｎ１と、粗選択信号ｃＳｅｌ１とを受信するようになる。ステージ２はＮＡＮＤゲート６２３、６３３及びインバータ６４３を含み、ＮＡＮＤゲート６２３が先行するインバータ６４２からの出力Ｉｎ２と、粗選択信号ｃＳｅｌ２とを受信するようになる。ステージ３はＮＡＮＤゲート６２４、６３４及びインバータ６４４を含み、ＮＡＮＤゲート６２４は先行するインバータ６４３からの出力Ｉｎ３と、粗選択信号ｃＳｅｌ３とを受信するようになる。残りの接続は、図６を参照しながら上記で論じられたのと概ね同じであり、それゆえ、その説明は繰り返されない。
【００３１】
粗選択信号ｃＳｅｌ３〜ｃＳｅｌ０は、例えば、ワンホット符号化することができ、バイナリ−ワンホットデコーダ６４６によって与えることができる。粗タイミングＤＡＣ６０２及び７０２の動作が以下に説明される。包括的には、粗調整制御ワードｃＡｄｊ＜１：０＞及び粗選択信号ｃＳｅｌ３〜ｃＳｅｌ０に応答して、遅延素子（例えば、ＮＡＮＤゲート及び／又はインバータ）が選択的にアクティベートされる。入力信号Ｉｎは最下行の遅延素子（図６のＮＡＮＤゲート６１１〜６１４又は図７のインバータ６４１〜６４４）を通って伝搬して、出力Ｉｎ１〜Ｉｎ３を与え、その出力は入力信号Ｉｎの一連の遅延バージョンである（Ｉｎ１及びＩｎ３は更に反転される）。ＮＡＮＤゲート６２１〜６２４は、信号Ｉｎ、Ｉｎ１、Ｉｎ２及びＩｎ３のうちの１つのみを選択し、その結果、信号Ｍｉｄ０〜Ｍｉｄ３のうちの１つだけがアクティブになる。残りの信号は強制的にスタティック「１」にされ、それにより、アクティブＭｉｄＮ信号が、最上行のＮＡＮＤゲートを通って、粗タイミングＤＡＣの出力Ｄ１まで伝搬できるようになる。注目すべきは、制御ワードｃＡｄｊ＜１：０＞の値にかかわらず、ＩｎからＯｕｔまでの経路上の信号反転の全数は常に偶数であることである。これは、入力信号が常に、反転されずに、遅延だけされて出力Ｄ１に達することを意味する。
【００３２】
例えば、粗調整制御ワードｃＡｄｊ＜１：０＞＝１０（ｃＡｄｊ＜１＞＝１及びｃＡｄｊ＜０＞＝０）であり、粗選択信号ｃＳｅｌ３．．．ｃＳｅｌ０＝０１００（粗選択信号ｃＳｅｌ２のみが「１」である）に復号化されると仮定する。これにより、ＮＡＮＤゲート６２３は、信号Ｉｎ２の反転及び遅延バージョンをＮＡＮＤゲート６２３の出力Ｍｉｄ２に渡すことができるようになる。選択されたＮＡＮＤゲート６２３の出力Ｍｉｄ２だけがＮＡＮＤゲート６３３〜６３１を通って伝搬し、第１の遅延済み信号Ｄ１のための出力に達することができるようにするために、ＮＡＮＤゲート６２４、６２２及び６２１の他の出力Ｍｉｄ３、Ｍｉｄ１及びＭｉｄ０はそれぞれ、対応する粗選択信号ｃＳｅｌ３、ｃＳｅｌ１及びｃＳｅｌ０を「０」に設定することによって、強制的に「１」にされる。ＮＡＮＤゲート６３３への入力Ｏｕｔ３も、粗調整制御ワードｃＡｄｊ＜１：０＞のＬＳＢ（ｃＡｄｊ＜０＞）を最終ステージ（ステージ３）のＮＡＮＤゲート６３４の空き入力に供給することによって、強制的に「１」にされなければならない。最後に、粗タイミングＤＡＣ６０２の場合に特に、粗選択信号ｃＳｅｌ２ｂ＝０はまた、ＮＡＮＤゲート６１３の左側にある全ての信号ノードをディスエーブルにし（強制的にスタティック「１」又はスタティック「０」値にし）、それにより電力を節約する。
【００３３】
図８Ａは、代表的な実施形態による、図３のタイミングＤＡＣに組み込まれる場合がある微タイミングＤＡＣを示すブロック図である。
【００３４】
図８Ａを参照すると、微タイミングＤＡＣは３入力補間器３４０として実現される。図示される実施形態では、補間器３４０は、２値によって重み付けされるか、又は１値によって重み付けされる駆動強度を有する４つの反転マルチプレクサ８４１〜８４４を含み、それらのマルチプレクサはそれぞれの出力を互いに短絡することによって混合される。本教示の範囲から逸脱することなく、種々の実施形態において、それよりも多くの、又は少ない反転マルチプレクサが含まれる場合がある。
【００３５】
各反転マルチプレクサ８４１〜８４４は、入力信号Ｉｎと、粗タイミングＤＡＣ３１０からの第１の遅延済み信号Ｄ１と、レプリカ遅延素子３２０からの第２の遅延済み信号Ｄ２とを受信し、可変比に従って、信号対を混合できるようにする。上記で論じられたように、補間器３４０は、微調整制御ワードｆＡｄｊ＜３：０＞に応答して決定される、選択された混合設定に応じて、入力信号Ｉｎと第１の遅延済み信号Ｄ１とを、又は第１の遅延済み信号Ｄ１と第２の遅延済み信号Ｄ２とを混合する。各反転マルチプレクサ８４１〜８４４に対応する倍率×１、×２、×４及び×８は、対応する反転マルチプレクサ８４１〜８４４に適用される、２値によって重み付けされる強度を示す。したがって、反転マルチプレクサ８４２は反転マルチプレクサ８４１の２倍強く、反転マルチプレクサ８４３は反転マルチプレクサ８４２の２倍強く、反転マルチプレクサ８４４は反転マルチプレクサ８４３の２倍強い。
【００３６】
図８Ａに示されるような、補間器３４０の例示的な微調整制御ワードｆＡｄｊ＜３：０＞、及び対応する出力信号Ｏｕｔが表４に記載される。表４に示されるように、混合された出力信号Ｏｕｔは、各反転マルチプレクサ８４１〜８４４の選択された入力（入力信号Ｉｎ、第１の遅延済み信号Ｄ１又は第２の遅延済み信号Ｄ２）に、対応する反転マルチプレクサ８４１〜８４４に関連付けられる倍率を掛けた値の和である。
【００３７】
【表３】
2013546285.tif 000005
【００３８】
図８Ｂは、代表的な実施形態による、図８Ａの補間器３４０内の反転マルチプレクサ８４１のような反転マルチプレクサを示す回路図である。各反転マルチプレクサ８４１〜８４４が図示される実施形態と同じ構成を有することは理解されたい。当然、本教示の範囲から逸脱することなく、代替的な実施形態では、反転マルチプレクサ８４１〜８４４は異なる構成を有することができる。
【００３９】
図８Ｂを参照すると、例示的な反転マルチプレクサ８４１は、供給電圧ＶｄｄとグラウンドＧｎｄとの間に直列に接続される３組のトランジスタを含む。第１の組のトランジスタはＮＭＯＳトランジスタ８５１及び８５２と、ＰＭＯＳトランジスタ８５３及び８５４とを含む。ＮＭＯＳトランジスタ８５１及びＰＭＯＳトランジスタ８５４のゲートは入力信号Ｉｎに接続され、ＮＭＯＳトランジスタ８５２のゲートは微選択信号ｆＳｅｌ０に接続され、ＰＭＯＳトランジスタ８５３のゲートは微選択信号ｆＳｅｌ０ｂに接続される。ただし、微選択信号ｆＳｅｌ０ｂは微選択信号ｆＳｅｌ０の反転である。
【００４０】
第２の組のトランジスタは、ＮＭＯＳトランジスタ８６１及び８６２と、ＰＭＯＳトランジスタ８６３及び８６４とを含む。ＮＭＯＳトランジスタ８６１及びＰＭＯＳトランジスタ８６４のゲートは第１の遅延済み信号Ｄ１に接続され、ＮＭＯＳトランジスタ８６２のゲートは微選択信号ｆＳｅｌ１に接続され、ＰＭＯＳトランジスタ８６３のゲートは微選択信号ｆＳｅｌ１ｂに接続される。ただし、微選択信号ｆＳｅｌ１ｂは微選択信号ｆＳｅｌ１の反転である。第３の組のトランジスタは、ＮＭＯＳトランジスタ８７１及び８７２と、ＰＭＯＳトランジスタ８７３及び８７４とを含む。ＮＭＯＳトランジスタ８７１及びＰＭＯＳトランジスタ８７４のゲートは第２の遅延済み信号Ｄ２に接続され、ＮＭＯＳトランジスタ８７２のゲートは微選択信号ｆＳｅｌ２に接続され、ＰＭＯＳトランジスタ８７３のゲートは微選択信号ｆＳｅｌ２ｂに接続される。ただし、微選択信号ｆＳｅｌ２ｂは微選択信号ｆＳｅｌ２の反転である。ＮＭＯＳトランジスタ８５２、８６２、８７２、８５３、８６３及び８７３のドレインはマルチプレクサ出力Ｏｕｔに接続される。
【００４１】
第ｉの反転マルチプレクサ（例えば、反転マルチプレクサ８４１〜８４４）のための微選択信号ｆＳｅｌ２〜ｆＳｅｌ０は、以下の表５において示されるように、微調整制御信号ｆＡＤｊ＜ｉ＞から導出される。
【００４２】
【表４】
2013546285.tif 000006
【００４３】
したがって、入力信号Ｉｎと第１の遅延済み信号Ｄ１とを混合するために、微選択信号ｆＳｅｌ０ｂ、ｆＳｅｌ０、ｆＳｅｌ１ｂ及びｆＳｅｌ１を用いて、第１の組及び第２の組のトランジスタをアクティベートすることができる。同様に、第１の遅延済み信号Ｄ１と第２の遅延済み信号Ｄ２とを混合するために、微選択信号ｆＳｅｌ１ｂ、ｆＳｅｌ１、ｆＳｅｌ２ｂ及びｆＳｅｌ２を用いて、第２の組及び第３の組のトランジスタをアクティベートすることができる。
【００４４】
とりわけ、入力信号Ｉｎ及び第１の遅延済み信号Ｄ１、及び／又は第１の遅延済み信号Ｄ１及び第２の遅延済み信号Ｄ２のＬＯＷ→ＨＩＧＨ遷移及びＨＩＧＨ→ＬＯＷ遷移が短い時間間隔で行われるとき、補間器３４０の電力消費が低下し、補間の線形性が改善される。上記で論じられたように、これは、粗タイミングＤＡＣ３１０において、短い遅延時間ステップｔｓｔｅｐを必要とする。
【００４５】
図９は、代表的な実施形態による、図３のタイミングＤＡＣ内に組み込まれる場合があるレプリカ遅延素子３２０及びダミー負荷を示すブロック図である。
【００４６】
図９を参照すると、例示的なレプリカ遅延素子３２０が、ＮＡＮＤゲート９２１及び９２２を含む。ＮＡＮＤゲート９２１は、入力として、粗タイミングＤＡＣ３１０によって出力される第１の遅延済み信号Ｄ１（補間器３４０にも与えられる）と、供給電圧Ｖｄｄとを受信する。ＮＡＮＤゲート９２２は、入力として、ＮＡＮＤゲート９２１の出力と、供給電圧Ｖｄｄとを受信し、第２の遅延済み信号Ｄ２を出力し、その信号は所定の一定の遅延を組み込む。第２の遅延済み信号Ｄ２は、ダミー負荷９３０によって負荷を課され、補間器３４０に与えられる。レプリカ遅延素子３２０は、粗タイミングＤＡＣ３１０のＬＳＢステップサイズに類似である。容量性負荷は、粗タイミングＤＡＣ３１０の場合と同じになるように設計されることに留意されたい。例えば、粗タイミングＤＡＣ３１０が図６に示される粗タイミングＤＡＣ６０２として実現されるとき、粗タイミングＤＡＣ３１０及び図９に示されるレプリカ遅延素子３２０の容量性負荷はいずれもＮＡＮＤゲートキャパシタンスである。
【００４７】
図１０は、別の代表的な実施形態による、タイミングＤＡＣを示すブロック図である。
【００４８】
図１０を参照すると、タイミングＤＡＣ３１１が、図３を参照しながら上記で論じられたタイミングＤＡＣ３００と概ね同じように構成され、追加のインバータ３４１、３４２及び３４３がそれぞれ補間器３４０の第１の入力、第２の入力及び第３の入力に接続される。補間器３４０を駆動するために、インバータ３４１は入力信号Ｉｎを緩衝増幅し、インバータ３４２は粗タイミングＤＡＣ３１０からの第１の遅延済み信号Ｄ１を緩衝増幅し、インバータ３４３は、レプリカ遅延素子３２０からの第２の遅延済み信号Ｄ２を緩衝増幅する。インバータ３４１〜３４３は、粗タイミングＤＡＣ３１０及びレプリカ遅延素子３２０の出力への正確な容量性負荷を実効的に確保する。当然、図示される実施形態では、当業者には明らかであるように、補間器３４０は、反転された入力信号Ｉｎ、反転された第１の遅延済み信号Ｄ１及び反転された第２の遅延済み信号Ｄ２を用いて、タイミング微調整を与えるように構成される。
【００４９】
図１１は、代表的な実施形態による、タイミングＤＡＣ動作のシミュレーション結果を示すグラフである。詳細には、図１１は、図１０に示されるタイミングＤＡＣ３０１の動作から導出される曲線１１１０及び１１２０を示す。タイミングＤＡＣ３０１の性能が０．１３μｍＣＭＯＳ技術において評価された。粗タイミングＤＡＣ３１０は３ビットの分解能を有し、補間器３４０は４ビットの分解能を有するので、結果として、全分解能は７ビットである。
【００５０】
図１１は、立ち上がりエッジ（曲線１１１０）及び立ち下がりエッジ（曲線１１２０）の場合のデジタル制御コードの関数としてのタイミングＤＡＣ３０１のタイミング調整済み出力信号Ｏｕｔの遅延を示す。最低遅延設定範囲の下端における最小遅延（混合遅延時間ｔｂｌｅｎｄ）は約７０ｐｓであり、全チューニング範囲は約３９０ｐｓであり、それは最大遅延と最小遅延との６：１の比よりも大きな比に対応する。チューニング範囲は、最小遅延に対して不利な条件を概ね与えることなく拡張することができる。立ち上がり遷移の遅延と立ち下がり遷移の遅延との間の差である、タイミングＤＡＣ３０１の最大デューティサイクル歪みは、約６ｐｓである。
【００５１】
種々の実施形態は、例えば、粗タイミングＤＡＣ３１０及び補間器３４０を用いて、タイミング粗調整及び微調整に基づいて入力信号のタイミングを調整する方法を更に含む。例えば、図１２は、代表的な実施形態による、入力信号のタイミングを調整するための方法を示す流れ図である。
【００５２】
図１２を参照すると、ブロックＳ１２０２において、粗タイミングＤＡＣ３１０において粗遅延時間が設定され、ブロックＳ１２０２において、補間器３４０において補間混合が設定される。ブロックＳ１２０３において、入力信号Ｉｎが（タイミングＤＡＣ３００によって）受信される。
【００５３】
ブロックＳ１２０４において、受信された入力信号Ｉｎを粗遅延時間だけ（粗タイミングＤＡＣ３１０を用いて）遅延して、第１の遅延済み信号Ｄ１を与え、その信号は、タイミング粗調整を含む。粗遅延時間は、図１Ｂ、図５、図６及び図７を参照しながら上記で論じられたように、粗タイミングＤＡＣ３１０内の１つ又は複数の遅延素子を選択的にアクティベートすることによって実施することができる。ブロックＳ１２０５において、第１の遅延済み信号Ｄ１を第２の遅延時間だけ（レプリカ遅延素子３２０を用いて）遅延して、第２の遅延済み信号Ｄ２を与える。その後、ブロックＳ１２０２において設定された補間混合に応じて、ブロックＳ１２０６において入力信号Ｉｎと第１の遅延済み信号との間で、又はブロックＳ１２０７において第１の遅延済み信号と第２の遅延済み信号との間で補間が実行される。図８Ａ及び図８Ｂを参照しながら上記で論じられたように、補間器３４０において、入力信号Ｉｎ及び第１の遅延済み信号Ｄ１に対して、又は第１の遅延済み信号Ｄ１及び第２の遅延済み信号Ｄ２に対してそれぞれの重み付けされた強度を与えることによって、微遅延時間を実現することができる。ブロックＳ１２０８において、粗タイミングＤＡＣ３１０及び／又はレプリカ遅延素子３２０からのタイミング粗調整、並びに補間器３４０からのタイミング微調整を含む、タイミング調整済み出力信号が出力される。
【００５４】
本明細書において具体的な実施形態が開示されるが、本発明の概念及び範囲内にとどまる数多くの変形形態が可能である。そのような変形形態は、明細書、図面及び特許請求の範囲を精査した後に明らかになるであろう。それゆえ、本発明は、添付の特許請求の範囲内を除いて制限されるべきではない。
【図１Ａ】
2013546285.tif 000007
【図１Ｂ】
2013546285.tif 000008
【図２Ａ】
2013546285.tif 000009
【図２Ｂ】
2013546285.tif 000010
【図３】
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【図４】
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【図５】
2013546285.tif 000013
【図６】
2013546285.tif 000014
【図７】
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【図８Ａ】
2013546285.tif 000016
【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
2013546285.tif 000020
【図１２】
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【国際調査報告】
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