(57)【要約】  マイクロ電子構造を形成する方法を記載する。方法の実施形態は、基板上にＩＩＩ−Ｖトライゲートフィンを形成する段階と、ＩＩＩ−Ｖトライゲートフィンの周囲にクラッド材を形成する段階と、クラッド材の周りに高誘電率ゲート誘電体を形成する段階とを備える。【選択図】図１ａ‐ｇ
2013513973.tif 000002
【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｖ材料フィンを基板上に形成する段階と、
前記ＩＩＩ−Ｖ材料フィン上に、三角形状のクラッド材を形成する段階と、
前記三角形状のクラッド材の上に、酸化物を形成する段階と、
前記ＩＩＩ−Ｖ材料フィンの周囲に、矩形状のクラッド材を形成する段階と
を備える方法。
【請求項２】
前記矩形状のクラッド層は、前記ＩＩＩ−Ｖ材料フィンの上面及び側面部に設けられるＩＩＩ−Ｖクラッド材を含む請求項１に記載の方法。
【請求項３】
前記矩形状のクラッド材を形成する段階は、
前記ＩＩＩ−Ｖ材料フィン上の前記酸化物の上にレジスト材を形成する段階と、
前記クラッド材をエッチングする段階と、
前記レジストを除去する段階と
を有する請求項１に記載の方法。
【請求項４】
前記ＩＩＩ−Ｖ材料フィンは、量子井戸デバイスのＩＩＩ−Ｖトライゲートチャネルを含む請求項１に記載の方法。
【請求項５】
前記矩形状のクラッド材上に高誘電率誘電体を形成する段階を更に備え、
前記高誘電率誘電体は、高誘電率ゲート誘電体を含む請求項４に記載の方法。
【請求項６】
前記ＩＩＩ−Ｖトライゲートチャネルを囲む前記クラッド材上に、デルタドーピングされたバリアを形成する段階を更に備える請求項４に記載の方法。
【請求項７】
基板上にＩＩＩ−Ｖトライゲートフィンを形成する段階と、
高誘電率誘電体を前記ＩＩＩ−Ｖトライゲートフィン上に直接形成する段階と
を備える方法。
【請求項８】
前記ＩＩＩ−Ｖトライゲートフィンを形成する段階は、前記ＩＩＩ−Ｖトライゲートフィンの上面に、デルタドーピングされる上部バリアを形成する段階を更に有する請求項７に記載の方法。
【請求項９】
ＩＩＩ−Ｖトライゲートフィンを基板上に形成する段階と、
前記ＩＩＩ−Ｖトライゲートフィンの周囲に、クラッド層を形成する段階と、
前記クラッド層の周りに、高誘電率ゲート誘電体を形成する段階と
を備える方法。
【請求項１０】
第１ナノワイヤチャネルを第１基板上に形成する段階と、
前記第１ナノワイヤチャネル上に第２基板を形成する段階と、
積層構造を構成するべく、前記第２基板上に第２ナノワイヤチャネルを形成する段階と、
前記積層構造の側面に、ソース／ドレイン領域を形成する段階と、
積層されたチャネルトライゲート構造を形成するべく、第１基板及び前記第２基板を除去する段階と
を備える方法。
【請求項１１】
前記第１ナノワイヤチャネル及び前記第２ナノワイヤチャネル上に、クラッド層を形成する段階と、
前記クラッド層上に、高誘電率誘電体を形成する段階と
を更に備える請求項１０に記載の方法。
【請求項１２】
前記第１ナノワイヤチャネル及び前記第２ナノワイヤチャネル上にクラッド層を形成する段階と、
前記クラッド層上に、高誘電率誘電体を形成する段階と
を更に備える請求項１０に記載の方法。
【請求項１３】
前記第１基板及び前記第２基板を除去する段階は、前記積層構造から前記第１基板及び前記第２基板を選択的にエッチングする段階を有する請求項１０に記載の方法。
【請求項１４】
前記第１基板及び前記第１ナノワイヤチャネルは格子整合しており、前記第２基板と前記第２ナノワイヤチャネルとは格子整合している請求項１０に記載の方法。
【請求項１５】
前記第１ナノワイヤチャネル及び前記第２ナノワイヤチャネルは、ＩＩＩ−Ｖトライゲートチャネルを含み、前記第１基板及び前記第２基板は、ＩｎＰを含む請求項１０に記載の方法。
【請求項１６】
前記積層されたチャネルトライゲート構造は、量子井戸デバイスの一部を含む請求項１０に記載の方法。
【請求項１７】
基板上に設けられたＩＩＩ−Ｖトライゲートフィンと、
前記ＩＩＩ−Ｖトライゲートフィンの上面及び側面部に設けられたクラッド層と
を備える構造。
【請求項１８】
前記ＩＩＩ−Ｖトライゲートフィンは、ＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ及びＧａＡｓのうちの少なくとも１つを含む請求項１７に記載の構造。
【請求項１９】
前記クラッド層の周囲に設けられる高誘電率誘電体層を更に備え、
前記構造は、量子井戸デバイスを含む請求項１７に記載の構造。
【請求項２０】
ＳＯＩ基板上に設けられたＩＩＩ−Ｖトライゲートフィンと、
前記ＩＩＩ−Ｖトライゲートフィン上及び周囲に設けられたクラッド層と、
前記ＩＩＩ−Ｖトライゲートフィンの周囲の前記クラッド層上に設けられたバリア界面層と、
前記バリア界面層上に設けられた高誘電率誘電体と
を備える構造。
【請求項２１】
前記ＩＩＩ−Ｖトライゲートフィンは、トライゲートチャネルを含む請求項２０に記載の構造。
【請求項２２】
前記バリア界面層は、デルタドーピングされている請求項２０に記載の構造。
【請求項２３】
前記ＩＩＩ−Ｖトライゲートフィンは、ＩｎＧａＡｓを含み、前記構造は量子井戸構造を含む請求項２０に記載の構造。
【請求項２４】
ＳＯＩ基板上に設けられたＩＩＩ−Ｖトライゲートフィンと、
前記ＩＩＩ−Ｖトライゲートフィン上に直接設けられた高誘電率誘電体と
を備える構造。
【請求項２５】
前記構造は、システムを含み、
前記システムは、
前記構造に通信可能に接続されるバスと、
前記バスと通信可能に接続されるＤＲＡＭとを有する請求項２４に記載の構造。
【請求項２６】
前記構造は、量子井戸構造の一部を含む請求項２４に記載の構造。
【請求項２７】
基板上に設けられるＩＩＩ−Ｖトライゲートフィンと、
前記ＩＩＩ−Ｖトライゲートフィンの上面に設けられる上部バリアと、
前記上部バリア上及び前記ＩＩＩ−Ｖトライゲートフィンの側面部に直接設けられた高誘電率ゲート誘電体と
を備える構造。
【請求項２８】
前記構造は、量子井戸デバイスの一部を含む請求項２７に記載の構造。
【請求項２９】
前記上部バリアは、デルタドーピングされている請求項２７に記載の構造。
【請求項３０】
第２ナノワイヤチャネルの上方に設けられた第１ナノワイヤチャネルと、
前記第１ナノワイヤチャネルと前記第２ナノワイヤチャネルとを分離する間隙と、
前記第１ナノワイヤチャネル及び前記第２ナノワイヤチャネルの側面部に設けられたソース／ドレイン領域と
を備える構造。
【請求項３１】
前記第１ナノワイヤチャネル上に設けられた第１クラッドと、
前記第２ナノワイヤチャネル上に設けられた第２クラッドと
を更に備える請求項３０に記載の構造。
【請求項３２】
前記第１クラッド上に設けられた第１高誘電率誘電体と、
前記第２クラッド上に設けられた第２高誘電率誘電体と
を備える請求項３１に記載の構造。
【請求項３３】
前記第１ナノワイヤチャネル及び前記第２ナノワイヤチャネルは、ＩＩＩ−Ｖトライゲートチャネルを含む請求項３０に記載の構造。
【請求項３４】
前記構造は、量子井戸デバイスを含む請求項３０に記載の構造。
【発明の詳細な説明】
【背景技術】
【０００１】
様々な電子デバイス及び光電子デバイスでは、シリコン（Ｓｉ）基板のような半導体基板上に、格子定数が緩和されたＩＩＩ−Ｖ半導体の薄膜が使用されている。ＩＩＩ−Ｖ材料の特性を利用可能な表面層は、相補型金属酸化膜半導体（ＣＭＯＳ）及び量子井戸（ＱＷ）トランジスタのような様々な構成の電子デバイスを構成することができる。
【０００２】
添付の特許請求の範囲において、特定の実施形態を示す及び特許請求するが、以下に記載される実施形態を添付の図面を参照して読むことにより、様々な実施形態の利点がより容易に理解されるであろう。
【図面の簡単な説明】
【０００３】
【図１ａ−ｇ】一実施形態に係る構造を形成する方法を示した図である。
【図２ａ−ｃ】一実施形態に係る構造を形成する方法を示した図である。
【図３ａ−ｃ】一実施形態に係る構造を形成する方法を示した図である。
【図４ａ−ｄ】一実施形態に係る構造を形成する方法を示した図である。
【図５ａ−ｄ】一実施形態に係る構造を形成する方法を示した図である。
【図６ａ−ｇ】一実施形態に係る構造を形成する方法を示した図である。
【図７】一実施形態に係るシステムを示した図である。
【発明を実施するための形態】
【０００４】
以下の詳細な説明では、添付の図面に例として示されている実施可能な特定の実施形態を参照して説明がなされる。これらの実施形態が、当業者が実施形態を実行可能なように十分詳細に記載される。様々な実施形態は異なっているが、必ずしも相互に排他的であることを意味しないことは理解されるべきである。例えば、１つの実施形態に関連して記載された特定の特徴、構造又は特性は、実施形態の精神及び範囲から逸脱することなく別の実施形態に実装することができる。また、開示される実施形態それぞれにおける個々の要素の位置又は配置は、実施形態の範囲及び精神から逸脱することなく変更可能である。したがって、以下の詳細な説明は、限定する意味で解釈されるべきではなく、実施形態の範囲は、添付の特許請求の範囲によってのみ規定され、特許請求の範囲に与えられる均等物の最大の範囲と共に適切に解釈されるべきである。添付の図面において、同じ又は同様な機能については同様な参照番号が複数の図面にわたって使用されている。
【０００５】
量子井戸構造のようなマイクロ電子構造を形成及び利用する方法及び関連する構造について説明される。これらの方法及び構造は、基板上にＩＩＩ−Ｖトライゲートフィンを形成すること、ＩＩＩ−Ｖトライゲートフィンの周囲にクラッド層を形成すること、及び、クラッド層の周りに高誘電率ゲート誘電体を形成することを含んでもよい。本明細書に記載される様々な実施形態は、高い誘電率の誘電体を有するＩＩＩ−Ｖトライゲートデバイスを可能とするＩＩＩ−Ｖフィン周りのクラッド層の成長を可能にする。
【０００６】
図１ａ−ｇには、例えば、量子井戸構造のようなマイクロ電子構造を形成する実施形態が例示されている。図１ａには、基板１００が示されている。一実施形態において、基板１００は、ＳＯＩ（silicon on insulator）基板１００を含んでもよく、また、任意の種類の好適な基板材料も含んでもよい。フィン１０２は、基板１００上に形成されていてもよい。フィンは、これに限定されないが、例えば、ＩｎＧａＡｓ、ＩｎＡｓ及びＩｎＳｂのようなＩＩＩ−Ｖ材料を含んでもよい（図１ｂ）。フィン１０２は、トライゲートトランジスタの一部を含み、トライゲートフィン１０２を含んでもよい。
【０００７】
例えば、ＩｎＰ、ＡｌＩｎＡｓ、ＡｌＩｎＳｂのような物質を含むクラッド材１０４が、フィン１０２の周りに形成されてもよい（図１ｃ）。ある実施形態では、クラッド材１０４は、任意の好適なＩＩＩ−Ｖ材料を含んでもよい。クラッド材１０４は、分子線エピタキシ（ＭＢＥ）又は有機金属気相エピタキシ（ＭＯＶＰＥ）のようなエピタキシャル成長、若しくは、分子層成長（ＡＬＤ）、化学気相成長（ＣＶＤ）、スパッタリング等のその他の共形成長技術を使用して形成されてもよい。一実施形態では、クラッド層１０４は、特定の結晶面に沿って形成されてもよく、この場合、クラッド材１０４は三角形の形状になる。三角形のクラッド材１０４は、側面部分１０７及び頂点１０９を有してもよい。一実施形態において、クラッド材１０４は、誘電体形成プロセス１０５（図１ｄ）を経て、これに限定されないが酸化物のような誘電体１０６が、例えば、酸化、化学気相成長プロセス１０５により、クラッド材１０４上に形成又は成長されてもよい。誘電体１０６は、三角形状のクラッド材１０４の側面１０７上に形成されてもよく、誘電体１０６の上面１１１は、三角形状のクラッド材１０４の頂点１０９と同一平面をなす。
【０００８】
一実施形態において、レジスト材１０８が、クラッド材１０４の頂点１０９上／上方、及び、フィン１０２（図１ｅ）上に形成されてもよい。一実施形態において、誘電体エッチング工程及び／又は化学機械加工のような除去工程１１３が実行されてもよく、それにより、レジスト材１０８に覆われない誘電体１０６及びクラッド材の部分が除去される（図１ｆ）。除去工程１１３の後、クラッド材１０４の矩形状部分はフィン１０２を囲む。そして、レジスト材１０８が除去されて、クラッド材１０４の矩形状部分が露出する（図１ｇ）。
【０００９】
このように、三角形状のクラッド材１０４には、一連の誘電体形成及び除去工程が施されて、例えば、量子井戸トライゲート（非平面）トランジスタ構造のフィン１０２のための有用な構造が形成されてもよい。一実施形態において、トライゲート構造により、クラッド材１０４の物理的厚み（及び全Toxe）を、平面型デバイスのクラッド材と比較して緩和することができると同時に、トライゲートデバイスの３次元構造の特性により、平面型デバイスと同等な静電的インテグリティを維持することができる。続いて、ある実施形態では、高誘電率誘電体をクラッド材の上に成長してもよい。
【００１０】
別の実施形態では、トライゲートフィン２０２が、基板２００上に設けられてもよい（例えば、図１ｂのフィン１００及び基板１００と同様に）（図２ａ）。一実施形態において、トライゲートフィン２０２は、トライゲートデバイスのトライゲートチャネルを含んでもよい（トライゲートフィン２０２は、トップゲート２０３及び２つの側面を有するゲート２０５、２０９を含む）。クラッド材２０４は、フィン／チャネル２０２の側面及び上面に形成されてもよい（図２ｂ）。一実施形態において、クラッド材２０４は、上記で説明したような図（１ａ−ｇ）に示された工程と同様なプロセスに従って形成されてもよい。ある実施形態では、クラッド材２０４は、任意の好適なＩＩＩ−Ｖクラッド材を含んでもよい。一実施形態において、クラッド材は、トライゲートフィン２０２の周りの正角のクラッド材層を含む。高誘電率誘電体２０７（誘電率が約４．０を超える誘電体を含む）が、クラッド層２０４上に形成されて、トライゲート構造２１５が形成されてもよく、又は、トライゲートフィン２０２上に設けられた高誘電率ゲート誘電体２０７を含んでもよい（図２ｃ）。一実施形態において、トライゲート構造２１５は更に、例えば、図３ｃのトライゲート構造３１５と同様な、ゲート材料及びソース／ドレイン領域を含んでもよい。
【００１１】
一実施形態において、トライゲート構造２１５は、ゲート長及びオフ状態のリークの最大のスケーラビリティを得ると同時に、ＩＩＩ−Ｖ量子井戸デバイスの高い移動度及び速度を維持するべく、ＩＩＩ−Ｖトライゲート量子井戸デバイスの一部を含んでもよい。クラッド材２０４上に形成された高誘電率誘電体２０７は、トライゲートチャネルの高移動度を保存し、高速トライゲート量子井戸デバイスを可能としてもよい。ＩＩＩ−Ｖトライゲート量子井戸構造は、スケーリング（Ｉｏｆｆの制御及びピッチ／密度スケーリング両方）を可能とし、更に高性能（高移動度）デバイスを実現する。トライゲート構造２１５は更に、Ｒｅｘｔのための再成長（フィンが狭い場合に重要）、変調ハロー（Ｉｏｆｆを更に制御するための反対の極性のドーパント）、及び、複数のフィンチャネルを組み合わせることにより、最適化されてもよい。
【００１２】
別の実施形態では、トライゲートフィン３０２は、（例えば、図２ａのフィン２０２及び基板２００と同様に）基板３００上に設けられてもよい（図３ａ）。トライゲートフィン３０２は、３つの面を有してもよい。一実施形態において、トライゲートフィン３０２は、トライゲートデバイスのチャネルを含んでもよい。高誘電率誘電体３０７は、トライゲートフィン３０２の３つの面上に直接形成されて、トライゲート構造３１５を構成してもよく、トライゲートチャネル３０２（図３ｂ）上に設けられる高誘電率ゲート誘電体３０７を含んでもよい。一実施形態において、トライゲート構造３１５は、ＩＩＩ−Ｖトライゲート量子井戸デバイスの一部を含んでもよい。図３ｃには、トライゲートフィン３０２の３つの面の周囲の３つのゲート誘電体層３０７上にゲート材料３０９が形成され、ソース／ドレイン領域３１０がゲート材料３０９に隣接して設けられる実施形態が描かれている。一実施形態において、チャネル３０２上に直接形成される高誘電率誘電体３０７は、実効酸化膜厚（ＥＯＴ）スケーリングを改善してもよい。ＥＯＴは低減され、短チャネル効果が改善されるため、デバイスのゲート長を更に短くし、チップに含まれるトランジスタの密度を上げる能力につながり、マイクロプロセッサの複雑性及び機能を向上させることが可能となる。ある場合には、高誘電率誘電体３０７は、分子レベル成長（ＡＬＤ）工程によって形成されてもよい。
【００１３】
別の実施形態では、トライゲートフィン４０２は、基板４００（例えば、図２のフィン２０２及び基板２００と同様な基板）上に設けられてもよい（図４ａ）。トライゲートフィン４０２は、一実施形態では、トライゲート量子井戸のトライゲートチャネルを含んでもよく、また、上面４０３を含んでもよい。トライゲートフィン４０２の上面４０３の上に、上部バリア材４０８を形成してもよい（図４ｂ）。上部バリア材４０８は、ＡｌＩｎＡｓ、ＡｌＩｎＳｂ、ＡｌＧａＡｓ及びＩｎＰを含んでもよい。上部バリア材４０８の部分４１０は、デルタドーピングされてもよく、ｎ型チャネルデバイスの場合には、Ｓｉ、Ｓ又はＴｅのようなドーパント原子、ｐ型チャネルデバイスの場合には、Ｂｅ又はＣのようなドーパント原子の単層膜をバリア材４０８に組み込んでもよい。これらのドーパントは、物理的に量子井戸から分離（離れた位置に形成）されていているが、この構造におけるバンド曲がりにより、量子井戸チャネル４０２に自由キャリアが供給される（図４ｃ）。
【００１４】
高誘電率誘電体４０７を、上部バリア材４０８上及びフィン４０２の側面（図４ｄ）上に形成して、ＩＩＩ−Ｖトライゲート量子井戸デバイスの一部を含むトライゲート構造４１５を形成してもよい。トライゲート構造４１５のデルタドーピングにより、デバイスの移動度が改善され、デルタドーピング層４１０により可能となる層４０８を介したバンド曲がりにより、量子井戸４０２に対する良好な接触抵抗が得られる。上記のチャネル４０２をデルタドーピングした量子井戸トライゲート構造４１５は、量子井戸プレナー成長、及び、ＡＬＤ高誘電率形成を含み、ＩＩＩ−Ｖトライゲート量子井戸チャネル４０２の側面への技術的に難しいエピタキシャル成長を行う必要がない。一実施形態において、トライゲート構造４１５は更に、例えば、図３ｃのトライゲート構造３１５と同様な、ゲート材及びソース／ドレイン領域を含んでもよい。
【００１５】
別の実施形態では、トライゲートフィン５０２は、（例えば、図２ａのフィン２０２及び基板２００と同様な）基板５００上に設けられてもよい（図５ａ）。トライゲートフィン５０２は、一実施形態において、トライゲートデバイスのチャネルを含んでもよい。クラッド材５０４は、フィン／チャネル５０２の側面及び上面に形成されてもよい（図５ｂ）。一実施形態において、クラッド材５０４は、上記で説明したような図（１ａ−ｇ）に示された工程と同様なプロセスに従って形成されてもよい。クラッド材５０４は、例えば、図１ｃのクラッド材１０４と同様な材料を含んでもよい。一実施形態において、クラッド材５０４は、トライゲートフィン５０２の周りの正角のクラッド材層を含む。
【００１６】
クラッド材５０４の一部５１０は、デルタドーピングされてもよく、ｎ型チャネルデバイスの場合にはＳｉ、Ｓ又はＴｅ、ｐ型チャネルデバイスの場合にはＢｅ又はＣのようなドーパント原子の単層膜を、クラッド材５０４に組み込んでもよい。これらのドーパントは、物理的に量子井戸から分離（離れた位置に形成）されていているが、この構造におけるバンド曲がりにより、量子井戸デバイスに自由キャリアが供給される（図５ｃ）。
【００１７】
ある場合には、部分５１０は、デルタドーピング５１０された上部バリア／界面層を含んでもよい。高誘電率誘電体５０７を、デルタドーピングされたクラッド材５０４上に形成して、トライゲート構造５１５を形成してもよく、トライゲートフィン／チャネル５０２上に設けられた高誘電率ゲート誘電体５０７を含んでもよい（図５ｄ）。トライゲート構造５１５は、トライゲートチャネル５０２を囲むデルタドーピング５１０された量子井戸トライゲートデバイス５１５の一部を含んでもよい。ある場合には、トライゲートデバイス５１５は、上部バリア５０７及びＡＬＤ高誘電率の共形再成長を含んでもよい。トライゲート構造５１５は、移動性及び性能を向上させ、Ｒｃを低減して、トライゲートデバイスの速度及び性能を最大限にしてもよい。一実施形態において、トライゲート構造５１５は、例えば、図３ｃのトライゲート構造３１５と同様に、ゲート材料及びソース／ドレイン領域を更に含んでもよい。
【００１８】
図６ａには、第１基板６００が示されている。第１基板は、ナノワイヤ構造を支持する任意の種類の基板を含んでもよい。一実施形態において、第２基板６００は、ＩｎＰ材料を含んでもよく、それ以外に、例えばこれに限定されないが、ＡｌＩｎＡｓ、ＡｌＩｎＳｂ、ＡｌＧａＡｓのような材料を含んでもよい。第１ナノワイヤ層６１０は、第１基板６００の上に形成／設けられてもよい（図６ｂ）。第１ナノワイヤ層６１０は、ゲート／オールラウンドトライゲートチャネルを含んでもよい。一実施形態において、第１ナノワイヤ層は、例えば、これに限定されないが、ＩｎＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＧａＡｓ等のＩＩＩ−Ｖ材料を含んでもよい。一実施形態において、第１基板６００は、第１ナノワイヤ６１０と格子整合していてもよく、第１ナノワイヤ層６１０とは化学的に異なっていてもよい。
【００１９】
第２基板６００'が、第１ナノワイヤ層６１０上に形成／配置されてもよい（図６ｃ）。一実施形態において、第２基板６００'は、ＩｎＰ材料を含んでもよく、それ以外に、例えばこれに限定されないが、ＡｌＩｎＡｓ、ＡｌＩｎＳｂ、ＡｌＧａＡｓのような材料を含んでもよい。第２ナノワイヤ層６１０'が、第２基板６００'上に配置／形成されてもよい（図６ｄ）。一実施形態において、第２基板６００'は、第２ナノワイヤ６１０'と構成整合されてもよく、第２ナノワイヤ層６１０と化学的に異なっていてもよい。一実施形態において、第２ナノワイヤ層は、例えば、これに限定されないが、ＩｎＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＧａＡｓ等のＩＩＩ−Ｖ材料を含んでもよい。積層された基板／チャネル６００、６１０、６００'、６１０'は、側面部６１１を含んでもよい。ある実施形態では、積層された基板／チャネルのセットが３つ以上互いに重ねられて、特定の設計要件に従う任意の数のチャネルを含む積層構造６１２を構成してもよい。
【００２０】
積層チャネル／基板６００、６１０、６００'、６１０'の側面部６１１上に、ソース／ドレイン領域６４０が形成されてもよい（図６ｅ）。基板６００、６００'は、選択的エッチング工程６２０（図６ｆ）を通じて、積層された基板チャネル６００、６１０、６００'、６１０'から除去され、積層チャネルトライゲート構造６１５を形成してもよい。一実施形態において、積層されたチャネルトライゲート構造は、量子井戸デバイスの一部を含んでもよい。一実施形態において、間隙６１６によって、第１ナノワイヤチャネル６１０及び第２ナノワイヤチャネル６１０'が分離されており、ソース／ドレイン領域６４０が、第１ナノワイヤチャネル６１０及び第２ナノワイヤチャネル６１０'の側面部６１８、６１７上に設けられる。アンダーカットし、積層トライゲート構造６１５を生成するように、化学反応を選択してもよい。チャネルフィン６１０、６１０'は、ソース／ドレイン領域６４０に固定されてもよく、また、基板６００、６００'は、基板に懸垂している構造の側から選択的にエッチングされてもよい。
【００２１】
チャネル構造６１０、６１０'は、改善されたスケーラビリティを有し、垂直構造における積層された複数のチャネルは、単位設計フットプリント当りの電流を増加させる。ＩＩＩ−Ｖによる高移動度／低いＲｅｘｔのため、積層されたトライゲート構造６１５は、シリコンベースの構造のような従来のトライゲート構造よりも、より多くのチャネルへのアクセスを可能とする。別の実施形態では、第１クラッド層６２０及び第２クラッド層６２０'をそれぞれ、第１チャネル６１０及び第２チャネル６１０'上に形成してもよく、第１高誘電率誘電体ゲート材料６２１及び第２高誘電率誘電体ゲート材料６２１'を、積層トライゲート構造６１５の第１クラッド層６２０及び第２クラッド層６２０'の上に形成してもよい（図６ｇ）。
【００２２】
クラッド層及び高誘電率誘電体層を、チャネル６１０、６１０'の周囲に形成してもよい（図６ｇにおいて、チャネル６１０、６１０'の上面及び下面に設けられるとして描かれている）。
【００２３】
図７には、一実施形態に係るコンピュータシステムが描かれている。ある実施形態では、システム７００は、プロセッサ７１０、メモリデバイス７２０、メモリコントローラ７３０、グラフィックスコントローラ７４０、入出力（Ｉ／Ｏ）コントローラ７５０、ディスプレイ７５２、キーボード７５４、ポインティングデバイス７５６及び周辺デバイス７５８を含み、これらは全て、バス７６０を介して互いに通信可能に接続されてもよい。プロセッサ７１０は、汎用プロセッサ又は特定用途向け集積回路（ＡＳＩＣ）であってもよい。Ｉ／Ｏコントローラ７５０は、有線通信又は無線通信のための通信モジュールを含んでもよい。メモリデバイス７２０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、又は、これらメモリデバイスの組み合わせであってもよい。この場合、幾つかの実施形態では、システム７００におけるメモリデバイス７２０は、ＤＲＡＭデバイスを必ずしも含まなくてもよい。
【００２４】
システム７００に示す構成要素の１以上は、本明細書に記載される様々な実施形態の１以上のトライゲートデバイスを含んでもよい。例えば、プロセッサ７１０、又は、メモリデバイス７２０、又は、Ｉ／Ｏコントローラ７５０の少なくとも一部、又は、これら構成要素の組み合わせは、本明細書に記載された少なくとも１つの実施形態を含む集積回路パッケージに含まれてもよい。
【００２５】
これらの要素は、当技術分野で周知の機能を実行する。具体的には、ある場合には、メモリデバイス７２０を、プロセッサ７１０による実行の間に、幾つかの実施形態に係る構造を形成する方法のための実行可能命令の長期的な格納を提供するのに使用してもよく、別の実施形態では、幾つかの実施形態に係る構造を形成する方法のための実行可能命令の短期的な格納を提供するのに使用してもよい。また、命令は、システムと通信可能に接続された機械アクセス可能媒体、例えば、コンパクトディスクリードオンリーメモリ（ＣＤ−ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）及びフロッピー（登録商標）ディスク、搬送波及び／又はその他の搬送信号に格納されてもよい又は関連付けられてもよい。一実施形態において、メモリデバイス７２０は、実行のために、実行可能命令をプロセッサ７１０に供給する。
【００２６】
システム７００は、コンピュータ、（例えば、デスクトップ、ラップトップ、ハンドヘルド、サーバー、ウェブアプリケーション、ルータ等）、無線通信デバイス（例えば、携帯電話、コードレス電話、ページャ、パーソナルデジタルアシスタント等）、コンピュータ関連周辺機器（例えば、プリンタ、スキャナ、モニタ等）、娯楽端末（例えば、テレビ、ラジオ、ステレオ、テープ及びコンパクトディスクプレーヤ、ビデオカセットレコーダ、ビデオカメラ、デジタルカメラ、ＭＰ３（Motion Picture Experts Group, Audio Layer 3）プレーヤ、ビデオゲーム、時計等）等を含む。
【００２７】
本明細書に記載される実施形態の利点は、量子井戸ＩＩＩ−Ｖトライゲート技術を含む。実施形態は、高移動度、ＥＯＴスケーリング、Ｒｅｘｔ低減、Ｉｏｆｆ制御及びピッチ／密度スケーリング両方に対する拡張性の改善を可能とし、その結果、高性能・高移動度のデバイスを可能とする。
【００２８】
上記の説明では、実施形態において使用されてもよい特定の段階及び材料が示されたが、当業者であれば、変形例及び代替例が存在することが理解できる。したがって、このような変形例、代替、改良及び付加についても、添付の特許請求の範囲によって規定される実施形態の範囲及び精神に含まれると考えられる。加えて、トランジスタデバイスのような様々なマイクロ電子構造が当技術分野で知られている。したがって、添付の図面には、実施形態の実施に関連するマイクロ電子構造の例のほんの一部が示されている。実施形態は、本明細書に記載される構造に限定されない。
【図１ａ】
2013513973.tif 000003
【図１ｂ】
2013513973.tif 000004
【図１ｃ−１ｄ】
2013513973.tif 000005
【図１ｅ−１ｆ】
2013513973.tif 000006
【図１ｇ】
2013513973.tif 000007
【図２ａ】
2013513973.tif 000008
【図２ｂ】
2013513973.tif 000009
【図２ｃ】
2013513973.tif 000010
【図３ａ】
2013513973.tif 000011
【図３ｂ】
2013513973.tif 000012
【図３ｃ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５ａ】
2013513973.tif 000018
【図５ｂ】
2013513973.tif 000019
【図５ｃ】
2013513973.tif 000020
【図５ｄ】
2013513973.tif 000021
【図６ａ】
2013513973.tif 000022
【図６ｂ】
2013513973.tif 000023
【図６ｃ】
2013513973.tif 000024
【図６ｄ】
2013513973.tif 000025
【図６ｅ】
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【図６ｆ】
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【図６ｇ】
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【図７】
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【国際調査報告】
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