(57)【要約】  スイッチングタイプのＤＣ−ＤＣパワー・コンバータのＭＯＳＦＥＴメインスイッチ・トランジスタ（１０２）のドレインとゲートとの間にプルダウンＭＯＳＦＥＴ（１１０）が結合される。プルダウンＭＯＳＦＥＴ（１１０）のゲートは、キャパシタ１１８によってメインスイッチ・トランジスタ（１０２）のドレインに結合され、抵抗（１２０）によってメインスイッチ・トランジスタ（１０２）のソースに接続される。プルダウンＭＯＳＦＥＴ（１１０）は、メインスイッチ・トランジスタ（１０２）にわたる電圧降下への容量性結合によって動作され、ミラー効果によるメインスイッチ・トランジスタ（１０２）の意図しないターンオンを避ける又は低減するため、メインスイッチ・トランジスタ（１０２）のゲートをそのソース電位にまたはその近辺に保持するために用いられ得る。
2013516155.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴデバイスであって、
ドレイン、ソース、及びゲートを有するメイン・パワーＭＯＳＦＥＴ、
前記メイン・パワーＭＯＳＦＥＴの前記ゲートに接続されるドレイン及び前記メイン・パワーＭＯＳＦＥＴの前記ソースに接続されるソースを有する、プルダウンＭＯＳＦＥＴ、及び
前記プルダウンＭＯＳＦＥＴのゲートと前記メイン・パワーＭＯＳＦＥＴの前記ドレインとの間に接続されるキャパシタ、
を含み、それにより、前記メイン・パワーＭＯＳＦＥＴのターンオフの間、前記メイン・パワーＭＯＳＦＥＴの前記ドレインの電圧バイアスのｄｖ／ｄｔが、前記プルダウンＭＯＳＦＥＴをターンオンさせ、前記メイン・パワーＭＯＳＦＥＴの前記ゲートをソース電位に又はソース電位近辺に保持させて、ターンオフの間前記メイン・パワーＭＯＳＦＥＴのターンオンを防止する、
ＭＯＳＦＥＴデバイス。
【請求項２】
請求項１に記載のＭＯＳＦＥＴデバイスであって、前記プルダウンＭＯＳＦＥＴの前記ゲートと前記ソースとの間に接続される抵抗を更に含む、ＭＯＳＦＥＴデバイス。
【請求項３】
請求項２に記載のＭＯＳＦＥＴデバイスであって、前記プルダウンＭＯＳＦＥＴ、前記キャパシタ、及び前記抵抗が、前記メイン・パワーＭＯＳＦＥＴが形成されるダイから離れた、かつ前記メイン・パワーＭＯＳＦＥＴが形成されるダイより小さい、ダイ上に形成され、前記２つのダイが、前記メイン・パワーＭＯＳＦＥＴの前記ソース、ドレイン、及びゲート電極で電気的に接続され、単一のパッケージ内に配置される、ＭＯＳＦＥＴデバイス。
【請求項４】
請求項２に記載のＭＯＳＦＥＴデバイスであって、前記メイン・パワーＭＯＳＦＥＴ、前記プルダウンＭＯＳＦＥＴ、前記キャパシタ、及び前記抵抗が、単一のダイ上に形成される、ＭＯＳＦＥＴデバイス。
【請求項５】
請求項４に記載のＭＯＳＦＥＴデバイスであって、前記メイン・パワーＭＯＳＦＥＴ及び前記プルダウンＭＯＳＦＥＴが、垂直の電流フロー経路を備えたソースダウン構成を有するパワーＭＯＳＦＥＴである、ＭＯＳＦＥＴデバイス。
【請求項６】
請求項５に記載のＭＯＳＦＥＴデバイスであって、前記ＭＯＳＦＥＴデバイスが、組み込まれたメイン・パワーＭＯＳＦＥＴ及びプルダウンＭＯＳＦＥＴを備えたスイッチング・コンバータのプッシュ・プル段のローサイド・スイッチである、ＭＯＳＦＥＴデバイス。
【請求項７】
請求項６に記載のＭＯＳＦＥＴデバイスであって、組み込まれた第２のメイン・パワーＭＯＳＦＥＴ及び第２のプルダウンＭＯＳＦＥＴを備えた前記スイッチング・コンバータの前記プッシュ・プル段のハイサイド・スイッチを更に含む、ＭＯＳＦＥＴデバイス。
【請求項８】
請求項２に記載のＭＯＳＦＥＴデバイスであって、前記抵抗の値が１００から１０,０００オームの間である、ＭＯＳＦＥＴデバイス。
【請求項９】
請求項３に記載のＭＯＳＦＥＴデバイスであって、前記キャパシタが、前記プルダウンＭＯＳＦＥＴのＣｇｓ静電容量値の５０から１５０パーセントの静電容量値を有する、ＭＯＳＦＥＴデバイス。
【請求項１０】
請求項９に記載のＭＯＳＦＥＴデバイスであって、前記プルダウンＭＯＳＦＥＴが、前記メイン・パワーＭＯＳＦＥＴの活性領域の０．５から４．０パーセントの活性領域を有する、ＭＯＳＦＥＴデバイス。
【請求項１１】
請求項１に記載のＭＯＳＦＥＴデバイスであって、前記メイン・パワーＭＯＳＦＥＴ及び前記プルダウンＭＯＳＦＥＴがＮＭＯＳＦＥＴである、ＭＯＳＦＥＴデバイス。
【請求項１２】
ハイサイド・スイッチ及びローサイド・スイッチを有するスイッチングＤＣ−ＤＣコンバータであって、前記ローサイド・スイッチが、
ドレイン、ソース、及びゲートを有するメイン・パワーＭＯＳＦＥＴ、及び、
前記メイン・パワーＭＯＳＦＥＴの前記ゲートに接続されるドレイン及び前記メイン・パワーＭＯＳＦＥＴの前記ソースに接続されるソースを有する、プルダウンＭＯＳＦＥＴ、
を含み、前記プルダウンＭＯＳＦＥＴのゲートがキャパシタの一つの端子に接続され、前記キャパシタの別の端子が前記メイン・パワーＭＯＳＦＥＴの前記ドレインに接続され、それにより、前記メイン・パワーＭＯＳＦＥＴのターンオフの間、前記メイン・パワーＭＯＳＦＥＴの前記ドレインの電圧バイアスのｄｖ／ｄｔが、前記プルダウンＭＯＳＦＥＴをターンオンさせ、かつ、前記メイン・パワーＭＯＳＦＥＴの前記ゲートをソース電位に又はソース電位近辺に保持させて、ターンオフの間前記メイン・パワーＭＯＳＦＥＴのターンオンを防止する、
スイッチングＤＣ−ＤＣコンバータ。
【請求項１３】
請求項１２に記載のスイッチングＤＣ−ＤＣコンバータであって、前記プルダウンＭＯＳＦＥＴが、前記メイン・パワーＭＯＳＦＥＴの活性領域の実質的に０．５から４．０パーセントの活性領域を有する、スイッチングＤＣ−ＤＣコンバータ。
【請求項１４】
請求項１２に記載のスイッチングＤＣ−ＤＣコンバータであって、前記プルダウンＭＯＳＦＥＴの前記ゲートと前記プルダウンＭＯＳＦＥＴの前記ソースとの間に接続される抵抗を更に含む、スイッチングＤＣ−ＤＣコンバータ。
【請求項１５】
請求項１４に記載のスイッチングＤＣ−ＤＣコンバータであって、前記抵抗の値が１００から１０,０００オームである、スイッチングＤＣ−ＤＣコンバータ。
【請求項１６】
請求項１５に記載のスイッチングＤＣ−ＤＣコンバータであって、前記キャパシタが、前記プルダウンＭＯＳＦＥＴのＣｇｓ静電容量値の５０から１５０パーセントの静電容量値を有する、スイッチングＤＣ−ＤＣコンバータ。
【請求項１７】
ハイサイド・スイッチを有する、請求項１２に記載のスイッチングＤＣ−ＤＣコンバータであって、
ドレイン、ソース、及びゲートを有するメイン・パワーＭＯＳＦＥＴ、及び、
前記メイン・パワーＭＯＳＦＥＴの前記ゲートに接続されるドレイン及び前記メイン・パワーＭＯＳＦＥＴの前記ソースに接続されるソースを有する、プルダウンＭＯＳＦＥＴ、
を含み、前記プルダウンＭＯＳＦＥＴのゲートがキャパシタの一つの端子に接続され、前記キャパシタの別の端子が前記メイン・パワーＭＯＳＦＥＴの前記ドレインに接続され、それにより、前記メイン・パワーＭＯＳＦＥＴのターンオフの間、前記メイン・パワーＭＯＳＦＥＴの前記ドレインの電圧バイアスのｄｖ／ｄｔが、前記プルダウンＭＯＳＦＥＴをターンオンさせ、かつ、前記メイン・パワーＭＯＳＦＥＴの前記ゲートをソース電位に又はソース電位近辺に保持させて、ターンオフの間前記メイン・パワーＭＯＳＦＥＴのターンオンを防止する、
スイッチングＤＣ−ＤＣコンバータ。
【請求項１８】
スイッチングＤＣ−ＤＣコンバータを動作させる方法であって、
ハイサイドＭＯＳＦＥＴスイッチ及びローサイドＭＯＳＦＥＴスイッチを交互にオン及びオフにすること、及び、
前記ローサイドＭＯＳＦＥＴスイッチがオフになっているとき、前記ローサイドＭＯＳＦＥＴスイッチのドレインとプルダウンＭＯＳＦＥＴのゲートとの間の容量性結合を利用して、前記プルダウンＭＯＳＦＥＴをターンオンし、かつ、前記ローサイドＭＯＳＦＥＴスイッチのゲートをそのソースに結合し、それにより、ターンオフの間の前記ローサイドＭＯＳＦＥＴスイッチの導通が低減される又は防止されること、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む回路に関し、特に、スイッチング・モードで動作するＤＣ−ＤＣパワー・コンバータのプッシュ・プル段に実装されるＭＯＳＦＥＴを含む回路に関連する。
【背景技術】
【０００２】
スイッチング・モードＤＣ−ＤＣコンバータは、一つのＤＣ電圧を高効率で別の電圧へ変換するために通常用いられる。このようなコンバータの効率を改善することは、特に、コンピュータ・サーバー・ファームなど、大量のこのようなコンバータが同一空間内で動作する場合、重要な設計目標である。これらの状況において、コンバータの効率の改善は、そのコンバータが消費する電力量を低減するだけではなく、その敷地に配置される冷却負荷も激減させる。
【０００３】
スイッチングタイプのＤＣ−ＤＣコンバータの効率を改善させる方法は、広範にわたって研究されてきている。インテル・テクノロジー・シンポジウム２００３（Intel Technology Symposium 2003）の『The future of Discrete Power in VRM Solutions』という表題の論文において、ジョン・ハンコック（Jon Hancock）は、スイッチング周波数を高めることによって達成できる利点について記載しているが、これは、電力スイッチのスイッチング損失によって制限される。スイッチング損失の一因は、ローサイド・スイッチのゲート電極バイアスのふらつきによって生じる、ハイサイド・スイッチ導通期間中にローサイド・スイッチがオンに戻される場合に生じる貫通電流である。ジョン・ハンコックは、ローサイド・スイッチＭＯＳＦＥＴのドレイン上のｄｖ／ｄｔを低減するため、寄生インダクタンス構成要素を最小化するために特に注意する必要がある構成要素について記載している。トランジスタのドレイン上のｄｖ／ｄｔが高いと、ミラー効果「Ｃｇｄ」を介してローサイド・スイッチング・トランジスタのゲートに電荷が注入される。この注入された電荷は、それがゲート・ドライバの逆の段を介して接地に排出される前に、Ｃｇｓ静電容量によって対処される必要がある。この事象は、このスイッチング・トランジスタのゲートのＶｇｓの短期的な増加に関連する。Ｖｇｓ増加の振幅がＭＯＳＦＥＴの閾値電圧Ｖｔｈより高い場合、スイッチはオンになり、供給レールから接地へ大きな貫通電流が流れる。この作用は、著しい電力損失に繋がり、もし反復するとシステムの信頼性を損なうため、避ける必要がある。
【０００４】
２００５年７月のパワー・エレクトロニクス・テクノロジー（Power Electronics Technology）の『DV/DT Immunity Improved Synchronous Buck Converters』という表題の論文において、スティーブ・マップス（Steve Mappus）がこの問題について記載している。一つの解決策は、一層高いＶｔｈを有するトランジスタを用いることであるが、このようなトランジスタは通常、Ｒｄｓが一層高く、これは一層高い導通損失につながる。スティーブ・マップスはゲート・ドライバ選択についても述べている。ＭＯＳＦＥＴの高速スイッチングを可能にするため、大きなチャージ及びシンク電流をゲート・ドライバが搬送する必要がある。ここで、重要なのはゲート・ドライバの出力のみではなく、ハードスイッチングを可能にするため、ＭＯＳＦＥＴのゲート抵抗及びソース・インダクタンスが最小値に保たれる必要がある。
【０００５】
ハイサイド・トランジスタ及びローサイド・トランジスタのスイッチングのブレーク・ビフォー・メイク遅延時間が充分に長い場合、ロー側のトランジスタスイッチのインテグラルダイオードがフリーホイール電流を導通させる時間期間がある。この遅延時間の終わりに、このダイオードは、スイッチノードの電圧の極性を変えることによって整流され、関連する逆回復電流ピークがスイッチング電力損失を増加させる定格電流を増大させる。如何なる電力損失も電力変換の効率を低減させ、高スイッチング損失はスイッチング周波数の意図的な増加を阻害する。
【０００６】
同期バック・コンバータの貫通の問題は、２００３年４月２５日のフェアチャイルドセミコンダクターのアプリケーション番号ＡＮ−６００３でも扱っている。ここで提案されている解決策は、ハイサイド・スイッチング・トランジスタの立ち上がり時間の低速化の利用である。もちろん、これもハイサイド・スイッチのスイッチング効率を低減させる。
【０００７】
米国特許番号第５，７４４，９９４号は、インテグラルＰＮダイオードの順方向バイアス下でロー側のスイッチング・トランジスタを流れる電流が、インテグラルダイオード及びＦＥＴチャネルで共有されることを記載している。ＭＯＳＦＥＴのＶｔｈが低いほど、一層多くの電流がチャネルを流れ、本体ダイオード「Ｑｒｒ」にストアされる電荷は少なくなる。Ｑｒｒが少なくなるということは、逆回復電流ピークが一層低くなること、及び演算中の電力損失が一層小さくなることを意味する。また、低Ｖｔｈのロー側のスイッチング・トランジスタ・デバイスの設計は、Ｖｇｓ電圧の所定の駆動の値でオン時のＲｄｓを低減させる。これは、その後、ロー側のスイッチの導通損失を低減させ、全コンバータ効率を増加させる。しかし、これは上述のように貫通の問題を悪化させる。
【０００８】
従って、低閾値電圧で、ターンオフ事象の間のミラー効果に起因する意図しない電流フローのない又は低減した、パワーＭＯＳＦＥＴスイッチを実装する必要がある。
【発明の概要】
【０００９】
この問題の解決策として、スイッチの意図しないターンオンの問題の原因である、パワーＭＯＳＦＥＴのゲート及びドレイン端子間の容量性結合を利用することが本発明の全般的な目的である。
【００１０】
この目的及び他の目的及び特徴は、ドレイン、ソース、及びゲートを有するメイン・パワーＭＯＳＦＥＴを含むＭＯＳＦＥＴデバイスによって本発明の一つの側面に従って得られる。プルダウンＭＯＳＦＥＴは、メイン・パワーＭＯＳＦＥＴのゲートに接続されるドレイン、及びメイン・パワーＭＯＳＦＥＴのソースに接続されるソースを有する。プルダウンＭＯＳＦＥＴのゲートはキャパシタの一つの端子に接続され、キャパシタの別の端子は、メイン・パワーＭＯＳＦＥＴのドレインに接続され、それにより、メイン・パワーＭＯＳＦＥＴのターンオフの間、メイン・パワーＭＯＳＦＥＴのドレイン電位のｄｖ／ｄｔが、プルダウンＭＯＳＦＥＴを容量性結合を介してターンオンさせ、ターンオフ中のメイン・パワーＭＯＳＦＥＴのゲートを保持する。
【００１１】
本発明の別の側面は、ハイサイド・スイッチ及びローサイド・スイッチを有するプッシュ・プル段を備えたスイッチングＤＣ−ＤＣコンバータを含み、ローサイド・スイッチは、ドレイン、ソース、及びゲートを有するメイン・パワーＭＯＳＦＥＴを含む。プルダウンＭＯＳＦＥＴは、メイン・パワーＭＯＳＦＥＴのゲートに接続されるドレイン、及びメイン・パワーＭＯＳＦＥＴのソースに接続されるソースを有する。プルダウンＭＯＳＦＥＴのゲートは、キャパシタの一つの端子に接続され、キャパシタの別の端子は、メイン・パワーＭＯＳＦＥＴのドレインに接続され、それにより、メイン・パワーＭＯＳＦＥＴのターンオフの間、メイン・パワーＭＯＳＦＥＴのドレインの信号のｄｖ／ｄｔが、プルダウンＭＯＳＦＥＴを容量性結合を介してターンオンさせ、かつ、メイン・パワーＭＯＳＦＥＴのゲートをソース電位に又はソース電位近辺に保持させ、ターンオフ中のメイン・パワーＭＯＳＦＥＴのターンオンを防ぐ。
【００１２】
本発明の別の側面は、ハイサイドＭＯＳＦＥＴスイッチ及びローサイド・スイッチを交互にオン及びオフすることを含む、スイッチングＤＣ−ＤＣコンバータを動作させる方法によって提供される。ローサイドＭＯＳＦＥＴスイッチをオフにするとき、プルダウンＭＯＳＦＥＴを動作させるため、プルダウンＭＯＳＦＥＴのゲート上のミラー効果電圧を用いてローサイドＭＯＳＦＥＴスイッチのゲートをそのソースに結合することにより、ターンオフ中のローサイドＭＯＳＦＥＴスイッチの導通が低減され又は防止される。
【００１３】
本発明の更に別の側面は、プルダウンＦＥＴを組み込むメイン・パワーＭＯＳＦＥＴを備えたハイサイド・スイッチを含む。プルダウンＭＯＳＦＥＴは、メイン・パワーＭＯＳＦＥＴのゲートに接続されるドレイン、及びメイン・パワーＭＯＳＦＥＴのソースに接続されるソースを有する。プルダウンＭＯＳＦＥＴのゲートは、キャパシタの一つの端子に接続され、キャパシタの別の端子は、メイン・パワーＭＯＳＦＥＴのドレインに接続され、それにより、メイン・パワーＭＯＳＦＥＴのターンオフの間、メイン・パワーＭＯＳＦＥＴのドレインの信号のｄｖ／ｄｔがプルダウンＭＯＳＦＥＴを容量性結合を介してターンオンさせ、メイン・パワーＭＯＳＦＥＴのターンオフの速度を上げる。ハイサイド・スイッチのハード・ターンオフは、このトランジスタに関連するスイッチング損失を低減させる。
【００１４】
例示の実施例を添付の図面を参照して説明する。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明に従って、ローサイド・スイッチの一実施例を示す概略図である。
【００１６】
【図２】図２は、関連する応用例に従って本発明のレイアウトを示す。
【００１７】
【図３】図３は、本発明に従って、スイッチングされたモード電源のスイッチング段を示す。
【００１８】
【図４】図４は、本発明のＰＳＰＩＣＥシミュレーションにおいて得られるＶｄｓ及びＶｇｓ波形を示す。
【図５】図５は、本発明のＰＳＰＩＣＥシミュレーションにおいて得られるＶｄｓ及びＶｇｓ波形を示す。
【図６】図６は、本発明のＰＳＰＩＣＥシミュレーションにおいて得られるＶｄｓ及びＶｇｓ波形を示す。
【００１９】
【図７】図７は、同期バック・コンバータに対して計算された効率を示す。
【００２０】
【図８】図８は、ローサイド・スイッチ及びハイサイド・スイッチ両方のプルダウンＦＥＴの応用例を示す。
【００２１】
【図９】図９は、ゲート・ドライバの低下するシンク電流能力の影響を示す。
【図１０】図１０は、ゲート・ドライバの低下するシンク電流能力の影響を示す。
【図１１】図１１は、ゲート・ドライバの低下するシンク電流能力の影響を示す。
【発明を実施するための形態】
【００２２】
本発明の一実施例を図１に全般的に１００で示す。図示及び説明するようにこの実施例は、同期バック・コンバータのローサイド・スイッチ用であるが、本発明はそれに限定されず、本発明がローサイド・スイッチ及びハイサイド・スイッチの両方において用いられる一実施例を図８に関連して後に説明する。当業者には容易に理解されるように、図１に示す実施例は、任意のスイッチング・パワーＭＯＳＦＥＴで実装され得、特に、任意のスイッチングされるＤＣ／ＤＣコンバータ・トポロジーのプッシュ・プル構成において用いられるＭＯＳＦＥＴで実装され得る。また、容量性結合を用いてプルダウン・トランジスタをターンオンさせる解決策は、電源管理応用例用に設計されたＩＣにおいて用いられる横型パワーＭＯＳＦＥＴに実装することができる。
【００２３】
図１に示すように、メインＦＥＴは、ＮＭＯＳトランジスタであり、ドレイン１０４、ソース１０６、及びゲート１０８を有する。第２のＦＥＴ、プルダウンＦＥＴ１１０が、そのドレインが１１２でトランジスタ１０２のゲートに接続されるように接続される。トランジスタ１１０のソースが、１１６でトランジスタ１０２のソースに接続される。トランジスタ１０２のドレイン１０４とトランジスタ１１０のゲート１１４との間にキャパシタ１１８が接続される。トランジスタ１１０のゲート１１４に抵抗１２０が接続される。抵抗１２０は、１１６でトランジスタ１１０のソースにも接続され、その後、１０６でメインＦＥＴ１０２のソースに接続される。
【００２４】
この実施例において、プルダウンＦＥＴは、メインＮＭＯＳトランジスタ１０２の活性化領域の０．５から４パーセントの範囲の活性領域を有する、ＮＭＯＳトランジスタである。一実施例において、カップリングキャパシタは、プルダウンＭＯＳＦＥＴのＣｇｓの０．５から３パーセントの範囲の値を有し、抵抗１２０は１００から１０キロオームの間の値を有する。任意選択の抵抗１２０が、ＭＯＳＦＥＴ１１０のゲートとソース端子間に取り付けられ、この回路のスタートアップを安定させ、プルダウンＭＯＳＦＥＴのターンオン後のリセット機能を提供する。
【００２５】
メインＭＯＳＦＥＴ１０２の導通の間のオペレーションでは、プルダウンＭＯＳＦＥＴ１１０はオフにされ、役割は果たさない。メインスイッチＭＯＳＦＥＴ１０２のターンオフの間、ターンオフプロセスの間メインスイッチにわたるｄｖ／ｄｔ効果により、カップリングキャパシタが、プルダウンＭＯＳＦＥＴ１１０のゲートをプルアップさせ、トランジスタ１１０をオンにし、これにより、メインＭＯＳＦＥＴ１０２のゲート端子１０８をそのソース電位に保持する。自己駆動プルダウンＭＯＳＦＥＴ１１０は、ターンオフの間メインＭＯＳＦＥＴのスイッチングを加速させ、そのゲート端子１０８での意図しないふらつきを無くすか或いは劇的に低減させる。このように、メインＭＯＳＦＥＴ１０２のゲート１０８の問題を引き起こすミラー効果が、プルダウンＭＯＳＦＥＴ１１０を駆動するために用いられ、この問題を無くすか或いは劇的に低減させる。このため、この問題を引き起こすミラー効果は、この問題の解決策となる。
【００２６】
一実施例において、プルダウンＦＥＴ１１０は、組み込まれて結合されるキャパシタ１１８及び抵抗１２０を備えた小さなダイ上に構築することができる。このダイは、メインスイッチに取り付けることができ、従来のＭＯＳＦＥＴの場合のようにユーザに３端子デバイスを提供する、同一筐体内に配置され得る。しかし、プルダウンＦＥＴ１１０は、デバイス外に供給されてもよく、メインＭＯＳＦＥＴ１０２を含む同一ダイ内に組み込まれてもよい。
【００２７】
すべての構成要素が同一ダイ上に組み込まれることを実現する一つの方法を図２に示す。図２は、関連する問題を扱っている、２０１０年１２月９日に出願された米国出願番号第１２／９６４,５２７号の図６に対応する組み込まれたデバイスの概略を示す。
【００２８】
図２において、このデバイスは全般的に２００で示している。パワーＦＥＴのドレイン端子は２０２で示され、パワーＦＥＴのゲートに取り付けられる、プルダウンＦＥＴのドレイン端子は２０４で示される。組み込まれた抵抗を備えたプルダウンＦＥＴのゲート端子は２０６で示され、パワーＦＥＴのゲート端子は２１０で示される。メイン・パワーＦＥＴのセグメントは２１２で示されており、プルダウンＦＥＴのセグメントは２１４で示されている。
【００２９】
この実施例において、プルダウンＦＥＴは、メインスイッチの活性領域を横切って配置される。プルダウンＦＥＴのセグメントは、メインＦＥＴの個別のセグメントに取り付けられ、ゲートフィンガーを中間で分断している。このレイアウトにより、組み合わされたトランジスタのスイッチング速度に対するゲート抵抗の影響が最小限となる。共通ソース技術において同一基板上にプルダウンＦＥＴ及びメインスイッチＦＥＴを配置することは、それらのソース端子間の実質的にゼロ・インダクタンスを保証する。カップリングキャパシタンスは、絶縁体、及びメインＦＥＴのドレイン領域の上を通る金属層として容易に組み込まれ得る。このレイアウトは、同一ダイ上に両方のデバイスを配置することにより、ミラー効果を利用して、プルダウンＦＥＴゲートを結合し、プルダウンＦＥＴをソース電位に保ち、メインスイッチの貫通をなくす又は劇的に低減させることを促進させる。
【００３０】
本発明の別の実施例を図３に全般的に３００で示す。この回路において、ハイサイド・スイッチＱ１及びローサイド・スイッチＱ２は、同一筐体内に配置されて、パワー・ブロック・モジュール３０２を構築する。ハイサイド・スイッチＱ１（３０８）は、ドレイン３１０、ゲート３１２、及び出力ＶＳＷ３１６に結合されるソース３１４を有する。ローサイド・スイッチＱ２は、メインＭＯＳＦＥＴスイッチ３１８、及びその中に含まれるプルダウンＭＯＳＦＥＴ３２６を有する、モジュール３０４である。このモジュール３０４は、多数のダイを含むモジュールによって、又は図２に示した教示を用いて構築されることにより、図１及び図２に関連して上述したように構築され得る。モジュール３０４は、ソース３１４及び出力３１６に接続されるドレイン３２０を有するトランジスタ３１８を有する。トランジスタ３１８のゲート３２２は、ゲート・ドライバ回路３０６に、及びプルダウンＭＯＳＦＥＴ３２６のドレイン３３０に接続される。ＭＯＳＦＥＴ３２６のソース３３２は、メインＭＯＳＦＥＴスイッチ３１８のソース３３４に接続される。キャパシタ３３６が、プルダウンＭＯＳＦＥＴ３２６のゲート３２８とメインＭＯＳＦＥＴスイッチ３１８のドレイン３２０との間に結合される。任意選択の抵抗３３８が、プルダウンＭＯＳＦＥＴ３２６のゲート３２８とソース３３２との間に接続される。
【００３１】
供給電圧ＶＣＣと接地ＣＧＮＤとの間にゲート・ドライバ回路３０６が結合され、周知の技術にあるように信号をハイサイド・スイッチ及びローサイド・スイッチに提供する。このゲート・ドライバ回路は、端子３４０に結合されるパルス幅変調信号ＰＷＭのソースによってトリガーされる。ゲート・ドライバ３０６は、ハイサイド・スイッチ・トランジスタのゲート３１２及びローサイド・スイッチ・トランジスタのゲート３２２でメインスイッチへの信号を提供する。
【００３２】
同期バック・コンバータ・トポロジーにおいてこのようなモジュールを実装することにより、下記の利点が達成される。ローサイド・スイッチＱ２は、低閾値電圧Ｖｔｈを有するデバイスとして設計され得る。これにより、所定のＶｇｓ駆動電圧に対しパワー・スイッチのオン時のＲｄｓが低減される。次に、この低Ｖｔｈは、インテグラル本体ダイオードのＱｒｒを低減させ、スイッチング損失を低減させる。組み込まれたプルダウン・トランジスタ３２６を有することが、ローサイド・スイッチＱ２のハード・ターンオフに繋がり、そのゲートをソース電位に強く保持する。このことは、スイッチング電力損失を低減させるだけでなく、貫通事象を劇的に低減させるか或いは完全に無くす。これはさらに回路の信頼性も向上させる。オン時のこの改善されたＲｄｓ及びローサイド・スイッチＱ２のスイッチング構成要素は、このコンバータの一層高い効率に繋がる。
【００３３】
これらの利点は、図４〜図７に示すＰＳＰＩＣＥシミュレーションに図示されている。これらのシミュレーションで成された仮定は下記の通りである。ゲート・ドライバに関して：このゲート・ドライバのハイサイド出力段及びローサイド出力段のチャージ及びシンク能力は等しく、５ボルトに等しいＶＣＣに等しいＶｇｓで２．５アンペアを提供すると仮定される。パワー・スイッチに関して：ハイサイド・スイッチの活性領域は３ｍｍ2である。ローサイド・スイッチの活性領域は８ｍｍ2であり、プルダウンＦＥＴの活性領域は０．０８ｍｍ2である。カップリングキャパシタ（図３の３３６）は１５ピコファラドであり、リセット抵抗（図３の３３８）は１キロオームである。これらの種々のグラフにおいて、ハイサイド・スイッチの閾値電圧Ｖｔｈは１．６ボルトであり、ローサイド・スイッチ及びプルダウン・トランジスタＦＥＴの閾値電圧は、１．４、１．１又は０．８ボルトである。印刷回路基板配線を含む、ハイサイド・スイッチ及びローサイド・スイッチのゲート抵抗は２オームであり、ハイサイド・スイッチ及びローサイド・スイッチのゲート・インダクタンスは１．５ナノヘンリーである。パワー・ブロック・モジュールが、電流処理接続用に太いアルミニウム・ワイヤを用い、０．１〜０．３ナノヘンリーの小さなパッケージ・インダクタンスが存在するようにすると仮定する。入力電圧は１２ボルトであるように選択し、出力電圧１．２ボルトであるように選択した。スイッチング周波数は１ＭＨｚに選択し、出力インダクタンスＬｏは０．３マイクロヘンリーに等しくした。ＤＣＲ＿Ｌｏは１ミリオームに等しく、ローサイド及びハイサイド・スイッチ・パルス幅変調の間の遅延時間は１５ｎｓである。
【００３４】
図４及び図５において、グラフ４００、５００は、プルダウンＦＥＴのない従来のスイッチが用いられた、参照例のローサイド・スイッチのＶｄｓ４０２、５０２、及びＶｇｓ４０４、５０４波形を示す。図４において、ローサイド・スイッチでのシミュレーション結果は、１．４ボルトの高閾値電圧において、貫通が生じておらず、スイッチノードのリンギングが非常に高いことを示している。図５において、０．８ボルトの低閾値電圧を有するローサイド・スイッチでは、著しい貫通が生じ、リンギングを著しく抑制していることを示している。電圧リンギングのこの抑制は良いことのように思われるが、これは、貫通の間の非常に高い電力損失に相関しており、コンバータの効率が低くなる。また、貫通はコンバータの信頼性も低減させる。
【００３５】
図６は、ローサイド・スイッチが０．８ボルトの低閾値を有し、組み込まれたプルダウンＦＥＴを有する場合の、シミュレーション結果を全般的に６００で示す。ローサイド・スイッチ用の、電圧Ｖｄｓを６０２として示し、電圧Ｖｇｓを６０４として示す。グラフ６０６は、プルダウンＦＥＴのゲートとそのソース端子との間の電圧である。図４と比較すると、この低閾値電圧が、メインＭＯＳＦＥＴ内の電流へのチャネル寄与を増加させ、同期整流器として動作する。インテグラル本体ダイオードの導通及びＱｒｒは小さく、コンバータの効率を高める。図６において、ハイサイド・スイッチがオンになると直ぐ、高ｄｖ／ｄｔをローサイド・スイッチにわたって誘導し、プルダウンＦＥＴがオンになり、整流の残りの部分を加速させることがわかる。ハイサイド・スイッチのターンオンの開始時にハイサイド・スイッチ及びローサイド・スイッチを介する小さなクロスカレントのため、スイッチノードのリンギングはわずかに低減する。この電流は、そのＱファクタを低下させるＬＣ内在回路の漏れに対応する。
【００３６】
調査に用いた異なる場合でのコンバータの効率を、負荷電流の要素として、図７に全般的に７００で示す。ライン７０２、７０４、及び７０６は、プルダウンＦＥＴの支援がないローサイド・スイッチに対して、それぞれ、０．８ボルト、１．１ボルト、及び１．４ボルトの３つの異なる電圧閾値で計算した効率を示す。１．１ボルトの中間閾値電圧（グラフ７０４）は、ローサイド・スイッチのオン時の低減されたＲｄｓのため、重い負荷で幾らかの効率の利点を示す。この場合、ローサイド・スイッチはちょうど貫通の開始で動作するため、軽い負荷では著しい不利益はない。これに対し、閾値電圧が０．８ボルトまで下がると（グラフ７０２）、強い貫通事象が劇的に誘導され、中間の及び軽い負荷状態でコンバータの効率を低下させる。
【００３７】
ローサイド・スイッチが組み込まれたプルダウンＦＥＴを有する場合の、３つの曲線７０８、７１０、及び７１２は、全てそれぞれ従来の場合に比べ効率の点で幾らかな利点を示す。これは、ローサイド・スイッチの一層ハードなターンオフによって生じる一層低いスイッチング損失に起因する。また、０．８ボルトの最も低い閾値電圧（グラフ７０８）の場合でも、貫通事象の形跡はない。低閾値電圧及び軽い負荷状態での効率の若干の小さな低下は、スイッチングの間ローサイド・メインＭＯＳＦＥＴスイッチのチャネルを介する漏れ電流に起因する。
【００３８】
図８は、パワー・ブロック・モジュール内のローサイド・スイッチ及びハイサイド・スイッチ両方に対してプルダウンＦＥＴが組み込まれる、本発明の更なる実施例を図示する。この実施例は、プルダウンＦＥＴがハイサイド・スイッチ用にも含まれることを除けば、図３の実施例に類似する。従って、図３の参照符号と同様の参照符号が用いられている。
【００３９】
図８は、それぞれメインスイッチング・トランジスタ８０８、８１８、及びそれぞれＦＥＴプルダウン・トランジスタ８５０、８２６を含む、モジュール８０３及び８０５を含むモジュール８０２を示す。メインスイッチングＭＯＳＦＥＴトランジスタ８０８は、電圧ＶＩＮ８１０のソースに結合されるドレイン８６２、及びモジュール８０３とび８０５の間のノード８１４に結合されるソースを有する。ノード８１４は、出力端子ＶＳＷ８１６に結合される。メインスイッチＭＯＳＦＥＴ８０８のゲート８１２は、当業界で既知であるゲート・ドライバ回路８０６に接続される。ゲート・ドライバ回路が、ハイサイド・スイッチＱ１及びローサイド・スイッチＱ２に駆動信号を提供する。メインスイッチＭＯＳＦＥＴ８０８のゲート８１２は更に、プルダウンＦＥＴ８５０のドレイン８５２に接続され、プルダウンＦＥＴ８５０は、８１４でトランジスタ８０８のソースに接続されるソース８５４を有する。メインスイッチＭＯＳＦＥＴ８０８のドレイン８６２とプルダウンＦＥＴ８５０のゲート８５６との間にキャパシタ８５８が接続される。プルダウンＦＥＴ８５０のゲート８５６は更に、リセット抵抗８６０を介してプルダウンＦＥＴ８５０のソース８５４にも結合され、これはその後、ノード８１４に結合される。
【００４０】
ローサイド・スイッチＱ２は、ノード８１４に及びそのため出力８１６に接続されるドレイン８２０を備えた、メインスイッチＭＯＳＦＥＴ８１８を有する。ゲート８２２は、ゲート・ドライバ８０６に接続されて、当業界で既知のようにゲート駆動信号を受信する。メインスイッチＭＯＳＦＥＴ８１８のソース８２４は、端子８３４で接地に接続される。ＦＥＴプルダウン・トランジスタ８２６は、メインスイッチＭＯＳＦＥＴ８１８のゲート８２２に接続されるドレイン８３０を有する。プルダウンＦＥＴ８２６のゲート８２８は、キャパシタ８３６を介してメインスイッチＭＯＳＦＥＴ８１８のドレイン８２０に結合される。プルダウンＦＥＴ８２６のゲート８２８は更に、リセット抵抗８３８を介してプルダウンＦＥＴ８２６のソース、及びメインスイッチＭＯＳＦＥＴ８１８のソース８２４にも結合される。
【００４１】
ゲート・ドライバ８０６は、供給電圧ＶＣＣ及び接地ＶＣＧＮＤに接続され、端子８４０でＰＷＭ（パルス幅変調）信号を受信する。ゲート・ドライバ回路は、当業界で既知のようにハイサイド・スイッチ及びローサイド・スイッチに対しスイッチング波形を生成し、そのため、ここで詳細に説明する必要はない。ハイサイド・メインＭＯＳＦＥＴスイッチ用にプルダウンＦＥＴを有する利点は、それがハイサイド・メインスイッチのシャープなターンオフを提供し、それがスイッチング損失を低減させることである。これにより、低閾値Ｖｔｈのトランジスタを利用することができ、デューティ・サイクルの立ち下がりエッジでのハイサイド・メインＭＯＳＦＥＴスイッチとローサイド・メインＭＯＳＦＥＴスイッチのオペレーション間の休止（dead）時間を低減させ得る。
【００４２】
図９〜図１１は、ゲート・ドライバの低下するシンク電流能力の影響を、全般的に９００、１０００、及び１１００で図示する。すべての場合において、チャージ及びシンクＭＯＳＦＥＴの両方のチャージ電流能力は、２．５アンペアで一定に保たれ、出力ドライバ段のシンクＭＯＳＦＥＴのサイズはハイサイド・ドライバ及びローサイド・ドライバに対し等しく保たれる。図６と同様に、それぞれ、グラフ９０２及び１００２はメインスイッチＭＯＳＦＥＴのＶｄｓを表し、９０４及び１００４はメインスイッチＭＯＳＦＥＴのＶｇｓを表し、９０６及び１００６はプルダウンＦＥＴのＶｇｓを表す。
【００４３】
図９及び図１０は、２．５アンペアから１アンペアまで低下するシンク電流能力の影響を示す。ローサイド・スイッチの低下するＶｇｓ電圧は一層遅くなり、ハイサイド・スイッチのターンオンの開始時に充分なローサイド・スイッチＦＥＴ導通を提供する。このため、本体ダイオード導通及び相互関連するＱｒｒ効果はなくなる。これにより、図１１にグラフ１１００で図示するようにコンバータの一層高い効率となる。しかし、シンク電流能力が１アンペアを下回る場合、ローサイド・スイッチのＶｇｓは、ハイサイド・スイッチのターンオンで過度に高いままであり、過剰なクロスカレントが生じる。その結果、コンバータの効率は非常に高速に低下し、シンク電流能力を更に低下させる。
【００４４】
本発明は、例えば、米国特許番号第７,２８２,７６５号の教示を参照して有利に製造することができる。
【００４５】
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した特徴又は工程の一つ又はそれ以上の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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