(57)【要約】【課題】  短チャネル効果を低減する、薄いＢＯＸ金属バックゲート型極薄ＳＯＩデバイスを提供する。【解決手段】  ２０ｎｍより薄いシリコン層を備えたシリコン・オン・インシュレータ（ＳＯＩ）構造体を用いて、極薄シリコン・オン・インシュレータ（ＥＴＳＯＩ）半導体デバイスを形成する。ＥＴＳＯＩデバイスは、金属酸化を防ぐために、薄い窒化物層１０２、１０４によって密閉された薄いタングステン・バックゲート１０３を用いて製造され、タングステン・バックゲート１０３は、その低い抵抗率によって特徴付けられる。構造体は、高ｋ金属ゲート１３２とその上に重ね合わされたタングステン領域１３３とによって形成されたゲート・スタック１３１、１３２、１３３を有する少なくとも１つのＦＥＴをさらに含み、ゲート・スタックのフットプリントは、薄いＳＯＩ層１００をチャネルとして利用する。このようにして形成されたＳＯＩ構造体は、薄いＳＯＩの厚さ及びその中のドーパントによるＶｔのばらつきを制御する。薄いＢＯＸと併用されたＥＴＳＯＩ高ｋ金属バックゲート完全空乏型デバイスは、優れた短チャネル制御をもたらし、ドレイン誘起バイアス及びサブスレッショルド・スイングを大幅に低下させる。この構造体は、熱処理の間、特にＳＴＩ及びコンタクト形成の間において、タングステン膜を有するウェハの安定性の証拠を裏付けるものである。【選択図】      図７
2013522908.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板１０６上の第１の埋め込み酸化物（ＢＯＸ）層１０５、及び、前記ＢＯＸの上において薄い窒化物の上層１０２及び下層１０４によって囲まれたバックゲート金属層１０３と、
前記上層の薄い窒化物の上の薄い第２のＢＯＸ１０１、及び、その上に重ね合わされた薄いＳＯＩ層１００であって、前記第２のＢＯＸ層、前記上層の薄い窒化物及び前記薄いＳＯＩ層は、スペーサ１５０に隣接する、前記薄い第２のＢＯＸ１０１及び前記薄いＳＯＩ層１００と、
前記薄いＳＯＩ層の上のゲート・スタック１３１、１３２、１３３を有するＦＥＴであって、前記ゲート・スタックは誘電体層１３１を前記ゲート・スタックのフットプリントにおいて含んで前記薄いＳＯＩ層にリセス・チャネルを前記ＦＥＴに提供させる、ＦＥＴと、
を含む半導体デバイス。
【請求項２】
前記ゲート・スタックは、前記ＥＴＳＯＩ層の上面の上に重ね合わされた高ｋ酸化物層１３１と、それに続く前記高ｋ酸化物層の上の高ｋ金属ゲート（ＭＧＨＫ）１３２と、前記ＭＧＨＫ層の上方に位置決めされた金属領域１３３とをさらに含む、請求項１に記載の半導体デバイス。
【請求項３】
前記高ｋ酸化物層は、酸化物、窒化物、酸窒化物又はそれらの多層スタックを含む物質で作られる、請求項２に記載の半導体デバイス。
【請求項４】
前記金属領域はタングステンで作られる、請求項２に記載の半導体デバイス。
【請求項５】
前記ゲート・スタックの垂直な側壁に付加された少なくとも１つのスペーサをさらに含む、請求項１に記載の半導体デバイス。
【請求項６】
前記ゲート・スタックの側壁スペーサから、前記上層の薄い窒化物、前記薄い第２のＢＯＸ層及び前記薄いＳＯＩ層を分離する前記スペーサまで延びる隆起したソース及びドレイン（ＲＳＤ）を、前記薄いＥＴＳＯＩの上にさらに含む、請求項５に記載の半導体デバイス。
【請求項７】
前記バックゲート層に電圧を印加して短チャネル効果（ＳＣＥ）が低減された、請求項１に記載の半導体デバイス。
【請求項８】
制御閾値電圧（Ｖｔ）のばらつきが、前記薄いＳＯＩの厚さ及びドーパントによって生じる、請求項１に記載の半導体デバイス。
【請求項９】
前記分離スペーサは、前記ＲＳＤと前記バックゲート金属との間を分離する、請求項６に記載の半導体デバイス。
【請求項１０】
コンタクト・トレンチが、前記バックゲート層のための蒸着金属で充填された、請求項１に記載の半導体デバイス。
【請求項１１】
高ｋ誘電体物質が、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、それらのケイ酸塩及びそれらの合金を含む、請求項１に記載の半導体デバイス。
【請求項１２】
浅いトレンチ分離（ＳＴＩ）によって互いに絶縁された、密閉されたバックゲート層を含む少なくとも一対のｎＦＥＴデバイス及びｐＦＥＴデバイスをさらに含む、請求項１に記載の半導体デバイス。
【請求項１３】
囲んでいる前記分離スペーサによって密閉されているＢＯＸ層上に重ね合わされた前記ＥＴＳＯＩ層は、６ｎｍから８ｎｍの範囲の厚さを有する、請求項１に記載の半導体デバイス。
【請求項１４】
半導体デバイスを形成する方法であって、
ａ）第１の埋め込み酸化物（ＢＯＸ）層１０５を有するシリコン基板１０６と、前記ＢＯＸ上において薄い窒化物の上層１０２及び下層１０４によって囲まれたバックゲート金属層１０３とを準備することと、
ｂ）前記上層の薄い窒化物の上の薄い第２のＢＯＸ１０１層と、その上に重ね合わされた薄いＳＯＩ層とを形成することであって、前記第２のＢＯＸ層、前記上層の薄い窒化物及び前記薄いＳＯＩ層は、スペーサ１５０に隣接する、形成することと、
ｃ）前記薄いＳＯＩ層の上にゲート・スタック１３１、１３２、１３３を有するＦＥＴを形成することであって、前記ゲート・スタックは誘電体層１３１を前記ゲート・スタックのフットプリントにおいて含んで前記薄いＳＯＩ層にリセス・チャネルを前記ＦＥＴに提供させる、ＦＥＴを形成することと
を含む方法。
【請求項１５】
４０ｎｍから９０ｎｍの範囲の長さと、５ｎｍから２０ｎｍの範囲の厚さとを有する、請求項１４に記載の方法。
【請求項１６】
前記ゲート・スタックの側壁スペーサから、前記上層の薄い窒化物、前記薄い第２のＢＯＸ層及び前記薄いＳＯＩ層を分離する前記スペーサまで延びる隆起したソース及び隆起したドレインを、前記薄いＥＴＳＯＩ上に形成することをさらに含む、請求項１４に記載の方法。
【請求項１７】
前記ＦＥＴを前記薄いＳＯＩ層上に形成することは、前記ＥＴＳＯＩ層の上面の上に重ね合わされた高ｋ酸化物層と、それに続く前記高ｋ酸化物層の上の高ｋ金属ゲート（ＭＧＨＫ）と、前記ＭＧＨＫ層の上方に位置決めされた金属領域とを有するゲート・スタックを形成することを含む、請求項１４に記載の方法。
【請求項１８】
前記薄いＳＯＩ層の上に作られたｐＦＥＴデバイスとＮＦＥＴデバイスとの間に分離バリアを提供するために、浅いトレンチ分離（ＳＴＩ）をさらに形成する、請求項１４に記載の方法。
【請求項１９】
前記ＢＯＸ及び分離層として用いられる窒化シリコンまでトレンチを開くために反応性イオン・エッチング（ＲＩＥ）を行うことであって、前記トレンチは酸化物で充填される、反応性イオン・エッチング（ＲＩＥ）を行うことをさらに含む、請求項１４に記載の方法。
【請求項２０】
前記ソース及びドレインの活性領域のそれぞれに隆起したソース及び隆起したドレイン（ＲＳＤ）を有する一対の極薄ＳＯＩのｐＦＥＴ及びｎＦＥＴを形成することをさらに含む、請求項１４に記載の方法。
【請求項２１】
ＲＩＥ工程を行って、前記バックゲート金属に接触するようにコンタクト・トレンチを形成することと、それに続いて前記ＲＳＤと前記バックゲート金属との間を分離するスペーサを形成することと、前記コンタクト・トレンチをバックゲート金属コンタクトのための蒸着金属で充填することとをさらに含む、請求項１４に記載の方法。
【請求項２２】
前記薄いＳＯＩ層は、６から８ｎｍまでの範囲の厚さを有し、１０ｎｍまでの範囲の厚さの薄い二酸化シリコン上に形成されており、５から１０ｎｍまでの範囲の厚さの前記極薄窒化シリコンと、それに続いて１０から２０ｎｍまでの範囲の厚さを有する前記バックゲート金属層と、二酸化シリコンで作られた、前記シリコン基板上において約１４５ｎｍのオーダーの厚さを有する前記厚いＢＯＸの上に、５から１０ｎｍまでの範囲の厚さの前記極薄窒化シリコンの堆積とを形成することを含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスに関し、より具体的には、金属バックゲート制御を用いることによって短チャネル効果を低減する、薄いＢＯＸバックゲート型極薄シリコン・オン・インシュレータ（ＥＴＳＯＩ）ＣＭＯＳデバイスに関する。
【背景技術】
【０００２】
種々の集積回路コンポーネントの寸法を縮小すると、電界効果トランジスタ（ＦＥＴ）のようなトランジスタは、性能及び電力消費がいずれも劇的に改善する。これらの改善は、主として、トランジスタ内に用いられるコンポーネントの寸法の減少に起因するものであり、一般には、静電容量及び抵抗の減少並びにトランジスタからのスループット電流の増加につながる。それにもかかわらず、デバイスの寸法におけるこの種の「古典的な」スケーリングによってもたらされる性能の向上は、最近は問題に直面しており、スケーリングが度を超したときには、デバイスの寸法が減少し続けることに関連して避けられない漏れ電流及びばらつきの増大といった課題が生じる場合もある。金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなプレーナ・トランジスタは、高密度集積回路における使用に特に適している。ＭＯＳＦＥＴ及び他のデバイスのサイズが小さくなるのにつれて、デバイスのソース／ドレイン領域、チャネル領域及びゲート電極の寸法も小さくなる。
【０００３】
短いチャネル長の非常に小さなプレーナ・トランジスタの設計には、非常に浅いソース／ドレイン接合を提供することが必要になる。注入されたドーパントのチャネル内への横方向拡散は、漏れ電流及び不十分なブレークダウン性能につながる不都合な要因となるので、このような拡散を回避するために、浅い接合が必要である。短チャネル・デバイスにおいて許容できる性能のためには、一般に、約３０ｎｍから１００ｎｍまでの厚さの浅いソース／ドレイン接合が必要とされる。シリコン・オン・インシュレータ（ＳＯＩ）技術は、高速で浅い接合のデバイスの形成を可能にする。さらに、ＳＯＩデバイスは、寄生接合容量を減らすことによって性能を向上させる。
【０００４】
ＳＯＩ基板においては、酸化シリコンで作られた埋め込み酸化物（ＢＯＸ）の膜が、単結晶シリコン上に形成され、その上に、単結晶シリコン薄膜が形成される。このようなＳＯＩ基板を製造する種々の方法が知られており、その１つは、酸素を単結晶シリコン基板にイオン注入してＢＯＸ膜を形成する、酸素注入による分離（ＳＩＭＯＸ）である。ＳＯＩ基板を形成する別の方法は、酸化シリコンの表面層をもつ２つの半導体基板を酸化シリコンの表面で一緒に結合して、２つの半導体基板の間にＢＯＸ層を形成する、ウェハ・ボンディングである。
【０００５】
浅い接合のトランジスタは、浅いトレンチ分離（ＳＴＩ）技術を用いて、デバイスと回路とを分離する。ＳＴＩプロセスは、熱酸化、窒化シリコンの化学気相堆積（ＣＶＤ）、窒化シリコンのウェット・エッチング、反応性イオン・エッチング（ＲＩＥ）、高密度プラズマ（ＨＤＰ）酸化シリコン堆積、湿式洗浄、化学機械研磨（ＣＭＰ）及びフォトリソグラフィといった多数の処理ステップ及び装置を必要とするため、ＳＴＩ技術は、製造コストを著しく増大させる。ウェハの均一性及び歩留まりも、ＳＴＩ処理に必要とされる付加的な処理ステップを考慮すると、懸案事項である。
【０００６】
ＣＭＯＳデバイスのスケーリングは、パラメータの数を、無視できる領域から重要な回路設計要因になるまでに推し進めた。重要なデバイス・パラメータの１つは、短チャネル制御及び極薄シリコン・オン・インシュレータ（ＥＴＳＯＩ）であり、いずれも、この目的のために設計されるトランジスタの新しいクラスになりつつある。電荷キャリアが完全に空乏化された（即ち、３００Ｋでチャネル内に存在する電荷キャリアの濃度が１０３原子／ｃｍ３又はそれより小さいオーダーの）トランジスタ・デバイスであるＥＴＳＯＩは、動作中に大部分のキャリアが完全に空乏化される（ＦＤ）超薄シリコン・チャネルを用いる。トランジスタのこのクラスの課題は、そのＶｔのばらつき及び高い外部抵抗（Ｒｅｘｔ）である。
【０００７】
ＦＤＳＯＩトランジスタの閾値電圧Ｖｔは、チャネル・ドーパントの第一の指数のオーダーの関数として変動し、この変動はまた、従来のＰＤＳＯＩデバイスの場合の０．４のオーダーよりむしろチャネル・シリコンの厚さの原子的なばらつきに起因する。これは、部分空乏型（ＰＤ）ＦＥＴにおける補償係数のためであり、補償係数は、ドーピングを用いて空乏層の深さの変化を捕らえるものであり、完全空乏型デバイスには存在しない。結果として、Ｖｔは、ランダムなドーピング変動のようなドーピングのばらつきによって、より強く変動する。
【０００８】
さらに、全く新しい要因、即ち、本体の厚さのばらつきが導入される。ＥＴＳＯＩデバイスは完全に空乏化されるため、本体の厚さの変化は、本体の電荷の変化をもたらし、それが、ガウスの法則によって、チャネル電位を変化させ、閾値電圧を変える。
【０００９】
短チャネル効果（ＳＣＥ）を低減することを意図した多くの先進的なトランジスタ構造体は、ドレイン誘起バイアス低下（ＤＩＢＬ）とサブスレッショルド・スイングとを含む。トランジスタが小さくなるにつれて、ＳＣＥが支配的要因になることが示されている。従って、ＵＴＳＯＩ、ＥＴＳＯＩのバックゲート及び二重ゲートのような構造体は、動作中に大部分のキャリアが完全に空乏化される非常に薄いシリコン・チャネルを採用しており、ＳＣＥに対して優れた制御を提供する。Ｖｔは、バックゲート電位によって設定することができるので、バックゲート型デバイスは、ランダムなドーピング変動の軽減が期待でき、チャネル・ドーピングへの依存を低下させる。
【００１０】
トランジスタの寸法がさらに小さくなるにつれて、従来のバルク・シリコンＭＯＳＦＥＴのゲート長を縮小する能力は、ＳＣＥに起因して低下する。単一ゲートの完全空乏型セミコンダクタ・オン・インシュレータ（ＦＤＳＯＩ）技術は、ＳＣＥを低減し、不要な寄生容量を減少させるための１つの解決法として確立されてきた。しかしながら、単一ゲート型ＦＤＳＯＩ技術は、完全空乏化を達成するために、絶縁体上の薄いシリコン膜の厳しい厚さ要件と均一性の制御とが必要とされる場合がある。さらに、上述のドレイン誘起仮想基板バイアス（ＤＩＶＳＢ）効果は、単一ゲート型ＦＤＳＯＩ技術についての別の課題である。対照的に、二重ゲート型ＦＤＳＯＩ技術は、絶縁体上の半導体の厚さに関してそれほど厳しくない要件を必要とするだけでよく、ドレイン誘起仮想基板バイアス（ＤＩＶＳＢ）効果を低減することができ、より良好なＳＣＥ制御及び高い相互コンダクタンスを維持することができる。
【００１１】
例示を目的として図１を参照すると、基板１０６上の埋め込み酸化物層１０５と、埋め込み酸化物層上のＥＴＳＯＩ層１００と、ＥＴＳＯＩ層上のゲート・スタックとを含む、従来技術による極薄ＳＯＩデバイスが示される。ゲート・スタックは、ＥＴＳＯＩ層の上に高ｋ酸化物層１３１を含み、続いて、高ｋ酸化物層の上に重ね合わされた高ｋ金属ゲート（ＭＧＨＫ）１３２を含む。金属領域１３３が、ＭＧＨＫ層の上に位置決めされる。隆起したソース／ドレイン領域（ＲＳＤ）１３０の各々が、スペーサ１５０に隣接してＥＴＳＯＩ層の上に配置される。
【００１２】
第１の態様において、本発明の実施形態は、隆起したソース／ドレイン領域（ＲＳＤ）１３０がスペーサ１５０に隣接してＥＴＳＯＩ層上に配置された、新規なバックゲート・タングステンを説明する。
【００１３】
厚い埋め込み酸化物ＢＯＸ１０５を備えた従来のＥＴＳＯＩデバイスは、短チャネル効果（ＳＣＥ）を約２０から４０％しか改善することがでないということが実験的に証明されている。ＨＫＭＧゲート・スタックの寸法のスケーリングをさらに進めるにつれて、より良好なＳＣＥ制御が必要となる。
【００１４】
ＥＴＳＯＩ層１００の厚さは、６ｎｍから２０ｎｍまでの範囲である。極薄ＳＯＩ層１００が原因で、活性ＳＤ領域及び拡張領域は、ドーパント注入及び活性化アニーリングが困難になる。注入を行うことはできるが、シリコン再結晶化の不足により、一部のドーパントのみが活性化される。両方の活性領域からのシート抵抗が大幅に増大するため、その静電性能は大幅に低下する。隆起したソース／ドレイン（ＲＳＤ）１３０の採用を利用して、この問題を部分的に軽減することはできるが、それは、性能低下についての支配的要因として残る拡張抵抗である。インサイチュ・ドーピングＲＳＤは、ＥＴＳＯＩデバイスについて用いられる別の技術であり、そこに高いＲＴＡ（急速熱アニーリング）温度を取り入れて、抵抗率を減少させ、ＨＫＭＧスタックの下のドーパントを駆動する。良好なＶｔ制御のためのハロー注入は適用することができないため、高いＶｔ及びデバイスの突き抜け現象が生じる。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述の考察を鑑みると、チャネル・ドーパント及びシリコン本体の厚さに起因するＶｔばらつきの制御を向上させるために、単一ゲート型デバイス又は結合二重ゲート型デバイスにおいては利用できないオンデマンドのＶｔ調節を可能にする、隔離されたバックゲートを有するＥＴＳＯＩデバイスの必要性がある。
【課題を解決するための手段】
【００１６】
第１の態様において、本発明は、小型トランジスタの性能を向上させ、オンデマンドのＶｔ調節を可能にするために、ＳＣＥ問題を解決する新規なバックゲート・トランジスタを説明する。
【００１７】
別の態様において、本発明の実施形態は、薄い酸化物及び窒化物の絶縁体を含む薄い絶縁体を備えたＥＴＳＯＩ半導体デバイスを説明する。実施形態は、バックゲートとして用いられるタングステンの層又は膜の上に薄い酸化物及び窒化物の絶縁体を備えた極薄ＳＯＩ半導体デバイスを説明する。温度が６００℃を上回り、酸素が存在するときに、酸化タングステンの形成が予想されることを考慮すると、タングステンの使用は特に関係がある。タングステン膜を封じ込めて保護する本発明の基本的な構造によって、上述の酸化タングステンの形成が避けられる。
【００１８】
さらに別の態様において、本発明の実施形態は、ＥＴＳＯＩ高ｋ金属ゲート（ＭＧＨＫ）の完全空乏型ＳＯＩデバイス（ＦＤＳＯＩ）を提供するものであり、ここでは、タングステン・バックゲートは、製造中の金属酸化を防ぐ抵抗率の低い薄膜窒化物によって密封される。ＥＴＳＯＩ及び超薄ＢＯＸは、優れた短チャネル制御を示す半導体構造体を提供し、ドレイン誘起バイアス低下（ＤＩＢＬ）及びサブスレッショルド・スイングを大幅に改善する。半導体構造体は、ＳＴＩによって隔離され、独立してバイアスをかけることができる、バックゲート金属をもつｎＦＥＴ及びｐＦＥＴを含む。
【００１９】
さらに別の態様において、本発明の実施形態は、薄いＢＯＸ金属バックゲート型極薄ＳＯＩデバイスを形成する方法を提供するものであり、この方法は、薄い二酸化シリコン層上の６から８ｎｍまでの範囲、好ましくは１０ｎｍまでの範囲である極薄ＳＯＩの基板と、好ましくは５から１０ｎｍまでの範囲である極薄窒化シリコン層と、それに続いて１０から２０ｎｍまでの範囲の厚さのタングステン層と、それに続いて、好ましくは二酸化シリコンで作られた１３０ｎｍから２００ｎｍまでの範囲の深さを有する厚いＢＯＸ上に、５から１０ｎｍまでの間の極薄窒化シリコンの堆積とを、シリコン基板上に設けることを含む。浅いトレンチ分離（ＳＴＩ）は、ｐＦＥＴデバイスとｎＦＥＴデバイスとの間に分離バリアを提供する。反応性イオン・エッチング（ＲＩＥ）を利用してＢＯＸまでトレンチが開かれ、窒化シリコンが分離を行う。次いで、トレンチは酸化物で充填される。ＥＴＳＯＩデバイスのｐＦＥＴ及びｎＦＥＴはいずれも、隆起したソース及びドレイン（ＲＳＤ）をＳＤ活性領域に備えるように製造される。トレンチは、バックゲート金属に接触するように、ＲＩＥによって開かれる。ＲＳＤとバックゲート金属との間を分離するために、スペーサが形成される。コンタクト・トレンチは、ＢＧ（バックゲート）コンタクトのための蒸着金属で充填することができる。
【００２０】
さらに別の態様において、本発明の実施形態は、極薄シリコン・オン・インシュレータ（ＥＴＳＯＩ）デバイスを提供するものであり、このデバイスは、シリコン基板上の第１の埋め込み酸化物（ＢＯＸ）層、及び、このＢＯＸ上において薄い窒化物の上層及び下層によって囲まれたバックゲート金属と、薄い窒化物の上層の上の薄い第２のＢＯＸ、及び、その上に重ね合わされた薄いＳＯＩ層であって、第２のＢＯＸ層、薄い窒化物の上層及び薄いＳＯＩ層はスペーサに隣接している、薄い第２のＢＯＸ及び薄いＳＯＩ層と、薄いＳＯＩ層の上のゲート・スタックを有するＦＥＴであって、ゲート・スタックは誘電体層をゲート・スタックのフットプリントにおいて含んで薄いＳＯＩ層にリセス・チャネルをＦＥＴに提供させる、ＦＥＴと、を含む。
【００２１】
本発明の他の目的、特徴及び利点は、以下の詳細な説明から明らかになるであろう。しかしながら、詳細な説明及び具体的な例は、本発明の好ましい実施形態を示すと同時に単なる例示の目的で与えられること、及び、種々の修正は、本発明から逸脱することなく当然に実施できることを、理解されたい。
【図面の簡単な説明】
【００２２】
【図１】従来技術の極薄シリコン・オン・インシュレータ（ＥＴＳＯＩ）トランジスタの側断面図である。
【図２】本発明の実施形態による、金属バックゲート型ＥＴＳＯＩ基板の側断面図である。
【図３】浅いトレンチ分離（ＳＴＩ）を形成する、第１の製造プロセス・ステップ及び対応する構造体を示す。
【図４】高ｋ誘電体及び金属バックゲートが形成される次の製造ステップを示す。
【図５】対応するスペーサ分離を伴うバックゲート・コンタクトが形成される製造ステップを表す。
【図６】バックゲートに接触するように充填金属を堆積させるステップを示す。
【図７】本発明の実施形態による、付随するビア・ホール・コンタクトをもつデバイスを示す最終構造体の側断面図を示す。
【図８】超薄窒化物層及びバックゲート・タングステン層の界面に適用可能な核反応分析によって得られた結果のプロットを示す。
【図９】本発明の構造体のオージェ・プロファイルと、酸化が起こらないことが示されるタングステン及びコバルトのキャッピング層の界面の分析結果とを表すプロットを示す。
【発明を実施するための形態】
【００２３】
本発明の特性と考えられる新規な特徴は、特許請求の範囲に記載される。しかしながら、本発明自体、並びに、本発明の好ましい使用形態、更なる目的及びそれらの利点は、添付の図面と併せて読まれるときに、例示的な実施形態の以下の詳細な説明を参照することによって最もよく理解される。
【００２４】
ここで、本発明が、以下の説明及び本出願に添付する図面を参照することによって、より詳細に説明される。本出願の図面は、単なる例示の目的で提供されるものであり、そのため、図面は、正確な縮尺で描かれていないことに留意されたい。以下の説明において、本発明が完全に理解されるように、特定の構造、コンポーネント及び物質、寸法、処理ステップ並びに技術といった、多くの具体的な詳細が記載される。しかしながら、当業者であれば、これらの具体的な詳細がなくても本発明を実施できることが分かるであろう。他の例においては、周知の構造又は処理ステップは、本発明を曖昧にしないように、詳細には説明されていない。
【００２５】
さらに、層、領域又は基板としての要素が、別の要素「の上に（ｏｎ）」又は「上全体にわたって（ｏｖｅｒ）」存在するものとして言及されるときは、その要素は、他方の要素の上に直接存在することができることも、間に介在する要素が存在してもよいことも、理解されるであろう。対照的に、要素が、別の要素「の上に直接（ｄｉｒｅｃｔｌｙ  ｏｎ）」又は、「上全体にわたって直接（ｄｉｒｅｃｔｌｙ  ｏｖｅｒ）」存在しているものとして言及されるときには、間に介在する要素は存在しない。要素が、別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」又は「結合される（ｃｏｕｐｌｅｄ）」ものとして言及されるときには、その要素は、他の要素に直接的に接続若しくは結合することができることも、間に介在する要素が存在してもよいことも理解されるであろう。対照的に、要素が、別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ）」又は「直接結合される（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ）」ものとして言及されるときには、間に介在する要素は存在しない。
【００２６】
図２から図９は、薄いＢＯＸ金属バックゲート型極薄ＳＯＩデバイスを有する半導体デバイスを形成するために用いられることが好ましい種々の処理ステップを通して、本発明の実施形態の例示的な半導体構造体を示す。
【００２７】
抵抗率が低いことが特徴であるタングステンで作られることが好ましい金属バックゲート（ＢＧ）をもつ、極薄ＳＯＩから成長した選択的なエピタキシャル・シリコンを備えた、極薄シリコン・オン・インシュレータ半導体デバイスが説明され、このデバイスでは、バックゲートは、超薄窒化シリコン層によって保護される。本発明のこの実施形態及び他の実施形態は、金属ＢＧに電圧を印加してフロント・ゲートのＶｔを調整することによって、短チャネル効果（ＳＣＥ）が低減される。薄いＳＯＩの厚さ及びドーパントによって、制御Ｖｔのばらつきが生じる。
【００２８】
図２は、本発明の実施形態において用いることができる初期構造体を示す。初期構造体は、超薄シリコン・オン・インシュレータ（ＳＯＩ）層１００を含むことができ、これは、以下、超薄埋め込み酸化物（ＢＯＸ）層１０１上に重ね合わされた極薄ＳＯＩチャネル又はＥＴＳＯＩとも呼ばれる。薄い埋め込み酸化物１０１の下には、金属バックゲート（ＢＧ）１０３を剥離から保護するために、超薄窒化シリコン１０２が用いられる。第２の超薄埋め込み誘電体である窒化シリコン１０４が、１４０ｎｍから２００ｎｍまでのオーダーの厚さであることが好ましい厚い埋め込み酸化物（ＢＯＸ）１０５からバックゲート金属層１０３を分離して密封するように、堆積される。最後に、シリコン基板１０６が、ハンドリング基板としての役割を果たすために加えられる。
【００２９】
図２に示される半導体基板１０６は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＧａＮ、ＩｎＡｓ、ＩｎＰ及びその他のすべてのＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体を含むがこれらに限定されない、いずれかの半導体物質で作られる。半導体基板１０６は、有機半導体、又はＳｉ／ＳｉＧｅのような層状半導体を含むこともできる。
【００３０】
ＥＴＳＯＩチャネル１００は、約３ｎｍから１０ｎｍまでの厚さを有しており、８ｎｍから１０ｎｍまでの範囲の厚さであることが好ましい薄い埋め込みＢＯＸ１０１の上に作られる。１０ｎｍから２０ｎｍまでの範囲の厚さを有することが好ましい金属バックゲート（ＢＧ）層１０３は、上部の薄い窒化シリコン層１０２と下部の薄い窒化シリコン層１０４との間に密封され、各々の窒化シリコン層は、好ましくは５ｎｍから１０ｎｍまでの範囲の厚さを有し、ＢＧ層を剥離から保護する。
【００３１】
図３を参照すると、初期構造体は、ＥＴＳＯＩチャネル１００から厚い埋め込み酸化物ＢＯＸ１０５に至るまで形成された第１の凹部１０８と、金属ＢＧ１０３とチャネルＥＴＳＯＩ層１００とを隔てる窒化シリコンの分離ライナ１０８と、を含む。酸化物１０７が、凹部を充填して、浅いトレンチ分離（ＳＴＩ）を形成する。
【００３２】
さらに図３を参照すると、７ｎｍ以下の厚さを有することが好ましい超薄窒化シリコン１０２及び１０４の２つの層は、金属バックゲート（ＢＧ）１０３の上下にそれぞれ配置される。本発明の実施形態においては、薄い絶縁シリコン・ライナ１０８は、浅いトレンチ分離（ＳＴＩ）の充填酸化物１０７からＢＧ１０３を隔てており、ＳＴＩは、後のｐＦＥＴデバイスとｎＦＥＴデバイス（図示せず）との間の分離バリアとして機能する。
【００３３】
ここで、少なくとも１つのＭＯＳＦＥＴ半導体デバイスの側断面図を示す図４を参照する。初期デバイスにはゲート・スタックが設けられており、ゲート・スタックは、リセスＥＴＳＯＩチャネル層の上面の上における高ｋ酸化物層１３１と、それに続いて、高ｋ酸化物層の上に重ね合わされた高ｋ金属ゲート（ＭＧＨＫ）１３２とを含む。抵抗率が低いためにタングステン１３３で作られることが好ましい金属領域が、ＭＧＨＫ層の上方に位置決めされる。ゲート・スタックのゲート誘電体は、酸化物、窒化物、酸窒化物、又はそれらの多層スタックを含むことができる。
【００３４】
高ｋ誘電体物質は、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、それらのケイ酸塩及びそれらの合金を含むが、これらに限定されない。
【００３５】
ＭＯＳＦＥＴデバイスは、ゲート・スタックのフットプリントにおけるＥＴＳＯＩチャネル１００内部に配置されたソース領域及びドレイン領域（図示せず）をさらに含む。ゲート・スタックは、種々の物質層の堆積、リソグラフィ及びエッチングによって形成することができる。代替的には、置換ゲート・プロセスを用いて、ゲート・スタックを形成することができる。
【００３６】
ＥＴＳＯＩ層内に配置されるチャネル領域は、ＭＯＳＦＥＴのソース領域とドレイン領域との間において、ゲート・スタックの真下に位置決めされる。次に、少なくとも１つのスペーサ１５０が、ゲート・スタックの側壁に付加される。活性ソース−ドレイン（ＳＤ）領域において、隆起したソース及びドレイン（ＲＳＤ）１３０が、スペーサに隣接して付加される。
【００３７】
図５は、バックゲート（ＢＧ）層の形成を示す概略図である。トレンチが、好ましくは反応性イオン・エッチング（ＲＩＥ）によってエッチングされ、ＢＧ１０３層の上で停止する。次に、約１０から１５ｎｍの厚さの厚いスペーサ１１０が形成されて、ＥＴＳＯＩＦＥＴデバイスと活性ＲＳＤ領域１３０とを分離する。ＢＯＸまでトレンチを開くためにＲＩＥプロセスを延長し、分離層として窒化シリコンを用いる。次に、トレンチは、酸化物の堆積で充填される。ｐＦＥＴ  ＥＴＳＯＩデバイス及びｎＦＥＴ  ＥＴＳＯＩデバイスはいずれも、ＳＤ活性領域内に隆起したソース及びドレイン（ＲＳＤ）１３０を備えて製造されることが有利である。
【００３８】
図６は、選択的なタングステン充填物又は蒸着によって形成される他の何らかの同等な金属を用いることが好ましい、ＢＧトレンチからの金属充填部１２０を示す概略図である。
【００３９】
図７は、剥離を避けるために超薄窒化シリコン層によって保護された金属バックゲート（ＢＧ）と共に、ＳＤ領域内の隆起したソース及び隆起したドレインＲＳＤ１３０を表す、ＥＴＳＯＩデバイスの側面図を示す。次に、コンタクト・トレンチが、ＲＩＥによって開けられ、バックゲート金属に接触する。コンタクト・トレンチは、ＢＧコンタクトのために、蒸着金属で充填されることが好ましい。
【００４０】
これ以降は、従来の製造プロセスを用いて、ＥＴＳＯＩデバイスを含む集積回路の残りの部分を形成することができる。薄いスペーサ構造体によって、ＥＴＳＯＩデバイスが、高ｋ誘電体及び金属ゲート・スタック並びにエピタキシャル隆起ソース／ドレインを一体化できるようになる。このようにして構成された構造体は、ＥＴＳＯＩ高ｋ金属ゲート（ＭＧＨＫ）の完全空乏型ＳＯＩデバイスを提供し、このデバイスにおいては、金属バックゲートは、薄膜窒化物の低い抵抗率によって密閉され、製造中の金属酸化が防止される。ＥＴＳＯＩ及び薄いＢＯＸは、ドレイン誘起バイアス低下及びサブスレッショルド・スイングを大幅に改善する優れた短チャネル制御を伴う半導体構造体を提供する。本発明の実施形態の半導体構造体は、独立してバイアスをかけることができる、ｎＦＥＴ及びｐＦＥＴバックゲート型デバイスを含む。
【００４１】
図８は、金属タングステン層１０３が酸化タングステンの体積膨張によって剥離する酸化から、バックゲート金属タングステン１０３を分離するための、超薄窒化シリコン１０２及び１０４の使用を示す。核反応分析（ＮＲＡ）を用いて、タングステン上に堆積した３つの異なる膜の窒素濃度を確認する。タングステンの表面上の二酸化シリコン及びシリコンはいずれも、少しの窒素濃度も示していない。超薄窒化シリコン９Ａは、窒素濃度が６ｅ１５であり、酸化からの適切な保護を提供する。
【００４２】
図９は、金属タングステン・バックゲートを保護するための超薄窒化シリコン膜の存在を確認するために用いられたオージェ分析を示す。サンプルは、二酸化シリコンの表面上におけるタングステン層上の窒化シリコン膜９Ａからなる。厚さプロファイリングのために、金属コバルト・キャップが窒化シリコンの表面上に堆積されている。オージェ分析は、金属コバルト・キャップとタングステン表面との間に位置する突出した窒素のピークを示しており、ここでは酸素の存在は観測されていない。対照的に、薄い窒化シリコンが意図的に除去されたタングステンと二酸化シリコンとの界面においては、窒素は検出されない。このプロファイリング分析の結果によって、タングステンの表面上に堆積した超薄窒化シリコン９Ａの存在により酸化が防止されているものと結論づけられる。
【００４３】
要約すれば、このように構成された構造体は、短チャネル効果を最小にする。従って、ＳＯＩチャネルの厚さが極めて薄いことが重要である。薄いＳＯＩの厚さがバックゲート層と組み合わされたときに、その２つの組み合わせは、短チャネル効果及びその中のドーパントを効果的に制御する。さらに、薄いＢＯＸと併用されるＥＴＳＯＩ高ｋ金属バックゲート完全空乏型デバイスは、優れた短チャネル制御をもたらすだけでなく、ドレイン誘起バイアス及びサブスレッショルド・スイングを大幅に低減する。
【００４４】
本発明が、その好ましい実施形態と関連して特に示され、説明されたが、当業者であれば、本発明の思想及び範囲から逸脱することなく、形態及び詳細における上述及び他の変更を行うことができることが分かるであろう。従って、本発明は、説明され図示された厳密な形態及び詳細に限定されるものではなく、特許請求の範囲内に含まれることが意図される。
【産業上の利用可能性】
【００４５】
本発明は、様々な種類の電子装置及び電気装置に応用される集積回路チップに組み込まれる高性能半導体電界効果トランジスタ（ＦＥＴ）デバイスの設計及び製造において、産業上利用することができる。
【符号の説明】
【００４６】
１００：極薄シリコン・オン・インシュレータ層（ＥＴＳＯＩ層）
１０１：超薄埋め込み酸化物（ＢＯＸ）層
１０２、１０４：超薄窒化シリコン層
１０３：金属バックゲート（ＢＧ）層
１０５：埋め込み酸化物層
１０６：半導体基板（シリコン基板）
１０７：浅いトレンチ分離
１０８：分離ライナ
１１０、１５０：スペーサ
１２０：金属コンタクト（金属充填部）
１３０：隆起したソース／ドレイン領域（ＲＳＤ）
１３１：高ｋ酸化物層
１３２：高ｋ金属ゲート（ＭＧＨＫ）
１３３：金属領域
１４０：層間誘電体
【図１】
2013522908.tif 000003
【図２】
2013522908.tif 000004
【図３】
2013522908.tif 000005
【図４】
2013522908.tif 000006
【図５】
2013522908.tif 000007
【図６】
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【図７】
2013522908.tif 000009
【図８】
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【図９】
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【手続補正書】
【提出日】平成24年9月18日(2012.9.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板上の第１の埋め込み酸化物（ＢＯＸ）層、及び、前記ＢＯＸ層の上において薄い窒化物の上層及び下層によって囲まれたバックゲート金属層と、
前記上層の薄い窒化物の上の薄い第２のＢＯＸ層、及び、その上に重ね合わされた薄いＳＯＩ層であって、前記第２のＢＯＸ層、前記上層の薄い窒化物及び前記薄いＳＯＩ層は、スペーサに隣接する、前記薄い第２のＢＯＸ層及び前記薄いＳＯＩ層と、
前記薄いＳＯＩ層の上のゲート・スタックを有するＦＥＴであって、前記ゲート・スタックは誘電体層を前記ゲート・スタックのフットプリントにおいて含んで前記薄いＳＯＩ層にリセス・チャネルを前記ＦＥＴに提供させる、ＦＥＴと、
を含む半導体デバイス。
【請求項２】
前記ゲート・スタックは、前記薄いＳＯＩ層の上面の上に重ね合わされた高ｋ酸化物層と、それに続く前記高ｋ酸化物層の上の高ｋ金属ゲート（ＭＧＨＫ）層と、前記ＭＧＨＫ層の上方に位置決めされた金属領域とをさらに含む、請求項１に記載の半導体デバイス。
【請求項３】
前記高ｋ酸化物層は、酸化物、窒化物、酸窒化物又はそれらの多層スタックを含む物質で作られる、請求項２に記載の半導体デバイス。
【請求項４】
前記金属領域はタングステンで作られる、請求項２に記載の半導体デバイス。
【請求項５】
前記ゲート・スタックの垂直な側壁に付加された少なくとも１つのスペーサをさらに含む、請求項１に記載の半導体デバイス。
【請求項６】
前記ゲート・スタックの前記側壁スペーサから、前記上層の薄い窒化物、前記薄い第２のＢＯＸ層及び前記薄いＳＯＩ層を分離する前記スペーサまで延びる隆起したソース及びドレイン（ＲＳＤ）を、前記薄いＳＯＩ層の上にさらに含む、請求項５に記載の半導体デバイス。
【請求項７】
前記バックゲート金属層に電圧を印加して短チャネル効果（ＳＣＥ）が低減された、請求項１に記載の半導体デバイス。
【請求項８】
制御閾値電圧（Ｖｔ）のばらつきが、前記薄いＳＯＩ層の厚さ及びドーパントによって生じる、請求項１に記載の半導体デバイス。
【請求項９】
前記スペーサは、前記ＲＳＤと前記バックゲート金属層との間を分離する、請求項６に記載の半導体デバイス。
【請求項１０】
コンタクト・トレンチが、前記バックゲート金属層のための蒸着金属で充填された、請求項１に記載の半導体デバイス。
【請求項１１】
前記誘電体層が、高ｋ誘電体物質であって、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、それらのケイ酸塩及びそれらの合金を含む、請求項１に記載の半導体デバイス。
【請求項１２】
浅いトレンチ分離（ＳＴＩ）によって互いに絶縁された、密閉されたバックゲート層を含む少なくとも一対のｎＦＥＴデバイス及びｐＦＥＴデバイスをさらに含む、請求項１に記載の半導体デバイス。
【請求項１３】
囲んでいる前記スペーサによって密閉されているＢＯＸ層上に重ね合わされた前記薄いＳＯＩ層は、６ｎｍから８ｎｍの範囲の厚さを有する、請求項１に記載の半導体デバイス。
【請求項１４】
半導体デバイスを形成する方法であって、
ａ）第１の埋め込み酸化物（ＢＯＸ）層を有するシリコン基板と、前記ＢＯＸ層上において薄い窒化物の上層及び下層によって囲まれたバックゲート金属層とを準備することと、
ｂ）前記上層の薄い窒化物の上の薄い第２のＢＯＸ層と、その上に重ね合わされた薄いＳＯＩ層とを形成することであって、前記第２のＢＯＸ層、前記上層の薄い窒化物及び前記薄いＳＯＩ層は、スペーサに隣接する、形成することと、
ｃ）前記薄いＳＯＩ層の上にゲート・スタックを有するＦＥＴを形成することであって、前記ゲート・スタックは誘電体層を前記ゲート・スタックのフットプリントにおいて含んで前記薄いＳＯＩ層にリセス・チャネルを前記ＦＥＴに提供させる、ＦＥＴを形成することと
を含む方法。
【請求項１５】
前記ゲート・スタックの側壁スペーサから、前記上層の薄い窒化物、前記薄い第２のＢＯＸ層及び前記薄いＳＯＩ層を分離する前記スペーサまで延びる隆起したソース及び隆起したドレインを、前記薄いＳＯＩ上に形成することをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記ＦＥＴを前記薄いＳＯＩ層上に形成することは、前記薄いＳＯＩ層の上面の上に重ね合わされた高ｋ酸化物層と、それに続く前記高ｋ酸化物層の上の高ｋ金属ゲート（ＭＧＨＫ）層と、前記ＭＧＨＫ層の上方に位置決めされた金属領域とを有するゲート・スタックを形成することを含む、請求項１４に記載の方法。
【請求項１７】
前記薄いＳＯＩ層の上に作られたｐＦＥＴデバイスとＮＦＥＴデバイスとの間に分離バリアを提供するために、浅いトレンチ分離（ＳＴＩ）をさらに形成する、請求項１４に記載の方法。
【請求項１８】
前記ＢＯＸ層及び分離層として用いられる窒化シリコンまでトレンチを開くために反応性イオン・エッチング（ＲＩＥ）を行うことであって、前記トレンチは酸化物で充填される、反応性イオン・エッチング（ＲＩＥ）を行うことをさらに含む、請求項１４に記載の方法。
【請求項１９】
ソース及びドレインの活性領域のそれぞれに隆起したソース及び隆起したドレイン（ＲＳＤ）を有する一対の極薄ＳＯＩのｐＦＥＴ及びｎＦＥＴを形成することをさらに含む、請求項１４に記載の方法。
【請求項２０】
ＲＩＥ工程を行って、前記バックゲート金属層に接触するようにコンタクト・トレンチを形成することと、それに続いて隆起したソース及び隆起したドレイン（ＲＳＤ）と前記バックゲート金属層との間を分離するスペーサを形成することと、前記コンタクト・トレンチをバックゲート金属コンタクトのための蒸着金属で充填することとをさらに含む、請求項１４に記載の方法。
【請求項２１】
前記薄いＳＯＩ層は、６から８ｎｍまでの範囲の厚さを有し、１０ｎｍまでの範囲の厚さの薄い二酸化シリコン上に形成されており、５から１０ｎｍまでの範囲の厚さの極薄窒化シリコンと、それに続いて１０から２０ｎｍまでの範囲の厚さを有する前記バックゲート金属層と、二酸化シリコンで作られた、前記シリコン基板上において約１４５ｎｍのオーダーの厚さを有する厚いＢＯＸ層の上に、５から１０ｎｍまでの範囲の厚さの前記極薄窒化シリコンの堆積とを形成することを含む、請求項１４に記載の方法。
【国際調査報告】
2013522908.tif 000012
2013522908.tif 000013