(57)【要約】  磁気メモリを提供する方法およびシステムについて記載する。本方法およびシステムは、メモリアレイタイル(MAT)、中間回路要素、グローバルビット線、グローバルワード線、およびグローバル回路要素を提供することを含む。各MATは、磁気記憶セル、ビット線、およびワード線を含む。磁気記憶セルはそれぞれ、少なくとも1つの磁気素子および少なくとも1つの選択デバイスを含む。磁気素子は、磁気素子を通して駆動される書込み電流を使ってプログラム可能である。ビット線およびワード線は、磁気記憶セルに対応する。中間回路要素は、MAT内の読取りおよび書込み動作を制御する。各グローバルビット線は、複数のMATの第1の部分に対応する。各グローバルワード線は、MATの第2の部分に対応する。グローバル回路要素は、読取りおよび書込み動作のために、グローバルビット線の一部およびグローバルワード線の一部を選択し駆動する。
2013504835.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリアレイタイル(MAT)であって、前記複数のMATがそれぞれ、複数の磁気記憶セル、複数のビット線、および複数のワード線を含み、前記複数の磁気記憶セルがそれぞれ、少なくとも1つの磁気素子および少なくとも1つの選択デバイスを含み、前記少なくとも1つの磁気素子が、前記少なくとも1つの磁気素子を通して駆動される少なくとも1つの書込み電流を使ってプログラム可能であり、前記複数のビット線および前記複数のワード線が、前記複数の磁気記憶セルに対応する複数のMATと、
前記複数のMAT内部での読取り動作および書込み動作を制御する中間回路要素と、
複数のグローバルビット線であって、前記複数のMATの第1の部分にそれぞれが対応する複数のグローバルビット線と、
複数のグローバルワード線であって、前記複数のMATの第2の部分にそれぞれが対応する複数のグローバルワード線と、
前記読取り動作および前記書込み動作のために、前記複数のグローバルビット線の一部分および前記複数のグローバルワード線の一部分を選択し駆動するグローバル回路要素とを備える磁気メモリ。
【請求項２】
前記中間回路要素が、
前記複数のMAT内での読取り動作および書込み動作の少なくとも1つを駆動する複数の中間駆動/検知回路要素であって、前記複数の中間ドライバがそれぞれ、前記複数のMATの第3の部分に対応する複数の中間駆動/検知回路要素と、
前記複数のMATのうち、少なくとも1つの選択されたMATおよび前記少なくとも1つの選択されたMAT内の前記記憶セルの少なくとも1つを選択するローカルデコード回路要素とをさらに含む、請求項1に記載の磁気メモリ。
【請求項３】
前記中間回路要素が、
複数の中間読取りドライバであって、前記複数のMATの第3の部分における読取り動作をそれぞれが制御する複数の中間読取りドライバと、
複数の中間書込みドライバであって、前記複数のMATの第4の部分における前記書込み動作をそれぞれが駆動する複数の書込みドライバとをさらに含む、請求項1に記載の磁気メモリ。
【請求項４】
前記中間読取りドライバがそれぞれ、
前記複数のMATの前記部分からの読取り信号を増幅して、増幅された読取り信号を与える少なくとも1つの前置増幅器をさらに含む、請求項3に記載の磁気メモリ。
【請求項５】
前記少なくとも1つの前置増幅器が、
少なくとも1つの電流ミラー前置増幅器をさらに含む、請求項4に記載の磁気メモリ。
【請求項６】
前記グローバル回路要素が、
前記前置増幅器から、増幅された読取り信号を受信し、前記複数のMATの前記部分における前記複数の記憶セルのうち少なくとも1つの、少なくとも1つの状態に対応する出力を与える少なくとも1つのセンス増幅器をさらに含む、請求項4に記載の磁気メモリ。
【請求項７】
前記少なくとも1つのセンス増幅器が、
第1の電流段階と、
前記第1の電流段階に結合された電圧段階とをさらに含む、請求項6に記載の磁気メモリ。
【請求項８】
前記少なくとも1つのセンス増幅器が、
第1の電流段階と、
前記第1の電流段階と結合された第1の電圧段階と、
前記第1の電圧段階と結合された第2の電圧段階とをさらに含む、請求項6に記載の磁気メモリ。
【請求項９】
前記複数の読取りドライバがそれぞれ、
前記MATの前記第3の部分に対応するパスゲートをさらに含む、請求項3に記載の磁気メモリ。
【請求項１０】
前記複数のグローバルワード線が第1の抵抗を有し、前記複数のグローバルビット線が第2の抵抗を有し、前記複数のワード線が第3の抵抗を有し、前記複数のビット線が第4の抵抗を有し、前記第1の抵抗が前記第3の抵抗および前記第4の抵抗未満であり、前記第2の抵抗が前記第3の抵抗および前記第4の抵抗未満である、請求項1に記載の磁気メモリ。
【請求項１１】
前記グローバル回路要素が、
前記複数のMATの前記部分から読取り信号を受信するとともに、前記読取り信号を差分検知方式で処理するように構成された少なくとも1つのセンス増幅器をさらに含む、請求項1に記載の磁気メモリ。
【請求項１２】
前記グローバル回路要素が、
前記複数のMATの前記部分から読取り信号を受信するとともに、基準信号に基づいて前記読取り信号を処理するように構成された少なくとも1つのセンス増幅器をさらに含む、請求項1に記載の磁気メモリ。
【請求項１３】
前記複数のMATが、
第1のバンクと、
前記第1のバンクとは異なる第2のバンクとをさらに含む、請求項1に記載の磁気メモリ。
【請求項１４】
前記複数の記憶セルの少なくとも一部分が、単一トランジスタおよび単一磁気素子を含む、請求項1に記載の磁気メモリ。
【請求項１５】
前記複数の記憶セルの少なくとも一部分が、2つのトランジスタおよび2つの磁気素子を含む、請求項1に記載の磁気メモリ。
【請求項１６】
前記2つのトランジスタおよび2つの磁気素子が、差分検知方式で読み取られるように構成される、請求項1に記載の磁気メモリ。
【請求項１７】
複数のメモリアレイタイル(MAT)であって、前記複数のMATがそれぞれ、複数の磁気記憶セル、複数のビット線、および複数のワード線を含み、前記複数の磁気記憶セルがそれぞれ、少なくとも1つの磁気素子および少なくとも1つの選択デバイスを含み、前記少なくとも1つの磁気素子が、前記少なくとも1つの磁気素子を通して駆動される少なくとも1つの書込み電流を使ってプログラム可能であり、前記複数のビット線および前記複数のワード線が、前記複数の磁気記憶セルに対応する複数のMATと、
前記複数のMAT内部での読取り動作および書込み動作を制御する中間回路要素であって、前記複数のMATの前記部分からの読取り信号を増幅して、増幅された読取り信号を与える少なくとも1つの電流ミラー式前置増幅器をさらに含む中間回路要素と、
複数の中間読取りドライバであって、前記複数のMATの第3の部分における読取り動作をそれぞれが制御する複数の中間読取りドライバと、
複数の中間書込みドライバであって、前記複数の書込みドライバがそれぞれ、前記複数のMATの第4の部分における前記書込み動作を駆動し、ローカルデコード回路要素が、前記複数のMATのうち少なくとも1つの選択されたMAT、および前記少なくとも1つの選択されたMAT内の前記記憶セルの少なくとも1つを選択する複数の中間書込みドライバと、
複数のグローバルビット線であって、前記複数のMATの第1の部分にそれぞれが対応する複数のグローバルビット線と、
複数のグローバルワード線であって、前記複数のMATの第2の部分にそれぞれが対応する複数のグローバルワード線と、
前記読取り動作および前記書込み動作のために、前記複数のグローバルビット線の一部分および前記複数のグローバルワード線の一部分を選択し駆動するグローバル回路要素であって、前記前置増幅器から増幅された読取り信号を受信し、前記複数のMATの前記部分における前記複数の記憶セルのうち少なくとも1つの、少なくとも1つの状態に対応する出力を与える少なくとも1つのセンス増幅器を含むグローバル回路要素とを備える磁気メモリ。
【請求項１８】
複数のメモリアレイタイル(MAT)を提供するステップであって、前記複数のMATがそれぞれ、複数の磁気記憶セル、複数のビット線、および複数のワード線を含み、前記複数の磁気記憶セルがそれぞれ、少なくとも1つの磁気素子および少なくとも1つの選択デバイスを含み、前記少なくとも1つの磁気素子が、前記少なくとも1つの磁気素子を通して駆動される少なくとも1つの書込み電流を使ってプログラム可能であり、前記複数のビット線および前記複数のワード線が、前記複数の磁気記憶セルに対応するステップと、
前記複数のMAT内部での読取り動作および書込み動作を制御する中間回路要素を提供するステップと、
複数のグローバルビット線を提供するステップであって、前記複数のMATの第1の部分にそれぞれが対応する複数のグローバルビット線を提供するステップと、
複数のグローバルワード線を提供するステップであって、前記複数のMATの第2の部分にそれぞれが対応する複数のグローバルワード線を提供するステップと、
前記読取り動作および前記書込み動作のために、前記複数のグローバルビット線の一部分および前記複数のグローバルワード線の一部分を選択し駆動するグローバル回路要素を提供するステップとを含む、磁気メモリを提供する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、本出願の譲受人に両方とも譲渡され、参照によって本明細書に組み込まれている、2009年9月11日に出願した米国仮特許出願第61/241,856号、および2009年9月23日に出願した米国非仮特許出願第12/565,273号の利益を主張する。
【０００２】
政府の権利
本発明は、NISTによって認定された助成金契約番号70NANB7H7012の下で米国政府の支援により行われた。米国政府は、本発明における一定の権利を保有する。
【背景技術】
【０００３】
スピントルク移動磁気ランダムアクセスメモリ、すなわちSTT-RAMは、拡張性が乏しく、書込み電流が大きいという欠点なしで、第1世代MRAMの利点をもたらし得る第2世代MRAM技術である。従来のSTT-RAMは、SRAMの速い読取りおよび書込み速度、DRAMの容量および費用効果、ならびに本質的に無制限の耐久性(たとえば、1015サイクルより大きい)と結びついたフラッシュの不揮発性(ゼロ待機電力)を組み合わせることが望まれている。後で説明するように、STT-RAMは、データを書き込むのに、双方向電流を使う。このような書込み動作は、磁界、熱、または他のエネルギー源からの助力なしで実行することができる。したがって、STT-RAMは、新興メモリ技術の中で最も低い書込みエネルギーを有し得る。
【０００４】
たとえば、図1〜3は、従来のスピン移動トルク磁気ランダムアクセスメモリ(STT-RAM)のいくつかの部分を示す。図1は、記憶セル10を含むSTT-RAM1のごく一部分を示す。図2は、ビット線検知方式を示し、図3は、メモリ1に関連して使われる共通ソース増幅器50を示す。従来のSTT-RAM1は、磁気記憶セルの状態をスイッチする機構として、スピン移動を使用する。従来のSTT-RAM1は、磁気素子12および選択デバイス14を含む従来の磁気記憶セル10を含む。選択デバイス14は概して、NMOSトランジスタなどのトランジスタであり、ドレイン11、ソース13、およびゲート15を含む。ワード線16、ビット線18、およびソース線20も示してある。ワード線16は、ビット線18に対して直角に配向される。ソース線20は通常、従来のSTT-RAM1用に使われる具体的なアーキテクチャに依存して、ビット線18に対して平行または直角のどちらかである。ビット線18は、磁気素子12に接続され、ソース線20は、選択デバイス14のソース13に接続される。ワード線16は、ゲート15に接続される。
【０００５】
従来のSTT-RAM1は、セル10を通して双方向電流を駆動することによって、磁気メモリセル10をプログラムする。具体的には、磁気素子12は、従来の磁気素子12を流れる電流によって、高抵抗状態と低抵抗状態との間で変化可能なように構成される。たとえば、磁気素子12は、磁気トンネル接合(MTJ)でも、スピン移動効果を用いて書込みを受けることができる他の磁気構造でもよい。通常、このことは、磁気素子12に、たとえば、十分に小さい断面積ならびにスピン移動効果を用いてスイッチするために望ましい他の特徴を確実にもたせることによって遂行される。電流密度が十分に大きいとき、磁気素子12を通して駆動される電流キャリアは、磁気素子12の状態を変えるのに十分なトルクを加え得る。書込み電流が一方向で駆動されると、状態は、低抵抗状態から高抵抗状態に変えられ得る。書込み電流が反対方向に磁気素子12を通ると、状態は、高抵抗状態から低抵抗状態に変えられ得る。
【０００６】
書込み動作の間、ワード線16はハイであり、選択デバイス14をオンにする。書込み電流は、磁気メモリセル10に書き込まれるべき状態に応じて、ビット線18からソース線20に、またはその反対に流れる。読取り動作の間、列デコーダ22は、所望のビット線18を選択する。行デコーダ(図2には示さず)も、適切なワード線16を有効にする。したがって、ワード線16はハイになり、選択デバイス14を有効にする。したがって、読取り電流は、ビット線18からソース線20に流れる。読み取られるセルを流れる読取り電流(図2のIdata)に加え、基準電流も、基準抵抗器Rref0、Rref1を通して駆動される。図3に示す従来のセンス増幅器50などのセンス増幅器に、出力信号が与えられる。
【０００７】
磁気素子12は、磁気素子12を通して駆動される電流によってプログラムされるので、従来のSTT-RAM1は、隣接するメモリセルへの書込み妨害および高いメモリ密度に対してより小さいセルサイズという問題を被ることなく、より優れたセル拡張性およびより小さい書込み電流を実現することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来のSTT-RAM1は機能しているが、STT-RAM1は依然として、改良が望まれることが当業者には容易に認識されよう。より具体的には、次世代不揮発性メモリとしての発展を続けるために、拡張可能であり、アクセス時間が十分に速いSTT-RAMを提供することが望ましい。
【課題を解決するための手段】
【０００９】
磁気メモリを提供する方法およびシステムについて記載する。本方法およびシステムは、メモリアレイタイル(MAT)、中間回路要素、グローバルビット線、グローバルワード線、およびグローバル回路要素を提供することを含む。各MATは、磁気記憶セル、ビット線、およびワード線を含む。磁気記憶セルはそれぞれ、少なくとも1つの磁気素子および少なくとも1つの選択デバイスを含む。磁気素子は、磁気素子を通して駆動される書込み電流を使ってプログラム可能である。ビット線およびワード線は、磁気記憶セルに対応する。中間回路要素は、MAT内の読取りおよび書込み動作を制御する。各グローバルビット線は、複数のMATの第1の部分に対応する。各グローバルワード線は、MATの第2の部分に対応する。グローバル回路要素は、読取りおよび書込み動作のために、グローバルビット線の一部およびグローバルワード線の一部を選択し駆動する。
【００１０】
本明細書で開示する方法およびシステムによると、本発明は、階層アーキテクチャを利用する磁気メモリを提供し、その結果、アクセス時間がより速くなり、書込みおよび/または読取りマージンが増大し得る。
【図面の簡単な説明】
【００１１】
【図１】スピン移動効果を利用する従来の磁気メモリの一部分を示す図である。
【図２】スピン移動効果を利用する磁気メモリアレイの一部分を示す図である。
【図３】スピン移動効果を利用する従来の磁気メモリの一部分を示す図である。
【図４】スピン移動効果を利用する磁気メモリの一部分の例示的な実施形態を示す図である。
【図５】中間回路要素の例示的な実施形態を示す図である。
【図６】スピン移動効果を利用する磁気メモリの一部分の別の例示的実施形態を示す図である。
【図７】スピン移動効果を利用する磁気メモリの一部分の別の例示的実施形態を示す図である。
【図８】MATの一部分の別の例示的実施形態を示す図である。
【図９】前置増幅器を含む、スピン移動効果を利用する磁気メモリの一部分の別の例示的実施形態を示す図である。
【図１０】スピン移動効果を利用するメモリ内で使用可能なセンス増幅器の一段階の例示的な実施形態を示す図である。
【図１１】スピン移動効果を利用するメモリ内で使用可能な書込みドライバの別の例示的実施形態を示す図である。
【図１２】スピン移動効果を利用する磁気メモリを提供する方法の例示的な実施形態を示す図である。
【発明を実施するための形態】
【００１２】
本発明は、磁気メモリに関する。以下の説明は、当業者が本発明を行い、利用することを可能にするために提示され、特許出願およびその要件というコンテキストで行われる。本明細書に記載する好ましい実施形態ならびに一般原理および特徴に対する様々な修正が、当業者には直ちに明らかであろう。例示的な実施形態は主に、特定の実装形態で与えられる特定の方法およびシステムによって記載する。ただし、こうした方法およびシステムは、他の実装形態でも効果的に作用する。「例示的な実施形態」、「一実施形態」および「別の実施形態」などのフレーズは、同じ実施形態も、異なる実施形態も指し得る。実施形態は、いくつかの構成要素を有するシステムおよび/または装置を参照して記載する。ただし、こうしたシステムおよび/または装置は、示すものより多くの構成要素も、より少ない構成要素も含んでよく、構成要素の配置およびタイプにおける変形が、本発明の範囲から逸脱することなく行われ得る。例示的な実施形態は、いくつかのステップを有する特定の方法というコンテキストでも記載する。ただし、こうして方法およびシステムは、例示的な実施形態に矛盾しない異なるおよび/または追加ステップならびに異なる順序でのステップを有する他の方法に対しても効果的に作用する。したがって、本発明は、示してある実施形態に限定されることは意図しておらず、本明細書に記載する原理および特徴に準拠する最も広い範囲を与えられるべきである。さらに、分かりやすくするために、図面は実寸通りではない。
【００１３】
磁気メモリを提供する方法およびシステムについて、記載する。本方法およびシステムは、メモリアレイタイル(MAT)、中間回路要素、グローバルビット線、グローバルワード線、およびグローバル回路要素を提供することを含む。各MATは、磁気記憶セル、ビット線、およびワード線を含む。磁気記憶セルはそれぞれ、少なくとも1つの磁気素子および少なくとも1つの選択デバイスを含む。磁気素子は、磁気素子を通して駆動される書込み電流を使ってプログラム可能である。ビット線およびワード線は、磁気記憶セルに対応する。中間回路要素は、MAT内の読取りおよび書込み動作を制御する。各グローバルビット線は、複数のMATの第1の部分に対応する。各グローバルワード線は、MATの第2の部分に対応する。グローバル回路要素は、読取りおよび書込み動作のために、グローバルビット線の一部およびグローバルワード線の一部を選択し駆動する。
【００１４】
図4は、スピン移動効果を利用する磁気メモリ100の一部分の例示的な実施形態の図である。磁気メモリ100は好ましくは、STT-RAM100であり、階層状に編成される。メモリ100は、メモリアレイタイル(MAT)110、グローバル回路要素ビット線120、グローバルワード線130、中間回路要素140、およびグローバル回路要素150を含む。特定の数のグローバルビット線120、グローバルワード線130、中間回路要素140、およびグローバル回路要素150を図示してあるが、図4から分かるように、MAT110、グローバルビット線120、グローバルワード線130、中間回路要素140、およびグローバル回路要素150の組合せは、より大量のデータを記憶するまで磁気メモリ100を拡張するように複製することができる。たとえば、図4に示す実施形態において、中間回路要素140は、その左および/または右まで、MAT110内での書込み動作を制御する。
【００１５】
図示するメモリ100内には、6つのMAT110を示してある。ただし、メモリ100は、別の数のMAT110を含んでもよい。さらに、メモリ100のアレイは、サブアレイに分離されてよい。一実施形態では、サブアレイは、8つのMAT110を含み、9本のワード線112が、中間回路要素140の一部でよい列選択回路(明示的には図示せず)などのローカルデコード回路要素によって挟まれる。偶数のビット線/ソース線ペア114は、最上位中間回路要素140において列選択回路要素に接続され、奇数のビット線/ソース線ペア114は、最下位中間回路要素140において最下位列選択回路要素に接続される。
【００１６】
いくつかの実施形態では、メモリ100は、外部メモリクロックと同期して動作する。入力制御信号を使って、読取りおよび書込みコマンドがアドレスビットとともに発行され得る。いくつかの実施形態では、8ビットのデータを、同時に読み取り、または書き込むことができる。ただし、他の実施形態では、別のビット数のデータを読み取り、かつ/または書き込んでもよい。やはりいくつかの実施形態では、入力信号は、クロックの立上りエッジに登録される。このようないくつかの実施形態において、正クロック周期は、メモリアクティブ周期として使われ、負の周期は、メモリプリチャージ周期として使われる。その結果、読取りおよび書込みパルス幅を外部クロックによって制御することができるので、MAT110内の記憶セル内でのMTJの検査および特性決定は、簡素化することができる。
【００１７】
MAT110は、データが実際に格納される所である。分かりやすくするために、ただ1つのMAT110を、番号「110」で標示してある。各MATは、アレイで配列され得る複数の記憶セル(明示的には図示せず)を含む。さらに、アレイは、同じでも異なってもよい1つまたは複数のバンクに分割され得る。各記憶セルは、1つまたは複数の磁気メモリ要素および1つまたは複数の選択デバイスを含み得る。たとえば、メモリセルは、1つの磁気トンネル接合および1つの選択トランジスタを含み得る。別の実施形態では、記憶セルは、2つの磁気トンネル接合および2つの選択トランジスタを含み得る。他の実施形態では、異なる数の磁気素子および/または選択デバイスを使ってもよい。磁気素子は、磁気素子を通して駆動される書込み電流を使ってプログラム可能である。一実施形態では、2つの1トランジスタ-1磁気素子記憶セルを組み合わせることによって、2トランジスタ-2磁気素子記憶セルが形成される。このような実施形態では、2つの磁気素子の一方には真のビットを割り当て、他方の磁気記憶セルには補のビットを割り当てればよい。真の磁気素子と補の磁気素子には、逆の状態が書き込まれる。このような格納方式により、差分検知方式を用いることができるようになる。1トランジスタ-1磁気素子を使う実施形態では、基準ビット線検知方式を用いることができる。
【００１８】
MAT110は、ビット線およびワード線も含む。図示した実施形態において、ビット線およびソース線は、垂直に走り、矢印114で示され、ワード線は、矢印112で示すように、水平に走る。ビット線114およびワード線112は、磁気記憶セルに対応する。いくつかの実施形態では、磁気記憶セルは、ビット線114とワード線112の交差点に場所決めされる。いくつかの実施形態では、ビット線114およびソース線114は、DRAMと同様にハーフピッチで引いてもよい。
【００１９】
中間回路要素140は、対応するMAT110内での読取り動作および書込み動作を制御する。たとえば、図5に示すように、中間回路要素140は、ローカルデコード回路要素142および駆動検知回路要素144を含み得る。デコード回路要素142は、特定のMAT110ならびにMAT110内部の個々のワード線112およびビット線114(したがって、選択された記憶セル)の選択を可能にする。書込み回路要素146は、書込み電流を駆動し、それ以外には、MAT110内での書込み動作を制御するのに使うことができる。同様に、読取り回路要素148は、読取り電流を駆動し、読み取られるMAT110から出力検知電流を受信し、かつ/またはそれ以外には、対応するMAT110内での読取り動作を制御することができる。
【００２０】
図4に参照を戻すと、グローバルビット線120およびグローバルワード線130は、複数のMAT110の間で選択を行うのに使われ得る。したがって、異なるMAT110が、グローバルビット線120およびグローバルワード線130の有効化および無効化に基づいて読み取られ、または書き込まれ得る。グローバル回路要素150も、読取り動作および書込み動作のために、グローバルビット線120の一部分およびグローバルワード線130の一部分を選択し駆動するのに使われる。言い換えると、グローバル回路要素は、線120、130のいくつかの部分を選択的に有効化/無効化し、かつ線120から信号を受信することができる。
【００２１】
メモリ100は、モジュール式の階層アーキテクチャで編成される。その結果、モジュール110、120、130、140、150の1つまたは複数を追加することによって、より大きいメモリを構築することができる。メモリ100はしたがって、より大きい、より密なメモリに拡張可能である。たとえば、メモリ100は、ギガビット(Gb)密度以上まで拡張可能な場合もある。さらに、グローバルビット線120およびグローバルワード線130は、各MAT110内のビット線114およびワード線112より低い抵抗を有し得る。いくつかの実施形態では、これは、第3金属層内にグローバル線120、130を形成することによって達成され得る。したがって、寄生抵抗は、低減され、かつ/またはMAT110に制限され得る。したがって、性能への影響はほとんどなく、アレイ効率が増し得る。いくつかの実施形態では、書込みエネルギーが1ピコジュール未満であり、読取りアクセス時間がわずか、たとえば9.6nsである、たとえば10ナノ秒のオーダーの短い書込み時間を達成することもできる。センス増幅器は、グローバル回路要素150内に配置し、したがってローカルビット線114から分離させることができる。複数のMAT110が、グローバル回路要素150内の1組のグローバルセンス増幅器およびグローバルライタドライバを共有してもよい。したがって、いくつかの実施形態では、アレイサイズを、たとえば同じサイズだがローカル化センス増幅器を使うメモリに対して40%削減することができる。信号を検知し、電流を駆動し、MAT内でデコードを行う中間回路要素140を使うことにより、読取りおよび/または書込みペナルティが削減され得る。したがって、メモリ100は、高密度STT-RAMなど、より高密度のメモリ内で使用可能であり得る。したがって、より低い電力消費、より低いコスト、および不揮発性など、STT-RAMの有益性は、より高密度のメモリに拡張され得る。
【００２２】
図6は、スピン移動効果を利用する磁気メモリ100'の一部分の別の例示的実施形態の図である。磁気メモリ100'の構成要素の多くは、磁気メモリ100に類似しているので、同様に標示される。したがって、メモリ100'は、MAT110'、グローバルビット線120'、グローバルワード線130'、中間回路要素140'、およびグローバル回路要素150'を含む。中間回路要素140'およびグローバル回路要素150'の特定の実施形態についても示してある。たとえば、中間回路要素140'は、読取り回路要素148'および書込み回路要素146'を含む。同様に、グローバル回路要素150'は、基準信号に対する読取り信号を検知するように構成された回路要素150Aおよび差分検知を用いるように構成された回路要素150Bのいずれをも含む。
【００２３】
メモリ100'は、中間回路要素140'を含む。中間駆動/検知回路要素140'は、電流を駆動し、対応するMAT110'から信号を受信し、それ以外には、MAT110'内の読取り動作および書込み動作を制御することができる。図示した実施形態において、中間回路要素140'は、MAT110'に対するこのような動作を、中間回路要素140'の右および/または左まで制御する。中間回路要素140'はしたがって、読取り回路要素148'および書込み回路要素146'を含む。読取り回路要素148'は、対応するMAT110'内での読取り動作を制御する。図示した実施形態において、読取りドライバ140'は、本質的にパスゲートである。ただし、後で記載する他の実施形態では、読取り回路要素148'は、他の構成要素も含み得る。たとえば、読取り回路要素148'は、前置増幅器または他の回路要素を含んでもよい。このような前置増幅器は、電流ミラー(図6には示さず)を含み得る。
【００２４】
書込みドライバ146'は、対応するMAT110に対する書込み動作のための書込み電流を駆動するのに使われる。書込みドライバ146'は、読取り動作の間は3値状態である。書込み動作の間、グローバル書込み線(GBWL)130'は、有効なデータで活動化され、選択されたサブアレイ書込みドライバ146'が有効にされて、ソースおよびビット線114'上で書込みデータ信号をブーストする。図6に示す実施形態は、必要な場合は書込みマージンを増大させる、負のビット線/ソース線114'ブーストオプションを有する。書込みドライバ146'のプルダウントランジスタソースノードが、通常は接地されているバスに接続される。図示した実施形態において、ワード線112は、「1」(MTJの自由層の磁化を、ピン止め層磁化に対して反平行から、ピン止め層磁化に対して平行に変える)を書き込むのに十分な書込み電流を与えるように、3.2vまでブーストされる。一実施形態では、この書込み電流は、128μAである。一実施形態では、「0」(MTJの自由層の磁化を、ピン止め層磁化に対して平行から、ピン止め層磁化に対して反平行に変える)を書き込むためには、約152μAの書込み電流を使えばよい。このような一実施形態において、磁気素子として使われるMTJは、+80μAでスイッチするように設計され、そうすることによって、書込みマージンが60%より大きくなり得る。ただし、他の書込み電流、異なる電流でスイッチする他の磁気素子、および他の方式を用いてもよい。書込みドライバ146'は、MAT110'の間のアレイギャップ中でローカルに複製されるので、このアーキテクチャを使うより高い密度では書込みマージンにほとんど影響はないかもしれない。
【００２５】
メモリ100'は、グローバル回路要素150'も含む。グローバル回路要素150A、150Bは、それぞれ、基準および差分検知用に構成される。たとえば、グローバル回路要素150Aは、各記憶セルが単一トランジスタおよびMTJなどの単一磁気素子を含む実施形態において使うことができる。グローバル回路要素150Bは、各セルが2つのトランジスタおよび2つの磁気素子を含み、ビットおよびその補が格納されるMAT110'用に使うことができる。さらに、グローバル回路要素150A、150Bは、MAT110'内の記憶セルの状態に対応する出力を与えるのに使われるセンス増幅器(SA)をそれぞれ含む。
【００２６】
メモリ100'は、メモリ100の有益性を共有し得る。メモリ100'は、モジュール式の階層アーキテクチャで編成される。メモリ100'はしたがって、より大きい、より密なメモリに拡張可能である。たとえば、メモリ100'は、Gb密度以上に拡張可能でよい。さらに、グローバルビット線120'およびグローバルワード線130'は、各MAT110'内の線114'、112'より低い抵抗を有し得る。寄生抵抗は、低減され、かつ/またはMAT110に制限され得る。したがって、性能影響はほとんどなく、アレイ効率が増大し得る。短い書込み時間およびわずかな読取りアクセス時間も達成することができる。センス増幅器は、グローバル回路要素150'内に配置し、ローカルビット線から分断し、複数のMAT110'で共有することができる。したがって、アレイサイズを削減することができる。中間回路要素140'の使用により、読取りおよび/または書込みペナルティが削減し得る。したがって、より低い電力消費、より低いコスト、および不揮発性など、STT-RAMの有益性を、より高密度のメモリにまで拡張することができる。
【００２７】
図7は、スピン移動効果を利用する磁気メモリ100”の一部分の別の例示的実施形態の図である。磁気メモリ100"の構成要素の多くは、磁気メモリ100/100'に類似しているので、同様に標示してある。したがって、メモリ100"は、MAT110"、グローバルビット線120"、グローバルワード線130"、中間回路要素140"、およびグローバル回路要素150"を含む。中間回路要素140"およびグローバル回路要素150"の具体的な実施形態も示してある。たとえば、中間回路要素140"は、書込み回路要素146"および読取り回路要素148"を含む。同様に、グローバル回路要素150"は、基準信号に対する読取り信号を検知するように構成された回路要素150A'を含むものとして示してある。
【００２８】
メモリ100、100'のようなメモリ100"は、サブアレイに分離することができる。一実施形態では、1つのサブアレイが、中間回路要素140"の一部でよいローカル列選択回路142'などのローカルデコード回路要素で挟まれた9本のワード線112を有する8つのMAT110"を含む。偶数ビット線/ソース線ペア114"が、最上位中間回路要素140"において列選択回路要素に接続され、奇数ビット線/ソース線ペア114"が、最下位中間回路要素140"において最下位列選択回路要素に接続される。ローカル列選択回路要素142'の列選択信号CSは、複数のMAT110"を渡り得るグローバル信号でもよい。したがって、グローバル回路要素150"は、列選択信号CSを与える列デコーダ(図示せず)を含み得る。
【００２９】
図7に示す実施形態において、絶縁トランジスタは、線141、143によって駆動される。したがって、アクセスされるMAT110は選択されうるし、アクセスされないMAT110は絶縁されうる。一実施形態では、5つのアドレスビットが、32本のグローバル列選択線の1つをデコードし、3ビットが、8つのセクションの1つをデコードする。各MAT110は、16KbitのSTT-RAM、4本の基準ビット線/ソース線114"、16本の冗長ワード線112"、8本の冗長ビット線/ソース線114"、および4本の冗長基準ビット線/ソース線114"を含んでもよい。図示した実施形態において、読取り経路中の寄生抵抗のほとんどは、それぞれ第1金属および第0金属内に場所決めされ得るビット線およびソース線114(図7において明示的には標示していない)中にある。こうした金属層は、薄く、ピッチを狭く作ればよく、その結果、抵抗が比較的低い中間線145およびグローバル線130"/120"と比較して、抵抗が非常に高くなる。図7に示すアーキテクチャはしたがって、センス増幅器マージンに対する影響はわずかで、複数のMAT110を追加することができるので、より高い密度に拡張可能であり得る。読取りおよび書込み動作中、磁気メモリ100"は、メモリ100、100'に類似したように動作する。
【００３０】
メモリ100"は、メモリ100、100'の有益性を共有し得る。具体的には、メモリ100'は、モジュール式の階層アーキテクチャで編成される。メモリ100"はしたがって、より大きい、より密なメモリに拡張可能である。さらに、グローバルビット線120"およびグローバルワード線130"は、より低い抵抗を有し得る。寄生抵抗は、低減し、かつ/またはMAT110"に制限することができる。したがって、アレイ効率は、性能影響がほとんどなしで増大し得る。短い書込み時間およびわずかな読取りアクセス時間も達成することができる。センス増幅器は、グローバル回路要素150"内に配置し、ローカルビット線から分断し、複数のMAT110"によって共有することができる。したがって、アレイサイズを削減することができる。中間回路要素140"の使用により、読取りおよび/または書込みペナルティが削減し得る。したがって、より低い電力消費、より低いコスト、および不揮発性など、STT-RAMの有益性が、より高密度のメモリまで拡張され得る。
【００３１】
図8は、MAT110"'の一部分の別の例示的実施形態の図である。具体的には、磁気素子116を含む記憶セル115を示してある。分かりやすくするために、ただ1つの記憶セル115に印をつけてある。図示する記憶セル115は、1つの磁気素子116および1つの選択デバイスを含む。分かりやすくするために、対応する選択デバイスについては、明示的には標示していない。磁気素子116は、磁気トンネル接合でも、スピン移動によりスイッチ可能な他の類似構造でもよい。選択デバイスは、選択トランジスタでよい。ビット線114A、ソース線114Bも示してある。一実施形態では、メモリセルの寸法は、216nm×188nm、すなわち14F2でよい。図示した実施形態において、平行な2本のポリシリコンワード線112"'が、選択トランジスタのゲートを構成する。ソース線114Bは、第0金属層内に形成することができ、ビット線114Aは、第1金属線内に形成される。やはり図示した実施形態において、ビット線114Aおよびソース線114Bは、ワード線112"'に対して直角である。ワード線112"'は、デコード回路要素142の一部であるワード線ドライバ(図8には示さず)によって駆動され、階層行デコード方式を使ってデコードされる。一実施形態では、3つのアドレスビットが、8本のワード線112"'の1つをデコードする。したがって、8本のワード線112"'は、グローバル回路要素150の一部であるグローバルワード線ドライバ(図8には示さず)によって一度に選択される。残りのアドレスビットの一部分は、サブアレイセクション内の16本のグローバルワード線130の1つを選択する。残りのビットは、ブロック中の4つのサブアレイセクションの1つを選択するようにデコードすればよい。グローバルワード線140は、サブアレイの全長に渡って走る第2金属内に存在し得る。
【００３２】
図9は、前置増幅器を含む、スピン移動効果を利用する磁気メモリ100"'の一部分の別の例示的実施形態の図である。より具体的には、磁気メモリ100"'のこの部分は、中間回路要素140/140'などの中間回路要素の一部である読取り回路要素148"'を含む。たとえば、列選択信号CS0〜CSnを受信する列選択トランジスタに示すように、デコード回路要素を含む、メモリの他の部分も示してある。上述したように、中間回路要素140/140'は、パスゲートおよび/または前置増幅器を含み得る。読取り回路要素148"'は、前置増幅器148"'を含む。図示する前置増幅器148"'は、有効化信号ENBが低いときに活動化するように構成される。ただし、別の実施形態では、前置増幅器148"'は、別の構成をされてもよい。図示した実施形態において、前置増幅器は、トランジスタペアM1、M2を使って電流ミラーを形成する電流ミラー前置増幅器である。電流ミラーにおいて、M2はN*M1に等しく、ここでNは1より大きい。したがって、電流ミラー前置増幅器148"'は、入力読取り電流のN倍である、増幅された電流を出力する。別の言い方をすると、前置増幅器148"'は、磁気素子116'からの読取り信号を、N倍だけ増幅する。したがって、より低い読取り電流が、MAT110/110'内部で使われ得る。より具体的には、トランジスタM1の幅は、記憶セルの磁気素子のスイッチ電流より十分に低い、小さい読取り電流を与えるように設計される。したがって、MAT110/110'/110"内部の記憶セルの状態を乱すことなく、読取り動作を実行することができる。さらに、より高い抵抗ビットおよびソース線114によって搬送される読取り電流による電力損を削減することができる。十分な増幅を与えるように設計された幅をもつM2トランジスタを使うことにより、より高い出力電流が可能になる。したがって、より堅牢な検知が遂行される。検知アンプ電流経路は、磁気素子の電流経路から分断されることに留意されたい。前置増幅器148"'はしたがって、MAT110/110'からの読取り電流を増幅し、グローバル回路要素150/150'に電流を駆動することができる。より具体的には、図示した実施形態において、増幅電流は、グローバル回路要素150/150'の一部でよいセンス増幅器170に与えられ得る。
【００３３】
磁気メモリ100"'は、メモリ100、100'、100"の有益性を共有し得る。さらに、前置増幅器148"'を使用することにより、読取りペナルティはほとんど、または全くなくなり得る。より具体的には、上述したように、より低い読取り電流を、MAT110/110'/110"内で使い、前置増幅器148"'によって増幅することができ、増幅電流は、読み取られる記憶セルの状態を判定するためにセンス増幅器170に与えればよい。したがって、性能が向上し得る。
【００３４】
図10は、スピン移動効果を利用するメモリ100/100'/100"/100"'などのメモリ内で使用可能なセンス増幅器170'の段階の例示的な実施形態の図である。したがって、センス増幅器170'は、グローバル回路要素150/150'/150"内で使うことができる。センス増幅器170'は、段階172、174を含み得る。第1の段階172は、電流段階でよい。第1の段階172は、第1の電圧段階として繰り返され得る。このような実施形態では、したがって、第1の段階172は、センス増幅器170'の3つの段階のうち2つに対して使うことができる。第2の段階174は、第2の電圧段階でよい。別の実施形態では、センス増幅器170'は、2つの段階を含む。ただし、別の実施形態では、センス増幅器170'は、別の数の段階を含んでよい。さらに、別の実施形態では、メモリ100/100'/100"/100"'は、別のセンス増幅器(図示せず)を使ってよい。
【００３５】
図示した実施形態において、データを搬送するビット線120と、いくつかの実施形態では、基準とが、1対の共通ソース増幅器への電流ソース負荷として作用する。信号VCMは、電流ソースならびに出力電圧を制御するバイアス電圧である。ただし、電流ソースおよび出力電圧の制御は、独立制御のために分離してよい。さらに、図示した実施形態において、IBLは、読取り動作のために与えられる電流である。したがって、センス増幅器170'は、読取り電流を与え、読取り電流を負荷として受信することができる。ただし、別の実施形態では、読取り電流は、センス増幅器170'から分断されてよい。第1の電流中で使われる回路172および第1の電圧段階(センス増幅器170'の最初の2段階)は、電源供給電圧未満のものを使って電力供給される。VCMと、回路172に電力供給する電圧とを組み合わせると、磁気素子116全体で読取り電圧が制御される。センス増幅器170'は、基準方式(たとえば、記憶セルごとに1トランジスタ-1磁気素子)で、ならびに差分検知方式(記憶セルごとに、2つのトランジスタおよび相補データを格納する2つの磁気素子)で使うことができる。検知マージンは、差分検知方式では倍になり得ることに留意されたい。
【００３６】
図11は、スピン移動効果を利用するメモリ内で使用可能な書込みドライバ146"'の別の例示的実施形態の図である。書込みドライバは、図7に示す書込みドライバ146"に類似している。動作の際、グローバル回路要素150/150'(図11には示さず)。「1」を書き込むとき、グローバル回路要素150/150'は、GWRLをハイに駆動する。その結果、ビット線114Aはハイになり、ソース線114Bはローに駆動される。したがって、書込みドライバ146"'は、MAT110/110'/110"/110"'内で書込み電流を駆動することもできる。したがって、メモリ100、100'、100"、100"'の中間回路要素140/140'/140"内で書込みドライバ146"'を使用することにより、中間回路要素140/140'/140"の有益性の少なくともいくつかが遂行されることになる。
【００３７】
図12は、スピン移動効果を利用する磁気メモリを提供する方法200の例示的な実施形態の図である。分かりやすくするために、方法200は、図4のメモリ100というコンテキストで記述される。ただし、代替実施形態では、他の構成を使ってもよい。さらに、方法200は、特定のステップのコンテキストで記述される。ただし、ステップは、組み合わせても、省いてもよい。
【００３８】
ステップ202により、複数のMAT110が提供される。したがって、ステップ202は、それぞれが複数の磁気記憶セルを含む1つまたは複数のアレイを提供することを含む。さらに、MAT内のビットおよびソース線114、複数のワード線112が提供される。複数のMAT内での読取り動作および書込み動作を制御する中間回路要素140が、ステップ204により提供される。ステップ204は、デコード回路要素142と、書込みドライバ146および読取りドライバ148を含み得る読取り/書込み回路要素144とを提供することを含み得る。グローバルビット線120が、ステップ206により提供される。同様に、グローバルワード線130が、ステップ208により提供される。グローバル回路要素150も、ステップ210により提供される。次いで、メモリ100の作製が完了し得る。
【００３９】
方法200を用いると、メモリ100、100'、100"、および/または100"'が提供され得る。したがって、メモリ100、100'の階層アーキテクチャの有益性が遂行され得る。
【００４０】
磁気メモリのための方法およびシステムについて開示した。この方法およびシステムは、図示した実施形態に従って記載したが、実施形態に対する変形があってよく、どの変形も、本発明の精神および範囲内となる。したがって、添付の請求項の精神および範囲から逸脱することなく、当業者によって多くの修正を行うことができる。
【符号の説明】
【００４１】
100  磁気メモリ、STT-RAM、メモリ
100'  磁気メモリ、メモリ
100"  磁気メモリ
100"'  磁気メモリ
110  メモリアレイタイル(MAT)
110'  MAT
110"  MAT
112  ワード線
112'  線
112"  ワード線
114  ビット線/ソース線ペア、ビット線、線、ビット線およびソース線
114'  ソースおよびビット線、ビット線/ソース線
114"  ビット線/ソース線ペア、ビット線/ソース線
114A  ビット線
114B  ソース線
115  記憶セル
116  磁気素子
116'  磁気素子
120  グローバル回路要素ビット線、グローバルビット線、グローバル線、線
120'  グローバルビット線
120"  グローバルビット線、グローバル線
130  グローバルワード線、グローバルワード線、グローバル線、線
130'  グローバルワード線、グローバル書込み線(GBWL)
130"  グローバルワード線、グローバル線
140  中間回路要素
140'  中間回路要素、中間駆動/検知回路要素、読取りドライバ
140"  中間回路要素
141  線
142  ローカルデコード回路要素、デコード回路要素
142'  ローカル列選択回路、ローカル列選択回路要素
143  線
144  駆動検知回路要素、読取り/書込み回路要素
145  中間線
146  書込み回路要素、書込みドライバ
146'  書込み回路要素、書込みドライバ
146"  書込み回路要素
146"'  書込みドライバ
148  読取り回路要素、読取りドライバ
148'  読取り回路要素
148"  読取り回路要素
148"'  読取り回路要素、前置増幅器
150  グローバル回路要素
150'  グローバル回路要素
150"  グローバル回路要素
150A  回路要素、グローバル回路要素
150A'  回路要素
150B  回路要素、グローバル回路要素
170  センス増幅器
170'  センス増幅器
172  段階、第1の段階、回路
174  段階、第2の段階
【図１】
2013504835.tif 000003
【図２】
2013504835.tif 000004
【図３】
2013504835.tif 000005
【図４】
2013504835.tif 000006
【図５】
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【図６】
2013504835.tif 000008
【図７】
2013504835.tif 000009
【図８】
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【図９】
2013504835.tif 000011
【図１０】
2013504835.tif 000012
【図１１】
2013504835.tif 000013
【図１２】
2013504835.tif 000014
【国際調査報告】
2013504835.tif 000015