(57)【要約】  フィンタイプデバイスシステム及び方法が開示される。特定の実施形態において、表面を有する基板内にトランジスタのゲートを形成する段階と、前記基板内に、第１ＢＯＸ層面において前記ゲートに隣接する埋込酸化物（ＢＯＸ）層を形成する段階と、を含むトランジスタの製造方法が開示される。本方法はまた、レイズドソース−ドレインチャネル（フィン）を形成する段階であって、前記フィンの少なくとも一部が前記基板の表面から延長し、前記フィンが、前記ＢＯＸ層の第２ＢＯＸ層面に隣接する第１フィン面を有する段階を含む。
2013504208.tif 000002
【特許請求の範囲】
【請求項１】
表面を有する基板内にトランジスタのゲートを形成する段階と、
前記基板内に埋込酸化物（ＢＯＸ）層を形成する段階であって、前記ＢＯＸ層が、第１ＢＯＸ層面において前記ゲートに隣接する段階と、
レイズドソース−ドレインチャネル（フィン）を形成する段階であって、前記フィンの少なくとも一部が前記基板の表面から延長し、前記フィンが、前記ＢＯＸ層の第２ＢＯＸ層面に隣接する第１フィン面を有する段階と、
を含む、トランジスタの製造方法。
【請求項２】
前記ゲートが、前記ＢＯＸ層を介して前記フィンに電気的に結合される、請求項１に記載の方法。
【請求項３】
前記ゲートが、第１ビアソースに電気的に結合されるように機能する、請求項１に記載の方法。
【請求項４】
前記ゲートが、ボトムゲートであり、さらにフロントゲートを形成することを含み、前記フロントゲートが第２フィン面において前記フィンに電気的に結合される、請求項１に記載の方法。
【請求項５】
バックゲートを形成することをさらに含み、前記バックゲートが、第３フィン面において前記フィンに電気的に結合される、請求項４に記載の方法。
【請求項６】
前記フロントゲートが、第２ビアソースに電気的に結合されるように機能し、前記バックゲートが、第３ビアソースに電気的に結合されるように機能する、請求項５に記載の方法。
【請求項７】
トップゲートを形成することをさらに含み、前記トップゲートが、第４フィン面において前記フィンに電気的に結合される、請求項１に記載の方法。
【請求項８】
基板の表面から突出するソース−ドレインチャネル（フィン）と、
第１フィン面において前記フィンに電気的に結合される第１ゲートであって、前記基板内に位置する埋込酸化物（ＢＯＸ）層によって前記フィンから分離される第１ゲートと、
を備えるトランジスタ。
【請求項９】
第２フィン面において前記フィンに電気的に結合される第２ゲートをさらに備える、請求項８に記載のトランジスタ。
【請求項１０】
第３フィン面において前記フィンに電気的に結合される第３ゲートをさらに備える、請求項９に記載のトランジスタ。
【請求項１１】
前記第１ゲート、第２ゲート及び第３ゲートが、互いに独立的に電気的にバイアス可能である、請求項１０に記載のトランジスタ。
【請求項１２】
第４フィン面において前記フィンに電気的に結合される第４ゲートをさらに備える、請求項１０に記載のトランジスタ。
【請求項１３】
前記トランジスタが、前記第１ゲートに第１電気バイアスを、前記第２ゲートに第２電気バイアスを、前記第３ゲートに第３電気バイアスを印加することによって、及び、前記フィンの縦軸に沿って前記フィンを電気的にバイアスすることによって、プログラムされるように構成される、請求項８に記載のトランジスタ。
【請求項１４】
前記フィンがバイアスされると、複数のホールが前記フィンに蓄積する、請求項１３に記載のトランジスタ。
【請求項１５】
前記ビットセルの第１ゲートを第１書き込みバイアス電圧でバイアスする段階であって、前記第１ゲートが、第１フィン面において前記ビットセルのソース−ドレインチャネル（フィン）に電気的に結合され、前記フィンがソース端部及びドレイン端部を有し、前記フィンが基板から突出し、前記第１ゲートが、前記基板内に位置する埋込酸化物（ＢＯＸ）層によって前記フィンから分離される段階と、
前記フィンのソース端部と前記フィンのドレイン端部との間にプログラム電圧を印加する段階と、
を含む、ビットセルのプログラム方法。
【請求項１６】
前記フィンに結合される第２ゲートを第２書き込みバイアス電圧で電気的にバイアスする段階であって、前記第２ゲートが、第２フィン面において前記フィンに電気的に結合される段階をさらに含む、請求項１５に記載の方法。
【請求項１７】
前記フィンに結合される第３ゲートを第３書き込みバイアス電圧で電気的にバイアスする段階であって、前記第３ゲートが、第３フィン面において前記フィンに電気的に結合される段階をさらに含む、請求項１６に記載の方法。
【請求項１８】
前記第１ゲート、第２ゲート及び第３ゲートが、互いに独立的にバイアス可能である、請求項１７に記載の方法。
【請求項１９】
前記フィンに結合される第４ゲートを第４書き込みバイアス電圧で電気的にバイアスする段階であって、前記第４ゲートが、第４フィン面において前記フィンに電気的に結合される段階をさらに含む、請求項１７に記載の方法。
【請求項２０】
所定時間の後に、前記第１ゲートを第１保持バイアス電圧でバイアスする段階であって、前記第１保持バイアス電圧が前記第１書き込みバイアス電圧と異なる段階をさらに含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、広くフィンタイプデバイスに関連する。
【背景技術】
【０００２】
技術の進展は、より小さく、より高出力のコンピュータデバイスをもたらしている。例えば、現在では、携帯無線電話機、携帯情報端末（ＰＤＡ）、ワイヤレスコンピュータデバイス、及び、小さくて軽くて使用者によって容易に持ち運びされるページング装置などのワイヤレスコンピュータデバイスを含む多様な携帯端末コンピュータ装置が存在する。より具体的には、携帯電話やインタネットプロトコル（ＩＰ）電話などの携帯無線電話機は、ワイヤレスネットワーク上で音声及びデータパケットを通信し得る。さらに、無線電話等の多くは、その中に含まれる他のタイプのデバイスを含む。例えば、無線電話はまた、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダー及びオーディオファイルプレーヤを含み得る。また、このような無線電話は、インターネットにアクセスするために使用することができるウエブブラウザアプリケーションなどのソフトウエア用途を含む実行可能命令を処理し得る。そのようなものとして、これらの無線電話は、大きなコンピュータ能力を含み得る。
【０００３】
フィンタイプの電界効果トランジスタ（ここではＦｉｎＦＥＴ又はＦｉｎＦＥＴトランジスタ）は、基板から突出するフィン形状のソース−ドレインチャネルを含む電界効果トランジスタである。ＦｉｎＦＥＴトランジスタは、携帯可能なコンピュータデバイスに採用され得る、効果的なコンパクトなアクティブ素子であり得る。ＦｉｎＦＥＴデバイスの一用途は、携帯可能なコンピュータデバイスのメモリの一部である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００７／００８０１３号明細書
【特許文献２】米国特許第６４３３６０９号明細書
【特許文献３】米国特許第５８９９７１０号明細書
【発明の概要】
【課題を解決するための手段】
【０００５】
特定の実施形態において、トランジスタの製造方法が開示される。本方法は、表面を有する基板内にトランジスタのゲートを形成する段階と、前記基板内に埋込酸化物（ＢＯＸ）層を形成する段階とを含む。前記ＢＯＸ層は、第１ＢＯＸ層面において前記ゲートに隣接する。本方法はまた、前記基板の表面から突出する前記フィンの少なくとも一部を有するレイズド（raised）ソース−ドレインチャネル（フィン）を形成する段階であって、前記フィンが、第２ＢＯＸ層面に隣接する第１フィン面を有する段階を含む。
【０００６】
他の特定の実施形態において、基板の表面から突出するソース−ドレインチャネル（“フィン”）を含むトランジスタが開示される。このトランジスタは、第１フィン面において前記フィンに電気的に結合され、前記基板内に位置する埋込酸化物（ＢＯＸ）層によって前記フィンから分離される第１ゲートを含む。
【０００７】
他の特定の実施形態において、ビットセルの第１ゲートを第１書き込みバイアス電圧でバイアスする段階であって、前記第１ゲートが、前記ビットセルのソース−ドレインチャネル（“フィン”）に電気的に結合される段階を含む、ビットセルをプログラミングする方法が開示される。前記フィンは、ソース端部及びドレイン端部を有し、基板から突出する。前記第１ゲートは、前記基板内に位置する埋込酸化物（ＢＯＸ）層によって前記フィンから分離される。本方法はまた、前記フィンのソース端部と前記フィンのドレイン端部との間にプログラム電圧を印加する段階を含む。
【発明の効果】
【０００８】
開示された実施形態の少なくとも１つによって提供される特定の一実施形態は、記載されたＦｉｎＦＥＴトランジスタがメモリのビットセルとして利用される場合、ＢＯＸ層によってフィンから分離されるゲートにおいてバイアスを制御することによって、メモリリフレッシュ間の増加した時間と、電力消費における結果としての減少が可能になる。
【０００９】
本開示の他の側面、利点及び特徴は、以下の部分：図面の簡単な説明、詳細な説明及び特許請求の範囲を含む出願全体を参照した後に明らかになるだろう。
【図面の簡単な説明】
【００１０】
【図１】図１は、メモリ装置のビットセルに採用され得るＦｉｎＦＥＴトランジスタの第１の例示的な実施形態の概略図である。
【図２】図２は、メモリ装置のビットセルに採用され得るＦｉｎＦＥＴトランジスタの第２の例示的な実施形態である。
【図３】図３は、メモリ装置のビットセルに採用され得るＦｉｎＦＥＴトランジスタの第３の例示的な実施形態である。
【図４】図４は、特定の実施形態に従う、非バイアス状態におけるＦｉｎＦＥＴトランジスタのエネルギーバンド図である。
【図５】図５は、特定の実施形態に従う、書き込み段階中の第１ゲートを示すＦｉｎＦＥＴトランジスタのエネルギーバンド図である。
【図６】図６は、特定の実施形態に従う、保持段階中に第１ゲートをバイアスすることを示すＦｉｎＦＥＴトランジスタのエネルギーバンド図である。
【図７】図７は、特定の例示的な実施形態に従う、様々なバックゲートバイアス電圧におけるソース−ドレイン電流対時間のグラフである。
【図８】図８は、ＦｉｎＦＥＴを利用するメモリの特定の例示的な実施形態の概略図である。
【図９】図９は、トランジスタの製造方法の特定の例示的な実施形態の流れ図である。
【図１０】図１０は、ビットセルのプログラム方法の特定の例示的な実施形態の流れ図である。
【図１１】図１１は、ＦｉｎＦＥＴを利用する電子装置の特定の例示的な実施形態のブロック図である。
【発明を実施するための形態】
【００１１】
図１は、符号１００で通常表されるＦｉｎＦＥＴトランジスタの第１の例示的な実施形態の概略図である。ＦｉｎＦＥＴトランジスタ１００は、基板１１２の表面から突出するソース−ドレインチャネル１０２（“フィン”）を含む。フィン１０２は、基板１１２内に位置する埋込酸化物（ＢＯＸ）層１１０に位置する。特定の例示的な実施例において、基板１１２は、シリコン基板である。ＢＯＸ層１１０は、ＢＯＸ層１１０の下に位置する第１ゲート１０８（“ボトムゲート”とも称される）を含むシリコン基板の一部を形成する。ＢＯＸ層１１０は、第１ＢＯＸ層面１１４において第１ゲート１０８に隣接する。フィン１０２は、ＢＯＸ層１１０の第２ＢＯＸ層面１２２に隣接する第１フィン面１１６を有する。特定の例示的な実施形態において、第１ゲート１０８は、ＢＯＸ層１１０を介してフィンに電気的に結合される。特定の例示的な実施形態において、第１ゲート１０８は、第１バイアスソース（示されない）に電気的に結合されるように機能する。第２ゲート１０４（“フロントゲート”とも称される）は、フィン１０２の第２フィン面１１８に隣接して位置する。特定の例示的な実施形態において、第２ゲート１０４は、第２フィン面１１８においてフィン１０２に電気的に結合される。特定の例示的な実施形態において、第２ゲート１０４は、第２バイアスソース（示されない）に電気的に結合されるように機能する。第３ゲート１０６（“バックゲート”とも称される）は、フィン１０２の第３フィン面１２０に隣接して位置する。特定の例示的な実施形態において、第３ゲート１０６は、第３フィン面１２０においてフィン１０２に電気的に結合される。特定の例示的な実施形態において、第３ゲート１０６は、第３バイアスソース（示されない）に電気的に結合されるように機能する。示された配置に従うＦｉｎＦＥＴトランジスタ１００は、シリコン−オン−インシュレータ（ＳＯＩ）技術を含み得る。
【００１２】
動作中、フィン１０２は、フィン１０２の縦軸１０３に沿って電気的にバイアスされ得、それは、縦軸１０３に平行な方向に沿って電流が流れることをもたらす。電流は、第１ゲート１０８によってゲートされ得、第１ゲート１０８は、ＢＯＸ層１１０を介してフィン１０２に結合される。フィン１０２を通る電流はまた、第２ゲート１０４によって、及び第３ゲート１０６によってゲートされ得る。第１ゲート１０８、第２ゲート１０４及び第３ゲート１０６は、互いに独立的に電気的にバイアスされ得、すなわち、第１ゲート１０８、第２ゲート１０４及び第３ゲート１０６のそれぞれは、独立的にバイアスされ得る。特定の例示的な実施形態において、トランジスタ１００は、第１ゲート１０８に第１電気バイアスを、第２ゲート１０４に第２電気バイアスを、第３ゲート１０６に第３電気バイアスを印加することによって、及び、フィン１０２の縦軸１０３に沿ってフィン１０２を電気的にバイアスすることによって、プログラムされるように構成される。特定の例示的な実施形態において、フィン１０２がバイアスされると、複数の電気的なホール（ここでは“ホール”とも称される）は、フィン１０２に蓄積する。ゲートバイアスの組合せは、フィン１０２を通る電流に影響を及ぼし得る。ゲート１０８、１０４及び１０６のそれぞれが独立的にバイアス可能にされることによって、フィン１０２を通る電流は、３つのゲートの何れかに対して相対的に低いバイアス電圧を維持するような方式で制御される。それぞれのゲート電圧の低ゲートバイアスは、ビットストレージの保持段階中に維持されると、長いリフレッシュサイクル時間、及び結果として低減した電力消費をもたらし得る。
【００１３】
図２は、ＦｉｎＦＥＴトランジスタの第２の例示的な実施形態の概略図であり、ＦＩＮＦＥＴトランジスタは、通常、符号２００が付される。ＦｉｎＦＥＴトランジスタ２００は、ソース−ドレインチャネル（フィン）２０２を含み、ソース−ドレインチャネル（フィン）は、基板２１２内に位置する埋込酸化物（ＢＯＸ）層２１０に位置する。特定の例示的な実施例において、基板２１２は、シリコン基板である。第１ゲート２０８は、ＢＯＸ層２１０の下に位置する。特定の例示的な実施形態において、第１ゲート２０８は、ＢＯＸ層２１０に隣接して位置する。第２ゲート２０４は、フィン２０２の第２フィン面２１６においてフィン２０２に隣接して位置し、ゲート酸化物（示されない）によってフィン２０２から分離され得る。特定の例示的な実施形態において、第２ゲート２０４は、第２フィン面２１６においてフィン２０２に電気的に結合される。第３ゲート２０６は、フィン２０２の第３フィン面２１８においてフィン２０２に隣接して位置し、他の酸化物層（示されない）によってフィン２０２から分離され得る。特定の例示的な実施形態において、第３ゲート２０６は、第３フィン面２１８においてフィン２０２に電気的に結合される。第４ゲート２２４は、フィン２０２の第４フィン面に隣接して位置し、さらに他の酸化物層（示されない）によってフィン２０２から分離され得る。特定の典型的な実施形態において、第４ゲート２２４は、フィン２０２の第４フィン面２２０に電気的に結合される。
【００１４】
フィン２０２は、縦軸２０３に平行な方向に電流が流れることをもたらす、フィン２０２の縦軸に沿ってバイアスされ得る。ゲート２０８、２０４、２０６及び２２４のそれぞれは、独立して電気的にバイアスされ得る。ゲート２０８、２０４、２０６及び２２４のそれぞれは、バイアスされると、フィンを通る電流の大きさに影響を与え得る。特に、第１ゲート２０８は、ＢＯＸ層２１０を介してフィン２０２に電気的に結合される。ゲート２０８、２０４、２０６及び２２４のそれぞれに独立的にバイアスすることによって、フィン２０２の縦軸に沿う電流は、独立的にバイアス可能なより低いゲートを欠く他のシステムと比較して相対的に低いバイアス電圧を利用して制御し得る。ＦｉｎＦＥＴトランジスタ２００が記憶装置（後述されるような）として使用される特定の実施形態において、ビットストレージの保持段階中にそれぞれのゲートにおいて維持されるバイアス電圧の小さい値は、長いリフレッシュサイクル時間、及び結果として低減して電力消費をもたらし得る。
【００１５】
図３は、メモリ装置のビットセルに採用され得るＦｉｎＦＥＴトランジスタの第３の例示的な実施形態の概略図であり、ＦｉｎＦＥＴトランジスタは、通常、符号３００が付される。ＦｉｎＦＥＴトランジスタ３００は、マルチビットメモリの単一ビット記憶装置（図８に記載される記憶装置などの）として利用され得る。ＦｉｎＦＥＴトランジスタ３００は、基板３１２内に位置する埋込酸化物（ＢＯＸ）層３１０に位置するソース−ドレインチャネル（フィン）３０２を含む。特定の例示的な実施例において、基板３１２は、シリコン基板である。第１ゲート３０４は、フィン３０２の第１面に隣接して位置し、薄い酸化物層（示されない）によってフィン３０２から分離され得る。第２ゲート３０６は、フィン３０２の第２面に隣接して位置し、他の薄い酸化物（示されない）によってフィン３０２から分離され得る。第３ゲート３０８は、フィン３０２の第３面に隣接して位置し、さらに他の薄い酸化物層（示されない）によってフィン３０２から分離され得る。
【００１６】
動作中、ＦｉｎＦＥＴトランジスタ３００のゲート３０４、３０６及び３０８のそれぞれは、独立的にバイアスされ得る。追加的に、フィン３０２は、ソース−ドレインの縦軸３０３に平行な方向に沿って電流が流れることをもたらし得る、フィン３０２のソース−ドレイン縦軸３０３に沿ってバイアスされ得る。ゲート３０４、３０６及び３０８の１つ又はそれ以上をバイアスすることによって、フィン３０２に沿う電流を制御し得る。ＦｉｎＦＥＴトランジスタ３００がメモリのビットストレージ装置として利用されると、書き込み及び保持動作の両方は、ほんの１つ又は２つの独立的にバイアス可能なゲートを有するシステムと比較して相対的に低いゲートバイアス電圧で遂行され得る。
【００１７】
図４は、メモリ装置に使用され得るＦｉｎＦＥＴトランジスタのエネルギーバンド図である。エネルギーバンド図は、符号４００で通常示されるが、特定の実施形態に従う、バイアス前のＦｉｎＦＥＴトランジスタの熱平衡の状態に関連する。エネルギーバンド図４００は、ＦｉｎＦＥＴトランジスタのフロントゲートに関連する第１領域４１２、ＦｉｎＦＥＴトランジスタのフィンに関連する第２領域４１４、及び、ＦｉｎＦＥＴトランジスタのバックゲートに関連する第３領域４１６を含む。特定の実施形態において、フロントゲートは、ゲート１０４、２０４又は３０４であり、バックゲートは、それぞれ図１の対応するゲート１０６、２０６又は３０６である。点線４０２は、フェルミレベルを表し、それは、３つの隣接する領域４１２、４１４及び４１６を横切る一定のエネルギーレベルである。３つの領域４１２、４１４及び４１６のそれぞれを通過するライン４０４は、ＦｉｎＦＥＴ内に価電子帯エネルギーバンドレベルを表す。これらの領域の各々において出現するライン４０６は、ＦｉｎＦＥＴ内の伝導帯バンドエネルギーレベルを表す。垂直バー４０８は、第１ゲート（フロントゲート）とフィンとを分離する境界を表す。垂直バー４１０は、フィンと第２ゲート（バックゲート）との間を分離する強化を表す。特定の実施形態において、垂直バー４０８及び４１０は、対応するゲートをフィンから分離する酸化物層である。エネルギーバンド図４００は、ゲートに外部から印加される電圧をバイアスする前の熱平衡におけるＦｉｎＦＥＴトランジスタに関連する。
【００１８】
図５は、特定の実施形態に従う、書き込み段階中のＦｉｎＦＥＴトランジスタのエネルギーバンド図である。ＦｉｎＦＥＴトランジスタは、ＢＯＸ層の下に位置する第１ゲート、第２ゲート（フロントゲート）及び第３ゲート（バックゲート）を含む。例示的な実施形態において、ＦｉｎＦＥＴトランジスタは、図１のＦｉｎＦＥＴトランジスタ１００であり得る。領域５１２は、フロントゲートにエネルギーバンドレベルを含む。領域５１４は、ＦｉｎＦＥＴトランジスタのフィンの内側にエネルギーバンドレベルを含む。領域５１６は、ＦｉｎＦＥＴトランジスタのバックゲートのエネルギーバンドレベルを表す。フェルミレベル５０２は、領域５１２、５１４及び５１６のそれぞれに存在する。フィンに対するフロントゲートのバイアス及びフィンに対するバックゲートのバイアスは、障壁５０８及び５１０におけるエネルギーバンド５１５、５０４、５１３及び５０６の“バンド曲がり”をもたらす。
【００１９】
間隔５３２は、第１ゲートをバイアスすることなく、ＦｉｎＦＥＴトランジスタをプログラムするために必要とされるバックバイアス電圧を表す。第１ゲートがバイアスされると、価電子帯エネルギーシフト５２６は、価電子帯５０４（第１ゲートバイアスなし）から価電子帯５１５（印加された第１ゲートバイアス）まで生じ、伝導帯エネルギーシフト５２２は、伝導帯５０６（第１ゲートバイアスなし）から伝導帯５１３（印加された第１ゲートバイアス）まで生じる。書き込み機能は、バックゲートに最も近いフィンの内部領域のホール（すなわち、正の電荷）の蓄積を介して遂行される。領域５２８は、第１ゲートをバイアスすることがない状態のホールトラップに関連し、領域５３０は、第１ゲートバイアスが印加された状態のホールトラップに関連する。
【００２０】
間隔５３４は、第１ゲートがバイアスされる際の、ＦｉｎＦＥＴトランジスタをプログラムするために必要とされるバックバイアス電圧を表す。第１ゲートがバイアスされた場合のエネルギーバンドシフトの結果として、プログラミングは、第１ゲートがバイアスされない場合より、低いバックゲートバイアスにおいて起こる。特定の実施形態において、低いバックゲートバイアス電圧におけるプログラミングは、より長いリフレッシュサイクル時間、及び結果的により低い電力消費をもたらす。
【００２１】
図６は、特定の実施形態に従う、保持段階中に第１ゲートをバイアスすることを示すＦｉｎＦＥＴトランジスタに関連するエネルギーバンド図である。例示的な実施形態において、ＦｉｎＦＥＴトランジスタは、図１のＦｉｎＦＥＴトランジスタ１００であり得る。バンド図は、通常、符号６００が付される。特定の例示的な実施形態において、トランジスタは、基板内のＢＯＸ層の下に位置する第１ゲート、フィンに隣接して位置する第２ゲート（フロントゲート）、及び、フィンに隣接して位置する第３ゲート（バックゲート）を含む。領域６１２は、フロントゲートに対応する。領域６１４は、ＦｉｎＦＥＴトランジスタのフィンに対応する。領域６１６は、ＦｉｎＦＥＴトランジスタのバックゲートに対応する。フェルミレベルは、符号６０２で示される。価電子帯６０４及び伝導帯６０６が示されるが、第１ゲートバイアスは印加されていない。シフトした価電子帯６１５及びシフトした伝導帯６１３が示されるが、第１ゲートバイアスは印加されていない。価電子帯６０４は、第１ゲートバイアスによって量６２６だけシフトされており、伝導帯６０６は、第１ゲートバイアスによって量６２２だけシフトされている。障壁６０８及び６１０は、それぞれフロントゲート及びバックゲートからのフィンの分離を表す。例示的な実施形態において、障壁６０８及び６１０は、対応する酸化物層に関連する。
【００２２】
ビット値が保存されているＦｉｎＦＥＴトランジスタの保持段階中に、電流は、フィンの縦方向バイアスによってフィンの縦方向に沿って流れる。電流は、ゲートの各々にバイアスすることによって影響され得る。特定の実施形態において、ゲートの各々は、独立的に選択されるバイアス電圧でバイアスされ得る。ＦｉｎＦＥＴトランジスタのデータビットの保持は、フィンをゲートから分離する絶縁障壁の近くのフィンの領域に捕獲された定常状態の過剰ホール濃度を用いて定められる。第１ゲートがバイアスされていない場合、エネルギーバンド図６００のフィン領域６１４の過剰濃度のホールは、領域６２８内に捕獲され、第１ゲートがバイアスされている場合、過剰濃度のホールが領域６３０内に捕獲される。第１ゲートにバイアスを印加する前に、保持状態を定めるために必要とされるバックゲートバイアスは、符号６３２で示され、第１ゲートバイアスが印加された状態で、保持状態を定めるために必要とされるバックゲートバイアスは、符号６３４で示される。より小さいバックゲートバイアス電圧は、印加された第１ゲートバイアスを有するＦｉｎＦＥＴトランジスタ内に保持状態を維持するために要求され得る。
【００２３】
図７は、特定の例示的な実施形態に従う、時間に対するＦｉｎＥＦＴトランジスタのソース−ドレイン電流のグラフである。グラフ７００は、記憶貯蔵ビットセルとしてＦｉｎＦＥＴトランジスタを用いる場合の低下したゲートバイアス電圧における特定の利点を示す。
【００２４】
ＦｉｎＦＥＴトランジスタは、プログラムされ、保持段階中にデータビットを保存する。曲線７０２は、保存された“１”データビットを有し、約−１．０ボルトのバックゲート電圧を維持するＦｉｎＦＥＴトランジスタの、時間に対するソース−ドレイン電流を表す。曲線７０４は、保存された“０”データビットを有し、約−１．０ボルトのバックゲートバイアス電圧を有するＦｉｎＦＥＴトランジスタの、時間に対するソース−ドレイン電流を表す。電流の差７０６は、１×１０−６秒後における、保存された“１”ビットと保存された“０”ビットとの間のソース電流値の差である。一般的に、７０２と７０４との間の電流値の差が大きくなればなるほど、保存されたビットの値を決定することが容易になる。
【００２５】
時間の経過と共に、“１”ビットと“０”ビットとの間のソース−ドレイン電流値の差は、電子−ホール再結合などの要因によって小さくなる傾向にある。例えば、矢印７１０において、経過時間は約１×１０−１秒であり、“１”と“０”との間の電流差は、電流差７０６の約半分である。量７０８と量７０２との間の対応する経過時間の差は、“１”状態と“０”状態との間の半減時間と称される。−１．０Ｖのバックゲート電圧において、半減時間は、約（２×１０−３−１×１０−６）≒２×１０−３秒である。
【００２６】
対照的に、曲線７１４及び７１６は、約−２．０Ｖのバックゲートバイアスにおける時間に対するソース−ドレイン電流を示す。曲線７１４は、保存された“１”ビットにおけるソース−ドレイン電流を表し、曲線７１６は、保存された“０”ビットにおけるソース−ドレイン電流を表す。約１×１０−６秒における“１”が保存されたビット及び“０”が保存されたビットのソース−ドレイン電流の差は、符号７１８で示される。半減時間の値は、符号７２０で示され、対応する経過時間は、矢印７２２で示され、約２×１０−３秒である。−２．０Ｖのバックゲート電圧において、半減時間は、約（２×１０−３−１×１０−６）≒２×１０−３秒である。
【００２７】
１．０Ｖのバックバイアスにおける半減時間７１０と−２．０Ｖのバックバイアスにおける半減時間７２２とを比較すると、−１．０Ｖのバックゲートバイアスで動作するＦｉｎＦＥＴトランジスタの半減時間が、−２．０Ｖのバックゲートバイアスで動作するＦｉｎＦＥＴトランジスタの半減時間の約５０倍であることが見られる。より低いバイアス電圧でバックゲートを動作することによって、より長いメモリリフレッシュ間の時間間隔がもたらされ、結果的により低い電力消費をもたらされる。図１、図２又は図３のＦｉｎＦＥＴトランジスタなどの、３つ又はそれ以上のゲートを有するＦｉｎＦＥＴは、それに応じて長い半減時間とメモリリフレッシュ間の長い時間、結果的に低い電力消費を有して、単一のゲートＦｉｎＦＥＴトランジスタ又は二重ゲートＦｉｎＦＥＴトランジスタよりも低いバックゲートバイアスで動作し得る。
【００２８】
図８は、ＦｉｎＦＥＴを利用するメモリの特定の例示的な実施形態の概略図であり、符号８００で通常示される。メモリ８００は、複数のＦｉｎＦＥＴトランジスタを含み得、それぞれのＦｉｎＦＥＴトランジスタは、単一のデータビットを保存するように構成される。それぞれのＦｉｎＦＥＴトランジスタ８０２、８０４、８５２、８５４、８５６及び８５８は、１ビットのデータを保存するように構成される。示されるＦｉｎＦＥＴトランジスタのそれぞれは、図１、図２又は図３に従って構成され得る。メモリはまた、ＦｉｎＦＥＴトランジスタ８０２、８０４、８５２、８５４、８５６及び８５８のそれぞれの対応する第２ゲートを制御するために、第２ゲート書き込み及び保持論理制御回路８４０を含む。メモリはまた、ＦｉｎＦＥＴトランジスタ８０２、８０４、８５２、８５４、８５６及び８５８のそれぞれの対応する第３ゲートを制御するために、第３ゲート書き込み及び保持論理制御回路８４０を含む。簡単に示すために、ＦｉｎＦＥＴトランジスタ８０２、８０４、８５２、８５４、８５６及び８５８のそれぞれは、図１のように構成される。
【００２９】
動作中、代表的な例としてＦｉｎＦＥＴ８０４を使用すると、ソース−ドレインバイアスは、ソース−ドレインチャネル（フィン）８１４の縦軸８６０に基本的に平行な方向に印加され得る。第１ゲート８１６は、埋込酸化物（ＢＯＸ）層８１８の下に位置し、ＢＯＸ層８１８は、フィン８１４の第１面に隣接して位置する。第２ゲート８１８は、第２面においてフィン８１４に隣接して位置し、第３ゲート８１２は、第３面においてフィン８１４に隣接して位置する。第１バイアスライン８２４は、第１ゲート８１６をバイアスするように構成される。第２バイアスライン８２０は、第２ゲート８０６をバイアスするように構成され、第３バイアスライン８２２は、第３ゲート８１２をバイアスするように構成される。フィン８１４の縦軸８６０に沿って印加される縦軸バイアスの結果として、電流８０８は、ソースからドレインまでフィン８１４の縦軸に沿って流れる。ＦｉｎＦＥＴトランジスタ８０４の書き込み段階中に、バイアス電圧が選択され、フィン内の特定の値の電流８０８とフィンの内部領域のホールの積み上げとをもたらすライン８２４、８２０及び８２２のそれぞれに印加される。ＦｉｎＥＦＴトランジスタ８０４の保持状態中に、ライン８２４、８２０及び８２２によって印加される電圧は、対応する保持値に設定される。ＦｉｎＦＥＴトランジスタ８０４の消去モードにおいて、電子は、フィン８１４の内部に注入され得、過剰のホール濃度を中和する。
【００３０】
第１バイアスライン８２４は、第１ゲート書き込み及び保持論理制御回路８３０によって制御され得る。第２バイアスライン８２０は、第２ゲート書き込み及び保持論理制御回路８４０によって制御され得る。第３バイアスライン８２２は、第３ゲート書き込み及び保持論理制御回路８５０によって制御され得る。同様の方式で、単一ビットのデータを保存する他のＦｉｎＦＥＴトランジスタのそれぞれは、対応するバイアスラインによって制御され得、それぞれのバイアスラインは、対応する制御回路によって順にバイアスされる。例えば、ＦｉｎＦＥＴの対応する第２ゲートのそれぞれは、第２ゲート書き込み及び保持論理制御回路８４０によって制御され、第１ゲートバイアスのそれぞれは、第１ゲート書き込み及び保持論理制御回路８３０によって制御され、ＦｉｎＦＥＴの対応する第３ゲートのそれぞれは、第３ゲート書き込み及び保持論理制御回路８５０によって制御される。図４から図６に示されるように、より低いバイアス電圧は、図７を参照して説明されるような利益を提供するために、書き込み及び保持段階中に採用され得る。
【００３１】
図９は、トランジスタの製造方法の特定の例示的な実施形態の流れ図である。ブロック９０２において、トランジスタのゲートは、表面を有する基板内に形成される。ブロック９０４に移動して、埋込酸化物（ＢＯＸ）層は、第１ＢＯＸ層面においてゲートに隣接する基板内に形成される。ブロック９０６に進んで、レイズドソース−ドレインチャネル（フィン）は、フィンの少なくとも一部が基板の表面から延長し、第１フィン面がＢＯＸ層の第２ＢＯＸ層面に隣接するように形成される。ゲート（ボトムゲート）は、ＢＯＸ層を介してフィンに電気的に結合され、ゲートは、第１バイアスソースに電気的に結合されるように機能する。ブロック９０８に進んで、第２フィン面においてフィンに電気的に結合される第２ゲート（フロントゲート）が形成される。ブロック９１０に移動して、第３フィン面においてフィンに電気的に結合される第３ゲート（バックゲート）が形成される。フロントゲートは、第２バイアスソースに電気的に結合されるように機能し、バックゲートは、第３バイアスソースに電気的に結合されるように機能する。ブロック９１２に進んで、任意に、第４フィン面においてフィンに電気的に結合される第４ゲートが形成される。この方法は、ブロック９１４で終了する。
【００３２】
図１０は、ＦｉｎＦＥＴトランジスタのビットセル（ここでは“ビットセル”とも称する）のプログラム方法の特定の例示的な実施形態の流れ図である。ブロック１００２において、ＦｉｎＦＥＴトランジスタのビットセルのボトムゲート（ここでは“第１ゲート”とも称する）は、第１書き込みバイアス電圧にバイアスされ、ここで、ボトムゲートは、ビットセルのソース−ドレインチャネル（“フィン”）に電気的に結合され、フィンは、ソース端部とドレイン端部とを有し、フィンは、基板から突出し、ここで、ボトムゲートは、基板内に位置する埋込酸化物（ＢＯＸ）層によってフィンから分離される。ブロック１００４に移動して、任意に、フロントゲート（ここでは“第２ゲート”とも称する）は、第２書き込みバイアス電圧にバイアスされ、フロントゲートは、第２フィン面においてフィンに電気的に結合される。ブロック１００６に移動して、バックゲート（ここでは“第３ゲート”とも称する）は、任意に、第３書き込みバイアス電圧にバイアスされ、バックゲートは、第３フィン面においてフィンに電気的に結合される。ブロック１００８に移動して、任意に、トップゲート（ここでは“第４ゲート”とも称する）は、第４書き込みバイアス電圧にバイアスされる。ブロック１０１０に進んで、プログラム電圧は、フィンのソース端部とドレイン端部との間に縦方向に印加され、ソースドレイン電流が流れることを引き起こす。
【００３３】
ブロック１０１２に移動して、ビットセルのボトムゲートは、第１保持バイアス電圧にバイアスされる。特定の例示的な実施形態において、第１保持バイアス電圧は、第１書き込みバイアス電圧とは異なる。ブロック１０１４に移動して、任意に、フロントゲートは、第２保持バイアス電圧にバイアスされ得る。特定の例示的な実施形態において、第２保持バイアス電圧は、第２書き込みバイアス電圧とは異なる。ブロック１０１６に移動して、バックゲートは、第３保持バイアス電圧にバイアスされ得る。特定の例示的な実施形態において、第３保持バイアス電圧は、第３書き込みバイアス電圧とは異なる。ブロック１０１８に進んで、トップゲートは、第４保持バイアス電圧にバイアスされ得る。特定の例示的な実施形態において、第４保持バイアス電圧は、第４書き込みバイアス電圧とは異なる。ブロック１０２０に移動して、バイアス電圧は、データビットの貯蔵中に保持バイアス値に維持される。
【００３４】
決定ブロック１０２２に進んで、保存されたビットをリフレッシュするか否かに関する決定がなされる。保存されたビットがリフレッシュされる場合、ブロック１００２に戻って、ビットセルのボトムゲートは、第１書き込みバイアス電圧にバイアスされ、この方法は、ブロック１００４に進む。もし、決定ブロック１０２２において、保存されたビットがリフレッシュされない場合、決定ブロック１０２４に進んで、ビットセルを消去するか否かに関する決定がなされる。ビットセルが消去されない場合、この方法は、ブロック１０２８で終了する。もし、ビットセルが消去される場合、ブロック１０２６に進んで、電子は、ビットセルを消去するためにフィンに注入される。
【００３５】
３つの独立的に電気的にバイアス可能なゲートを有するＦｉｎＦＥＴトランジスタは、ＦｉｎＦＥＴトランジスタが、ほんの２つのゲートを有するＦｉｎＦＥＴトランジスタよりも低いバイアス電圧を用いてデータビットを保存することを可能にする。より低いバイアス電圧でデータを保持することによって、図７に示されるようなメモリリフレッシュ間の長い時間と、結果的により低い電力消費がもたらされ得る。特に、ＦｉｎＦＥＴトランジスタは、Ｆｉｎに電気的に結合され、埋込酸化物（ＢＯＸ）層の下に位置する第１ゲートを有して構成され得る。埋込酸化物（ＢＯＸ）層の下のゲートが選択的にバイアスされると、保持段階は、ほんの２つのゲートを有するＦｉｎＦＥＴトランジスタの対応するバイアス電圧よりも第２ゲート及び第３ゲートのより低いバイアス電圧で引き起こされる。
【００３６】
図１１を参照して、ＦｉｎＦＥＴトランジスタを利用する電子装置の特定の例示的な実施形態のブロック図が示され、符号１１００で通常示される。装置１１００は、メモリ１１３２に結合される、デジタルシグナルプロセッサ（ＤＳＰ）１１００などのプロセッサを含む。装置１１００はまた、ＦｉｎＦＥＴメモリ１１６４を含む。例示的な実施例において、ＦｉｎＥＦＴメモリ１１６４は、図１から図３及び図８のシステムの１つ又はそれ以上で示されるＦｉｎＦＥＴトランジスタを含み、ＦｉｎＦＥＴトランジスタは、図４から図７及び図１０の１つ又はそれ以上のものに従って動作し得、図９又はそれらの組合せに従って形成され得る。ＦｉｎＥＦＴメモリ１１６４がデジタルシグナルプロセッサ（ＤＳＰ）１１１０の一部として示されるが、他の実施形態において、ＦｉｎＦＥＴメモリ１１６４は、ＤＳＰ１１１０から分離され得る。
【００３７】
図１１はまた、デジタルシグナルプロセッサ１１１０及びディスプレイ１１２８に結合されるディスプレイコントローラー１１２６を示す。コーダー／デコーダー（ＣＯＤＥＣ）１１３４はまた、デジタルシグナルプロセッサ１１１０に結合され得る。スピーカー１１３６及びマイクロフォン１１３８は、ＣＯＤＥＣ１１３４に結合され得る。
【００３８】
図１１はまた、ワイヤレスコントローラー１１４０が、デジタルシグナルプロセッサ１１１０及びワイヤレスアンテナ１１４２に結合され得ることを示す。特定の実施形態において、ＦｉｎＦＥＴメモリ１１６４、ＤＳＰ１１１０、ディスプレイコントローラー１１２６、メモリ１１３２、ＣＯＤＥＣ１１３４及びワイヤレスコントローラー１１４０は、システムインパッケージ又はシステムオンチップ装置１１２２に含まれる。特定の実施形態において、入力装置１１３０及び電源１１４４は、システムオンチップ装置１１２２に結合される。さらに、特定の実施形態において、図１１に示されるように、ディスプレイ１１２８、入力装置１１３０、スピーカー１１３６、マイクロフォン１１３８、ワイヤレスアンテナ１１４２及び電源１１４４は、システムオンチップ装置１１２２の外部にある。しかしながら、ディスプレイ１１２８、入力装置１１３０、スピーカー１１３６、マイクロフォン１１３８、ワイヤレスアンテナ１１４２及び電源１１４４のそれぞれは、インターフェイスまたはコントローラーなどのシステムオンチップ装置１１２２の構成要素に結合され得る。
【００３９】
当業者は、ここに開示された実施形態に関連して記載される様々な例示的な論理ブロック、構成、モジュール、回路、及びアルゴリズムステップが、電子ハードウエア、コンピュータソフトウエア又はその両方の組合せとして実装され得ることを認識するだろう。ハードウエア及びソフトウエアの互換性を明確に示すために、様々な例示的な構成要素、ブロック、構成、モジュール、回路及びステップは、通常それらの機能の観点で以上に記載されている。このような機能がハードウエア又はソフトウエアとして実装されるか否かは、特定の用途及びシステム全体に課される設計制限に依存する。当業者は、それぞれの特定の用途に様々な方法で記載される機能を実装し得る。しかし、このような実装の決定は、本開示の範囲からの逸脱を引き起こすものとして解釈されるべきではない。
【００４０】
ここに開示される実施形態に関連して記載される方法及びアルゴリズムの段階は、ハードウエア、プロセッサによって実行されるソフトウエアモジュール、又はそれらの２つの組合せにおいて直接実現され得る。ソフトウエアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリメモリ（ＲＯＭ）、プログラマブルリードオンリメモリ（ＰＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、抵抗器、ハードディスク、リムーバブルディスク、コンピュータディスクリードオンリメモリ（ＣＤ−ＲＯＭ）、又は当業者に周知のあらゆる他の形態の記憶媒体に属する。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り及び記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替案において、記憶媒体は、プロセッサに統合され得る。プロセッサ及び記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）に属する。ＡＳＩＣは、コンピュータデバイス又はユーザー端末に属する。代替案において、プロセッサ及び記憶媒体は、コンピュータデバイス又はユーザー端末の別個の構成要素として存在する。
【００４１】
開示された実施形態の前述の記載は、あらゆる当業者が、開示された実施形態を構成し又は使用することを可能にするように提供される。これらの実施形態に対する様々な変更は、当業者に容易に明らかであり、ここに規定される原理は、本開示の範囲を逸脱することなく他の実施形態に適用され得る。従って、本開示は、ここに示される実施形態に限定されるものでなく、添付の特許請求の範囲によって画定されるような原理及び新規な特徴と一致し得る広範な範囲を許容するものである。
【符号の説明】
【００４２】
１００  ＦｉｎＦＥＴトランジスタ
１０２  ソース−ドレインチャネル（フィン）
１０３  縦軸
１０４  第２ゲート
１０６  第３ゲート
１０８  第１ゲート
１１０  埋込酸化物（ＢＯＸ）層
１１２  基板
１１４  第１ＢＯＸ層面
１１６  第１フィン面
１１８  第２フィン面
１２０  第３フィン面
１２２  第２ＢＯＸ層面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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