(57)【要約】  集積回路ホールセンサーシステムは複数の基本ブロック（ＥＢ）を含み、各基本ブロックは、ホールセル（４）、差動差分増幅器（ＤＤＡ）の入力段の差動対（８）、および端子（１２ａ、１２ｂ）を含み、端子（１２ａ、１２ｂ）は、Ｙ軸に平行な各基本ブロックの対向する外側部上に横方向に置かれ、複数の基本ブロックは、並置するように配列されて、Ｙ軸に直交するＸ軸に沿って延び、かつ端子により相互接続された少なくとも１つの列（６ａ、６ｂ）を形成する。
2013535661.tif 000002
【特許請求の範囲】
【請求項１】
複数の基本ブロック（ＥＢ）を含む集積回路ホールセンサーシステムにおいて、
各基本ブロックは、
ホールセル（４）、
前記ホールセルに接続された配電箱（７）、
増幅器の入力段、および、
端子（１２ａ、１２ｂ）、
を含み、
前記端子（１２ａ、１２ｂ）は、Ｙ軸に平行な各基本ブロックの対向する外側部上に横方向に置かれ、
前記複数の基本ブロックは、並置するように配列されて、前記Ｙ軸に直交するＸ軸に沿って延び、かつ前記端子で相互接続される少なくとも１つの列（６ａ、６ｂ）を形成する、集積回路ホールセンサーシステム。
【請求項２】
請求項１に記載の集積回路ホールセンサーシステムにおいて、
前記ホールセルに接続された前記配電箱は、４相配電箱である、集積回路ホールセンサーシステム。
【請求項３】
請求項１または２に記載の集積回路ホールセンサーシステムにおいて、
基本ブロックの各列（６ａ、６ｂ）は、前記増幅器の第２段（１１ａ、１１ｂ）により終了して、フロントエンドチャネルを形成する、集積回路ホールセンサーシステム。
【請求項４】
複数の基本ブロック（ＥＢ）を含む集積回路ホールセンサーシステムにおいて、
各基本ブロックは、
ホールセル（４）、
増幅器の入力段、および、
端子（１２ａ、１２ｂ）、
を含み、
前記端子（１２ａ、１２ｂ）は、Ｙ軸に平行な各基本ブロックの対向する外側部上に横方向に置かれ、
前記複数の基本ブロックは、並置するように配列されて、前記Ｙ軸に直交するＸ軸に沿って延び、かつ前記端子で相互接続される少なくとも１つの列（６ａ、６ｂ）を形成し、
基本ブロックの各列（６ａ、６ｂ）は、前記増幅器の第２段（１１ａ、１１ｂ）により終了して、フロントエンドチャネルを形成する、集積回路ホールセンサーシステム。
【請求項５】
請求項４に記載の集積回路ホールセンサーシステムにおいて、
各基本ブロックは、前記ホールセルに接続された４相配電箱（７）をさらに含む、集積回路ホールセンサーシステム。
【請求項６】
請求項３、４、または５に記載の集積回路ホールセンサーシステムにおいて、
各チャネルが、前記基本ブロックの接続部（Ａ、Ｂ、Ｃ、Ｄ）を通じて接続された論理回路（９ａ、９ｂ）を含み、前記論理回路（９ａ、９ｂ）は、各ホールセルに対し４相スピニング電流を実行するために、前記ホールセルに接続された各基本ブロックの４相電流配電箱に論理信号を伝達するように構成される、集積回路ホールセンサーシステム。
【請求項７】
請求項３、４、５、または６に記載の集積回路ホールセンサーシステムにおいて、
各チャネルが、スイッチドキャパシタ回路に基づく復調器（１４ａ、１４ｂ）を含む、集積回路ホールセンサーシステム。
【請求項８】
請求項３、４、５、６、または７に記載の集積回路ホールセンサーシステムにおいて、
各チャネルは、出力バッファー（１６ａ、１６ｂ）を含む、集積回路ホールセンサーシステム。
【請求項９】
請求項１〜８のいずれか１項に記載の集積回路ホールセンサーシステムにおいて、
前記入力段は、差動対（８）である、集積回路ホールセンサーシステム。
【請求項１０】
請求項１〜９のいずれか１項に記載の集積回路ホールセンサーシステムにおいて、
前記増幅器は、差動差分増幅器（ＤＤＡ）である、集積回路ホールセンサーシステム。
【請求項１１】
請求項１０に記載の集積回路ホールセンサーシステムにおいて、
前記ＤＤＡの前記第２段（１１ａ、１１ｂ）は、前記基本ブロックの電流信号出力を電圧信号に変換するように構成される、集積回路ホールセンサーシステム。
【請求項１２】
請求項１〜１１のいずれか１項に記載の集積回路ホールセンサーシステムにおいて、
各基本ブロックは、電流源（５）をさらに含む、集積回路ホールセンサーシステム。
【請求項１３】
請求項１〜１２のいずれか１項に記載の集積回路ホールセンサーシステムにおいて、
前記少なくとも１つの列（６ａ、６ｂ）の前記ホールセル（４）は、並列式に動作するように接続され、構成されている、集積回路ホールセンサーシステム。
【請求項１４】
請求項１〜１３のいずれか１項に記載の集積回路ホールセンサーシステムにおいて、
前記Ｘ軸に対して鏡像対称に配列された、基本ブロックの少なくとも２つの前記列（６ａ、６ｂ）がある、集積回路ホールセンサーシステム。
【発明の詳細な説明】
【開示の内容】
【０００１】
本発明は、磁場を感知する適用のため、または、電流を感知する適用のための、ホールセンサーシステムに関する。
【０００２】
多くの適用に関して、シリコン回路に組み込まれたホール効果センサーは、他の磁場センサーよりも好まれる。これは、標準的なＣＭＯＳ、または大量連続生産にとって経済的な他の集積回路製造プロセスによって、ホール効果センサーの全体が作製され得るためである。しかしながら、従来の一体化ホール効果装置の欠点は、比較的大きな残留オフセット（residual offset）、すなわちゼロ磁場での残留電圧を有することである。残留オフセットを制限するものは、ホールセンサーの局所抵抗の、電流密度への依存に起因する、装置の非線形性である。逆磁場相互主義（reverse field reciprocity principle）［３］によれば、スピニング電流法（spinning current method）は、線形システムにおいてオフセットを取り消す。システムが非線形になるにつれて、スピニング電流法の効率が低減するので、残留オフセットが残る。非線形性の主な原因は、装置の外形に応じて、接合型電界効果［４］、またはキャリア速度飽和のいずれかである。どちらの場合も、非線形性は、装置のバイアス電圧と共に増大する。スピニング電流［１］または直交連結（orthogonal coupling）などの技術は、オフセットを１００μΤ台まで低減させることが知られている。
【０００３】
しかしながら、競合するテクノロジーに勝るためには、一体化ホールセンサーのオフセットは、例えば１０μΤ台まで、さらに低減されなければならない。
【０００４】
本発明の目的は、正確で、特に低いオフセットを有する磁場センサーシステムを提供することである。大きな組をなして（in large series）製造するのに経済的な磁場センサーシステムを提供することが、有益であろう。
【０００５】
小型で信頼性のある磁場センサーを提供することが有益であろう。
【０００６】
本発明の目的は、請求項１に記載のホールセンサーシステムを提供することにより、達成されている。
【０００７】
本発明の目的は、請求項４に記載のホールセンサーシステムを提供することにより、達成されている。
【０００８】
従属請求項は、発明によるホールセンサーシステムの、さらに有益な特徴を説明している。
【０００９】
本明細書には、集積回路ホールセンサーシステムが開示され、これは、複数の基本ブロック（elementary blocks）（ＥＢ）を含み、各基本ブロックは、ホールセル（Hall cell）、増幅器の入力段、および端子を含み、端子は、各基本ブロックの対向する外側部上に横方向に置かれ、複数の基本ブロックは、並置するように配列されて、端子で相互接続される少なくとも１つの列を形成している。各基本ブロックは、有利なことに、電流源と、ホールセルに接続された４相配電箱（four phase switch box）と、をさらに含んでよい。
【００１０】
有益な実施形態では、入力段は、差動対を含むか、または差動対に存してよく、増幅器は、差動差分増幅器（Differential Difference Amplifier）（ＤＤＡ）を含むか、または差動差分増幅器に存してよい。
【００１１】
各列のホールセルは、並列式に動作するように接続され、構成されることができる。
【００１２】
有益な実施形態では、鏡像対称（mirror image symmetry）に配列された、基本ブロックの少なくとも２つの列がある。基本ブロックの各列は、増幅器の第２段により終了して、フロントエンドチャネルを形成することができる。各チャネルは、復調器、および出力バッファーをさらに含んでよい。
【００１３】
本発明のさらなる目的および有益な特徴は、付属図面と関連して、請求項および以下の本発明の実施形態の詳細な説明から、明らかとなるであろう。
【００１４】
低オフセットおよびオフセットドリフトを備えた一体化ホールセルのデザインでは、１つの目的は、バイアス電圧を低く保つことである。十字のＣＭＯＳ一体化ホールセルに加えられる電圧の関数としての、典型的なオフセット値が、図１に示されており、ここでは、残留電圧が、磁場単位で表されるように感度で割られている。残留オフセットは、ゼロ磁場で４相スピニング電流法を適用した後で、得られた。図１は、バイアス電圧を低く保つことが重要であるが、バイアス電圧を低減することにより、熱雑音がその後優位になるので、信号対雑音比が低下することを示している。
【００１５】
本発明によると、信号対雑音比は、それぞれが弱くバイアスをかけられたホールセルのアレイを一体化することにより、著しく改善される。このアレイは、有利なことに、スケーラブルであり、レイアウトの制限なしで一体化するのが容易である。好適な実施形態では、アレイは、差動差分増幅器（ＤＤＡ）トポロジー（ＤＤＡデザインの説明については参考文献［５］を参照）を含み、図２に示すように、ＤＤＡの共通の信号接続部Ｉｎ、Ｉｐに接続される差動対８の数を選択する上で柔軟性をもたらす。差動対の数は、共通の信号接続部Ｉｎ、Ｉｐと並列式に他の差動対を接続することにより増加させることができる。
【００１６】
本発明の実施形態では、ＤＤＡに基づいたホール電圧の差動感知（differential sensing）が好ましい。それでもなお、本発明の範囲内では、バイアス方法の選択が第１の信号増幅段階の構造および動作に影響を及ぼし得る、他の増幅手段を採用することが可能である。演算増幅器（ＯＡ）を使用する場合、ホールバイアス電流の回路は、例えば、［６］、および基本ブロックに組み込まれた、対応する入力段に従って、配列しなおされてよい。
【００１７】
単純なホールセルアレイの実現のため、ＤＤＡの差動対の数は、任意に増加され、ホールセルに接続されることができる。しかしながら、ある数の差動対に達すると、平面図は複雑になってしまう。加えて、すべての経路（routing lines）が、中心を外れたＤＤＡブロックに集中した場合、レイアウトの対称性が壊れる。本発明の有利な態様によると、各ホールセルは、バイアス回路と、並列接続を可能とする増幅段階の一部とに関連する。これらの要素は、図３ａおよび図３ｂに示すように、基本ブロック（ＥＢ）の一部である。
【００１８】
より正確には、本発明の有利な実施形態による基本ブロックＥＢは、ホール装置４と、配電箱（スピンボックスとも呼ばれる）７と、電流源５と、増幅器の入力段８と、を含む。例示した実施形態では、入力段は、差動差分増幅器（ＤＤＡ）の差動対８を含む。配電箱７は、４相スピニング電流を行うために、ＥＢの接続部Ａ、Ｂ、Ｃ、Ｄを通じて論理回路９ａ、９ｂの入力部からの論理信号によって駆動される。差動対８は、有利なことに、ホール感知電圧（Hall sensing voltage）を、読み取りが容易な電流信号に変換する。ＥＢ端子１２が、Ｙ軸に沿って横方向かつ対称に置かれて、隣接する基本ブロックの隣接する対向端子１２ａ、１２ｂにより相互接続されたＮ個の基本ブロックＥＢを含む列６ａ、６ｂを容易に作り上げる。各列６ａ、６ｂのホールセル４は、並列式に動作する。各ホールセルのホール信号が相互に関連しているので、各基本ブロックの電流の合計は、有用な測定信号を表すが、ホールセル４の固有オフセットは、相関関係がなく、基本ブロックの個数Ｎにわたって平均化される。電流信号は、ＤＤＡの第２段１１ａ、１１ｂで電圧に再変換され、これにより各列６ａ、６ｂを終わらせる。ＤＤＡの第２段のブロック１１ａ、１１ｂを備えた各列６ａ、６ｂ全体が、１つのフロントエンドチャネルを形成する。
【００１９】
図４に描くように、フロントエンドチャネルは、Ｙ軸に直交するＸ軸に沿ってミラーリングにより複製されて、鏡面対称の、基本ブロックＥＢの２つの列６ａ、６ｂを実現し、差動出力を得て、電子機器により生じる望ましくない体系的なオフセット（systematic offsets）を抑制することができる。
【００２０】
したがって、システムのトポロジーは、１本の中心線軸Ｘに対して「分布し（distributed）」、かつ対称的である。この構造により、オフセットの低減と、感度と、電流消費との間の、良いトレードオフを見出すことができる。例示される実施形態では、システムは、独立型磁場マイクロセンサーを得るために、各チャネルにおいて、とりわけスピンボックス論理信号Ａ、Ｂ、Ｃ、Ｄを提供する調整回路９ａ、９ｂ、スイッチドキャパシタ回路に基づく復調器１４、および出力バッファー１６によって完成する。バックエンド回路は、例えば［７］に記載されるように、従来の回路と同様であってよい。
【００２１】
〔実験的セットアップ〕
〔チップ実現の実施例〕
０．３５μｍのＣＭＯＳ標準テクノロジーにおける実験システムが、図５のチップの写真で示されるようにレイアウトの中心部に均等に分布した、１６個のＥＢで作られた。ホール信号は、差動式（differential way）に処理され、必要な信号帯域幅に応じて、各ＤＤＡの出力部において変調形態で監視されるか、または、スイッチドキャパシタ技術を用いて可変クロック周波数で復調された。論理回路は、内部クロック：周波数分配器を備えた２．６ＭＨｚのＲＣ弛張発振器によって駆動されるか、または、外部制御された。回路は、ｋＨｚ台から１．３ＭＨｚの変調周波数までで試験された。ホールセルのバイアス電流は、試験目的で電流源によって外部制御されることができる。レイアウトサイズは、１．６×１．６ｍｍ２であった。上列の第３のＥＢはズームアウトされて、ホール装置の場所が、十字形上により図式化される（schematized）。総電流消費量は、ホールセルバイアス電流の値次第であり、５００μＡを各ホールセルに加えると、全体の電流消費量は、３．３Ｖの供給電圧で２５ｍＡであった。
【００２２】
残留オフセットの性質、およびシステムにおけるその発端を研究するため、温度およびホールセルのバイアス電流が掃引され得る実験的セットアップを使用した。６層のパーマロイ磁気シールドを使用して、システムを環境騒音から保護し、外部磁場を抑制した。試験は、無作為選択した３つのサンプルに対して行われた。チャネル間の差動オフセットを観察した（これは、システムの最終オフセットである）が、各チャネルの個別オフセットも観察した。システムの感度は、ホールセルのバイアス電流次第であり、例えば、ホールセル当たり５００μＡのバイアス電流では、測定される総合感度は、２１Ｖ／Ｔであった。
【００２３】
〔フロントエンド部分の特性づけ〕
低オフセットのシステムを実現する際、システムにおけるオフセットの発端を知ることが重要である。この目的のため、ＤＤＡの出力部における変調信号が監視され、外部ロックイン増幅器で復調され、システムに由来する論理信号により同期された。５ｋＨｚの比較的低い変調周波数が選択されて、ＤＤＡの整定時間、およびスイッチにより生じるスパイクが無視された。ホールバイアス電流が、各温度段階で１００μＡから６００μＡまで掃引された。ホール電圧がＤＤＡの入力部において変調されるので、残留ホールオフセットは、復調によりＤＤＡオフセットから分離され、測定値から抽出されることができる。オフセットドリフトが、−２０〜１００℃の温度範囲で測定された。図６は、実験的セットアップで測定された様々なホールバイアス電流での差動オフセットドリフトを示している。２００μＡ未満のバイアス電流では、オフセットドリフトは、ノイズにより隠されている。３００μＡより高いホールバイアス電流では、オフセットドリフトは、図１に示した性質に類似した増大を示しているが、はるかに低いレベルである。
【００２４】
〔参考文献〕
[1] P. Munter, "A low-offset spinning-current Hall plate", Sensors and Actuators A: Physical, 21-23 (1990) 743-746 
[2] P. Ripka, "Magnetic Sensors and Magnetometers", ISBN 1 58053 057 5, 2001 
[3] HH. Sample et al. "Reverse field reciprocity for conducting specimens in magnetic fields" J. Appl. Phys. 61, (1987) 1079 
[4] R.S. Popovic, B. Halg, "Nonlinearity in Hall devices and its compensation", Solid- State Electronics, Volume 31, Issue 12, December 1988, 1681-1688 
[5] H Alzaher, M Ismail, "A CMOS Fully Balanced Differential Difference Amplifier and Its Applications", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II: ANALOG AND DIGITAL SIGNAL PROCESSING, VOL. 48, NO. 6, JUNE 2001, pp. 614-620 
[6] R. S. Popovic, "Hall Effect Devices", the adam hilger series on sensors, ISBN: 0-7503- 0096-5, 1991, pp. 187-188
【００２５】
〔実施の態様〕
（１）  複数の基本ブロック（ＥＢ）を含む集積回路ホールセンサーシステムにおいて、
各基本ブロックは、
ホールセル（４）、
前記ホールセルに接続された配電箱（７）、
増幅器の入力段、および、
端子（１２ａ、１２ｂ）、
を含み、
前記端子（１２ａ、１２ｂ）は、Ｙ軸に平行な各基本ブロックの対向する外側部上に横方向に置かれ、
前記複数の基本ブロックは、並置するように配列されて、前記Ｙ軸に直交するＸ軸に沿って延び、かつ前記端子で相互接続される少なくとも１つの列（６ａ、６ｂ）を形成する、集積回路ホールセンサーシステム。
（２）  実施態様１に記載の集積回路ホールセンサーシステムにおいて、
前記ホールセルに接続された前記配電箱は、４相配電箱である、集積回路ホールセンサーシステム。
（３）  実施態様１または２に記載の集積回路ホールセンサーシステムにおいて、
基本ブロックの各列（６ａ、６ｂ）は、前記増幅器の第２段（１１ａ、１１ｂ）により終了して、フロントエンドチャネルを形成する、集積回路ホールセンサーシステム。
（４）  複数の基本ブロック（ＥＢ）を含む集積回路ホールセンサーシステムにおいて、
各基本ブロックは、
ホールセル（４）、
増幅器の入力段、および、
端子（１２ａ、１２ｂ）、
を含み、
前記端子（１２ａ、１２ｂ）は、Ｙ軸に平行な各基本ブロックの対向する外側部上に横方向に置かれ、
前記複数の基本ブロックは、並置するように配列されて、前記Ｙ軸に直交するＸ軸に沿って延び、かつ前記端子で相互接続される少なくとも１つの列（６ａ、６ｂ）を形成し、
基本ブロックの各列（６ａ、６ｂ）は、前記増幅器の第２段（１１ａ、１１ｂ）により終了して、フロントエンドチャネルを形成する、集積回路ホールセンサーシステム。
（５）  実施態様４に記載の集積回路ホールセンサーシステムにおいて、
各基本ブロックは、前記ホールセルに接続された４相配電箱（７）をさらに含む、集積回路ホールセンサーシステム。
【００２６】
（６）  実施態様３、４、または５に記載の集積回路ホールセンサーシステムにおいて、
各チャネルが、前記基本ブロックの接続部（Ａ、Ｂ、Ｃ、Ｄ）を通じて接続された論理回路（９ａ、９ｂ）を含み、前記論理回路（９ａ、９ｂ）は、各ホールセルに対し４相スピニング電流を実行するために、前記ホールセルに接続された各基本ブロックの４相電流配電箱に論理信号を伝達するように構成される、集積回路ホールセンサーシステム。
（７）  実施態様３、４、５、または６に記載の集積回路ホールセンサーシステムにおいて、
各チャネルが、スイッチドキャパシタ回路に基づく復調器（１４ａ、１４ｂ）を含む、集積回路ホールセンサーシステム。
（８）  実施態様３、４、５、６、または７に記載の集積回路ホールセンサーシステムにおいて、
各チャネルは、出力バッファー（１６ａ、１６ｂ）を含む、集積回路ホールセンサーシステム。
（９）  実施態様１〜８のいずれかに記載の集積回路ホールセンサーシステムにおいて、
前記入力段は、差動対（８）である、集積回路ホールセンサーシステム。
（１０）  実施態様１〜９のいずれかに記載の集積回路ホールセンサーシステムにおいて、
前記増幅器は、差動差分増幅器（ＤＤＡ）である、集積回路ホールセンサーシステム。
【００２７】
（１１）  実施態様１０に記載の集積回路ホールセンサーシステムにおいて、
前記ＤＤＡの前記第２段（１１ａ、１１ｂ）は、前記基本ブロックの電流信号出力を電圧信号に変換するように構成される、集積回路ホールセンサーシステム。
（１２）  実施態様１〜１１のいずれかに記載の集積回路ホールセンサーシステムにおいて、
各基本ブロックは、電流源（５）をさらに含む、集積回路ホールセンサーシステム。
（１３）  実施態様１〜１２のいずれかに記載の集積回路ホールセンサーシステムにおいて、
前記少なくとも１つの列（６ａ、６ｂ）の前記ホールセル（４）は、並列式に動作するように接続され、構成されている、集積回路ホールセンサーシステム。
（１４）  実施態様１〜１３のいずれかに記載の集積回路ホールセンサーシステムにおいて、
前記Ｘ軸に対して鏡像対称に配列された、基本ブロックの少なくとも２つの前記列（６ａ、６ｂ）がある、集積回路ホールセンサーシステム。
【図面の簡単な説明】
【００２８】
【図１】一体化ホールセルに対して印加されたバイアス電圧の関数として典型的な残留オフセットを示すグラフである。
【図２】本発明の実施形態の特徴による、差動信号接続部Ｉｎ、Ｉｐを備えた、ＤＤＡトポロジーの概略図である。
【図３ａ】本発明の実施形態によるセンサーシステムの分散ホールセルアレイのための基礎単位（building unit）を形成する基本ブロック（ＥＢ）を示す、ブロック図である。
【図３ｂ】本発明の実施形態によるセンサーシステムの分散ホールセルアレイのための基礎単位を形成する基本ブロック（ＥＢ）を示す、概略的な回路図である。
【図４】本発明の実施形態による２チャネル一体化ホールセンサーシステムの平面図（floorplan）である。
【図５】本発明によるＰＣＢに取り付けられたホールセンサーシステムの実験的セットアップの一例の写真である。
【図６】図５の実験的セットアップのための温度における差分残留オフセットドリフト（differential residual offset drift）のグラフであり、ホールセルのバイアス電流は、１００μＡから６００μＡに掃引され、フロントエンドチャネル１およびチャネル２の出力における差異が、各温度段階で測定された。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
2013535661.tif 000007
【図５】
2013535661.tif 000008
【図６】
2013535661.tif 000009
【国際調査報告】
2013535661.tif 000010
2013535661.tif 000011
2013535661.tif 000012