(57)【要約】本発明は、オプトエレクトロニクス半導体チップ（１００）に関する。このオプトエレクトロニクス半導体チップは、多数のマイクロダイオード（１１）を有する第１の半導体積層体（１）と、活性領域（１２）を有する第２の半導体積層体（２）とを備えており、第１の半導体積層体（１）および第２の半導体積層体（２）が窒化物化合物半導体材料をベースとしており、第１の半導体積層体（１）が成長方向において第２の半導体積層体（２）の前に位置しており、マイクロダイオード（１１）が活性領域（１２）のためのＥＳＤ保護部を形成している。
2013516750.tif 000002
【特許請求の範囲】
【請求項１】
オプトエレクトロニクス半導体チップ（１００）であって、
−  多数のマイクロダイオード（１１）を有する第１の半導体積層体（１）と、
−  活性領域（１２）を有する第２の半導体積層体（２）と、
を備えており、
−  前記第１の半導体積層体（１）および前記第２の半導体積層体（２）が、窒化物化合物半導体材料をベースとしており、
−  前記第１の半導体積層体（１）が、成長方向において前記第２の半導体積層体（２）の前に配置されており、
−  前記マイクロダイオード（１１）が、前記活性領域（１２）のためのＥＳＤ保護部を形成しており、
−  前記マイクロダイオード（１１）の大多数が、同種の電気特性、特に、同種の降伏挙動、を有する、
オプトエレクトロニクス半導体チップ（１００）。
【請求項２】
前記マイクロダイオード（１１）のそれぞれがＶ字凹部によって形成されており、前記Ｖ字凹部の大多数が同程度の寸法を有する、
請求項１に記載のオプトエレクトロニクス半導体チップ（１００）。
【請求項３】
−  前記マイクロダイオード（１１）の少なくとも１つがｐｎ接合を備えており、
−  前記活性領域（１２）が少なくとも１つのｐｎ接合を備えており、
−  前記マイクロダイオード（１１）の前記ｐｎ接合と、前記活性領域（１２）の前記ｐｎ接合とが、同じ方向にバイアスされており、
−  前記マイクロダイオード（１１）の前記ｐｎ接合が、前記活性領域（１２）の前記ｐｎ接合よりも低い逆方向降伏電圧（ＵＢＲ）を有する、
請求項１または請求項２に記載のオプトエレクトロニクス半導体チップ（１００）。
【請求項４】
−  前記マイクロダイオード（１１）の少なくとも１つがｐｎ接合を備えており、
−  前記活性領域（１２）が少なくとも１つのｐｎ接合を備えており、
−  前記マイクロダイオード（１１）の前記ｐｎ接合と、前記活性領域（１２）の前記ｐｎ接合とが、同じ方向にバイアスされており、
−  前記マイクロダイオード（１１）の前記ｐｎ接合が、前記活性領域（１２）の前記ｐｎ接合よりも高い順方向しきい値電圧（ＵＦ）を有する、
請求項１から請求項３のいずれかに記載のオプトエレクトロニクス半導体チップ（１００）。
【請求項５】
−  前記マイクロダイオード（１１）の密度が、少なくとも５×１０７／ｃｍ２である、
請求項１から請求項４のいずれかに記載のオプトエレクトロニクス半導体チップ（１００）。
【請求項６】
−  前記マイクロダイオード（１１）の少なくとも７５％がＥＳＤ層（９）内に配置されており、前記ＥＳＤ層（９）が、前記活性領域（１２）の厚さの少なくとも１／２、最大で３倍の厚さを有する、
請求項１から請求項５のいずれかに記載のオプトエレクトロニクス半導体チップ（１００）。
【請求項７】
−  ＥＳＤ電圧パルス（４）が、前記マイクロダイオード（１１）の逆方向において、前記マイクロダイオード（１１）の少なくとも５０％を流れる、
請求項１から請求項６のいずれかに記載のオプトエレクトロニクス半導体チップ（１００）。
【請求項８】
−  前記マイクロダイオード（１１）の少なくとも７５％が、それぞれ、貫通転位（３）の領域に配置されている、
請求項１から請求項７のいずれかに記載のオプトエレクトロニクス半導体チップ（１００）。
【請求項９】
−  前記第２の半導体積層体（２）が、前記第１の半導体積層体（１）に直接続いている、
請求項１から請求項８のいずれかに記載のオプトエレクトロニクス半導体チップ（１００）。
【請求項１０】
動作時に青色光もしくは緑色光またはその両方を放出する、
請求項１から請求項９のいずれかに記載のオプトエレクトロニクス半導体チップ（１００）。
【請求項１１】
オプトエレクトロニクス半導体チップ（１００）の製造方法であって、
−  成長基板（７）を形成するステップと、
−  第１の半導体積層体（１）をエピタキシャルに堆積させるステップと、
−  前記第１の半導体積層体（１）の上に第２の半導体積層体（２）をエピタキシャルに堆積させるステップと、
を含んでおり、
−  前記第１の半導体積層体（１）がＥＳＤ層（９）を備えており、前記ＥＳＤ層（９）が、前記ＥＳＤ層（９）内にＶ字凹部が高い密度で形成される成長温度、において堆積され、
−  前記第２の半導体積層体（２）が活性領域（１２）を備えている、
方法。
【請求項１２】
前記成長基板が、サファイアを含んでいる、またはサファイアからなる、
請求項１１に記載の方法。
【請求項１３】
前記ＥＳＤ層（９）がＧａＮをベースとしており、前記ＥＳＤ層を、キャリアガスとして窒素を用いトリエチルガリウム前駆体を使用することによって、９００℃以下の成長温度で成長させる、
請求項１１または請求項１２に記載の方法。
【請求項１４】
請求項１から請求項１０のいずれかに記載のオプトエレクトロニクス半導体チップ（１００）が製造される、
請求項１１から請求項１３のいずれかに記載の方法。
【請求項１５】
オプトエレクトロニクス半導体チップ（１００）においてマイクロダイオード（１１）を形成するための、多数のＶ字凹部の使用であって、
数個のマイクロダイオード（１１）を有するオプトエレクトロニクス半導体チップ（１００）との比較において、前記マイクロダイオード（１１）によって前記オプトエレクトロニクス半導体チップ（１００）のＥＳＤ耐性が高まる、多数のＶ字凹部の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
オプトエレクトロニクス半導体チップを提供する。
【先行技術文献】
【特許文献】
【０００２】
【特許文献１】国際公開第０１／３９２８２号
【特許文献２】米国特許第５，８３１，２７７号明細書
【特許文献３】米国特許第６，１７２，３８２号明細書
【特許文献４】米国特許第５，６８４，３０９号明細書
【発明の概要】
【０００３】
本発明の目的は、静電放電（いわゆるＥＳＤ電圧パルス）に対する安定性が特に高いオプトエレクトロニクス半導体チップを提供することである。本発明のさらなる目的は、このようなオプトエレクトロニクス半導体チップの製造方法を提供することである。
【０００４】
本オプトエレクトロニクス半導体チップは、放射を受信するオプトエレクトロニクス半導体チップ、または放射を放出するオプトエレクトロニクス半導体チップである。例えば、本オプトエレクトロニクス半導体チップは、動作時に緑色光もしくは青色光またはその両方を放出する発光ダイオードチップである。
【０００５】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、オプトエレクトロニクス半導体チップは、多数のマイクロダイオード（microdiode）を備えた第１の半導体積層体を有する。この場合、半導体積層体は、半導体層列を意味する。極端な場合、半導体積層体は、１層の半導体層を備えていることができる。半導体層は、特に、層内の材料組成が変化していない、またはわずかに変化しているのみである、もしくは、層を形成している領域が半導体チップにおいて特定の機能を果たす、またはその両方であることを特徴とする。この場合、半導体層は、半導体材料の多数の単分子層（monolayers）を備えていることができる。
【０００６】
マイクロダイオードは、半導体積層体内のｐｎ接合であり、半導体ダイオードに典型的な電流／電圧特性を有する。オプトエレクトロニクス半導体チップの動作時、マイクロダイオードの領域では、電荷キャリアの発光再結合が起こらないことが好ましい。すなわち、マイクロダイオードは、電磁放射を生成する目的、または少なくとも可視領域の電磁放射を生成する目的では設けられていない。
【０００７】
マイクロダイオードは、逆方向の降伏電圧を有する。この場合、マイクロダイオードは、少なくとも、自身を流れる電流の特定の強度範囲内では、降伏電圧を超えたときに破壊されないように形成されていることが好ましい。
【０００８】
さらに、マイクロダイオードは、電流が流れるための最低電圧である順方向しきい値電圧、を有する。
【０００９】
この場合、第１の半導体積層体がマイクロダイオードを備えているとは、マイクロダイオードの少なくとも一部分が第１の半導体積層体内に配置されていることを意味する。例えば、マイクロダイオードのｎ側またはｐ側を、第１の半導体積層体内に配置することができる。マイクロダイオードの残りの部分は、別の層または別の積層体に配置することができる。
【００１０】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、オプトエレクトロニクス半導体チップは、活性領域を有する第２の半導体積層体を備えている。この場合、活性領域は、オプトエレクトロニクス半導体チップの動作時に電磁放射を生成する、または電磁放射を検出する目的で設けられている。すなわち、例えば、活性領域において電荷キャリアの発光再結合が起こり、このとき可視光を生成することができる。これを目的として、活性領域は、例えば少なくとも１つの多重量子井戸構造を備えている。
【００１１】
この場合、用語「量子井戸構造」は、量子化の次元について何らかの指定を行うものではない。したがって、量子井戸構造には、特に、量子井戸のみならず、量子細線、量子ドット、およびこれらの構造の任意の組合せが含まれる。多重量子井戸構造の例は、特許文献１、特許文献２、特許文献３、および特許文献４に記載されており、これらの文書の開示内容は、参照によって本出願に組み込まれている。
【００１２】
この場合、活性領域の少なくとも一部分（例えばｎ側またはｐ側）が半導体積層体内に配置されるとき、活性領域は、第２の半導体積層体内に配置される。例えば、多重量子井戸構造の全体が第２の半導体積層体内に配置されている。
【００１３】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、第１の半導体積層体および第２の半導体積層体は、窒化物化合物半導体材料をベースとする。
【００１４】
「窒化物化合物半導体材料をベースとする」とは、本明細書においては、半導体積層体、または少なくともその一部分が、窒化物化合物半導体材料、好ましくはＡｌｎＧａｍＩｎ１−ｎ−ｍＮ（０≦ｎ≦１、０≦ｍ≦１、ｎ＋ｍ≦１）を含んでいる、またはこのような材料からなることを意味する。この材料は、上の化学式による数学的に正確な組成を必ずしも有する必要はない。この材料は、例えば、１種類または複数のドーパントおよび追加の構成成分を含んでいることができる。しかしながら、説明を簡潔にする目的で、上の化学式は、結晶格子の基本的な構成成分（すなわちＡｌ、Ｇａ、Ｉｎ、Ｎ）を含んでいるのみであり、これらの構成成分は、少量の別の物質によって置き換える、もしくは別の物質を添加する、またはその両方を行うことができる。
【００１５】
例えば、第１の半導体積層体および第２の半導体積層体は、ＩｎＧａＮ半導体材料もしくはＧａＮ半導体材料またはその両方をベースとする。
【００１６】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、第１の半導体積層体は、成長方向において第２の半導体積層体の前に配置されている。すなわち、オプトエレクトロニクス半導体チップの製造時、第１の半導体積層体を最初に成長させ、次いで、第２の半導体積層体を成長させる。この場合、第２の半導体積層体を第１の半導体積層体の上に直接配置することができる。この構造は、緑色光を放出する発光ダイオードを形成する半導体チップの場合に、特に有利である。特に、青色光を放出する発光ダイオードを形成する半導体チップの場合には、第１の半導体積層体と第２の半導体積層体との間に中間層を配置することが可能である。
【００１７】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、マイクロダイオードは、オプトエレクトロニクス半導体チップの活性領域のためのＥＳＤ保護部を形成している。すなわちマイクロダイオードは、ＥＳＤ電圧パルスが発生した場合に電流を放散するようにされている。ＥＳＤ電圧パルスによって伝えられる電荷は、マイクロダイオードの少なくともいくつかを流れ、活性領域には流れない、またはわずかに流れるのみであり、したがって活性領域の損傷が起こらない。これにより、本オプトエレクトロニクス半導体チップは、少なくとも１ｋＶのＥＳＤ耐性を有する。例えば、少なくとも１ｋＶ、一般には約２ｋＶのＥＳＤ耐性が達成される。
【００１８】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、マイクロダイオードの大多数は、同種の（same type）電気特性を有する。すなわち、マイクロダイオードの少なくとも５０％、特に、少なくとも７５％、極端な場合には９０％以上が、同種の電気特性を有する。例えば、マイクロダイオードを特徴付ける１つの電気特性は、マイクロダイオードの降伏挙動である。特に、マイクロダイオードが同種の降伏挙動を有することが可能である。すなわち、マイクロダイオードの大多数において、マイクロダイオードの逆方向降伏電圧が本質的に等しい。例えば、マイクロダイオードの少なくとも５０％、特に、少なくとも７５％、極端な場合には９０％以上の降伏電圧が、マイクロダイオードの降伏電圧の平均値から±２５％の範囲内、特に、±１０％の範囲内にある。このようにすることで、逆方向のＥＳＤ電圧パルスが発生した場合に、マイクロダイオードの大多数が同時にオープンすることが可能である。ＥＳＤ電圧パルスは、数個の（ａ  ｆｅｗ）リークパスのみを流れるのではなく、マイクロダイオードの集合体に、したがって理想的な場合にはオプトエレクトロニクス半導体チップの断面領域全体に、分散する。このようにすることで、オプトエレクトロニクス半導体チップの特に高いＥＳＤ耐性が達成される。
【００１９】
言い換えれば、マイクロダイオードは、オプトエレクトロニクス半導体チップ内に生じうる降伏経路に沿って電気抵抗を増大させるのではなく、同種の多数のマイクロダイオードによって、大きな領域にわたりＥＳＤ電圧パルスを放散させることができ、したがって、各マイクロダイオードには小さい電流が流れるのみであり、オプトエレクトロニクス半導体チップの局所的な破壊が発生しない。
【００２０】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、オプトエレクトロニクス半導体チップは、多数のマイクロダイオードを備えた第１の半導体積層体を有する。さらに、オプトエレクトロニクス半導体チップは、活性領域を備えた第２の半導体積層体を有する。この場合、第１の半導体積層体および第２の半導体積層体は、成長方向に互いに連続して配置されており、それぞれ、窒化物化合物半導体材料をベースとする。この場合、マイクロダイオードは、活性領域のためのＥＳＤ保護部を形成しており、したがって、オプトエレクトロニクス半導体チップのＥＳＤ耐性が高まる。
【００２１】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、マイクロダイオードの少なくとも１つは、Ｖ字凹部によって形成されている。例えば、オプトエレクトロニクス半導体チップのすべてのマイクロダイオードが、それぞれＶ字凹部によって形成されている。窒化物化合物半導体材料においては、Ｖ字凹部は、例えば、成長方向において逆向きの角錐（例えば六角形の底面を有する）の形状を有する。この凹部は、断面形状がＶ字である。窒化物化合物半導体材料（例えば、半導体材料ＧａＮをベースとする層、またはＧａＮからなる層）において、例えば、成長パラメータ、特に成長温度を調整することによって、Ｖ字凹部を形成することができる。この場合、Ｖ字凹部のサイズは、Ｖ字凹部が形成される層の厚さに依存する。Ｖ字凹部は、例えば貫通転位の領域に形成され、貫通転位は、例えば、半導体材料とは異なる格子定数を有する成長基板の上に半導体材料をヘテロエピタキシャル成長させるときに形成される。この場合、例えば、サファイアから作製されている成長基板の上に窒化物化合物半導体材料を成長させ、サファイアと窒化物化合物半導体材料は、約１４％の格子不整合である。しかしながら、貫通転位は、ホモエピタキシャル成長の場合にも観察され、したがって、例えばＧａＮをベースとする、またはＧａＮからなる成長基板の上に、半導体積層体を堆積させることもできる。
【００２２】
特に、Ｖ字凹部の大多数が同程度の寸法を有することが可能である。すなわち、Ｖ字凹部の少なくとも５０％、特に、少なくとも７５％、極端な場合には９０％以上が、同程度の寸法を有する。この場合、Ｖ字凹部が同程度の寸法を有するとは、例えば、成長方向に垂直な平面における、Ｖ字凹部の底面積と、この平面におけるＶ字凹部の底面積の平均値との差が、最大で±２５％、特に、最大で±１０％であることを意味する。すなわち、Ｖ字凹部の大多数が、等しいかまたは類似する底面積を有する。同程度の寸法を有するＶ字凹部は、同種の電気特性を有するマイクロダイオードを形成する。すなわち、同種の電気特性を有する（特に、同種の降伏挙動を有する）マイクロダイオードは、同程度の寸法を有するＶ字凹部によって形成されている。
【００２３】
Ｖ字凹部は、例えば、その全体が第１の半導体積層体内に配置されている。
【００２４】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、マイクロダイオードの少なくとも１つは、ｐｎ接合を備えている。例えば、すべてのマイクロダイオードがｐｎ接合を備えている。さらには、活性領域も、少なくとも１つのｐｎ接合を備えている。例えば、活性領域は、ｐｎ接合である多重量子井戸構造を備えている。すなわち、マイクロダイオードおよび活性領域の両方が、半導体ダイオードに典型的な電流／電圧特性を有する半導体ダイオードである。この場合、マイクロダイオードのｐｎ接合と活性領域のｐｎ接合は、同じ方向にバイアスされている。
【００２５】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、マイクロダイオードのｐｎ接合は、活性領域のｐｎ接合よりも低い逆方向降伏電圧を有する。この場合、複数のマイクロダイオードの降伏挙動が、同種であるように形成されることが好ましい。
【００２６】
このことは、マイクロダイオードそれぞれがＶ字凹部によって形成されることによって達成することができる。
【００２７】
逆方向のＥＳＤ電圧パルスが発生した場合、マイクロダイオードのいくつか、例えば少なくとも５０％、特に、少なくとも７５％、極端な場合には少なくとも９０％、またはすべてのマイクロダイオードが、同時にオープンすることが好ましい。したがって、ＥＳＤ電圧パルスによって伝えられる電荷は、降伏電圧の低い１つまたは数個のリークパスのみを流れるのではなく、マイクロダイオードによって構成される、リークパスの集合体に分散する。したがって、電荷が流れる電流経路のいずれにおいても、オプトエレクトロニクス半導体チップの破壊につながる臨界電流密度は発生しない。したがって、理想的な場合、オプトエレクトロニクス半導体チップの断面領域全体にわたり準２次元の（quasi two-dimensional）降伏が起こる。この結果として、ＥＳＤ電圧パルスに起因する損傷が発生しない。このようにすることで、例えば、少なくとも１ｋＶのＥＳＤ耐性を達成することができる。
【００２８】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、マイクロダイオードのｐｎ接合は、活性領域のｐｎ接合よりも高い順方向しきい値電圧を有する。すなわち、オプトエレクトロニクス半導体チップの正常な動作時、マイクロダイオードのｐｎ接合と活性領域のｐｎ接合に順方向電流が流れようとするとき、実際には活性領域を流れるが、マイクロダイオードには流れない。したがって、マイクロダイオードは、例えば活性領域における放射生成を妨げない。すなわちマイクロダイオードは、オプトエレクトロニクス半導体チップの順方向特性に影響しない、またはわずかに影響するのみである。このことも、上述したＶ字凹部を使用してマイクロダイオードを形成することによって達成することができる。
【００２９】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、オプトエレクトロニクス半導体チップにおけるマイクロダイオードの密度は、少なくとも５×１０７／ｃｍ２である。例えば、マイクロダイオードの密度は、少なくとも１０８／ｃｍ２である。この密度は、例えば、マイクロダイオードが配置されるＥＳＤ層を成長させるときの適切な成長温度によって、達成することができる。記載した密度は、サファイア基板上にエピタキシャル成長させる場合である。成長基板と半導体積層体の材料との間の格子不整合がより小さい場合、密度も低くなるが、依然としてＥＳＤ耐性が増大して有利であることが判明した。
【００３０】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、マイクロダイオードの少なくとも７５％がＥＳＤ層内に配置されている。この場合、マイクロダイオードのｐ側またはｎ側をＥＳＤ層内に配置すれば十分である。すべてのマイクロダイオードをＥＳＤ層内に配置することが可能である。すなわち、すべてのＶ字凹部がＥＳＤ層内に配置される。
【００３１】
ＥＳＤ層の厚さは、成長方向における活性領域の厚さの少なくとも１／２であることが好ましく、成長方向における活性領域の厚さの最大で３倍であることが好ましい。例えば、ＥＳＤ層は、少なくとも８０ｎｍ、最大で１５０ｎｍの厚さを有する。
【００３２】
この場合、マイクロダイオードがＶ字凹部として形成されるとき、個々のマイクロダイオードのサイズも、ＥＳＤ層の厚さによって決まる。例えば、ＥＳＤ層の厚さは、ＥＳＤ層におけるＶ字凹部の底面積（すなわち凹部を形成する六角錐の底面）に比例する。ＥＳＤ層の大きな厚さと、マイクロダイオードの対応するサイズとによって、マイクロダイオードの十分なＥＳＤ耐性が確保される。例えば、すべてのマイクロダイオード（すなわちすべてのＶ字凹部）がＥＳＤ層内に配置されている。
【００３３】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、オプトエレクトロニクス半導体チップにおいて逆方向に印加されるＥＳＤ電圧パルスは、マイクロダイオードの逆方向に、マイクロダイオードの少なくとも５０％を流れる。すなわち、マイクロダイオードの大多数（少なくとも５０％）は、ＥＳＤパルスがマイクロダイオードを流れることのできる、同程度の降伏電圧を有する。このようにすることで、オプトエレクトロニクス半導体チップの断面領域の実質的に全体にわたり電圧パルスが流れることが可能になり、したがって、個々のマイクロダイオードにおける電流密度は、半導体材料の損傷が起こり得るような大きさにはならない。実際には、ＥＳＤパルスが数個のマイクロダイオードを流れれば十分である。これによって、半導体チップのある程度のＥＳＤ耐性がすでに達成される。
【００３４】
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、マイクロダイオードの少なくとも７５％が、それぞれ、オプトエレクトロニクス半導体チップの半導体材料における貫通転位の領域に配置されている。この構造は、例えば、マイクロダイオードをＶ字凹部として形成することによって達成される。Ｖ字凹部は、貫通転位の上に形成されていることが好ましい。このため、半導体材料における貫通転位の密度によってマイクロダイオードの密度を調整することも可能である。
【００３５】
さらには、オプトエレクトロニクス半導体チップの製造方法を提供する。本明細書に記載されているオプトエレクトロニクス半導体チップは、本方法によって製造することができる。すなわち、本方法に関して開示されている特徴は、半導体チップにもあてはまり、逆も同様である。
【００３６】
本方法は、例えば、以下のステップを含んでいる。
【００３７】
最初に、成長基板を形成する。
【００３８】
次の方法ステップにおいては、第１の半導体積層体と、この第１の半導体積層体に続く第２の半導体積層体とを、エピタキシャルに堆積させる。この場合、第１の半導体積層体はＥＳＤ層を備えており、ＥＳＤ層は、ＥＳＤ層内にＶ字凹部が高い密度で形成される成長温度において堆積させる。
【００３９】
通常では、エピタキシャル成長時、Ｖ字凹部の発生を回避するための方策がとられる。しかしながら、本発明の場合、マイクロダイオードを形成する目的で、十分な密度でＶ字凹部が形成されるように低い成長温度でＥＳＤ層を成長させる。この場合、Ｖ字凹部の形成に適する実際の温度範囲は、使用する成長システムに依存する。温度範囲は、さまざまな温度においてＥＳＤ層を成長させ、Ｖ字凹部の密度が十分である、または特に高くなる温度範囲を選択することによって、決定することができる。
【００４０】
この場合、ＥＳＤ層を堆積させる温度範囲として、９００℃以下、特に、少なくとも７９０℃、最大で８７０℃の温度範囲が選択される。この温度範囲は、Ｖ字凹部の形成に適しており、Ｖ字凹部によって、ＥＳＤ電圧パルスを放散させることのできるマイクロダイオードがＥＳＤ層に形成されることが判明した。この場合、第２の半導体積層体は、放射を検出するようにされている活性領域、または放射を生成するようにされている活性領域を備えていることが好ましい。
【００４１】
ＥＳＤ層は、特に、９００℃以下の成長温度において、特に、キャリアガスとして窒素（Ｎ２）を用い、トリエチルガリウム前駆体（triethylgallium precursor）を使用することによって、成長させる。この成長モードは、同程度の寸法を有するＶ字凹部を形成する目的に、したがって、同種の電気特性を有する（特に、同種の降伏挙動を有する）マイクロダイオードを形成する目的に、特に有利であることが判明した。この成長条件下では、例えばＧａＮのｎ型ドープ層のための従来の成長条件（キャリアガスとして水素（Ｈ２）を用い、トリメチルガリウム前駆体を使用して層を成長させる）とは異なり、幾何学的に極めて類似するＶ字凹部が高い密度で形成される。言い換えれば、横方向（成長方向に交差する方向）における成長が制限される。このようにすることで、明確に定義されたＥＳＤ層において、特に転位線上にＶ字凹部が形成される。
【００４２】
本方法の少なくとも一実施形態によると、成長基板の材料は、成長させる半導体積層体の材料に対して格子不整合である。例えば、成長基板としてサファイアを選択し、その上の半導体積層体は、窒化物化合物半導体材料をベースとする。この場合、Ｖ字凹部は、特に高い密度で形成される。しかしながら、本方法は、ホモエピタキシャル成長においても有利であることが判明しており、ただしこの場合、Ｖ字凹部の密度は低下する。
【００４３】
少なくとも一実施形態によると、ＥＳＤ層は、ＧａＮをベースとする。すなわちＥＳＤ層は、例えばＧａＮからなることができる（少量の不純物やドーパントを除く）。
【００４４】
以下では、本発明のオプトエレクトロニクス半導体チップと、本発明の方法について、例示的な実施形態に基づき、添付の図面を参照しながらさらに詳しく説明する。
【図面の簡単な説明】
【００４５】
【図１Ａ】本発明のオプトエレクトロニクス半導体チップにおいて解決される問題点について説明する図
【図１Ｂ】本発明のオプトエレクトロニクス半導体チップにおいて解決される問題点について説明する図
【図１Ｃ】本発明のオプトエレクトロニクス半導体チップにおいて解決される問題点について説明する図
【図２】本発明のオプトエレクトロニクス半導体チップの例示的な実施形態と、本発明の製造方法について説明する図
【図３Ａ】本発明のオプトエレクトロニクス半導体チップの例示的な実施形態と、本発明の製造方法について説明する図
【図３Ｂ】本発明のオプトエレクトロニクス半導体チップの例示的な実施形態と、本発明の製造方法について説明する図
【図３Ｃ】本発明のオプトエレクトロニクス半導体チップの例示的な実施形態と、本発明の製造方法について説明する図
【図４Ａ】本発明のオプトエレクトロニクス半導体チップの例示的な実施形態と、本発明の製造方法について説明する図
【図４Ｂ】本発明のオプトエレクトロニクス半導体チップの例示的な実施形態と、本発明の製造方法について説明する図
【図４Ｃ】本発明のオプトエレクトロニクス半導体チップの例示的な実施形態と、本発明の製造方法について説明する図
【図５】本発明のオプトエレクトロニクス半導体チップの例示的な実施形態と、本発明の製造方法について説明する図
【図６】本発明のオプトエレクトロニクス半導体チップの例示的な実施形態と、本発明の製造方法について説明する図
【図７Ａ】本発明のオプトエレクトロニクス半導体チップの例示的な実施形態と、本発明の製造方法について説明する図
【図７Ｂ】本発明のオプトエレクトロニクス半導体チップの例示的な実施形態と、本発明の製造方法について説明する図
【図７Ｃ】本発明のオプトエレクトロニクス半導体チップの例示的な実施形態と、本発明の製造方法について説明する図
【発明を実施するための形態】
【００４６】
図面において、同じ要素、同種の要素、または同じ機能の要素には、同じ参照数字を付してある。図面と、図面に示した要素間のサイズの比率は、正しい縮尺ではないものとみなされたい。むしろ、便宜上、または深く理解できるようにする目的で、個々の要素を誇張した大きさで示してある。
【００４７】
図１Ａは、従来のオプトエレクトロニクス半導体チップを概略的な断面図として示している。このオプトエレクトロニクス半導体チップは、例えば、第１の半導体積層体１と第２の半導体積層体２とを備えている。第１の半導体積層体１は、例えば窒化物化合物半導体材料をベースとするｎ型ドープ領域とすることができる。第２の半導体積層体２は、成長方向において第１の半導体積層体に続いており、例えば、同様に窒化物化合物半導体材料をベースとする。第２の半導体積層体２は、活性領域１２を備えている。活性領域１２は、例えば、少なくとも１つの多重量子井戸構造を備えており、この多重量子井戸構造は、オプトエレクトロニクス半導体チップの動作時に電磁放射を生成することを目的とする。さらに、第２の半導体積層体２は、ｐ型ドープ領域８を備えている。これによって、活性領域１２にｐｎ接合が形成されている。
【００４８】
オプトエレクトロニクス半導体チップ１００には、転位、例えばいわゆる貫通転位３が突き抜けている。貫通転位は、特に、サファイア上に窒化物化合物半導体材料をヘテロエピタキシャル成長させるときに、高い密度で生じる。この場合、貫通転位３は、ＥＳＤ電圧パルス４の潜在的な経路であり、ＥＳＤ電圧パルスの電荷はｐｎ接合の逆方向に放散される。この場合の問題点として、貫通転位３のうちの１つまたは数個に沿って形成される最も弱いリークパス、または数個の弱いリークパスを、電荷が流れる。
【００４９】
図１Ｂは、従来のＥＳＤ電圧パルス４の電流（Ｉ）／時間（ｔ）特性を示している。
【００５０】
ＥＳＤ電圧パルス４の電荷が、１つまたは数個の貫通転位３を流れると、図１Ｃに示すように、オプトエレクトロニクス半導体チップ１００の破壊６につながる。
【００５１】
図１Ｃは、オプトエレクトロニクス半導体チップ１００の放射透過面１０の平面図を示しており、放射透過面１０には電気コンタクト５が配置されている。
【００５２】
本明細書に記載されているオプトエレクトロニクス半導体チップは、特に次の発想に基づいている。すなわち、貫通転位３によって形成される電流リークパスを包囲する（encapsulate）ことを目的として、ＥＳＤ層におけるマイクロダイオード１１を導入する。マイクロダイオード１１の基本構造はＶ字凹部によって形成され、Ｖ字凹部は、特定の成長条件によって形成され、貫通転位３の転位線上に正確に形成されることが好ましい。すなわち、マイクロダイオード１１を形成するＶ字凹部が、潜在的な電流経路上に意図的に形成されている。貫通転位３の好ましくは少なくとも７５％、特に好ましくはすべての貫通転位３が、マイクロダイオード１１を備えている。この構造は、図２に、オプトエレクトロニクス半導体チップ１００の概略的な断面図として示してある。
【００５３】
マイクロダイオード１１を形成しているＶ字凹部は、互いに同程度の寸法を有することが好ましい。すなわち、Ｖ字凹部の大多数が、例えばＥＳＤ層９と活性層１２との間の界面に、同程度の底面積を有する。同程度の底面積とは、例えば、界面におけるすべてのＶ字凹部の底面積の平均値から±２５％の範囲内、特に、±１０％の範囲内にあることを意味する。同程度の寸法を有するＶ字凹部は、同種の電気特性（特に、同種の降伏挙動）を有するマイクロダイオード１１を形成する。
【００５４】
オプトエレクトロニクス半導体チップ１００は基板７を備えており、基板７は、例えばサファイアを含んでいる、またはサファイアからなる。基板７の上に、第１の半導体積層体１および第２の半導体積層体２が堆積している。
【００５５】
図１Ａに関連して説明したオプトエレクトロニクス半導体チップ１００とは異なり、第１の半導体積層体１はＥＳＤ層９を備えており、ＥＳＤ層９は、マイクロダイオード１１を形成するＶ字凹部を含んでいる。図３Ａは、図２のオプトエレクトロニクス半導体チップ１００の概略的な回路図を示している。
【００５６】
マイクロダイオード１１は互いに同種の降伏挙動を有し、すなわちマイクロダイオード１１は、同じかまたは本質的に同じ降伏電圧を有する。この場合、マイクロダイオード１１の降伏電圧は、活性領域によって形成されているｐｎ接合の降伏電圧よりも低い。したがって、逆方向のＥＳＤ電圧パルス４が発生した場合に（図３Ｂを参照）、マイクロダイオード１１は同時にオープンする。したがって、ＥＳＤ電圧パルス４によって伝えられる電荷は、図１Ａに示したように転位線３に沿った最も弱いリークパスまたはいくつかのリークパスを流れるのではなく、マイクロダイオード１１の集合体に分散する。したがって、いずれの経路においても、オプトエレクトロニクス半導体チップ１００の破壊６につながる臨界電流密度（critical current density）には達しない。オプトエレクトロニクス半導体チップ１００の断面領域全体にわたり準２次元の降伏が起こり、したがって、少なくとも１ｋＶ、例えば一般には２ｋＶのＥＳＤ耐性を達成することができる。すなわち、オプトエレクトロニクス半導体チップにおける最も弱い電流リークパスがマイクロダイオードによって保護され、ＥＳＤ電圧パルスによる負荷が、すべてのマイクロダイオード１１に、または少なくとも大多数のマイクロダイオード１１に分散し、したがって、発生する電流密度それぞれが小さく損傷が起こらない。
【００５７】
図３Ｃは、マイクロダイオード１１および活性領域１２の電流（Ｉ）／電圧（Ｕ）特性を概略的に示している。マイクロダイオード１１の降伏電圧ＵＢＲは、活性領域１２の降伏電圧よりも低い。その一方で、活性領域１２のしきい値電圧ＵＦは、マイクロダイオード１１のしきい値電圧よりも低く、したがって、オプトエレクトロニクス半導体チップ１００の順方向特性は、マイクロダイオード１１によって悪影響を受けない、またはわずかに影響されるのみである。
【００５８】
以下では、マイクロダイオード１１を備えたＥＳＤ層９を形成することのできる成長条件について、図４Ａ〜図４Ｃを参照しながらさらに詳しく説明する。図４Ａは、８２０℃〜８６０℃の異なる温度でＥＳＤ層９を成長させたオプトエレクトロニクス半導体チップの画像を示している。図４Ｂは、８８０℃〜１０８０℃の温度で成長させたＥＳＤ層９の画像を示している。
【００５９】
図４Ｃは、成長温度の関数としてのＶ字凹部の密度のグラフを示している。図４Ａ〜図４Ｃから理解できるように、Ｖ字凹部の密度は成長温度Ｔに強く依存する。ＥＳＤ層９は、例えば窒化ガリウムからなる。Ｖ字凹部（したがってオプトエレクトロニクス半導体チップ１００を保護するためのマイクロダイオード１１）の十分な密度は、この場合、約８７０℃の臨界温度Ｔｃ以下において達成される。この温度は、使用する成長システム、もしくは、システムにおいてこの温度を測定する位置、またはその両方に依存する。しかしながら、臨界温度、すなわちそれより低い温度でＶ字凹部の密度が十分に高くなる温度は、図４Ａ〜図４Ｃに示したように求めることができる。
【００６０】
マイクロダイオード１１の密度は成長温度Ｔによって調整することができるが、オプトエレクトロニクス半導体チップ１００の十分なＥＳＤ耐性を達成するうえで、Ｖ字凹部のサイズも重要である。
【００６１】
図５のグラフは、オプトエレクトロニクス半導体チップ１００が、（例えば図３Ｂに示した）ＥＳＤ電圧パルス４によって損傷することなく正常な動作を続ける確率Ｗを、ＥＳＤ層９の厚さｄｇ（図２を参照）に対してプロットしたものである。図５から理解できるように、この場合、ＥＳＤ層９の厚さは、少なくとも８０ｎｍ、好ましくは少なくとも１００ｎｍが特に適している。
【００６２】
上述したように、適切な厚さは、活性領域の厚さに依存する。
【００６３】
図６のグラフは、従来の半導体チップａと、本明細書に記載されているオプトエレクトロニクス半導体チップｂの場合の、オプトエレクトロニクス半導体チップ１００の故障率を、ＥＳＤ電圧（単位：ボルト）に対してプロットしたものである。
【００６４】
図６から理解できるように、ＥＳＤ電圧パルス４が発生した場合における故障率は、大幅に低下する。
【００６５】
この場合、ＥＳＤ保護部は、特に、緑色光を放出する発光ダイオードチップ、または緑色光を放出するレーザダイオードチップの場合に特に有利であることが判明した。なぜなら、このようなチップは、活性ゾーンのインジウム含有量が高いため、マイクロダイオード１１が存在しないと特にＥＳＤの影響を受けるためである。
【００６６】
図７Ａは、第１の成長モード（曲線ａ）および第２の成長モード（曲線ｂ）の場合におけるＶ字凹部の底面積のグラフを示している。この場合、底面積は、いわゆる「面積のクラス」（等しいかまたは類似する底面積のクラス）に分類されており、各クラスのＶ字凹部の数は、総数に対して示してある。図７Ａから理解できるように、第１の成長モードの場合の曲線ａでは、Ｖ字凹部の寸法が幅広く分布している。これらのＶ字凹部は、キャリアガスとして水素を用い、トリメチルガリウム前駆体を使用して成長させたものである。図７Ｂは、成長方向に垂直な平面における、Ｖ字凹部の底面の対応する画像を示している。
【００６７】
逆に、曲線ｂは、顕著な最大値を示しており、すなわちＶ字凹部の大多数が、同程度または等しい底面積を有する。これらのＶ字凹部は、キャリアガスとして窒素（Ｎ２）を用い、トリエチルガリウム前駆体を使用し、９００℃以下の成長温度で成長させたものである。図７Ｃは、成長方向に垂直な平面における、Ｖ字凹部の対応する画像を示している。これらのＶ字凹部は、同種の電気特性を有するマイクロダイオードを形成しており、オプトエレクトロニクス半導体チップのＥＳＤ保護部に特に適している。
【００６８】
ここまで、本発明について例示的な実施形態に基づいて説明してきたが、本発明はこれらの実施形態に限定されない。本発明は、任意の新規の特徴および特徴の任意の組合せを包含しており、特に、請求項における特徴の任意の組合せを含んでいる。これらの特徴または特徴の組合せは、それ自体が請求項あるいは例示的な実施形態に明示的に記載されていない場合であっても、本発明に含まれる。
【００６９】
関連出願
本特許出願は、独国特許出願第１０２００９０６０７５０．１号の優先権を主張し、この文書の開示内容は参照によって本出願に組み込まれている。
【図１Ａ】
2013516750.tif 000003
【図１Ｂ】
2013516750.tif 000004
【図１Ｃ】
2013516750.tif 000005
【図２】
2013516750.tif 000006
【図３Ａ】
2013516750.tif 000007
【図３Ｂ】
2013516750.tif 000008
【図３Ｃ】
2013516750.tif 000009
【図４Ｃ】
2013516750.tif 000010
【図５】
2013516750.tif 000011
【図６】
2013516750.tif 000012
【図７Ａ】
2013516750.tif 000013
【図４Ａ】
2013516750.tif 000014
【図４Ｂ】
2013516750.tif 000015
【図７Ｂ】
2013516750.tif 000016
【図７Ｃ】
2013516750.tif 000017
【国際調査報告】
2013516750.tif 000018
2013516750.tif 000019
2013516750.tif 000020
2013516750.tif 000021
2013516750.tif 000022
2013516750.tif 000023