(57)【要約】  超小型電子アセンブリ１０が、第１の面３２と、第２の面３４と、第１の面３２と第２の面３４との間に延在する第１の開口部３３及び第２の開口部３９であって、第１の開口部３３と第２の開口部３９との間に第１の面３２の中央領域を画定する、第１の開口部及び第２の開口部とを有する誘電体素子と、第１の超小型電子素子１２及び第２の超小型電子素子１４と、第１の超小型電子素子１２及び第２の超小型電子素子１４のそれぞれ表面１６、２２において露出するコンタクト２０、２６から、中央領域において露出する中央端子３６まで延在するリード５０、７０とを備える。第１の超小型電子素子１２の表面１６は、誘電体素子３０の第２の面３４に面することができる。第２の超小型電子素子１４の表面２２は、第１の超小型電子素子１２の裏面１８に面することができる。第２の超小型電子素子１４のコンタクト２６は、第１の超小型電子素子２９の縁を越えて突出することができる。リード５１８、５１９のうちの少なくとも第１のリード及び第２のリードが中央端子５５８の第１の中央端子５５３を第１の超小型電子素子５０１及び第２の超小型電子素子５０２のそれぞれと電気的に相互接続することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の面と、第２の面と、該第１の面と該第２の面との間に延在する第１の開口部及び第２の開口部であって、該第１の開口部と該第２の開口部との間に該第１の面の中央領域を画定する、第１の開口部及び第２の開口部とを有する誘電体素子であって、該誘電体素子は、その上に、前記中央領域において露出する中央端子を含む、導電性素子を更に有する、誘電体素子と、
裏面と、前記誘電体素子の前記第２の面に面する表面とを有する第１の超小型電子素子であって、該第１の超小型電子素子は前記表面において露出する複数のコンタクトを有する、第１の超小型電子素子と、
前記第１の超小型電子素子の前記裏面に面する表面を有する第２の超小型電子素子であって、該第２の超小型電子素子は、該表面において露出し、前記第１の超小型電子素子の縁を越えて突出する複数のコンタクトを有する、第２の超小型電子素子と、
前記第１の超小型電子素子及び前記第２の超小型電子素子の前記コンタクトから前記端子まで延在するリードであって、その少なくとも第１のリード及び第２のリードは、前記中央端子のうちの第１の中央端子を前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれと電気的に相互接続し、前記第１のリード及び前記第２のリードは、前記第１の中央端子と前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれとの間で信号又は基準電位のうちの少なくとも一方を搬送するために使用可能である、リードと、
を備える、超小型電子アセンブリ。
【請求項２】
前記第１のリード及び前記第２のリードは、前記第１の中央端子と前記第１の超小型電子素子及び前記第２の超小型電子素子との間で共用タイミング信号を搬送するために使用可能である、請求項１に記載の超小型電子アセンブリ。
【請求項３】
前記第１のリード及び前記第２のリードは、少なくともクロック信号を搬送するために使用可能である、請求項２に記載の超小型電子アセンブリ。
【請求項４】
請求項３に記載の超小型電子アセンブリであって、前記中央端子のうちの第２の中央端子を前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれと電気的に相互接続する第３のリード及び第４のリードを更に備え、前記第１のリード及び前記第２のリードは、第１の差動クロック信号を搬送するために使用可能であり、前記第３のリード及び前記第４のリードは、前記第２の中央端子と前記第１の超小型電子素子及び前記第２の超小型電子素子との間で第２の差動クロック信号を搬送するために使用可能であり、前記第１の差動クロック信号及び前記第２の差動クロック信号は合わせて１つの差動クロックを送信する、超小型電子アセンブリ。
【請求項５】
前記第１のリード及び前記第２のリードは、前記第１の中央端子と前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれとの間でデータ信号を搬送するために使用可能である、請求項１に記載の超小型電子アセンブリ。
【請求項６】
前記第１の超小型電子素子及び前記第２の超小型電子素子はそれぞれ、前記第１のリード及び前記第２のリードを含む１組のリードを通して、前記複数の中央端子のうちの１組の共用端子に前記第１の超小型電子素子及び前記第２の超小型電子素子によって共用される複数のデータ信号を入力又は出力するために使用可能なコンタクトを有し、前記共用端子は前記第１の中央端子を含む、請求項５に記載の超小型電子アセンブリ。
【請求項７】
前記第１の超小型電子素子及び前記第２の超小型電子素子はそれぞれメモリ記憶素子を含み、前記第１のリード及び前記第２のリードは、前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれの前記メモリをアドレス指定するために使用可能なアドレス信号を搬送するために使用可能である、請求項１に記載の超小型電子アセンブリ。
【請求項８】
請求項１に記載の超小型電子アセンブリであって、前記誘電体素子の前記第１の面は、第１の周縁部と、前記第１の開口部と前記第１の周縁部との間の第１の周辺領域とを有し、前記超小型電子アセンブリは、前記第１の周辺領域において露出する第１の端子から前記第１の超小型電子素子の前記コンタクトのうちの少なくとも１つまで延在する第３のリードを更に備え、前記第３のリードは前記少なくとも１つの第１の端子と前記第１の超小型電子素子との間で第１のデータ信号を搬送するために使用可能である、超小型電子アセンブリ。
【請求項９】
請求項８に記載の超小型電子アセンブリであって、前記誘電体素子の前記第１の面は、第２の周縁部と、前記第２の開口部と前記第２の周縁部との間の第２の周辺領域とを有し、該超小型電子アセンブリは、前記第２の周辺領域において露出する第２の端子から前記第１の超小型電子素子の前記コンタクトのうちの少なくとも１つまで延在する第４のリードを更に備え、前記第３のリードは前記第２の端子と前記第２の超小型電子素子との間で第２のデータ信号を搬送するために使用可能である、超小型電子アセンブリ。
【請求項１０】
前記第１の超小型電子素子は、前記第１のデータ信号の入力又は出力のために使用可能であるが、前記第２のデータ信号の入力又は出力のために使用可能でないコンタクトを有し、前記第２の超小型電子素子は、前記第２のデータ信号の入力又は出力のために使用可能であるが、前記第１のデータ信号の入力又は出力のために使用可能でないコンタクトを有する、請求項９に記載の超小型電子アセンブリ。
【請求項１１】
反対に面する第１の面及び第２の面と、該第１の面と該第２の面との間に延在する少なくとも１つの第１の開口部とを有する誘電体素子であって、該誘電体素子は、その上に、前記第１の面において露出する複数の端子を含む、導電性素子を更に有する、誘電体素子と、
裏面と、前記誘電体素子に面する表面とを有する第１の超小型電子素子であって、該第１の超小型電子素子は該表面において露出する複数のコンタクトを有する、第１の超小型電子素子と、
裏面と、前記第１の超小型電子素子の前記裏面に面する表面とを備える第２の超小型電子素子であって、該第２の超小型電子素子は、該表面において露出し、前記第１の超小型電子素子の縁を越えて突出する複数のコンタクトを有する、第２の超小型電子素子と、
前記少なくとも１つの開口部を通って前記誘電体素子上の導電性素子まで延在し、前記第１の超小型電子素子の第１のコンタクトと前記誘電体素子の第１の端子との間に電気的に接続される第１の信号リードと、
前記誘電体素子上の少なくとも１つの導電性素子に接続される第１の基準リードであって、該第１の基準リードの一部は、前記第１の信号リードのための所望のインピーダンスが達成されるように、前記第１の信号リードのかなりの部分に対して実質的に平行に、かつ該部分から実質的に一定の距離をおいて配置され、該第１の基準リードは基準電位に接続するために用いられ、前記第１の超小型電子素子の少なくとも１つのコンタクトに電気的に接続される、第１の基準リードと、
を備える、超小型電子アセンブリ。
【請求項１２】
前記第１の基準リードは前記誘電体素子の前記第１の開口部を越えて延在する、請求項１１に記載の超小型電子アセンブリ。
【請求項１３】
前記誘電体素子を貫通して延在する第２の開口部と、
前記第２の開口部を通って前記誘電体素子上の導電性素子まで延在し、前記第２の超小型電子素子のコンタクトと前記誘電体素子上の端子との間に電気的に接続される第２の信号リードと、
を更に備える、請求項１２に記載の超小型電子アセンブリ。
【請求項１４】
請求項１３に記載の超小型電子アセンブリであって、前記誘電体素子上の導電性素子に電気的に接続される第２の基準リードを更に備え、該第２の基準リードの少なくとも一部は、前記第２の信号リードのための所望のインピーダンスが達成されるように、前記第２の信号リードから実質的に一定の距離をおいて配置される、超小型電子アセンブリ。
【請求項１５】
前記第１の基準リードは前記誘電体素子の前記第１の開口部及び前記第２の開口部を越えて延在する、請求項１３に記載の超小型電子アセンブリ。
【請求項１６】
前記第１の基準リードの第１の部分は前記第１の信号リードから実質的に一定の距離をおいて延在し、前記第１の基準リードの第２の部分は前記第２の信号リードから実質的に一定の距離をおいて延在する、請求項１５に記載の超小型電子アセンブリ。
【請求項１７】
反対に面する第１の面及び第２の面と、該第１の面と該第２の面との間に延在する少なくとも１つの第１の開口部とを有する誘電体素子であって、該誘電体素子は、その上に、複数のコンタクト及び複数の端子を含む、導電性素子を更に有し、該コンタクト及び該端子は該誘電体素子の該第１の面において露出する、誘電体素子と、
裏面と、前記誘電体素子に面する表面とを有する第１の超小型電子素子であって、該第１の超小型電子素子は前記表面において露出する複数のコンタクトを有する、第１の超小型電子素子と、
裏面と、前記第１の超小型電子素子の前記裏面に面する表面とを有する第２の超小型電子素子であって、該第２の超小型電子素子は、前記表面において露出し、前記第１の超小型電子素子の縁を越えて突出する複数のコンタクトを有する、第２の超小型電子素子と、
前記少なくとも１つの開口部を通って前記誘電体素子上の導電性素子まで延在する第１のボンドワイヤ及び第２のボンドワイヤであって、該第１のボンドワイヤ及び該第２のボンドワイヤは、前記第１の超小型電子素子の第１のコンタクトに電気的に接続される第１の端部と、前記誘電体素子の第１の端子に電気的に接続される第２の端部とを有し、電気的に並列の導電性経路を与える、第１のボンドワイヤ及び第２のボンドワイヤと、
を備える、超小型電子アセンブリ。
【請求項１８】
前記第１のボンドワイヤは、前記導電性素子のうちの第１の導電性素子に接合され、該第１のボンドワイヤが前記第１のコンタクト又は前記第１の導電性素子のうちの少なくとも一方と接触しないように前記第２のボンドワイヤの端部に接合される、請求項１７に記載の超小型電子アセンブリ。
【請求項１９】
前記少なくとも１つの開口部を通って前記誘電体素子上の導電性素子まで延在する第３の導電性ボンドワイヤ及び第４の導電性ボンドワイヤを更に備え、該第３のボンドワイヤ及び該第４のボンドワイヤは、前記第２の超小型電子素子の第１のコンタクトと前記誘電体素子の第２の端子との間に電気的に接続され、電気的に並列の導電性経路を与える、請求項１７に記載の超小型電子アセンブリ。
【請求項２０】
前記誘電体素子上に取り付けられる少なくとも１つの受動構成要素を更に備える、請求項１７に記載の超小型電子アセンブリ。
【請求項２１】
反対に面する第１の面及び第２の面と、該面間に延在する開口部とを有する誘電体素子であって、該誘電体素子は、その上に導電性素子を更に有する、誘電体素子と、
裏面と、前記誘電体素子に面する表面とを有する第１の超小型電子素子であって、該第１の超小型電子素子は第１の縁と、該表面において露出し、該第１の縁から離れた複数のコンタクトとを有する、第１の超小型電子素子と、
裏面と、前記第１の超小型電子素子の前記裏面に面する表面とを有する第２の超小型電子素子であって、該第２の超小型電子素子は、前記第１の面において露出し、前記第１の超小型電子素子の前記第１の縁を越えて突出する複数のコンタクトを有し、前記誘電体素子内の前記開口部は前記第１の超小型電子素子の前記コンタクト及び該第２の超小型電子素子の該コンタクトを包囲する、第２の超小型電子素子と、
前記第１の超小型電子素子のコンタクトから前記開口部を通って前記導電性素子のうちの少なくとも幾つかまで延在する第１のリードと、
前記第２の超小型電子素子のコンタクトから前記開口部を通って前記導電性素子のうちの少なくとも幾つかまで延在する第２のリードと、
を備える、超小型電子アセンブリ。
【請求項２２】
反対に面する第１の面及び第２の面と、該面間に延在する開口部とを有する誘電体素子と、
裏面と、前記誘電体素子に面する表面と、第１の縁とを有する第１の超小型電子素子であって、該第１の超小型電子素子は、該表面において露出し、該第１の縁から離れた複数のコンタクトと、該コンタクトから、該表面において露出し、第１の縁に隣接する再配線パッドまで該表面に沿って延在する再配線導体と、を有する、第１の超小型電子素子と、
裏面と表面とを有する第２の超小型電子素子であって、該第２の超小型電子素子は、該表面において露出し、前記第１の超小型電子素子の前記第１の縁を越えて突出する複数のコンタクトを有する、第２の超小型電子素子と、
を備え、
前記第１の超小型電子素子の前記再配線パッド及び前記第２の超小型電子素子の前記コンタクトは前記誘電体素子内の前記開口部と位置合わせされる、超小型電子アセンブリ。
【請求項２３】
前記誘電体素子は、その上に、前記誘電体素子の前記第１の面において露出する端子を含む、導電性素子を有し、該アセンブリは、前記第１の超小型電子素子の前記再配線パッドから前記開口部を通って前記誘電体素子上の導電性素子のうちの幾つかまで延在する第１のリードと、前記第２の超小型電子素子の前記コンタクトから前記開口部を通って前記誘電体素子上の導電性素子のうちの幾つかまで延在する第２のリードとを更に備える、請求項２２に記載の超小型電子アセンブリ。
【請求項２４】
請求項１、１１、１７、２１又は２２のいずれか一項に記載の構造と、該構造に電気的に接続される１つ又は複数の他の電子コンポーネントとを備えるシステム。
【請求項２５】
ハウジングを更に備え、前記構造及び前記他の電子コンポーネントは該ハウジングに取り付けられる、請求項２４に記載のシステム。
【請求項２６】
請求項１、１１、１７、２１又は２２のいずれか一項に記載の複数の超小型電子アセンブリを含むモジュールであって、該モジュールは前記超小型電子アセンブリのそれぞれとの間で信号を伝達するための共通の電気的インタフェースを有する、モジュール。
【請求項２７】
請求項１、１１、１７、２１又は２２のいずれか一項に記載の少なくとも１つの超小型電子アセンブリと、該少なくとも１つの超小型電子アセンブリと垂直に積み重ねられ、かつ電気的に相互接続される少なくとも１つの第３の超小型電子素子とを含む配置であって、前記第３の超小型電子素子は、前記少なくとも１つの超小型電子アセンブリの機能とは異なる機能を有する、配置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型超小型電子アセンブリ及びこうしたアセンブリを作製する方法と、こうしたアセンブリにおいて有用なコンポーネントとに関する。
【０００２】
［関連出願の相互参照］
本出願は、２０１０年１２月１７日に出願の韓国特許出願第１０−２０１０−０１２９８９０号の利益を主張し、この特許出願の開示内容は、引用することにより、本明細書の一部を成すものとする。
【背景技術】
【０００３】
半導体チップは、一般に、個々のパッケージングされたユニットとして提供される。標準的なチップは、平坦な矩形本体を有し、その広い表面にチップの内部回路に接続されたコンタクトがある。通常、各個々のチップは、パッケージに実装され、次にパッケージは、プリント回路基板等の回路パネルに実装され、チップのコンタクトを回路パネルの導体に接続する。多くの従来の設計では、チップパッケージは、チップ自体の面積より大幅に広い回路パネルの面積を占有する。本開示において表面を有するフラットチップに関して使用するとき、「チップの面積」は、表面の面積を指すものと理解するべきである。「フリップチップ」設計では、チップの表面はパッケージ基板の面に対面し、すなわち、チップキャリア及びチップ上のコンタクトは、はんだボール又は他の接続素子によってチップキャリアのコンタクトに直接結合される。そして、チップキャリアを、チップの表面の上に重なる端子を介して回路パネルに結合することができる。「フリップチップ」設計は、比較的小型の配置を可能にし、各チップは、例えば、その開示を引用することにより本明細書の一部をなすものとする本願と同一の譲受人に譲渡された米国特許第５，１４８，２６５号、同第５，１４８，２６６号及び同第５，６７９，９７７号の或る特定の実施形態に開示されているように、チップの表面の面積に等しいか又はそれよりわずかに広い回路パネルの面積を占有する。
【０００４】
或る特定の革新的な実装技法では、従来のフリップチップ結合に近いか又はそれに等しい小型化がもたらされる。チップ自体の面積に等しいか又はそれよりわずかに広い回路パネルの面積に単一チップを収容することができるパッケージを、一般に「チップサイズパッケージ」と呼ぶ。
【０００５】
超小型電子アセンブリが占有する回路パネルの平面面積を最小限にすることに加えて、回路パネルの平面に対して垂直な高さ又は寸法全体が小さいチップパッケージを製造することも望ましい。こうした薄い超小型電子パッケージにより、隣接する構造体に近接してパッケージが実装されている回路パネルの配置が可能になり、これにより、回路パネルを組み込んだ製品の全体的なサイズがもたらされる。単一パッケージ又はモジュールで複数のチップを提供するさまざまな提案が提起されてきた。従来の「マルチチップモジュール」では、チップは単一パッケージ基板上に横に並べて実装され、次にそのパッケージ基板を、回路パネルに実装することができる。この手法では、チップが占有する回路パネルの全体面積の限られた縮小しかもたらされない。全体面積は、モジュールの個々のチップの総表面積より依然として広い。
【０００６】
複数のチップを「積層体」配置で、すなわち複数のチップが重なり合って配置される配置でパッケージングすることも提案された。積層型配置では、幾つかのチップを、チップの総面積より小さい回路パネルの面積に実装することができる。或る特定の積層型チップ配置は、例えば、その開示を引用することにより本明細書の一部をなすものとする、上述した米国特許第５，６７９，９７７号、同第５，１４８，２６５号及び同第５，３４７，１５９号の或る特定の実施形態に開示されている。同様に引用することにより本明細書の一部をなすものとする米国特許第４，９４１，０３３号は、チップが積み重なり合って、チップに関連するいわゆる「配線フィルム」上の導体によって互いに相互接続される配置を開示している。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本技術分野におけるこれらの努力にも関らず、コンタクトが実質的にチップの中心領域に位置するチップ用のマルチチップパッケージの場合、更なる改良が望ましい。幾つかのメモリチップ等の或る特定の半導体チップは、一般に、１列又は２列のコンタクトがチップの中心軸に実質的に沿って位置するように作製される。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、超小型電子アセンブリが、誘電体素子と、第１の超小型電子素子と、第２の超小型電子素子と、前記第１の超小型電子素子及び前記第２の超小型電子素子のコンタクトから前記誘電体素子の端子まで延在するリードとを備えることができる。前記誘電体素子は、第１の面と、第２の面と、該第１の面と該第２の面との間に延在する第１の開口部及び第２の開口部であって、該第１の開口部と該第２の開口部との間に該第１の面の中央領域を画定する、第１の開口部及び第２の開口部とを有することができる。該誘電体素子は、その上に、該中央領域において露出する中央端子を含む、導電性素子を更に有する。前記第１の超小型電子素子は、裏面と、前記誘電体素子の前記第２の面に面する表面とを有することができ、該第１の超小型電子素子は該表面において露出する複数のコンタクトを有する。前記第２の超小型電子素子は、前記第１の超小型電子素子の前記裏面に面する表面を有することができ、該第２の超小型電子素子は、該表面において露出し、前記第１の超小型電子素子の縁を越えて突出する複数のコンタクトを有する。前記リードは、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記コンタクトから前記端子まで延在することができ、その少なくとも第１のリード及び第２のリードは、前記中央端子のうちの第１の中央端子を前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれと電気的に相互接続する。前記第１のリード及び前記第２のリードは、前記第１の中央端子と前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれとの間で信号又は基準電位のうちの少なくとも一方を搬送するために使用可能とすることができる。
【０００９】
例示的な実施の形態では、前記第１のリード及び前記第２のリードは、前記第１の中央端子と前記第１の超小型電子素子及び前記第２の超小型電子素子との間で共用タイミング信号を搬送するために使用可能とすることができる。一実施の形態では、前記第１のリード及び前記第２のリードは、少なくともクロック信号を搬送するために使用可能とすることができる。特定の実施の形態では、前記超小型電子アセンブリは、前記中央端子のうちの第２の中央端子を前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれと電気的に相互接続する第３のリード及び第４のリードを更に備えることができる。前記第１のリード及び前記第２のリードは、第１の差動クロック信号を搬送するために使用可能とすることができる。前記第３のリード及び前記第４のリードは、前記第２の中央端子と前記第１の超小型電子素子及び前記第２の超小型電子素子との間で第２の差動クロック信号を搬送するために使用可能である。前記第１の差動クロック信号及び前記第２の差動クロック信号は合わせて１つの差動クロックを送信することができる。
【００１０】
特定の実施の形態では、前記第１のリード及び前記第２のリードは、前記第１の中央端子と前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれとの間でデータ信号を搬送するために使用可能とすることができる。一実施の形態では、前記第１の超小型電子素子及び前記第２の超小型電子素子はそれぞれ、前記第１のリード及び前記第２のリードを含む１組のリードを通して、前記複数の中央端子のうちの１組の共用端子に前記第１の超小型電子素子及び前記第２の超小型電子素子によって共用される複数のデータ信号を入力又は出力するために使用可能なコンタクトを有することができ、前記共用端子は前記第１の中央端子を含む。例示的な実施の形態では、前記第１の超小型電子素子及び前記第２の超小型電子素子はそれぞれメモリ記憶素子を含むことができ、前記第１のリード及び前記第２のリードは、前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれの前記メモリをアドレス指定するために使用可能なアドレス信号を搬送するために使用可能とすることができる。
【００１１】
一実施の形態では、前記誘電体素子の前記第１の面は、第１の周縁部と、前記第１の開口部と前記第１の周縁部との間の第１の周辺領域とを有することができる。前記超小型電子アセンブリは、前記第１の周辺領域において露出する第１の端子から前記第１の超小型電子素子の前記コンタクトのうちの少なくとも１つまで延在する第３のリードを更に備えることができる。前記第３のリードは前記少なくとも１つの第１の端子と前記第１の超小型電子素子との間で第１のデータ信号を搬送するために使用可能とすることができる。特定の実施の形態では、前記誘電体素子の前記第１の面は、第２の周縁部と、前記第２の開口部と前記第２の周縁部との間の第２の周辺領域とを有することができる。前記超小型電子アセンブリは、前記第２の周辺領域において露出する第２の端子から前記第１の超小型電子素子の前記コンタクトのうちの少なくとも１つまで延在する第４のリードを更に備えることができる。前記第３のリードは前記第２の端子と前記第２の超小型電子素子との間で第２のデータ信号を搬送するために使用可能とすることができる。特定の実施の形態では、前記第１の超小型電子素子は、前記第１のデータ信号の入力又は出力のために使用可能であるが、前記第２のデータ信号の入力又は出力のために使用可能でないコンタクトを有することができる。前記第２の超小型電子素子は、前記第２のデータ信号の入力又は出力のために使用可能であるが、前記第１のデータ信号の入力又は出力のために使用可能でないコンタクトを有することができる。
【００１２】
本発明の別の態様によれば、超小型電子アセンブリが、誘電体素子と、第１の超小型電子素子と、第２の超小型電子素子と、第１の信号リードと、第１の基準リードとを備えることができる。前記誘電体素子は、反対に面する第１の面及び第２の面と、該第１の面と該第２の面との間に延在する少なくとも１つの第１の開口部とを有することができる。該誘電体素子は、その上に、前記第１の面において露出する複数の端子を含む、導電性素子を更に有する。前記第１の超小型電子素子は、裏面と、前記誘電体素子に面する表面とを有することができ、該第１の超小型電子素子は該表面において露出する複数のコンタクトを有する。第２の超小型電子素子は、裏面と、前記第１の超小型電子素子の前記裏面に面する表面とを備えることができ、該第２の超小型電子素子は、該表面において露出し、前記第１の超小型電子素子の縁を越えて突出する複数のコンタクトを有する。前記第１の信号リードは、前記少なくとも１つの開口部を通って前記誘電体素子上の導電性素子まで延在することができ、前記第１の超小型電子素子の第１のコンタクトと前記誘電体素子の第１の端子との間に電気的に接続することができる。第１の基準リードは、前記誘電体素子上の少なくとも１つの導電性素子に接続することができ、該第１の基準リードの一部は、前記第１の信号リードのための所望のインピーダンスを達成することができるように、前記第１の信号リードのかなりの部分に対して実質的に平行に、かつ該部分から実質的に一定の距離をおいて配置される。該第１の基準リードは、基準電位に接続するために用いることができ、前記第１の超小型電子素子の少なくとも１つのコンタクトに電気的に接続することができる。
【００１３】
特定の実施の形態では、前記第１の基準リードは前記誘電体素子の前記第１の開口部を越えて延在することができる。例示的な実施の形態では、前記超小型電子アセンブリは、前記誘電体素子を貫通して延在する第２の開口部と、前記第２の開口部を通って前記誘電体素子上の導電性素子まで延在し、前記第２の超小型電子素子のコンタクトと前記誘電体素子上の端子との間に電気的に接続される第２の信号リードとを更に備えることができる。一実施の形態では、前記超小型電子アセンブリは、前記誘電体素子上の導電性素子に電気的に接続される第２の基準リードを更に備えることができ、前記第２の基準リードの少なくとも一部は、前記第２の信号リードのための所望のインピーダンスを達成することができるように、前記第２の信号リードから実質的に一定の距離をおいて配置される。特定の実施の形態では、前記第１の基準リードは前記誘電体素子の前記第１の開口部及び前記第２の開口部を越えて延在することができる。例示的な実施の形態では、前記第１の基準リードの第１の部分は前記第１の信号リードから実質的に一定の距離をおいて延在することができ、前記第１の基準リードの第２の部分は前記第２の信号リードから実質的に一定の距離をおいて延在することができる。
【００１４】
本発明の更に別の態様によれば、超小型電子アセンブリが、誘電体素子と、第１の超小型電子素子と、第２の超小型電子素子と、第１のボンドワイヤ及び第２のボンドワイヤとを備えることができる。前記誘電体素子は、反対に面する第１の面及び第２の面と、該第１の面と該第２の面との間に延在する少なくとも１つの第１の開口部とを有することができる。該誘電体素子は、その上に、複数のコンタクト及び複数の端子を含む、導電性素子を更に有し、該コンタクト及び該端子は該誘電体素子の該第１の面において露出する。前記第１の超小型電子素子は、裏面と、前記誘電体素子に面する表面とを有することができ、該第１の超小型電子素子は前記表面において露出する複数のコンタクトを有する。前記第２の超小型電子素子は、裏面と、前記第１の超小型電子素子の前記裏面に面する表面とを有することができ、該第２の超小型電子素子は、前記表面において露出し、前記第１の超小型電子素子の縁を越えて突出する複数のコンタクトを有する。第１のボンドワイヤ及び第２のボンドワイヤは、前記少なくとも１つの開口部を通って前記誘電体素子上の導電性素子まで延在することができる。該第１のボンドワイヤ及び該第２のボンドワイヤは、前記第１の超小型電子素子の第１のコンタクトに電気的に接続される第１の端部と、前記誘電体素子の第１の端子に電気的に接続される第２の端部とを有し、電気的に並列の導電性経路を与える。
【００１５】
例示的な実施の形態では、前記第１のボンドワイヤは、前記導電性素子のうちの第１の導電性素子に接合することができ、該第１のボンドワイヤが前記第１のコンタクト又は前記第１の導電性素子のうちの少なくとも一方と接触しないように前記第２のボンドワイヤの端部に接合することができる。一実施の形態では、前記超小型電子アセンブリは、前記少なくとも１つの開口部を通って前記誘電体素子上の導電性素子まで延在する第３の導電性ボンドワイヤ及び第４の導電性ボンドワイヤを更に備えることができる。該第３のボンドワイヤ及び該第４のボンドワイヤは、前記第２の超小型電子素子の第１のコンタクトと前記誘電体素子の第２の端子との間に電気的に接続することができ、電気的に並列の導電性経路を与えることができる。特定の実施の形態では、前記超小型電子アセンブリは、前記誘電体素子上に取り付けられる少なくとも１つの受動構成要素を更に備えることができる。
【００１６】
本発明のまた別の態様によれば、超小型電子アセンブリが、誘電体素子と、第１の超小型電子素子と、第２の超小型電子素子と、第１のリードと、第２のリードとを備えることができる。前記誘電体素子は、反対に面する第１の面及び第２の面と、該面間に延在する開口部とを有することができ、該誘電体素子は、その上に導電性素子を更に有する。前記第１の超小型電子素子は、裏面と、前記誘電体素子に面する表面とを有することができる。該第１の超小型電子素子は第１の縁と、該表面において露出し、該第１の縁から離れた複数のコンタクトとを有する。前記第２の超小型電子素子は、裏面と、前記第１の超小型電子素子の前記裏面に面する表面とを有することができる。該第２の超小型電子素子は、前記第１の面において露出し、前記第１の超小型電子素子の前記第１の縁を越えて突出する複数のコンタクトを有し、前記誘電体素子内の前記開口部は前記第１の超小型電子素子の前記コンタクト及び該第２の超小型電子素子の該コンタクトを包囲する。前記第１のリードは、前記第１の超小型電子素子のコンタクトから前記開口部を通って前記導電性素子のうちの少なくとも幾つかまで延在することができる。前記第２のリードは、前記第２の超小型電子素子のコンタクトから前記開口部を通って前記導電性素子のうちの少なくとも幾つかまで延在することができる。
【００１７】
本発明の別の態様によれば、超小型電子アセンブリが、誘電体素子と、第１の超小型電子素子と、第２の超小型電子素子とを備えることができる。前記誘電体素子は、反対に面する第１の面及び第２の面と、該面間に延在する１つの開口部とを有することができる。前記第１の超小型電子素子は、裏面と、前記誘電体素子に面する表面と、第１の縁とを有することができる。該第１の超小型電子素子は、該表面において露出し、該第１の縁から離れた複数のコンタクトと、該コンタクトから、該表面において露出し、第１の縁に隣接する再配線パッドまで該表面に沿って延在する再配線導体とを有する。前記第２の超小型電子素子は、裏面と表面とを有することができる。該第２の超小型電子素子は、該表面において露出し、前記第１の超小型電子素子の前記第１の縁を越えて突出する複数のコンタクトを有する。前記第１の超小型電子素子の前記再配線パッド及び前記第２の超小型電子素子の前記コンタクトは前記誘電体素子内の前記開口部と位置合わせすることができる。
【００１８】
一実施の形態では、前記誘電体素子は、その上に、前記誘電体素子の前記第１の面において露出する端子を含む、導電性素子を有することができる。前記超小型電子アセンブリは、前記第１の超小型電子素子の前記再配線パッドから前記開口部を通って前記誘電体素子上の導電性素子のうちの幾つかまで延在する第１のリードと、前記第２の超小型電子素子の前記コンタクトから前記開口部を通って前記誘電体素子上の導電性素子のうちの幾つかまで延在する第２のリードとを更に備えることができる。
【００１９】
本発明の更なる態様は、他の電子デバイスとともに、本発明の上記の態様による超小型電子構造、本発明の上記の態様による複合チップ、又はその両方を組み込むシステムを提供する。例えば、そのシステムは、単一のハウジング内に配置することができ、そのハウジングはポータブルハウジングとすることができる。本発明のこの態様における好ましい実施形態によるシステムは、同等の従来のシステムよりもコンパクトにすることができる。
【００２０】
本発明の更なる態様は、本発明の上記の態様による複数の超小型電子アセンブリを含むことができるモジュールを提供する。各モジュールは、上記超小型電子アセンブリのそれぞれとの間で信号を伝達するための共通の電気的インタフェースを有することができる。
【００２１】
本発明の更なる態様は、本発明の上述した態様による少なくとも１つの超小型電子アセンブリと、前記少なくとも１つの超小型電子アセンブリと垂直に積み重ねられ、かつ電気的に相互接続される少なくとも１つの第３の超小型電子素子とを組み込んだ配置を提供することができる。前記第３の超小型電子素子は、前記少なくとも１つの超小型電子アセンブリの機能とは異なる機能を有することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態による積層型超小型電子アセンブリの概略立断面図である。
【図２】図１の積層型アセンブリの底面図である。
【図３】本発明の一実施形態における超小型電子アセンブリ内の結合素子間の接続を示す部分断面図である。
【図４】本発明の一実施形態における超小型電子アセンブリ内の結合素子間の接続を更に示す部分断面図である。
【図５】本発明の一実施形態における超小型電子アセンブリの一変形形態における結合素子間の接続を示す部分断面図である。
【図６】中にリボンボンドを含むループ状接続を詳細に示す、積層型超小型電子アセンブリの部分斜視図である。
【図７】本発明の別の実施形態による積層型超小型電子アセンブリの概略立断面図である。
【図８】本発明の更に別の実施形態による積層型超小型電子アセンブリの概略立断面図である。
【図９】本発明の更なる実施形態による積層型超小型電子アセンブリの概略立断面図である。
【図１０】本発明の別の実施形態による積層型超小型電子アセンブリの概略立断面図である。
【図１１】本発明の更なる実施形態による積層型超小型電子装置の概略断面図である。
【図１２】本発明の更なる実施形態による積層型超小型電子アセンブリの概略断面図である。
【図１３】本発明の更に別の実施形態による積層型超小型電子アセンブリの概略底面図である。
【図１４】本発明の別の実施形態による積層型超小型電子アセンブリの概略底面図である。
【図１５】代替のトレース配線配置を有する、図１３の一部の概略拡大図である。
【図１６】本発明の一実施形態によるモジュールの概略図である。
【図１７】本発明の１つの実施形態によるシステムの概略図である。
【発明を実施するための形態】
【００２３】
図１を参照すると、本発明の一実施形態による積層型超小型電子アセンブリ１０は、第１の超小型電子素子１２及び第２の超小型電子素子１４を備えている。幾つかの実施形態では、第１の超小型電子素子１２及び第２の超小型電子素子１４を、半導体チップ、ウェハ等とすることができる。例えば、第１の超小型電子素子１２及び第２の超小型電子素子１４のうちの一方又は両方が、メモリ記憶素子を含むことができる。本明細書において用いられるときに、「メモリ記憶素子」は、例えば、電気的インタフェースを介してデータを伝達するために、データを記憶し、検索するために使用可能な回路部とともにアレイとして配置される複数のメモリセルを指している。
【００２４】
第１の超小型電子素子１２は、表面１６と、表面から離れている裏面１８と、表面と裏面との間に延在している第１の縁２７及び第２の縁２９と、を有している。第１の超小型電子素子１２の表面１６は、第１の端部領域１５及び第２の端部領域１７と、第１の端部領域１５と第２の端部領域１７との間に位置する中心領域１３と、を備えている。第１の端部領域１５は、中心領域１３と第１の縁２７との間に延在し、第２の端部領域１７は、中心領域１３と第２の縁２９との間に延在している。第１の超小型電子素子１２の表面１６において電気的コンタクト２０が露出している。本開示で用いるとき、導電性素子が構造体の表面「において露出している」という記述は、導電性素子が、表面に対して垂直である方向において、構造体の外側から表面に向かって移動している理論的な点に接触することができることを示す。したがって、構造体の表面において露出している端子又は他の導電性素子は、こうした表面から突出することができるか、こうした表面と同一平面とすることができるか、又はこうした表面に対して凹状であり、構造体の孔若しくは窪みを通して露出することができる。第１の超小型電子素子１２のコンタクト２０は、中心領域１３内の表面１６において露出している。例えば、コンタクト２０を、第１の面１６の中心に隣接して１つ又は２つの平行な列で配置することができる。
【００２５】
第２の超小型電子素子１４は、表面２２と、表面から離れている裏面２４と、表面と裏面との間に延在している第１の縁３５及び第２の縁３７と、を有している。第２の超小型電子素子１４の表面２２は、第１の端部領域２１及び第２の端部領域２３と、第１の端部領域２１と第２の端部領域２３との間に位置する中心領域１９とを備えている。第１の端部領域２１は、中心領域１９と第１の縁３５との間に延在し、第２の端部領域２３は、中心領域１９と第２の縁３７との間に延在している。第２の超小型電子素子１４の表面２２において電気的コンタクト２６が露出している。第２の超小型電子素子１４のコンタクト２６は、中心領域１９内の表面２２において露出している。例えば、コンタクト２６を、第１の面２２に隣接して１つ又は２つの平行な列で配置することができる。
【００２６】
図１に示すように、第１の超小型電子素子１２及び第２の超小型電子素子１４は、互いに対して積層されている。幾つかの実施形態では、第２の超小型電子素子１４の表面２２及び第１の超小型電子素子１２の裏面１８は互いに面している。第２の超小型電子素子１４の第２の端部領域２３の少なくとも一部が、第１の超小型電子素子１２の第２の端部領域１７の少なくとも一部の上に重なっている。第２の超小型電子素子１４の中心領域１９の少なくとも一部が、第１の超小型電子素子１２の第２の縁２９を越えて突出している。したがって、第２の超小型電子素子１４のコンタクト２６は、第１の超小型電子素子１２の第２の縁２９を越えた位置に配置されている。
【００２７】
超小型電子アセンブリ１０は、反対側に面している第１の面３２及び第２の面３４を有する誘電体素子３０を更に備えている。図１は、１つの誘電体素子３０しか示していないが、超小型電子アセンブリ１０は、２つ以上の誘電体素子を備えることができる。誘電体素子３０の第１の面３２において、１つ又は複数の導電性素子又は端子３６が露出している。少なくとも幾つかの端子３６を、第１の超小型電子素子１２及び／又は第２の超小型電子素子１４に対して移動可能とすることができる。
【００２８】
誘電体素子３０は、１つ又は複数の開口部を更に備えることができる。図１に示す実施形態では、誘電体素子３０は、第１の超小型電子素子１２の中心領域１３と実質的に位置合せされる第１の開口部３３と、第２の超小型電子素子１４の中心領域１９と実質的に位置合せされる第２の開口部３９とを備えており、それにより、コンタクト２０及び２６に対するアクセスを可能にする。
【００２９】
図１に示すように、誘電体素子３０は、第１の超小型電子素子１２の第１の縁２７及び第２の超小型電子素子１４の第２の縁３５を越えて延在することができる。誘電体素子３０の第２の面３４を、第１の超小型電子素子１２の表面１６と並置することができる。誘電体素子３０を、任意の適切な誘電体材料から部分的に又は全体的に作製することができる。例えば、誘電体素子３０は、ポリイミド、ＢＴ樹脂、又はテープ自動化結合（tape automated bonding）（「ＴＡＢ」）テープを作製するために一般に使用される他の誘電体材料の層等、可撓性材料の層を含むことができる。代替的に、誘電体素子３０は、Ｆｒ−４基板又はＦｒ−５基板等、繊維補強エポキシの厚い層等の比較的剛性の板状材料を含むことができる。採用する材料に関らず、誘電体素子３０は、誘電体材料の単層又は複数の層を含むことができる。
【００３０】
誘電体素子３０はまた、第１の面３２において露出している導電性素子４０と導電性トレース４２とを備えることができる。導電性トレース４２は、導電性素子４０を端子３６に電気的に結合する。
【００３１】
接着剤層等、スペーサ層３１を、第２の超小型電子素子１４の第１の端部領域２１と誘電体素子３０の一部との間に配置することができる。スペーサ層３１が接着剤を含む場合、接着剤は、第２の超小型電子素子１４を誘電体素子３０に接続することができる。第２の超小型電子素子１４の第２の端部領域２３と第１の超小型電子素子１２の第２の端部領域１７との間に、別のスペーサ層６０を配置することができる。このスペーサ層６０は、第１の超小型電子素子１２及び第２の超小型電子素子１４を合わせて結合する接着剤を含むことができる。こうした場合、スペーサ層６０を、ダイアタッチ接着剤から部分的に又は全体的に作製することができ、シリコーンエラストマ等の低弾性率材料から構成することができる。しかしながら、２つの超小型電子素子１２及び１４が同じ材料から形成された従来の半導体チップである場合、超小型電子素子が、温度変化に応じて一斉に膨張し収縮する傾向があるため、スペーサ層６０を、高弾性率接着剤又ははんだの薄層から全体的に又は部分的に作製することができる。採用する材料に関らず、スペーサ層３１及び６０のそれぞれは、単層又は複数の層を含むことができる。
【００３２】
図１及び図２に見られるように、電気的接続又はリード７０が、第１の超小型電子素子１２のコンタクト２０を幾つかの導電性素子４０に電気的に接続する。電気的接続７０は、複数のワイヤボンド７２、７４を含むことができる。ワイヤボンド７２、７４は、第１の開口部３３を通って延在し、互いに対して実質的に平行に向けられている。ワイヤボンド７２及び７４のそれぞれは、コンタクト２０を、誘電体素子の対応する導電性素子４０に電気的に結合する。本実施形態による多重ワイヤボンド構造は、接続されたコンタクト間を電流が流れるための追加の経路を提供することにより、ワイヤボンド接続のインダクタンスを実質的に低下させることができる。そのような多重ワイヤボンド構造は、コンタクト２０と、誘電体素子の対応する素子４０との間の電気的に並列の導電性経路を与えることができる。本明細書において用いられるときに、「リード」は、第１の超小型電子素子１２のコンタクト２０のうちの１つから、導電性素子４０のうちの１つを通って、端子３６のうちの１つまで延在する、ワイヤボンド７２、７４及びトレース４２を含むリード等の、２つの導電性素子間に延在する電気的接続の一部又は全体である。
【００３３】
他の電気的接続又はリード５０が、第２の超小型電子素子１４のコンタクト２６を幾つかの導電性素子４０に電気的に結合する。電気的接続５０は複数のワイヤボンド５２、５４を含むことができる。ワイヤボンド５２、５４は、第２の開口部３９を通って延在し、互いに対して実質的に平行に向けられている。ワイヤボンド５２及び５４のそれぞれが、コンタクト２６を誘電体素子３０の対応する素子４０に電気的に結合する。本実施形態による多重ボンドワイヤ構造は、接続されたコンタクト間を電流が流れるための追加の経路を提供することにより、ワイヤボンド接続のインダクタンスを実質的に低下させることができる。
【００３４】
図３に示されるように、電気的接続７０において、第１のボンドワイヤ５２はチップコンタクト２０と冶金学的に接合される端部５２Ａと、導電性素子４０と冶金学的に接合される別の端部（図示せず）とを有することができる。例えば、ボンドワイヤは、超音波エネルギー、熱又はその両方を用いてコンタクトに溶接し、コンタクトとの冶金学的接合又は結合を形成することができる、金のような金属を含むことができる。対照的に、第２のボンドワイヤ５４は、第１のボンドワイヤ５２の端部５２Ａに冶金学的に結合される一方の端部５４Ａと、第１のボンドワイヤの端部に冶金学的に結合される反対側の端部（図示せず）とを有することができる。
【００３５】
第２のボンドワイヤ５４は、第１のボンドワイヤ５２が冶金学的に結合される導電性素子１４０に接触する必要はない。代わりに、特定の実施形態では、第２のボンドワイヤ５４の端部５４Ａは、第２のボンドワイヤが第２のボンドワイヤの少なくとも１つの端部においてコンタクトと接触しないようにして、第１のボンドワイヤ５２の端部５２Ａに冶金学的に結合することができ、いずれの端部においてもコンタクトと接触しないこともできる。
【００３６】
各ボンドワイヤ５２、５６の端部５２Ａ、５４Ａはワイヤボンディングプロセス中に形成されたボールを含むことができる。ワイヤボンディングツールは通常、ツールのスプールから先端まで、金ワイヤの先端を進めることによって動作する。処理の一例において、ツールが第１のコンタクト、例えば、チップコンタクト２０において第１のワイヤボンドを形成するための所定の位置にあるとき、そのツールは、ワイヤの先端が溶融してボールを形成するまで、ワイヤに超音波エネルギー、熱又はその両方を加えることができる。その後、加熱されたボールはコンタクトの表面と冶金学的に結合する。その後、ワイヤボンディングツールの先端が第１のコンタクトから離れるように動くとき、ボールはコンタクトに結合されたままになり、その間、そのようなコンタクトと第２のコンタクトとの間のボンドワイヤの長さが繰り出される。その後、ワイヤボンディングツールは、ワイヤの第２の端部を第２のコンタクトに取り付けることができ、その端部において第２のコンタクトとの冶金学的な接合を形成する。
【００３７】
その後、上記のプロセスを、幾分異なるように繰り返して、第２のボンドワイヤを形成することができる。この場合、ワイヤボンディングツールを所定の位置に動かすことができ、その後、ワイヤボンディングツールを用いてワイヤの先端を加熱してボールを形成することができ、その際、ボールは、第２のボンドワイヤの端部５４Ａを第１のボンドワイヤの端部５２Ａに冶金学的に接合する。その後、ワイヤボンディングツールは、第２のボンドワイヤの他端を第１のボンドワイヤの第２の端部に取り付けることができ、その端部において少なくとも第１のボンドワイヤとの冶金学的接合部を形成する。
【００３８】
導電性素子４０のうちの幾つかは信号、すなわち、経時的に変化し、通常、情報を伝達する電圧又は電流を搬送することができる。例えば、限定はしないが、経時的に変化し、状態、変化、測定値、クロック若しくはタイミング入力、又は制御若しくはフィードバック入力を表す電圧又は電流が、信号の幾つかの例である。導電性素子４０のうちの他の導電性素子は、グラウンド又は電源電圧への接続を与えることができる。グラウンド又は電源電圧への接続は通常、回路の動作対象の周波数にわたって経時的に少なくとも極めて安定している電圧を与える。それぞれのコンタクト対間の二重ワイヤボンド接続又は多重ワイヤボンド接続は、それらの接続がグラウンド又は電源電圧への接続であるときに特に有益な場合がある。一例では、二重ワイヤ接続７２、７４及び５２、５４は、それぞれの超小型電子素子１２、１４を誘電体素子３０上のグラウンド端子に接続することができる。同様に、二重ワイヤ接続７２Ａ、７４Ａ及び５２Ａ、５４Ａは、それぞれの超小型電子素子を誘電体素子上の電源端子に接続することができる（図示されない回路パネルを通して電源に更に相互接続される）。グラウンド端子又は電源端子へのこれらの接続においてワイヤボンドの数を増やすと、グラウンド及び電源回路内のインダクタンスを低減することができ、それにより、システム内の雑音を低減するのを助けることができる。
【００３９】
この実施形態による、多重ボンドワイヤ構造及び方法の別の考えられる利点は、ボンドワイヤを、チップ又は基板上のボンドパッドのようなコンタクトに取り付けるための面積が制限されるときに、インダクタンスを下げることである。チップの中には、特に高いコンタクト密度及びファインピッチを有するものもある。そのようなチップ上のボンドパッドは、極めて限られた面積を有する。第２のボンドワイヤが、第１のボンドワイヤの端部に取り付けられるが、それ自体がコンタクトと接触しない端部を有する構造は、ボンドパッドのサイズの拡大を必要とすることなく、二重ボンドワイヤ構造又は多重ボンドワイヤ構造を達成することができる。したがって、図３に関して説明されたような多重ボンドワイヤ構造は、ファインピッチにおいて配列されるコンタクト、又は小さな面積を有するコンタクトへのワイヤボンド接続を形成する場合であっても達成することができる。
【００４０】
さらに、高い密度を有する幾つかの超小型電子素子は、高い入力速度及び出力速度、すなわち、信号がチップ上に、又はチップから送信される高い周波数も有する。十分に高い周波数では、接続のインダクタンスは著しく増加する可能性がある。この実施形態による多重ボンドワイヤ構造は、接続されたコンタクト間に電流が流れるための付加的な経路を与えることによって、グラウンド、電源又は信号送信に用いられるワイヤボンド接続のインダクタンスを著しく小さくすることができる。
【００４１】
図４は、その端部における第１のボンドワイヤ５１と第２のボンドワイヤ５３との間の接続を示す。図４に見られるように、ボンドワイヤの第１の端部において、ボール５１Ａ及び５３Ａが互いに冶金学的に接合することができるが、第２のワイヤ５３のボールはコンタクト２０と接触しないようになる。第２のコンタクト４０におけるボンドワイヤの第２の端部５１Ｂ、５３Ｂでは、第２の端部５１Ｂ、５３Ｂにおいて形成されたボールを有することなくワイヤ間に電気的接続を形成することができる。この場合、コンタクト２０、４０のうちの一方は、チップの表面において露出するチップコンタクトとすることができ、コンタクト２０、４０のうちの別の一方は基板の表面において露出する基板コンタクトとすることができる。図４において更に示されるように、第２のワイヤボンドの第２の端部５３Ｂは、５１Ｂにおいて第１のボンドワイヤに接合され、第２のボンドワイヤはコンタクト４０と接触しない。
【００４２】
図５は、そのような実施形態（図４）の変形形態を示しており、この実施形態において、第１のボンドワイヤ５５が、該第１のコンタクト２０に接合されるボール端部５５Ａを有する。第２のボンドワイヤ５７のワイヤ端部５７Ｂは、第１のコンタクト２０の上方で第１のボンドワイヤのボール端部５５Ａに冶金学的に接合される。さらに、第２のコンタクト４０では、第２のボンドワイヤ５７のボール端部５７Ａが、第１のボンドワイヤ５５のワイヤ端部５５Ｂに冶金学的に接合される。
【００４３】
上記の実施形態の別の変形形態では、複数のボンドワイヤを形成し、その端部において既にコンタクトに接合されている既存のボンドワイヤと接合して、コンタクト間に３つ以上の並列の経路を形成することができる。この実施形態では、第３のボンドワイヤと第１のボンドワイヤ又は第２のボンドワイヤ（例えば、ワイヤ５１、５３（図４）又はワイヤ５５、５７（図５）との間の接合部が、第１のボンドワイヤの端部が接合されるコンタクトと接触しないように、第３のボンドワイヤを配置することができる。所望により、コンタクト対間に電流が流れるための並列の電気経路を与えるように、このようにして他のボンドワイヤに冶金学的に接合される更に多くの数のボンドワイヤを用いることができる。
【００４４】
図６は、ボンドワイヤの代わりにボンドリボン４１が用いられる電気的接続を示しており、ボンドリボン４１は、コンタクト（例えば、コンタクト２０）のうちの１つに冶金学的に接合される第１の端部４３を有する。ボンドワイヤ４１は、別のコンタクト４０に冶金学的に接合される中央部分４５を有し、ボンドリボンの第１の端部４３に接合される第２の端部４７を有する。ボンドリボンの第１の端部４３と第２の端部４７との間の接合部は、第１の端部が接合されるコンタクト２０に第２の端部４７が接触しないようにすることができる。代替的には、１つの変形形態（図示せず）では、第２の端部４７は、第１の端部４３が接合される同じコンタクト２０と接触するか、又は直接接合することができる。コンタクトのうちの１つ、例えば、コンタクト２０、４０のうちの１つは基板コンタクトとすることができ、コンタクト２０、４０のうちの別のコンタクトはチップコンタクトとすることができる。代替的には、コンタクト２０、４０の両方を、基板の表面上に露出する基板コンタクトとすることができるか、又は両方のコンタクト２０、４０をチップの表面上に露出するチップコンタクトとすることができる。
【００４５】
超小型電子アセンブリ１０（図１）は、第１の封入体８０及び第２の封入体８２も含むことができる。第１の封入体８０は、電気的接続７０と、誘電体素子３０の第１の開口部３３とを覆う。第２の封入体８２は、電気的接続７０と、誘電体素子３０の第２の開口部３９とを覆う。
【００４６】
超小型電子アセンブリ１０は、はんだボール８１のような複数の接合ユニットを更に含むことができる。はんだボール８１は端子３６に取り付けられ、それゆえ、素子４０、リード５０及び７０、並びにコンタクト２０及び２６のうちの少なくとも幾つかに電気的に相互接続される。
【００４７】
図７は、上記の実施形態の変形形態を示す。この変形形態では、電気コネクタ１７０は、第１の超小型電子素子１１２のコンタクト１２０を対応する導電性素子１４０に電気的に接続する第１のワイヤボンド１７２と、誘電体素子１３０の２つの導電性素子１４０を電気的に相互接続する第２のワイヤボンド１７４とを含む。第２のワイヤボンド１７４は、誘電体素子１３０の第１の開口部１３３に越えて延在する。第２のワイヤボンド１７４は、第１のワイヤボンド１７２の長さのかなりの部分から一定の距離に配置することができる。ワイヤボンド１７２、１７４のうちの一方は、チップに信号を搬送するか、チップから信号を搬送するか、又はその両方のために用いられる、超小型電子素子及び基板のコンタクトに接続することができる。ワイヤボンド１７２、１７４のうちの他方は、グラウンド又は電源若しくは他の基準電位等の基準電位に接続するために用いられる、超小型電子素子及び基板のコンタクトに接続することができる。一実施形態では、その長さのかなりの部分は、少なくとも１ミリメートル長とすることができるか、又はそのようなワイヤボンド１７２の全長の２５％とすることができる。同様に、電気的接続１５０は、第２の超小型電子素子１１４のコンタクト１２６を対応する導電性素子１４０に電気的に接続する第１のワイヤボンド１５２と、誘電体素子１３０の２つの導電性素子１４０を相互接続する第２のワイヤボンド１５４とを含むことができる。第２のワイヤボンド１５４は、誘電体素子１３０の第２の開口部１３９を越えて延在することができる。第２のワイヤボンド１５４は、第１のワイヤボンド１５２の一部、すなわち、少なくとも１ミリメートル長以上、又は個々のワイヤボンド１５２の全長の２５％から一定の距離に配置することができる。この実施形態による多重ボンドワイヤ構造は、ワイヤボンド１７２、１５２によって搬送される信号のための望ましい制御されたインピーダンスを達成するのを助長することができる。したがって、例えば、一例では、ワイヤボンド１７２、１７４は、２５ミクロンのような標準的な直径のワイヤを用いて形成することができ、ワイヤボンド１７２のかなりの部分が、ワイヤボンド１７４から３０ミクロン〜７０ミクロンだけ離隔し、かつワイヤボンド１７４と平行に配置され、約５０オームの特性インピーダンスを達成することができる。特定の実施形態では、ワイヤボンド１７２、１７４は、基板に対して少なくとも垂直な構成要素を含む方向において離間することができる。すなわち、ワイヤボンド１７２、１７４のこれらの実質的に平行な部分間の分離は、少なくとも部分的には、超小型電子素子１１２の表面に対して垂直な方向１５８にあり、その結果、ワイヤボンド１７２、１７４のいずれか一方がワイヤボンド１７２、１７４のうちの他方よりも、超小型電子１１２の表面から高い場所にある。超小型電子素子１１４に隣接する開口部１３９において設けられるワイヤボンド１５２、１５４も、ワイヤボンド１７２、１７４と同じように配置することができる。
【００４８】
図８は図７に示される実施形態の変形形態を示す。この変形形態では、誘電体素子２３０は、第１の超小型電子素子２１２のコンタクト２２０及び第２の超小型電子素子２１４のコンタクト２２６の両方と実質的に位置合わせされる単一の開口部２３３を含み、コンタクト２２０、２２６又は両方の超小型電子素子２１２、２１４に接続されるワイヤボンド２５２、２５４が同じ開口部２３３を通って延在するようになる。例えば、この変形形態は、開口部２３３の第１の縁２３５を越えて、第１の超小型電子素子２１２のコンタクト２２０を誘電体素子２３０の導電性素子２４０に接続する第１のワイヤボンド２５２を含む。第２のワイヤボンド２５４も、開口部２３３の第１の縁２３５を越えて、第２の超小型電子素子２１４のコンタクト２２６を導電性素子２４０に接続することができる。図示されないが、他のワイヤボンドが、第１の超小型電子素子及び第２の超小型電子素子のそれぞれのコンタクト２２０及び２２６を、開口部の第２の縁２３７を越えて配置される誘電体素子のコンタクト２６０と電気的に接続することができる。封入体２８０が電気的接続２５０及び開口部２３３全体を覆い、保護する。
【００４９】
図９は、図８に示される実施形態の変形形態を示す。この変形形態では、誘電体素子３３０は、第１の超小型電子素子３１２のコンタクト３２０と実質的に位置合わせされる第１の開口部３３３と、第２の超小型電子素子３１４のコンタクト３２６と実質的に位置合わせされる第２の開口部３３９とを有する。封入体３８０が、誘電体素子３３０の第１の開口部３３３及び第２の開口部３３９の両方を覆う。基準ワイヤボンド３５２が、第１の開口部３３３に隣接する導電性素子３４０を第２の開口部３３９に隣接する別の導電性素子３４０と電気的に接続することができる。導電性素子３４０のうちの１つ又は複数は、アセンブリ３１０の１つ又は複数の端子３３６を通して、グラウンド又は電源入力等の基準電位と相互接続するように更に構成することができる。基準ワイヤボンド３５２は、第１の開口部３３３及び第２の開口部３３９の両方を越えて延在することができる。図９に示される例では、電気的接続３５０は、第１の信号ワイヤボンド３５４及び第２の信号ワイヤボンド３５６を更に含むことができる。第１の信号ワイヤボンド３５４は第１の開口部３３３を通って延在し、第１の超小型電子素子３１２のコンタクト３２０を第１の開口部３３３に隣接する別の導電性素子３４０に電気的に接続する。第２の信号ワイヤボンド３５６は第２の開口部３３９を通って延在し、第２の超小型電子素子３１４のコンタクト３２６を第２の開口部３３９に隣接する誘電体素子３３０の別の導電性素子３４０に電気的に接続する。基準ワイヤボンドは、所望の特性インピーダンスを達成できるようにするために、上記のように、それぞれのワイヤボンド３５４、３５６の少なくともかなりの部分から離間することができる。封入体３８０が、基準ワイヤボンド３５２、第１の信号ワイヤボンド３５４、第２のワイヤボンド２５６、第１の開口部３３３及び第２の開口部３３９を覆い、保護する。
【００５０】
１つ又は複数の基準ワイヤボンド３５２が、誘電体素子の第１の端部３６２と第２の端部３６４との間で安定したグラウンド又は電源電圧を保持するのを助けることができる。その変形形態では、１つ又は複数の基準ワイヤボンド３６８が、誘電体素子３３０の中央部３６６及び第２の端部３６４上のそれぞれのコンタクトを電気的に接続することができる。
【００５１】
図１０は、図１に示される実施形態の変形形態である。この変形形態では、誘電体素子４３０は、第２の超小型電子素子４１４のコンタクト４２６及び第１の超小型電子素子４１２の縁４２９と実質的に位置合わせされる単一の開口部４３３を含む。第１の超小型電子素子４１２は、中央領域内のそれぞれのコンタクト４２０を縁４２９に隣接して配置される導電性素子４４８（例えば、再配線パッド）と接続する再配線層４４３を含む。
【００５２】
例えば、表面４１６上にめっきすることによって、表面４１６上に結合又は若しくは積層された金属層をエッチングすることによって、又はめっきステップ及びエッチングステップの組み合わせ等によって、第１の超小型電子素子４１２の表面４１６上に複数の導電性トレース又は再配線導体４４２を形成することができる。そのような再配線導体４４２は、表面４１６に沿って、コンタクト４２０から、縁４２９に隣接して表面において露出するそれぞれの再配線パッド又は導電性素子４４８まで延在することができる。そのような再配線パッド又は導電性素子４４８は開口部４３３と位置合わせすることができる。
【００５３】
図１０に示されるように、第１のワイヤボンド４５２が、第１の超小型電子素子４１２の縁４２９に隣接する素子４４８を誘電体素子４３０の導電性素子４４０と接続する。第１のワイヤボンド４５２は開口部４３３を通って延在する。第２のワイヤボンド４５４が、第２の超小型電子素子４１４のコンタクト４２６を導電性素子４４０と接続する。第２のワイヤボンド４５４は、誘電体素子４３０の開口部４３３を通って延在する。第２の超小型電子素子４１４の１つ又は複数のコンタクト４２６は、誘電体素子４３０内の開口部４３３と位置合わせすることができる。
【００５４】
図１１は、少なくとも２つの積層されかつ電気的に相互接続された超小型電子アセンブリ９００を備える配置１０００を示す。超小型電子アセンブリ９００を、上述したアセンブリのうちの任意のものとすることができる。接合ユニット９８１、例えば、はんだボールが、例えば、その配置を回路パネルに電気的に接続するために、超小型電子アセンブリのうちの少なくとも１つの超小型電子アセンブリの表面において露出することができる。２つの超小型電子アセンブリ９００は、任意の適切な導電性コネクタを介して互いに電気的に接続される。例えば、アセンブリを、それぞれの超小型電子素子のうちの誘電体素子９３０Ａ、９３０Ｂ上のパッド（図示せず）に接合されたはんだカラム９９０を介して電気的に相互接続することができる。同様に図１１に示す特定の実施形態では、導電性ポスト９９２及びはんだ９９４を使用して、２つの超小型電子アセンブリ９００Ａ及び９００Ｂを電気的に相互接続することができる。ポスト９９２は、第１のアセンブリから若しくは第２のアセンブリから他方のアセンブリまで延在することができるか、又は両アセンブリに設けられたポストが互いに向かって延在することができ、場合によっては、２つのアセンブリを接続する同じ垂直カラムの一部をなすことができる。
【００５５】
図１２は、第１の超小型電子素子９１２及び第２の超小型電子素子９１４を有する少なくとも１つの超小型電子アセンブリ９００Ｂと垂直に積み重ねられ、かつ電気的に相互接続される第３の超小型電子素子９４０を含む配置１０１０を示す。超小型電子アセンブリ９００Ｂは、上記のアセンブリのうちの任意のものとすることができる。配置１０１０は、超小型電子アセンブリ９００Ｂが超小型電子素子９４０と積み重ねられることを除いて、図１１に示される配置１０００と同様である。接合ユニット９４１、例えば、はんだボールが、第３の超小型電子素子を、例えば誘電体素子９３０Ａに電気的に接続するために、第３の超小型電子素子９４０の表面において露出することができる。第３の超小型電子素子９４０は、はんだカラム９９０及び／又は導電性ポスト９９２及びはんだ９９４等の任意の適切な電気コネクタを通して、超小型電子アセンブリ９００Ｂと電気的に接続することができる。
【００５６】
第３の超小型電子素子９４０は、少なくとも１つの超小型電子アセンブリ９００Ｂの機能とは異なる機能を有することができる。例えば、第１の超小型電子素子９１２及び第２の超小型電子素子９１４のうちの一方又は両方がそれぞれメモリ記憶素子を含むことができ、第３の超小型電子素子９４０は論理機能を有することができる。例えば、第３の超小型電子素子は、その中に主要な又は実質的な機能素子として論理機能ユニットを含むことができる。特定の例では、論理機能素子はプロセッサとすることができ、プロセッサは汎用プロセッサ又は専用プロセッサとすることができる。例えば、そのプロセッサは、中でも、マイクロプロセッサ、中央処理ユニット、コプロセッサ、又はグラフィックスプロセッサのような専用プロセッサと様々に呼ばれる場合があるプロセッサを含むことができる。一例では、第３の超小型電子素子９４０がプロセッサを含むとき、第３の超小型電子素子は、超小型電子アセンブリ９００Ｂ内の超小型電子素子のうちの１つ又は複数の中にある少なくとも１つのメモリ記憶素子とともに動作するように構成することができる。このようにして、プロセッサは、プロセッサと超小型電子アセンブリ９００Ｂ内のメモリ記憶素子との間で伝達される信号を通して、メモリ記憶素子にデータを記憶することができる。例えば、はんだバンプ９４１と、誘電体素子９３０Ａに沿って延在するリード（図示せず）等の導電性素子と、リードに接続されるはんだカラム９９０又はポスト９９２とを含む、上記の電気的接続を介して、超小型電子素子９４０内のプロセッサからアセンブリ９００Ｂ内のメモリ記憶素子まで信号を伝達することができる。はんだカラム９９０又はポスト９９２から、超小型電子アセンブリ９００Ｂのリードに沿って、第１の超小型電子素子９１２及び第２の超小型電子素子９１４の少なくとも一方まで信号を伝達することができる。
【００５７】
ここで図１３を参照すると、本発明の一実施形態による積層型超小型電子アセンブリ５００が、第１の半ワード幅超小型電子素子５０１と、第２の半ワード幅超小型電子素子５０２とを含む。第１の超小型電子素子５０１及び第２の超小型電子素子５０２は、上記のような図１、図７又は図１１のいずれかにおいて示される超小型電子素子に類似の積層構成において配置することができ、それにより、第２の超小型電子素子の少なくとも一部が第１の超小型電子素子の上に重なり、両方の超小型電子素子が誘電体素子５０３の上に重なる。
【００５８】
誘電体素子５０３は、第１の超小型電子素子５０１の表面のコンタクト支持領域と実質的に位置合わせされ、それにより、そこに露出する電気的コンタクト５２１に到達できるようにする第１の開口部５１１を含む。誘電体素子５０３は、第２の超小型電子素子５０２の表面のコンタクト支持領域と実質的に位置合わせされ、それにより、そこに露出する電気的コンタクト５２２に到達できるようにする第２の開口部５１２を更に含む。コンタクト支持領域は、上記のように（図１）、各超小型電子素子の中央領域に配置することができる。図１〜図７を参照しながら上記で説明されたように、開口部５１１及び５１２には、封入体を充填することができる。
【００５９】
誘電体素子５０３は、その面５０４において露出する導電性素子５３１及び５３３ａを有することができ、それらの導電性素子は、例えば、ワイヤボンド５０５、リードボンド、又は他の手段等のリード部分によって、第１の超小型電子素子５０１の電気的コンタクト５２１に電気的に結合することができる。誘電体素子５０３は、その面５０４において露出する導電性素子５３２及び５３３ｂを有する更に含むことができ、それらの導電性素子は、例えば、ワイヤボンド５０５、リードボンド、又は他の手段のようなリード部分によって、第２の超小型電子素子５０２の電気的コンタクト５２２に電気的に結合することができる。リード部分５０５は、図１〜図１１に示される実施形態に関して上記で説明された構成のいずれかにおいて、電気的コンタクト５２１を導電性素子５３１及び５３３ａに結合することができ、電気的コンタクト５２２を導電性素子５３２及び５３３ｂに結合することができる。
【００６０】
誘電体素子５０３は、その面５０４において露出し、第１の超小型電子素子５０１の上に重なる導電性端子５４１、５６１及び５７１を更に有することができる。これらの端子は、第１の超小型電子素子５０１の電気的コンタクト５２１に電気的に結合することができる。端子５４１、５６１、５７１は、それぞれの端子グループ５４６、５６６及び５７６内に配置することができる。例えば、グループ５４６内の端子５４１を通して、第１の超小型電子素子５０１と回路パネル７０２又は他の構成要素（図１７）との間でデータ入力／出力信号を送信することができる。１つ又は複数の電源電圧、基準電圧、又は他の基準電位、例えば、グラウンドへの電気的接続は、グループ５６６内の端子５６１を通して行うことができる。特定の例では、第１の基準電位端子５６１は、例えば、回路パネル７０２又は他の構成要素（図１７）上の第１の基準電位信号に電気的に接続することができ、第２の基準電位端子５６１は、回路パネル又は他の構成要素上の第２の別の基準電位信号に電気的に接続することができる。グループ５７６内の端子５７１を通して、第１の超小型電子素子５０１と外部デバイスとの間でアドレス信号を送信することができる。各グループ５４６、５６６又は５７６内の端子５４１、５６１及び５７１は、第１の超小型電子素子５０１にのみ電気的に結合することができ、第２の超小型電子素子５０２には結合されないが、代替的には、そのような端子のうちの１つ又は複数を両方の超小型電子素子に接続することができる。
【００６１】
誘電体素子５０３は、その面５０４において露出し、第２の超小型電子素子５０２の上に重なる導電性端子５４２、５６２及び５７２を更に有することができる。これらの端子は、第２の超小型電子素子５０２の電気的コンタクト５２２に電気的に結合することができる。端子５４２、５６２、５７２は、それぞれの端子グループ５４７、５６７及び５７７内に配置することができる。例えば、グループ５４７内の端子５４２を通して、第２の超小型電子素子５０２と回路パネル７０２又は他の構成要素（図１７）との間でデータ入力／出力信号を送信することができる。１つ又は複数の電源電圧、基準電圧、又は他の基準電位、例えば、グラウンドへの電気的接続は、グループ５６７内の端子５６２を通して行うことができる。グループ５７７内の端子５７２を通して、第２の超小型電子素子５０２と外部デバイスとの間でアドレス信号を送信することができる。各グループ５４７、５６７又は５７７内の端子５４２、５６２及び５７２は、第２の超小型電子素子５０２にのみ電気的に結合することができ、第１の超小型電子素子５０１には結合されないが、代替的には、そのような端子のうちの１つ又は複数を両方の超小型電子素子に接続することができる。
【００６２】
誘電体素子５０３は、その面５０４において露出し、第１の超小型電子素子及び第２の超小型電子素子の少なくとも一部の上に重なる導電性素子又は端子５５３、５６３及び５７３を有することができる。ただし、第１の超小型電子素子は、誘電体素子と第２の超小型電子素子との間に配置することができる。各端子５５３、５６３及び５７３は、第１の超小型電子素子５０１の電気的コンタクト５２１、及び第２の超小型電子素子５０２の電気的コンタクト５２２の両方に電気的に結合することができる。端子５５３、５６３及び５７３は、それぞれの端子グループ５５８、５６８及び５７８内に配置することができる。例えば、グループ５５８内の特定の端子５５３を通して、外部デバイスと超小型電子素子５０１及び５０２との間で共用クロック信号、共用データストローブ信号、又は他の共用信号を送信することができる。１つ若しくは複数の電源電圧、基準電圧、又は他の基準電位、例えば、グラウンドへの共用電気的接続は、グループ５６８内の端子５６３を通して行うことができる。グループ５７８内の端子５７３を通して、第１の超小型電子素子及び第２の超小型電子素子と外部デバイスとの間で共用アドレス信号を送信することができる。各グループ５５８、５６８又は５７８内の端子５５３、５６３及び５７３は、第１の超小型電子素子５０１及び第２の超小型電子素子５０２のいずれか一方又は両方に電気的に接続することができる。
【００６３】
端子グループ５４６、５４７、５５８、５６６、５６７、５６８、５７６、５７７及び５７８はそれぞれ、図１３において４つの隣接するそれぞれの端子５４１、５４２、５５３、５６１、５６２、５６３、５７１、５７２及び５７３を含むように示されるが、他の実施形態では、各端子グループは、任意の幾何学的構成において配置される任意の数の端子を含むことができ、任意の特定のグループを構成する端子は互いに隣接する必要はない。さらに、２つ以上のグループ内の端子が互いに重なり合うか、又は互いの中に散在することができる。例えば、グループ５４６内の端子５４１は、グループ５６６内の端子５６１の間に散在することができる。
【００６４】
好ましい実施形態では、第１の開口部５１１と第２の開口部５１２との間に位置する端子５５３、５６３及び５７３は、超小型電子素子５０１及び５０２の両方に電気的に結合される共用端子である。しかしながら、端子５５３、５６３及び５７３のうちの１つ又は複数は、積層型超小型電子アセンブリ５００の所望の特徴に応じて、超小型電子素子５０１又は５０２のうちの一方の超小型電子素子にのみ電気的に結合することができる。同様に、好ましい実施形態では、第１の開口部５１１の左側に位置する端子５４１、５６１及び５７１は、第１の超小型電子素子５０１にのみ電気的に結合され、第２の開口部５１２の右側に位置する端子５４２、５６２及び５７２は、第２の超小型電子素子５０２にのみ電気的に結合される。しかしながら、図１７において更に示されるようなアセンブリ又はシステムの場合のように、回路パネル又は他の構成要素に更に接続されるとき、端子５６１、５６２、５７１及び５７２のうちの１つ又は複数を、例えば、回路パネル７０２又は他の構成要素（図１７）内の電気的接続を介して、超小型電子素子５０１及び５０２の両方に電気的に結合することができる。
【００６５】
誘電体素子５０３は、その面５０４の下方にあるか、第２の面３４（図１）上に配置されるか、又は第２の面において露出するグラウンドプレーン又は電源プレーン５０９を更に有することができる。そのようなプレーン５０９は、アドレス信号端子５７１、５７２及び５７３のうちの１つ又は複数の下層を成すことができる。そのようなプレーン５０９は、端子５７１、５７２及び５７３を通り抜ける信号内の雑音を低減することができ、及び／又は積層型超小型電子アセンブリ５００が１つ又は複数の適用可能な標準規格、例えば、ＪＥＤＥＣ標準規格を満たすことができるようにする。図１３において、プレーン５０９は、誘電体素子５０３全体にわたって延在する単一の素子として示されるが、他の実施形態では、プレーン５０９は、別個のグラウンドプレーンセグメント又は電源プレーンセグメントとすることができる。例えば、プレーン５０９は、端子グループ５７６、５７７及び５７８のそれぞれの下層を成す別個のプレーンセグメントを含むことができ、開口部５１１及び５１２の場所においてプレーンセグメント間に間隙を有する。積層型超小型電子アセンブリ５００は、グラウンドプレーン又は電源プレーン５０９を有するように示されるが、そのようなグラウンドプレーン又は電源プレーンはオプションであり、特定の実施形態では、積層型超小型電子アセンブリからなくすことができる。
【００６６】
第１の超小型電子素子５０１又は第２の超小型電子素子５０２が第１の超小型電子素子又は第２の超小型電子素子の他方の少なくとも一部の上に重なる積層型超小型電子アセンブリ５００の考えられる利点は、誘電体素子５０３の面５０４における特定の端子（例えば、端子５４１）を特定の超小型電子素子（例えば、第１の超小型電子素子５０１）の表面において露出する特定の電気的コンタクト（例えば、電気的コンタクト５２１）に電気的に接続する相対的に短いトレース５０６を提供することである。高いコンタクト密度及びファインピッチを有する超小型電子アセンブリでは特に、トレース５０６及び５０７のような隣接するトレース間の寄生容量が著しく大きい可能性がある。トレースが相対的に短い積層型超小型電子アセンブリ５００等の超小型電子アセンブリでは、トレース５０６及び５０７のような隣接するトレース間で特に寄生容量を低減することができる。
【００６７】
第１の超小型電子素子５０１又は第２の超小型電子素子５０２が第１の超小型電子素子又は第２の超小型電子素子の他方の少なくとも一部の上に重なる積層型超小型電子アセンブリ５００の別の考えられる利点は、同様の長さのトレース５０６及び５０８を提供することであり、例えば、それらのトレースは誘電体素子５０３の面５０４にあるデータ入力／出力端子（例えば、それぞれの端子５４１及び５４２）を電気的コンタクト５３１、５３２と電気的に接続し、それらのコンタクトは更に、それぞれの第１の超小型電子素子及び第２の超小型電子素子の表面におけるそれぞれの電気的コンタクト５２１及び５２２と電気的に接続される。相対的に同様の長さのトレース５０６及び５０８を有する半ワード幅超小型電子素子５０１及び５０２を含むことができる積層型超小型電子アセンブリ５００等の超小型電子アセンブリでは、各超小型電子素子とそれぞれの端子５４１及び５４２との間のデータ入力／出力信号に関する伝搬遅延を相対的に厳密に一致させることができるようになる。さらに、同様の長さのトレース５１６及び５１７を提供することができ、例えば、それらのトレースは隣接するデータ入力／出力信号端子５４２をそれぞれの電気的コンタクト５３２と電気的に接続し、それらのコンタクトは更に、それぞれの電気的コンタクト５２２と電気的に接続される。
【００６８】
第１の超小型電子素子５０１又は第２の超小型電子素子５０２が第１の超小型電子素子又は第２の超小型電子素子の他方の少なくとも一部の上に重なる積層型超小型電子アセンブリ５００の更なる別の考えられる利点は、同様の長さのトレース５１８及び５１９を提供することであり、それらのトレースは共用クロック信号端子５３３及び／又は共用データストローブ信号端子５３３をコンタクト５３３ａ、５３３ｂに電気的に接続し、それらのコンタクトは更に、それぞれの超小型電子素子と電気的に接続される。データストローブ信号端子５３３若しくはクロック信号端子５３３、又はその両方は、それぞれの超小型電子素子５０１及び５０２に対して実質的に同じ負荷及び電気経路長を有することができ、各超小型電子素子への経路長を相対的に短くすることができる。
【００６９】
ここで図１４を参照すると、本発明の一実施形態による積層型超小型電子アセンブリ６００が、第１の全ワード幅超小型電子素子６０１と、第２の全ワード幅超小型電子素子６０２とを含む。超小型電子アセンブリ６００は、別々のデータ入力／出力信号端子にそれぞれ電気的に接続される半ワード幅超小型電子素子を有するのではなく、超小型電子アセンブリ６００が、それぞれ同じ共用データ入力／出力信号端子に接続することができる全ワード幅超小型電子素子を有することができることを除いて、図１３に示される積層型超小型電子アセンブリ５００に類似である。
【００７０】
第２の超小型電子素子６０２の少なくとも一部が、第１の超小型電子素子６０１の上に重なり、両方の超小型電子素子が誘電体素子６０３の上に重なる。誘電体素子６０３は、その面６０４において露出し、第１の超小型電子素子６０１の上に重なる導電性端子６５１、６６１及び６７１を有することができる。これらの端子は、第１の超小型電子素子６０１の電気的コンタクト６２１に電気的に結合することができる。端子６５１、６６１及び６７１は、それぞれの端子グループ６５６、６６６及び６７６内に配置することができる。例えば、グループ６５６内の特定の端子６５１を通して、外部デバイスと第１の超小型電子素子６０１との間でクロック信号、データストローブ信号又は他の信号を送信することができる。１つ若しくは複数の電源電圧、基準電圧、又は他の基準電位、例えば、グラウンドへの電気的接続は、グループ６６６内の端子６６１を通して行うことができる。グループ６７６内の端子６７１を通して、第１の超小型電子素子６０１と外部デバイスとの間でアドレス信号を送信することができる。
【００７１】
誘電体素子６０３は、その面６０４において露出し、第２の超小型電子素子６０２の上に重なる導電性素子又は端子６５２、６６２及び６７２を更に有することができる。これらの端子は、第２の超小型電子素子６０２の電気的コンタクト６２２に電気的に結合することができる。端子６５２、６６２及び６７２は、それぞれの端子グループ６５７、６６７及び６７７内に配置することができる。例えば、グループ６５７内の特定の端子６５２を通して、外部デバイスと第２の超小型電子素子６０２との間でクロック信号、データストローブ信号又は他の信号を送信することができる。１つ又は複数の電源電圧、基準電圧、又は他の基準電位、例えば、グラウンドへの電気的接続は、グループ６６７内の端子６６２を通して行うことができる。グループ６７７内の端子６７２を通して、第２の超小型電子素子６０２と外部デバイスとの間でアドレス信号を送信することができる。
【００７２】
誘電体素子６０３は、その面６０４において露出し、第１の超小型電子素子及び第２の超小型電子素子の少なくとも一部の上に重なる導電性素子又は端子６４３、６５３、６６３及び６７３を有することができ、第１の超小型電子素子は、誘電体素子と第２の超小型電子素子との間に配置することができる。端子６４３、６５３、６６３及び６７３のうちの幾つか又は全てが、第１の超小型電子素子６０１の電気的コンタクト６２１、及び第２の超小型電子素子６０２の電気的コンタクト６２２に電気的に結合することができる。端子６４３、６５３、６６３及び６７３は、それぞれの端子グループ６４８、６５８、６６８及び６７８内に配置することができる。例えば、グループ６４８内の端子６４３を通して、超小型電子素子６０１及び２０２と回路パネル７０２又は他の構成要素（図１７）の間で共用データ入力／出力信号を送信することができる。グループ６５８内の特定の端子６５３を通して、外部デバイスと超小型電子素子６０１及び６０２との間で共用クロック信号、共用データストローブ信号、又は他の共用信号を送信することができる。１つ若しくは複数の電源電圧、基準電圧、又は他の基準電位、例えば、グラウンドへの共用電気的接続は、グループ６６８内の端子６６３を通して行うことができる。グループ６７８内の端子６７３を通して、第１の超小型電子素子及び第２の超小型電子素子と外部デバイスとの間で共用アドレス信号を送信することができる。
【００７３】
ここで図１５を参照すると、積層型超小型電子アセンブリ５００’は、第１の超小型電子素子５０１の電気的コンタクト５２１を端子グループ５４６内に配置される導電性端子５４１ａ及び５４１ｂに電気的に結合する代替のトレース配線配置が示されることを除いて、図１３に示される積層型超小型電子アセンブリ５００に類似である。図１５は、図１３に示される参照番号１４によって示される場所における、図１３の一部の拡大図である。図１３には、誘電体素子５０３の面５０４にある端子５４１をそれぞれの電気的コンタクト５２１に電気的に結合するトレース５０６及び５０７が異なる長さを有するように示される。図１５は、端子５４１ａ及び５４１ｂをそれぞれの電気的コンタクト５２１に電気的に結合する、等しい長さを有する代替のリードを示す。
【００７４】
誘電体層５０３’は２金属層基板とすることができ、それにより、その面５０４に沿って、かつ図１に示される第２の面３４のような第２の層に沿って、２つの実質的に平行な平面においてトレースを配線することができる。そのような第２の層又は表面は、端子５４１ａに直接接触することなく、トレース５０６’及び５０７’が端子５４１ａの下に延在することができるように、端子５４１ａ及び５４１ｂの下層を成すことができる。
【００７５】
トレース５０６’及び５０７’は、異なるリード配線代替形態を通して、それぞれの電気的コンタクト５２１に電気的に結合することができる。特定の実施形態では、それぞれのワイヤボンド５０５に結合される導電性素子５３１を、導電性素子５３１の下に存在することができる導電性ビアを通して、第２の面上のトレース５０６’及び６０７’に電気的に接続することができる。一例では、トレース５０６’及び５０７’は、面５０４と第２の層（図示せず）との間に延在する別々の導電性ビアを通して、導電性素子５３１に電気的に結合することができる。別の実施形態では、導電性素子５３１は、第２の層（例えば、第２の面３４）において露出することができ、ワイヤボンド５０５が、導電性素子５３１とそれぞれの電気的コンタクト５２１との間に直接延在することができる。
【００７６】
図１５に示されるように、トレース５０６’は、面５０４と第２の層との間に延在する導電性ビア５３６を通って、その後、導電性ビア５３６と端子５４１ａとの間に延在するトレース５０６’’を通って、端子５４１ａに電気的に結合することができる。トレース５０７’は、面５０４と第２の層との間に延在する導電性ビア５３７を通って、その後、導電性ビア５３７と端子５４１ｂとの間に延在するトレース５０７’’を通って、端子５４１ｂに電気的に結合することができる。トレース５０６’及び５０７’が等しい長さからなることができ、かつトレース５０６’’及び５０７’’が等しい長さからなることができるように、端子５４１ａと５４１ｂとの間の中間に導電性ビア５３６及び５３７を形成することによって、端子５４１ａ及び５４１ｂとそれぞれの電気的コンタクト５２１との間の全リード長を同じにすることができる。
【００７７】
図１６は、各超小型電子アセンブリ７１０との間で信号を伝達するための電気的インタフェース７２０を有する１つのユニット内に共に配置される少なくとも２つの超小型電子アセンブリ７１０を含むモジュール７００を示す。電気的インタフェースは、その中にある各超小型電子素子に共通である信号又は基準電位、例えば、電源及びグラウンドを伝達するために使用可能な１つ又は複数のコンタクトを含むことができる。超小型電子アセンブリ７１０は、上記のアセンブリのうちのいずれかとすることができる。特定の例では、モジュール７００は、マザーボード上に設けることができるような、システムの他のコネクタの対応するスロット内に挿入されるサイズの１つ又は複数の部分を有する、デュアルインラインメモリモジュール（「ＤＩＭＭ」）又はシングルインラインメモリモジュール（「ＳＩＭＭ」）とすることができる。そのようなＤＩＭＭ又はＳＩＭＭでは、電気的インタフェースは、そのようなスロットコネクタ内の複数の対応するスプリングコンタクトと係合するのに適しているコンタクト７３０を有することができる。そのようなスプリングコンタクトを各スロットの一方の側又は複数の側に配置して、対応するモジュールコンタクトと係合することができる。種々の他のモジュール及び相互接続配置も可能であり、その配置では、モジュールは非積層又は積層（例えば、図１１、図１２）超小型電子アセンブリを有することができるか、又はその配置は、モジュールとの間で電気信号を伝達するためにパラレル電気的インタフェース若しくはシリアル電気的インタフェース、若しくはパラレル電気的インタフェース及びシリアル電気的インタフェースの組み合わせを有することができる。本発明によれば、モジュール７００と更なるシステムインタフェースとの間の任意の種類の電気的相互接続配置が考えられる。
【００７８】
上記の超小型電子アセンブリのうちのいずれか又は全てにおいて、第１の超小型電子素子又は第２の超小型電子素子のうちの１つ又は複数の裏面は、製造完了後に超小型電子アセンブリの外面において少なくとも部分的に露出することができる。したがって、図１に関して上記で説明されたアセンブリでは、第１の超小型電子素子１２又は第２の超小型電子素子１４の裏面１８、２４のうちの一方又は両方が、完成したアセンブリにおいて部分的に又は完全に露出することができる。裏面は部分的に又は完全に露出することができるが、オーバーモールド又は他の封入若しくはパッケージング構造を超小型電子素子と接触させることができるか、又は超小型電子素子に隣接して配置することができる。
【００７９】
上記の実施形態のいずれかにおいて、超小型電子アセンブリは、金属、グラファイト、又は任意の他の適切な熱伝導性材料から形成されるヒートスプレッダを含むことができる。一実施形態では、ヒートスプレッダは、第１の超小型電子素子に隣接して配置される金属層を含む。その金属層は、第１の超小型電子素子の裏面に露出することができる。代替的には、ヒートスプレッダは、第１の超小型電子素子の少なくとも裏面を覆うオーバーモールド又は封入体を含む。
【００８０】
上述した超小型電子アセンブリを、図１７に示すように、さまざまな電子システムの構築に利用することができる。例えば、本発明の更なる実施形態によるシステム８００は、他の電子コンポーネント８０８及び８１０ともに上述したような超小型電子アセンブリ８０６を備えている。図示する例では、コンポーネント８０８は半導体チップであり、コンポーネント８１０はディスプレイスクリーンであるが、他の任意のコンポーネントを使用することができる。当然ながら、例示を明確にするために図１７には２つの追加のコンポーネントしか示していないが、本システムは、任意の数のこうしたコンポーネントを備えることができる。超小型電子アセンブリ８０６を、上述したアセンブリのうちの任意のものとすることができる。更なる変形では、任意の数のこうした超小型電子アセンブリを使用することができる。
【００８１】
超小型電子アセンブリ８０６並びにコンポーネント８０８及び８１０は、破線で概略的に示す共通ハウジング８０１に実装され、所望の回路を形成するように必要に応じて互いに電気的に相互接続される。図示する例示的なシステムでは、システムは、フレキシブルプリント回路基板等の回路パネル８０２を備え、回路パネルは、コンポーネントを互いに相互接続する多数の導体８０４を備え、それらのうちの１つのみが図１７に示されている。しかしながら、これは単に例示的なものであり、電気的接続を行うために任意の適切な構造を使用することができる。
【００８２】
ハウジング８０１は、例えば携帯電話又は携帯情報端末において使用可能なタイプの携帯型ハウジングとして示されており、スクリーン８１０は、ハウジングの表面において露出している。構造体８０６が、撮像チップ等の感光素子を備えている場合、構造体に光を向けるためにレンズ８１１又は他の光学素子もまた設けることができる。この場合もまた、図１７に示す簡略化したシステムは単に例示的なものであり、デスクトップコンピュータ、ルータ等、固定構造体として一般にみなされるシステムを含む他のシステムを、上述した構造体を使用して作製することができる。
【００８３】
本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。
【００８４】
種々の従属請求項及びそれらの従属請求項に記載の他の特徴は、初期の請求項において提示されるのとは異なる方法において組み合わせることができることは理解されよう。また、個々の実施形態との関連で説明された特徴は、記述される実施形態のうちの他の実施形態と共用できることも理解されよう。
【産業上の利用可能性】
【００８５】
本発明は、限定するものではないが、超小型電子アセンブリ、及び超小型電子アセンブリを製造する方法を含む幅広い産業上の利用可能性を享受する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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