(57)【要約】  一実施形態において、方法は、垂直金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のための本体領域内に複数のトレンチを形成する工程を含み得る。加えて、前記方法は、前記本体領域内にソース領域を角注入する工程を含み得る。さらに、前記複数のトレンチ内において、誘電材料が成長され得る。前記複数のトレンチ内に、ゲートポリシリコンが堆積され得る。さらに、前記方法は、前記ゲートポリシリコンを化学機械研磨する工程を含み得る。前記方法はまた、前記複数のトレンチ内において前記ゲートポリシリコンをエッチバックする工程を含み得る。【選択図】なし
2013508981.tif 000002
【特許請求の範囲】
【請求項１】
垂直金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のための本体領域内に複数のトレンチを形成する工程と、
前記本体領域内にソース領域を角注入する工程と、
前記複数のトレンチ内に誘電材料を成長させる工程と、
前記複数のトレンチ内にゲートポリシリコンを堆積させる工程と、
前記ゲートポリシリコンを化学機械研磨する工程と、
前記複数のトレンチ内の前記ゲートポリシリコンをエッチバックする工程と、
を含む、方法。
【請求項２】
前記エッチバックされたゲートポリシリコン上に誘電材料を堆積させる工程と、
前記誘電材料に対して化学機械研磨を行う工程と、
をさらに含む、請求項１に記載の方法。
【請求項３】
前記誘電材料および前記ソース領域上でソース接点を自己整合させる工程、
をさらに含む、請求項２に記載の方法。
【請求項４】
前記ソース接点は、前記ソース領域の少なくとも１つと接触する、請求項３に記載の方法。
【請求項５】
基板上にエピタキシャル領域を形成する工程、
をさらに含む、請求項１に記載の方法。
【請求項６】
前記エピタキシャル領域はＰ−であり、前記基板はＰ＋＋である、請求項５に記載の方法。
【請求項７】
前記エピタキシャル領域はＮ−であり、前記基板はＮ＋＋である、請求項５に記載の方法。
【請求項８】
素子のエピタキシャル領域内に終端部トレンチを形成する工程と、
前記終端部トレンチ内に誘電材料を堆積させる工程と、
前記終端部トレンチ内にポリシリコンを堆積させる工程と、
前記ポリシリコンを化学機械研磨する工程と、
前記終端部トレンチ内の前記ポリシリコンをエッチバックする工程と、
を含む、方法。
【請求項９】
前記エッチバックされたポリシリコン上に誘電材料を堆積させる工程と、
前記誘電材料に対して化学機械研磨を行う工程と、
をさらに含む、請求項８に記載の方法。
【請求項１０】
前記誘電材料の上方に低温酸化物（ＬＴＯ）およびほうりんけい酸ガラス（ＢＰＳＧ）を堆積させる工程、
をさらに含む、請求項９に記載の方法。
【請求項１１】
前記エピタキシャル領域内に本体領域を形成する工程、ここで当該本体領域は、前記終端部トレンチに包囲される、
をさらに含む、請求項８に記載の方法。
【請求項１２】
前記終端部トレンチを形成する工程は、垂直金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のための本体領域内に複数のゲートトレンチを形成する工程をさらに含む、請求項８に記載の方法。
【請求項１３】
前記ポリシリコンを堆積させる工程は、前記ゲートトレンチ内にポリシリコンを堆積させる工程をさらに含む、請求項１２に記載の方法。
【請求項１４】
前記化学機械研磨を行う工程は、前記ゲートトレンチ内の前記ポリシリコンを化学機械研磨する工程をさらに含む、請求項１３に記載の方法。
【請求項１５】
前記エッチバックする工程は、前記ゲートトレンチ内の前記ポリシリコンをエッチバックする工程をさらに含む、請求項１４に記載の方法。
【請求項１６】
垂直金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のための本体領域内に形成された複数のトレンチ、ここで当該複数のトレンチはそれぞれ、誘電材料によって包囲されたゲートポリシリコンを含み、当該誘電材料の上面は平坦化されている、と、
ソース接点と、
前記複数のトレンチを画定する複数のメサ、ここで当該複数のメサはそれぞれ、前記ソース接点と接触するソース領域を含む、と、
を含む、素子。
【請求項１７】
前記複数のトレンチの密度は、２０平方ミリメートルあたり少なくとも１ギガセルである、請求項１６に記載の素子。
【請求項１８】
前記複数のトレンチそれぞれのセルピッチは０．８マイクロメーター以下であり、深さは約１マイクロメーターである、請求項１６に記載の素子。
【請求項１９】
前記本体領域内に形成された終端部トレンチ、ここで当該終端部トレンチは誘電材料によって包囲された終端ポリシリコンを含み、前記誘電材料の上面は平坦化されている、
をさらに含む、請求項１６に記載の素子。
【請求項２０】
前記終端部トレンチは、前記垂直ＭＯＳＦＥＴのゲート接点よりも幅広である、請求項１６に記載の素子。
【発明の詳細な説明】
【背景技術】
【０００１】
本出願は、米国仮出願第６１／２５３，４６４号（名称：「Ｓｕｐｅｒ−Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｏｗｅｒ  Ｔｒｅｎｃｈ  ＭＯＳＦＥＴ  ｗｉｔｈ  Ｒｅｃｅｓｓｅｄ  Ｇａｔｅｄ  ａｎｄ  Ｔｒｅｎｃｈ  Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ」、Ｒｏｂｅｒｔ  Ｑ．Ｘｕら、出願日：２００９年１０月２０日）の優先権を主張する。同文献をここに援用する。
【０００２】
従来のトレンチ金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）では、トレンチパッキング密度の増加が望まれる。しかしながら、トレンチＭＯＳＦＥＴのトレンチパッキング密度が上昇するにつれて、この種のトレンチＭＯＳＦＥＴの作製がより困難となる。例えば、フォトリソグラフィーにより、極めて狭いトレンチを印刷することは困難である。さらに、この種のトレンチＭＯＳＦＥＴを作製する際に、極めて狭いトレンチ内に材料を挿入することも困難となる。さらに、電気的短絡を防ぐべく、特定の電気接点を適切にアラインすることも困難となる。
【発明の概要】
【０００３】
一実施形態における方法は、垂直金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のための本体領域内に複数のトレンチを形成する工程を含み得る。加えて、前記方法は、前記本体領域内にソース領域を角注入する工程を含み得る。さらに、前記複数のトレンチ内において、誘電材料が成長され得る。前記複数のトレンチ内に、ゲートポリシリコンが堆積され得る。さらに、前記方法は、前記ゲートポリシリコンを化学機械研磨する工程を含み得る。前記方法はまた、前記複数のトレンチ内において前記ゲートポリシリコンをエッチバックする工程を含み得る。
【０００４】
別の実施形態において、方法は、素子のエピタキシャル領域内に終端部トレンチを形成する工程を含み得る。前記終端部トレンチ内に、誘電材料が堆積され得る。さらに、前記終端部トレンチ内にポリシリコンが堆積され得る。さらに、前記方法は、前記ポリシリコンを化学機械研磨する工程を含み得る。また、前記方法は、前記終端部トレンチ内において前記ポリシリコンをエッチバックする工程を含み得る。
【０００５】
さらに別の実施形態において、素子は、垂直ＭＯＳＦＥＴのための本体領域内に複数のトレンチを含み得る。前記複数のトレンチはそれぞれ、誘電材料によって包囲されたゲートポリシリコンを含み得る。前記誘電材料の上面は、平坦化されている。加えて、前記素子は、ソース接点と、前記複数のトレンチを画定する複数のメサとを含み得る。前記複数のメサはそれぞれ、前記ソース接点と接触するソース領域を含む。
【０００６】
本概要で本発明の特定の実施形態を説明しているが、本発明および特許請求の範囲はこれらの実施形態によっていかようにも限定されない点に留意されたい。
【図面の簡単な説明】
【０００７】
本発明の実施形態を例示目的のため添付図面に図示するが、これらの図面は限定的なものではない。図面中、類似の参照符号は、類似の構成要素を指す。
【０００８】
【図１】本発明の多様な実施形態における超高密度Ｐチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴの断面側面図である。
【０００９】
【図２】本発明の多様な実施形態における超高密度Ｎチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴの断面側面図である。
【００１０】
【図３】本発明の実施形態によって作製された超高密度Ｐチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴの一部の断面側面図である。
【００１１】
【図４】本発明の実施形態によって作製された超高密度Ｎチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴの一部の断面側面図である。
【００１２】
【図５】本発明の多様な実施形態における、複数のトレンチおよび従来の終端部の断面側面図である。
【００１３】
【図６】本発明の多様な実施形態における、複数のトレンチおよびトレンチ終端部の断面側面図である。
【００１４】
【図７】本発明の多様な実施形態における、活性トレンチ中心に沿ったさらに別のゲートピックアップおよび従来の終端部の断面側面図である。
【００１５】
【図８】本発明の多様な実施形態における、活性トレンチ中心に沿ったさらに別のゲートピックアップおよびトレンチ終端部の断面側面図である。
【００１６】
【図９】本発明の多様な実施形態における、メサ中心に沿ったゲート抵抗を低減するためのさらなるゲートピックアップフィンガー領域の断面側面図である。
【００１７】
【図１０】本発明の多様な実施形態における、トレンチ中心に沿った図９のゲートピックアップフィンガー領域の別の断面側面図である。
【００１８】
【図１１】本発明の多様な実施形態における、従来の終端部を含む方法の工程図である。
【００１９】
【図１２】本発明の多様な実施形態における、従来の終端部を含む別の方法の工程図である。
【００２０】
【図１３】本発明の多様な実施形態における、従来の終端部を含むさらに別の方法の工程図である。
【００２１】
【図１４】本発明の多様な実施形態における、トレンチ終端部を図１１〜図１３に挿入する方法の工程図である。
【００２２】
本明細書で参照される図面は、特に明記が無い限り、縮尺通り描かれているものと理解されるべきではない。
【発明を実施するための形態】
【００２３】
以下、本発明の多様な実施形態を詳述する。これらの実施形態の例を添付図面に示す。本発明を多様な実施形態と関連して説明するが、これらの多様な実施形態は、発明を限定することを意図していないことが理解されるべきである。すなわち、本発明は、代替物、改変物および均等物を網羅することを意図する。このような代替物、改変物および均等物は、特許請求の範囲に従って解釈されるような本発明の範囲内に含まれ得る。以下、本発明の多様な実施形態の詳細について、多数説明する。しかし、当業者にとって、これらの特定の詳細無しで本発明を実行することが可能であることは明らかである。他の場合において、本発明の局面を不要に曖昧にしないようにするために、周知の方法、手順、構成要素および素子についての詳述を控える。
【００２４】
図１は、本発明の多様な実施形態における、Ｐチャンネル凹型ゲートパワートレンチ金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１００の断面側面図である。一実施形態において、Ｐチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ１００は、ポリシリコン化学機械研磨（ＣＭＰ）技術、ポリシリコンエッチバック技術および誘電材料ＣＭＰ平坦化技術を用いることにより作製することが可能であり、これにより、表面トポロジー問題の回避が可能となる。これらの技術を適用することにより、高度フォトリソグラフィック印刷によるＰチャンネルパワートレンチＭＯＳＦＥＴ１００の超高密度ＭＯＳＦＥＴゲートチャンネル幅の達成が可能となる点に留意されたい。一実施形態において、超高密度トレンチＭＯＳＦＥＴは、２０平方ミリメートル（ｍｍ）あたり少なくとも１ギガ（すなわち１×１０９）セルを含み得るが、これに限定されない。加えて、ＰチャンネルパワートレンチＭＯＳＦＥＴ１００の凹型ゲート１１４に起因して、そのソース接点１１６を上側ソースシリコン表面１０８に対して自己整合することができる。さらに、ＰチャンネルパワートレンチＭＯＳＦＥＴ１００のパッキングトレンチ密度が極めて高いため、トレンチ１１０間に配置された極めて肉薄のシリコンメサの内側の本体ドーピングを制御することにより、エンハンストモードＭＯＳＦＥＴ素子および空乏モードＭＯＳＦＥＴ素子の両方を作製することが可能となる。
【００２５】
詳細には、一実施形態において、ＰチャンネルパワートレンチＭＯＳＦＥＴ１００の構造においては、活性領域のために凹型ポリシリコンゲート１１４が設けられる。凹型ポリシリコンゲート１１４は、ポリシリコンを化学機械研磨した後にポリシリコンエッチバックを行うことにより、形成され得る点が指摘される。ポリシリコンゲート１１４の化学機械研磨および凹型ポリシリコンエッチバックを利用することにより、垂直ポリシリコンゲート１１４のポリシリコンの上側の表面がより平坦となり、より高精度な制御が可能となる。超高密度トレンチＭＯＳＦＥＴ１００の凹型ポリシリコンゲート１１４は、埋設された誘電材料１２０（例を非限定的に挙げると、二酸化ケイ素（ＳｉＯ２）、低温酸化物（ＬＴＯ）、準常圧化学蒸着（ＳＡＣＶＤ）酸化物）により、ソース１１６から隔離することができる。一実施形態において、埋設された誘電材料絶縁体１２０は、誘電材料の化学機械研磨プロセスの利用によって生成することが可能である点に留意されたい。さらに、埋設された誘電材料絶縁体１２０により、シリコン上側表面１０８をソースとすることができ、これにより、ソース接点１１６をシリコン上側表面１０８に対して自己整合させ、活性トレンチゲート１１４を従来のトレンチＭＯＳＦＥＴよりもより高密度にパッキングすることが可能となる。
【００２６】
図１において、一実施形態において、超高密度ＰチャンネルパワートレンチＭＯＳＦＥＴ１００は、極低抵抗（Ｐ＋＋）基板１０２を含み得る。極低抵抗（Ｐ＋＋）基板１０２上には、Ｐ−エピタキシャル領域または層１０４が形成されている。加えて、Ｎ本体領域または層１０６が、Ｐ−エピタキシャル層１０４の上部に埋入され得る。さらに、超高密度パワートレンチＭＯＳＦＥＴ１００は、Ｐ＋ソース領域または層１０８を含み得る。Ｐ＋ソース領域または層１０８は、Ｎ本体領域１０６の上部側に注入される。パワートレンチＭＯＳＦＥＴ１００はまた、Ｐ＋ソース層１０８内に配置されたトレンチ１１０と、Ｎ本体層１０６と、Ｐ−エピタキシャル層１０４とを含み得る。さらに、これらのトレンチ１１０は、ポリシリコンゲート１１４を含み得る。ポリシリコンゲート１１４は、誘電材料１１２および誘電材料１２０によって包囲される。パワートレンチＭＯＳＦＥＴ１００はまた、ソース金属領域または層１１６を含み得る。ソース金属領域または層１１６は、Ｐ＋ソース層１０８の上または上方に堆積される。さらに、パワートレンチＭＯＳＦＥＴ１００は、ドレイン金属またはバックメタル１１８を含み得る。ドレイン金属またはバックメタル１１８は、Ｐ＋＋基板１０２の上または上方に堆積される。
【００２７】
超高密度ＰチャンネルパワートレンチＭＯＳＦＥＴ１００は、図１中に示す全ての構成要素を含まなくてもよい点に留意されたい。さらに、超高密度パワートレンチＭＯＳＦＥＴ１００は、図１中に図示されていない１つ以上の構成要素を含むように実行することも可能である。超高密度パワートレンチＭＯＳＦＥＴ１００は、本明細書中に記載の態様に類似する任意の態様で利用または実行が可能であるが、このような態様に限定されない点が指摘される。
【００２８】
図２は、本発明の多様な実施形態によるＮチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ２００の断面側面図である。一実施形態において、Ｎチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ２００は、ポリシリコンＣＭＰおよび誘電材料ＣＭＰ平坦化技術を適用することにより、作製することが可能であり、これにより表面トポロジーの問題が回避される。これらの技術を適用することにより、高度フォトリソグラフィック印刷によるＮチャンネルパワートレンチＭＯＳＦＥＴ２００の超高密度ＭＯＳＦＥＴゲートチャンネル幅の達成が可能となる点に留意されたい。一実施形態において、超高密度トレンチＭＯＳＦＥＴは、２０平方ｍｍあたり少なくとも１ギガ（すなわち１ｘ１０９）セルを含み得るが、これに限定されない。さらに、ＮチャンネルパワートレンチＭＯＳＦＥＴ２００の凹型ゲート２１４に起因して、そのソース接点２１６を上側ソースシリコン表面２０８に対して自己整合させることができる。さらに、ＮチャンネルパワートレンチＭＯＳＦＥＴ２００のパッキングトレンチ密度は極めて高いため、トレンチ２１０間に配置された極めて肉薄のシリコンメサの内側の本体ドーピングを制御することにより、エンハンストモードＭＯＳＦＥＴ素子および空乏モードＭＯＳＦＥＴ素子の両方を作製することが可能となる。
【００２９】
詳細には、一実施形態において、ＮチャンネルパワートレンチＭＯＳＦＥＴ２００の構造は、活性領域のための凹型ポリシリコンゲート２１４を有する。凹型ポリシリコンゲート２１４は、ポリシリコンを化学機械研磨した後にポリシリコンエッチバックを行うことにより、形成され得る点に留意されたい。ポリシリコンゲート２１４の化学機械研磨および凹型ポリシリコンエッチバックを利用することにより、垂直ポリシリコンゲート２１４の上側ポリシリコン表面がより平坦になり、より高精度な制御が可能となる。超高密度トレンチＭＯＳＦＥＴ２００の凹型ポリシリコンゲート２１４は、埋設された誘電材料２２０（例を非限定的に挙げると、二酸化ケイ素（ＳｉＯ２）、ＬＴＯ、ＳＡＣＶＤ酸化物など）により、ソース２１６から隔離することができる。一実施形態において、埋設された誘電材料絶縁体２２０は、誘電材料の化学機械研磨プロセスの利用によって生成することが可能である点に留意されたい。さらに、埋設された誘電材料絶縁体２２０により、シリコン上側表面２０８をソースとすることができ、これにより、ソース接点２１６をシリコン上側表面２０８に対して自己整合させ、活性トレンチゲート２１４を従来のトレンチＭＯＳＦＥＴよりもより高密度にパッキングすることが可能となる。
【００３０】
図２において、一実施形態において、超高密度ＮチャンネルパワートレンチＭＯＳＦＥＴ２００は、極低抵抗（Ｎ＋＋）基板２０２を含み得る。極低抵抗（Ｎ＋＋）基板２０２上には、Ｎ−エピタキシャル領域または層２０４が形成される。さらに、Ｎ−エピタキシャル層２０４の上側部位にＰ本体領域または層２０６を埋入することができる。さらに、超高密度パワートレンチＭＯＳＦＥＴ２００は、Ｎ＋ソース領域または層２０８を含み得る。Ｎ＋ソース領域または層２０８は、Ｐエピタキシャル層２０６の上部側に挿入される。パワートレンチＭＯＳＦＥＴ２００はまた、Ｎ＋ソース層２０８内に配置されたトレンチ２１０と、Ｐ本体層２０６と、Ｎ−エピタキシャル層２０４とを含み得る。加えて、トレンチ２１０は、誘電材料２１２および誘電材料２２０によって包囲されたポリシリコンゲート２１４を含み得る。パワートレンチＭＯＳＦＥＴ２００はまた、ソース金属領域または層２１６を含み得る。ソース金属領域または層２１６は、Ｎ＋ソース層２０８の上または上方に堆積される。さらに、パワートレンチＭＯＳＦＥＴ２００は、Ｎ＋＋基板２０２の上または上方に堆積されたドレイン金属またはバックメタル２１８を含み得る。
【００３１】
超高密度ＮチャンネルパワートレンチＭＯＳＦＥＴ２００は、図２中に示す構成要素全てを含まなくてもよい点に留意されたい。さらに、超高密度パワートレンチＭＯＳＦＥＴ２００は、図２中に図示されていない１つ以上の構成要素を含むように実行することも可能である。超高密度パワートレンチＭＯＳＦＥＴ２００は、本明細書中に記載の態様に類似する任意の態様で利用または実行が可能であるが、このような態様に限定されない点に留意されたい。
【００３２】
図３は、本発明の実施形態によって作製された超高密度Ｐチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ３００の一部の断面側面図である。超高密度ＰチャンネルパワートレンチＭＯＳＦＥＴ３００は、本明細書中図１の超高密度ＰチャンネルパワートレンチＭＯＳＦＥＴ１００について記載した態様と同様の任意の態様で作製および機能可能であるが、このような態様に限定されない点が指摘される。本発明の多様な実施形態による高度フォトリソグラフィー技術を用いることにより、図３の超高密度ＰチャンネルパワートレンチＭＯＳＦＥＴ３００のトレンチパッキング密度は、例を非限定的に挙げると、２０平方ｍｍあたり１ギガセル以上、セルピッチが０．８マイクロメーター（μｍ）以下、かつトレンチ深さがおよそ１．２２μｍとなる点に留意されたい。さらに、超高密度ＰチャンネルパワートレンチＭＯＳＦＥＴ３００のポリシリコンゲート１１４の上方に配置された誘電材料１２０の深さは、およそ０．３１μｍであり得、そのトレンチ１１０のうちの１つの幅は、およそ０．４５μｍであり得る。加えて、超高密度ＰチャンネルパワートレンチＭＯＳＦＥＴ３００のＰ＋ソース層１０８の深さは、およそ０．０８μｍであり得る。一実施形態において、ソースの角注入をおよそ４５度の傾斜で行うことにより、超高密度ＰチャンネルパワートレンチＭＯＳＦＥＴ３００のポリシリコンゲート１１４の上方のシリコンメサの側壁上に、自己整合されたソースが形成される。
【００３３】
超高密度パワートレンチＭＯＳＦＥＴ３００は、図３中に示す構成要素を全てを含まなくてもよい点が指摘される。加えて、超高密度パワートレンチＭＯＳＦＥＴ３００は、図３中に図示されていない１つ以上の構成要素を含むように実行することも可能である。超高密度パワートレンチＭＯＳＦＥＴ３００は、本明細書中に記載の態様に類似する任意の態様で利用または実行可能であるが、このような態様に限定されない点に留意されたい。
【００３４】
図４は、本発明の実施形態によって作製された超高密度肉厚下部酸化物（ＴＢＯ）Ｎチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ４００の一部の断面側面図である。超高密度ＮチャンネルパワートレンチＭＯＳＦＥＴ４００は、本明細書中図２の超高密度ＮチャンネルパワートレンチＭＯＳＦＥＴ２００について記載した態様と同様の任意の態様で作製および機能可能であるが、このような態様に限定されない点に留意されたい。本発明の多様な実施形態による高度フォトリソグラフィー技術を用いることにより、図４の超高密度ＮチャンネルパワートレンチＭＯＳＦＥＴ４００のトレンチパッキング密度は、例を非限定的に挙げると、２０平方ｍｍ内あたり１ギガセル以上、セルピッチが０．８マイクロメーター（μｍ）以下、かつトレンチ深さがおよそ１．１０μｍとなる点に留意されたい。さらに、超高密度ＮチャンネルパワートレンチＭＯＳＦＥＴ４００のポリシリコンゲート２１４の上方に配置された誘電材料２２０の深さはおよそ０．２２μｍであり得、そのトレンチの上部近隣のうちの１つの幅はおよそ０．５７μｍであり得る。さらに、肉厚下部酸化物（すなわち誘電材料）２１２の深さは、およそ０．１５μｍであり得る。
【００３５】
超高密度パワートレンチＭＯＳＦＥＴ４００は、図４中に示す構成要素を全て含まなくてもよい点に留意されたい。さらに、超高密度パワートレンチＭＯＳＦＥＴ４００は、図４中に図示されていない１つ以上の構成要素を含むように実行することも可能である。超高密度パワートレンチＭＯＳＦＥＴ４００は、本明細書中に記載の態様に類似する任意の態様で利用または実行が可能であるが、このような態様に限定されない点が指摘される。
【００３６】
図５は、本発明の多様な実施形態による、素子５００の断面側面図である。詳細には、素子５００は、従来の終端部５１６と、超高密度Ｐチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ１００とを含む。一実施形態において、素子５００は、ポリシリコンＣＭＰ技術、ポリシリコンエッチバック技術および誘電材料ＣＭＰ平坦化技術を用いることにより作製することが可能であり、これにより、表面トポロジーの問題の回避が可能となる。終端部５１６の一部は、Ｐ−エピタキシャル層１０４内に作製可能である点に留意されたい。例えば、終端部５１６は、Ｐ−エピタキシャル層１０４内に配置されたトレンチ５０４を含み得る。加えて、トレンチ５０４は、誘電材料５０８（例を非限定的に挙げると、二酸化ケイ素（ＳｉＯ２）、ＬＴＯ、ＳＡＣＶＤ酸化物など）によって包囲されるダイ縁部ポリシリコン５０２を含み得る。さらに、終端部５１６は、Ｐ＋領域５０６を含み得る。Ｐ＋領域５０６は、トレンチ５０４の両側上のＰ−エピタキシャル層１０４内に注入形成することができる。誘電材料５０８は、ソース接点１１６の下側まで延び得る点に留意されたい。さらに、終端部５１６は、誘電材料５０８の上方に堆積された低温酸化物（ＬＴＯ）およびほうりんけい酸ガラス（ＢＰＳＧ）層５１０を含み得、これにより、この領域内の電界を減少させる。ＬＴＯおよびＢＰＳＧ（ＬＴＯ＋ＢＰＳＧ）層５１０および誘電材料５０８は、ソース金属１１６の下側まで延び得る点に留意されたい。素子５００のゲート金属バス５１２は、ＬＴＯ＋ＢＰＳＧ層５１０の上方に形成可能である。さらに、ＬＴＯ＋ＢＰＳＧ層５１０、前記ゲート金属バス５１２およびソース金属１１６の上方に、保護層５１４を堆積させることが可能である。
【００３７】
一実施形態において、超高密度Ｎチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ２００と、終端部５１６に類図する終端部とを含むように素子５００を作製することが可能である点が指摘される。例えば、この実施形態において、素子５００内に図示される任意のＰ領域または基板は、対応するＮ領域または基板によって実行することが可能である。さらに、素子５００内に図示する任意のＮ領域を、対応するＰ領域と共に実行することが可能である。
【００３８】
素子５００は、図５中に示す構成要素全てを含まなくてもよい点に留意されたい。加えて、素子５００は、図５中に図示されていない１つ以上の構成要素を含むように実行することも可能である。素子５００は、本明細書中に記載の態様に類似する任意の態様で利用または実行が可能であるが、このような態様に限定されない点が指摘される。
【００３９】
図６は、本発明の多様な実施形態による素子６００の断面側面図である。詳細には、素子６００は、トレンチ終端部６０８と、超高密度Ｐチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ１００とを含む。一実施形態において、素子６００は、ポリシリコンＣＭＰ技術、ポリシリコンエッチバック技術および誘電材料ＣＭＰ平坦化技術を用いて作製することが可能であり、これにより、表面トポロジー問題が回避される。トレンチ終端部６０８の一部をＰ−エピタキシャル層１０４内に作製することが可能である点に留意されたい。例えば、トレンチ終端部６０８は、Ｐ−エピタキシャル層１０４内に配置された終端部トレンチ６０２を含み得る。加えて、トレンチ６０２は、誘電材料６０４（例を非限定的に挙げると、二酸化ケイ素（ＳｉＯ２）、ＬＴＯ、ＳＡＣＶＤ酸化物など）によって包囲された終端部ポリシリコン６０６を含み得る。誘電材料６０４は、終端部トレンチ６０２の内側において異なる厚さを有するように作製することが可能である点に留意されたい。例えば、一実施形態において、終端部トレンチ６０２の内側の誘電材料６０４の厚さは、素子６００の絶縁破壊電圧（ＢＶｄｓ）定格によって規定することが可能である。誘電材料６０４は、ソース金属１１６の下側まで延び得る点が指摘される。さらに、トレンチ終端部６０８は、誘電材料６０４の上方に堆積された低温酸化物（ＬＴＯ）およびほうりんけい酸ガラス（ＢＰＳＧ）層５１０を含み得、これにより、この領域内の電界は減少する。ＬＴＯ＋ＢＰＳＧ層５１０および誘電材料６０４は、ソース金属１１６の下側まで延び得る点に留意されたい。素子６００のゲート金属バス５１２は、ＬＴＯ＋ＢＰＳＧ層５１０の上方に形成され得る。加えて、保護層５１４は、ＬＴＯ＋ＢＰＳＧ層５１０、ゲート金属バス５１２およびソース金属１１６の上方に堆積させることが可能である。
【００４０】
一実施形態において、トレンチ終端部６０８は、超高密度Ｐチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ１００から分離した態様で作製することもできるし、あるいは超高密度Ｐチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ１００と共に形成することも可能である。一実施形態において、誘電材料６０４は、終端部トレンチ６０２内において堆積および／または成長させることが可能である。例えば、誘電材料６０４を終端部トレンチ６０２内において肉厚にすることが望ましい場合、マスクを用いることにより、誘電材料６０４を終端部トレンチ６０２内に堆積させることができる。誘電材料６０４を終端部トレンチ６０２内において堆積および／または成長させた後、終端部ポリシリコン６０６を誘電材料６０４の上方に堆積させることが可能になる。その後、ポリシリコンＣＭＰプロセスを用いて、終端部ポリシリコン６０６を平坦化させることが可能になる。このようにして、ポリシリコンＣＭＰプロセスにより、実質的に平坦なシリコン表面を得ることができ、このシリコン表面により、トポグラフィーに関連するプロセス問題を引き起こすことなく、終端部プロセスを任意のプロセスフローに挿入することが可能になる。加えて、ポリシリコンエッチバックプロセスを終端部ポリシリコン６０６に利用することができる。さらに、誘電材料６０４を終端部ポリシリコン６０６およびＮ本体層１０６上に堆積させることができる。一実施形態において、新規に堆積された誘電材料６０４上に、誘電材料ＣＭＰプロセスを行うことができる。トレンチ終端部６０８を形成する際、トレンチ終端部６０８の表面上に新規なトポロジーは一切形成されず、また、大量のシリコン領域も消費されない点が指摘される。
【００４１】
図６において、多様な実施形態において、トレンチ終端部６０８を作製する目的以外の目的のために、終端部トレンチ６０２を利用することが可能である点に留意されたい。例えば、多様な機能性ポリシリコン構造（例えば、ポリシリコンダイオード、ポリシリコンレジスタ、ポリシリコン温度センサなど）を終端部トレンチ６０２内に作製することが可能である。１つ以上の機能性ポリシリコン構造を多様な態様で終端部トレンチ６０２内に作製することが可能である点が指摘される。例えば、米国特許第７，５４４，５４５号（名称：「Ｔｒｅｎｃｈ  Ｐｏｌｙｓｉｌｉｃｏｎ  Ｄｉｏｄｅ」、Ｃｈｅｎら、発行日：２００９年６月９日）に記載の任意の態様で、１つ以上の機能性ポリシリコン構造を終端部トレンチ６０２内に作製することができる。同文献を参考のため援用する。一実施形態において、図６の超高密度Ｐチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ１００と、終端部トレンチ６０２内の１つ以上の機能性ポリシリコン構造とを実質的に同時に作製することが可能であり、その結果、製造コストが低減する。一実施形態において、図６の超高密度Ｐチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ１００は、終端部トレンチ６０２内の１つ以上の機能性ポリシリコン構造とは別個に作製することが可能である。
【００４２】
一実施形態において、超高密度Ｎチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ２００と、トレンチ終端部６０８と類似するトレンチ終端部とを含むように素子６００を作製することが可能である点に留意されたい。例えば、本実施形態において、素子６００内の任意のＰ領域または基板を対応するＮ領域または基板と共に実行することが可能である。さらに、素子６００内に図示される任意のＮ領域は、対応するＰ領域と共に実行することが可能である。
【００４３】
素子６００は、図６中に示す構成要素全てを含まなくてもよい点が指摘される。さらに、素子６００は、図６に図示されていない１つ以上の構成要素を含むように実行することも可能である。素子６００は、本明細書中に記載の態様に類似する任意の態様で利用または実行が可能であるが、このような態様に限定されない点に留意されたい。
【００４４】
図７は、本発明の多様な実施形態による、素子７００の断面側面図である。詳細には、素子７００は、従来の終端部５１６と、超高密度Ｐチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ１００（図示せず）と関連付けられたゲートピックアップとを含む。一実施形態において、素子７００は、ポリシリコンＣＭＰ技術、ポリシリコンエッチバック技術および誘電材料ＣＭＰ平坦化技術を用いて作製可能であり、これにより、表面トポロジー問題が回避される。一実施形態において、素子７００では、前記ゲートポリシリコン１１４をゲート金属バス５１２へと接続することが可能な態様を示す。例えば、ソース金属１１６およびゲート金属バス５１２の下側まで延びるように、１つ以上のポリシリコンゲート１１４を作製することが可能である。穴部またはビア７０２を、低温酸化物（ＬＴＯ）およびほうりんけい酸ガラス（ＢＰＳＧ）層５１０と、誘電材料５０８および１２０の組み合わせとを通過して形成することができる。一実施形態において、ゲート金属バス５１２の形成において金属が用いられる場合、ゲート金属バス５１２の金属によりビア７０２を充填することで、ゲートポリシリコン１１４との接触を得ることができる。
【００４５】
終端部５１６の一部をＰ−エピタキシャル層１０４内に作製することが可能である点に留意されたい。例えば、終端部５１６は、Ｐ−エピタキシャル層１０４内に配置されたトレンチ５０４を含み得る。加えて、トレンチ５０４は、誘電材料５０８（例を非限定的に挙げると、二酸化ケイ素（ＳｉＯ２）、ＬＴＯ、ＳＡＣＶＤ酸化物など）によって包囲されたダイ縁部ポリシリコン５０２を含み得る。さらに、終端部５１６は、Ｐ＋領域５０６を含み得る。Ｐ＋領域５０６は、トレンチ５０４の両側のＰ−エピタキシャル層１０４に注入形成することが可能である。誘電材料５０８は、ソース金属１１６の下側まで延び得る点が指摘される。さらに、終端部５１６は、誘電材料５０８の上方に堆積されたＬＴＯ＋ＢＰＳＧ層５１０を含み得、これにより、この領域内の電界が減少する。ＬＴＯ＋ＢＰＳＧ層５１０および誘電材料５０８は、ソース金属１１６の下側まで延び得る点に留意されたい。素子７００のゲート接点５１２は、ＬＴＯ＋ＢＰＳＧ層５１０の上方に形成され得る。保護層５１４は、ＬＴＯ＋ＢＰＳＧ層５１０、ゲート金属バス５１２およびソース金属１１６の上方に堆積され得る。
【００４６】
図７において、一実施形態において、素子７００は、図示の態様と異なる態様で作製され得る。例えば、本実施形態において、素子７００内に図示される任意のＰ領域または基板を、対応するＮ領域または基板と共に実行することが可能である。さらに、素子７００内に図示される任意のＮ領域を、対応するＰ領域と共に実行することが可能である。
【００４７】
素子７００は、図７中に示す構成要素全てを含まなくてもよい点に留意されたい。さらに、素子７００は、図７中に図示されていない１つ以上の構成要素を含むように実行することも可能である。素子７００は、本明細書中に記載の態様に類似する任意の態様で利用または実行が可能であるが、このような態様に限定されない点に留意されたい。
【００４８】
図８は、本発明の多様な実施形態による、素子８００の断面側面図である。詳細には、素子８００は、トレンチ終端部８０８と、超高密度Ｐチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ１００（図示せず）と関連付けられたゲートピックアップとを含む。トレンチ終端部８０８は、図６のトレンチ終端部６０８について記載された態様に類似する任意の態様で作製および機能することが可能であるが、このような態様に限定されない点が指摘される。一実施形態において、素子８００は、ポリシリコンＣＭＰ技術、ポリシリコンエッチバック技術および誘電材料ＣＭＰ平坦化技術を用いて作製することができ、これにより、表面トポロジー問題が回避される。トレンチ終端部８０８は、本明細書中に記載の任意のトレンチ終端部に類似する任意の態様で実行および機能することが可能であるが、このような態様に限定されない点に留意されたい。一実施形態において、素子８００は、ゲートポリシリコン１１４をゲート金属バス５１２に接続することが可能な態様を示す。例えば、１つ以上のポリシリコンゲート１１４を、ソース金属１１６およびゲート金属バス５１２の下側に作製することができる。低温酸化物（ＬＴＯ）およびほうりんけい酸ガラス（ＢＰＳＧ）層５１０と、誘電材料８０４および１２０の組み合わせとを通る、穴部またはビア７０２を形成することができる。一実施形態において、ゲート金属バス５１２の形成に金属が用いられる場合、ゲート金属バス５１２の金属によりビア７０２を充填することができ、これにより、ゲートポリシリコン１１４との接触を得ることができる。
【００４９】
トレンチ終端部８０８の一部をＰ−エピタキシャル層１０４内に作製することが可能である点が指摘される。例えば、トレンチ終端部８０８は、Ｐ−エピタキシャル層１０４内に形成されたトレンチ８０２を含み得る。さらに、トレンチ８０２は、誘電材料８０４（例を非限定的に挙げると、二酸化ケイ素（ＳｉＯ２）、ＬＴＯ、ＳＡＣＶＤ酸化物など）によって包囲された終端部ポリシリコン８０６を含み得る。誘電材料８０４を終端部トレンチ８０２の内側において１つ以上の異なる厚さを有するように作製することが可能である点に留意されたい。例えば一実施形態において、終端部トレンチ８０２の内側の誘電材料８０４の厚さは、素子８００の絶縁破壊電圧（ＢＶｄｓ）定格によって規定され得る。誘電材料８０４は、ソース金属１１６の下側に延び得る点に留意されたい。さらに、トレンチ終端部８０８は、誘電材料８０４の上方に堆積されたＬＴＯ＋ＢＰＳＧ層５１０を含み得、これにより、この領域内の電界が減少する。ＬＴＯ＋ＢＰＳＧ層５１０および誘電材料８０４は、ソース金属１１６の下側に延び得る点に留意されたい。素子８００のゲート金属５１２は、ＬＴＯ＋ＢＰＳＧ層５１０の上方に形成され得る。加えて、保護層５１４が、ＬＴＯ＋ＢＰＳＧ層５１０、ゲート金属バス５１２およびソース金属１１６の上方に堆積され得る。
【００５０】
図８において、一実施形態において、素子８００を図示の態様とは異なる態様で作製することが可能である。例えば、この実施形態において、素子８００内に図示される任意のＰ領域または基板を、対応するＮ領域または基板と共に実行することが可能である。加えて、素子８００内に図示する任意のＮ領域を、対応するＰ領域と共に実行することが可能である。
【００５１】
素子８００は、図８中に示す構成要素全てを含まなくてもよい点が指摘される。さらに、素子８００は、図８中に図示されていない１つ以上の構成要素を含むように実行することも可能である。素子８００は、本明細書中に記載の態様に類似する任意の態様で利用または実行が可能であるが、このような態様に限定されない点に留意されたい。
【００５２】
図９は、本発明の多様な実施形態による、素子９００の断面側面図である。詳細には、素子９００は、超高密度Ｐチャンネル凹型ゲートパワートレンチＭＯＳＦＥＴ１００（図示せず）と関連付けられたゲートフィンガーを含む。ダイが大型である場合、当該ダイ内に１つ以上のポリシリコンゲートフィンガー９０６を含めることが望ましく、これにより当該ダイ内のゲート電荷遅延問題を回避できる点に留意されたい。一実施形態において、素子９００は、ポリシリコンＣＭＰ技術、ポリシリコンエッチバック技術および誘電材料ＣＭＰ平坦化技術によって作製可能であり、これにより、表面トポロジーの問題が回避される。一実施形態において、素子９００は、ポリシリコンゲートフィンガー９０６をゲート金属９１２へと接続することが可能な態様を示す。例えば、Ｎ本体１０６およびＰ−エピタキシャル層１０４内において、ゲートフィンガートレンチ９０２を作製することが可能である。さらに、ゲートフィンガートレンチ９０２は、誘電材料９０４（例を非限定的に挙げると、二酸化ケイ素（ＳｉＯ２）、ＬＴＯ、ＳＡＣＶＤ酸化物など）によって包囲されたポリシリコンゲートフィンガー９０６を含み得る。誘電材料９０４は、ゲート金属９１２およびソース金属９１４および９１６の下側まで延び得る点に留意されたい。
【００５３】
さらに、ＬＴＯ＋ＢＰＳＧ層９１０を誘電材料９０４の上方に堆積させることで、この領域内の電界を減少させることができる。ＬＴＯ＋ＢＰＳＧ層９１０および誘電材料９０４は、ゲート金属９１２ならびにソース金属９１４および９１６の下側まで延び得る点に留意されたい。素子９００のゲート金属９１２は、ＬＴＯ＋ＢＰＳＧ層９１０の上方に形成され得る。加えて、ＬＴＯ＋ＢＰＳＧ層９１０、ゲート金属９１２、ならびにソース金属９１４および９１６の上方に、保護層９１８が堆積され得る。ＬＴＯ＋ＢＰＳＧ層９１０および誘電材料９０４を通して、穴部またはビア９０８を形成することが可能である。一実施形態において、ゲート金属９１２の形成において金属が利用されている場合、ゲート金属９１２の金属によりビア９０８を充填することで、ポリシリコンゲートフィンガー９０６との接触を得ることができる。ソース金属９１４および９１６の下側のＮ本体層１０６内にＰ＋ソース領域９２０が埋入されている点に留意されたい。
【００５４】
図９において、一実施形態において、素子９００は、図示の態様と異なる態様で作製することが可能である。例えば、本実施形態において、素子９００内に図示される任意のＰ領域または基板を、対応するＮ領域または基板と共に実行することができる。加えて、素子９００内に図示される任意のＮ領域を、対応するＰ領域と共に実行することができる。
【００５５】
素子９００は、図９中に示す構成要素を全て含まなくてもよい点に留意されたい。さらに、素子９００は、図９中に図示されていない１つ以上の構成要素を含むように実行することも可能である。素子９００は、本明細書中に記載の態様に類似する任意の態様で利用または実行が可能であるが、このような態様に限定されない点に留意されたい。
【００５６】
図１０は、本発明の多様な実施形態による、図９の素子９００の異なる断面側面図である。詳細には、図１０は、素子９００のポリシリコンゲートフィンガー９０６の長さ方向の断面側面図である。一実施形態において、図１０の素子９００は、ポリシリコンＣＭＰ技術、ポリシリコンエッチバック技術および誘電材料ＣＭＰ平坦化技術を用いて作製可能であり、これにより、表面トポロジー問題が回避される。一実施形態において、素子９００は、ポリシリコンゲートフィンガー９０６をゲート金属９１２へと接続することが可能な態様を示す。
【００５７】
例えば、ゲートフィンガートレンチ９０２は、Ｎ本体１０６（図示せず）およびＰ−エピタキシャル層１０４内に作製することができる。ゲートフィンガートレンチ９０２は、誘電材料９０４（例えば、例を非限定的に挙げると、二酸化ケイ素（ＳｉＯ２）、ＬＴＯ、ＳＡＣＶＤ酸化物など）によって包囲されたポリシリコンゲートフィンガー９０６を含み得る。誘電材料９０４は、ゲート金属９１２ならびにソース金属１００２および１００４の下側まで延び得る点に留意されたい。さらに、ＬＴＯ＋ＢＰＳＧ層９１０を誘電材料９０４の上方に堆積させることが可能であり、これにより、この領域内の電界が減少する。ＬＴＯ＋ＢＰＳＧ層９１０は、ゲート金属９１２と、ソース金属１００２および１００４それぞれの一部との下側まで延び得る点に留意されたい。素子９００のゲート金属９１２は、ＬＴＯ＋ＢＰＳＧ層９１０の上方に形成することが可能である。さらに、ＬＴＯ＋ＢＰＳＧ層９１０と、ゲート金属９１２と、ソース金属１００２および１００４との上方に、保護層９１８を堆積させることが可能である。ＬＴＯ＋ＢＰＳＧ層９１０および誘電材料９０４を通して、穴部またはビア９０８を形成することができる。一実施形態において、ゲート金属９１２の形成において金属が用いられる場合、ゲート金属９１２の金属によりビア９０８を充填することができ、これにより、ゲート金属９１２の金属は、ポリシリコンゲートフィンガー９０６と接触することが可能になる。
【００５８】
図１０において、一実施形態において、素子９００は、図示の態様と異なる態様で作製され得る。例えば、この実施形態において、素子９００内に図示される任意のＰ領域または基板を、対応するＮ領域または基板と共に実行することが可能である。加えて、素子９００内に図示される任意のＮ領域を、対応するＰ領域と共に実行することが可能である。
【００５９】
素子９００は、図１０中に示す構成要素全てを含まなくてもよい点に留意されたい。加えて、素子９００は、図１０中に図示されていない１つ以上の構成要素を含むように実行することも可能である。素子９００は、本明細書中に記載の態様に類似する任意の態様で利用または実行が可能であるが、このような態様に限定されない点に留意されたい。
【００６０】
図１１〜図１４はそれぞれ、本発明の多様な実施形態による方法の工程図である点に留意されたい。各工程図中において特定の動作工程を示すが、このような動作工程は例である。これらの方法はそれぞれ、各図中に示される動作工程全てを含まなくてもよい。また、各方法は、図示の動作工程の多様な他の動作工程および／または変更例を含み得る。同様に、各工程図の動作工程の順序は、変更することが可能である。各工程図中の動作工程全てを実行しなくてもよいことが理解される。多様な実施形態において、各方法の動作工程のうち１つ以上の制御または管理をソフトウェア、ファームウェア、ハードウェアまたはこれらの任意の組み合わせ（ただし、これらに限定されない）によって実行することが可能である。各方法は、本発明の実施形態のプロセスを含み得る。このようなプロセスは、コンピュータまたは演算素子による読み出しおよび実行が可能な命令（またはコード）により制御されるプロセッサおよび電子素子により、制御または管理が可能である。前記コンピュータまたは演算素子による読み出しおよび実行が可能な命令（またはコード）は、例えば、データ保存機能部（例えば、コンピュータまたは演算素子が利用可能な揮発性メモリ、コンピュータまたは演算素子が利用可能な不揮発性メモリ、および／またはコンピュータまたは演算素子が利用可能な大容量記録装置）中に常駐し得る。しかし、前記コンピュータまたは演算素子による読み出しおよび実行が可能な命令（またはコード）は、任意の種類のコンピュータまたは演算素子による読み出しが可能な媒体またはメモリ中に常駐し得る。
【００６１】
図１１は、本発明の多様な実施形態による、超高密度トレンチＭＯＳＦＥＴを作製するための方法１１００の工程図である。例えば、方法１１００は、基板上にエピタキシャル領域を形成する工程を含み得る。加えて、前記エピタキシャル領域中に本体領域を注入形成することができる。垂直ＭＯＳＦＥＴの一部として、トレンチを前記本体領域および前記エピタキシャル領域中に形成することができる。さらに、ゲート酸化物を成長させることができ、前記トレンチ内にゲートポリシリコンを堆積させることができる。前記ゲートポリシリコン上に化学機械研磨（ＣＭＰ）を行うことができ、さらに前記ゲートポリシリコンをエッチバックすることができる。前記本体領域中に、１つ以上のソース領域を注入形成することができる。前記ゲートポリシリコン上および前記１つ以上のトレンチ内に、誘電材料を成長または堆積させることができる。その上面上に、ＬＴＯおよびＢＰＳＧ誘電材料を堆積させることができる。ソース接点およびゲート接点をエッチングする。フロントメタル層および保護層を形成することができる。ウェーハバックグラウンディングおよびメタライゼーションを形成することができる。このようにして、本発明の多様な実施形態に従って、超高密度トレンチＭＯＳＦＥＴを作製することができる。
【００６２】
図１１の動作工程１１０２において、基板（例えば、１０２または２０２）上にエピタキシャル領域（例えば、１０４または２０４）を形成することができる。動作工程１１０２は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１１０２は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００６３】
動作工程１１０４において、本体領域（例えば、１０６または２０６）を前記エピタキシャル領域内に注入形成することができる。動作工程１１０４は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１１０４は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００６４】
図１１の動作工程１１０６において、垂直ＭＯＳＦＥＴ（例えば、１００または２００）の一部として、トレンチ（例えば、１１０または２１０）を本体領域およびエピタキシャル領域中に形成またはエッチすることができる。動作工程１１０６は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１１０６は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００６５】
図１１の動作工程１１０８において、ゲート酸化物（例えば、１１２または２１２）を成長させることができ、さらにゲートポリシリコン（例えば、１１４または２１４）を前記トレンチ内に堆積させることができる。動作工程１１０８は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１１０８は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００６６】
図１１の動作工程１１１０において、前記ゲートポリシリコンに対してＣＭＰを行って、実質的に平坦化させる。動作工程１１１０は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１１１０は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００６７】
動作工程１１１２において、前記ゲートポリシリコンをエッチバックする。動作工程１１１２は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１１１２は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００６８】
動作工程１１１４において、１つ以上のソース領域（例えば、１０８または２０８）を本体領域中に注入形成することができる。動作工程１１１４は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１１１４は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００６９】
図１１の動作工程１１１６において、誘電材料（例えば、１２０または２２０）を、１つ以上のトレンチ内において、ゲートポリシリコン上に成長または堆積させることができる。動作工程１１１６は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１１１６は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００７０】
動作工程１１１８において、ゲート絶縁誘電材料に対してＣＭＰを行って、実質的に平坦化させる。動作工程１１１８は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１１１８は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００７１】
図１１の動作工程１１２０において、ＬＴＯおよびＢＰＳＧ誘電体をその上面に堆積させることができる。動作工程１１２０は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１１２０は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００７２】
動作工程１１２２において、ソース接点およびゲート接点をエッチング（または形成）する。動作工程１１２２は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１１２２は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００７３】
図１１の動作工程１１２４において、フロントメタル層（例えば、１１６、２１６、５１２、または９１２）および保護層（例えば、５１４または９１８）を形成することができる。動作工程１１２４は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１１２４は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００７４】
図１１の動作工程１１２６において、ウェーハバックグラウンディングおよびメタライゼーション（例えば、１１８）を形成することができる。動作工程１１２６は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１１２６は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。動作工程１１２６の完了後、プロセス１１００を終了させることができる。このようにして、本発明の多様な実施形態に従って、超高密度トレンチＭＯＳＦＥＴを作製することができる。
【００７５】
図１２は、本発明の多様な実施形態による、超高密度トレンチＭＯＳＦＥＴを作製するための方法１２００の工程図である。例えば、方法１２００は、基板上にエピタキシャル領域を形成する工程を含み得る。さらに、垂直ＭＯＳＦＥＴの一部として、前記エピタキシャル領域内にトレンチを形成またはエッチングすることができる。前記トレンチ内に、ゲート酸化物を成長させることができ、さらにゲートポリシリコンを堆積させることができる。さらに、前記ゲートポリシリコンに対し、化学機械研磨を行うことができる。前記エピタキシャル領域内に本体領域を注入形成することができる。加えて、前記方法１２００は、前記ゲートポリシリコンをエッチバックする工程を含み得る。前記本体領域中に、１つ以上のソース領域を注入形成することができる。前記ゲートポリシリコン上および前記１つ以上のトレンチ内に、誘電材料を成長または堆積させることができる。さらに、前記誘電材料上に化学機械研磨を行うことができる。ＬＴＯおよびＢＰＳＧ誘電をその上面に堆積させることができる。さらに、前記方法１２００は、ソース接点およびゲート接点をエッチングする工程を含み得る。フロントメタル層および保護層を形成することができる。ウェーハバックグラウンディングおよびメタライゼーションを形成することができる。このようにして、本発明の多様な実施形態に従って、超高密度トレンチＭＯＳＦＥＴを作製することができる。
【００７６】
図１２の動作工程１２０２において、基板（例えば、１０２または２０２）上にエピタキシャル領域（例えば、１０４または２０４）を形成することができる。動作工程１２０２は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１２０２は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００７７】
動作工程１２０４において、垂直ＭＯＳＦＥＴ（例えば、１００または２００）の一部として、前記エピタキシャル領域中にトレンチ（例えば、１１０または２１０）を形成またはエッチングすることができる。動作工程１２０４は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１２０４は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００７８】
図１２の動作工程１２０６において、前記トレンチ内に、ゲート酸化物（例えば、１１２または２１２）を成長させることができ、さらにはゲートポリシリコン（例えば、１１４または２１４）を堆積させることができる。動作工程１２０６は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１２０６は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００７９】
図１２の動作工程１２０８において、前記ゲートポリシリコンに対してＣＭＰを行って、実質的に平坦化させる。動作工程１２０８は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１２０８は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００８０】
動作工程１２１０において、前記エピタキシャル領域内に本体領域（例えば、１０６または２０６）を注入形成することができる。動作工程１２１０は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１２１０は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００８１】
動作工程１２１２において、前記ゲートポリシリコンをエッチバックする。動作工程１２１２は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１２１２は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００８２】
動作工程１２１４において、前記本体領域内に１つ以上のソース領域（例えば、１０８または２０８）を注入形成することができる。動作工程１２１４は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１２１４は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００８３】
図１２の動作工程１２１６において、１つ以上のトレンチ内において、ゲートポリシリコン上に誘電材料（例えば、１２０または２２０）を成長または堆積させることができる。動作工程１２１６は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１２１６は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００８４】
動作工程１２１８において、前記ゲート絶縁誘電材料に対してＣＭＰを行って、実質的に平坦化させる。動作工程１２１８は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１２１８は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００８５】
図１２の動作工程１２２０において、ＬＴＯおよびＢＰＳＧ誘電体をその上面に堆積させることができる。動作工程１２２０は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１２２０は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００８６】
動作工程１２２２において、ソース接点およびゲート接点をエッチング（または形成）する。動作工程１２２２は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１２２２は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００８７】
図１２の動作工程１２２４において、フロントメタル層（例えば、１１６または２１６または５１２または９１２）および保護層（例えば、５１４または９１８）を形成することができる。動作工程１２２４は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１２２４は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００８８】
動作工程１２２６において、ウェーハバックグラウンディングおよびメタライゼーション（例えば、１１８）を形成することができる。動作工程１２２６は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１２２６は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。動作工程１２２６の完了後、プロセス１２００を終了させることができる。このようにして、本発明の多様な実施形態に従って、超高密度トレンチＭＯＳＦＥＴを作製することができる。
【００８９】
図１３は、本発明の多様な実施形態による、超高密度トレンチＭＯＳＦＥＴを作製するための方法１３００の工程図である。例えば、方法１３００は、基板上にエピタキシャル領域を形成する工程を含み得る。さらに、垂直ＭＯＳＦＥＴの一部として、前記エピタキシャル領域内にトレンチを形成またはエッチングすることができる。前記トレンチ内に、ゲート酸化物を成長させることができ、ゲートポリシリコンを堆積させることができる。さらに、前記ゲートポリシリコンに対し、化学機械研磨を行うことができる。加えて、前記方法１３００は、前記ゲートポリシリコンをエッチバックする工程を含み得る。将来の本体領域内に、１つ以上のソース領域を注入形成することができる。前記１つ以上のトレンチ内の前記ゲートポリシリコン上に、誘電材料を成長または堆積させることができる。さらに、前記誘電材料に対して化学機械研磨を行うことができる。前記エピタキシャル領域中に本体領域を注入形成することができる。ＬＴＯおよびＢＰＳＧ誘電をその上面に堆積させることができる。さらに、方法１３００は、ソース接点およびゲート接点をエッチングする工程を含み得る。フロントメタル層および保護層を形成することができる。ウェーハバックグラウンディングおよびメタライゼーションを形成することができる。このようにして、本発明の多様な実施形態に従って、超高密度トレンチＭＯＳＦＥＴを作製することができる。
【００９０】
図１３の動作工程１３０２において、基板（例えば、１０２または２０２）上に、エピタキシャル領域（例えば、１０４または２０４）を形成することができる。動作工程１３０２は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１３０２は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００９１】
動作工程１３０４において、垂直ＭＯＳＦＥＴ（例えば、１００または２００）の一部として、前記エピタキシャル領域内にトレンチ（例えば、１１０または２１０）を形成またはエッチングすることができる。動作工程１３０４は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１３０４は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００９２】
図１３の動作工程１３０６において、前記トレンチ内に、ゲート酸化物（例えば、１１２または２１２）を成長させることができ、また、ゲートポリシリコン（例えば、１１４または２１４）を堆積させることができる。動作工程１３０６は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１３０６は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００９３】
動作工程１３０８において、前記ゲートポリシリコンに対してＣＭＰを行い、実質的に平坦化させる。動作工程１３０８は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１３０８は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００９４】
図１３の動作工程１３１０において、前記ゲートポリシリコンをエッチバックする。動作工程１３１０は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１３１０は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００９５】
動作工程１３１２において、将来の本体領域内に、１つ以上のソース領域（例えば、１０８または２０８）を注入形成することができる。動作工程１３１２は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１３１２は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００９６】
図１３の動作工程１３１４において、１つ以上のトレンチ内のゲートポリシリコン上に、誘電材料（例えば、１２０または２２０）を成長または堆積させることができる。動作工程１３１４は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１３１４は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００９７】
動作工程１３１６において、前記ゲート絶縁誘電材料に対してＣＭＰを行い、実質的に平坦化させる。動作工程１３１６は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１３１６は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００９８】
図１３の動作工程１３１８において、前記エピタキシャル領域内に本体領域（例えば、１０６または２０６）を注入形成することができる。動作工程１３１８は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１３１８は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【００９９】
動作工程１３２０において、ＬＴＯおよびＢＰＳＧ誘電体をその上面に堆積させることができる。動作工程１３２０は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１３２０は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【０１００】
動作工程１３２２において、ソース接点およびゲート接点をエッチング（または形成）する。動作工程１３２２は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１３２２は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【０１０１】
図１３の動作工程１３２４において、フロントメタル層（例えば、１１６または２１６または５１２または９１２）および保護層（例えば、５１４または９１８）を形成することができる。動作工程１３２４は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１３２４は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【０１０２】
動作工程１３２６において、ウェーハバックグラウンディングおよびメタライゼーション（例えば、１１８）を形成することができる。動作工程１３２６は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１３２６は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。動作工程１３２６の完了後、プロセス１３００を終了させることができる。このようにして、本発明の多様な実施形態に従って、超高密度トレンチＭＯＳＦＥＴを作製することができる。
【０１０３】
図１４は、本発明の多様な実施形態による、超高密度トレンチＭＯＳＦＥＴの作製の一環としてトレンチ終端部を実行するための方法１４００の工程図である。例えば、方法１４００は、基板上にエピタキシャル領域を形成する工程を含み得る。さらに、垂直ＭＯＳＦＥＴの一部として、前記エピタキシャル領域内に終端部トレンチを形成またはエッチングすることができる。加えて、前記終端部トレンチ内に誘電材料を成長または堆積させることができる。さらに、前記終端部トレンチ内にポリシリコンが堆積され得る。さらに、前記ポリシリコン上に化学機械研磨を行い、前記ポリシリコンをエッチバックすることができる。その後、プロセス１４００と、方法１１００（図１１）または方法１２００（図１２）または方法１３００（図１３）とを組み合わせることができる。例えば、多様な実施形態において、図１１の動作工程１１０４〜１１２６、または図１２の動作工程１２０４〜１２２６、または図１３の動作工程１３０４〜１３２６と共にプロセス１４００を継続することができる。このようにして、超高密度トレンチＭＯＳＦＥＴの作製の一環として、本発明の多様な実施形態によるトレンチ終端部を実行することができる。
【０１０４】
図１４の動作工程１４０２において、基板（例えば、１０２または２０２）上にエピタキシャル領域（例えば、１０４または２０４）を形成することができる。動作工程１４０２は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１４０２は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【０１０５】
動作工程１４０４において、垂直ＭＯＳＦＥＴ（例えば、１００または２００）の一部として、前記エピタキシャル領域内に終端部トレンチ（例えば、８０２）を形成またはエッチングすることができる。動作工程１４０４は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１４０４は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【０１０６】
図１４の動作工程１４０６において、前記終端部トレンチ内に誘電材料（例えば、８０４）を成長または堆積させることができる。動作工程１４０６は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１４０６は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【０１０７】
動作工程１４０８において、前記終端部トレンチ内にポリシリコン（例えば、８０６）を堆積させることができる。動作工程１４０８は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１４０８は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【０１０８】
図１４の動作工程１４１０において、前記ポリシリコンに対してＣＭＰを行い、前記ポリシリコンをエッチバックする。動作工程１４１０は、多様な態様で実行することが可能である点に留意されたい。例えば、動作工程１４１０は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。
【０１０９】
動作工程１４１２において、図１１の動作工程１１０４〜１１２６、または図１２の動作工程１２０４〜１２２６、または図１３の動作工程１３０４〜１３２６と共に、プロセス１４００を継続することができる。動作工程１４１２は、多様な態様で実行することが可能である点が指摘される。例えば、動作工程１４１２は、本明細書中に記載の態様と類似する任意の態様で実行することが可能であるが、このような態様に限定されない。このようにして、超高密度トレンチＭＯＳＦＥＴの作製の一環として、本発明の多様な実施形態によるトレンチ終端部を実行することができる。
【０１１０】
特定の本発明の実施形態についての上記記載は、例示および説明の目的のためのものであり、網羅的なものを意図しておらず、また本発明を開示の形態そのものに限定することも意図していない。よって、上記教示内容を鑑みれば、多くの改変例および変更例が可能である。本発明は、特許請求の範囲およびその均等物に従って解釈されるべきである。本明細書中に記載される構成要素、部分および工程は全て好適に含まれる。当業者にとって明らかなように、これらの構成要素、部分および工程のうち任意のものが他の構成要素、部分および工程と代替され得る場合もあるし、全て除去される場合もあることが理解されるべきである。
コンセプト
【０１１１】
本文書は、少なくとも以下のコンセプトを開示する。
コンセプト１．
垂直金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のための本体領域内に複数のトレンチを形成する工程と、
前記本体領域内にソース領域を角注入する工程と、
前記複数のトレンチ内に誘電材料を成長させる工程と、
前記複数のトレンチ内にゲートポリシリコンを堆積させる工程と、
前記ゲートポリシリコンを化学機械研磨する工程と、
前記複数のトレンチ内において前記ゲートポリシリコンをエッチバックする工程と、
を含む、方法。
コンセプト２．
前記エッチバックされたゲートポリシリコン上に誘電材料を堆積させる工程と、
前記誘電材料に対して化学機械研磨を行う工程と、
をさらに含む、コンセプト１の方法。
コンセプト３．
前記誘電材料および前記ソース領域上においてソース接点を自己整合させる工程、
をさらに含む、コンセプト２の方法。
コンセプト４．
前記ソース接点は、前記ソース領域のうち少なくとも１つと接触する、コンセプト３の方法。
コンセプト５．
基板上にエピタキシャル領域を形成する工程、
をさらに含む、コンセプト１の方法。
コンセプト６．
前記エピタキシャル領域はＰ−であり、前記基板はＰ＋＋である、コンセプト５の方法。
コンセプト７．
前記エピタキシャル領域はＮ−であり、前記基板はＮ＋＋である、コンセプト５の方法。
コンセプト８．
素子のエピタキシャル領域内に終端部トレンチを形成する工程と、
前記終端部トレンチ内に誘電材料を堆積させる工程と、
前記終端部トレンチ内にポリシリコンを堆積させる工程と、
前記ポリシリコンを化学機械研磨する工程と、
前記終端部トレンチ内において前記ポリシリコンをエッチバックする工程と、
を含む、方法。
コンセプト９．
前記エッチバックされたポリシリコン上に誘電材料を堆積させる工程と、
前記誘電材料に対して化学機械研磨を行う工程と、
をさらに含む、コンセプト８の方法。
コンセプト１０．
前記誘電材料の上方に低温酸化物（ＬＴＯ）およびほうりんけい酸ガラス（ＢＰＳＧ）を堆積させる工程、
をさらに含む、コンセプト９の方法。
コンセプト１１．
前記エピタキシャル領域内に本体領域を形成する工程、ここで、前記終端部トレンチは、前記本体領域を包囲する、
をさらに含む、コンセプト８の方法。
コンセプト１２．
前記形成する工程は、垂直金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のための本体領域内に複数のゲートトレンチを形成する工程をさらに含む、
コンセプト８の方法。
コンセプト１３．
前記ポリシリコンを堆積させる工程は、前記ゲートトレンチ内にポリシリコンを堆積させる工程をさらに含む、コンセプト１２の方法。
コンセプト１４．
前記化学機械研磨を行う工程は、前記ゲートトレンチ内において前記ポリシリコンを化学機械研磨する工程をさらに含む、コンセプト１３の方法。
コンセプト１５．
前記エッチバックする工程は、前記ゲートトレンチ内において前記ポリシリコンをエッチバックする工程をさらに含む、コンセプト１４の方法。
コンセプト１６．
垂直金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のための本体領域内の複数のトレンチ、ここで当該複数のトレンチはそれぞれ、誘電材料によって包囲されたゲートポリシリコンを含み、前記誘電材料の上面は平坦化されている、と、
ソース接点と、
前記複数のトレンチを規定する複数のメサ、ここで当該複数のメサはそれぞれ、前記ソース接点と接触するソース領域を含む、と、
を含む、素子。
コンセプト１７．
前記複数のトレンチの密度は、２０平方ミリメートル内において少なくとも１ギガセルである、コンセプト１６の素子。
コンセプト１８．
前記複数のトレンチそれぞれのセルピッチは０．８マイクロメーター以下であり、深さはおよそ１マイクロメーターである、コンセプト１６の素子。
コンセプト１９
前記本体領域内の終端部トレンチ、ここで当該終端部トレンチは、誘電材料によって包囲された終端ポリシリコンを含み、前記誘電材料の上面は平坦化されている、
をさらに含む、コンセプト１６の素子。
コンセプト２０．
前記終端部トレンチは、前記垂直ＭＯＳＦＥＴのゲート接点よりも幅広である、コンセプト１６の素子。
【図１】
2013508981.tif 000003
【図２】
2013508981.tif 000004
【図３】
2013508981.tif 000005
【図４】
2013508981.tif 000006
【図５】
2013508981.tif 000007
【図６】
2013508981.tif 000008
【図７】
2013508981.tif 000009
【図８】
2013508981.tif 000010
【図９】
2013508981.tif 000011
【図１０】
2013508981.tif 000012
【図１１】
2013508981.tif 000013
【図１２】
2013508981.tif 000014
【図１３】
2013508981.tif 000015
【図１４】
2013508981.tif 000016
【手続補正書】
【提出日】平成24年9月6日(2012.9.6)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2013508981.tif 000017
【図２】
2013508981.tif 000018
【図３】
2013508981.tif 000019
【図４】
2013508981.tif 000020
【図５】
2013508981.tif 000021
【図６】
2013508981.tif 000022
【図７】
2013508981.tif 000023
【図８】
2013508981.tif 000024
【図９】
2013508981.tif 000025
【図１０】
2013508981.tif 000026
【図１１】
2013508981.tif 000027
【図１２】
2013508981.tif 000028
【図１３】
2013508981.tif 000029
【図１４】
2013508981.tif 000030
【国際調査報告】
2013508981.tif 000031
2013508981.tif 000032