(57)【要約】  トランジスタを製造する方法は、導電材料層と電気絶縁材料層とを順に含んだ基板を準備する工程と、前記電気絶縁材料層上にレジスト材料層を堆積する工程と、前記レジスト材料層をパターニングして、前記電気絶縁材料層の一部を露出させる工程と、露出された前記電気絶縁材料層を除去して、前記導電材料層の一部を露出させる工程と、露出された前記導電材料層を除去し、前記導電材料層及び前記電気絶縁材料層内に凹部形状を作り出す工程と、前記基板と露出された前記電気絶縁材料層及び前記導電材料層とを第２の電気絶縁材料層で共形に被覆する工程と、前記第２の電気絶縁材料層を半導体材料層で共形に被覆する工程と、前記半導体材料層上に導電材料層を指向性堆積する工程とを含む。
2013520844.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを製造する方法であって：
導電材料層と電気絶縁材料層とを順に含んだ基板を準備する工程と、
前記電気絶縁材料層上にレジスト材料層を堆積する工程と、
前記レジスト材料層をパターニングして、前記電気絶縁材料層の一部を露出させる工程と、
露出された前記電気絶縁材料層を除去して、前記導電材料層の一部を露出させる工程と、
露出された前記導電材料層を除去し、前記導電材料層及び前記電気絶縁材料層内に凹部形状を作り出す工程と、
前記基板と露出された前記電気絶縁材料層及び前記導電材料層とを第２の電気絶縁材料層で共形に被覆する工程と、
前記第２の電気絶縁材料層を半導体材料層で共形に被覆する工程と、
前記半導体材料層上に導電材料層を指向性堆積する工程と、
を有する方法。
【請求項２】
前記電気絶縁材料層上に前記レジスト材料層を堆積する工程と、前記レジスト材料層をパターニングする工程とが、同一の処理工程で行われる、請求項１に記載の方法。
【請求項３】
露出された前記電気絶縁材料層を除去して、前記導電材料層の一部を露出させる工程は、液体エッチャントを使用することを含む、請求項１に記載の方法。
【請求項４】
露出された前記導電材料層を除去し、前記導電材料層内に凹部形状を作り出す工程は、
露出された前記電気絶縁材料層を除去するために使用されたのと同じ液体エッチャントを使用することを含む、請求項３に記載の方法。
【請求項５】
前記基板は第１の層及び第２の層を含み、当該方法は更に、前記基板の前記第２の層を除去する工程を有する、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体デバイスに関し、特にトランジスタデバイスに関する。
【背景技術】
【０００２】
半導体プロセス技術においては、ウェハ表面に対して水平な、平面状の基板表面が、選択的なエッチングプロセスと組み合わされたフォトリソグラフィ法によってパターニングされる。集積回路プロセス中に、ウェハ又は基板の表面に、目立つ造形を有する起伏が形成される。典型的に、この種の起伏は、基板表面に対して傾斜した、あるいは垂直な表面を含む。集積回路のサイズが縮小し続けるにつれて、垂直あるいは傾斜したデバイス表面を、パターンのアライメントを依然として維持しながらもこれらデバイスをそれらの縦方向の広がりにおいて異ならせるように、パターニングすることがますます必要になっている。そのような種類の半導体デバイスの例は、ディープトレンチ（深溝）キャパシタ、積層キャパシタ、及び縦型トランジスタを含む。
【０００３】
現在、基板表面に対して垂直な壁上に、従来のフォトリソグラフィ技術を用いて、直接的にパターンを設けることは不可能である。通常、この種の縦方向の壁のパターニングは、好適な充填材を用いて達成される。該充填材は、トレンチを部分的に充填するときに、下に位置する壁部分のマスクとして作用しながら、該充填材より上方の壁の処理を可能にする。例えば、酸化物を、専ら充填材の下の縦壁上に堆積させるべきとき、該酸化物は先ず、起伏の表面全体に堆積あるいは生成される。当初において、起伏又はトレンチは好適な充填材で完全に充填される。その後、充填材は、所望の酸化物をちょうど覆う深さまで窪まされる（リセス化される）。覆われていない酸化物部分が除去された後、残りの充填材が除去される。
【０００４】
他の例では、酸化物が、縦方向の壁の上部領域にのみ堆積あるいは生成されるべきとき、先ず、起伏パターン全体の全表面上に、例えば窒化物層であるエッチング停止層が配設される。方向性あるエッチングを受け入れる例えば多結晶シリコンといった異なる材料が、起伏を埋めるために使用され、所望の、最終的な縦方向の酸化物の被覆深さとなるまでエッチバックされる。埋まっていない壁部分からエッチング停止層が除去された後、熱的手法を用いて、覆われていない領域に酸化物が堆積あるいは生成される。次に、該酸化物が異方性エッチングされ、それにより、堆積酸化物が水平面から除去される。これに続いて、充填材の除去及びエッチング停止層の除去が行われる。
【０００５】
基板起伏の垂直面又は傾斜面に薄膜を堆積するために使用されることが可能な複数の堆積プロセスが存在する。しかしながら、堆積される層の厚さを制御することは困難である。典型的に、例えば垂直壁又は傾斜壁の長さが増すなど、起伏の深さが増すにつれて、皮膜の厚さは減少する。従って、この種の堆積プロセスを用いて堆積される層は、起伏の長さにわたってかなりの厚さの差を有する。これらの種類の堆積プロセスは、プラズマ化学気相成長（ＰＥＣＶＤ）、及びオルトケイ酸テトラエチル（ＴＥＯＳ）を用いた酸化シリコンの拡散律速堆積を含む。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、パターニングされた垂直あるいは傾斜したデバイス表面を含む半導体デバイスアーキテクチャを提供することが依然として望まれる。また、高分解能のアライメント公差を必要とすることなく半導体デバイスの微細なデバイス形状を処理することが可能な製造技術を提供することが依然として望まれる。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、トランジスタを製造する方法は、導電材料層と電気絶縁材料層とを順に含んだ基板を準備する工程と、前記電気絶縁材料層上にレジスト材料層を堆積する工程と、前記レジスト材料層をパターニングして、前記電気絶縁材料層の一部を露出させる工程と、露出された前記電気絶縁材料層を除去して、前記導電材料層の一部を露出させる工程と、露出された前記導電材料層を除去し、前記導電材料層及び前記電気絶縁材料層内に凹部形状を作り出す工程と、前記基板と露出された前記電気絶縁材料層及び前記導電材料層とを第２の電気絶縁材料層で共形に被覆する工程と、前記第２の電気絶縁材料層を半導体材料層で共形に被覆する工程と、前記半導体材料層上に導電材料層を指向性堆積する工程とを含む。
【０００８】
本発明の他の一態様によれば、前記電気絶縁材料層上に前記レジスト材料層を堆積する工程と、前記レジスト材料層をパターニングする工程とが、同一の処理工程で行われ得る。
【０００９】
本発明の他の一態様によれば、露出された前記電気絶縁材料層を除去して、前記導電材料層の一部を露出させる工程は、液体エッチャントを使用することを含み得る。本発明の他の一態様によれば、露出された前記電気絶縁材料層を除去するために液体エッチャントが使用されるとき、露出された前記導電材料層を除去し、前記導電材料層内に凹部形状を作り出すことにも、同じ液体エッチャントが使用され得る。
【図面の簡単な説明】
【００１０】
以下に提示する本発明の好適実施形態の詳細な説明においては、以下の図を含む添付図面を参照する。
【図１】縦型トランジスタの模式的な断面図である。
【図２】図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。
【図３】図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。
【図４】図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。
【図５】図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。
【図６】図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。
【図７】図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。
【図８】図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。
【図９】図１に示す縦型トランジスタの伝達特性を示すグラフである。
【図１０】図１に示す縦型トランジスタのＩｄ−Ｖｄカーブ特性を示すグラフである。
【発明を実施するための形態】
【００１１】
ここでの説明は、特に、本発明に係る装置の部分を形成する、あるいは該装置とより直接的に協働する要素に向けられる。理解されるように、特に図示あるいは説明しない要素は、当業者に周知の様々な形態を取り得る。
【００１２】
図１を参照するに、縦型トランジスタ１００の模式的な断面図が示されている。トランジスタ１００は、基板１１０と、（第１の）導電材料層１２０と、（第１の）電気絶縁材料層１３０とを含んでいる。トランジスタ１００はまた、別の（第２の）電気絶縁材料層１５０と、半導体材料層１６０と、電極７００と、電極８００とを含んでいる。
【００１３】
導電層１２０は、基板１１０と絶縁層１３０との間に位置している。導電層１２０の第１の表面が基板１１０の第１の表面と接触し、導電層１２０の第２の表面が絶縁層１３０の第１の表面と接触している。絶縁材料層１３０はしばしば、誘電材料層と呼ばれる。基板１１０は、しばしばサポート（支持体）と呼ばれ、剛性を有するもの、又は柔軟性を有するものとし得る。
【００１４】
絶縁層１３０、導電層１２０、基板１１０、又はこれらの組み合わせは、トランジスタ１００に内側にへこんだ凹部形状１７０を作り出すように、おおよそ寸法（すなわち大きさ）を定められ、位置付けられ、あるいは少なくとも１つのその他の層又は基板に対して寸法及び位置を定められる。従って、絶縁層１３０、導電層１２０及び基板１１０のうちの１つ以上の少なくとも一部がトランジスタ１００の凹部形状１７０を画成すると言うことができる。凹部形状１７０は、導電層１２０の少なくとも一部を、指向性（又はライン・オブ・サイト）堆積（又はコーティング）プロセスを用いて堆積（あるいはコーティング）される材料から遮蔽する。凹部形状１７０は、導電層１２０の少なくとも一部が、コンフォーマル（共形）堆積（又はコーティング）プロセスを用いて堆積される材料に接近し得ることを可能にする。例えば、電気絶縁材料層１３０及び導電材料層１２０が凹部形状１７０を画成することが可能である。
【００１５】
図１に示すように、凹部形状１７０は、電気絶縁材料層１３０及び導電材料層１２０のうちの一方又は双方の部分によって画成される。絶縁層１３０は、当該絶縁層１３０が導電層１２０に対して凹部形状１７０を作り出すように、導電層１２０を超えて延在するよう大きさ及び位置を定められる。換言すれば、導電層１２０は、当該導電層１２０が絶縁層１２０に対して凹部形状１７０を作り出すように、（図１に示す左方向及び右方向の双方で）絶縁層１３０の端部より前で終端するよう大きさ及び位置を定められる。
【００１６】
絶縁材料層１５０は、トランジスタ１００の凹部形状１７０と共形である。絶縁材料層１５０は第１及び第２の表面を含んでおり、該第１の表面を、絶縁層１３０、導電層１２０及び基板１１０の表面部分と接触させている。半導体材料層１６０は、トランジスタ１００の凹部形状１７０と共形である。半導体材料層１６０は第１及び第２の表面を含んでおり、該第１の表面を絶縁層１５０の第２の表面と接触させている。半導体層１６０の第２の表面の違う（すなわち、離隔した、異なる）複数部分が電極７００及び電極８００と接触している。
【００１７】
電極７００は、別の（第２の）導電材料層７１０を含んでいる。電極８００は、更に別の（第３の）導電材料層８１０を含んでいる。電極７００及び電極８００は、トランジスタ１００の相異なる位置で、互いに離隔して配置されている。第２及び第３の導電材料層７１０、８１０は同じ材料層とし得る。そうするとき、電極７００及び電極８００は、材料層７１０又は材料層８１０の何れかである同じ導電材料層の違う部分に含められる。他の例では、第２及び第３の導電材料層７１０、８１０は違う（相異なる）材料層とし得る。
【００１８】
導電層１２０はトランジスタ１００のゲートとして機能する。トランジスタ１００の一部の実施形態例において、電極７００はトランジスタ１００のドレインとして機能し、電極８００はトランジスタ１００のソースとして機能する。トランジスタ１００の他の実施形態例においては、電極７００がソースとして機能し、電極８００がドレインとして機能する。
【００１９】
この半導体デバイスは、以下のようにして作動される。トランジスタ１００が準備された後、第２の導電材料層７１０と第３の導電材料層８１０との間に電圧が印加される。また、第２の導電材料層７１０と第３の導電材料層８１０とを電気的に接続するように、第１の導電材料層１２０にも電圧が印加される。
【００２０】
トランジスタ１００の凹部形状１７０は、トランジスタの半導体材料のチャネルの寸法を、トランジスタ１００のゲートとして機能する導電層１２０の厚さに関連付けることを可能にする。有利なことに、本発明のこのアーキテクチャは、微細チャネルを含んだトランジスタの製造における高分解能のアライメント機構又は非常に精密なアライメント機構への依存性を緩和する。
【００２１】
図２−８を参照するに、トランジスタ１００を製造する方法の一実施形態例に関する処理工程の模式的な断面図が示されている。
【００２２】
概して、トランジスタ１００は以下のようにして製造される。導電材料層１２０と電気絶縁材料層１３０とを順に含む基板１１０が準備される。電気絶縁材料層１３０上にレジスト材料層１４０が形成される。レジスト材料層１４０は、電気絶縁材料層１３０の一部を露出させるようにパターニングされる。電気絶縁材料層１３０の露出部分が除去されて、導電材料層１２０の一部が露出される。導電材料層１２０の露出部分が除去される。導電材料層１２０の除去は、凹部形状１７０を作り出すように続けられる。図１に示したように、凹部形状１７０は、電気絶縁材料層１３０の一部を残存させながら導電材料層１２０の一部を除去することによって作り出される。この意味で、凹部形状１７０は導電材料層１２０内で電気絶縁材料層１３０に対して作り出されると言うことができる。必要であればフォトレジスト層１４０を除去した後、基板１１０と、残存している露出された材料層１２０、１３０とが、第２の電気絶縁材料層１５０でコンフォーマルに被覆される。第２の電気絶縁材料層１５０は、半導体材料層１６０でコンフォーマルに被覆される。半導体材料層１６０上に、層７１０若しくは層８１０の何れか、又は層７１０、８１０である導電材料層が指向性堆積される。
【００２３】
レジスト材料層１４０は、同一の処理工程で、電気絶縁材料層１３０上に堆積され且つパターニングされ得る。液体エッチャントを用いて、電気絶縁材料層１３０の露出部分を除去することで、導電材料層１２０の一部を露出させることができる。電気絶縁材料層１３０の露出部分を除去するために使用されるのと同じ液体エッチャントを用いて、導電材料層１２０の露出部分を除去して、導電材料層１２０内に凹部形状１７０を作り出すことができる。
【００２４】
一部の実施形態例において、基板１１０は２つ以上の材料層を含むことができる。この更なる材料層は、一部の例において、製造プロセス中に基板１１０の構造的完全性を向上あるいは維持するために含められる。基板１１０が、例えば第１の層及び第２の層といった２つ以上の材料層を含むとき、この製造方法は、基板１１０の第２の層を除去することを含んでもよい。
【００２５】
図２を再び参照するに、材料処理に先立つトランジスタ１００の材料層の模式的な断面図が示されている。縦型トランジスタデバイスを形成するための製造プロセスは、トランジスタ１００の電気的ショート（短絡）が起こらないよう、全体的に、あるいは少なくとも導電層１２０（図２に示すように、基板１１０の頂部）に隣接する基板部分に関して部分的に、の何れかで非導電性である基板１１０で開始する。導電層１２０が、基板１１０に塗布され、あるいは基板１１０上に堆積される。導電層１２０は、トランジスタ１００のゲートとして機能するとともに、その厚さ（図２に示す縦方向の寸法）によってゲートの長さを定める。誘電性の非導電層１３０が、導電層１２０に塗布され、あるいは導電層１２０上にコーティングされる。非導電層１３０は、パターンを有しない一様な層である。レジスト層１４０が、誘電性の非導電層１３０に塗布される。レジスト１４０はパターニングされる。
【００２６】
基板１１０は、レイヤ（層）群の何れとも、あるいは処理方法の何れとも、認め得るほどに相互作用しない。基板１１０は、しばしばサポート（支持体）と呼ばれ、製造中、試験中及び／又は使用中に薄膜トランジスタ（ＴＦＴとしても参照される）を支持するために使用され得る。当業者に認識されるように、商業的な実施形態用に選択されるサポートは、試験又はスクリーニングの実施形態用に選択されるサポートとは異なり得る。一部の実施形態において、基板１１０は、ＴＦＴに必要な如何なる電気的機能をも提供しない。ここでは、この種の基板１１０を“非関与サポート”と呼ぶ。有用な基板材料は有機材料又は無機材料を含む。例えば、基板１１０は、無機ガラス、セラミック箔、ポリマー材料、フィラー入りポリマー材料、被覆金属箔、アクリル、エポキシ、ポリアミド、ポリカーボネイト、ポリイミド、ポリケトン、ポリ（オキシ−１，４−フェ二レンオキシ−１，４−フェニレンカルボニル−１，４−フェニレン）（これはポリ（エーテルエーテルケトン）又はＰＥＥＫと呼ばれることもある）、ポリノルボルネン、ポリフェニレンオキサイド、ポリ（エチレンナフタレンジカルボン酸塩）（ＰＥＮ）、ポリ（エチレンテレフタレート）（ＰＥＴ）、ポリ（エーテルスルホン）（ＰＥＳ）、ポリ（硫化フェニレン）（ＰＰＳ）、及び繊維強化プラスチック（ＦＲＰ）を含み得る。基板１１０の厚さは、典型的に約１００μｍから約１ｃｍまで様々であり得る。
【００２７】
本発明の一部の実施形態例において、フレキシブル（柔軟）なサポート又は基板１１０が使用される。フレキシブル基板１１０を使用することは、連続的なものとし得るロール処理を可能にし、フラットあるいは硬いサポートに対して規模の経済性及び製造の経済性をもたらす。選択されるフレキシブルサポートは、好ましくは、直径約５０ｃｍ未満、より好ましくは直径２５ｃｍ未満、更に好ましくは直径１０ｃｍ未満のシリンダの周囲に、助けを受けない手によってのような小さい力を用いて、歪み又は破断なく巻くことが可能である。好ましいフレキシブルサポートは、それ自体の上に巻き上げることができる。フレキシブル基板の更なる例は、薄膜トランジスタを電気的に絶縁するように金属箔が絶縁層で被覆されるとして、例えばステンレス鋼などの薄い金属箔を含む。柔軟性に関心がない場合には、基板は、ガラス及びシリコンを含む材料からなるウェハ又はシートとし得る。
【００２８】
一部の実施形態例において、基板１１０は、例えば、製造、輸送、試験又は保管などの一時的な目的で追加の構造的支持が望まれるときに、一時的なサポート又は支持層を含み得る。このような実施形態例において、基板１１０は一時的なサポートに、取り外し可能に接着され、あるいは機械的に固定され得る。例えば、トランジスタ製造プロセス中に追加の構造的硬さを提供するよう、柔軟なポリマーサポートを硬いガラスサポートに一時的に接着することができる。ガラスサポートは、製造プロセスの完了後に、フレキシブルポリマーサポートから取り外すことができる。
【００２９】
導電体として一般的に参照される導電層１２０は、導電層１２０がゲートとして機能することを可能にする如何なる好適な導電材料ともし得る。金属、縮退的にドープされた半導体、導電性ポリマー、及び例えばカーボンインク、銀−エポキシ、若しくは焼結可能な金属ナノ粒子懸濁液などの印刷可能材料を含め、技術的に知られた多様なゲート材料も好適である。例えば、ゲート電極は、ドープトシリコン、又は例えばアルミニウム、クロム、金、銀、ニッケル、銅、タングステン、パラジウム、白金、タンタル及びチタンなどの金属を含むことができる。ゲート電極材料はまた、例えばインジウム錫酸化物（ＩＴＯ）、ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３などの透明導電体を含んでいてもよい。例えばポリアニリン、ポリ（３，４−エチレンジオキシチオフェン）／ポリ（硫化スチレン）（ＰＥＤＯＴ：ＰＳＳ）といった導電性ポリマーも使用され得る。さらに、これらの材料の合金、組み合わせ及び多層体が使用されてもよい。
【００３０】
ゲート電極は基板１１０上に、化学気相成長、スパッタリング、蒸着、ドーピング、又は溶液処理を用いて堆積され得る。本発明の一部の実施形態において、基板１１０がトランジスタ１００を電気的に絶縁する絶縁層をも含むとして、同じ材料がゲート電極機能を提供するとともに基板１１０の支持機能をも提供する。例えば、ドープトシリコンは、ゲート電極として機能することができるとともに、ＴＦＴを支持することが可能である。
【００３１】
ゲート電極の厚さ（図２に示す縦方向）は、典型的に約１００ｎｍから約１００００ｎｍまで様々であり得る。この厚さがゲート長を定めるので、この厚さは通常、電気的ショートの可能性を低減するために、コンフォーマルコーティングされる材料の厚さの２倍より厚くされる。
【００３２】
図２に示すように、導電層１２０上に非導電層１３０が均一にコーティングされる。非導電層１３０での使用に好適な材料例は、ストロン酸塩、タンタル酸塩、チタン酸塩、ジルコン酸塩、酸化アルミニウム、酸化シリコン、酸化タンタル、酸化チタン、窒化シリコン、チタン酸バリウム、チタン酸バリウムストロンチウム、ジルコン酸チタン酸バリウム、セレン化亜鉛、及び硫化亜鉛を含む。また、これらの例の合金、組み合わせ及び多層体も、一般的にゲート誘電体として称される非導電層１３０に使用され得る。これらの材料のうち、酸化アルミニウム、酸化シリコン及びセレン化亜鉛が好ましい。さらに、例えばポリイミド、ポリビニルアルコール、ポリ（４−ビニルフェノール）、ポリイミド、及びポリ（フッ化ビニリデン）、ポリスチレン及びその置換誘導体、ポリ（ビニルナフタレン）及びその置換誘導体、並びにポリ（メチルメタクリレート）などのポリマー材料も使用され得る。
【００３３】
非導電層１３０はレジスト１４０で被覆される。レジスト１４０はパターニングされる。レジスト１４０は、例えばポリマーのポジ型又はネガ型のレジストなど、技術的に知られた従来からのフォトレジストとし得る。レジスト１４０は、レジストパターンを生じさせるよう、基板１１０に対して低分解能（＞１ｍｍ）で、マスクを介して露光され、且つ現像される。他の一実施形態例において、レジスト１４０のパターンは、マスクを用いることなくパターン形成的に直接的にレジストを印刷する例えばフレキソ印刷又はインクジェットプリンティングなどの印刷プロセスを用いて達成される。
【００３４】
図３−５を再び参照するに、材料処理の最中及び後のトランジスタ１００の材料層の模式的な断面図が示されている。図３にて、一般的に非導電体と称される非導電層１３０が、パターニングされたレジスト１４０を介してエッチングされる。エッチャントは、レジスト１４０又は下に位置する導電体層１２０を実質的に攻撃することなく非導電材料を除去する如何なる有機材料又は無機材料ともし得る。そして、導電体１２０を除去するが基板１１０又は上に位置する非導電体１３０には殆ど影響を及ぼさない好適なエッチャントを用いて、導電体１２０が除去される。従って、選択されるエッチャントは、しばしば、基板１１０、導電体１２０、又は非導電体１３０に依存する。通常、この時点でのレジスト１４０とのエッチャント相互作用及びレジスト１４０の目減りは重要でない。もはや、非導電体１３０がマスクとして作用するからである。図３に示すように、使用される１つ又は複数のエッチングプロセスは、導電体１２０と非導電体１３０とが同じパターンを有するように導電体１２０及び非導電体１３０の一部をエッチング除去する。
【００３５】
図４に示すように、導電体１２０の選択エッチングが、図４に示すような凹部形状１７０が形成されるまで続けられる。導電体１２０のエッチングが完了したとき、非導電体１３０が導電体１２０からオーバーハング（突出）しており、それにより、下に位置する（導電体１２０又は基板１１０の何れかの）表面の少なくとも一部を、基板１１０の上方（図４における上）に配置されるコーティング源による指向性（又はライン・オブ・サイト）コーティングから遮蔽するのに十分な凹部形状１７０が作り出される。換言すれば、導電体１２０は非導電体１３０に対してアンダーハングしている。残存した導電体１２０は、この半導体デバイスが完成されたときにゲート導電体として作用することになる。
【００３６】
この時点で、必要な場合には、レジスト１４０が除去される。所望であれば、材料層スタックに軽度の洗浄が実行される（該洗浄が凹部形状１７０を除去しないとして）。図５は、凹部形状１７０が作成された後且つレジストが除去された後の半導体デバイスの断面図を示している。
【００３７】
図６及び７を再び参照するに、それぞれ、しばしば絶縁体と称される誘電性の非導電材料のコンフォーマルコーティング後、及び半導体材料のコンフォーマルコーティング後の半導体デバイスの模式的な断面図が示されている。図６にて、基板１１０と、材料層１２０及び１３０によって形成される地形的造形との上に、コンフォーマルコーティング堆積プロセスを用いて、誘電性非導電材料１５０が共形にコーティングされる。コンフォーマルコーティングプロセスを用いて非導電材料１５０を設けることは、凹部形状１７０を維持する助けとなる。非導電材料１５０はしばしば、ゲート誘電体と称される。好適な非導電材料は、ストロン酸塩、タンタル酸塩、チタン酸塩、ジルコン酸塩、酸化アルミニウム、酸化シリコン、酸化タンタル、酸化チタン、窒化シリコン、チタン酸バリウム、チタン酸バリウムストロンチウム、ジルコン酸チタン酸バリウムを含む。この誘電材料は、後に設けられる半導体材料からゲート導電体を離間させるので、少なくとも凹部形状１７０とゲートとが位置する領域内で、コンフォーマルコーティングされる材料が一貫した厚さ又は均一な厚さを有するように設けられることが重要である。
【００３８】
コンフォーマルコーティングを達成するのに好適なプロセスは、原子層成長法（ＡＬＤ）、又は例えば空間ＡＬＤ（Ｓ−ＡＬＤ）若しくはプラズマＡＬＤ（ＰＥＡＬＤ）などのその派生法のうちの１つを含む。これらのプロセスは、変化の大きいトポロジー上で均一厚さのコーティングをもたらすからである。ＡＬＤ及びＳ−ＡＬＤについては更に詳細に後述する。
【００３９】
図７にて、凹部形状１７０を維持する助けとなるコンフォーマルコーティング堆積プロセスを用いて、半導体材料１６０がコーティングされる。このコンフォーマルコーティングプロセスは、先ほど誘電材料をコーティングするために用いられたのと同じプロセスとし得る。他の例では、このコンフォーマルコーティングプロセスは異なるものとし得る。半導体材料１６０は、ゲート１２０にエネルギーが印加されるときに電極７００と８００との間のチャネルとして作用するので、少なくとも、凹部形状１７０とゲートとが位置する領域内で、より好ましくは、凹部形状１７０とゲートとが位置する領域を含む電極７００と電極８００との間の領域内で、コンフォーマルコーティングされる材料が一貫した厚さ又は均一な厚さを有するように設けられることが重要である。コンフォーマルコーティングに好適なプロセスは、原子層成長法（ＡＬＤ）、又は例えば空間（spatial）ＡＬＤ（Ｓ−ＡＬＤ）などのその派生法のうちの１つを含む。このプロセスは、変化の大きいトポロジー上で均一な厚さをもたらす。ＡＬＤ及びＳ−ＡＬＤについては更に詳細に後述する。
【００４０】
しばしば半導体と称される半導体材料層１６０は、その半導体材料が例えばＡＬＤなどのコンフォーマルコーティングプロセスを用いて堆積あるいはコーティングされることが可能であるとして、如何なる種類の半導体ともし得る。好適な半導体材料の例は、酸化亜鉛、亜鉛カルコゲナイド、カドミウムカルコゲナイド、ガリウムプニクタイド、アルミニウムニクタイド、又はシリコンを含む。
【００４１】
この半導体は必要に応じて、導電率を増大あるいは低減させるよう、その他の材料でドープされ得る。一部の実施形態例においては、ディプレッションモードのデバイスが望ましく、故に、ドーパントの使用によりキャリアが追加され得る。半導体が酸化亜鉛であるとき、例えば、アルミニウムドーパントの使用により、電子キャリア密度が増大される。この構成において、ゲートは典型的に、それをドレイン及びソースに対して負にすることによってデバイスをターンオフするために使用される。
【００４２】
真性キャリア密度を枯渇させるように補償ドーパントも使用され得る。半導体が酸化亜鉛である場合、窒素の使用が電子キャリア密度を低下させてそれを一層ｎ型にすることが見出されている。この構成において、半導体は、正のゲート電圧が印加されるときにトランジスタをターンオンさせるよう、蓄積モードで動作するようにされ得る。これらのドーパントはしばしば、成長プロセス中に化合物として付加されるが、例えばイオン注入及び熱拡散などのプロセスを用いて、半導体層が設けられた後に付加されることも可能である。
【００４３】
図８を再び参照するに、導電材料の指向性コーティング中の半導体デバイスの模式的な断面図が示されている。半導体層１６０が堆積された後、凹部形状１７０内には材料を堆積あるいはコーティングしない指向性（又はライン・オブ・サイト）堆積プロセスを用いて、ソース及びドレインの電極７００及び８００が堆積される。好適な指向性堆積プロセスの例は、熱蒸着、電子ビーム蒸着、スパッタリング、又はレーザアブレーションを含む。電極７００と電極８００との間のアクティブチャネルギャップは、導電材料層１２０に対する非導電層１３０のオーバーハングにより投じられる影によって維持される。
【００４４】
図１を再び参照するに、電極７００及び電極８００が堆積された後のトランジスタ１００が示されている。トランジスタ１００のドレイン及びソースは、意図されるデバイスの用途及び特性に基づくのが典型的である選択に伴って、電極７００及び電極８００の何れかから選択され得る。図１に示すように、電極８００は、非導電体１３０と導電体１２０とによって形成されるメサの頂部にあるが、電極７００はそうではない。従って、電極７００及び８００は相異なる平面上にある。例えば技術的に周知のレイヤー・レベリング及びビア・フィードスルーなどの従来からの技術を用いて、必要な相互接続が達成され得る。
【００４５】
基板１１０、導電層１２０、非導電層１３０、非導電層１５０、半導体層１６０、又はこれらの組み合わせは、その層の機能上の性状が不変のままであるとして、１つ以上の層を含むことができる。上述のレイヤ群の機能が保持される限り、例えばレベリング層、バリア層、接着層といった更なる層が半導体デバイスに含められ得る。
【００４６】
原子層成長（ＡＬＤ）は、一貫した、均一な、あるいは更には正確であると見なし得る厚さを有する皮膜を作り出すために使用されるプロセスである。ＡＬＤは、コンフォーマルな材料層、又は更には高度にコンフォーマルな材料層と見なし得る皮膜を作り出す。大まかに言って、ＡＬＤプロセスは、真空チャンバー内で一般的に前駆体と称される２つ以上の反応物質を順に交代させることによって、基板コーティングを達成する。第１の前駆体が、基板と反応するように与えられる。余分な第１の前駆体が真空チャンバーから除去される。そして、第２の前駆体が、基板と反応するように与えられる。余分な第２の前駆体が真空チャンバーから除去され、このプロセスが繰り返される。
【００４７】
最近、真空チャンバーを不要にする新たなＡＬＤプロセスが開発されている。このプロセスは、一般的にＳ−ＡＬＤと称されており、米国特許第７４１３９８２号、米国特許第７４５６４２９号、米国特許出願公開第２００８／０１６６８８４号、及び米国特許出願公開第２００９／０１３０８５８号のうちの少なくとも１つに記載されている。なお、これらの開示事項をここに援用する。Ｓ−ＡＬＤは、一貫した、均一な、あるいは更には正確であると見なし得る厚さを有する皮膜を作り出す。Ｓ−ＡＬＤは、コンフォーマルな材料層、又は更には高度にコンフォーマルな材料層と見なし得る皮膜を作り出す。Ｓ−ＡＬＤは、低温コーティング環境に適合しており、その他のコーティング技術と比較して高い移動度の材料を使用することを可能にする。さらに、Ｓ−ＡＬＤは、ウェブ（巻き取り式）コーティングに適合しており、当該プロセスを大規模製造処理に魅力的なものにしている。一部のウェブコーティング処理は、例えば、ウェブのトラッキング及び伸縮の問題といったアライメント問題に悩まされ得るが、本発明に係るアーキテクチャは、製造プロセス中の高分解能のアライメント機構又は非常に精密なアライメント機構への依存性を緩和する。従って、Ｓ−ＡＬＤは本発明の製造に十分に適したものである。
【００４８】
実験結果
熱酸化膜によって被膜された６２．５平方ｍｍのシリコン基板上にスパッタリングによって６００ｎｍ厚のクロム層を堆積した。この頂部に、米国特許第７４１３９８２号に記載のＳ−ＡＬＤプロセス及び米国特許第７４５６４２９号に記載のＳ−ＡＬＤ装置を用い、有機金属前駆体トリメチルアルミニウム及び水と窒素の不活性キャリアガスとを用いて、２００℃で、１２０ｎｍ厚の酸化アルミニウム層をコーティングした。
【００４９】
１１５℃で６０秒間ホットプレート上に置いたＭｉｃｒｏｐｏｓｉｔ  Ｓ１８０５レジスト（マサチューセッツ州マールバラのローム・アンド・ハース電子材料ＬＬＣ社製）を１０００ｒｐｍでスピンコーティングし、その後、Ｃｏｂｉｌｔマスクアライナ（カリフォルニア州サニーベールのコンピュータビジョン社製のＣｏｂｉｌｔモデルＣＡ−４１９）にて、シリコン基板のエッジを低分解能で雑なアライメントとして用いるのみで、ライン群を含んだガラス／クロムコンタクトマスクを介して７０秒間露光することによって、パターニングされたフォトレジスト層を形成した。その後、サンプルを、Ｍｉｃｒｏｐｏｓｉｔ  ＭＦ−３１９現像液（マサチューセッツ州マールバラのローム・アンド・ハース電子材料ＬＬＣ社製）内で６０秒間現像し、ＤＩ水内で５分間リンスした。
【００５０】
非導電性の酸化アルミニウムを、濃リン酸を用いて６．５分間６０℃でエッチングした。８％酢酸の塩化セリウムアンモニウムの０．６Ｍ溶液を含むクロムエッチャントを用いて、クロムをエッチングした。露出したクロムを、明白に貫通するよう１３．３分間エッチングした。引き続いて２分間のエッチングにより、アンダーカットエッチングを達成した。その後、基板をＤＩ水内で５分間リンスし、フォトレジストを除去するようアセトンでリンスし、そして、ＨＰＬＣグレードのイソプロパノール内でリンスし、乾燥させた。
【００５１】
その後、上述のように、Ｓ−ＡＬＤ装置及びプロセスを用いて、基板を１２０ｎｍ厚の更なる酸化アルミニウム層でコンフォーマルに被覆した。そして、前駆体ジエチル亜鉛及び濃アンモニア溶液と窒素キャリアガスとを用いて、基板を２５ｎｍ厚の酸化亜鉛層で被覆した。
【００５２】
電極を蒸着によって設けた。基板上の各ラインに対して垂直に走り且つ完全に交わる正方形の孔を含んだシャドウマスクを介して、アルミニウムを蒸着した。アルミニウムは７０ｎｍ厚とした。ライン頂部のアルミニウムと、ラインの一方側のアルミニウムと、ゲートとして作用するクロムゲートメタルとに接触するようにプローブステーションを用いて、トランジスタの試験を成し遂げた。図９を参照するに、トランジスタの伝達特性を示すグラフが示されている。図９にて見て取れるように、ドレイン電圧２０Ｖにおいて、ゲート電圧に対するドレイン電流は一貫している。全てのゲート電圧でゲート電流が非常に小さいリークを有することも示されている。また、ドレイン電流が、−２Ｖのゲート電圧での約１０−１１Ａから１０Ｖのゲート電圧でのほぼ１ｍＡまでの範囲で、ゲート電圧によく応答することも見て取れる。図１０を参照するに、トランジスタのＩｄ−Ｖｄカーブ特性を示すグラフが示されている。図１０にて見て取れるように、ドレイン電圧に対するドレイン電流は、ゲート電圧に非常によく応答する。これらのデバイスの試験結果はまた、２０Ｖのドレイン電圧及び１０Ｖのゲート電圧で、１０７より大きい、かなりのオン／オフ比を示している。
【符号の説明】
【００５３】
１００  トランジスタ
１１０  基板
１２０  導電体
１３０  非導電体
１４０  レジスト
１５０  ゲート誘電体
１６０  半導体
１７０  凹部形状
７００  電極
７１０  第２の導電材料層
８００  電極
８１０  第３の導電材料層
【図１】
2013520844.tif 000003
【図２】
2013520844.tif 000004
【図３】
2013520844.tif 000005
【図４】
2013520844.tif 000006
【図５】
2013520844.tif 000007
【図６】
2013520844.tif 000008
【図７−８】
2013520844.tif 000009
【図９】
2013520844.tif 000010
【図１０】
2013520844.tif 000011
【国際調査報告】
2013520844.tif 000012
2013520844.tif 000013
2013520844.tif 000014