(57)【要約】  マルチチップモジュール（４００）のダイ（２０１）のための静電放電（「ＥＳＤ」）保護が説明される。コンタクト（２１１Ｂ）は、ダイ（２０１）の形成後かつマルチチップモジュール（４００）の組立後に外部に露出する表面を有する。コンタクト（２１１Ｂ）は、マルチチップモジュール（４００）のダイ間インターコネクトのためのものである。コンタクト（２１１Ｂ）は、マルチチップモジュール（４００）の組立後に、当該マルチチップモジュールの内部ノードに結合される。ドライバ回路（４１５，５０１；４３４，４３５）がコンタクト（２１１Ｂ）に結合されて、第１の入力インピーダンスを有する。放電回路（５２１，５２２，５２５）がドライバ回路（４１５，４０１，４３４，４３５）の静電放電保護のためのコンタクトに結合されて、第１の放電経路に関連付けられる第１の順バイアスインピーダンスを有する。第１の順バイアスインピーダンスは、第１の入力インピーダンスの一部である。
2013535811.tif 000002
【特許請求の範囲】
【請求項１】
マルチチップモジュールのためのダイであって、
前記ダイの形成後かつ前記マルチチップモジュールの組立前に外部に露出する表面を有するコンタクトを備え、
前記コンタクトは、前記マルチチップモジュールのダイ間インターコネクトのためのものであり、
前記コンタクトは、前記マルチチップモジュールの組立後における前記マルチチップモジュールの内部ノードであり、
前記コンタクトと結合されて、第１の入力インピーダンスを有するドライバ回路と、
前記コンタクトと結合される、前記ドライバ回路の静電放電保護のための放電回路とをさらに備え、
前記放電回路は、第１の放電経路に関連付けられる第１の順バイアスインピーダンスを有し、前記第１の順バイアスインピーダンスは、前記第１の入力インピーダンスの一部である、ダイ。
【請求項２】
前記第１の入力インピーダンスの、前記第１の順バイアスインピーダンスに対する第１の比率は、前記静電放電保護のために少なくともほぼ４：１である、請求項１に記載のダイ。
【請求項３】
前記放電回路は、第２の放電経路に関連付けられる第２の順バイアスインピーダンスを有し、
前記第１の入力インピーダンスの、前記第２の順バイアスインピーダンスに対する第２の比率は、前記静電放電保護のために少なくともほぼ４：１である、請求項１または２に記載のダイ。
【請求項４】
前記ドライバ回路は、入力ドライバまたは出力ドライバである、請求項１から３のいずれか１項に記載のダイ。
【請求項５】
前記ドライバ回路は、前記コンタクトに接続されたノードにおいて、互いに結合された入力ドライバと出力ドライバとを含み、
前記入力ドライバ回路は、前記第１の入力インピーダンスを有し、
前記出力ドライバは、第２の入力インピーダンスを有し、
前記第１の入力インピーダンスの、前記第１の順バイアスインピーダンスに対する前記第１の比率は、前記入力ドライバの前記静電放電保護のために少なくともほぼ４：１であり、
前記第２の入力インピーダンスの、前記第１の順バイアスインピーダンスに対する第２の比率は、前記出力ドライバの前記静電放電保護のために少なくともほぼ４：１である、請求項２に記載のダイ。
【請求項６】
前記放電回路は、第２の放電経路に関連付けられる第２の順バイアスインピーダンスを有し、
前記第１の入力インピーダンスの、前記第２の順バイアスインピーダンスに対する第３の比率は、前記入力ドライバの前記静電放電保護のために少なくともほぼ４：１であり、
前記第２の入力インピーダンスの、前記第２の順バイアスインピーダンスに対する第４の比率は、前記出力ドライバの前記静電放電保護のために少なくともほぼ４：１である、請求項５に記載のダイ。
【請求項７】
前記ドライバ回路の前記静電放電保護は、１００ボルト人体モデルのためのものである、請求項１から６のいずれか１項に記載のダイ。
【請求項８】
前記第１の放電経路および前記第２の放電経路は、それぞれ、電源および接地に向けられる、請求項３から７のいずれか１項に記載のダイ。
【請求項９】
前記入力ドライバは、マルチプレクサであり、
前記出力ドライバは、出力バッファである、請求項５または６に記載のダイ。
【請求項１０】
別のコンタクトを有する別のダイと、
前記ダイと前記別のダイとが取付けられる基板とをさらに備え、
前記コンタクトと前記別のコンタクトとは、前記基板の導電体を介して互いに結合されて、前記マルチチップモジュールの組立後に、内部ノードを与え、
前記別のコンタクトに結合された前記別のダイの出力ドライバをさらに備え、前記出力ドライバは第３の入力インピーダンスを有し、
別の静電放電保護のために前記別のコンタクトに結合された前記第２のダイの別の放電回路をさらに備え、
前記別の放電回路は、第３の順バイアスインピーダンスを有し、
前記第３の順バイアスインピーダンスは、前記第３の入力インピーダンスの一部である、請求項１から９のいずれか１項に記載のダイ。
【請求項１１】
方法であって、
前記ダイの形成後かつ前記マルチチップモジュールの組立前に外部に露出する表面を有するコンタクトを設けるステップを備え、
前記コンタクトは、前記マルチチップモジュールのダイ間インターコネクトのためのものであり、
前記コンタクトは、前記マルチチップモジュールの組立後において前記マルチチップモジュールの内部ノードであり、
ドライバ回路を前記コンタクトに結合させるステップをさらに備え、前記ドライバ回路は第１の入力インピーダンスを有し、
放電回路を前記コンタクトに結合させるステップをさらに備え、前記放電回路は前記ドライバの静電放電保護のためのものであり、
前記放電回路は、第１の放電経路に関連付けられる第１の順バイアスインピーダンスを有し、前記第１の順バイアスインピーダンスは、前記第１の入力インピーダンスの一部である、方法。
【請求項１２】
前記第１の入力インピーダンスの、前記第１の順バイアスインピーダンスに対する第１の比率は、前記静電放電保護のために少なくともほぼ４：１である、請求項１１に記載の方法。
【請求項１３】
前記放電回路は、第２の放電経路に関連付けられる第２の順バイアスインピーダンスを有し、
前記第１の入力インピーダンスの、前記第２の順バイアスインピーダンスに対する第２の比率は、前記静電放電保護のために少なくともほぼ４：１である、請求項１１または１２に記載の方法。
【請求項１４】
前記ドライバ回路は、前記コンタクトに接続されたノードにおいて、互いに結合された入力ドライバと出力ドライバとを含み、
前記入力ドライバ回路は、前記第１の入力インピーダンスを有し、
前記出力ドライバは、第２の入力インピーダンスを有し、
前記第１の入力インピーダンスの、前記第１の順バイアスインピーダンスに対する前記第１の比率は、前記入力ドライバの前記静電放電保護のために少なくともほぼ４：１であり、
前記第２の入力インピーダンスの、前記第１の順バイアスインピーダンスに対する第２の比率は、前記出力ドライバの前記静電放電保護のために少なくともほぼ４：１である、請求項１２に記載の方法。
【請求項１５】
前記放電回路は、第２の放電経路に関連付けられる第２の順バイアスインピーダンスを有し、
前記第１の入力インピーダンスの、前記第２の順バイアスインピーダンスに対する第３の比率は、前記入力ドライバの前記静電放電保護のために少なくともほぼ４：１であり、
前記第２の入力インピーダンスの、前記第２の順バイアスインピーダンスに対する第４の比率は、前記出力ドライバの前記静電放電保護のために少なくともほぼ４：１である、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
実施の形態は、集積回路装置（「ＩＣ」）に関する。より特定的には、実施の形態は、マルチチップモジュールのＩＣのための静電放電（「ＥＳＤ」）保護に関する。
【背景技術】
【０００２】
発明の背景
プログラマブルロジックデバイス（「ＰＬＤ」）は、特定の論理機能を実行するようにプログラム可能な周知の種類の集積回路である。ＰＬＤの一種である、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は、典型的にはプログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入力／出力ブロック（「ＩＯＢ」）、コンフィギュラブルロジックブロック（「ＣＬＢ」）、専用のランダムアクセスメモリブロック（「ＢＲＡＭ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャ、遅延ロックループ（「ＤＬＬ」）などを含むことができる。本明細書で用いられるように、「含む」および「含んでいる」は、限定のない含むことを意味する。
【０００３】
各々のプログラマブルタイルは、典型的にはプログラマブルインターコネクトおよびプログラマブルロジックの両方を含む。プログラマブルインターコネクトは、典型的には、プログラマブルインターコネクトポイント（「ＰＩＰ」）によって相互接続された多数の可変長のインターコネクトラインを含む。プログラマブルロジックは、たとえば、関数発生器、レジスタ、演算ロジックなどを含むことができるプログラマブル要素を用いてユーザ設計のロジックを実現する。
【０００４】
プログラマブルインターコネクトおよびプログラマブルロジックは、典型的には、プログラマブル要素がどのようにして構成されるかを定義するコンフィギュレーションデータのストリームを内部コンフィギュレーションメモリセルにロードすることによってプログラムされる。コンフィギュレーションデータは、メモリ（たとえば外部のＰＲＯＭ）から読出されたり、外部装置によってＦＰＧＡに書込まれたりすることができる。個別のメモリセルの集合的な状態が、したがってＦＰＧＡの機能を決定する。
【０００５】
別の種類のＰＬＤは、複合プログラマブルロジックデバイスすなわちＣＰＬＤである。ＣＰＬＤは、インターコネクトスイッチマトリックスによって相互に、かつ入力／出力（「Ｉ／Ｏ」）リソースに接続された２以上の「機能ブロック」を含む。ＣＰＬＤの各々の機能ブロックは、プログラマブルロジックアレイ（「ＰＬＡ」）およびプログラマブルアレイロジック（「ＰＡＬ」）装置において用いられるのと同様の２レベルのＡＮＤ／ＯＲ構造を含む。ＣＰＬＤにおいて、コンフィギュレーションデータは、典型的には不揮発性メモリにオンチップで記憶される。あるＣＰＬＤにおいて、コンフィギュレーションデータは、不揮発性メモリにオンチップで記憶され、次に初期コンフィギュレーション（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。
【０００６】
これらのプログラマブルロジックデバイス（「ＰＬＤ」）のすべてについて、装置の機能性は、その目的のために装置に与えられるデータビットによって制御される。データビットは、揮発性メモリ（たとえばＦＰＧＡおよびあるＣＰＬＤにおけるスタティックメモリセル）、不揮発性メモリ（たとえばあるＣＰＬＤにおけるフラッシュメモリ）、または任意の他の種類のメモリセルに記憶されることができる。
【０００７】
他のＰＬＤは、さまざまな要素をプログラム可能に装置に相互接続する、金属層などの処理層を適用することによってプログラムされる。これらのＰＬＤは、マスクプログラマブルデバイスとして知られる。ＰＬＤは、また、他の方法、たとえばフューズまたはアンチフューズ技術を用いて実現可能である。「ＰＬＤ」および「プログラマブルロジックデバイス」との用語は、これらの例示的な装置を含むがそれらに限定されず、部分的にのみプログラマブルな装置も包含する。たとえば、一種のＰＬＤは、ハードコードされたトランジスタロジックと、そのハードコードされたトランジスタロジックにプログラム可能に相互接続するプログラマブルスイッチファブリックとの組合せを含む。
【０００８】
他の種類のＩＣと同様に、ＰＬＤは、他の種類のＩＣと組合されて、マルチチップモジュール（「ＭＣＭ」）を形成することができる。ＭＣＭのパッケージングの最終段階に先立って、たとえばＰＬＤダイおよびメモリダイといった個別の半導体ダイ（「ダイ」）またはＩＣは、ピン、マイクロバンプ、ボール、または他の外部コンタクトを含み得る。これらのいくつかの実施例における露出したコンタクトは、ＭＣＭを形成するために２つのダイを相互接続するために用いられ、したがってＭＣＭのパッケージングの後には、そのような以前に外部コンタクトであったものは、露出されない、ＭＣＭの内部ノードを形成する。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＭＣＭの組立の間、そのような露出したコンタクトは、静電放電（「ＥＳＤ」）に晒され得る。したがって、ＭＣＭに用いられるダイの露出したコンタクトをＥＳＤによる損傷から守るための手段を提供することが望ましくあるとともに実用的であるだろう。
【課題を解決するための手段】
【００１０】
発明の概要
１以上の実施の形態は、概して集積回路装置（「ＩＣ」）に関し、より特定的には、マルチチップモジュールのＩＣのための静電放電（「ＥＳＤ」）保護に関する。
【００１１】
実施の形態は、概して、マルチチップモジュールのためのダイに関する。コンタクトは、ダイの形成後かつマルチチップモジュールの組立前に外部の露出する表面を有することができる。コンタクトは、マルチチップモジュールのダイ間インターコネクトのためのものとすることができる。コンタクトは、マルチチップモジュールの組立後におけるマルチチップモジュールの内部ノードのためのものとすることができる。ドライバ回路は、コンタクトに結合されることができるとともに第１の入力インピーダンスを有する。放電回路は、ドライバ回路の静電放電保護のためのコンタクトに結合されることができるとともに、第１の放電経路に関連付けられる第１の順バイアスインピーダンスを有する。第１の順バイアスインピーダンスは、第１の入力インピーダンスの一部とすることができる。
【００１２】
この実施の形態において、第１の入力インピーダンスの、第１の順バイアスインピーダンスに対する第１の比率は、静電放電保護のために少なくともほぼ４：１とすることができる。放電回路は、第２の放電経路に関連付けられる第２の順バイアスインピーダンスを有することができ、第１の入力インピーダンスの、第２の順バイアスインピーダンスに対する第２の比率は、静電放電保護のために少なくともほぼ４：１である。ドライバ回路は、入力ドライバまたは出力ドライバとすることができる。ドライバ回路は、コンタクトに接続されたノードにおいて、互いに結合された入力ドライバと出力ドライバとを含むことができる。入力ドライバ回路は、第１の入力インピーダンスを有することができる。出力ドライバは、第２の入力インピーダンスを有することができる。第１の入力インピーダンスの、第１の順バイアスインピーダンスに対する第１の比率は、入力ドライバの静電放電保護のために少なくともほぼ４：１とすることができる。第２の入力インピーダンスの、第１の順バイアスインピーダンスに対する第２の比率は、出力ドライバの静電放電保護のために少なくともほぼ４：１とすることができる。
【００１３】
この実施の形態において、放電回路は、第２の放電経路に関連付けられる第２の順バイアスインピーダンスを有することができる。第１の入力インピーダンスの、第２の順バイアスインピーダンスに対する第３の比率は、入力ドライバの静電放電保護のために少なくともほぼ４：１とすることができる。第２の入力インピーダンスの、第２の順バイアスインピーダンスに対する第４の比率は、出力ドライバの静電放電保護のために少なくともほぼ４：１とすることができる。ドライバ回路の静電放電保護は、１００ボルト人体モデルのためのものとすることができる。第１の放電経路および第２の放電経路は、それぞれ電源および接地に向けられることができる。入力ドライバは、マルチプレクサとすることができる。出力ドライバは、出力バッファとすることができる。
【００１４】
この実施の形態は、さらに別のコンタクトを有する別のダイと、ダイおよび別のダイが取付けられる基板とをさらに含むことができる。コンタクトおよび別のコンタクトは、基板の導電体を介して互いに結合されて、マルチチップモジュールの組立後に内部ノードを与えることができる。実施の形態は、さらに別のコンタクトに結合された出力ドライバを含むことができ、出力ドライバは、第３の入力インピーダンスを有することができる。実施の形態は、さらに、別の静電放電保護のために別のコンタクトに結合された第２のダイの別の放電回路を含むことができる。別の放電回路は、第３の順バイアスインピーダンスを有することができる。第３の順バイアスインピーダンスは、第３の入力インピーダンスの一部とすることができる。
【００１５】
別の実施の形態は、概してマルチチップモジュールに関する。そのような実施の形態において、第１のダイは、第１のコンタクトを有することができ、第２のダイは第２のコンタクトを有することができる。第１のダイおよび第２のダイは、基板に取付けられることができる。第１のコンタクトおよび第２のコンタクトは、マルチチップモジュールの組立後に基板の導電体を介して互いに結合されて内部ノードを与えることができる。第１のダイの入力ドライバは、第１のコンタクトに結合されることができ、第２のダイの出力ドライバは、第２のコンタクトに結合されることができる。入力ドライバは、第１の入力インピーダンスを有することができ、出力ドライバは、第２の入力インピーダンスを有することができる。第１のダイの第１の放電回路は、第１の静電放電保護のための第１のコンタクトに結合されることができ、第２のダイの第２の放電回路は、第２の静電放電保護のための第２のコンタクトに結合されることができる。第１の放電回路は、第１の順バイアスインピーダンスを有することができ、第２の放電回路は、第２の順バイアスインピーダンスを有することができる。第１の順バイアスインピーダンスは、第１の入力インピーダンスの一部とされることができ、第２の順バイアスインピーダンスは、第２の入力インピーダンスの一部とされることができる。
【００１６】
この実施の形態において、第１の入力インピーダンスの、第１の順バイアスインピーダンスに対する第１の比率は、第１の静電放電保護のために少なくともほぼ４：１とされることができ、第２の入力インピーダンスの、第２の順バイアスインピーダンスに対する第２の比率は、第２の静電放電保護のために少なくともほぼ４：１とされることができる。基板は、積層基板、蒸着基板、およびセラミック基板から構成されるグループから選択されることができる。導電体は、基板中の表面近傍レベル導電線を用いて一部形成することができる。第１の静電放電保護は、１００ボルト人体モデルのためのものとされることができ、第１の順バイアスインピーダンスは、ほぼ１０オームから２０オームの範囲内であり得る。第２の静電放電保護は、１００ボルト人体モデルのためのものであり得る。第２の順バイアスインピーダンスは、ほぼ１０オームから２０オームの範囲内とされることができる。基板は、集積されたインターポーザおよび集積されていないインターポーザにより構成されるグループから選択されることができる。第１のダイおよび第２のダイは、基板を介して取付けられて、マルチチップモジュールの組立後に垂直方向チップ積層パッケージを提供することができる。第１のダイおよび第２のダイは、基板を介して取付けられて、マルチチップモジュールの組立後に水平チップパッケージを提供することができる。
【００１７】
さらに別の実施の形態は、マルチチップモジュールを提供する方法とすることができる。そのような実施の形態において、第１のダイは、入力ドライバおよび第１の放電回路に結合された第１のコンタクトを有して取得されることができる。第２のダイは、出力ドライバおよび第２の放電回路に結合された第２のコンタクトを有して取得されることができる。入力ドライバは、第１の入力インピーダンスを有することができ、出力ドライバは、第２の入力インピーダンスを有することができる。第１のダイの第１の放電回路は、入力ドライバの静電放電保護のために第１のコンタクトに結合されることができる。第２のダイの第２の放電回路は、出力ドライバの静電放電保護のために第２のコンタクトに結合されることができる。第１の放電回路は、第１の順バイアスインピーダンスを有することができ、第２の放電回路は、第２の順バイアスインピーダンスを有することができる。第１のコンタクトおよび第２のコンタクトは、相互接続されることができる。マルチチップモジュールはパッケージングされることができる。第１のコンタクト、第２のコンタクトおよび第１のコンタクトと第２のコンタクトとの間のインターコネクトとは、マルチチップモジュールのパッケージング後に完全に隠されることができる。第１の順バイアスインピーダンスは、第１の入力インピーダンスの一部とされることができ、第２の順バイアスインピーダンスは、第２の入力インピーダンスの一部とされることができる。
【００１８】
この実施の形態において、第１の入力インピーダンスの、第１の順バイアスインピーダンスに対する第１の比率は、少なくともほぼ４：１とされることができ、第２の入力インピーダンスの、第２の順バイアスインピーダンスに対する第２の比率は、少なくともほぼ４：１とされることができ、入力ドライバおよび出力ドライバのための静電放電保護は、１００ボルト人体モデルとされることができる。
【００１９】
さらなる実施の形態において、方法は、ダイの形成後かつマルチチップモジュールの組立前に外部に露出する表面を有するコンタクトを提供するステップ備えることができ、コンタクトは、マルチチップモジュールのダイ間インターコネクトとされることができ、コンタクトは、マルチチップモジュールの組立後にマルチチップモジュールの内部ノードとされることができる。方法は、さらに、ドライバ回路をコンタクトに結合するステップを備えることができ、ドライバ回路は第１の入力インピーダンスを有する。方法は、さらに放電回路をコンタクトに結合させるステップを備えることができ、放電回路は、ドライバ回路の静電放電保護のためのものである。放電回路は、第１の放電経路に関連付けられる第１の順バイアスインピーダンスを有することができ、第１の順バイアスインピーダンスは、第１の入力インピーダンスの一部とされることができる。
【００２０】
この実施の形態において、第１の入力インピーダンスの、第１の順バイアスインピーダンスに対する第１の比率は、静電放電保護のために少なくともほぼ４：１とされることができる。放電回路は、第２の放電経路に関連付けられる第２の順バイアスインピーダンスを有することができる。第１の入力インピーダンスの、第２の順バイアスインピーダンスに対する第２の比率は、静電放電保護のために少なくともほぼ４：１とされることができる。ドライバ回路は、コンタクトに接続されるノードにおいて互いに結合される入力ドライバおよび出力ドライバを含むことができる。入力ドライバ回路は、第１の入力インピーダンスを有することができる。出力ドライバは、第２の入力インピーダンスを有することができる。第１の入力インプラントの第１の順バイアスインピーダンスに対する第１の比率は、入力ドライバの静電放電保護のために少なくともほぼ４：１とされることができ、第２の入力インプラントの第１の順バイアスインピーダンスに対する第２の比率は、出力ドライバの静電放電保護のために少なくともほぼ４：１とされることができる。放電回路は、第２の放電経路に関連付けられる第２の順バイアスインピーダンスを有することができる。第１の入力インピーダンスの、第２の順バイアスインピーダンスに対する第３の比率は、入力ドライバの静電放電保護のために少なくともほぼ４：１とされることができる。第２の入力インピーダンスの、第２の順バイアスインピーダンスに対する第４の比率は、出力ドライバの静電放電保護のために少なくともほぼ４：１とされることができる。
【００２１】
図面の簡単な説明
添付の図面は例示的な実施の形態を示す。しかしながら、添付の図面は、本発明を示される実施の形態に制限するものと捉えられるべきではなく、説明および理解のためのみのものである。
【図面の簡単な説明】
【００２２】
【図１】１以上の局面が実現され得る、コラムナフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）アーキテクチャの例示的実施形態を示す単純化したブロック図である。
【図２Ａ】処理中のマルチチップモジュール（「ＭＣＭ」）の例示的な実施の形態を示す断面図である。
【図２Ｂ】図２ＡのＭＣＭを組立ててパッケージングした後の図２Ａの断面図である。
【図３Ａ】処理中のＭＣＭの例示的な実施の形態を示す断面図である。
【図３Ｂ】図３ＡのＭＣＭの組立およびパッケージング後の図３Ａの断面図である。
【図４Ａ】導電線を介して別のダイに結合されるダイを有するＭＣＭの例示的な実施の形態を示すブロック／回路図である。
【図４Ｂ】クロック結合のための図４ＡのＭＣＭの例示的な実施の形態を示すブロック／回路図である。
【図５Ａ】図４ＡにＥＳＤ回路を追加した例示的な実施の形態を示すブロック／回路図である。
【図５Ｂ】導電線を介してクロック信号を通信するため、またはプログラマブルリソースアプリケーションのためのコンフィギュレーションデータを通信するための、図４Ａ，４Ｂ，５ＡのＭＣＭの例示的な実施の形態を示すブロック／回路図である。
【図６】ＭＣＭの組立フローの例示的な実施の形態を示すフロー図である。
【発明を実施するための形態】
【００２３】
図面の詳細な説明
以下の説明において、多数の具体的な詳細が、発明の特定の実施の形態のより完全な説明を与えるために述べられる。しかしながら、当業者にとっては、発明は、以下に与えられる特定な詳細のすべてではなく実現され得ることが理解されるべきである。別の実例において、周知の特徴は、発明を不明確にしないために詳細が説明されていない。図示を容易にするため、異なる図において同じ参照符号が用いられて、同じ要素を参照する。しかしながら、代替的な実施の形態において、要素は異なっていてもよい。
【００２４】
上記のように、高度なＦＰＧＡは、アレイ中に異なる数種類のプログラマブルロジックロックを含むことができる。たとえば、図１は、マルチギガビットトランシーバ（「ＭＧＴ」）１０１と、コンフィギュラブルロジックブロック（「ＣＬＢ」）１０２と、ランダムアクセスメモリブロック（「ＢＲＡＭ」）１０３と、入力／出力ブロック（「ＩＯＢ」）１０４と、コンフィギュレーションおよびクロックロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５と、デジタル信号処理ブロック（「ＤＳＰ」）１０６と、特殊入力／出力ブロック（「Ｉ／Ｏ」）１０７（たとえばコンフィギュレーションポートおよびクロックポート）と、デジタルクロックマネージャ、アナログデジタル変換器、システム監視ロジックなどといったその他のプログラマブルロジック１０８とを含む多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ１００を例証する。いくつかのＦＰＧＡはまた、専用のプロセッサブロック（「ＰＲＯＣ」）１１０を含む。
【００２５】
いくつかのＦＰＧＡにおいて、各プログラマブルタイルは、プログラマブルインターコネクト要素（「ＩＮＴ」）１１１を含み、そのプログラマブルインターコネクト要素は、各隣り合うタイル中の対応するインターコネクト要素への、およびそのインターコネクト要素からの標準化された接続を有する。したがって、集められたプログラマブルインターコネクト要素は、例証されたＦＰＧＡに対するプログラマブルインターコネクト構造を実現する。プログラマブルインターコネクト要素１１１はまた、図１の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素への、およびそのプログラマブルロジック要素からの接続を含む。
【００２６】
たとえば、ＣＬＢ１０２は、単一のプログラマブルインターコネクト要素（「ＩＮＴ」）１１１を加えたユーザロジックを実現するためにプログラムされることが可能なコンフィギュラブルロジック要素（「ＣＬＥ」）１１２を含み得る。ＢＲＡＭ１０３は、１以上のプログラマブルインターコネクト要素に加えてＢＲＡＭロジック要素（「ＢＲＬ」）１１３を含み得る。典型的には、タイルに含まれるインターコネクト要素の数はタイルの高さに依存する。図示された実施例においては、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば４）もまた使用することができる。ＤＳＰタイル１０６は、適切な数のプログラマブルインターコネクト要素に加えてＤＳＰロジック要素（「ＤＳＰＬ」）１１４を含むことができる。ＩＯＢ１０４はたとえば、プログラマブルインターコネクト要素１１１の１つのインスタンスに加えて入力／出力ロジック要素（「ＩＯＬ」）１１５の２つのインスタンスを含むことができる。当業者にとっては明らかであるように、たとえばＩ／Ｏロジック要素１１５に接続される実際のＩ／Ｏパッドは典型的に、入力／出力ロジック要素１１５の領域に限定されない。
【００２７】
図示された実施例において、ダイの中心近くの水平領域（図１に示す）は、コンフィギュレーション、クロックおよび他の制御ロジックのために用いられる。この列から延在する縦の列１０９は、クロックおよびコンフィギュレーション信号をＦＰＧＡの横幅にわたって分配するために用いられる。
【００２８】
図１に例証されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構築する規則的なコラムナ（columnar）構造を分断させる追加的なロジックブロックを含む。追加的なロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、プロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭの複数の列に及ぶ。
【００２９】
なお、図１は、単に例示的なＦＰＧＡアーキテクチャを例示するように意図されている。たとえば水平方向の列中のロジックブロックの数、列の相対的な幅、列の数および順序、列に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図１の上部に含まれるインターコネクト／ロジック構成は、純粋に例示的なものである。たとえば、実際のＦＰＧＡにおいては、ユーザロジックの効率的な実現を容易にするために、ＣＬＢが現れるところではどこでも、２以上の隣り合うＣＬＢの列が典型的に含まれるが、隣り合うＣＬＢの列の数はＦＰＧＡの全体的なサイズによって変動する。
【００３０】
図２Ａは、処理中のマルチチップモジュール（「ＭＣＭ」）２００の例示的な実施の形態を示す断面図である。ＭＣＭ２００は、ダイ２０１、ダイ２０２および基板２０３を含む。基板２０３は、知られているような、積層基板、蒸着基板またはセラミック基板のいずれかであってもよい。さらに、そこに取付けられるダイ２０１および２０２を有するのに適した任意の他の基板２０３を用いてもよい。ダイ２０１および２０２の各々は、概して、それぞれボール２１１および２１２によって示されるような複数のコンタクトを有する。矢印２１３および２１４は、それぞれダイ２０１および２０２が、基板２０３の導電体に接続されることを示す。
【００３１】
基板２０３は、スルーシリコンビア（「ＴＳＶ」）導電線２１５および２１６、ダイ間（「ｄｔｄ（die-to-die）」）マイクロバンプおよび導電線２１７のような導電線または、信号を伝達することができる任意の種類の他の導電線のような導電線を含んでもよい。導電線２１５および２１６は、基板２０３を通じて縦方向に延びてボール２２１および２２２へと延びる。この例示的な実施の形態において、導電線２１７は、任意選択的な、別々の垂直方向コンタクト２１７Ａおよび２１７Ｂから形成されてもよく、垂直方向コンタクト２１７Ａおよび２１７Ｂは概して水平トレース２１８に接続されて、水平トレース２１８は、例示的に図示されるように、基板２０３の表面レベルのトレースまたは表面近くレベルのトレースであってもよい。
【００３２】
この例示的な実施の形態において、ボールまたはボール状バンプ２１１および２１２は、たとえば、マイクロバンプ（「μバンプ」）として周知のものであってよく、ボール２２１および２２２は、たとえば、「Ｃ４」ボールとして知られているものであってもよい。ＭＣＭのための他の種類の相互接続インターフェイスを用いてもよいことが理解されるべきである。ボール２１１Ｂおよび２１２Ｂは、それぞれ導電線２１７のコンタクト２１７Ａおよび２１７Ｂに接続される。ボール２１１Ａおよび２１２Ａは、それぞれ、導電線２１５および２１６に接続される。
【００３３】
図２Ｂは、ＭＣＭ２００の組立およびパッケージング後の図２Ａの断面図である。図２Ａおよび２Ｂを同時に参照して、ＭＣＭ２００がさらに説明される。
【００３４】
ＭＣＭ２００は水平チップパッケージであることが理解されるべきである。すなわち、ダイ２０１および２０２は、ＭＣＭ内において、概して、互いに水平方向に配置されているが、必ずしも互いに隣接している必要はない。カバー２３０は、ダイ２０１および２０２を基板２０３に取付けるためだけでなくダイ２０１および２０２を保護するために用いられてもよい。導電線２１７と同様に、ボール２１１Ｂおよび２１２Ｂは、破線の枠によって概して示されるように、ＭＣＭ２００の内部ノード２４０を形成する。しかしながら、ボール２２１および２２２は、ＭＣＭ２００のパッケージング後に外部環境に晒される。したがって、パッケージングの後、ボール２２１および２２２は、静電放電（「ＥＳＤ」）に晒されやすく、それに対して、内部ノード２４０は、概してパッケージ後にＥＳＤから切離される。しかしながら、組立の間、図２Ａにおいて概して示されるように、ボール２１１Ｂおよび２１２Ｂは、ボール２１１Ａおよび２１２Ａと同様に、ＥＳＤに晒されやすい。しかしながら、ボール２１１Ａおよび２１２Ａと関連付けられるダイ２０１およびダイ２０２中の回路は、可能性のある外部ＥＳＤ電流条件に効果的に晒される、コンタクトのための従来のＥＳＤ回路で保護され得る。内部ｄｔｄ相互接続部は、マイクロバンプおよび相互接続された導電トレースで形成されてもよく、ＭＣＭダイから外部ＰＣＢへの相互接続部は、たとえば、マイクロバンプＴＳＶおよびＣ４ボールで形成されてもよいことが理解されるべきである。
【００３５】
図３Ａは、処理中のＭＣＭ３００の例示的な実施の形態を示す断面図である。ＭＣＭ３００は、ダイ２０１、ダイ２０２、基板３０１および基板３０２を含む。この例示的な実施の形態において、基板３０１は、しばしば、インターポーザと呼ばれるが、ダイ２０１とダイ２０２との間に配置される。この実施の形態において、インターポーザ３０１は、パッシブインターポーザである。しかしながら、インターポーザ３０１は、任意にアクティブインターポーザ、すなわち、インターポーザ３０１をそのようなトランジスタの形成のための基板として用いて１以上のトランジスタが形成される基板としてもよい。したがって、任意選択的に、ダイ間結合は、ダイ間の垂直方向積層のためのものとすることができ、インターポーザ３０１は、効果的に、ダイの基板の中へ、または直接的に接続され、すなわち「統合的に」形成されることができ、それは概してダイ２０２の任意のブロック３５５によって示され、ｄｔｄコンタクトのより直接的な相互接続部のためのものとすることができる。そのようなオプションにおいて、ダイ２０２におけるスルーホールビア（図示せず）は、相互接続部を形成するために用いられてもよい。しかしながら、明確さの目的のため、インターポーザ３０１のために統合されていない、すなわち別々の１以上の導電層積層基板が用いられるものとする。
【００３６】
基板３０１は、導電線３０４および３０５を含み、それらは、既に説明したように、図２Ａの導電線２１７と同様に形成されてもよい。基板３０２は導電線３０６〜３０８を含む。導電線３０６は、図２Ａを参照して説明された導電線２１７と同様に形成されてよく、導電線３０７および３０８は導電線２１５および２１６と同様に形成されてよい。導電線３０７および３０８は、概してそれぞれ基板３０２を通じて縦方向に延びて、ボール２２１および２２２へのコンタクトを提供する。
【００３７】
矢印３１３によって概して示されるように、ダイ２０１は基板３０１に接続される。矢印３１４によって概して示されるように、基板３０１はダイ３０２の上に配置されて、ダイ３０２に取付けられる、または接続されてもよい。図示しないペーストがいくつかの実施の形態では、ダイ２０２を基板３０１に取付けるために用いられてもよい。矢印３１５は、概してダイ２０２が基板３０２に取付けられることを示す。
【００３８】
図３Ｂは、ＭＣＭ３００の組立およびパッケージング後の図３Ａの断面図である。ＭＣＭ３００の例示的な実施の形態において、縦方向チップ積層パッケージＭＣＭが例示的に示される。カバー３１２は、ダイ２０１、ダイ２０２、インターポーザ３０１、および基板３０２の一部の環境的な保護のために用いられ得るが、ワイヤボンド３１０および３１１、およびボール２１１および２１２のために用いられてもよい。図３Ａと３Ｂとを同時に参照して、ＭＣＭ３００がさらに説明される。
【００３９】
ワイヤボンド３１０は、導電線３０４を導電線３０７に相互接続するために用いられてもよい。ワイヤボンド３１１は、導電線３０５を導電線３０６に相互接続するために用いられてもよい。導電線３０７は、ボール２２１に接続される。ボール２１２Ａは、導電線３０８を介してボール２２２に接続される。ボール２１１Ａは、ライン３０４に接続される。ボール２１１Ｂは、ライン３０５に接続される。ワイヤボンド３１１は、導電線３０５を導電線３０６に相互接続するために用いられる。ボール２１２Ｂは、導電線３０６に接続される。したがって、ＭＣＭ３００の内部ノード３０５は、ボール２１１Ｂおよび２１２Ｂと、導電線３０５および３０６と、ワイヤボンド３１１とによって形成されることが理解されるべきである。さらに、ボール２１１Ａは、導電線３０４と、ワイヤボンド３１０と、導電線３０７とを介してボール２１１に結合される。
【００４０】
パッケージング（カバー３１２を配置してＭＣＭ３００のいくつかの要素を保護してもよい）の後、ボール２１１Ａ，２１２Ａおよび２２１，２２２は、可能性のあるＥＳＤに効果的に晒されて、ボール２１１Ｂおよび２１２Ｂは、パッケージング後にはＥＳＤには晒されない。しかしながら、ボール２１１Ｂおよび２１２Ｂは、ＭＣＭ３００の組立中に可能性のあるＥＳＤに晒される。カバー２３０および３１２の例が、ここでは図２Ｂおよび３Ｂを参照して用いられるが、封止材料による部分的あるいは完全な封止を含む、ＭＣＭのパッケージングの他の方法を用いてもよいことが理解されるべきである。
【００４１】
水平チップパッケージまたは垂直チップ積層パッケージを用いてもよいことが理解されるべきである。さらに、ボール２１１Ａおよび２１２Ａのような、直接的に相互接続されるボールだけでなく、ボール２２１および２２２のような外部のボールへのコンタクトのためのＥＳＤ保護が、従来のＥＳＤ保護と関連付けられてもよいことが理解されるべきであり、そのようなＥＳＤ保護は、上記の図においては例示的には示されていないものの、ダイ２０１および２０２において実現される。そのようなＥＳＤ保護は、概して、可能性のある極度のＥＳＤを保護し、そのようなＥＳＤは、１，０００ボルトを上回る傾向にある。しかしながら、ＭＣＭ内部ノードのために従来の外部ＥＳＤ保護を用いることは、性能の大幅な損害を与えるとともに、ダイ領域を消費するであろう。
【００４２】
従来、ダイ２０１および２０２は、２つの別々のダイではなく、単一のダイとして形成されており、そのような実施の形態において、ボール２１１Ｂおよび２１２Ｂによって概して示される内部ノードは、組立のハンドリングの間にはＥＳＤに晒されることはなかった。すなわち、そのような内部ノードは、ウェハ中のダイの中にあり、したがって保護されていたであろう。しかしながら、複数のダイが用いられるため、内部ノードは組立の間に相互接続のために露出され得る。そのような内部ノードに関連付けられたボールを扱う従来の外部ＥＳＤ保護を置き換える代わりに、本明細書で説明されるように、そのようなＥＳＤ保護が削減される。
【００４３】
低減されたレベルのＥＳＤ保護が、ＭＣＭ２００および３００が組立てられるより制御された環境のために用いられることができる。この例示的な実施の形態において、１００ボルト人体モデル（「ＨＢＭ」）が、そのようなＥＳＤ保護のために用いられる。さらに、そのようなＥＳＤ保護は、ＥＳＤに関連する電流をＥＳＤ素子、すなわち以下においてさらに詳細に説明されるようなダイオードへと運ぶに十分である。ここで、そのような放電経路の抵抗は、信号経路の抵抗よりも大幅に低い。すなわち、ＥＳＤ経路の抵抗は、関連する信号経路の抵抗値の一部として特定される。ＭＣＭ内部ノードのＥＳＤ保護は、外部ノードの従来のＥＳＤ保護よりも実質的に低く、したがってそのような低いレベルのＥＳＤ保護は、従来のＥＳＤ保護よりも性能へのより低い影響とより小さいダイ領域とを有するということが理解されるべきである。
【００４４】
図４Ａは、導電線４０１を介してダイ２０２に結合されるダイ２０１を有するＭＣＭ４００の例示的な実施の形態を示すブロック／回路図である。ＭＣＭ４００の導電線４０１は、ダイ２０１とダイ２０２との間でデータを通信するために用いられてもよい。
【００４５】
導電線４０１は、従来「超ロングライン」と呼ばれる、実質的に長い線であり得る。超ロング線４０１は、ｄｔｄインターコネクト、すなわちそれぞれの端部にたとえばマイクロバンプ２１１Ｂおよびマイクロバンプ２１２Ｂを有する導電線４０１として形成され得る。ボール２１１Ｂおよび２１２Ｂを介して導電線４０１は、ｄｔｄインターフェイスノード４１１および４１２に接続される。ｄｔｄインターフェイスノード４１１および４１２は、内部ＭＣＭ結合のためであり、したがって、従来のＩ／Ｏと区別されるべきであるということが理解されるべきである。ここで、後者の用語（Ｉ／Ｏ）は、概してボード線を駆動するとともに、比較的高いＥＳＤ耐性を有する外部インターフェイスのために用いられるということが理解される。したがって、たとえばパッド４１１および４１２のようなｄｔｄインターフェイスノードは、マイクロバンプまたは他の種類のコンタクトインターコネクトのようなボール２１１Ｂおよび２１２Ｂに結合され得る内部パッケージインターコネクトである。したがって、ボール２１１Ｂおよび２１２Ｂは、ｄｔｄインターフェイスノード４１１および４１２にそれぞれ関連付けられ得る。ダイ２０１のマルチプレクサ４１４の入力は、ｄｔｄインターフェイスノード４１１に結合され得る。さらに、ダイ２０１のインバータ４１５の出力は、ｄｔｄインターフェイスノード４１１に結合され得る。同様に、ダイ２０２のマルチプレクサ４２４の入力は、ｄｔｄインターフェイスノード４１２に結合され得るとともに、ダイ２０２のインバータ４２５の出力は、ｄｔｄインターフェイスノード４１２に結合され得る。
【００４６】
インバータ４１５および４２５は、出力ドライバの形態であることが理解されるべきである。出力ドライバは、例示的にインバータとして示されているが、たとえばマルチプレクサまたはバッファのような他の種類の出力ドライバが用いられ得ることが理解されるべきである。さらに、マルチプレクサ４１４および４２４は、入力ドライバとして例示的に示されるということが理解されるべきである。しかしながら、たとえばインバータまたはバッファのような他の種類の入力ドライバが用いられ得るということが理解されるべきである。
【００４７】
図４Ｂは、クロック結合のためのＭＣＭ４００の例示的な実施の形態を示すブロック／回路図である。さらに、クロック結合は図４Ｂを参照して説明されるが、図４Ｂに例示的に示されるような結合は、たとえばＰＬＤの内容、またはプログラマブルリソースを有する他のＩＣのようなコンフィギュレーションデータの伝達のために用いられ得る。
【００４８】
図４Ｂにおいて、ダイ２０１は、ｄｔｄインターフェイスノード４３６に加えて、ｎ型トランジスタ４３４とインバータ４３５とを含み、ダイ２０２は、ｎ型トランジスタ４４４と、インバータ４４５と、ｄｔｄインターフェイスノード４４６とを含む。導電線４０２は、図２Ｂの基板上、または図３Ｂのインターポーザ３０１上の基板または基板表面近くの線であり得るが、マイクロバンプまたは他の種類の内部パッケージインターコネクト４５１および４５２のようなボールを介してｄｔｄインターフェイスノード４３６および４４６を互いに結合するために用いられる。
【００４９】
ｎ型トランジスタ４３４のゲートは、ｄｔｄインターフェイスノード４３６に結合され、インバータ４３５の出力は、ｄｔｄインターフェイスノード４３６に結合される。同様に、トランジスタ４４４のゲートは、ｄｔｄインターフェイスノード４４６に結合され、インバータ４４５の出力は、ｄｔｄインターフェイスノード４４６に結合される。繰返すように、インバータは出力ドライバとして例示的に示される。しかしながら、他の種類の回路が出力ドライバとして用いられ得る。さらに、ｎ型トランジスタは例示的に示されるものであり、ｐ型トランジスタがゲート入力ドライバとして用いられ得るということが理解されるべきである。
【００５０】
図５Ａは、ＥＳＤ回路が追加された図４Ａの例示的な実施の形態を示すブロック／回路図であり、以下にさらに詳細に説明される。ＭＣＭ４００は、ボール２１１Ｂおよび２１２Ｂを含み、それらはダイ２０１および２０２の形成後かつＭＣＭ４００の組立前に外部に露出するコンタクトである。ボール２１１Ｂおよび２１２Ｂは、導電線４０１を介してＭＣＭ４００のｄｔｄインターコネクトのためのものであることが理解されるべきである。したがって、ＭＣＭ４００の組立後、導電線４０１と同様にボール２１１Ｂおよび２１２Ｂは、ＭＣＭ４００のｄｔｄ内部ノードとなる。
【００５１】
マルチプレクサ４１４および４２４を示す代わりに、パスゲートとして構成されるｎ型トランジスタ、すなわちダイ２０１のトランジスタ５０１およびダイ２０２のトランジスタ５０２が明確さのため例示的に示される。トランジスタ５０１のソース／ドレインノードは、ｄｔｄインターフェイスノード４１１に結合され、同様にトランジスタ５０２のソース／ドレインノードは、ｄｔｄインターフェイスノード４１２に結合される。たとえば、トランジスタ５０１とインバータ４１５とは組合さってドライバ回路として見なされ得るが、データの方向、制御またはｄｔｄインターフェイスノード４１１を介してダイ２０１へのおよびダイ２０１からの他の情報に関して、トランジスタ５０１が入力ドライバであり、インバータ４１５は出力ドライバであることが理解されるべきである。さらに、ｄｔｄインターフェイスノード４１１に入力ドライバおよび出力ドライバの両方が結合される必要がないということがさらに理解されるべきである。たとえば、ｄｔｄインターフェイスノード４１１が入力ノードであり、その実施の形態では入力ドライバのみが入力ノードに結合されてもよい。あるいは、ノード４１１は出力ノードであり、その実施の形態では出力ドライバのみが出力ノードに結合されてもよい。
【００５２】
入力ドライバ５０１は、入力抵抗の矢印５１１によって概して示されるような入力抵抗を有する。さらに、出力ドライバ４１５は、入力抵抗の矢印５１２によって概して示されるような入力抵抗を有する。すなわち、入力ドライバおよび出力ドライバの両方は、関連付けられた入力インピーダンスを有する。マルチプレクサのトランジスタ５０１に関連付けられるような寄生ダイオード５２６が、順バイアス方向にｄｔｄインターフェイスノード４１１およびパワーバス５５５の間に結合されてもよいということが理解されるべきである。そのような寄生ダイオード５２６は、ＥＳＤ保護においては考慮され得るが、ここでは明確さの目的のために無視されている。
【００５３】
ＥＳＤ回路、すなわちダイオード５２１は、ｄｔｄインターフェイスノード４１１からパワーバス５５５へ順バイアス方向に結合される。すなわち、ダイオード５２１の入力側はｄｔｄインターフェイスノード４１１に結合されて、ダイオード５２１の出力側はパワーバス５５５に結合される。ＥＳＤ回路５２２は、ｄｔｄインターフェイスノード４１１から接地バス５５６への順バイアス方向に直列に結合されたダイオード５２３および５２４により形成される。すなわち、ｄｔｄインターフェイスノード４１１はダイオード５２３の入力側に結合される。ダイオード５２３の出力側はダイオード５２４の入力側に結合されて、ダイオード５２４の出力側は接地バス５５６に結合される。この実施の形態において、ＥＳＤ回路５２５はｄｔｄインターフェイスノード４１１に結合された逆バイアスダイオードを提供する。すなわち、ダイオード５２５の入力側は接地バス５５６に結合され、ダイオード５２５の出力側はｄｔｄインターフェイスノード４１１に結合される。
【００５４】
したがって、マイクロバンプ２１２Ｂにおける正のＥＳＤチャージの場合、ＥＳＤ電流はＥＳＤ回路５２２を通り接地バス５５６に結合されるということが理解されるべきである。そのような正のチャージがパワーバス５５５、すなわち順バイアスダイオード５２１の正のチャージを克服するのに十分であるならば、そのようなＥＳＤ電流はダイオード５２１を介してｄｔｄインターフェイスノード４１１からパワーバス５５５へ流れる。パワーバス５５５における電圧は概して５ボルトであり、ＥＳＤは概して５ボルトよりも大きくあり得るので、正のチャージの場合にダイオード５２１によって十分なＥＳＤ保護が与えられ得る。さらに特定的には、この明細書で説明される実施の形態は、２ボルトの電圧以下のパワーバス５５５を有していてもよい。ボール２１１Ｂにおける負のＥＳＤチャージの場合、ＥＳＤ電流はｄｔｄインターフェイスノード４１１から接地５５６へとダイオード５２５を介して流れ得る。
【００５５】
ボール２１１Ｂは、入力ドライバ５０１と出力ドライバ５１５とのＥＳＤ保護のために３つのＥＳＤ放電回路に結合されるということが理解されるべきである。さらに、ダイオード５２６が考慮され得るが、明確さの目的のために無視されている。
【００５６】
ＥＳＤ回路５２１，５２２，５２５の各々は、それらに関連付けられる順バイアスインピーダンスを有する。ＥＳＤ回路５２１，５２２，５２３の各々の順バイアスインピーダンスは、比較的低くて、ＥＳＤ放電電流が接地５５６またはパワーバス５５５へと向けられるということが理解されるべきである。この実施の形態におけるダイオードのような、専用のＥＳＤ素子によって与えられるこの低い抵抗のＥＳＤルートは、信号経路の抵抗と組合される。すなわち、抵抗または容量あるいはそれらの組合せを有するようなｄｔｄインターフェイスノード４１１から能動回路を切離そうとするよりは、ボール２１１Ｂおよび２１２Ｂと同様に導電線４０１に関連付けられる抵抗が、ＥＳＤ保護のための信号経路抵抗の一部として用いられ得る。信号経路抵抗を用いることにより、抵抗または容量、あるいはその両方の追加を避けることができ、そのことはチップ領域を節約するとともに、信号経路へのさらなる寄生回路の追加を避けることができる。すなわち、たとえば設計者はＥＳＤ経路のオーバーヘッドを考慮することなくＴＳＶインターフェイスを用いることができる。そのような設計者が回路設計を完成させると、そのようなＥＳＤ放電経路は、能動回路の経路のインピーダンスの一部として設計され得る。
【００５７】
マイクロバンプおよびインターポーザダイ間インターフェイスの例が説明されているが、任意のパッドインターフェイスが用いられ得るということが理解されるべきである。しかしながら、マイクロバンプＥＳＤインターフェイスは、１００ボルトＨＢＭすなわち５０ナノ秒間の５０ミリアンペア電流パルスに等しくあり得る１００ボルトＨＢＭのために設定されてもよい。マイクロバンプインターフェイスは、概して１００ボルトＨＢＭに関連付けられるストレスを扱うことができる。すなわち、追加のＥＳＤルートを有していない負のルートの資源が信号経路において実現され得る。そのように追加されているが小さいバイパスルートは、メイン信号経路の微小部分であり、そのようなバイパスルートは、５０ミリアンペア−５０ナノ秒パルスを、ＥＳＤ保護のために能動回路から反らし得る。
【００５８】
ＥＳＤ回路５２１，５２２，５２５は、各々関連付けられた順バイアスインピーダンスを有し得る。例示であって限定ではないことを明確にするために、このインピーダンスは規格値に正規化されるものとする。したがって、たとえばＥＳＤ回路５２１の順バイアスインピーダンスは１である。同様に、ＥＳＤ回路５２２および５２５の順バイアスインピーダンスはそれぞれ１である。この方針に従うと、入力インピーダンス５１１および入力インピーダンス５１２の各々は、値４に正規化される。したがって、ドライバ回路の入力インピーダンスの、ＥＳＤ回路の順バイアスインピーダンスに対する比率は、この例においては４対１（「４：１」）である。この４：１の比率は、１００ボルトＨＢＭの場合に十分なＥＳＤ保護を与えるとともに、ＥＳＤ放電を、ｄｔｄインターフェイス素子から前記ＥＳＤ回路網へと反らすことができる。
【００５９】
しかしながら、本明細書で述べられているような正確な規格値が必要でないことが理解されるべきである。したがって、たとえばＥＳＤ回路５２１，５２２，５２５のいずれか１以上の順バイアスインピーダンスは、規格値１よりも大きくてもよく、ドライバ回路の入力インピーダンスに対する最も大きなインピーダンスのＥＳＤ回路の順バイアスインピーダンスに対する比率は、そのようなＥＳＤ回路５２１，５２２，５２５の場合には、１００ボルトＨＢＭに関する十分なＥＳＤ保護を与えるために少なくともほぼ４：１となる。すなわち、入力インピーダンス５１１または５１２は、４単位よりも大きくあり得て、それはダイ２０１とｄｔｄインターフェイスノード４１１とに関連付けられたそれぞれのＥＳＤ回路の最大の順バイアスインピーダンスに関して比率が５：１，６：１またはそれより大きい例におけるＥＳＤ保護を高めるであろう。
【００６０】
すなわち、ドライバ回路の入力インピーダンスの、ＥＳＤ回路の順バイアスインピーダンスに対する各々の比率は、１００ボルトＨＢＭの場合のＥＳＤ保護の場合には少なくともほぼ４：１である。１００ボルトより大きいが従来の１０００ボルト未満またはより高いＥＳＤ保護のような他のＥＳＤ保護レベルが実現されてもよいことが理解されるべきである。しかしながら、晒されるＥＳＤ電圧レベルがより低いように製造設備が制御されているならば、そのような追加のＥＳＤ保護は不要であり、逆により妨害の少ない１００ボルトＨＢＭのＥＳＤ保護と比較して性能への影響を与え得る。「製造設備」とは、概してダイが取付けられる場所であり、基板またはインターポーザなどを介して互いに結合される場所を意味する。さらに、「製造設備」は、ＭＣＭが封止された、覆われるなどの場所を含み得る。
【００６１】
ダイ２０２は、ダイ２０１と同じまたは同様の回路および順バイアスインピーダンスに対する入力インピーダンスの比率を有する。すなわち、そのようなＥＳＤ回路の順バイアスインピーダンスへのドライバ回路の入力インピーダンスは少なくとも順バイアス方向における各々の入力インピーダンスの各々のＥＳＤ放電回路の場合にほぼ４：１である。したがって、明確さのため重複する説明を避ける。しかしながら、ボール２１１Ｂおよび２１２Ｂと、導電線４０１との組合せは関連付けられる抵抗を有するということが理解されるべきである。そのような抵抗は、本明細書で説明されるような比率を満たすために逆方向に縮尺された回路を有することを避けるために用いられ得る。
【００６２】
例示であって限定しないことにより明確にするために、従来の比較値を含むいくつかの数値が示される。しかしながら、他の数値が用いられてもよいことが理解されるべきである。いくつかの従来のＥＳＤルートにおいて、ＥＳＤ経路の場合のルート抵抗は、ほぼ１オームから３オームの範囲内にある。従来のＥＳＤのＨＢＭ仕様は、２キロボルトであり得る。これらの一般的な値により、ほぼ１．５アンペアのＥＳＤ電流が放電され得るということが理解されるべきである。ＥＳＤ経路抵抗と同様にそのようなＥＳＤ電流は、ほぼ３から５ボルトの電流−抵抗（「ＩＲ」）降下をもたらし、それは従来の外部Ｉ／Ｏインターフェイスの場合に安全な電圧範囲である。しかしながら、概して１００ボルトＨＢＭに制限されたＥＳＤに晒される製造設備の場合、放電のためのＥＳＤ導電経路は、ほぼ１０オームから２０オーム位に高くあり得て、そのようなＥＳＤ順バイアスインピーダンスは、信号経路のインピーダンスの一部である。繰返すように、この部分は、ドライバ回路の入力インピーダンスおよびＥＳＤ回路の順バイアスインピーダンスに関して少なくともほぼ４：１であるように説明される。５０ミリアンペアのＥＳＤ電流でのｄｔｄマイクロバンプインターフェイスの場合、ＩＲ降下は、ほぼ０．５ボルトから１ボルトであるだろう。そのようなＩＲ降下は、概してマイクロバンプｄｔｄインターフェイスの場合に安全な電圧範囲となるであろう。
【００６３】
したがって、接地バス５５６またはパワーバス５５５のいずれか一方または両方に対するＥＳＤ経路のための低い抵抗を特定することが、ＥＳＤルートのための比率の特定と置き換わり得ることが理解されるべきである。したがって、大きな抵抗または容量あるいはそれらの結合のような高インピーダンスの集中したＥＳＤ非結合要素が存在し得ない。
【００６４】
上記の数値の例を続けると、回路設計者は、ＥＳＤ経路のオーバーヘッドを考慮する必要なく関連付けられたマイクロバンプｄｔｄインターフェイスおよび回路を設計し得る。すなわち、そのような回路設計が完成すると、与えられたＥＳＤ経路はドライバの入力インピーダンスのような、能動経路のインピーダンスの一部となり、したがってそのようなマイクロバンプｄｔｄインターフェイス回路は十分に保護されるべきである。あらゆるパッドインターフェイスに対して用いられることができるが、マイクロバンプｄｔｄインターフェイスの実現例は、１００ボルトＨＢＭにとって    １００ボルトＨＢＭは、概して５０ナノ秒の間の５０ミリアンペアパルス電流と等価である。したがって、概してマイクロバンプｄｔｄインターフェイスは、そのような信号経路の場合の追加のＥＳＤルートのない負のルート資源を用いて１００ボルトＨＢＭストレスを扱うことができる。すなわち、ダイオード５２１，５２３，５２５は、ダイオード５２３および５２４が直列に与えられているが、概して比較的に小さくてメイン信号経路のごく一部となるバイパスルートを提供する。このバイパスルートは、入力ドライバおよび出力ドライバのような能動回路から５０ミリアンペア−５０ナノ秒パルスを反らすのに十分であり、そのような能動回路を介して１００ボルトＨＢＭに関連付けられたＥＳＤから影響を受けなくする。
【００６５】
導電線４０１のために点を結び直線が例示的に示されているが、そのような導電線は、並列の複数の導電線でもよく曲がりくねった、あるいは他の遠回りするルートを与える導電線でもよく、抵抗を下げるための他のアプローチ、または抵抗またはルートを調整するための上記のいずれかの組合せであってもよい。そのように抵抗を調整することは、信号経路に影響を与えること、すなわち本明細書で他の場所で説明されるように少なくともほぼ４：１の比率を与えることを、ダイの設計を変更する必要なしに用いられ得る。すなわち、信号経路の抵抗は、増加し得て、したがってＥＳＤ回路抵抗が本明細書の他の場所で説明されるような少なくともほぼ４：１の比率のように十分に小さくなることを可能にする。したがって、上記の数値の例を続けて参照して、ボール２１１Ｂおよび２１２Ｂの抵抗がされると仮定される導電線４０１の抵抗の追加により、ＥＳＤ回路５２１，５２２，５２５の順バイアス抵抗は、各々本明細書の他の場所で説明されるような少なくとも４：１の比率をなおも有するがほぼ１０オームから２０オームとなり得る。
【００６６】
図５Ｂは、導電線４０２を介してクロック信号を通信するためまたはプログラマブルリソースアプリケーションのためのコンフィギュレーションデータを通信するためのＭＣＭ４００の例示的な実施の形態を示すブロック／回路図である。ダイ２０１回路は、概して図５Ａのダイ２０１の回路と同じであり、ｎチャネルトランジスタ５０１がこれまでに述べたようなｎチャネルトランジスタ４３４へと置き換えられて追加の寄生ダイオード５６２が追加される点において異なっている。
【００６７】
寄生ダイオード５６２は、順バイアス方向に接地バス５５６からｎチャネルトランジスタ４３４のゲートへと結合される。トランジスタ４３４および５０１の間のような入力抵抗の間の違いと同様に、寄生ダイオード５６２に関連するあらゆる入力抵抗の考慮を除くと、概して図５Ａを参照して説明される上記の説明は図５Ｂと同じであり、したがって明確さの目的のために繰返さない。寄生ダイオード５６２は、ＥＳＤ保護のために考慮されるが、そのようなダイオードは本明細書では明確さのために無視される。
【００６８】
図５Ａおよび５Ｂを同時に参照して、次のような抵抗の規則が説明される。ｚからｂへの抵抗（「Ｒｚｂ」）は、ａからｚへの抵抗（「Ｒａｚ」）に関連付けられて数学的に次のように示される。
【００６９】
Ｒａｚ≦１／４（Ｒｚｂ）
同様に、ｚからｃへの抵抗（「Ｒｚｃ」）は、数学的にａからｚへの抵抗と関連付けられて次のように表わされる。
【００７０】
Ｒａｚ≦１／４（Ｒｚｃ）
抵抗ＲｚｂおよびＲｚｃの両方がこれまでに説明したような４：１というしきい値比率を満たせば足りる。しかしながら、すべての比率が同じであることは必要ではない。したがって、それらの抵抗を組合せた数学的表現は、次のように表わされ得る。
【００７１】
Ｒａｚ≦１／４ｍｉｎ（Ｒｚｃ：Ｒｚｂ）
すなわち、ＲｚｃとＲａｚとの比およびＲＺｂとＲａｚとの比のうちの最小の比が少なくとも４：１に等しいかあるいはそれより大きく、たとえば５：１および６：１のような他のより大きな比率も用いられ得る。ＥＳＤダイオード５２１，５２３，５２４，５２５のようなＥＳＤ回路のための電源および接地ルートは、抵抗Ｒａｚ以下と設定され得る。
【００７２】
図６は、ＭＣＭ組立フロー６００の例示的な実施の形態を示すフロー図である。ＭＣＭ組立フロー６００は、図２Ａ，２Ｂ，３Ａ，３Ｂ，４Ａ，４Ｂ，５Ａ，５Ｂを同時に参照してさらに説明される。
【００７３】
６０１において、第１のコンタクトを有する第１のダイが取得される。そのような第１のダイは、これまでに説明されるようなダイ２０１であり得る。そのような第１のコンタクトは、入力ドライバおよび第１の放電回路に結合され得る。６０２において、第２のダイが取得され得る。そのような第２のダイはこれまでに説明されるようなダイ２０２であり得る。そのような第２のダイは、出力ドライバと第２の放電回路とに結合される第２のコンタクトを有する。そのような第１および第２の放電回路はｄｔｄインターフェイスのためのＥＳＤ回路である。
【００７４】
入力ドライバは第１のインピーダンスを有し、出力ドライバは第２の入力インピーダンスを有する。それぞれの第１および第２のダイの入力ドライバおよび出力ドライバは、これまでに説明されるような、導電線を介して互いに結合され得る。第１の放電回路は、入力ドライバをＥＳＤ事象から保護するためのものであり、第２の放電回路は、出力ドライバをＥＳＤ事象から保護するためのものである。ここで、第１のコンタクトおよび第２のコンタクトは一時的に露出される。そのようなＥＳＤ保護は、これまでに説明されるような１００ボルトＨＢＭのためのものであり得る。
【００７５】
これらの説明に従って、第１の放電回路は第１の順バイアスインピーダンスを有し、第２の放電回路は第２の順バイアスインピーダンスを有し得る。ここで、第１の順バイアスインピーダンスと第２の順バイアスインピーダンスとは、特定された最小抵抗比となるように調整される。より特定的には、入力ドライバに関連付けられる第１の入力インピーダンスは、第１の放電回路の第１の順バイアスインピーダンスの規格値に関して４以上の規格値を有し得る。繰返すように、値は明確さのために規格化され限定されるものではない。同様に、出力ドライバの第２の入力インピーダンスは、第２の放電回路の第２の順バイアスインピーダンスの規格値に関して４以上の規格値を有する。したがって、６０１において取得される第１のダイと６０２において取得される第２のダイとの両方に入力インピーダンスに対する順バイアスインピーダンスの少なくとも４：１の比が存在する。
【００７６】
６０３において、第１のコンタクトと第２のコンタクトとは本明細書で既に説明されるように、少なくとも１つの基板に関連付けられる導電線とｄｔｄインターフェイスとを介して相互に接続され得る。基板は、次に第２のダイの出力ドライバを続く通信のための第１のダイの入力ドライバに結合させる。この接続は、ＭＣＭの２つのダイのｄｔｄ相互接続の任意の形態であり得て、図２Ｂおよび３Ｂを参照してそれぞれに説明される例を含み得る。第１のダイの処理と第２のダイの処理とは互いに独立であり得るが、ＥＳＤ制御を有する製造設備内にあってもよく、そのようなＥＳＤ制御は、１００ボルトＨＢＭまたは１００ボルト未満のＨＢＭ電圧のためであり、１０００ボルトＨＢＭ未満のあらゆる事象においてあり得る。したがって、第１および第２の放電回路は、ＥＳＤ制御を有する製造環境に適合され得る。
【００７７】
６０３におけるインターコネクトの抵抗は、第１のダイと第２のダイとが相互接続された後になるまで抵抗式の一部として信号経路の抵抗とならないことが理解されるべきである。したがって、本明細書で既に説明されるように少なくともほぼ４：１の比率に逆に影響を与えないためにそのような相互接続に関連付けられる抵抗を無視することが望ましくあり得る。別の実施の形態において、６０３におけるインターコネクトの抵抗は、本明細書で既に説明されたような少なくともほぼ４：１の比率が封止またはカバーのような第１のダイと第２のダイとの組立後かつパッケージングの前に処理するために適合されることを確保するために用いられ得る。製造設備は、ＭＣＭの組立フローを通じて異なるレベルのＥＳＤ保護を有していてもよいことが理解されるべきである。そのようなＥＳＤ保護は、そのようなフローの後よりも先の方がより厳しくあり得る。
【００７８】
６０４において、第１のダイと第２のダイとは、６０３において第１のダイと第２のダイとを相互接続するために用いられた少なくとも１つの基板に従って、ＭＣＭの一部としてパッケージングされる。そのようなパッケージングの後、第１のコンタクトと、第２のコンタクトと、第１のコンタクトと第２のコンタクトを相互接続するためにそれらの間にあるインターコネクトとは、そのようなパッケージングの後で完全に隠される。
【００７９】
以上は発明の１以上の局面に従う例示的な実施の形態を説明するものであるが、発明の１以上の局面に従う他のおよびさらなる実施の形態が、本発明の範囲から逸脱することなく考案され、それらは次に続く請求項およびその均等物によって決定される。ステップを記述する請求項は、そのステップのあらゆる順番を含むものではない。商標は、そのそれぞれの所有者の財産である。
【図２Ａ】
2013535811.tif 000003
【図２Ｂ】
2013535811.tif 000004
【図３Ａ】
2013535811.tif 000005
【図３Ｂ】
2013535811.tif 000006
【図４Ａ】
2013535811.tif 000007
【図４Ｂ】
2013535811.tif 000008
【図５Ａ】
2013535811.tif 000009
【図５Ｂ】
2013535811.tif 000010
【図１】
2013535811.tif 000011
【図６】
2013535811.tif 000012
【手続補正書】
【提出日】平成24年3月7日(2012.3.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
マルチチップモジュールのためのダイであって、
前記ダイの形成後かつ前記マルチチップモジュールの組立前に外部に露出する表面を有するコンタクトを備え、
前記コンタクトは、前記マルチチップモジュールのダイ間インターコネクトのためのものであり、
前記コンタクトは、前記マルチチップモジュールの組立後における前記マルチチップモジュールの内部ノードであり、
前記コンタクトと結合されて、第１の入力インピーダンスを有するドライバ回路と、
前記コンタクトと結合される、前記ドライバ回路の静電放電保護のための放電回路とをさらに備え、
前記放電回路は、前記マルチチップモジュールの組立前に前記コンタクトに動作可能に結合され、
前記放電回路は、第１の放電経路に関連付けられる第１の順バイアスインピーダンスを有し、前記第１の順バイアスインピーダンスは、前記第１の入力インピーダンスの一部である、ダイ。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
方法であって、
前記ダイの形成後かつ前記マルチチップモジュールの組立前に外部に露出する表面を有するコンタクトを設けるステップを備え、
前記コンタクトは、前記マルチチップモジュールのダイ間インターコネクトのためのものであり、
前記コンタクトは、前記マルチチップモジュールの組立後において前記マルチチップモジュールの内部ノードであり、
ドライバ回路を前記コンタクトに結合させるステップをさらに備え、前記ドライバ回路は第１の入力インピーダンスを有し、
放電回路を前記コンタクトに結合させるステップをさらに備え、前記放電回路は前記ドライバの静電放電保護のためのものであり、
前記放電回路は、前記マルチチップモジュールの組立前に前記コンタクトに動作可能に結合され、
前記放電回路は、第１の放電経路に関連付けられる第１の順バイアスインピーダンスを有し、前記第１の順バイアスインピーダンスは、前記第１の入力インピーダンスの一部である、方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
矢印３１３によって概して示されるように、ダイ２０１は基板３０１に接続される。矢印３１４によって概して示されるように、基板３０１はダイ２０２の上に配置されて、ダイ３０２に取付けられる、または接続されてもよい。図示しないペーストがいくつかの実施の形態では、ダイ２０２を基板３０１に取付けるために用いられてもよい。矢印３１５は、概してダイ２０２が基板３０２に取付けられることを示す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
ワイヤボンド３１０は、導電線３０４を導電線３０７に相互接続するために用いられてもよい。ワイヤボンド３１１は、導電線３０５を導電線３０６に相互接続するために用いられてもよい。導電線３０７は、ボール２２１に接続される。ボール２１２Ａは、導電線３０８を介してボール２２２に接続される。ボール２１１Ａは、ライン３０４に接続される。ボール２１１Ｂは、ライン３０５に接続される。ワイヤボンド３１１は、導電線３０５を導電線３０６に相互接続するために用いられる。ボール２１２Ｂは、導電線３０６に接続される。したがって、ＭＣＭ３００の内部ノード３０９は、ボール２１１Ｂおよび２１２Ｂと、導電線３０５および３０６と、ワイヤボンド３１１とによって形成されることが理解されるべきである。さらに、ボール２１１Ａは、導電線３０４と、ワイヤボンド３１０と、導電線３０７とを介してボール２１１に結合される。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図３Ａ
【補正方法】変更
【補正の内容】
【図３Ａ】
2013535811.tif 000013
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図３Ｂ
【補正方法】変更
【補正の内容】
【図３Ｂ】
2013535811.tif 000014
【手続補正書】
【提出日】平成24年8月1日(2012.8.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マルチチップモジュール（４００）のためのダイ（２０１）であって、
前記ダイ（２０１）の形成後かつ前記マルチチップモジュール（４００）の組立前に外部に露出する表面を有するコンタクト（２１１Ｂ）を備え、
前記コンタクト（２１１Ｂ）は、前記マルチチップモジュール（４００）のダイ間インターコネクトのためのものであり、
前記コンタクト（２１１Ｂ）は、前記マルチチップモジュール（４００）の組立後における前記マルチチップモジュール（４００）の内部ノードであり、
前記コンタクト（２１１Ｂ）と結合されて、第１の入力インピーダンス（５１１，５１２）を有するドライバ回路（４１５，５０１）と、
前記コンタクト（２１１Ｂ）と結合される、前記マルチチップモジュール（４００）の組立前に前記コンタクト（２１１Ｂ）において存在する静電チャージへの放電経路を与えるための放電回路（５２１−５２５）とをさらに備え、
前記放電回路（５２１−５２５）は、前記マルチチップモジュール（４００）の組立前に前記コンタクト（２１１Ｂ）に動作可能に結合され、前記放電回路（５２１−５２５）は、前記ドライバ回路（４１５，５０１）の静電放電保護のためのものであり、
前記放電回路（５２１−５２５）は、第１の放電経路に関連付けられる第１のインピーダンスを有し、前記第１のインピーダンスは、前記第１の入力インピーダンス（５１１，５１２）の一部である、ダイ。
【請求項２】
前記第１の入力インピーダンス（５１１，５１２）の、前記放電回路（５２１−５２５）の前記第１のインピーダンスに対する第１の比率は、前記静電放電保護のために少なくともほぼ４：１である、請求項１に記載のダイ（２０１）。
【請求項３】
前記放電回路（５２１−５２５）は、第２の放電経路に関連付けられる第２のインピーダンスを有し、
前記第１の入力インピーダンス（５１１，５１２）の、前記放電回路（５２１−５２５）の前記第２のインピーダンスに対する第２の比率は、前記静電放電保護のために少なくともほぼ４：１である、請求項１または２に記載のダイ（２０１）。
【請求項４】
前記ドライバ回路（４１５，５０１）は、入力ドライバ（５０１）または出力ドライバ（４１５）である、請求項１から３のいずれか１項に記載のダイ（２０１）。
【請求項５】
前記ドライバ回路（４１５，５０１）は、前記コンタクト（２１１Ｂ）に接続されたノード（４１１）において、互いに結合された入力ドライバ（５０１）と出力ドライバ（４１５）とを含み、
前記入力ドライバ回路（５０１）は、前記第１の入力インピーダンス（５１１）を有し、
前記出力ドライバ（４１５）は、第２の入力インピーダンス（５１２）を有し、
前記第１の入力インピーダンス（５１１）の、前記放電回路（５２１−５２５）の前記第１のインピーダンスに対する前記第１の比率は、前記入力ドライバの前記静電放電保護のために少なくともほぼ４：１であり、
前記第２の入力インピーダンス（５１２）の、前記放電回路（５２１−５２５）の前記第１のインピーダンスに対する第２の比率は、前記出力ドライバ（４１５）の前記静電放電保護のために少なくともほぼ４：１である、請求項２に記載のダイ（２０１）。
【請求項６】
前記放電回路（５２１−５２５）は、第２の放電経路に関連付けられる第２のインピーダンスを有し、
前記第１の入力インピーダンス（５１１）の、前記放電回路（５２１−５２５）の前記第２のインピーダンスに対する第３の比率は、前記入力ドライバ（５０１）の前記静電放電保護のために少なくともほぼ４：１であり、
前記第２の入力インピーダンス（５１２）の、前記放電回路（５２１−５２５）の前記第２のインピーダンスに対する第４の比率は、前記出力ドライバ（４１５）の前記静電放電保護のために少なくともほぼ４：１である、請求項５に記載のダイ（２０１）。
【請求項７】
前記ドライバ回路（５０１，４１５）の前記静電放電保護は、１００ボルト人体モデルのためのものである、請求項１から６のいずれか１項に記載のダイ（２０１）。
【請求項８】
前記第１の放電経路および前記第２の放電経路は、それぞれ、電源（５５５）および接地（５５６）に向けられる、請求項３から７のいずれか１項に記載のダイ（２０１）。
【請求項９】
前記入力ドライバ（５０１）は、マルチプレクサであり、
前記出力ドライバ（４１５）は、出力バッファである、請求項５または６に記載のダイ（２０１）。
【請求項１０】
別のコンタクト（２１２Ｂ）を有する別のダイ（２０２）と、
前記ダイ（２０１）と前記別のダイ（２０２）とが取付けられる基板（２０３）とをさらに備え、
前記コンタクト（２１１Ｂ）と前記別のコンタクト（２１２Ｂ）とは、前記基板（２０３）の導電体（４０１）を介して互いに結合されて、前記マルチチップモジュール（４００）の組立後に、内部ノードを与え、
前記別のコンタクト（２１２Ｂ）に結合された前記別のダイ（２０２）の出力ドライバ（４２５）をさらに備え、前記出力ドライバ（４２５）は第３の入力インピーダンスを有し、
前記マルチチップモジュール（４００）の組立前に前記コンタクト（２１１Ｂ）において存在する静電チャージへの放電経路を与えるために前記別のコンタクト（２１２Ｂ）に結合された前記第２のダイ（２０２）の別の放電回路（ａ）をさらに備え、
前記別の放電回路（ａ）は、前記マルチチップモジュール（４００）の組立前に前記別のコンタクト（２１２Ｂ）に動作可能に結合され、前記別の放電回路（ａ）は、前記別のダイ（２０２）の前記出力ドライバ（４２５）の静電放電保護のためのものであり、
前記別の放電回路（ａ）は、第３のインピーダンスを有し、
前記第３のインピーダンスは、前記第３の入力インピーダンスの一部である、請求項１から９のいずれか１項に記載のダイ（２０１）。
【請求項１１】
方法であって、
前記ダイ（２０１）の形成後かつ前記マルチチップモジュール（４００）の組立前に外部に露出する表面を有するコンタクト（２１１Ｂ）を設けるステップを備え、
前記コンタクト（２１１Ｂ）は、前記マルチチップモジュール（４００）のダイ間インターコネクトのためのものであり、
前記コンタクト（２１１Ｂ）は、前記マルチチップモジュール（４００）の組立後において前記マルチチップモジュール（４００）の内部ノードであり、
ドライバ回路（５０１，４１５）を前記コンタクト（２１１Ｂ）に結合させるステップをさらに備え、前記ドライバ回路（５０１，４１５）は第１の入力インピーダンス（５１１，５１２）を有し、
放電回路（５２１−５２５）を前記コンタクト（２１１Ｂ）に結合させるステップをさらに備え、前記放電回路（５２１−５２５）は、前記マルチチップモジュール（４００）の組立前に前記コンタクト（２１１Ｂ）において存在する静電チャージへの放電経路を与えるためのものであり、
前記放電回路（５２１−５２５）は、前記マルチチップモジュール（４００）の組立前に前記コンタクト（２１１Ｂ）に動作可能に結合され、前記放電回路（５２１−５２５）は、前記ドライバ回路（５０１，４１５）の静電放電保護のためのものであり、
前記放電回路（５２１−５２５）は、第１の放電経路に関連付けられる第１のインピーダンスを有し、前記第１のインピーダンスは、前記第１の入力インピーダンス（５１１，５１２）の一部である、方法。
【請求項１２】
前記第１の入力インピーダンス（５１１，５１２）の、前記放電回路（５２１−５２５）の前記第１のインピーダンスに対する第１の比率は、前記静電放電保護のために少なくともほぼ４：１である、請求項１１に記載の方法。
【請求項１３】
前記放電回路（５２１−５２５）は、第２の放電経路に関連付けられる第２のインピーダンスを有し、
前記第１の入力インピーダンス（５１１，５１２）の、前記放電回路（５２１−５２５）の前記第２のインピーダンスに対する第２の比率は、前記静電放電保護のために少なくともほぼ４：１である、請求項１１または１２に記載の方法。
【請求項１４】
前記ドライバ回路（５０１，４１５）は、前記コンタクト（２１１Ｂ）に接続されたノード（４１１）において、互いに結合された入力ドライバ（５０１）と出力ドライバ（４１５）とを含み、
前記入力ドライバ回路（５０１）は、前記第１の入力インピーダンス（５１１）を有し、
前記出力ドライバ（４１５）は、第２の入力インピーダンス（５１２）を有し、
前記第１の入力インピーダンス（５１１）の、前記放電回路（５２１−５２５）の前記第１のインピーダンスに対する前記第１の比率は、前記入力ドライバ（５０１）の前記静電放電保護のために少なくともほぼ４：１であり、
前記第２の入力インピーダンス（５１２）の、前記放電回路（５２１−５２５）の前記第１のインピーダンスに対する第２の比率は、前記出力ドライバ（４１５）の前記静電放電保護のために少なくともほぼ４：１である、請求項１２に記載の方法。
【請求項１５】
前記放電回路（５２１−５２５）は、第２の放電経路に関連付けられる第２のインピーダンスを有し、
前記第１の入力インピーダンス（５１１）の、前記放電回路（５２１−５２５）の前記第２のインピーダンスに対する第３の比率は、前記入力ドライバ（５０１）の前記静電放電保護のために少なくともほぼ４：１であり、
前記第２の入力インピーダンス（５１２）の、前記放電回路（５２１−５２５）の前記第２のインピーダンスに対する第４の比率は、前記出力ドライバ（４１５）の前記静電放電保護のために少なくともほぼ４：１である、請求項１４に記載の方法。
【国際調査報告】
2013535811.tif 000015
2013535811.tif 000016