(57)【要約】  シリアルバスに取り付けられる同一のデバイスに対して、一意的なアドレスを割当てるための機構が提供される。各デバイスは、少なくとも１つの出力を有し、固定部およびコンフィギュレーション可能部を有するバスアドレスのコンフィギュレーション可能部を提供するための記憶デバイスが設けられる。デバイスは、コンフィギュレーション可能部を構成するために、出力の状態を決定し、その状態を使用するための、記憶デバイスおよび出力に結合される回路が、さらに設けられる。コンフィギュレーション可能部が構成された後で、バスアドレスは、デバイスを一意的に識別する。そのようなコンフィギュレーションにより、２つ以上のそのようなデバイスが、同じシリアルバス、例えばＩ２Ｃバスに結合されることが可能になる。
2013503389.tif 000002
【特許請求の範囲】
【請求項１】
デバイスであって、
前記デバイス用のバスアドレスのコンフィギュレーション可能部を提供するための記憶デバイスと、
出力と、
前記記憶デバイスと前記出力に結合され、前記デバイスが少なくとも１つの他の同様なデバイスとともにシリアルバスに結合されるときに、前記デバイス用の一意的なサブアドレスとして前記コンフィギュレーション可能部を構成するために、前記出力の状態を決定して前記状態を使用する、回路と、
を備えるデバイス。
【請求項２】
前記回路は、制御回路と、前記制御回路と前記出力の間に結合される比較器回路とを備え、前記比較器回路は、前記出力が外部プルアップ抵抗に接続されるときに第１の論理レベルで、および、前記出力が外部プルアップ抵抗に接続されないときに第２の論理レベルで、前記状態を提供するための比較器回路出力を有し、前記制御回路は、前記コンフィギュレーション可能部を構成するために、前記比較器回路出力から前記状態を決定し、前記状態を使用する、請求項１に記載のデバイス。
【請求項３】
前記比較器回路は、電源電圧の第１の所定の比率として規定される第１の電圧を受けるための第１の入力と、所定の閾値電圧に対応する第２の電圧を受けるための第２の入力とを有する比較器を備える、請求項２に記載のデバイス。
【請求項４】
前記比較器は、前記第１の電圧と前記第２の電圧とを比較し、前記第１の電圧が前記第２の電圧より高いとき、前記比較器回路出力で、前記出力の前記状態として前記第１の論理レベルを提供するように動作可能である、請求項３に記載のデバイス。
【請求項５】
前記第１の電圧は、第１のプルダウン抵抗と前記外部プルアップ抵抗の間のノードにおいて、前記出力がその外部プルアップ抵抗に接続されるときに提供される、請求項３に記載のデバイス。
【請求項６】
前記第２の電圧は、前記電源電圧の第２の所定の比率として規定される、請求項３に記載のデバイス。
【請求項７】
前記電源電圧の前記第２の所定の比率は、前記電源電圧の前記第１の所定の比率より低い、請求項６に記載のデバイス。
【請求項８】
前記制御回路は、電源電圧閾値がパワーアップシーケンスの間に到達されたときに、前記比較器回路出力で提供される前記状態を決定するように動作可能である、請求項２に記載のデバイス。
【請求項９】
前記出力は、前記パワーアップシーケンスの間、ディスエーブルされる、請求項８に記載のデバイス。
【請求項１０】
前記制御回路は、クロック信号を発生させるためのクロック発生器と、前記クロック発生器に結合される制御論理とを備え、前記クロック信号は前記制御論理をイネーブルして、前記出力がディスエーブルされる間に比較器回路出力で提供される前記状態を決定するように使用可能である、請求項１に記載のデバイス。
【請求項１１】
前記デバイスにより制御されるモータの運動を検出し、前記検出された運動に基づいて、前記回路にセンサ出力信号を提供するための、前記回路に結合されるセンサをさらに備える、請求項１に記載のデバイス。
【請求項１２】
前記センサは、磁界センサを備える、請求項１１に記載のデバイス。
【請求項１３】
外部モータのコイルを駆動するためのコイルドライバをさらに備える、請求項１１に記載のデバイス。
【請求項１４】
外部モータのコイルを駆動するためのコイルドライバをさらに備える、請求項１に記載のデバイス。
【請求項１５】
前記デバイスは、Ｉ２Ｃスレーブデバイスとして動作するように構成される、請求項１に記載のデバイス。
【請求項１６】
前記バスアドレスは、７ビットＩ２Ｃバスアドレスであり、前記コンフィギュレーション可能部が、前記７ビットＩ２Ｃバスアドレスの最下位ビットを含む、請求項１５に記載のデバイス。
【請求項１７】
マスタデバイスと、
それぞれが、シリアルバスを介して前記マスタデバイスに結合される、２つ以上のスレーブデバイスとを備え、前記２つ以上のスレーブデバイスの各スレーブデバイスは、
前記スレーブデバイス用のバスアドレスのコンフィギュレーション可能部を提供するための記憶デバイスと、
出力と、
スレーブアドレス用の一意的なサブアドレスとして前記コンフィギュレーション可能部を構成するために、前記出力の状態を決定し、前記状態を使用するための、前記記憶デバイスおよび前記出力に結合される回路と
を備えるシステム。
【請求項１８】
前記回路は、制御回路と、前記制御回路と前記出力の間に結合される比較器回路とを備え、前記比較器回路は、前記出力が外部プルアップ抵抗に接続されるときには第１の論理レベルそして、前記出力が外部プルアップ抵抗に接続されないときには第２の論理レベルで、前記状態を提供するための比較器回路出力を有し、前記制御回路は、前記コンフィギュレーション可能部を構成するために、前記比較器回路出力から前記状態を決定し、前記状態を使用する、請求項１７に記載のシステム。
【請求項１９】
前記比較器回路は、電源電圧の第１の所定の比率として規定される第１の電圧を受けるための第１の入力と、所定の閾値電圧に対応する第２の電圧を受けるための第２の入力を有する比較器とを備える、請求項１８に記載のシステム。
【請求項２０】
前記制御回路は、電源電圧閾値がパワーアップシーケンスの間に到達されたときに、前記比較器回路出力で提供される前記状態を決定するように動作可能である、請求項１８に記載のシステム。
【請求項２１】
前記制御回路は、クロック信号を発生させるためのクロック発生器と、前記クロック発生器に結合される制御論理とを備え、前記クロック信号は前記制御論理をイネーブルして、前記出力がディスエーブルされる間に前記比較器回路出力で提供される前記状態を決定するように使用可能である、請求項１８に記載のシステム。
【請求項２２】
各スレーブデバイスは、Ｎ個の出力を有し、各スレーブデバイス用の前記バスアドレスの前記コンフィギュレーション可能部は、Ｎ個のビットを含む、請求項１７に記載のシステム。
【請求項２３】
前記２つ以上のスレーブデバイスは、第１のモータドライバと第２のモータドライバとを備え、前記第１のモータドライバは、第１のモータに結合され、前記第１のモータに制御を提供し、前記第２のモータドライバは、第２のモータに結合され、前記第２のモータに制御を提供し、前記第１のモータドライバは、前記第１のモータに第１の次元における構造の運動を制御させる出力信号を提供するために、前記マスタデバイスにより制御され、前記第２のモータドライバは、前記第２のモータに第２の次元における前記構造の運動を制御させる出力信号を提供するために、前記マスタデバイスにより制御される、請求項１７に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、シリアルバスのアドレス指定技法に関する。
【背景技術】
【０００２】
一部のシリアルバスプロトコルは、バスに取り付けられる各デバイスが、一意的なアドレスにより識別されることを必要とする。業界標準のインターインテグレーテッドサーキット（「Ｉ２Ｃ」）バスは、そのようなバスの例である。Ｉ２Ｃバス上のデバイスは、マスタデバイスまたはスレーブデバイスのいずれかとして動作され得る。マスタデバイスは、クロック信号を発生させ、マスタデバイスとスレーブデバイスとの間のデータ転送を制御する。マスタデバイスは、ｎビットのスレーブデバイスのバスアドレス、ならびに、読み出しもしくは書き込みの動作を指示するための方向ビットを含む、いくつかのビット（典型的には１バイト）の情報を、バスを介して転送することにより、スレーブデバイスをアドレス指定する。特定のスレーブデバイスのバスアドレスは、デバイスが製造されるときに決定されることがよくある。すなわち、スレーブデバイスのバスアドレスのビットは、スレーブデバイスにおいて固定（すなわち「ハードワイヤード」）である。同じアドレスを共有する２つ以上の同一のスレーブデバイスが、バスに接続されるならば、スレーブデバイスは、マスタデバイスにより個々にアクセスされ得ない。したがって、バスに結合される各スレーブデバイスは、それ自体の一意的なバスアドレスを、適切なバス動作のために有することが必要とされる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
一意的なアドレスを割当てるための１つの機構では、ＤＩＰスイッチまたはジャンパブロックのコネクタを使用することで、ユーザによりビットがセットされることが可能になる。シリアルバス上の同一のスレーブデバイスを区別する別の方法は、チップセレクトまたはチップイネーブルを使用することであるが、これは、スレーブデバイス上に少なくとも１つの余分なピンの割り当てを必要とし、したがって、そのデバイスのコストおよび複雑度を増大させる。ユーザ（例えば、モジュールまたはシステムの設計者）はさらに、同じバスアドレスを用いて複数のデバイスを選択するためのマルチプレクサ、システムの全体のコストおよびボード空間の必要条件を増やすことになる解決法を使用する場合がある。
【課題を解決するための手段】
【０００４】
一態様では、全体的に、本発明はデバイスを対象とする。デバイスは、デバイス用のバスアドレスのコンフィギュレーション可能部を提供するための記憶デバイスを含む。デバイスは、出力と、デバイスが少なくとも１つの他のそのようなデバイスとともにシリアルバスに結合されるときに、デバイス用の一意的なサブアドレスとしてコンフィギュレーション可能部を構成するために、出力の状態を決定し、その状態を使用するための、記憶デバイスおよび出力に結合される回路とを、さらに含む。
【０００５】
本発明の実施形態は、以下の特徴の１つまたは複数を含み得る。回路は、制御回路と、制御回路と出力との間に結合される比較器回路を含み得る。比較器回路は、出力が外部プルアップ抵抗に接続されるときに第１の論理レベルで、そして出力が外部プルアップ抵抗に接続されないときに第２の論理レベルで、状態を提供するための比較器回路出力を有する。制御回路は、コンフィギュレーション可能部を構成するために、比較器回路出力から状態を決定し、その状態を使用する。
【０００６】
本発明の前述の特徴は、本発明自体と同様に、図面の以下の詳細説明から、より十分に理解され得る。
【図面の簡単な説明】
【０００７】
【図１】シリアルバスに結合される、マスタデバイスおよび２つの同一のスレーブデバイス（モータドライバデバイスが示されている）を含むシステムのブロック図である。
【図２】例示的な実施形態による、モータドライバ用の一意的なバスアドレスを決定するための、制御回路および比較器回路の形態でのデバイス識別子のサポートを含む、（図１からの）モータドライバのスレーブデバイスのブロック図である。
【図３】固定部およびコンフィギュレーション可能部（すなわちサブアドレス）を有するように規定される、一意的なバスアドレス用の例示的なフォーマットを示す。
【図４】例示的な実施形態による、（図２に示される）比較器回路の概略図である。
【図５】スレーブデバイスの出力で、出力が外部プルアップ抵抗に結合されるときに形成される、例示的な分圧器回路の概略図である。
【図６Ａ】一意的なバスアドレスのコンフィギュレーション可能部のコンフィギュレーションを含む、例示的なパワーアップシーケンスを図示する流れ図である。
【図６Ｂ】図６Ａで図示されるパワーアップシーケンスを実行するために使用される例示的な制御回路のブロック図である。
【図６Ｃ】一意的なバスアドレスのコンフィギュレーション可能部のコンフィギュレーションを実行するために使用される代替の例示的な制御回路のブロック図である。
【図７】イメージスタビライザアプリケーションを制御するために、（図１からの）２つのモータドライバを使用するシステムのブロック図である。
【図８】４つの同一のスレーブデバイスが、４つのそれぞれのサブアドレスで構成されるシステムを示すブロック図である。
【発明を実施するための形態】
【０００８】
図１を参照すると、システム１０が、シリアルバス１６に結合されるマスタデバイス（または「マスタ」）１２、および２つの同一のスレーブデバイス１４ａ、１４ｂを含む。シリアルバス１６は、インターインテグレーテッドサーキット（「Ｉ２Ｃ」）バスとして示される。Ｉ２Ｃバスプロトコルは、双方向データラインを使用し、Ｉ２Ｃバスマスタにより制御される複数のスレーブデバイスをサポートする同期シリアルバスプロトコルである。Ｉ２Ｃバスは、「ＳＣＬ」と呼ばれる（かつ、マスタにより発生されるクロック信号を搬送する）クロックワイヤ（またはライン）、および「ＳＤＡ」と呼ばれるデータワイヤ（またはライン）を含む、２つのワイヤからなる。このように、シリアルバス１６は、Ｉ２ＣバスＳＤＡデータラインとしてのデータライン１８、およびＩ２ＣバスＳＣＬクロックラインとしてのクロックライン２０を含むように実現される。マスタデバイス１２およびスレーブデバイス１４ａ、１４ｂは、Ｉ２Ｃバスプロトコルに従って動作するように設計される。各スレーブデバイスは、ｎビットのバスアドレスを有し、それによってマスタデバイス１２によりアドレス指定される。バスアドレスビットの数「ｎ」は、例えば、図３を参照して後で説明されるように、７（ｎ＝７）、または、所与の設計に対して適切な、他の何らかのビットの数であってよい。
【０００９】
スレーブデバイス１４ａ、１４ｂは、ＶＤＤライン２３を介して電源電圧ＶＤＤ２２に、および、アース接続２４を介してシステムのアースに、さらに結合される。バイパスコンデンサ２６が、各スレーブデバイスの外部ＶＤＤとアース接続との間に設けられる。あるいは、バイパスコンデンサ２６は、各スレーブデバイスにおいて内部デカップリングコンデンサの方が選択されるならば、不要となり得る。内部デカップリングコンデンサは、例えば、「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｅｎｓｏｒ  Ｈａｖｉｎｇ  Ｃａｐａｃｉｔｏｒ  Ｏｎ  Ｃｈｉｐ（オンチップコンデンサを有するセンサのための方法および装置）」という名称で発明者Ｗｉｌｌｉａｍ  Ｐ．Ｔａｙｌｏｒによって２００６年４月１４日に出願され、現在は、２００９年８月１１日に発行され、本出願の譲受人であるＡｌｌｅｇｒｏ  Ｍｉｃｒｏｓｙｓｔｅｍｓ，  Ｉｎｃ．に譲渡された米国特許第７，５７３，１１２号である、米国特許出願第１１／２７９，７８０号で説明されるタイプの構造であってよい。
【００１０】
１つの例示的な実施形態では、図示のように、スレーブデバイスは、各外部モータ（またはアクチュエータ）２８ａ、２８ｂ、例えばボイスコイルモータ（ＶＣＭ）などのリニアモータを駆動するために使用されるモータドライバである。モータ２８ａおよびモータ２８ｂは、それぞれライン３２および３４により指示されるように、アプリケーション３０内の構造または物体の運動を制御する。アプリケーション３０は、単一のアプリケーションである場合があり、または、それぞれが異なる機能もしくは活動を実行するための専用である２つのアプリケーション、例えば、各アプリケーションがスレーブデバイスおよびモータの異なるものにより制御される、（破線により区分することによって指示されるような）アプリケーション３６およびアプリケーション３８である場合がある。コントローラ（例えばマイクロコントローラ）またはプロセッサであり得るマスタデバイス１２は、別個の制御ラインすなわちバス３９を介してアプリケーション３０にさらに結合される。そのようには図示されないが、アプリケーションは、またはより具体的には、専用プロセッサ、例えば信号プロセッサ、および／もしくはメモリなどの、アプリケーションの１つもしくは複数の構成要素は、スレーブデバイスとしてもまた実現され得る。そのように実現されるならば、そのアプリケーションのスレーブデバイスは、バス３９の代わりに、（データライン１８およびクロックライン２０への接続を伴う）バス１６を介して、マスタデバイス１２に結合されることになる。
【００１１】
図示される例では、モータ２８ａは、コイル４０ａおよび（棒磁石として示される）永久磁石４２ａを用いて実現され、モータ２８ｂは、コイル４０ｂおよび永久磁石４２ｂを用いて実現される。コイル４０ａは、出力ライン４４ａおよび４６ａを介して、デバイス１４ａに接続される。コイル４０ｂは、そのそれぞれの出力ライン、出力ライン４４ｂ、４６ｂを介して、デバイス１４ｂに接続される。
【００１２】
デバイス１４ａ、１４ｂの１つ、例えばデバイス１４ｂの出力は、図示のように、外部構成要素４８を介してＶＤＤに結合される。図示されるシステムでは、構成要素は、プルアップ抵抗「Ｒｅｘｔ」４８として示される。一方の端部で、抵抗４８は、ＶＤＤライン２３に接続される。反対の端部で、抵抗４８は、デバイス１４ｂの出力ライン４４ｂに接続される。各デバイス１４ａ、１４ｂの出力に、（単一の抵抗４８として示されるだけであるが、１つまたは複数の抵抗により設けられる場合がある）そのような抵抗が存在すること、または存在しないことが、一意的なデバイス識別子を決定するために使用され、それによって、後でさらに詳細に説明されるように、各デバイスは、マスタデバイス１２により個々にアクセスされ得る。
【００１３】
Ｉ２Ｃバスのクロックラインとデータラインの両方に必要なプルアップ抵抗は、（簡単のために）図１から省略されている。マスタデバイス１２およびアプリケーション３０用の、電源およびアースの接続もまた、省略されている。
【００１４】
図２を参照すると、モータドライバ１４ａ（または１４ｂ）は、磁界センサ５０として示されるモーションセンサ、（ここでは全ブリッジまたはＨブリッジのドライバとして示される）コイルドライバ５２、および、インターフェース５４として集合的に指示される様々な制御回路を含む。磁界センサ５０は、感知デバイス５６、例えば、ホール効果素子もしくは何らかの種類の磁気抵抗（ＭＲ）素子、ならびに、感知デバイス出力ライン５９ａ、５９ｂにより感知デバイスに結合される増幅器５８を含む。インターフェース５４の制御回路は、制御回路６０、ならびにバスインターフェース６２および出力制御回路６４を含む。バスインターフェース６２は、デバイス１４ａに関連付けられるバスアドレス６８を記憶するための記憶デバイス６６を含む。記憶デバイス６６は、任意の適したタイプの記憶デバイス、例えば、レジスタ、またはＥ２ＰＲＯＭのようなメモリデバイスであってよい。制御回路６０は、図６Ａ〜６Ｃを参照して後で説明されるように、バスアドレスのコンフィギュレーションを含む、様々な制御機能をサポートするための回路を含む。さらに、比較器回路７０が、モータドライバ１４ａに含まれる。任意には、デバイス１４ａは、デバイス１４ａがそれ自体を較正することを可能にする較正制御回路７２をさらに含み得る。
【００１５】
さらに図２を参照すると、インターフェース５４として示されるデバイス１４ａの部分は、コイルドライバ５２を（図１からの）コントローラ１２とインターフェースし、磁界センサ５０をコイルドライバ５２に結合する働きをする。インターフェース５４は、磁界センサ５０の出力、センサ出力７４を受信し、その入力を、コイルドライバ５２に付与されるべきコイルドライバ信号８４ａ、８４ｂ、８４ｃ、８４ｄを生成するために、バス入力のＳＤＡ８０およびＳＣＬ８２にそれぞれ接続される、入力のバスライン７６およびバスライン７８を介して、バスインターフェース６２で受信されるデバイス入力信号とともに使用する。コイルドライバの出力信号は、それぞれコイルドライバ出力ライン９０および９２上の、出力のＯｕｔ１  ８６およびＯｕｔ２  ８８に提供される。入力８０、８２および出力８６、８８に加えて、デバイス１４ａは、入力、すなわち、ＶＤＤ端子９４およびＧＮＤ端子９６として示される、外部電源およびアースに接続するための端子をさらに有する。コイルドライバ５２は、ＶＤＤライン９８を介してＶＤＤ端子に、および、ＧＮＤ接続１００を介してＧＮＤ端子に結合される。デバイス１４ａの他のサブ回路が、図で指示されるように、これらのＶＤＤおよびＧＮＤの端子に結合される。
【００１６】
比較器回路７０は、比較器回路入力ライン１０４経由で、ノード「Ａ」（ノード１０２）でブリッジ出力ライン９０に結合される。比較器回路出力ライン１０６は、比較器回路７０を制御回路６０内の制御論理に結合する。較正制御回路７２がさらに、１つまたは複数の較正制御ライン１０８により、インターフェース５４内の回路に接続される。
【００１７】
さらに図２を参照すると、コイルドライバ５２は、ごく少数の例を挙げると、ボイスコイルモータ、振動モータ、シャッタトリガ、偏光フィルタ、スピーカの制御などの、小型リニアモータのリニアモータ駆動および制御に特によく適しているものである。この実施形態では、コイルドライバ５２は、Ｈブリッジ（または全ブリッジ）回路として実現される。このタイプのコイルドライバは、双方向の電流の流れを考慮するものであり、それによって、リニアモータが、順方向および逆方向に動作することが可能になる。第１の出力８６は、外部コイル（図１からのコイル４０ａ）の一方の端部に接続し、第２の出力８８は、外部コイルの他方の端部に接続する。図示される実施形態では、Ｈブリッジ回路５２は、（図ではそれぞれＳ１、Ｓ２、Ｓ３、Ｓ４とも名付けられている）４つの固体スイッチ１１０ａ、１１０ｂ、１１０ｃ、１１０ｄで構成される。Ｓ１およびＳ４が閉状態である（かつ、Ｓ２およびＳ３が開状態である）とき、電流は、コイル４０ａを通って一方向に、第１の出力８６から第２の出力８８へ流れる。Ｓ１およびＳ４を開状態にし、Ｓ２およびＳ３を閉状態にすると、電流が、コイル４０ａを通って逆方向に、第２の出力８８から第１の出力８６へ流れるようになる。
【００１８】
磁界センサ５０は、知られている技法および設計によって実現され得る。センサは、感知デバイス５６の磁界信号から出力７４でのセンサ出力を発生させるために集合的に動作する、様々な他の回路を含み得ることが理解されよう。例えば、感知デバイス５６により発生される磁界信号を増幅するための増幅器５８に加えて、センサ５０は、チョッパ安定化、自動利得制御（ＡＧＣ）およびオフセット調整などの他の特徴を含むように実現され得る。
【００１９】
感知デバイス５６は、ホール効果感知素子である場合があり、または、磁気抵抗（ＭＲ）感知素子などの、ホール効果感知素子のもの以外の形態をとる場合があることが理解されよう。ＭＲ感知素子は、次のものに限らないが、異方性磁気抵抗（ＡＭＲ）デバイス、巨大磁気抵抗（ＧＭＲ）デバイス、トンネル磁気抵抗（ＴＭＲ）デバイス、ならびに、ヒ化ガリウム（ＧａＡｓ）もしくはインジウム化合物、例えばアンチモン化インジウム（ＩｎＳｂ）などの、ケイ素以外の半導体材料で作製されるデバイスを含む、任意のタイプのＭＲデバイスで作製され得る。感知素子は、単一の素子を含む場合があり、または、別法として、様々なコンフィギュレーション、例えば、半ブリッジもしくは全（ホイートストン）ブリッジで配列される２つ以上の素子を含む場合がある。
【００２０】
デバイス１４ａは、様々な回路素子が上に形成される半導体基板を含む集積回路（ＩＣ）の形態で設けられ得る。ＩＣは、ＶＤＤ入力すなわち端子９４、ＧＮＤ端子９６、ＳＤＡ入力８０、ＳＣＬ入力８２、Ｏｕｔ１出力８６およびＯｕｔ２出力８８のそれぞれに対応するための少なくとも１つのピンを有することになる。ＩＣの機能性、すなわち、その中に含まれる回路素子は、特定のアプリケーションに適するように変更され得ることが理解されよう。
【００２１】
磁界センサおよびコイルドライバが図２に示されるが、各スレーブデバイス１４ａ、１４ｂは、内蔵のモータドライバなしのセンサ、または、内蔵のセンサなしのモータドライバであり得る。例えば、スレーブデバイスは、同じ感知機能または異なる感知機能を実行するセンサであり得る。それぞれの同一のセンサは、（例えば、位置、近接度、変位、速度、方向、およびそれらの微分係数に関する）運動／モーション、光、圧力、応力／ひずみ、温度等などの、システム１０の所望のアプリケーションにより必要とされるような、特定の物理パラメータを、検出または測定するのに適しているものであってよい。実行されるべき感知のタイプに適している、任意のセンサ構造は、それが、ごく少数の例を挙げると、電磁気的、光学的、容量性、抵抗性、または圧電のものであろうと、同様に使用され得る。他のタイプの回路が、これらのタイプの回路の代わりに、またはそれらに加えて使用され得る。さらに、図示されるようなリニアモータまたはアクチュエータであることに加えて、モータ２８ａ（およびモータ２８ｂ）は、回転モータであってよく、または、別法として、何らかの他のタイプの機械もしくはシステム（例えば、典型的な産業用、自動車用、または民生用のアプリケーションで見受けられるもの）で置換され得る。
【００２２】
再び図１を参照すると、この図は、システム１０の機能的な区分のみを図示することが意図されているということが理解されよう。ＩＣとして構成されるならば、デバイス１４ａ（またはデバイス１４ｂ）は、モータ２８ａ（またはデバイス１４ｂ用のモータ２８ｂ）の磁石／コイルアセンブリ内に実装され得る、または組み込まれ得る。一タイプの磁石／コイルアセンブリでは、磁石は、固定コイルに対して運動することができる。別のタイプの磁石／コイルアセンブリは、固定磁石および可動コイルを代わりに使用することができ、または、位置の変化によって磁界強度の変化を生成することができる他の何らかの機構で置換され得る。モータは、前述のように、リニアモータの代わりに回転モータであってよい。図２でのモータの図示は、単に簡素な表現であることが意図されていることが理解されよう。基本的なモータの構造では、モータは、典型的には、ロータおよびステータを含むことになることが理解されよう。ロータは、多極の永久磁石を含むことになり、ステータは、コイル、およびコイルに接続されるモータ制御回路が中に存在するアセンブリを含むことになる。図示されるアプリケーションでは、モータ制御回路は、デバイス１４ａ（または１４ｂ）として実現される。
【００２３】
動作において、マスタデバイス１２は、ＳＤＡデータライン１８を介してスレーブバスアドレスを送出することにより、スレーブデバイス１４ａ、１４ｂの１つを対象とする通信（例えばコマンド）を開始する。図１〜２で図示されるもののようなモータ制御のアプリケーションでは、そのコマンドは、運動に対する要求であり、必要な運動の量（および、設計が双方向の運動をサポートするならば、方向）を指示する場合がある。インターフェース５４は、ブリッジ５２を制御するために、要求をブリッジドライバ信号８４ａ〜８４ｄに変換する。ブリッジ５２は、ブリッジ出力ライン９０、９２の１つを介して提供され、外部コイルに付与される駆動電流信号を生成する。コイルは、通電されるとき、磁石と相互作用し、磁石の運動を引き起こす。磁石およびコイルにより発生される磁界の強度は、実際に行われた運動に関するフィードバックとして、センサ５０により感知される。駆動電流信号は、運動がコントローラ１２により要求されたものと一致するまで調整され得る。
【００２４】
各スレーブデバイスは、それ自体の一意的なバスアドレスを有し、それによって、デバイスは、バスアドレス指定のみにより（すなわち、何らかの追加的なハードウェアのセレクトピンまたはイネーブルピンなしで）選択され得る。それぞれの同一のデバイスが、（集積回路すなわち「ＩＣ」ではあり得ることだが）それが製造された時点で完全に固定であるアドレスを有することになっているならば、２つのそのようなデバイスを同じバス上に存在させることは、可能ではないということになる。
【００２５】
図３は、（図２からの）バスアドレス６８に対する例示的なフォーマットを示す。バスアドレス６８は、ベース部１２０および可変（すなわちコンフィギュレーション可能）部１２２を含む。ベース部１２０は、デバイス１４ａにおいて、製造の時点で固定である。ベース部１２０内の各ビットは、バスアドレスのベース部に対する所定のビット定義に従って、ＶＤＤまたはＧＮＤに連結される（すなわち、それぞれ「１」または「０」に対してハードワイヤードである）。可変部１２２は、デバイス出力がハイインピーダンスにある所定の時間区間の間に、例えばパワーアップの間に、（図２に示される）出力Ｏｕｔ１  ８６の状態に基づいて、デバイス１４ａによりセットされる。図示される例では、バスアドレス６８は、アドレスビットＡ０からＡ６の７ビットアドレスであり、Ａ０が最下位ビットであり、Ａ６が最上位ビットである。７ビットアドレスでは、Ａ１からＡ６の６ビットが、固定ベース部１２０に対応し、最下位ビットＡ０として示される単一のビットが、可変部１２２に対応する。可変部は、後で考察されるように、２ビット以上を含むように実現され得る。
【００２６】
したがって、同一のデバイス１４ａ、１４ｂが、（図１に示される）バス１６上に存在することを可能にするために、各デバイスは、デバイスの内部回路において固定（すなわち「ハードワイヤード」）であるビットと、パワーアップの間に、デバイスによりコンフィギュレーションすなわちセットされる少なくとも１つのビットとの組み合わせであるアドレスを使用する。コンフィギュレーション可能（すなわち可変）ビットは、各デバイスのバスアドレスを、バス上の他のデバイス（または、２つ以上であるならば、複数のデバイス）のものと競合しない一意的なアドレスにするために、ハイまたはローにセットされ得る。
【００２７】
可変ビット（または複数のビット）は、デバイス識別子（またはＩＤ）またはサブアドレスと呼ばれ得る。上記で考察されたように、バスアドレス６８のベース部１２０およびコンフィギュレーション可能部１２２は、制御ユニット５４内のバスインターフェース６２の記憶デバイス６６内に設けられる。記憶デバイスは、（前述のように、レジスタ、または他の記憶素子、例えば、ＥＥＰＲＯＭのような不揮発性メモリ素子などの）単一のデバイスである場合があり、または、２つ以上のタイプ、例えば、固定ビットを提供するための第１のタイプ、および、記憶セルとしてのフリップフロップなどの、可変情報を記憶することに適している第２のタイプの回路もしくはデバイスを表す場合がある。コンフィギュレーション可能部１２２内の可変ビットの状態は、デバイスの対応する出力８６が、外部抵抗（すなわち、図１の抵抗４８）を介してＶＤＤに結合されるか否かに基づいてセットされる。スレーブデバイスのバスアドレスのすべてのビットがセットされた後で、スレーブデバイス１４ａ、１４ｂは、バスアクセスの際に、それが、完全なバスアドレスであらかじめプログラミングされているならばそうなるのと同じように動作する、すなわち、バスインターフェース６２内のデコーダ論理が、マスタ１２からバス１６を介して受信されるスレーブデバイスのバスアドレスを、デバイス１４ａ、１４ｂに（例えば、図２に示されるような、バスインターフェース６２内の記憶デバイス６６などの記憶デバイスに）記憶されるバスアドレス６８と比較することになる。
【００２８】
デバイス１４ａ、１４ｂの顧客すなわちユーザは、バスアドレス６８のベース部１２０（すなわち「ベースアドレス」）が与えられることになり、各デバイス１４ａ、１４ｂを、「０」（または「１」）を加えたベースアドレスを有するとして規定するように、マスタ１２内のソフトウェアを実現することになる。すなわち、マスタ１２は、デバイス１４ａ、１４ｂの一方を、「０」を加えたベースアドレスにより、および、他方のデバイスを、「１」を加えたベースアドレスによりアドレス指定するようにプログラミングされることになる。そのバスアドレスの可変部１２２が「１」にセットされるデバイスは、抵抗４８などの外部プルアップがその出力８６に接続されるデバイスということになる。図１のシステムの例では、そのデバイスは、たまたまデバイス１４ｂである。
【００２９】
図４を参照すると、比較器回路７０の詳細が示される。回路７０は、図２からのノード「Ａ」１０２と制御回路６０との間に結合される。回路７０は、（ノードＡ１０２に接続される）ライン１０４に対応する第１の比較器入力と、第２の比較器入力１３２とを有する比較器１３０を含む。比較器１３０は、比較器出力ライン１０６に対応する比較器出力を有する。比較器出力ライン１０６は、制御回路６０に接続される。ノードＡ１０４とＧＮＤとの間に結合されるのは、第１の抵抗（「Ｒ１」）１３４である。第２の比較器入力１３２は、分圧器回路１３６に接続される。分圧器回路１３６は、第２の抵抗（「Ｒ２」）１３８と、第３の抵抗（「Ｒ３」）１４０とを含み、これらは、ノード「Ｂ」１４２で電圧を提供する分圧器を形成するために、ＶＤＤとＧＮＤとの間で相互に結合される。ノードＢ１４２での電圧は、ＶＤＤの第１の所定の比率、Ｒ３／（Ｒ２＋Ｒ３）である。それは、第２の比較器入力１３２で、閾値ベースの基準電圧（「閾値電圧」）として使用される。
【００３０】
図５を参照すると、分圧器回路１５０として示される第２の分圧器回路が示される。ノード「Ａ」１０２で、外部抵抗４８に結合されるまさにその出力（Ｏｕｔ１）８６が、抵抗Ｒ１  １３４を介してアースに連結される。外部抵抗４８と内部抵抗Ｒ１  １３４との接続により、ＶＤＤの第２の所定の比率、Ｒ１／（Ｒｅｘｔ＋Ｒ１）である、ノードＡ１０２での電圧を生成する分圧器が形成される。
【００３１】
次に、図５と関連して図４を参照すると、比較器１３０は、その第１および第２の入力で、ノードＡ１０２での電圧値、およびノードＢ１４２での閾値電圧を受ける。図４の図示される実施態様では、閾値電圧は、分圧器回路１３６によりセットされる。比較器１３０は、所定の区間の間、例えばパワーアップの間、ノードＡ１０２での電圧値を監視する。ノードＡ１０２での電圧値が、ノードＢ１４２での閾値電圧の値より高いとき、比較器出力１０６は、外部抵抗４８の存在を指示する、第１の論理レベル（例えば「１」）を提供する。そうでない場合は、比較器出力１０６は、外部抵抗がデバイスのＯｕｔ１出力８６で接続されていないことを指示する、第２の論理レベル（例えば「０」）を提供する。
【００３２】
（外部抵抗４８および内部抵抗Ｒ１  １３４により形成される）第２の分圧器回路１５０が、ノードＡ１０２でのノード電圧を第１の値、例えばＶＤＤ／２にセットするように設計されるならば、分圧器回路１３６は、ノードＢ１４２でのノード電圧（比較器の閾値電圧）を、第１の値より低い、好ましくは第１の値の半分である第２の値にセットするように設計され得る。したがって、ノードＡ１０２でのノード電圧が、ＶＤＤ／２の値にセットされるならば、ノードＢ１４２でのノード電圧は、例えば、ＶＤＤ／４の値にセットされ得る。高い値のついた抵抗、例えば２００Ｋオームが、分圧器回路１５０の抵抗４８および１３４のために選択されるべきである。
【００３３】
図６Ａを参照すると、（図３からの）バスアドレス６８のコンフィギュレーション可能部１２２を構成する（図２からの制御回路６０により実行される）パワーアップシーケンス１６０が示される。それは、電源電圧ＶＤＤがスレーブデバイスに付与されるときに、パワーアップの起動から開始する（ブロック１６２）。パワーアップが行われるとき、デバイスの内部回路は、（図２に示される）デバイスの出力のＯｕｔ１  ８６およびＯｕｔ２  ８８がハイインピーダンス状態にある、すなわちディスエーブルされる、リセット状態に保持される（ブロック１６４）。より具体的には、スイッチ１１０ａ〜１１０ｄのすべてが開状態であり、それによって、（また図２に示される）ブリッジ５２がディスエーブルされ、出力は「浮動」状態のままにされる。回路６０は、内部ＶＤＤバス上の電源電圧ＶＤＤのランプアップを、そのバス上のＶＤＤの値をＶＤＤ閾値と比較することにより監視する（ブロック１６６）。ＶＤＤ閾値は、通常のデバイスの動作のために十分な電圧レベルである。パワーアップの立ち上がり時間を測定するためのタイマベースの機構が、閾値ベースの機構の代わりに使用され得ることが理解されよう。ＶＤＤが、ＶＤＤ閾値に到達した、すなわち、ＶＤＤ閾値以上（「≧」）であると判定されるならば（ブロック１６８）、比較器出力１０６の値が、記憶デバイス６８の適切な位置、すなわち、デバイスのバスアドレス６８の可変部１２２に対応する位置に記憶される（すなわち、提供される）（ブロック１７０）。制御回路６０は、（ブロック１７２で）デバイスをリセットから解放し、パワーアップシーケンスを終結させる（ブロック１７４）。他の活動が、パワーアップシーケンスの一部として同様に行われ得ることが理解されよう。
【００３４】
図６Ｂは、図６Ａに図示されるパワーアップシーケンスを実行するために使用される、（図２からの）制御回路６０の例示的な実施形態を示す。パワーアップ回路１８０および制御論理１８２が、回路６０に含まれる。パワーアップ回路１８０は、ＶＤＤが所定のＶＤＤ閾値にいつ到達したかを判定するＶＤＤ監視回路１８４を含む。一実施態様では、回路１８４は、入力１８５として、ＶＤＤであり得る信号、または、所定の換算係数によってＶＤＤに追従する、分圧器１８６により生成される信号（すなわち、分圧され低下したＶＤＤ）を受けることができる。回路１８４の実施態様に応じて、回路１８４は、ＶＤＤ閾値（「ＶＤＤＴｈｒｅｓ１９０」）として使用するために、基準発生器１８８により発生される基準電圧をさらに受ける場合がある。パワーアップ回路１８０は、（「パワー良好」と名付けられる）制御信号１９２を、制御論理１８２、および、（（図２からの）出力制御回路６４を含む）他のサブ回路に提供する。パワーアップの開始時では、制御信号１９２は、（図６Ａ、ブロック１６４に図示されるような、出力がディスエーブルされる、すなわち、ハイインピーダンス状態に保持されるようにするリセットなどの）初めに想定された状態に対応する第１の論理レベルにあり、次いで、入力１８５上のＶＤＤの値が、所定の閾値電圧に到達するとき、第２の状態に対応する第２の論理レベルに遷移する。ＶＤＤ監視回路１８４は、いくつかの異なる方法で、例えば、入力１８５と１９０とを比較するための比較回路のタイプとして、または、入力１８５のみを必要とする電流減算回路として実現され得る。より一般的には、パワーアップ回路１８０は、任意の数の知られている技法によって、例えば、従来のパワーオンリセット（ＰＯＲ）回路技法を使用して実現され得る。
【００３５】
さらに図６Ｂを参照すると、ライン１９２が、制御論理１８２に対して、ＶＤＤが通常のデバイスの動作のために十分なレベルに到達したことを指示した後で、制御論理１８２は、それが比較器出力１０６で「認知する」「０」または「１」の値を、（コンフィギュレーション部セット信号１９４によって）バスアドレスのコンフィギュレーション可能部１２２に提供する。コンフィギュレーション可能部１２２をセットすることに続いて、制御論理１８２は、デバイスの他の部分の適切な初期化および／またはコンフィギュレーションを可能にするための、適切な制御信号（または複数の信号）を提供し、例えば、通常の動作のために、ブリッジおよびその出力、すなわち（図２からの）出力８６、８８をセットするために、（ブリッジ制御１９６によって）出力制御回路６４に信号を送る。
【００３６】
前述のように、バスアドレスのコンフィギュレーションは、任意の所定の時間区間の間に行われ得る。それは、図６Ａ〜６Ｂに図示され、それらを参照して上記で説明されたように、パワーアップシーケンスの一部として行われる必要はない。代わりに、それは、出力が使用されず、バスアドレスがまだ必要とされないとき、クロック信号により規定される所定の時間区間などの、異なる所定の時間区間の間に行われ得る。例えば、（図１からの）コントローラ１２が、スレーブデバイスとの通信を開始する準備ができていない、または、その他の点でビジーである、もしくは利用不可能であるならば、アプリケーションは、デバイスのバスアドレスが、パワーアップが完了された直後に利用可能であることを必要としない場合がある。そのような筋書では、「低速」クロック信号、すなわち、短いまたは低いデューティサイクル（すなわち、５０％未満のデューティサイクルを有する）、および／または低いクロック速度（デバイスが動作する通常のクロック速度より低い、例えば、約１００ｍＨｚから１００Ｈｚの範囲内の、またはさらに低いもの）を有するクロック信号が、バスアドレスのコンフィギュレーション活動をイネーブルするために、出力がディスエーブルされてい間に生じるように使用され得る。
【００３７】
次に図６Ｃに移ると、図２からの制御回路６０の代替の実施形態では、制御回路６０は、バスアドレスのコンフィギュレーションを可能にするために、クロック発生器により発生されるクロック信号を使用するように実現され得る。図６Ｃに制御回路６０’として示される、制御回路６０のこの代替の実施形態は、クロック発生器２００および制御論理１８２’を含む。クロック発生器２００は、「低速」クロック信号２０２を制御論理１８２’に提供する。クロック発生器２００は、低速クロック信号２０２を制御論理１８２’に提供する低速クロック発生器、または、低速クロック信号２０２と同様に、クロック信号を通常の、より高いクロック速度で発生させるクロック発生器である場合があり（例えば、クロック発生器２００は、通常の、より高速のクロックから低速クロックを生成することができる）、低速クロック２０２を制御論理１８２’に提供する。クロック発生器２０２が、専用の低速クロック発生器であるならば、他のクロック信号または複数の信号は、どこか他の所で発生されることになる。制御論理１８２’に対して、クロック信号２０２は、コンフィギュレーションイネーブルとして働く。制御論理１８２’は、クロック信号２０２に応答して、図６Ｂに示される制御論理１８２に関して前に説明されたコンフィギュレーション活動を実行する。すなわち、制御論理１８２’は、比較器出力１０６を取得し、コンフィギュレーション部セット信号１９４によって、コンフィギュレーション可能部１２２に値を提供する。このように、クロック信号２０２は、制御論理１８２’が、比較器出力１０６で指示される一意的なサブアドレスを獲得することを可能にするために、図６Ｂに示される「パワー良好」信号１９２の代わりに使用される。図示されないが、クロック信号２０２は、「パワー良好」信号１９２が、パワーオンＶＤＤ閾値が到達されたことを指示する場合に限り、制御論理１８２’に提供されるゲートクロック信号であってよい。この追加的なクロック制御は、信号１９２と２０２の両方が入力として提供される、ＡＮＤゲートなどのゲート論理を必要とする。
【００３８】
一実施態様では、クロック論理１８２’は、エッジトリガの制御回路であり、クロック信号２０２の立ち上がりまたは立ち下がりの遷移に応答する。そのエッジベースの遷移により、時間区間が開始し、その時間区間の間に、制御論理１８２’が、バスアドレスのコンフィギュレーション、ならびに、バスアドレスのコンフィギュレーションが行われる間、ブリッジおよびブリッジ出力がディスエーブルされるようにする、（図２に示される、出力制御回路６４を介した）ブリッジおよびブリッジ出力の制御を含む、その活動を実行する。別の可能な実施態様では、クロック信号２０２は、短いデューティサイクルのクロック信号である場合があり、クロック論理１８２’は、クロック信号のデューティサイクルにより制御され得る。この第２の実施態様では、制御論理１８２’は、クロック信号２０２が第１の論理レベル（例えばハイレベル）に移行するときにその活動を開始し、クロック信号２０２が第２の論理レベル（例えばローレベル）に移行するときにそれらの活動を終了する。このように、クロック信号２０２のデューティサイクルが、バスアドレスのコンフィギュレーションが行われる所定の時間区間の継続時間を規定するために使用され得る。図示されないが、クロック信号のデューティサイクルは、さらに、ブリッジおよびブリッジ出力が、バスアドレスのコンフィギュレーションのためにディスエーブルされ、その後、動作状態に復帰されるように、ブリッジおよびブリッジ出力を制御するために使用され得ることが理解されよう。ブリッジ出力が、ディスエーブルされる、すなわち、ハイインピーダンスにあるとき、出力８６のような、（図２からの）比較器回路７０に接続される出力が、それが（図１および５に示される）外部抵抗Ｒｅｘｔ４８に結合されるか否かに応じて、ＧＮＤに、またはＶＤＤの所定の比率に定まることになる。
【００３９】
上述されたように、内部的に開始されようと、外部的に、例えば、デバイス上の制御ピンによってであろうと、他の所定の時間区間が、同様に企図される。例えば、内部的または外部的に開始されるリセット動作が、上記で考察されたパワーアップおよびクロックベースの技法とまさに同じ方法で、バスアドレスのコンフィギュレーションを可能にするために使用され得る。
【００４０】
上述されたような特徴を伴うモータドライバのスレーブデバイス１４ａ、１４ｂは、種々のアプリケーションで使用され得る。一例は、典型的には、デジタルスチルカメラのような高解像度カメラ、または携帯電話（すなわちカメラ付き携帯電話）で見受けられるイメージスタビライザである。イメージスタビライザは、運動（特に、手ぶれによるカメラの運動）を検出するためのジャイロスコープなどのデバイスを使用することができる。コントローラは、モータの駆動機構によって適切な補正の処置を取るために、検出された運動を使用する。
【００４１】
図７は、図１からのアプリケーション３０が、ここではイメージスタビライザアプリケーション３０’として示され、各モータが、アプリケーション３０’に対して、（ライン３２’、３４’により指示される）異なる直線運動制御を提供するということを除いて、図１でのシステム１０と同じであるシステム１０’を示す。より具体的には、イメージスタビライザは、（図示されない）光学アセンブリおよびモータ２８ａ、２８ｂに、光学アセンブリのレンズの直線運動を、レンズ位置を調整するために制御させる。モータドライバ１４ａ、１４ｂは、それらの各モータ２８ａ、２８ｂを制御する。
【００４２】
コントローラ１２は、検出された運動に基づいて、運動の２つの次元（すなわち軸）、例えば「ｘ」および「ｙ」の次元で必要な補整を決定し、適切なコマンドを適切なモータドライバに送出する。その特定のデバイスは、要求される補整運動を提供するために、コイル／磁石アセンブリを駆動する。
【００４３】
各デバイス１４ａ、１４ｂは、「ｘ」または「ｙ」などの１次元での運動を制御する。示される例では、モータドライバ１４ａが、出力ライン４４ａ（または４６ａ）を介して、モータ２８ａに、ｘ次元の運動制御をイメージスタビライザアプリケーション３０に提供させる出力信号を提供し、モータドライバ１４ｂが、出力ライン４４ｂ（または４６ｂ）を介して、モータ２８ｂに、ｙ次元の運動制御をイメージスタビライザアプリケーション３０’に提供させる出力信号を提供する。
【００４４】
図１または図７に図示されるもののような、２つの出力ピンが、比較的低い抵抗値のコイルに接続される全ブリッジのモータドライバのアプリケーションでは、出力ピンは、本質的には相互に短絡される。出力が事実上相互に連結される、そのようなアプリケーションは、２つの同一のデバイスを一意的に識別するために、出力の一方または他方を使用することができる。各デバイスで単一出力のハーフブリッジドライバを用いると、２つのデバイスのみが、同様に一意的に識別され得る。しかしながら、一般には、図８に図示されるように、Ｎ個の独立した出力が存在するならば、２Ｎが、サポートされ得る一意的なサブアドレスの数であり、Ｎは、（図３からの）サブアドレス１２２内のビットの数に対応する。
【００４５】
図８は、（スレーブデバイス２１０として集合的に指示される）同一のスレーブデバイス１４ａ’、１４ｂ’、１４ｃ’、１４ｄ’の群が、マスタ１２およびアプリケーション（複数可）３０に結合されるシステム１０’’を示す。スレーブデバイス１４ａ’、１４ｂ’、１４ｃ’、１４ｄ’は、各サブアドレス１２２ａ、１２２ｂ、１２２ｃ、１２２ｄで構成される。各スレーブデバイスは、出力２１２として示される２つの独立した出力を有する。したがって、適切なサブアドレスでデバイスを構成するために、１つ、両方、またはゼロの、それらの出力への接続が、ここでは、一方の出力での外部抵抗４８ａ（または４８ａ’）、および、他方の出力での外部抵抗４８ｂ（または４８ｂ’）として示される、（図１からの抵抗４８のような）外部抵抗に結合され得る。内部的には、スレーブデバイス１４ａ’〜１４ｄ’は、図２での出力８６のような、両方の出力２１２が、（図２に示される）比較器回路７０のような比較器回路により監視されるということを除いて、図２に示されるスレーブデバイス１４ａと同じである。したがって、各スレーブデバイス１４ａ’〜１４ｄ’は、比較器回路７０のような２つの比較器回路を有し、各比較器回路は、２つの出力２１２のそれぞれの１つと制御回路６０（図２）との間に結合される。出力接続すなわちラインは、ここでは、各スレーブデバイス１４ａ’、１４ｂ’、１４ｃ’、１４ｄ’に対する出力接続２１４、２１６として示される。デバイス１４ａ’は、出力接続２１４、２１６を介してその出力に接続される外部抵抗を有さず、その結果、アドレスコンフィギュレーションの回路および論理は、そのサブアドレス１２２ａを「００」に構成することになる。デバイス１４ｂ’は、その出力の一方が、（出力接続２１４で）１つの外部抵抗、外部抵抗４８ａに接続され、その結果、そのサブアドレス１２２ｂは、「０１」として構成されることになる。デバイス１４ｃ’は、その出力の他方が、（出力接続２１６で）１つの外部抵抗、外部抵抗４８ｂに接続され、その結果、そのサブアドレス１２２ｃは、「１０」にセットされることになる。デバイス１４ｄ’は、その出力の両方が、出力接続２１４、２１６で、それぞれ、複数の外部抵抗、外部抵抗４８ａ’、４８ｂ’に接続される。その結果、そのサブアドレス１２２ｄは、「１１」にセットされることになる。この例は、一方の特定の出力が、サブアドレス内のＬＳＢに対応するが、他方の出力が、その代わりにＬＳＢに対応するように選択され得るということを想定する。
【００４６】
本明細書で説明されるバスアドレスのコンフィギュレーションの技法は、所定の時間区間の間、ハイインピーダンス状態にされる出力を有する任意のスレーブデバイスに適応可能であり得る。必要とされるもののすべては、シリアルバス上に存在するスレーブデバイスの少なくとも１つの少なくとも１つの出力に結合される、抵抗４８のようなプルアップ抵抗などの外部構成要素、および、そのデバイスを一意的に識別するために、その所定の区間の間、それぞれの独立した出力の状態を使用することができる、各デバイス内の内部回路である。それは、すでにＩ２Ｃインターフェースが提供されている種々の特殊機能集積回路、例えば、メモリチップ、アナログデジタル変換器、デジタルアナログ変換器およびリアルタイムクロックのいずれか１つを含む、プロセッサまたはコントローラなどのマスタデバイスにより制御されるべき任意のタイプのデバイスであり得る。
【００４７】
シリアルバス（例えば、図１および７にシリアルバス１６として示されるシリアルバス）は、バスを介して送信されるバスアドレスを使用して、バスに取り付けられるバス「スレーブ」デバイスを識別するバス「マスタ」を含む、任意のシリアルバスであってよい。したがって、一意的なバスアドレスのコンフィギュレーションの技法は、Ｉ２Ｃに加えて、他のシリアルバス技術に適用可能であり得る。
【００４８】
本明細書に記載されるすべての参照は、ここに、それらの全体が参照により本明細書に組み込まれている。
本発明の好適な実施形態を説明し、今や、それらの概念を組み込む他の実施形態が使用され得ることが、当業者には明らかとなろう。したがって、これらの実施形態は、開示された実施形態に限定されるべきでなく、むしろ、添付の特許請求の範囲の趣旨および範囲によってのみで限定されるべきであると考えられる。
【図１】
2013503389.tif 000003
【図２】
2013503389.tif 000004
【図３】
2013503389.tif 000005
【図４】
2013503389.tif 000006
【図５】
2013503389.tif 000007
【図６Ａ】
2013503389.tif 000008
【図６Ｂ】
2013503389.tif 000009
【図６Ｃ】
2013503389.tif 000010
【図７】
2013503389.tif 000011
【図８】
2013503389.tif 000012
【国際調査報告】
2013503389.tif 000013
2013503389.tif 000014