(57)【要約】スプリットゲート電界効果トランジスタ装置。前記装置は、トレンチと、ゲート電極と、ソース電極とを有するスプリットゲート構造を含む。第１のポリ層は、前記トレンチ内に配置され、前記ゲート電極に接続される。第２のポリ層は前記ソース電極へと接続され、前記第１のポリ層および前記第２のポリ層は独立している。【選択図】図１
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【特許請求の範囲】
【請求項１】
トレンチと、ゲート電極と、ソース電極とを有するスプリットゲート構造と、
前記ソース電極に接続されかつ前記トレンチ内に配置された第１のポリ層と、
前記ゲート電極に接続された第２のポリ層とを含み、
前記第１のポリ層および前記第２のポリ層は独立している、
スプリットゲート電界効果トランジスタ装置。
【請求項２】
前記第２のポリ層に接続するゲートコンタクトと、
前記第１のポリ層に接続するソースコンタクトと、
をさらに含む、請求項１の装置。
【請求項３】
活性領域本体と、
ソースコンタクトとをさらに含み、
前記活性領域本体および前記ソースコンタクトは前記トレンチの外部に配置される、
請求項２の装置。
【請求項４】
前記同一の平面は、ＣＭＰ互換性プロセスを介して確立される、請求項３の装置。
【請求項５】
レイアウト方法を用いて、ＣＭＰ互換性プロセスにより、前記トレンチ内で、前記第１のポリ層を前記ソース電極に接続し、前記第２のポリ層を前記ゲート電極に接続することを可能とする、請求項３の装置。
【請求項６】
トレンチと、ゲート電極と、ソース電極とを有するスプリットゲート構造と、
前記ソース電極に接続されかつ前記トレンチ内に配置された第１のポリ層と、
前記ゲート電極に接続されかつ前記トレンチ内に配置された第２のポリ層であって、前記第１のポリ層および前記第２のポリ層は独立している、第２のポリ層と、
前記スプリットゲート構造上に配置された金属層と、
を含む、ＣＭＰ互換性スプリットゲート電界効果トランジスタ装置。
【請求項７】
前記第２のポリ層を前記ゲート電極に接続するゲートコンタクトと、
前記第１のポリ層を前記ソース電極に接続するソースコンタクトと、
をさらに含む、請求項６の装置。
【請求項８】
活性領域本体と、
ソースコンタクトとをさらに含み、
前記活性領域本体および前記ソースコンタクトは前記トレンチの外部に配置される、請求項７の装置。
【請求項９】
前記同一の平面は、ＣＭＰ互換性プロセスを介して確立される、請求項８の装置。
【請求項１０】
レイアウト方法を用いて、ＣＭＰ互換性プロセスにより、前記トレンチ内で、前記第１のポリ層を前記ソース電極に接続し、前記第２のポリ層を前記ゲート電極に接続することを可能とする、請求項９の装置。
【請求項１１】
トレンチと、ゲート電極と、ソース電極とを有するスプリットゲート構造と、
前記トレンチ内に配置されかつ前記ソース電極に接続された第１のポリ層と、
前記トレンチ内に配置されかつ前記ゲート電極に接続された第２のポリ層とを含み、
前記第１のポリ層および前記第２のポリ層は独立しており、
前記第１のポリ層および前記第２のポリ層は、いずれも実質的にその全体が前記トレンチ内に配置される、
平面スプリットゲート電界効果トランジスタ装置。
【請求項１２】
前記第２のポリ層を前記ゲート電極に接続するゲートコンタクトと、
前記第１のポリ層を前記ソース電極に接続するソースコンタクトと、
をさらに含む、請求項１１の装置。
【請求項１３】
活性領域本体と、
ソースコンタクトとをさらに含み、
前記活性領域本体および前記ソースコンタクトは同一の平面に配置される、請求項１２の装置。
【請求項１４】
前記同一の平面は、ＣＭＰ互換性プロセスを介して確立される、請求項１３の装置。
【請求項１５】
レイアウト方法を用いて、ＣＭＰ互換性プロセスにより、前記トレンチ内で、前記第１のポリ層を前記ソース電極に接続し、前記第２のポリ層を前記ゲート電極に接続することを可能とする、請求項１４の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、米国仮特許出願第６１２５３４５５号（出願日：２００９年１０月２０日、弁護士ドケット番号第ＶＩＳＨ−８７９２．ＰＲＯの「ＳＴＲＵＣＴＵＲＥＳ  ＯＦ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＦＡＢＲＩＣＡＴＩＮＧ  ＳＰＬＩＴ  ＧＡＴＥ  ＭＩＳ  ＤＥＶＩＣＥＳ」（Ｔｅｒｒｉｌｌら）の利益を主張する。本明細書中、同文献全体を援用する。
本文書は、トレンチＭＯＳトランジスタに関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（金属−酸化物−半導体電界効果トランジスタ）は、アナログ回路およびデジタル回路の用途双方においてエネルギー節約スイッチとして提供されている、最も有用な電界効果トランジスタの１つである。
一般的に、トレンチベースのパワーＭＯＳＦＥＴは、平面構造ではなく垂直構造を用いて構築される。前記垂直構造により、トランジスタが高阻止電圧および高電流に耐えることが可能になる。
従来のトレンチＭＯＳトランジスタは、平面ＭＯＳトランジスタよりもずっとセル密度が高い。しかし、このようなより高密度のピッチおよびトレンチ構造に起因して、ゲートドレイン重複キャパシタンスおよびゲートドレイン電荷が増加する。高密度においては、これらの構造の抵抗が、所与の降伏電圧におけるエピタキシャル抵抗によって主に限定される。いわゆるスプリットゲート構造が、従来のトレンチ構造性能のいくつかの欠陥を解消するものとして提案された。この構造において、ソースに接続された遮蔽ポリ(shielded poly)が、トレンチ内部のゲートポリ(gate poly)の下側に配置される。
スプリットゲート構造は、より良好なスイッチング特性、降伏電圧特性、およびより低いオン抵抗特性を有することが知られている。しかし、スプリットゲート構造は複雑であるため、スプリットゲート構造は製造するのがより困難である。また、高密度においては、スペースセービングセルフアラインコンタクト技術を利用可能とするために、上部分離酸化物(top isolation oxide)の下側にスプリットゲート構造を埋め込む必要もある。これらの条件下においては、分離酸化物、ゲートポリ、インターポリ酸化膜および遮蔽ポリをトレンチ内に形成することは、極めて困難である。
【要旨】
【０００３】
実施形態は、スプリットゲートＭＩＳ装置の作製のための構造及び方法を含む。
【０００４】
本文書の実施形態によって実行される高密度パワー電界効果トランジスタは、ゲート酸化物分散に起因するチャネル移動度の問題を回避する。チャネル移動度の問題は、高電流において測定されたより低い順電圧（Ｖｆ）に繋がり、より高速のスイッチングのためのより短いチャネル長に繋がる。本発明は、同期整流器トランジスタとしてＤＣ−ＤＣ変換に適用することが可能である。
【０００５】
一実施形態において、本文書は、スプリットゲート電界効果トランジスタ装置として実行される。前記装置は、トレンチ、ゲート電極およびソース電極を有するスプリットゲート構造と、前記トレンチ内に配置されかつ前記ソース電極に接続された第１のポリ層(first poly layer)とを含む。第２のポリ層(second poly layer)は、前記トレンチ内に配置されかつ前記ゲート電極へと接続される。前記第１のポリ層および前記第２のポリ層は、独立している。
【０００６】
一実施形態において、前記装置は、前記第２のポリ層を前記ゲート電極へと接続させるゲートコンタクトと、前記第１のポリ層を前記ソース電極へと接続させるソースコンタクトとをさらに含む。双方のコンタクトは、前記トレンチ領域内に作製される。
【０００７】
一実施形態において、前記装置は、活性領域本体およびソースコンタクトをさらに含む。前記活性領域本体および前記ソースコンタクトは、同一の平面上に配置される。
【０００８】
一実施形態において、前記同一の平面は、ＣＭＰ互換性プロセスを介して確立される。
【０００９】
一実施形態において、レイアウト方法を用いて、ＣＭＰ互換性プロセスにより、活性領域ソースコンタクトと同一平面上において、前記第１のポリ層を前記ソース電極へと接続し、前記第２のポリ層を前記ゲート電極へと接続することを可能とする。
【００１０】
一実施形態において、本文書は、ＣＭＰ互換性スプリットゲート電界効果トランジスタ装置として実行される。前記装置は、トレンチと、ゲート電極と、ソース電極とを有するスプリットゲート構造を含む。前記装置は、前記トレンチ内に配置されかつ前記ソース電極へと接続された第１のポリ層と、前記トレンチ内に配置されかつ前記ゲート電極へと接続された第２のポリ層とをさらに含む。前記第１のポリ層および前記第２のポリ層は、独立している。前記装置は、前記スプリットゲート構造上に配置された金属層をさらに含む。
【００１１】
一実施形態において、前記装置は、前記第２のポリ層を前記ゲート電極へと接続させるゲートコンタクトと、前記第１のポリ層を前記ソース電極へと接続させるソースコンタクトとをさらに含む。双方のコンタクトは、前記トレンチ領域内に作製される。
【００１２】
一実施形態において、前記装置は、活性領域本体と、ソースコンタクトとをさらに含む。前記活性領域本体および前記ソースコンタクトは、同一の平面に配置される。
【００１３】
一実施形態において、前記同一の平面は、ＣＭＰ互換性プロセスを介して確立される。
【００１４】
一実施形態において、レイアウト方法を用いて、ＣＭＰ互換性プロセスにより、活性領域ソースコンタクトと同一平面上において、前記第１のポリ層を前記ソース電極へと接続し、前記第２のポリ層を前記ゲート電極へと接続することを可能とする。
【００１５】
一実施形態において、本文書は、平面スプリットゲート電界効果トランジスタ装置として実行される。
【００１６】
前記装置は、トレンチと、ゲート電極と、ソース電極とを有するスプリットゲート構造を含む。前記装置は、前記トレンチ内に配置されかつ前記ソース電極へと接続された第１のポリ層と、前記トレンチ内に配置されかつ前記ゲート電極へと接続された第２のポリ層とをさらに含む。前記第１のポリ層および前記第２のポリ層は、独立している。前記装置は、前記スプリットゲート構造上に配置された金属層をさらに含む。前記第１のポリ層および前記第２のポリ層は、同一平面上にある。
【００１７】
一実施形態において、前記装置は、前記第２のポリ層を前記ゲート電極へと接続させるゲートコンタクトと、前記第１のポリ層を前記ソース電極へと接続させるソースコンタクトとをさらに含む。双方のコンタクトは、前記トレンチ領域内に作製される。
【００１８】
一実施形態において、前記装置は、活性領域本体およびソースコンタクトをさらに含む。前記活性領域本体および前記ソースコンタクトは、同一の平面に配置される。
【００１９】
一実施形態において、前記同一の平面は、ＣＭＰ互換性プロセスを介して確立される。
【００２０】
一実施形態において、レイアウト方法を用いて、ＣＭＰ互換性プロセスにより、活性領域ソースコンタクトと前記同一の平面内において、前記第１のポリ層を前記ソース電極へと接続し、前記第２のポリ層を前記ゲート電極へと接続する。
【００２１】
上記は要旨であるため、必然的に、詳細の簡略化、一般化および省略を含む。よって、当業者であれば、上記要旨はひとえに例示的なものであり、いかなる意味においても制限的なものではないことを理解する。以下に詳述される非制限的な記載において、特許請求の範囲のみによって規定される本発明の他の観点、発明の特徴および利点が明らかとなる。
【図面の簡単な説明】
【００２２】
添付の図面は、本明細書において援用されかつ本明細書の一部を形成するものであり、本発明の実施形態を例示し、以下の記載と共に本発明の原理を説明する役割を持つ。
【００２３】
【図１】は、本発明の一実施形態によるスプリットゲート構造の上面図である。
【００２４】
【図２Ａ】は、本発明の一実施形態による、図１の線Ａ−Ａ’における第１の断面図である。
【００２５】
【図２Ｂ】は、本発明の一実施形態による、図１の線Ｂ−Ｂ’における第２の断面図である。
【００２６】
【図２Ｃ】は、本発明の一実施形態による、図１の線Ｃ−Ｃ’における第３の断面図である。
【００２７】
【図３Ａ】は、本発明の一実施形態による、ＣＭＰによる表面平坦化を用いてスプリットゲート構造を実行する、第１の例示的な順次プロセス工程を示す。
【００２８】
【図３Ｂ】は、本発明の一実施形態による、ＣＭＰによる表面平坦化を用いてスプリットゲート構造を実行する、第２の例示的な順次プロセス工程を示す。
【００２９】
【図３Ｃ】は、本発明の一実施形態による、ＣＭＰによる表面平坦化を用いてスプリットゲート構造を実行する、第３の例示的な順次プロセス工程を示す。この図は、第１のポリＣＭＰ後のプロセスプロファイルを示す。
【００３０】
【図３Ｄ】は、本発明の一実施形態による、ＣＭＰによる表面平坦化を用いてスプリットゲート構造を実行する、第４の例示的な順次プロセス工程を示す。
【００３１】
【図３Ｅ】は、本発明の一実施形態による、ＣＭＰによる表面平坦化を用いてスプリットゲート構造を実行する、第５の例示的な順次プロセス工程を示す。
【００３２】
【図４Ａ】は、本発明の一実施形態による、ＣＭＰによる表面平坦化を用いてスプリットゲート構造を実行する、第６の例示的な順次プロセス工程を示す。この図は、第２のポリＣＭＰ後のプロセスプロファイルを示す。
【００３３】
【図４Ｂ】は、本発明の一実施形態による、ＣＭＰによる表面平坦化を用いてスプリットゲート構造を実行する、第７の例示的な順次プロセス工程を示す。
【００３４】
【図４Ｃ】は、本発明の一実施形態による、ＣＭＰによる表面平坦化を用いてスプリットゲート構造を実行する、第８の例示的な順次プロセス工程を示す。この図は、分離酸化物(isolation oxide)ＣＭＰ後のプロセスプロファイルを示す。
【００３５】
【図４Ｄ】は、本発明の一実施形態による、ＣＭＰによる表面平坦化を用いてスプリットゲート構造を実行する、第９の例示的な順次プロセス工程を示す。
【００３６】
【図４Ｅ】は、本発明の一実施形態による、ＣＭＰによる表面平坦化を用いてスプリットゲート構造を実行する、第１０の例示的な順次プロセス工程を示す。
【実施形態の詳細な説明】
【００３７】
以下、本発明の好適な実施形態について詳細に説明する。添付図面中、本発明の好適な実施形態の例を示す。本発明について、好適な実施形態と関連して説明するが、本発明をこれらの実施形態に制限することを意図していないことが理解されるべきである。すなわち、本発明は、添付の特許請求の範囲によって規定されるような本発明の意図および範囲内に含まれ得るような代替例、改変例および均等物を網羅することを意図する。さらに、以下の本発明の実施形態の詳細な説明において、本発明の深い理解のために、多数の特定の詳細について説明する。しかし、当業者であれば、これらの特定の詳細無しに本発明が実行可能であることを認識する。他の場合において、本発明の実施形態の観点を不必要に不明瞭にしないために、周知の方法、手順、構成要素および回路についての詳述を控える。
【００３８】
本発明の実施形態は、従来の平面ＭＯＳトランジスタよりもセル密度がずっと高いトレンチＭＯＳトランジスタと共に機能する。本発明の実施形態において、従来のトレンチ構造性能の特定の欠陥を解消するスプリットゲート構造が用いられる。本発明の実施形態において、遮蔽ポリ(shielded poly)を有するスプリットゲート構造が用いられる。前記遮蔽ポリは、前記ソースへと接続される。この遮蔽ポリは、前記トレンチ内の前記ゲートポリの下側に配置される。この特長により、より良好なスイッチング特性、降伏電圧特性、およびより低いオン抵抗特性を提供する。
【００３９】
本発明の実施形態において、複雑なスプリットゲート構造の作成を容易化する化学機械研磨（ＣＭＰ）が有利に用いられる。前記スプリットゲート構造を上部分離酸化物の下側に埋設して、スペースセービングセルフアラインコンタクト技術を利用可能とする。化学機械研磨を利用することにより、トレンチ内部における分離酸化物、ゲートポリおよび遮蔽ポリの形成が容易化される。
【００４０】
図１は、本発明の一実施形態によるスプリットゲート構造の上面図１００である。図１に示すように、図１００は、活性領域ソースコンタクト１０４と、ソース電極へ接続されたポリ１コンタクト１０３と、ゲート電極へ接続されたポリ２コンタクト１０２とを同一の平面において示す。符号１０１は、上面図１００において遮られた領域の性質を示す。
【００４１】
図１の実施形態は、スプリットゲートパワーＭＯＳＦＥＴ作製のために適合された、酸化物ＣＭＰ、ポリＣＭＰ互換性プロセスおよびレイアウトのチップ設計を含む。図１の実施形態において、ゲートポリおよびソースポリは、どちらも、トレンチの内側において拾い上げられる(picked up)。一実施形態において、装置セルコンタクトはセルフアラインコンタクト方法により実現される。内在するＣＭＰ適合性により、このプロセスは極めて拡張可能なものである。
【００４２】
上述したように、本発明の実施形態においては、化学機械研磨を用いて、スプリットゲート構造の作製を容易化する。ＣＭＰの利用により、トレンチ内の各膜の平坦化が可能となる。この観点により、より良好な構造制御および向上したプロセスマージンが可能となる。ＣＭＰの利用を可能とするために、平面構造の生成に合わせてプロセスおよび装置レイアウト双方を最適化する必要がある。このような平面構造の別の利点として、フォトリソグラフィー焦点深さの向上がある。上述した本発明の実施形態の特徴により、プロセスの特徴をより小さな寸法に調整する能力を向上することが可能となる。
【００４３】
図２Ａ〜図２Ｃは、図１の切断線Ａ−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’の断面図を示す。すなわち、図２Ａは、切断線Ａ−Ａ’における断面図２０１を示す。図２Ｂは、切断線Ｂ−Ｂ’における断面図２０２を示す。図２Ｃは、切断線Ｃ−Ｃ’における断面図２０３を示す。
【００４４】
図２Ａ〜図２Ｃに示すように、図２０１〜２０３は、図１に示す作製されたトレンチゲートＭＩＳ装置の構造を示す。上述するように、前記作製されたトレンチゲートＭＩＳ装置において用いられるスプリットゲート構造においては、２つの独立しているポリ層がトレンチ内に設けられ、前記トレンチは、ゲート電極およびソース電極へとそれぞれ接続される。
【００４５】
本発明の実施形態によれば、作製されたトレンチゲートＭＩＳ装置は、スプリットゲート構造を提供する。前記スプリットゲート構造は、ＣＭＰ互換性プロセスを通じて、第２のポリ層へ接続するゲートコンタクトと、第１のポリ層へ接続するソースコンタクトと、活性領域本体およびソースコンタクトとを同一の平面において有する。
【００４６】
図示の図１の方法に加えて、その他のゲートポリ２コンタクトおよび活性領域ソースコンタクトと同一平面において、ポリ１層をソース電極へと有効に接続するための複数の異なるレイアウト方法が存在する点に留意されたい。そして、それらも本発明の実施形態の範囲内のものである。
【００４７】
図３Ａ〜図３Ｅは、表面平坦化を用いてＣＭＰによってスプリットゲート構造を実行する例示的な順次プロセス工程を示す。詳細には、図３Ｃは、ポリ１の適用およびＣＭＰによる平坦化の後の垂直構造を示す。
【００４８】
図４Ａ〜図４Ｅは、さらなる例示的な表面平坦化を用いたＣＭＰによるスプリットゲート構造を実行するための順次プロセス工程を示す。詳細には、図４Ａは、ポリ２の適用およびＣＭＰを介した平坦化の後の垂直構造を示す。さらに、図４Ｃは、酸化物の適用およびＣＭＰを介した平坦化の後の垂直構造を示す。このように、本発明の実施形態において実行されるチップ設計は、酸化物ＣＭＰとポリＣＭＰ互換性プロセスと、スプリットゲートパワーＭＯＳＦＥＴの作製のために適合されたレイアウトとを用いている。
【００４９】
上記の本発明の特定の実施形態の説明は、例示および説明目的のために示したものであり、網羅的なものではなく、また本発明を開示の形態そのものに限定するものでもない。上記の教示を鑑みれば、多くの改変例および変更例があきらかに可能である。上記の実施形態は、本発明の原理およびその実際的用途を最良に説明するために選択および記載されたものであり、これにより、当業者が本発明および多様な実施形態を最良に用いて、企図される特定の用途に合わせて多様な改変を行うことができる。本発明の範囲は、添付される特許請求の範囲およびその均等物によって定義されることが意図される。
【コンセプト】
【００５０】
本文書は、少なくとも以下のコンセプトを開示する。
コンセプト１．トレンチと、ゲート電極と、ソース電極とを有するスプリットゲート構造と、
前記ソース電極に接続されかつ前記トレンチ内に配置された第１のポリ層と、
前記ゲート電極に接続された第２のポリ層とを含み、
前記第１のポリ層および前記第２のポリ層は独立している、
スプリットゲート電界効果トランジスタ装置。
コンセプト２．  前記第２のポリ層に接続するゲートコンタクトと、
前記第１のポリ層に接続するソースコンタクトと、
をさらに含む、コンセプト１の装置。
コンセプト３．  活性領域本体と、
ソースコンタクトとをさらに含み、
前記活性領域本体および前記ソースコンタクトは前記トレンチの外部に配置される、
コンセプト２の装置。
コンセプト４．前記同一の平面は、ＣＭＰ互換性プロセスを介して確立される、コンセプト３の装置。
コンセプト５．レイアウト方法を用いて、ＣＭＰ互換性プロセスにより、前記トレンチ内で、前記第１のポリ層を前記ソース電極に接続し、前記第２のポリ層を前記ゲート電極に接続することを可能とする、コンセプト３の装置。
コンセプト６．トレンチと、ゲート電極と、ソース電極とを有するスプリットゲート構造と、
前記ソース電極に接続されかつ前記トレンチ内に配置された第１のポリ層と、
前記ゲート電極に接続されかつ前記トレンチ内に配置された第２のポリ層であって、前記第１のポリ層および前記第２のポリ層は独立している、第２のポリ層と、
前記スプリットゲート構造上に配置された金属層と、
を含む、ＣＭＰ互換性スプリットゲート電界効果トランジスタ装置。
コンセプト７．  前記第２のポリ層を前記ゲート電極に接続するゲートコンタクトと、
前記第１のポリ層を前記ソース電極に接続するソースコンタクトと、
をさらに含む、コンセプト６の装置。
コンセプト８．  活性領域本体と、
ソースコンタクトとをさらに含み、
前記活性領域本体および前記ソースコンタクトは前記トレンチの外部に配置される、コンセプト７の装置。
コンセプト９．前記同一の平面は、ＣＭＰ互換性プロセスを介して確立される、コンセプト８の装置。
コンセプト１０．レイアウト方法を用いて、ＣＭＰ互換性プロセスにより、前記トレンチ内で、前記第１のポリ層を前記ソース電極に接続し、前記第２のポリ層を前記ゲート電極に接続することを可能とする、コンセプト９の装置。
コンセプト１１．トレンチと、ゲート電極と、ソース電極とを有するスプリットゲート構造と、
前記トレンチ内に配置されかつ前記ソース電極に接続された第１のポリ層と、
前記トレンチ内に配置されかつ前記ゲート電極に接続された第２のポリ層とを含み、
前記第１のポリ層および前記第２のポリ層は独立しており、
前記第１のポリ層および前記第２のポリ層は、いずれも実質的にその全体が前記トレンチ内に配置される、
平面スプリットゲート電界効果トランジスタ装置。
コンセプト１２．  前記第２のポリ層を前記ゲート電極に接続するゲートコンタクトと、
前記第１のポリ層を前記ソース電極に接続するソースコンタクトと、
をさらに含む、コンセプト１１の装置。
コンセプト１３．  活性領域本体と、
ソースコンタクトとをさらに含み、
前記活性領域本体および前記ソースコンタクトは同一の平面に配置される、コンセプト１２の装置。
コンセプト１４．前記同一の平面は、ＣＭＰ互換性プロセスを介して確立される、コンセプト１３の装置。
コンセプト１５．レイアウト方法を用いて、ＣＭＰ互換性プロセスにより、前記トレンチ内で、前記第１のポリ層を前記ソース電極に接続し、前記第２のポリ層を前記ゲート電極に接続することを可能とする、コンセプト１４の装置。
【図１】
2013508980.tif 000003
【図２Ａ】
2013508980.tif 000004
【図２Ｂ】
2013508980.tif 000005
【図２Ｃ】
2013508980.tif 000006
【図３Ａ】
2013508980.tif 000007
【図３Ｂ】
2013508980.tif 000008
【図３Ｃ】
2013508980.tif 000009
【図３Ｄ】
2013508980.tif 000010
【図３Ｅ】
2013508980.tif 000011
【図４Ａ】
2013508980.tif 000012
【図４Ｂ】
2013508980.tif 000013
【図４Ｃ】
2013508980.tif 000014
【図４Ｄ】
2013508980.tif 000015
【図４Ｅ】
2013508980.tif 000016
【国際調査報告】
2013508980.tif 000017
2013508980.tif 000018
2013508980.tif 000019
2013508980.tif 000020
2013508980.tif 000021