(57)【要約】【課題】寄生ゲート容量の低いボディ・コンタクトＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）金属ゲートを含むトランジスタを提供する。【解決手段】ゲート・スタック（２６）の金属部分がボディ・コンタクト領域の上方で除去され、ＳＯＩ基板（１２）のボディ・コンタクト領域（２４）中のゲート誘電体（２８）に接触するシリコン含有物質が形成される。これによって、ボディ・コンタクト領域上の有効ゲート誘電体厚さが５オングストローム（Å）よりも大きく増加する。この結果、ボディ・コンタクト領域における寄生容量が低下する。【選択図】図５
2013516762.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１個の素子領域（２２）と少なくとも１個のボディ・コンタクト領域（２４）とをその中に有する半導体層を含む、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板（１２）、
前記少なくとも１個の素子領域（２２）内にある第１の材料スタックであって、前記第１の材料スタックが下から上にゲート誘電体（２８）、金属ゲート（３０）および添加シリコン含有層を含む、第１の材料スタック、および
前記少なくとも１個のボディ・コンタクト領域（２４）内にある第２の材料スタックであって、前記第２の材料スタックが、前記半導体層（１８）の上部表面上にある前記第１の材料スタックの前記ゲート誘電体の一部、および前記少なくとも１個のボディ・コンタクト領域（２４）内の前記ゲート誘電体の前記一部の上部表面に直接接触した前記第１の材料スタックの前記添加シリコン含有物質（３４）の一部を含む、第２の材料スタック
を含む、半導体構造体。
【請求項２】
前記ＳＯＩ基板の前記半導体層内にある少なくとも１個の分離領域を更に含み、前記添加シリコン含有物質の別の部分が前記少なくとも１個の分離領域の上にある、請求項１に記載の半導体構造体。
【請求項３】
前記ゲート誘電体が、酸化物、窒化物、酸窒化物およびその多層スタックから選択されるゲート絶縁物質を含む、請求項１に記載の半導体構造体。
【請求項４】
前記金属ゲートが、元素金属、少なくとも１種類の元素金属のアロイ、元素金属窒化物、元素金属ケイ化物、またはその多層を含む、請求項１に記載の半導体構造体。
【請求項５】
前記添加シリコン含有物質がアモルファスまたは多結晶である、請求項１に記載の半導体構造体。
【請求項６】
前記添加シリコン含有物質がシリコンまたはシリコンゲルマニウムを含む、請求項１に記載の半導体構造体。
【請求項７】
前記ＳＯＩ基板の前記半導体層がドープされている、請求項１に記載の半導体構造体。
【請求項８】
少なくとも１個の素子領域（２２）と少なくとも１個のボディ・コンタクト領域（２４）とをその中に有する半導体層を含む、ＳＯＩ基板（１２）、
前記少なくとも１個の素子領域内にあるトランジスタであって、前記トランジスタが下から上にゲート誘電体（２８）、金属ゲート（３０）および添加シリコン含有層を含む、トランジスタ、および
前記少なくとも１個のボディ・コンタクト領域内にある材料スタックであって、前記材料スタックが、前記半導体層（１８）の上部表面上にある前記トランジスタの前記ゲート誘電体の一部、および前記少なくとも１個のボディ・コンタクト領域内の前記ゲート誘電体の前記一部の上部表面に直接接触した前記トランジスタの前記添加シリコン含有物質（３４）の一部を含む、材料スタック
を含む、半導体構造体。
【請求項９】
前記ＳＯＩ基板の前記半導体層内にある少なくとも１個の分離領域を更に含み、前記シリコン含有物質の別の部分が前記少なくとも１個の分離領域の上にある、請求項８に記載の半導体構造体。
【請求項１０】
前記ゲート誘電体が、酸化物、窒化物、酸窒化物およびその多層スタックから選択されるゲート絶縁物質を含む、請求項８に記載の半導体構造体。
【請求項１１】
前記金属ゲートが、元素金属、少なくとも１種類の元素金属のアロイ、元素金属窒化物、元素金属ケイ化物、またはその多層を含む、請求項８に記載の半導体構造体。
【請求項１２】
前記添加シリコン含有物質がアモルファスまたは多結晶である、請求項８に記載の半導体構造体。
【請求項１３】
前記添加シリコン含有物質がシリコンまたはシリコンゲルマニウムを含む、請求項８に記載の半導体構造体。
【請求項１４】
前記ＳＯＩ基板の前記半導体層がドープされている、請求項８に記載の半導体構造体。
【請求項１５】
半導体構造体を製作する方法であって、
少なくとも１個の素子領域（２２）と少なくとも１個のボディ・コンタクト領域（２４）とをその中に有する半導体層を含む、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板（１２）を用意すること、
前記少なくとも１個の素子領域および前記少なくとも１個のボディ・コンタクト領域内にゲート・スタック（２６）を形成することであって、前記ゲート・スタックは、下から上にゲート誘電体（２８）および金属ゲート（３０）を含み、
前記少なくとも１個のボディ・コンタクト領域内の前記金属ゲートを露出させたまま、パターン形成されたマスク（３２）を前記少なくとも１個の素子領域内の前記金属ゲートの上に形成すること、
前記露出した金属ゲートを前記少なくとも１個のボディ・コンタクト領域内から除去して、前記ゲート誘電体の上部表面を露出させること、並びに
添加シリコン含有物質（３４）を前記少なくとも１個の素子領域内と前記少なくとも１個のボディ・コンタクト領域内の両方に形成することであって、前記少なくとも１個の素子領域内の前記添加シリコン含有物質の第１の部分は前記金属ゲート上にあり、前記少なくとも１個のボディ・コンタクト領域内の前記添加シリコン含有物質の第２の部分は前記ゲート誘電体の前記露出表面に直接接触する、
を含む、方法。
【請求項１６】
前記ＳＯＩ基板を用意することが層移動プロセスまたはイオン注入プロセスを含む、請求項１５に記載の方法。
【請求項１７】
前記ＳＯＩ基板を用意することが、さらに、少なくとも１個のトレンチ分離を前記半導体層内に形成することを含む、請求項１５に記載の方法。
【請求項１８】
前記パターン形成されたマスク（３２）が、マスク物質の堆積、リソグラフィ、および場合によってはエッチングによって形成される、請求項１５に記載の方法。
【請求項１９】
前記露出した金属ゲートを除去することが、前記パターン形成されたマスクおよび下にある誘電または絶縁物質に選択的に前記金属ゲートを除去するエッチング・プロセスを含む、請求項１５に記載の方法。
【請求項２０】
前記エッチングがドライ・エッチング、ウェット・エッチングまたはその組合せを含む、請求項１９に記載の方法。
【請求項２１】
前記添加シリコン含有物質が、インサイチュ（ｉｎ−ｓｉｔｕ）ドーピング堆積プロセス、または堆積とそれに続くドーピングによって形成される、請求項１５に記載の方法。
【請求項２２】
前記露出した金属ゲートを除去した後、かつ前記添加シリコン含有物質を形成する前に、前記パターン形成されたマスクを除去することを更に含む、請求項１５に記載の方法。
【請求項２３】
前記ＳＯＩ基板を用意することが、前記少なくとも１個の素子領域および前記少なくとも１個のボディ・コンタクト領域内の前記半導体層にドープすることを含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造体およびそれを製作する方法に関する。より詳細には、本発明は、寄生ゲート容量の低いボディ・コンタクトＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）金属ゲートを含むトランジスタ、およびそれを製作する方法に関する。
【背景技術】
【０００２】
従来のトランジスタは、ボディ領域で分離されたソース領域とドレイン領域を有する。これらの領域はすべて平面であり、トランジスタ動作はゲートによって制御される。ボディ領域は、電子と正孔のペアが生じる領域であり、電流がゲート下のソース領域とドレイン領域との間を流れるようにする。ボディ領域に接触することによって、電荷を加えて、トランジスタが作動する電圧を変化させることができる。素子のオン電圧はこの技術で調節されているので、これはしきい値電圧調整と称されることが多い。
【０００３】
ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）技術は、支持ウェハ上の絶縁層の上に重なる半導体物質、典型的にはシリコンの層を使用する。典型的には、ＳＯＩ構造は、結晶シリコン基板上の酸化ケイ素の埋設層の上に結晶シリコンのフィルムを含む。ＳＯＩ技術は、例えば、半導体産業において有用である、寄生容量の低減など、ある種の性能上の利点をもたらすことができる。
【０００４】
非ＳＯＩトランジスタにおいては、ボディは、すべての素子が置かれた半導体ウェハの一部を形成するのでそのまま接触し、さらに、チップの裏側との接触によって接地してすべての素子のボディを接地させるか、またはＮウェルを介して電源に接続される。ＳＯＩウェハにおいては、しかしながら、トランジスタのボディは、ウェハに別個に接続されたいかなる素子からも埋設絶縁層によって分離されている。ボディが何にも接続されていないＳＯＩ技術、例えば浮体素子は、ヒステリシスの問題を被るおそれがある。すなわち、ボディが帯電したままであり、最後にトランジスタを使用したときの電気的性質の一部がその後の素子の使用を妨げる。
【０００５】
ＳＯＩ技術におけるボディ・コンタクトの使用は、この問題に対処するものであり、別の可能性も提示する。例えば、ボディ・コンタクトは、低電力用途で待機電力を低減することができるようにしきい値電圧を変化させることができる。ＳＯＩ技術におけるボディ・コンタクトは、従来、Ｔ形構造を拡散上に作製し、それによって３つの異なる領域、すなわちソース領域、ドレイン領域およびボディ・コンタクト領域を作製することによってなされてきた。この手法は、従来の半導体素子よりもはるかに高いゲート容量を生じる点で性能を低下させることがあり、しばしば性能を大きく低下させることがある。したがって、ＳＯＩプロセスにおいては、ボディ電位を正確に制御することができるが、高いゲート容量に起因する性能低下をもたらさない、ボディ・コンタクトが求められる。
【０００６】
ボディ・コンタクトＳＯＩ素子のこの寄生容量問題に対する従来技術の一解決策は、トランジスタの活性なボディ・コンタクト領域を分離することであった。ボディ・コンタクトＳＯＩ素子のゲートの寄生容量を低減する別の従来技術の手法は、より厚いゲート酸化物をホディ領域の下に使用すること、またはホディ領域にハロゲン種を注入することである。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、寄生ゲート容量の低いボディ・コンタクトＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）金属ゲートを含むトランジスタを提供する。
【課題を解決するための手段】
【０００８】
本発明においては、ゲート・スタックの金属部分がＳＯＩ基板のボディ・コンタクト領域の上方で除去され、ＳＯＩ基板のボディ・コンタクト領域内のゲート誘電体に接触するシリコン含有物質が形成される。これによって、ボディ・コンタクト領域上の有効ゲート誘電体厚さが５オングストローム（Å）よりも大きく増加する。これによって、ボディ・コンタクト領域における寄生容量が低下する。一部の実施形態においては、本願の方法を利用して寄生容量を３０％よりも大きく、より典型的には３５％よりも大きく、低減することができる。
【０００９】
ボディ・コンタクト領域における寄生容量の低いボディ・コンタクトＳＯＩ金属ゲートを含むトランジスタの形成に使用される方法は、既存の金属ゲートのフローに容易に組み込むことができる。さらに、この方法は、ボディ・コンタクトＳＯＩ金属ゲートを含むトランジスタの寄生ゲート容量を制御して低下させることができる。
【００１０】
本発明の一態様においては、ボディ・コンタクトＳＯＩ金属ゲートを含むトランジスタを含む半導体構造体を提供する。この半導体構造体は、下から上に下部半導体層、埋設絶縁体層および上部半導体層を含むＳＯＩ基板を含む。ＳＯＩ基板の上部半導体層は、少なくとも１個の素子領域および少なくとも１個のボディ・コンタクト領域をその中に含む。第１の材料スタックは、少なくとも１個の素子領域内にあり、下から上にゲート誘電体、金属ゲートおよび添加シリコン含有層を含む。第２の材料スタックは、少なくとも１個のボディ・コンタクト領域内にあり、上部半導体層の上部表面上にある第１の材料スタックのゲート誘電体の一部、および少なくとも１個のボディ・コンタクト領域内のゲート誘電体の一部の上部表面に直接接触した第１の材料の添加シリコン含有物質の一部を含む。
【００１１】
具体的には、下から上に下部半導体層、埋設絶縁体層および上部半導体層を含むＳＯＩ基板を含む、半導体構造体が提供される。上部半導体層は、少なくとも１個の素子領域および少なくとも１個のボディ・コンタクト領域をその中に含む。トランジスタは、前記少なくとも１個の素子領域内にある。トランジスタは、下から上にゲート誘電体、金属ゲートおよび添加シリコン含有層を含む。金属ゲートを含まない材料スタックは、少なくとも１個のボディ・コンタクト領域内にある。材料スタックは、上部半導体層の上部表面上にあるトランジスタのゲート誘電体の一部、および少なくとも１個のボディ・コンタクト領域内のゲート誘電体の一部の上部表面に直接接触したトランジスタの添加シリコン含有物質の一部を含む。
【００１２】
本発明の別の一態様においては、上記半導体構造体を製作する方法が提供される。この方法は、下から上に下部半導体層、埋設絶縁体層および上部半導体層を含むＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板を用意することを含む。上部半導体層は、少なくとも１個の素子領域および少なくとも１個のボディ・コンタクト領域をその中に含む。ゲート・スタックは、少なくとも１個の素子領域および少なくとも１個のボディ・コンタクト領域内に形成される。ゲート・スタックは、下から上にゲート誘電体および金属ゲートを含む。少なくとも１個のボディ・コンタクト領域内の金属ゲートを露出させたまま、パターン形成されたマスクを前記少なくとも１個の素子領域内の金属ゲートの上に形成する。露出した金属ゲートを少なくとも１個のボディ・コンタクト領域内から除去して、少なくとも１個のボディ・コンタクト領域内のゲート誘電体の上部表面を露出させる。添加シリコン含有物質を少なくとも１個の素子領域内と少なくとも１個のボディ・コンタクト領域内の両方に形成する。少なくとも１個の素子領域内の添加シリコン含有物質の第１の部分は金属ゲート上にあり、少なくとも１個のボディ・コンタクト領域内のシリコン含有物質の第２の部分はゲート誘電体の露出表面に直接接触する。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態において使用することができる初期構造を示した（断面図による）図形表現である。
【図２】初期構造の表面にゲート誘電体および金属ゲートを含むゲート・スタックを形成した後の図１の構造を示した（断面図による）図形表現である。
【図３】パターン形成されたマスクをゲート・スタックの一部の上に形成した後の図２の構造を示した（断面図による）図形表現である。
【図４】パターン形成されたマスクで保護されていない金属ゲートの露出部分を除去した後の図３の構造を示した（断面図による）図形表現である。
【図５】その上にシリコン含有物質を形成した後の図４の構造を示した（断面図による）図形表現である。
【発明を実施するための形態】
【００１４】
以下の記述においては、本発明の幾つかの態様を理解するために、特定の構造、成分、材料、寸法、加工ステップ、技術などの多数の具体的詳細を記述する。しかし、本発明はこれらの具体的詳細なしに実施できることを当業者は理解するであろう。他の例においては、本発明が不明瞭にならないように、周知の構造や加工ステップを詳述しない。
【００１５】
層、領域または基板としての元素が別の元素の「上に」または「上方に」あるとされる場合、それは別の元素のすぐ上に存在することができ、またはその間に元素が存在し得ることが理解されるであろう。これに対して、元素が、別の元素の「すぐ上に」または「すぐ上方に」あるとされる場合、その間に元素は存在しない。元素が別の元素の「下方に」または「下に」あるとされる場合、それは別の元素のすぐ下方または下に存在することができ、またはその間に元素が存在し得ることも理解されるであろう。これに対して、元素が、別の元素の「すぐ下方に」または「すぐ下に」あるとされる場合、その間に元素は存在しない。
【００１６】
本発明の実施形態を以下の考察、および本願に添付の図面を参照して、更に詳述する。本明細書で以下に更に詳細に参照される本願の図面は、説明のために提供するものであり、したがって正確な縮尺率で描かれてはいない。
【００１７】
上述したように、本発明は、寄生ゲート容量の低いボディ・コンタクトＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）金属ゲートを含むトランジスタ、およびそれを製作する方法を提供する。本願の一実施形態において使用することができる初期構造１０を示した図１をまず参照されたい。初期構造１０は、ＳＯＩ基板１２の上部半導体層１８内に少なくとも１個の分離領域２０を含むように加工されたＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板１２を含む。上部半導体層１８は、ＳＯＩ層とも称され、埋設絶縁体層１６の上部表面上にある。埋設絶縁体層１６は、ハンドル基板とも称される下部半導体層１４の上部表面上にある。少なくとも１個のトレンチ分離領域２０を含むことに加えて、ＳＯＩ基板１２は、トランジスタ領域２２およびボディ・コンタクト領域２４も上部半導体層１８内に含む。
【００１８】
図１に示した初期構造１０は、当業者に周知の材料で構成される。同様に、初期構造１０は、当業者に周知の技術によって作製される。ＳＯＩ基板１２に関しては、ＳＯＩ基板１２は、層移動プロセスを利用して形成することができ、結合プロセスを使用して、少なくとも１枚が埋設絶縁体層を含む２枚のウェハを結合する。結合は、２枚のウェハを密着させ、場合によっては外力を加え、次いで２枚の接触したウェハを２枚のウェハを結合可能な条件下で加熱することによって実施される。加熱ステップの温度は変わり得る。一実施形態においては、加熱ステップの温度は２００℃から１０５０℃である。２枚のウェハを結合することができるならば、別の結合温度を使用することもできる。本発明の一部の実施形態においては、結合したウェハの幾つかの物質層を当業者に周知の技術によって除去することができる。
【００１９】
ＳＯＩ基板１２の形成に使用することができる別の技術は、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ  ｏｆ  ｏｘｙｇｅｎ（酸素のイオン注入による分離））と称されるイオン注入プロセスである。かかるプロセスにおいては、イオンをまずバルク半導体ウェハに注入して、損傷領域をウェハ内に形成する。加熱ステップを利用して、損傷領域を埋設誘電層に転化する。かかるイオン注入プロセスの条件は、当業者に周知であり、したがって本明細書では述べない。
【００２０】
ＳＯＩ基板１２の下部半導体層１４は、シリコン、ゲルマニウム、シリコン−ゲルマニウムアロイ、シリコンカーボンアロイ、シリコン−ゲルマニウム−カーボンアロイ、ガリウムヒ素、インジウムヒ素、インジウムリン、ＩＩＩ−Ｖ化合物半導体物質、ＩＩ−ＶＩ化合物半導体物質、有機半導体物質および別の化合物半導体物質から選択することができ、それだけに限定されない第１の半導体物質を含む。さらに、下部半導体層１４の半導体物質は、単結晶、すなわちエピタキシャル半導体物質とすることができる。例えば、下部半導体層１４は、単結晶シリコン物質とすることができる。下部半導体層１４のすべてまたは一部は、ドープして、下部半導体層１４と埋設絶縁体層１６との界面の下方に位置する少なくとも１個の全体的または局所的に伝導性の領域（図示せず）を与えることができる。下部半導体層１４のドープ領域のドーパント濃度は、素子性能に対して最適化することができる。ＳＯＩ基板１２の下部半導体層１４の厚さは、変わることがあり、本発明に重要ではない。典型的には、下部半導体層１４の厚さは５０ミクロンから１ｍｍである。
【００２１】
ＳＯＩ基板１２の埋設絶縁体層１６は、半導体酸化物、半導体窒化物、半導体酸窒化物などの誘電物質の層またはその多層スタックである。本発明の一実施形態においては、ＳＯＩ基板１２の埋設絶縁体層１６は、例えば酸化ケイ素などの埋設半導体酸化物で構成される。図に示すように、埋設絶縁体層１６の下部表面は、半導体層１４の上部表面上に位置する。埋設絶縁体層１６は、典型的には厚さ１０ｎｍから１００ｎｍであり、厚さ２０ｎｍから４０ｎｍがより典型的である。埋設絶縁体層１６の厚さは、基板全体にわたってほとんどまたは全く厚さが変化せず均一とすることができる。埋設絶縁体層１６は、連続とすることができ、またはパターン形成することができる。
【００２２】
ＳＯＩ基板１２の上部半導体層１８は、下部半導体層１４の上記半導体物質の一つから選択することができる第２の半導体物質を含む。一実施形態においては、上部半導体層１８は、下部半導体層１４とは異なる半導体物質で構成される。更に別の一実施形態においては、上部および下部半導体層は、同じ半導体物質を含む。上部半導体物質層１８の全部または一部は、必要に応じて、ｐ型もしくはｎ型またはその両方のドーパントで局所的または全体的にドープすることができる。図に示すように、上部半導体物質層１８の下部表面は、埋設絶縁体層１６の上部表面上に位置する。上部半導体物質層１８の厚さは、１０ｎｍから５０ｎｍとすることができるが、それより薄くすることも、厚くすることもできる。
【００２３】
ＳＯＩ基板１２を用意した後、少なくとも１個のトレンチ分離領域２０をＳＯＩ基板１２中に、典型的には上部半導体層１８を通って、形成する。トレンチ分離領域２０は、埋設絶縁体層１６の上部表面で終了する。少なくとも１個のトレンチ分離領域２０は、ＳＯＩ基板１２内にリソグラフィおよびエッチングを利用してトレンチを形成することによって形成することができる。次いで、トレンチにトレンチ誘電物質を充填する。任意のライナをトレンチ内にトレンチ充填前に形成することができ、任意の高密度化ステップを実施してトレンチ誘電物質の密度を高くすることができる。典型的には、平坦化プロセスを実施して、トレンチの上部表面を越えて延在するトレンチ誘電物質を除去する。一部の実施形態においては、少なくとも１個のトレンチ分離領域２０の上部表面は、上部半導体層１８の上部表面と同一平面上にある。更に別の実施形態においては、少なくとも１個のトレンチ分離領域２０の上部表面は、上部半導体層１８の上部表面のやや上またはやや下に延在することができる。
【００２４】
上述したように、上部半導体層１８は、少なくとも１個のトランジスタを形成することができる少なくとも１個の素子領域２２、および少なくとも１個のボディ・コンタクト領域２４を含む。「ボディ・コンタクト領域」という用語は、本願においては、素子の本体が接触し得る領域を表すのに使用される。少なくとも１個の素子領域２２および少なくとも１個のボディ・コンタクト領域２４は、上述したようにドープすることができる。
【００２５】
ここで図２を参照すると、ゲート・スタック２６をその上部露出表面に形成した後の図１の初期構造が示されている。ゲート・スタック２６は、下から上にゲート誘電体２８および金属ゲート３０を含む。しきい値電圧調節物質層などの別の物質層もゲート・スタック２６内に存在することができる。
【００２６】
ゲート・スタック２６のゲート誘電体２８は、例えば、酸化物、窒化物、酸窒化物またはその多層スタックを含めて、任意のゲート絶縁物質を含む。本発明の一実施形態においては、ゲート誘電体２８は、半導体酸化物、半導体窒化物または半導体酸窒化物である。本発明の別の一実施形態においては、ゲート誘電体２８は、誘電率が酸化ケイ素の誘電率よりも高い、例えば３．９である、誘電性金属酸化物を含む。典型的には、使用されるゲート誘電体２８は、誘電率が４．０を超え、８．０を超える誘電率がより典型的である。かかる誘電物質を本明細書では高ｋ誘電体と称する。例示的な高ｋ誘電体としては、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、そのケイ酸塩、およびそのアロイが挙げられるが、それだけに限定されない。これらの高ｋ物質の多層スタックをゲート誘電体２８として使用することもできる。ｘの各値は独立に０．５から３であり、ｙの各値は独立に０から２である。
【００２７】
ゲート誘電体２８の厚さは、それを形成するのに使用される技術に応じて変わり得る。典型的には、ゲート誘電体２８の厚さは１ｎｍから２０ｎｍ、より典型的には２ｎｍから１０ｎｍである。高ｋゲート誘電体をゲート誘電体２８として使用するときには、高ｋゲート誘電体の有効酸化物厚さはほぼ１ｎｍ、または１ｎｍ未満とすることができる。
【００２８】
ゲート誘電体２８は、当該技術分野で周知の方法によって形成することができる。本発明の一実施形態においては、ゲート誘電体２８は、例えば、化学蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）（ＣＶＤ）、物理蒸着（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）（ＰＶＤ）、分子線蒸着（ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｄｅｐｏｓｉｔｉｏｎ）（ＭＢＤ）、パルス・レーザ蒸着（ｐｕｌｓｅｄ  ｌａｓｅｒ  ｄｅｐｏｓｉｔｉｏｎ）（ＰＬＤ）、液体ミスト化学堆積（ｌｉｑｕｉｄ  ｓｏｕｒｃｅ  ｍｉｓｔｅｄ  ｃｈｅｍｉｃａｌ  ｄｅｐｏｓｉｔｉｏｎ）（ＬＳＭＣＤ）、原子層堆積（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）（ＡＬＤ）などの堆積プロセスによって形成することができる。あるいは、ゲート誘電体２８は、例えば、熱酸化もしくは熱窒化またはその両方などの熱プロセスによって形成することができる。
【００２９】
ゲート誘電体２８を形成するのに使用される技術によっては、ゲート誘電体２８は、領域２２および２４内に存在するのと同様に、少なくとも１個のトレンチ分離領域２０の上部表面上および上部表面全体に延在することができる。あるいは、図２に示したように、ゲート誘電体２８は、領域２２および２４内の上部半導体層１８の上部表面上のみに形成される。この別の実施形態は、典型的には、熱プロセスを使用してゲート誘電体２８を形成するときに成される。
【００３０】
金属ゲート３０は、ゲート誘電体２８の上に、さらに、場合によっては、ゲート誘電体がトレンチ分離領域の上部表面に存在しないときには少なくとも１個のトレンチ分離領域２０のトレンチ誘電体の上に、形成される。金属ゲート３０としては、元素金属（例えば、タングステン、チタン、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウムおよび白金）、少なくとも１種類の元素金属のアロイ、元素金属窒化物（例えば、窒化タングステン、窒化アルミニウムおよび窒化チタン）、元素金属ケイ化物（例えば、ケイ化タングステン、ケイ化ニッケルおよびケイ化チタン）、およびその多層が挙げられる。一実施形態においては、金属ゲートは元素金属で構成される。
【００３１】
金属ゲート３０は、例えば、化学蒸着（ＣＶＤ）、プラズマ化学蒸着（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）（ＰＥＣＶＤ）、蒸着、物理蒸着（ＰＶＤ）、スパッタリング、化学溶液堆積、原子層堆積（ＡＬＤ）、および別の類似堆積プロセスを含めて、従来の堆積プロセスを利用して形成することができる。金属ケイ化物を形成するときには、従来のケイ素化プロセスを使用する。堆積した金属ゲート３０は、典型的には厚さ１０ｎｍから１００ｎｍであり、厚さ２０ｎｍから５０ｎｍが更に典型的である。
【００３２】
ここで図３を参照すると、パターン形成されたマスク３２を少なくとも１個の素子領域２２内にあるゲート・スタック２６の一部の上に形成した後の図２の構造が示されている。パターン形成されたマスク３２は、少なくとも１個の素子領域２２内のゲート・スタック２６を保護し、少なくとも１個のトレンチ分離領域２０上および少なくとも１個のボディ・コンタクト領域２４内のゲート・スタック２６は露出したままである。パターン形成されたマスク３２は、ハード・マスク、フォトレジストまたはその組合せで構成することができる。パターン形成されたマスク３２がハード・マスクで構成される実施形態においては、ハード・マスクは、酸化ケイ素もしくは窒化ケイ素またはその両方を含めて、ただしそれだけに限定されない任意の従来のハード・マスク物質を含むことができる。パターン形成されたマスク３２がフォトレジストで構成されるときには、ブロック・マスクとして役立ち得る任意の従来のフォトレジスト物質を本発明において使用することができる。一部の実施形態においては、ハード・マスクをマスク物質として使用することが好ましい。
【００３３】
パターン形成されたマスク３２は、当業者に周知の技術によって形成することができる。一実施形態においては、パターン形成されたマスク３２は、金属ゲート３０の上部表面全体にわたるマスク物質層のブランケット堆積によって形成することができる。マスク物質層の堆積は、例えば、化学蒸着（ＣＶＤ）、プラズマ化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、化学溶液堆積、スピン・コーティングなどの任意の公知の堆積プロセスを含む。一部の実施形態においては、酸化もしくは窒化またはその両方などの熱成長技術をマスク物質のブランケット層形成に使用することができる。
【００３４】
堆積後、マスク物質のブランケット層にパターン形成して、パターン形成されたマスク３２にする。パターン形成は、リソグラフィ単独、またはリソグラフィとエッチングの併用プロセスを含むことができる。リソグラフィ単独は、典型的には、パターン形成されたマスク３２がフォトレジスト物質のみで構成されるときに使用される。パターン形成されたマスク３２がハード・マスク物質を含むときには、リソグラフィとエッチングが典型的には併用される。「リソグラフィ」という用語は、本明細書では、フォトレジスト物質を所望の照射パターンに曝露し、次いで露光されたレジスト物質を現像するプロセスを表す。第１のブロック・マスク物質のブランケット層のパターン形成に使用されるエッチング・ステップは、ドライ・エッチング、ウェット・エッチング、またはドライ・エッチングとウェット・エッチングの組合せを含む。ドライ・エッチングは、反応性イオン・エッチング（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）（ＲＩＥ）、プラズマ・エッチング、イオン・ビーム・エッチングおよびレーザ・アブレーションの一つを含む。ウェット・エッチングは、化学エッチング液の使用を含む。
【００３５】
パターン形成されたマスク３２の厚さは、使用するマスク物質のタイプ、パターン形成されたマスク３２内の層数、およびその形成に使用される堆積技術に応じて変わり得る。典型的には、パターン形成されたマスク３２の厚さは３ｎｍから３００ｎｍ、より典型的には１０ｎｍから１５０ｎｍである。
【００３６】
ここで図４を参照すると、パターン形成されたマスク３２によって保護されていない金属ゲート３０の一部を除去した後の図３の構造が示されている。すなわち、図４は、少なくとも１個の素子領域２２内の金属ゲート３０を維持しつつ、少なくとも１個のトレンチ分離領域２０の上、および少なくとも１個のボディ・コンタクト領域２４内のゲート誘電体２８の上から金属ゲート３０を除去した後の構造を示す。金属ゲート３０の露出部分の除去は、ドライ・エッチングもしくはウェット・エッチングまたはその両方を含めた従来のエッチング・プロセスを利用して実施される。パターン形成されたマスク３２は、エッチング・マスクとして役立つ。ドライ・エッチングは、金属ゲート３０の露出部分を除去するのに使用され、ドライ・エッチングとしては、反応性イオン・エッチング、プラズマ・エッチング、イオン・ビーム・エッチングまたはレーザ・アブレーションが挙げられる。ウェット・エッチングを使用するときには、化学エッチング液を使用する。エッチング・プロセスは、パターン形成されたマスク３２、下にあるゲート誘電体２８、および場合によっては下にあるトレンチ分離領域２０に選択的に金属ゲート３０の露出部分を除去する。
【００３７】
パターン形成されたマスク３２は、必ずしも常にではないが典型的には、露出した金属ゲート３０が選択的に除去された後に構造から除去される。パターン形成されたマスク３２の除去は、レジスト剥離、ウェット・エッチング、化学機械研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）（ＣＭＰ）、研磨またはＣＭＰと研磨の組合せなどの従来プロセスを利用して実施することができる。一部の実施形態においては、パターン形成されたマスク３２が構造内に残留してもよい。
【００３８】
図５を参照すると、パターン形成されたマスク３２を除去し、導電性のＳｉ含有物質３４を全露出表面に形成した後の図４の構造が示されている。パターン形成されたマスク３２は、上述したように除去される。形成されたシリコン含有物質３４は、ドープされたシリコンを含むアモルファスまたは多結晶物質を含むことができる。本発明において使用することができるシリコン含有物質の例としては、ＳｉもしくはＳｉＧｅまたはその両方が挙げられる。シリコン含有物質３４は、物質の堆積中にドープするインサイチュ（ｉｎ−ｓｉｔｕ）ドープすることができ、または堆積後に、例えばイオン注入または気相ドーピングを利用して、ｅｘ−ｓｉｔｕでドープすることができる。シリコン含有物質３４のドーピングが行われたとしても、シリコン含有物質３４の堆積としては、ＣＶＤ、ＰＥＣＶＤ、蒸着、化学溶液堆積およびＰＶＤが挙げられるが、それだけに限らない。
【００３９】
本発明の方法は、上から見るとＴ形ゲートを与えることが注目される。
【００４０】
記述も図示もしていないが、上記方法は、延長領域形成、ＦＥＴゲート・スタック周囲のスペーサ形成、ソース／ドレイン領域形成、およびソース／ドレイン領域の少なくとも各々の上の金属半導体アロイ接点の形成を含めて、ただしそれだけに限定されない更なるＦＥＴ加工ステップを含むこともできる。本発明の一部の実施形態においては、金属半導体アロイ接点を少なくとも１個の素子領域内のゲート・スタックの上に形成することができる。これらのＦＥＴ加工ステップは、必ずしも常にではないが典型的には、図５に示した構造が形成された後に行われる。
【００４１】
延長領域は、任意の公知の延長イオン注入プロセスを利用して形成される。延長イオン注入後、注入された延長イオンをアニールによって活性化することができる。スペーサは、スペーサ物質の堆積とそれに続くエッチングを含む任意の公知プロセスを利用して形成される。典型的なスペーサ物質としては、酸化物もしくは窒化物またはその両方が挙げられる。スペーサ形成後、パターン形成されたゲート・スタックの各々の設置面積で基板の上部露出表面中にソース／ドレイン領域を形成する。ソース／ドレイン領域は、ソース／ドレイン・イオン注入プロセスとそれに続くアニーリングを利用して形成される。金属半導体アロイ接点は、半導体物質の上に金属半導体アロイを形成することができる任意のプロセスを利用して形成される。本発明の一実施形態においては、金属半導体アロイ接点は、シリサイド・プロセスを利用して形成される。シリサイド・プロセスは、スペーサの外縁に沿って自動的に整列する。シリサイド・プロセスは、半導体物質と反応すると金属半導体アロイを形成することができる金属の形成を含む。金属半導体アロイ接点の形成に使用される金属としては、タンタル、チタン、タングステン、ルテニウム、コバルト、ニッケル、白金、またはこれらの材料の任意の適切な組合せが挙げられるが、それだけに限定されない。窒化チタン、窒化タンタルなどの拡散障壁を金属の上に形成することができる。アニールによって、金属とその下にある半導体物質とを反応させて、金属半導体アロイ領域を形成する。典型的には、少なくとも２５０℃またはそれ以上の温度でアニールする。１回のアニール・ステップまたは複数回のアニール・ステップを使用することができる。アニール後に、未反応金属および任意の拡散障壁を除去する。
【００４２】
本発明を特にその好ましい実施形態に関して示し、記述したが、形態および詳細の上記および他の変更が本発明の精神および範囲から逸脱することなくなされ得ることを当業者は理解するであろう。したがって、本発明は、記述および図示された正確な形態および詳細に限定されないが、添付の特許請求の範囲内にあることが意図される。
【産業上の利用可能性】
【００４３】
本発明は、多様な電子および電気装置に適用される集積回路チップに組み込まれた高性能半導体電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（ＦＥＴ）素子の設計および製作に産業上利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成24年8月2日(2012.8.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１個の素子領域（２２）と少なくとも１個のボディ・コンタクト領域（２４）とをその中に有する半導体層を含む、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板（１２）、
前記少なくとも１個の素子領域（２２）内にある第１の材料スタックであって、前記第１の材料スタックが下から上にゲート誘電体（２８）、金属ゲート（３０）および添加シリコン含有物質を含む、第１の材料スタック、および
前記少なくとも１個のボディ・コンタクト領域（２４）内にある第２の材料スタックであって、前記第２の材料スタックが、前記半導体層（１８）の上部表面上にある前記第１の材料スタックの前記ゲート誘電体の一部、および前記少なくとも１個のボディ・コンタクト領域（２４）内の前記ゲート誘電体の前記一部の上部表面に直接接触した前記第１の材料スタックの前記添加シリコン含有物質の一部を含む、第２の材料スタック
を含む、半導体構造体。
【請求項２】
少なくとも１個の素子領域（２２）と少なくとも１個のボディ・コンタクト領域（２４）とをその中に有する半導体層を含む、ＳＯＩ基板（１２）、
前記少なくとも１個の素子領域内にあるトランジスタであって、前記トランジスタが下から上にゲート誘電体（２８）、金属ゲート（３０）および添加シリコン含有物質を含む、トランジスタ、および
前記少なくとも１個のボディ・コンタクト領域内にある材料スタックであって、前記材料スタックが、前記半導体層（１８）の上部表面上にある前記トランジスタの前記ゲート誘電体の一部、および前記少なくとも１個のボディ・コンタクト領域内の前記ゲート誘電体の前記一部の上部表面に直接接触した前記トランジスタの前記添加シリコン含有物質の一部を含む、材料スタック
を含む、半導体構造体。
【請求項３】
前記ＳＯＩ基板の前記半導体層内にある少なくとも１個の分離領域を更に含み、前記シリコン含有物質の別の部分が前記少なくとも１個の分離領域の上にある、請求項１または２に記載の半導体構造体。
【請求項４】
前記ゲート誘電体が、酸化物、窒化物、酸窒化物およびその多層スタックから選択されるゲート絶縁物質を含む、請求項１または２に記載の半導体構造体。
【請求項５】
前記金属ゲートが、元素金属、少なくとも１種類の元素金属のアロイ、元素金属窒化物、元素金属ケイ化物、またはその多層を含む、請求項１または２に記載の半導体構造体。
【請求項６】
前記添加シリコン含有物質がアモルファスまたは多結晶である、請求項１または２に記載の半導体構造体。
【請求項７】
前記添加シリコン含有物質がシリコンまたはシリコンゲルマニウムを含む、請求項１または２に記載の半導体構造体。
【請求項８】
前記ＳＯＩ基板の前記半導体層がドープされている、請求項１または２に記載の半導体構造体。
【請求項９】
半導体構造体を製作する方法であって、
少なくとも１個の素子領域（２２）と少なくとも１個のボディ・コンタクト領域（２４）とをその中に有する半導体層を含む、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板（１２）を用意すること、
前記少なくとも１個の素子領域および前記少なくとも１個のボディ・コンタクト領域内にゲート・スタック（２６）を形成することであって、前記ゲート・スタックは、下から上にゲート誘電体（２８）および金属ゲート（３０）を含み、
前記少なくとも１個のボディ・コンタクト領域内の前記金属ゲートを露出させたまま、パターン形成されたマスク（３２）を前記少なくとも１個の素子領域内の前記金属ゲートの上に形成すること、
前記露出した金属ゲートを前記少なくとも１個のボディ・コンタクト領域内から除去して、前記ゲート誘電体の上部表面を露出させること、並びに
添加シリコン含有物質（３４）を前記少なくとも１個の素子領域内と前記少なくとも１個のボディ・コンタクト領域内の両方に形成することであって、前記少なくとも１個の素子領域内の前記添加シリコン含有物質の第１の部分は前記金属ゲート上にあり、前記少なくとも１個のボディ・コンタクト領域内の前記添加シリコン含有物質の第２の部分は前記ゲート誘電体の前記露出表面に直接接触する、
を含む、方法。
【請求項１０】
前記ＳＯＩ基板を用意することが層移動プロセスまたはイオン注入プロセスを含む、請求項９に記載の方法。
【請求項１１】
前記ＳＯＩ基板を用意することが、さらに、少なくとも１個のトレンチ分離を前記半導体層内に形成することを含む、請求項９に記載の方法。
【請求項１２】
前記パターン形成されたマスク（３２）が、マスク物質の堆積、リソグラフィ、および場合によってはエッチングによって形成される、請求項９に記載の方法。
【請求項１３】
前記露出した金属ゲートを除去することが、前記パターン形成されたマスクおよび下にある誘電または絶縁物質に選択的に前記金属ゲートを除去するエッチング・プロセスを含む、請求項９に記載の方法。
【請求項１４】
前記エッチングがドライ・エッチング、ウェット・エッチングまたはその組合せを含む、請求項１３に記載の方法。
【請求項１５】
前記添加シリコン含有物質が、インサイチュ（ｉｎ−ｓｉｔｕ）ドーピング堆積プロセス、または堆積とそれに続くドーピングによって形成される、請求項９に記載の方法。
【請求項１６】
前記露出した金属ゲートを除去した後、かつ前記添加シリコン含有物質を形成する前に、前記パターン形成されたマスクを除去することを更に含む、請求項９に記載の方法。
【請求項１７】
前記ＳＯＩ基板を用意することが、前記少なくとも１個の素子領域および前記少なくとも１個のボディ・コンタクト領域内の前記半導体層にドープすることを含む、請求項９に記載の方法。
【国際調査報告】
2013516762.tif 000008
2013516762.tif 000009