(57)【要約】  グラフィック処理ディスプレイパイプのユーザインターフェイスユニットは、画像フレームのアクティブな領域を画成する情報でプログラムできるレジスタを備えている。画像フレームのアクティブな領域内のピクセルは、表示されるものであることを意味し、一方、画像フレームのアクティブな領域外のピクセルは、表示されるものではない。ユーザインターフェイスユニット内のフェッチ回路は、メモリからフレームをフェッチし、レジスタのプログラムされたコンテンツにより画成されたフレームのアクティブな領域内のピクセルのみをフェッチする。次いで、ユーザインターフェイスユニットは、そのフェッチされたピクセルを混合ユニットへ送って、そのフェッチされたピクセルを他のフレームからのピクセル又はビデオストリームのピクセルと混合し、出力フレームを発生する。ビデオストリームのピクセルと混合されるときには、そのフェッチされたピクセルは、ビデオストリームの上のグラフィックオーバーレイとして表示される。【選択図】      図３
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【特許請求の範囲】
【請求項１】
フレームの少なくとも１つのアクティブな領域を画成するようにプログラムできる１つ以上のレジスタであって、フレームの少なくとも１つのアクティブな領域内のピクセルは表示し、フレームの少なくとも１つのアクティブな領域外のピクセルは表示しないようにされた１つ以上のレジスタと、
メモリからフレームをフェッチするように構成されたフェッチ回路であって、前記１つ以上のレジスタのプログラムされたコンテンツによって画成される前記フレームの少なくとも１つのアクティブな領域内のピクセルのみをフェッチするように構成されたフェッチ回路と、
を備え、前記フェッチされたピクセルを混合ユニットへ送るように構成され、前記混合ユニットは、前記フェッチされたピクセルを他のフレームからのピクセルと混合して、出力フレームを発生するように構成された、ユーザインターフェイスユニット。
【請求項２】
前記フェッチ回路に結合された１つ以上のバッファを更に備え、
前記フェッチ回路は、更に、前記フェッチされたピクセルを前記１つ以上のバッファに記憶するように構成され、
前記ユーザインターフェイスユニットは、前記フェッチされたピクセルを前記１つ以上のバッファから前記混合ユニットへ送るように構成された、請求項１に記載のユーザインターフェイスユニット。
【請求項３】
前記フェッチ回路は、更に、フレームの非アクティブ領域に、透明と識別されるピクセルを充填するように構成され、
前記ユーザインターフェイスユニットは、前記フェッチされたピクセル及び透明と識別されるピクセルより成るフレームを前記混合ユニットへ送るように構成される、請求項１又は２に記載のユーザインターフェイスユニット。
【請求項４】
システムメモリとインターフェイスするように構成されたホストインターフェイスユニットと、
各々が請求項１から３のいずれかに記載のもので、前記ホストインターフェイスユニットに結合された複数のユーザインターフェイスユニットと、
を備え、前記複数のユーザインターフェイスユニットは、フレーム情報により画成された複数のフレームの各アクティブな領域内のピクセルを前記システムメモリから前記ホストインターフェイスユニットを通してフェッチして、そのフェッチされたピクセルをそれに対応する出力フレームにおいて表示するように構成されたディスプレイパイプ。
【請求項５】
前記複数のユーザインターフェイスユニットに結合された混合ユニットを更に備え、
前記複数のユーザインターフェイスユニットは、前記フェッチされたピクセルを前記混合ユニットへ送るように構成され、
前記混合ユニットは、前記フェッチされたピクセルをビデオストリームと混合して、それに対応する出力フレームを表示のために発生するように構成された、請求項４に記載のディスプレイパイプ。
【請求項６】
前記ホストインターフェイスユニット及び前記混合ユニットに結合されたビデオパイプであって、システムメモリから前記ホストインターフェイスユニットを通してビデオ情報をフェッチし、そしてそのフェッチされたビデオ情報からビデオストリームを発生するように構成されたビデオパイプを更に備えた、請求項５に記載のディスプレイパイプ。
【請求項７】
対応する画像フレーム定義する画像フレーム情報を記憶するように構成された少なくとも１つのフレームバッファ、及び対応するビデオフレームを定義するビデオフレーム情報を記憶するように構成されたビデオバッファ、を含むシステムメモリと、
請求項４から６のいずれかに記載のディスプレイパイプと、
を備えたシステム。
【請求項８】
前記混合ユニットは、画像フレームの各アクティブな領域外のピクセルを、混合について０のアルファ値を有するものとして取り扱うように構成された、請求項７に記載のシステム。
【請求項９】
前記アクティブ領域の情報は、そのアクティブな領域の対角方向に互いに逆の隅に位置された一対のピクセルに対する座標情報を含む、請求項７又は８に記載のシステム。
【請求項１０】
フレームのアクティブな領域を画成する段階であって、フレームの画成されたアクティブな領域内のピクセルは表示し、フレームの画成されたアクティブな領域外のピクセルは表示しないようにする段階と、
前記フレームの画成されたアクティブな領域内のピクセルだけをシステムメモリからフェッチする段階と、
前記フェッチされたピクセルと１つ以上の他のフレームからのピクセルとの混合より成る出力フレームを発生する段階と、
を備えた方法。
【請求項１１】
前記出力フレームを発生する段階は、更に、前記フレームの画成されたアクティブな領域外のフレームの非アクティブ領域を、０の混合値を有するピクセルを含むものとして取り扱うことを含む、請求項１０に記載の方法。
【請求項１２】
前記出力フレームを発生する段階は、更に、前記フレームの画成されたアクティブな領域外のフレームの全ての非アクティブ領域に、０の混合値を有するピクセルを充填することを含む、請求項１０に記載の方法。
【請求項１３】
前記システムメモリからビデオ情報をフェッチする段階と、
前記フェッチされたビデオ情報からビデオストリームを生成する段階と、
を更に備え、前記出力フレームを発生する段階は、更に、前記フェッチされたピクセルを前記ビデオストリームと混合させることを含む、請求項１０から１２のいずれかに記載の方法。
【請求項１４】
前記フェッチされたピクセルを前記ビデオストリーム上のスタティックなオーバーレイとして表示する段階を更に備えた、請求項１３に記載の方法。
【請求項１５】
１つ以上の画像フレームを含む画像情報を１つ以上のフレームバッファに書き込む段階と、
アクティブ領域情報を１つ以上のレジスタに書き込む段階であって、そのアクティブ領域情報は、１つ以上の画像フレームのアクティブな領域を画成するものである段階と、
を更に備えた請求項１１から１４のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、グラフィック情報処理の分野に係り、より詳細には、メモリから画像ピクセルをフェッチすることに係る。
【背景技術】
【０００２】
移動電話、ノートブックコンピュータ、等のポータブルデジタル装置を含む多くのコンピュータシステムの動作の一部分は、液晶ディスプレイ（ＬＣＤ）のような、ある形式のディスプレイ装置を使用して、画像、ビデオ情報／ストリーム、及びデータを表示することである。従って、これらのシステムは、典型的に、後でディスプレイ装置へ出力されるビデオ情報を含めて画像及びデータを発生するための機能を組み込んでいる。そのような装置は、典型的に、後で表示する画像及びビデオ情報を処理するためのビデオグラフィック回路を含む。
【０００３】
デジタル画像形成において、画像の最小情報項目は、「画素」と呼ばれ、より一般的には、「ピクセル」と称されている。便宜上、ピクセルは、一般的に、規則的な二次元グリッドに配列される。この配列を使用することにより、各ピクセルに同じ動作を均一に独立して適用することで、多くの共通の動作を実施することができる。各ピクセルは、デジタル画像の基本的部分であるから、ピクセル数が多いほど、デジタル画像をより正確に表現することができる。各ピクセルの強度を変化させることができ、カラーシステムでは、各ピクセルは、典型的に、赤、緑、青及び黒のような３つ又は４つの成分を有する。
【０００４】
ＬＣＤスクリーンのようなディスプレイ装置上に表示されるほとんどの画像及びビデオ情報は、連続する画像フレーム、略してフレーム、として解釈される。一般的には、フレームは、完全な動画又はビデオストリームを作り上げる多数のスチール画像の１つであるが、より広範囲には、単にデジタル（個別又は連続スキャン）ディスプレイに表示されるスチール画像として解釈することもできる。フレームは、典型的に、画像／ビデオフレームの解像度に基づいて指定数のピクセルで構成される。ほとんどのグラフィックシステムは、フレームバッファを使用して、画像及びビデオフレーム情報のためのピクセルを記憶している。それ故、「フレームバッファ」という語は、画像／ビデオフレームを保持するために使用される実際のメモリをしばしば表わす。フレームバッファの情報は、典型的に、スクリーン上に表示されるべき各ピクセルのためのカラー値より成る。カラー値は、通常、１ビット単色、４ビットパレット化、８ビットパレット化、１６ビット高カラー及び２４ビット真カラーフォーマットで記憶される。ピクセル透明度に関して情報を保持するために付加的なアルファチャンネルがしばしば使用される。画像／ビデオ情報を記憶するためにフレームバッファに要求される全メモリ量は、出力信号の解像度と、カラー深度及びパレットサイズとに依存する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
フレームバッファは、画像及びビデオ情報記憶専用のメモリ素子に位置されるか、又はシステムメモリに位置される。従って、システムメモリは、ディスプレイ装置に表示するための画像及び／又はビデオストリームを定義するピクセルデータのセットを記憶するのに使用される。典型的に、そのようなシステムで実行されるアプリケーションは、ピクセルデータをシステムメモリに書き込むことができ、そこから、ピクセルデータを得て、最終的に、ディスプレイ装置に画像を発生するための画像／ビデオ信号のセットを発生することができる。このようなシステムでは、システムメモリからフレーム（ピクセル情報）をフェッチすることは、他の装置もメモリアクセスに対して競合するので、システムに高い需要を課すことになり得る。その結果、データに対する要求に応じ続けるために、高い帯域巾がメモリから要求される。更に、各システムメモリアクセスは、ある程度の処理パワーを要求するので、大量のピクセルデータに対する要求は、最終的に、移動電話やノートブックコンピュータのようなバッテリ作動装置においてバッテリの枯渇を早めることとなる。
【課題を解決するための手段】
【０００６】
１組の実施形態において、グラフィック処理／ディスプレイシステムにおけるディスプレイパイプは、フレームのアクティブな領域を画成するようにプログラムできるレジスタを備えたユーザインターフェイスユニットをサポートし、フレームのアクティブな領域内のピクセルは、表示されるべきものであり、そしてフレームのアクティブな領域外のピクセルは、表示されないものである。インターフェイスユニットは、レジスタのプログラムされたコンテンツにより画成されたフレームのアクティブな領域内のピクセルのみをフェッチすることによりメモリからフレームをフェッチする。ユーザインターフェイスユニットは、そのフェッチされたピクセルを混合ユニットへ送って、そのフェッチされたピクセルを他のフレームからのピクセル及び／又はビデオストリームからのピクセルと混合し、表示のための出力フレームを発生する。アクティブな領域外のピクセルは、混合のための０のアルファ値を有する（換言すれば、０の混合値を有する）ものとして取り扱われ、その結果、それらピクセルは、表示される出力フレームには影響を及ぼさない。
【０００７】
１組の実施形態において、ユーザインターフェイスユニットは、フレームの非アクティブ領域に、透明であると識別されるピクセル、即ちアルファ値が０のピクセルを充填し、そしてフェッチされたピクセルを含む全フレームを混合ユニットへ送る。他の実施形態では、混合ユニットは、インターフェイスユニットからそのフェッチされたピクセルのみを受け取り、そしてアクティブな領域外のエリアを、それらがアルファ値０のピクセルを含むかのように取り扱う。又、インターフェイスユニット内のレジスタは、画像フレームに関する他の情報、例えば、とりわけ、フレームの基本アドレス及びサイズでもプログラムされる。
【０００８】
１組の実施形態において、ディスプレイパイプは、システムメモリとインターフェイスするように構成されたホストインターフェイスユニットと、このホストインターフェイスユニットに結合されたユーザインターフェイスユニットとを備えている。このユーザインターフェイスユニットは、画像フレーム内の各アクティブな領域を画成するフレーム情報を保持し、フレームの各アクティブな領域内のピクセルは、表示されることを意味し、そしてフレームの各アクティブな領域外のピクセルは、表示されないことを意味する。ユーザインターフェイスユニットは、フレーム情報により定義されたフレームの各アクティブな領域内のピクセルをシステムメモリからホストインターフェイスユニットを通してフェッチし、それに対応する出力フレームにおいてフェッチされたピクセルを表示する。又、ディスプレイパイプは、ユーザインターフェイスユニットにより送られるフェッチされたピクセルを受け取るためにユーザインターフェイスユニットに結合された混合ユニットも備えている。この混合ユニットは、フェッチされたピクセルをビデオストリームと混合して、表示のための対応する出力フレームを発生するように構成される。ビデオストリームは、ホストインターフェイスユニット及び混合ユニットに結合されたビデオパイプにより、システムメモリからホストインターフェイスユニットを通して取得したビデオ情報から発生される。
【０００９】
１組の実施形態において、ユーザインターフェイスユニット内のレジスタへのプログラムされた情報は、ディスプレイパイプが構成されるシステムの処理ユニットで実行されるソフトウェアにより書き込まれる。又、ソフトウェアは、フレーム情報及びビデオ情報、特に、画像フレーム及びビデオストリームのピクセルをシステムメモリ内のフレームバッファへ書き込み、そこから、ビデオパイプ及びユーザインターフェイスユニットは、その情報を各々取得することができる。
【００１０】
以下、添付図面を参照して、本発明を詳細に説明する。
【図面の簡単な説明】
【００１１】
【図１】グラフィックディスプレイシステムを含む集積回路の一実施形態のブロック図である。
【図２】システムメモリを含むグラフィックディスプレイシステムの一実施形態のブロック図である。
【図３】グラフィックディスプレイシステムにおけるディスプレイパイプの一実施形態のブロック図である。
【図４】アクティブな領域を含む画像フレームの一例を示す。
【図５】メモリから画像フレームピクセル情報をフェッチするための方法の一実施形態を示すフローチャートである。
【図６】グラフィックディスプレイシステムにおいて画像フレームピクセルを定義しそして転送するための方法の一実施形態を示すフローチャートである。
【発明を実施するための形態】
【００１２】
本発明は、種々の変更を受け、別の形態でも実施できるが、その特定の実施形態を添付図面に一例として示して以下に詳細に説明する。しかしながら、添付図面及びその詳細な説明は、本発明を、ここに開示する特定の形態に限定するものではなく、本発明は、特許請求の範囲によって規定される本発明の精神及び範囲内に入るあらゆる変更、等効物及び代替え物も包含することを理解されたい。ここに使用する見出しは、編集上のものに過ぎず、説明の範囲を限定するために使用するものではない。本明細書全体にわたって使用されるワード「してもよい(may)」は、必須（即ち、しなければならない(must)の意味）ではなく、許容の意味（即ち、潜在性があるという意味）で使用される。同様に、「含む」「含んでいる」及び「備える」(“include”, “including”, “includes”)という語も、含むことを意味するが、それに限定されない。
【００１３】
種々のユニット、回路又は他のコンポーネントは、１つ又は複数のタスクを遂行するように「構成される」として説明される。このような状況において、「構成される」とは、動作中に１つ又は複数のタスクを遂行する「回路を有する」ことを一般的に意味する構造を広く表わすものである。従って、ユニット／回路／コンポーネントは、それが現在オンでないときでもタスクを遂行するように構成することができる。一般的に、「構成する」に対応する構造体を形成する回路は、動作を実施するように実行できるプログラム構造体を記憶するハードウェア回路及び／又はメモリを含む。メモリは、スタティック又はダイナミックランダムアクセスメモリのような揮発性メモリ、及び／又は光学又は磁気ディスク記憶装置、フラッシュメモリ、プログラム可能なリードオンリメモリ、等の不揮発性メモリを含む。同様に、種々のユニット／回路／コンポーネントは、説明の便宜上、１つ又は複数のタスクを遂行するものとして説明される。そのような説明は、「構成される」という句を含むものとして解釈されるべきである。１つ以上のタスクを遂行するように構成されたユニット／回路／コンポーネントについて述べることは、そのユニット／回路／コンポーネントに対して３５Ｕ.Ｓ.Ｃ.§１１２の第６節の解釈を引用しないことを明確に意図している。
【００１４】
図１は、外部メモリ１０２に結合された集積回路１０３を含むシステム１００の一実施形態のブロック図である。ここに示す実施形態では、集積回路１０３は、メモリコントローラ１０４と、システムインターフェイスユニット（ＳＩＵ）１０６と、コンポーネント１２６−１２８のような周辺コンポーネントのセットと、中央ＤＭＡ（ＣＤＭＡ）コントローラ１２４と、ネットワークインターフェイスコントローラ（ＮＩＣ）１１０と、レベル２（Ｌ２）キャッシュ１１２を伴うプロセッサ１１４と、ディスプレイコントロールユニット（ＤＣＵ）１１８に結合されたビデオ処理ユニット（ＶＰＵ）１１６と、を備えている。１つ以上の周辺コンポーネントは、周辺コンポーネント１２６のランダムアクセスメモリ（ＲＡＭ）１３６及び周辺コンポーネント１３２のリードオンリメモリ（ＲＯＭ）１４２のようなメモリを含む。又、１つ以上の周辺コンポーネント１２６−１３２は、レジスタ（例えば、図１の周辺コンポーネント１２８のレジスタ１３８及び周辺コンポーネント１３０のレジスタ１４０）も含む。メモリコントローラ１０４は、メモリ１０２に結合されると共にＳＩＵ１０６にも結合されるメモリインターフェイスに結合されている。又、ここに示す実施形態では、ＣＤＭＡコントローラ１２４及びＬ２キャッシュ１１２もＳＩＵ１０６に結合されている。Ｌ２キャッシュ１１２は、プロセッサ１１４に結合され、そしてＣＤＭＡコントローラ１２４は、周辺コンポーネント１２６−１３２に結合される。１つ以上の周辺コンポーネント１２６−１３２、例えば、周辺コンポーネント１４０及び１４２は、外部インターフェイスにも結合される。
【００１５】
ＳＩＵ１０６は、相互接続部で、これを経て、メモリコントローラ１０４、周辺コンポーネントＮＩＣ１１０及びＶＰＵ１１６、プロセッサ１１４（Ｌ２キャッシュ１１２を経て）、Ｌ２キャッシュ１１２、及びＣＤＭＡコントローラ１２４が通信する。ＳＩＵ１０６は、任意の形式の相互接続部（例えば、バス、パケットインターフェイス、ポイント対ポイントリンク、等）を具現化するものである。ＳＩＵ１０６は、ある実施形態では、相互接続部のハイアラーキーである。ＣＤＭＡコントローラ１２４は、メモリ１０２及び／又は種々の周辺コンポーネント１２６−１３２の間でＤＭＡ動作を遂行するように構成される。ＮＩＣ１１０及びＶＰＵ１１６は、ＳＩＵ１０６に直接結合され、そして必要に応じてメモリ１０２との間でそれら自身のデータ転送を遂行する。ＮＩＣ１１０及びＶＰＵ１１６は、例えば、それら自身のＤＭＡコントローラを含む。他の実施形態では、ＮＩＣ１１０及びＶＰＵ１１６は、ＣＤＭＡコントローラ１２４を通して転送を遂行することもできる。種々の実施形態は、ＣＤＭＡコントローラ１２４を通して及び／又はＳＩＵ１０６へ直接的に結合された多数の周辺コンポーネントを含むことができる。ＤＣＵ１１８は、ディスプレイコントロールユニット（ＣＬＤＣ）１２０及びバッファ／レジスタ１２２を含む。ＣＬＤＣ１２０は、例えば、液晶ディスプレイ（ＬＣＤ）のようなディスプレイに画像／ビデオデータを与える。ＤＣＵ１１８は、ＶＰＵ１１６から画像／ビデオデータを受け取り、このＶＰＵは、メモリ１０２から必要に応じて画像／ビデオフレーム情報を得って、表示のための画像／ビデオデータを発生し、ＤＣＵ１１８に与える。
【００１６】
プロセッサ１１４（及び特に、プロセッサ１１４により実行されるインストラクション）は、ＤＭＡ動作を遂行するようにＣＤＭＡコントローラ１２４をプログラムする。種々の実施形態では、ＣＤＭＡコントローラ１２４を種々の仕方でプログラムすることができる。例えば、遂行されるべきＤＭＡ動作を記述するＤＭＡ記述子がメモリ１０２に書き込まれ、ＣＤＭＡコントローラ１２４は、メモリ１０２においてＤＭＡ記述子を探索するようにプログラムできるレジスタを備えている。ＤＭＡ記述子は、ＤＭＡ動作のソース及びターゲットを指示するデータを含み、ＤＭＡ動作は、ソースからターゲットへデータを転送する。記述子においてＤＭＡ転送のサイズ（例えば、バイト数）が指示される。終了の取り扱い（例えば、プロセッサへの割り込み、終了を指示するための記述子の書き込み、等）が記述子において指定される。ＤＭＡチャンネルに対して複数の記述子が生成され、そして記述子に記述されたＤＭＡ動作がその指定時に遂行される。或いは又、ＣＤＭＡコントローラ１２４は、遂行されるべきＤＭＡ動作を記述するようにプログラムできるレジスタを備え、そしてＣＤＭＡコントローラ１２４をプログラミングすることは、レジスタに書き込みすることを含む。
【００１７】
一般的に、ＤＭＡ動作は、インストラクションを実行するプロセッサとは個別のハードウェアによって遂行される、ソースからターゲットへのデータの転送である。ハードウェアは、プロセッサにより実行されるインストラクションを使用してプログラムされるが、転送それ自体は、プロセッサにおけるインストラクションの実行とは独立してハードウェアにより遂行される。ソース及びターゲットの少なくとも一方は、メモリである。メモリは、システムメモリ（例えば、メモリ１０２）でもよいし、或いは、ある実施形態では、集積回路１０３の内部メモリでもよい。例えば、周辺コンポーネント１２６−１３２は、ソース又はターゲットであるメモリを含む。ここに示す実施形態では、周辺コンポーネント１３２は、ＤＭＡ動作のソースであるＲＯＭ１４２を含む。あるＤＭＡ動作は、メモリをソース及びターゲットとして有する（例えば、メモリ１０２の第１メモリ領域は、転送されるべきデータを記憶し、そして第２メモリ領域は、データを転送するターゲットである）。このようなＤＭＡ動作は、「メモリ対メモリ」ＤＭＡ動作又はコピー動作と称される。他のＤＭＡ動作は、周辺コンポーネントをソース又はターゲットとして有する。周辺コンポーネントは、ＤＭＡデータを転送すべき又はＤＭＡデータを受け取るべき外部インターフェイスに結合される。例えば、周辺コンポーネント１３０及び１３２は、ＤＭＡデータを転送すべき又はＤＭＡデータを受け取るべきインターフェイスに結合される。
【００１８】
ＣＤＭＡコントローラ１２４は、複数のＤＭＡチャンネルをサポートする。各ＤＭＡチャンネルは、記述子を経てＤＭＡを遂行するようにプログラムされ、そしてＤＭＡチャンネルにおけるＤＭＡ動作は、並列に行われる。一般的に、ＤＭＡチャンネルは、ソースからターゲットへの論理的転送経路である。各チャンネルは、他のＤＭＡチャンネルとは論理的に独立している。即ち、１つのチャンネルにおけるデータの転送は、別のチャンネルにおけるデータの転送に論理的に依存しない。２つ以上のＤＭＡチャンネルがＤＭＡ動作でプログラムされる場合には、ＣＤＭＡコントローラ１２４は、転送を同時に遂行するように構成される。例えば、ＣＤＭＡコントローラ１２４は、各ＤＭＡ動作のソースからデータの部分を読み取ることと、それらの部分をターゲットへ書き込むことを交番させてもよい。ＣＤＭＡコントローラ１２４は、キャッシュブロック間でチャンネルを交番させて一度に１つのキャッシュデータブロックを転送してもよいし、或いは一度に１ワード（例えば、４バイト又は８バイト）のような他のサイズを転送しそしてワード間で交番させてもよい。複数のＤＭＡ動作が同時に進行するのをサポートするための任意のメカニズムが使用される。
【００１９】
ＣＤＭＡコントローラ１２４は、ソースから行先へ転送されるデータを記憶するためにバッファを含むが、バッファは、一時的な記憶に使用されるだけである。従って、ＤＭＡ動作は、ＣＤＭＡコントローラ１２４がソースからデータを読み取りそしてそのデータを行先に書き込むことを含む。従って、データは、ＤＭＡ動作の一部分としてＣＤＭＡコントローラ１２４を通して流れる。特に、メモリ１２４からのＤＭＡ読み取りのためのＤＭＡデータは、メモリコントローラ１０４を通り、ＳＩＵ１０６を経て、ＣＤＭＡコントローラ１２４を通して周辺コンポーネント１２６−１３２へ、ＮＩＣ１１０へ、及びＶＰＵ１１６へ（及びおそらくは周辺コンポーネントが結合されるインターフェイスへ適宜に）流れる。メモリへのＤＭＡ書き込みのためのデータは、逆方向に流れる。内部メモリに対するＤＭＡ読み取り／書き込み動作は、周辺コンポーネント１２６−１３２、ＮＩＣ１１０、及びＶＰＵ１１６から、必要に応じてＳＩＵ１０６を経て、ＣＤＭＡコントローラ１２４を通して、ＤＭＡ動作に含まれる他の周辺コンポーネント（ＮＩＣ１１０及びＶＰＵ１１６を含む）へ流れる。
【００２０】
１つの実施形態において、プロセッサ１１４により実行されるインストラクションは、プログラムされた入力／出力（ＰＩＯ）動作と称される読み取り及び／又は書き込み動作を使用して、周辺コンポーネント１２６−１３２、ＮＩＣ１１０、ＶＰＵ１１６、及び／又はメモリ１０２又はＲＯＭ１４２のような種々のメモリの１つ以上とも通信する。ＰＩＯ動作は、集積回路１０３により周辺コンポーネント１２６−１３２、ＮＩＣ１１０又はＶＰＵ１１６へ（及び特に、例えば、コンポーネントにおけるＲＯＭ１４２又はレジスタ１３８のようなレジスタ又は他の読み取り可能／書き込み可能なリソースへ）マップされるアドレスを有する。又、図１には明確に示されていないが、ＮＩＣ１１０及びＶＰＵ１１６は、ＰＩＯ動作に含まれるレジスタ又は他の読み取り可能／書き込み可能なリソースも含むことに注意されたい。メモリ１０２に向けられるＰＩＯ動作は、集積回路１０３によりメモリ１０２へマップされるアドレスを有する。或いは又、ＰＩＯ動作は、メモリ読み取り／書き込み動作とは区別できる形態で（例えば、ＳＩＵ１０６においてメモリ読み取り／書き込み動作をエンコードする異なるコマンドを使用して、メモリ対ＰＩＯを指示するための側波帯信号又は制御信号を使用して、等々）プロセッサ１１４により送信される。ＰＩＯ送信は、そのような実施のため、周辺コンポーネント１２６−１３２、ＮＩＣ１１０又はＶＰＵ１１６（及びアドレスされたリソース）、或いはメモリ１０２をＰＩＯアドレススペース内において識別するアドレスも依然含む。
【００２１】
１つの実施形態において、ＰＩＯ動作は、ＣＤＭＡコントローラ１２４と同じ相互接続部を使用し、そしてＣＤＭＡコントローラ１２４に結合された周辺コンポーネントに対して、ＣＤＭＡコントローラ１２４を通して流れる。従って、ＰＩＯ動作は、プロセッサ１１４により、ＳＩＵ１０６（この実施形態では、Ｌ２キャッシュ１１２を通して）、ＣＤＭＡコントローラ１２４、及びターゲットとする周辺コンポーネントへ発生される。或いは又、周辺コンポーネント１２６−１３２は、ＰＩＯ通信のためにＳＩＵ１０６に結合される（ＮＩＣ１１０及びＶＰＵ１１６と同様に）。周辺コンポーネント１２６−１３２へのＰＩＯ動作は、１つの実施形態では、ＳＩＵ１０６から直接コンポーネントへ流れる（即ち、ＣＤＭＡコントローラ１２４を通らない）。
【００２２】
一般的に、周辺コンポーネントは、プロセッサと共に集積回路１０３に含まれるべき望ましい回路を備えている。周辺コンポーネントは、集積回路１０３の他のコンポーネントが周辺コンポーネントと通信できるようにする定義された機能及びインターフェイスを有する。例えば、ＶＰＵ１１６のような周辺コンポーネントは、グラフィックプロセッサを含むディスプレイパイプのようなビデオコンポーネントを含み、そしてＤＣＵ１１８のような周辺コンポーネントは、ディスプレイコントローラ回路のような他のビデオコンポーネントを含む。ＮＩＣ１１０は、イーサネット（登録商標）メディアアクセスコントローラ（ＭＡＣ）又はワイヤレスフィデリティ（ＷｉＦｉ）コントローラのようなネットワークコンポーネントを含む。他の周辺コンポーネントは、デジタル信号プロセッサ、ミクサ、等のオーディオコンポーネントや、ユニバーサルシリアルバス（ＵＳＢ）のような種々のインターフェイス上で通信するコントローラや、ＰＣＩエクスプレス（ＰＣＩｅ）、シリアル周辺インターフェイス（ＳＰＩ）、フラッシュメモリインターフェイス、等の周辺コンポーネント相互接続部（ＰＣＩ）又はその変形、を含む。
【００２３】
上述したように、周辺コンポーネント１２６−１３２、ＮＩＣ１１０及びＶＰＵ１１６の１つ以上は、ＰＩＯ動作を経てアドレスできるレジスタ（例えば、図示されたレジスタ１３８−１４０であるが、ＮＩＣ１１０及び／又はＶＰＵ１１６内の図示されていないレジスタも）を含む。これらレジスタは、周辺コンポーネントのプログラム可能なオプション（例えば、ＶＰＵ１１６におけるビデオ及び画像処理のためのプログラム可能なオプション）を構成するコンフィギュレーションレジスタ、周辺コンポーネントの状態を指示するために読み取られる状態レジスタ、等を含む。同様に、周辺コンポーネントは、ＲＯＭ１４２のようなメモリを含む。ＲＯＭは、周辺コンポーネントにより使用される変化のないデータ、周辺コンポーネント１２６−１３２内に埋め込まれたプロセッサにより実行されるコード、等を記憶する。
【００２４】
メモリコントローラ１０４は、システムインターフェイスユニット１０６からのメモリ要求を受け取るように構成される。メモリコントローラ１０４は、取り付けられたメモリ１０２を定義したインターフェイスを使用して要求を完了する（書き込み要求に対し受け取ったデータをメモリに書き込むか、又は読み取り要求に応答してメモリ１０２からデータを与える）ためにメモリにアクセスするように構成される。メモリコントローラ１０４は、任意の形式のメモリ１０２、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、倍データレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３、等）ＳＤＲＡＭ、低パワーＤＤＲ２（ＬＰＤＤＲ２）ＳＤＲＡＭ、ＲＡＭＢＵＳ  ＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、等とインターフェイスするように構成される。メモリは、デュアルインラインメモリモジュール（ＤＩＭＭ）、シングルインラインメモリモジュール（ＳＩＭＭ）、等のように、複数のメモリバンクとして配列されてもよい。１つの実施形態において、パッケージオンパッケージ（ＰＯＰ）又はチップオンチップ（ＣＯＣ）コンフィギュレーションの集積回路１０に１つ以上のメモリチップが取り付けられる。
【００２５】
他の実施形態では、図１に示すコンポーネントのサブセット又はスーパーセットを含むコンポーネントの他の組み合わせ及び／又は他のコンポーネントが包含されることに注意されたい。所与のコンポーネントの１つの例が図１に示されているが、他の実施形態では、所与のコンポーネントの１つ以上の例が含まれる。
【００２６】
図２は、システムメモリであるメモリ２０２に画像フレーム情報が記憶されそしてディスプレイパイプ２１２に与えられる規範的システムの概略を示す部分ブロック図である。図２に示すように、メモリ２０２は、ビデオフレーム／情報を記憶するためのビデオバッファ２０６と、画像フレーム情報を記憶するための１つ以上（ここに示す実施形態では、全部で２つ）の画像フレームバッファ２０８及び２１０とを備えている。ディスプレイパイプ２１２は、図２の実施形態ではＵＩ２１４及び２１６として示された１つ以上のユーザインターフェイス（ＵＩ）ユニットを含み、これらは、メモリ２０２に結合されて、そこから、画像フレームデータ／情報をフェッチする。ビデオパイプ又はプロセッサ２２０は、メモリ２０２、特に、ビデオバッファ２０６からビデオデータをフェッチし、そしてそのビデオデータに対して種々の動作を遂行するように構成される。ＵＩ２１４及び２１６、並びにビデオパイプ２２０は、各々、フェッチされた画像フレーム情報及びビデオ画像情報を混合ユニット２１８に与えて、バッファ２２２に記憶される出力フレームを発生し、このバッファから、その出力フレームは、例えば、ＬＣＤのようなディスプレイ装置（図示せず）に表示するためにディスプレイコントローラ２２４へ送られる。
【００２７】
１組の実施形態において、ＵＩ２１４及び２１６は、バッファ２０８及び２１０に記憶されたフレーム当たり少なくとも１つのアクティブな領域を画成するようにプログラムできる１つ以上のレジスタを備えている。アクティブな領域は、表示されるべきピクセルを含む画像フレーム内の領域を表わし、一方、フレームのアクティブな領域以外のピクセルは表示されない。フレームバッファ２０８及び２１０からピクセルをフェッチするために要求されるアクセスの回数を減少するため、メモリ２０２（特にフレームバッファ２０８及び２１０）からフレームをフェッチするときに、ＵＩ２１４及び２１６は、ＵＩ２１４及び２１６内のレジスタのコンテンツにより定義されたフレームのアクティブな領域内にある所与のフレームのピクセルのみをフェッチする。フレームのアクティブな領域外のピクセルは、混合値０に対応するアルファ値を有すると考えられる。換言すれば、フレームのアクティブな領域外のピクセルは、透明であるか、又は不透明度０で、ひいては、得られる表示フレームに影響を与えないものとして自動的に処理される。その結果、フェッチされたピクセルは、他のフレームからのピクセル、及び／又はビデオパイプ２２０により混合ユニット２１８へ送られた処理されたビデオフレーム（１つ又は複数）からのピクセルと混合される。
【００２８】
図３は、ディスプレイパイプ２１２の一実施形態３００のより詳細な論理図である。１組の実施形態において、ディスプレイパイプ３００は、メモリ（又はあるアドレス可能な形態のメモリ、例えば、図２のメモリ２０２）に存在するグラフィック及びビデオデータを、ＬＣＤ及びアナログ／デジタルＴＶディスプレイの両方をサポートするディスプレイコントローラ（１つ又は複数）へ配送するように機能する。ビデオデータは、ディザされ、スケーリングされ、ＲＧＢカラースペースへ変換され、そして指定数（例えば、２）までのＲＧＢグラフィック（ユーザインターフェイス）平面と混合される。ディスプレイパイプ３００は、それ自身のクロックドメインにおいて実行され、そして異なるサイズ及びタイミング要件のディスプレイをサポートするためにディスプレイコントローラに対して非同期インターフェイスをなすことができる。ディスプレイパイプ３００は、１つ以上の（このケースでは、２つの）ユーザインターフェイス（ＵＩ）ブロック３０４及び３２２（図２のＵＩ２１４及び２１６に対応する）と、混合ユニット３１０（図２の混合ユニット２１８に対応する）と、ビデオパイプ３２８（図２のビデオパイプ２２０に対応する）と、パラメータＦＩＦＯ３５２と、マスター及びスレーブホストインターフェイス３０２及び３０３とで構成される。図３の実施形態に示されたブロックは、モジュラーであり、ある程度の再設計で、ユーザインターフェイス及びビデオパイプは、追加又は除去することができ、或いは例えば、ホストマスター又はスレーブインターフェイス２０２及び３０３を交換してもよい。
【００２９】
ディスプレイパイプ３００は、メモリからデータをフェッチし、そのデータを処理し、次いで、それを、非同期ＦＩＦＯ３２０を通して外部ディスプレイコントローラに与えるように設計される。ディスプレイコントローラは、各垂直帰線消去インターバルの始めにアクチベートされる垂直帰線消去インターバル（ＶＢＩ）信号を通してディスプレイのタイミングを制御することができる。この信号は、ディスプレイパイプ３００が、フレーム（特に、フレーム内のピクセル）の処理を初期化（再スタート）及びスタート（進行）させるようにする。初期化とスタートとの間で、そのフレームに独特のコンフィギュレーションパラメータが変更される。変更されないパラメータは、以前のフレームからの値を保持する。ピクセルが処理されて出力ＦＩＦＯ３２０に入れられると、ディスプレイコントローラは、ディスプレイコントローラのクロック周波数（図３にｖｃｌｋと示された）でピクセルを除去するために信号（ｐｏｐ信号と称される）を発生する。
【００３０】
図３に示す実施形態では、各ＵＩユニットは、とりわけ、アクティブな領域情報、ベースアドレス情報、及び／又はフレームサイズ情報を含む画像フレーム情報を保持するために各々１つ以上のレジスタ３１９ａ−３１９ｎ及び３２１ａ−３２１ｎを備えている。各ＵＩユニットは、又、フレーム情報、又は特に、所与のフレームに含まれたピクセルをメモリからホストマスターインターフェイス３０２を通してフェッチするように動作するフェッチユニット３０６及び３２４も各々備えている。１組の実施形態において、フェッチユニット３０６及び３２４は、レジスタ３１９ａ−３１９ｎ及び３２１ａ−３２１ｎのコンテンツにより定義された所与のフレームのアクティブな領域内の所与のフレームのピクセルのみをフェッチする。フェッチされたピクセルは、各ＦＩＦＯ３０８及び３２６へ送られ、そこから、ＵＩユニットは、フェッチされたピクセルを、混合ユニット３１０、特に、混合ユニット３１０内のレイヤ選択ユニット３１２へ送る。混合ユニット３１０は、ＵＩ３０４及び３２２から得たフェッチされたピクセルを、他のフレームからのピクセル及び／又はビデオパイプ３２８から得たビデオピクセルと混合する。それらピクセルは、混合素子３１４、３１６及び３１８において混合されて、出力フレーム（１つ又は複数）を発生し、これは、次いで、ＦＩＦＯ３２０へ通され、ＦＩＦＯ３２０に結合されたディスプレイコントローラインターフェイスにより検索され、選択されたディスプレイ、例えば、ＬＣＤに表示される。
【００３１】
混合ユニット３１０の全体的な動作について以下に述べる。混合ユニット３１０は、図３に示すように、ディスプレイパイプ３００の後端に位置される。ＵＩ３０４及び３２２並びにビデオパイプ３２８からピクセルのフレームを受け取り、そしてレイヤ選択ユニット３１２を通してレイヤごとにそれらを一緒に混合する。最終的に生じるピクセル（各々１０ビットのＲＧＢ）は、ビデオパイプのクロックレートｃｌｋで出力ＦＩＦＯ３２０にキューアップされ、そしてディスプレイコントローラのクロックレートｖｃｌｋでディスプレイコントローラによりフェッチされる。混合ユニット３１０へのソース（ＵＩ３０４及び３２６、及び／又はビデオパイプ３２８）は、指定のピクセル位置（例えば、０、０）でスタートするピクセルにおいて、全フレームに対するピクセルデータ及びピクセルごとのアルファ値（８ビットであって、所与のピクセルに対する透明度を定義する）を、巾、表示巾、及び高さ、表示高さと共に与える。混合ユニット３１０は、一度に１つのレイヤに対して機能的に作用する。最低レベルのレイヤは、バックグランドカラー（混合素子３１４に与えられるＢＧ）として定義される。レイヤ１は、レイヤ０と混合される（混合素子３１６において）。次のレイヤであるレイヤ２は、混合素子３１６からの出力と混合され（混合素子３１８において）、等々となって、全てのレイヤが混合されるまで行われる。簡単化のために、３つの混合素子３１４−３１８しか示されていないが、ディスプレイパイプ３００は、望ましい処理レイヤ数に基づき混合素子をより多く含んでもよいし、より少なくてもよい。各レイヤ（レイヤ１でスタートして）は、ソースがいずれのレイヤ上であるかプログラムで選択されるよう保証するために、そのソースがどこからのものであるか指定する。上述し、又、図示されたように、混合ユニット３１０は、（混合素子３１４−３１８を使用して）３つのレイヤ上で選択されるべき３つのソース（ＵＩ３０４及び３２２、並びにビデオパイプ３２８）を有している。又、混合ユニット３１０の出力においてＣＲＣ（繰り返し冗長チェック）も遂行される。又、混合ユニット３１０は、出力ピクセルがディスプレイコントローラへ送られずに出力ピクセルに対してＣＲＣが遂行されるだけであるＣＲＣ専用モードに入れられてもよい。
【００３２】
各ソース（ＵＩ３０４及び３２２、並びにビデオパイプ３２８）は、ピクセルごとのアルファ値を与える。アルファ値は、ピクセルごとの混合を行うのに使用されるか、スタティックなフレームごとのアルファ値（例えば、飽和アルファ）で無効化されるか、又はスタティックなフレームごとのアルファ値（例えば、分解アルファ）と結合される。ソースの有効領域以外のピクセル位置は、混合には使用されない。その下のレイヤは、そのピクセル位置が０のアルファ値を有するがごときであることを示す。所与のピクセルに対する０のアルファ値は、所与のピクセルが見えず、表示されないことを指示する。
【００３３】
１組の実施形態において、アクティブな領域と称される有効ソース領域は、有効なピクセルデータを含むフレーム内のエリアとして定義される。アクティブな領域に対するピクセルデータは、ＵＩ３０４及び３２２によってメモリからフェッチされ、そしてＦＩＦＯ３０８及び３２６内に各々記憶される。アクティブな領域は、全フレームの左上隅（０、０）からの開始及び終了（Ｘ、Ｙ）オフセットにより指定される。開始オフセットは、アクティブな領域の左上隅を定義し、そして終了オフセットは、アクティブな領域の右下隅の後のピクセル位置を定義する。開始オフセット以上で且つ終了オフセット未満の座標をもつ位置にあるピクセルは、有効領域にあると考えられる。アクティブな領域の数を指定することができる。例えば、１組の実施形態において、各フレーム内に４つまでのアクティブな領域があり、それらは、領域イネーブルビットによって指定される。開始及び終了オフセットは、ピクセル位置に整列される。アクティブな領域を含む全フレームが混合ユニット３１０へ送られる。フレーム内にはあるがアクティブな領域内にないピクセルは、表示されず、それ故、アクティブな領域以外のピクセルが０のアルファ値を有するかのように、混合動作には関与しない。別の実施形態では、混合ユニット３１０は、全フレームを受け取るのではなく、フレームのアクティブな領域のみに対するピクセルデータを受け取り、そしてピクセルを受け取っていないフレーム内のエリアを、０の混合値（アルファ値）を有するピクセルを受け取ったかのように自動的に処理するように設計される。
【００３４】
１組の実施形態において、１つのアクティブな領域がＵＩ３０４（レジスタ３１９ａ−３１９ｎにおける）内及び／又はＵＩ３２２（レジスタ３２１ａ−３２１ｎにおける）内に画成され、そして表示行先フレーム内において再配置される。フレーム内にアクティブな領域をどのように画成するかと同様に、フレームは、ピクセル及びアドレスフォーマットによって定義されるが、アクティブな領域は、１つしか指定されない。このアクティブな領域は、そのフレーム内にＸ及びＹピクセルオフセットを与えることにより行先フレーム内において再配置される。１つのアクティブな領域及び行先位置は、ピクセル位置に整列される。他の実施形態も、複数のアクティブな領域を画成する情報をレジスタ３１９ａ−３１９ｎ及びレジスタ３２１ａ−３２１ｎに記憶し、そしてそれらアクティブな領域の１つ以上を、上述した行先フレーム内に再配置されるアクティブな領域として指定することにより、指定される複数のアクティブな領域の組み合わせを等しく含むことに注意されたい。
【００３５】
１組の実施形態において、フェッチユニット３３０を使用して、ビデオパイプ３２８は、ビデオフレームデータ／情報をメモリからホストマスターインターフェイス３０２を通してＹＣｂＣｒフォーマットのような種々のフォーマットでフェッチし、そしてランダムノイズ（ディザ）をサンプルに挿入し（ディザユニット３３２）、データをバッファした（バッファ３３４）後に垂直及び水平の両方向にそのデータをスケーリングし（スケーラー３３６及び３３８）、そしてそのデータをＲＧＢカラースペースへ変換する（カラースペースコンバータユニット３４０）。ＲＧＢデータは、次いで、バッファされ（ＦＩＦＯ３４２）、そして混合ユニット３１０へ送られて、上述したように他のＲＧＢ平面と混合される。１組の実施形態において、パラメータＦＩＦＯ３５２は、レジスタ３１９ａ−３１９ｎ、３２１ａ−３２１ｎ、３１７ａ−３１７ｎ及び３２３ａ−３２３ｎに対するプログラミング情報を記憶するのに使用される。パラメータＦＩＦＯ３５２には、メモリからホストマスターインターフェイス３０２を通してプログラミング情報を得るコントロールロジック３４４によってこのプログラミング情報が充填される。又、ある実施形態では、パラメータＦＩＦＯ３５２には、進歩型高性能バス（ＡＨＢ）を通りホストスレーブインターフェイス３０３を経てプログラミング情報が充填される。
【００３６】
図４は、２つのアクティブな領域を含むフレーム４００を例示する図である。上述したように、フレーム内のアクティブな領域は、いかなる数でも定義できるが、規範的なフレーム４００ではアクティブな領域が２つだけ定義されている。フレーム４００の左上隅のピクセル４１０は、（０、０）座標位置として定義され、それに基づいて、アクティブな領域４０２及び４０４が画成される。例えば、アクティブな領域４０２は、アクティブな領域４０２の左上隅及び右下隅を定義するピクセル４０６ａ及び４０６ｂに基づいて各々画成される。同様に、アクティブな領域４０４は、アクティブな領域４０４の左下隅及び右上隅を定義するピクセル４０８ａ及び４０８ｂに基づいて各々画成される。全体的に、アクティブな領域内で対角方向に互いに対向して位置する２つの隅は、アクティブな領域を画成するのに使用される。次いで、アクティブな領域の位置は、フレームの特定基準点、例えば、（０、０）位置からのピクセル４０６ａ及び４０６ｂのオフセット値と、ピクセル４０８ａ及び４０８ｂのオフセット値とを与えることにより、定義される。
【００３７】
１組の実施形態において、フレーム内のアクティブな領域は、別の画像又はビデオストリームの上に現れるようにグラフィックオーバーレイを表わす。例えば、アクティブな領域は、ビデオストリーム上に重畳されるスタティック画像を表わす。再び図３を参照すれば、ビデオパイプ３２８は、ビデオストリームを混合ユニット３１０へ送り、一方、ＵＩ３０４及び３２２は、ビデオストリーム上に表示されるべきスタティック画像オーバーレイを表わすアクティブな領域内のピクセルを伴う画像フレームを送る。このケースでは、ＦＩＦＯ３２０からディスプレイコントローラへ送られる出力フレームは、ビデオパイプ３２８からのビデオピクセル情報を含み、そのビデオピクセル情報の上にはＦＩＦＯ３０８及び／又は３２６からフェッチされたピクセルが重畳され、それらは、フェッチされたピクセルのアルファ値及び他の関連特性に基づいて混合ユニット３１０により一緒に混合されたものである。
【００３８】
図５は、ディスプレイパイプのようなグラフィック処理システムにおいて画像フレームに対するピクセル（又は特に画像フレーム内のピクセル）をどのように定義してフェッチするかの動作を示すフローチャートである。フレームのアクティブな領域を画成し（５０２）、フレームのアクティブな領域内のピクセルは表示するが、アクティブな領域以外のピクセルは表示しない。フレームのピクセル情報が記憶されるシステムメモリであるメモリからフレームをフェッチし、フレームの画成されたアクティブな領域内のピクセルのみをフェッチする（５０４）。次いで、フェッチされたピクセルを１つ以上の他のフレームからのピクセル又はビデオストリームからのピクセルと結合させる（５０８）。次いで、混合されたピクセルから出力フレームを発生する（５０８）。ある実施形態では、出力フレームは、ＬＣＤのようなディスプレイに表示するためディスプレイコントローラへ送られる。
【００３９】
図６は、グラフィック処理／ディスプレイシステムのメモリからピクセルをフェッチするために画像フレーム情報をどのように定義し使用するかの動作を示すフローチャートである。処理ユニットで実行されるソフトウェア（ＳＷ）、例えば、図１のシステムのプロセッサ１１４で実行されるＳＷは、１つ以上のフレームを含む画像情報を、１つ以上のフレームバッファ、例えば、図２のフレームバッファ２０８及び２１０へ書き込む（６０２）。この情報は、各フレームを作り上げるピクセルのピクセルデータを含む。又、ＳＷは、アクティブな領域の情報を１つ以上のレジスタ、例えば、図３のレジスタ３１９ａ−３１９ｎ及び３２１ａ−３２１ｎに書き込み（６０４）、ここで、レジスタに書き込まれた情報により定義されるアクティブな領域内のピクセルは表示するが、アクティブな領域以外のピクセルは表示しない。１つ以上の画像フレーム、特に、画像フレームを作り上げるピクセルを混合回路へ送り、アクティブな領域内のピクセルのみを与える（６０６）。次いで、その与えられたピクセルを、１つ以上の他の画像フレームのピクセル及び／又はビデオストリームのピクセルと混合する（６０８）。選択されたディスプレイに表示するためにその混合されたピクセルから出力フレーム（１つ又は複数）を発生する（６１０）。
【００４０】
当業者であれば、以上の開示から多数の変更や修正が明らかであろう。そのような変更や修正は以下の特許請求の範囲内に包含されることが意図される。
【符号の説明】
【００４１】
１００：システム
１０２：外部メモリ
１０３：集積回路
１０４：メモリコントローラ
１０６：システムインターフェイスユニット（ＳＩＵ）
１１０：ネットワークインターフェイスコントローラ（ＮＩＣ）
１１２：キャッシュ
１１４：プロセッサ
１１６：ビデオ処理ユニット（ＶＰＵ）
１１８：ディスプレイコントロールユニット
１２４：中央ＤＭＡ（ＣＤＭＡ）
１２６、１２８、１３０、１３２：周辺コンポーネント
１３６：ＲＡＭ
１３８：レジスタ
１４０：レジスタ
１４２：ＲＯＭ
２０２：メモリ
２０６：ビデオバッファ
２０８、２１０：画像フレームバッファ
２１２：ディスプレイパイプ
２１４、２１６：ユーザインターフェイス（ＵＩ）ユニット
２１８：混合ユニット
２２０：ビデオパイプ
２２４：ディスプレイコントローラ
３０２：ホストマスターインターフェイス
３０３：ホストスレーブインターフェイス
３０４、３２２：ユーザインターフェイス（ＵＩ）ブロック
３１０：混合ユニット
３２８：ビデオパイプ
３４４：コントロールロジック
３５２：パラメータＦＩＦＯ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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