(57)【要約】【課題】  分離したキャパシタを製造するための構造体及び方法を提供する。【解決手段】  この方法は、ＳＯＩ及びドープされたポリ層を通って、下にある絶縁体層まで、複数のディープ・トレンチと、複数のディープ・トレンチの群又はアレイを囲む１つ又は複数の分離トレンチとを同時に形成することを含む。この方法は、複数のディープ・トレンチ及び１つ又は複数の分離トレンチを絶縁体材料でライニングすることをさらに含む。この方法は、複数のディープ・トレンチ及び１つ又は複数の分離トレンチを絶縁体材料上の導電性材料で充填することをさらに含む。ディープ・トレンチは、ディープ・トレンチ・キャパシタを形成し、１つ又は複数の分離トレンチは、ディープ・トレンチ・キャパシタの少なくとも１つの群又はアレイをディープ・トレンチ・キャパシタの別の群又はアレイから分離する、１つ又は複数の分離プレートを形成する。【選択図】      図１０
2013535822.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ（１０）及びドープされたポリ層（２０）を通って、下にある絶縁体層（１８）まで、複数のディープ・トレンチ（２４ｂ）と、前記複数のディープ・トレンチの群又はアレイを囲む１つ又は複数の分離トレンチ（２４ａ）とを同時に形成することと、
前記複数のディープ・トレンチ及び前記１つ又は複数の分離トレンチを絶縁体材料（２６）でライニングすることと、
前記複数のディープ・トレンチ及び前記１つ又は複数の分離トレンチを、前記絶縁体材料上の導電性材料（２８）で充填することと、
を含み、
前記ディープ・トレンチはディープ・トレンチ・キャパシタ（２４ｂ１）を形成し、前記１つ又は複数の分離トレンチは、前記ディープ・トレンチ・キャパシタの少なくとも１つの群又はアレイを前記ディープ・トレンチ・キャパシタの別の群又はアレイから分離する１つ又は複数の分離プレート（２４ａ１）を形成する、方法。
【請求項２】
前記絶縁体材料のライニングは成長酸化物である、請求項１に記載の方法。
【請求項３】
前記絶縁体材料のライニングは、窒化物又は高ｋ誘電体の堆積物である、請求項１に記載の方法。
【請求項４】
前記導電性材料はポリ材料である、請求項１に記載の方法。
【請求項５】
前記ドープされたポリ層は、前記複数のディープ・トレンチ及び前記１つ又は複数の分離トレンチを形成する前に堆積される、請求項１に記載の方法。
【請求項６】
前記ドープされたポリ層は、ｎ＋ドープされたポリ層である、請求項５に記載の方法。
【請求項７】
前記ＳＯＩは、前記ドープされたポリ層に接合された絶縁体層（１２）上に形成され、前記ドープされたポリ層は接合する前に堆積される、請求項１に記載の方法。
【請求項８】
前記ドープされたポリ層は、前記下にある基板（１６）上に形成された、拡散バリア層として働く前記下にある絶縁体層上に堆積される、請求項７に記載の方法。
【請求項９】
前記ディープ・トレンチ及び前記１つ又は複数の分離トレンチは、前記ドープされたポリ層内で同じ深さまでエッチングされる、請求項８に記載の方法。
【請求項１０】
前記ディープ・トレンチ・キャパシタは、トランジスタ（３０）に接続され、前記１つ又は複数の分離プレートは、前記トランジスタから分離されたままである、請求項１に記載の方法。
【請求項１１】
基板（１６）上に絶縁体層（１８）を形成することと、
前記絶縁体層上にドープされたポリ層（２０）を形成することと、
シリコン・オン・インシュレータ（ＳＯＩ）基板（１２、１４、１０）を前記ドープされたポリ層に接合することと、
前記ドープされたポリ層及び前記ＳＯＩ基板内に、複数のディープ・トレンチ（２４ｂ）と、前記複数のディープ・トレンチのアレイ又は群を囲む１つ又は複数の分離トレンチ（２４ａ）とを形成することと、
前記ディープ・トレンチ及び前記１つ又は複数の分離トレンチの側壁上に絶縁体層（２６）を形成することと、
前記絶縁体層の上に導電性材料（２８）を形成することと、
を含む方法。
【請求項１２】
前記ディープ・トレンチは、ディープ・トレンチ・キャパシタ（２４ｂ１）を形成し、前記１つ又は複数の分離トレンチは、前記ディープ・トレンチ・キャパシタの前記アレイ又は群を互いに分離する１つ又は複数の分離プレート（２４ａ１）を形成する、請求項１１に記載の方法。
【請求項１３】
前記ディープ・トレンチ及び前記１つ又は複数の分離トレンチは同時に形成される、請求項１２に記載の方法。
【請求項１４】
前記ディープ・トレンチ及び前記１つ又は複数の分離トレンチは、同じ深さまで形成され、前記絶縁体層及び前記導電材料で充填されたとき、ディープ・トレンチ・キャパシタの１つ又は複数のアレイと、前記ディープ・トレンチ・キャパシタの前記アレイを互いに分離させる、前記１つ又は複数の分離トレンチから形成された１つ又は複数の分離プレートとを含む、請求項１３に記載の方法。
【請求項１５】
前記ドープされたポリ層は、前記ディープ・トレンチ及び前記１つ又は複数の分離トレンチを形成する前に形成される、請求項１１に記載の方法。
【請求項１６】
前記絶縁体層は、前記ディープ・トレンチ及び前記１つ又は複数の分離トレンチの側壁上に同時に形成され、
前記導電性材料は、前記ディープ・トレンチ及び前記１つ又は複数の分離トレンチ内の前記絶縁体層の上に同時に堆積される、請求項１１に記載の方法。
【請求項１７】
前記ドープされたポリ層は、拡散層として働く前記絶縁体層上に堆積されたｎ＋ドープされたポリ層であり、
前記ｎ＋ドープされたポリ層は、前記複数のディープ・トレンチ及び前記１つ又は複数の分離トレンチ、絶縁体層、並びに導電性材料を接合及び形成する前に堆積される、請求項１１に記載の方法。
【請求項１８】
ＳＯＩ（１０）及びｎ＋ドープされたポリ層（２０）内に形成され、前記ｎ＋ドープされたポリ層とトレンチ（２４ｂ）内に形成された導電性プレートとの間にあり、かつこれらと接触状態にある絶縁体材料（２６）を含む、ディープ・トレンチ・キャパシタ（２４ｂ１）の１つ又は複数の群と、
前記ＳＯＩ及び前記ｎ＋ドープされたポリ層内に形成され、前記ディープ・トレンチ・キャパシタの１つ又は複数の群のうちの少なくとも１つを別の群から分離する、１つ又は複数のディープ・トレンチ分離構造体（２４ａ１）と、
を含む構造体。
【請求項１９】
前記ディープ・トレンチ分離構造体は、前記ｎ＋ドープされたポリ層とトレンチ（２４ａ）内に形成された導電性プレート（２８）との間にあり、これらと接触状態にある、前記ディープ・トレンチ・キャパシタの１つ又は複数の群についてのものと同じである絶縁体材料を含む、請求項１８に記載の構造体。
【請求項２０】
前記ディープ・トレンチ・キャパシタの１つ又は複数の群、及びディープ・トレンチ分離構造体は、Ｓｉ基板（１６）上の拡散バリア層（１８）と同じ深さまで延びる、請求項１８に記載の構造体。
【請求項２１】
コンピュータ支援設計システム内で処理されたとき、ディープ・トレンチ・キャパシタ（２４ｂ１）の機械実行可能表現を生成する要素を含む、機械可読データ・ストレージ媒体上にコード化されたハードウェア記述言語（ＨＤＬ）設計構造体（９９０）であって、
ＳＯＩ（１０）及びｎ＋ドープされたポリ層（２０）内に形成され、前記ｎ＋ドープされたポリ層とトレンチ（２４ｂ）内に形成された導電性プレート（２８）との間にあり、かつ、これらと接触状態にある絶縁体材料（２６）を含む、ディープ・トレンチ・キャパシタ（２４ｂ１）の１つ又は複数の群と、
前記ＳＯＩ及び前記ｎ＋ドープされたポリ層内に形成され、前記ディープ・トレンチ・キャパシタの１つ又は複数の群のうちの少なくとも１つを別の群から分離する、１つ又は複数のディープ・トレンチ分離構造体（２４ａ１）と、
を含む設計構造体。
【請求項２２】
前記設計構造体はネットリスト（９８０）を含む、請求項２１に記載の設計構造体。
【請求項２３】
前記設計構造体は、集積回路のレイアウト・データの交換のために用いられるデータ形式としてストレージ媒体上に常駐する、請求項２１に記載の設計構造体。
【請求項２４】
前記設計構造体は、プログラマブル・ゲートアレイ内に常駐する、請求項２１に記載の設計構造体。
【請求項２５】
さらに、前記ディープ・トレンチ・キャパシタの１つ又は複数の群及び前記ディープ・トレンチ分離構造体は、少なくとも、前記ｎ＋ドープされたポリ層及び前記導電性プレートに直接接触する絶縁体材料（２６）を含む、請求項２１に記載の設計構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造体及びその製造方法に関し、より具体的には、分離したキャパシタを製造する方法、及び結果として得られる構造体に関する。
【背景技術】
【０００２】
ＣＭＯＳ論理デバイスの性能は、ＳＯＩ（シリコン・オン・インシュレータ）基板を用いることによって大きく改善されてきた。さらに、ＤＲＡＭ区画を論理チップ内に統合することによって（例えば、ＳＯＩ上の埋め込みＤＲＡＭ）、ＳＯＩ論理チップの更なる改良が達成された。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、データの各ビットを集積回路内の別個のキャパシタ内に格納するランダム・アクセス・メモリの一種である。ＤＲＡＭの利点は、その構造の単純さであり、すなわち、ＳＲＡＭにおける６つのトランジスタと比べて、ビットごとに１つのトランジスタ及び１つのキャパシタしか必要としない。このことにより、ＤＲＡＭが非常な高い密度に達することが可能になる。ＤＲＡＭセル構造体は、数十年の間、ますますより小さい寸法へと成功裏にスケーリング（縮小）され、そのことは製造コストの低減、及び、ＤＲＡＭセル構造体内の統合レベルの増大を可能にする。
【０００３】
ＤＲＡＭセル構造体は、数十年間成功裏にスケーリングされてきたが、ＤＲＡＭセル構造体のスケーリングに問題が全くないわけではない。特に、こうしたスケーリングは、ダイナミック・ランダム・アクセス・メモリ・セル構造体内の電界効果トランジスタ及びストレージ・キャパシタのどちらにおいても物理的に達成可能であるが、ストレージ・キャパシタが、積極的にスケーリングされた際にダイナミック・ランダム・アクセス・メモリ・セル構造体の適切な動作のために十分なストレージ容量をもたない可能性がある場合、ストレージ・キャパシタにおいて問題となる。
【０００４】
しかしながら、低減した寸法における高性能の維持は、ますます困難になっている。特に、埋め込みプレート電極の形成は極めて困難になっている。例えば、ＳＯＩ内のディープ・トレンチ・キャパシタの場合、ディープ・トレンチ開口部がどんどん小さくなるために、従来の拡散ドーピング又は注入プロセスが非常に困難になりつつある。つまり、ディープ・トレンチの開口部が小さくなるにつれて、基板材料からプレートの１つを形成するために開口部内にドーパントを注入することが、ますます困難になっている。また、ドーピング・プロセスの際、不要な注入物もＳＯＩ内に注入されている。さらに、ディープ・トレンチ間の間隔が狭いために、ＤＴアレイ間の漏れが問題になる。この漏れにより（すなわち、ディープ・トレンチ間の分離がないことにより）、隣接したキャパシタが同時にオンオフすることになる。さらに、ＳＯＩ接合／アニール・プロセスの後、例えばリンなどのドーパントが、エピ層から下にある基板内に拡散する傾向があり、そのことが分離問題を引き起こし得ることが分かった。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従って、当技術分野において、ここで上述した欠陥及び制限を克服する必要性がある。
【課題を解決するための手段】
【０００６】
本発明の第１の態様において、方法は、ＳＯＩ及びドープされたポリ層を通って、下にある絶縁体層まで、複数のディープ・トレンチと、複数のディープ・トレンチの群又はアレイを囲む１つ又は複数の分離トレンチとを同時に形成することを含む。方法は、複数のディープ・トレンチ及び１つ又は複数の分離トレンチを絶縁体材料でライニングすることをさらに含む。方法は、複数のディープ・トレンチ及び１つ又は複数の分離トレンチを、絶縁体材料上の導電性材料で充填することをさらに含む。ディープ・トレンチはディープ・トレンチ・キャパシタを形成し、１つ又は複数の分離トレンチは、ディープ・トレンチ・キャパシタの少なくとも１つの群又はアレイを、ディープ・トレンチ・キャパシタの別の群又はアレイから分離する、１つ又は複数の分離プレートを形成する。
【０００７】
本発明の別の態様において、方法は、基板上に絶縁体層を形成することを含む。方法は、絶縁体層上に、ドープされたポリ層を形成することをさらに含む。方法は、シリコン・オン・インシュレータ（ＳＯＩ）構造体をドープされたポリ層に接合することをさらに含む。方法は、ドープされたポリ層及びＳＯＩ構造体内に、複数のディープ・トレンチと、複数のディープ・トレンチのアレイ又は群を取り囲む１つ又は複数の分離トレンチとを形成することをさらに含む。方法は、ディープ・トレンチ及び１つ又は複数の分離トレンチの側壁上に、絶縁体層を形成することをさらに含む。方法は、絶縁体層の上に、導電性金属を形成することをさらに含む。
【０００８】
本発明のさらに別の態様において、構造体は、ＳＯＩ及びｎ＋ドープされたポリ層内に形成された、ディープ・トレンチ・キャパシタの１つ又は複数の群を含む。ディープ・トレンチ・キャパシタは、ｎ＋ドープされたポリ層と、トレンチ内に形成された導電性プレートとの間にあり、かつ、これらと直接接触状態にある絶縁体材料を含む。構造体は、ディープ・トレンチ・キャパシタの１つ又は複数の群のうち少なくとも１つを別の群から分離する、ＳＯＩ及びｎ＋ドープされたポリ層内に形成された１つ又は複数のディープ・トレンチ分離構造体をさらに含む。
【０００９】
本発明の別の態様において、集積回路を設計し、製造し、又は試験するための、機械可読ストレージ媒体内に有形に具体化された設計構造体が提供される。設計構造体は、本発明の構造体を含む。更に別の実施形態において、機械可読データ・ストレージ媒体上にコード化されたハードウェア記述言語（ＨＤＬ）設計構造体が、コンピュータ支援設計システム内で処理されたとき、本発明の構造体を含む分離したキャパシタ構造体（ＩＳＣ）の機械実行可能表現を生成する要素を含む。更に別の実施形態において、ＩＳＣの機能的設計モデルを生成するための、コンピュータ支援設計システム内の方法が提供される。方法は、ＩＳＣの構造要素の機能的表現を生成することを含む。
【００１０】
本発明は、以下の詳細な説明において、本発明の例示的な実施形態の限定されない例として、示される複数の図面を参照して説明される。
【図面の簡単な説明】
【００１１】
【図１】本発明の態様による、出発構造体を示す。
【図２】本発明の態様による、更なる構造体及びそれぞれの処理ステップを示す。
【図３】本発明の態様による、更なる構造体及びそれぞれの処理ステップを示す。
【図４】本発明の態様による、更なる構造体及びそれぞれの処理ステップを示す。
【図５】本発明の態様による、更なる構造体及びそれぞれの処理ステップを示す。
【図６】本発明の態様による、更なる構造体及びそれぞれの処理ステップを示す。
【図７】本発明の態様による、更なる構造体及びそれぞれの処理ステップを示す。
【図８】本発明の態様による、更なる構造体及びそれぞれの処理ステップを示す。
【図９】本発明の態様による、更なる構造体及びそれぞれの処理ステップを示す。
【図１０】本発明の態様による、更なる構造体及びそれぞれの処理ステップを示す。
【図１１】図１０の構造体の上面図を示す。
【図１２】半導体の設計、製造及び／又は試験に用いられる設計プロセスのフロー図である。
【発明を実施するための形態】
【００１２】
本発明は、半導体構造体及びその製造方法に関し、より具体的には、分離したキャパシタを製造する方法、及び結果として得られる構造体に関する。さらに具体的には、本発明は、埋め込み分離プレートを用いてＳＯＩ上のｅＤＲＡＭを製造する方法に向けられる。実施形態において、埋め込み分離プレートは、ポリシリコン・プレートである。有利なことに、埋め込み分離プレートは、キャパシタの各アレイ又はグループ間の分離をもたらすと同時に、ｎ−バンド間の漏れをなくす。本発明はまた、ＳＯＩ内の不要な注入物をなくすだけではなく、従来の方法と比べてスケーリング能力も向上させる。例えば、本発明を用いることにより、小さなディープ・トレンチ開口部を通る注入に気にせずに、デバイスをスケーリングすることが可能である。
【００１３】
図１は、本発明による出発構造体を示す。この出発構造体は、例えば、酸化物層１２を有するドナー基板１０を含む。実施形態において、ドナー基板１０は、シリコン（ＳＯＩ）である。酸化物１２は、当業者には周知の熱酸化プロセスを用いて堆積させることができる。酸化物１２は、約１５０ｎｍの厚さを有することができるが、他の寸法も本発明によって意図される。
【００１４】
図２は、イオン注入プロセスを示す。例えば、イオン注入プロセスは、層１４を形成する、Ｈ＋イオン注入プロセスである。図１及び図２の構造体は、当業者には周知の従来の構造体であり、従って、ここで更なる説明は必要としない。
【００１５】
図３は、本発明による別の構造体及び処理ステップを示す。図３において、絶縁体層１８が、基板１６上に堆積される。絶縁体層１８は、約１０００Åの厚さを有することができるが、他の寸法も本発明によって意図される。実施形態において、絶縁体層１８は、例えば、酸化物、窒化物、酸化ハフニウム、高ｋ材料又は他の誘電体材料とすることができる。実施形態において、絶縁体層１８は、ドーパントが下にある層内に拡散するのを防ぐための拡散バリア層として働く。ドープされたポリ層２０が、絶縁体層１８上に堆積される。実施形態において、ドープされたポリ層２０は、従来の化学気相堆積プロセスを用いて堆積させることができるＮ＋ポリ層である。ドープされたポリ層２０は、約４ミクロンの厚さである。有利なことに、この厚さは、ディープ・トレンチを形成するのに十分な材料を提供すると同時に、ドープされたポリ層２０がキャパシタのプレートとして機能できることを保証する。
【００１６】
ドープされたポリ層２０を用いることにより、従来の製造プロセスにおけるように、トレンチ構造体をドープする必要性がなくなる。また、ドープされたポリ層２０を用いることにより、ディープ・トレンチ構造体内でドープするための更なる処理要件がないことから、構造体をより小さいノードにスケーリングするのが容易である。有利なことに、ドープされたポリ層２０はまた、ＳＯＩ層１０における不要な注入物を防ぐ。
【００１７】
図４において、従来の接合技術を用いて、図２及び図３の構造体が互いに接合される。例えば、図２の構造体を裏返して、例えば接着接合技術を用いて図３の構造体に接合することができる。従って、ドープされたポリ層２０が形成された後、これを酸化物層１２に直接接合することができる。図５において、従来の分割プロセスを用いてドナー基板１０を分割し、ＳＯＩ層１０を形成する。
【００１８】
図６において、従来のプロセスを用いて、ＳＯＩ層１０の上にフォトレジスト・マスク２２を配置する。例えば、フォトレジスト・マスク２２は、ＣＶＤプロセスを用いてＳＯＩ層１０上に堆積されたパッド膜（酸化物／窒化物）の上にスピン・コーティングを行うことにより堆積させることができる。実施形態において、次に、従来のリソグラフィ・プロセスを用いてフォトレジスト・マスク２２をパターン形成する。例えば、フォトレジスト・マスク２２を光に曝露し、内部に孔を開けることができる。この孔は、構造体内に形成されるトレンチに対応する。
【００１９】
図７において、構造体にエッチング・プロセスを施して、ディープ・トレンチ２４ａ及び２４ｂを同時に形成する。実施形態において、ディープ・トレンチ２４ａはディープ・トレンチ２４ｂを囲み、これにより、ディープ・トレンチ２４ｂが分離される。有利なことに、ディープ・トレンチ２４ａは、アレイ間の漏れを排除しながら、キャパシタの各アレイ又は群の間に分離構造体を提供する、埋め込み分離プレート（又は、モート（堀、ｍｏａｔ））を形成するために用いられる。このように、ディープ・トレンチ２４ｂは、例えばｅＤＲＡＭのようなキャパシタ構造体のための分離プレートとして形成することができる。ディープ・トレンチ２４ａは、十分な電気的絶縁を与えるために絶縁体層１８まで延びるように形成すべきである。実施形態において、ディープ・トレンチ２４ｂは、ポリ層内に形成すること（図８）、又は、最大容量のために絶縁体層１８まで延ばすことができる。また、実施形態において、ディープ・トレンチ２４ａ、２４ｂは同時に形成されるので、ディープ・トレンチ２４ａ、２４ｂを同じ深さまでエッチングすることもできる。
【００２０】
図９において、絶縁体材料２６が、ディープ・トレンチ２４ａ、２４ｂ内に準備される。より具体的には、ディープ・トレンチ２４ａ、２４ｂは、その側壁及び底部を含めて、絶縁体材料２６で同時にライニングされる（内側を覆われる）。実施形態において、絶縁体材料２６は、キャパシタを形成するために用いられる数ある他のタイプの周知の絶縁体材料の中でも、高ｋ誘電体、窒化物又は酸化物とすることができる。実施形態において、例えば酸化物を熱成長させることができる。実施形態において、絶縁体材料２６は、約１００Åであるが、他の寸法も本発明によって企図される。絶縁体材料２６の厚さにより、トレンチ２４ａ、２４ｂがピンチオフされるべきではない。
【００２１】
図１０において、例えば従来の堆積プロセスを用いて、トレンチ２４ａ、２４ｂが導電性材料２８で同時に充填される。実施形態において、導電性材料は、トレンチ・キャパシタ２４ｂ１を形成するための導電性プレートとして働く、ポリシリコン層２８である。絶縁体材料２６は、ポリシリコン層２８とドープされたポリ層２０との間にあり、かつ、これらと直接接触状態にある。実施形態において、従来のエッチング液又は平坦化プロセスを用いて、ＳＯＩ層１０の表面上のあらゆる余分な導電性材料２８を洗浄することができる。トレンチ・キャパシタ２４ｂ１は、分離モートとして働く分離プレート２４ａ１に囲まれたままである。
【００２２】
図１１は、図１０の構造体の上面図を示す。図１１に示されるように、分離プレート２４ａ１は、トレンチ・キャパシタ２４ｂ１を囲み、分離させる。実施形態において、分離プレート２４ａ１は、トレンチ・キャパシタ２４ｂ１のいずれかの群又はアレイを囲み、分離させるように形成することができる。実施形態において、トレンチ・キャパシタ２４ｂ１は、トランジスタ３０に電気的に接続される。
【００２３】
図１２は、半導体の設計、製造、及び／又は試験に用いられる設計プロセスのフロー図を示す。図１２は、例えば、半導体ＩＣ論理の設計、シミュレーション、試験、レイアウト及び製造に用いられる例示的な設計フロー９００のブロック図を示す。設計フロー９００は、上で説明され、かつ、図１−図１１に示される設計構造体及び／又はデバイスの論理的又は他の方法で機能的に等価な表現を作成するために、設計構造体又はデバイスを処理するためのプロセス、機械、及び／又は機構を含む。設計フロー９００によって処理及び／又は作成される設計構造体を機械可読伝送又はストレージ媒体上でコード化して、データ処理システム上で実行又は他の方法で処理されたときに、ハードウェア・コンポーネント、回路、デバイス又はシステムの論理的、構造的、機械的又は他の機能的に等価な表現を生成するデータ及び／又は命令を含むようにすることができる。機械は、これらに限定されるものではないが、回路、コンポーネント、デバイス、又はシステムを設計、製造又はシミュレートするといった、ＩＣ設計プロセスに用いられるどのような機械も含む。例えば、機械は、リソグラフィ機械、マスクを生成するための機械及び／又は機器（例えば、ｅビーム・ライタ）、設計構造体をシミュレートするためのコンピュータ又は機器、製造プロセス又は試験プロセスの製造に用いられるいずれかの装置、又は設計構造体の機能的に等価な表現をいずれかの媒体にプログラミングするためのいずれかの機械（例えば、プログラマブル・ゲートアレイをプログラミングするための機械）を含むことができる。
【００２４】
設計フロー９００は、設計される表現のタイプに応じて変わり得る。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー９００は、標準的なコンポーネントを設計するための設計フロー９００、又はプログラマブル・アレイ、例えば、Ａｌｔｅｒａ（登録商標）社又はＸｉｌｉｎｘ（登録商標）社から提供されているプログラマブル・ゲートアレイ（ＰＧＡ）又はフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）に設計をインスタンス化するための設計フロー９００とは異なることがある。
【００２５】
図１２は、好ましくは設計プロセス９１０によって処理される入力設計構造体９２０を含む、複数のこのような設計構造体を示す。設計構造体９２０は、設計プロセス９１０によって生成及び処理され、ハードウェア・デバイスの論理的に等価な機能表現を生じる、論理的シミュレーション設計構造体とすることができる。設計構造体９２０はさらに、又は代替的に、設計プロセス９１０によって処理されたときに、ハードウェア・デバイスの物理的構造の機能的表現を生成するデータ及び／又はプログラム命令を含むこともできる。機能的及び／又は構造的設計特徴のどちらを表現するのであれ、設計構造体９２０は、コア開発者／設計者によって実施されるような、電子的コンピュータ支援設計（ＥＣＡＤ）を使用して生成することができる。機械可読データ伝送、ゲートアレイ、又はストレージ媒体上でコード化された場合、設計構造体９２０を設計プロセス９１０内の１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによってアクセス及び処理して、図１−図１１に示されるもののような電子コンポーネント、回路、電子若しくは論理モジュール、装置、デバイス、又はシステムをシミュレートするか、又は他の方法で機能的に表現することができる。そのため、設計構造体９２０は、設計又はシミュレーション・データ処理システムによって処理されたときに回路又は他のレベルのハードウェア論理設計を機能的にシミュレートするか、又は他の方法で表現する、人間及び／又は機械可読のソースコード、コンパイルされた構造体、及びコンピュータ実行可能コード構造体を含む、ファイル又は他のデータ構造体を含むことができる。このようなデータ構造体は、ハードウェア記述言語（ＨＤＬ）設計エンティティ、又は、Ｖｅｒｉｌｏｇ及びＶＨＤＬのような低レベルＨＤＬ設計言語、及び／又はＣ若しくはＣ＋＋のような高レベル設計言語に適合する及び／又はそれと互換性のある他のデータ構造体を含むことができる。
【００２６】
設計プロセス９１０は、設計構造体９２０のような設計構造体を含むことができるネットリスト９８０を生成するために、例えば図１−図１１に示されるコンポーネント、回路、デバイス又は論理構造体の設計／シミュレーションの機能的等価物を合成、翻訳又はその他の方法で処理するためのハードウェア及び／又はソフトウェア・モジュールを使用し、組み込むことが好ましい。ネットリスト９８０は、例えば、集積回路設計内の他の素子及び回路への接続を記述する配線、個別部品、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデル等のリストを表す、コンパイルされた又は他の方法で処理されたデータ構造体を含むことができる。ネットリスト９８０は繰り返しプロセスを用いて合成することができ、このプロセスにおいて、ネットリスト９８０は、デバイスの設計仕様及びパラメータに応じて１回又は複数回再合成される。ここで説明された他の設計構造体のタイプと同様に、ネットリスト９８０を機械可読データ・ストレージ媒体上に記録し、又はプロブラマブル・ゲートアレイにプログラムすることができる。媒体は、磁気又は光ディスク・ドライブのような不揮発性ストレージ媒体、プロブラマブル・ゲートアレイ、コンパクト・フラッシュ、又は他のフラッシュメモリとすることができる。それに加えて、又は代替的に、媒体は、インターネット又は他のネットワーキングに適した手段を介してデータパケットを伝送し、中間的に格納することができる、システム又はキャッシュ・メモリ、バッファ領域、又は電気的若しくは光学的に伝導性のデバイス及び材料とすることができる。
【００２７】
設計プロセス９１０は、ネットリスト９８０を含む様々な入力データ構造体のタイプを処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。このようなデータ構造体のタイプは、例えば、ライブラリ要素９３０内に常駐し、所与の製造技術（例えば、異なる技術ノード３２ｎｍ、４５ｎｍ、９０ｎｍ等）についての、モデル、レイアウト及び符号表示を含む、一般的に用いられる要素、回路及びデバイスの組を含むことができる。データ構造体のタイプは、設計仕様９４０と、特性データ９５０と、検証データ９６０と、設計規則９７０と、入力試験パターン、出力試験結果及び他の試験情報を含むことができるテスト・データ・ファイル９８５とをさらに含むことができる。設計プロセス９１０は、例えば、応力分析、熱分析、機械イベント・シミュレーション、鋳造、成形、ダイ・プレス形成等のような動作のためのプロセス・シミュレーションのような標準的な機械設計プロセスをさらに含むことができる。機械設計の当業者であれば、本発明の範囲及び精神から逸脱することなく、設計プロセス９１０に用いられる可能な機械設計ツール及びアプリケーションの範囲を認識することができる。設計プロセス９１０はまた、タイミング分析、検証、設計規則照合、場所及びルート動作等のような標準的な回路設計プロセスを実行するためのモジュールを含むこともできる。
【００２８】
設計プロセス９１０は、第２の設計構造体９９０を作成するために、ＨＤＬコンパイラ及びシミュレーション・モデル構築ツールのような論理的及び物理的設計ツールを使用し、組み込んで、設計構造体９２０を、図示された支持データ構造体のうちの幾つか又は全てと共に、いずれかの付加的な機械設計又はデータ（該当する場合）と併せて処理する。
【００２９】
設計構造体９９０は、機械的なデバイス及び構造体のデータの交換に用いられるデータ形式（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ  ＸＴ、ＪＴ、ＤＲＧ、又はこのような機械的設計構造体を格納又はレンダリングするのに適したその他のいずれかの形式で格納される情報）でストレージ媒体又はプログラマブル・ゲートアレイ上に存在する。設計構造体９２０と同様に、設計構造体９９０は、好ましくは、１つ又は複数のファイル、データ構造体、又は他のコンピュータ・コード化データ又は命令を含み、これは、伝送又はデータ・ストレージ媒体上に存在し、かつ、ＥＣＡＤシステムによって処理されると図１−図１１に示される本発明の実施形態の１つ又は複数の論理的又はその他の方式で機能的に等価な形態を生成する。１つの実施形態において、設計構造体９９０は、例えば、図１−図１１に示されるデバイスを機能的にシミュレートする、コンパイルされた実行可能なＨＤＬシミュレーション・モデルを含むことができる。
【００３０】
設計構造体９９０はまた、集積回路のレイアウト・データの交換に用いられるデータ形式、及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップファイル、又はこのような設計データ構造体を格納するためのその他のいずれかの適切な形式で格納される情報）を使用することもできる。データ構造体９９０は、例えば、記号データ、マップファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインを通じた経路指定のためのデータ、並びに、上記に説明され、図１−図１１に示されるようなデバイス又は構造体を製造するために製造者又は他の設計者／開発者により要求される他のいずれかのデータといった情報を含むことができる。次に、設計構造体９９０はステージ９９５に進むことができ、そこで、例えば、設計構造体９９０は、テープに読み出されたり、製造のためにリリースされたり、マスク会社にリリースされたり、別の設計会社に送られたり、顧客に返送されたりする。
【００３１】
上述した方法は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、未加工ウェハの形態で（すなわち、複数のパッケージされていないチップを有する単一のウェハとして）、むき出しのダイとして、又はパッケージされた形態で、製造業者により配布することができる。後者の場合には、チップは、単一チップ・パッケージ（マザーボード又は他のより高レベルのキャリアに取り付けられたリード線を有するプラスチック・キャリアのような）、又はマルチチップ・パッケージ（表面相互接続部又は埋め込み相互接続部のいずれか一方又は両方を有するセラミック・キャリアのような）に取り付けられる。いずれの場合にも、チップは、次に、他のチップ、別個の回路素子、及び／又は他の信号処理デバイスと統合されて、（ａ）マザーボードのような中間製品、又は（ｂ）最終製品のいずれかの部品となる。最終製品は、おもちゃ及び他の低価格の用途から、ディスプレイ、キーボード又は他の入力装置、及び中央処理装置を有する高度なコンピュータ製品に至るまでの、集積回路チップを含んだ任意の製品とすることができる。
【００３２】
本明細書で用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図するものではない。本明細書で用いられるとき、単数形「１つの（ａ）」、「１つの（ａｎ）」及び「その（ｔｈｅ）」は、文脈が明らかにそうでないことを示していない限り、複数形も含むことが意図されている。本明細書で用いられるとき、「含む（ｃｏｍｐｒｉｓｅ）」及び／又は「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、提示された特徴、整数、ステップ、動作、要素、及び／又は構成要素が存在することを特定するものであるが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を排除するものではないことがさらに理解されるであろう。
【００３３】
特許請求の範囲における全ての「手段又はステップと機能との組み合わせ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造、材料、行為及び均等物は、該当する場合、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は行為をも含むことが意図される。本発明の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、本発明を開示された形態に限定することを意図するものでもない。本発明の範囲及び精神から逸脱することのない多くの変更及び変形が、当業者には明らかであろう。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を種々の変更を有する種々の実施形態について企図される特定の使用に適したものとして理解することを可能にするために、選択及び記載された。従って、本発明に関する実施形態を説明してきたが、当業者であれば、本発明は、変更を伴って、かつ、添付の特許請求の範囲の精神及び範囲内で実施できることを理解するであろう。
【産業上の利用可能性】
【００３４】
本発明は、分離型キャパシタの製造に有用性を見出す。
【符号の説明】
【００３５】
１０：ドナー基板（ＳＯＩ層）
１２：酸化物層
１４：層
１６：基板
１８：絶縁体層
２０：ドープされたポリ層
２２：フォトレジスト・マスク
２４ａ：ディープ・トレンチ(分離トレンチ)
２４ａ１：分離プレート
２４ｂ：ディープ・トレンチ
２４ｂ１：トレンチ・キャパシタ
２６：絶縁体材料
２８：導電性材料（ポリシリコン層）
３０：トランジスタ
９００：設計フロー
９１０：設計プロセス
９２０、９９０：設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特性評価データ
９６０：検証データ
９７０：設計ルール
９８０：ネットリスト
９８５：試験データ・ファイル
９９５：ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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