(57)【要約】サンプリング装置（１１０）は、変動する周期時間を有する入力クロック信号（ＣＬＫｉｎ）を受信し、入力クロック信号（ＣＬＫｉｎ）の平均周波数より実質的に高い周波数を有するサンプリングクロック信号（ＣＬＫｓｍｐｌ）に基づいて、入力クロック信号（ＣＬＫｉｎ）をサンプリングする。サンプリング装置（１１０）は、入力クロック信号（ＣＬＫｉｎ）の各周期に対して、各周期長値（ＰＬ）を生成する。平均化装置（１２０）は、いくつかの周期長値（ＰＬ）をサンプリング装置（１１０）から受信し、それに基づき、前記数の周期長値（ＰＬ）に等しい周期数を含む平均化期間に渡って、入力クロック信号（ＣＬＫｉｎ）に対して平均周期時間を表す平均周期長値（ＰＬａｖｇ）を生成する。出力装置（１５１）は、平均周期長値（ＰＬａｖｇ）およびサンプリングクロック信号（ＣＬＫｓｍｐｌ）に基づいて、安定した出力クロック信号（ＣＬＫｏｕｔ）を生成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
変動する周期時間を有する入力クロック信号（ＣＬＫｉｎ）を受信し、前記入力クロック信号（ＣＬＫｉｎ）の各周期に対するそれぞれの周期長値（ＰＬ）を生成するために、サンプリングクロック信号（ＣＬＫｓｍｐｌ）を受信し、前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）に基づいて、前記入力クロック信号（ＣＬＫｉｎ）をサンプリングするように構成されたサンプリング装置（１１０）であって、前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）が前記入力クロック信号（ＣＬＫｉｎ）の平均周波数よりも実質的に高い周波数を有するサンプリング装置（１１０）を備える、安定した出力クロック信号（ＣＬＫｏｕｔ）を生成するためのクロック再生器において、
いくつかの周期長値（ＰＬ）を前記サンプリング装置（１１０）から受信し、それに基づき、前記数の周期長値（ＰＬ）に等しい周期数を含む平均化期間に渡って、前記入力クロック信号（ＣＬＫｉｎ）に対する平均周期時間を表す平均周期長値（ＰＬａｖｇ）を生成するように構成された平均化装置（１２０）と
前記平均周期長値（ＰＬａｖｇ）および前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）に基づいて、前記安定した出力クロック信号（ＣＬＫｏｕｔ）を生成するように構成された出力装置（１５０、１５１）とを備えることを特徴とするクロック再生器。
【請求項２】
前記平均化装置（１２０）が、
前記平均周期長値（ＰＬａｖｇ）が前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）の整数の数の周期の継続時間に等しくなるように、前記平均周期長値（ＰＬａｖｇ）を生成し、
前記平均化期間に対して計算された平均周期長（ＰＬｃａｖｇ）と前記平均周期長値（ＰＬａｖｇ）との間の差を表す丸め誤差値（ＲＥＶ）を決定し、
前記平均周期長値（ＰＬａｖｇ）の長時間平均が、前記計算された平均周期長（ＰＬｃａｖｇ）の長時間平均と等しくなるように、将来の平均周期長値（ＰＬａｖｇ）を生成する際に前記丸め誤差値（ＲＥＶ）を補正するように構成された、請求項１に記載のクロック再生器。
【請求項３】
前記平均化装置（１２０）が、前記平均化期間内の前記数の周期長値（ＰＬ）のうちの少なくとも２つの周期長値（ＰＬ）に対して異なる重みを割り当てる加重関数にさらに基づいて、前記平均周期長値（ＰＬａｖｇ）を計算するように構成された、請求項１または請求項２のいずれか１つに記載のクロック再生器。
【請求項４】
前記平均化装置（１２０）が、非初期の各平均周期長値（ＰＬａｖｇ）が先行の平均化期間に重なり合う平均間隔を表すように、前記平均周期長値（ＰＬａｖｇ）をローリング方式で更新するように構成された、前記請求項のいずれか１つに記載のクロック再生器。
【請求項５】
前記平均化装置（１２０）が、非初期の各計算された平均周期長（ＰＬｃａｖｇ）が先行の平均化期間に重なり合う平均化期間を表すように、前記計算された平均周期長（ＰＬｃａｖｇ）をローリング方式で更新するように構成された、前記請求項のいずれか１つに記載のクロック再生器。
【請求項６】
各平均周期長値（ＰＬａｖｇ）がどの先行の平均化期間とも重なり合っていない平均化期間を表すように、前記平均化装置（１２０）が、前記入力クロック信号（ＣＬＫｉｎ）の少なくとも２つの周期と等しい所定の間隔で、前記平均周期長値（ＰＬａｖｇ）を更新するように構成された、請求項１〜請求項３のいずれか１つに記載のクロック再生器。
【請求項７】
各平均周期長値（ＰＬａｖｇ）を受信し、それに基づいて、前記安定した出力クロック信号（ＣＬＫｏｕｔ）の所与のパルスが生成されるべきタイムポイントを示す各タイムポイント値（ＴＰＶ）を生成するように構成されたアキュムレーター装置（１３０）を備える、前記請求項のいずれか１つに記載のクロック再生器。
【請求項８】
前記タイムポイント値（ＴＰＶ）を前記アキュムレーター装置（１３０）から受信し、
前記タイムポイント値（ＴＰＶ）の少なくとも１つを一時的に保存するように構成されたバッファー装置（１４０）を備える、請求項７に記載のクロック再生器。
【請求項９】
前記出力装置（１５０）が、
前記バッファー装置（１４０）に保存されている前記タイムポイント値（ＴＰＶ）の最も古い値を読み出し、読み出した各タイムポイント値（ＴＰＶ）に対して、
前記読み出したタイムポイント値（ＴＰＶ）で示されるタイムポイントで、前記安定した出力クロック信号（ＣＬＫｏｕｔ）のパルスを生成するように構成された、請求項８に記載のクロック再生器。
【請求項１０】
基準タイムポイント以後に前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）によって完了した周期数を表すタイム値カウント（ＴＶＣ）を繰返し生成するように構成されたカウンター装置（１６０）と、
タイム値カウント（ＴＶＣ）を受信し、前記タイム値カウント（ＴＶＣ）を、前記バッファー装置（１４０）から読み出した前記タイムポイント値（ＴＰＶ）と比較し、タイム値カウント（ＴＶＣ）が現在のタイムポイント値（ＴＰＶ）と一致する場合に、前記安定した出力クロック信号（ＣＬＫｏｕｔ）のパルスを生成し、その後、次のタイムポイント値（ＴＰＶ）を前記バッファー装置（１４０）から読み出すように構成された出力装置（１５０）とを備える、請求項９に記載のクロック再生器。
【請求項１１】
前記平均周期長値（ＰＬａｖｇ）を前記平均化装置（１２０）から受信し、
受信した各平均周期長値（ＰＬａｖｇ）を一時的に保存し、
前記保存している平均周期長値（ＰＬａｖｇ）を要求メッセージ（Ｒｑ）に応じて、保存されている最も古い平均周期長値（ＰＬａｖｇ）が各受信した要求メッセージ（Ｒｑ）に対して転送されるように、先入れ先出し方式で前記出力装置（１５１）に転送するように構成されたバッファー装置（１４１）を備える、請求項１〜請求項６のいずれか１つに記載のクロック再生器。
【請求項１２】
前記出力装置（１５１）が、
前記平均周期長値（ＰＬａｖｇ）を前記バッファー装置（１４１）から受信し、
前記安定した出力クロック信号（ＣＬＫｏｕｔ）を、その各周期が、最も最近受信した平均周期長値（ＰＬａｖｇ）で示されるとおりの継続時間を有するように、生成し、
前記出力クロック信号（ＣＬＫｏｕｔ）の各周期の完了後に、要求メッセージ（Ｒｑ）を前記バッファー装置（１４１）に送信するように構成された、請求項１１に記載のクロック再生器。
【請求項１３】
少なくとも１つの丸め誤差値（ＲＥＶ）を前記平均化装置（１２０）から受信し、前記受信した少なくとも１つの丸め誤差値（ＲＥＶ）の各々を遅延させ、したがって、各遅延された丸め誤差値（ｄＲＥＶ）を生成するように構成された遅延化装置（１９５）と、
前記出力装置（１５０、１５１）で生成された前記安定した出力クロック信号（ＣＬＫｏｕｔ）を受信し、前記遅延された丸め誤差値（ｄＲＥＶ）を前記遅延化装置（１９５）から受信し、それに応じて、前記出力装置（１５０、１５１）で生成された前記出力クロック信号（ＣＬＫｏｕｔ）に対して遅延されているジッター除去されたクロック信号（ＣＬＫｄｊ）を生成ように構成された遅延調整装置（１９０）であって、前記遅延が前記遅延された丸め誤差値（ｄＲＥＶ）の関数であり、前記遅延調整装置（１９０）で、前記各遅延された丸め誤差値（ｄＲＥＶ）が、問題の丸め誤差値（ＲＥＶ）が関連する前記出力クロック信号（ＣＬＫｏｕｔ）の周期に影響を与えるように、前記遅延化装置（１９５）が、前記受信した少なくとも１つの丸め誤差値（ＲＥＶ）の各々を遅延させるように構成されている、遅延調整装置（１９０）とを備える、請求項２〜請求項１２のいずれか１つに記載のクロック再生器。
【請求項１４】
前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）を受信し、それに基づいて、前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）よりも所定の倍数高いか、または前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）の所定の割合である周波数を有する変更されたサンプリングクロック信号（ＣＬＫ’ｓｍｐｌ）を生成するように構成された周波数変換装置（１７０）を備え、前記出力装置（１５０、１５１）が、前記変更されたサンプリングクロック信号（ＣＬＫ’ｓｍｐｌ）を受信し、それに基づいて、前記安定した出力クロック信号（ＣＬＫｏｕｔ）を生成する、前記請求項のいずれか１つに記載のクロック再生器。
【請求項１５】
変動する周期時間を有する入力クロック信号（ＣＬＫｉｎ）を受信することと、
前記入力クロック信号（ＣＬＫｉｎ）の周期数に対して各周期長値（ＰＬ）を生成するために、サンプリングクロック（ＣＬＫｓｍｐｌ）に基づいて、前記入力クロック信号（ＣＬＫｉｎ）をサンプリングすることであって、前記サンプリングクロック（ＣＬＫｓｍｐｌ）が前記入力クロック信号（ＣＬＫｉｎ）の平均周波数よりも実質的に高い周波数を有する、前記入力クロック信号（ＣＬＫｉｎ）をサンプリングすることとを含む、安定した出力クロック信号（ＣＬＫｏｕｔ）を生成する方法において、
前記数の周期長値（ＰＬ）に等しい周期数を含む平均化期間に渡って、前記入力クロック信号（ＣＬＫｉｎ）に対する平均周期時間を表す平均周期長値（ＰＬａｖｇ）を生成するために、前記数の周期長値（ＰＬ）に等しい周期数に渡って前記周期長値（ＰＬ）を平均化することと、
前記平均周期長値（ＰＬａｖｇ）および前記サンプリングクロック（ＣＬＫｓｍｐｌ）に基づいて、前記安定した出力クロック信号（ＣＬＫｏｕｔ）を生成することとを特徴とする方法。
【請求項１６】
前記平均周期長値（ＰＬａｖｇ）が前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）の整数の数の周期の継続時間に等しくなるように、前記平均周期長値（ＰＬａｖｇ）を生成することと、
前記平均化期間に対する計算された平均周期長（ＰＬｃａｖｇ）と前記平均周期長値（ＰＬａｖｇ）との間の差を表す丸め誤差値（ＲＥＶ）を決定することと、
前記平均周期長値（ＰＬａｖｇ）の長時間平均が、前記計算された平均周期長（ＰＬｃａｖｇ）の長時間平均と等しくなるように、将来の平均周期長値（ＰＬａｖｇ）を生成する際に前記丸め誤差値（ＲＥＶ）を補正することとを含む、請求項１５に記載の方法。
【請求項１７】
前記平均化期間内の前記数の周期長値（ＰＬ）のうちの少なくとも２つの周期長値（ＰＬ）に対して異なる重みを割り当てる加重関数にさらに基づいて、前記平均周期長値（ＰＬａｖｇ）を計算することを含む、請求項１５または請求項１６のいずれか１つに記載の方法。
【請求項１８】
非初期の各平均周期長値（ＰＬａｖｇ）が先行の平均化期間に重なり合う平均化期間を表すように、前記平均周期長値（ＰＬａｖｇ）をローリング方式で更新することを含む、請求項１５〜請求項１７のいずれか１つに記載の方法。
【請求項１９】
非初期の各計算された平均周期長（ＰＬｃａｖｇ）が先行の平均化期間に重なり合う平均間隔を表すように、前記計算された平均周期長（ＰＬｃａｖｇ）をローリング方式で更新することを含む、請求項１５〜請求項１８のいずれか１つに記載の方法。
【請求項２０】
各平均周期長値（ＰＬａｖｇ）がどの先行の平均化期間とも重なり合っていない平均化期間を表すように、前記入力クロック信号（ＣＬＫｉｎ）の少なくとも２つの周期と等しい所定の間隔で、前記平均周期長値（ＰＬａｖｇ）を更新することを含む、請求項１５〜請求項１７のいずれか１つに記載の方法。
【請求項２１】
各平均周期長値（ＰＬａｖｇ）を受信することと、それに基づいて、
前記出力クロック信号（ＣＬＫｏｕｔ）の所与のパルスが生成されるべきタイムポイントを示す各タイムポイント値（ＴＰＶ）を生成することとを含む、請求項１５〜請求項２０のいずれか１つに記載の方法。
【請求項２２】
前記タイムポイント値（ＴＰＶ）の少なくとも１つを一時的にバッファー装置（１４０）に保存することを含む、請求項２１に記載の方法。
【請求項２３】
前記バッファー装置（１４０）に保存されている前記タイムポイント値（ＴＰＶ）の最も古い値を読み出すことと、読み出した各タイムポイント値（ＴＰＶ）に対して、
前記読み出したタイムポイント値（ＴＰＶ）で示されるタイムポイントで、前記安定した出力クロック信号（ＣＬＫｏｕｔ）のパルスを生成することとを含む、請求項２２に記載の方法。
【請求項２４】
基準タイムポイント以後に前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）によって完了した周期数を表すタイム値カウント（ＴＶＣ）を繰返し生成することと、
前記タイム値カウント（ＴＶＣ）を、前記バッファー装置（１４０）から読み出した前記タイムポイント値（ＴＰＶ）と比較することと、タイム値カウント（ＴＶＣ）が現在のタイムポイント値（ＴＰＶ）と一致する場合に、
前記安定した出力クロック信号（ＣＬＫｏｕｔ）のパルスを生成することと、その後、
次のタイムポイント値（ＴＰＶ）を前記バッファー装置（１４０）から読み出すこととを含む、請求項２３に記載の方法。
【請求項２５】
バッファー装置（１４１）で、前記平均周期長値（ＰＬａｖｇ）を前記平均化装置（１２０）から受信することと、
受信した各平均周期長値（ＰＬａｖｇ）を前記バッファー装置（１４１）に一時的に保存することと、
前記保存している平均周期長値（ＰＬａｖｇ）を要求メッセージ（Ｒｑ）に応じて、保存されている最も古い平均周期長値（ＰＬａｖｇ）が各受信した要求メッセージ（Ｒｑ）に対して転送されるように、先入れ先出し方式で前記バッファー装置（１４１）から転送することとを含む、請求項１５〜請求項２０のいずれか１つに記載の方法。
【請求項２６】
前記平均周期長値（ＰＬａｖｇ）を前記バッファー装置（１４１）から受信することと、
前記安定した出力クロック信号（ＣＬＫｏｕｔ）を、その各周期が、最も最近受信した平均周期長値（ＰＬａｖｇ）で示されるとおりの継続時間を有するように、生成することと、
前記出力クロック信号（ＣＬＫｏｕｔ）の各周期の完了後に、要求メッセージ（Ｒｑ）を前記バッファー装置（１４１）に送信することとを含む、請求項２５に記載の方法。
【請求項２７】
少なくとも１つの丸め誤差値（ＲＥＶ）を遅延させることと、したがって、少なくとも１つのそれぞれ遅延された丸め誤差値（ｄＲＥＶ）を生成することと、
前記安定した出力クロック信号（ＣＬＫｏｕｔ）を受信することと、
前記遅延された丸め誤差値（ｄＲＥＶ）を受信することと、それに応じて、
前記出力クロック信号（ＣＬＫｏｕｔ）に対して遅延されているジッター除去されたクロック信号（ＣＬＫｄｊ）を生成することとを含み、
前記遅延が前記遅延された丸め誤差値（ｄＲＥＶ）の関数であり、
前記遅延させることが、前記受信した各遅延された丸め誤差値（ｄＲＥＶ）が、問題の丸め誤差値（ＲＥＶ）が関連する前記出力クロック信号（ＣＬＫｏｕｔ）の周期に影響を与えるような継続時間を有する、請求項１６〜請求項２６のいずれか１つに記載の方法。
【請求項２８】
前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）に基づいて、前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）よりも所定の倍数高いか、または前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）の所定の割合である周波数を有する変更されたサンプリングクロック信号（ＣＬＫ’ｓｍｐｌ）を生成することと、
前記サンプリングクロック信号（ＣＬＫｓｍｐｌ）の代わりに、前記変更されたサンプリングクロック信号（ＣＬＫ’ｓｍｐｌ）に基づいて、前記安定した出力クロック信号（ＣＬＫｏｕｔ）を生成することとを含む、請求項１５〜請求項２７のいずれか１つに記載の方法。
【請求項２９】
コンピューターの前記メモリ（１８５）にロード可能なコンピュータープログラムであって、前記プログラムが前記コンピューター上で実行される場合に、請求項１５〜請求項２８の任意のステップを制御するためのソフトウェアを含む、コンピュータープログラム。
【請求項３０】
コンピューター可読媒体（１８５）であって、その上に記録されたプログラムを有し、前記プログラムが、コンピューターにロードされると、前記コンピューターに、請求項１５〜請求項２８の任意のステップを制御させる、コンピューター可読媒体（１８５）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にクロック信号の安定化に関する。より詳細には、本発明は、請求項１の従来部分によるクロック再生器および請求項１５の従来部分による方法に関する。また、本発明は、請求項２９によるコンピュータープログラムおよび請求項によるコンピューター可読媒体にも関する。
【背景技術】
【０００２】
慣例では、デジタル設計のクロック信号が、例えば、周波数および相安定性などに関する、特定の品質基準を満たすことを確実にするため、いわゆる位相ロックループ（ＰＬＬ）回路が使用されてきた。しかし、ＰＬＬの設計は、アナログの要素を必要とし、それ故、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）で実現される、純粋なデジタル設計に統合できない。これは、ほとんどの場合、全デジタル（アナログの構成ブロックがない）設計が、より費用効果の高い選択肢であるため、不利である。
【０００３】
国際特許第ＷＯ９３／１２６００号および米国特許第６，２１９，３９６号に、クロック信号を再生するためのジッター除去（ｄｅ−ｊｉｔｔｅｒｉｎｇ）設計に関する記載があり、欧州特許第５９９  ３１１号にはクロック再生回路が示されている。３つの全ての文書が、異なる形式のＰＬＬを表している。
【０００４】
劣化している信号を再生するための様々な非ＰＬＬソリューションも知られている。これらのソリューションのうちのいくつかは、変動する周波数をもつクロック信号を安定させるために採用できる。
【０００５】
Ａｇｕｉａｒ，Ｒ．Ｌ．らの「Ｄｅｓｉｇｎ  ａｎｄ  Ｐｅｒｆｏｒｍａｎｃｅ  ｏｆ  １５５  Ｍｂｐｓ  Ｃｌｏｃｋ／Ｄａｔａ  Ｒｅｃｏｖｅｒｙ  Ｃｉｒｃｕｉｔｓ  ｏｎ  Ｈｅａｖｙ  Ｌｏａｄｅｄ  ＰＬＤｓ」、Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ、４３、１５９−１７０、２００５は、最適な特性をもつ信号を選択するための全デジタル機構を明らかにしている。ここでは、最も適切なサンプルを再生されたデータとして、または最も適切な位相を再生されたクロックとして選択するために、いわゆる位相検出（ｐｈａｓｅ  ｐｉｃｋｉｎｇ）が使用される。しかし、入力クロック信号に関して、平均化は実行されない。
【０００６】
欧州特許第１  ８６５  ６４９号は、オーバーサンプリングおよびトラッキングの両方を用いる、総デジタルクロック（ｏｖｅｒａｌｌ  ｄｉｇｉｔａｌ  ｃｌｏｃｋ）および再生ソリューションを記載している。ここでは、入力データストリームが、高周波クロックによってオーバーサンプリングされる。入力データストリームは、オーバーサンプリングされたストリームの隣接するサンプル間に遷移（ｔｒａｎｓｉｔｉｏｎ）を位置付けることにより、また、隣接するサンプル間に遷移が見つからないオーバーサンプリングされたストリーム内に非遷移領域を移動させることにより、トラッキングされる。結果として生じる再生されたデータ信号は、非遷移領域の中央部分として取得される。再生されたクロック信号は、前記オーバーサンプリンのために使用された高周波クロックを分割することによって生成される。しかし、入力クロック信号の平均周期時間を決定すべきであるという教示または提案はない。
【０００７】
米国特許第４，３１０，７９５号は、遠隔測定で使用される周期信号の特性をモニタリングするためのソリューションを開示する。具体的に言うと、高周波パルス発生器からのステップパルス（ｓｔｅｐｐｉｎｇ  ｐｕｌｓｅ）を数え、周期信号をモニタリングする位相角検出器からのパルスを再設定することにより、低周波周期信号の平均周期を測定する回路が記載されている。第１のシフトレジスターは、各ステップパルスのカウントがロードされ、加算器が第１のシフトレジスターの出力で、全てのステップパルスの合計を符号化する信号を送信する。第２のシフトレジスターは、加算器の出力合計がロードされ、減算器に接続されている最初で最後の記憶セルをもち、低周波信号の平均周期における変化を示す信号を送信する。それ故、所望の周波数からのいかなるずれ（ｄｅｖｉａｔｉｏｎ）も検出できる。しかし、低周波信号は、そのようなものとして変わらないままである。
【０００８】
〔従来技術に関する問題〕
したがって、劣化した信号を再生するための様々なソリューションが知られている。周期的信号の平均周期を決定するためのソリューションも知られている。それにもかかわらず、従来のＰＬＬ回路の置換えが可能な、従来の全デジタルソリューションはない。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、前述の問題を解決し、安定したクロック信号を生成するための効率的で信頼できる、費用効率の高いソリューションを提供することであり、そのソリューションは、デジタル統合に適している。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、その目的は、初めに記述したように、クロック再生器によって達成され、そのクロック再生器は平均化装置および出力装置を含む。平均化装置は、サンプリング装置からいくつかの周期長値を受け取り、それに基づき、前記数の周期長値に相当するいくつかの周期を含む平均化期間（ａｖｅｒａｇｉｎｇ  ｉｎｔｅｒｖａｌ）に渡って、入力クロック信号に対する平均周期時間を表す平均周期長値を生成するように構成される。出力装置は、その平均周期長値およびサンプリングクロック信号に基づいて、安定した出力クロック信号を生成するように構成される。
【００１１】
この設計は、同期化の保持を可能にするソースクロック信号の重要な特性を維持しながら、ジッターおよび／または位相変調の多いソースクロック信号に基づいてクリーン（ｃｌｅａｎ）なクロック信号を生成できるため、有利である。
【００１２】
本発明のこの態様の１つの好ましい実施形態によれば、平均化装置は、平均周期長値が、サンプリングクロック信号の整数の数の周期の期間に等しくなるように、平均周期長値を生成するように構成される。平均化装置は、平均化期間について計算された平均周期長と平均周期長値との間の差を表す丸め誤差値を決定し、平均周期長値の長時間平均が、計算された周期長の長時間平均と等しくなるように、将来の平均周期長値を生成する際に丸め誤差値を補正するようにさらに構成される。その結果として（平均周期長値が計算された平均周期長値の端数を切り上げられているか、または切り捨てられているかにかかわらず）、系統的誤差が取り込まれない。それ故、安定した出力クロック信号が、入力クロック信号の位相の合った（ｐｈａｓｅ−ｔｒｕｅ）表現であることが確実になる。
【００１３】
本発明のこの態様の別の好ましい実施形態によれば、平均化装置は、平均化期間内の前記数の周期長値のうちの少なくとも２つの周期長値に対して異なる重みを割り当てる加重関数にさらに基づいて、平均周期長値を計算するように構成される。平均周期長値のかかる決定は、例えば、安定した出力クロック信号が、入力クロック信号における任意の周波数変動に対してもっと対応することが望ましい場合、有利である。すなわち、歴史的な加重関数は、現在の、またはより最近の周期長値よりも前の周期長値に、あまり影響を与えないようにすることを可能にする。
【００１４】
本発明のこの態様のさらに別の好ましい実施形態によれば、平均化装置は、平均周期長値（および計算された平均周期長）をローリング方式で（ｏｎ  ａ  ｒｏｌｌｉｎｇ  ｂａｓｉｓ）更新するように構成される。これは、非初期の各平均周期長値（または計算された平均周期長）が、先行の平均化期間に重なり合う平均化期間を表すことを意味する。この種のローリング平均（ｒｏｌｌｉｎｇ  ａｖｅｒａｇｅ）は、それによって、安定した出力クロック信号におけるいかなる周波数変動も相対的になだらかで緩やかにできるため、有利である。
【００１５】
もちろん、平均周期長値（および／または計算された平均周期長）が、重なり合わないように更新されることは、技術的に不可能ではない。それ故、本発明のこの態様のさらにまた別の好ましい実施形態によれば、平均化装置は、平均周期長値を、入力クロック信号の少なくとも２つの周期に等しい事前定義した間隔で、計算および更新するように構成される。それ故、代わりに、各平均周期長値は、どの先行の平均化期間とも重なり合っていない平均化期間を表す。
【００１６】
本発明のこの態様の別の好ましい実施形態によれば、クロック再生器は、各平均周期長値を受信し、それに基づいて、安定した出力クロック信号の所与のパルスが生成されるべきタイムポイントを示す、それぞれのタイムポイント値を生成するように構成されたアキュムレーター装置を含む。したがって、安定した出力クロック信号を生成することは、比較的容易なタスクになる。好ましくは、バッファー装置は、アキュムレーター装置からタイムポイント値を受信し、これらの値の少なくとも１つを一時的に保存する。出力装置は、その後、さらに好ましくは、バッファー装置に保存されている前記タイムポイント値の最も古い値を読み出し、読み出した各タイムポイント値について、その読み出した各タイムポイント値によって示されるタイムポイントで、安定した出力クロック信号のパルスを生成するように構成される。
【００１７】
本発明のこの態様のさらに別の好ましい実施形態によれば、クロック再生器は、カウンター装置も含む。この装置は、基準タイムポイント以後にサンプリングクロック信号によって完了した周期数を表すタイム値カウントを繰返し生成するように構成される。出力装置は、ここでは具体的に、タイム値カウントを受信し、そのタイム値カウントをバッファー装置から読み出したタイムポイント値と比較し、タイム値カウントが現在のタイムポイント値と一致する場合は安定した出力クロック信号のパルスを生成し、その後、バッファー装置から次のタイムポイント値を読み出す、などの処理を行うように構成される。それ故、安定した出力クロック信号は、確実な方法で生成することができる。
【００１８】
本発明のこの態様の代わりの好ましい実施形態によれば、クロック再生器は、代わりに、平均化装置から平均周期長値を直接受信するバッファー装置を含む。バッファー装置は、受信した各平均周期長値を一時的に保存し、要求メッセージに応じて、その保存している平均周期長値を先入れ先出し方式で出力装置に転送する。それにより、受信した各要求メッセージに対して、保存されている最も古い平均周期長値が転送される。ここで、出力装置は、さらに好ましくは、バッファー装置から平均周期長値を受信し、安定した出力クロック信号を、その各周期が最後に受信した平均周期長値で示されるとおりに持続時間を有するように生成し、安定した出力クロック信号の各周期の完了後に、要求メッセージをバッファー装置に送信するように構成される。それ故、出力クロック信号は、前の段落で説明した方法に比べて、確実ではあるが、代替の方法で生成される。
【００１９】
本発明のこの態様のさらに別の好ましい実施形態によれば、クロック再生器は、遅延化装置および遅延調整装置を含む。遅延化装置は、少なくとも１つの丸め誤差値を平均化装置から受信し、前記受信した少なくとも１つの丸め誤差値の各々を遅延させ、したがって、それぞれの遅延された丸め誤差値を生成するように構成される。遅延調整装置は、出力装置で生成された安定した出力クロック信号を受信し、遅延された丸め誤差値を遅延化装置から受信し、それに応じて、出力装置で生成された出力クロック信号に対して遅延されているジッター除去されたクロック信号を生成するように構成される。遅延は、ここでは、遅延された丸め誤差値の関数であり、遅延化装置は、遅延調整装置内で、各遅延された丸め誤差値が、問題の丸め誤差値が関連する出力クロック信号の周期に影響を与えるように、前記受信した少なくとも１つの丸め誤差値を遅延させるように構成される。この種の遅延調整は、それにより、安定した出力クロックの超高分解能が達成可能であるため、有利である。例えば、本発明の以降の説明で後述するように、５ＧＨｚのサンプリングクロック速度は、０．０９８８ｐｓの高さの分解能を生じ得る。
【００２０】
本発明のこの態様のさらなる好ましい実施形態によれば、クロック再生器は、サンプリングクロック信号を受信し、それに基づき、そのサンプリングクロック信号より所定の倍数高いか、またはそのサンプリングクロック信号の所定の割合のいずれかである周波数をもつ変更されたサンプリングクロック信号を生成するように構成された周波数変換装置を含む。それにより、出力装置は、安定した出力クロック信号をサンプリングクロック信号から直接生成することに限定されない。代わりに、安定した出力クロック信号は、変更されたサンプリングクロック信号に基づいて生成でき、それ故、設計の柔軟性のレベルが改善される。
【００２１】
本発明の別の態様によれば、オブジェクトは、最初に説明した方法でアーカイブされ、その方法では、周期長値が、サンプリングされた入力クロック信号で示される周期長値の数に等しい周期数に渡って平均化される。それ故、前記数の周期長値に等しい周期数を含む平均化期間に渡って、入力クロック信号に対する平均周期時間を表す、平均周期長値が生成される。安定した出力クロック信号が、その後、平均周期長値およびサンプリングクロックに基づいて生成される。この方法の利点は、その好ましい実施形態と同様、提案するクロック再生器に関して前述した詳解から明らかである。
【００２２】
本発明のさらに別の態様によれば、オブジェクトは、コンピュータープログラムによってアーカイブされ、それは、コンピューターのメモリに直接ロード可能であり、前記プログラムがコンピューター上で実行される際に、前述の提案した方法を実施するように適合されたソフトウェアを含む。
【００２３】
本発明の別の態様によれば、オブジェクトは、その上に記録されたプログラムを有するコンピューター可読媒体によってアーカイブされ、そのプログラムは、そのプログラムがコンピューターにロードされると、前述の提案した方法を実行するようコンピューターを制御するはずである。
【００２４】
本発明のさらなる利点、有益な特徴および用途は、以下の説明および従属する特許請求の範囲から明らかであろう。
【００２５】
本発明について、ここで、例として開示されている好ましい実施形態を用いて、また、添付の図を参照しながら、より詳しく説明する。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態によるクロック再生器のブロック図を示す。
【図２】本発明の第２の実施形態によるクロック再生器のブロック図を示す。
【図３】本発明の第３の実施形態によるクロック再生器のブロック図を示す。
【図４】流れ図を用いて、本発明による安定した出力クロック信号を生成する一般的方法を示す。
【発明を実施するための形態】
【００２７】
まず、図１を参照すると、これは、本発明の第１の実施形態によるクロック再生器のブロック図を示す。クロック再生器は、サンプリング装置１１０、平均化装置１２０および出力装置１５０を含む。好ましくは、クロック再生器は、アキュムレーター装置１３０およびバッファー装置１４０も有し、さらに、処理装置１８０およびコンピューター可読媒体１８５と結合されている。
【００２８】
サンプリング装置１１０は、変動する周期時間を有する入力クロック信号ＣＬＫｉｎを受信し、サンプリングクロック信号ＣＬＫｓｍｐｌを受信するように構成される。サンプリングクロック信号ＣＬＫｓｍｐｌは、入力クロック信号ＣＬＫｉｎの平均周波数より実質的に高い周波数を有する。一般に、サンプリングクロック信号ＣＬＫｓｍｐｌは、５０ＭＨｚ〜１０ＧＨｚの範囲の周波数を有し、入力クロック信号ＣＬＫｉｎは、数倍低い周波数を有する。例えば、入力クロック信号ＣＬＫｉｎは、２ＭＨｚの周波数を有し得、かかる場合、サンプリングクロック信号ＣＬＫｓｍｐｌは、例えば、約１ＧＨｚの周波数を有し得る。２ＭＨｚ／１ＧＨｚの関係を仮定すると、入力クロック信号ＣＬＫｉｎの各周期に対して、サンプリングクロック信号ＣＬＫｓｍｐｌは、通常、５００周期（すなわち、整数）を完了するであろう。サンプリング装置１１０は、入力クロック信号ＣＬＫｉｎをサンプリングクロック信号ＣＬＫｓｍｐｌに基づいてサンプリングし、入力クロック信号ＣＬＫｉｎの各周期に対してそれぞれの周期長値ＰＬを生成するようさらに構成される。
【００２９】
サンプリング装置１１０は、好ましくは、周期長値ＰＬを表すために、少なくとも６ビットを出力する。６ビットは、６３の値までの周期に対して十分である。しかし、いくつかの実施態様では、わずか２ビットで十分であり得、一方、他の場合には、ジッターはもっと多くのビットの使用を必要とし得、入力クロック信号ＣＬＫｉｎでの随時中断が許容される場合は、１６ビットが必要であることが分かり得る。１６ビットでは、前述の周波数とすれば、０．０５ｍｓの入力クロックにおける中断が、オーバーフローなしで許容できる。サンプリング装置１１０は、好ましくは、「オーバーフローフラグ」を表す出力信号も生成する。すなわち、クロック再生器の再同期のいかなる必要性も検出可能であることが重要である。かかるオーバーフローの後に装置が再同期化されなければ、入力クロック信号ＣＬＫｉｎと出力クロック信号ＣＬＫｏｕｔとの間の位相差が、予測できない方法で変更されるであろう。
【００３０】
平均化装置１２０は、サンプリング装置１１０からいくつかの周期長値ＰＬを受信し、それに基づいて、前記数の周期長値ＰＬに相当するいくつかの周期を含む平均化期間に渡って、入力クロック信号ＣＬＫｉｎに対する平均周期時間を表す平均周期長値ＰＬａｖｇを生成するように構成される。例えば、平均化期間は、２５６の周期長値ＰＬ（すなわち、２Ｎ、ここでＮ＝８）を含み得、かかる場合、平均化装置１２０は、平均周期長値ＰＬａｖｇを生成し、ここで、各平均周期長値ＰＬａｖｇは、入力クロック信号ＣＬＫｉｎの２５６周期を含む履歴の期間に対する平均周期時間を表す。
【００３１】
平均化装置１２０は、平均周期長値ＰＬａｖｇをローリング方式または非ローリング方式のいずれかで更新するように構成される。前者の場合、平均化装置１２０は、非初期の各平均周期長値ＰＬａｖｇが先行の平均化期間に重なり合う平均化期間を表すように、平均周期長値ＰＬａｖｇを更新する。しかし、平均化装置１２０が、平均周期長値ＰＬａｖｇを非ローリング方式で更新するように構成されている場合、各平均周期長値ＰＬａｖｇが、どの先行の平均化期間とも重なり合っていない平均化期間を表すように、平均周期長値ＰＬａｖｇは、入力クロック信号ＣＬＫｉｎの少なくとも２つの周期に等しい事前定義した間隔で更新される。
【００３２】
いずれにせよ、出力装置１５０は、平均周期長値ＰＬａｖｇおよびサンプリングクロック信号ＣＬＫｓｍｐｌに基づき、安定した出力クロック信号ＣＬＫｏｕｔを生成するように構成される。安定した出力クロック信号ＣＬＫｏｕｔは、サンプリングクロック信号ＣＬＫｓｍｐｌに基づいているため、出力クロック信号ＣＬＫｏｕｔの各周期が、サンプリングクロック信号ＣＬＫｓｍｐｌの整数の数の周期に対応する場合、非常に有利である。当然ながら、サンプリングクロック信号ＣＬＫｓｍｐｌは、入力クロック信号ＣＬＫｉｎより数倍（例えば、５００）高い周波数を有するが、平均周期長値ＰＬａｖｇがサンプリングクロック周期の正確な整数の数に等しくない場合もあり得る。それ故、系統的誤差を回避するため、本発明の１つの好ましい実施形態によれば、平均化装置２１０は、以下のように稼働するように構成される。
【００３３】
平均化装置１２０は、平均周期長値ＰＬａｖｇが、サンプリングクロック信号ＣＬＫｓｍｐｌの整数の数の周期の継続時間にちょうど等しくなるように、平均周期長値ＰＬａｖｇを生成する。しかし、平均化装置１２０は、平均化期間に対して計算された平均周期長ＰＬｃａｖｇと平均周期長値ＰＬａｖｇとの間の差を表す丸め誤差値ＲＥＶも決定する。その後、将来の平均周期長値ＰＬａｖｇを生成する際に、平均化装置１２０は、平均周期長値ＰＬａｖｇの長時間平均が、計算された周期長ＰＬｃａｖｇの長時間平均と等しくなるように、丸め誤差値ＲＥＶを補正する。したがって、平均周期長値ＰＬａｖｇが、計算された平均周期長ＰＬｃａｖｇに対して切り上げられているか、または切り捨てられているかは、後で補正されるため、重要ではない。
【００３４】
以下の表１は、１０進値の例を用いて、平均周期長値ＰＬａｖｇが、入力クロック信号ＣＬＫｉｎの４つの周期のローリング平均化期間に渡ってどのように決定されるか、また、それにどのように基づいて、安定した出力クロック信号ＣＬＫｏｕｔが生成されるかを示す。
【００３５】
表１の列２は、入力クロックＣＬＫｉｎの周期の値を表す。表に示すように、入力クロック信号ＣＬＫｉｎは、ここでは、最初の４行の間、１０進数値８の周期長を有する。その後、行５〜行１１の間、周期長は１０進数値１４に増加し、そして最終的に、行１２以後は、周期長は１０進数値４に減少する。
【００３６】
表１の列３は、４つの周期長値ＰＬのローリング合計を示す。計算では、１行の遅延があると仮定することに留意されたい。これは、行５で周期長値ＰＬが８から１４に変化すると、ローリング合計が行６で初めて変化する例について明らかになる。
【００３７】
表１の列４は、いわゆる修正されたローリング合計を示す。ここでの第１の修正は行７で起こり、そこでは、列７の先行する行（すなわち、行６）からの誤差項が追加されている。列７の誤差項は、計算された平均周期長ＰＬｃａｖｇと平均周期長値ＰＬａｖｇとの間のどのような差も補正し、列７に関連して以下で詳細に説明する。
【００３８】
表１の列５は、列４の値を４で割ることにより得られた、修正済みローリング合計の平均値を示し、４は、ここでは、平均周期長値ＰＬａｖｇを決定するために平均化が実行される周期長値ＰＬの数である。
【００３９】
表１の列６は、整数に切り下げられた、列５の値を示す。列６の数は、出力クロック信号ＣＬＫｏｕｔの周期長値に対応し、これらの周期長値は、その結果として、入力クロック信号ＣＬＫｉｎの周期長値ＰＬの低域通過フィルター処理バージョンと見なすことができることに留意されたい。
【００４０】
表１の各行での列７は、列６の値から列５の値を引き、その後、この値に４（すなわち、平均化期間を表す）を掛けることにより得られた誤差項を表す。
【００４１】
入力クロック信号ＣＬＫｉｎの各周期が始まるそれぞれのタイムポイントは、列２の周期長値ＰＬを累算することにより得られる。表１の列８は、これらのタイムポイントを表し、それは、同様に、タイムゼロ以後に受信したサンプリングクロックＣＬＫｓｍｐｌのクロックパルス数に対応する。
【００４２】
列９は、具体的には、出力クロック信号ＣＬＫｏｕｔのパルスに対する時間におけるポイントを示す。列８の値は、単に、列２の値を所与の行まで累算することにより得られてきた。
【００４３】
行５では、列９の出力数が４０であり、他方、列８の入力数が４６である（すなわち、数が多い）ことに留意されたい。これは、いわゆる原因のない挙動の一例であり、これは、実システムでは起こるはずがない。この現象の背後にある問題は、タイムポイントｔ＝４０での出力クロック信号ＣＬＫｏｕｔのパルスを生成するために必要な情報が、タイムポイントｔ＝４６まで得られないことである。
【００４４】
この原因のない挙動は、入力クロック信号ＣＬＫｉｎの周波数が行５で減少し、他方、入力周期長値ＰＬが８から１４に増加しているという事実によって説明される。原因のない挙動を除外するため、出力クロック信号ＣＬＫｏｕｔのパルスが生成される際に、十分に大きいオフセット数が、計算されたタイムポイントに加算される。ここでは、１５のオフセットが選択され、これは、表１の列１０に示されている。表に示すように、いくつかの入力タイムポイント（列８）は、いくつかの出力タイムポイント（列１０）と同一である。これは、システムが原因のない挙動のまさに寸前であることを意味している。したがって、ここでは、１５が本当に最小の可能なオフセット値である。
【００４５】
好ましくは、オフセット数（比較的大きい）が、出力クロック信号ＣＬＫｏｕｔに対する最初に計算されたタイムポイントに加算される。それにより、より低い周波数、ジッターおよび位相変調によって生じた任意の原因のない挙動が、クロック再生器によって処理できる。
【００４６】
列１０および列９の１行目で、クロック再生器が、この問題のクロックパルスが生成されるべきことに「気づいた」タイムポイント以後、出力クロック信号ＣＬＫｏｕｔのパルスが１５のサンプリングクロックパルスを作成したことは明らかである。
【００４７】
これは、入力クロック信号ＣＬＫｉｎが周期長８を有している限り、１５の原因のない挙動までに余裕がある（すなわち、４行まで）ことを意味する。しかし、周波数が減少して、周期長が１４になると、余裕が０にまで縮小されている。
【表１】
2013520116.tif 000003
【００４８】
本発明の１つの好ましい実施形態によれば、平均化装置１２０は、平均化期間に含まれる少なくとも２つの周期長値ＰＬに対して異なる重みを割り当てる加重関数にさらに基づいて、平均周期長値ＰＬａｖｇを計算するように構成される。それにより、入力クロック信号ＣＬＫｉｎにおける任意の周波数変動に対する出力クロック信号ＣＬＫｏｕｔの反応性が制御できる。比較的最近の周期長値に対してより影響を与えることで、よりすばやい反応が達成でき、逆もまた同様に、比較的古い周期長値に対してより影響を与えることで、出力クロック信号ＣＬＫｏｕｔの反応性が低下するが、より安定した挙動を示す。
【００４９】
さらに、平均周期長値ＰＬａｖｇに類似して、計算された平均周期長ＰＬｃａｖｇは、ローリングまたは非ローリング方式のいずれかで更新され得る。言うまでもなく、パラメーターの１つに適用される原則（ローリングまたは非ローリング）は、同様に、他にも適用されなければならない。したがって、本発明の１つの好ましい実施形態によれば、平均化装置１２０は、計算された平均周期長ＰＬｃａｖｇをローリング方式で更新するように構成される。これは、計算された非初期の各平均周期長値ＰＬｃａｖｇが先行の平均化期間に重なり合う平均化期間を表すことを意味する。本発明の別の好ましい実施形態によれば、平均化装置１２０は、代わりに、計算された平均周期長ＰＬｃａｖｇを非ローリング方式で更新するように構成される。ここで、計算された平均周期長ＰＬｃａｖｇは、計算された各平均周期長値ＰＬｃａｖｇが、どの先行の平均化期間とも重なり合っていない平均化期間を表すように、入力クロック信号ＣＬＫｉｎの少なくとも２つの周期に等しい事前定義した間隔で更新される。
【００５０】
前述のとおり、クロック再生器は、好ましくは、アキュムレーター装置１３０を含む。この装置は、各平均周期長値ＰＬａｖｇを受信し、それに基づいて、安定した出力クロック信号ＣＬＫｏｕｔの所与のパルスが生成されるべきタイムポイントを示す、それぞれのタイムポイント値ＴＰＶを生成するように構成される（表１の列９および列１０を参照）。
【００５１】
さらに好ましくは、クロック再生器は、バッファー装置１４０も含む。バッファー装置１４０は、アキュムレーター装置１３０から前記タイムポイント値ＴＰＶを受信し、これらの値の少なくとも１つを一時的に保存するように構成される。出力装置１５０は、その後、バッファー装置１４０に保存されている最も古い前記タイムポイント値ＴＰＶを読み出すように構成される。読み出した各タイムポイント値ＴＰＶに対して、出力装置１５０は、読み出した各タイムポイント値ＴＰＶで示されるタイムポイントで、安定した出力クロック信号ＣＬＫｏｕｔのパルスを生成するように構成される。
【００５２】
時間を記録するため、クロック再生器が、基準タイムポイント（例えば、タイムゼロ）以後にサンプリングクロック信号ＣＬＫｓｍｐｌが完了した周期数を表すタイム値カウントＴＶＣを繰返し生成するように構成されたカウンター装置１６０を含んでいれば、好都合である。出力装置１５０は、タイム値カウントＴＶＣを受信し、そのタイム値カウントＴＶＣを、バッファー装置１４０から読み出したタイムポイント値ＴＰＶと比較するよう、さらに構成される。タイム値カウントＴＶＣが現在のタイムポイント値ＴＰＶと一致する場合、出力装置１５０は、安定した出力クロック信号ＣＬＫｏｕｔのパルスを生成するように構成される。その後、出力装置１５０は、バッファー装置１４０から次のタイムポイント値ＴＰＶを読み出し、以後同様である。
【００５３】
タイミング調整に関するさらなる柔軟性のため、本発明の１つの好ましい実施形態によるクロック再生器は、周波数変換装置１７０を含む。この装置は、サンプリングクロック信号ＣＬＫｓｍｐｌを受信し、それに基づいて、変更されたサンプリングクロック信号ＣＬＫ’ｓｍｐを生成するように構成される。変更されたサンプリングクロック信号ＣＬＫ’ｓｍｐは、そのサンプリングクロック信号ＣＬＫｓｍｐｌより所定の倍数高いか、またはそのサンプリングクロック信号ＣＬＫｓｍｐｌの所定の割合のいずれかである周波数を有する。出力装置１５０は、ここでは、変更されたサンプリングクロック信号ＣＬＫ’ｓｍｐを受信し、この信号を、安定した出力クロック信号ＣＬＫｏｕｔのための基準として使用するように構成される。それ故、安定した出力クロック信号ＣＬＫｏｕｔのパルスが生成されるタイムポイントは、例えば、所与のタイムフレームに合致するように、ある程度調整できる。
【００５４】
好ましくは、クロック再生器は、処理装置１８０を含み、その処理装置は、次に、コンピューター可読媒体１８５（例えば、メモリモジュールの形式）と、その処理装置１８０がこの媒体１８５の内容にアクセスできるような方法で結合されている。さらに、コンピューター可読媒体１８５にプログラムが記録されており、そのプログラムは、以下でさらに詳述する実施形態と同様、処理装置１８０上で実行される際に、前述したプロセスを制御するように適合される。
【００５５】
図１に示すように、全ての装置１１０、１２０、１３０および１４０は、入力クロック信号ＣＬＫｉｎを受信する。この構成は、クロック再生器を完全に同期し、それ故、いわゆる準安定のリスクを取り除く。代替として、１組のラッチ（１つまたは複数のラッチを含む）を設計に含めることができ、そのラッチの組は前記装置に共通であり、非同期の入力クロック信号ＣＬＫｉｎを、それぞれ装置１１０、１２０、１３０および１４０に対する同期クロック信号に変換するように構成される。
【００５６】
図２は、本発明の第２の実施形態によるクロック再生器のブロック図を示す。図２では、図１にも出現するものと同じ参照符号をもつ全ての装置、信号および値は、図１に関して前述したとおり、それぞれ同じ装置、信号および値を指定し、したがって、以下では繰り返し説明しない。
【００５７】
図２の実施形態では、アキュムレーター装置１３０またはカウンター装置１６０がない。結果として、含まれているバッファー装置１４１および出力装置１５１は、装置１４０および装置１５０に関してそれぞれ前述したものとは若干異なる。
【００５８】
もっと正確に言えば、バッファー装置１４１は、平均化装置１２０から平均周期長値ＰＬａｖｇを受信し、受信した各平均周期長値ＰＬａｖｇを一時的に保存し、保存している平均周期長値ＰＬａｖｇを先入れ先出し方式で出力装置１５１に転送するように構成される。この転送は、要求メッセージＲｑに応じて（すなわち、受信した各要求メッセージＲｑに対して）実行され、バッファー装置１４１は保存されている最も古い平均周期長値ＰＬａｖｇを転送する。出力装置１５１は、同様に、バッファー装置１４１から平均周期長値ＰＬａｖｇを受信し、安定した出力クロック信号ＣＬＫｏｕｔを、その各周期が、受信した最新の平均周期長値ＰＬａｖｇで示されるとおりの継続時間を有するように、生成するように構成される。出力クロック信号ＣＬＫｏｕｔの各周期の完了後、出力装置１５１は、要求メッセージＲｑをバッファー装置１４１に送信して、別の平均周期長値ＰＬａｖｇがバッファー装置１４１から転送されるようにする、などの処理を行うように構成される。
【００５９】
図３は、本発明の第３の実施形態によるクロック再生器のブロック図を示す。図３では、図１および／または図２にも出現するものと同じ参照符号をもつ全ての装置、信号および値は、前述したとおり、それぞれ同じ装置、信号および値を指定し、したがって、以下では繰り返し説明しない。
【００６０】
提案するクロック再生器は、特定の状況下で、出力クロック信号ＣＬＫｏｕｔにおいて高周波数ジッターを生じ得、そのジッターは、サンプリングクロック信号ＣＬＫｓｍｐｌの周期と同じ振幅である。この問題を軽減するため、図３に示すクロック再生器の実施形態は、遅延調整装置１９０および遅延化装置１９５を含む。
【００６１】
遅延化装置１９５は、平均化装置１２０から少なくとも１つの丸め誤差値ＲＥＶを受信し、前記受信した少なくとも１つの丸め誤差値ＲＥＶの各々を遅延させ、したがって、各遅延された丸め誤差値ｄＲＥＶを生成するように構成される。遅延調整装置１９０は、出力装置１５０で生成された安定した出力クロック信号ＣＬＫｏｕｔを受信し、遅延化装置１９５から遅延された丸め誤差値ｄＲＥＶを受信するように構成される。受信した信号ＣＬＫｏｕｔおよび値ｄＲＥＶに応じて、遅延調整装置１９０は、ジッター除去されたクロック信号ＣＬＫｄｊを生成するように構成され，それは出力クロック信号ＣＬＫｏｕｔに関連して遅延される。その遅延は、ここでは、遅延された丸め誤差値ｄＲＥＶの関数である。具体的には、遅延化装置１９５は、遅延調整装置１９０内で、各遅延された丸め誤差値ｄＲＥＶが、問題の丸め誤差値ＲＥＶが関連する出力クロック信号ＣＬＫｏｕｔの周期に影響を与えるように、受信した各丸め誤差値ＲＥＶを遅延させるように構成される。実際のところ、これは、通常、バッファー装置１４０で引き起こされたタイムポイント値ＴＰＶの遅延に等しい。しかし、タイムポイント値ＴＰＶも平均周期長値ＰＬａｖｇに関連して遅延され得るため、遅延化装置１９５はいくらか追加の遅延を取り込む必要があり得る。
【００６２】
例えば、サンプリングクロック信号ＣＬＫｓｍｐｌが１ＧＨｚの周波数を有する場合、高周波出力ジッターは、サンプリングクロックに起因して、１ｎｓのピーク間の振幅になるであろう。この現象は、デジタル・アナログ変換器で発生する量子化誤差に類似しているが、ここでは、その誤差は、振幅の次元（例えば、ｍＶで表される）でなはく、時間の次元（例えば、ｎｓで表される）である。
【００６３】
サンプリングクロック周波数に起因して、丸め誤差値ＲＥＶを平均化装置１２０から遅延調整装置１９０に転送すると、出力ジッターをＡの倍数で削減することが可能になり、ここで、Ａは、平均化が実行される周期数（すなわち、Ａは、平均化期間に等しい）である。
【００６４】
前述の例に戻ると、サンプリング周波数が１ＧＨｚである場合、８ビット（２８＝２５６）で表される丸め誤差値ＲＥＶの各増分は、１ｎｓ／２５６＝３．９ｐｓでの遅延の増分に対応する。数学的に、これは、
【数１】
2013520116.tif 000004
として表され、式中、ｆｓは、サンプリングクロック信号ＣＬＫｓｍｐｌの周波数である。
【００６５】
極端ではあるが、実現可能な例について検討しよう。サンプリングクロック信号ＣＬＫｓｍｐｌが周波数ｆｓ＝５ＧＨｚを有し、平均化期間Ａが入力クロック信号ＣＬＫｉｎの２０４８周期（２０４８＝２１１、これは、必要な遅延を表すために１１ビットが必要であることを意味する）を含むと仮定する。すると、分解能Ｒ（または出力ジッター）は、
【数２】
2013520116.tif 000005
になる。
【００６６】
値０．０９８ｐｓは極めて小さく、実質的に、どの周知のＰＬＬの通常のジッターより小さく、それは、せいぜい４ｐｓのピーク間ジッター（５０ｋＨｚから高い方へ計測）を有する。
【００６７】
要約するため、ここで、図４の流れ図に関して、本発明による安定した出力クロック信号を生成するための一般的な方法について説明しよう。
【００６８】
最初のステップ４１０は、変動する周期時間を有する入力クロック信号を受信する。ステップ４１０と並行して、ステップ４２０は、入力クロック信号の平均周波数より実質的に高い周波数を有するサンプリングクロックを受信する。ステップ４３０は、ステップ４１０およびステップ４２０の両方と並行して、サンプリングクロックに基づいて入力クロック信号をサンプリングし、入力クロック信号の各周期に対して、それぞれの周期長値を生成する。ここで、周期長値は、異なるクロック信号周期の継続時間を反映する。
【００６９】
その後、ステップ４４０は、入力クロック信号に対して、信号周期数に渡る平均周期時間を表す平均周期長値を決定する。
【００７０】
続いて、ステップ４５０は、平均周期長値およびサンプリングクロックに基づいて、安定した出力クロック信号を生成する。最後に、処理手順は、ステップ４１０、４２０および４３０に再度戻る。
【００７１】
当然ながら、前述のステップは、例えば、ステップ４４０が特定のサンプルに関して実行されるとき、ステップ４１０〜ステップ４３０が後で生成されたサンプルに関して同時に実行されるように、個々のデータに関して、入力順に実行されるだけである。
【００７２】
任意の後続のステップのみならず、図４に関して前述した全てのステップは、プログラムされたコンピューター装置によって制御され得る。さらに、図に関連して前述した本発明の実施形態は、コンピューター装置およびコンピューター装置で実行されるプロセスを含むが、本発明は、それ故、コンピュータープログラム、特に、本発明を実現するように適合された、キャリア上またはキャリア内のコンピュータープログラムにまでも及ぶ。プログラムは、ソースコード、オブジェクトコード、コード中間ソースおよび一部コンパイルされた形式などのオブジェクトコードの形式、または本発明による処理手順の実施態様での使用に適した任意の他の形式であり得る。プログラムは、オペレーティングシステムの一部、または別個のアプリケーションのいずれかであり得る。キャリアは、プログラムを運搬可能な任意のエンティティまたは装置であり得る。例えば、キャリアは、フラッシュメモリ、ＲＯＭ（例えば、ＤＶＤ、ＣＤ、ＥＰＲＯＭ、ＥＥＰＲＯＭ）、または磁気記録媒体（例えば、フロッピィディスクまたはハードディスク）などの記憶媒体を含み得る。さらに、キャリアは、電気もしくは光ケーブルまたは無線または他の方法で伝達され得る電気または光信号などの伝搬性キャリアであり得る。プログラムが、ケーブルまたは他の装置もしくは手段で直接伝達され得る信号で具体化される場合、キャリアはかかるケーブルまたは装置または手段で構成され得る。代替として、キャリアは、プログラムが埋め込まれている集積回路であり得、その集積回路は、関連のある処理手順の実行、またはその実行での使用のために適合されている。
【００７３】
本明細書で使用される「含む（ｃｏｍｐｒｉｓｅ／ｃｏｍｐｒｉｓｉｎｇ）」という用語は、記載された機能、整数、ステップまたは構成要素の存在を指定するために用いられる。しかし、この用語は、１つまたは複数の追加の機能、整数、ステップもしくは構成要素またはそれらの組の存在あるいは追加を除外しない。
【００７４】
本明細書での任意の従来技術の言及は、言及した従来技術が、オーストラリアまたは任意の他の国における一般的な常識の一部を形成するという承認または任意の提言ではなく、また、そのようなものとして見なすべきではない。
【００７５】
本発明は、図に記載された実施形態に限定されず、特許請求の範囲内で自由に変化され得る。
【図１】
2013520116.tif 000006
【図２】
2013520116.tif 000007
【図３】
2013520116.tif 000008
【図４】
2013520116.tif 000009
【国際調査報告】
2013520116.tif 000010
2013520116.tif 000011