(57)【要約】本発明は、シリコンからなる支持基板（２）と酸化物層（１０）と薄層（１１）とを順に備え、多結晶シリコン層が支持基板と酸化物層との間に挟まれている、ＳＯＩタイプの構造のための製造プロセスであって、ａ）ドナー基板（１）の表面に酸化物層（１０）を形成するステップと、ｂ）ドナー基板に脆化ゾーンを形成するステップと、ｃ）支持基板（２）上へドナー基板（１）を付着するステップであって、支持基板（２）が熱処理を受けるステップと、ｄ）半導体材料の薄層（１１）を支持基板（２）へ移転させるステップと、ｅ）構造（３）の熱安定化イベントを実施するステップと、を含み、上記熱処理が、多結晶シリコン層（２０）の形成の前に実行され、ステップｅ）が、少なくとも１０分間にわたり、９５０℃を超えない温度で実行される熱ステップを含むことを特徴とする、製造プロセスに関係する。【選択図】  図１Ｇ
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【特許請求の範囲】
【請求項１】
シリコンからなる支持基板（２）と、酸化物層（１０）と、半導体材料の薄層（１１）とを順に備え、多結晶シリコン層（２０）が前記支持基板（２）と前記酸化物層（１０）との間に挟まれている、電気的損失が低減した半導体オンインシュレータタイプの構造（３）のための製造プロセスであって、
ａ）半導体材料からなるドナー基板（１）を酸化して、表面に酸化物層（１０）を形成するステップと、
ｂ）前記ドナー基板中へイオンを注入して、前記ドナー基板の中に脆化ゾーン（１３）を形成するステップと、
ｃ）前記支持基板（２）上へ前記ドナー基板（１）を付着するステップであって、前記酸化物層（１０）が前記付着界面のところに位置し、前記基板（２）支持が、高抵抗率、すなわち、５００Ω・ｃｍよりも高い抵抗率を与えることが可能な熱処理を受け、前記ドナー基板（１）を受ける、その上側表面が前記多結晶シリコン層（２０）によってコーティングされる、ステップと、
ｄ）前記脆化ゾーン（１３）に従って前記ドナー基板（１）を破断して、半導体材料の薄層（１１）を前記支持基板（２）へ移転させるステップと、
ｅ）前記得られた構造（３）の少なくとも１つの熱安定化イベントを実施するステップと、
を含む製造プロセスにおいて、前記支持基板（２）に高抵抗率を与えることが可能な前記処理が、前記多結晶シリコン層（２０）の形成に先行して実行され、ステップｅ）が、少なくとも１０分間にわたり、９５０℃を超えない温度で実行される少なくとも１つの長い熱ステップを含むことを特徴とする、製造プロセス。
【請求項２】
前記支持基板（２）の前記抵抗率が、１，０００Ω・ｃｍよりも高く、好ましくは２，０００Ω・ｃｍよりも高く、さらにより好ましくは３，０００Ω・ｃｍよりも高いことを特徴とする、請求項１に記載の製造プロセス。
【請求項３】
前記長い熱ステップが、数時間にわたり実行されることを特徴とする、請求項１又は２に記載の製造プロセス。
【請求項４】
前記プロセスが、１，０００℃よりも高い温度で、１０分よりも短い時間の間、有利には、１，２００℃程度の温度で、１分間〜２分間にわたり実行される短い処理を含むことを特徴とする、請求項１〜３のいずれか一項に記載の製造プロセス。
【請求項５】
前記支持基板（２）に高抵抗率を与えることが可能な前記熱処理が、３０分間〜２０時間にわたって５００℃と１，２００℃との間の温度にする少なくとも１つのステップを含むことを特徴とする、請求項１〜４のいずれか一項に記載の製造プロセス。
【請求項６】
前記支持基板（２）に高抵抗率を与えることが可能な前記熱処理が、３つのステップのアニール処理であり、第２のステップが２つの他のステップの温度よりも低い温度にされることを特徴とする、請求項１〜５のいずれか一項に記載の製造プロセス。
【請求項７】
前記３つのステップが、それぞれ、１時間〜１０時間にわたり１，０００℃と１，２００℃との間の温度で、１時間〜１０時間にわたり６００℃〜９００℃の温度で、１時間〜４８時間にわたり９００℃〜１，２００℃の温度で実施されることを特徴とする、請求項６に記載の製造プロセス。
【請求項８】
ステップｅ）において、前記熱安定化が、前記薄層（１１）の少なくとも１つの熱安定化処理及び１つの熱シンニング処理を含むことを特徴とする、請求項１〜７のいずれか一項に記載の製造プロセス。
【請求項９】
ステップｃ）において、前記多結晶シリコン層（２０）を堆積するステップに先行して、ネットワーク結晶の、すなわち、シリコン単結晶のメッシュパラメータとは異なるメッシュパラメータを有する、分断として知られる半導電性層（２１）が、前記受取基板上に堆積されることを特徴とする、請求項１〜８のいずれか一項に記載の製造プロセス。
【請求項１０】
前記分断層（２１）が多結晶シリコンを含有することを特徴とする、請求項９に記載の製造プロセス。
【請求項１１】
前記分断層（２１）が、シリコン系の半導体材料及びもう１つの原子種系の半導体材料も含有することを特徴とする、請求項１０に記載の製造プロセス。
【請求項１２】
前記シリコン系の材料導電体が、ＳｉＣ又はＳｉＧｅであることを特徴とする、請求項１１に記載の製造プロセス。
【請求項１３】
前記分断層（２１）及び前記多結晶シリコン層（２０）を堆積するステップが、連続的に、すなわち、第１の段階において、それぞれ他の原子種の多結晶シリコンの２つのガス供給源から同時に供給し、その後、多結晶シリコンの前記供給源からだけ供給することによって、実行されることを特徴とする、請求項１１又は１２に記載の製造プロセス。
【請求項１４】
新たな分断層（２１）も、前記多結晶シリコン層（２０）上に堆積されることを特徴とする、請求項９〜１３のいずれか一項に記載の製造プロセス。
【請求項１５】
多結晶シリコン層（２０）及び分断層（２１）によって構成される少なくとも１つの積層体が、前記新たな分断層（２１）上に堆積されることを特徴とする、請求項１４に記載の製造プロセス。
【請求項１６】
シリコンからなる支持基板（２）と、酸化物層（１０）と、半導体材料の薄層（１１）とを順に備え、多結晶シリコン層（２０）が前記支持基板（２）と前記酸化物層（１０）との間に挟まれている、電気的損失が低減した半導体オンインシュレータタイプの構造（３）において、前記多結晶シリコン層（２０）が５，０００オーム・ｃｍよりも高い抵抗率を有することを特徴とする、構造。
【請求項１７】
前記構造が、１０，０００オーム・ｃｍよりも高い、又は５０，０００オーム・ｃｍよりもさらに高い平均抵抗率を有することを特徴とする、請求項１６に記載の構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的損失が低減した半導体タイプオンインシュレータの製造プロセスに関する。本発明は、かかる構造にやはり関する。
【０００２】
本発明は、したがって、スマートカット（ＳｍａｒｔＣｕｔ）プロセス（登録商標）による半導体オンインシュレータタイプ（ＳＯＩ）の構造を製造する一般的な状況に注目する。本プロセスは、例えば、米国特許第５３７４５６４号に詳細に記載されている。
【背景技術】
【０００３】
このタイプの構造は、一般的に高抵抗率を有するシリコン単結晶からなる支持層、絶縁性酸化物層、及び半導体材料の薄層を一般的に備える。
【０００４】
この薄層は、構成部品、典型的には電子構成部品を乗せるように設計されている。
【０００５】
特に、使用が無線周波数からなる用途では、例えば、無線電話機の分野では、放出された波の一部が、絶縁性層の存在にも拘わらず支持基板によって吸収されることがあり、電気的な損失を結果として生じる。
【０００６】
この困難さを抑え込むために、５００Ω・ｃｍを超えて、又は数１０００オーム・ｃｍをさらに超えて、支持基板の抵抗率を高くすることが提案されてきているが、これが十分であることが立証されていない。
【０００７】
支持基板の上側表面（すなわち、絶縁性層及び薄層を受ける表面）上に、電荷−キャリアトラップの密度が高い材料の層を堆積することが提案された。
【０００８】
多結晶シリコン層は、特に、この機能を確実にするように構成されている。その構造は、トラップを形成する欠陥のある境界（粒接合面）を有する多数の結晶粒によって形成され、これは、特に低導電性の集団を作る。これは、支持基板のレベルにおけるリーク電流及び抵抗率の低下を減少させる。
【０００９】
実行した技術は、支持基板上に多結晶シリコン層を堆積し、次にスマートカットプロセスの通常のステップを適用することから構成される。
【００１０】
このタイプの方法が、特に文書米国特許出願公開第２００７／０３２０４０号に記載されている。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、前記文書の教示によれば高い抵抗率を示すはずの得られた構造の試験を実施する際に、本出願者は、問題となっている技術が電気的な損失を満足いくようには減少しないことに気付いた。
【００１２】
本発明は、支持基板上に設置される多結晶シリコン層が期待する抵抗特性を有し、電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセスを提供することによって、この問題を解決することを目的としている。
【課題を解決するための手段】
【００１３】
これは、電気的損失が低減したシリコンからなる支持基板と、酸化物層と、半導体材料の薄層とを順に備え、多結晶シリコン層が支持基板と酸化物層との間に挟まれている、電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセスであって、本プロセスが下記のステップを含む、
ａ）半導体材料からなるドナー基板を酸化して、表面に酸化物層を形成するステップと、
ｂ）ドナー基板中へイオンを注入して、ドナー基板の中に脆化ゾーンを形成するステップと、
ｃ）支持基板へドナー基板を付着するステップであって、酸化物層が付着界面のところに位置し、前記支持基板が、高抵抗率、すなわち、５００Ω・ｃｍよりも高い抵抗率を支持基板に与えることが可能な熱処理を受け、ドナー基板を受ける、その上側表面が前記多結晶シリコン層によってコーティングされる、付着のステップと、
ｄ）脆化ゾーンに従ってドナー基板の破断で、半導体材料の薄層を支持基板へ移転させるステップと、
ｅ）前記得られた構造の少なくとも１つの安定化プロセスを実施するステップ。
【００１４】
本プロセスでは、前記支持基板に高抵抗率を与えることが可能な前記処理が、多結晶シリコン層の形成に先行して実行され、ステップｅ）が、少なくとも１０分間にわたり、９５０℃を超えない温度で実行される少なくとも１つの長い熱ステップを含むことが特徴的である。
【００１５】
支持基板に高抵抗率を与えることが可能な処理の後で、多結晶シリコンがこのように堆積され、その結果、この処理中に利用される高温が多結晶シリコン層の結晶特性に悪影響を及ぼさない。
【００１６】
同様に、最終構造の熱処理中に使用されるサーマルバジェットは、この多結晶特性を変えるためには不十分である。
【００１７】
他の有利な特徴及び非限定的な特徴によれば、
前記支持基板の抵抗率が、１，０００Ω・ｃｍよりも高く、好ましくは２，０００Ω・ｃｍよりも高く、さらにより好ましくは３，０００Ω・ｃｍよりも高く、
長い熱ステップが、数時間にわたり実行され、
本プロセスが、１，０００℃よりも高い温度で、１０分間よりも短い間、有利には、１，２００℃程度の温度で、１分間〜２分間にわたり実施される短い処理を含み、
前記支持基板に高抵抗率を与えることが可能な前記熱処理が、３０分間〜２０時間にわたって５００℃と１，２００℃との間の温度にする少なくとも１つのステップを含み、
支持基板に高抵抗率を与えることが可能な前記熱処理が、３つのステップのアニール処理であり、第２のステップが他の２つのステップの温度よりも低い温度にされ、
前記３つのステップが、それぞれ、１時間〜１０時間にわたり１，０００℃と１，２００℃との間の温度で、１時間〜１０時間にわたり６００℃〜９００℃で、１時間〜４８時間にわたり９００℃〜１，２００℃で実行され、
ステップｅ）において、前記安定化が、薄層の少なくとも１つの熱安定化処理及び１つの熱シンニング処理を含み、
ステップｃ）において、多結晶シリコン層を堆積するステップに先行して、結晶性ネットワークの、すなわち、単結晶シリコンのメッシュパラメータとは異なるメッシュパラメータを有する、半導電性分断層が、受取基板上に堆積され、
前記分断層が多結晶シリコンを含有し、
前記分断層が、シリコン系の半導体材料及びもう１つの原子種系の半導体材料も含有し、
前記シリコン系の導電性材料が、ＳｉＣ又はＳｉＧｅであり、
前記分断層及び多結晶シリコン層を堆積するステップが、連続的に、すなわち、第１の段階において、それぞれ多結晶シリコン及び他の原子種の２つのガス供給源から同時に供給し、その後、多結晶シリコン供給源からだけ供給することによって実行され、
新たな分断層も、多結晶シリコン層上に堆積され、
多結晶シリコン層及び分断層によって構成される少なくとも１つの積層体が、前記新たな分断層上にその後堆積される。
【００１８】
本発明は、シリコンからなる支持基板と、酸化物層と、半導体材料の薄層とを順に備え、多結晶シリコン層が前記支持基板と酸化物層との間に挟まれている、電気的損失が低減した半導体オンインシュレータタイプの構造にやはり関係し、多結晶シリコン層が５，０００オーム・ｃｍよりも高い抵抗率を有することが特徴的である。
【００１９】
好ましくは、本構造が、１０，０００オーム・ｃｍよりも高い、又は５０，０００オーム・ｃｍよりもさらに高い平均抵抗率を有する。
【図面の簡単な説明】
【００２０】
[図１Ａ]  本発明によるプロセスのステップを表す図である。
[図１Ｂ]  本発明によるプロセスのステップを表す図である。
[図１Ｃ]  本発明によるプロセスのステップを表す図である。
[図１Ｄ]  本発明によるプロセスのステップを表す図である。
[図１Ｅ]  本発明によるプロセスのステップを表す図である。
[図１Ｆ]  本発明によるプロセスのステップを表す図である。
[図１Ｇ]  本発明によるプロセスのステップを表す図である。
[図２]  分断層が挟まれる構造の一部の詳細図である。
[図３]  追加の分断層が多結晶シリコン上に形成される図２の変形形態の図である
。
[図４]  抵抗率を検査するように提案する本発明による構造の断面図である。
[図５Ａ]  「ＳＲＰ」法を利用し、従来技術に基づいて図４の構造などの構造を用
いて測定した抵抗率を示す図である。
[図５Ｂ]  「ＳＲＰ」法を利用し、本発明に基づいて図４の構造などの構造を用い
て測定した抵抗率を示す図である。
【発明を実施するための形態】
【００２１】
本発明の他の特徴及び利点が、ある望ましい実施形態の下記の説明から浮かび上がるであろう。本説明は、添付した図を参照して与えられるであろう。
【００２２】
前に指摘したように、本発明によるプロセスは、スマートカットタイプのものである。
【００２３】
従って、図１Ａは、シリコン（Ｓｉ）、好ましくは単結晶、を使ったドナー基板１を図示し、二酸化シリコン（ＳｉＯ２）の層１０によって覆われる。これは、図１Ｂに対応する。
【００２４】
この酸化物層は、ドナー基板１の熱酸化からもたらされることがある、又は（「化学気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）」及び「低圧化学気相成長法（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）」に対する）略語ＣＶＤ及びＬＰＣＶＤのもとで当業者には良く知られた気相での化学堆積技術によって従来法で堆積することによって形成されてきている。
【００２５】
図１Ｃを参照すると、前記ドナー基板は、酸化物層２を介して原子種又はイオン種の注入を受ける。
【００２６】
「原子種又はイオン種の注入」は、脆化ゾーン１３を作り出す観点で、照射する表面に対して基板の所定の深さに最大濃度で、ドナー基板へ種を導入することが可能であるこれらの種の任意の照射として理解される。このタイプの注入を、スマートカットという名前によって知られたプロセスにしたがって行う。
【００２７】
脆化ゾーン１３は、ドナー基板１の残りの部分１２から薄層１１を区切る。
【００２８】
原子種又はイオン種の注入を、単純な注入、すなわち、例えば、水素、ヘリウム又は希ガスの注入などの単一原子種の注入とすることができる。
【００２９】
注入を、やはり原子種又はイオン種の同時注入とすることができる。
【００３０】
受取基板２が図１Ｄに図示され、シリコンからなる中実の基板である。
【００３１】
この支持基板の特徴は、別の抵抗率、すなわち、５００Ω・ｃｍよりも高い、又は１，０００Ω・ｃｍよりさらに高い、好ましくはまだ２，０００Ω・ｃｍよりも高い、又はさらにまだより好ましくは３，０００Ω・ｃｍより高い抵抗率を支持基板に与えることが可能な熱処理を受けていることである。
【００３２】
本プロセスの範囲内で、基板の製造から又はその後に、この処理を実行してきている場合がある。
【００３３】
高抵抗率を支持基板２に与えることが可能な熱処理は、例えば、３０分〜２０時間にわたり５００℃と１，２００℃の間の温度にする少なくとも１つのステップを含む熱処理である。
【００３４】
別の一実施形態では、この処理は、３ステップのアニール処理を含み、第２のステップを他の２つのステップの温度よりも低い温度にする。
【００３５】
有利には、これらの３つのステップを、それぞれ、１時間〜１０時間にわたり１，０００℃と１，２００℃との間の温度で、１時間〜１０時間にわたり６００℃〜９００℃の温度で、１時間〜４８時間にわたり９００℃〜１，２００℃の温度で実行する。
【００３６】
「高−低−高処理」としても知られる、この有利で任意選択の処理の第１のステップの機能は、「外方拡散」として知られる現象によって基板の表層ゾーンから酸素を除去して、無欠陥層（ｄｅｎｕｄｅｄ  ｚｏｎｅ）、すなわち、酸素析出物のないゾーンを生成することである。これは、それゆえ、初期におけるものよりも数少ない欠陥を有し、ポリシリコンのその後の堆積に対して利点を有するゾーンである。
【００３７】
このプロセスの第２のステップの目的は、核形成、すなわち、格子間酸素析出物の「エンブリオ（ｅｍｂｒｉｏ）」の生成を可能にすることである。
【００３８】
最後に、このプロセスの第３のステップの機能は、先行するステップ中に生成した析出物の成長、すなわち、酸素クラスタの構成を可能にすることである。これは、材料の抵抗率の増加を通して転換される。
【００３９】
いずれにせよ、基板２の抵抗率のこの増加処理を、多結晶シリコン層２０を基板２に堆積することに先行して実行する。
【００４０】
これを進めることは、層２０の多結晶構造を効果的に維持する。
【００４１】
ドナー基板１を裏返した後で、酸化物層１０が多結晶シリコン層２０との接触を回復するように、ドナー基板を支持基板８の層２０と接触させる。
【００４２】
２つの基板間の付着を、分子付着によって望ましいが必須でない方式で完了する。
【００４３】
剥離アニールを実行し、支持基板２へ、より正確にはポリシリコン層２０上に層１１を移転させるように、脆化ゾーン１３のレベルにおけるドナー基板１の残りの部分１２からの剥離が続く。
【００４４】
これが、半完成状態である半導体オンインシュレータタイプの基板３を生成する。
【００４５】
得られた構造３の安定化を、その後で実行する。
【００４６】
本発明を踏まえて、この安定化は、少なくとも１０分間にわたって９５０℃を超えない温度で実行される長い熱ステップ、及び任意選択で１，０００℃よりも高い温度で１０分よりも短い間、実行される短い処理を含む。
【００４７】
長い熱ステップを、数時間にわたって好ましくは実行する、ところが短い処理を、１，２００℃程度の温度で１分間〜２分間にわたって実行する。
【００４８】
より正確に言えば、これらの最終ステップは、下記の処理のうちの少なくとも１つを含む。
ａ）界面１３のレベルのところでの分離によって損傷を受けたドナー基板のゾーンを消滅させる、研磨前の熱安定化処理、
ｂ）所望の厚さに達するように層１１の材料を消滅させるための機械的及び化学的研磨処理（ＣＭＰ）、
ｃ）最終の所望の厚さを得るための最終熱シンニング（ｔｈｉｎｎｉｎｇ）処理。
【００４９】
以前に示した温度条件及び時間条件を考慮すると、実行したサーマルバジェットは、再結晶化したポリシリコンに対しては適切でなく、そのポリシリコンの有益な効果を失う。
【００５０】
しかし、構造の安定化中の処理の期間及び／又は温度を制限することは、生成される界面の脆化を引き起こし、その結果、構造の結合力を強化させるための中間の処理を実行することが非常に有用である。特別な処理を、プラズマを使用して付着に先行して実行する。
【００５１】
本発明によるプロセスの望ましい実施形態によれば、「ネットワーク結晶分断」として知られる層２１、すなわち、支持基板によって形成されるシリコンのメッシュパラメータに対して異なるメッシュパラメータを有する濃度勾配を有する層上に、多結晶シリコン層を形成する。
【００５２】
メッシュパラメータのこの差異は、例えば、５％よりも大きい。
【００５３】
この分断層は、どんな場合にも純粋な単結晶シリコンではない多結晶シリコンを、有利には含有する。
【００５４】
望ましい実施形態によれば、分断層は、シリコン系の半導体材料及びもう１つの原子種系の半導体材料をやはり含有する。
【００５５】
これを、例えば、ＳｉＣ又はＳｉＧｅとすることができる。
【００５６】
支持基板２とポリシリコン層との間のこの勾配層の利点は、ポリシリコンが層１１から再結晶化することを勾配層が防止することである。
【００５７】
この勾配層は、ポリシリコンの再結晶化を妨害する。勾配層のキャビティ及び粒接合面を介して、ポリシリコン層は、
抵抗率の低下を生じさせる汚染物（Ｂ、Ｐ、Ｃａ、Ｎａ、等）をトラップし、
酸化物１０の下に含有される電荷に対する障壁を形成し、
酸化物１０中に含有された格子間酸素の拡散（「ゲッタリング」効果などのトラッピングの劣悪化を引き起こす拡散）を防止する。
【００５８】
分断層２１並びにポリシリコン層２０を、連続的に同じ堆積ステップで好ましくは製造し、これは、ポリシリコンの構成要素となる第１のガス及び別の原子種の構成要素となる第２のガスを注入することによって、層２１を最初に形成し、その後、一旦所望の厚さが得られると、第２のガスの到達を止め、ガスの注入を続けることによってポリシリコン層を形成することを意味する。
【００５９】
図３に示したように、ポリシリコン層２０が半導体材料の薄層１１から再結晶化することを防止する新たな分断ポリシリコン層を、やはり構成することができる。
【００６０】
任意で、分断層２１／ポリシリコン層２０／分断層２１／ポリシリコン層２０、等を含む積層体を形成することができる。
【００６１】
有利には、ポリシリコン層及び１層又は複数の分断層の合計厚さは、ポリシリコン層の厚さと分断層の厚さとの間の比率１０で、３，０００Åと１０，０００Åとの間である。
【００６２】
図４は、本発明によって得られる構造の抵抗率を検査することを提案する。
【００６３】
この特性評価を、（「４探針法」に対する）「４ＰＰ」と呼ばれる良く知られた方法によって、具体的には全体の構造を通る４本の電極を使用することによって行う。
【００６４】
やはり良く知られ、「ＳＲＰ」として知られる第２の方法は、前記上記の図によって示したような傾斜端面によって、深さの関数として抵抗率の漸進的変化を明らかにする。
【００６５】
使用する方法とは無関係に、本発明にしたがったプロセスによって処理した構造が、本発明によるプロセスを受けていない同じ構造と比較して、高い抵抗率を保持することは、歴然としている。
【００６６】
４ＰＰとして知られる方法を使用し、比較検査を実施することによって、平均抵抗率は、４Ω・ｃｍ〜５，０００Ω・ｃｍから７０，０００Ω・ｃｍを超えて上昇する。
【００６７】
その上、図５Ａ及び図５Ｂに示したように、本発明（図５Ｂ）による場合と比較して、説明の冒頭のところで引用した先行技術による構造について検査した「ＳＲＰ」として知られる方法（図５Ａ）は、本発明によれば、ポリシリコン層が、先行技術による構造に反して、非常に高い抵抗率を有することを示す。
【００６８】
これは、ポリシリコンがその多結晶構造を保持しているという事実によるものである。
【００６９】
最後に、構成要素中へ電気信号を「注入すること」によって検査を実施した。
【００７０】
主信号に応じた高調波の出力を次に測定する。
【００７１】
無線周波数の分野で使用する構成要素が動作しているときには、様々な周波数で構成要素を通る電気信号によって、寄生信号を生成することがある。これらは、高調波として知られる。
【００７２】
ガラス基板のケースでは、ほとんど高調波が発生せず、構成電子部品がその上に作られる基板が高性能であるほど、高調波の出力が小さい。
【００７３】
Ｂｏｘの下に多結晶シリコン層が存在しない、高抵抗率シリコンからなる支持基板２のケースでは、高調波が高い。
【００７４】
かかる層が存在すると、熱処理を修正しなくとも、電気的特性が改善されるが、サーマルバジェットがポリ−Ｓｉの部分再結晶化又は完全な再結晶化を引き起こし、重要な電気的トラップを消滅させる。
【００７５】
最終的に、製造プロセスが本発明にしたがって適用され及び／又はシリコンの再結晶化を妨げる分断層（２１）が導入されるので、Ｂｏｘの下の多結晶シリコンの存在は、電気的特性を大幅に改善する。
【００７６】
最後に、支持基板と多結晶シリコンとの間に勾配層を堆積することを、スマートカット技術による以外でも、ＳＯＩタイプの構造を製造する範囲内でやはり実行することができることは、明白である。
【図１Ａ−１Ｇ】
2013513234.tif 000003
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【国際調査報告】
2013513234.tif 000009
2013513234.tif 000010
2013513234.tif 000011
2013513234.tif 000012
2013513234.tif 000013
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