(57)【要約】  本発明は半導体装置を製造する方法に関し、方法は：基板（１）、緩衝層（２）、および１つ以上の素子層（３）を含む積層半導体構造を提供するステップと；積層構造の上面の１つ以上の領域にＡｌＳｂの層（４）を堆積するステップと；上面の１つ以上の領域に酸化アルミニウムの層（５）を形成するために、水の存在下でＡｌＳｂ層を酸化させるステップと、を含む。半導体装置は好ましくは電界効果トランジスタであり、方法は好ましくはソース、ドレイン、および／またはゲート電極（６、７、８）を堆積する追加ステップを含む。好適な実施形態において、方法は、中間ＡｌＳｂ構造を大気に曝すことを回避するように制御され、および／または酸化ステップは１００℃から３００℃の間の温度で実行される。
2013537709.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を製造する方法であって、
基板、緩衝層、および１つ以上の素子層を含む積層半導体構造を提供するステップと、
積層構造の上面の１つ以上の領域にＡｌＳｂの層を堆積するステップと、
上面の１つ以上の領域に酸化アルミニウムの層を形成するために、水の存在下でＡｌＳｂ層を酸化させるステップと、を含む方法。
【請求項２】
ＡｌＳｂ層がエピタキシャル技術によって堆積される、請求項１に記載の方法。
【請求項３】
エピタキシャル技術がＭＢＥである、請求項２に記載の方法。
【請求項４】
方法が、１つ以上の領域を形成するためのマスキングステップを含む、請求項１から３のいずれか１つに記載の方法。
【請求項５】
実質的にすべてのＡｌＳｂ層が酸化アルミニウムに変換される、請求項１から４のいずれかに記載の方法。
【請求項６】
酸化アルミニウム層の厚みが堆積されたＡｌＳｂ層の厚みに関連している、請求項１から５のいずれかに記載の方法。
【請求項７】
ＡｌＳｂ層が、酸化の際に、保護層として機能することができる酸化アルミニウム層を生成する厚みまで堆積される、請求項１から６のいずれかに記載の方法。
【請求項８】
ＡｌＳｂ層が、少なくとも８単層の厚みまで堆積される、請求項７に記載の方法。
【請求項９】
ＡｌＳｂ層が、酸化の際に、誘電材料層および／または１つ以上のさらなる材料層のその後の堆積のための制御された界面層として機能することが可能な酸化アルミニウム層を生成する厚みまで堆積される、請求項１から６のいずれか１つに記載の方法。
【請求項１０】
ＡｌＳｂ層が８単層未満の厚みまで堆積される、請求項９に記載の方法。
【請求項１１】
１つ以上のさらなる材料層が高誘電率誘電材料の層である、請求項９または請求項１０に記載の方法。
【請求項１２】
酸化ステップが、１００℃から３００℃の間の温度で実行される、請求項１から１１のいずれかに記載の方法。
【請求項１３】
方法が、中間ＡｌＳｂ構造が大気に曝されるのを回避するように制御される、請求項１から１２のいずれかに記載の方法。
【請求項１４】
酸化ステップがＵＨＶ条件の下で実行される、請求項１３に記載の方法。
【請求項１５】
ＡｌＳｂ堆積ステップおよび酸化ステップが個別の反応チャンバ内で実行される、請求項１から１４のいずれかに記載の方法。
【請求項１６】
中間ＡｌＳｂ構造が、酸素を排除した条件の下で第二反応チャンバに搬送される、請求項１５に記載の方法。
【請求項１７】
緩衝層がＩＩＩ−Ｖ族化合物半導体、好ましくは三元ＩＩＩ−Ｖ族化合物半導体を含む、請求項１から１６のいずれかに記載の方法。
【請求項１８】
緩衝層がＡｌｘＩｎ１−ｘＳｂを含む、請求項１７に記載の方法。
【請求項１９】
１つ以上の素子層がチャネル層を含む、請求項１から１８のいずれかに記載の方法。
【請求項２０】
チャネル層がＩＩＩ−Ｖ族化合物半導体またはＩＶ族化合物半導体を含む、請求項１９に記載の方法。
【請求項２１】
チャネル層がＩｎＳｂまたはＳｎを含む、請求項２０に記載の方法。
【請求項２２】
基板がＧａＡｓまたはＳｉを含む、請求項１から２１のいずれかに記載の方法。
【請求項２３】
半導体装置が電界効果トランジスタ用の前駆体構造である、請求項１から２２のいずれかに記載の方法。
【請求項２４】
半導体装置が電界効果トランジスタであり、方法はソース、ドレイン、および／またはゲート電極を堆積する追加ステップを含む、請求項１から２３のいずれかに記載の方法。
【請求項２５】
半導体装置がＦＥＴであり、少なくともゲート領域を含む１つ以上の領域にＡｌＳｂが堆積される、請求項１から２４のいずれかに記載の方法。
【請求項２６】
１つ以上のさらなる誘電材料が、ゲート電極の堆積に先立って酸化アルミニウム層に堆積される、請求項２４または請求項２５に記載の方法。
【請求項２７】
半導体装置を製造する方法であって、
基板、緩衝層、および１つ以上の素子層を含む積層半導体構造をエピタキシャル成長させるステップと、
ＡｌＳｂキャップ構造を形成するように、成長プロセスにおける最終ステップとして積層構造の上面にＡｌＳｂの層をエピタキシャル成長させるステップと、
酸化アルミニウムの層を形成するために、水の存在下でＡｌＳｂ層を酸化させるステップと、を含む方法。
【請求項２８】
請求項２３から２７のいずれか１つに記載の方法によって作成された電界効果トランジスタ。
【請求項２９】
基板、緩衝層、および１つ以上の素子層を含む積層構造と、積層構造の上面の酸化アルミニウムの層とを含む半導体装置であって、酸化アルミニウム層は１つ以上のさらなる材料層の堆積のための界面層として機能する、半導体装置。
【請求項３０】
本発明の方法によって製造された酸化アルミニウム層の、その後の１つ以上のさらなる材料層の堆積のための界面層としての使用。
【請求項３１】
半導体表面を保護する方法であって、前記方法は、ＡｌＳｂキャップ表面を形成するために半導体表面上にＡｌＳｂの層を堆積するステップと、酸化アルミニウムの層を形成するために水の存在下でＡｌＳｂ層を酸化させるステップと、を含む方法。
【請求項３２】
半導体表面上に酸化物層を生成する方法であって、方法は、前記表面上にＡｌＳｂの層を堆積するステップと、水の存在下で前記層を酸化させるステップと、を含む方法。
【請求項３３】
基板、緩衝層、チャネル層、ゲート誘電体層、およびゲート誘電体層上に位置するゲート電極を含み、ゲート誘電体層は酸化アルミニウムを含むことを特徴とする、電界効果トランジスタ装置。
【請求項３４】
添付図面を参照する、実質的に上述の、いずれかの方法、装置、または使用。
【請求項３５】
添付図面を参照する、上述の、いずれか新規な特徴、または特徴の組み合わせ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に半導体装置、具体的には表面誘電材料を含む半導体装置を製造する方法に関する。より具体的には、本発明は、電界効果トランジスタおよびその前駆体の製造、ならびに関連装置および使用に関する。本発明はまた、半導体装置上に保護層を形成する方法にも関わる。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）などの半導体装置は一般的に、まず基板上に積層エピタキシャル構造を成長させ、次にエピタキシャル積層体にさらなる処理ステップを受けさせることによって、製造される。さらなる処理ステップの例は、装置エッチングおよび誘電材料、電極などの堆積を含むが、これらに限定されない。成長段階の間、エピタキシャル層の酸素含有量は、分子線エピタキシなどの超高真空（ＵＨＶ）技術の使用によって非常に厳密に制御されることが可能である。しかしながら、成長チャンバから一旦取り出されると、エピタキシャル積層体の表面は空気中で容易に酸化して、自然酸化物を形成する。ＡｌＩｎＳｂ表面の場合、これはアンチモン化インジウム（ＩｎＳｂ）ベースの高速トランジスタを主な対象とするが、ＸＰＳ（Ｘ線光電子分光法）測定は、空気曝露によって生成された自然酸化物が圧倒的に酸化インジウムおよび酸化アンチモンからなり、低レベルの酸化アルミニウムを含むことを示している。同様に、ＩｎＳｂ表面は、圧倒的に酸化インジウムおよび酸化アンチモンからなる自然酸化物を生成する。
【０００３】
積層体上に誘電材料を堆積するために、自然酸化物は通常、まず適切な技術によって半導体表面から除去される。誘電体層（好ましくはＡｌ２Ｏ３またはＨｆＯ３などの高誘電率誘電体）はその後、原子層堆積などのプロセスによって堆積されることが可能である。しかしながら、半導体／酸化物界面は制御が困難になり得るため問題が生じ、その結果、界面における欠陥による望ましくない「電荷トラップ」特性を招く。界面に閉じ込められる電荷の量の尺度は欠陥界面トラップ（ＤＩＴ）密度によって与えられ、高周波電子装置内でゲートによる伝導チャネルの良好な制御を可能にするために、制御されなければならない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第９２／１２５３６号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体表面の制御された酸化を可能にし、高誘電率誘電材料として、または高誘電率誘電体積層体の一部としての酸化アルミニウムの使用を可能にする、改良された半導体製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の第一の態様によれば、半導体装置を製造する方法が提供され、方法は、
基板、緩衝層、および１つ以上の素子層を含む積層半導体構造を提供するステップと、
積層構造の上面の１つ以上の領域にＡｌＳｂの層を堆積するステップと、
上面の１つ以上の領域上に酸化アルミニウムの層を形成するために、水の存在下でＡｌＳｂ層を酸化させるステップと、を含む。
【０００７】
好ましくは、酸化アルミニウム層は純粋な酸化物（Ａｌ２Ｏ３）を含むが、しかし酸化物層はまた、ＡｌＯｚ、ＡｌＯｚ：ＯＨおよび／またはその他の水和酸化アルミニウムを含んでもよい。酸化アルミニウム層は、少量のＡｌＳｂｙＯｚを含んでもよいが、しかし好ましくは実質的にアンチモンを含まない。
【０００８】
本発明において、積層エピタキシャル構造（半導体積層体または積層半導体構造とも称される）の上面には、まず前記表面の１つ以上の領域にＡｌＳｂ（アンチモン化アルミニウム）の層を堆積させ、次に１つ以上の領域上に酸化アルミニウムの層を形成するために、水の存在下でＡｌＳｂ層を酸化させることによって、酸化アルミニウム層が設けられる。このようにして、酸化アルミニウム層は、堆積されたＡｌＳｂ層から制御された方式で生成される。その厚みに応じて、酸化アルミニウム層は、空気中でのさらなる酸化に対して完全にまたは部分的に耐性であってもよい。酸化アルミニウム層の形成は、さらなる現場外処理のために成長チャンバからエピタキシャル構造が取り出され得るようにすること、後に層がその上（例えば、金属層など）に堆積されることによるエピタキシャル積層体の表面の相互拡散を防止するための拡散障壁の提供、および／または高誘電率誘電材料層としての酸化アルミニウムの使用、具体的には、好ましくはＭＯＳ電界効果トランジスタ装置の、ゲート誘電体として、またはゲート誘電体積層体の一部としての使用を含む、いくつかの重要な利点を提供することができる。
【０００９】
酸化アルミニウムを含む酸化物は、少なくとも３７５℃の含水環境にアルミニウム担持ＩＩＩ−Ｖ族化合物半導体材料を曝すことによって、アルミニウム担持ＩＩＩ−Ｖ族化合物半導体材料から形成され得ることは、周知である。（ＨｏｌｏｎｙａｋおよびＤａｌｌｅｓａｓｓｅの国際公開第９２／１２５３６号参照）。国際公開第９２／１２５３６号の方法は、具体的には三元および四元材料を含むＡｌ担持ＩＩＩ−Ｖ族ヒ化物およびリン化物への特定の適用を有し、通常は１から２５μｍの範囲の厚みを有する酸化物層を生成するために使用される。
【００１０】
本発明者らは、まずアンチモン化アルミニウム（ＡｌＳｂ）の層を半導体表面の１つ以上の領域に堆積させ（それによってＡｌＳｂ層を有する中間構造を形成し）、次に水の存在下でＡｌＳｂ層を酸化させることによって、前記表面上に高品質の酸化アルミニウム層が生成され得ることを見いだした。酸化アルミニウム層の生成のためのＡｌＳｂの使用は、その他のアルミニウム担持ＩＩＩ−Ｖ族化合物半導体材料に対するいくつかの重要な技術的利点を有する：第一にＡｌＳｂは、エピタキシャル技術によって堆積するのに好都合な二元化合物半導体であり；第二に、アンチモン（Ｓｂ）は酸化プロセスで追い出され、酸化層にほとんどまたはまったく残留Ｓｂを残さず；第三に、ＡｌＳｂはＩｎまたはＧａなどの不都合な半導体含有物を含まない（ＩｎＯおよびＧａＯは弱いゲート誘電体なので、本発明によって形成された酸化アルミニウム層においてＩｎおよび／またはＧａの残留酸化物は望ましくない）。さらに−本発明の方法は（例えばＧａＡｓまたはＩｎＧａＡｓ装置、およびその前駆体構造など）一連の半導体材料を含む積層半導体構造とともに使用され得るものの−ＩｎＳｂまたはＧａＳｂトランジスタなどのアンチモン化物ベースの装置については、アンチモン化物層を使用することが特に好都合である。
【００１１】
ＡｌＳｂ層は好ましくはエピタキシャル成長技術によって堆積される。このような技術は当業者にとって周知であり、有機金属化学気相成長法（ＭＯＣＶＤ）、分子線エピタキシ（ＭＢＥ）、原子層堆積法（ＡＬＤ）移動促進分子線エピタキシ（ＭＥＭＢＥ）、物理的気相成長法（ＰＶＤ）、および化学ビームエピタキシ（ＣＢＥ）を含む。ＭＢＥは、汚染物質を排除して制御された成長条件を提供するＵＨＶ堆積法であるので、特に好ましい技術である。しかしながら、いくつかの状況においては、ＭＢＥよりもＭＯＣＶＤの方が好ましい場合がある。
【００１２】
エピタキシャル半導体積層体上に堆積されたＡｌＳｂ層を様々な持続時間にわたって水に曝すことによって、発明者らは、プロセスが自己制御式であること、およびＡｌＳｂ層のみが酸化されることを、見いだした。さらに、実質的にすべてのＡｌＳｂ層が酸化アルミニウムに変換されることが可能であり、これは堆積されたＡｌＳｂ層の厚みが、酸化アルミニウム層の厚みを制御するために使用され得ることを、意味する。ＡｌＳｂおよび酸化アルミニウムは異なる格子パラメータを有するので、酸化アルミニウム層の厚みは、必ずしも等しいとは限らないが、ＡｌＳｂ層の厚みと関連している。
【００１３】
ＡｌＳｂ堆積のためのエピタキシャル技術の利用は、ＡｌＳｂ層の厚みが単層レベルで正確に制御され得るようにする。結晶ＡｌＳｂ層の緩和の臨界厚みは、（例えば）３５％ＡｌＩｎＳｂ緩衝層上でおよそ５単層である。しかしながら、ＡｌＳｂは非晶質酸化アルミニウムに変換され、ＡｌＳｂ中の転移の存在は、その材料品質を劣化させることはないので、これより大きいＡｌＳｂ厚が本発明の方法で堆積されることも可能である。
【００１４】
本発明の好適な一実施形態において、酸化アルミニウム層は保護層として機能する（つまり、積層半導体構造が大気に曝されたときにさらなる表面酸化を防止する層）。発明者らは、表面保護を付与するためには、酸化アルミニウム層が好ましくは２．５ｎｍ以上の厚みを有し、より好ましくは２．５ｎｍから１０ｎｍの範囲の厚みを有し、さらに好ましくは３．５ｎｍから１０ｎｍの範囲の厚みを有することを、見いだした。保護層としての使用に適した酸化アルミニウム層を生成するために、ＡｌＳｂは少なくとも８から１２単層の厚みに都合よく堆積される。理想的には、ＡｌＳｂの厚みは３５単層を超えない。
【００１５】
本発明によって生成された酸化アルミニウム保護層を有する積層半導体構造は、酸化チャンバから取り出されてさらなる装置処理ステップを受けることが可能である。好ましくは、ＡｌＳｂは積層半導体構造の上面全体に堆積される。
【００１６】
発明者らは、（約８単層の厚みの堆積されたＡｌＳｂ層に等しい）約２．５ｎｍ未満の厚みを有する酸化アルミニウム層は大気に対して完全に安定性ではなく、その結果、保護層として一般的に適切ではないことを、見いだした。しかしながら、それでもなお本発明の方法は、良好な材料特性−具体的には低欠陥密度−を有する酸化アルミニウム層を生成し、このことは、これが誘電材料層として、もしくは１つ以上のさらなる材料層のその後の堆積のための界面層として使用され得ることを、意味する。高誘電率誘電材料のその後の堆積のための制御された界面としての酸化アルミニウム層の使用は、半導体装置内に誘電体層を形成する従来の方法に関わる「電荷トラップ」問題を改善し、または実質的に回避することができる。
【００１７】
言い換えると、ＤＩＴ密度は制御可能であり、それによって高周波性能を改善することができる。
【００１８】
したがって、本発明の別の好適な実施形態において、ＡｌＳｂ層は、酸化すると、誘電材料層として、および／または１つ以上のさらなる材料層のその後の堆積のための制御された界面として機能することができる酸化アルミニウム層を生成する厚みまで、堆積される。ＡｌＳｂ層の厚みは、誘電体積層体の一部として使用される場合には、好ましくは８単層未満（それによって約２．５ｎｍ未満の酸化アルミニウム層を生成する）であるが、酸化アルミニウムがそれ自体の上にゲート誘電体全体を形成する場合には、より厚い層（場合により約３５単層−約１０ｎｍの酸化アルミニウムに等しい−まで）が適切であろう。
【００１９】
１つ以上のさらなる材料層は１つ以上の金属層であってもよく、この金属層は、例えばＦＥＴ装置のソース、ドレイン、および／またはゲート電極として使用されてもよい。その場合、酸化アルミニウム層は、半導体表面の１つまたは複数の金属層との相互作用を防止するための有効な拡散障壁として、またはゲート誘電材料として、機能することができる。電極は、例えば所望の電極領域に１つ以上の金属層を堆積することによって、または堆積した後に１つまたは複数の電極構造を形成するために金属層をエッチングすることによってなど、いずれの適切な方法で形成されてもよい。
【００２０】
あるいは、１つ以上のさらなる材料層は、１つ以上の酸化物層、好ましくは高誘電率誘電材料の１つ以上の層であってもよい。その場合、酸化アルミニウム層は、誘電材料または誘電体積層体のための界面層を形成し、あるいは誘電体積層体の一部を形成する。場合により、金属層（より具体的には、ゲート電極）が、誘電体積層体上に堆積される。
【００２１】
いずれの場合も、さらなる処理ステップ（すなわち、１つ以上のＡｌＳｂ層の酸化の後に実行されるステップ）は、酸化アルミニウム層の制御されない酸化を防止するように、好ましくは制御された条件下で実行される。
【００２２】
ＡｌＳｂの１つ以上の層は、積層半導体構造の上面の１つ以上の領域に堆積される。半導体装置のエピタキシャル積層体は、通常は基板上に成長した緩衝層、および緩衝層上に成長した１つ以上の素子層を含むことは、当業者によって理解されるだろう。上面とは、基板から最も遠い半導体表面、言い換えると１つ以上の素子層の最外面を意味する。これはまた、積層体の上面と見なされることも可能であり、通常は−しかし必ずしもそうとは限らないが−エピタキシャル成長の方向における最上面である。
【００２３】
積層構造は、いずれの適切な基板を含んでもよく、多くの例が当業者にとって周知である。好ましくは、基板はＧａＡｓまたはＳｉを含む。
【００２４】
緩衝層は、基板・緩衝間の界面で発生するいかなる欠陥からも装置の活性部分を分離するために、および／または装置の活性部分における引張などのいかなる望ましい特性も生じるために、使用される。繰り返すが、緩衝層は、当業者によって知られている、いずれの適切な材料、または材料の組み合わせを含んでもよい。本発明の方法は、特に（ただし限定的ではなく）ＩＩＩ−Ｖ族化合物装置、具体的にはアンチモン化インジウム装置、およびより具体的にはＩｎＳｂベースのトランジスタおよびその前駆体構造の製造に、適用可能である。したがって、緩衝層は、好ましくはＩＩＩ−Ｖ族化合物半導体、より好ましくは三元ＩＩＩ−Ｖ族化合物半導体、およびさらに好ましくは、特にＦＥＴの特殊な場合には、ＡｌｘＩｎ１−ｘＳｂを含む。
【００２５】
１つ以上の素子層は、特定の装置として、または特定装置用の前駆体構造としての使用に適した積層半導体構造を提供するように、選択される。素子層に適した材料は、ＩＩＩ−Ｖ族化合物材料（具体的にはＩｎＳｂ、ＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＡｓＳｂ、およびＧａＩｎＡｓＳｂなどのアンチモン化物）、およびＩＶ族化合物材料を含むが、これらに限定されない。好ましくは、半導体装置はトランジスタ、またはトランジスタ用の前駆体構造であり、より好ましくは半導体装置は電界効果トランジスタ、または電界効果トランジスタ用の前駆体構造である。したがって、積層半導体構造は好ましくはチャネル層を含む１つ以上の素子層を含む。チャネル層は、（例えば量子井戸−Ｑ井戸−構造などの）いずれの適切な構造を有してもよく、１つまたは複数のいずれの適切な半導体材料から形成されてもよい。好ましくは、チャネル層は、ＩＩＩ−Ｖ族化合物半導体またはＩＶ族化合物半導体を含み、より好ましくはチャネル層はＩｎＳｂまたはＳｎを含む。
【００２６】
本発明は、いずれのトランジスタ構成の製造にも使用されることが可能であり、その例は、（水平量子井戸ＦＥＴを含む）水平電界効果トランジスタまたは（トンネルＦＥＴとしても知られる）垂直電界効果トランジスタである。
【００２７】
その他の可能な素子層は、上部および／または下部閉じ込め層、および／またはドーピング層である。
【００２８】
積層半導体構造は「アズグローン」構造（つまり、さらなる処理ステップをまだ受けていないエピタキシャル積層体）であってもよく、あるいは（例えばパターニング技術など）１つ以上の処理ステップをすでに受けていてもよい。したがって、積層構造は、平坦または実質的に平坦な上面を有してもよく、メサなどを含む構造化上面を有してもよい。
【００２９】
積層半導体構造は、（１つまたは複数の）自然酸化物を除去するために処理されていてもよい。しかしながら、好適な実施形態において、ＡｌＳｂ堆積ステップは、積層半導体構造のエピタキシャル成長の最終ステップとして実行され、それによって（１つまたは複数の）自然酸化物の形成を実質的に回避する。これは、本発明の便利で簡単な実施形態を提供する。
【００３０】
ＡｌＳｂは、積層半導体構造の上面の１つ以上の領域に堆積され、１つ以上の領域は、積層半導体構造上の所望の位置に酸化アルミニウムの１つ以上の層を設けるように選択される。１つ以上の領域は、水平表面領域、（メサ側壁を含む）垂直表面領域、および／または傾斜表面領域を含んでもよい。当業者は、ＡｌＳｂ層が必要とされない表面領域をマスキングするための技術を認識しているはずであり、その例は、電子ビームまたはフォトリソグラフィによって定義される、レジストまたは犠牲金属の層、または誘電体層の使用である。
【００３１】
本発明の好適な一実施形態において、ＡｌＳｂの層は、上面の１つの領域に、好ましくは上面全体に、堆積される。これは特に、平坦または略平坦な上面を有し、および／または酸化アルミニウム層が保護層として形成されている、「アズグローン」積層半導体構造に適用可能である。
【００３２】
別の好適な実施形態において、半導体装置は水平ＦＥＴ装置であり、１つ以上の素子層はチャネル層を含み、積層半導体構造は平坦な（「アズグローン」）上面を有し、ＡｌＳｂは積層構造の上面全体に堆積されている。
【００３３】
さらに別の好適な実施形態において、半導体装置はトンネルＦＥＴ装置であり、１つ以上の素子層はチャネル層を含み、積層半導体構造は構造化上面を有し、上面の１つ以上の領域は、少なくとも１つのメサ側壁を含む。このようにして、酸化アルミニウム層は、好ましくはゲート領域において、垂直チャネルの片側または両側に形成されることが可能である。
【００３４】
ＦＥＴ装置、またはＦＥＴ前駆体構造の場合、ＡｌＳｂ層は好ましくは、酸化アルミニウム層が後に堆積されるゲート電極と、ゲートによって制御される必要があるチャネルとの間に位置できるように、チャネル層にわたって位置する装置の（１つまたは複数の）領域上に堆積される。
【００３５】
半導体装置構成に応じて、積層体の上面は、チャネル層、上部閉じ込め層、または別の素子層であってもよい。電界効果トランジスタの場合、ＡｌＳｂ層は通常、チャネル層（好ましくはＩｎＳｂまたはＳｎチャネル層）または上部閉じ込め層（好ましくはＡｌｘＩｎ１−ｘＳｂから形成された上部閉じ込め層）の上に堆積される。
【００３６】
本発明は電界効果トランジスタへの独特な適用を有し、そのため半導体装置は好ましくは電界効果トランジスタ用の前駆体構造である。方法は、電界効果トランジスタ装置を形成するように、積層構造上にソース、ドレイン、および／またはゲート電極を堆積する追加ステップを含んでもよい。好ましくは、酸化アルミニウム層は、ゲート誘電体層として機能することができるように、またはゲート誘電体積層体の一部を含むように、ゲート電極の領域に形成される。後者の場合、ゲート電極の堆積に先立って、１つ以上のさらなる誘電材料が酸化アルミニウム層上に堆積されてもよい。
【００３７】
ゲート電極の領域に酸化アルミニウム層を形成する方法の１つは、少なくとも前記領域にＡｌＳｂを堆積し、酸化アルミニウムを形成するためにＡｌＳｂ層を酸化させることである。あるいは、酸化アルミニウム層は、積層半導体構造の上面全体に形成され、その後酸化アルミニウムが必要とされるところにのみ残るように、次にエッチングされる。一般的に、酸化アルミニウムは、少なくとも積層半導体構造のゲート領域に形成される。これは、少なくともゲート領域を含む１つ以上の領域にＡｌＳｂの層を堆積することによって達成される。
【００３８】
ＡｌＳｂ層は、好ましくは１００℃から３００℃の温度で、より好ましくは１５０℃から２５０℃の温度で、水の存在下で酸化される。高品質の酸化アルミニウム表面を得るためには、中間ＡｌＳｂ構造を大気に曝すのを回避することが、非常に望ましい。したがって、方法は好ましくは、ＡｌＳｂ層を大気に、またはその他いずれかの酸素含有環境に曝すのを回避するように制御される。酸素を排除する好適な方法の１つは、ＵＨＶ条件の下で酸化ステップを実行することである。このため、酸化ステップは、通常は約１×１０−９ミリバールまたはより良好な基準圧で、およびチャンバに取り付けられたイオンゲージ上の測定でおよそ１．４×１０−６ミリバールの水の分圧を用いて、ＵＨＶチャンバ内で実行されることが可能である。
【００３９】
ＡｌＳｂ堆積ステップおよび酸化ステップは通常、個別の反応チャンバ内で都合よく、個別のプロセスとして実行される。このため、本発明の方法は、第一反応チャンバ（通常は、エピタキシャル成長チャンバ）から第二反応チャンバへ中間ＡｌＳｂ構造を搬送するステップを含んでもよい。望ましくは、搬送ステップは、酸素を排除した条件下で実行される。
【００４０】
一旦酸化アルミニウム層が形成されてしまうと、酸化物の品質をさらに改良するために、アニールステップが実行されてもよい。これは、いわゆる「フォーミングガス」（通常はＨ２／Ｎ２）中でのアニールステップを含んでもよい。
【００４１】
第二の態様によれば、本発明は半導体装置を製造する方法を提供し、方法は、
基板、緩衝層、および１つ以上の素子層を含む積層半導体構造をエピタキシャル成長させるステップと、
ＡｌＳｂキャップ構造を形成するように、成長プロセスにおける最終ステップとして積層構造の上面にＡｌＳｂの層をエピタキシャル成長させるステップと、
酸化アルミニウムの層を形成するために、水の存在下でＡｌＳｂ層を酸化させるステップと、を含む。
【００４２】
第二の態様において、ＡｌＳｂは、実質的に積層半導体構造の上面のすべてを被覆する。こうして、酸化アルミニウムキャッピング層を有する積層半導体構造が形成される。キャッピング層は、装置処理のために後に除去されることが可能であり、および／または装置または前駆体装置を形成するためにエッチングされることも可能である。
【００４３】
本発明の第三の態様によれば、第一または第二の態様の方法によって作成されたＦＥＴまたはＦＥＴ用の前駆体構造が提供される。ＦＥＴは、水平ＦＥＴまたはトンネルＦＥＴであってもよい。好ましくは、酸化アルミニウム層は、ゲート誘電材料として機能することができるように、および／またはゲート誘電体積層体の一部を形成することができるように、ゲート電極の領域に位置する。
【００４４】
本発明の第四の態様によれば、基板、緩衝層、および１つ以上の素子層を含む積層構造と、積層構造の上面の酸化アルミニウムの層とを含む半導体装置が提供され、酸化アルミニウム層は、１つ以上のさらなる材料層の堆積のための界面層として機能する。好ましくは、１つ以上のさらなる材料層は１つ以上の高誘電率誘電材料層であり、酸化アルミニウム層は誘電体積層体の一部を形成する。あるいは−または付加的に−１つ以上のさらなる層は、１つ以上の金属層、具体的にはＦＥＴ装置用のゲート電極を含んでもよい。
【００４５】
本発明の第五の態様によれば、本発明の方法によって製造された酸化アルミニウム層の、その後の１つ以上のさらなる材料層の堆積のための界面層としての使用が、提供される。
【００４６】
本発明の第六の態様によれば、半導体表面を保護する方法であって、前記方法は、ＡｌＳｂキャップ表面を形成するために半導体表面上にＡｌＳｂの層を堆積するステップと、酸化アルミニウムの層を形成するために水の存在下でＡｌＳｂ層を酸化させるステップと、を含む方法が提供される。
【００４７】
本発明の第七の態様によれば、半導体表面上に酸化物層を生成する方法であって、方法は、前記表面上にＡｌＳｂの層を堆積するステップと、水の存在下で前記層を酸化させるステップと、を含む方法が提供される。好ましくは半導体表面は、ＩＩＩ−Ｖ族化合物材料、より好ましくはＩｎＳｂ、ＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＡｓＳｂ、およびＧａＩｎＡｓＳｂからなる群より選択されるＩＩＩ−Ｖ族化合物材料を含む。
【００４８】
本発明の第八の態様によれば、基板、緩衝層、チャネル層、ゲート誘電体層、およびゲート誘電体層上に位置するゲート電極を含み、ゲート誘電体層は酸化アルミニウムを含む、ことを特徴とする電界効果トランジスタ装置が提供される。ゲート誘電体積層体を形成するために、酸化アルミニウム層とゲート電極との間に、１つ以上の付加的な誘電材料層が位置してもよい。酸化アルミニウム層は、第一の態様の方法によって堆積されることが可能である。
【００４９】
本発明の１つの態様のいずれの特徴も、いずれかの適切な組み合わせにおいて、本発明のいずれの別の態様に適用されてもよい。具体的には、方法態様が装置態様に適用されてもよく、その逆でもよい。
【００５０】
本発明は、以下の添付図面を参照して記載される。
【図面の簡単な説明】
【００５１】
【図１】水平ＦＥＴ装置のための本発明の方法を示す図である。
【図２】垂直（トンネル）ＦＥＴ装置のための本発明の方法を示す図である。
【図３ａ】アズグローン（空気曝露なし）および空気曝露された（およそ１日）４０％ＡｌＩｎＳｂ表面からのＩｎ（３ｄ）ＸＰＳデータを示す図である。
【図３ｂ】アズグローン（空気曝露なし）および空気曝露された（およそ１日）４０％ＡｌＩｎＳｂ表面からのＳｂ（３ｄ）ＸＰＳデータを示す図である。
【図３ｃ】アズグローン（空気曝露なし）および空気曝露された（およそ１日）４０％ＡｌＩｎＳｂ表面からのＡｌ（２ｐ）ＸＰＳデータを示す図である。
【図４ａ】アズグローンのＡｌＩｎＳｂの表面組成と本発明によって処理されたＡｌＩｎＳｂ表面とを比較した、Ｉｎ（３ｄ）ＸＰＳデータを示す図である。
【図４ｂ】アズグローンのＡｌＩｎＳｂの表面組成と本発明によって処理されたＡｌＩｎＳｂ表面とを比較した、Ｓｂ（３ｄ）ＸＰＳデータを示す図である。
【図４ｃ】アズグローンのＡｌＩｎＳｂの表面組成と本発明によって処理されたＡｌＩｎＳｂ表面とを比較した、Ａｌ（２ｐ）ＸＰＳデータを示す図である。
【図５】１時間から５時間の様々な酸化時間で本発明の方法によって処理された、酸化アルミニウム層の組成を示す図である。
【図６ａ】本発明の方法による酸化アルミニウム層の製造の前の、積層半導体構造の上（ＡｌＩｎＳｂ）面のＡＦＭ画像である。
【図６ｂ】本発明の方法による酸化アルミニウム層の製造の後の、積層半導体構造の上（ＡｌＩｎＳｂ）面のＡＦＭ画像である。
【図７】本発明の方法によって製造された酸化アルミニウムゲート誘電体層を組み込んだｐ型電界効果トランジスタのＤＣ（直流）トランジスタ特性を示す図である。
【図８】本発明の方法によって生成された酸化アルミニウム層を組み込んだｐ型トランジスタ群の、周波数に対するｈ２１（またはゲイン）を示す図である。
【発明を実施するための形態】
【００５２】
方法の説明
本発明の方法は、図１を参照して説明される。まず、基板１、緩衝層２、および１つ以上の素子層３を含む積層半導体構造が、いずれか適切なエピタキシャル技術（例えば、ＭＢＥ、ＭＯＣＶＤ、ＰＶＤ、ＡＬＤ、ＭＥＭＢＥ、またはＣＢＥ）を用いて成長される（ステップ（ａ））。エピタキシャル成長技術は、当業者にとって周知であり、ここでは記載されない。好ましくは、積層構造はＭＢＥによって成長されるが、これは成長条件が注意深く制御され得るＵＨＶ技術である。
【００５３】
ＩｎＳｂベースのトランジスタの場合、積層体は通常、ＳｉまたはＧａＡｓ基板、ＡｌｘＩｎ１−ｘＳｂ緩衝層、およびＩｎＳｂ量子井戸チャネル層を含んでもよいだろう。あるいは、チャネルはＳｎから形成されることが可能である。積層体は、例えば量子井戸層の上方のＡｌｘＩｎ１−ｘＳｂ閉じ込め層など、その他の層を含んでもよいだろう。
【００５４】
ＡｌＳｂ層４はその後、通常はエピタキシャル成長プロセスにおける最終ステップとして、積層半導体構造の上面に堆積され（ステップ（ｂ））、それによってＡｌＳｂキャップ構造を形成する。好ましくは、積層構造およびＡｌＳｂ層は、同じ反応チャンバ内で成長される。ＡｌＳｂ層の選択された厚みは、所望の最終用途に依存する；保護層では、少なくとも８単層の厚みが一般的に必要とされる。界面層として、または誘電材料として使用するには、より厚い層も使用されてよいものの、ＡｌＳｂ層は通常は８単層未満の厚みまで堆積される。
【００５５】
次に（ステップ（ｃ））、ＡｌＳｂキャップ半導体積層体が第二反応チャンバに搬送され、高純度水源への曝露によって酸化される。酸化は、酸化アルミニウム層５の形成をもたらす。積層体は、ＡｌＳｂ層の酸素に対する曝露を防止するために、−例えばＵＨＶなどの−制御された条件の下で理想的に搬送される。酸化ステップは、ＡｌＳｂ層を水と反応させることによって実行される。これは、約１×１０−９ミリバールまたはより良好な基準圧で、ＵＨＶチャンバ内で実行されることが可能である。酸化ステップの典型的なプロセス条件は、チャンバのイオンゲージ上の測定で、およそ１．４×１０−６ミリバールの水分圧での２００℃の基板温度である。より高い圧力では、追加層のその後のいずれかの処理のためにチャンバを基準圧にするポンプの停止時間が長くなるものの、より高い水の分圧が酸化プロセスに使用されてもよい。酸化時間は一般的に１から５時間の範囲である。室温ではＡｌＳｂの酸化の痕跡は見られず、１００℃以上、好ましくは１００℃から３００℃の範囲の高温が、通常は必要とされる。理想的には、酸化は１５０℃から２５０℃の温度範囲で発生する。
【００５６】
酸化アルミニウム層がおよそ３ｎｍ以上の厚みを有する場合には、これは保護層として機能する。酸化アルミニウムキャップ半導体積層体はその後、酸化チャンバから取り出されて、いずれか望ましいさらなる処理ステップを受けることが可能である。
【００５７】
あるいは、酸化アルミニウム層は、誘電体層として、または誘電体積層体の一部としての役割を果たしてもよい。任意のステップ（ｄ）において、電界効果トランジスタ装置は、まず（エッチング法などによって）キャップ半導体積層体の表面から酸化アルミニウム層の一部を除去し、次にソース、ドレイン、およびゲート電極（６、７、および８）を形成するために金属化ステップを実行することによって、製造される。酸化アルミニウム層５は、ゲート誘電材料として機能するように、ゲート電極８の領域内に保持される。
【００５８】
代替ステップ（ｅ）において、電界効果トランジスタ装置は、まず酸化アルミニウム層５上に高誘電率誘電材料９の１つ以上の層を堆積し、次に（エッチング法などによって）積層半導体構造の表面から酸化アルミニウムおよび高誘電率誘電材料を除去し、次にソース、ドレイン、およびゲート電極（６、７、および８）を形成するために金属化ステップを実行することによって、製造される。酸化アルミニウム層５および１つ以上の高誘電率誘電体層９はゲート電極８の領域内に保持され、それによって、制御された界面層として機能する酸化アルミニウム層を備える、ゲート誘電体積層体を形成する。代替実施形態において、高誘電率誘電材料の１つ以上の層は、酸化アルミニウム層５がエッチングされた後に堆積されてもよい。方法のその他の順序は、当業者にとって明らかとなるだろう。
【００５９】
図２は、トンネルＦＥＴ装置のための本発明の方法を示す。まず、基板および緩衝層１０、チャネル層１１、および上部閉じ込め層１２を含む積層半導体構造が、いずれか適切なエピタキシャル技術を用いて成長され、次に前駆体装置構造を形成するためにメサがエッチングされる（ステップ（ａ））。
【００６０】
ＩｎＳｂベースのトランジスタの場合、積層体は、ＳｉまたはＧａＡｓ基板、ＡｌｘＩｎ１−ｘＳｂ緩衝層、およびＩｎＳｂチャネル層を含んでもよいだろう。あるいは、チャネルはＳｎから形成されることが可能である。上部閉じ込め層は、ＡｌｘＩｎ１−ｘＳｂを含んでもよいだろう。
【００６１】
ＡｌＳｂ層１３はその後、メサ側壁上に、またはチャネル層１１の片側に、堆積される（ステップ（ｂ））。ＡｌＳｂ層は、ＭＢＥによって、またはＣＶＤ、ＭＯＣＶＤなどのその他の層堆積技術によって、堆積されてもよい。ＡｌＳｂの厚みは、ゲート誘電体として、またはゲート誘電体積層体の一部としての使用に適した酸化アルミニウム層を成長されるのに、適している。
【００６２】
次に（ステップ（ｃ））、ＡｌＳｂキャップ半導体積層体が第二反応チャンバに搬送され、高純度水源への曝露によって酸化される。積層体は、ＡｌＳｂ表面の酸素に対する曝露を防止するために、−例えばＵＨＶなどの−制御された条件の下で理想的に搬送される。酸化ステップは、好ましくは図１に関連して上述された条件の下で実行される。酸化は、酸化アルミニウム層１４の形成をもたらす。
【００６３】
ステップ（ｄ）において、電界効果トランジスタ装置は、ソース、ドレイン、およびゲート電極（１５、１６、および１７）を形成するための金属化ステップを実行することによって、製造される。必要であれば、金属化ステップに先立って、高誘電率誘電材料の１つ以上の層が、酸化アルミニウム層上に堆積されてもよい。
【００６４】
アズグローン表面、空気酸化表面、および本発明によって生成された表面の比較
図３ａ、図３ｂ、および図３ｃは、アズグローン（空気曝露なし）および空気曝露された（およそ１日）４０％ＡｌＩｎＳｂ表面からのＩｎ（３ｄ）、Ｓｂ（３ｄ）、およびＡｌ（２ｐ）ＸＰＳデータを、それぞれ示す。ＩｎおよびＳｂのピークのショルダは、Ｉｎ−ＯおよびＳｂ−Ｏ結合の存在を示す。Ａｌ（２ｐ）ピークの高エネルギーでのショルダの不在は、いずれの場合も酸化アルミニウムがほとんど存在しないことを示す。
【００６５】
図４ａ、図４ｂ、および図４ｃは、アズグローンのＡｌＩｎＳｂの表面組成と本発明によって処理されたＡｌＩｎＳｂ表面とを比較した、Ｉｎ（３ｄ）、Ｓｂ（３ｄ）、およびＡｌ（２ｐ）ＸＰＳデータを示す。ＸＰＳ分析は、本発明の方法によって生成された酸化物層がＡｌ−Ｏ結合のみを含むこと、ならびに大気酸化とは対照的に、Ｉｎ−ＯおよびＳｂ−Ｏ結合が実質的にまったく形成されないことを、示している。このため、酸化プロセスが空気中で行われるプロセスとは大きく異なること、ならびに酸化プロセスが純粋な（またはほぼ純粋な）酸化アルミニウムを生成するためにＡｌＳｂ膜からＳｂを除去することも、結論づけられる。
【００６６】
酸化アルミニウム層の安定性
ＡｌＳｂ表面は、ＡｌＩｎＳｂ上面を有するＩｎＳｂベースの半導体積層体上にエピタキシャル成長され、１から５時間の様々な時間にわたって２００℃のＵＨＶ条件（１．６×１０−６ミリバールの水分圧）の下で、水に曝された。ＡｌＳｂから生成された酸化アルミニウム層の組成が、各酸化時間について分析された（図５参照）。プロセスが自己制御式であったこと、およびＡｌＳｂ層のみが酸化されたことが、わかる。したがって、酸化アルミニウム層の厚みは堆積されたＡｌＳｂ層の厚みを用いて正確に制御され得ることが、結論づけられる。
【００６７】
薄いＡｌＳｂ層（およそ４単層）が、約１．５ｎｍ厚の酸化アルミニウムの層を生成するために本発明の方法によって酸化され、次に空気に曝された。ＸＰＳ分析は、表面のさらなる酸化が生じ、その結果Ｉｎ−ＯおよびＳｂ−Ｏ結合が形成されたことを、結論づけた。したがって、およそ４単層の厚みでは、本発明によって生成された酸化アルミニウム層は空気に対して完全に安定的ではなく、保護層としては適切ではない。しかしながら、金属化の前および最中に空気への曝露が実質的に防止されていれば、薄層は、金属層が堆積された積層半導体構造の表面の相互作用を防止するために有効な拡散障壁である。このような金属層は、ＦＥＴ装置のゲート金属として使用されてもよい。薄い酸化アルミニウム層はまた、ゲート誘電体として、またはゲート誘電体積層体の一部としても、使用されてよい。
【００６８】
より厚いＡｌＳｂ層（およそ８から１２単層）が、約３ｎｍ厚の酸化アルミニウムの層を生成するために本発明の方法によって酸化され、次に空気に曝された。ＸＰＳ分析は、１週間たってもさらなる酸化が生じないことを示した。これは、少なくとも８から１２単層でＡｌＳｂ層から生成された酸化アルミニウム層が、さらなる酸化に対する良好な障壁であり、安定していること（言い換えると、酸化アルミニウム層は保護層として機能できること）を示している。空気曝露によって変化しない安定した酸化物は、半導体表面が、制御された大気条件（例えばＵＨＶ）から取り出され、制御された方式でさらなる処理を受けることを、可能にする。これは、装置処理の再現性にとって重要である。
【００６９】
酸化アルミニウム表面の分析
図６ａは、ＩｎＳｂのＦＥＴに特有の半導体積層体の表面のＡＦＭ（原子間力顕微鏡）画像である（特にこの場合は上面がＡｌＩｎＳｂ）。図６ｂは、ＡｌＩｎＳｂ上に堆積された１２単層のＡｌＳｂの層を用いて、本発明の方法によって半導体積層体上に生成された酸化アルミニウム表面の、ＡＦＭ画像である。酸化アルミニウム層の表面粗さが、酸化物形成の前のＡｌＩｎＳｂ半導体表面と類似していることがわかる。表面は、ピンホールなどの著しい欠陥もなく連続的であり、半導体表面上で共形である。
【００７０】
キャリア移動度に対する酸化アルミニウム層の影響
ＦＥＴ装置における酸化物層の使用の重要な要素は、これが装置内のキャリアの移動度を低下させないことである。表１は、ｐ型ＦＥＴ装置で使用されるものに特有の３つのＩｎＳｂベースの量子井戸構造の面積抵抗率を比較する：構造１は意図的な酸化物を有しておらず、構造２は空気への曝露によって（すなわち本発明によらずに）酸化された１２単層のＡｌＳｂの層を備える同一の半導体構造であり、構造３は本発明の方法によって酸化された１２単層のＡｌＳｂの層を備える同一の半導体構造である。本発明によって形成された層は（面積抵抗率にから明らかなように）移動度が低下した形跡を示さないのに対し、空気中で酸化させられた材料は測定不能、すなわち高抵抗となった。
【００７１】
【表１】
2013537709.tif 000003
【００７２】
装置特性
図７は、本発明の方法によって製造された酸化アルミニウムゲート誘電体層を組み込んだｐ型電界効果トランジスタのＤＣ（直流）トランジスタ特性を示す。電圧（Ｖ）に対する電流（Ｉ）の各曲線は、ゲートに印加された異なる電圧のものである。図７は、ゲートがトランジスタのチャネルを制御できること、およびそのため堆積された酸化アルミニウム層は高誘電率誘電材料として機能できることを、示す。
【００７３】
図８は、本発明の方法によって生成された酸化アルミニウム層を組み込んだｐ型トランジスタ群の、周波数に対するｈ２１（またはゲイン）を示す。グラフは２組のデータを示す；一連の低い方の曲線はいくつかのトランジスタの生データであり、一連の高い方の曲線は、測定システムによる損失を除外した、同じトランジスタの同じデータである。一連の上の方の曲線は、装置の速度を判定するために標準的な方法によって推定されており、装置が最高１００ＧＨｚで動作可能であることを示している。
【００７４】
本発明は、純粋に例示によって上記に記載されており、本発明の範囲内において詳細の変更がなされ得ることは、理解されるだろう。記載、ならびに（適切であれば）請求項および図面において開示された各特徴は、個別に、またはいずれか適切な組み合わせにおいて、提供されてよい。
【００７５】
さらに、本発明は、電界効果トランジスタ、特にＩｎＳｂのＦＥＴを具体的に参照して記載されてきた。しかしながら、誘電体の使用は半導体装置、特にＦＥＴ装置のスケーリングにおけるユビキタス技術なので、別の半導体上での酸化物の形成に目を向けることも、非常に興味深い。このため、本発明の方法は広範に適用可能であり、例えばＩｎＳｂ、ＧａＳｂ、ＩｎＡｓＳｂ、ＧａＩｎＡｓＳｂ、ＧａＡｓ、またはＩｎＧａＡｓを含む材料系の上に制御された酸化アルミニウム層を堆積するために、使用されてもよい。
【図１】
2013537709.tif 000004
【図２】
2013537709.tif 000005
【図３ａ】
2013537709.tif 000006
【図３ｂ】
2013537709.tif 000007
【図３ｃ】
2013537709.tif 000008
【図４ａ】
2013537709.tif 000009
【図４ｂ】
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【図４ｃ】
2013537709.tif 000011
【図５】
2013537709.tif 000012
【図６ａ】
2013537709.tif 000013
【図６ｂ】
2013537709.tif 000014
【図７】
2013537709.tif 000015
【図８】
2013537709.tif 000016
【国際調査報告】
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