(57)【要約】  半導体デバイス（１０）が、第１のメモリタイプを有する第１のメモリダイ（１２）、前記第１のメモリタイプとは異なる第２のメモリタイプを有する第２のメモリダイ（１４）、及びマイクロプロセッサなどのロジックダイ（１６）を含む。第１のメモリダイ（１２）は、第１のメモリタイプに好ましい第１のタイプの電気的接続を用いてロジックダイ（１６）に電気的に接続され得る。第２のメモリダイ（１４）は、第１のタイプの電気的接続とは異なる、第２のメモリタイプに好ましい第２のタイプの電気的接続を用いてロジックダイに電気的に接続され得る。他のデバイスが、同じタイプのダイ、又は第１のタイプの２つ又はそれ以上のダイ、及び第１のタイプとは異なる第２のタイプの２つ又はそれ以上のダイを含み得る。
2013526770.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
その上に回路配路を備えた表面と、前記回路配路に電気的に接続される複数の導電性パッドを含む裏面とを含む第１の基板、
前記複数の導電性パッドに電気的に接続され、前記第１の基板に取り付けられる第１の半導体ダイ、
その上に回路配路及び複数の導電性パッドを備えた表面を含む第２の基板であって、前記第２の基板の前記表面上の前記回路配路が、前記第２の基板の前記表面上の前記複数の導電性パッドに電気的に接続される、前記第２の基板、
前記第２の基板に電気的に接続されかつ取り付けられ、中に複数の基板貫通ビア（ＴＳＶ）を含む、第２の半導体ダイ
前記ＴＳＶを介して前記第２の半導体ダイに電気的に接続され、かつ前記第２の半導体ダイに取り付けられる、第３の半導体ダイ、及び
前記第１の基板の前記裏面上の前記複数の導電性パッドを、前記第２の基板の前記表面上の前記複数の導電性パッドに電気的に接続する複数の導体、
前記第１の半導体ダイを前記第２の半導体ダイに電気的に接続する第１の接続タイプ、及び
前記第３の半導体ダイを前記第２の半導体ダイに電気的に接続する第２の接続タイプ、
を含み、
前記第１の接続タイプが前記第２のタイプとは異なる、
半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスであって、前記第１の半導体ダイが第１のメモリタイプを含む第１のメモリダイであり、前記第２の半導体ダイがロジックダイであり、前記第３の半導体ダイが、前記第１のメモリタイプとは異なる第２のメモリタイプを含む第２のメモリダイである、半導体デバイス。
【請求項３】
請求項１に記載の半導体デバイスであって、前記第１の半導体ダイが、データ幅及び速度を含むシリアル入力／出力（Ｉ／Ｏ）データアーキテクチャを含む第１のメモリダイであり、前記第２の半導体ダイがマイクロプロセッサであり、前記第３の半導体ダイが、前記第１の半導体ダイより遅い速度及び前記第１の半導体ダイより広いデータ幅を含むデータアーキテクチャを含む第２のメモリダイである、半導体デバイス。
【請求項４】
請求項１に記載の半導体デバイスであって、前記第２の基板の裏面上にボールグリッドアレイ（ＢＧＡ）を更に含み、前記ＢＧＡがレシービング基板に接続されるように、及びデータを前記第１の半導体ダイ、前記第２の半導体ダイ、及び前記第３の半導体ダイから前記レシービング基板に搬送するように適合される、半導体デバイス。
【請求項５】
請求項１に記載の半導体デバイスであって、前記第１の半導体ダイを、前記第1の基板の前記表面上の前記回路配路に電気的に接続する複数のボンド配線を更に含む、半導体デバイス。
【請求項６】
請求項１に記載の半導体デバイスであって、前記第１の基板の前記裏面上の前記複数の導電性パッドを前記第２の基板の前記表面上の前記複数の導電性パッドに電気的に接続する複数の導体が、複数のリフローされたボールグリッドアレイ（ＢＧＡ）構造である、半導体デバイス。
【請求項７】
請求項１に記載の半導体デバイスであって、前記第１の半導体ダイが、複数のボンド配線で前記第１の基板の前記表面上の前記回路配路に電気的に接続され、前記第２の半導体ダイが、複数の導電性ピラーで前記第２の基板の前記回路配路に電気的に接続される、半導体デバイス。
【請求項８】
請求項１に記載の半導体デバイスであって、
前記第１の接続タイプが、前記第１の基板上の前記回路配路、前記第１の基板の前記裏面上の前記複数の導電性パッド、前記第２の基板の前記表面上の前記導電性パッド、及び前記第２の基板の前記表面上の前記回路配路を含み、かつ
前記第２の接続タイプが前記複数のＴＳＶを含む、
半導体デバイス。
【請求項９】
半導体デバイスであって、
第１の基板の表面上の第１の回路配路に電気的に接続される第１の半導体ダイ、
第２の基板の表面上の第２の回路配路に電気的に接続される第２の半導体ダイ、及び
前記第２の半導体ダイの裏側でビアを介して前記第２の半導体ダイに電気的に接続される第３の半導体ダイ、
を含み、
前記第１の半導体ダイが、前記第１の基板の前記表面上の前記第１の回路配路を介して延在するデータ経路を介して、及び前記第２の基板の前記表面上の前記第２の回路配路を介して前記第２の半導体ダイに電気的に接続される、
半導体デバイス。
【請求項１０】
請求項９に記載の半導体デバイスであって、
前記第１の基板の裏面上の導電性パッド、
前記第２の基板の前記表面上の導電性パッド、及び
前記第１の基板前記裏面上の前記導電性パッドを、前記第２の基板の前記表面上の前記導電性パッドに電気的に接続する電気的接続、
を更に含み、
前記データ経路が、前記第１の基板の前記裏面上の前記導電性パッドを、前記第２の基板の前記表面上の前記導電性パッドに電気的に接続する電気的接続を介して更に延在する、
半導体デバイス。
【請求項１１】
請求項１０に記載の半導体デバイスであって、前記第１の半導体ダイ、前記第２の半導体ダイ、及び前記第３の半導体ダイを、レシービング基板に電気的に接続するよう適合される、前記第２の基板の裏面上の複数のボールグリッドアレイ（ＢＧＡ）接続を更に含む、半導体デバイス。
【請求項１２】
半導体デバイスを形成するための方法であって、
第１の半導体ダイを第１の基板の表面に物理的に取り付けること、
前記第１の半導体ダイを前記第１の基板の前記表面上の回路配路に電気的に接続することであって、前記回路配路が、前記第１の基板の裏面上の複数の導電性パッドと電気的に接続されること、
第２の半導体ダイを第２の基板の表面に物理的に取り付けること、
前記第２の半導体ダイを前記第２の基板の前記表面上の回路配路に電気的に接続することであって、前記第２の基板の前記表面上の前記回路配路が、前記第２の基板の表面上の複数の導電性パッドと電気的に接続されること、
第３の半導体ダイを前記第２の半導体ダイに物理的に取り付けること、
前記第２の半導体ダイ内の複数の基板貫通ビア（ＴＳＶ）を介して前記第３の半導体ダイを前記第２の半導体ダイを電気的に取り付けること、及び
前記第１の基板の前記裏面上の前記複数の導電性パッドを、前記第２の基板の前記表面上の前記複数の導電性パッドに電気的に接続すること、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス・アッセンブリの分野に関し、更に特定して言えば、異なるタイプのデバイスを取り付け、共に電気的に接続するために用いることができる半導体デバイス方法及び構造に関連する。
【背景技術】
【０００２】
完成したデバイス・パッケージのサイズを低減することは、半導体デバイス製造の分野における目下の設計目標である。エレクトロニクス業界は、単一の半導体ダイ（チップ）を含むパッケージのサイズを低減することから同じパッケージ内に複数のチップを含むパッケージの小型化に移ってきている。
【０００３】
例えば、「パッケージオンパッケージ」又は「ＰｏＰ」デバイスは、第１の基板にボンド配線で接続されるメモリダイ、及び第２の基板にボンド配線で接続されるロジックダイを含み得る。第１の基板は、メモリダイのロジックダイへの接続のための回路配路（即ち、電気的トレース又はトレース配路）及び低密度ボールグリッドアレイ（ＢＧＡ）を提供することができ、第２の基板は、マザーボードなどのレシービング基板へのロジックダイの接続のための回路配路及び高密度ＢＧＡを提供することができる。第１の基板のＢＧＡは、第２の基板の上側上のランディングパッドに取り付けられる。そのためメモリダイは、ロジックダイ上にスタックされ得、そしてそれら２つのダイ間の信号遅延を減少させる短い電気的接続でそのロジックダイに電気的に接続され得る。更に、各ダイは、機能性を保証するためアッセンブリ前に試験され得、それにより、スクラップ及び再加工を減らす。
【発明の概要】
【０００４】
従来のパッケージオンパッケージ半導体設計の考察において、本発明者らは、３つ又はそれ以上の異なるタイプのチップを同じパッケージ内を含むことが望ましい場合があることを認識している。しかし、好ましい電気的接続が異なるダイによって変わる場合、３つ又はそれ以上の異なるタイプのチップを相互接続する困難さが増す。更に、チップ・スケール・パッケージフットプリント内に２つ以上のダイを有するパッケージを提供することは困難である。
【０００５】
例えば、マイクロプロセッサ（プロセッサ）は、シリアル・インタフェースメモリなどの、高速、低密度シリアル入力／出力（Ｉ／Ｏ）データアーキテクチャを有するメモリ、及び一層遅い速度及び一層広いデータ幅Ｉ／Ｏを備えたデータアーキテクチャを有するメモリの利用を必要とし得る。これらのデバイスを個別にパッケージングすることは、レシービング基板の大きな面積を必要とする一方、３つ全てを含む単一のデバイスが、小さなフットプリントを有する高度な機能性のパッケージを提供し得る。しかし、多数の電気的接続が小さな面積内で成される必要があるため、小さなフットプリントを有する単一のパッケージに３つのデバイスを組み合わせることは困難である。更に、プロセッサと、遅く広いデータ幅メモリとの間の電気的接続が、信号遅延を最小化するために短絡することが好ましいであろう。高速、低密度シリアルＩ／Ｏメモリは、より長い電気的接続、及びそのためシリアルメモリに充分により長い接続により、ワイドメモリより影響が小さい。
【０００６】
これらの要件を認識し、発明者らは、３つ又はそれ以上の異なるダイタイプ、例えば、２つの異なるメモリタイプと、２つの異なるメモリタイプ間の電気的接続を提供し得、異なるタイプの電気的接続を用いるプロセッサと、を含み得る半導体パッケージを開発した。このデバイスは、チップ・スケールデバイスフットプリント内にパッケージを提供するよう形成され得る。本教示の実施例は、小さなフットプリントを有する高密度パッケージを含む。
【０００７】
デバイスの一実施例が、第１の基板の表面に物理的に接続され、例えば、ボンド配線又はフリップチップ接続を用いて、第１の基板上及び第１の基板内の配路に電気的に接続される、高速シリアルＩ／Ｏメモリダイなどの第１のメモリダイタイプを含み得る。配路は、第１の基板の裏面上のパッドに電気的に接続され得る。
【０００８】
このデバイスは、基板貫通ビア（ＴＳＶ）を備えて形成されるプロセッサを更に含み得、ＴＳＶは、プロセッサの表（回路）側と裏（非回路）側間でデータを伝達する。このプロセッサは、フリップチップ接続を用いて第２の基板の表面に物理的に接続され得、例えば、銅ピラーを用いて、第２の基板内に配路に電気的に接続される。第２の基板上の配路が、第２の基板の表面上のパッドに電気的に接続され得、これらは、第２の基板を通る配路で第２の基板の裏面上のパッドに接続される。
【０００９】
このデバイスは更に、プロセッサの裏側に物理的に接続される、低速、ワイドバスメモリダイなどの第２のメモリダイタイプも含み得、第２のメモリダイの表側がプロセッサの裏側に面している。第２のメモリダイは、ＴＳＶを介してプロセッサに電気的に接続され得る。
【００１０】
第１の基板の裏面上のパッドは、導電性ペーストなどを介して、ボールグリッドアレイなどのはんだ接続で第２の基板の表面上のパッドに接続され得る。
【００１１】
そのため、第１のメモリダイからプロセッサへのデータ経路は、ダイからボンド配線又はフリップチップ接続を介して第１の基板の配路へ、第１の基板の裏面上のパッドへ、はんだ又は導電性ペーストを介して第２の基板の表面上のパッドへ、第２の基板内のトレース配路を介して、及び銅ピラーを介してプロセッサへ、であり得る。
【００１２】
第２のメモリダイからプロセッサへのデータ経路は、プロセッサの裏側から表側へＴＳＶを介し得る。
【００１３】
そのため半導体デバイスは、第１のメモリタイプを備えた第１のメモリダイ、第２のメモリタイプを備えた第２のメモリダイ、及びプロセッサであり得る第３のダイを含み得る。第１のメモリダイは、第１の接続タイプを用いてプロセッサに電気的に接続され得、第２のメモリダイは、第１の接続タイプとは異なる第２の接続タイプを用いてプロセッサに電気的に接続され得る。
【００１４】
デバイスは、例えば、印刷回路基板、マザーボード、システム基板、セラミック基板等のレシービング基板を、ＢＧＡ接続を介して第２の基板の裏面上のパッドに電気的に接続され得る。
【００１５】
このパッケージは、３つの異なるダイタイプに適しているが、このパッケージは、同じタイプのダイ同士、又は同じダイタイプと異なるダイタイプの組み合わせを接続する際に用いることもできることが理解されるであろう。
【００１６】
例示の実施例を添付の図面を参照して説明する。
【図面の簡単な説明】
【００１７】
【図１】図１は、本教示の例示の一実施例の断面である。
【００１８】
【図２】図２は、レシービング基板への取り付け後の図１に類似する構造の断面である。
【発明を実施するための形態】
【００１９】
単一のフォームファクタにパッケージングされ得るデバイスの数及びタイプの増加により、設計者にはデバイス・パッケージのオプションが増え、デバイスに必要とされる面積を減らすことができる。図１は、本教示の一実施例に従ったデバイス１０を示し、デバイス１０は、各々異なるメモリタイプを提供する２つのメモリダイとロジックダイとを含み得、これらは共にパッケージングされる。他の実施例において、２つ以上のメモリタイプ及び一つ以上のロジックダイが、共にパッケージングされ得ると考えられる。また、このパッケージは、半導体ダイの３つ又はそれ以上の異なるタイプをパッケージングするのに有効であるが、他の実施例において、半導体ダイの２つ又はそれ以上の（又は全て）が同じタイプであってもよいと考えられる。
【００２０】
デバイス１０は、１つ（又は複数の）第１のメモリダイ１２、１つの（又は複数の）第２のメモリダイ１４、及び１つ（又は複数の）ロジックダイ１６を含み得る。第１のメモリダイ１２は、シリアル・インタフェースメモリなどの、高速、低密度シリアル入力／出力（Ｉ／Ｏ）データアーキテクチャを有するメモリタイプを含み得る。第２のメモリダイ１４は、一層低い速度及び一層広いデータ幅（即ち、高密度、ワイドバス）Ｉ／Ｏを有するデータアーキテクチャを有するメモリタイプを含み得る。ロジックダイ１６は、マイクロプロセッサなどの半導体ダイを含み得る。
【００２１】
一実施例において、第１のメモリダイ１２の裏（非回路）側が、ダイ取り付け材料（個別には示していない）を用いて第１の基板１８の表面に物理的に取り付けられ得る。第１の基板は、印刷回路基板（ＰＣＢ）、半導体基板、セラミック基板、テープ自動ボンディング（ＴＡＢ）テープ構造、又は基板の上及び基板を介する回路配路を有する別の使用可能な基板を含み得る。第１のメモリダイ１２の表（回路）側上のボンドパッド（個別には示していない）が、その後、ボンド配線２０で第１の基板１８の表面上の回路配路に接続されるランディングパッド（個別には示していない）に電気的に接続され得る。別の実施例において、第１のメモリダイ１２は、フリップチップ取り付けを用いて第１の基板の表上の回路配路に電気的に接続され得る。封止材料２２が、第１のメモリダイ１２及び第１の基板１８の回路要素を保護するように形成され得る。第１の基板１８は、裏面上に複数のパッド２４を更に含み、これらは、基板１８内の配線を介して基板１８の表面上の回路配路に、及びボンド配線２０を介して第１のメモリダイ１２上の回路要素に、電気的に接続される。
【００２２】
デバイス１０は、表面上に回路配路を有する第２の基板２６を更に含み、この表面は、第２の基板の表面上の複数のパッド２８に接続される。この実施例において、ロジックダイ１６の表（回路）側は、フリップチップ方式で第２の基板２６の表面に隣接する（即ち、面している）。例えば、誘電体アンダーフィル３２により分離される銅ピラーを含み得る複数の導電性ピラーである、複数の電気的接続３０が、ロジックダイを第２の基板の表面に物理的に接続し、ロジックダイ１６の回路要素を第２の基板２６の表面上の回路配路に電気的に接続する。
【００２３】
この実施例において、第２のメモリダイ１４の表（回路）側が、誘電性材料などの材料３４をダイ取り付け材料として用いてロジックダイ１６の裏（非回路）側に物理的に取り付けられる。第２のメモリダイ１４の表側上の回路要素は、ロジックダイ１６内に形成されるシリコン貫通ビア（ＴＳＶ）３６を用いてロジックダイ１６の表側上の回路要素と電気的に接続され得る。別の実施例において、電気的接続だけでなく、物理的接続がＺ軸導体を用いて実行され得る。そのため、ＴＳＶは、ロジックダイ１６の裏から及びロジックダイの表側上の回路要素と電気的に接続するためロジックダイを介して、延在する。
【００２４】
第１の基板１８は、第１の基板１８の裏面上のパッド２４に電気的に接続されるボールグリッドアレイ（ＢＧＡ）３８を更に含み得る。第２の基板２６の表面上のパッド２８は、はんだ又は導電性ペーストなどの導体３８、４０を用いて第１の基板１８の裏面上のパッド２４に電気的に接続され得る。図１は、第１の基板パッド２４を第２の基板パッド２８と電気的に接続するリフロープロセスを実行する前の導体４０として及びＢＧＡ３８としてのはんだの利用を示す。リフロープロセスが終了すると、はんだは、パッド２４、２８間の開口を充填するよう流れて連続的な導体を形成する。
【００２５】
第２の基板パッド２８は、基板２６の表面上の回路要素に、及び第２の基板２６の裏面上の複数の高密度ＢＧＡ接続４２に、電気的に配路され得る。ＢＧＡ接続４２は、完成したデバイスを、例えば、印刷回路基板、マザーボード、システム基板、セラミック基板等のレシービング基板に接続することができる。
【００２６】
はんだ３８、４０のリフロー前に形成され得る、予め形成されたモールド化合物４４が、はんだが溶融状態にあるときはんだの流れを所望のエリアから外れないようにすることができる。
【００２７】
そのため図１の実施例において、第１のメモリダイ１２上の回路要素が、ボンド配線２０を用いて第１の基板１８上及び第１の基板１８内の回路配路に接続される。第１の基板の回路配路は、第１の基板１８の裏面上のパッド２４に電気的に接続される。ＢＧＡ接続３８、及び電気的接続４０は、第１の基板の裏面上のパッド２４を第２の基板２６の表面上のパッド２８に電気的に接続する。パッド２８は、第２の基板２６の表面上の回路要素に、及び第２の基板２６上及び第２の基板２６内の回路配路を用いてＢＧＡ接続４２に、電気的に接続され得る。この導電性データ経路を用いて、データは、第１のメモリダイ１２、ロジックダイ１６間、及び外部パッケージ位置４２へ伝達され得る。図１の実施例において、第１のメモリダイ１２とロジックダイ１６との間のこの導電性データ経路は、ＴＳＶ接続３６を含まない。
【００２８】
更に、第２のメモリダイ１４の表側上の回路要素は、例えば、ＴＳＶ接続３６を用いて、ロジックダイ１６の表側上の回路要素に接続される。ロジックダイ１６の表側からの回路要素は、例えば、銅ピラー３０を用いて、第２の基板２６の表側上の回路要素に電気的に接続される。第２の基板２６上及び第２の基板２６内の回路配路は、ＢＧＡ接続４２に及びパッド２８に電気的に接続する。この導電性経路を用いて、データは、第２のメモリダイ１４、ロジックダイ１６間、及び外部パッケージ位置４２へ伝達され得る。
【００２９】
第１のメモリダイ１２は、低密度、高速シリアルＩ／Ｏを有するダイを含み得、第２のメモリダイ１４は、高密度、低速ワイドＩ／Ｏを有するダイを含み得る。ＢＧＡ接続３８は、第１のメモリダイ１２及びロジックダイ１６間の低密度、高速電気的接続を促進し得、ＴＳＶ接続３６は、第２のメモリダイ１４及びロジックダイ１６間の高密度、低速電気的接続を促進し得る。銅ピラー３０が、小さなピッチを備えて形成され得、そのため、ロジックダイ１６及び第２の基板２６間及び外部パッケージ位置４２への高密度電気的接続を促進し得る。そのため、第１のメモリダイは、第１のメモリタイプに好ましい第１のタイプの電気的接続を用いてロジックダイに電気的に接続され得、一方、第２のメモリダイは、第１のタイプの電気的接続とは異なる、第２のメモリタイプに好ましい第２のタイプの電気的接続を用いてロジックダイに電気的に接続され得る。このデバイスは、チップ・スケール・パッケージフットプリント内にこれら３つのダイを提供し得る。
【００３０】
図２は、例えば、印刷回路基板、システム基板、マザーボード、システム基板等のレシービング基板５０への取り付け後の図１に類似する構造の断面である。ＢＧＡ接続４２は、レシービング基板５０上のパッド５２への電気的接続を提供する。
【００３１】
図２は更に、はんだリフロープロセスの後の図１のＢＧＡ接続３８、４０から形成される、複数の連続的な電気的接続５４も示す。電気的接続５４は、第１の基板１８の裏面上のパッド２４を第２の基板２６の表面上のパッド２８に電気的に接続する。図１のＢＧＡ接続３８、４０は更に、導電性ペーストなどの別の電気的導電性材料を用いて形成されてもよい。ＢＧＡ接続４２は、図示するようにレシービング基板に接続されるよう、及びデータを第１のダイ１２、第２のダイ１４及び第３のダイ１６からレシービング基板５０へ、又は第１のダイ１２、第２のダイ１４及び第３のダイ１６へ、搬送するように適合される。
【００３２】
パッケージは、半導体ダイの３つの（又はそれ以上の）異なるタイプの利用を含み得るが、全てのダイが同じタイプであってもよく、又は２つ又はそれ以上が同じタイプであり１つ又は複数が異なるタイプであってもよいと考えられる。
【００３３】
当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した一つ又は複数の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることを意図している。
【図１】
2013526770.tif 000003
【図２】
2013526770.tif 000004
【国際調査報告】
2013526770.tif 000005
2013526770.tif 000006