(57)【要約】  マルチチップモジュールを製造する方法は、犠牲基板上に相互接続レイヤスタックを形成することを含み得る。相互接続レイヤスタックは、パターニングされた導電体層と、隣接し合うパターニングされた導電体層間の誘電体層とを含み得る。当該方法は更に、フリップチップ構成の第１の集積回路（ＩＣ）ダイを最も上のパターニングされた導電体層に電気的に結合し、第１のＩＣダイとそれに隣接する相互接続レイヤスタックの部分との間に第１のアンダーフィル誘電体層を形成することとを含み得る。当該方法は更に、犠牲基板を除去して最も下のパターニングされた導電体層を露出させ、フリップチップ構成の第２のＩＣダイを最も下のパターニングされた導電体層に電気的に結合することを含み得る。さらに、当該方法は、第２のＩＣダイとそれに隣接する相互接続レイヤスタックの部分との間に第２のアンダーフィル誘電体層を形成することを含み得る。
2013540370.tif 000002
【特許請求の範囲】
【請求項１】
マルチチップモジュールを製造する方法であって、
複数のパターニングされた導電体層と、隣接し合うパターニングされた導電体層間の誘電体層とを有する相互接続レイヤスタックを、犠牲基板上に形成する工程と、
フリップチップ構成の第１の集積回路（ＩＣ）ダイを、最も上のパターニングされた導電体層に電気的に結合する工程と、
前記第１のＩＣダイとそれに隣接する前記相互接続レイヤスタックの部分との間に、第１のアンダーフィル層を形成する工程と、
前記犠牲基板を除去して、最も下のパターニングされた導電体層を露出させる工程と、
フリップチップ構成の第２のＩＣダイを、前記最も下のパターニングされた導電体層に電気的に結合する工程と、
前記第２のＩＣダイとそれに隣接する前記相互接続レイヤスタックの部分との間に、第２のアンダーフィル層を形成する工程と、
を有する方法。
【請求項２】
前記犠牲基板はガラスを有する、請求項１に記載の方法。
【請求項３】
前記誘電体層はポリイミドを有する、請求項１に記載の方法。
【請求項４】
前記第１及び第２のアンダーフィル層は各々エポキシ材料を有する、請求項１に記載の方法。
【請求項５】
前記相互接続レイヤスタックを形成する工程は、５０μｍ未満の厚さを有するように前記相互接続レイヤスタックを形成することを有する、請求項１に記載の方法。
【請求項６】
前記犠牲基板を除去する工程は、エッチングによって前記犠牲基板を除去することを有する、請求項１に記載の方法。
【請求項７】
複数のパターニングされた導電体層と、隣接し合うパターニングされた導電体層間の誘電体層とを有する相互接続レイヤスタックと、
最も上のパターニングされた導電体層に電気的に結合された、フリップチップ構成の第１の集積回路（ＩＣ）ダイと、
前記第１のＩＣダイとそれに隣接する前記相互接続レイヤスタックの部分との間の第１のアンダーフィル層と、
最も下のパターニングされた導電体層に電気的に結合された、フリップチップ構成の第２のＩＣダイと、
前記第２のＩＣダイとそれに隣接する前記相互接続レイヤスタックの部分との間の第２のアンダーフィル層と、
を有するマルチチップモジュール。
【請求項８】
前記第１及び第２のアンダーフィル層は各々エポキシ材料を有する、請求項７に記載のマルチチップモジュール。
【請求項９】
前記相互接続レイヤスタックは５０μｍ未満の厚さを有する、請求項７に記載のマルチチップモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エレクトロニクス分野に関し、より具体的には、マルチチップモジュール及びその関連方法に関する。
【背景技術】
【０００２】
小型化されたエレクトロニクスチップパッケージに対する願望の高まりが、比較的薄くて軽量で高密度の基板に対する要求を生じさせている。現状の基板技術は、そのような比較的薄いマイクロエレクトロニクス回路を容易には作り出すことができないことがある。より薄くて、よりディスクリートなシステムに対してますます高まる要求は、マイクロエレクトロニクスパッケージング手法の、ますますの外囲器サイズ（フォームファクタ）の縮小、軽量化、及び回路密度の上昇によって駆り立てられている。チップレベルにおける最小形状（フィーチャ）サイズの縮小はボード／基板レベルにおいてより速く起こり得るものであり、このために、伝統的な基板材料では、サイズが縮小された集積回路（ＩＣ）を活用することができなくなり得る。最終システムの小型化は、フリップチップ接続によって達成され得る。基板のフォームファクタが、伝統的なプリント配線ボード／基板技術でのように配線面積（ｘ、ｙ次元）とレイヤ厚（ｚ次元）とに基づいてではなく、チップサイズに基づいて決定されるような基板を提供することが望ましくなり得る。
【０００３】
プリント配線板（ＰＷＢ）基板、例えば高密度インターコネクト（high  density  interconnect；ＨＤＩ）を含んだものは、ＰＷＢの製造プロセスは典型的に技術進展の点で安定的であるので、比較的安価であり得る。しかしながら、ＰＷＢ基板を使用することは、配線密度の点で制約され得る。例えば、ＰＷＢは所与のレイヤ上の配線間に約２５μｍの間隔を可能にし得る。故に、配線密度を収容するためには、より多くの配線層が望まれることがあり、それによりＰＷＢは比較的厚くされ得る。また、ＰＷＢとその上にマウントされる部品との間に比較的高い熱膨張係数（ＣＴＥ）差が存在し得る。
【０００４】
例えば液晶ポリマ（ＬＣＰ）基板は、一般的に、伝統的なＰＷＢより薄い。ＬＣＰ基板はまた、比較的ほぼ気密性であり得る。ＬＣＰ基板を使用することは、比較的低コストではあるが、一般的に、ＰＷＢを使用することよりは多くのコストが掛かり得る。また、厚さに対するレイヤ数の比が望ましくないものになり得る。例えば、２層から４層になると、ＬＣＰ基板の厚さは３倍に増加する。さらに、ＬＣＰ基板は、より低い温度の製造プロセスに制限される。例えば、ＬＣＰ基板は３００℃を超える温度で正常に機能しなくなり始めることがあり、それが、電子回路部品取り付け方法を制約し得る。例えば、一部の電子回路部品取り付けプロセスは３５０℃なる温度を超え得る。
【０００５】
シリコンインターポーザは、厚さに対するレイヤ数の比を増大させ得る。例えば、総厚に対して、より低い影響で、レイヤが追加され得る。また、シリコンインターポーザは比較的低いＣＴＥを有する。しかしながら、シリコンインターポーザを使用することは、比較的高価であり、ＬＣＰ又はＰＷＢを使用するより高くつく。シリコンインターポーザは、基板の部分であるので、すなわち、層ではなくバルクであるので、シリコンインターポーザを使用することは総厚の増大をもたらし得る。また、シリコンインターポーザは比較的脆く、故に、２５０μｍより厚くされ得る。実際、より薄いシリコンインターポーザも使用され得るが、破損が増し、また、シリコンインターポーザは単結晶で形成されるので、結晶面に沿って劈開する傾向にある。厚さの増大は、比較的薄いモジュールが望まれる用途で問題となり得る。
【０００６】
ポリイミド基板は、増大されたサーマルバジェットを有する。換言すれば、ポリイミド基板は、電子回路部品の接合時に生じ得るような、より高い温度に耐え得る。ポリイミド基板は、例えば、シリコンインターポーザを用いるよりは安価になり得るが、ＬＣＰ及びＰＷＢと比較して高いコストを有する。さらに、ＬＣＰと同様に、厚さに対するレイヤ数の比が望ましくないものになり得る。
【０００７】
本多氏の特許文献１は、エッチング除去される金属板上に形成された多層配線構造を開示している。スルーホール部を有する絶縁基板が多層配線構造に接合され、スルーホール部内に導電性の接合剤が埋め込まれ、且つ多層配線構造の一方の面にフリップチップダイがマウントされる。はんだボールがスルーホール部に取り付けられる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第６４０６９４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上の背景技術に鑑み、本発明の１つの目的は、マルチチップモジュールの厚さを薄くすることである。
【課題を解決するための手段】
【００１０】
上述及びその他の目的、特徴及び利点が、マルチチップモジュールを製造する方法によって実現される。当該方法は、犠牲基板上に相互接続レイヤスタックを形成することを含む。相互接続レイヤスタックは、例えば、複数のパターニングされた導電体層と、隣接し合うパターニングされた導電体層間の誘電体層とを含む。当該方法は更に、フリップチップ構成の少なくとも１つの第１の集積回路（ＩＣ）ダイを最も上のパターニングされた導電体層に電気的に結合し、前記少なくとも１つの第１のＩＣダイとそれに隣接する相互接続レイヤスタックの部分との間に第１のアンダーフィル誘電体層を形成することとを含む。当該方法は更に、犠牲基板を除去して最も下のパターニングされた導電体層を露出させ、フリップチップ構成の少なくとも１つの第２のＩＣダイを最も下のパターニングされた導電体層に電気的に結合することを含む。さらに、当該方法は、例えば、前記少なくとも１つの第２のＩＣダイとそれに隣接する相互接続レイヤスタックの部分との間に第２のアンダーフィル誘電体層を形成することを含む。従って、このマルチチップモジュールは、従来技術に係るマルチチップモジュールと比較して薄い厚さを有する。
【００１１】
犠牲基板は例えばガラスとすることができ、誘電体層は例えばポリイミドを含み得る。第１及び第２のアンダーフィル層は各々エポキシ材料を含み得る。
【００１２】
相互接続レイヤスタックは、例えば５０μｍ未満の厚さを有するように形成され得る。犠牲基板は、化学エッチングによって、あるいは機械研磨と化学エッチングとの組合せによって除去され得る。
【００１３】
他の一態様は、最も下のパターニングされた導電体層の上に、他のフリップチップＩＣに代えて複数のはんだコンタクトがあるマルチチップモジュールを製造する方法に関する。複数のはんだコンタクトを形成することは、ボールグリッドアレイを形成することを含む。
【００１４】
デバイスの一態様は、相互接続レイヤスタックを含んだマルチチップモジュールに関する。相互接続レイヤスタックは、複数のパターニングされた導電体層と、隣接し合うパターニングされた導電体層間の誘電体層とを含む。マルチチップモジュールは更に、例えば、最も上のパターニングされた導電体層に電気的に結合されたフリップチップ構成の少なくとも１つの第１のＩＣダイと、前記少なくとも１つの第１のＩＣダイとそれに隣接する相互接続レイヤスタックの部分との間の第１のアンダーフィル誘電体層とを含む。マルチチップモジュールは更に、最も下のパターニングされた導電体層に電気的に結合されたフリップチップ構成の少なくとも１つの第２のＩＣダイと、前記少なくとも１つの第２のＩＣダイとそれに隣接する相互接続レイヤスタックの部分との間の第２のアンダーフィル誘電体層とを含む。
【００１５】
デバイスの他の一態様は、相互接続レイヤスタックを含んだマルチチップモジュールに関する。この相互接続レイヤスタックは、複数のパターニングされた導電体層と、隣接し合うパターニングされた導電体層間の誘電体層とを含む。相互接続レイヤスタックは、例えば５０μｍ未満の厚さを有し得る。このマルチチップモジュールは更に、例えば、最も上のパターニングされた導電体層に電気的に結合されたフリップチップ構成の少なくとも１つのＩＣダイと、該少なくとも１つのＩＣダイとそれらに隣接する前記最も上のパターニングされた導電体層の部分との間の第１のアンダーフィル誘電体層とを含む。このマルチチップモジュールは更に、最も下のパターニングされた導電体層に結合された複数のはんだコンタクトを含む。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係るマルチチップモジュールの拡大断面図である。
【図２】図１のマルチチップモジュールを製造する方法を例示する一連の断面図である。
【図３】本発明の他の一実施形態に係るマルチチップモジュールの拡大断面図である。
【図４】図３のマルチチップモジュールを製造する方法を例示する一連の断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の好適実施形態を示す添付図面を参照して、本発明をより十分に説明する。しかしながら、本発明は、数多くの異なる形態で具現化され得るものであり、ここに説明される実施形態に限定されるものとして解釈されるべきでない。むしろ、これらの実施形態が提示されているのは、本開示が詳細で完全であり、且つ本発明の範囲を当業者に十分に伝えるものであるようにするためである。全体を通して、同様の要素は似通った参照符号で参照し、代替的な実施形態における同様の要素を指し示すためにダッシュ表記を使用する。
【００１８】
先ず、図１及び２を参照して、マルチチップモジュール２０を製造する方法を説明する。この方法は、犠牲基板２８上に相互接続レイヤスタック２１を形成することを含む。相互接続レイヤスタック（積層体）２１は、間隙を有する第１のパターニングされた導電体層２２又はパッド層を含む。第１のパターニングされた導電体層２２は例えば、薄膜金属層であり、銅を含み得る。
【００１９】
相互接続レイヤスタック２１はまた、第１の誘電体層２３、より具体的にはポリイミドを含み、第１のパターニングされた導電体層２２の間隙を充填する。第１の誘電体層２３も間隙を有する。当業者に認識されるように、ポリイミドは、より高い構造的完全性を提供し、故に、マルチチップモジュール２０の全体強度を高めることに寄与する。当業者に認識されるように、ポリイミド以外の材料も使用され得る。
【００２０】
相互接続レイヤスタック２１はまた、第２のパターニングされた導電体層２５又は配線層を含む。第２のパターニングされた導電体層２５は、第１の誘電体層２３上に形成されて、第１の誘電体層の間隙を充填する。換言すれば、第１の誘電体層２３は、第１のパターニングされた導電体層２２と第２のパターニングされた導電体層２５との間にある。第２のパターニングされた導電体層２５も間隙を有する。第２の誘電体層２６（例えば、やはるポリイミド）が、第２のパターニングされた導電体層２５上に形成されて、その間隙を充填する。
【００２１】
相互接続レイヤスタック２１は更に、第３のパターニングされた導電体層２７又は第２のパッド層を含む。第３のパターニングされた導電体層２７は、第２の誘電体層２６上に形成されて、その間隙を充填する。第３のパターニングされた導電体層２７も間隙を有する。
【００２２】
相互接続レイヤスタック２１、すなわち、第１、第２及び第３のパターニングされた導電体層２２、２５、２７並びに第１及び第２の誘電体層２３、２６は、典型的に、組み合わせた厚さ（合計厚）で５０μｍ未満である。より具体的には、相互接続レイヤスタック２１は、５μｍから５０μｍの範囲内、より好ましくは１０μｍから２５μｍの範囲内の合計厚を有し得る。
【００２３】
当業者に認識されるように、隣接し合うパターニングされた導電体層間に誘電体層を用いた、パターニングされた導電体層の積層（ビルドアップ）は、所望数のレイヤが犠牲基板２８上に形成されるまで続けられ得る。換言すれば、所望の厚さまで如何なる数のレイヤが積層されてもよい。しかしながら、相互接続レイヤスタック２１（ガラス基板２８を除く）の好適な合計厚は、小型モジュールを形成するために、５０μｍ未満とし得る。
【００２４】
フリップチップ構成の一対の第１の集積回路（ＩＣ）ダイ３１ａ、３１ｂが、最も上のパターニングされた導電体層、すなわち、第３のパターニングされた導電体層２７の上に電気的に結合される。一対のＩＣダイ３１ａ、３１ｂを例示するが、如何なる数のＩＣダイが最も上のパターニングされた導電体層に電気的に結合されてもよい。さらに、例えば表面実装技術（ＳＭＴ）部品といったその他の部品、又は部品群の組合せが、最も上のパターニングされた導電体層に電気的に結合されてもよい。
【００２５】
第１のアンダーフィル誘電体層３３が、一対の第１のＩＣダイ３１ａ、３１ｂとそれらに隣接する相互接続レイヤスタック２１の部分との間に形成される。第１のアンダーフィル誘電体層３３は、例えばＬｏｃｔｉｔｅ３５６８（登録商標）といったエポキシ材料であり、より高い構造的硬直性をマルチチップモジュール２０にもたらし、すなわち、マルチチップモジュール２０を強化する。第１のアンダーフィル誘電体層３３はまた、機械的にも、マルチチップモジュール２０、より具体的には一対のＩＣダイ３１ａ、３１ｂを、それらに隣接した最も上のパターニングされた導電体層２７の部分に結合し得る。当業者に認識されるように、化学エッチング溶液に対して一層高い耐性を有し得るその他の種類のアンダーフィル材料が使用されてもよい。
【００２６】
犠牲基板２８は、例えば、ガラス基板とし得る。当業者に認識されるように、ガラス犠牲基板は有利なことに、例えば１０μｍのラインアンドスペースで高密度入力／出力（Ｉ／Ｏ）部品を接続する超高密度配線（ultra-high  density  interconnect；ＵＨＤＩ）の製造を可能にする寸法安定性を提供する。当然ながら、犠牲基板は別の材料であってもよい。
【００２７】
ガラス犠牲基板２８が除去されて、最も下のパターニングされた導電体層２２が露出される。犠牲基板２８の除去により、第１の誘電体層２３も露出される。犠牲基板２８は、エッチングによって除去される。より具体的には、犠牲基板２８は、例えばフッ酸（ＨＦ）を用いてエッチングされる。例えば機械研磨と化学エッチングとの組合せといった、その他のエッチング技術も使用され得る。ＨＦエッチング溶液は有利なことに、反応してガラス基板２８を除去するが、銅の回路２２及び／又は第１の（ポリイミド）誘電体層２３、すなわち、パターン形成された相互接続レイヤスタック２１とはあまり反応しない。
【００２８】
フリップチップ構成の３つの第２の集積回路ダイ３４ａ、３４ｂ、３４ｃが、最も下のパターニングされた導電体層２２に電気的に結合される。３つの第２のＩＣダイ３４ａ、３４ｂ、３４ｃを例示するが、如何なる数の第２のＩＣダイが最も下のパターニングされた導電体層２２に電気的に結合されてもよい。さらに、例えばＳＭＴ部品といったその他の部品、又は部品群の組合せが、最も下の相互接続層２２に電気的に結合されてもよい。
【００２９】
第２のアンダーフィル誘電体層３５が、第２のＩＣダイ３４ａ、３４ｂ、３４ｃとそれらに隣接した最も下のパターニングされた導電体層２２及び第１の誘電体層２３の部分との間に形成される。第２のアンダーフィル層３５は、例えばＬｏｃｔｉｔｅ３５６８（登録商標）といったエポキシ材料であり、より高い構造的硬直性をマルチチップモジュール２０にもたらし、すなわち、マルチチップモジュール２０を強化する。第２のアンダーフィル誘電体層３５はまた、機械的にも、マルチチップモジュール２０、より具体的には第２のＩＣダイ３４ａ、３４ｂ、３４ｃを、それらに隣接した最も下のパターニングされた導電体層２２の部分に結合し得る。
【００３０】
また、例えばマルチチップモジュールの外部の部品といったその他の部品に結合するよう、複数のパターニングされた導電体層のうちの選択されたものに接合パッド（図示せず）が結合されてもよい。
【００３１】
さらに、ＳＭＴ部品、ＩＣダイ、又はこれらの組合せがポッティング材料（図示せず）で封止されてもよい。ポッティング材料はモジュールの機械的安定性を高め得る。
【００３２】
次に、図３及び４を参照して、他の一実施形態に係るマルチチップモジュール２０’を製造する方法を説明する。上述の方法と同様に、犠牲基板２８’上に形成された相互接続レイヤスタックを用いて、フリップチップ構成の一対の第１のＩＣダイ３１ａ’、３１ｂ’が最も上のパターニングされた導電体層２７’に電気的に結合され、そして、犠牲基板が除去されて、最も下のパターニングされた導電体層２２’及び第１の誘電体層２３’が露出される。最も下のパターニングされた導電体層２２’上にはんだコンタクト３７’が形成される。より具体的には、はんだコンタクト３７’は、はんだボールアタッチメント、すなわち、ボールグリッドアレイである。例えばランドグリッドアレイといったその他の種類のはんだコンタクト３７’が最も下の相互接続層２２’上に形成されてもよい。当業者に認識されるように、本実施形態においては、最も下のパターニングされた導電体層２２’に電気的に結合されるフリップチップ構成の第２の集積回路ダイは存在せず、故に、第２の誘電体アンダーフィル層は存在しない。これは有利なことに、マルチチップモジュール２０’がその他のシステムコンポーネントに結合する、あるいは一体化されることを可能にし得る。当然ながら、はんだコンタクト３７’は、上述のようにフリップチップ構成のＩＣダイとともに使用されてもよいし、あるいはその他の部品とともに使用されてもよい。
【００３３】
有利なことに、マルチチップモジュールを製造する方法は、比較的薄く且つ比較的高密度のマルチチップモジュールの形成を可能にする。有利なことに、例えばＩＣダイなどの部品が相互接続レイヤスタックの両面に配置されることが可能にされ、あるいは代替的に、マルチチップモジュールが例えばボールグリッドアレイのフットプリントを用いてはんだ付けされることが可能にされ得る。実際、上述の方法を用いて製造されるマルチチップモジュールは、より小型のフォームファクタのマルチチップモジュールを作り出す。サイズが主に、相互接続レイヤスタック上で使用されるチップ及びダイのサイズに依存し得るからである。さらには、この方法は設計サイクルのコストを低減し得る。実際、この方法は、現行の３次元（３Ｄ）集積に使用される典型的な長リードタイムのプロセスと比較して短縮された時間で実行され得る。
【００３４】
デバイスの一態様は、相互接続レイヤスタック２１を含んだマルチチップモジュール２０に関する。相互接続レイヤスタック２１は、複数のパターニングされた導電体層２２、２５、２７と、隣接し合うパターニングされた導電体層間の誘電体層２３、２６とを含む。マルチチップモジュール２０は更に、最も上のパターニングされた導電体層２７に電気的に結合されたフリップチップ構成の一対の第１のＩＣダイ３１ａ、３１ｂと、一対の第１のＩＣダイ３１ａ、３１ｂとそれらに隣接する相互接続レイヤスタックの部分との間の第１のアンダーフィル誘電体層３３とを含む。如何なる数の第１のＩＣダイが、最も上のパターニングされた導電体層２７に電気的に結合されてもよい。マルチチップモジュール２０は更に、最も下のパターニングされた導電体層２２に電気的に結合されたフリップチップ構成の３つの第２のＩＣダイ３４ａ、３４ｂ、３４ｃと、これら３つの第２のＩＣダイとそれらに隣接する相互接続レイヤスタック２１の部分との間の第２のアンダーフィル誘電体層３５とを含む。如何なる数の第２のＩＣダイが、最も下のパターニングされた導電体層２２に電気的に結合されてもよい。
【００３５】
デバイスの他の一態様は、相互接続レイヤスタック２１’を含んだマルチチップモジュール２０’に関する。相互接続レイヤスタック２１’は、複数のパターニングされた導電体層２２’、２５’、２７’と、隣接し合うパターニングされた導電体層間の誘電体層２３’、２６’とを含む。相互接続レイヤスタック２１’は、例えば５０μｍ未満の厚さを有し得る。マルチチップモジュール２０’は更に、最も上のパターニングされた導電体層２７’に電気的に結合されたフリップチップ構成の一対のＩＣダイ３１ａ’、３１ｂ’と、これら一対のＩＣダイとそれらに隣接する最も上のパターニングされた導電体層の部分との間の第１のアンダーフィル誘電体層３３’とを含む。マルチチップモジュール２０’は更に、最も下のパターニングされた導電体層２２’に結合された複数のはんだコンタクト３７’を含む。
【図１】
2013540370.tif 000003
【図２】
2013540370.tif 000004
【図３】
2013540370.tif 000005
【図４】
2013540370.tif 000006
【手続補正書】
【提出日】平成25年1月28日(2013.1.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マルチチップモジュールを製造する方法であって、
ガラス犠牲基板上に相互接続レイヤスタックを形成する工程であり、該相互接続レイヤスタックは、複数のパターニングされた導電体層と、隣接し合うパターニングされた導電体層間の誘電体層とを有し、該誘電体層はポリイミドを有する、工程と、
フリップチップ構成の第１の集積回路（ＩＣ）ダイを、最も上のパターニングされた導電体層に電気的に結合する工程と、
前記第１のＩＣダイとそれに隣接する前記相互接続レイヤスタックの部分との間に、第１のアンダーフィル層を形成する工程と、
フッ酸を用いたエッチングによって前記ガラス犠牲基板を除去して、最も下のパターニングされた導電体層を露出させる工程と、
フリップチップ構成の第２のＩＣダイを、前記最も下のパターニングされた導電体層に電気的に結合する工程と、
前記第２のＩＣダイとそれに隣接する前記相互接続レイヤスタックの部分との間に、第２のアンダーフィル層を形成する工程と、
を有する方法。
【請求項２】
前記第１及び第２のアンダーフィル層は各々エポキシ材料を有する、請求項１に記載の方法。
【請求項３】
前記相互接続レイヤスタックを形成する工程は、５０μｍ未満の厚さを有するように前記相互接続レイヤスタックを形成することを有する、請求項１に記載の方法。
【国際調査報告】
2013540370.tif 000007
2013540370.tif 000008