(57)【要約】半導体デバイスは、複数のサイリスタベースメモリセルを含み、各々は、４Ｆ２のセルサイズを有し、そしてそれらの形成方法が提供される。前記複数のサイリスタベースメモリセルの各々は、垂直に重なる代替ドープされた領域を有するサイリスタ、と制御ゲートを含む。前記制御ゲートは、前記サイリスタの１つ又はそれ以上と電気的に結合されてもよく、そして電圧源に実施可能な接続がなされてもよい。前記複数のサイリスタベースメモリセルは、カソード又はデータ線として機能する伝導ストラップ上のアレイ内に形成されてもよい。システムは、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのような１つ又はそれ以上のメモリアクセスデバイス又は従来の論理デバイスを有する半導体デバイスを集積することによって形成されてもよい。
2013521649.tif 000002
【特許請求の範囲】
【請求項１】
基板上に堆積される伝導ストラップと、
前記伝導ストラップ上に堆積され、複数の代替ドープされた垂直に重なる半導体領域を含むサイリスタと、
前記サイリスタの複数の代替ドープされた垂直に重なる半導体領域の１つ上に堆積される制御ゲートとを含む
ことを特徴とするメモリセル。
【請求項２】
前記伝導ストラップは、前記基板の上の電気的絶縁材料上に堆積されるアモルファスシリコンの上の伝導材料を含む
ことを特徴とする請求項１記載のメモリセル。
【請求項３】
前記伝導ストラップの少なくとも２つの垂直表面は、前記サイリスタの側壁に整列される
ことを特徴とする請求項１記載のメモリセル。
【請求項４】
前記サイリスタは、お互いの上に垂直に重ねるカソード領域、ｐペース領域、ｎベース領域、とアノード領域を含む
ことを特徴とする請求項１記載のメモリセル。
【請求項５】
前記制御ゲートは、ｎ−型シリコンの露出される側壁上に堆積される
ことを特徴とする請求項１記載のメモリセル。
【請求項６】
前記制御ゲートは、電圧源に動作的に接続されている
ことを特徴とする請求項１記載のメモリセル。
【請求項７】
前記メモリセルのセルサイズは４Ｆ２である
ことを特徴とする請求項１記載のメモリセル。
【請求項８】
少なくとも１つの伝導ストラップと、
前記少なくとも１つの伝導ストラップ上に堆積される複数のメモリセルと、
前記複数のメモリセルの各々は、複数の代替ドープされた垂直に重なる半導体領域を含むサイリスタと、前記サイリスタに関連する制御ゲートとを含み、
前記複数のメモリセルの少なくともある部分と電気的に結合するデータ線とを含む
ことを特徴とする半導体デバイス。
【請求項９】
前記複数のメモリセルの各々は、４Ｆ２のセルサイズを有する
ことを特徴とする請求項８記載の半導体デバイス。
【請求項１０】
前記少なくとも１つの伝導ストラップは、ウェファー上に形成される論理デバイスの上の電気的絶縁材料上に堆積される
ことを特徴とする請求項８記載の半導体デバイス。
【請求項１１】
前記複数のメモリセルは、第一方向に拡張する複数の行に整列され、そして第一方向と垂直する第二方向に拡張する複数の列に整列されるメモリセルのアレイを含む
ことを特徴とする請求項８記載の半導体デバイス。
【請求項１２】
前記複数の行の各々内に整列される複数のメモリセルは、単一の伝導ストラップ上に堆積される
ことを特徴とする請求項８記載の半導体デバイス。
【請求項１３】
前記複数のメモリセルの各々のサイリスタは、少なくとも１つの伝導ストラップ上に堆積された高ドープされたｎ−型領域、高ドープされたｎ−型領域上に堆積されたｐ−型領域、ｐ−型領域上に堆積されたｎ−型領域、そしてｎ−型領域上に堆積された高ドープされたｐ−型領域を含む
ことを特徴とする請求項８記載の半導体デバイス。
【請求項１４】
前記制御ゲートは、前記ｐ−型領域の少なくとも１つの表面上に堆積され、接続されている
ことを特徴とする請求項８記載の半導体デバイス。
【請求項１５】
少なくとも１つの論理デバイスが集積されていることを更に含む
ことを特徴とする請求項８記載の半導体デバイス。
【請求項１６】
メモリセルのアレイを含むメモリアレイであって、前記メモリセルのアレイは
実質的に第一方向の複数の行と前記第一方向と垂直する第二方向の複数の列に整列される複数のサイリスタ、前記複数のサイリスタの各々は、複数の垂直に重なる代替ドープされた領域を含み、
前記複数の列の内少なくとも１つの前記複数のサイリスタの各々の前記複数の垂直に重ねられる代替ドープされた領域の１つと電気的に接続する少なくとも１つの制御ゲートを含み、
複数の伝導ストラップ、各々は、複数の行の内１つに整列された前記複数のサイリスタの各々と電気的に結合される
ことを特徴する前記メモリアレイ。
【請求項１７】
前記少なくとも１つの制御ゲートは、前記複数の列の内１つに整列された前記複数のサイリスタの各々の少なくとも１つの側壁上に堆積される
ことを特徴とする請求項１６記載のメモリアレイ。
【請求項１８】
前記メモリセルのアレイの前記複数の行の内１つの行の前記複数のサイリスタの各々は、前記複数の伝導ストラップの１つ上に堆積される
ことを特徴とする請求項１６記載のメモリアレイ。
【請求項１９】
複数の伝導ストラップを更に含み、前記複数の行の内１つの行で整列される前記複数のサイリスタに上に堆積されそして整列される
ことを特徴とする請求項１６記載のメモリアレイ。
【請求項２０】
前記複数の伝導ストラップの少なくとも１つと電気的に結合する少なくとも１つの論理デバイスを更に含む
ことを特徴とする請求項１６記載のメモリアレイ。
【請求項２１】
電気的絶縁材料の上のアモルファスシリコンと、前記アモルファスシリコンの上の伝導材料と、前記伝導材料の上のドープされた材料と、前記ドープされた材料の上のドープされた結晶シリコンとを含む半導体構造を形成し、
電気的絶縁材料を露出する複数のチャネルを形成するために前記ドープされた結晶シリコン、前記ドープされた材料、前記伝導材料と前記アモルファスシリコンの各々の部分を除去し、
複数の柱を形成するために前記ドープされた結晶シリコンと前記ドープされた材料を除去し、各々の柱は第一ドープされた領域と前記第一ドープされた領域に対して反対にドープされる第二ドープされた領域を含み、
前記複数の柱の各々の少なくとも１つの表面上に制御ゲートを形成し、
前記第二ドープされた領域に対して反対にドープされる第三ドープされた領域を形成するために前記複数の柱を第一ドーパントに露出し、
前記第四ドープ領域を形成するために前記複数の柱を第二ドーパントに露出する
ことを特徴とする半導体デバイスの形成方法。
【請求項２２】
前記複数の柱の各々の前記第四ドープされた領域上に伝導線を形成し、接続されることを更に含む
ことを特徴とする請求項２１記載の方法。
【請求項２３】
前記複数の柱の各々の少なくとも１つの表面上に前記制御ゲートの形成は、前記第二と前記第三ドープされた領域の表面上に少なくとも１つの伝導線を形成することを更に含む
ことを特徴とする請求項２１記載の方法。
【請求項２４】
電気的絶縁材料の上のアモルファスシリコンと、前記アモルファスシリコンの上の伝導材料と、前記伝導材料の上のドープされた材料と、前記ドープされた材料の上のドープされた結晶シリコンとを含む半導体構造の形成は、
前記伝導材料の上の前記アモルファスシリコンを含むドナーウェファーを形成し、前記伝導材料は前記結晶シリコンウェファー上に堆積されるドープされた材料の上であり、
前記結晶シリコンウェファー内に予め決められた深さまでイオンを注入し、
前記ドナーウェファーの前記アモルファスシリコンをアセプタウェファー上の前記電気的絶縁材料に取り付け、
前記結晶シリコンウェファー、前記ドープされた材料、前記伝導材料と、前記アセプタウェファーの前記電気的絶縁材料の表面の上の前記アモルファスシリコンを捨てるために前記ドナーウェファーの部分を切り離すことを更に含む
ことを特徴とする請求項２１記載の方法。
【請求項２５】
半導体構造の形成は、前記電気的絶縁材料の下にあるウェファー上に形成される論理デバイスを含む半導体構造の形成を更に含む
ことを特徴とする請求項２１記載の方法。
【請求項２６】
電気的絶縁材料を露出する複数のチャネルを形成するために前記ドープされた結晶シリコン、前記ドープされた材料、前記伝導材料と前記アモルファスシリコンの各々の部分の除去は、第一方向に拡張する前記複数のチャネルを形成することを含むこと
ことを特徴とする請求項２１記載の方法。
【請求項２７】
複数の柱を形成するために前記ドープされた結晶シリコンと前記ドープされた材料の除去は、実質的に前記第一方向と垂直する第二方向内の材料を除去することを含む
ことを特徴とする請求項２１記載の方法。
【請求項２８】
少なくともメモリアクセスデバイスと、
前記少なくとも１つのメモリアクセスデバイスとの結合可能な少なくとも１つの半導体デバイスとを含み、
前記少なくとも１つの半導体デバイスは、
少なくとも１つの伝導ストラップと、
前記少なくとも１つの伝導ストラップ上に堆積される複数のメモリセルと、前記複数のメモリセルの各々は、サイリスタと、前記サイリスタに関連する制御ゲートとを含み、
前記複数のメモリセルの少なくともある部分と電気的に結合するデータ線とを含む
ことを特徴とするシステム。
【請求項２９】
前記複数のメモリセルの各々の前記サイリスタは、複数の垂直に重なる代替ドープされた半導体領域を含み、これらの少なくとも１つは、前記少なくとも１つの伝導ストラップ上に堆積されそしてそれに接続する
ことを特徴とする請求項２８記載のシステム。
【請求項３０】
前記複数のメモリセルの各々は、４Ｆ２のセルサイズを有する
ことを特徴とする請求項２８記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
〔関連出願に対する参照〕
この出願は、本件と同日に出願された“ＳＥＭＩＣＯＮＤＵＣＴＯＲ−ＭＥＴＡＬ−ＯＮ−ＩＮＳＵＬＡＴＯＲ  ＳＴＲＵＣＴＵＲＥＳ，ＭＥＴＨＯＤＳ  ＯＦ  ＦＯＲＭＩＮＧ  ＳＵＣＨ  ＳＴＲＵＣＴＵＲＥＳ，ＡＮＤ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ  ＩＮＣＬＵＤＩＮＧ  ＳＵＣＨ  ＳＴＲＵＣＴＵＲＥＳ”という題名の同時係属米国特許出願１２／ＸＸＸ，ＸＸＸ号（代理人整理番号２２６９−９７４２ＵＳ）、本件と同日に出願された“ＦＬＯＡＴＩＮＧ  ＢＯＤＹ  ＣＥＬＬ  ＳＴＲＵＣＴＵＲＥＳ，ＤＥＶＩＣＥＳ  ＩＮＣＬＵＤＩＮＧ  ＴＨＥ  ＳＡＭＥ，ＡＮＤ  ＭＥＴＨＯＤＳ  ＦＯＲ  ＦＯＲＭＩＮＧ  ＴＨＥ  ＳＡＭＥ”という題名の同時係属米国特許出願１２／ＸＸＸ，ＸＸＸ号（代理人整理番号２２６９−９７４３ＵＳ）、本件と同日に出願された“ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ  ＩＮＣＬＵＤＩＮＧ  Ａ  ＤＩＯＤＥ  ＳＴＲＵＣＴＵＲＥ  ＯＶＥＲ  Ａ  ＣＯＮＤＵＣＴＩＶＥ  ＳＴＲＡＰ，ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＦＯＲＭＩＮＧ  ＳＵＣＨ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ”という題名の同時係属米国特許出願１２／ＸＸＸ，ＸＸＸ号（代理人整理番号２２６９−９８０３ＵＳ）、及び本件と同日に出願された“ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＣＥＬＬＳ，ＡＲＲＡＹＳ，ＤＥＶＩＣＥＳ，ＡＮＤ  ＳＹＳＴＥＭＳ  ＨＡＶＩＮＧ  Ａ  ＢＵＲＩＥＤ  ＣＯＮＤＵＣＴＩＶＥ  ＬＩＮＥ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＦＯＲ  ＦＯＲＭＩＮＧ  ＴＨＥ  ＳＡＭＥ”という題名の同時係属米国特許出願１２／ＸＸＸ，ＸＸＸ号（代理人整理番号２２６９−９８１９ＵＳ）と関連し、これらの各々の開示は、ここでの言及によって本明細書に組み入れられたものとする。
【０００２】
本発明の実施例は、サイリスタベースメモリセル、１つまたはそれ以上のサイリスタを含む半導体デバイス及びそのようなメモリセルと半導体デバイスを形成する方法に関連する。
【背景技術】
【０００３】
集積回路（ＩＣ）メモリデバイスは、従来のスタティックスランダムアクセスメモリ（ＳＲＡＭ）を含む。従来のＳＲＡＭは、４トランジスタメモリセル（４Ｔ  ＳＲＡＭ）または６トランジスタメモリセル（６Ｔ  ＳＲＡＭ）に基づく。これらのセルは、低電圧レベルで動作しそして比較的に高速で実行する相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのような従来のメモリ素子と互換性がある。しかし、従来のＳＲＡＭは、ＳＲＡＭの高密度設計を制限する大きいセル面積を使う。
【０００４】
ＩＣメモリデバイスの面積を減らす試みにおいて、しばしば“薄い容量性結合サイリスタ（ＴＣＣＴ）”として参照される４層の交互のｎ−とｐ−型シリコン材料を含む高密度・低電圧ＳＲＡＭセルが製造されている。ここに使われるように、“サイリスタ”用語は、双安定の３端子デバイスを意味し、そして含む。この３端子デバイスは、ｐ−ｎ−ｐ−ｎ構成に配置されたｐ−型アノード領域、ｎ−型ベース、ｐ−型ベース、とｎ−型カソード領域を有する４層構造を含む。サイリスタは、アノードとカソードの２つの主端子、とカソードに隣接するｐ−型材料に取り付けられてもよくて、しばしば“ゲート”として参照される制御端子を含んでもよい。サイリスタベースランダムアクセスメモリ（Ｔ−ＲＡＭ）セルは、従来のＳＲＡＭセルと比較して、より速いスイッチング速度とより低い動作電圧を示す。
【０００５】
メモリデバイス内のサイリスタは、ｐ−ｎ−ｐ−ｎチャネルが電流を伝導するようにゲートをバイアスすることによってオンされてもよい。一旦、デバイスがオンされることを、“ラッチされる”といい、サイリスタは、カソードとアノード間に伝導される電流を維持するのにゲートがバイアスされることを要求しない。代わりに、カソードとアノード間に最小保持電流がもはや維持されなくなるまで、又はアノードとカソード間の電圧が反転されるまでに伝導をし続ける。従って、サイリスタは、“オン”状態と“オフ”状態間にスイッチされることが可能なスイッチ又はダイオードとして機能してもよい。
【０００６】
図１を参照すると、従来のＴ−ＲＡＭセル１０は、双安定素子として垂直周囲ゲート１４を有する垂直サイリスタ１２とシリコン基板１１上に形成されるアクセストランジスタ１６を含む。サイリスタ１２は、アノード領域１８、ｎベース領域２０、ｐベース領域２２とカソード領域２４を含む。Ｔ−ＲＡＭセル１０は、２つのワード線によってアクセスされ、第１ワード線２６がアクセストランジスタ１６のアクセスゲートを制御するのに使用され、そして、書き込み動作中に第２ワード線として機能するゲート１４が垂直サイリスタ１２のスイッチングを制御するのに用いられる。垂直サイリスタ１２は、参照電圧２８に接続される。ゲート１４は、垂直サイリスタ１２のスイッチング速度を改善してもよい。ビット線３０は、Ｔ−ＲＡＭセル１０から及びへのデータの読み出し及び書き込みのためにＴ−ＲＡＭセルをセンサーアンプ（図示しない）に接続する。Ｔ−ＲＡＭセル１０は、１０ｐＡの範囲のかなり低いスタンドバイ電流を示す。
【０００７】
しかしながら、Ｔ−ＲＡＭセル１０には、スケーラビリティ、制御及び集積上での制限を含む 複数の欠点がある。例えば、Ｔ−ＲＡＭセル１０は、各サイリスタ１２の寸法の制御と同様にアレイ内における各サイリスタ１２のための寸法の再現が困難であることによって制限される。垂直サイリスタ１２とゲート１４のスケーリングにおける困難により、８Ｆ２より小さい面積にＴ−ＲＡＭセル１０を調整することは困難である。ここで、Ｆは最小加工寸法（ｍｉｎｉｍａｌ  ｆｅａｔｕｒｅ  ｓｉｚｅ）である。さらに、サイリスタ１２のドープされた領域の形成が注入処理によって妨げられ、結果的に、サイリスタ１２内に不要なドーパント濃度又は分布をもたらすことになる。また、Ｔ−ＲＡＭセル１０は、論理デバイスのよう任意の他のデバイスからも隔離して製造される必要があり、余分の製造工程を要求する。最後に、ワード線２６とゲート１４によるＴ−ＲＡＭセル１０の接続は、直列抵抗（すなわち、セルからセルへ：ｃｅｌｌ−ｔｏ−ｃｅｌｌ）とデバイス故障をもたらす。
【０００８】
従って、業界に必要とされるのは、改善されたスケーラビリティ、密度及び集積容量を有するデバイスの形成のためのサイリスタベースメモリセル、そしてそれを形成する方法である。
【図面の簡単な説明】
【０００９】
【図１】図１は、従来の技術に従うＴ−ＲＡＭセルの断面図を示す。
【図２Ａ】図２Ａは、本発明の一実施形態に従う半導体デバイスの一部分の透視図を示す。
【図２Ｂ】図２Ｂは、図２Ａに示す半導体デバイスの一部分を表現する電気回路図を示す。
【図３Ａ】図３Ａは、本発明の一実施形態に従う他の半導体デバイスの一部分の透視図を示す。
【図３Ｂ】図３Ｂは、図３Ａに示す他の半導体デバイスの一部分を表現する電気回路図を示す
【図４】図４は、図２Ａと図２Ｂに示す本発明の実施形態に従う一半導体デバイスの一部分のトップダウン平面図を示す。
【図５】図５は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図６】図６は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図７】図７は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図８】図８は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図９】図９は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１０】図１０は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１１Ａ】図１１Ａは、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１１Ｂ】図１１Ｂは、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１１Ｃ】図１１Ｃは、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１２】図１２は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１３】図１３は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１４】図１４は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１５】図１５は、ここに述べられる本発明の１つまたはそれ以上の実施形態に従う実装されたシステムの簡易ブロック図を示す。
【発明を実施するための形態】
【００１０】
メモリセル、そのようなメモリセルを含む半導体デバイス及びそのようなメモリセルとデバイスを形成するため方法が開示される。そのようなメモリセルは、例えば、垂直に重なる伝導ストラップ上に配置される代替のドープされた領域とサイリスタに関連する制御ゲートを含む。ここに使われるように、“垂直に重なる”用語は、材料が頂上に配置され、又は、それらの周囲又は外部表面が一般的に一致するように１つの他の上に置かれることを意味し、そしてそれらを含む。伝導ストラップは、サイリスタのために電気的接続を提供してもよい。改善されたスケーラビリティ、減少された面積そして増加されたメモリセル密度を有する半導体デバイスを提供するために、メモリセルは、４Ｆ２のサイズを有してもよい。ここで、Ｆは最小加工寸法である。メモリとデバイスは、本発明の様々な実施形態に従って形成され、ＣＭＯＳのような１つ又はそれ以上の論理デバイスに集積されてもよく、そして、例えば中央処理装置（ＣＰＵ）、システムオンチップ（ＳＯＣ）、センサー、撮像素子、マイクロエレクトロメカニカル・システム（ＭＥＭＳ）、とナノエレクトロメカニカル・システム（ＮＥＭＳ）のようなシステム内に用いられてもよい。そのようなメモリセルとシステムの形成方法が提供される。この方法は、ドープされた領域の制御された形成、そしてメモリセルとデバイスの簡単化された集積を可能にする材料移動処理を含んでもよい。
【００１１】
後続の記述は、本発明の実施形態の完全な記述とそれらの実装を提供するために、材料種類と処理条件のような明確な詳細を提供する。しかしながら、当業者は、本発明の実施形態が、これらの明確な詳細と従来の製造技術との組み合わせを使用せずに実施されてもよいことを理解するであろう。さらに、ここに提供される記述は、半導体デバイス又はシステムを製造するための完全な処理フローではない。本発明の実施形態を理解するのに、必要なプロセス行為と構造のみがここに詳細に述べられる。本発明のある実施形態に従うメモリデバイスを含む完全なシステム又は集積回路デバイスを形成する付加作用が従来の技術によって実行されてもよい。
【００１２】
ここに述べられる材料は、限定しないが、回転塗布（ｓｐｉｎ  ｃｏａｔｉｎｇ）、ブランケット塗布（ｂｌａｎｋｅｔ  ｃｏａｔｉｎｇ）、化学蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、プラズマＣＶＤ（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）、原子層堆積（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）、プラズマＡＬＤ（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＥＡＬＤ）、または、物理気相蒸着（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）を含む任意の適切な技術によって形成されてもよい。代わりに、材料は、本来の場所に成長されてもよい。特定の材料を堆積又は成長するための適切な技術は、当業者によって選択されてもよい。ここに述べられ又は開示されている材料は、層として形成されてもよいが、材料は、それに限定されず、そして、他の３次元構成に形成されてもよい。
【００１３】
ここに使われるように、“水平”（ｈｏｒｉｚｏｎｔａｌ）と“垂直”（ｖｅｒｔｉｃａｌ）用語は、ウェファー又は基板の方位に関係なく、ウェファーまたは基板の主要な平面または表面に関連する素子又は構造の関連位置を定義し、そして、参照される図面内で開示されるように、述べられる構造の方位に関して直交次元であると解釈される。ここに使われるように、“垂直”用語は、開示されるように、ウェファーまたは基板の主要な表面に実質上垂直する次元を意味し、そして含む。“水平”用語は、開示されるように、ウェファーまたは基板の主要な表面に実質上平行する次元を意味し、そして、図面の左と右側の間に拡張する。ここに使われるように、“ｏｎ”、“ｏｖｅｒ”、“ａｂｏｖｅ”と“ｕｎｄｅｒ”のような前置詞は、述べられる構造に関する垂直方向に対応する関連用語である。
【００１４】
後続の詳細な記載において、参照は付随図面に対してなされ、これの一部を形成し、そして、実例として、本発明の特定の実施形態が実施されてもよいことが示される。これらの実施形態は、当業者が本発明の実施することを可能にするように、十分な詳細で述べられる。しかしながら、他の実施形態が用いられてもよく、そして本発明の範囲から離脱せずに、構造上、論理上、及び電気的の変更がなされてもよい。ここに提示される実例は、任意特定のシステム、論理デバイス、半導体デバイスまたはメモリセルの実際の図形を意図せず、しかし、単に本発明の実施形態を述べるのに用いられる理想化された表現である。ここに提示される図面は、実寸に描かれる必要がない。さらに、図形間の共通素子は、同一の数字名称を保有してもよい。
【００１５】
図２Ａは、複数のメモリセル１０２を含む半導体デバイス１００の実例であり、各メモリセルは、サイリスタ１０４と関連制御ゲート１０６を含む。半導体デバイス１００の複数のメモリセル１０２は、電気的絶縁材料１５０の上の伝導ストラップ１０８上に堆積されてもよい。電気的絶縁材料１５０はまた、誘電性材料として特徴付けられてもよい。簡潔のため、電気的絶縁材料１５０は、以下絶縁材料１５０として参照される。各サイリスタ１０４は、一般形状の柱又はピラー（ｐｉｌｌａｒ）を含んでもよく、そして、シリコン結晶材料、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）材料、ガリウム砒素（ＧａＡｓ）材料または窒化ガリウム（ＧａＮ）材料のような半導体材料を含む。各サイリスタ１０４は、カソード領域１１６、ｐベース領域１１４、ｎベース領域１１２とアノード領域１１０のような垂直的に重なる複数の代替のドープされた領域を含んでもよい。“代替のドープされた領域”（ａｌｔｅｒｎａｔｅｌｙ  ｄｏｐｅｄ  ｒｅｇｉｏｎｓ）または“代替のドープされた半導体領域”（ａｌｔｅｒｎａｔｅｌｙ  ｄｏｐｅｄ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｒｅｇｉｏｎｓ）用語は、交互に連続して堆積される半導体材料のドープされた部分が逆になることを意味して、そして含む。アノード領域１１０は、ｐ−型高ドープされたシリコン材料（つまり、ｐ＋材料）を含んでもよい。ｎベース領域１１２は、ｎ−型シリコン材料を含んでもよい。ｐベース領域１１４は、ｐ−型シリコン材料を含んでもよい。カソード領域１１６は、高ドープされたシリコンゲルマニウム材料、高ドープされたガリウム砒素又は高ドープされた窒化ガリウム材料のような高ドープされたシリコン材料（つまり、ｎ＋材料）を含んでもよい。ここに使われるように、“高ドープされた”（ｈｉｇｈｌｙ  ｄｏｐｅｄ）用語は、高くドープされない材料より高濃度のドーパントを有する材料を意味して、そして含む。従って、アノード領域１１０とカソード領域１１６は、それぞれｐベース領域１１４とｎベース領域１１２と比較して増加されたドーパント濃度を有する。サイリスタ１０４は、従来の水平に配置されるサイリスタと比較して実質的に減少される面積を有する。従って、半導体装置１００のフットプリントは、従来のＴ−ＲＡＭセルと比較して実質的に減少されるであろう。
【００１６】
非限定例として、メモリセル１０２は、第一方向Ｘに拡張する複数の行と第二方向Ｙに拡張する複数の列を含むアレイ内に配置されてもよい。図２Ａに示される半導体デバイス１００は、三（３）行と四（列）のサイリスタ１０４を含む。しかしながら、実際においてそして構成されるように、半導体デバイス１００は、任意の数の行と列を含んでもよい。更に、第一方向Ｘに配置されるサイリスタ１０４の行は、第二方向Ｙに配置されるサイリスタ１０４の列と実質的に垂直であってもよい。半導体デバイス１００は、詳細に述べられるように、従来の論理デバイスを含むウェファー（図示しない）の上の絶縁材料１５０上に堆積されてもよい。
【００１７】
制御ゲート１０６（つまり、アクセス線）の各々は、伝導材料を含んでもよく、そして各々は、サイリスタ１０４の少なくとも１つの側壁上に堆積されてもよい。ゲート絶縁体１２４は、制御ゲート１０６と各々の関連サイリスタ１０４の間に堆積されてもよい。例えば、メモリセル１０２の各々は、サイリスタ１０４の１つの側壁上のゲート絶縁体１２４上に堆積される制御ゲート１０６を含んでもよく、又はサイリスタ１０４の反対側側壁上に堆積される制御ゲート１０６を含んでもよい。非限定例として、制御ゲート１０６は、第二方向Ｙ上に拡張してもよく、そして第二方向Ｙ上に拡張する列内に配置されるサイリスタ１０４の少なくとも１つの側壁上に堆積されてもよい。制御ゲート１０６又はゲート絶縁体１２４は、存在すれば、ｎベース領域１１２又はｐベース領域１１４を隣接するカソード領域１１６を接続せずにサイリスタ１０４のｐベース領域１１４を直接に接続してもよい。制御ゲート１０６の各々は、半導体デバイス１００のサイリスタ１０４をバイアスするために電圧源（図示しない）に実施可能な接続がなされてもよい。
【００１８】
伝導ストラップ１０８の各々は、アモルファスシリコン１２８と伝導材料１３０を含んでもよく、そして絶縁材料１５０と複数のサイリスタ１０４との間に堆積されてもよい。伝導ストラップ１０８は、１つまたはそれ以上のサイリスタ１０４のカソード領域１１６への電気的相互接続として機能してもよい。図２Ａに示されるように、幾つかの実施形態において、伝導ストラップ１０８の各々は、少なくとも１つの行の下にあって、方向Ｘに拡張してもよい。行内の各々のサイリスタ１０４のカソード領域１１６は、下にある１つの伝導ストラップ１０８と電気的に結合されてもよい。故に、伝導ストラップ１０８は、制御ゲート１０６と実質的に直交するように配置されてもよい。伝導ストラップ１０８の各々はまた、露出されてもよい相互接続領域１３２を含んでもよい。これによって、半導体デバイス１００は、下にある従来の論理デバイスのような他のデバイス（図示しない）と電気的に結合されることが可能になる。伝導ストラップ１０８の垂直表面は、１つの行内のサイリスタ１０４の側壁と配置されてもよい。
【００１９】
伝導線１３４は、半導体デバイス１００の複数のメモリセル１０２上に堆積されてもよい。例えば、各々の伝導線１３４は、１つの行内に配置されるメモリセル１０２の各々のアノード領域１１０上に堆積されてもよく、そしてそれに接続し、そして、故にアノード領域１１０の各々への電気的相互接続として機能してもよい。伝導線１３４の各々は、例えば、１つの制御ゲート１０６上に堆積され、そして実質的に垂直である。
【００２０】
半導体デバイス１００の動作中に、制御ゲート１０６は、ディプリーションのベース領域が作られるように電圧源を用いてバイアスされてもよく、各々のサイリスタ１０４のカソード領域１１６からアノード領域１１０へ流れる電流を提供する。伝導線１３４の各々は、データ／センス線（つまり、ビット線）として機能してもよく、そして、半導体デバイス１００の動作中に、半導体デバイス１００のメモリセル１０２を電気的結合する順バイアスを作ってもよい。伝導ストラップ１０８は、各々のメモリセル１０２のカソード領域１１６への電気的接続として機能してもよい。
【００２１】
図２Ｂは、図２Ａに示される半導体デバイス１００の一部の電気回路図である。メモリセル１０２は、複数の行１１８と列１２０内に堆積され、そして各々がサイリスタ１０４と制御ゲート１０６を含む。制御ゲート１０６の各々は、１つの行１１８内のサイリスタ１０４に電気的に結合され、そして伝導ストラップ１０８と伝導線１３４の各々は、１つの列１２０内のサイリスタ１０４に電気的に結合される。
【００２２】
図３Ａは、図２Ａに示される半導体デバイス１００と実質的に同様の構成を有する半導体デバイス２００の実例であるが、サイリスタ１０４の垂直的に重なるドープされた領域の順序の例外を有する。例えば、サイリスタ１０４の各々は、図２Ａに示されるそれらに関するものとは逆であってもよい。このため、アノード領域１１０は、１つの伝導ストラップ１０８上に堆積され、ｎベース領域１１２は、アノード領域１１０上に堆積され、ｐベース領域１１４は、ｎベース領域１１２とカソード領域１１６との間に堆積される。図２Ａに関連して述べられたように、メモリセル１０２は、第一方向Ｘ上に拡張する複数の行と第二方向Ｙ上に拡張する複数の列を含むアレイ内に配置されてもよい。半導体デバイス２００の制御ゲート１０６は、サイリスタ１０４のｐベース領域１１４に沿って堆積されてもよい。
【００２３】
制御ゲート１０６の各々は、半導体デバイス２００のメモリセル１０２をバイアスするために電圧源（図示しない）に実施可能な接続がなされてもよい。半導体デバイス２００の動作中に、カソードとして機能してもよい伝導線１３４に電圧が印加されてもよい。この時、伝導ストラップ１０８の各々は、データ／センス線（つまり、ビット線）として機能してもよく、そして半導体デバイス２００のメモリセル１０２に電気的に結合するために順バイアスを作ってもよい。
【００２４】
図３Ｂは、図３Ａに示される半導体デバイス２００の一部の電気回路である。メモリセル１０２は、複数の行１１８と列１２０内に堆積され、そして各々がサイリスタ１０４と制御ゲート１０６を含む。制御ゲート１０６の各々は、１つの行１１８内のサイリスタ１０４に電気的に結合され、そして伝導ストラップ１０８と伝導線１３４の各々は、１つの列１２０内のサイリスタ１０４に電気的に結合される。
【００２５】
図４は、図２Ａ〜３Ｂに示される半導体デバイス１００と２００の一部の断片のトップダウン図である。制御ゲート１０６は、行内に横に拡張し、そして伝導線１３４は、列内に縦に拡張する。図２Ａと２Ｂに示される半導体デバイス１００において、伝導線１３４は、ｐ−型結晶シリコン材料を含むあるドープ領域（図示されない）上に覆う。図３Ａと３Ｂに示される半導体デバイス２００において、伝導線１３４は、ｎ−型結晶シリコン材料を含むあるドープされた領域（図示されない）上に覆う。メモリセル１０２の各々は、４Ｆ２のセルサイズを有する。４Ｆ２のセルサイズは、半導体デバイス１００の動作中にカソード又はビット線として伝導ストラップ１０８を提供することによって成し遂げられる。
【００２６】
図５〜１５の参照と共に、図２Ａ〜４に示されるような各々がサイリスタ１０４を含む複数のメモリセル１０２を含む半導体デバイス１００と２００の形成方法が述べられる。ここで、類似素子は、類似番号で示される。ドープされた材料１４０を有する基板１３８を含むようにドナーウェファー１３０が形成されてもよい。その上に、伝導材料１３０とアモルファスシリコン１２８が形成される。基板１３８は、半導体材料（例えば、シリコン、シリコンゲルマニウム、ガリウム砒素、リン化インジウム 、等）の全体又は一部のウェファー、ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ（ＳＯＩ）の全体又は一部のウェファー、ｓｉｌｉｃｏｎ−ｏｎ−ｇｌａｓｓ（ＳＯＧ）、ｓｉｌｉｃｏｎ−ｏｎ−ｃｅｒａｍｉｃ（ＳＯＣ）、又はｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ（ＳＯＳ）、又は他に知られている適切な製造基板のような製造ウェファーを含んでもよい。ここに使われるように、“ウェファー”用語は、従来のウェファーと同様に他のバルク半導体基板を含む。１つの実施形態において、基板１３８は、結晶シリコン材料を含んでもよい。基板１３８は、ドープされてもよく、又はドープされなくてもよい。１つの実施形態において、基板１３８は、図２Ａに示される半導体デバイス１００を形成するために用いられるｐ−型シリコン材料を形成するためにｐ−型不純物でドープされてもよい。他の実施形態において、基板１３８は、図３Ａに示される半導体デバイス２００を形成するために用いられるｎ−型シリコン材料を形成するためにｎ−型不純物でドープされてもよい。
【００２７】
図２Ａと３Ａに関連して述べられたように、ドープされた材料１４０（図５）は、更に後述されるように、図２Ａに示される半導体デバイス１００のカソード領域１１６を形成するために用いられる高ドープされたｎ−型材料を含んでもよく、又は図３Ａに示される半導体デバイス２００のアノード１１０領域を形成するために用いられる高ドープされたｐ−型材料を含んでもよい。ドープされた材料１４０は、基板１３８上に従来のイオン注入を実施することによって形成されてもよい。１つの実施形態において、ドープされた材料１４０は、基板１３８内に砒素（Ａｓ）、リン（Ｐ）、又はアンチモン（Ｓｂ）のようなｎ−型不純物のイオンを注入することによって高ドープされたｎ−型シリコン材料（つまり、ｎ＋材料）を含むように形成されてもよい。更に詳細に述べられるように、ドープされた材料１４０は、図２Ａに示される半導体デバイス１００のカソード領域１１６を形成するために用いられてもよいｎ＋材料を含む。他の実施形態において、ドープされた材料１４０は、基板１３８内にホウ素（Ｂ）のようなｐ−型不純物のイオンを注入することによって高ドープされたｐ−型シリコン材料（つまり、ｐ＋材料）を含むように形成されてもよい。更に詳細に述べられるように、ドープされた材料１４０は、図３Ａに示される半導体デバイス２００のアノード領域１１０を形成するために用いられてもよいｐ＋材料を含む。ドープされた材料１４０は、伝導材料１３０に前又は後に形成されてもよく、そしてアモルファスシリコンは、ドナーウェファー１３６上に形成される。他の実施形態において、移動度の改善及びドープされた材料１４０内のドーパントの拡散のよりよい制御を提供するために、ドープされた材料１４０は、ドープされたシリコンゲルマニウム、ドープされたガリウム砒素、又はドープされた窒化ガリウムをエピタキシャル成長又は堆積することによって形成されてもよい。
【００２８】
伝導材料１３０は、限定されないが、相変化材料、チタン、けい化チタン、酸化チタン、窒化チタン、タンタル、けい化タンタル、酸化タンタル、窒化タンタル、タングステン、けい化タングステン、酸化タングステン、窒化タングステン、他の金属、けい化金属、酸化金属、窒化金属、又は複数異なる伝導材料を含むそれらの組み合わせを含む低抵抗率の材料であってもよい。１つの実施形態において、伝導材料１３０は、酸化チタンから形成されてもよい。なぜならば、酸化チタンは、基板１３８として用いられる材料のような多くの材料に対してよい粘着性又は粘着力を有する。酸化チタンはまた、高処理温度によって影響されない高融点（大よそ３０００℃）を有する。酸化チタンはまた、他の伝導材料との優れるオーミックな接続を成し遂げる。酸化チタンはまた、半導体製造において共通に用いられており、そして、故に従来の製造プロセスに容易に組み込める。１つの実施形態において、伝導材料１３０は、金属モード酸化チタン（ＭＭＴｉｎ）のようなチタン富有の酸化チタンである。伝導材料１３０はまた、複数の伝導材料から形成されてもよい。他の実施形態において、上に形成される酸化チタン材料の層を持つチタン、タングステン又はアルミのような金属から形成されてもよい。低いオーミックの接続を提供するために、伝導材料１３０の厚さは、材料に依存して最適されてもよい。例えば、伝導材料１３０は、ＭＭＴｉｎのような酸化チタンであれば、伝導材料１３０は、大よそ１０ｎｍから大よそ５０ｎｍまでの厚さを有してもよい。伝導材料１３０は、例えば、原子層エピタキシー（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）、化学蒸着（ＣＶＤ）、又はプラズマ蒸着（ＰＶＤ）のようなよく知られている堆積技術によって形成されてもよい。
【００２９】
アモルファスシリコン１２８は、例えば、ＡＬＤ、ＣＶＤ、又はＰＶＤのようなよく知られている堆積技術によって伝導材料１３０の上に形成されてもよい。１つの実施形態において、アモルファスシリコン１２８は、ＰＶＤに続く化学機械研磨（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によって伝導材料１３０の上に形成されてもよい。アモルファスシリコン１２８の厚さは、大よそ１０ｎｍから大よそ８０ｎｍまでであってもよい。
【００３０】
ドナーウェファー１３６はまた、基板１３８内に原子種を注入することによって形成される移動領域１４６を含んでもよい。原子種は、水素イオン、不活性ガス又は希ガスと称する稀ガスのイオン、又はフッ素のイオンであってもよい。図５内の折線によって表現される注入されたゾーン１４８を形成するために、原子種は、ドナーウェファー１３６の基板１３８内に注入されてもよい。原子種は、伝導材料１３０又はアモルファスシリコン１２８が基板１３８上に形成される前に又は後に、基板１３８内に注入されてもよい。注入されたゾーン１４８は、基板１３８内の要望される深さまで形成されてもよい。この深さは、当技術分野において既知のように、原子種の注入量とエネルギーのようなパラメータに依存する。注入されたゾーン１４８の深さは、図２Ａと３Ａに示されるサイリスタ１０４の要望される深さに基づいて制御されてもよい。注入されたゾーン１４８は、注入された原子種を含む微小なバブル又は微小な空洞を含んでいる可能性があり、基板１３８内に損傷した領域を与える。ドナーウェファー１３６は、注入が成し遂げられる温度以上であるが伝導材料１３０の熔解温度以下で熱処理されてもよく、ドナーウェファー１３６内の結晶再配置及び微小なバブル又は微小な空洞の融合を成し遂げる。後述のように、図６に示される半導体構造１７２’を形成するために、ドナーウェファー１３６は、注入されたゾーン１４８において切断されてもよい。
【００３１】
図６に示されるように、ドナーウェファー１３６のアモルファスシリコン１２８が絶縁材料１５０と接続するように、ドナーウェファー１３６は、アクセプタウェファー１５２の上の絶縁材料１５０上に重ねられてもよい。アクセプタウェファー１５２を形成するために、絶縁材料１５０は、例えば、ＡＬＤ、ＣＶＤ又はＰＶＤのような当技術分野において既知の従来の堆積技術を用いてバルク基板１５４上に形成されてもよい。例えば、バルク基板１５４は、シリコン基板を含んでもよい。相補型金属酸化物半導体（ＣＭＯＳ）デバイス１５６のような少なくとも部分的に製造された従来の論理デバイスは、バルク基板１５４上に随意に形成されてもよく、そして従来の技術によって形成されてもよい。例えば、ＣＭＯＳデバイス１５６は、バルク基板１５４内のソース領域１６０とドレイン領域１６２間に堆積される電界効果トランジスタ（ＦＥＴ）１５６のアレイを含んでもよい。ＦＥＴの各々は、スペーサー１６６間に堆積されるゲート絶縁体１６３とゲート電極１６４を含んでもよい。絶縁体材料１６８は、ＦＥＴ１５８の各々のバルク基板１５４とゲート電極１６４の間に随意に形成されてもよい。ＣＭＯＳデバイス１５６は、ＦＥＴ１５８を相互接続する複数の線相互接続１７０を更に含んでもよい。
【００３２】
ドナーウェファー１３６のアモルファスシリコン１２８は次に、暑熱露出によってアクセプタウェファー１５２の絶縁材料１５０に結合されてもよい。アクセプタウェファー１５２にドナーウェファー１３６を結合させる前に、アモルファスシリコン１２８の表面と絶縁材料１５０の表面の少なくとも１つが随意に処理されてもよく、それらの間の結合強さを改善する。そのような処理技術は、当技術分野において既知であり、例えば、化学的活性化、プラズマ活性化、又は注入活性化を含んでもよい。例えば、絶縁材料１５０の表面は、薄い酸化アンモニア（ｄｉｌｕｔｅ  ａｍｍｏｎｉａ  ｈｙｄｒｏｘｉｄｅ）解法又はフッ化水素解法によって処理されてもよい。プラズマ活性化表面を形成するために、アモルファスシリコン１２８の表面はまた、例えば、アルゴンのプラズマによって露出されてもよい。アモルファスシリコン１２８の表面と絶縁材料１５０の表面の少なくとも１つを活性化することは、後続のそれらの結合の運動を活性化させるであろう。これは、アモルファスシリコン１２８の表面と絶縁材料１５０の表面上に造られたイオン化原子種の増加された移動度によるものである。
【００３３】
まだ図６を参照し、半導体構造１７２’を形成するために、ドナーウェファー１３６のアモルファスシリコン１２８は、アクセプタウェファー１５２の絶縁材料１５０と接続して結合されてもよい。アモルファスシリコン１２８は、例えば、半導体構造１７２’を大よそ３００℃から大よそ４００℃までの６００℃以下の温度に加熱することによって絶縁材料１５０に結合されてもよい。絶縁材料１５０は、二酸化シリコンから形成されていれば、アモルファスシリコン１２８と絶縁材料１５０との間に酸化シリコンが形成されてもよい。伝導材料１３０は、金属又は他の熱に敏感な材料によって形成されるため、半導体構造１７２’が露出される温度は、伝導材料１３０の融点より少ないであろう。アモルファスシリコン１２８と絶縁材料１５０はまた、熱不要で大気温度（大よそ２０℃から大よそ２５℃まで）において、結合されてもよい。アモルファスシリコン１２８を絶縁材料１５０に結合させるために、ドナーウェファー１３６とアクセプタウェファー１５２に圧力が加えられてもよい。ドナーウェファー１３６がアクセプタウェファー１５２に結合されれば、ドナーウェファー１３６からの伝導材料１３０は、絶縁材料１５０と基板１３８との間に堆積される埋め込み伝導材料を形成してもよい。
【００３４】
図７に示す半導体構造１７２を形成するために、移動領域１４６は次に、基板１３８から除去されてもよい。移動領域１４６は、注入されたゾーン１４８（図６）にせん断力を加えることによる又は注入されたゾーン１４８において熱又はジェットガス流を加えることによるような当技術分野において既知の技術によって除去されてもよい。注入されたゾーン１４８に注入された水素又は他のイオンは、基板１３８内に損傷した領域を作り、分裂しやすくなっている。基板１３８’の残りの部分は、ある厚さを有してもよく、例えば大よそ５０ｎｍから３００ｎｍまで（大よそ５００Åから大よそ３０００Åまで）である。基板１３８’の残りの部分から移動領域１４６を隔離した後、基板１３８’の露出された表面１７６は、望ましくないでこぼことなるであろう。述べられたように、例えば、研磨、ウェットエッチング、と化学的機械研磨（ＣＭＰ）の１つ又はそれ以上のような当技術分野において既知の技術に従って更なる処理を容易にするために、基板１３８’の露出された表面１７６は、なめらかにされてもよい。
【００３５】
半導体構造１７２は、ＳＭＡＲＴ−ＣＵＴ（登録商標）層移動技術の修正によって形成されてもよい。ＳＭＡＲＴ−ＣＵＴ（登録商標）層移動技術は、例えば、Ｂｒｕｅｌへの米国特許番号ＲＥ３９，４８４、Ａｓｐａｒらへの米国特許番号６，３０３，４８６、Ａｓｐａｒらへの米国特許番号６，３３５，２５８、Ｍｏｒｉｃｅａｕらへの米国特許番号６，７５６，２８６、Ａｓｐａｒらへの米国特許番号６，８０９，０４４、Ａｓｐａｒらへの米国特許番号６，９４６，３６５、及びＤｕＰｏｎｔへの米国特許出願番号２００６／００９９７７６に詳細に述べられている。しかしながら、十分に低処理温度が維持されれば、埋め込み伝導材料を有する半導体構造を製造するための適切な他の処理はまた、使用されてもよい。ＳＭＡＲＴ−ＣＵＴ（登録商標）層移動技術の従来の実装において、高温度アニールを用いて、ドナーウェファーとアセプタウェファーが共に結合される。ドナーとアセプタウェファーを結合するのに用いられる温度は、大よそ１０００℃から大よそ１３００℃である。しかしながら、ここに述べられたように、半導体構造内に伝導材料１３０の存在のために、本発明の半導体構造は、熱破損せずにそのような温度に露出されるのに耐えることが不可能であろう。従って、上述のように、アセプタウェファー１５２とドナーウェファー１３６を結合するためにより低温度が用いられてもよい。半導体構造１７２を形成するための模範的な方法は、本件と同日に出願の“ＳＩＬＩＣＯＮ−ＭＥＴＡＬ−ＯＮ−ＩＮＳＵＬＡＴＯＲ  ＳＴＲＵＣＴＵＲＥＳ，ＭＥＴＨＯＤＳ  ＯＦ  ＦＯＲＭＩＮＧ  ＳＵＣＨ  ＳＴＲＵＣＴＵＲＥＳ，ＡＮＤ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ  ＩＮＣＬＵＤＩＮＧ  ＳＵＣＨ  ＳＴＲＵＣＴＵＲＥＳ”という題名の同時係属米国特許出願１２／ＸＸＸ，ＸＸＸ号（代理人整理番号２２６９−９７４２ＵＳ）に詳細に述べられる。図６と７は、半導体構造１７２を形成するための方法の１つの実施形態を説明しているが、半導体構造１７２を形成するために、米国特許出願１２／ＸＸＸ，ＸＸＸ号（代理人整理番号２２６９−９７４２ＵＳ）に述べられる任意の方法、又は他の知られている方法が使用されてもよい。
【００３６】
図８を参照し、伝導ストラップ１０８を形成するために、基板１３８’の部分、ドープされた材料１４０、伝導材料１３０とアモルファスシリコン１２８が除去されてもよい。伝導ストラップ１０８の各々は、図２Ａに示される半導体デバイス１００内のカソード相互接続として、又は、図３Ａに示される半導体デバイス２００内のビット線として機能してもよい。図５〜７に関連して述べられる結合及び材料移動処理による埋め込み伝導材料１３０を含む半導体構造１７２の形成は、伝導ストラップの形成を可能にする。これは、従来のシリコンウェファー又は従来のシリコンオンインシュレーター（ＳＯＩ）構造のいずれを用いても可能ではない。簡潔のために、図６と７内の絶縁材料１５０の下にあるアセプタウェファー１５２は、残りの図から省略される。伝導ストラップ１０８は、基板１３８’上にマスク材料（図示されない）を堆積し、そして基板１３８’の表面が露出するまでマスク材料をパターニングして貫く開き口を形成することによって形成されてもよい。マスク材料は、例えば、フォトレジスト材料、酸化物材料、透明炭素又はアモルファス炭素を含んでもよい。形成及びパターンニング技術は、当技術分野において既知であるため、ここに詳細に述べられない。マスク材料内の開き口を通じて露出された基板１３８’の部分、ドープされた材料１４０、伝導材料１３０とアモルファスシリコン１２８が除去されてもよく、基板１３８’の部分、ドープされた材料１４０、伝導材料１３０とアモルファスシリコン１２８の各々の残り部分の間にスロット１７８を形成する。マスク材料の残りの部分は、次に除去される。
【００３７】
非限定例の方法によって、スロット１７８は、基板１３８’の部分、ドープされた材料１４０、伝導材料１３０とアモルファスシリコン１２８の各々を通じる第一方向Ｘ内に拡張して形成されてもよい。下にある絶縁材料１５０を露出させるために、基板１３８’、ドープされた材料１４０、伝導材料１３０とアモルファスシリコン１２８の部分は、例えば、異方性の反応性イオン（つまり、プラズマ）エッチング処理によって除去されてもよい。例えば、基板１３８’とドープされた材料１４０の各々は、ドープされた結晶シリコン材料から形成されていれば、酸素（Ｏ２）ガス、四フッ化炭素（ＣＦ４） ガスと臭化水素 （ＨＢｒ）ガスを用いる反応性イオンエッチング（ＲＩＥ）処理が実行されてもよく、マスク材料と絶縁材料１５０に対して選択できるドープされたシリコン材料の部分を選択的に除去する。伝導材料１３０は、窒素化チタン又はけい化タングステンから形成されていれば、臭素含ガスとフッ素含ガスの混合物又はフッ素含ガスと塩素含ガスの混合物が用いられてもよく、マスク材料と絶縁材料１５０に対して選択できる窒素化チタンとアモルファスシリコン材料を除去する。
【００３８】
図９に示されるように、充填（ｆｉｌｌ）材料１８０は、半導体構造１７２上に形成されてもよい。非限定例の方法により、充填材料１８０は、酸化物材料、窒化物材料又は塗布ガラス（ＳＯＧ）材料を含んでもよく、そして化学蒸着処理を用いて堆積されてもよい。充填材料１８０の形成後に、半導体構造１７２の上位表面１７４が実質的に平らになるようにそれらの残りの部分を除去するために化学的機械研磨（ＣＭＰ）処理が用いられてもよい。
【００３９】
図１０は、複数の柱１８２を形成し、伝導ストラップ１０８の相互接続領域１３２を露出さるために基板１３８’とドープされた材料１４０（図９）の部分が除去された後の半導体構造１７２を示す。残りの図において、説明の簡素性及び透明性のために、充填材料１８０が省略される。柱の各々は、基板１３８”の残りの部分とドープされた材料１４０’を含む。１つの実施形態において（図１０に示される）、図２Ａに示される半導体デバイス１００の１つのサイリスタ１０４を形成するために、柱１８２の各々は、カソード領域１１６とｐベース領域１１４を含んでもよい。他の実施形態において（図示されない）、図３Ａに示される半導体デバイス２００のサイリスタ１０４を形成するために、各々の柱１８２は、アノード領域１１０とｎベース領域１１２を含んでもよい。柱１８２は、半導体構造１７２上にマスク材料（図示されない）を堆積し、そして基板１３８’の表面が露出するように貫く開き口を形成するようにマスク材料をパターニングすることによって形成されてもよい。随意に、充填材料１８０の表面は、マスク材料を通じて露出させてもよい。マスク材料は、例えば、フォトレジスト材料、酸化物材料、透明炭素又はアモルファス炭素を含んでもよい。形成及びパターンニング技術は、当技術分野において既知であるため、ここに詳細に述べられない。マスク材料内の開き口を通じて露出させられた基板１３８’の部分とドープされた材料１４０が除去されてもよく、柱１８２を形成し、そして伝導ストラップ１０８の相互接続領域１３２を露出させる。例えば、基板１３８’とドープされた材料１４０の各々は、ドープされた結晶シリコン材料から形成されていれば、反応性イオンエッチング（ＲＩＥ）処理が実行されてもよく、伝導ストラップ１０８から伝導材料１３０を除去せずにドープされたシリコン材料の部分を選択的に除去する。柱１８２の各々は、大よそ２：１から大よそ２０：１まで、より具体的に、大よそ３：１から大よそ１０：１までアスペクト比を有するように形成されてもよい。図１０に示される柱１８２は、間にある伝導材料１３０の表面を露出させるためにドープされた材料１４０（図９）を完全に除去することによって形成される。構成されたように、柱１８２は、折線内に示されるように、伝導ストラップ１０８上に少なくともドープされた材料１４０の部分が残るように基板１３８’（図９）、又はそれの部分を除去することによって形成されてもよい。
【００４０】
図１に示されるように、垂直サイリスタ１２を形成する従来の方法において、カソード領域は、従来のドープ処理によって形成され、ドーパントが垂直サイリスタ１２の上位からカソード領域２４まで注入される。そのようなドープ処理は、しばしば望ましくないドーパント又は不純物の濃度又は分布をもたらす。故に、図１に示される垂直サイリスタ１２のカソード領域２４のような材料の実質上の深さまでドーパント又は不純物を導入するために有効ではない。それに対して、図５〜７に関連して述べられる結合と材料移動処理は、材料移動の前に基板１３８、１３８’とドープされた材料１４０のドープを可能にする。従って、ドーパント濃度又は分布における均一度のような基板１３８、１３８’とドープされた材料１４０の質が実質的に改善される。柱１８２を形成する前に、基板１３８、１３８’とドープされた材料１４０がドープされてもよいため、本発明の方法は、図２Ａに示される半導体デバイス１００のカソード領域１１６とｐベース領域１１４、及び図３Ａに示される半導体デバイス２００のアノード領域１１０とｎベース領域１１２のドーパント濃度の制御と最適化を可能にする。
【００４１】
柱１８２は、柱１８２が第一方向Ｘに整列される複数の行及び柱１８２が第二方向Ｙに整列される複数の列を含むアレイ内に形成されてもよい。相互接続領域１３２は、伝導ストラップ１０８と下にある又は上にある（図示されない）半導体構造との電気的に接続するのに有用である系統的に調整される構成を有するように、基板１３８’とドープされた材料１４０が除去されてもよい。
【００４２】
図１１Ａ〜１１Ｃは、柱１８２上に制御ゲート１０６を形成する方法の実施形態を説明し、半導体デバイス１７２上にゲート絶縁体材料１８４と伝導材料１８６が堆積された後の図１０に示される半導体デバイス１７２の透視図である。図１１Ａは、柱１８２間に堆積された充填材料１８０を有する半導体デバイス１７２を説明する。図１１Ｂに示されるように、ゲート絶縁体材料１８４と伝導材料１８６は、半導体構造１７２上に等角に形成されてもよい。非限定例の方法により、ゲート絶縁体材料１８４は、例えば、化学蒸着処理、熱酸化処理又はそれらの組み合わせを用いて形成される酸化物材料又は窒化物材料であってもよい。伝導材料１８６は次に、ゲート絶縁体材料１８４上に形成されてもよい。非限定例として、伝導材料１８６は、窒化チタン、窒化タリウムタングステン又はアルミから形成されてもよく、そして、化学蒸着処理によって堆積されてもよい。大よそ５０Åと１００Åの間の厚さを有するポリシリコン（多結晶シリコン）のようなライナー材料（図示されない）は、伝導材料１８６上に堆積されてもよい。図１１Ｃを参照し、異方性のドライエッチング処理が実施されてもよく、ライナーと伝導材料１８６の部分を除去し、伝導材料１８６の残り部分としてライナーに残るスペーサー（図示されない）を形成する。スペーサーをハードマスクとして用い、例えば、水酸化アンモニウム（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）と脱イオン水を用いるウェットエッチング処理が実施されてもよく、伝導材料１８６を切下げ（アンダーカット）、図１２に示される制御ゲート１０６を形成する。スペーサーは、次に除去されてもよい。例えば、スペーサーはポリシリコンを含めば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を用いるウェットエッチングが用いられてもよく、制御ゲート１０６とゲート絶縁体１２４に対して選択的であるポリシリコン材料を除去する。制御ゲート１０６とゲート絶縁体１２４は、当技術分野において既知の任意の技術を用いて形成されてもよい。
【００４３】
図１１Ａ〜１１Ｃに示される実施形態において、制御ゲート１０６は、柱１８２の２つの表面上に形成される。しかしながら、制御ゲート１０６はまた、柱１８２の片側上に形成されてもよい。例えば、制御ゲート１０６の形成後に、マスク材料（図示されない）は、半導体構造１７２上に堆積されてもよく、そしてパターンニングされ、柱１８２の片側上の制御ゲート１０６の表面が露出されるまで複数の貫く開き口を形成する。制御ゲート１０６は、柱１８２の片側上に残るように、制御ゲート１０６の各々の露出された部分を除去するために従来のエッチング処理が実施されてもよい。
【００４４】
図１２に示されるように、ゲート絶縁体１２４は、随意に、制御ゲート１０６に対して選択的除去される。図２Ａに示される半導体デバイス１００のｎベース領域１１２、又は図３Ａに示される半導体デバイス２００のｐベース領域１１４を形成するために、柱１８２の各々の上位領域がドーパント又は不純物で注入されてもよい。柱１８２の露出された部分は、イオン注入処理又は高温度拡散処理のような従来の方法によってドープされてもよい。１つの実施形態において、ｎ−型材料が形成されるように、図２Ａに示される半導体デバイス１００のサイリスタ１０４のｎベース領域１１２は、亜リン酸又は砒素のようなｎ−型ドーパントに半導体デバイス１７２を露出させることによって形成されてもよい。他の実施形態において、ｐ−型材料が形成されるように、図３Ａに示される半導体デバイス２００のサイリスタ１０４のｐベース領域１１４は、ホウ素又はアルミニウムのようなｐ−型ドーパントに半導体デバイス１７２を露出させることによって形成されてもよい。他の例として、高ドープされたｐ−型材料又は高ドープされたｎ−型材料の薄膜（図示されない）は、柱１８２の露出された表面上に堆積されてもよく、そして望まれるドープされた材料（つまり、図２Ａに示されるｎベース領域１１２又は図３Ａに示されるｐベース領域１１４）を作り出すために、柱１８２内に高ドープされたｐ−型材料又は高ドープされたｎ−型材料からのドーパントが移動されるように熱アニール処理が実施されてもよい。
【００４５】
図１３に示されるように、図２Ａに示される半導体デバイス１００のアノード領域１１０、又は図３Ａに示される半導体デバイス２００のカソード領域１１６を形成するために、柱１８２の各々の上位領域がドーパント又は不純物で注入されてもよい。図１２に関連して述べられるように、柱１８２の露出された部分は、従来の方法によってドープされてもよい。１つの実施形態において、高ドープされたｐ−型材料が形成されるように、図２Ａに示される半導体デバイス１００のアノード領域１１０は、ｐ−型ドーパントに半導体デバイス１７２を露出させ、又は柱１８２の露出された表面上に高ドープされたｐ−型材料を堆積し、そして熱アニールを実施することによって形成されてもよい。他の実施形態において、高ドープされたｎ−型材料が形成されるように、図３Ａに示される半導体デバイス２００のカソード領域１１６は、ｎ−型ドーパントに半導体デバイス１７２を露出させ、又は柱１８２の露出された表面上に高ドープされたｎ−型材料を堆積し、そして熱アニールを実施することによって形成されてもよい。
【００４６】
図２Ａに示される半導体デバイス１００のアノード領域１１０とｎベース領域１１２、又は、図３Ａに示される半導体デバイス２００のカソード領域１１６とｐベース領域１１４の形成は、図５に示される行為の後に実施されると上述されたが、これらの領域はまた、半導体構造１７２の形成の前に、図５〜７に関連して述べられた結合及び材料移動処理によって形成されてもよい。図１４に示されるように、ドナーウェファー１３６’は、図５に示されるドナーウェファー１３６と類似する構造を有するように形成されてもよく、そして第一材料１４２と第二材料１４４を追加的に含んでもよい。第一材料１４２と第二材料１４４は、従来のドープ処理によって形成されてもよく、ドナーウェファー１３６’のいずれの第一主表面１８８又は第二主表面１９０をドーパント又は不純物に露出させることによって実施されてもよい。１つの実施形態において、基板１３８は、高ドープされたｎ−型材料含んでもよく、第一材料１４２は、ｐ−型材料含んでもよく、第二材料１４４は、ｎ−型材料含んでもよく、そしてドープされた材料１４０は、高ドープされたｐ−型材料含んでもよい。そのようにして、図１０に関連して述べられた柱１８２の形成により、図２Ａに示される半導体デバイス１００のサイリスタ１０４が形成される。他の実施形態において、基板１３８は、高ドープされたｐ−型材料含んでもよく、第一材料１４２は、ｎ−型材料含んでもよく、第二材料１４４は、ｐ−型材料含んでもよく、そしてドープされた材料１４０は、高ドープされたｎ−型材料含んでもよい。そのようにして、図１０に関連して述べられた柱１８２の形成により、図３Ａに示される半導体デバイス２００のサイリスタ１０４が形成される。図５〜７に関連して述べられる結合及び材料移動処理の前に基板１３８をドープすること故に注入されるドーパントの濃度と分布が制御され、そして最適化される。
【００４７】
使用及び動作中に、制御ゲート１０６にある電圧が印加され、図２Ａ〜２Ｂに示されるサイリスタ１０４のカソード領域１１６からアノード領域１１０へ流れる電流を引き起こす。制御ゲート１０６の形成中に、サイリスタ１０４の制御ゲート１０６と関連するｐベース領域１１４間にオーバーラップが発生するであろう。そのようなオーバーラップは、キャパシタンスを作り、そして完全デバイスの動作中に漏れ電流を増加し、故にアレイの密度を制限する。従って、制御ゲート１０６とカソード領域１１６とのオーバーラップを最小にするように、ｐベース領域１１４と関連する制御ゲート１０６が形成されてもよく、そしてｎベース領域１１２は、ｐベース領域１１４を側面に並べる。例えば、ｐベース領域１１４上に拡張する制御ゲート１０６の部分は、例えば、従来のプラズマエッチング処理を用いて除去されてもよい。そのようにして、制御ゲート１０６は、ｐベース領域１１４及びカソード領域１１６とｎベース領域１１２の各々の間の界面（インターフェース）を越えて拡張しない。
【００４８】
図２Ａと３Ａに戻って参照し、半導体デバイス１００と２００を形成するために、伝導線１３４は、サイリスタ１０４上に、そして接続するように形成されてもよい。伝導線１３４は、伝導材料を堆積し、そして伝導材料をパターンニングし、実質的に制御ゲート１０６と垂直するように第一方向Ｘに拡張する伝導線を形成することによって形成される。１つの実施形態において、伝導線１３４は、従来のダマシン又はサブトラクティブ処理を用いて形成されてもよい。例えば、伝導材料（図示されない）は、半導体構造１７２（図１２）上に形成されてもよく、そしてフォトレジスト材料内の開き口を通じてそれらの部分が除去され伝導線１３４を定義する。他の実施形態において、伝導線１３４は、従来のリソグラフィー処理を用いて形成されてもよい。例えば、犠牲絶縁材料（図示されない）は、半導体構造１７２上に形成されてもよく、そして従来のリソグラフィー処理を用いてトレンチのパターン（図示されない）がそこに形成されてもよい。トレンチの各々は、伝導線１３４が形成される場所において形成されてもよい。トレンチを満たすように、伝導材料は、半導体構造１７２上に堆積されてもよく、そして伝導線１３４を形成するために絶縁材料と重なる伝導材料の部分を除去するのに化学機械研磨処理が用いられてもよい。
【００４９】
更に、図２Ａと３Ａにそれぞれ示される半導体デバイス１００と２００の１つを形成した後、図５〜１３に示される方法が繰り返されてもよく、複数の垂直スタックされた半導体デバイス、メモリ又は論理を含むマルチレベル半導体デバイスを形成し、そして増加されたメモリ密度を有する。
【００５０】
上述のように、伝導線１３４は、図２Ａと２Ｂに示される半導体デバイス１００の動作中にデータ線（つまり、ビット線）として機能し、そして図３Ａと３Ｂに示される半導体デバイス２００の動作中にカソードとして機能する。
【００５１】
図１５は、ここに述べられた１つ又はそれ以上の実施形態に従って実装される電子システム３００のブロックダイアグラムを示す。電子システム３００は、少なくとも１つの入力デバイス３０２、少なくとも１つの出力デバイス３０４、１つ又はそれ以上のプロセッサ３０６のようなメモリアクセスデバイス、そして１つ又はそれ以上のメモリデバイス３０８を含む。メモリデバイス３０８は、ここに述べられた少なくとも１つのデバイス又は方法の実施形態を合体させた少なくとも１つの半導体メモリ３１０を含む。電子システム３００は、計算、処理、そして消費者製品のある数の一部であってもよい。非限定例として、それらの製品の幾つかは、パーソナルコンピュータ、携帯用デバイス、カメラ、電話、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、そして車両を含んでもよい。
【００５２】
まとめ
幾つかの実施形態において、本発明は、基板上に堆積された伝導ストラップと、前記伝導ストラップに堆積され、複数の代替ドープされた垂直に重なる半導体領域を含むサイリスタと、前記サイリスタの前記複数の代替ドープされる垂直に重なる半導体領域の１つ上に堆積される制御ゲートとを含むメモリセルを含む。基板上に堆積される前記伝導ストラップは、アモルファスシリコンの上の伝導材料を含んでもよい。前記伝導ストラップの少なくとも２つの側壁は、前記サイリスタの側壁に整列されてもよい。前記サイリスタは、お互いの上に垂直に重なるカソード領域、ｐベース領域、ｎベース領域とアノード領域を含んでもよい。前記制御ゲートは、前記ｎ−型シリコンの露出される側壁上に堆積されてもよい。前記制御ゲートは、電圧源に実施可能な接続がなされてもよい。メモリセルは、４Ｆ２のセルサイズを有してもよい。
【００５３】
別の実施例において、本発明は、少なくとも１つの伝導ストラップと、前記少なくとも１つの伝導ストラップ上に堆積される複数のメモリセルと、前記複数のメモリセルの少なくともある部分と電気的に結合するデータ線とを含む半導体デバイスを含む。前記複数のメモリセルの各々は、４Ｆ２のセルサイズを有してもよい。前記少なくとも１つの伝導ストラップは、ウェファー上に形成される論理デバイスの上の電気的絶縁材料上に堆積されてもよい。前記サイリスタは、３つの半導体結合を形成する代替ドーパント型の４つドープされた領域を含む。アレイを形成するために、前記複数のメモリセルは、第一方向に拡張する複数の行に整列され、そして第一方向と垂直する第二方向に拡張する複数の列に整列されてもよい。前記複数のメモリセルの各々のサイリスタは、前記少なくとも１つの伝導ストラップ上に堆積される高ドープされたｎ−型領域、高ドープされたｎ−型領域上に堆積されるｐ−型領域、ｐ−型領域上に堆積されるｎ−型領域と、ｎ−型領域上に堆積される高ドープされたｐ−型領域を含む。
【００５４】
更なる実施形態において、本発明は、メモリアレイを含む。前記メモリアレイは、実質的に第一方向の複数の行そして第一方向と垂直する第二方向の複数の列に整列される複数のサイリスタと、前記複数のサイリスタの各々は、複数の垂直に重なる代替ドープされた領域を含み、そして前記複数の列の内少なくとも１つの前記複数のサイリスタの各々の前記複数の垂直に重なる代替ドープされた領域の１つと電気的に接続する少なくとも１つの制御ゲートとを含む。前記メモリセルは、複数の伝導ストラップを更に含み、各々は、前記複数の行の内１つに整列される前記複数のサイリスタの各々と電気的に結合される。前記少なくとも１つの制御ゲートは、前記複数の列の内１つに整列される前記複数のサイリスタの各々の少なくとも１つの側壁上に堆積されてもよい。前記メモリセルのアレイの前記複数の行の内１つの前記複数のサイリスタの各々は、前記複数の伝導ストラップの１つ上に堆積されてもよい。更に、前記複数の伝導線は、前記複数の行の内１つに整列された前記サイリスタ上に堆積されてもよく、そしてそれに整列されてもよい。メモリアレイは、前記複数の伝導ストラップの少なくとも１つと電気的に結合する少なくとも１つの論理デバイスを更に含む。
【００５５】
更なる実施形態において、本発明は半導体デバイスの形成方法を含む。前記形成方法は、電気的絶縁材料の上のアモルファスシリコンと、前記アモルファスシリコンの上の伝導材料と、前記伝導材料の上のドープされた材料と、前記ドープされた材料の上のドープされた結晶シリコンとを含む半導体構造を形成し、前記電気的絶縁材料を露出する複数のチャネルを形成するために前記ドープされた結晶シリコン、前記ドープされた材料、前記伝導材料と前記アモルファスシリコンの各々の部分を除去し、複数の柱を形成するために前記ドープされた結晶シリコンと前記ドープされた材料を除去し、各々は第一ドープされた領域と前記第一ドープされた領域に対して反対にドープされる第二ドープされた領域を含み、前記複数の柱の各々の少なくとも１つの表面上に制御ゲートを形成し、前記第二ドープされた領域に対して反対にドープされる第三ドープされた領域を形成するために前記複数の柱を第一ドーパントに露出し、そして第四ドープ領域を形成するために前記複数の柱を第二ドーパントに露出する。前記形成方法は、前記複数の柱の各々の前記第四ドープされた領域上に伝導線を形成し接続させることを更に含んでもよい。前記半導体構造は、前記伝導材料の上のアモルファスシリコンを含むドナーウェファーを形成し、前記伝導材料は結晶シリコンウェファー上に堆積されるドープされた材料の上であり、前記結晶シリコンウェファー内に予め決められた深さまでイオンを注入し、前記ドナーウェファーの前記アモルファスシリコンをアセプタウェファー上の電気的絶縁材料に取り付け、そして前記結晶シリコンウェファー、前記ドープされた材料、前記伝導材料、とアセプタウェファーの前記電気的絶縁材料の表面の上の前記アモルファスシリコンを捨てるために前記ドナーウェファーの部分を切り離すことによって形成される。前記半導体構造は、前記電気的絶縁材料の下にあるウェファー上に形成される論理デバイスを含んでもよい。
【００５６】
更なる実施形態において、本発明は、少なくともメモリアクセスデバイスと少なくとも１つのメモリアクセスデバイスとの結合可能な少なくとも１つの半導体デバイスを含むシステムを含む。前記少なくとも１つの半導体デバイスは、少なくとも１つの伝導ストラップと、前記少なくとも１つの伝導ストラップ上に堆積される複数のメモリセルと前記複数のメモリセルの少なくともある部分と電気的に結合するデータ線とを含む。前記複数のメモリセルの各々は、サイリスタとサイリスタに関連する制御ゲートを含む。前記サイリスタの各々は、複数の垂直に重なる代替ドープされた半導体領域を含んでもよい。前記システムの前記複数のメモリセルの各々は、４Ｆ２のセルサイズを有してもよい。
【００５７】
本発明は、特定の説明された実施形態とそれらの変形に関して述べられたが、業者には本発明はそれらに限定されないことが理解されるべきである。むしろ、次に続く請求項によって定義される発明の範囲及びそれらの法的均等物から離れることなく、説明された実施形態への追加、削除そして修正は有効であろう。
【図１Ａ】
2013521649.tif 000003
【図２Ａ】
2013521649.tif 000004
【図２Ｂ】
2013521649.tif 000005
【図３Ａ】
2013521649.tif 000006
【図３Ｂ】
2013521649.tif 000007
【図４】
2013521649.tif 000008
【図５】
2013521649.tif 000009
【図６】
2013521649.tif 000010
【図７】
2013521649.tif 000011
【図８】
2013521649.tif 000012
【図９】
2013521649.tif 000013
【図１０】
2013521649.tif 000014
【図１１Ａ】
2013521649.tif 000015
【図１１Ｂ】
2013521649.tif 000016
【図１１Ｃ】
2013521649.tif 000017
【図１２】
2013521649.tif 000018
【図１３】
2013521649.tif 000019
【図１４】
2013521649.tif 000020
【図１５】
2013521649.tif 000021
【手続補正書】
【提出日】平成24年10月29日(2012.10.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に堆積される伝導ストラップと、
前記伝導ストラップ上に堆積され、複数の代替ドープされた垂直に重なる半導体領域を含むサイリスタと、
前記サイリスタの複数の代替ドープされた垂直に重なる半導体領域の１つ上に堆積される制御ゲートとを含む
ことを特徴とするメモリセル。
【請求項２】
前記伝導ストラップは、前記基板の上の電気的絶縁材料上に堆積されるアモルファスシリコンの上の伝導材料を含む
ことを特徴とする請求項１記載のメモリセル。
【請求項３】
前記伝導ストラップの少なくとも２つの垂直表面は、前記サイリスタの側壁に整列される
ことを特徴とする請求項１記載のメモリセル。
【請求項４】
少なくとも１つの伝導ストラップと、
前記少なくとも１つの伝導ストラップ上に堆積される複数のメモリセルと、
前記複数のメモリセルの各々は、複数の代替ドープされた垂直に重なる半導体領域を含むサイリスタと、前記サイリスタに関連する制御ゲートとを含み、
前記複数のメモリセルの少なくともある部分と電気的に結合するデータ線とを含む
ことを特徴とする半導体デバイス。
【請求項５】
前記複数のメモリセルの各々は、４Ｆ２のセルサイズを有する
ことを特徴とする請求項４記載の半導体デバイス。
【請求項６】
前記少なくとも１つの伝導ストラップは、ウェファー上に形成される論理デバイスの上の電気的絶縁材料上に堆積される
ことを特徴とする請求項４記載の半導体デバイス。
【請求項７】
少なくとも１つの論理デバイスが集積されていることを更に含む
ことを特徴とする請求項４記載の半導体デバイス。
【請求項８】
メモリセルのアレイを含むメモリアレイであって、前記メモリセルのアレイは
実質的に第一方向の複数の行と前記第一方向と垂直する第二方向の複数の列に整列される複数のサイリスタ、前記複数のサイリスタの各々は、複数の垂直に重なる代替ドープされた領域を含み、
前記複数の列の内の少なくとも１つの前記複数のサイリスタの各々の前記複数の垂直に重ねられる代替ドープされた領域の１つと電気的に接続する少なくとも１つの制御ゲートを含み、
複数の伝導ストラップ、各々は、複数の行の内１つに整列された前記複数のサイリスタの各々と電気的に結合される
ことを特徴する前記メモリアレイ。
【請求項９】
前記少なくとも１つの制御ゲートは、前記複数の列の内１つに整列された前記複数のサイリスタの各々の少なくとも１つの側壁上に堆積される
ことを特徴とする請求項８記載のメモリアレイ。
【請求項１０】
前記メモリセルのアレイの前記複数の行の内１つの行の前記複数のサイリスタの各々は、前記複数の伝導ストラップの１つ上に堆積される
ことを特徴とする請求項８記載のメモリアレイ。
【請求項１１】
電気的絶縁材料の上のアモルファスシリコンと、前記アモルファスシリコンの上の伝導材料と、前記伝導材料の上のドープされた材料と、前記ドープされた材料の上のドープされた結晶シリコンとを含む半導体構造を形成し、
電気的絶縁材料を露出する複数のチャネルを形成するために前記ドープされた結晶シリコン、前記ドープされた材料、前記伝導材料と前記アモルファスシリコンの各々の部分を除去し、
複数の柱を形成するために前記ドープされた結晶シリコンと前記ドープされた材料を除去し、各々の柱は第一ドープされた領域と前記第一ドープされた領域に対して反対にドープされる第二ドープされた領域を含み、
前記複数の柱の各々の少なくとも１つの表面上に制御ゲートを形成し、
前記第二ドープされた領域に対して反対にドープされる第三ドープされた領域を形成するために前記複数の柱を第一ドーパントに露出し、
前記第四ドープ領域を形成するために前記複数の柱を第二ドーパントに露出する
ことを特徴とする半導体デバイスの形成方法。
【請求項１２】
前記複数の柱の各々の前記第四ドープされた領域上に伝導線を形成し、接続されることを更に含む
ことを特徴とする請求項１１記載の方法。
【請求項１３】
前記複数の柱の各々の少なくとも１つの表面上に前記制御ゲートの形成は、前記第二と前記第三ドープされた領域の表面上に少なくとも１つの伝導線を形成することを更に含む
ことを特徴とする請求項１１記載の方法。
【請求項１４】
電気的絶縁材料の上のアモルファスシリコンと、前記アモルファスシリコンの上の伝導材料と、前記伝導材料の上のドープされた材料と、前記ドープされた材料の上のドープされた結晶シリコンとを含む半導体構造の形成は、
前記伝導材料の上の前記アモルファスシリコンを含むドナーウェファーを形成し、前記伝導材料は前記結晶シリコンウェファー上に堆積されるドープされた材料の上であり、
前記結晶シリコンウェファー内に予め決められた深さまでイオンを注入し、
前記ドナーウェファーの前記アモルファスシリコンをアセプタウェファー上の前記電気的絶縁材料に取り付け、
前記結晶シリコンウェファー、前記ドープされた材料、前記伝導材料と、前記アセプタウェファーの前記電気的絶縁材料の表面の上の前記アモルファスシリコンを捨てるために前記ドナーウェファーの部分を切り離すことを更に含む
ことを特徴とする請求項１１記載の方法。
【請求項１５】
少なくともメモリアクセスデバイスと、
前記少なくとも１つのメモリアクセスデバイスとの結合可能な少なくとも１つの半導体デバイスとを含み、
前記少なくとも１つの半導体デバイスは、
少なくとも１つの伝導ストラップと、
前記少なくとも１つの伝導ストラップ上に堆積される複数のメモリセルと、前記複数のメモリセルの各々は、サイリスタと、前記サイリスタに関連する制御ゲートとを含み、
前記複数のメモリセルの少なくともある部分と電気的に結合するデータ線とを含む
ことを特徴とするシステム。
【請求項１６】
前記複数のメモリセルの各々の前記サイリスタは、複数の垂直に重なる代替ドープされた半導体領域を含み、これらの少なくとも１つは、前記少なくとも１つの伝導ストラップ上に堆積されそしてそれに接続する
ことを特徴とする請求項１５記載のシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
〔関連出願に対する参照〕
この出願は、２０１０年３月２日に出願された“ＳＥＭＩＣＯＮＤＵＣＴＯＲ−ＭＥＴＡＬ−ＯＮ−ＩＮＳＵＬＡＴＯＲ  ＳＴＲＵＣＴＵＲＥＳ，ＭＥＴＨＯＤ  ＯＦ  ＦＯＲＭＩＮＧ  ＳＵＣＨ  ＳＴＲＵＣＴＵＲＥＳ，ＡＮＤ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ  ＩＮＣＬＵＤＩＮＧ  ＳＵＣＨ  ＳＴＲＵＣＴＵＲＥＳ”という題名の同時係属米国特許出願１２／７１５，７０４号、２０１０年３月２日に出願された“ＦＬＯＡＴＩＮＧ  ＢＯＤＹ  ＣＥＬＬ  ＳＴＲＵＣＴＵＲＥＳ，ＤＥＶＩＣＥＳ  ＩＮＣＬＵＤＩＮＧ  ＴＨＥ  ＳＡＭＥ，ＡＮＤ  ＭＥＴＨＯＤＳ  ＦＯＲ  ＦＯＲＭＩＮＧ  ＴＨＥ  ＳＡＭＥ”という題名の同時係属米国特許出願１２／７１５，８４３号、２０１０年３月２日に出願された“ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ  ＩＮＣＬＵＤＩＮＧ  Ａ  ＤＩＯＤＥ  ＳＴＲＵＣＴＵＲＥ  ＯＶＥＲ  Ａ  ＣＯＮＤＵＣＴＩＶＥ  ＳＴＲＡＰ，ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＦＯＲＭＩＮＧ  ＳＵＣＨ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ”という題名の同時係属米国特許出願１２／７１５，７４３号、及び２０１０年３月２日に出願された“ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＣＥＬＬＳ，ＡＲＲＡＹＳ，ＤＥＶＩＣＥＳ，ＡＮＤ  ＳＹＳＴＥＭ  ＨＡＶＩＮＧ  Ａ  ＢＵＲＩＥＤ  ＣＯＮＤＵＣＴＩＶＥ  ＬＩＮＥ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＦＯＲ  ＦＯＲＭＩＮＧ  ＴＨＥ  ＳＡＭＥ”という題名の同時係属米国特許出願１２／７１５，９２２号と関連し、これらの開示は、ここでの言及によって本明細書に組み入れられたものとする。
【国際調査報告】
2013521649.tif 000022
2013521649.tif 000023
2013521649.tif 000024