(57)【要約】  エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴ（１００）が、ＡｌＧａＮ（又はＩｎＡｌＧａＮ）障壁層（１１８）上のＳｉＯ２／Ｓｉ３Ｎ４ゲート絶縁層（１２４）を用いて形成される。ＳｉＯ２／Ｓｉ３Ｎ４ゲート絶縁層（１２４）のＳｉ３Ｎ４部分（１２０）は、ゲート絶縁層（１２４）と障壁層（１１８）との間の接合での界面準位の形成を低減させ、ＳｉＯ２／Ｓｉ３Ｎ４ゲート絶縁層（１２４）のＳｉＯ２部分（１２２）は、漏れ電流を著しく低減させる。
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【特許請求の範囲】
【請求項１】
トランジスタを形成する方法であって、
ＡｌＧａＮを含む障壁層を形成すること、
前記障壁層に接するＳｉ３Ｎ４の層を形成すること、
前記Ｓｉ３Ｎ４の層に接するＳｉＯ２の層を形成すること、及び、
前記ＳｉＯ２の層に接し、前記ＳｉＯ２の層の上に位置する金属ゲートを形成すること、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、
前記障壁層がリアクター内でエピタキシャル成長され、
前記障壁層が成長された後前記障壁層を前記リアクターから取り出すことなく、前記リアクター内で前記Ｓｉ３Ｎ４の層がエピタキシャル成長される、
方法。
【請求項３】
請求項２に記載の方法であって、前記ＳｉＯ２の層が、前記Ｓｉ３Ｎ４の層の一部を酸化することにより前記Ｓｉ３Ｎ４の層に接するように形成される、方法。
【請求項４】
請求項３に記載の方法であって、前記障壁層に接する、間隔が開けられた金属ソース領域及びドレイン領域を形成することを更に含む、方法。
【請求項５】
請求項４に記載の方法であって、前記障壁層がインジウムを更に含む、方法。
【請求項６】
請求項４に記載の方法であって、前記障壁層が形成される前にチャネル層を形成することを更に含み、前記チャネル層がＧａＮを含み、前記チャネル層の上面が前記障壁層の底面に接し、前記チャネル層が前記チャネル層の前記上面に接する２次元電子ガスを含む、方法。
【請求項７】
請求項６に記載の方法であって、前記Ｓｉ３Ｎ４の層が形成される前に、前記障壁層を選択的にエッチングして、露出された領域を形成することを更に含む、方法。
【請求項８】
請求項７に記載の方法であって、前記Ｓｉ３Ｎ４の層が形成される前に前記露出された領域に接するように障壁フィルムを形成することを更に含み、前記障壁フィルムがＡｌＧａＮを含む、方法。
【請求項９】
請求項８に記載の方法であって、前記Ｓｉ３Ｎ４の層が、前記障壁フィルムに接し、前記障壁フィルムの上に位置するように形成される、方法。
【請求項１０】
請求項６に記載の方法であって、前記Ｓｉ３Ｎ４の層が形成される前に、前記障壁層及び前記チャネル層を選択的にエッチングして、露出された領域を形成することを更に含む、方法。
【請求項１１】
請求項１０に記載の方法であって、前記Ｓｉ３Ｎ４の層が形成される前に、前記露出された領域に接するように障壁フィルムを形成することを更に含み、前記障壁フィルムがＡｌＧａＮを含む、方法。
【請求項１２】
請求項１１に記載の方法であって、前記Ｓｉ３Ｎ４の層が、前記障壁フィルムに接するように形成される、方法。
【請求項１３】
請求項１２に記載の方法であって、前記障壁層がインジウムを更に含み、前記障壁フィルムがインジウムを更に含む、方法。
【請求項１４】
トランジスタであって、 
ＡｌＧａＮを含む障壁層、
前記障壁層に接するＳｉ３Ｎ４の層、
前記Ｓｉ３Ｎ４の層に接し、前記Ｓｉ３Ｎ４の層の上に位置するＳｉＯ２の層、及び、
前記ＳｉＯ２の層に接し、前記ＳｉＯ２の層及び前記Ｓｉ３Ｎ４の層の上に位置する金属ゲート、
を含む、トランジスタ。
【請求項１５】
請求項１４に記載のトランジスタであって、前記障壁層に接する、間隔が開けられた金属ソース領域及びドレイン領域を更に含む、トランジスタ。
【請求項１６】
請求項１５に記載のトランジスタであって、前記障壁層がインジウムを更に含む、トランジスタ。
【請求項１７】
請求項１５に記載のトランジスタであって、前記障壁層に接し、前記障壁層より下に位置するチャネル層を更に含み、前記チャネル層がＧａＮを含み、前記チャネル層が、前記チャネル層の上面に接する２次元電子ガスを含む、トランジスタ。
【請求項１８】
請求項１７に記載のトランジスタであって、前記Ｓｉ３Ｎ４の層に接し、前記Ｓｉ３Ｎ４の層より下に位置する障壁フィルムを更に含み、前記障壁フィルムが前記障壁層の最大厚みより薄い厚みを有し、前記障壁フィルムがＡｌＧａＮを含む、トランジスタ。
【請求項１９】
請求項１８に記載のトランジスタであって、前記障壁層が、前記Ｓｉ３Ｎ４の層の横方向に近接して位置する、トランジスタ。
【請求項２０】
請求項１９に記載のトランジスタであって、前記障壁層がインジウムを更に含む、トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ  ＭＯＳＦＥＴに関し、更に特定して言えば、低漏れ電流及び改善された信頼性を備えた、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴに関連する。
【背景技術】
【０００２】
ＧａＮ  ＭＯＳＦＥＴは、当業界で周知であり、高電力、高周波数、及び高温の応用例において用いられている。ＧａＮ  ＭＯＳＦＥＴは、典型的にチャネル層として知られるＧａＮ領域と典型的に障壁層として知られる上にあるＡｌＧａＮ領域との間のヘテロ接合の形成に基づくのが典型的である。ＧａＮチャネル層及びＡｌＧａＮ障壁層は異なるバンドギャップを有し、これらの異なるバンドギャップは、ＧａＮチャネル層とＡｌＧａＮ障壁層の間の接合に位置しＧａＮチャネル層へ延びる、二次元電子ガス（２ＤＥＧ）の形成を引き起こす。
【０００３】
トランジスタの「チャネル」として機能する２ＤＥＧは、高濃度の電子を生成し、これは、従来のように形成されるＧａＮ  ＭＯＳＦＥＴに空乏モードデバイス（ゼロボルトがデバイスのゲートに印加され、このデバイスのソース及びドレイン領域が異なってバイアスされるとき、ノミナリー・オン）として機能させる。
【０００４】
空乏モードＧａＮＭＯＳＦＥＴのための応用例はあるが、空乏モードトランジスタのノミナリー・オン状態は、スタートアップの間トランジスタ内のソース−ドレイン導通が早まって始まらないことを確実にするため、制御回路の利用を必要とする。これに対し、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴ（ゼロボルトがデバイスのゲートに印加され、そのデバイスのソース及びドレイン領域が異なってバイアスされるとき、ノミナリー・オフ）は、制御回路を必要としない。というのも、このトランジスタは、ゼロボルトがゲートに印加されるときスタートアップ時にノミナリー・オフであるためである。
【０００５】
しかし、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴを形成するため、ゼロボルトがデバイスのゲートに印加され（かつ、そのデバイスのソース及びドレイン領域が異なってバイアスされ）るとき、２ＤＥＧ領域に実質的に電子が存在せず、また、閾値電圧を超える電圧がデバイスのゲートに印加され（かつ、そのデバイスのソース及びドレイン領域が異なってバイアスされ）るとき、２ＤＥＧ領域に電子がたまり、ソース領域からドレイン領域へ流れるように、ＡｌＧａＮ障壁層は充分に薄く（例えば、数ｎｍ厚み）される必要がある。
【０００６】
ＡｌＧａＮ障壁層の厚みを低減することに伴う問題の１つは、高レベルの漏れ電流がＡｌＧａＮ障壁層を介してゲートへ通過し得ることであり、これは、従来は、ショットキーコンタクトとして実装される。この問題に対する１つの解決策は、ＡｌＧａＮ障壁層とゲートとの間に位置するゲート絶縁層を付加することである。
【０００７】
電流生成、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴは、ゲート絶縁層を形成するため種々の堆積される酸化物を用いる。これらの堆積される酸化物は、Ａｌ２Ｏ３、ＨｆＯ２、ＭｇＯ、Ｇｄ２Ｏ３、Ｇａ２Ｏ３、ＳｃＯ２、及びＳｉＯ２を含む。これらの酸化物の全ての中で、ＳｉＯ２は９ｅＶのバンドギャップＥｇと２．５ｅＶ程度まで高くなり得るＡｌＧａＮに対する?Ｅｃを有し、これが、最低漏れ電流及び２.５ボルト程度に高い閾値電圧につながる。
【０００８】
ＳｉＯ２を含むこれらの堆積される酸化物のすべてに関する１つの問題は、これらの堆積される酸化物が高密度の界面準位（例えば、４×ｌ０１１／ｃｍ２より大きい）を有し、その結果、ゲート絶縁層とＡｌＧａＮ障壁層との間の接合のトラップサイトの数が多くなることにある。トラップサイトの数が多いことはゲート絶縁層のブレークダウンにつながり、これによりＧａＮデバイスの長期的信頼性が低下する。そのため、低い漏れ電流を有するエンハンスメント・モードＧａＮ  ＭＯＳＦＥＴが必要とされている。
【発明の概要】
【０００９】
本発明のエンハンスメント・モードＧａＮ  ＭＯＳＦＥＴは、ＡｌＧａＮ（又はＩｎＡｌＧａＮ）障壁層上のＳｉＯ２／Ｓｉ３Ｎ４ゲート絶縁層を用いる。ＳｉＯ２／Ｓｉ３Ｎ４ゲート絶縁層のＳｉ３Ｎ４部分は、ゲート絶縁層と障壁層との間の接合での界面準位の形成を著しく低減させ、ＳｉＯ２／Ｓｉ３Ｎ４ゲート絶縁層のＳｉＯ２部分は、漏れ電流を著しく低減させる。
【００１０】
本発明のＧａＮ  ＭＯＳＦＥＴは障壁層を含み、障壁層はＡｌＧａＮを含む。本発明のＧａＮ  ＭＯＳＦＥＴは、障壁層に接するＳｉ３Ｎ４の層を更に含む。本発明のＧａＮ  ＭＯＳＦＥＴは更に、Ｓｉ３Ｎ４の層に接しＳｉ３Ｎ４の層上に位置するＳｉＯ２の層と、ＳｉＯ２の層に接し、ＳｉＯ２の層及びＳｉ３Ｎ４の層の上に位置する金属ゲートとを含む。
【００１１】
本発明のＧａＮ  ＭＯＳＦＥＴを形成する方法が、ＡｌＧａＮを含む障壁層を形成することを含む。この方法は、障壁層に接するＳｉ３Ｎ４の層を形成することを更に含む。この方法は、Ｓｉ３Ｎ４の層に接するＳｉＯ２の層を形成すること、及びＳｉＯ２の層に接しＳｉＯ２の層の上に位置する金属ゲートを形成することを更に含む。
【図面の簡単な説明】
【００１２】
【図１】本発明に従って、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴ１００を形成する方法の一例を図示する一連の断面図である。
【図２】本発明に従って、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴ１００を形成する方法の一例を図示する一連の断面図である。
【図３】本発明に従って、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴ１００を形成する方法の一例を図示する一連の断面図である。
【図４】本発明に従って、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴ１００を形成する方法の一例を図示する一連の断面図である。
【図５】本発明の代替実施例に従って、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴ５００を形成する方法の一例を図示する一連の断面図である。
【図６】本発明の代替実施例に従って、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴ５００を形成する方法の一例を図示する一連の断面図である。
【図７】本発明の代替実施例に従って、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴ５００を形成する方法の一例を図示する一連の断面図である。
【図８】本発明の代替実施例に従って、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴ５００を形成する方法の一例を図示する一連の断面図である。
【図９】本発明の代替実施例に従って、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴ５００を形成する方法の一例を図示する一連の断面図である。
【図１０】本発明に従った漏れ電流バンド図を示す。
【発明を実施するための形態】
【００１３】
下記に更に詳細に説明するように、本発明は、ＡｌＧａＮ障壁層（又は任意のＩｎＡｌＧａＮ障壁層）上にＳｉＯ２／Ｓｉ３Ｎ４ゲート絶縁層を形成して、ゲート絶縁層と障壁層との間の接合の界面準位の形成を著しく低減させる。界面準位の密度を低減することは、トラップサイトの数を著しく低減させ、これは、ＧａＮデバイスの長期的信頼性を改善する。
【００１４】
図１〜４は、本発明に従って、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴ１００を形成する方法の一例を図示する一連の断面図を示す。図１に示すように、本発明の方法は、従来のように形成される半導体基板１１０を用いる。基板１１０は、絶縁基板として、又はシリコン（例えば、＜１１１＞）、サファイア、又はシリコンカーバイドなど、高度に抵抗性の材料を備えて、実装され得る。図１に更に示すように、本発明の方法は、基板１１０上にエピタキシャル層１１２を形成することにより始まる。エピタキシャル層１１２は、従来のプロセスを用いて有機金属化学気相成長（ＭＯＣＶＤ）リアクターで形成され、ドーピングされていないＡｌＧａＮバッファ層１１４、ドーピングされていないＧａＮチャネル層１１６、及びドーピングされていない又はｎ型ドープされたＡｌＧａＮ障壁層１１８（又は任意でドーピングされていない又はｎ型ドープされたＩｎＡｌＧａＮ障壁層１１８）を含む。ＡｌＧａＮバッファ層１１４は、応力を緩和するために用いられる、異なるアルミニウム組成を備えた多数のドーピングされていないＡｌＧａＮ層を含む。
【００１５】
図２に図示するように、本発明に従って、エピタキシャル層１１２が形成された後、Ｓｉ３Ｎ４層１２０が、ＳｉＨ４及びＮＨ３を用いてＡｌＧａＮ障壁層１１８と同じＭＯＣＶＤリアクターで直接ＡｌＧａＮ障壁層１１８上にエピタキシャル成長される。言い換えると、Ｓｉ３Ｎ４層１２０が、ＡｌＧａＮ層１１８を備えた構造をＭＯＣＶＤリアクターから取り出すことなく、ＡｌＧａＮ層１１８が成長された後にエピタキシャル成長される。
【００１６】
Ｓｉ３Ｎ４層１２０は、約１０〜１００ｎｍの厚みを有するように成長されることが好ましく、その特定の厚みはアプリケーションに依存する。ＳｉＮ及びＡｌＧａＮは同じ陰イオンを共有し、その結果、Ｓｉ３Ｎ４層１２０とＡｌＧａＮ障壁層１１８との間に、例えばｌ×ｌ０１１／ｃｍ２未満であることが予測される、非常に低い界面準位密度を有する遷移層が生成される。
【００１７】
図３に図示するように、Ｓｉ３Ｎ４層１２０が成長された後、Ｓｉ３Ｎ４層１２０の一部がスチーム／ウェット高速熱酸化プロセスで酸化されて、残ったＳｉ３Ｎ４層１２０上に位置するＳｉＯ２層１２２を形成する。本発明において、Ｓｉ３Ｎ４とＳｉＯ２層との組み合わせが、例えば、６４オングストリームの厚みのＳｉ３Ｎ４層及び１２８オングストリームの厚みのＳｉＯ２層を有する、トランジスタのゲート絶縁層１２４を形成する。Ｓｉ３Ｎ４層１２０の酸化が、Ｓｉ３Ｎ４層１２０とＳｉＯ２層１２２との間の遷移層を生成し、これも非常に低い密度の界面準位を有する。
【００１８】
図４に図示するように、ＳｉＯ２層１２２の形成に続いて、この方法は、従来の方式で、例えばチタンアルミニウムコンタクトを用いて、金属ゲート領域１３０、金属ソース領域１３２、及び金属ドレイン領域１３４を形成することにより、ＧａＮ  ＭＯＳＦＥＴ１００の形成を終了し、その後、上にあるパッシベーション層の従来の形成が続く。金属ゲート領域１３０は、ゲート絶縁層１２４のＳｉＯ２層１２２に接するように形成される。金属ソース１３２及び金属ドレイン領域１３４は、ＧａＮチャネル層１１６及びＡｌＧａＮ障壁層１１８とのオーミックコンタクトをつくるように形成される。
【００１９】
上述のように、障壁層のＡｌＧａＮとチャネル層のＧａＮとが異なるバンドギャップを有し、従来、ＡｌＧａＮ障壁層とＧａＮチャネル層との間の接合に位置しＧａＮチャネル層へ延びる、二次元電子ガス（２ＤＥＧ）を引き起こすように形成される。
【００２０】
更に上述したように、トランジスタの「チャネル」として機能する２ＤＥＧは、高濃度電子を生成し、これは、従来のように形成されるＧａＮ  ＭＯＳＦＥＴを空乏モードデバイス（ゼロボルトがデバイスのゲートに印加され、ソース及びドレイン領域が異なってバイアスされるとき、ノミナリー・オン）であるようにさせる。
【００２１】
そのため、図４に示すＧａＮ  ＭＯＳＦＥＴ１００をエンハンスメント・モードのデバイス（ゼロボルトが金属ゲート領域１３０に印加され、金属ソース領域１３２及び金属ドレイン領域１３４が異なってバイアスされるとき、ノミナリー・オフ）として形成するため、ゼロボルトが金属ゲート領域１３０に印加され（かつ金属ソース領域１３２及び金属ドレイン領域１３４異なってバイアスされ）るとき、２ＤＥＧ領域に電子が実質的に存在せず、閾値電圧を超える電圧が金属ゲート領域１３０に印加され（かつ金属ソース領域１３２及び金属ドレイン領域１３４が異なってバイアスされ）るとき、２ＤＥＧ領域に電子がたまり、金属ソース領域１３２から金属ドレイン領域１３４へ流れるように、ＡｌＧａＮ障壁層１１８は充分に薄く（例えば、数ｎｍ厚み）される必要がある。
【００２２】
図５〜９は、本発明の代替実施例に従って、エンハンスメント・モードＧａＮ  ＭＯＳＦＥＴ５００を形成する方法の一例を図示する一連の断面図を示す。図５に示すように、本発明の代替の方法も、従来のように形成される半導体基板５１０を用いる。基板１１０と同様、基板５１０も、絶縁基板として、又はシリコン（例えば、＜１１１＞）、サファイア、又はシリコンカーバイドなどの高度に抵抗性の材料を備えて、実装され得る。
【００２３】
図５に更に示すように、本発明の代替の方法は、（従来のプロセスを用いてＭＯＣＶＤリアクターで）エピタキシャル層１１２が形成されるのと同じ方式で、基板５１０上にエピタキシャル層５１２を形成することにより始まる。その結果、エピタキシャル層５１２は、ドーピングされていないＡｌＧａＮバッファ層５１４、ドーピングされていないＧａＮチャネル層５１６、及びドーピングされていない又はｎ型ドープされたＡｌＧａＮ障壁層５１８（又は任意でドーピングされていない又はｎ型ドープされたＩｎＡｌＧａＮ障壁層５１８）を含む。このＡｌＧａＮバッファ層５１４は、応力を緩和するために用いられる異なるアルミニウム組成を備えた多数のドーピングされていないＡｌＧａＮ層を含む。
【００２４】
しかし、ＧａＮ  ＭＯＳＦＥＴ１００とは異なり、ＡｌＧａＮ障壁層５１８は、従来の（空乏モード）厚みを有するように形成され、その結果、ＡｌＧａＮ障壁層５１８とＧａＮチャネル層５１６との間の接合に位置しＧａＮチャネル層５１６内に延びる、二次元電子ガス（２ＤＥＧ）の形成を引き起こす。ＡｌＧａＮ障壁層５１８とＧａＮチャネル層５１６との間の接合に位置する２ＤＥＧは、高濃度電子を生成する。
【００２５】
図６に図示するように、本発明に従って、エピタキシャル層５１２が形成された後、ＡｌＧａＮ障壁層５１８の上面上に、ＳｉＯ２の層などのマスク５２０が形成され、パターニングされる。マスク５２０が形成されると、マスク５２０により露出された領域がドライエッチングされる。このドライエッチングは、ＧａＮチャネル層５１６の上面上に位置する２ＤＥＧの最低レベルより上で、又は最低レベルで、或いは、最低レベルより下で、停止し得る。（図６は、２ＤＥＧの最低レベルのすぐ下で停止するドライエッチを図示する。）
【００２６】
図６に更に示すように、ドライエッチングは、露出された領域５２４を有する中間ＭＯＳＦＥＴ構造５２２を生成する。ドライエッチングに続いて、中間ＭＯＳＦＥＴ構造５２２は次に、ＭＯＣＶＤリアクターでＨ２及びＮＨ３でベークされて、ドライエッチングにより生じる格子への損傷を修復する。言い換えると、ＭＯＣＶＤリアクターから中間ＭＯＳＦＥＴ構造５２２を取り出すことなく、ドライエッチング後に中間ＭＯＳＦＥＴ構造５２２がベークされる。
【００２７】
図７に図示するように、中間ＭＯＳＦＥＴ構造５２２がベークされた後、薄いドーピングされていない又はｎ型ドープされたＡｌＧａＮ障壁フィルム５２６（又は任意で薄いドーピングされていない又はｎ型ドープされたＩｎＡｌＧａＮ障壁フィルム５２６）が、露出された領域５２４上にエピタキシャル成長される。薄いＡｌＧａＮ障壁フィルム５２６の上面は、２ＤＥＧの最低レベルより上、又は最低レベル、或いは、最低レベルより下に位置し得る。（図７は、ＡｌＧａＮ障壁フィルム５２６の上面が２ＤＥＧの最低レベルに位置することを図示する。）薄いＡｌＧａＮ障壁フィルム５２６は、ＡｌＧａＮ障壁層５１８の最大厚みより薄い厚みを有する。
【００２８】
薄いＡｌＧａＮ障壁フィルム５２６が成長されると、Ｓｉ３Ｎ４層５３０が、ＳｉＨ４及びＮＨ３を用いて薄いＡｌＧａＮ障壁フィルム５２６と同じＭＯＣＶＤリアクターで直接薄いＡｌＧａＮ障壁フィルム５２６上にエピタキシャル成長される。言い換えると、Ｓｉ３Ｎ４層５３０は、薄いＡｌＧａＮ障壁フィルム５２６を備えた構造をＭＯＣＶＤリアクターから取り出すことなく、薄いＡｌＧａＮ障壁フィルム５２６が成長された後エピタキシャル成長される。（図７に図示するように、Ｓｉ３Ｎ４層５３０は、ＡｌＧａＮ障壁層５１８の側壁上及びＳｉＯ２マスク５２０上にも成長する。）
【００２９】
Ｓｉ３Ｎ４層５３０は、薄いＡｌＧａＮフィルム５２６の上に約１０〜１００ｎｍの厚みを有するように成長されることが好ましく、この特定の厚みはアプリケーションに依存する。前述したように、このプロセスは、Ｓｉ３Ｎ４層５３０と薄いＡｌＧａＮ障壁フィルム５２６との間に、例えば、ｌ×１０１１／ｃｍ２未満であることが予測される、非常に低い界面準位密度を有する遷移層を生成する。
【００３０】
図８に図示するように、Ｓｉ３Ｎ４層５３０の成長に続いて、スチーム／ウェット高速熱酸化プロセスでＳｉ３Ｎ４層５３０の一部が酸化されて、Ｓｉ３Ｎ４領域５３４の上に位置するＳｉＯ２領域５３２を形成し、これは、薄いＡｌＧａＮ障壁フィルム５２６の上に位置する。図８に更に示すように、ＡｌＧａＮ障壁層５１８は、Ｓｉ３Ｎ４領域５３４の横方向に近接して位置する。（この酸化プロセスは、ＳｉＯ２マスク５２０の上に位置するＳｉ３Ｎ４層５３０も酸化し、それにより、ＳｉＯ２マスク５２０の厚みを増加させる。）
【００３１】
本発明において、Ｓｉ３Ｎ４領域５３４とＳｉＯ２領域５３２との組み合わせは、例えば、６４オングストリームの厚みのＳｉ３Ｎ４領域及び１２８オングストリームの厚みのＳｉＯ２領域を有する、薄いＡｌＧａＮフィルム５２６の上に位置するゲート絶縁層５３６を形成する。前述したように、Ｓｉ３Ｎ４層５３０の酸化は、Ｓｉ３Ｎ４領域５３４とＳｉＯ２領域５３２との間の遷移層を生成し、これも非常に低い密度の界面準位を有する。
【００３２】
図９に図示するように、ＳｉＯ２領域５３２の形成に続いて、この方法は、従来の方式で、例えば、チタンアルミニウムコンタクトを用いて、金属ゲート領域５４０、金属ソース領域５４２、及び金属ドレイン領域５４４を形成することにより、ＧａＮ  ＭＯＳＦＥＴ５００の形成を終了し、その後、上にあるパッシベーション層の従来の形成が続く。金属ゲート領域５４０は、ゲート絶縁層５３６のＳｉＯ２領域５３２に接するように形成される。金属ソース５４２及び金属ドレイン領域５４４は、ＧａＮチャネル層５１６及びＡｌＧａＮ障壁層５１８とのオーミックコンタクトをつくるように形成される。
【００３３】
そのため、図９に示すＧａＮ  ＭＯＳＦＥＴ５００は、ゼロボルトが金属ゲート領域５４０に印加され（かつ金属ソース領域５４２及び金属ドレイン領域５４４が異なってバイアスされ）るとき、ゲート絶縁層５３６及び金属ゲート領域５４０の直下に実質的に電子がまったくたまらず、閾値電圧を超える電圧が金属ゲート領域５４０に印加され（かつ金属ソース領域５４２及び金属ドレイン領域５４４が異なってバイアスされ）るとき、ゲート絶縁層５３６及び金属ゲート領域５４０の直下に電子がたまり、金属ソース領域５４２から金属ドレイン領域５４４へ流れるように、ＡｌＧａＮ障壁フィルム５２６を充分に薄く（例えば、数ｎｍ厚み）形成することにより、エンハンスメントモードデバイス（ゼロボルトが金属ゲート領域５４０に印加され、金属ソース領域５４２及び金属ドレイン領域５４４が異なってバイアスされるとき、ノミナリー・オフ）として形成される。
【００３４】
本発明の利点の一つは、ＳｉＯ２／Ｓｉ３Ｎ４ゲート絶縁層のＳｉ３Ｎ４部分が、ゲート絶縁層とＡｌＧａＮ障壁層（又は任意のＩｎＡｌＧａＮ障壁層）との間の接合の界面準位の形成を著しく低減させることである。電子がトラップされ得るサイトの数を著しく低減することは、ＧａＮデバイスの長期的信頼性を著しく改善する。
【００３５】
本発明の更なる利点は、ＳｉＯ２／Ｓｉ３Ｎ４ゲート絶縁層のキャップ層としてＳｉＯ２を利用することにより、本発明は、最低漏れ電流及び２．５ボルト程度に高い閾値電圧を有する（即ち、ＳｉＯ２は９ｅＶのバンドギャップＥｇと２．５ｅＶ程度まで高くなり得るＡｌＧａＮに対する?Ｅｃを有する）ことである。
【００３６】
図１０は、本発明に従った漏れ電流を図示するバンド図を示す。図１０に示すように、バンドラインナップは、界面準位の低密度及びＳｉＯ２の広いバンドギャップに起因するゲート酸化物内に制限されたトンネリングが存在することを示す。また、２Ｖより大きい閾値電圧Ｖｔで、ＳｉＯ２からＡｌＧａＮに対する有効ΔＥｃが２ｅＶより大きい。
【００３７】
上述の説明は本発明の例であり、本明細書に記載した本発明の種々の代替例を本発明を実施して用いられ得ることを理解されたい。従って、添付の特許請求の範囲が本発明の範囲を定めること、また、これらの特許請求の範囲内の構造及び方法及びそれらの同等物が本発明に包含されることが意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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