(57)【要約】【課題】  相当量の電力を消費し、かつジッタを生成する分周器回路を必要とせずに、高周波周期出力信号を生成する位相ロックループを提供すること。【解決手段】  位相検出器回路は、第１および第２周期入力信号の位相を比較して、出力信号を生成する。位相検出器は、第１および第２周期入力信号の２つの異なる組み合わせを作り、第３および第４周期信号を生成する回路を備える。この回路は、第３周期信号を、第１相対位相シフトを付与する、第１周期信号および第２周期信号の第１の組み合わせに基づかせる。この回路は、第４周期信号を、第１周期信号および第２周期信号の第２の組み合わせに基づかせて、異なる相対位相シフトを提供する。位相検出器は、また、第３周期信号の電力の大きさを第４周期信号の電力の大きさと比較して、位相比較出力信号を生成する比較回路も備える。【選択図】図２Ａ
2013518462.tif 000002
【特許請求の範囲】
【請求項１】
位相検出器回路であって、
第１および第２周期信号を２つの異なる態様で組み合わせて、第３および第４周期信号を生成する組み合わせ回路であって、前記第３周期信号を、第１相対位相シフトを有する前記第１周期信号と前記第２周期信号との組み合わせに基づかせ、前記第４周期信号を、第２相対位相シフトを有する前記第１周期信号と前記第２周期信号との組み合わせに基づかせる、組み合わせ回路と、
前記第３周期信号の電力の大きさを前記第４周期信号の電力の大きさと比較し、前記位相検出器回路の出力信号を生成する比較回路と、
を備える、位相検出器回路。
【請求項２】
前記第３周期信号の前記電力を示す第１包路線信号を生成する第１包絡線検波器回路と、
前記第４周期信号の前記電力を示す第２包路線信号を生成する第２包絡線検波器回路と、をさらに備え、
前記比較回路が、前記第１包路線信号を前記第２包路線信号と比較して、前記位相検出器回路の前記出力信号を生成する、
請求項１に記載の位相検出器回路。
【請求項３】
前記第１包路線検波器回路が、第１ダイオードと、第１レジスタと、前記第１レジスタと並列に連結され、かつ前記第１ダイオードと連結された第１コンデンサと、を備え、前記第２包路線検波器回路が、第２ダイオードと、第２レジスタと、前記第２レジスタと並列に連結され、かつ前記第２ダイオードと連結された第２コンデンサと、を備える、請求項２に記載の位相検出器回路。
【請求項４】
前記組み合わせ回路が、リング構造で連結される４本の伝送線を備える、請求項１に記載の位相検出器回路。
【請求項５】
前記組み合わせ回路が、リング構造で連結される第１、第２、第３、および第４インダクタを備える、請求項１に記載の位相検出器回路。
【請求項６】
前記組み合わせ回路が、さらに、前記第１および前記第２インダクタに連結された第１コンデンサと、前記第２および前記第３インダクタに連結された第２コンデンサと、前記第３および前記第４インダクタに連結された第３コンデンサと、前記第４および前記第１インダクタに連結された第４コンデンサと、を備える、請求項５に記載の位相検出器回路。
【請求項７】
前記第３周期信号の前記電力を示す第１電力信号を生成する第１自己ミキサ回路と、
前記第４周期信号の前記電力を示す第２電力信号を生成する第２自己ミキサ回路と、をさらに備え、
前記比較回路が、前記第１電力信号を前記第２電力信号と比較し、前記位相検出器回路の前記出力信号を生成する、
請求項１に記載の位相検出器回路。
【請求項８】
前記位相検出器回路は、位相ロックループ回路の一部であり、前記第２周期信号が前記位相ロックループ回路のフィードバック信号である、請求項１に記載の位相検出器回路。
【請求項９】
前記第２周期信号が、前記位相ロックループ回路内の発振器回路の出力から、前記位相検出器回路の入力へとルーティングされる、請求項８に記載の位相検出器回路。
【請求項１０】
前記位相検出器回路が、遅延ロックループ回路の一部であり、前記第２周期信号が前記遅延ロックループ回路のフィードバック信号である、請求項１に記載の位相検出器回路。
【請求項１１】
前記組み合わせ回路が受動回路である、請求項１に記載の位相検出器回路。
【請求項１２】
前記受動回路が受動ハイブリッドカプラである、請求項１１に記載の位相検出器回路。
【請求項１３】
前記組み合わせ回路が、前記第３周期信号を、約９０°の相対位相シフトを導入する態様で前記第１周期信号と前記第２周期信号との組み合わせに基づかせ、前記組み合わせ回路が、前記第４周期信号を、約２７０°の相対位相シフトを導入する態様で前記第１周期信号と前記第２周期信号との組み合わせに基づかせる、請求項１に記載の位相検出器回路。
【請求項１４】
前記位相検出器回路が集積回路である、請求項１に記載の位相検出器回路。
【請求項１５】
前記位相検出器回路がダイナミックランダムアクセスメモリ集積回路内にある、請求項１に記載の位相検出器回路。
【請求項１６】
前記位相検出器回路がメモリデバイスの一部である、請求項１に記載の位相検出器回路。
【請求項１７】
前記位相検出器回路がメモリコントローラ集積回路である、請求項１に記載の位相検出器回路。
【請求項１８】
前記組み合わせ回路が、前記第１および前記第２周期信号を組み合わせることにより前記第３および前記第４周期信号を生成して、前記第３周期信号に対する第１極性位相シフトと前記第４周期信号に対する第２極性位相シフトと、を生成し、前記比較回路が、前記第３および前記第４周期信号を減算して、前記第１周期信号と前記第２周期信号との間の位相差を分離する出力を得て、これにより前記出力が前記第１周期信号と前記第２周期信号との間の特定の位相差に集中する、請求項１に記載の位相検出器回路。
【請求項１９】
第１および第２周期信号を受信し、かつ前記第１および前記第２周期信号に応じて第３および第４周期信号を生成する位相検出器回路であって、前記第３周期信号を、第１相対位相シフトを付与する態様で前記第１周期信号と前記第２周期信号との組み合わせに基づかせ、前記第４周期信号を、第２相対位相シフトを付与する態様で前記第１周期信号と前記第２周期信号との組み合わせに基づかせ、前記第３周期信号の電力を前記第４周期信号の電力と比較して出力信号を生成する、位相検出器回路と、
前記位相検出器回路に連結されたループ回路であって、前記第２周期信号を生成し、かつ前記位相検出器回路の前記出力信号の変化に基づいて前記第２周期信号の位相を変動させる、ループ回路と、
を備える、回路。
【請求項２０】
前記ループ回路が、発振器に連結されたループフィルタを備え、前記ループフィルタが、前記位相検出器回路の前記出力信号を受信し、前記回路が位相ロックループである、請求項１９に記載の回路。
【請求項２１】
前記ループ回路が、可変遅延回路に連結されたループフィルタを備え、前記ループフィルタが、前記位相検出器回路の前記出力信号を受信し、前記回路が遅延ロックループである、請求項１９に記載の回路。
【請求項２２】
前記位相検出器回路が、前記第１および前記第２周期信号に応じて前記第３および前記第４周期信号を生成する受動ハイブリッドカプラを備える、請求項１９に記載の回路。
【請求項２３】
前記位相検出器回路が、さらに、
前記第３周期信号の電力を示す第１包絡線信号を生成する第１包絡線検波器回路と、
前記第４周期信号の電力を示す第２包絡線信号を生成する第２包絡線検波器回路と、
前記第１および前記第２包絡線信号を比較して前記位相検出器回路の前記出力信号を生成する比較器回路と、を備える、
請求項２２に記載の回路。
【請求項２４】
前記受動ハイブリッドカプラが、リング構造で連結される４本の伝送線を備える、請求項２２に記載の回路。
【請求項２５】
前記受動ハイブリッドカプラが、リング構造で連結される第１、第２、第３、および第４インダクタと、前記第１および前記第２インダクタに連結された第１コンデンサと、前記第２および前記第３インダクタに連結された第２コンデンサと、前記第３および前記第４インダクタに連結された第３コンデンサと、前記第４および前記第１インダクタに連結された第４コンデンサと、を備える、請求項２２に記載の回路
【請求項２６】
前記位相検出器回路が、前記第３周期信号を、約９０°の相対位相シフトを付与する態様で前記第１周期信号と前記第２周期信号との組み合わせに基づかせ、前記位相検出器回路が、前記第４周期信号を、約２７０°の相対位相シフトを付与する態様で前記第１周期信号と前記第２周期信号との組み合わせに基づかせる、請求項１９に記載の回路。
【請求項２７】
第１ミキサ回路および第１ローパスフィルタ回路を備える第１自己ミキサ回路であって、前記第３周期信号の電力を示す第１電力信号を生成する、第１自己ミキサ回路と、
第２ミキサ回路および第２ローパスフィルタ回路を備える第２自己ミキサ回路であって、前記第４周期信号の電力を示す第２電力信号を生成する、第２自己ミキサ回路と
前記第１および前記第２電力信号を比較して前記位相検出器回路の前記出力信号を生成する比較器回路と、
をさらに備える、請求項１９に記載の回路。
【請求項２８】
第１および第２周期信号を組み合わせて、前記第１周期信号および前記第２周期信号の第１関数に基づく第３周期信号と、前記第１周期信号および前記第２周期信号の第２関数に基づく第４周期信号と、を生成することと、
前記第３周期信号の電力の大きさを前記第４周期信号の電力の大きさと比較して、前記第１周期信号と前記第２周期信号との間の位相差の変化に基づいて変動する位相比較信号を生成することと、
を含む、方法。
【請求項２９】
第１および第２周期信号を組み合わせて、第３および第４周期信号を生成することが、さらに、受動ハイブリッドカプラを使用することを含む、請求項２８に記載の方法。
【請求項３０】
前記受動ハイブリッドカプラが、リング構造で連結される４本の伝送線を備える、請求項２９に記載の方法。
【請求項３１】
前記受動ハイブリッドカプラが、リング構造で連結される第１、第２、第３、および第４インダクタを備える、請求項２９に記載の方法。
【請求項３２】
前記第２周期信号が位相ロックループ回路の発振器回路によって生成される、請求項２８に記載の方法。
【請求項３３】
前記第２周期信号が、遅延ロックループ回路におけるフィードバック信号である、請求項２８に記載の方法。
【請求項３４】
前記第１関数が、前記第１周期信号と前記第２周期信号との間に第１相対位相シフトを付与し、前記第２関数が、前記第１周期信号と前記第２周期信号との間に第２相対位相シフトを付与する、請求項２８に記載の方法。
【請求項３５】
第１および第２周期信号を組み合わせて、前記第１周期信号および前記第２周期信号の第１関数に基づく第３周期信号と、前記第１周期信号および前記第２周期信号の第２関数に基づく第４周期信号と、を生成することと、
前記第３周期信号の電力の大きさを前記第４周期信号の電力の大きさと比較して、前記第１周期信号と前記第２周期信号との間の位相差の変化に基づいて変動する位相比較信号を生成することと、
ループ回路を使用して、前記第２周期信号を前記位相比較信号に基づいて変動させることと、
を含む、方法。
【請求項３６】
ループ回路を使用して、前記第２周期信号を前記位相比較信号に基づいて変動させることは、さらに、位相ロックループを使用して、前記第２周期信号を前記位相比較信号の変化に基づいて変動させることを含む、請求項３５に記載の方法。
【請求項３７】
ループ回路を使用して、前記第２周期信号を前記位相比較信号に基づいて変動させることは、さらに、遅延ロックループを使用して、前記第２周期信号を前記位相比較信号の変化に基づいて変動させることを含む、請求項３５に記載の方法。
【請求項３８】
前記第３周期信号の電力を示す第１包絡線信号を生成することと、
前記第４周期信号の電力を示す第２包絡線信号を生成することと、をさらに含み、
前記第３周期信号の電力の大きさを前記第４周期信号の電力の大きさと比較して、位相比較信号を生成することは、さらに、前記第１包絡線信号を前記第２包絡線信号と比較して、前記位相比較信号を生成することを含む、
請求項３５に記載の方法。
【請求項３９】
第１自己ミキサ回路を使用して、前記第３周期信号の電力を示す第１電力信号を生成することと、
第２自己ミキサ回路を使用して、前記第４周期信号の電力を示す第２電力信号を生成することと、をさらに含み、
前記第３周期信号の電力の大きさを前記第４周期信号の電力の大きさと比較して、位相比較信号を生成することは、さらに、前記第１電力信号を前記第２電力信号と比較して、前記位相比較信号を生成することを含む、
請求項３５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]  本特許出願は、参照により全体が本明細書に組み込まれる、２０１０年１
月２１日出願の米国仮特許出願第６１／２９７，００２号の利益を請求する。
【０００２】
技術分野
[0002]  本開示は、電子回路に関連し、より詳細には、位相検出回路および方法に関連する。
【背景技術】
【０００３】
[0003]  図１は、従来技術の位相ロックループ（ＰＬＬ）１００を示す。ＰＬＬ１００は、位相検出器回路１０１、ループフィルタ回路１０２、発振器回路１０３、および、分周器回路１０４を備える。位相検出器回路１０１は、フィードバッククロック信号ＦＢＣＬＫの位相を参照クロック信号ＲＥＦＣＬＫの位相と比較し、制御信号ＶＣを生成する。ループフィルタ回路１０２は、制御信号ＶＣをフィルタ処理し、フィルタ処理された制御信号ＶＣＦを生成する。発振器回路１０３は、周期出力クロック信号ＯＵＴＣＬＫを生成する。発振器回路１０３は、フィルタ処理された制御信号ＶＣＦの変化に基づいて、ＯＵＴＣＬＫの周波数を変動させる。
【０００４】
[0004]  分周器回路１０４は、ＯＵＴＣＬＫに応じてＦＢＣＬＫを生成する。分周器回路１０４は、ＯＵＴＣＬＫの周波数を分周し、ＦＢＣＬＫの周波数を生成する。ＰＬＬ１００は、ＦＢＣＬＫとＲＥＦＣＬＫとの間の位相差および周波数差をゼロにする。
【０００５】
[0005]  分周器回路１０４は、通常、高周波出力クロック信号ＯＵＴＣＬＫに応じてフィードバッククロック信号ＦＢＣＬＫを生成するために、相当量の電力を消費する。また、分周器回路１０４は、ＯＵＴＣＬＫ内にジッタも生成する。したがって、相当量の電力を消費し、かつジッタを生成する分周器回路を必要とせずに、高周波周期出力信号を生成する位相ロックループを提供することが望ましい。
【図面の簡単な説明】
【０００６】
【図１】[0006]  図１は、従来技術の位相ロックループ（ＰＬＬ）を示す。
【図２Ａ】[0007]  図２Ａは、位相検出器回路の一例を示す。
【図２Ｂ】[0008]  図２Ｂは、φ１およびφ２がそれぞれ９０°（＋ｊ）、２７０°（−ｊ）である場合において、図２Ａの組み合わせ回路の入力信号間の位相差を関数とした、組み合わせ回路の２つの信号の正規化された平均電力の一例を示す。
【図２Ｃ】[0009]  図２Ｃは、φ１およびφ２の範囲にわたって組み合わせ回路からの２つの信号の正規化された平均電力を比較することにより、組み合わせ回路の入力信号間の９０°位相差に対する図２Ａの位相検出器の感度を示す。
【図２Ｄ】[0010]  図２Ｄは、図２Ａの位相検出回路の実施形態を使用して高周波周期出力信号を生成することができる位相ロックロープ（ＰＬＬ）回路の一例を示す。
【図３Ａ】[0011]  図３Ａは、図２ＤのＰＬＬにおいて受動ハイブリッドカプラを実現するために使用可能なハイブリッドカプラ回路の一例を示す。
【図３Ｂ】[0012]  図３Ｂは、図２ＤのＰＬＬにおいて受動ハイブリッドカプラを実現するために使用可能なＬＣ回路の一例を示す。
【図４】[0013]  図４は、信号がＡ＋ｊＢおよびＡ−ｊＢに等しい一実施形態において、受動ハイブリッドカプラからの信号間の正規化された振幅差に対する、図２Ｄの受動ハイブリッドカプラへの周期入力信号間の位相差をプロットした一例を示すグラフである。
【図５Ａ】[0014]  図５Ａは、図２ＤのＰＬＬにおいて振幅／電力検出器回路を実現するために使用可能な包絡線検波器回路の一例を示す。
【図５Ｂ】[0015]  図５Ｂは、図２ＤのＰＬＬにおいて振幅／電力検出器回路を実現するために使用可能な自己ミキサ回路の一例を示す。
【図６】[0016]  図６は、図２Ａの位相検出器回路の実施形態を使用して高周波周期出力信号を生成することができる遅延ロックループ（ＤＬＬ）回路の一例を示す。
【図７Ａ】[0017]  図７Ａは、図２ＤのＰＬＬを含む集積回路の一部分の一例を示す。
【図７Ｂ】[0018]  図７Ｂは、図６のＤＬＬを含む集積回路の一部分の一例を示す。
【発明を実施するための形態】
【０００７】
[0019]  位相検出器回路は、第１および第２周期入力信号を組み合わせて、入力信号の位相シフトされた像の異なる組み合わせを表す２つの異なる中間信号を生成する。位相検出器は、これら２つの中間信号の電力を比較して、第１周期入力信号と第２周期入力信号との間の位相差を決定する。位相検出器は、受動ハイブリッドカプラのような受動回路を使用して、２つの出力信号を生成することができる。ＰＬＬのようなロックループでこのタイプの位相検出器回路を使用することにより、低電力回路を使用して特定の位相を有するタイミング信号を生成することができる。このような回路は、デジタルエレクトロニクスにおいて多様な用途を有し、その一つとして、チップまたは回路がタイミング参照信号と同期されたり、あるいはタイミング参照信号に対して制御されたりする低電力デジタル装置の用途における使用が含まれる。
【０００８】
[0020]  図２Ａは、位相検出器回路２００の一例を示す。位相検出器回路２００は、２つの周期入力信号ＡおよびＢの位相を比較して、出力信号ＯＵＴを生成する。出力信号ＯＵＴは、入力信号Ａと出力信号Ｂとの間の位相差に直接依存するため、それら信号の相対的な位相を同期させるか、またはそれら信号を制御された関係にロックするために使用することができる。位相検出器回路２００は、２つの入力信号ＡおよびＢを組み合わせて、これら入力信号の位相シフトされた像の異なる組み合わせを表す２つの中間信号を生成する組み合わせ回路２０１を備える。これら２つの中間信号は、それぞれ、Ａ＋ｅｘｐ（ｊ×φ１）×ＢおよびＡ＋ｅｘｐ（ｊ×φ２）×Ｂとして図２Ａに表現されているが、これらの信号を組み合わせて相対的な位相シフトを付与し得るほかの方法もある。２つの中間信号は、比較回路２０２に入力され、比較回路２０２が出力信号ＯＵＴを生成する。一実施形態では、比較回路は、これら２つの中間信号の差を取って差分信号を生成し、その後、この差分信号を処理して（少なくともある周波数帯域に対する）ピーク電力を検出する。差分信号は、ＡおよびＢが同相であるとき最大ピーク電力を有し、ＡおよびＢの位相が１８０°ずれているとき最小ピーク電力を有する。また、信号ＡおよびＢがいずれの位相関係にあっても、ピーク電力の差は、φ１およびφ２の位相が１８０°ずれているときに最大になる。これらの関係は、それぞれ、図４および図２Ｂ、２Ｃに示されている。
【０００９】
[0021]  図２Ａに示す実施形態では、組み合わせ回路２０１は、入力信号ＡおよびＢを互いに対して修正し、Ａ＋ｅｘｐ（ｊ×φ１）×ＢおよびＡ＋ｅｘｐ（ｊ×φ２）×Ｂ（ここで、
【数１】
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）に等しい２つの周期信号を生成する。パラメータφ１は、組み合わせ回路２０１が、Ａ＋ｅｘｐ（ｊ×φ１）×Ｂに等しい中間信号を生成するために、周期信号Ａに対して生成する周期信号Ｂの位相オフセットを示す。パラメータφ２は、組み合わせ回路２０１が、Ａ＋ｅｘｐ（ｊ×φ２）×Ｂに等しい中間信号を生成するために、周期信号Ａに対して生成する周期信号Ｂの位相オフセットを示す。上述のとおり、これらの信号間に相対的な位相遅れを付与する他の方法を含む、信号を組み合わせる他の方法もまた可能である。
【００１０】
[0022]  φ１およびφ２が特定の範囲内にあるとき、信号Ａ＋ｅｘｐ（ｊ×φ１）×ＢおよびＡ＋ｅｘｐ（ｊ×φ２）×Ｂの電力差は、信号Ａと信号Ｂとの間の位相差に比例する。図２Ｂは、φ１およびφ２がそれぞれ９０°（＋ｊ）、２７０°（−ｊ）である場合において、入力信号Ａと入力信号Ｂとの間の位相差を関数とした、組み合わせ回路の２０１からの２つの中間信号の正規化された平均電力の一例を示す。組み合わせ回路２０１からの中間信号Ａ＋ｅｘｐ（ｊ×φ１）×ＢおよびＡ＋ｅｘｐ（ｊ×φ２）×Ｂは、それぞれ、実線の曲線および点線の曲線として図２Ｂに示されている。組み合わせ回路２０１は、信号Ａ＋ｅｘｐ（ｊ×φ１）×ＢおよびＡ＋ｅｘｐ（ｊ×φ２）×Ｂに、位相合わせされている信号ＡおよびＢに応じて同一の正規化された平均電力を持たせる。
【００１１】
[0023]  図２Ｄに関連して後述する実施形態を含むいくつかの実施形態は、これらの原理を利用して、ＰＬＬの構築を容易にしている。例えば、位相検出器回路（図２Ａのブロック２００）は、信号「Ｂ」としてＰＬＬフィードバックを受信することができ、信号「Ａ」として提供された参照入力にロックされる。この場合、上述したように、組み合わせ回路を使用して信号Ａに対する信号Ｂの位相シフトされた２つの異なる像を生じさせ、２つの異なる出力Ａ＋ｅｘｐ（ｊ×φ１）×ＢおよびＡ＋ｅｘｐ（ｊ×φ２）×Ｂを作り出すことができる。図２Ａの組み合わせ回路は、追加の電力源によって駆動されることなくこの組み合わせを作り出す受動回路として実現することができ、これにより低電力ＰＬＬを容易に実現することができる。図２Ｄの実施形態では、この回路は、さらに「ハイブリッドカプラ」として実現され得る。
【００１２】
[0024]  図２Ｃは、入力信号Ａと入力信号Ｂとの間の位相差が９０°であるとき、φ１およびφ２の位相範囲にわたって出力される２つの中間信号間の正規化された電力差を比較することにより、位相検出器２００の感度を示す。信号間の電力差は、図２Ｃにおいて０〜１．０の間の正規化された値として表されている。図２Ｃに示される９本の曲線は、φ１およびφ２の位相範囲に対して、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９での組み合わせ回路２０１からの信号間の正規化された電力差を示している。φ１およびφ２の最適な値は、それぞれ９０度および２７０度であるものの、図２Ｃに示すように、位相検出器２００は、広範囲のパラメータφ１およびφ２の値にわたって機能する。
【００１３】
[0025]  比較回路２０２は、周期信号Ａ＋ｅｘｐ（ｊ×φ１）×Ｂの電力を、周期信号号Ａ＋ｅｘｐ（ｊ×φ２）×Ｂの電力と比較し、位相検出器回路２００の位相比較出力信号ＯＵＴを生成する。位相検出器２００の位相比較出力信号ＯＵＴは、周期入力信号Ａと周期入力信号Ｂとの間の位相差の変化に基づき変動する。
【００１４】
[0026]  図２Ｄは、図２Ａの位相検出器回路の実施形態を使用して高周波周期信号Ｂを生成することができる位相ロックループ（ＰＬＬ）回路２１０の一例を示す。ＰＬＬ２１０は、一般的に相当量の電力を消費し、かつ信号Ｂ内にジッタを生成するループ経路内の分周器回路の使用を必要としない。
【００１５】
[0027]  ＰＬＬ回路２１０は、位相検出器、ループフィルタ回路２１９、および電圧制御発振器（ＶＣＯ）回路２２０を備える。位相検出器は、受動ハイブリッドカプラ２１１、振幅／電力検出器回路２１２〜２１３、および比較器回路２１８を備える。ＰＬＬ回路２１０内の位相検出器は、図２Ａに示す位相検出器回路２００の一例である。
【００１６】
[0028]  ２つの周期信号ＡおよびＢは、図２Ｄに示すように受動ハイブリッドカプラ２１１の入力へと伝送される。受動ハイブリッドカプラ２１１は、例えば、伝送線、抵抗器、コンデンサ、インダクタまたはダイオードなどの受動回路部品を備える。
【００１７】
[0029]  周期信号ＡおよびＢは、例えば、クロック信号であってよい。受動ハイブリッドカプラ２１１は、これら２つの信号を２つの異なる態様で組み合わせ、周期信号ＡおよびＢに応じて、２つの中間信号Ａ＋ｅｘｐ（ｊ×φ１）×ＢおよびＡ＋ｅｘｐ（ｊ×φ２）×Ｂを生成する。中間信号Ａ＋ｅｘｐ（ｊ×φ１）×ＢおよびＡ＋ｅｘｐ（ｊ×φ２）×Ｂは、信号Ａと信号Ｂとの２つの異なる位相シフトされた組み合わせに等しい。
【００１８】
[0030]  振幅／電力検出器回路２１２は、周期信号Ａ＋ｅｘｐ（ｊ×φ１）×Ｂの電力（例えば、ピーク振幅）に比例した電圧信号Ｖ１を生成する。電圧信号Ｖ１は、比較器２１８の非反転（＋）入力に伝送される。振幅／電力検出器回路２１３は、周期信号Ａ＋ｅｘｐ（ｊ×φ２）×Ｂの電力（例えば、ピーク振幅）に比例した電圧信号Ｖ２を生成する。電圧信号Ｖ２は、比較器２１８の反転（−）入力に伝送される。
【００１９】
[0031]  比較回路２１８は、信号Ｖ１の電圧を信号Ｖ２の電圧と比較し、位相比較信号ＶＣＰを生成する。比較器回路２１８は、信号Ｖ１およびＶ２間の線形差分に等しいアナログ出力電圧信号ＶＣＰを生成する差分回路である。あるいは、比較器回路２１８は、例えば、Ｖ１の電圧がＶ２の電圧よりも大きい場合に、ＶＣＰに論理高状態を生成し、Ｖ２の電圧がＶ１の電圧よりも大きい場合にＶＣＰに論理低状態を生成するデジタル２進比較器とすることができる。デジタル２進比較器の出力信号ＶＣＰは、例えば、電荷ポンプ回路を駆動してアナログ信号を生成してもよい。
【００２０】
[0032]  ループフィルタ回路２１９は、比較器回路２１８の出力信号ＶＣＰに基づいた１つ以上のフィルタ処理した信号ＶＦを生成する。比較器２１８がアナログ出力信号ＶＣＰを生成する場合、ループフィルタ回路２１９は信号ＶＣＰをローパスフィルタ処理してフィルタ処理した信号ＶＦを生成するコンデンサを備えることができる。あるいは、比較器２１８がデジタル出力信号ＶＣＰを生成する場合、ループフィルタ回路２１９は、例えば、出力信号ＶＣＰのデジタル値を複数のサイクルにわたって積分してフィルタ処理した信号ＶＦを生成する積分器回路とすることができる。
【００２１】
[0033]  電圧制御発振器（ＶＣＯ）回路２２０は、発振周期出力電圧信号Ｂを生成する。ＶＣＯ回路２２０は、ループフィルタ回路２１９によって生成されたフィルタ処理後の信号の値に基づいて周期信号Ｂの周波数を設定する。ＶＣＯ回路２２０は、フィルタ処理された信号ＶＦの変化に基づいて周期信号Ｂの周波数を変動させる。ＶＣＯ回路２２０は、例えば、リング発振器、ＬＣタンク発振器、水晶発振器等であってよい。
【００２２】
[0034]  周期信号Ａと周期信号Ｂとの間の位相差は、受動ハイブリッドカプラ２１１により出力される中間信号Ａ＋ｅｘｐ（ｊ×φ１）×ＢおよびＡ＋ｅｘｐ（ｊ×φ２）×Ｂの相対電力（例えば、ピーク振幅）に差異を生じさせる。信号ＡおよびＢの位相が等しい場合、２つの中間信号は同一のピーク電力を有することになる。入力信号ＡおよびＢの位相が異なる場合、２つの中間信号は、少なくとも特定の周波数帯域内で、異なるピーク電力を有することになる。信号Ａ＋ｅｘｐ（ｊ×φ１）×ＢおよびＡ＋ｅｘｐ（ｊ×φ２）×Ｂの電力差は、周期信号Ａと周期信号Ｂとの間の位相差に比例する。信号Ａ＋ｅｘｐ（ｊ×φ１）×ＢおよびＡ＋ｅｘｐ（ｊ×φ２）×Ｂの電力差は、振幅／電力検出器２１２〜２１３により生成された信号Ｖ１と信号Ｖ２との間の電圧差として反映される。
【００２３】
[0035]  周期信号Ａの位相が周期信号Ｂに対して進んでいる場合（∠Ａ＞∠Ｂ）、受動ハイブリッドカプラ２１１および振幅／電力検出器２１２〜２１３は、例えば図２Ｂに示すように、信号Ｖ１の電圧を信号Ｖ２の電圧よりも大きくする。これに応じて、比較器２１８は、信号ＶＣＰを増大させるか、または、ＶＣＰを論理高状態にし、ループフィルタ２１９は、フィルタ処理された信号ＶＦの値を増大させ、発振器２２０は、周期信号Ｂの周波数を増加させる。
【００２４】
[0036]  周期信号Ａの位相が周期信号Ｂに対して遅延している場合（∠Ａ＜∠Ｂ）、受動ハイブリッドカプラ２１１および振幅／電力検出器２１２〜２１３は、信号Ｖ１の電圧を、信号Ｖ２の電圧よりも小さくする。これに応じて、比較器２１８は、信号ＶＣＰを減少させるか、または、ＶＣＰを論理低状態にし、ループフィルタ２１９は、フィルタ処理された信号ＶＦの値を減少させ、発振器２２０は、周期信号Ｂの周波数を減少させる。
【００２５】
[0037]  ＰＬＬ回路２１０は、周期信号ＡおよびＢが同一の周波数を有し、かつ位相が一致するまで、周期信号Ｂの位相および周波数を前述したように調整し続け、ＰＬＬ２１０をロックさせる。周期信号ＡおよびＢは、位相差が０°または３６０°の倍数のとき、位相が一致している。
【００２６】
[0038]  図２Ｄの実施形態では、受動ハイブリッドカプラ２１１は、トランジスタのような能動部品を含まない。結果として、ＰＬＬ２１０は、ロック状態のとき、信号Ａと信号Ｂとの間に非常に小さいスキューを生成し、ＰＬＬ２１０は、実質的により少ないジッタを周期信号Ｂに生成する。
【００２７】
[0039]  上述したように、ＰＬＬ２１０は、ＶＣＯ２２０の出力と受動ハイブリッドカプラ２１１の第２の入力との間のループ経路に分周器回路を必要としない。結果として、ＰＬＬ２１０は、ＰＬＬ１００に比べて消費する電力が大幅に少なく、かつ、周期信号Ｂ内に生成するジッタおよび位相ノイズがかなり少ない。
【００２８】
[0040]  しかし、別の実施形態では、ＰＬＬ２１０は、ＶＣＯ２２０の出力と受動ハイブリッドカプラ２１１の第２の入力との間に連結された分周器回路を有してもよい。本実施形態では、分周器回路は、ＶＣＯ２２０の周期出力信号に応じて周期信号Ｂを生成する。
【００２９】
[0041]  さらに別の実施形態では、ＰＬＬ回路２１０は、ＰＬＬ２１０の参照入力Ａと受動ハイブリッドカプラ２１１の第１の入力との間に連結された分周器回路を有してもよい。
【００３０】
[0042]  図３Ａは、ＰＬＬ２１０内に受動ハイブリッドカプラ２１１を実現するために使用可能なハイブリッドカプラ回路３００の一例を示す。ハイブリッドカプラ回路３００は、リング状に連結された４本の伝送線３０１〜３０４を備える。
【００３１】
[0043]  伝送線３０１〜３０２および３０３〜３０４の特性インピーダンスは、それぞれ、
【数２】
2013518462.tif 000004
およびＺ０であり、ここで、Ｚ０は任意の特性インピーダンスを示す。伝送線３０１〜３０４の長さは、ハイブリッドカプラ回路３００が、周期信号ＡおよびＢに応じて、Ａ＋ｅｘｐ（ｊ×φ１）×ＢおよびＡ＋ｅｘｐ（ｊ×φ２）×Ｂに等しい周期中間信号を生成するように選択される。ハイブリッドカプラ回路３００は、対称的な構造を有する。
【００３２】
[0044]  図３Ｂは、ＰＬＬ２１０内に受動ハイブリッドカプラ２１１を実現するために使用することができるＬＣ回路３５０の一例を示す。ＬＣ回路３５０は、リング状に連結されたインダクタ３１１〜３１４とコンデンサ３２１〜３２４とを備える。コンデンサ３２１〜３２４のそれぞれは、インダクタのうちの２つと接地ノードとの間に連結される。
【００３３】
[0045]  インダクタ３１１、３１２、３１３および３１４は、それぞれ、Ｌ１、Ｌ１、Ｌ２、Ｌ２のインダクタンス値を有する。コンデンサ３２１〜３２４のそれぞれは、同一の容量値を有し、この容量値は図３ＢにおいてＣで表される。インダクタ３１１〜３１４のインダクタンスと、コンデンサ３２１〜３２４の容量は、ＬＣ回路３５０が周期信号ＡおよびＢに応じてＡ＋ｅｘｐ（ｊ×φ１）×ＢおよびＡ＋ｅｘｐ（ｊ×φ２）×Ｂに等しい中間信号を生成するように選択される。ＬＣ回路３５０は、対称的な構造を有する。
【００３４】
[0046]  インダクタ３１１〜３１４およびコンデンサ３２１〜３２４の値は、１／４波長伝送線の集中素子等価回路から概算することができる。例えば、Ｌ１＝Ｚ０／Ｗ０、Ｃ＝１／（Ｚ０×Ｗ０）、そして、Ｌ２＝（Ｚ０／√２）／Ｗ０、ここでＷ０＝２πｆ０であり、ｆ０は設計周波数であり、Ｚ０は伝送線の特性インピーダンスである。
【００３５】
[0047]  φ１＝９０°、φ２＝２７０°の特定の例によると、回路３００および３５０はＡ＋ｊＢおよびＡ−ｊＢに等しい信号を生成するよう設計される。図４は、出力がＡ＋ｊＢおよびＡ−ｊＢに等しい一実施形態において、受動ハイブリッドカプラ２１１の出力間の正規化された振幅差に対する、周期信号Ａと周期信号Ｂとの間の位相差をプロットした一例を示すグラフである。また、本実施形態では、電圧信号Ｖ１およびＶ２は、Ａ＋ｊＢおよびＡ−ｊＢの振幅を示している。図４に示すように、信号Ａ＋ｊＢと信号Ａ−ｊＢとの間のピーク振幅の差は、信号Ａと信号Ｂとの間の位相差が約０のとき、約０である。信号Ａと信号Ｂとの間の位相差が増加するにつれ、これら信号間のピーク振幅の差も増加する。
【００３６】
[0048]  図２Ｄおよび図４の特定の実施形態では、これに限定するものではないが、ＰＬＬ２１０が、例えば、約１０％の精度内で信号Ａ＋ｊＢと信号Ａ−ｊＢとの間の差を測定することができる。本例では、ＰＬＬ２１０は、１０ギガヘルツ（ＧＨｚ）の周波数で、周期信号ＡおよびＢにおける１ピコ秒（ｐｓ）未満の位相誤差を測定する。１０ＧＨｚでは、信号ＡおよびＢの周期は１００ｐｓであり、１ｐｓ未満の位相誤差の測定値は、ＡおよびＢの周期の１％未満を表す。
【００３７】
[0049]  図５Ａは、図２ＤのＰＬＬ２１０において、それぞれ、振幅／電力検出器回路２１２および２１３を実現するために使用することができる包絡線検波器回路５００および５０１の例を示す。包絡線検波器回路５００は、ダイオード５０２、コンデンサ５０４、およびレジスタ５０６を備える。包絡線検波器回路５０１は、ダイオード５０３、コンデンサ５０５、およびレジスタ５０７を備える。
【００３８】
[0050]  コンデンサ５０４およびレジスタ５０６は、ダイオード５０２のカソードと接地電圧のノードとの間に並列に連結されている。包絡線検波器回路５００は、周期信号Ａ＋ｅｘｐ（ｊ×φ１）×Ｂのピーク振幅の大きさに等しい電圧信号Ｖ１を生成する。周期信号Ａ＋ｅｘｐ（ｊ×φ１）×Ｂのピーク振幅の大きさは、周期信号Ａ＋ｅｘｐ（ｊ×φ１）×Ｂの電力を示す。
【００３９】
[0051]  コンデンサ５０５およびレジスタ５０７は、ダイオード５０３のカソードと接地ノードとの間に並列に連結されている。包絡線検波器回路５０１は、周期信号Ａ＋ｅｘｐ（ｊ×φ２）×Ｂのピーク振幅の大きさに等しい電圧信号Ｖ２を生成する。周期信号Ａ＋ｅｘｐ（ｊ×φ２）×Ｂのピーク振幅の大きさは、周期信号Ａ＋ｅｘｐ（ｊ×φ２）×Ｂの電力を示す。
【００４０】
[0052]  別の実施形態によると、振幅／電力検出器回路２１２〜２１３は、信号Ｖ１およびＶ２を生成する自己ミキサ回路を使用して実現することができる。図５Ｂは、図２ＤのＰＬＬ２１０において、それぞれ、振幅／電力検出器回路２１２および２１３を実現するために使用可能な自己ミキサ回路５１１および５１２の例を示す。自己ミキサ回路５１１は、ミキサ回路５２１およびローパスフィルタ回路５２２を備える。自己ミキサ回路５１２は、ミキサ回路５３１およびローパスフィルタ回路５３２を備える。
【００４１】
[0053]  ミキサ回路５２１は、Ａ＋ｅｘｐ（ｊ×φ１）×Ｂを自乗して信号Ｍ１を生成する。ローパスフィルタ（ＬＰＦ）５２２は、信号Ｍ１の高周波成分をフィルタ除去し、周期信号Ａ＋ｅｘｐ（ｊ×φ１）×Ｂのピーク振幅の大きさに比例する低周波電圧信号Ｖ１を生成する。電圧信号Ｖ１は、比較器２１８の非反転入力に供給される。
【００４２】
[0054]  ミキサ回路５３１は、Ａ＋ｅｘｐ（ｊ×φ２）×Ｂを自乗して信号Ｍ２を生成する。ローパスフィルタ（ＬＰＦ）５３２は、信号Ｍ２の高周波成分をフィルタ除去し、周期信号Ａ＋ｅｘｐ（ｊ×φ２）×Ｂのピーク振幅の大きさに比例する低周波電圧信号Ｖ２を生成する。電圧信号Ｖ２は、比較器２１８の反転入力に供給される。
【００４３】
[0055]  図６は、図２Ａの位相検出器回路の実施形態を使用して高周波周期信号Ｂを生成することができる遅延ロックループ（ＤＬＬ）回路６００の一例を示す。ＤＬＬ回路６００は、受動ハイブリッドカプラ２１１、振幅／電力検出器回路２１２〜２１３、比較器回路２１８、ループフィルタ回路２１９および可変遅延回路６１０を備える。
【００４４】
[0056]  受動ハイブリッドカプラ２１１、振幅／電力検出器回路２１２〜２１３、比較器回路２１８、ループフィルタ回路２１９は、図２Ｄに関連して上述したように機能する。ループフィルタ回路２１９の出力信号ＶＦは、可変遅延回路６１０の１つ以上の制御入力に伝送される。可変遅延回路６１０は、周期信号Ａを遅延させて、周期信号Ｂを生成させる。したがって、ＤＬＬ６００において、信号Ｂは信号Ａを遅延させたバージョンであり、信号ＡおよびＢは同一の周波数を有する。可変遅延回路６１０は、信号Ｂに与える信号Ａに対する遅延を、フィルタ処理された信号ＶＦの変化に基づいて変動させる。周期信号Ｂは、可変遅延回路６１０の出力から受動ハイブリッドカプラ２１１の入力へと伝送される。可変遅延回路６１０は、例えば、電圧制御遅延チェーン（voltage-controlled delay chain）、位相補間器、または他のあらゆる好適な調節可能遅延回路とすることができる。
【００４５】
[0057]  本明細書に記載した位相検出器、ＰＬＬおよびＤＬＬは、例えば、メモリＩＣ、コントローラＩＣ、メモリコントローラＩＣ、プロセッサＩＣ、アナログＩＣ、デジタルＩＣ、プログラマブルＩＣなどのあらゆる好適な集積回路（ＩＣ）内に作製することができる。図７Ａは、図２Ｄに示したＰＬＬ２１０を含む集積回路７００の一部分の一例を示す。図７Ｂは、図６に示したＤＬＬ６００を含む集積回路７１０の一部分の一例を示す。これらの実施形態の各々において、集積回路は、ＰＬＬまたはＤＬＬを適宜有し、メソクロナス通信を目的として外部のタイミング基準に同期するメモリデバイスとすることができる。必要に応じて、この集積回路は、さらに、携帯デバイス（例えば、携帯電話または多機能デバイス）などの低電力用においてインスタンス化されるダイナミックランダムアクセスメモリ（ＤＲＡＭ）として構成されてもよい。あるいは、この集積回路は、例えばＤＲＡＭ集積回路のようなメモリデバイスに接続するメモリコントローラの典型ともなり得る。さらに別の実施形態では、この集積回路は、無線デバイスで使用される無線通信用送受信機として使用することもできる。この集積回路は、１つ以上のアンテナに連結されてもよく、必要に応じて、共通のシリコン片を介して、または、共通のパッケージに搭載されて集積回路と一体化された１つ以上のアンテナを有してもよい。
【００４６】
[0058]  例示的な実施形態の上記説明は、例示および説明を目的として記載したものである。上記説明は、本明細書に開示される例に徹底したり限定したりすることを意図したものではない。場合によっては、実施形態の所定の特徴は、上述したような他の特徴を対応して使用しなくとも、採用することができる。請求の範囲から逸脱しない限り、上記教示を踏まえた多くの改良、置き換え、変形が可能である。
【図１】
2013518462.tif 000005
【図２Ａ】
2013518462.tif 000006
【図２Ｂ】
2013518462.tif 000007
【図２Ｃ】
2013518462.tif 000008
【図２Ｄ】
2013518462.tif 000009
【図３Ａ】
2013518462.tif 000010
【図３Ｂ】
2013518462.tif 000011
【図４】
2013518462.tif 000012
【図５Ａ】
2013518462.tif 000013
【図５Ｂ】
2013518462.tif 000014
【図６】
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【図７Ａ】
2013518462.tif 000016
【図７Ｂ】
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【国際調査報告】
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