(57)【要約】  メモリダンプを実施するための方法および装置。方法は、メモリロケーションをデバッガからBISTラッパを介してメモリアレイに供給するステップと、デバッガによってメモリアレイ内のメモリロケーションから読み取られたデータを受信するステップとを含む。方法は、ダンプイネーブル信号をデバッガから送るステップを含むことができ、BISTラッパは、ダンプイネーブル信号に応答してメモリロケーションをメモリアレイに選択的に供給する。方法は、ダンプイネーブル信号を、BISTラッパ内のレジスタに結合されたマルチプレクサに送るステップを含むことができ、ダンプイネーブル信号は、マルチプレクサに、レジスタにメモリロケーションをロードさせる。方法は、メモリロケーションからデータを読み取る前に、書込みディセーブル信号をメモリアレイに非同期的に送るステップを含むことができる。受信されたデータは、メモリロケーションから読み取られたより大きな1組のデータから選択され得る。
2013537345.tif 000002
【特許請求の範囲】
【請求項１】
メモリダンプを実施するための方法であって、
メモリロケーションをデバッガからBISTラッパを介してメモリアレイに供給するステップと、
前記デバッガによって前記メモリアレイ内の前記メモリロケーションから読み取られたデータを受信するステップと
を含む、方法。
【請求項２】
前記BISTラッパが前記メモリロケーションを前記メモリアレイに選択的に供給するように適合され、前記方法が、
ダンプイネーブル信号を前記デバッガから前記BISTラッパに送るステップと、
前記BISTラッパが、前記ダンプイネーブル信号に応答して前記メモリロケーションを前記メモリアレイに選択的に供給するステップと
をさらに含む、請求項1に記載の方法。
【請求項３】
前記BISTラッパがその中のレジスタを使用して前記データアレイと通信し、前記方法が、
前記ダンプイネーブル信号を前記BISTラッパ内の前記レジスタに結合されたマルチプレクサに送るステップをさらに含み、前記ダンプイネーブル信号が、前記マルチプレクサに、前記レジスタに前記メモリロケーションをロードさせる、請求項2に記載の方法。
【請求項４】
前記データを前記メモリアレイ内の前記メモリロケーションから読み取る前に、前記メモリアレイへの書込みをディセーブルする書込みディセーブル信号を、前記メモリアレイに非同期的に送るステップをさらに含む、請求項2に記載の方法。
【請求項５】
前記BISTラッパがメモリBIST内に含まれる、請求項1に記載の方法。
【請求項６】
前記デバッガがJTAGデバッガである、請求項1に記載の方法。
【請求項７】
前記データを前記メモリアレイ内の前記メモリロケーションから読み取る前に、前記メモリアレイへの書込みを非同期的にディセーブルするステップをさらに含む、請求項1に記載の方法。
【請求項８】
前記データが前記デバッガによって前記BISTラッパから受信される、請求項1に記載の方法。
【請求項９】
前記メモリアレイ内の前記メモリロケーションから読み取られたデータを、前記デバッガによってアクセス可能な読出しレジスタに送るステップをさらに含む、請求項1に記載の方法。
【請求項１０】
前記読出しレジスタが前記デバッガと前記BISTラッパの両方によってアクセス可能である、請求項9に記載の方法。
【請求項１１】
前記メモリロケーションから読み取られたより大きな1組のデータから前記受信データを選択するステップをさらに含む、請求項1に記載の方法。
【請求項１２】
ビット選択インジケータを前記デバッガから供給するステップをさらに含み、前記ビット選択インジケータが、前記メモリロケーションから読み取られた前記より大きな1組のデータのビットが前記デバッガに送られるべきであることを示す、請求項11に記載の方法。
【請求項１３】
BISTラッパと、
メモリロケーションを前記BISTラッパを介してメモリアレイに供給し、前記メモリロケーションにおける前記メモリアレイから読み取られたデータを受信するように構成されるデバッガインターフェースと
を備える、装置。
【請求項１４】
前記デバッガインターフェースが、ダンプイネーブル信号を前記BISTラッパに供給し、前記BISTラッパが、前記ダンプイネーブル信号に応答して前記メモリロケーションを前記メモリアレイに選択的に供給する、請求項13に記載の装置。
【請求項１５】
前記BISTラッパがマルチプレクサおよびメモリインターフェースレジスタをさらに備え、前記マルチプレクサが前記メモリインターフェースレジスタの出力に結合され、
前記ダンプイネーブル信号が前記マルチプレクサに送られ、前記マルチプレクサが、前記メモリロケーションを前記メモリインターフェースレジスタを介して前記メモリアレイに供給する、請求項14に記載の装置。
【請求項１６】
前記デバッガインターフェースが、前記メモリアレイへの書込みをディセーブルするために、書込みディセーブル信号を前記メモリアレイに非同期的に供給する、請求項14に記載の装置。
【請求項１７】
前記デバッガインターフェースが、前記メモリアレイへの書込みをディセーブルするために、書込みディセーブル信号を前記メモリアレイに非同期的に供給する、請求項13に記載の装置。
【請求項１８】
前記データが前記デバッガインターフェースによって前記BISTラッパから受信される、請求項13に記載の装置。
【請求項１９】
前記デバッガインターフェースによってアクセス可能な読出しレジスタをさらに備え、前記読出しレジスタが、前記メモリアレイ内の前記メモリロケーションから読み取られた前記データを受信する、請求項13に記載の装置。
【請求項２０】
前記読出しレジスタが前記デバッガインターフェースと前記BISTラッパの両方によってアクセス可能である、請求項19に記載の装置。
【請求項２１】
前記受信されたデータが、前記メモリロケーションから読み取られたより大きな1組のデータから選択される、請求項13に記載の装置。
【請求項２２】
前記デバッガインターフェースによって供給されるビット選択インジケータをさらに備え、前記ビット選択インジケータが、前記メモリロケーションから読み取られた前記より大きな1組のデータのビットが前記デバッガインターフェースに送られるべきであることを示す、請求項21に記載の装置。
【請求項２３】
音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項13に記載の装置。
【請求項２４】
メモリデバイスを試験するためのメモリ自己試験手段と、
前記メモリ自己試験手段を管理するためのデバッガ手段とを備え、前記デバッガ手段が、メモリロケーションを前記メモリ自己試験手段を介して前記メモリデバイスのメモリアレイに供給するように構成され、前記デバッガ手段が、前記メモリロケーションにおける前記メモリアレイから読み取られたデータを受信するように構成される、メモリアクセスコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に集積回路の診断に関し、より詳細には集積回路のデバッガインターフェースを使用するメモリダンプシステムに関する。
【背景技術】
【０００２】
診断メモリダンプは、一定の目標サイクルにおけるチップの挙動を理解することを支援するために、様々なメモリ内容を観察するために実施され得る。しかしながら、全メモリ内容を観察するための最近の方法は、困難で時間がかかり、診断回路素子のために必要なシリコン面積に関してコストがかかるものであり得る。
【０００３】
いくつかの集積回路またはチップは、チップがそのメモリを試験することを可能にする機構であるメモリ内蔵自己試験(memory built-in self test)(BIST)を含む。いくつかの集積回路はまた、デバッガインターフェース、たとえばジョイントテストアクショングループ(JTAG)インターフェースを含む。チップ上の様々な構成要素をデバッグするための単一のステッピングおよびブレークポインティングのような動作を実施するために、デバッギングシステムは、デバッガインターフェースを介してチップと通信することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
診断メモリダンプのためにBISTおよびデバッガインターフェースを活用して再利用することが望ましい。
【課題を解決するための手段】
【０００５】
メモリロケーションをデバッガからBISTラッパ(BIST wrapper)を介してメモリアレイに供給するステップと、デバッガによってメモリアレイ内のメモリロケーションから読み取られたデータを受信するステップとを含む、メモリダンプを実施するための方法が、開示される。方法はまた、ダンプイネーブル信号をデバッガからBISTラッパに送るステップを含むことができ、BISTラッパは、ダンプイネーブル信号に応答してメモリロケーションをメモリアレイに選択的に供給する。BISTラッパは、BISTラッパ内のレジスタを使用してデータアレイと通信することができ、方法はまた、ダンプイネーブル信号をBISTラッパ内のレジスタに結合されたマルチプレクサに送るステップを含むことができ、ダンプイネーブル信号は、マルチプレクサに、レジスタにメモリロケーションをロードさせる。方法はまた、メモリアレイ内のメモリロケーションからデータを読み取る前に、書込みディセーブル信号をメモリアレイに非同期的に送るステップを含むことができ、書込みディセーブル信号は、メモリアレイへの書込みをディセーブルする。BISTラッパは、メモリBISTの一部であってよく、デバッガはJTAGデバッガであってよい。メモリアレイ内のメモリロケーションから読み取られたデータは、デバッガによってアクセス可能な読出しレジスタに送られ得る。読出しレジスタはまた、BISTラッパによってアクセス可能であってよい。受信されたデータは、ビット選択インジケータをデバッガから供給することによってメモリロケーションから読み取られたより大きな1組のデータから選択されてよく、ビット選択インジケータは、メモリロケーションから読み取られたより大きな1組のデータのビットがデバッガに送られるべきことを示す。
【０００６】
BISTラッパと、メモリロケーションをBISTラッパを介してメモリアレイに供給し、メモリロケーションにおけるメモリアレイから読み取られたデータを受信するように構成されたデバッガインターフェースとを含む装置が開示される。デバッガインターフェースは、ダンプイネーブル信号をBISTラッパに供給することができ、BISTラッパは、ダンプイネーブル信号に応答してメモリロケーションをメモリアレイに選択的に供給することができる。BISTラッパはさらに、マルチプレクサおよびメモリインターフェースレジスタを含むことができる。マルチプレクサが、メモリインターフェースレジスタの出力に結合されてよく、ダンプイネーブル信号がマルチプレクサに送られてよく、それによりマルチプレクサは、メモリロケーションをメモリインターフェースレジスタを介してメモリアレイに供給する。デバッガインターフェースは、メモリアレイへの書込みをディセーブルするために、書込みディセーブル信号をメモリアレイに非同期的に供給することができる。
【０００７】
装置はまた、デバッガインターフェースによってアクセス可能であり、メモリアレイ内のメモリロケーションから読み取られたデータを受信する、読出しレジスタを含むことができる。読出しレジスタは、デバッガインターフェースとBISTラッパの両方によってアクセス可能であってよい。受信されたデータは、メモリロケーションから読み取られたより大きな1組のデータから選択され得る。デバッガインターフェースによって供給されたビット選択インジケータは、メモリロケーションから読み取られたより大きな1組のデータのビットがデバッガインターフェースに送られるべきことを示すことができる。装置は、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータからなる群から選択されたデバイスの中に組み込まれてよい。
【０００８】
メモリデバイスを試験するためのメモリ自己試験手段と、メモリ自己試験手段を管理するためのデバッガ手段とを含むメモリアクセスコントローラが開示される。デバッガ手段は、メモリロケーションをメモリ自己試験手段を介してメモリデバイスのメモリアレイに供給するように構成され、デバッガ手段はまた、メモリロケーションにおけるメモリアレイから読み取られたデータを受信するように構成される。
【０００９】
本開示をより完全に理解するために、次に、以下の詳細な説明および添付の図面を参照されたい。
【図面の簡単な説明】
【００１０】
【図１】デバッガベースのメモリダンプシステムの例示的な実施形態のブロック図である。
【図２】デバッガベースのメモリダンプシステムの例示的な実施形態の回路図である。
【図３】メモリダンプシステムの例示的な流れ図である。
【図４】デバッガベースのメモリダンプシステムの一実施形態が有利に使用され得る例示的なワイヤレス通信システムを示すブロック図である。
【発明を実施するための形態】
【００１１】
メモリ内蔵自己試験(BIST)は、診断を実施するための方法を提供するために、ジョイントテストアクショングループ(JTAG)インターフェースなど、デバッグインターフェースまたは試験インターフェースを介して活用および再利用され得る。デバッガインターフェースとメモリBISTとの間にいくつかの論理を設けることによって、ユーザは、デバッガコマンドを使用して間接的にメモリを制御し、メモリから読み取ることができる。このことは、ユーザが、診断のために、特定のメモリロケーションを選択し、それらのロケーションにおけるメモリ内容の一部または全部を読み取ることを可能にする。
【００１２】
図1は、デバッガインターフェース102、メモリBIST 104およびメモリデータアレイ106を備えるシステム100の例示的なトップレベル図を示す。デバッガインターフェース102は、たとえば、ジョイントテストアクショングループ(JTAG)インターフェースまたは別のタイプのデバッガインターフェースであってよい。デバッガインターフェース102は、BISTインターフェース108を介してBIST 104と通信し、BIST 104は、メモリインターフェース110を介してデータアレイ106と通信する。メモリ制御インターフェース112は、デバッガインターフェース102におけるデバッガコマンドを使用してBIST 104を介してメモリアレイ106を間接的に制御し、メモリアレイ106から読み取るために使用され得る。クロック制御114はまた、診断段階の間にメモリ破損を防止するためにメモリへの書込みをディセーブルするために、クロック停止信号をBIST 104およびメモリアレイ106に送るように、デバッガインターフェース102によって制御され得る。
【００１３】
図2は、デバッガインターフェース202、BISTラッパ204および複数のデータアレイ206を備える例示的なシステム200のより詳細な図を示す。デバッガインターフェース202は、書込み、読取り、アドレス、データおよびアレイ選択フィールドを含むデバッガデータレジスタ210を含む。アレイフィールドは、複数のデータアレイ206の選択されたデータアレイを識別し、アドレスビットは、選択されたデータアレイ206内のメモリロケーションを識別する。読取りフィールドおよび書込みフィールドは、選択されたメモリロケーションにおける所望のメモリオペレーションのタイプを識別する。データフィールドは、選択されたメモリロケーションに書き込まれるデータまたはそこから読み取られるデータを保持する。デバッガデータレジスタ210の2例が図2に示されており、1つは、レジスタフィールドがBISTラッパ204およびデータアレイ206と通信しているときのアップデート段階の間であり、もう1つは、データアレイ206からの出力がデバッガデータレジスタ210に送られているときの取込み段階の間である。デバッガデータレジスタ210のこれらの2つの段階は、以下の説明の中で識別される。
【００１４】
デバッガインターフェース202は、メモリ書込みディセーブル信号240およびメモリダンプイネーブル信号242を制御する。メモリ書込みディセーブル信号240は、メモリダンプの間に複数のデータアレイ206に対する書込みをディセーブルするために使用される。メモリダンプイネーブル信号242は、デバッガインターフェース202を使用してメモリダンプをイネーブルするために使用される。これらの信号の使用を、以下により詳細に説明する。
【００１５】
BISTラッパ204は、BISTコントローラ208および診断制御部212を含む。診断制御部212は、マルチプレクサ214およびメモリインターフェースレジスタ216を含む。マルチプレクサ214は、デバッガインターフェース202のデバッガデータレジスタ210またはBISTコントローラ208が、データアレイ206と通信するメモリインターフェースレジスタ216にロードするために選択されるか否かを制御する。
【００１６】
メモリダンプは、クロック停止の命令またはコマンドを使用して、デバッガインターフェース202によってアクティブ化され得る。メモリダンプがクロック停止命令においてデバッガによってアクティブ化されると、プログラムがクロック停止ロケーションに到達したときにクロックが停止され、メモリ書込みディセーブル信号240が複数のメモリアレイ206のそれぞれの書込み制御に非同期的に送られ、ダンプイネーブル信号242がアクティブ化される。書込みディセーブルは、データアレイ206のそれぞれの書込み制御入力におけるANDゲート220への反転入力によって示される。このようにして、書込みディセーブル信号240がアクティブ化されると、反転信号が、書込み制御入力のそれぞれにおけるANDゲート220に入来信号をブロックさせて、データアレイ206へのいかなる書込みをも防止する。書込みディセーブル信号240は、診断段階の間にクロックが停止されているので、非同期的に送られる。デバッガは通常、BISTより低い周波数で動作するので、書込みディセーブル信号240は、メモリアレイ206の書込み制御入力に直接送られてよい。非同期的な書込みディセーブルは、診断段階の間にメモリが破損するのを防止し、メモリが乱されていない状態でシステムが再始動されることを可能にする。
【００１７】
ダンプイネーブル信号242は、BISTラッパ204の診断制御部212のマルチプレクサ214のそれぞれの選択入力に送られる。ダンプイネーブル信号242は、マルチプレクサ214に、デバッガデータレジスタ210(アップデート段階)からのフィールドをメモリインターフェースレジスタ216にロードさせる。デバッガデータレジスタ210(アップデート段階)は、データアレイ206内のロケーションが取り込まれるべきであることを示す。メモリインターフェースレジスタ216の内容が、データアレイ206に送られる。BISTラッパ204の診断制御部212を介してデバッガデータレジスタ210によって指定されたメモリロケーションの内容が、データアレイ206から読み取られ、コンパレータ線222を通ってBISTコントローラ208および/または内容がチェックされ得るデバッガインターフェース202に出力される。図2は、BISTコントローラ208によってアクセス可能であり、同様にBIST出力線226を介してデバッガインターフェース202によってアクセス可能である、BIST読出しレジスタ224に結合される、データアレイ206からのデータの出力を示す。デバッガインターフェース202のための取込みANDゲート228への取込み信号が、デバッガが選択されたメモリロケーションの内容を受信する準備ができていることを示すと、BIST出力線226上の信号が、デバッガデータレジスタ210のデータフィールドに送られる(取込み段階)。
【００１８】
システムが診断状態にある間、データアレイ206内の複数のメモリロケーションが、BISTコントローラ208へのコンパレータ線222上のデータおよびデバッガインターフェース202への出力線226上のデータを読み出すためのBISTマルチプレクサ214を介してデバッガデータレジスタ210を使用してチェックされ得る。診断段階の間、データアレイ206の書込み制御入力のそれぞれにおけるANDゲート220へのメモリ書込みディセーブル信号が、メモリアレイ206が破損するのを防止する。
【００１９】
ダンプイネーブル信号242が、診断段階が完了したことを示すために非アクティブ化され得る。ダンプイネーブル信号242が非アクティブ化されると、メモリ書込みディセーブル信号240が非アクティブ化されてクロックが再始動する。メモリ書込みディセーブル信号240が非アクティブ化されると、ANDゲート220がデータアレイ206への書込みをイネーブルし、システム200が動作を再開する。ダンプイネーブル信号242が非アクティブ化されると、マルチプレクサ214への選択信号により、メモリインターフェースレジスタ216がBISTコントローラ208からロードされるようになる。
【００２０】
図3は、デバッガインターフェースを使用するメモリダンプのための例示的な方法を示す。ブロック302で、プログラムクロック停止ロケーションが、デバッガ内で識別される。複数の停止ロケーションが識別されてよく、それぞれは、クロックが特定の停止ロケーションに到達したときに処理される。
【００２１】
ブロック304で、デバッガは、プログラムクロックが停止ロケーションに到達したか否かをチェックする。プログラムクロックが停止ロケーションにいない間、プログラムは動作を継続する。プログラムクロックが停止ロケーションに到達すると、制御はブロック306に移される。
【００２２】
ブロック306で、プログラムクロックが停止ロケーションで停止され、メモリ書込みディセーブル信号240がアクティブ化されて、メモリダンプイネーブル信号242がアクティブ化される。メモリ書込みディセーブル信号240がデータアレイ206に非同期的に送られて、メモリダンプの間、データアレイ206に対する書込みが防止される。ダンプイネーブル信号242が、BISTラッパ204の診断制御部212のマルチプレクサ214に、メモリインターフェースレジスタ216にロードするためのデバッガデータレジスタ210を選択させる。
【００２３】
ブロック308で、データアレイ206内の選択されたメモリロケーションが、デバッガデータレジスタ210を使用して取り込まれる。デバッガデータレジスタ210には、読取りコマンドおよびデータアレイ206内のメモリロケーションがロードされる。メモリロケーションは、デバッガデータレジスタ210からマルチプレクサ214を介してBISTラッパ204内のメモリインターフェースレジスタ216に送られる。デバッガデータレジスタ210によって指定されたメモリロケーションの内容が、メモリアレイ206から読み取られてデバッガインターフェース202に送られる。BISTコントローラ208とデバッガインターフェース202の両方によってアクセスされ得る、BIST読出しレジスタ224などの読出しレジスタが、使用されてよい。選択されたメモリロケーションの内容が、デバッガデータレジスタ210のデータフィールド内に取り込まれ得る。
【００２４】
ブロック310で、メモリダンプが完了していない場合は、データアレイ206内の追加のデータロケーションが、ブロック308のプロシージャを使用してチェックされ得る。ブロック310で、メモリダンプが完了すると、制御はブロック312に移される。
【００２５】
ブロック312で、メモリダンプイネーブル信号が非アクティブ化され、書込みディセーブル信号が非アクティブ化されて、プログラムクロックが再開する。ダンプイネーブル信号242を非アクティブ化することで、BISTラッパ204の診断制御部212のマルチプレクサ214が、メモリインターフェースレジスタ216にBISTコントローラ208からロードするようになる。メモリ書込みディセーブル信号240を非アクティブ化することで、データアレイ206に書き込まれるデータがイネーブルされる。ブロック312から、制御は、プログラムクロックが別の停止ロケーションに到達するのを待つために、ブロック304に戻されてよい。
【００２６】
図2に示す様々なデータ記憶素子およびバスの幅が同じでない場合は、ビット/バイト選択素子が追加されてよい。たとえば、デバッガデータレジスタ210内のデータフィールドがBIST読出しレジスタ224ほど広くない場合は、BIST読出しレジスタ224内のデータのどのビットが、BIST出力線226を通ってデバッガインターフェース202に送られるべきかを示すために、選択フィールドがデバッガデータレジスタ210に追加されてよく、どのビット/バイトが取込みANDゲート228に送られるかを選択するためにデバッガデータレジスタ210の選択フィールドの内容を使用するマルチプレクサが、出力線226上に追加されてよい。また、たとえば、データアレイ206内のメモリロケーションがBIST読出しレジスタ224より広い場合は、データアレイ206内の選択されたロケーションから読み出された(readout)データのどのビットが、コンパレータ線222を通ってBIST読出しレジスタ224に送られるべきかを示すために、選択フィールドが追加されてよく、どのビット/バイトがBIST読出しレジスタ224に送られるかを選択するために選択フィールドの内容を使用するマルチプレクサが、コンパレータ線222上に追加されてよい。
【００２７】
図4は、デバッガベースのメモリダンプシステムの一実施形態が有利に使用され得る例示的なワイヤレス通信システム400を示す。例示のために、図4は、3つの遠隔ユニット420、430および450ならびに2つの基地局440を示している。一般的なワイヤレス通信システムは、これよりも多くの遠隔ユニットおよび基地局を有し得ることを認識されたい。遠隔ユニット420、430および450はいずれも、本明細書で開示するデバッガベースのメモリダンプシステムを含むことができる。図4は、基地局440から遠隔ユニット420、430および450への順方向リンク信号480、ならびに遠隔ユニット420、430および450から基地局440への逆方向リンク信号490を示している。
【００２８】
図4では、遠隔ユニット420は携帯電話として示され、遠隔ユニット430はポータブルコンピュータとして示され、遠隔ユニット450はワイヤレスローカルループシステム内の固定ロケーション遠隔ユニットとして示されている。たとえば、遠隔ユニットはセルフォン、ハンドヘルドパーソナル通信システム(PCS)ユニット、個人情報端末などのポータブルデータユニット、またはメータ読取り機器などの固定位置データユニットであってもよい。図4は、本明細書で開示するデバッガベースのメモリダンプシステムを含んでよいいくつかの例示的な遠隔ユニットを示すが、本明細書で開示する構造および方法は、これらの例示的な図示のユニットに限定されない。実施形態は、デバッガベースのメモリダンプシステムが望ましい任意の電子デバイス内で好適に使用され得る。
【００２９】
上記に本発明の原則を組み込んだ例示的な実施形態を開示したが、本発明は開示された実施形態に限定されない。代わりに、本出願は、本発明のいかなる変形例、用途、または適応例をも、本発明の一般的な原則を使用して包含するよう意図されている。さらに、本出願は、本発明が関係する、添付の特許請求の範囲の制限内の技術分野の公知の慣習または慣行の範囲内の、本開示からのそのような逸脱を包含するよう意図されている。
【符号の説明】
【００３０】
100  システム
102  デバッガインターフェース
104  内蔵自己試験(BIST)
106  メモリデータアレイ
108  BISTインターフェース
110  メモリインターフェース
112  メモリ制御インターフェース
114  クロック制御
200  システム
202  デバッガインターフェース
204  BISTラッパ
206  データアレイ
208  BISTコントローラ
210  デバッガデータレジスタ
212  診断制御部
214  マルチプレクサ
216  メモリインターフェースレジスタ
220  ANDゲート
222  コンパレータ線
224  BIST読出しレジスタ
226  BIST出力線
228  取込みANDゲート
240  メモリ書込みディセーブル信号
242  メモリダンプイネーブル信号
400  ワイヤレス通信システム
420、430、450  遠隔ユニット
440  基地局
480  順方向リンク信号
490  逆方向リンク信号
【図１】
2013537345.tif 000003
【図２】
2013537345.tif 000004
【図３】
2013537345.tif 000005
【図４】
2013537345.tif 000006
【手続補正書】
【提出日】平成24年7月23日(2012.7.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリダンプを実施するための方法であって、
アレイフィールド内に記憶された値に基づいて複数のアレイからメモリアレイを選択するステップと、
メモリロケーションをデバッガからBISTラッパを介して前記メモリアレイに供給するステップと、
前記デバッガによって前記メモリアレイ内の前記メモリロケーションから読み取られたデータを受信するステップと、
ダンプイネーブル信号を前記デバッガから前記BISTラッパに送るステップであって、前記BISTラッパが、前記ダンプイネーブル信号に応答して前記メモリロケーションを前記メモリアレイに選択的に供給し、かつ前記BISTラッパ内のレジスタを使用して前記データアレイと通信するステップと、
前記ダンプイネーブル信号を、前記BISTラッパ内の前記レジスタに結合されたマルチプレクサに送るステップであって、前記ダンプイネーブル信号が、前記マルチプレクサに、前記レジスタに前記メモリロケーションをロードさせるステップと
を含む、方法。
【請求項２】
アレイフィールド内に記憶された値に基づいて複数のアレイからメモリアレイを選択するステップと、
メモリロケーションをデバッガからBISTラッパを介して前記メモリアレイに供給するステップと、
前記デバッガによって前記メモリアレイ内の前記メモリロケーションから読み取られたデータを受信するステップと、
ダンプイネーブル信号を前記デバッガから前記BISTラッパに送るステップであって、前記BISTラッパが、前記ダンプイネーブル信号に応答して前記メモリロケーションを前記メモリアレイに選択的に供給するステップと、
前記データを前記メモリアレイ内の前記メモリロケーションから読み取る前に、前記メモリアレイへの書込みをディセーブルする書込みディセーブル信号を、前記メモリアレイに非同期的に送るステップと
を含む、方法。
【請求項３】
前記BISTラッパがメモリBIST内に含まれる、請求項1に記載の方法。
【請求項４】
前記デバッガがJTAGデバッガである、請求項1に記載の方法。
【請求項５】
アレイフィールド内に記憶された値に基づいて複数のアレイからメモリアレイを選択するステップと、
メモリロケーションをデバッガからBISTラッパを介して前記メモリアレイに供給するステップと、
前記デバッガによって前記メモリアレイ内の前記メモリロケーションから読み取られたデータを受信するステップと、
前記データを前記メモリアレイ内の前記メモリロケーションから読み取る前に、前記メモリアレイへの書込みを非同期的にディセーブルするステップと
を含む、方法。
【請求項６】
前記データが前記デバッガによって前記BISTラッパから受信される、請求項1に記載の方法。
【請求項７】
前記メモリアレイ内の前記メモリロケーションから読み取られたデータを、前記デバッガによってアクセス可能な読出しレジスタに送るステップをさらに含む、請求項1に記載の方法。
【請求項８】
前記読出しレジスタが前記デバッガと前記BISTラッパの両方によってアクセス可能である、請求項7に記載の方法。
【請求項９】
アレイフィールド内に記憶された値に基づいて複数のアレイからメモリアレイを選択するステップと、
メモリロケーションをデバッガからBISTラッパを介して前記メモリアレイに供給するステップと、
前記デバッガによって前記メモリアレイ内の前記メモリロケーションから読み取られたデータを受信するステップと、
前記メモリロケーションから読み取られたより大きな1組のデータから前記受信データを選択するステップと
を含む、方法。
【請求項１０】
アレイフィールド内に記憶された値に基づいて複数のアレイからメモリアレイを選択するステップと、
メモリロケーションをデバッガからBISTラッパを介して前記メモリアレイに供給するステップと、
前記デバッガによって前記メモリアレイ内の前記メモリロケーションから読み取られたデータを受信するステップと、
前記メモリロケーションから読み取られたより大きな1組のデータから前記受信データを選択するステップと、
ビット選択インジケータを前記デバッガから供給するステップとを含み、前記ビット選択インジケータが、前記メモリロケーションから読み取られた前記より大きな1組のデータのビットが前記デバッガに送られるべきであることを示す、方法。
【請求項１１】
BISTラッパと、
複数のアレイからメモリアレイを選択するためのアレイフィールドと、メモリロケーションを前記BISTラッパを介して前記メモリアレイに供給し、前記メモリロケーションにおける前記メモリアレイから読み取られたデータを受信するためのアドレスフィールドとを有する、試験データ入力レジスタを備えるデバッガインターフェースとを備え、
前記デバッガインターフェースが、ダンプイネーブル信号を前記BISTラッパに供給し、前記BISTラッパが、前記ダンプイネーブル信号に応答して前記メモリロケーションを前記メモリアレイに選択的に供給し、
前記BISTラッパがマルチプレクサおよびメモリインターフェースレジスタを備え、前記マルチプレクサが前記メモリインターフェースレジスタの出力に結合され、前記ダンプイネーブル信号が前記マルチプレクサに送られ、前記マルチプレクサが前記メモリロケーションを前記メモリインターフェースレジスタを介して前記メモリアレイに供給する、装置。
【請求項１２】
BISTラッパと、
複数のアレイからメモリアレイを選択するためのアレイフィールドと、メモリロケーションを前記BISTラッパを介して前記メモリアレイに供給し、前記メモリロケーションにおける前記メモリアレイから読み取られたデータを受信するためのアドレスフィールドとを有する試験データ入力レジスタを備えるデバッガインターフェースとを備え、
前記デバッガインターフェースが、ダンプイネーブル信号を前記BISTラッパに供給し、前記BISTラッパが、前記ダンプイネーブル信号に応答して前記メモリロケーションを前記メモリアレイに選択的に供給し、
前記デバッガインターフェースが、前記メモリアレイへの書込みをディセーブルするために、書込みディセーブル信号を前記メモリアレイに非同期的に供給する、装置。
【請求項１３】
BISTラッパと、
複数のアレイからメモリアレイを選択するためのアレイフィールドと、メモリロケーションを前記BISTラッパを介して前記メモリアレイに供給し、前記メモリロケーションにおける前記メモリアレイから読み取られたデータを受信するためのアドレスフィールドとを有する試験データ入力レジスタを備えるデバッガインターフェースとを備え、
前記デバッガインターフェースが、前記メモリアレイへの書込みをディセーブルするために、書込みディセーブル信号を前記メモリアレイに非同期的に供給する、装置。
【請求項１４】
前記データが前記デバッガインターフェースによって前記BISTラッパから受信される、請求項11に記載の装置。
【請求項１５】
前記デバッガインターフェースによってアクセス可能な読出しレジスタをさらに備え、前記読出しレジスタが、前記メモリアレイ内の前記メモリロケーションから読み取られた前記データを受信する、請求項11に記載の装置。
【請求項１６】
前記読出しレジスタが前記デバッガインターフェースと前記BISTラッパの両方によってアクセス可能である、請求項15に記載の装置。
【請求項１７】
BISTラッパと、
複数のアレイからメモリアレイを選択するためのアレイフィールドと、メモリロケーションを前記BISTラッパを介してメモリアレイに供給し、前記メモリロケーションにおける前記メモリアレイから読み取られたデータを受信するためのアドレスフィールドとを有する試験データ入力レジスタを備えるデバッガインターフェースとを備え、
前記受信されたデータが、前記メモリロケーションから読み取られたより大きな1組のデータから選択される、装置。
【請求項１８】
前記デバッガインターフェースによって供給されるビット選択インジケータをさらに備え、前記ビット選択インジケータが、前記メモリロケーションから読み取られた前記より大きな1組のデータのビットが前記デバッガインターフェースに送られるべきであることを示す、請求項17に記載の装置。
【請求項１９】
音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項11に記載の装置。
【請求項２０】
BISTをラッピングするための手段と、
複数のアレイからメモリアレイを選択するためのアレイフィールドと、メモリロケーションを、前記BISTをラッピングするための手段を介して前記メモリアレイに供給し、前記メモリロケーションにおける前記メモリアレイから読み取られたデータを受信するためのアドレスフィールドとを有する試験データ入力レジスタとインターフェースするための手段とを備え、
前記インターフェースするための手段が、前記メモリアレイへの書込みをディセーブルするために、書込みディセーブル信号を前記メモリアレイに非同期的に供給する、装置。
【国際調査報告】
2013537345.tif 000007
2013537345.tif 000008
2013537345.tif 000009