(57)【要約】  シリコン貫通ビア（ＴＳＶ）ウエハを用いてスタックされた電子的部品を形成する方法が、第１ディボンデング温度を有する第１接着性材料（２０６）を用いてＴＳＶウエハ（２０２）の上側に第１キャリアウエハ（２０５）を搭載することを含む。ＴＳＶウエハは、その下側から薄くされて薄くされたＴＳＶウエハ（２０２’）を形成する。第１ディボンデング温度より高い第２ディボンデング温度を有する第２接着性材料（２０７）を用いて、ＴＳＶウエハ（２０２’）の下側に第２キャリアウエハ（２１５）が搭載される。薄くされたＴＳＶウエハ（２０２’）はそれから第１キャリアウエハ（２０５）を取り除くため、前記第１ディボンデング温度を超える温度まで加熱される。スタックされた電子的部品を形成するため、少なくとも１つの個片化されたＩＣダイが、薄くされたＴＳＶウエハの上面上に形成されたＴＳＶダイに結合される。
2013518432.tif 000002
【特許請求の範囲】
【請求項１】
スタックされた電子的部品を形成する方法であって、
第１のディボンデング温度を有する第１の接着性材料を用いて、シリコン貫通ビア（ＴＳＶ）ダイを含むＴＳＶウエハの上側に第１のキャリアウエハを搭載すること、
薄くされたＴＳＶウエハを形成するため、前記ＴＳＶウエハの下側から前記ＴＳＶウエハを薄くすることであって、前記薄くすることが、露出されたＴＳＶティップを形成するため、前記ＴＳＶウエハ上に埋め込まれたＴＳＶティップを露出させることを含むこと、
第２の接着性材料を用いて前記下側に第２のキャリアウエハを搭載することであって、前記第２の接着性材料が、前記第１のディボンデング温度に比較して高い第２のディボンデング温度を有すること、
前記薄くされたＴＳＶウエハから前記第１のキャリアウエハを取り除くため、
前記薄くされたＴＳＶウエハを前記第１のディボンデング温度を超える温度まで加熱すること、及び、
電子的部品を含むスタックされたＴＳＶウエハを形成するため、前記薄くされたＴＳＶウエハの前記上側の前記ＴＳＶダイ上に少なくとも第２のＩＣダイを結合すること、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、前記第１の接着性材料及び前記第２の接着性材料の両方が熱可塑性物質を含む、方法。
【請求項３】
請求項１に記載の方法であって、前記露出されたＴＳＶティップが、前記薄くされたＴＳＶウエハの下側から少なくとも５マイクロメートル突出する、突出するＴＳＶティップである、方法。
【請求項４】
請求項１に記載の方法であって、
前記第２のＩＣダイと前記ＴＳＶウエハの前記上側との間に硬化可能な誘電体フィルム（ＣＤＦ）を提供することを更に含み、
単一の処理工程で、電子的部品を含む前記スタックされたＴＳＶウエハを形成するため、前記第２のＩＣダイを前記結合することが、前記ＣＤＦからのアンダーフィルと、前記第２のＩＣダイを結合するための接合とを形成する、圧縮成形を提供する熱プレスプロセス、を含む、
方法。
【請求項５】
請求項１に記載の方法であって、電子的部品を含む前記スタックされたＴＳＶウエハを前記形成することが、前記第２のＩＣダイを前記結合した後、アンダーフィル材料又は非導電性のペースト（ＮＣＰ）でアンダーフィルすることを更に含む、方法。
【請求項６】
請求項４に記載の方法であって、前記第２のＩＣダイを前記結合することが、フリップチップ結合を含む、方法。
【請求項７】
請求項４に記載の方法であって、前記第２のＩＣダイが複数のＴＳＶを含み、前記第２のＩＣダイを前記結合することが、前記第２のＩＣダイのフェイスアップ結合を含む、方法。
【請求項８】
請求項１に記載の方法であって、
電子的部品を含む前記スタックされたＴＳＶウエハから前記第２のキャリアウエハを取り除くこと、及び、
複数の個片化されたスタックされたＩＣダイを形成するため、電子的部品を含む前記スタックされたＴＳＶウエハをソーイングすること、
を更に含む、方法。
【請求項９】
請求項８に記載の方法であって、
前記複数の個片化されたスタックされたＩＣダイの少なくとも１つを、その上にランドパッドを有するパッケージ基板に結合すること、及び、
アンダーフィル材料又は非導電性のペースト（ＮＣＰ）でキャピラリアンダーフィルすること、
を更に含む、方法。
【請求項１０】
請求項８に記載の方法であって、前記露出されたＴＳＶティップが、前記薄くされたＴＳＶウエハの前記下側から少なくとも５マイクロメートル突出する、突出するＴＳＶティップであり、この方法が、
前記ソーイングする前に前記突出するＴＳＶティップ上に硬化可能な誘電体フィルム（ＣＤＦ）を提供すること、
前記複数の個片化されたスタックされたＩＣダイの少なくとも１つを、その上にランドパッドを有するパッケージ基板上に置くこと、及び
単一の処理工程で、前記個片化されたスタックされたＩＣダイの前記突出するＴＳＶティップを、前記パッケージ基板の前記ランドパッドへ結合するため、前記ＣＤＦからのアンダーフィルと接合と形成するため圧縮成形を提供する熱プレスプロセスを含む、結合すること、
を更に含む、方法。
【請求項１１】
請求項１に記載の方法であって、
前記第２のＩＣダイを前記結合した後の前記第２のＩＣダイを覆うため、モールド材料をオーバーモールドすることを含むモールド層を形成すること、
電子的部品を含む前記スタックされたＴＳＶウエハから前記第２のキャリアウエハを取り除くこと、及び、
複数の個片化されたスタックされたＩＣダイを形成するため、電子的部品を含む前記スタックされたＴＳＶウエハをソーイングすること、
を更に含む、方法。
【請求項１２】
請求項１１に記載の方法であって、
前記複数の個片化されたスタックされたＩＣダイの少なくとも１つを、その上にランドパッドを有するパッケージ基板に結合すること、及び、
その後、アンダーフィル材料又は非導電性のペースト（ＮＣＰ）でキャピラリアンダーフィルすること、
を更に含む、方法。
【請求項１３】
請求項１１に記載の方法であって、前記露出されたＴＳＶティップが、前記薄くされたＴＳＶウエハの前記下側から少なくとも５マイクロメートル突出する、突出するＴＳＶティップであり、この方法が、
前記ウエハをソーイングする前に前記突出するＴＳＶティップ上に硬化可能な誘電体フィルム（ＣＤＦ）を提供すること、
前記複数の個片化されたスタックされたＩＣダイの少なくとも１つを、その上にランドパッドを有するパッケージ基板を置くこと、及び、
単一の処理工程で、パッケージ基板の前記ランドパッドに前記突出するＴＳＶティップを結合するために、前記ＣＤＦからのアンダーフィルと接合とを形成するため圧縮成形を提供する熱プレスプロセスを含む第２の結合をすること、
を更に含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施例は、集積回路（ＩＣ）アッセンブリプロセスに関し、更に特定して言えば、ダイ又はウエハをウエハを含むＴＳＶに結合することに関連する。
【背景技術】
【０００２】
標準的なフリップチップ・アッセンブリ手法を用いてフェース・トゥー・フェース式にＩＣダイをスタックするため、アッセンブリは、第１の薄くされたＩＣダイを、その後、第２の薄くされたＩＣダイ（例えば、厚さ２５〜１５０マイクロメートルに薄くされたダイ）をパッケージ基板（例えば、ＰＣＢ）上に順次方式で結合することにより従来行なわれている。典型的な配置において、第１のＩＣダイは、ＴＳＶがパッケージ基板面上のパッドとの接合を形成するパッケージ基板の表面上に表（即ち、能動回路／上側）を上に搭載されるダイを含むＴＳＶであり得る。その後、キャピラリアンダーフィルが一般的に実行される。その後第２のＩＣダイは、第１のＩＣダイの上側に一般的にフリップチップ（ＦＣ）搭載される。
【０００３】
この従来の順次スタックされるダイアッセンブリ手法に関する問題には、パッケージ基板上に搭載される第１のＩＣダイが著しい歪み／撓みを有し得るため、ダイとダイのバンプを介した接合の困難さがある。また、両方のＩＣダイが薄くされ、アッセンブリの間いずれも上側が露出されるため、ＩＣダイハンドリングが一般に困難であり、クラックの入ったＩＣダイ又はＩＣダイのスクラッチによる歩留まりロスにつながり得る。
【０００４】
スタックされるダイは、ダイ・ツー・ウエハ法（Ｄ２Ｗ）によって形成することもできる。１つの既知のＤ２Ｗ法において、ダイ・ウエハスタックは、ＴＳＶウエハの下側でＴＳＶティップを露出させるため、ＴＳＶウエハの上側に結合されるキャリアウエハを用いてＴＳＶウエハを薄く（例えば厚さ１００マイクロメートルより薄く）することによって形成される。キャリアウエハはその後取り除かれ、その後、ＩＣダイは、薄くされたＴＳＶウエハの上側に結合される。しかし、薄くされたＴＳＶウエハの歪みが、ＩＣダイとの接合／結合を複雑にし得る。例えば、当業界で既知であるように、歪みが不整合な接合をもたらし、これが、コンタクト領域を低減し、特にファインピッチ化されたパッドの場合、接合のコンタクト抵抗を増加させ、さらにはオープンサーキットコンタクトを引き起こすことすらある。
【０００５】
また、スクラッチやクラックし易くなり得る、従来の薄いダイ・ウエハスタックは扱いが困難である。第２の既知のＤ２Ｗ法において、薄くされたＩＣダイはＴＳＶウエハの上部に結合され、その後、ＴＳＶがその下側から薄くされて、ＴＳＶウエハの下側でＴＳＶを露出させる。ウエハを薄くすることが進むにつれて増加するＴＳＶティップ露出の間のＴＳＶウエハの歪み／湾曲により、この第２の既知のＤ２Ｗ法は、個々のＩＣダイにわたる著しい高さ変動を含む著しいＴＳＶティップ高さ変動を生じさせ得、これは、後に続くダイスタックのＴＳＶティップのパッケージ基板への結合の間の結合の問題を引き起こし得る。
【０００６】
ウエハ・ツー・ＴＳＶウエハ（Ｗ２Ｗ）の結合は、Ｄ２Ｗ法に関連して上述した同じ課題を共有している。従って、ダイ又はウエハをウエハを含むＴＳＶに結合するため新しいアッセンブリプロセスが必要とされている。
【発明の概要】
【０００７】
開示される実施例は、少なくとも１つのＴＳＶダイを含む薄いダイスタックを形成するために個片化され得る、電子的部品を含むスタックされたＴＳＶウエハを形成するため、ダイ又はウエハをウエハを含むＴＳＶに結合するとき、上述の歪み／撓み、及びスクラッチの問題に対する解決策を提供する。第１のディボンデング温度を有する第１の接着性材料を用いて複数のＩＣダイを含むＴＳＶウエハの上面に第１のキャリアウエハが搭載される。ＴＳＶウエハはその後その下側から薄くされて、埋め込まれたＴＳＶティップを露出させるため薄くされたＴＳＶウエハを形成する。薄くする間、フラットなキャリアウエハがＴＳＶウエハを支持するため、その結果のＴＳＶティップ高さ変動は、上述の第２のＤ２Ｗ法に比べて著しく低減される。
【０００８】
第１のキャリアウエハがＴＳＶウエハの上部に結合されたままの状態で、その後、第２のキャリアウエハが、第２の接着性材料を用いてＴＳＶウエハの下側にＴＳＶウエハを挟んで搭載される。第２の接着性材料は、第１の接着剤のディボンデング温度に比べて高い第２のディボンデング温度を有する。その後、第２のキャリアウエハがＴＳＶウエハに取り付けられたままとなるように、第１のディボンデング温度より高いが第２のディボンデング温度より低い温度まで過熱することにより、ＴＳＶウエハの上側から第１のキャリアウエハが選択的に取り除かれる。
【０００９】
その後、個片化されたＩＣダイ又はウエハを含み得る少なくとも１つの第２のＩＣダイが、薄くされたＴＳＶウエハの上側の複数のＴＳＶダイに結合されて、電子的部品を含むスタックされたＴＳＶウエハを形成する。このＴＳＶウエハは、個片化されたＩＣダイ又はウエハの結合の間第２のキャリアウエハにより支持されるため、歪み／撓みが著しく低減され、これは接合のコンタクト抵抗を低減させ、その結果、電子的部品を含むスタックされたＴＳＶウエハの個片化（例えばソーイング）により生成される、個片化されたスタックされたＩＣダイの回路性能及び信頼性を改善する。
【００１０】
添付の図面を参照して、開示される実施例を説明する。
【図面の簡単な説明】
【００１１】
【図１】図１は、開示される実施例に従って、各々が、埋め込まれたＴＳＶティップ及び少なくとも１つの第２のＩＣダイを有するＴＳＶ前駆物質を含む、複数のＴＳＶダイを含むＴＳＶウエハから、電子的部品を含むスタックされたＴＳＶウエハを形成するための一例の方法における工程を示すフローチャートである。
【００１２】
【図２Ａ】図２Ａは、開示される実施例に従って、ダイ・ＴＳＶウエハスタック又はウエハ・ＴＳＶウエハスタックを形成するための一例のデュアルキャリアＦＣ法に関連する連続する断面図を示す。
【図２Ｂ】図２Ｂは、開示される実施例に従って、ダイ・ＴＳＶウエハスタック又はウエハ・ＴＳＶウエハスタックを形成するための一例のデュアルキャリアＦＣ法に関連する連続する断面図を示す。
【図２Ｃ】図２Ｃは、開示される実施例に従って、ダイ・ＴＳＶウエハスタック又はウエハ・ＴＳＶウエハスタックを形成するための一例のデュアルキャリアＦＣ法に関連する連続する断面図を示す。
【図２Ｄ】図２Ｄは、開示される実施例に従って、ダイ・ＴＳＶウエハスタック又はウエハ・ＴＳＶウエハスタックを形成するための一例のデュアルキャリアＦＣ法に関連する連続する断面図を示す。
【図２Ｅ】図２Ｅは、開示される実施例に従って、ダイ・ＴＳＶウエハスタック又はウエハ・ＴＳＶウエハスタックを形成するための一例のデュアルキャリアＦＣ法に関連する連続する断面図を示す。
【図２Ｆ】図２Ｆは、開示される実施例に従って、ダイ・ＴＳＶウエハスタック又はウエハ・ＴＳＶウエハスタックを形成するための一例のデュアルキャリアＦＣ法に関連する連続する断面図を示す。
【図２Ｇ】図２Ｇは、開示される実施例に従って、ダイ・ＴＳＶウエハスタック又はウエハ・ＴＳＶウエハスタックを形成するための一例のデュアルキャリアＦＣ法に関連する連続する断面図を示す。
【００１３】
【図３Ａ】図３Ａは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、例示のモールドフリー・アッセンブリフローに関連する連続する断面図を示す。
【図３Ｂ】図３Ｂは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、例示のモールドフリー・アッセンブリフローに関連する連続する断面図を示す。
【図３Ｃ】図３Ｃは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、例示のモールドフリー・アッセンブリフローに関連する連続する断面図を示す。
【図３Ｄ】図３Ｄは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、例示のモールドフリー・アッセンブリフローに関連する連続する断面図を示す。
【図３Ｅ】図３Ｅは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、例示のモールドフリー・アッセンブリフローに関連する連続する断面図を示す。
【図３Ｆ】図３Ｆは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、例示のモールドフリー・アッセンブリフローに関連する連続する断面図を示す。
【図３Ｇ】図３Ｇは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、例示のモールドフリー・アッセンブリフローに関連する連続する断面図を示す。
【図３Ｈ】図３Ｈは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、例示のモールドフリー・アッセンブリフローに関連する連続する断面図を示す。
【００１４】
【図４Ａ】図４Ａは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、アッセンブリフローを含む例示のモールドに関連する連続する断面図を示す。
【図４Ｂ】図４Ｂは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、アッセンブリフローを含む例示のモールドに関連する連続する断面図を示す。
【図４Ｃ】図４Ｃは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、アッセンブリフローを含む例示のモールドに関連する連続する断面図を示す。
【図４Ｄ】図４Ｄは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、アッセンブリフローを含む例示のモールドに関連する連続する断面図を示す。
【図４Ｅ】図４Ｅは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、アッセンブリフローを含む例示のモールドに関連する連続する断面図を示す。
【図４Ｆ】図４Ｆは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、アッセンブリフローを含む例示のモールドに関連する連続する断面図を示す。
【図４Ｇ】図４Ｇは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、アッセンブリフローを含む例示のモールドに関連する連続する断面図を示す。
【図４Ｈ】図４Ｈは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、アッセンブリフローを含む例示のモールドに関連する連続する断面図を示す。
【図４Ｉ】図４Ｉは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、アッセンブリフローを含む例示のモールドに関連する連続する断面図を示す。
【００１５】
【図５】図５は、開示される実施例と共に用いることができる、異なるディボンデング温度を提供する幾つかの接着性材料を示す一例の粘度対温度のグラフである。
【発明を実施するための形態】
【００１６】
開示される実施例は、個片化の際複数の個片化されたスタックされたＩＣダイを提供する電子的部品を含むスタックされたＴＳＶウエハを形成するためのデュアルキャリアウエハ法を含む。本明細書において用いられるように「ＴＳＶウエハ」は、能動回路、及び埋め込まれるＴＳＶティップを含む「ＴＳＶ前駆物質」がその上に形成される複数のＴＳＶダイを含む上側と、下側とを含む。「ＴＳＶ前駆物質」という用語は、その後のＴＳＶウエハの下側から薄くすることが、ＴＳＶ前駆物質が基板を通した電気的接続性を提供するように、ＴＳＶティップへの電気的アクセスを提供するのに充分である構造を指す。当業界で既知であるように、能動回路は、全体として、トランジスタ、ダイオード、コンデンサ、及びレジスタを含む回路要素だけでなく、これらの種々の回路要素を相互接続する信号線及び他の導体を含む。
【００１７】
図１は、開示される実施例に従って、ＴＳＶウエハから電子的部品を含むスタックされたＴＳＶウエハを形成するための、一例のデュアルキャリア方法１００における工程を示すフローチャートである。工程１０１が、第１のディボンデング温度を有する第１の接着性材料を用いて第１のキャリアウエハをＴＳＶウエハの上側に搭載することを含む。キャリアウエハは、例えば、クオーツ又はシリコンを含み得る。ＴＳＶウエハは、一般的に、少なくとも１００マイクロメートルの厚みを有するよう本明細書において定義され、典型的には少なくとも２００マイクロメートル（例えば５００〜８００マイクロメートル）の厚みである、厚いウエハである。
【００１８】
工程１０２において、ＴＳＶウエハがその下側から薄くされて、薄くされたＴＳＶウエハを形成する。ＴＳＶウエハは、全般的に、少なくとも２５マイクロメートル、典型的には、２５マイクロメートル〜１５０マイクロメートルの厚みまで薄くされる。薄くすることは、薄くされたＴＳＶウエハの下側から埋め込まれたＴＳＶティップを露出させて、露出されたＴＳＶティップを形成することを含む。一実施例において、露出されたＴＳＶティップは、ＴＳＶウエハの下側から少なくとも５マイクロメートル、例えば、５〜５０マイクロメートル、突出する。別の実施例において、ＴＳＶティップはウエハの下側から突出せず、ウエハの下側上の再配線層（ＲＤＬ）が露出されたＴＳＶティップへの接触を提供する。
【００１９】
工程１０３が、第２の接着性材料を用いて、薄くされたＴＳＶウエハの下側に第２のキャリアウエハを搭載することを含む。第２の接着剤がそのキャリアウエハの取り付けを維持する一方、第１の接着剤が第１のキャリアウエハの除去を可能とするようディボンデングするように、第２の接着性材料は第１のディボンデング温度に比べて高い第２のディボンデング温度を有する。ディボンデング温度の差は、一般的に少なくとも１０℃であり、より典型的には少なくとも２０℃、例えば５０℃又はそれ以上、である。
【００２０】
それぞれの接着剤は、熱可塑性物質、熱硬化物質から選択され得、いずれの場合も任意選択で光（例えばＵＶ）硬化可能なポリマーを備えていてよい。
【００２１】
工程１０４が、薄くされたＴＳＶウエハから第１のキャリアウエハを取り除くため、薄くされたＴＳＶウエハを第１のディボンデング温度より高い温度までを加熱することを含む。工程１０４における温度は、第２のキャリアウエハを取り付けられたままとするよう第２の接着剤をその場に維持するように充分に低い。例えば、一実施例において、選択されたディボンデング温度で安定的であるように第２の接着剤を選択して、約２５０度まで過熱することなどにより、第１の接着剤の粘度が約１００Ｐａ・Ｓ（またはそれ以下）まで低下すると、第１の接着剤の選択的ディボンデングが行われ得る。残った第１の接着剤を取り除くため、溶剤処理が用いられ得る。
【００２２】
工程１０５が、電子的部品を含むスタックされたＴＳＶウエハを形成するため、薄くされたＴＳＶウエハの上面上に形成されるＴＳＶダイに第２のＩＣダイを結合することを含む。第２のＩＣダイは、１つ又は複数の個片化された第２のＩＣダイを含み得る。この実施例において、スタックされたＴＳＶウエハは、ダイ・ＴＳＶウエハスタックを含む電子的部品を含む。第２のＩＣダイは、複数の第２のＩＣダイを含むウエハを含むこともできる。この実施例において、スタックされたＴＳＶウエハは、ウエハ・ＴＳＶウエハスタックを含む電子的部品を含む。
【００２３】
結合はＦＣ結合であり得る。他の実施例において、第２のＩＣダイがＴＳＶを含むときなど、第２のＩＣダイは、ＴＳＶウエハの上面上に上側（即ち、能動回路側）を上にして結合され得る。本明細書では全般的に、薄くされたＴＳＶウエハに一つの第２のＩＣダイが結合されるよう記載しているが、当業者であれば、複数のスタックされた第２のＩＣダイ（例えば、２つ、３つ、又はそれ以上のダイ及び／又はウエハのスタック）を含むダイ又はウエハスタックが、本明細書に開示する方法に基づいて薄くされたＴＳＶウエハに結合され得ることが認識されるであろう。
【００２４】
第２のキャリアウエハはその後、電子的部品を含むスタックされたＴＳＶウエハから取り除かれ得る。熱的及び非熱的に（例えばレーザー除去）を含む種々の方式で、第２の接着剤が取り除かれ得る。第２のキャリアウエハの除去に続いて、幾つかの例示の実施例に関連して以降で説明するように、パッケージ基板（例えば有機基板）上にその後搭載され得る複数のスタックされたＩＣダイを形成するため、電子的部品を含むＴＳＶウエハが個片化され（例えばソーイングされ）得る。
【００２５】
図２Ａ〜Ｇは、開示される実施例に従って、電子的部品を含むＴＳＶウエハを形成するための、一例のデュアルキャリアＦＣ法に関連する連続する断面図を示す。簡潔にするため、従来の誘電性ライナーや、銅などの金属充填材を有するＴＳＶに存在する金属拡散障壁層は、いずれもここに提供する図面には示していない。また、上述したように、開示される実施例は全般的にＦＣアッセンブリ法であるとして説明しているが、薄くされたＴＳＶウエハ自体の上に搭載される第２のＩＣダイを含む第２のＩＣダイ又はウエハがＴＳＶを含むとき、第２のダイは上側／フェースアップでマウントされ得る。
【００２６】
ウエハファブ処理（例えば、パッシベーション処理）が終了した後、埋め込まれたＴＳＶ２０３及び複数のＴＳＶダイを有するＴＳＶウエハ２０２を図２Ａに示す。図面において、「ＦＳ」はダイ又はウエハのフロント／上側に対応し、「ＢＳ」はダイ又はウエハの下側に対応する。図２Ｂに示すように、第１のキャリアウエハ２０５が、第１のディボンデング温度を有する第１の接着性材料２０６を用いてＴＳＶウエハ２０２の上側に搭載される。図２Ｃは、露出されたＴＳＶティップ２０３（ａ）を有するＴＳＶ２０３を含む、薄くされたＴＳＶウエハ２０２’を形成するために、ＴＳＶウエハを薄くした（例えばバックグラインド）後の図を示す。
【００２７】
図２Ｄは、第２の接着性材料２０７を用いて、薄くされたＴＳＶウエハ２０２’の下側に第２のキャリアウエハ２１５を搭載した後の断面図を示す。上述のように、第２の接着性材料２０７は、第１のディボンデング温度に比べて高い第２のディボンデング温度を有する。図２Ｅは、薄くされたＴＳＶウエハ２０２’からの第１のキャリアウエハ２０５の除去を可能にする過熱後の断面図を示す。第２のキャリアウエハ２１５は、第２の接着剤２０７により、薄くされたＴＳＶウエハ２０２’に取り付けられたままである。
【００２８】
上述のように、第２のＩＣダイは、１つ又は複数の個片化されたＩＣダイを含み得る。この実施例において、形成される電子的部品を含むスタックされたＴＳＶウエハは、ダイ・ＴＳＶウエハスタックを含む。図２Ｆは、ダイ・ウエハスタックを形成するため、ダイ２  ２１８として示す個片化された第２のＩＣダイを、薄くされたＴＳＶウエハ２０２’の上側に形成された複数のＴＳＶダイのフロント側に結合した後の断面図を示す。ダイ２  ２１８は、ＦＣ接合のための複数の結合導体（バンプ）２１０を有して示されている。ダイ２は、半導体ＩＣ、ＭＥＭＳデバイス、又はＩＣを含むＭＥＭＳ、或いは受動デバイスであり得る。
【００２９】
上述のように、第２のＩＣダイは、複数の第２のＩＣダイを含むウエハを含むこともできる。この実施例において、形成される電子的部品を含むスタックされたＴＳＶウエハは、ウエハ・ＴＳＶウエハスタックを含む。図２Ｇは、ウエハ・ＴＳＶウエハスタック形成するため、ダイ２  ２１８として示す複数の第２のＩＣダイを含むウエハ２６１を、薄くされたＴＳＶウエハ２０２’の上側に形成される複数のＴＳＶダイのフロント側に結合した後の断面図を示す。ダイ２  ２１８は、ＦＣ接合のための複数の結合導体（バンプ）２１０を有して示されている。上述のように、ダイ２  ２１８は、半導体ＩＣ、ＭＥＭＳデバイス、又はＩＣを含むＭＥＭＳ、或いは受動デバイスであり得る。硬化可能な誘電体フィルム（ＣＤＦ）２１３が、図２Ｆのダイ２  ２１８と薄くされたＴＳＶウエハ２０２’のＦＳとの間、及び図２Ｇのウエハ２６１と薄くされたＴＳＶウエハ２０２’のＦＳとの間に示されている。ＣＤＦ２１３は、アンダーフィル層を形成する（例えば、クロスリンキング）ＣＤＦ２１３となるのに充分な熱で、バンプ２１０と薄くされたＴＳＶウエハ２０２’の上側のＴＳＶダイのＦＳ上の結合フィーチャー（features）との間の金属性接合を形成するため、ＣＤＦ層２１３に貫通するダイ２  ２１８上のＦＣ接合のためのバンプ２１０となるのに充分な押す力（圧力）を用いて、接合を同時に形成するだけでなくアンダーフィル材料を形成するための、圧縮結合を可能にする。
【００３０】
圧縮結合の間の典型的な熱プレス条件は、１５０〜１８０℃の温度、３５〜１３３Ｋｇｆ／ｃｍ２のプレス中の力／面積（圧力）、及び１００〜１８０秒のプレス時間を含み得る。従って、この実施例において、キャピラリアンダーフィル又は非導電性のペースト（ＮＣＰ）プロセスなどの従来のアンダーフィルプロセスが不要となる。
【００３１】
ＣＤＦ２１３は、ダイ２  ２１８の上／フロント側（ＦＳ）に塗布され（例えば、ラミネートされ）得る。硬化前のＣＤＦ材料は、一般的に、５００〜１，０００パスカル秒（Ｐａ・ｓ）より低いなどの低溶融粘度、及び少なくとも１８０℃の温度で３０秒の硬化時間などの高速硬化性を提供する。ＣＤＦ２１３は、ＣＤＦの熱膨張係数（ＣＴＥ）のラミネーションエリア表面のＣＴＥとのマッチングに基づく一実施例において充填材の重量％を備えた任意の充填材を含み得る。ＣＤＦ２１３の厚みは、一般に、製造性マージンを反映する付加的な厚み量を有するわずかなアンダーフィルギャップ領域を充填するように計算される。例えば、アンダーフィルギャップが１０マイクロメートルである場合、ＣＤＦの厚みは１５〜２０マイクロメートルであり得る。ＣＤＦ材料はフラックスを含み得る。当業界で既知であるように、フラックスとは、酸化物洗浄が可能であり、はんだでの金属（例えば、銅）のぬれ性を可能とする、化学的又は物理的にアクティブなフォーミュレーションを指す。結合導体が、銅など高度に酸化可能な金属を含むとき、一般的にフラックスがＣＤＦに含まれる。金属性接合はこの工程では形成されない。以降で説明するように、ＣＤＦは、アンダーフィル層を形成する熱プレスを可能にし、単一のアッセンブリ工程での結合を提供する。
【００３２】
図３Ａ〜Ｈは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、例示のモールドフリー・アッセンブリフローに関連する連続する断面図を示す。パッケージ基板は、例えば、有機又はセラミック印刷回路基板（ＰＣＢ）を含み得る。図３Ａは、図２Ｆに示すダイ・ウエハスタックからの第２のキャリアウエハ２１５の除去を示す断面図を示す。図３Ｂは、キャリアウエハレスダイ・ウエハスタックのダイシングフィルム３１５上への搭載を示す断面図を示す。
【００３３】
図３Ｃ〜Ｅは、モールドフリー・キャピラリアンダーフィルフローアッセンブリオプションを示す。図３Ｃは、複数の個片化されたスタックされたダイを提供するため、図３Ｂに示すダイ・ウエハスタックをウエハソーイングした後の結果を示す。図３Ｄは、ＴＣ結合又はマス・リフローを含むプロセスを用いて、個片化されたスタックされたダイを、パッド３０２を含むパッケージ基板３０１上に搭載することを示す。図３Ｅは、個片化されたスタックされたダイの底部と基板３０１の表面との間のギャップ領域にアンダーフィル３１３を配置する、キャピラリアンダーフィル後の結果の構造を示す。
【００３４】
図３Ｆ〜Ｈは、モールドフリーのプリアプライド・アンダーフィルアッセンブリオプションを示す。図３Ｆは、図２Ｆに示すダイ・ウエハスタックとダイシングフィルム３１５との間にＣＤＦフィルム３２１を置くことを示す。図３Ｇは、ダイ図３Ｆに示すダイ・ウエハスタックをソーイングした後提供される個片化されたスタックされたウエハを示す。図３Ｈは、個片化されたスタックされたダイをパッケージ基板上に置くこと、及び、個片化されたスタックされたダイのパッケージ基板上のパッドへの結合となる圧縮結合、及び、個片化されたスタックされたダイとパッケージ基板との間にＣＤＦ３２１からのアンダーフィル材料の形成後の結果の構造を示す。
【００３５】
図４Ａ〜Ｉは、開示される実施例に従って、ダイ・ウエハスタックから個片化されたダイスタックを形成するため、及びその後、個片化されたダイスタックをパッケージ基板に結合するための、アッセンブリフローを含む例示のモールドに関連する連続する断面図を示す。図４Ａは、図２Ｆに示すダイ・ウエハスタックにモールド材料４１０を適用した後の図を示す。図４Ｂは、ダイ・ウエハスタックからの第２のキャリアウエハ２１５の除去を示す断面図を示す。図４Ｃは、モールディングされたダイ・ウエハスタックＴＳＶティップ２０３（ａ）側を上にダイシングフィルム３１５上に搭載することを示す。
【００３６】
図４Ｄ〜Ｅは、キャピラリアンダーフィルフローアッセンブリオプションを含むモールドを示す。図４Ｄは、個片化されたスタックされたダイを含む複数のモールドを提供するための、図４Ｃに示すモールディングされたダイ・ウエハスタックをウエハソーイングした後の結果を示す。図４Ｅは、ＴＣ結合又はマス・リフローを含むプロセスを用いて、個片化されたスタックされたダイを含むモールドを、パッド３０２を含むパッケージ基板３０１上に搭載することを示す。図４Ｆは、個片化されたスタックされたダイの底部と基板３０１の表面との間のギャップ領域にアンダーフィル３１３を配置するキャピラリアンダーフィル後の結果の構造を示す。
【００３７】
図４Ｇ〜Ｉは、モールドフリーのプリアプライド・アンダーフィルアッセンブリオプションを示す。図４Ｇは、モールディングされたダイ・ウエハスタックのＴＳＶティップ側上にＣＤＦフィルム３２１を置き、さらに、モールドされたウエハスタックＴＳＶティップ側を上にダイシングフィルム３１５上に搭載した後の構造を示す。図４Ｈは、図４Ｇに示すダイシングフィルム３１５上にモールディングされたダイ・ウエハスタックをソーイングした後提供される、モールディングされ個片化されたスタックされたダイを示す。図４１は、モールディングされ個片化されたスタックされたダイをパッケージ基板上に置いた後の結果の構造、及び、個片化されたスタックされたダイのパッケージ基板３０１上のパッド３０２への結合、更に、モールディングされ個片化されたスタックされたダイとパッケージ基板３０１との間へのＣＤＦ３２１からのアンダーフィル材料の形成をもたらす、圧縮結合を示す。
【００３８】
上述のように、突出するＴＳＶティップ２０３（ａ）は上に示されているが、本発明の他の実施例において、ＴＳＶ２０９は、ＴＳＶウエハの下側から電気的にアクセス可能であるが、ＲＤＬが含まれる場合など、ウエハの下側から突出しない。
例
【００３９】
本発明の実施例は、以下の特定の例で更に図示するが、これらがいかなる方式においても本発明の実施例の範囲又は内容を制限するものと解釈すべきではない。
【００４０】
図５は、全般的に本明細書に記載の結合接着剤として用いることが可能な３つの異なる例示の接着性材料の粘度対温度（℃）のグラフである。接着性Ａは、低いディボンデング温度の接着性として、接着材Ｂ又はＣは、高いディボンデング温度の接着性として用いることができる。本明細書において用いられる軟化温度とは、粘度が、少なくとも２００Ｐａ・Ｓなど、ディボンデングに耐えるのに必要とされる最低粘度である温度を指す。曲線Ａは、ミズーリ州スプリングフィールドのＢｒｅｗｅｒ  Ｓｃｉｅｎｃｅ社により製造されるＢｒｅｗｅｒ  Ｓｃｉｅｎｃｅ  ＷａｆｅｒＢＯＮＤ（登録商標）ＨＴ−１０．１０コーティングに対する粘度曲線である。曲線Ｂ及びＣは、曲線Ａに示すものに比べて高いディボンデングを提供する他の材料に対し、他の粘度曲線を提供する。
【００４１】
高い方のディボンデング温度の接着剤の一例は、ＵＶ硬化接着性であるＳｕｍｉｔｏｍｏ  ３Ｍからのものである。このＵＶ硬化液体接着剤は、キャリアウエハ取り付けのためにＨＴ１０．１０と同様に用いることができる。このＵＶ硬化接着性を用いて、ガラス又は他のキャリアから、ガラスへの境界に小さなバブルを形成するためのレーザー露出により取り除くことが可能であり、その後、除去テープによるウエハからの除去が続く。住友スリーエム株式会社によって製造されるＳｕｍｉｔｏｍｏ  ３Ｍは、図５の曲線Ｂ及びＣに対して示すように、約２５０℃のディボンデングに対する耐熱能力を有する。
【００４２】
一例のシーケンスにおいて、図２Ｄに示すものに類似して、高いディボンデング温度の第２の接着剤が、他方の側に低い結合温度の接着剤を有するＴＳＶウエハに付加される。その後、第２の接着剤がＵＶ硬化される。第１の接着剤がその後、第１の接着剤ＨＴ１０に対し２００℃近辺などで、選択的に取り除かれる一方、第２のキャリアウエハは第２の接着剤により取り付けられたまま残る。ダイ・ウエハスタックを形成するためのＴＳＶウエハへのダイ取り付けの後、個片化されたスタックされたダイを形成するためのダイ・ウエハスタックの個片化の前に、ダイ・ウエハスタックからガラスキャリア及びＵＶ硬化された材料を取り除くためのバブルを形成するためレーザー露出が用いられ得る。
【００４３】
本発明の実施例は、種々のデバイス及び関連する製品を形成するための種々のプロセス・フローに統合することができる。半導体基板は、その中の種々の要素及び／又はその上の層を含み得る。これらは、障壁層、他の誘電体層、デバイス構造、或いは、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電性線、導電性ビアなどを含む能動要素及び受動要素を含み得るまた、バイポーラ、ＣＭＯＳ、ＢｉＣＭＯＳ及びＭＥＭＳを含む種々のプロセスにおいて本発明の実施例を用いることができる。
【００４４】
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した１つ又はそれ以上の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図５】
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【国際調査報告】
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