(57)【要約】  ゲート電極が共通ストレージノードに接続される複数の全ＮＭＯＳ−４トランジスタＮＶＭセルを含むＮＶＭセルアレイプログラム方法。第１ＮＭＯＳプログラム、第２ＮＭＯＳ読出、第３ＮＭＯＳ消去、第４ＮＭＯＳ制御トランジスタのドレイン、バルク領域、ソース、ゲート電極が正基準電圧にし、プログラム用に選択されるセル毎に、読出トランジスタのソース、ドレイン、バルク領域電極に禁止電圧を印加し、プログラムトランジスタのソース、ドレイン電極を正基準電圧に、バルク領域電極を正基準電圧又は禁止電圧に維持する。選択されないセル毎に、読出及びプログラムトランジスタのソース、ドレイン、バルク領域電極を禁止電圧にし、プログラムするセルに、プログラム時間中、制御トランジスタのソース、ドレイン、バルク領域電極を正基準電圧から所定の負制御電圧に、消去トランジスタのソース、ドレイン、バルク領域電極を正電源電圧から所定の負消去電圧に傾斜減少させる。プログラムするセル毎に、この時間の終わりに、制御トランジスタのソース、ドレイン、バルク領域電極を所定の負制御電圧から電源電圧に、消去トランジスタのソース、ドレイン、バルク領域電極を所定の負消去電圧から正基準電圧に傾斜増加させる。ＮＶＭセル毎に、プログラム、消去、制御トランジスタのソース、ドレイン、バルク領域電極を正基準電圧に戻し、読出トランジスタのソース、ドレイン、バルク領域電極を禁止電圧にする。
2013519180.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ（ＮＶＭ）セルであって、
ドレイン電極と、バルク領域電極と、ソース電極と、共通ストレージノードに接続されるゲート電極とを有する第１ＮＭＯＳプログラミングトランジスタ、
ドレイン電極と、バルク領域電極と、ソース電極と、前記共通ストレージノードに接続されるゲート電極とを有する第２ＮＭＯＳ読み出しトランジスタ、
相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第３ＮＭＯＳ消去トランジスタ、および
相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第４ＮＭＯＳ制御トランジスタ、
を含む、不揮発性メモリセル。
【請求項２】
不揮発性メモリ（ＮＶＭ）セルをプログラムする方法であって、
前記ＮＶＭセルが、ドレイン電極と、バルク領域電極と、ソース電極と、共通ストレージノードに接続されるゲート電極とを有する第１ＮＭＯＳプログラミングトランジスタ、ドレイン電極と、バルク領域電極と、ソース電極と、前記共通ストレージノードに接続されるゲート電極とを有する第２ＮＭＯＳ読み出しトランジスタ、相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第３ＮＭＯＳ消去トランジスタ、および相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第４ＮＭＯＳ制御トランジスタを含み、前記ＮＶＭセルをプログラムする方法が、
前記第１、第２、第３、および第４のＮＭＯＳトランジスタの前記ソース、ドレイン、バルク領域、およびゲート電極を正の基準電圧に設定すること、
前記第２ＮＭＯＳ読み出しトランジスタの前記ソース、ドレイン、およびバルク領域電極に禁止電圧を印加しながら、前記第１ＮＭＯＳプログラミングトランジスタの前記ソースおよびドレイン電極を前記正の基準電圧に設定し、前記第１ＮＭＯＳプログラミングトランジスタの前記バルク領域電極を前記正の基準電圧または前記禁止電圧に維持すること、
予め選択されるプログラミング時間中、前記第４ＮＭＯＳ制御トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記正の基準電圧から所定の負の制御電圧に傾斜減少させながら、前記予め選択されるプログラミング時間中、前記第３ＮＭＯＳ消去トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記正の基準電圧から所定の負の消去電圧に傾斜減少させること、
前記予め選択されるプログラミング時間の終わりに、前記第４ＮＭＯＳ制御トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記所定の負の制御電圧から前記正の基準電圧に傾斜増加させながら、前記第３ＮＭＯＳ消去トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記所定の負の消去電圧から前記正の基準電圧に傾斜増加させること、および、
前記第１、第３、および第４のＮＭＯＳトランジスタの前記ソース、ドレイン、バルク領域、およびゲート電極を前記正の電源電圧に戻しながら、前記第２ＮＭＯＳ読み出しトランジスタの前記ソース、ドレイン、およびバルク領域電極を前記禁止電圧に設定すること、
を含む、方法。
【請求項３】
請求項２に記載の方法であって、前記禁止電圧が０Ｖである、方法。
【請求項４】
複数の不揮発性メモリ（ＮＶＭ）セルを含むＮＶＭセルアレイをプログラムする方法であって、
前記アレイ中の各ＮＶＭセルが、ドレイン電極と、バルク領域電極と、ソース電極と、共通ストレージノードに接続されるゲート電極とを有する第１ＮＭＯＳプログラミングトランジスタ、ドレイン電極と、バルク領域電極と、ソース電極と、前記共通ストレージノードに接続されるゲート電極とを有する第２ＮＭＯＳ読み出しトランジスタ、相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第３ＮＭＯＳ消去トランジスタ、および相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第４ＮＭＯＳ制御トランジスタを含み、前記ＮＶＭセルアレイをプログラムする方法が、
前記第１、第２、第３、および第４のＮＭＯＳトランジスタの前記ソース、ドレイン、バルク領域、およびゲート電極を正の基準電圧に設定すること、
前記ＮＶＭセルアレイ内のプログラムするために選択される各ＮＶＭセル毎に、前記第２ＮＭＯＳ読み出しトランジスタの前記ソース、ドレイン、およびバルク領域電極に禁止電圧を印加しながら、前記第１ＮＭＯＳプログラミングトランジスタの前記ソースおよびドレイン電極を前記正の基準電圧に設定し、前記第１ＮＭＯＳプログラミングトランジスタの前記バルク領域電極を前記正の基準電圧または前記禁止電圧に維持すること、
前記ＮＶＭセルアレイ内のプログラムするように選択されない各ＮＶＭセル毎に、前記第２ＮＭＯＳ読み出しトランジスタおよび前記第１ＮＭＯＳプログラミングトランジスタの前記ソース、ドレイン、およびバルク領域電極を前記禁止電圧に設定すること、
予め選択されるプログラミング時間中、前記第４ＮＭＯＳ制御トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記正の電源電圧から所定の負の制御電圧に傾斜減少させながら、前記予め選択されるプログラミング時間中、前記第３ＮＭＯＳ消去トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記正の基準電圧から所定の負の消去電圧に傾斜減少させること、
前記ＮＶＭセルアレイ内のプログラムするために選択される各ＮＶＭセル毎に、前記予め選択されるプログラミング時間の終わりに、前記第４ＮＭＯＳ制御トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記所定の負の制御電圧から前記正の基準電圧に傾斜増加させながら、前記第３ＮＭＯＳ消去トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記所定の負の消去電圧から前記正の基準電圧に傾斜増加させること、および、
前記ＮＶＭセルアレイ内の各ＮＶＭセル毎に、前記第１、第３、および第４のＮＭＯＳトランジスタの前記ソース、ドレイン、バルク領域、およびゲート電極を前記正の基準電圧に戻しながら、前記第２ＮＭＯＳ読み出しトランジスタの前記ソース、ドレイン、およびバルク領域電極を前記禁止電圧に設定すること、
を含む、方法。
【請求項５】
請求項４に記載の方法であって、前記禁止電圧が０Ｖである、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路メモリデバイスに関し、詳細には、プログラミング用の逆ファウラー・ノルドハイム・トンネルリングを利用する全ＮＭＯＳ−４トランジスタ不揮発性メモリ（ＮＶＭ）セルに関する。
【０００２】
本発明は集積回路メモリデバイスに関し、詳細には、プログラミング用の逆ファウラー・ノルドハイム・トンネルリングを利用する全ＮＭＯＳ−４トランジスタ不揮発性メモリ（ＮＶＭ）セルに関する。
【背景技術】
【０００３】
２００７年１月１６日に本願と同一出願人であるポプレバインらに付与された米国特許第７，１６４，６０６号は、プログラミング用の逆ファウラー・ノルドハイム・トンネルリングを利用する全ＰＭＯＳ−４トランジスタ不揮発性メモリ（ＮＶＭ）セルを開示している。
【０００４】
図１を参照すると、米国特許第７，１６４，６０６号に開示されているように、ストレージノードＰｓに共通接続されるフローティングゲート電極を有する全ＰＭＯＳ−４トランジスタＮＶＭセル１００を含むＮＶＭアレイを、アレイ内のプログラムしようとする各ＮＶＭ毎にプログラムする方法に従って、セルのすべての電極が接地される。次いで、禁止電圧Ｖｎが、セルの読み出しトランジスタＰｒのバルク接続されるソース電極Ｖｒと、セルの消去トランジスタＰｅの共通接続されるドレイン、バルク領域、およびソース電極Ｖｅと、読み出しトランジスタＰｒのドレイン電極Ｄｒとに印加される。セルのプログラミングトランジスタＰｗのソース電極Ｖｐおよびドレイン電極Ｄｐは接地される。プログラミングトランジスタＰｗのバルク領域電極Ｖｎｗに印加される電圧は任意選択であり、接地することもできるし、禁止電圧Ｖｎに維持することもできる。アレイ内のプログラムするように選択されないすべてのＮＶＭセルについて、禁止電圧ＶｎがＶｒ、Ｖｅ、およびＤｒ電極に印加され、Ｖｐ、Ｄｐ、およびＶｎｗ電極にも印加される。次いで、プログラムしようとするセルについては、セルの制御トランジスタＰｃの制御電圧Ｖｃが、プログラミング時間Ｔｐｒｏｇに０Ｖから最大プログラミング電圧Ｖｃｍａｘに掃引される。次いで、制御電圧Ｖｃが、最大プログラミング電圧Ｖｃｍａｘから０Ｖに傾斜減少される。次いで、セルのすべての電極および禁止電圧Ｖｎが接地に戻される。
【０００５】
米国特許第７，１６４，６０６号に詳細に記載されているように、その中で開示される全ＰＭＯＳ−４トランジスタＮＶＭセルは、プログラミング用の逆ファウラー・ノルドハイム・トンネルリングに依存している。つまり、全ＰＭＯＳ−ＮＶＭセルのプログラミングトランジスタのフローティングゲート電極と、プログラミングトランジスタのドレイン、ソース、およびバルク領域電極との間の電位差が、トンネルリング閾値電圧を超えるとき、ドレインおよびソース電極からフローティングゲートまで電子がトンネルし、フローティングゲートを負に帯電させる。
【０００６】
ここで米国特許第７，１６４，６０６号を参照によりその全体を本明細書に組み込み、本発明に関する背景情報を提供する。
【０００７】
米国特許第７，１６４，６０６号に開示される全ＰＭＯＳ−４トランジスタＮＶＭセルのプログラミング技術は、高電流電力源を必要とせずにセルアレイ内の多数のセルを同時にプログラムし得る低電流消費と、簡単なプログラムシーケンスという利点をともに提供するものである。しかし、４トランジスタＰＭＯＳ−ＮＶＭセルは、ｎエピタキシャルシリコンを成長させてすべてのＮウェルを一緒に短絡させるか、各Ｎウェルが個々のＮ＋、Ｐ＋、またはトレンチ保護リングによって囲まれる必要があり、フローティングポリシリコンゲートが保護リングと交差する場合に電荷が失われる、ある種の集積回路製造プロセスでは使用することができない。
【０００８】
そのため、全ＰＭＯＳ−４トランジスタＮＶＭセルが可能でないプロセスで使用することができ、全ＰＭＯＳ−４トランジスタセルの利点が維持されるＮＶＭセル設計が必要とされている。
【発明の概要】
【０００９】
本発明は、複数の全ＮＭＯＳ−４トランジスタ不揮発性メモリ（ＮＶＭ）セルを含むＮＶＭセルアレイをプログラムする方法を提供する。ＮＶＭセルアレイ内の全ＮＭＯＳ−ＮＶＭセルはそれぞれ、ドレイン電極と、バルク領域電極と、ソース電極と、共通ストレージノードに接続されるゲート電極とを有する第１ＮＭＯＳプログラミングトランジスタ、ドレイン電極と、バルク領域電極と、ソース電極と、共通ストレージノードに接続されるゲート電極とを有する第２ＮＭＯＳ読み出しトランジスタ、共通接続されるソース、ドレイン、およびバルク領域電極と、共通ストレージノードに接続されるゲート電極とを有する第３ＮＭＯＳ消去トランジスタ、および共通接続されるソース、ドレイン、およびバルク領域電極と、共通ストレージノードに接続されるゲート電極とを有する第４ＮＭＯＳ制御トランジスタを含む。このプログラミング方法は、アレイ内の各ＮＶＭセル毎に、第１、第２、第３、および第４のＮＭＯＳトランジスタのソース、ドレイン、バルク領域、およびゲート電極を正の基準電圧に設定することと、アレイ内のプログラムするために選択される各ＮＶＭセル毎に、第２ＮＭＯＳ読み出しトランジスタのソース、ドレイン、およびバルク領域電極に禁止電圧を印加しながら、第１ＮＭＯＳプログラミングトランジスタのソースおよびドレイン電極を正の基準電圧に設定し、第１ＮＭＯＳプログラミングトランジスタのバルク領域電極を正の基準電圧または禁止電圧に維持することと、ＮＶＭセルアレイ内のプログラムするように選択されない各ＮＶＭセル毎に、第２ＮＭＯＳ読み出しトランジスタおよび第１ＮＭＯＳプログラミングトランジスタのソース、ドレイン、およびバルク領域電極を禁止電圧に設定することと、アレイ内のプログラムするように選択される各ＮＶＭセル毎に、予め選択されるプログラミング時間中、第４ＮＭＯＳ制御トランジスタの相互接続されるソース、ドレイン、およびバルク領域電極を正の基準電圧から最小制御電圧に傾斜減少させながら、予め選択されるプログラミング時間中、第３ＮＭＯＳ消去トランジスタの相互接続されるソース、ドレイン、およびバルク領域電極を正の基準電圧から最小消去電圧に傾斜減少させることと、アレイ内のプログラムするために選択される各ＮＶＭセル毎に、予め選択されるプログラミング時間の終わりに、第４ＮＭＯＳ制御トランジスタの相互接続されるソース、ドレイン、およびバルク領域電極を最小制御電圧から正の基準電圧に傾斜増加させながら、第３ＮＭＯＳ消去トランジスタの相互接続されるソース、ドレイン、およびバルク領域電極を最小消去電圧から正の基準電圧に傾斜増加させることと、アレイ内のプログラムするように選択される各ＮＶＭセル毎に、第１、第３、および第４のＮＭＯＳトランジスタのソース、ドレイン電極、およびゲート電極を正の基準電圧に戻しながら、第２ＮＭＯＳ読み出しトランジスタのソース、ドレイン、およびバルク領域電極を禁止電圧に設定することとを含む。
【００１０】
本発明の様々な態様の特徴および利点は、本発明の以下の詳細な説明および本発明の概念を利用する例示実施形態を示す添付の図面を考慮すればよりよく理解されよう。
【図面の簡単な説明】
【００１１】
【図１】全ＰＭＯＳ−４トランジスタＮＶＭセルを示す概略図である。
【００１２】
【図２】本発明の概念に従った全ＮＭＯＳ−４トランジスタＮＶＭセルの実施形態を示す概略図である。
【００１３】
【図３】ＮＶＭセルアレイに組み込まれるように適合される図２のＮＶＭセルの実施形態を示す概略図である。
【００１４】
【図３Ａ】ＮＶＭセルアレイに組み込まれるように適合される図２のＮＶＭセルの代替実施形態を示す概略図である。
【００１５】
【図４】図３および図３Ａに示すタイプの複数の適合されたＮＶＭセルを含むＮＶＭセルアレイの実施形態を示す概略図である。
【００１６】
【図５】図１の全ＰＭＯＳ−４トランジスタＮＶＭセルを示す断面図である。
【００１７】
【図６】本発明の概念に従った全ＮＭＯＳ−ＮＶＭセルの図２の実施形態を示す断面図である。
【発明を実施するための形態】
【００１８】
図２は、共通ストレージノードＮｓに接続される４つのＮＭＯＳトランジスタを含む全ＮＭＯＳ−４トランジスタ不揮発性メモリ（ＮＶＭ）セル２００を示す。以下により詳細に説明するように、これら４つのＮＶＭセルの機能であるプログラミング（または書き込み）、読み出し、消去、および制御の機能毎に１つのＮＭＯＳトランジスタが提供される。
【００１９】
ＮＶＭセル２００のプログラミング機能は、ソースプログラミング電圧Ｖｐを受け取るソース電極と、ドレインプログラミング電圧Ｄｐを受け取るドレイン電極と、バルクプログラミング電圧Ｖｐｗｐを受け取るバルク領域電極とを有する第１ＮＭＯＳプログラミングトランジスタＮｗによって制御される。プログラミングトランジスタＮｗのゲート電極は、共通ストレージノードＮｓに接続される。
【００２０】
ＮＶＭセル２００の読み出し機能は、ソース読み出し電圧Ｖｒを受け取るソース電極と、ドレイン読み出し電圧Ｄｒを受け取るドレイン電極と、バルク読み出し電圧Ｖｐｗｒを受け取るバルク領域電極とを有する第２ＮＭＯＳ読み出しトランジスタＮｒによって制御される。読み出しトランジスタＮｒのゲート電極は、共通ストレージノードＮｓに接続される。
【００２１】
ＮＶＭセル２００の消去機能は、相互接続され、消去電圧Ｖｅが印加される、ソース、ドレイン、およびバルク領域電極を有する第３ＮＭＯＳ消去トランジスタＮｅによって制御される。消去トランジスタＮｅのゲート電極は、共通ストレージノードＮｓに接続される。
【００２２】
ＮＶＭセル２００の制御機能は、相互接続され、制御電圧Ｖｃが印加される、ソース、ドレイン、およびバルク領域電極を有する第４ＮＭＯＳ制御トランジスタＮｃによって制御される。制御トランジスタＮｃのゲート電極は、共通ストレージノードＮｓに接続される。
【００２３】
先に参照した米国特許第７，１６４，６０６号は、逆ファウラー・ノルドハイム・トンネルリング・プログラミング技術が全ＰＭＯＳ−４トランジスタＮＶＭセルならびにプログラミング、消去、および読み出し動作のシーケンスにどのように機能するかを詳細に記載している。本発明の全ＮＭＯＳ−４トランジスタＮＶＭセル２００に対するプログラミング、消去、および読み出し動作は、全ＰＭＯＳセルに対するこれらの動作と相補的である。つまり、プログラミング、消去、および読み出しシーケンスは同じで、電圧の極性が異なる。全ＰＭＯＳセルの場合、回路基準電圧は０Ｖであり、全ＮＭＯＳセルでは、基準電圧が正（ＶＤＤ）である。全ＰＭＯＳセルの場合、禁止電圧Ｖｎは正電圧であり、全ＮＭＯＳセルの場合、禁止電圧Ｖｎは０Ｖである。全ＰＭＯＳセルの場合、制御電圧Ｖｃおよび消去電圧Ｖｅはそれぞれ正電圧ＶｃｍａｘおよびＶｅｍａｘであり、全ＮＭＯＳセルでは、制御電圧Ｖｃおよび消去電圧Ｖｅはそれぞれ負電圧ＶｃｍｉｎおよびＶｅｍｉｎである。
【００２４】
図２を参照すると、全ＮＭＯＳ−４トランジスタＮＶＭセル２００をプログラムするには、第１ＮＭＯＳプログラミングトランジスタＮｗ、第２ＮＭＯＳ読み出しトランジスタＮｒ、第３ＮＭＯＳ消去トランジスタＮｅ、および第４ＮＭＯＳ制御トランジスタＮｃのソース、ドレイン、バルク領域、およびゲート電極がいずれも正の基準電圧ＶＤＤに初期設定される。禁止電圧Ｖｎ（０Ｖ）が、第２ＮＭＯＳ読み出しトランジスタＮｒのソース、ドレイン、およびバルク領域電極に印加されながら、第１ＮＭＯＳプログラミングトランジスタＮｗのソースおよびドレイン電極が正の基準電圧ＶＤＤに設定され、第１ＮＭＯＳプログラミングトランジスタＮｗのバルク領域電極が正の基準電圧ＶＤＤまたは禁止電圧Ｖｎ（０Ｖ）に維持される。次いで、第４ＮＭＯＳ制御トランジスタＮｃの相互接続されるソース、ドレイン、およびバルク領域電極が、プログラミング時間Ｔｐｒｏｇ中、正の基準電圧ＶＤＤから負の最小制御電圧Ｖｃｍｉｎに傾斜減少されながら、プログラミング時間Ｔｐｒｏｇ中、第３ＮＭＯＳ消去トランジスタＮｅの相互接続されるソース、ドレイン、およびバルク領域電極が、正の基準電圧ＶＤＤから負の最小消去電圧Ｖｅｍｉｎに傾斜減少される。プログラミング時間Ｔｐｒｏｇの終わりに、第４ＮＭＯＳ制御トランジスタＮｃの相互接続されるソース、ドレイン、およびバルク領域電極が、負の最小制御電圧Ｖｃｍｉｎから正の基準電圧に傾斜増加されながら、第３ＮＭＯＳ消去トランジスタＮｅの相互接続されるソース、ドレイン、およびバルク領域電極が、負の最小消去電圧Ｖｅｍｉｎから正の基準電圧ＶＤＤに傾斜増加される。次いで、第１、第３、および第４のＮＭＯＳトランジスタのソース、ドレイン、およびバルク領域電極が正の基準電圧ＶＤＤに戻されながら、第２ＮＭＯＳ読み出しトランジスタＮｒのソース、ドレイン、およびバルク領域電極が禁止電圧Ｖｎ（０Ｖ）に設定される。
【００２５】
図３は、ＮＶＭセルアレイ内でのＮＶＭセル２００の使用を容易にするための付加的なＮチャネルパストランジスタＮ１およびＮ２を含むように適合される全ＮＭＯＳ−４トランジスタＮＶＭセル２００を示す。例えば、共通ストレージノードＮｓからデータを読み出すために、ＮチャネルパストランジスタＮ１が、読み出しワード線ノードＲＷＬを論理ハイにし、読み出しビット線ノードＲＢＬの電流を感知することによって使用される。共通ストレージノードＮｓに対してデータをプログラムするために、ＮチャネルパストランジスタＮ２が、プログラムワード線ノードＰＷＬを論理ハイにし、プログラムビット線ノードＰＢＬを論理ハイにしてプログラムしようとするセルのプログラミングトランジスタソースノードＶｐで論理ハイを得ることによって（または、ノードＰＢＬを論理ローにしてソースノードＶｐで論理ローを得て消去段階にセルを保つことによって）使用される。図３の破線円は、相互接続され、正の基準電圧ＶＤＤまたは禁止電圧０Ｖに設定し得る、ソースおよびドレインならびにバルク領域電極を備えたプログラミングトランジスタＮｐを利用する相互接続されるソース、ドレイン、およびバルク領域電極を備えたプログラミングトランジスタＮｐの可能な代替実施形態を示す。
【００２６】
図３Ａは、図３の適合されたＮＶＭセルの代替実施形態を示す。図３Ａの適合されたセルの様態はいずれも、プログラミングトランジスタＮｗの構成を除き図３の適合されたセルの態様と同じである。図３Ａは、ソース電極と、共通接続されるドレインおよびバルク領域電極と、共通ストレージノードＮｓに接続されるゲート電極とを有するプログラミングトランジスタＮｗを示す。図３Ａの破線円は、プログラミングトランジスタＮｗが、独立したソース、ドレイン、およびバルク領域電極ならびに共通ストレージノードＮｓに接続されるゲート電極を有する別の可能な代替実施形態を示す。
【００２７】
こうすると、プログラミングトランジスタＮｗに対する可能なバイアスの組合せは以下のようになる。
１）Ｖｐ＝ＶＤＤ、Ｄｐ＝ＶＤＤ、Ｖｐｗｐ＝ＶＤＤ（図３）
２）Ｖｐ＝ＶＤＤ、Ｄｐ＝ＶＤＤ、Ｖｐｗｐ＝ＶＳＳ（図３の代替）
３）Ｖｐ＝ＶＤＤ、Ｄｐ＝フローティング、Ｖｐｗｐ＝ＶＤＤ（図３Ａ）
４）Ｖｐ＝ＶＤＤ、Ｄｐ＝フローティング、Ｖｐｗｐ＝ＶＳＳ（図３Ａの代替）
トランジスタの観点から、ソースとドレインが交換可能であり、そのため、機能の観点から、Ｖｐ＝ＶＤＤ、ＤｐフローティングはＶｐフローティングに等しく、Ｄｐ＝ＶＤＤであることが当業者には理解されよう。
【００２８】
図４は、ＮＶＭセルアレイ４００に組み込まれた、図３および図３Ａに示すタイプのものとし得る複数のＮＶＭセル２００を示す。消去電圧Ｖｅおよび制御電圧Ｖｃが、アレイ４００内の各ＮＶＭセルに直接印加される。高電圧スイッチや他のサポート回路がなければ、アレイ４００から外部または内部の電圧および信号源に、かつ信号の到達点まで、極めて簡略化された接続がなされる。上述したように、プログラム電圧Ｖｐは、ＮチャネルパストランジスタＮ２（図３、図３Ａ）を介して各セルに個々に供給されて、セルがプログラムされるか、あるいは、消去段階に維持される。
【００２９】
消去モードの間、アレイ４００の読み出しワード線（ＲＷＬ）およびプログラムワード線（ＰＷＬ）はすべて論理ローであり、消去電圧Ｖｅが印加され、アレイ４００の回路の残りの線は正の基準電圧ＶＤＤに保たれる。
【００３０】
プログラミングモードの間、アレイ４００の読み出しワード線（ＲＷＬ）はすべて論理ローであり、プログラムワード線の１本、例えば、ＰＷＬ（０）が論理ハイとなるが、残りのプログラムワード線ＰＷＬ（１）〜ＰＷＬ（Ｎ−１）は論理ローとなる。アレイ４００内の特定のセルをプログラムするため、対応するプログラムビット線、例えば、ＰＢＬ（０）を論理ハイにし、アレイ４００内の残りのセルを消去段階に保つため、対応するプログラムビット線ＰＢＬを論理ローにする。次いで、制御電圧Ｖｃおよび消去電圧Ｖｅをともにアレイ４００内のすべてのセルに印加し、残りの信号線を正の基準電圧ＶＤＤに設定する。
【００３１】
読み出しモードの間、アレイ４００内のすべてのプログラムワード線（ＰＷＬ）は論理ローであり、読み出しワード線の１本、例えば、ＲＷＬ（０）が論理ハイとなるが、アレイ４００内の残りの読み出しワード線ＲＷＬ（０）〜ＲＷＬ（Ｎ−１）は論理ローとなる。読み出しビット線ＲＢＬ（０）〜ＲＷＬ（Ｍ−１）のそれぞれにおいて、アレイ内のプログラム済みの対応する各セル毎に高電流または高電圧が受け取られ、消去済みの対応する各セル毎に低電流または低電圧が受け取られる。
【００３２】
図２、図３、図３Ａ、および図４を参照して、アレイ４００内の全ＮＭＯＳセル用のプログラミング、消去、および読み出しシーケンスの概要を以下に示す。
【００３３】
プログラムシーケンス
第１ＮＭＯＳプログラミングトランジスタＮｗ、第２ＮＭＯＳ読み出しトランジスタＮｒ、第３ＮＭＯＳ消去トランジスタＮｅ、および第４ＮＭＯＳ制御トランジスタＮｃのソース、ドレイン、バルク領域、およびゲート電極を正の基準電圧（ＶＤＤ）に設定する。ＮＶＭセルアレイ４００内のプログラムするために選択された各ＮＶＭセル毎に、読み出しトランジスタＮｒのソース、ドレイン、およびバルク領域電極に禁止電圧（０Ｖ）を印加しながら、プログラミングトランジスタＮｗのソースおよびドレイン電極を正の基準電圧に設定し、プログラミングトランジスタのバルク領域電極を正の基準電圧（ＶＤＤ）または禁止電圧（０Ｖ）に維持する。ＮＶＭセルアレイ４００内のプログラムするように選択されない各ＮＶＭセル毎に、読み出しトランジスタおよびプログラミングトランジスタＮｗのソース、ドレイン、およびバルク領域電極を禁止電圧（０Ｖ）に設定する。予め選択されるプログラミング時間Ｔｐｒｏｇ中、制御トランジスタＮｃの相互接続されるソース、ドレイン、およびバルク領域電極を正の電源電圧（ＶＤＤ）から所定の負の制御電圧Ｖｃｍｉｎに傾斜減少させながら、予め選択されるプログラミング時間Ｔｐｒｏｇ中、消去トランジスタＮｅの相互接続されるソース、ドレイン、およびバルク領域電極を所定の負の消去電圧Ｖｅｍｉｎに傾斜減少させる。ＮＶＭセルアレイ４００内のプログラムするために選択される各ＮＶＭセル毎に、予め選択されるプログラミング時間Ｔｐｒｏｇの終わりに、制御トランジスタＮｃの相互接続されるソース、ドレイン、およびバルク領域電極を所定の負の制御電圧Ｖｃｍｉｎから正の基準電圧（ＶＤＤ）に傾斜増加させながら、消去トランジスタＮｅの相互接続されるソース、ドレイン、およびバルク領域電極を所定の負の消去電圧Ｖｅｍｉｎから正の基準電圧（ＶＤＤ）に傾斜増加させる。ＮＶＭセルアレイ内の各ＮＶＭセル毎に、プログラミングトランジスタＮｗ、消去トランジスタＮｃ、および制御トランジスタＮｃのソース、ドレイン、バルク領域、およびゲート電極を正の基準電圧（ＶＤＤ）に戻しながら、読み出しトランジスタＮｒのソース、ドレイン、およびバルク領域電極を禁止電圧（０Ｖ）に設定する。
【００３４】
消去シーケンス
アレイ４００内の消去しようとする各ＮＶＭセル毎に、予め選択される消去時間Ｔｅｒａｓｅ中、消去電圧電極Ｖｅを正の基準電圧（ＶＤＤ）から所定の負の消去電圧Ｖｅｍｉｎに傾斜減少させ、次いで、消去電圧電極Ｖｅを負の消去電圧Ｖｅｍｉｎから正の基準電圧（ＶＤＤ）に傾斜増加させて戻す。消去しようとするセル内の他のすべての電極を正の基準電圧（ＶＤＤ）に設定する。
【００３５】
読み出しシーケンス
アレイ４００内の読み出そうとする各ＮＶＭセル毎に、読み出し電圧電極Ｖｒを約１Ｖに設定し、読み出しトランジスタＮｒのドレインおよびバルク領域電極を０Ｖ（例えば、プログラムされたセルへの外乱を阻止しながら、セルの電流を読み出すことができるのに十分な電圧）に設定する。読み出そうとするセル内のすべての他の電極を正の基準電圧（ＶＤＤ）に設定する。
【００３６】
プログラミング、消去、および読み出しシーケンスに利用する電圧レベルは、ＮＶＭセルのＮＭＯＳトランジスタで使用するゲート酸化物の厚さに依存することが当業者には理解されよう。例えば、ゲート酸化物の厚さが８０Åの場合、ＶＤＤ＝３．３Ｖ、Ｖｃｍｉｎ＝Ｖｅｍｉｎ＝−６．７Ｖ、Ｔｐｒｏｇ＝Ｔｅｒａｓｅ＝２０〜５０ｍｓである。ゲート酸化物の厚さが１２０Åの場合、ＶＤＤ＝５Ｖ、Ｖｃｍｉｎ＝Ｖｅｍｉｎ＝−１１Ｖである。
【００３７】
図５および図６はそれぞれ、図１の全ＰＭＯＳ−４トランジスタＮＶＭセルおよび図２の全ＮＭＯＳ−ＮＶＭセルの断面図を示す。図６に示すように、全ＮＭＯＳ−ＮＶＭセルは、アイソレートされたＰウェル（ＰＷＥＬＬ）を利用する。その結果、全ＰＭＯＳセルに比べてセル面積が小さくなるが、これは、Ｐ基板内で、分離されるＰウェル間の間隔（最小Ｎウェル幅を表す）が、分離されるＮウェル間の間隔よりも小さいためである。
【００３８】
ここで説明した本発明の特定の実施形態は例として提供されたものであり、当業者なら、添付の特許請求の範囲が示す本発明およびその均等物の範囲から逸脱することなく、他の改変も想起するであろうことを理解されたい。
【図１】
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【図２】
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【図３】
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【図３Ａ】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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