(57)【要約】  デジタルポテンショメータは、抵抗器の配列に接続された複数のスイッチングデバイスをそれぞれが有する、複数のストリング配列を含んだ回路を含む。各入力端子は、個別のデジタル入力コードを受け取り、枝路のうちの一方の抵抗を、他方を変更せずに変えることを可能にする。
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【特許請求の範囲】
【請求項１】
摺動子端子と、
第1のデジタル入力コードを受け取る第1の端子であって、前記第1の端子は少なくとも1つのストリング配列を通して前記摺動子端子に接続され、前記第1のデジタル入力コードが、前記第1の端子と前記摺動子端子との間の抵抗を決定する、第1の端子と、
第2のデジタル入力コードを受け取る第2の端子であって、前記第2の端子は少なくとも1つの追加のストリング配列を通して前記摺動子端子に接続され、前記第2のデジタル入力コードが、前記第2の端子と前記摺動子端子との間の抵抗を決定する、第2の端子と
を備える、デジタルポテンショメータ。
【請求項２】
前記少なくとも1つのストリング配列が、選択されたタップ点にて抵抗器の配列に接続された複数のスイッチを有する、請求項1に記載のデジタルポテンショメータ。
【請求項３】
前記少なくとも1つの追加のストリング配列が、選択されたタップ点にて抵抗器の配列に接続された複数のスイッチを有する、請求項2に記載のデジタルポテンショメータ。
【請求項４】
前記複数のスイッチが並列に接続された、請求項2に記載のデジタルポテンショメータ。
【請求項５】
前記抵抗器の配列が直列に接続された、請求項2に記載のデジタルポテンショメータ。
【請求項６】
前記複数のスイッチが交互に閉じられて、前記抵抗器の配列の一区間を、接続されたタップ点から前記摺動子端子に接続する、請求項2に記載のデジタルポテンショメータ。
【請求項７】
前記複数のスイッチが交互に閉じられて、前記第1の端子を前記摺動子端子に接続する、請求項2に記載のデジタルポテンショメータ。
【請求項８】
前記複数のスイッチが並列に接続された、請求項3に記載のデジタルポテンショメータ。
【請求項９】
前記抵抗器の配列が直列に接続された、請求項3に記載のデジタルポテンショメータ。
【請求項１０】
前記複数のスイッチが交互に閉じられて、前記抵抗器の配列の一区間を、接続されたタップ点から前記摺動子端子に接続する、請求項3に記載のデジタルポテンショメータ。
【請求項１１】
前記複数のスイッチが交互に閉じられて、前記第2の端子を前記摺動子端子に接続する、請求項3に記載のデジタルポテンショメータ。
【請求項１２】
デジタルポテンショメータの第1の枝路の第1の抵抗および第2の枝路の第2の抵抗を独立に制御する方法であって、
第1の端子にて第1のデジタル入力コードを受け取るステップであって、前記第1のデジタル入力コードは少なくとも1つのストリング内の複数のスイッチの1つをターンオンし、前記少なくとも1つのストリング内の前記ターンオンされたスイッチに基づいて、前記第1の端子と摺動子端子の間で第1の抵抗が設定される、ステップと、
第2の端子にて第2のデジタル入力コードを受け取るステップであって、前記第2のデジタル入力コードは少なくとも1つの追加のストリング内の複数のスイッチの1つをターンオンし、前記少なくとも1つの追加のストリング内の前記ターンオンされたスイッチに基づいて、前記第2の端子と前記摺動子端子の間で第2の抵抗が設定される、ステップと
を含む方法。
【請求項１３】
前記第1の抵抗を変えるために前記第1のデジタルコードを変更するステップ
をさらに含む、請求項12に記載の方法。
【請求項１４】
前記第2の抵抗を変えるために前記第2のデジタルコードを変更するステップ
をさらに含む、請求項13に記載の方法。
【請求項１５】
前記少なくとも1つのストリング内の前記複数のスイッチの前記1つをターンオフするステップ
をさらに含む、請求項13に記載の方法。
【請求項１６】
前記少なくとも1つの追加のストリング内の前記複数のスイッチの前記1つをターンオフするステップ
をさらに含む、請求項14に記載の方法。
【請求項１７】
前記少なくとも1つのストリング内の前記複数のスイッチの他の1つをターンオンするステップ
をさらに含む、請求項15に記載の方法。
【請求項１８】
前記少なくとも1つの追加のストリング内の前記複数のスイッチの他の1つをターンオンするステップ
をさらに含む、請求項16に記載の方法。
【請求項１９】
前記少なくとも1つのストリングが、前記第1の端子と前記摺動子端子の間に直列に接続された、請求項12に記載の方法。
【請求項２０】
前記少なくとも1つの追加のストリングが、前記第2の端子と前記摺動子端子の間に直列に接続された、請求項19に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポテンショメータ内のポテンショメータ枝路の抵抗の独立した制御を可能にするデジタルポテンショメータのアーキテクチャに関する。本発明はさらに、ポテンショメータ内のポテンショメータ枝路のそれぞれの抵抗を変更するための、デジタルポテンショメータへの複数のデジタルコードの入力に関する。
【背景技術】
【０００２】
次の出願、2009年2月6日に出願された米国特許出願第12/367,243号(「243出願」)は、参照により本明細書に組み込まれる。
【０００３】
ポテンショメータは、特定の電圧出力が必要とされる電気回路を含む様々な電気回路に用いられる電気デバイスである。ポテンショメータはユーザが端子間に一定の抵抗を生成することを可能にし、その後にユーザはポテンショメータを機械的に調整することによって端子間の抵抗を変化させることができる。デジタルポテンショメータでは、デジタル入力コードがポテンショメータへの入力となり、ポテンショメータは入力コードを受け取り、それに従ってポテンショメータの抵抗を調整する。
【０００４】
デジタルポテンショメータは3つの端子、すなわち2つの主端子と、摺動子と呼ばれる第3の端子とを有する。主端子間の抵抗は一定であり、ポテンショメータ全体の両端間総抵抗に等しい。第1の主端子Aと摺動子の間の抵抗は次式に等しい。
【０００５】
【数１】
2013537676.tif 000003
【０００６】
ただし、Dはnビット入力コードに等価な10進値、RTOTALはポテンショメータ全体の両端間総抵抗、nはポテンショメータへの入力コードのビット数である。
【０００７】
逆に第2の主端子Bと摺動子の間の抵抗は次式に等しい。
【０００８】
【数２】
2013537676.tif 000004
【０００９】
ただし、端子AとBの間の総抵抗はポテンショメータの両端間総抵抗であり、次式に等しい。
【００１０】
【数３】
2013537676.tif 000005
【００１１】
従来のデジタルポテンショメータの問題点は、端子Aと摺動子の間の抵抗(抵抗「枝路」の1つ)が、端子Bと摺動子の間の抵抗(他方の抵抗「枝路」)に依存することである。デジタルポテンショメータの通常のアーキテクチャでは主端子は、摺動子にて最後のストリング配列を共有する。したがって端子の1つと摺動子の間で抵抗を調整すると、単一の共有されたストリング配列が存在するので、他方の端子と摺動子の間の抵抗が変化する。この問題はさらに式(i)および(ii)によって立証され、それらの式では入力コードDに対する変化により、抵抗枝路のそれぞれの抵抗が変化する。従来のデジタルポテンショメータでは主端子のそれぞれに単一のデジタル入力が供給され、したがって抵抗枝路の抵抗はその単一のデジタル入力に依存する。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
従来のデジタルポテンショメータの現在の構造は、端子のそれぞれと摺動子端子の間の共有されたストリング配列が存在するために、端子Bから摺動子までの抵抗に依存し、それに対する設定された比率に基づく、端子Aから摺動子までの抵抗が選択できるだけである。したがって当技術分野では、主端子のそれぞれと摺動子の間の抵抗の独立した制御を可能にするデジタルポテンショメータアーキテクチャの必要性がある。
【課題を解決するための手段】
【００１３】
上記のデジタルポテンショメータの制限に対処するために、本発明は、主端子と摺動子端子の間の抵抗の独立した制御を可能にするデジタルポテンショメータのアーキテクチャのためのモデルを提供する。これは243出願で述べられているように、主端子が摺動子端子にて共通のストリング配列を共有しないように、初めに主端子と摺動子端子の間に追加のストリング配列を挿入し、2つの別々で異なるnビットコードを受け取るアーキテクチャを生成することによって達成される。このようなアーキテクチャでは、主端子の1つは第1のデジタル入力コードを受け取り、第2の主端子は第2のデジタル入力コードを受け取る。
【００１４】
このアーキテクチャは3つの別々の端子、すなわち主端子A、Bと、摺動子端子Wとを有する集積回路を含んでいる。端子AおよびBは、複数の電気デバイスおよび電圧入力に接続することができるポテンショメータの2つのピンを表す。端子AとBの間の抵抗は、デジタルポテンショメータの全抵抗範囲を表す。
【００１５】
端子AおよびBは、一連の1つまたは複数のストリング配列によってW端子に接続され、ストリング配列の総数は2nに等しく、nは入力コード上のビット数に等しい。各ストリングは、互いに並列に接続された複数のデジタルスイッチを含む。デジタルスイッチはMOSFETデバイスとすることができる。ストリング配列内の複数のスイッチは端子AおよびBにて接続され、スイッチの出力端子は抵抗器の配列に接続される。
【００１６】
第1のデジタルコードCODE1は端子Aに入力される。さらに端子Aと摺動子の間の抵抗は入力コードに基づいて決定される。逆に端子Bと摺動子の間の抵抗は、端子AへのCODE1の印加によって影響されないのでCODE1には無関係である。第2の入力コードCODE2はデジタルポテンショメータに入力され、端子Bに印加される。端子Bと摺動子の間の抵抗は印加されたCODE2から直接決定される。
【００１７】
本発明の例示的実施形態のさらなる詳細および態様について、添付の図を参照して以下により詳しく述べる。
【図面の簡単な説明】
【００１８】
【図１】本発明による複数のデジタル入力を有するデジタルポテンショメータの回路図である。
【発明を実施するための形態】
【００１９】
次に主題の発明について、本発明の特定の好ましい実施形態について詳しく述べるが、これらの実施形態は例示の実施例のみであり、本発明はそれらに限定されないことを理解されたい。
【００２０】
端子と摺動子の間の抵抗がもう1つの抵抗分枝間の抵抗に対する依存性により変化してしまうことは、デジタルポテンショメータの主端子のそれぞれに別々のデジタル入力信号を印加することによって克服することができる。本発明の実施形態は、スイッチとして動作することができる複数の並列の電界効果トランジスタをそれぞれが有する複数のストリング配列を含む回路を提供することができる。直列に接続された抵抗性配列は、例示的実施形態でさらに例示されるように、複数のスイッチの端子に接続することができる。
【００２１】
図1は、本発明によるデジタルポテンショメータ100を示す。デジタルポテンショメータ100は、2つの主端子110および120と、摺動子端子130とを含むことができる。端子110および120は、ポテンショメータ100のピンとして働くことができ、他の電気回路デバイスに電気的に接続することができる。摺動子端子130はまた他の電気デバイスに接続できるが、ストリング配列140〜143を通して端子110および120に接続することができる。図1に示されるように摺動子端子130は、ストリング配列140および142を通して端子110に接続することができる。端子120は、ストリング配列141および143を通して摺動子端子130に接続することができる。図1は、端子110を摺動子端子130に接続する2つのストリング配列、および端子120を摺動子端子130に接続する2つのストリング配列を示すが、本発明は、端子のそれぞれと摺動子の間に任意の数のストリング配列を有する任意の実施形態に応用できることを理解されたい。
【００２２】
ストリング配列140〜143は、複数の並列のデジタルスイッチ150.1〜150.N、151.1〜151.N、152.1〜152.N、153.1〜153.Nを含むことができ、それらの出力端子は直列に接続された抵抗器の配列に接続することができる。複数のデジタルスイッチは、任意の時点で摺動子端子130に接続できる抵抗器の数を制御することができる。スイッチを閉じることにより端子120または130を抵抗器配列161.1〜161.N-1または163.1〜163.N-1のタップ点に直接接続することができ、端子の1つと摺動子の間の抵抗の大きさは、タップ点と摺動子の間の抵抗の合計に変化することができる。デジタルスイッチの適切な選択は、大きなスイッチングレンジを有するCMOSデバイスなどのMOSFETデバイスとすることができる。ストリング配列140内ではスイッチ150.1〜150.Nは並列に接続することができ、スイッチの入力端子は端子110にて一緒に結合することができる。所与のストリングに入力されるデジタルビット数をMなどとすると、ストリング内のスイッチの数は2M-1に等しくすることができる。
【００２３】
スイッチ150.1〜150.Nの出力端子は、選択されたタップ点にて抵抗器配列160.1〜160.N-1に接続することができる。抵抗器は、選択可能な抵抗の範囲をもたらすことができる間隔にて選ぶことができ、抵抗器配列160.1〜160.N-1内の抵抗器の数はn-1に等しくすることができる。したがって抵抗器配列のそれぞれでの抵抗器の数は、印加される入力コードの総ビット数より1だけ少なくすることができる。各抵抗器配列内の抵抗器の数はまた、各ストリング配列でのスイッチの数より1だけ少なくすることができる。抵抗器160.N-1およびスイッチ150.Nは、ストリング配列142内のスイッチ152.1および抵抗器162.1に接続することができる。
【００２４】
ストリング配列142は、ストリング140を摺動子端子130に接続することができる。ストリング配列142はまた、摺動子端子130にその出力を結合することができる複数のスイッチ152.1〜152.Nを含むことができる。スイッチ152.1〜152.Nの入力端子は、選択されたタップ点にて抵抗器配列162.1〜162.N-1に接続することができる。
【００２５】
ストリング配列141は、並列に接続された複数のスイッチ151.1〜151.Nを含むことができ、これらのスイッチは端子120にてストリングの入力に結合することができる。スイッチ151.1〜151.Nの出力は、選択されたタップ点にて抵抗器の配列161.1〜161.N-1に接続することができる。スイッチ151.1および抵抗器161.1は、抵抗器163.N-1およびスイッチ配列143内のスイッチ153.Nに直接接続することができる。
【００２６】
ストリング配列143は、ストリング配列141を摺動子端子130に直接接続することができる。配列143はストリング配列142に似たものとすることができ、複数の並列スイッチ153.1〜153.Nは、スイッチの入力にて抵抗器の配列163.1〜163.N-1に接続することができる。スイッチ153.1〜153.Nの出力は、摺動子端子130に接続することができる。図1に示されるようにストリング配列143は、摺動子端子130を除いてストリング配列142から電気的に分離することができ、それによって端子110と摺動子130の間と、端子120と摺動子130の間とで独立の接続を生じる。
【００２７】
代替実施形態では、ストリング配列140と142の間、およびストリング配列141と143の間に追加のストリングを挿入することができる。さらに代替実施形態では、端子110とストリング配列140の間、または端子120とストリング配列141の間にストリング配列を挿入することができる。追加で挿入されたストリングは、スイッチの出力が抵抗器配列に接続される配列140および141のような方向性、またはスイッチの入力が抵抗器配列に接続される配列140および141のような方向性をもつことができる。
【００２８】
動作中、端子110にてポテンショメータに第1の入力コードCODE1を印加することができる。CODE1は任意のnビット入力デジタル信号コードとすることができ、例示的実施形態では8ビットデジタルコードが用いられる。上述のように各ストリング配列内のスイッチの数は入力コードのビット数に等しくすることができ、抵抗器の数はビット数より1だけ少ない。8ビット入力コードを用いた例示的実施形態では、各ストリング配列内に8個のスイッチと7個の抵抗器とを有することができる。明瞭にするために図1は、4ビット入力コードを用いたシステムを示し、その結果、各ストリング配列内は4個のスイッチおよび3個の抵抗器となる。
【００２９】
スイッチ150.1〜150.Nおよび152.1〜152.Nのそれぞれの状態はCODE1に依存する。スイッチ150.1〜150.Nは入力コードに基づいて選択的にターンオンする(閉じる)ことができ、スイッチ150.1から150.Nへ昇順にて、一時にスイッチの1つだけがターンオンされる。表1は、CODE1に対する4ビット入力コードの場合のスイッチの状態を示し、入力コードはバイナリ入力[B3 B2 B1 B0]によって表すことができ、B3、B2、B1、およびB0はCODE1のビット位置を表す。最も低い状態[0 0 0 0]ではスイッチ150.1をターンオンすることができ、ストリング配列142内のスイッチ152.4もターンオンすることができる。スイッチ152.1〜152.Nは、入力の値に基づいて降順にてターンオンすることができる。最も低い状態ではスイッチ150.1および150.4は抵抗器配列160.1〜160.N-1および162.1〜162.N-1を通して、端子110を摺動子端子130に接続することができる。この総抵抗はRMAXと表すことができ、これは端子110と摺動子端子130の間で得ることができる最大抵抗である。したがってより低い入力コードによって、より高い抵抗が端子110と摺動子端子130の間に得られる。
【００３０】
【表１】
2013537676.tif 000006
【００３１】
次に高い状態[0 0 0 1]ではスイッチ150.1もオンになるが、スイッチ152.4はターンオフすることができる。この状態ではスイッチ152.3がターンオンすることができ、端子110を摺動子に接続する。この状態での端子110と摺動子端子130の間の総抵抗は、抵抗器の配列160.1〜160.N-1およびの抵抗器162.1および162.2となることができる。表1はさらに、4ビット入力コードの16通りのすべての可能な状態でのスイッチの状態を示す。すべての可能なnビット入力コードに対しては可能な状態の数は2nとなることができる。8ビット入力コードを用いた実施形態の場合は可能な状態の総数は256となることができる。
【００３２】
4ビット入力を用いた例示的実施形態では、表1に示されるように、最も高い入力は入力[1 1 1 1]とすることができる。この状態ではスイッチ150.4および152.1がターンオンすることができる。図1はスイッチ150.4および152.1の両方がターンオンされたときは、ストリング140および142内の抵抗器の配列は迂回され、端子110と摺動子端子130の間には抵抗が接続されないことを示す。したがって端子110へのより高い入力は、端子110と摺動子の間のより低い選択された抵抗に相互に関連付けることができる。入力端子110と摺動子端子130の間の総抵抗は、印加された入力信号の値に反比例することができる。
【００３３】
入力端子110と摺動子端子130の間の抵抗は、次式によってモデル化することができる。
【００３４】
【数４】
2013537676.tif 000007
【００３５】
ただし、CODE1は端子110に印加されるデジタル入力コード、RMAXは得ることができる最大抵抗である。
【００３６】
式(iv)は式(i)と似ているが、ポテンショメータの両方の端子110および120に印加される単一の入力コードではなく、複数の入力コードの1つに依存するだけである。ストリング配列140および141は共有されたストリング配列を通して摺動子に接続されないので、端子110にCODE1が印加されたときにストリング配列141および143内のスイッチ151.1〜151.Nおよび153.1〜153.Nは影響を受けず、ターンオンまたはターンオフすることはない。さらに式(iv)は、抵抗器の配列160.1〜160.N-1および162.1〜162.N-1の合計であるRMAXのみに依存することができ、配列内の抵抗器の値がストリングの間で一様であれば正確にRTOTALの半分とすることができる。端子110と摺動子端子130の間の抵抗はまた、入力コードと、ターンオンされるスイッチとの間の関係によって式
【００３７】
【数５】
2013537676.tif 000008
【００３８】
によってモデル化することができる。
【００３９】
逆に第2の入力コードCODE2は、端子120に印加することができる。CODE2も、CODE1と同じビット数を有するnビット入力デジタル信号コードとすることができる。スイッチ151.1〜151.Nおよび153.1〜153.Nの状態はCODE2に依存することができる。スイッチ151.1〜151.Nは、スイッチ151.Nから151.1へ降順にて、入力コードの値に相対的に選択的にターンオンすることができる。表2はCODE2に対する4ビット入力コードの場合のスイッチの状態を示すことができ、入力コードはまたバイナリ入力[B3 B2 B1 B0]によって表すことができる。
【００４０】
最も低い状態[0 0 0 0]ではスイッチ151.4はターンオンし、ストリング配列143内のスイッチ153.1もターンオンすることができる。スイッチ153.1〜153.Nは、入力コードCODE2の値に基づいて昇順にてターンオンすることができる。最も低い状態では抵抗器配列161.1〜161.N-1および163.1〜163.N-1の全体RMAXを、端子120から摺動子端子130の間に接続することができる。抵抗器の配列がストリングの間で同じ抵抗値を有する限り、端子120と摺動子端子130の間の最大抵抗は、端子110と摺動子端子130の間の最大抵抗と同じとすることができる。上側分枝に従って、より低い入力コードを用いて、端子120と摺動子端子130の間でより高い抵抗を得ることができる。
【００４１】
【表２】
2013537676.tif 000009
【００４２】
後続の状態[0 0 0 1]ではスイッチ151.4もオンとなるが、スイッチ153.1はターンオフすることができる。この状態ではスイッチ153.2はターンオンすることができ、抵抗器の配列161.1〜161.N-1および抵抗器163.2および163.3を通して端子120を摺動子端子130に接続する。表2はさらに残りの状態の場合の下側枝路に対するスイッチの残りの状態を示す。最も高い入力状態[1 1 1 1]は、スイッチ151.1および153.4を通して摺動子端子130を端子120に接続することができ、いずれの抵抗器も迂回する。したがって下側分枝では端子120へのより高い入力は同様に、端子120と摺動子端子130の間のより低い決定された抵抗に相互に関連付けることができる。
【００４３】
入力端子120と摺動子端子130の間の抵抗は次式でモデル化することができる。
【００４４】
【数６】
2013537676.tif 000010
【００４５】
ただし、CODE2は端子120に印加されるデジタル入力コード、RMAXは得ることができる最大抵抗である。
【００４６】
式(v)は、式(ii)と対比することができる。式(v)は、下側分枝の抵抗は、上側分枝の抵抗および上側分枝への入力コードに無関係とすることができるシステムを明らかに実証している。同様に端子120にCODE2が印加されたときにストリング配列140および142内のスイッチ150.1〜150.Nおよび152.1〜152.Nは影響を受けないようにすることができ、ターンオンまたはターンオフしないようにすることができる。また端子120と摺動子端子130の間の抵抗は、入力コードとターンオンされるスイッチの間の関係によって式
【００４７】
【数７】
2013537676.tif 000011
【００４８】
によりモデル化することができる。
【００４９】
本明細書では本発明のいくつかの実施形態について具体的に示しかつ/または説明した。しかし本発明の変更形態および変形形態は、本発明の趣旨および意図された範囲から逸脱せずに上記の教示および添付の特許請求の範囲に包含されることが理解されるであろう。
【符号の説明】
【００５０】
100  デジタルポテンショメータ
110  主端子
120  主端子
130  摺動子端子
140  ストリング配列
141  ストリング配列
142  ストリング配列
143  ストリング配列
150.1〜150.N  デジタルスイッチ
151.1〜151.N  デジタルスイッチ
152.1〜152.N  デジタルスイッチ
153.1〜153.N  デジタルスイッチ
160.0〜160.N-1  抵抗器配列
161.1〜161.N-1  抵抗器配列
162.1〜162.N-1  抵抗器配列
163.1〜163.N-1  抵抗器配列
【図１】
2013537676.tif 000012
【国際調査報告】
2013537676.tif 000013