(57)【要約】  メモリデバイスで複数の書き込み／消去サイクルの後に起こる状態分布の拡大を低減することにより信頼性と耐久性を向上させる技法が提示される。一技法はプレコンディショニング操作を使用し、プログラミングおよびジェントル消去を含み得る連続パルスが１つ以上のワード線に印加され、ワード線方向、ビット線方向、または両方に電圧差が印加される。別の手法はデュアルまたはマルチパルスプログラミングプロセスを使用し、増加されたワード線対ワード線差が対の第１のパルスで使用される。
2013526756.tif 000002
【特許請求の範囲】
【請求項１】
ビット線およびワード線沿いに形成された複数のメモリセルを各々が有する１つ以上の消去ブロックを備える不揮発性メモリアレイを操作する方法であって、
１つ以上の選択された消去ブロックのメモリセルに対して消去操作を実行することを含み、
前記消去操作は、
前記選択された消去ブロックに対応するビット線に、対応するビット線の少なくとも１対の隣接するビット線間の電圧差を含む１パターンの電圧レベルを印加し、かつ
前記ビット線に１パターンの電圧レベルを印加すると同時に、前記選択された消去ブロックに対応する１つ以上のワード線に正電圧パルスを印加することを含むストレス段階を実行し、かつ
前記選択された消去ブロックのメモリセルの消去を誘発するために前記選択された消去ブロックをバイアスすることを含む消去段階を実行することを含む方法。
【請求項２】
請求項１記載の方法において、
消去操作における消去段階は、ストレス段階の後に実行される方法。
【請求項３】
請求項１記載の方法において、
消去操作におけるストレス段階は、消去段階の後に実行される方法。
【請求項４】
請求項１記載の方法において、
パルスは、対応するワード線のすべてに印加される方法。
【請求項５】
請求項１記載の方法において、
１パターンの電圧レベルは、１つ以上の対応するビット線からなるサブセットに第１の正電圧を印加することを含み、他の対応するビット線を接地に設定する方法。
【請求項６】
請求項５記載の方法において、
第１の正電圧は、オンチップ電圧供給レベルである方法。
【請求項７】
請求項５記載の方法において、
ストレス段階は、
対応するビット線からなる第１のサブセットに第１の正レベルを印加し、かつ他の対応するビット線を接地に設定すると同時に、対応するワード線のすべてに第１のパルスを印加し、かつ
対応するビット線からなる第１のサブセットとは異なる第２のサブセットに第１の正レベルを印加し、かつ他の対応するビット線を接地に設定すると同時に、対応するワード線のすべてに第２のパルスを印加することを含む方法。
【請求項８】
請求項７記載の方法において、
第１のサブセットは一つおきの対応するビット線であり、第２のサブセットは第１のサブセットにはない対応するビット線である方法。
【請求項９】
請求項７記載の方法において、
第１および第２のパルスを印加する間にジェントル消去操作を実行することをさらに含み、前記選択された消去ブロックのメモリセルに印加される、消去段階よりも低い電圧差を使用して前記選択された消去ブロックがバイアスされる方法。
【請求項１０】
請求項１記載の方法において、
前記不揮発性メモリアレイは、前記メモリセルが第１および第２の選択ゲート間で直列に接続された複数のメモリセルからなるストリングとして配置されるＮＡＮＤタイプのアーキテクチャであり、ストレス操作のために選択された１ストリングのメモリセルのワード線のすべてにパルスを印加する方法。
【請求項１１】
請求項１記載の方法において、
消去操作を実行した後に、前記選択された消去ブロックのメモリセルに対して書き込み操作を実行することをさらに含む方法。
【請求項１２】
請求項１記載の方法において、
書き込み操作を実行した後に、前記選択された消去ブロックの少なくとも消去ブロックに対して後続消去操作を実行することをさらに含み、後続消去操作は、書き込み操作の前に実行された消去操作とは異なる１パターンの電圧レベルを前記ビット線に印加する方法。
【請求項１３】
請求項１記載の方法において、
パルスの特性は、前記選択された消去ブロックがそれまでに耐えた書き込み・消去サイクル数に基づき変更される方法。
【請求項１４】
請求項１３記載の方法において、
特性は、前記パルスの振幅を含む方法。
【請求項１５】
請求項１記載の方法において、
消去操作にストレス段階を含めることが、前記選択された消去ブロックがそれまでに耐えた書き込み・消去サイクル数に基づき決定される方法。
【請求項１６】
請求項１５記載の方法において、
ストレス段階は、書き込み・消去サイクル数が増加するにつれてより頻繁に消去操作に含まれる方法。
【請求項１７】
ビット線およびワード線沿いに形成された複数のメモリセルを各々が有する１つ以上の消去ブロックを備える不揮発性メモリアレイを操作する方法であって、前記不揮発性メモリアレイは、第１および第２の選択ゲート間で複数のメモリセルが直列に接続されるＮＡＮＤタイプのアーキテクチャである方法において、
１つ以上の選択された消去ブロックのメモリセルに対して消去操作を実行することを含み、
前記消去操作は、
選択ゲートに隣接しないメモリセルに対応する少なくとも１つのワード線を含み、前記選択された消去ブロックに対応する１つ以上の隣接しないワード線からなる第１のサブセットに第１の高電圧パルスを印加し、かつ
第１のサブセットのワード線に高電圧パルスを印加すると同時に、前記選択された消去ブロックに対応する他のワード線を低電圧レベルに設定することを含むストレス段階を実行し、かつ
前記選択された消去ブロックのメモリセルの消去を誘発するために前記選択された消去ブロックをバイアスすることを含む消去段階を実行することを含む方法。
【請求項１８】
請求項１７記載の方法において、
他のワード線沿いのメモリセルが導電しないように低電圧レベルは十分に低い方法。
【請求項１９】
請求項１７記載の方法において、
他のワード線沿いのメモリセルが導電するように低電圧レベルは十分に高い方法。
【請求項２０】
請求項１７記載の方法において、
低電圧レベルは、他のワード線沿いのメモリセルが部分的に導電するように設定される方法。
【請求項２１】
請求項１７記載の方法において、
前記選択された消去ブロックに対応する１つ以上のビット線を接地に設定する方法。
【請求項２２】
請求項１７記載の方法において、
前記選択された消去ブロックに対応する１つ以上のビット線をプログラミング抑止電圧に設定する方法。
【請求項２３】
請求項１７記載の方法において、
前記選択された消去ブロックに対応する選択ゲートのコントロールゲートが導電状態となるようにコントロールゲートに電圧を印加することをさらに含む方法。
【請求項２４】
請求項１７記載の方法において、
消去操作における消去段階は、ストレス段階の後に実行される方法。
【請求項２５】
請求項１７記載の方法において、
消去操作におけるストレス段階は、消去段階の後に実行される方法。
【請求項２６】
請求項１７記載の方法において、
ストレス段階は、
第１のサブセットに第１の高電圧パルスを印加した後に、前記選択された消去ブロックに対応する１つ以上の隣接しないワード線からなる第１のサブセットとは異なる第２のサブセットに第２の高電圧パルスを印加し、かつ
第２のサブセットのワード線に第２の高電圧パルスを印加すると同時に、第２のサブセットにはない他のワード線を低電圧レベルに設定することをさらに含む方法。
【請求項２７】
請求項２６記載の方法において、
第１のサブセットは一つおきの対応するワード線であり、第２のサブセットは第１のサブセットにはない対応するワード線である方法。
【請求項２８】
請求項２６記載の方法において、
第１および第２の高電圧パルスを印加する間にジェントル消去操作を実行することをさらに含み、前記選択された消去ブロックのメモリセルに印加される、消去段階よりも低い電圧差を使用して前記選択された消去ブロックがバイアスされる方法。
【請求項２９】
請求項１７記載の方法において、
消去操作を実行した後に、前記選択された消去ブロックのメモリセルに対して書き込み操作を実行することをさらに含む方法。
【請求項３０】
請求項２９記載の方法において、
書き込み操作を実行した後に、前記選択された消去ブロックの少なくとも消去ブロックに対して後続消去操作を実行することをさらに含み、後続消去操作は、書き込み操作の前に実行された消去操作とは異なる第１のサブセットを使用する方法。
【請求項３１】
請求項１７記載の方法において、
高電圧パルスの特性は、前記選択された消去ブロックがそれまでに耐えた書き込み・消去サイクル数に基づき変更される方法。
【請求項３２】
請求項３１記載の方法において、
特性は、前記高電圧パルスの振幅を含む方法。
【請求項３３】
請求項１７記載の方法において、
消去操作にストレス段階を含めることは、前記選択された消去ブロックがそれまでに耐えた書き込み・消去サイクル数に基づき決定される方法。
【請求項３４】
請求項３３記載の方法において、
ストレス段階は、書き込み・消去サイクル数が増加するにつれてより頻繁に消去操作に含まれる方法。
【請求項３５】
不揮発性メモリにデータを書き込む方法であって、
選択されたワード線沿いに形成された選択された複数のメモリセルに対して交替する一連のプログラミングおよびベリファイ段階を実行することを含み、
ベリファイ段階は、対応する目標状態までプログラム済みと首尾よくベリファイすることに応じて選択されたメモリセルのさらなるプログラミングから個別にロックアウトするベリファイ操作を実行することを含み、
プログラミング段階は、前記選択されたワード線に第１および第２のプログラミングパルスをベリファイ操作を間に挟まずに印加することを含み、前記選択されたワード線に隣接する選択されていないワード線は、第１のプログラミングパルス中に第１の電圧に設定され、かつ第２のプログラミングパルス中に第２の電圧に設定され、第１および第２の電圧は別個の正電圧である方法。
【請求項３６】
請求項３５記載の方法において、
第１の電圧は、第２の電圧よりも低い方法。
【請求項３７】
請求項３５記載の方法において、
前記不揮発性メモリは、ＮＡＮＤタイプのアーキテクチャである方法。
【請求項３８】
請求項３７記載の方法において、
前記ＮＡＮＤ構造のエッジワード線ではない選択されたワード線について、前記選択されたワード線に隣接する選択されていないワード線は、第１のプログラミングパルス中に第１の電圧に設定され、かつ第２のプログラミングパルス中に第２の電圧に設定される方法。
【請求項３９】
請求項３７記載の方法において、
第１の電圧は第２の電圧より低く、前記ＮＡＮＤ構造の隣接しない選択されていないワード線を第１および第２のプログラミングパルス中に第２の電圧に設定する方法。
【請求項４０】
請求項３５記載の方法において、
各プログラミング段階の第１および第２のプログラミングパルスは同じ振幅である方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、不揮発性メモリの消去およびプログラミングに関し、より詳細には、例えばメモリセル間の電荷捕獲から発生する状態分布の拡大を低減する技法に関する。
【背景技術】
【０００２】
フラッシュＥＥＰＲＯＭデバイスなどの不揮発性メモリシステムにおける正確なデータ蓄積は、データの正確な書き込みおよび読み出しに左右される。データを正確にプログラムするには、個々のメモリセルが、メモリセルが蓄積し得るデータ状態の各々に対して明確に規定されたしきい値電圧値の分布に書き込まれなければならない。これは特に多状態のデバイスに当てはまる。デバイスのサイズが縮小し、増加する状態数に割り当てられる電圧ウィンドウがより小さくなっているので、状況はこれまで以上に厳しくなっている。したがって、書き込み操作中により密な状態分布をもたらす技法を改善することが継続して求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６，６２１，７３９号
【特許文献２】米国特許第６，８５０，４４１号
【特許文献３】米国特許第７，４２０，８４６号
【特許文献４】米国特許出願公開第２００８／０２９８１２３号
【特許文献５】米国特許出願第１２／８３３，１６７号
【特許文献６】米国特許出願公開第２００６／０２３３０２３号
【特許文献７】米国特許出願公開第２００６／０２３３０２１号
【特許文献８】米国特許出願公開第２００６／０２２１６９６号
【特許文献９】米国特許出願公開第２００６／０２３３０１０号
【特許文献１０】米国特許出願公開第２００６／０２３９０８０号
【特許文献１１】米国特許出願公開第２００７／０００２６２６号
【特許文献１２】米国特許第６，９５８，９３６号
【特許文献１３】米国特許第７，２９８，６４７号
【特許文献１４】米国特許第６，８３９，２８１号
【特許文献１５】米国特許出願第１２／５３６，１２７号
【特許文献１６】米国特許出願第１２／７５７，３００号
【特許文献１７】米国特許出願公開第２００９／００５９６６０号
【特許文献１８】米国特許出願公開第２０１０／０１７２１８０号
【特許文献１９】米国特許出願１２／６４２，５８４号
【発明の概要】
【０００４】
第１の態様によると、不揮発性メモリアレイを操作する方法が提示される。このアレイは、ビット線およびワード線沿いに形成された複数のメモリセルを各々が有する１つ以上の消去ブロックを含む。この方法は、１つ以上の選択された消去ブロックのメモリセルに対して消去操作を実行することを含み、この消去操作はストレス段階と消去段階を実行することを含む。このストレス段階は、選択された消去ブロックに対応するビット線に、対応するビット線の少なくとも１対の隣接するビット線間の電圧差を含む１パターンの電圧レベルを印加し、かつビット線に１パターンの電圧レベルを印加すると同時に、選択された消去ブロックに対応する１つ以上のワード線に正電圧パルスを印加することを含む。消去段階は、選択された消去ブロックのメモリセルの消去を誘発するように選択された消去ブロックをバイアスすることを含む。
【０００５】
別の態様によると、不揮発性メモリアレイを操作する方法が提示される。この不揮発性メモリアレイは、ビット線およびワード線沿いに形成された複数のメモリセルを各々が有する１つ以上の消去ブロックを含み、第１および第２の選択ゲート間で複数のメモリセルが直列に接続されるＮＡＮＤタイプのアーキテクチャである。この方法は、１つ以上の選択された消去ブロックのメモリセルに対して消去操作を実行することを含み、この消去操作はストレス段階と消去段階を含む。このストレス段階の一部として、選択ゲートに隣接しないメモリセルに対応する少なくとも１つのワード線を含み、選択された消去ブロックに対応する１つ以上の隣接しないワード線からなる第１のサブセットに第１の高電圧パルスが印加され、かつ第１のサブセットのワード線に高電圧パルスを印加すると同時に、選択された消去ブロックに対応する他のワード線は低電圧レベルに設定される。消去段階は、選択された消去ブロックのメモリセルの消去を誘発するように選択された消去ブロックをバイアスすることを含む。
【０００６】
さらに別の態様では、不揮発性メモリにデータを書き込む方法が提示される。この方法は、選択されたワード線沿いに形成された選択された複数のメモリセルに対して交替する一連のプログラミング段階およびベリファイ段階を実行することを含む。このベリファイ段階は、対応する目標状態までプログラム済みと首尾よくベリファイすることに応じて選択されたメモリセルのさらなるプログラミングから個別にロックアウトするベリファイ操作を実行することを含む。プログラミング段階は、選択されたワード線に第１および第２のプログラミングパルスをベリファイ操作を間に挟まずに印加することを含み、選択されたワード線に隣接する選択されていないワード線は、第１のプログラミングパルス中に第１の電圧に設定され、かつ第２のプログラミングパルス中に第２の電圧に設定され、第１および第２の電圧は別個の正電圧である。
【０００７】
この後に続く本発明の例示的な例の説明には、本発明の様々な態様、利点、特徴、および実施形態が含まれている。この説明は添付の図面と併せて解釈すべきものである。本願明細書において参照する特許、特許出願、記事、その他出版物、文書、および事物は、らゆる目的のためにその全体が本願明細書において参照により援用されている。えんようされている出版物、文書、または事物のいずれかと本願との間で用語の定義または使用に矛盾や食い違いがある場合は、本願の定義または使用が優先するものとする。
【図面の簡単な説明】
【０００８】
【図１】プレコンディショニングがいかにメモリ耐久性を改善できるかを示した図である。
【図２Ａ】ダブルパルス・プレコンディショニングの代表的な複合波形を示した図である。
【図２Ｂ】図２Ａの波形を使用した場合にアレイに印加される例示的なバイアス値を示した説明図である。
【図２Ｃ】図２Ａの波形を使用した場合にアレイに印加される例示的なバイアス値を示した説明図である。
【図３Ａ】ビット線方向にストレスを加える実施形態で使用できる複合波形を示した図である。
【図３Ｂ】図３Ａの波形を使用した場合にアレイに印加される例示的なバイアス値を示した説明図である。
【図４】書き込み操作中にダブルパルス・プログラミング波形を使用するプログラミング波形の一例を示した図である。
【図５Ａ】オプションのジェントル消去を含む、消去操作中にプレコンディショニングを使用する例示的な順序を示した図である。の一例を示した図である。
【図５Ｂ】オプションのジェントル消去を含む、消去操作中にプレコンディショニングを使用する例示的な順序を示した図である。
【発明を実施するための形態】
【０００９】
ここに提示する技法は、不揮発性メモリで多数の消去／プログラミングサイクルが行われる過程でメモリセル間の電荷捕獲効果を低減することにより、不揮発性メモリの信頼性と耐久性を高めるのに役立てることができる。先行技術ではこの劣化現象を抑えるための１つの方法は、製造中の工程を最適化することであるが、デバイスの縮小化が継続しているため、この方法では必ずしも技術世代に対してスケーラブルでない。この問題に対する別の対策として、幅広い分布に対応するためにプログラミングステップサイズを縮小する方法があるが、この方法ではプログラミング速度が遅くなり、しばしば性能面で受け入れがたい不利となる。ここに提示する技法は、特に周期的に使用されるメモリセルで、メモリ間の電荷捕獲の量を減らすために、消去プロセスにストレス段階またはコンディショニング段階を導入する。これは、多くの実施形態において、より大きい消去操作の実際の消去段階の前に行われるため、また実施形態のすべてにおいて消去済みセルへのデータ書き込み前に行われるため、以下の説明でプレストレス／プレコンディショニングと呼ばれる。例えば、第１の例示的な実施形態におけるプレストレス／プレコンディショニングは、消去と実際のデータプログラミングの前（または消去後およびプログラミング前）に、１セットの電圧ストレスをワード線に印加する。対応する見出しのもとで提示されるさらなる実施形態では、プログラミング操作にストレス段階を組み入れるダブルパルス・プログラミング法を使用する。
【００１０】
捕獲電子ならびに他のソースからのノイズは、読み出しおよび書き込み操作の正確さに影響をおよぼす。米国特許第６，６２１，７３９号（特許文献１）および第６，８５０，４４１号（特許文献２）では、データの読み出しおよびプログラム・ベリファイのための検知操作の文脈でノイズが検討されている。これらの特許文献はメモリデバイス、特にＮＡＮＤタイプのデバイスの種々の態様についても論じている。米国特許第６，８５０，４４１号（特許文献２）とそこで援用されている参考文献はまた、正孔および電子の捕獲についての背景情報を提供している。ここに提示される論述は、特にメモリデバイスがいくつかのプログラミング／消去サイクルを経験した後の、書き込み操作に対するノイズの影響に関する。プレコンディショニングを使用すると、特に周期的に多用されるセルで、プログラミング性能を低下させることなく、プログラミングノイズを低減する。
【００１１】
ここに提示されるプレストレス／プレコンディショニング方式は、いくつかのやり方でメモリシステムの消去操作に組み入れることができる。（例えば、図５Ａおよび図５Ｂに関して説明されたやり方などを参照）。概して言えば、消去操作は、選択されたメモリセルがおおよそ典型的な方法で消去される消去段階に加えて、ストレス段階を含む。図１は、プレコンディショニングで故障ビット数を低下させることによりいかに耐久性と信頼性が改善されるかを示している。図１の上の線１０１に見られるように、故障ビットの数（縦軸の故障ビット数、すなわちＦＢＣ）は、プログラミング・消去サイクル数（横軸）の増加にともない大幅に増大する。プレコンディショニングを採用することにより、故障ビット数は１０３に見られるようにサイクル数に対して顕著に均一となる。
【００１２】
これは多くの点において、消去プロセスで消去に先立ちメモリセルが多少プログラムされる先行技術の機構に類似する。例えば、米国特許第７，４２０，８４６号（特許文献３）にはそのようなアプローチが記載されている。ただし、この場合の目標は、より低い状態にプログラムされたセルをより高いレベルに上げることによってメモリセルの中の消耗を均一化することである。これにより、セルはすべて、同様のプログラミング履歴を有することとなる。これはまた、以降の消去プロセスのために、より均一なスターティングポイントを提供する。これは、データ書き込みに先立つ均一な消去後／プログラミング前のスターティングポイントに結びつく。その意味で、これはここで提示される内容に対して補完的なプロセスである。コンディショニングプロセスでは、プログラミングノイズを減らすために比較的高いワード線対ワード線電圧が使用される。したがって、２種類の消去前プログラミング操作を一緒にまたは別々に使用できる。
【００１３】
「ヒーリング」プロセスを提示する米国特許出願公開第２００８／０２９８１２３号（または米国特許第７，７０１，７８０号）（特許文献４）には別の先行技術の機構が記載されている。この「ヒーリング」プロセスはプレコンディショニング操作として使用できるが、これもまたここに説明する内容に対して補完的なプロセスである。特許文献４に記載された「ヒーリング」プロセスは主に、ＮＡＮＤアーキテクチャのエッジワード線に関するものである。これらのエッジワード線は、ＮＡＮＤストリングのソース側またはドレイン側選択ゲートの横に位置する最初と最後のワード線である。このプロセスでは、選択ゲートが接地に設定され、隣接するワード線が高に設定されることにより、間にあるＮＡＮＤストリング部分を「ヒール」する。非エッジワード線の場合も、ワード線内の差を皆無にするかほとんどなくすために、特にワード線間のラテラルフィールド差をなくすか最小限に抑えるために、これらは高に設定される。対照的に、ここに提示される技法は、プレコンディショニングのために選択されるワード線の隣接ワード線を異なる電圧にバイアスすることによって、プレコンディションまたはストレス操作を強化する。（ここに提示されるプレコンディショニング技法は主にＮＡＮＤデバイスの文脈で説明されるが、これに限定されず、米国特許出願公開第２００８／０２９８１２３号（特許文献４）の「ヒーリング」技法は、ＮＡＮＤストリングの末端に見られる選択ゲートに隣接するワード線を対象とする。）
【００１４】
プレコンディショニングのために選択されるワード線（単一のワード線または後述するワード線のパターンの一部として）と隣接ワード線との電圧差について、一般的に言うと、差が大きければ大きいほど効果は大きくなるが、この差が大きいほどデバイスにかかるストレスも多くなる。したがって、使用される具体的な値は、２つの問題の間で妥協を図る設計選択である。いずれにせよ、ワード線対ワード線電圧差を小さくまたはゼロに保とうとする米国特許出願公開第２００８／０２９８１２３号（特許文献４）の「ヒーリング」技法とは対照的に、プレコンディショニングのために選択されるワード線と少なくとも１つの隣接ワード線との間には比較的大きい差が印加される。後述する種々の実施形態では、隣接ワード線沿いのトランジスタがある程度導電性であることも有益であるため、隣接ワード線に印加される低値は接地ではなく比較的低い値に設定される。これは、デバイス上で既に利用可能な種々のリードまたはパスレベルのいずれか１つ、あるいはこのプロセスのための特別なレベルであってもよい。単一ワード線のタイプの実施形態の場合、隣接ワード線は８Ｖあたりに設定でき、後述する偶数／奇数機構では、これは約３〜４Ｖとなる。ＮＡＮＤストリングの末端にあるワード線に隣接する選択ゲート、または他のアーキテクチャにおける隣接する選択ゲートにも、同じことが当てはまる。例えば、ＮＡＮＤストリングでは読み出し操作のための典型的なパス電圧を使用できる。（前述した先行技術である「ヒーリング」法とは対照的に、コントロールゲートを接地に設定するのではなく選択をいくらかオンにすることはプロセスにとって有益であり得る。）
【００１５】
次に説明する種々の態様は、他の不揮発性デバイスにも幅広く応用できるが、ＮＡＮＤタイプのアーキテクチャのＥＥＰＲＯＭ方式のフラッシュメモリの文脈で提示される。例えば、かかるデバイスのより大規模な構造および操作を詳しく論じる米国特許出願第１２／８３３，１６７号（特許文献５）、米国特許出願公開第２００６／０２３３０２３号（特許文献６）、第２００６／０２３３０２１号（特許文献７）、第２００６／０２２１６９６号（特許文献８）、第２００６／０２３３０１０号（特許文献９）、第２００６／０２３９０８０号（特許文献１０）、および第２００７／０００２６２６号（特許文献１１）、ならびに米国特許第６，９５８，９３６号（特許文献１２）、第７，２９８，６４７号（特許文献１３）、および第６，８３９，２８１号（特許文献１４）では、かかる例示的な実施形態の詳細を確認できる。
【００１６】
消去操作へのストレス段階の組み入れ
第１の例示的な実施形態は、交互に並ぶワード線に２つの連続パルスが印加されるダブルパルス・プレコンディショニング／プレストレス操作を使用する。これは図２Ａ〜図２Ｃに関して説明できる。図２Ａは、一方のパルスが偶数ワード線に印加され、他方のパルスが奇数ワード線に印加されるダブルパルス・プレストレスを概略的に示す。（図のパルスやその他の波形は模式的であり、例えば消去パルスの長さは図に示されたものより長くなる場合がある）。消去部分と実際のデータプログラミング部分は前述した先行技術における典型的な操作として解釈できるが、消去操作はこの場合も、消去段階のほかにプレストレス段階を含む。
【００１７】
図２Ａに見られるように、この例ではまず高電圧パルス２０１が偶数ワード線に印加され、その間奇数ワード線は低電圧、例えば約３〜４Ｖにバイアスされる。実施例に応じて、選択されていない（ここでは奇数の）ワード線の電圧は、対応するトランジスタがどれも導電性でないように十分低く設定され、トランジスタのすべてがデータ状態にかかわらずある程度は導電性であるようにより高く、あるいは中間値に設定される。第２のパルス２０３で偶数および奇数のワード線の役割は逆になり、その後ブロックが消去される。（標準的な消去操作のいずれも使用できるが、ここでは消去段階が単一パルスとして図に示されている）。ブロックが消去されると様々なワード線にデータをプログラムできる。
【００１８】
図２Ｂは、ストレス段階中にＮＡＮＤアレイの１ブロックに印加されるレベルを示す。ビット線沿いのＮＡＮＤストリングのそれぞれ、例えば２０９は、１対の選択トランジスタ、例えば２０５および２０７の間に、直列に接続された複数のメモリセルを有する。ストリングのワード線は交互に偶数および奇数であり、それぞれＯ（２１１の場合）およびＥ（２１３の場合）とラベル付けされている。ストレス段階では、一方のセットのワード線に高電圧パルスが印加され、他方のセットは低電圧、例えば３〜４Ｖに設定される。次いで、第２のストレスパルスで役割は逆になる。ＮＡＮＤストリングの末端に位置する選択トランジスタは低電圧、例えば約２〜３Ｖにバイアスできる。図２Ｂの例では、ビット線のすべてが０Ｖにバイアスされている。他の実施形態は異なるビット線レベルを使用する。例えば、図２Ｃの実施形態はビット線を接地より上に、ここではプログラミング抑止電圧に、典型的にはオンチップ供給レベルＶＤＤに設定する。
【００１９】
偶数／奇数機構は、プレストレス段階に単に１対のパルスによりこの電圧差をワード線のすべてに印加する。この方式はプレコンディショニングフィールドを強化し、故障ビット数を大幅に減らす。偶数／奇数機構のほかに、他のワード線ストレスパターンも使用できる。単一ワード線に対する単一パルスであれ、今しがた説明した奇数／偶数機構であれ、ワード線ストライプパターンであれ、プレコンディショニングデータは、隣接するワード線間の電圧差が大きいほどコンディショニング効果が増大することを示している。ただし、フィールドレベルが高いほどデバイスに、よりストレスがかかる。結果的に、具体的な値は設計選択となり、異なる設計のデバイス、ならびにプロセス変動による同じ設計のデバイスは、様々に最適化され得る。この方式に関わる様々な値（パルス持続時間、パルス電圧、隣接ワード線バイアス）は、製造業者によって例えば試験時に操作、設定されるパラメータとなり得る。これらの値はまた、メモリチップ上の状態マシンやコントローラによって制御されるので、デバイスの経年劣化や誤り率を考慮に入れて変えることもできる。
【００２０】
ダブルパルス・プレコンディショニング／プレストレスの別の例示的な実施形態は、図３Ａおよび図３Ｂに関して説明するように、ビット線に差動の偶数／奇数バイアスを使用する。図３Ａは図２Ａと同様にダブルパルス・プレストレスを概略的に示すものであるが、奇数ビット線が０Ｖで、偶数ビット線が高電圧（ここではＶＤＤ）で抑止されるときにワード線のすべてに第１のパルスが印加され、偶数ビット線が０Ｖで、奇数ビット線が（高電圧で、他の値も使用できるが、ここではＶＤＤで）抑止されるときにワード線のすべてに第２のパルスが印加される。ここに見られる波形は図２Ａと同じに見えるが、図２Ａでは第１および第２のパルスが偶数および奇数ワード線（または逆）のみにそれぞれ印加され、他のワード線は低、ビット線は接地となるのに対して、図３Ａでは両方のパルスがワード線のすべてに印加され、一方のパルスでは奇数／偶数ビット線が高／低となり、他方のパルスでは低／高に切り替えられる。前述した奇数／偶数ワード線の実施形態の場合の図２Ｂと同様に、図３Ｂは呼応してこの実施形態の場合のアレイを示す。
【００２１】
図３Ｂに見られるように、選択された消去ブロックのビット線は、０Ｖおよびより高い電圧（例えば、ＶＤＤ）に交互に設定される。選択されたＮＡＮＤストリングの両端に位置する選択トランジスタはオンになる（例えば、約２〜３Ｖ）。次いで、ワード線のすべてにパルスが印加される。次いで、ビット線のバイアスが切り替えられ、第２のパルスがワード線のすべてに印加される。
【００２２】
前述したように、ワード線対ワード線プレストレスのデータは、隣接ワード線間の電圧差が増加するほどプレストレス効果が増大することを示している。ビット線対ビット線方向にも同じ効果が当てはまる。偶数ビット線が抑止されると全ワード線のいずれか一つがパルスされ、プレストレス中の他のパルスで奇数ビット線が抑止される。したがって、この方式はビット線間の捕獲によるプログラミングノイズの低減に役立つ。前述したように、この方式に関わる様々な値（パルス持続時間、パルス電圧、隣接ワード線バイアス、偶数／奇数ビット線バイアス）は、やはり制御されるパラメータであり得る。また、図２Ａおよび図２Ｂについて説明した実施形態と図３Ａおよび図３Ｂについて説明した実施形態は別々に提示されているが、より一般的には組み合わせることもできる。例えば、これらは単一プレコンディショニング操作の一部として連続して実行できるし、あるいは別々のサイクルで使用もできるし、あるいは単一プレコンディショニングプロセスが各パルスでワード線方向とビット線方向に異なるバイアスを組み合わせることもできる。
【００２３】
ダブルパルス・プログラミング
「ダブルパルス」プログラミング技法により分布拡散を低減する別の代替の実施形態が、図４に関して説明される。この場合、プレコンディショニング段階でノイズを低減するのではなく、データ書き込み操作そのものにノイズ低減が組み込まれる。これは図４に示される選択されたワード線（ここでは、ＷＬｎ）をプログラムするダブルパルス・プログラミング波形に示されている。選択されたワード線ＷＬｎに印加される波形は上部に示されている。これは通常、交替するプログラミング段階（ＶＰＧＭの印加）とベリファイ段階（Ｖｒｅａｄの印加）からなる階段波形であるが、ベリファイ段階では各パルスが２回印加されることは除かれている。ベリファイにともないセルはロックアウトされる。各プログラミングの第１のパルスと第２のパルスは同じＶＰＧＭレベルであり、間にベリファイ段階はない。他のバイアスレベル（選択ゲート、ビット線、非選択ワード線）は、ＷＬｎ＋１およびＷＬｎ−１の隣接するワード線が今度は図４の下部に見られる波形を有することを除いて通常どおりでよく、ＷＬｎ＋１およびＷＬｎ−１のワード線は、ＷＬｎの第１のプログラミングパルスでＶＰＡＳＳ＿ｌｏｗにバイアスされ、ＷＬｎの第２のプログラミングパルスでＶＰＡＳＳ＿ｈｉｇｈにバイアスされる。ＶＰＡＳＳ＿ｈｉｇｈは他の非選択ワード線と同じ値、例えば約８〜９Ｖに設定でき、ＶＰＡＳＳ＿ｌｏｗは図２Ｂおよび図２Ｃで非選択ワード線に使用される値と同様であってよく、例えば約２〜４Ｖであってよい。
【００２４】
各対の第１のパルスはより高いワード線対ワード線差を導入するので、ダブルパルス・プログラミング方式は耐久性問題を克服するのに役立てることもできる。プレコンディショニングに関する前の論述と同様に、デバイスは第１のパルスのときにかなり低いＶＰＡＳＳ（ＶＰＡＳＳ＿ｌｏｗ）を使用でき、次いで第２のパルスでより高い／通常のＶＰＡＳＳ（ＶＰＡＳＳ＿ｈｉｇｈ）を使用する。（ここでは、各ステップレベルが対として示されているが、一般的には必ずしもそうであるとは限らない）。プレコンディショニング効果は隣接するワード線のバイアス差を増加することによって強化されるが、ここでは第１パルスプログラミングのときに低いＶＰＡＳＳ（ＶＰＡＳＳ＿ｌｏｗ）でバイアスすることによって同様のゲインがある。なお、２００９年８月５日に出願された米国特許出願第１２／５３６，１２７号（特許文献１５）、２０１０年４月９日に出願された米国特許出願第１２／７５７，３００号（特許文献１６）、および米国特許出願公開第２００９／００５９６６０号（特許文献１７）には、「デュアルパルス」プログラミング波形を多少異なる機構のもとで使用する他のプログラミング技法が記載されている。これらの技法はここで提示する技法にとって補完的であるが、プログラミング操作に関する論述の多くはここに応用できる。
【００２５】
変形形態と一般化
これまでの論述では、個別に使用できるか、または様々な組み合わせで使用できるいくつかの補完モードを説明した。例えば、ダブルパルス書き込み技法について、図４では各プログラミング段階がダブルパルスを含むが、他の実施形態では一部のプログラミング段階がダブルパルスを含み、他のプログラミング段階はベリファイ操作の間に標準的なシングルパルスを使用する。例えば、マルチレベルの下位状態はしばしばノイズの影響をより受けやすいため、ダブルパルスはＶＰＧＭ階段の低いステップのみに使用できる。あるいは、シングルまたはダブルパルスの選択は書き込み時の性能要件に基づくことができる。バイナリおよびマルチ状態の記憶装置を使用するデバイスの場合（例えば、米国特許出願公開第２０１０／０１７２１８０号（特許文献１８）、または２００９年１２月１８日に出願された米国特許出願１２／６４２，５８４号（特許文献１９）のようにバイナリキャッシュを使用するＭＬＣメモリ等）、バイナリ部分は性能を高めるためにシングルパルスアルゴリズムを使用でき、ＭＬＣセクションは精度を高めるためにダブルパルス機構を使用できる。
【００２６】
前にさらに提示したストレス段階はいくつかのやり方でメモリシステムの消去操作に組み入れることができる。例えば、コンディショニング段階は、消去操作のパルスの前、後、または間に、複数のワード線を高電圧までストレスできる。これらの機構のいずれでも、コンディショニング段階はコンディショニングフィールドを強化するように設計された低い電圧で非選択ワード線をバイアスできる。前述した図２Ａ〜図２Ｃの実施形態ではビット線のすべてが選択され、１パターンのワード線にパルスが印加され、図２Ａおよび図２Ｂではワード線のすべてがパルスされ、ビット線には１パターンの電圧が印加された。より一般的に、これら２つの組み合わせを使用することで様々なストレスパターンを印加できる。その結果、コンディショニング段階でビット線のすべてが選択されるか、あるいはビット線のごく一部が一度に選択される。同様に、ビット線にパターンが印加されるときにワード線のごく一部がパルスされる必要がある。
【００２７】
図２および図３の代表的な実施形態で使用されるストライピングパターンについて、それぞれ、１つおきにワード線またはビット線を使用し、ワード線／ビット線のすべてが１対のパルスでカバーされることを可能とする。より一般的には、１つ以上のワード線／ビット線が選択される他のパターンを使用できる。例えば、電流レベルまたは電力問題がある場合はより少数のワード線（例えば、３ワード線ごと）をパルスできる。次いで、これらのサブセットは交代制で使用できる。つまり一部のワード線、ビット線、または両方が選択され、後続の消去操作では選択されたワード線／ビット線の異なるグループが選ばれる。選択されたグループと選択されていないグループが交替される複数のコンディショニング操作（消去段階を間に挟むかまたは挟まない）を使用することで、最終的にはワード線のすべてとビット線のすべてがコンディショニングされる。
【００２８】
いずれの変形例でも、デバイスストレスと有効性のバランスをとるためにストレスパルスの持続時間と振幅を最適化できる。また、いずれの変形例でもオーバーストレスを回避するために一部のワード線は意図的にコンディショニングされず、または異なる電圧でコンディショニングされる。さらに、コントローラにより、システムレベルで、オンチップ状態マシンにより、またはこれらの組み合わせにより監視され得るプロセスにおいて、デバイス耐久性を向上させるために、消去前のサイクルごとに、あるいは一定数のサイクルごとに前述したプレコンディショニングモードのいずれかを挿入できる。これらの変形例は、サイクル数（ホットカウント）依存方式に、あるいは読み出し／書き込みエラーの量を見ることにより、例えば書き込み／消去サイクルにともない適応的にストレス電圧を増加させることによりさらに組み合わせることができるし、またはシステムレベルでコントローラにより実施することもできる。
【００２９】
例えば、図５Ａおよび図５Ｂは、消去操作のストレス段階を組み入れる方法の２つの例である。図５Ａで消去操作は、実際の消去操作（すなわち、消去段階５１１）と、プレコンディショニング段階５０１とを含み、その後にメモリブロックが、選択後、５１３でプログラムされ得る。プレコンディショニング段階はジェントル消去操作５０３から始まり、その後に第１のストレス副段階５０５が続き、その後に第２のジェントル消去５０７が続き、その後に第２のストレス副段階５０９が続く。ジェントル消去操作５０３および５０７は、「リアル消去」操作５１１（メモリセルが完全に消去される）と同様に選択された消去ブロックをバイアスするが、より低い振幅、持続時間、または両方となる。そのような操作は「ソフトな消去」と呼ばれることもある。これらのプレストレス／プレコンディショニング副段階は同じバイアス条件、または異なるバイアス条件を使用できる。例えば、これらのプレストレス／プレコンディショニング副段階は異なる振幅を使用できる。あるいは、図２Ａまたは図３Ａの２つのパルスを分割して、一方を５０５、他方を５０７とすることもできる。その後に５１１で実際の消去段階が続く。
【００３０】
図５Ｂでは５２１のストレス段階の前にリアル消去段階５３１があり、その後にブロックが、選択後、最終的に５３３でプログラムされ得る。ストレス段階５２１は、図５Ａの５０１のものに似ているが、最初のソフトな消去が省かれ、５３１のより強い消去操作の後に続く。より詳細には、ここでのストレス段階５２１は、第１のストレス副段階５２３と、中間のジェントル消去５２５と、５２７の第２のストレス副段階とを含む。消去操作の最終副操作が５２７のストレス操作であるので、パラメータはメモリセルの著しいプログラミングを引き起こさないように選択されるべきである。実際のデータ書き込みに先立ち実行できるこれらのプレストレス／プレコンディショニング操作に加え、データが書き込まれるときの「デュアルパルス」プログラミング操作も、ストレス段階を含む消去操作と組み合わせることができる。
【００３１】
前述した本発明の詳細な説明は、例証と説明の目的で提示されているものであって、網羅的であったり、あるいは本発明を開示されたとおりの形態に限定することを意図するものではない。前述した教示に鑑みれば数多くの修正例ならびに変形例が可能である。説明した実施形態は、本発明の原理と実際的な応用を十分に説明し、それによって当業者が様々な実施形態で意図された用途に適合する様々な修正を加えながら本発明を十分に役立てるために選ばれたものである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【国際調査報告】
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