(57)【要約】  少なくとも2つの異なる接続を介してマスターデバイスに結合される、相互接続が開示される。ある特定の実施形態では、第1の相互接続および第1の相互接続に結合される第2の相互接続を含むシステムが、開示される。第1の相互接続は、単一の接続を介して第1のマスターデバイスに結合され、第1の相互接続は、少なくとも2つの異なる接続を介して第2のマスターデバイスに結合される。第2の相互接続は、メモリコントローラを介してメモリに結合される。
2013521585.tif 000002
【特許請求の範囲】
【請求項１】
第1の相互接続と、
前記第1の相互接続に結合される第2の相互接続と
を含み、
前記第1の相互接続が、単一の接続を介して第1のマスターデバイスに結合され、前記第1の相互接続が、少なくとも2つの異なる接続を介して第2のマスターデバイスに結合され、
前記第2の相互接続が、メモリコントローラを介してメモリに結合される、システム。
【請求項２】
前記第2のマスターデバイスのスループットが、前記第1のマスターデバイスよりも高い、請求項1に記載のシステム。
【請求項３】
前記第1のマスターデバイスおよび前記第2のマスターデバイスがプロセッサを含む、請求項1に記載のシステム。
【請求項４】
前記第2の相互接続が、前記第1の相互接続が単一の接続を介して前記第2のマスターデバイスに結合された場合よりも少なくとも1つ少ないリンクを介して、前記第1の相互接続に結合される、請求項1に記載のシステム。
【請求項５】
前記第2の相互接続が、シングルリンクを介して前記第1の相互接続に結合される、請求項1に記載のシステム。
【請求項６】
前記第2の相互接続が、複数のメモリデバイスに結合される、請求項1に記載のシステム。
【請求項７】
第1の相互接続を、単一の接続を介して第1のマスターデバイスに結合するステップと、
前記第1の相互接続を、少なくとも2つの異なる接続を介して第2のマスターデバイスに結合するステップと、
第2の相互接続を、前記第1の相互接続に結合するステップと、
前記第2の相互接続を、メモリコントローラを介してメモリに結合するステップと
を含む、方法。
【請求項８】
前記第2のマスターデバイスのスループットが、前記第1のマスターデバイスよりも高い、請求項7に記載の方法。
【請求項９】
前記第1のマスターデバイスおよび前記第2のマスターデバイスがプロセッサを含む、請求項7に記載の方法。
【請求項１０】
前記第2の相互接続が、前記第1の相互接続が単一の接続を介して前記第2のマスターデバイスに結合された場合よりも少なくとも1つ少ないリンクを介して、前記第1の相互接続に結合される、請求項7に記載の方法。
【請求項１１】
前記第2の相互接続が、シングルリンクを介して前記第1の相互接続に結合される、請求項7に記載の方法。
【請求項１２】
前記第2の相互接続が、複数のメモリデバイスに結合される、請求項7に記載の方法。
【請求項１３】
前記単一の接続を介した前記第1の相互接続の前記第1のマスターデバイスへの結合、前記少なくとも2つの異なる接続を介した前記第1の相互接続の前記第2のマスターデバイスへの結合、前記第2の相互接続の前記第1の相互接続への結合、前記メモリコントローラを介した前記第2の相互接続の前記メモリへの結合が、電子デバイスに組み込まれたプロセッサにより開始される、請求項7に記載の方法。
【請求項１４】
第1の相互接続を、単一の接続を介して第1のマスターデバイスに結合するための第1のステップと、
前記第1の相互接続を、少なくとも2つの異なる接続を介して第2のマスターデバイスに結合するための第2のステップと、
第2の相互接続を、前記第1の相互接続に結合するための第3のステップと、
前記第2の相互接続を、メモリコントローラを介してメモリに結合するための第4のステップと
を含む、方法。
【請求項１５】
半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を受け取るステップであって、前記半導体デバイスが、
メモリコントローラへのインターフェースを有する第2の相互接続に結合される、第1の相互接続を含み、
前記第1の相互接続が、単一の接続を介して第1のマスターデバイスに結合され、前記第1の相互接続が、少なくとも2つの異なる接続を介して第2のマスターデバイスに結合される、ステップと、
前記設計情報を変換してファイルフォーマットに適合させるステップと、
前記変換された設計情報を含むデータファイルを生成するステップと
を含む、方法。
【請求項１６】
前記データファイルがGDSIIフォーマットを含む、請求項15に記載の方法。
【請求項１７】
半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って、前記半導体デバイスを製造するステップであって、前記半導体デバイスが、
メモリコントローラへのインターフェースを有する第2の相互接続に結合される、第1の相互接続を含み、
前記第1の相互接続が、単一の接続を介して第1のマスターデバイスに結合され、前記第1の相互接続が、少なくとも2つの異なる接続を介して第2のマスターデバイスに結合される、ステップと
を含む、方法。
【請求項１８】
前記データファイルがGDSIIフォーマットを含む、請求項17に記載の方法。
【請求項１９】
パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含む設計情報を受け取るステップであって、半導体構造を含む前記パッケージングされた半導体デバイスが、
メモリコントローラへのインターフェースを有する第2の相互接続に結合される、第1の相互接続を含み、
前記第1の相互接続が、単一の接続を介して第1のマスターデバイスに結合され、前記第1の相互接続が、少なくとも2つの異なる接続を介して第2のマスターデバイスに結合される、ステップと、
前記設計情報を変換して、データファイルを生成するステップと
を含む、方法。
【請求項２０】
前記データファイルがGERBERフォーマットを含む、請求項19に記載の方法。
【請求項２１】
パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含む設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って、前記パッケージングされた半導体デバイスを受け取るように構成された前記回路基板を製造するステップであって、半導体構造を含む前記パッケージングされた半導体デバイスが、
メモリコントローラへのインターフェースを有する第2の相互接続に結合される、第1の相互接続を含み、
前記第1の相互接続が、単一の接続を介して第1のマスターデバイスに結合され、前記第1の相互接続が、少なくとも2つの異なる接続を介して第2のマスターデバイスに結合される、ステップと
を含む、方法。
【請求項２２】
前記データファイルがGERBERフォーマットを含む、請求項21に記載の方法。
【請求項２３】
前記回路基板を、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込むステップをさらに含む、請求項21に記載の方法。
【請求項２４】
相互接続するための第1の手段と、
相互接続するための前記第1の手段に結合される、相互接続するための第2の手段と
を含み、
前記相互接続するための第1の手段が、単一の接続を介して第1のマスターデバイスに結合され、前記相互接続するための第1の手段が、少なくとも2つの異なる接続を介して第2のマスターデバイスに結合され、
前記相互接続するための第2の手段が、メモリコントローラを介してメモリに結合される、システム。
【請求項２５】
前記相互接続するための第2の手段が、前記相互接続するための第1の手段が単一の接続を介して前記第2のマスターデバイスに結合された場合よりも1つ少ないリンクを介して、前記相互接続するための第1の手段に結合される、請求項24に記載のシステム。
【請求項２６】
前記相互接続するための第2の手段が、シングルリンクを介して前記相互接続するための第1の手段に結合される、請求項24に記載のシステム。
【請求項２７】
前記相互接続するための第2の手段が、複数のメモリデバイスに結合される、請求項24に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は全般に、少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続に関する。
【背景技術】
【０００２】
1つまたは複数のマスターデバイスと、1つまたは複数のメモリデバイスとの間で、相互接続を用いて通信を実現する通信システムでは、相互接続間のリンクが、スループットを低下させる潜在的なボトルネックになり得る。1つの手法は、相互接続間のリンクの数を増やして、帯域幅を広げることであった。たとえば、シングルリンクの代わりに、デュアルリンクが相互接続間に用いられ得る。しかし、相互接続間のリンクの数を増やすことで、相互接続のルーティングがより複雑になり、相互接続が占める領域、さらに、相互接続が消費する電力が増え、タイミングがより複雑になる。
【発明の概要】
【課題を解決するための手段】
【０００３】
マスターデバイスは、高スループットのマスターデバイスと、標準的なマスターデバイスという、2つのカテゴリーに分類される。高スループットのマスターデバイスは、高いスループットを要求し、高スループットのマスターデバイスとメモリデバイスとの間の相互接続を結合するシングルリンクが、ボトルネックになり得る。標準的なマスターデバイスは、より低いスループットを要求し、相互接続を結合するシングルリンクは、ボトルネックとはならない。シングルリンクが、相互接続の各々を結合するために用いられる。たとえば、第1の相互接続は、シングルリンクを介して第2の相互接続に結合され得る。各々の高スループットのマスターデバイスは、複数のサブマスターデバイスに分割され、各サブマスターデバイスは、1つの相互接続への接続を有する。高スループットのマスターデバイスを分割することで、相互接続を結合するシングルリンクによる、スループットの制限が緩和される。
【０００４】
ある特定の実施形態では、第1の相互接続および第1の相互接続に結合される第2の相互接続を含むシステムが、開示される。第1の相互接続は、単一の接続を介して第1のマスターデバイスに結合され、第1の相互接続は、少なくとも2つの異なる接続を介して第2のマスターデバイスに結合される。第2の相互接続は、メモリコントローラを介してメモリに結合される。
【０００５】
別の特定の実施形態では、第1の相互接続を、単一の接続を介して第1のマスターデバイスに結合するステップを含む方法が、開示される。方法はまた、第1の相互接続を、少なくとも2つの異なる接続を介して第2のマスターデバイスに結合するステップを含む。方法はさらに、第2の相互接続を第1の相互接続に結合するステップを含む。方法はさらに、第2の相互接続を、メモリコントローラを介してメモリに結合するステップを含む。
【０００６】
開示される実施形態の少なくとも1つにより提供される1つの具体的な利点は、相互接続を結合するためにシングルリンクを使用するとともに、高スループットのマスターデバイスを複数のサブマスターデバイスに分割することで、高スループットのマスターデバイスに対するスループットが向上し、相互接続を結合するシングルリンクによる可能性のある性能の低下が補償されるということである。相互接続を結合するためにシングルリンクを使用することで、相互接続のルーティングの複雑さが軽減され、相互接続が占める領域が少なくなり、相互接続が消費する電力が少なくなり、タイミングの複雑さが軽減される。加えて、相互接続を結合するシングルリンクは、相互接続を結合する複数のリンクよりも高い周波数で動作し得る。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。
【図面の簡単な説明】
【０００７】
【図１】少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有する、分散型のコンピューティングシステムおよび通信システムの、第1の実施形態の例示的なブロック図である。
【図２】少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有する、分散型のコンピューティングシステムおよび通信システムの、第2の実施形態の例示的なブロック図である。
【図３】マスターデバイスをサブマスターデバイスに分割する、第1の実施形態の例示的なブロック図である。
【図４】マスターデバイスをサブマスターデバイスに分割する、第2の実施形態の例示的なブロック図である。
【図５】少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有する、分散型のコンピューティングシステムおよび通信システムの、第3の実施形態の例示的なブロック図である。
【図６】少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有する、分散型のコンピューティングシステムおよび通信システムを形成する方法の、例示的な実施形態の流れ図である。
【図７】少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有する、モジュールを含むワイヤレス通信デバイスの特定の実施形態のブロック図である。
【図８】少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続とともに用いられる、製造プロセスを示すデータ流れ図である。
【発明を実施するための形態】
【０００８】
本開示の特定の実施形態が、図面を参照して以下で説明される。説明において、共通の特徴は共通の参照番号により指定される。図1を参照すると、分散型のコンピューティングシステムおよび通信システム100が示される。分散型のコンピューティングシステムおよび通信システム100は、第1の相互接続102および第2の相互接続106を含む。第1の相互接続102は、第1のマスターデバイス108、第2のマスターデバイス112、および代表的な第5のマスターデバイス116を含む他のマスターデバイスに結合される。第1の相互接続102は、第1の接続110を介して第1のマスターデバイス108に結合され、第2の接続114を介して第2のマスターデバイス112に結合される。第1の相互接続102は、少なくとも2つの異なる接続118および120を介して第5のマスターデバイス116に結合される。第5のマスターデバイス116は、その中に、第1のサブマスターデバイス122および第2のサブマスターデバイス124を含む。ある特定の実施形態では、第5のマスターデバイス116は、高いスループットを要求する高スループットのマスターデバイスである。第1のマスターデバイス108および第2のマスターデバイス112は、第5の高スループットのマスターデバイス116よりも低いスループットを要求する、「標準的な」マスターデバイスと呼ばれるマスターデバイスであってよい。第2の相互接続106は、示されるように、第6のマスターデバイス126および第7のマスターデバイス128に結合される。ある特定の実施形態では、マスターデバイス108、112、116、126、および128はプロセッサである。
【０００９】
第2の相互接続106は、シングルリンク130を介して第1の相互接続102に結合される。第2の相互接続106は、第1のメモリコントローラ138を介して第1の代表的なメモリデバイス134に結合され、第2のメモリコントローラ140を介して第2の代表的なメモリデバイス136に結合される。第2の相互接続106は、シングルリンク130に結合される第1のマスターポート142を有する。第2の相互接続106は、第1のメモリコントローラ138に結合された第1のスレーブポート146と、第2のメモリコントローラ140に結合された第2のスレーブポート148を含む。第2の相互接続106は、2つのメモリコントローラ138および140を介して複数のメモリデバイス134および136に結合されるものとして示されるが、第2の相互接続106は、3つ以上の対応するメモリコントローラを介して3つ以上のメモリデバイスに結合されてもよいことを理解されたい。マスターデバイス108、112および116は、シングルリンク130を介して複数のメモリデバイス134および136にアクセスすることができる。マスターデバイス126および128は、第2の相互接続106を介して複数のメモリデバイス134および136に直接アクセスすることができる。
【００１０】
第1の相互接続102は、単一の接続110を介して第1のマスターデバイス108に結合される。第1の相互接続102は、少なくとも2つの異なる接続118および120を介して第5のマスターデバイス116に結合される。2つの接続118および120のみが示されるが、第1の相互接続102は、3つ以上の接続を介してマスターデバイスの1つまたは複数に結合されてもよいことを理解されたい。第5のマスターデバイス116は、第1のマスターデバイス108よりもスループットが高くてもよい。したがって、複数の異なる接続が、第5のマスターデバイス116および第1の相互接続102を接続し、単一の接続のみが、第1のマスターデバイス108および第1の相互接続102を接続する。第3のマスターデバイス(図示せず)および第4のマスターデバイス(図示せず)も、各々、単一の接続(図示せず)を介して第1の相互接続102に結合され得る。5つのマスターデバイスを第1の相互接続102に結合する、6つの接続が存在し得る。
【００１１】
シングルリンク130を通じた所与のマスターデバイスの理論的な最大のスループットは、所与のマスターデバイスに割り当てられたシングルリンク130上のタイムスロットの期間と、シングルリンク130のバス周波数との積に等しい。たとえば、メモリデバイス134にアクセスするための、シングルリンク130を通じた第1のマスターデバイス108の理論的な最大のスループットは、シングルリンク130上のタイムスロットが、5つのマスターデバイスを第1の相互接続102に結合する6つの接続の間で等しく分配される場合には、シングルリンク130のバス周波数の1/6倍に等しい。同様に、シングルリンク130を通じた第2のマスターデバイス112の理論的な最大のスループットは、シングルリンク130のバス周波数の1/6倍に等しい。しかし、シングルリンク130を通じた第5のマスターデバイス116の理論的な最大のスループットは、第5のマスターデバイス116が2つの異なる接続118および120を介して第1の相互接続102に結合されるので、シングルリンク130のバス周波数の2/6倍に等しい。したがって、シングルリンク130を通じた第5のマスターデバイス116の理論的な最大のスループットは、シングルリンク130を通じた、第1のマスターデバイス108と第2のマスターデバイス112のいずれかの理論的な最大のスループットの2倍である。
【００１２】
第5のマスターデバイス116が、単一の接続のみを介して第1の相互接続102に結合されたとすると、シングルリンク130を通じたマスターデバイスの5つすべての理論的な最大のスループットは、シングルリンク130のバス周波数の1/5倍に等しくなる。なぜなら、シングルリンク130上のタイムスロットが、5つのマスターデバイスを第1の相互接続102に結合する5つの接続の間で、等しく分配されるからである。第5のマスターデバイス116を第1の相互接続102に結合するさらなる接続を加えることで、シングルリンク130を通じた第5のマスターデバイス116の理論的な最大のスループットは、シングルリンク130のバス周波数の1/5倍から、シングルリンク130のバス周波数の2/6倍に上がる。
【００１３】
あるいは、図5に示され以下でより詳細に論じられるように、第1の相互接続102を第2の相互接続106に結合する別のリンクを加えることで、マスターデバイスの5つすべての理論的な最大のスループットが2倍になる。たとえば、第5のマスターデバイス116が単一の接続のみを介して第1の相互接続102に結合されたとすると、デュアルリンクを通じた第5のマスターデバイス116の理論的な最大のスループットは、(デュアルリンクの両方のバス周波数が同一であると仮定すると)デュアルリンクのいずれかのバス周波数の2/5倍である。しかし、相互接続間のリンクの数を増やすことで、相互接続のルーティングがより複雑になり、相互接続が占める領域、さらに、相互接続が消費する電力が増え、タイミングもより複雑になる。たとえば、第5のマスターデバイス116が単一の接続のみを介して第1の相互接続102に結合される場合、デュアルリンクアーキテクチャのルーティングの複雑さは5×2である。一方、シングルリンク130を通じた第5のマスターデバイス116の理論的な最大のスループットは、シングルリンク130のバス周波数の2/6倍であり、第5のマスターデバイス116が、2つの異なる接続118および120を介して第1の相互接続102に結合される場合、図1に示されるシングルリンクアーキテクチャのルーティングの複雑さは6×1に過ぎない。加えて、シングルリンク130は、タイミングの複雑さにより、デュアルリンクのいずれよりも高いバス周波数で動作するように構成され得る。
【００１４】
言い換えると、第5のマスターデバイス116が単一の接続のみを介して第1の相互接続102に結合され、1つ少ないリンクが第1の相互接続102および第2の相互接続106を結合する場合、図1に示されるシングルリンクアーキテクチャは、デュアルリンクアーキテクチャとほとんど同じ理論的な最大のスループットを、第5のマスターデバイス116に対して提供する。第5のマスターデバイス116を第1の相互接続102に結合する接続の数を増やすことで、第5のマスターデバイス116の高スループットの要求を依然として満たしながら、第1の相互接続102を第2の相互接続106に結合するリンクの数を減らすことができる。ある特定の実施形態では、第2の相互接続106は、第1の相互接続102が単一の接続を介して第5のマスターデバイス116に結合された場合よりも少なくとも1つ少ないリンクを介して、第1の相互接続102に結合される。第5のマスターデバイス116が、単一の接続のみを介して第1の相互接続102に結合されるとすると、第5のマスターデバイス116の高スループットの要求は、第2の相互接続106が2つのリンクを介して第1の相互接続102に結合される、デュアルリンクアーキテクチャを用いて満たされなければならない。第5のマスターデバイス116が、2つの異なる接続118および120を介して第1の相互接続102に結合されるとすると、第5のマスターデバイス116の高スループットの要求は、第2の相互接続106が1つのリンクを介して第1の相互接続102に結合される、図1に示されるシングルリンクアーキテクチャを用いて満たされ得る。
【００１５】
図2によれば、分散型のコンピューティングシステムおよび通信システム200の別の特定の実施形態が示される。分散型のコンピューティングシステムおよび通信システム200は、第1の相互接続202および第2の相互接続206を含む。第2の相互接続206は、第1のリンク230を介して第1の相互接続202に結合される。第1の相互接続202は、対応する複数のマスターデバイスに結合される、複数のマスターポートを含む。たとえば、第1の相互接続202の第1のマスターポート250は、第1の代表的なマスターデバイス208に結合される。第1の相互接続202の第2のマスターポート252は、第2の代表的なマスターデバイス212に結合される。第1の相互接続202は、第1の接続210を介して第1のマスターデバイス208に結合され、第2の接続214を介して第2のマスターデバイス212に結合される。同様に、第1の相互接続202は、複数の異なる接続218、220、および244を介してマスターデバイス216に結合され得る。複数の異なる接続218、220、および244は、第1の相互接続202の複数の対応するマスターポート254、256、および258に結合され、マスターデバイス216の中の複数のサブマスターデバイス222、224、および242に結合される。第2の相互接続206は、第6のマスターデバイス226に結合され、第7のマスターデバイス228に結合される。
【００１６】
第2の相互接続206は、スレーブポートを介して複数のメモリデバイスに結合される。たとえば、第2の相互接続206は、第1のスレーブポート246を介して、かつ第1のメモリコントローラ238を介して第1のメモリデバイス234に結合される。別の例として、第2の相互接続206は、第2のスレーブポート248を介して、かつ第2のメモリコントローラ240を介して第2のメモリデバイス236に結合されてもよい。
【００１７】
図2の特定の実施形態では、第5のマスターデバイス216は、複数のサブマスターデバイス222、224、および242を含み、第1のマスターデバイス208または第2のマスターデバイス212のいずれよりも広い帯域幅および高いスループットを有する。たとえば、第5のマスターデバイス216は、高スループットのマスターデバイスであってよく、第1のマスターデバイス208および第2のマスターデバイス212は、標準的なマスターデバイスであってよい。第5のマスターデバイス216は、複数の異なる接続218、220、および244を介して第1の相互接続202に結合される。図2に示されるシングルリンクアーキテクチャでは、第2の相互接続206は、第1のリンク230を介して第1の相互接続202に結合される。図1に関して上で説明されたように、第5のマスターデバイス216の高スループットの要求のために、第2の相互接続206は、第1の相互接続202が単一の接続を介して第5のマスターデバイス216に結合された場合よりも少ないリンクを介して、第1の相互接続202に結合される。第3のマスターデバイス(図示せず)および第4のマスターデバイス(図示せず)も、各々、単一の接続(図示せず)を介して第1の相互接続202に結合され得る。5つのマスターデバイスを第1の相互接続202に結合する、7つの接続が存在し得る。
【００１８】
第1のリンク230を通じた所与のマスターデバイスの理論的な最大のスループットは、所与のマスターデバイスに割り当てられた第1のリンク230上のタイムスロットの期間と、第1のリンク230のバス周波数との積に等しい。たとえば、第1のリンク230を通じた第1のマスターデバイス208の理論的な最大のスループットは、第1のリンク230上のタイムスロットが、5つのマスターデバイスを第1の相互接続202に結合する7つの接続の間で等しく分配される場合には、第1のリンク230のバス周波数の1/7倍に等しくてよい。同様に、第1のリンク230を通じた第2のマスターデバイス212の理論的な最大のスループットは、第1のリンク230のバス周波数の1/7倍に等しくてよい。しかし、第1のリンク230を通じた第5のマスターデバイス216の理論的な最大のスループットは、第5のマスターデバイス216が3つの異なる接続218、220および244を介して第1の相互接続102に結合されるので、第1のリンク230のバス周波数の3/7倍に等しい。したがって、第1のリンク230を通じた第5のマスターデバイス216の理論的な最大のスループットは、第1のリンク230を通じた、第1のマスターデバイス208と第2のマスターデバイス212のいずれかの理論的な最大のスループットの3倍である。
【００１９】
第1のリンク230上のタイムスロットが、5つのマスターデバイスを第1の相互接続202に結合する5つの接続の間で等しく分配される場合、第5のマスターデバイス216が、単一の接続を介して第1の相互接続202に結合されたとすると、第1のリンク230を通じたマスターデバイスの5つすべての理論的な最大のスループットは、第1のリンク230のバス周波数の1/5倍に等しくなる。第5のマスターデバイス216を第1の相互接続202に結合するさらなる接続を加えることで、第1のリンク230を通じた第5のマスターデバイス216の理論的な最大のスループットは、第1のリンク230のバス周波数の1/5倍から、第1のリンク230のバス周波数の3/7倍に上がる。
【００２０】
あるいは、図5に示され以下でより詳細に説明されるように、第1の相互接続202を第2の相互接続206に結合する別のリンクを加えることで、マスターデバイスの5つすべての理論的な最大のスループットが2倍になる。たとえば、第5のマスターデバイス216が単一の接続のみを介して第1の相互接続202に結合されたとすると、デュアルリンクを通じた第5のマスターデバイス216の理論的な最大のスループットは、(デュアルリンクの両方のバス周波数が同一であると仮定すると)デュアルリンクのいずれかのバス周波数の2/5倍である。しかし、相互接続間のリンクの数を増やすことで、相互接続のルーティングがより複雑になり、相互接続が占める領域、さらに、相互接続が消費する電力が増え、タイミングもより複雑になる。たとえば、第5のマスターデバイス216が単一の接続のみを介して第1の相互接続202に結合される場合、デュアルリンクアーキテクチャのルーティングの複雑さは5×2である。一方、第1のリンク230を通じた第5のマスターデバイス216の理論的な最大のスループットは、第1のリンク230のバス周波数の3/7倍であり、第5のマスターデバイス216が、3つの異なる接続218、220および244を介して第1の相互接続202に結合される場合、図2に示されるシングルリンクアーキテクチャのルーティングの複雑さは7×1に過ぎない。加えて、第1のリンク230は、タイミングの複雑さにより、デュアルリンクのいずれよりも高いバス周波数で動作し得る。
【００２１】
したがって、第5のマスターデバイス216が単一の接続のみを介して第1の相互接続202に結合され、1つだけ少ないリンクが第1の相互接続202および第2の相互接続206を結合する場合、図2に示されるシングルリンクアーキテクチャは、デュアルリンクアーキテクチャよりも大きな理論的な最大のスループットを、第5のマスターデバイス216に対して提供する。第5のマスターデバイス216を第1の相互接続202に結合する接続の数を増やすことで、第5のマスターデバイス216の高スループットの要求を依然として満たしながら、第1の相互接続202を第2の相互接続206に結合するリンクの数を減らすことができる。ある特定の実施形態では、第2の相互接続206は、第1の相互接続202が単一の接続を介して第5のマスターデバイス216に結合された場合よりも少なくとも1つ少ないリンクを介して、第1の相互接続202に結合される。第5のマスターデバイス216が、単一の接続のみを介して第1の相互接続202に結合されるとすると、第5のマスターデバイス216の高スループットの要求は、第2の相互接続206が2つのリンクを介して第1の相互接続202に結合される、デュアルリンクアーキテクチャを用いて満たされなければならない。第5のマスターデバイス216が、3つの異なる接続218、220および244を介して第1の相互接続202に結合されるとすると、第5のマスターデバイス216の高スループットの要求は、第2の相互接続206が1つのリンクを介して第1の相互接続202に結合される、図2に示されるシングルリンクアーキテクチャを用いて満たされ得る。
【００２２】
図3を参照すると、代表的なマスターデバイスを分割する方法300の例示的な実施形態が示される。代表的なマスターデバイス302は、メモリデバイスに通信され得るデータ要求の作成のような、実行されるべき複数のタスクを含む。たとえば、マスターデバイス302は、実行されるべき代表的なタスク{T1, T2, T3,...}を有し得る。マスターデバイス302は、図1の第5のマスターデバイス116および図2の第5のマスターデバイス216のような、更新されたマスターデバイス304を作るように分割され得る。更新されたマスターデバイス304は、第1のサブマスターデバイス306および第2のサブマスターデバイス308を含む。第1のサブマスターデバイス306は、複数の奇数番号のタスク{T1, T3, T5,...}に割り当てられ、第2のサブマスターデバイス308は、複数の偶数番号のタスク{T2, T4, T6,...}に割り当てられる。したがって、更新されたマスターデバイス304は、サブマスターデバイス306および308を含み、そしてサブマスターデバイス306および308は、たとえば、それぞれのデータ要求を他のデバイスに送信することのような、マスターデバイス302のタスクのそれぞれの部分を実行する。
【００２３】
図4を参照すると、代表的なマスターデバイスを分割する方法400の別の例示的な実施形態が示される。代表的なマスターデバイス402は、メモリデバイスに通信され得るデータ要求の作成のような、実行されるべき複数のタスクを含む。たとえば、マスターデバイス402は、実行されるべき代表的なタスク{T1, T2, T3,...}を有し得る。マスターデバイス402は、図1の第5のマスターデバイス116および図2の第5のマスターデバイス216のような、更新されたマスターデバイス404を作るように分割され得る。更新されたマスターデバイス404は、第1のサブマスターデバイス406、第2のサブマスターデバイス408、および第3のサブマスターデバイス410を含む。第1のサブマスターデバイス406は、第1の複数のタスク{T1, T4, T7,...}に割り当てられ、第2のサブマスターデバイス408は、第2の複数のタスク{T2, T5, T8,...}に割り当てられ、第3のサブマスターデバイス410は、第3の複数のタスク{T3, T6, T9,...}に割り当てられる。したがって、更新されたマスターデバイス404は、サブマスターデバイス406、408および410を含み、そしてサブマスターデバイス406、408および410は、たとえば、それぞれのデータ要求を他のデバイスに送信することのような、マスターデバイス402のタスクのそれぞれの部分を実行する。
【００２４】
ある特定の実施形態では、マスターデバイス402はプロセッサであり、実行されるべき代表的なタスク{T1, T2, T3,...}は処理要求である。したがって、処理要求は、図4に示されるように、サブマスターデバイス406、408、および410の各々の間で分割され得る。ある特定の例示的な実施形態では、サブマスターデバイス406、408および410の各々は、相互接続デバイスへの専用の接続を通じた通信のための、特定のマスターポートに割り当てられ得る。たとえば、第1のサブマスターデバイス406は、第1の接続218を介して図2の第1の相互接続202に接続されてよく、第2のサブマスターデバイス408は、第2の接続220を介して第1の相互接続202に接続されてよく、第3サブマスターデバイス410は、第3の接続244を介して第1の相互接続202に接続されてよい。分割方法300および400は、任意の個数N個のサブマスターデバイスに対して一般化することができ、Nは2以上の整数である。
【００２５】
図5を参照すると、分散型のコンピューティングシステムおよび通信システム500の別の実施形態が示される。分散型のコンピューティングシステムおよび通信システム500は、第1の相互接続502および第2の相互接続506を含む。第1の相互接続502は、第1のマスターデバイス508、第2のマスターデバイス512、および代表的な第5のマスターデバイス542を含む他のマスターデバイスに結合される。第1の相互接続502は、第1の接続510を介して第1のマスターデバイス508に結合され、第2の接続514を介して第2のマスターデバイス512に結合される。第1の相互接続502は、少なくとも2つの異なる接続544および520を介して第5のマスターデバイス542に結合される。第5のマスターデバイス542は、その中に、第1のサブマスターデバイス522および第2のサブマスターデバイス524を含む。ある特定の実施形態では、第5のマスターデバイス542は、高いスループットを要求する高スループットのマスターデバイスである。第1のマスターデバイス508および第2のマスターデバイス512は、より低いスループットを要求する標準的なマスターデバイスであってよい。第2の相互接続506は、示されるように、第6のマスターデバイス526および第7のマスターデバイス528に結合される。
【００２６】
第2の相互接続506は、デュアルリンク530および516を介して第1の相互接続502に結合される。第2の相互接続506は、第1のメモリコントローラ538を介して第1の代表的なメモリデバイス534に結合され、第2のメモリコントローラ540を介して第2の代表的なメモリデバイス536に結合される。
【００２７】
図5の特定の実施形態では、第5のマスターデバイス542は、複数のサブマスターデバイス522および524を含み、第1のマスターデバイス508または第2のマスターデバイス512のいずれよりも広い帯域幅および高いスループットを有する。たとえば、第5のマスターデバイス542は、高スループットのマスターデバイスであってよく、第1のマスターデバイス508および第2のマスターデバイス512は、標準的なマスターデバイスであってよい。第5のマスターデバイス542は、複数の異なる接続544および520を介して第1の相互接続502に結合される。図5に示されるデュアルリンクアーキテクチャでは、第2の相互接続506は、第1のリンク530および第2のリンク516を介して第1の相互接続502に結合される。図1に関して上で説明されたように、第5のマスターデバイス542の高スループットの要求のために、第2の相互接続506は、第1の相互接続502が単一の接続を介して第5のマスターデバイス542に結合された場合よりも少ないリンクを介して、第1の相互接続502に結合される。第3のマスターデバイス(図示せず)および第4のマスターデバイス(図示せず)も、各々、単一の接続(図示せず)を介して第1の相互接続502に結合され得る。5つのマスターデバイスを第1の相互接続502に結合する、6つの接続が存在し得る。
【００２８】
第1のリンク530を通じた所与のマスターデバイスの理論的な最大のスループットは、所与のマスターデバイスに割り当てられた第1のリンク530上のタイムスロットの期間と、第1のリンク530のバス周波数との積に等しい。たとえば、第1のリンク530を通じた第1のマスターデバイス508の理論的な最大のスループットは、第1のリンク530のバス周波数の1/6倍に等しい。なぜなら、第1のリンク530上のタイムスロットが、5つのマスターデバイスを第1の相互接続502に結合する6つの接続の間で等しく分配されるからである。同様に、第1のリンク530を通じた第2のマスターデバイス512の理論的な最大のスループットは、第1のリンク530のバス周波数の1/6倍に等しい。しかし、第1のリンク530を通じた第5のマスターデバイス542の理論的な最大のスループットは、第5のマスターデバイス542が2つの異なる接続544および520を介して第1の相互接続502に結合されるので、第1のリンク530のバス周波数の2/6倍に等しい。したがって、第1のリンク530を通じた第5のマスターデバイス542の理論的な最大のスループットは、第1のリンク530を通じた、第1のマスターデバイス508と第2のマスターデバイス512のいずれかの理論的な最大のスループットの2倍である。
【００２９】
第5のマスターデバイス542が、単一の接続のみを介して第1の相互接続502に結合されたとすると、第1のリンク530を通じたマスターデバイスの5つすべての理論的な最大のスループットは、第1のリンク530のバス周波数の1/5倍に等しくなる。なぜなら、第1のリンク530上のタイムスロットが、5つのマスターデバイスを第1の相互接続502に結合する5つの接続の間で等しく分配されるからである。第5のマスターデバイス542を第1の相互接続502に結合するさらなる接続を加えることで、第1のリンク530を通じた第5のマスターデバイス542の理論的な最大のスループットは、第1のリンク530のバス周波数の1/5倍から、第1のリンク530のバス周波数の2/6倍に上がる。
【００３０】
第1の相互接続502を第2の相互接続506に結合する第2のリンク516を加えることで、マスターデバイスの5つすべての理論的な最大のスループットが2倍になる。たとえば、デュアルリンク530および516を通じた第5のマスターデバイス542の理論的な最大のスループットは、(デュアルリンク530と516の両方のバス周波数が同一であると仮定すると)デュアルリンク530と516のいずれかのバス周波数の4/6倍である。同様に、第5のマスターデバイス542が単一の接続のみを介して第1の相互接続502に結合されたとすると、デュアルリンク530および516を通じた第5のマスターデバイス542の理論的な最大のスループットは、(やはりデュアルリンク530と516の両方のバス周波数が同一であると仮定すると)デュアルリンク530と516のいずれかのバス周波数の2/5倍である。
【００３１】
あるいは、第1の相互接続502を第2の相互接続506に結合する第3のリンクを加えることで、マスターデバイスの5つすべての理論的な最大のスループットが3倍になる。たとえば、第5のマスターデバイス542が単一の接続のみを介して第1の相互接続502に結合されたとすると、トリプルリンクを通じた第5のマスターデバイス542の理論的な最大のスループットは、(トリプルリンクのすべてのバス周波数が同一であると仮定すると)トリプルリンクのいずれかのバス周波数の3/5倍である。しかし、相互接続間のリンクの数を増やすことで、相互接続のルーティングがより複雑になり、相互接続が占める領域、さらに、相互接続が消費する電力が増え、タイミングもより複雑になる。たとえば、第5のマスターデバイス542が単一の接続のみを介して第1の相互接続502に結合される場合、トリプルリンクアーキテクチャのルーティングの複雑さは5×3である。一方、第1のリンク530および第2のリンク516を通じた第5のマスターデバイス542の理論的な最大のスループットは、(第1のリンク530のバス周波数が第2のリンク516のバス周波数と同一であると仮定すると)第1のリンク530のバス周波数の4/6倍であり、第5のマスターデバイス542が、2つの異なる接続544および520を介して第1の相互接続502に結合される場合、図5に示されるデュアルリンクアーキテクチャのルーティングの複雑さは6×2に過ぎない。加えて、第1のリンク530および第2のリンク516は、タイミングの複雑さにより、トリプルリンクのいずれよりも高いバス周波数で動作し得る。
【００３２】
したがって、第5のマスターデバイス542が単一の接続のみを介して第1の相互接続502に結合され、1つだけ少ないリンクが第1の相互接続502および第5の相互接続506を結合する場合、図5に示されるデュアルリンクアーキテクチャは、トリプルリンクアーキテクチャよりも大きな理論的な最大のスループットを、第5のマスターデバイス542に対して提供する。第5のマスターデバイス542を第1の相互接続502に結合する接続の数を増やすことで、第5のマスターデバイス542の高スループットの要求を依然として満たしながら、第1の相互接続502を第2の相互接続506に結合するリンクの数を減らすことができる。ある特定の実施形態では、第2の相互接続506は、第1の相互接続502が単一の接続を介して第5のマスターデバイス542に結合された場合よりも少なくとも1つ少ないリンクを介して、第1の相互接続502に結合される。第5のマスターデバイス542が、単一の接続のみを介して第1の相互接続502に結合されるとすると、第5のマスターデバイス542の高スループットの要求は、第2の相互接続506が3つのリンクを介して第1の相互接続502に結合される、トリプルリンクアーキテクチャを用いて満たされなければならない。第5のマスターデバイス542が、2つの異なる接続544および520を介して第１の相互接続502に結合されるとすると、第5のマスターデバイス542の高スループットの要求は、第2の相互接続506が2つのリンクを介して第1の相互接続502に結合される、図5に示されるデュアルリンクアーキテクチャを用いて満たされ得る。
【００３３】
図1、2、および5は、第1の相互接続102、202、および502に結合される5つのマスターデバイスならびに、第2の相互接続106、206、および506に結合される2つのマスターデバイスを示すが、任意の数のマスターデバイスが、第1の相互接続102、202、および502に結合されてもよく、任意の数のマスターデバイスが、第2の相互接続106、206、および506に結合されてもよい。図6を参照すると、マスターデバイスとメモリデバイスとの間に相互接続を提供する方法600の特定の実施形態が示される。方法600は、602において、第1の相互接続を、単一の接続を介して第1のマスターデバイスに結合するステップを含む。たとえば、図1の第1の相互接続102は、単一の接続110を介して第1のマスターデバイス108に結合され得る。同様に、図2の第1の相互接続202は、単一の接続210を介して第1のマスターデバイス208に結合され得る。同様に、図5の第1の相互接続502は、単一の接続510を介して第1のマスターデバイス508に結合され得る。
【００３４】
方法600はさらに、604において、第1の相互接続を、少なくとも2つの異なる接続を介して第2のマスターデバイスに結合するステップを含む。たとえば、図1の第1の相互接続102は、2つの異なる接続118および120を介して第5のマスターデバイス116に結合され得る。同様に、図2の第1の相互接続202は、3つの異なる接続218、220および244を介して第5のマスターデバイス216に結合され得る。同様に、図5の第1の相互接続502は、2つの異なる接続544および520を介して第1のマスターデバイス542に結合され得る。
【００３５】
方法600はさらに、608において、第2の相互接続を第1の相互接続に結合するステップを含む。たとえば、図1の第2の相互接続106は、シングルリンク130を介して第1の相互接続102に結合され得る。同様に、図2の第2の相互接続206は、シングルリンク230を介して第1の相互接続202に結合され得る。同様に、図5の第2の相互接続506は、デュアルリンク530および516を介して第1の相互接続502に結合され得る。
【００３６】
方法600はさらに、610において、第2の相互接続を、メモリコントローラを介してメモリに結合するステップを含む。たとえば、図1の第2の相互接続106は、メモリコントローラ138を介してメモリ134に結合され得る。同様に、図2の第2の相互接続206は、メモリコントローラ238を介してメモリ234に結合され得る。同様に、図5の第2の相互接続506は、メモリコントローラ538を介してメモリ534に結合され得る。
【００３７】
ある特定の実施形態では、第2の相互接続は、図1、図2、および図5に関して示されたように、複数のメモリコントローラを介して複数のメモリデバイスに結合される。たとえば、図1の第2の相互接続106は、複数のメモリコントローラ138および140を介してそれぞれ、複数のメモリデバイス134および136に結合され得る。同様に、図2の第2の相互接続206は、複数のメモリコントローラ238および240を介してそれぞれ、複数のメモリデバイス234および236に結合され得る。同様に、図5の第2の相互接続506は、複数のメモリコントローラ538および540を介してそれぞれ、複数のメモリデバイス534および536に結合され得る。
【００３８】
ある特定の実施形態では、第2のマスターデバイスは、第1のマスターデバイスよりもスループットが高い。たとえば、図1の第5のマスターデバイス116は、第1のマスターデバイス108よりもスループットが高くてもよい。同様に、図2の第5のマスターデバイス216は、第1のマスターデバイス208よりもスループットが高くてもよい。同様に、図5の第5のマスターデバイス542は、第1のマスターデバイス508よりもスループットが高くてもよい。
【００３９】
ある特定の実施形態では、第1のマスターデバイスおよび第2のマスターデバイスは、プロセッサを含む。たとえば、図1の第1のマスターデバイス108と第5のマスターデバイス116の両方が、プロセッサを含み得る。同様に、図2の第1のマスターデバイス208と第5のマスターデバイス216の両方が、プロセッサを含み得る。同様に、図5の第1のマスターデバイス508と第5のマスターデバイス542の両方が、プロセッサを含み得る。
【００４０】
ある特定の実施形態では、第2の相互接続は、第1の相互接続が単一の接続を介して第2のマスターデバイスに結合された場合よりも少なくとも1つ少ないリンクを介して、第1の相互接続に結合される。たとえば、図1の第2の相互接続106は、第1の相互接続102が単一の接続を介して第5のマスターデバイス116に結合された場合よりも少なくとも1つ少ないリンクを介して、第1の相互接続102に結合されるとともに、第5のマスターデバイス116の高スループットの要求を依然として満たす。同様に、図2の第2の相互接続206は、第1の相互接続202が単一の接続を介して第5のマスターデバイス216に結合された場合よりも少なくとも1つ少ないリンクを介して、第1の相互接続202に結合されるとともに、第5のマスターデバイス216の高スループットの要求を依然として満たす。同様に、図5の第2の相互接続506は、第1の相互接続502が単一の接続を介して第5のマスターデバイス542に結合された場合よりも少なくとも1つ少ないリンクを介して、第1の相互接続502に結合されるとともに、第5のマスターデバイス542の高スループットの要求を依然として満たす。
【００４１】
ある特定の実施形態では、第2の相互接続は、シングルリンクを介して第1の相互接続に結合される。たとえば、図1の第2の相互接続106は、シングルリンク130を介して第1の相互接続102に結合される。同様に、図2の第2の相互接続206は、シングルリンク230を介して第1の相互接続202に結合される。
【００４２】
単一の接続を介した第1の相互接続の第1のマスターデバイスへの結合、少なくとも2つの異なる接続を介した第1の相互接続の第2のマスターデバイスへの結合、第2の相互接続の第1の相互接続への結合、メモリコントローラを介した第2の相互接続のメモリへの結合、またはこれらの任意の組合せは、電子デバイスに組み込まれたプロセッサにおいて開始され得る。たとえば、図8に関して説明されるように、単一の接続を介した第1の相互接続の第1のマスターデバイスへの結合、少なくとも2つの異なる接続を介した第1の相互接続の第2のマスターデバイスへの結合、第2の相互接続の第1の相互接続への結合、メモリコントローラを介した第2の相互接続のメモリへの結合、またはこれらの任意の組合せは、製造プロセス828を用いて製造されるコンピュータまたは他の電子デバイスにより開始され得る。あるいは、または加えて、図6の方法600は、フィールドプログラマブルゲートアレイ(FPGA)、特定用途向け集積回路(ASIC)、中央演算処理装置(CPU)、デジタルシグナルプロセッサ(DSP)、コントローラ、他のハードウェアデバイス、またはこれらの任意の組合せにより、実施または開始され得ることを、当業者は認識するだろう。
【００４３】
図7は、少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有する、モジュール764を含むシステム700の特定の実施形態のブロック図である。システム700は、持ち運び可能な電子デバイスに実装されてもよく、ソフトウェア766のようなコンピュータ可読命令を記憶する、メモリ732のようなコンピュータ可読媒体に結合される、デジタルシグナルプロセッサ(DSP)のようなプロセッサ710を含む。システム700は、少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有する、モジュール764を含む。ある説明のための例では、少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有するモジュール764は、図6の実施形態に従って製造される、図1、図2、もしくは図5の少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続の実施形態のいずれか、またはこれらの任意の組合せを含む。プロセッサ710は、少なくとも2つの異なる接続(図示せず)を介してマスターデバイスに結合される相互接続を有する、モジュール764の中にあってよく、または、示されるように別々のデバイスまたは回路であってもよい。図7に示されるように、ある特定の実施形態では、少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有するモジュール764は、デジタルシグナルプロセッサ(DSP)710にアクセス可能である。別の特定の実施形態では、少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有するモジュール764は、メモリ732を含み得る。
【００４４】
カメラインターフェース768は、少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有するモジュール764に結合され、ビデオカメラ770のようなカメラにも結合される。ディスプレイコントローラ726は、少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有するモジュール764に結合され、ディスプレイデバイス728に結合される。コーダ/デコーダ(コーデック)734も、少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有する、モジュール764に結合され得る。スピーカー736およびマイクロフォン738がコーデック734に結合され得る。ワイヤレスインターフェース740は、少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有するモジュール764に結合され、ワイヤレスアンテナ742に結合され得る。
【００４５】
ある特定の実施形態では、少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有するモジュール764、プロセッサ710、ディスプレイコントローラ726、メモリ732、コーデック734、ワイヤレスインターフェース740、およびカメラインターフェース768は、システムインパッケージデバイスまたはシステムオンチップデバイス722に含まれる。ある特定の実施形態では、入力デバイス730および電源744が、システムオンチップデバイス722に結合される。さらに、ある特定の実施形態では、図7に示されるように、ディスプレイデバイス728、入力デバイス730、スピーカー736、マイクロフォン738、ワイヤレスアンテナ742、ビデオカメラ770、および電源744は、システムオンチップデバイス722の外部にある。しかしながら、ディスプレイデバイス728、入力デバイス730、スピーカー736、マイクロフォン738、ワイヤレスアンテナ742、ビデオカメラ770、および電源744の各々は、インターフェースまたはコントローラのような、システムオンチップデバイス722のコンポーネントに結合され得る。
【００４６】
前述の開示されたデバイスおよび機能(たとえば図1、図2、または図5のデバイス、図6の方法、またはこれらの任意の組合せ)は、コンピュータ可読媒体に記憶されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)となるように設計され構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に与えられ得る。得られた製品は、次いで半導体ダイに切り込まれ、半導体チップにパッケージされる半導体ウエハを含む。そして、半導体チップが電子デバイスにおいて利用される。図8は、電子デバイス製造プロセス800の、ある特定の例示的な実施形態を示す。
【００４７】
物理デバイス情報802は、製造プロセス800において、たとえば研究用コンピュータ806などで受信される。物理デバイス情報802は、図1の分散型のコンピューティングシステムおよび通信システム100、図2の分散型のコンピューティングシステムおよび通信システム200、または図5の分散型のコンピューティングシステムおよび通信システム500のような、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。たとえば、物理的なデバイス情報802は、研究用コンピュータ806に結合されるユーザインターフェース804を介して入力される、物理的なパラメータ、材料の特性、および構造情報を含み得る。研究用コンピュータ806は、メモリ810のようなコンピュータ可読媒体に結合される、1つまたは複数のプロセシングコアのようなプロセッサ808を含む。メモリ810は、プロセッサ808に、ファイルフォーマットに適合するように物理的なデバイス情報802を変換させ、ライブラリファイル812を生成させるように実行可能な、コンピュータ可読命令を記憶することができる。
【００４８】
ある特定の実施形態では、ライブラリファイル812は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル812は、図1の分散型のコンピューティングシステムおよび通信システム100、図2の分散型のコンピューティングシステムおよび通信システム200、または図5の分散型のコンピューティングシステムおよび通信システム500を含む、半導体デバイスのライブラリを含んでもよく、これは、電子設計自動化(EDA)ツール820とともに用いるために提供される。
【００４９】
ライブラリファイル812は、メモリ818に結合される1つまたは複数のプロセシングコアのようなプロセッサ816を含む、設計用コンピュータ814において、EDAツール820とともに用いられ得る。EDAツール820は、メモリ818においてプロセッサ実行可能命令として記憶され、設計用コンピュータ814のユーザが、ライブラリファイル812の、図1の分散型のコンピューティングシステムおよび通信システム100、図2の分散型のコンピューティングシステムおよび通信システム200、または図5の分散型のコンピューティングシステムおよび通信システム500を含む、回路を設計できるようにし得る。たとえば、設計用コンピュータ814のユーザは、設計用コンピュータ814と結合されるユーザインターフェース824を介して回路設計情報822を入力することができる。回路設計情報822は、図1の分散型のコンピューティングシステムおよび通信システム100、図2の分散型のコンピューティングシステムおよび通信システム200、または図5の分散型のコンピューティングシステムおよび通信システム500のような、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。例示すると、回路設計の特性は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または、半導体デバイスの物理的な特性を表す他の情報を含み得る。
【００５０】
設計用コンピュータ814は、ファイルフォーマットと適合するように、回路設計情報822を含む設計情報を変換するように構成され得る。例示すると、ファイル形式は、平面的な幾何形状、文字列の標識、および、Graphic Data System (GDSII)ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ814は、図1の分散型のコンピューティングシステムおよび通信システム100、図2の分散型のコンピューティングシステムおよび通信システム200、または図5の分散型のコンピューティングシステムおよび通信システム500を、他の回路または情報に加えて表現する情報を含む、GDSIIファイル826のような変換された設計情報を含むデータファイルを、生成するように構成され得る。例示すると、データファイルは、図1の分散型のコンピューティングシステムおよび通信システム100、図2の分散型のコンピューティングシステムおよび通信システム200、または図5の分散型のコンピューティングシステムおよび通信システム500を含み、その中に追加の電子回路およびコンポーネントも含む、システムオンチップ(SOC)に対応する情報を含み得る。
【００５１】
GDSIIファイル826は、図1の分散型のコンピューティングシステムおよび通信システム100、図2の分散型のコンピューティングシステムおよび通信システム200、または図5の分散型のコンピューティングシステムおよび通信システム500を、GDSIIファイル826の中の変換された情報に従って製造するために、製造プロセス828において受け取られ得る。たとえば、デバイス製造プロセスは、代表的なマスク832として図示される、たとえばフォトリトグラフィ処理に使用されるマスクなど1つまたは複数のマスクを作るためにGDSIIファイル826をマスク製造業者830に提供するステップを含むことができる。マスク832は、製造プロセス中に、テストされ、代表的なダイ836などのダイに分けられ得る1つまたは複数のウエハ834を生成するために使用され得る。ダイ836は、図1の分散型のコンピューティングシステムおよび通信システム100、図2の分散型のコンピューティングシステムおよび通信システム200、または図5の分散型のコンピューティングシステムおよび通信システム500を含む。
【００５２】
ダイ836を、パッケージングプロセス838に提供することができ、パッケージングプロセス838において、ダイ836は代表的なパッケージ840に組み込まれる。たとえば、パッケージ840は、図1のマルチダイデバイス100、図3のマルチダイデバイス300、図4のマルチダイデバイス400のような複数のダイ836、またはシステムインパッケージ(SiP)構成、またはこれらの任意の組合せを含み得る。パッケージ840は、電子機器技術評議会(JEDEC)規格のような、1つまたは複数の規格または仕様を遵守するように構成され得る。パッケージングプロセス838は、コンピュータにより実行可能な命令を記憶する、コンピュータ可読の有形媒体に結合される、プロセッサを含み得る。プロセッサは、コンピュータまたは電子パッケージングデバイスのような、電子デバイスに組み込まれ得る。コンピュータ可読の有形媒体に記憶される命令の、パッケージングプロセス838における実行により、図1の分散型のコンピューティングシステムおよび通信システム100、図2の分散型のコンピューティングシステムおよび通信システム200、または図5の分散型のコンピューティングシステムおよび通信システム500、またはこれらの任意の組合せのような、ダイ836を含むパッケージ840を、得ることができる。
【００５３】
パッケージ840に関する情報は、たとえばコンピュータ846に記憶されるコンポーネントライブラリを介して様々な製品設計者に配布され得る。コンピュータ846は、メモリ850に結合される、1つまたは複数のプロセシングコアのようなプロセッサ848を含み得る。ユーザインターフェース844を介してコンピュータ846のユーザから受け取られたPCB設計情報842を処理するために、プリント回路基板(PCB)ツールが、メモリ850にプロセッサ実行可能命令として記憶され得る。PCB設計情報842は、図1の分散型のコンピューティングシステムおよび通信システム100、図2の分散型のコンピューティングシステムおよび通信システム200、または図5の分散型のコンピューティングシステムおよび通信システム500を含む、パッケージ840に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。
【００５４】
コンピュータ846は、PCB設計情報842を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含む、GERBERファイル852のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図1の分散型のコンピューティングシステムおよび通信システム100、図2の分散型のコンピューティングシステムおよび通信システム200、または図5の分散型のコンピューティングシステムおよび通信システム500を含む、パッケージ840に対応する。他の実施形態では、変換されたPCB設計情報により生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。
【００５５】
GERBERファイル852は、基板組立プロセス854において受け取られ、GERBERファイル852内に記憶される設計情報に従って製造される、代表的なPCB856のようなPCBを作成するために、用いられ得る。たとえば、GERBERファイル852は、PCB製造プロセスの様々なステップを実行するための1つまたは複数の機械にアップロードすることができる。PCB856は、パッケージ840を含む電子部品を装着されて、代表的なプリント回路アセンブリ(PCA)858を形成することができる。
【００５６】
PCA858は、製品製造プロセス860において受け取られ、第1の代表的な電子デバイス862および第2の代表的な電子デバイス864のような、1つまたは複数の電子デバイスとなるように統合され得る。例示的、非限定的な例として、第1の代表的な電子デバイス862、第2の代表的な電子デバイス864、またはその両方は、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータの群から選択され得る。別の例示的かつ非限定的な例として、電子デバイス862および864の1つまたは複数は、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末のような持ち運び可能なデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、計測装置のような固定位置データユニット、または、データもしくはコンピュータ命令を記憶もしくは取り出す任意の他のデバイス、またはこれらの任意の組合せのような、遠隔ユニットであってよい。図8は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な統合された回路を含む、任意のデバイスにおいて適切に利用され得る。
【００５７】
したがって、図1の分散型のコンピューティングシステムおよび通信システム100、図2の分散型のコンピューティングシステムおよび通信システム200、または図5の分散型のコンピューティングシステムおよび通信システム500は、例示的なプロセス800で説明されたように、製造され、プロセスされ、電子デバイスに組み込まれ得る。図1〜6に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル812、GDSIIファイル826、GERBERファイル852内などに、様々なプロセスの段階で含まれてもよく、また、研究用コンピュータ806のメモリ810、設計用コンピュータ814のメモリ818、コンピュータ846のメモリ850、基板組立プロセス854のような様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶されてもよく、また、マスク832、ダイ836、パッケージ840、PCA858のような1つまたは複数の他の物理的な実施形態、プロトタイプ回路もしくはデバイスのような他の製品(図示せず)、またはこれらの任意の組合せに組み込まれてもよい。たとえば、GDSIIファイル826または製造プロセス828は、コンピュータにより実行可能な命令を記憶するコンピュータ可読の有形媒体を含んでもよく、命令は、図1の分散型のコンピューティングシステムおよび通信システム100、図2の分散型のコンピューティングシステムおよび通信システム200、または図5の分散型のコンピューティングシステムおよび通信システム500の形成を開始するための、コンピュータにより実行可能な命令を含む。物理的なデバイス設計から最終製品までの製造の様々な代表的な段階が示されるが、他の実施形態では、より少数の段階が用いられてもよく、または追加の段階が含まれてもよい。同様に、プロセス800は、単一のエンティティによって、あるいは、プロセス800の様々な段階を実行する1つまたは複数のエンティティによって実行されてもよい。
【００５８】
本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、および方法のステップは、電子的なハードウェア、処理ユニットにより実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、全般にそれらの機能に関して、上で説明されてきた。そのような機能がハードウェアとして実装されるか、実行可能な処理命令として実装されるかは、特定の用途およびシステム全体に課された設計制約により決まる。当業者は、説明した機能を特定の用途ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
【００５９】
本明細書で開示する実施形態に関して説明する方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、磁気抵抗ランダムアクセスメモリ(MRAM)、スピントルク注入磁気抵抗ランダムアクセスメモリ(STT-MRAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラム可能読取り専用メモリ(PROM)、消去可能なプログラム可能読取り専用メモリ(EPROM)、電気的に消去可能なプログラム可能読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、取り外し可能ディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で知られる任意の他の形態の記憶媒体に、存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替的には、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別のコンポーネントとして存在し得る。
【００６０】
開示される実施形態の上記の説明は、当業者が、開示された実施形態を実現または利用できるようにするために、提供される。これらの実施形態への様々な修正が、当業者には容易に明らかであり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。
【符号の説明】
【００６１】
100  分散型のコンピューティングシステムおよび通信システム
102  第1の相互接続
106  第2の相互接続
108  第1のマスターデバイス
110  第1の接続
116  第5のマスターデバイス
122  第1のサブマスターデバイス
130  シングルリンク
134  第1の代表的なメモリデバイス
138  第1のメモリコントローラ
200  分散型のコンピューティングシステムおよび通信システム
202  第1の相互接続
206  第2の相互接続
208  第1のマスターデバイス
210  第1の接続
216  第5のマスターデバイス
222  第1のサブマスターデバイス
230  シングルリンク
234  第1の代表的なメモリデバイス
238  第1のメモリコントローラ
302  代表的なマスターデバイス
306  第1のサブマスターデバイス
402  代表的なマスターデバイス
406  第1のサブマスターデバイス
500  分散型のコンピューティングシステムおよび通信システム
502  第1の相互接続
506  第2の相互接続
508  第1のマスターデバイス
516  デュアルリンク
522  第1のサブマスターデバイス
530  デュアルリンク
534  第1の代表的なメモリデバイス
538  第1のメモリコントローラ
542  第5のマスターデバイス
700  システム
764  少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続を有するモジュール
800  電子デバイス製造プロセス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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