(57)【要約】  相変化メモリにおいて、複数のメモリセルに対応する入力データが受け取られ、複数のメモリセルから前のデータが読み取られる。入力データは前のデータと比較される。入力データが複数のメモリセルのうちの１つまたは複数について前のデータと異なり、書き込みカウントが最大値未満である場合、複数のメモリセルのうちの１つまたは複数が入力データでプログラムされ、書き込みカウントが更新または増分される。そのようなデータ比較および書き込みカウントの更新の動作が繰り返される。書き込みカウントが最大値に達した場合、書き込みは失敗したと判定される。
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有する相変化メモリにデータを書き込むための方法であって、
複数のビットを含む入力データを受け取るステップと、
前記複数のメモリセルから読み取られる複数のビットを含む旧データを読み取るステップと、
前記読み取るステップと並行して前記入力データを前記旧データと比較するステップと、
ビットのうちの１つまたは複数が前記入力データと前記旧データとで異なるかどうか判定してデータ判定結果を提供するステップと、
前記データ判定結果に応答して前記複数のメモリセルのうちの１つまたは複数を前記入力データでプログラムするステップと、
を含む方法。
【請求項２】
カウント判定結果を提供するためにカウント値が最大値より小さいかどうか判定するステップをさらに含む請求項１に記載の方法。
【請求項３】
前記プログラムするステップが行われ、前記データ判定結果および前記カウント判定結果に応答して前記カウント値が更新される請求項２に記載の方法。
【請求項４】
前記入力データを受け取るステップが複数のデータを含む前記入力データのバーストを受け取るステップをさらに含む請求項１に記載の方法。
【請求項５】
前記入力データのバーストを受け取る前記ステップが、
前記複数のデータのそれぞれが１つのクロックエッジでクロック制御される、シングル・データ・レート（ＳＤＲ）で前記入力データの前記バーストを受け取るステップと、
前記複数のデータのそれぞれが立ち上がりクロックエッジと立ち下がりクロックエッジの一方でクロック制御される、ダブル・データ・レート（ＤＤＲ）で前記入力データの前記バーストを受け取るステップと
を含む請求項４に記載の方法。
【請求項６】
前記入力データをレジスタに記憶するステップと、
前記前のデータを、データ記憶機能を有する比較器に記憶するステップと
をさらに含み、
前記入力データを前記旧データと比較する前記ステップが、
前記記憶された入力データを前記比較器において発生する前記記憶された旧データと比較し、前記比較結果が書き込みドライバに伝達されるステップ、または
前記記憶された入力データを前記レジスタにおいて発生する前記記憶された旧データと比較し、前記比較結果が書き込みドライバに伝達されるステップ
を含む請求項１に記載の方法。
【請求項７】
前記カウント値が最初に初期値に設定され、更新可能である
請求項１に記載の方法。
【請求項８】
前記カウント値が所定の値に達したときに失敗を表示するステップ
をさらに含む請求項１に記載の方法。
【請求項９】
相変化メモリにデータを書き込むための装置であって、
複数のメモリセルのセット状態またはリセット状態であるメモリ状態を感知するように構成されたセンス増幅器と、
データ内の複数のビットの前記状態を保持するように構成された保持器と、
書き込み電流分岐、リセット電流分岐およびセット電流分岐を有する書き込みドライバであって、前記リセット電流分岐は、リセット状態により使用可（enabler、イネーブル）に、データマスク状態により使用不可（disable、ディスエーブル）になり、前記セット電流分岐は、セット状態により使用可に、前記データマスク状態により使用不可になり、前記書き込み電流分岐は、前記リセット電流分岐および前記セット電流分岐の一方の電流をミラーする、書き込みドライバと、
前記複数のメモリセル内の対応する感知ビットが前記セット状態を有するとき、前記データの前記セット状態を有するビットに対応して前記データマスク状態を設定し、前記複数のメモリセル内の対応する感知ビットが前記リセット状態を有するとき、前記データの前記リセット状態を有するビットに対応して前記データマスク状態を設定するように構成された等価回路と、
を備える装置。
【請求項１０】
前記センス増幅器がバイアストランジスタと差動電圧増幅器とを備え、
前記バイアストランジスタが差動電圧増幅器の正の入力と連通し、
複数のメモリセルのうちの１つが前記差動電圧増幅器の前記正の入力と連通し、
前記差動電圧増幅器の前記正の入力におけるセンス電圧が、前記バイアストランジスタのバイアス抵抗および前記複数のメモリセルのうちの前記１つのメモリセル抵抗に比例し、
基準電圧が前記差動電圧増幅器の負の入力と連通し、前記基準電圧が、前記セット状態の前記複数のメモリセルのうちの前記１つと前記リセット状態の前記複数のメモリセルのうちの前記１つについて前記差動電圧増幅器の前記正の入力において得られる前記センス電圧の間にある、請求項９に記載の装置。
【請求項１１】
前記等価回路が論理回路を備える請求項９に記載の装置。
【請求項１２】
前記論理回路が排他的ＮＯＲ回路を備え、前記対応する感知ビットが前記排他的ＮＯＲ回路の１つの入力と連通し、前記データ内の前記ビットが前記排他的ＮＯＲ回路の別の入力と連通する、請求項１１に記載の装置。
【請求項１３】
前記等価回路が状態を保持するための保持器を備える請求項９に記載の装置。
【請求項１４】
前記複数のメモリセルが相変化メモリを含む請求項９に記載の装置。
【請求項１５】
前記レジスタがデータのバーストを受け取るための第１の持続期間が、前記センス増幅器が前記複数のメモリセルのうちの１つを感知し、前記等価回路が前記データマスク状態を設定するための第２の持続期間と実質的にオーバーラップする、請求項９に記載の装置。
【請求項１６】
前記データの前記バーストが、所定数のデータ単位によって定義されるデータを含む、請求項１５に記載の装置。
【請求項１７】
それぞれが複数の行のうちの１つと複数の列のうちの１つとに位置する複数のメモリセルを含むメモリアレイと、
それぞれが複数の列と連通する複数のローカル列選択器と、
前記複数のローカル列選択器と連通するグローバル列選択器と、
複数のメモリセルのセット状態またはリセット状態であるメモリ状態を感知するように構成されたセンス増幅器と、
データ内の複数のビットの前記状態を保持するように構成されたレジスタと、
前記グローバル列選択器と連通し、書き込み電流分岐、リセット電流分岐およびセット電流分岐を有する書き込みドライバであって、前記リセット電流分岐は、リセット状態により使用可に、データマスク状態により使用不可になり、前記セット電流分岐は、セット状態により使用可に、前記データマスク状態により使用不可になり、前記書き込み電流分岐は、前記リセット電流分岐および前記セット電流分岐の一方の電流をミラーする、書き込みドライバと、
前記複数のメモリセル内の対応する感知ビットが前記セット状態を有するとき、前記データの前記セット状態を有するビットに対応して前記データマスク状態を設定し、前記複数のメモリセル内の対応する感知ビットが前記リセット状態を有するとき、前記データの前記リセット状態を有するビットに対応して前記データマスク状態を設定するように構成された等価回路と、
を備える相変化メモリシステム。
【請求項１８】
前記センス増幅器が前記グローバル列選択器と連通し、前記センス増幅器がバイアストランジスタと差動電圧増幅器とを含み、
前記バイアストランジスタが差動電圧増幅器の正の入力と連通し、
複数のメモリセルのうちの１つが前記差動電圧増幅器の前記正の入力と連通し、
前記差動電圧増幅器の前記正の入力におけるセンス電圧が、前記バイアストランジスタのバイアス抵抗および前記複数のメモリセルのうちの前記１つのメモリセル抵抗に比例し、
基準電圧が前記差動電圧増幅器の負の入力と連通し、前記基準電圧が、前記セット状態の前記複数のメモリセルのうちの前記１つと前記リセット状態の前記複数のメモリセルのうちの前記１つについて前記差動電圧増幅器の前記正の入力において得られる前記センス電圧の間にある、請求項１７に記載の相変化メモリシステム。
【請求項１９】
前記等価回路が論理回路を備える請求項１７に記載のシステム。
【請求項２０】
前記論理回路が排他的ＮＯＲ回路を備え、前記対応する感知ビットが前記排他的ＮＯＲ回路の１つの入力と連通し、前記データ内の前記ビットが前記排他的ＮＯＲ回路の別の入力と連通する請求項１９に記載のシステム。
【請求項２１】
前記等価回路が状態を保持するための保持器を備える請求項１７に記載のシステム。
【請求項２２】
前記複数のメモリセルが相変化メモリを含む請求項１７に記載のシステム。
【請求項２３】
前記レジスタがデータのバーストを受け取るための第１の持続期間が、前記センス増幅器が前記複数のメモリセルのうちの１つを感知し、前記等価回路が前記データマスク状態を設定するための第２の持続期間と実質的にオーバーラップする請求項１７に記載のシステム。
【請求項２４】
前記データの前記バーストが所定の単位数のデータを含む請求項２２に記載のシステム。
【請求項２５】
前記所定の単位数のデータが所定のバイト数またはビット数のデータを含む請求項２４に記載のシステム。
【請求項２６】
前記データがデータワードによって形成される請求項２５に記載のシステム。
【請求項２７】
前記保持器が制御信号に応答してデータ状態を保持する機能を果たす請求項２１に記載のシステム。
【請求項２８】
前記保持器がデータ状態を比較する機能をさらに果たす請求項２７に記載のシステム。
【請求項２９】
ｋおよびｊがそれぞれ１より大きい整数であるｋ行×ｊ列の複数のメモリセルを有するアレイと、
前記ｊ列のうちの少なくとも１つを選択するように構成された列選択器と、
前記ｋ行のうちの少なくとも１つを選択するように構成された行選択器と、
前記列および前記行のうちの前記選択された１つまたは複数により前記複数のメモリセルのうちの選択された１つまたは複数に入力データを提供するように構成されたデータライタと、
前記入力データを保持するように構成された入力データ保持器と、
前記データライタを制御するように構成されたデータ書き込み制御器と
を備え、
前記データライタが、
前記入力データの第１の状態のときに第１の電流フローを実行するように構成された第１の電流回路と、
前記入力データの第２の状態のときに第２の電流フローを実行するように構成された第２の電流回路と、
第３の電流が前記入力データの前記第１の状態および前記第２の状態の前記第１の電流および前記第２の電流に比例する第３の電流フローを実行するように構成された第３の電流回路と
を備え、
前記第１の電流回路および前記第２の電流回路の動作が前記データ書き込み制御器によって制御される、相変化メモリ（ＰＣＭ）。
【請求項３０】
前記列選択器がローカル列選択器とグローバル列選択器とを備え、
前記ローカル列選択器が、ｍグループの前記ｊ列の中から１つまたは複数列を選択するように構成されており、ｊ／ｍがグローバル列であり、ｍが整数であり、
前記グローバル列選択器が１つまたは複数グローバル列を選択するように構成されている、請求項２９に記載のＰＣＭ。
【請求項３１】
前記列および前記行のうちの前記選択された１つまたは複数を介して前記複数のメモリセルのうちの１つまたは複数に書き込まれたデータを読み取るように構成されたデータ読取装置をさらに備える、請求項３０に記載のＰＣＭ。
【請求項３２】
前記入力データの前記第１の状態がリセット状態に対応し、前記第１の電流が前記リセット状態に応答して前記第１の電流回路を流れ、
前記入力データの前記第２の状態がセット状態に対応し、前記第２の電流が前記セット状態に応答して前記第２の電流回路を流れ、
前記第３の電流が前記第１の電流または前記第２の電流のミラー電流である、請求項３１に記載のＰＣＭ。
【請求項３３】
前記データ読取装置が、リセットデータおよびセットデータのそれぞれを読み取るための範囲を提供するように構成されている、請求項３２に記載のＰＣＭ。
【請求項３４】
前記データ書き込み制御器が、制御信号に応答して、前記第１の電流回路および前記第２の電流回路を使用可にし、または使用不可にする、請求項３２に記載のＰＣＭ。
【請求項３５】
前記読み取りデータと前記入力データとを比較するように構成されたデータ比較器をさらに備える、請求項３４に記載のＰＣＭ。
【請求項３６】
前記比較器が、前記読み取りデータと前記入力データとの比較における、前記２つのデータ間の差を表示する判定信号を提供する、請求項３５に記載のＰＣＭ。
【請求項３７】
前記判定信号が、前記読み取りデータと前記入力データのビット状態が異なるときに表示する、請求項３６に記載のＰＣＭ。
【請求項３８】
前記比較器が、前記データライタに位置し、前記データ読取装置に位置し、または前記データ読取装置と前記データライタとの間に位置する、請求項３７に記載のＰＣＭ。
【請求項３９】
前記データ書き込み制御器が、前記判定信号に応答して、前記読み取りデータと異なると判定された前記ビットに対応する前記入力データの前記データビットを書き込む、請求項３８に記載のＰＣＭ。
【請求項４０】
前記判定信号に応答して書き込み失敗を判定するように構成された判定器をさらに備える、請求項３９に記載のＰＣＭ。
【請求項４１】
書き込み失敗が提供されない場合には、前記データライタが、前記データ差の前記表示に応答して、前記読み取りデータの前記ビットと異なる前記入力データの前記ビット差を書き込むことが可能になり、
書き込み失敗が提供される場合には、前記データ書き込み制御器による前記制御信号に応答してそれ以上のデータ書き込みが行われない、請求項４０に記載のＰＣＭ。
【請求項４２】
前記比較器が前記読み取りデータと前記入力データのデータビットを比較するように構成された論理回路を備える、請求項３６に記載のＰＣＭ。
【請求項４３】
前記論理回路がＮＯＲゲートまたは排他的ＮＯＲゲートを備える、請求項４２に記載のＰＣＭ。
【請求項４４】
前記読み取りデータを保持するように構成された読み取りデータ保持器をさらに備え、前記保持された読み取りデータが前記保持された入力データと比較される請求項４２に記載のＰＣＭ。
【請求項４５】
前記読み取りデータ保持器が前記データ読取装置に位置し、前記データライタに位置し、または前記データ読取装置と前記データライタとの間に位置する、請求項４２に記載のＰＣＭ。
【請求項４６】
前記ｊ／ｍ（＝ｕ）グローバル列がｔグループにグループ化され、ｔが整数である、請求項３０に記載のＰＣＭ。
【請求項４７】
ｊ、ｋ、ｍおよびｔが、それぞれ、１０２４、５１２、８および１６である、請求項４６に記載のＰＣＭ。
【請求項４８】
前記データライタがｔ本の書き込みデータ線に接続されたｔ個のデータ線ドライバを含み、前記ミラー電流が前記書き込みデータ線のそれぞれにおいて流れ、
前記データ読取装置がｔ本の読み取りデータ線に接続されたｔ個のセンス増幅器を含み、バイアスデータ読み取り電流が前記読み取りデータ線のそれぞれにおいて流れる、請求項４６に記載のＰＣＭ。
【請求項４９】
前記ｕ／ｔ（＝ｗ）グローバル列が１本の書き込みデータ線と１本の読み取りデータ線とに対応する、請求項４８に記載のＰＣＭ。
【請求項５０】
前記ｗグローバル列が書き込みパス制御回路を介して１本の共通書き込みデータ線に接続されており、
前記ｗグローバル列が読み取りパス制御回路を介して１本の共通読み取りデータ線に接続されている、請求項４９に記載のＰＣＭ。
【請求項５１】
前記書き込みパス制御回路がｗ個の伝達ゲートを含み、
前記読み取りパス制御回路がｗ個のトランジスタ回路を含む、請求項５０に記載のＰＣＭ。
【請求項５２】
前記ｗ個の伝達ゲートおよび前記ｗ個のトランジスタ回路が複数のグローバル列選択信号によって制御される、請求項５０に記載のＰＣＭ。
【請求項５３】
前記ローカル列選択器が複数のローカル列選択信号によって制御される複数のローカル列選択トランジスタを含む、請求項５０に記載のＰＣＭ。
【請求項５４】
前記複数のメモリセルのそれぞれが二端子デバイスまたは三端子デバイスを備える、請求項２９に記載のＰＣＭ。
【請求項５５】
前記二端子デバイスがダイオードベースのメモリセルを備える、請求項５４に記載のＰＣＭ。
【請求項５６】
前記三端子デバイスがバイポーラトランジスタベースのメモリセルまたは電界効果トランジスタベースのメモリセルを備える、請求項５４に記載のＰＣＭ。
【請求項５７】
複数のメモリバンクを備え、各バンクが複数の相変化メモリ（ＰＣＭ）セルアレイを備え、各アレイが請求項３２に記載のＰＣＭを備える記憶システム。
【請求項５８】
バンクマルチプレクサおよびデマルチプレクサと入力および出力回路とをさらに構成し、
前記バンクマルチプレクサおよびデマルチプレクサがメインデータを送り、受け取るために前記複数のバンクと通信するように構成されており、
前記入力および出力回路が前記メインデータを送り、受け取るために前記バンクマルチプレクサおよびデマルチプレクサと通信するように構成されている、請求項５７に記載の記憶システム。
【請求項５９】
前記複数のメモリバンクのそれぞれが４個のＰＣＭセルアレイを備える、請求項５７に記載の記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、メモリデバイスに関する。より具体的には、本発明は、例えば書き込まれるデータまたはプログラムされるデータの反復検証の機構を有する半導体メモリデバイスに関する。
【背景技術】
【０００２】
半導体メモリデバイスの例は、相変化メモリ（Phase Change Memory, ＰＣＭ）である不揮発性メモリデバイスである。ＰＣＭは、データを記憶するための、例えばカルコゲニドといった相変化材料を使用する。典型的なカルコゲニド化合物がＧｅ２−Ｓｂ２−Ｔｅ５（ＧＳＴ）である。相変化材料は、加熱工程および冷却工程を制御することにより、結晶相とアモルファス相
（非晶相）との間を安定して遷移することができる。アモルファス相は、相対的に低い抵抗を示す結晶相と比べて相対的に高い抵抗を示す。アモルファス状態は、「リセット」状態または論理「０」状態ともいい、ＧＳＴ化合物を融解温度（例えば６１０°Ｃ）より上で加熱し、次いで化合物を急激に冷却することによって確立することができる。結晶状態は、「セット」状態または論理「１」状態と呼ばれ、相変化材料を結晶状態へ変えるのに十分なより長い期間にわたって、ＧＳＴ化合物を結晶化温度（例えば４５０°Ｃ）より上で加熱することによって確立することができる。結晶化温度は６１０°Ｃの融解温度を下回る。加熱期間の後には冷却期間が続く。
【０００３】
関連出願の相互参照
本出願は、参照によりその全体が本明細書に組み込まれ、２０１０年４月２６日に出願された「ＷＲＩＴＥ  ＳＣＨＥＭＥ  ＩＮ  ＰＨＡＳＥ  ＣＨＡＮＧＥ  ＭＥＭＯＲＹ（相変化メモリにおける書き込み方式）」という名称の、米国仮特許出願第６１／３２７９７９号の優先権を主張するものである。
【０００４】
図１に典型的な相変化メモリセルを示す。図１を参照すると、相変化メモリ（ＰＣＭ）セル１１０は、記憶素子１１２とスイッチング素子１１４とを含む。スイッチング素子１１４は、ＰＣＭセル１１０の記憶素子１１２に選択的にアクセスするのに使用される。記憶素子１１２の典型的な例が、相変化材料（ＧＳＴなど）によって形成された可変抵抗器である。可変抵抗器の抵抗は、結晶相とアモルファス相との間で構造（または特性）を変えることにより変化させることができる。
【０００５】
図２に、図１に示すＰＣＭセル１１０の記憶素子１１２としての記憶素子例の構造を示す。図２を参照すると、ヒータ１２２が、第１の電極１２４と、第２の電極１２８と接し、通常は低抵抗を有するカルコゲニド化合物１２６との間に位置する。第１の電極１２４は、ヒータ１２２への低抵抗接触部を作り出すのに使用される。ヒータ１２２は、カルコゲニド化合物１２６の一部分を、プログラマブル領域１３０と呼ばれる物理空間において結晶状態からアモルファス状態へ変化させる。
【０００６】
図３に、相変化メモリの図２に示す記憶素子のリセットとセット両方のプログラミングについての時間と温度との関係を示す。図２および図３を参照すると、相変化メモリ（ＰＣＭ）セルは、２つの状態（または相）、すなわち、（ｉ）アモルファスまたは「リセット」状態と、（ｉｉ）結晶または「セット」状態とにプログラムする（または書き込む）ことができる。このような状態のプログラミングは、ヒータ１２２により相変化層（記憶素子のカルコゲニド化合物１２６）を加熱することによって実現することができる。リセット状態をプログラムするには、相変化層を持続期間ｔＰ＿Ｒｅｓｅｔにわたってヒータ１２２により電流Ｉ＿Ｒｅｓｅｔで温度Ｔ＿Ｒｅｓｅｔまで加熱し、次いで相変化層を急激に冷却する。セット状態をプログラムするには、相変化層をヒータ１２２により電流Ｉ＿Ｓｅｔで温度Ｔ＿Ｓｅｔまで加熱し、相変化層を持続期間ｔＰ＿Ｓｅｔにわたって温度Ｔ＿Ｓｅｔに維持してから、相変化層を冷却する。電流Ｉ＿Ｓｅｔの時間間隔ｔＰ＿Ｓｅｔは、電流Ｉ＿ＲｅｓｅｔのｔＰ＿Ｒｅｓｅｔを上回る。印加される電流Ｉ＿Ｒｅｓｅｔおよび電流Ｉ＿Ｓｅｔのパルスは、それぞれ、「１３２」および「１３４」に示されている。
【０００７】
図４Ａおよび図４Ｂに、それぞれ、プログラムされたセット状態「セット」とプログラムされたリセット状態「リセット」とにおける相変化メモリ（ＰＣＭ）を示す。相変化材料（または相変化層）は、熱によりアクティブになる。図２、図３、図４Ａおよび図４Ｂを参照すると、ＰＣＭセルは、電流Ｉ＿Ｓｅｔを持続期間ｔＰ＿Ｓｅｔにわたって印加することによりセット状態にプログラムされる。相変化層に加えられる熱の量は、Ｉ２×Ｒに比例し、「Ｉ」はヒータ１２２を流れる電流Ｉ＿Ｓｅｔの値であり、「Ｒ」はヒータ１２２の抵抗である。ＰＣＭセルを図４Ａに示すセット状態（「セット」）にプログラム中に、相変化層は結晶状態に変化し、その結果、図４Ｂに示すリセット状態（「リセット」）と比べて低いセル抵抗が生じる。同様に、相変化メモリセルは、持続期間ｔＰ＿Ｒｅｓｅｔにわたり電流Ｉ＿Ｒｅｓｅｔを印加することによりリセット状態にプログラムされる。ＰＣＭセルをリセット状態にプログラム中に、相変化層のある領域が（図４Ｂの）アモルファス状態に変化し、その結果、（図４Ａの）セット状態より高いセル抵抗が生じる。相変化層内のプログラマブル領域（の体積）は、一般には、相変化層に加えられる熱の量の関数である。
【０００８】
相変化メモリデバイスは、通常は、アモルファス状態を使用して論理「０」状態（またはリセット状態）を表し、結晶状態を使用して論理「１」状態（またはセット状態）を表す。表１に、相変化メモリの例の典型的な特性をまとめる。
【表１】
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【０００９】
図５に、セット状態１３６とリセット状態１３８とについてのＰＣＭセルの抵抗Ｒｐｍの分布を示す。具体的には、セット状態は、値ＲＳ１から値ＲＳ２（約１０ＫΩ）までに及ぶ抵抗分布を有する。リセット状態は、２つのより高い値であるＲＲ１（約１００ＫΩ）からＲＲ２までに及ぶ抵抗分布を有する。抵抗値ＲＳ２およびＲＲ１は所望の歩留まりについて決定される。例えば、所望の歩留まりが９９％である場合には、プログラムされるＰＣＭセルの１％がＲＳ２より高いかＲＲ１より低いリセット抵抗を有し、失敗とみなされる。
【００１０】
近年、様々な相変化メモリ（ＰＣＭ）セルが使用されている。図６に、記憶素子１４２に接続されたダイオード１４４を含むダイオードベースのＰＣＭセルを示す。ダイオード１４４のカソードはワード線１４８に接続されている。記憶素子１４２はビット線１４６に接続されている。ダイオード１４４は二端子デバイスである。三端子デバイスもスイッチング素子として使用することができる。図７に、電界効果トランジスタ（ＦＥＴ）（ＭＯＳトランジスタ）１５４と記憶素子１５２とを含むＦＥＴ（またはＭＯＳトランジスタ）ベースのＰＣＭセルを示す。トランジスタ１５４のゲート、ドレインおよびソースは、それぞれ、ワード線１５８、記憶素子１５２および接地に接続されている。記憶素子１５２はビット線１５６に接続されている。図８に、（ＰＮＰ型の）バイポーラトランジスタ１６４と記憶素子１６２とを含むバイポーラトランジスタベースのＰＣＭセルを示す。バイポーラトランジスタ１６４のベース、エミッタおよびコレクタは、それぞれ、ワード線１６８、記憶素子１６２および接地に接続されている。記憶素子１６２はビット線１６６に接続されている。
【００１１】
メモリ・セル・アレイを図６に示す複数のＰＣＭセルによって形成することができ、これらのＰＣＭセルは複数のビット線１４６とワード線１４８とに接続される。同様に、メモリ・セル・アレイを図７に示す複数のＰＣＭセルによって形成することもでき、これらのＰＣＭセルは複数のビット線１５６とワード線１５８とに接続される。メモリ・セル・アレイを図８に示す複数のＰＣＭセルアレイによって形成することができ、これらのＰＣＭセルアレイは複数のビット線１６６とワード線１６８とに接続される。
【００１２】
記憶素子１４２、１５２、１６２は、それぞれ、図１に示す記憶素子１１２として機能する可変抵抗器によって形成される。ダイオード１４４、ＦＥＴ１５４、およびバイポーラトランジスタ１６４は、それぞれ、図１に示すスイッチング素子１１４として機能し、それらに接続された記憶素子へのアクセス素子として機能する。
【００１３】
図６に示すダイオード１４４または図８に示すバイポーラトランジスタ１６４をメモリセル内のスイッチング素子１１４として使用することは、セルサイズを低減して記憶密度を改善する試みである。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
引き続き記憶システムコストを低減し、電子システム内のデータトラフィックの増加によっても求められるメモリ記憶容量の増加を実現するために、記憶システム密度のさらなる改善が求められている。
【課題を解決するための手段】
【００１５】
本発明の一態様によれば、複数のメモリセルを有する相変化メモリにデータを書き込むための方法が提供される。方法は、複数のビットを含む入力データを受け取るステップと、複数のメモリセルから読み取られる複数のビットを含む前のデータを読み取るステップと、読み取るステップと並行して入力データを前のデータと比較するステップと、ビットのうちの１つまたは複数が入力データと前のデータとで異なるかどうか判定してデータ判定結果を提供するステップと、データ判定結果に応答して複数のメモリセルのうちの１つまたは複数を入力データでプログラムするステップとを含む。
【００１６】
この方法は、カウント値が最大値より小さいかどうか判定してカウント判定結果を提供するステップをさらに含んでいてよい。データ判定結果およびカウント判定結果に応答してプログラムするステップが行われ、カウント値が更新されるので有利である。
【００１７】
入力データを受け取るステップは、複数のデータを含む入力データのバーストを受け取るステップをさらに含んでいてよい。
【００１８】
別の態様では、本発明は、バイアストランジスタと差動電圧増幅器とを含むセンス増幅器を備える相変化メモリを書き込むための装置を特徴とする。
【００１９】
例えば、バイアストランジスタは、差動電圧増幅器の正の入力と連通する。複数のメモリセルのうちの１つが差動電圧増幅器の正の入力と連通する。差動電圧増幅器の正の入力におけるセンス電圧が、バイアストランジスタのバイアス抵抗および複数のメモリセルのうちの１つのメモリセル抵抗に比例する。基準電圧が差動電圧増幅器の負の入力と連通する。基準電圧は、セット状態の複数のメモリセルのうちの１つとリセット状態の複数のメモリセルのうちの１つとについて差動電圧増幅器の正の入力において得られるセンス電圧の間にある。
【００２０】
装置は、データ内の複数のビットの状態を保持するように構成されたレジスタをさらに備えていてよい。書き込みドライバが、書き込み電流分岐、リセット電流分岐およびセット電流分岐を有する。リセット電流分岐は、リセット状態により使用可(enable、イネーブル)になり、データマスク状態により使用不可(disable、ディスエーブル)になる。セット電流分岐は、セット状態により使用可になり、データマスク状態により使用不可になる。書き込み電流分岐は、リセット電流分岐とセット電流分岐の一方の電流をミラー（mirror）する。
【００２１】
装置は、複数のメモリセル内の対応する感知ビットがセット状態を有するとき、データのセット状態を有するビットに対応してデータマスク状態を設定し、複数のメモリセル内の対応する感知ビットがリセット状態を有するとき、データのリセット状態を有するビットに対応してデータマスク状態を設定するように構成された等価回路をさらに備えていてよい。
【００２２】
別の態様では、本発明は、複数のメモリセルを含むメモリアレイを備える相変化メモリシステムを特徴とする。例えば、複数のメモリセルは、それぞれ、複数の行のうちの１つと複数の列のうちの１つとに位置する。
【００２３】
相変化メモリは、複数のローカル列選択器と、グローバル列選択器と、センス増幅器とを含んでいてよい。複数のローカル列選択器は、それぞれ、複数の列と連通する。グローバル列選択器は複数のローカル列選択器と連通する。センス増幅器はグローバル列選択器と連通する。
【００２４】
一例では、センス増幅器は、バイアストランジスタと差動電圧増幅器とを含む。バイアストランジスタは差動電圧増幅器の正の入力と連通する。複数のメモリセルのうちの１つが差動電圧増幅器の正の入力と連通する。
【００２５】
例えば、差動電圧増幅器の正の入力におけるセンス電圧が、バイアストランジスタのバイアス抵抗と、複数のメモリセルのうちの１つのメモリセル抵抗とに比例し得る。基準電圧が差動電圧増幅器の負の入力と連通する。基準電圧は、セット状態の複数のメモリセルのうちの１つとリセット状態の複数のメモリセルのうちの１つについての差動電圧増幅器の正の入力において得られるセンス電圧の間にある。
【００２６】
一例では、レジスタがデータ内の複数のビットの状態を保持する。書き込みドライバがグローバル列選択器と連通する。書き込みドライバは、書き込み電流分岐、リセット電流分岐およびセット電流分岐を有していてよい。リセット電流分岐は、リセット状態により使用可になり、データマスク状態により使用不可になる。セット電流分岐は、セット状態により使用可になり、データマスク状態により使用不可になる。書き込み電流分岐は、リセット電流分岐とセット電流分岐の一方の電流をミラーする。
【００２７】
一例では、等価回路が、複数のメモリセル内の対応する感知ビットがセット状態を有するとき、データのセット状態を有するビットに対応してデータマスク状態を設定し、複数のメモリセル内の対応する感知ビットがリセット状態を有するとき、データのリセット状態を有するビットに対応してデータマスク状態を設定する。
【００２８】
本発明の別の態様によれば、ｋとｊとをそれぞれ１より大きい整数とするｋ行×ｊ列の複数のメモリセルを有するアレイと、ｊ列のうちの少なくとも１つを選択するように構成された列選択器と、ｋ行のうちの少なくとも１つを選択するように構成された行選択器と、列および行のうちの選択された１つまたは複数により複数のメモリセルのうちの選択された１つまたは複数に入力データを提供するように構成されたデータライタと、入力データを保持するように構成された入力データ保持器と、データライタを制御するように構成されたデータ書き込み制御器とを備える相変化メモリ（ＰＣＭ）が提供される。データライタは、入力データの第１の状態のときに第１の電流フローを実行するように構成された第１の電流回路と、入力データの第２の状態のときに第２の電流フローを実行するように構成された第２の電流回路と、第３の電流が入力データの第１の状態および第２の状態における第１の電流および第２の電流に比例する第３の電流フローを実行するように構成された第３の電流回路とを備える。第１の電流回路および第２の電流回路の動作はデータデータ書き込み制御器により制御される。
【００２９】
本発明の別の態様によれば、複数のメモリバンクを備える記憶システムが提供され、各バンクが複数の相変化メモリ（ＰＣＭ）セルアレイを備え、各アレイが前述のＰＣＭを備える。
【００３０】
相変化メモリの一例では、複数のメモリセルに対応する入力データが受け取られる。また、複数のメモリセルから前のデータが読み取られ、入力データが前のデータと比較される。入力データが複数のメモリセルの１つまたは複数について前のデータと異なり、書き込みカウントが最大値より小さい場合、複数のメモリセルのうちの１つまたは複数が入力データでプログラムされ、書き込みカウントが増分される。そのようなデータ比較および書き込みカウントの更新の動作が繰り返される。書き込みカウントが最大値に達した場合、書き込みは失敗したと判定される。
【００３１】
本発明の他の態様および特徴は、本発明の具体的な実施形態の以下の説明を添付の図と併せて考察すれば当業者には明らかになるであろう。
【図面の簡単な説明】
【００３２】
次に、本発明の実施形態を、例として、添付の図を参照して説明する。
【図１】相変化メモリ（ＰＣＭ）セルを示す概略図である。
【図２】ＰＣＭセルの構造を示す断面図である。
【図３】ＰＣＭセルのセット動作およびリセット動作の間の温度変化を示すグラフである。
【図４Ａ】セット状態におけるＰＣＭを示す断面図である。
【図４Ｂ】リセット状態におけるＰＣＭを示す断面図である。
【図５】セット状態およびリセット状態についての抵抗分布を示すグラフである。
【図６】ダイオードベースのＰＣＭセルを示す概略図である。
【図７】電界効果トランジスタ（ＦＥＴ）ベースのＰＣＭセルを示す概略図である。
【図８】バイポーラトランジスタベースのＰＣＭセルを示す概略図である。
【図９】本発明の実施形態が適用できるメモリデバイスを示す概略図である。
【図１０】本発明の一実施形態による複数のダイオードベースのＰＣＭセルを含むメモリデバイスを示す断面図である。
【図１１】シングル・データ・レート（ＳＤＲ）バースト書き込み動作を示すタイミング図である。
【図１２】ＳＤＲバースト読み取り動作を示すタイミング図である。
【図１３】書き込み動作および読み取り動作についての基準抵抗に関連したセット状態およびリセット状態についての抵抗分布を示すグラフである。
【図１４】書き込み動作の一例を示す流れ図である。
【図１５】本発明の一実施形態によるメモリデバイスに含まれるＰＣＭセルアレイを示す概略図である。
【図１６】書き込み動作での図１５のＰＣＭセルアレイを示す概略図である。
【図１７】読み取り動作での図１５のＰＣＭセルアレイを示す概略図である。
【図１８】本発明の一実施形態による相変化メモリバンクアーキテクチャを示すブロック図である。
【図１９】本発明の一実施形態による相変化メモリアーキテクチャを示すブロック図である。
【図２０】図１８のローカル列選択器を示す概略図である。
【図２１Ａ】図１８のグローバル列選択器を示す概略図である。
【図２１Ｂ】図２１Ａに示すグローバル列デコーダの例を示す概略図である。
【図２１Ｃ】図２１Ａに示すグローバル列デコーダの例を示す概略図である。
【図２１Ｄ】図２１Ａに示すグローバル列デコーダの例を示す概略図である。
【図２１Ｅ】図２１Ａに示すグローバル列デコーダの例を示す概略図である。
【図２２】図１８の書き込みドライバおよびセンス増幅器の書き込みドライバ部分または回路を示す概略図である。
【図２３Ａ】図１８の書き込みドライバおよびセンス増幅器のセンス増幅器部分または回路を示す概略図である。
【図２３Ｂ】図２１Ａのセンス増幅器に適用できる読み取りデータ保持器の一例を示す概略図である。
【図２４】図１８の行デコーダを示す概略図である。
【図２５Ａ】本発明の一実施形態によるメモリの書き込み動作を示すタイミング図である。
【図２５Ｂ】本発明の一実施形態によるメモリの読み取り動作を示すタイミング図である。
【図２６】書き込み動作の検証の例を示すタイミング図である。
【図２７】ＳＤＲバーストタイミングを示す書き込み動作の例を示すタイミング図である。
【図２８】本発明の一実施形態による書き込み動作の検証の例を示すタイミング図である。
【図２９】本発明の一実施形態によるＳＤＲバーストタイミングを示す書き込み動作を示すタイミング図である。
【図３０】本発明の一実施形態による書き込みドライバおよびセンス増幅器において行われる等価機能を示す概略図である。
【図３１】本発明の一実施形態によるレジスタにおいて行われる等価機能を示す概略図である。
【図３２Ａ】図１８に示す（の各図に示す）レジスタ５３０（において）図３１に示すように行われる検証の一例を示す概略図である。
【図３２Ｂ】図３２Ａに示す１６ビット比較器の一例を示す概略図である。
【図３３Ａ】本発明の実施形態によるメモリデバイスに適用できるＰＣＭセルアレイを示す概略図である。
【図３３Ｂ】本発明の実施形態によるメモリデバイスに適用できるＰＣＭセルアレイを示す概略図である。
【発明を実施するための形態】
【００３３】
一般に、本発明の実施形態は半導体メモリデバイスに関するものである。本発明の実施形態は、相変化メモリ（ＰＣＭ）のデバイスおよびシステムに関するものである。
【００３４】
図５に示すメモリセル分布は、最高セット抵抗ＲＳ２を減らすこと、最低リセット抵抗ＲＲ１を増やすこと、またはその両方によって改善することができる。この措置により２つの状態はさらに隔てられ、それによって感知マージンが改善される。改善された感知マージンは、有利には、雑音の存在下での感知信頼度および感知速度を改善する。セット状態およびリセット状態の抵抗分布は、前に書き込まれたメモリセルを読み取り、読み取りセルの状態が前に書き込まれた状態と一致することを検証することによって改善することができる。これを「書き込み検証」または「検証読み取り」動作という。読み取りセルが書き込み検証動作に失敗する場合、メモリビットを「訂正」しようとして当該セルを再度書き込むことができる。一例では、ビットが損なわれるのは、図４Ｂのアモルファス領域（プログラマブル領域）１３０が十分に形成されず、または結晶化により十分に除去されないからである。メモリセルを書き込むステップは、決まった反復数にわたって繰り返され、その反復数を超えると、メモリは永続的欠陥ビットとみなされる。一例では、書き込み動作の試行数に限度を設け、その後の信頼性に影響を及ぼす可能性のある他の潜在的な欠陥機構を有するビットを排除（screen out）する。
【００３５】
本発明の一実施形態では、書き込み検証動作は、書き込みデータ入力中に行われる。これにより、書き込み性能が有利に改善され、セル抵抗分布が厳しく管理され（例えば低減し）、それによって電力消費が低減される。例えば電力消費は、感知速度が増加するときに低減される。というのは、バイアストランジスタをより早くシャットオフすることができるからである。本発明の一実施形態は、図６に示すようなメモリセルを有するダイオードベースのＰＣＭデバイスであるが、他の実施形態は、図７に示すような電界効果トランジスタ（ＦＥＴ）ベースのＰＣＭメモリセル、または図８に示すようなバイポーラベースのＰＣＭメモリセルを使用する。
【００３６】
図９に、本発明の実施形態が適用できるメモリデバイスを示す。図９を参照すると、メモリデバイスは、行デコーダ１７２と、列デコーダ、センス増幅器および書き込みドライバ１７４とを含む周辺回路を備えるメモリ・セル・アレイ１７０を含む。行デコーダ１７２は、プリデコードされたアドレス情報および制御情報を含む信号１７６を受け取る。列デコーダ、センス増幅器および書き込みドライバ１７４は、制御情報を含む信号１７８を受け取る。また、列デコーダ、センス増幅器および書き込みドライバ１７４は、データの書き込みおよび読み取りのための入力および出力（Ｉ／Ｏ）回路（不図示）と通信する。行（ワード線）および列（ビット線）についての制御情報は、メモリデバイス制御回路（不図示）によって提供される。
【００３７】
図１０に、本発明の一実施形態による複数のダイオードベースの相変化メモリ（ＰＣＭ）セルを含むメモリデバイスを示す。図１０を参照すると、デバイスは、複数のセルアレイのグループを有し、各グループはセル１、…、セル（ｎ−１）、セルｎを含む。この個別例では、ｎ個のメモリセル１８０−１、…、１８０−（ｎ−１）および１８０−ｎが繰り返されて１層のセルアレイが形成され、ｎは１より大きい整数である。例えば、ｎは６４であるが、それだけに限らない。ｎ個のメモリセル１８０−１、…、１８０−（ｎ−１）および１８０−ｎは、それぞれ、ＧＳＴ（カルコゲニド化合物）１８２、自己整合下部電極１８４、ならびにアノード１８６およびカソード１８８として直列に接続された縦型Ｐ−Ｎダイオードで構成される。ＧＳＴ１８２と上部電極（不図示）を有するビット線１９２との間にはヒータ１９０があり、上部電極は低抵抗で構成される。
【００３８】
ヒータ１９０は図２および図４Ａ、図４Ｂのヒータ１２２に対応する。ＧＳＴ１８２は図２および図４Ａ、図４Ｂのカルコゲニド化合物１２６に対応する。ヒータ１９０とビット線１９２との接触部である上部電極と下部電極１８４とは、それぞれ、図２および図４Ａ、図４Ｂの第１の電極１２４と第２の電極１２８とに対応する。カルコゲニド化合物は、図２および図４Ｂに示すプログラマブル領域１３０を発生させる。アノード１８６およびカソード１８８を有するダイオードは図５に示すダイオード１４４に対応し、図１のスイッチング素子１１４として機能する。
【００３９】
ビット線１９２は第１の金属層（Ｍ１）で形成される。ダイオードのカソード１８８は、Ｐ基板１９８のＮ＋ドープベースに形成されたワード線１９４に接続されている。この個別例では、基板１９８はＰ型ドーパントを有する半導体層で形成されている。ワード線ストラップ１９６が第２の金属層（Ｍ２）を使用してワード線抵抗を低減する。ワード線ストラップは、ｎ個の相変化メモリ（ＰＣＭ）セルごとに使用することができる。ワード線１９４と低抵抗ストラップ１９６とをどれ程の頻度で接続すべきか（例えば「ストラップ接続すべきか」）の選択は、（後述する）ワード線ドライバと、ストラップ接続から最も遠いメモリセルとの間のワード線抵抗を下げるのに十分なストラップ接続によって行われる。しかしストラップ接続は、全体のメモリアレイのサイズを著しく拡大するように行われることはない。ワード線１９４とストラップ１９６とは接触部１９９によって接続されている。ビット線１９２およびワード線１９４は、それぞれ、図６に示すビット線１４６およびワード線１４８に対応する。ＦＥＴベースのＰＣＭセルおよびバイポーラベースのＰＣＭセルが実施される場合には、ビット線１９２は、図７および図８に示すビット線１５６およびビット線１６６のそれぞれに対応し、ワード線１９４は、図７および図８に示すワード線１５８およびワード線１６８のそれぞれに対応する。
【００４０】
ＲＥＡＤおよびＷＲＩＴＥ性能を改善するために、図１１および図１２に示すように、プリフェッチを伴うバースト読み取りおよびバッファデータを伴うバースト書き込みを使用することができる。
【００４１】
ＳＤＲバーストＷＲＩＴＥ動作を示す図１１を参照すると、バースト書き込み動作は、クロック信号３１０のエッジ３２２において、コマンド３１２（「ＷＲＩＴＥ」コマンド３１８など）およびアドレス３１４（「ＡＤＤ」３２０など）をラッチする。一連のデータ（ＤＱ［７：０］）３１６、具体的には３３１から３３８（「Ｄｉｎ１」から「Ｄｉｎ８」）が、クロック信号３１０の連続するエッジ３４２から３４８までに書き込まれる。この一連のデータは、ＡＤＤ３２０およびＷＲＩＴＥコマンド３１８と同時に利用できる第１のデータ３３１（Ｄｉｎ１）と共にプリフェッチされる。データ３１６（Ｄｉｎ１からＤｉｎ８）は、ベースアドレスＡＤＤ３２０から開始する順次のメモリアドレスから書き込まれる。データは、各クロックエッジにおいてメモリに転送され、１つのクロックエッジがデータごとに使用される。この例では、各データＤｉｎ１〜Ｄｉｎ８の構造は１バイト（すなわち８ビット）である。データは１バイトのものとすることも複数バイトのものとすることもできる。
【００４２】
ＰＣＭデバイスでは、セット状態とリセット状態両方についてのメモリセル抵抗は、ビット誤り率（bit error rate, ＢＥＲ）を最小化し、メモリセル信頼度を改善し、感知速度を改善し、感知電力を低減し、デバイス寿命を延長するように厳しく管理される。ＢＥＲは、メモリセルがプログラムされた後で正しい状態を提供し損なう比率をいう。かろうじてプログラムされたメモリセルでも、例えば電源バウンスなどからのランダム雑音が原因で、往々にして損なわれることがある。メモリセル信頼性は、メモリセルが、製造者による試験時に動作するのと同様に「現場で」または顧客サイトでも動作することができる能力をいう。感知速度は、センス増幅器が利用できる信号を増大させることによって改善される。感知電力は、一例では、電流源がオンでなければならない持続期間を短縮することによって低減される。デバイス寿命は、デバイスが経年変化の影響にもかかわらず適正に機能し続ける時間をいう。デバイス経年変化の一例は、閾値を調整するのに使用されたドーパントのマイグレーション（流動）に起因するトランジスタ閾値のシフトである。
【００４３】
シングル・データ・レート（ＳＤＲ）バーストＲＥＡＤ動作を示す図１２を参照すると、図示のバースト動作は、クロック信号２１０の一方のエッジがデータをラッチするのに使用されるシングル・データ・レート（ＳＤＲ）タイミングを使用する。クロック信号２１０の両方のエッジを使用してデータがラッチされるダブル・データ・レート（ＤＤＲ）を使用することによりさらに高い性能が得られる。
【００４４】
クロック信号２１０は、クロック信号２１０のエッジ２２２を用いて、コマンド２１２（ＲＥＡＤコマンド２１８など）およびアドレス２１４（「ＡＤＤ」２２０など）をラッチするのに使用される。アドレスＡＤＤ２２０は一連のデータＤＱ［７：０］２１６を読み取るための開始位置を定義し、各データは順次のメモリアドレスへ読み取られる。読み取られるべきデータをバッファに入れる時間を配分するために待ち時間２２４が追加され、例えば、データがレジスタにおいてラッチされる。次いでデータがメモリへ読み取られ、一連のデータ２１６、具体的には２３１から２３８まで（例えば８個のデータ「Ｄｏｕｔ１」から「Ｄｏｕｔ８」まで）がクロックエッジ２４１から２４８においてメモリへ転送され、データごとに１つのクロックエッジが使用される。この例では、各データＤｏｕｔ１〜Ｄｏｕｔ８の構造は１バイト（すなわち８ビット）である。データは１バイトのものとすることも複数バイトのものとすることもできる。
【００４５】
図１３に、書き込み動作および読み取り動作についての基準抵抗に関連したセット状態およびリセット状態についての抵抗分布を示す。図１３を参照すると、セット状態４０２は、ＲＳ１（セット検証のための基準抵抗）からＲＳ２（リセット検証のための基準抵抗）までの範囲を有する。リセット状態４０４は、抵抗値ＲＲ１から抵抗値ＲＲ２までの範囲を有する。２つの抵抗範囲の分離は、読み取り感知マージンＭｒｓを定義する。読み取り動作時に、センス増幅器は、読み取り感知マージンＭｒｓ内のどこかに設定することができる読み取りのための基準抵抗Ｒｒｅｆを使用する。一例では、読み取りのための基準抵抗Ｒｒｅｆは、最高のセット状態抵抗ＲＳ２と最低のリセット状態抵抗ＲＲ１との中央に置かれる。書き込み検証動作時には、セット状態がメモリセルにおいて適正にプログラムされたことを検証するのにセット検証のための基準抵抗Ｒｖｓ（たとえばＲＳ２）が使用される。同様に、リセット状態がメモリセルにおいて適正にプログラムされたことを検証するのにリセット検証のための基準抵抗Ｒｖｒ（たとえばＲＲ１）が使用される。
【００４６】
図１４に書き込み動作の一例の流れ図を示す。ステップ４２１で、図１１にさらに示すように、書き込みコマンドがデータと共にＰＣＭデバイスによって解釈され、実行される。ステップ４２２で、メモリアドレスに対応するメモリセルが、行選択器および列選択器（またはデコーダ）で選択され、データ２３１〜２３８（図１１に示す（Ｄｉｎ１からＤｉｎ８まで）が書き込みドライバのためにレジスタにおいてバッファされる。ステップ４２３で、書き込みカウンタ（不図示）が、ゼロ回の書き込みが行われたことを表示するためにゼロ値に初期設定される。書き込みカウンタの値は更新することができ、または変更することができる。ステップ４２４で、選択されたメモリセルについて、センス増幅器で記憶されたデータを感知することを含む書き込み検証動作が行われる。ステップ４２５で、読み取りデータと入力データとが比較される。ステップ４２６で、ステップ４２５の比較に成功した場合（肯定的判定）には、書き込み動作はステップ４３０で終了し、そうでない場合には、ステップ４２７で合計書き込み動作数が評価される。合計書き込み動作数（現在の値など）が所定の値に達した場合、例えば、合計書き込み動作数が最大許容書き込み動作数（最大値など）に等しい場合（ステップ４２７における肯定的判定）には、ステップ４２９に進んで書き込み失敗を表示する。一例では、書き込み失敗により失敗フラグが設定される。書き込み動作数が最大許容書き込み動作数より小さい場合には、ステップ４２８に進む。ステップ４２８で、欠陥のあるデータ内のメモリセルのビットだけが書き換えられ、書き込みカウンタが更新または増分され、ステップ４２４に進む。後続の動作が行われる。
【００４７】
図１５に、本発明の一実施形態によるメモリデバイスに含まれる相変化メモリ（ＰＣＭ）セルアレイを示す。
【００４８】
図１５を参照すると、メモリデバイスは、複数（ｐ個）のセルアレイ（ＰＣＭセルアレイ１、ＰＣＭセルアレイ２、…、ＰＣＭセルアレイｐ）を含み、ｐは１より大きい整数である。例えば、ｐは４または８である。各ＰＣＭセルアレイの回路構造は相互に同一である。ｐ個のＰＣＭセルアレイ４４２−１〜４４２−ｐの各グループは、複数（ｊ本）のビット線（Ｂ／Ｌ１〜Ｂ／Ｌｊ）を含む。複数（ｋ本）のワード線「Ｗ／Ｌ１」〜「Ｗ／Ｌｋ」４５２−１〜４５２−ｋがＰＣＭセルアレイ４４２−１〜４４２−ｐのＰＣＭセルに接続されている。各ＰＣＭセルアレイは、複数のメモリセル（ｋ×ｊ個のセル）を含み、ｋとｍとは、それぞれ、行数と列数とを表し、ｋとｊとはそれぞれ１より大きい整数である。例えば、ｋは５１２であり、ｊは２５６である。各メモリセルは記憶素子に接続されたダイオードを含み、例えば、ダイオードベースのＰＣＭセルは、図６に示すように記憶素子１４２に接続されたダイオード１４４を含む。ｐ、ｋおよびｊは限定されないことを当業者は理解するであろう。
【００４９】
図１５において、各記憶素子は（実際には図６に示すような可変抵抗器１４２である）抵抗器で表されている。一般に、ワード線およびビット線に接続されたメモリセルは「４４４−（Ｋ，Ｍ）」で表され、Ｋは可変行数を表し、Ｊはｐグループのうちの１つにおける可変列数を表し、１≦Ｋ≦ｋ、１≦Ｊ≦ｍである。図１５には、メモリセル４４４−（１，１）および４４４−（ｋ，ｊ）が示されている。各メモリセルは、ビット線とワード線との交点においてビット線とワード線とに結合されている。各メモリセルは、第１の端子４４６および第２の端子４５０を有する。第１の端子４４６は、図２、図４Ａ、図４Ｂに示す第１の電極１２４と、図１０に示すビット線１９２およびヒータ１９０との接続部に対応する。しかし、図１５には、メモリセルの可変抵抗器に接続されたヒータは示されていない。第２の端子４５０は、図１０に示すカソード１８８とワード線１９４との接合部に対応する。図１５に示すメモリセル４４４−（ｋ，ｊ）の第１の端子４４６および第２の端子４５０は、それぞれ、対応するビット線「Ｂ／Ｌｊ」４４８−ｊおよびワード線「Ｗ／Ｌｋ」４５２−ｋに接続されている。また、ビット線を「列」ともいい、ワード線を「行」ともいう。１つのセルアレイ内の列数ｊは限定されず、ｊは、図１０に示す１行内のＰＣＭセルの数を表すｎに等しくてよい。
【００５０】
例えば、ビット線「Ｂ／Ｌｊ」４４８−ｊおよびワード線「Ｗ／Ｌｋ」４５２−ｋが適切にバイアスされるときに、メモリセル４４４−（ｋ，ｊ）のスイッチング素子１４４はワード線を導通させる。データは、すべてのデータの位置に対応するワード線を選択し、データの様々なビットに対応するビット線上への変更を駆動することによりＰＣＭセルアレイに記憶される。データは、すべてのデータの位置に対応するワード線を選択し、データの様々なビットに対応するビット線上への変更を感知することによりＰＣＭセルアレイから取り出される。データは、一例では、共通のワード線を共用する隣接するメモリセルに記憶することができる。別の例では、データは、「疎性(sparcity)」を提供するために、物理的に隣接しないメモリセルに記憶される。疎性は、感知回路および駆動回路へ電力を供給する電源バスのピーク電流要件を低減する。別の例では、データは、同じＰＣＭ構造上または異なるＰＣＭ構造上の１つまたは複数のＰＣＭセルアレイ内のメモリセルからなる。
【００５１】
図１６に、書き込み動作「ＷＲＩＴＥ」を説明するための図１５に示すＰＣＭセルアレイのうちの１つ（ＰＣＭセルアレイ１、４４２−１など）を示す。ワード線およびビット線の選択は、行アドレスおよび列アドレスに従って行われる。図１６に示す個別例では、ワード線「Ｗ／Ｌ２」４５２−２およびビット線「Ｂ／Ｌｍ」４４８−ｍが選択されている。
【００５２】
図１６を参照すると、ワード線「Ｗ／Ｌ２」４５２−２は、そのバイアスを０Ｖに変更することによって選択され、各ワード線４５２−１および４５２−３〜４５２−ｋは非選択のままに留まり、ＶＤＤ＋２ボルトのバイアスを有する。図１６に示す個別例では、ＶＤＤの電圧は１．８ボルトであり、この技術は０．１８μｍの最小加工寸法を使用する。しかし、他の電圧、加工技術およびセル特性も可能であることを当業者は理解するはずである。（後述する）書き込みドライバから「Ｉ＿Ｒｅｓｅｔ」または「Ｉ＿Ｓｅｔ」の値を有する書き込み電流が、選択されたセル４４４−（２，ｍ）を介して選択されたビット線「Ｂ／Ｌｍ」４４８−ｍおよび選択されたワード線「Ｗ／Ｌ２」４５２−２を流れる。他のビット線は非選択であり、高インピーダンス「浮遊」状態のままにされ、ビット線電位がビット線の寄生容量によって保持される。非選択のワード線または浮遊ビット線に接続された非選択のセルは逆バイアスされ、よって、非選択のセルには電流が流れない。選択されたセル４４４−（２，ｍ）は、セット電流Ｉ＿Ｓｅｔによりデータ「１」を、またはリセット電流Ｉ＿Ｒｅｓｅｔによりデータ「０」を書き込むのに使用される。
【００５３】
非選択のワード線または浮遊ビット線に接続された非選択のセルは逆バイアスされる。というのは、各非選択のメモリセル内のダイオードスイッチング素子のカソードは、ダイオードスイッチング素子のそれぞれのアノードより高い電位までバイアスされ、よって、これらの非選択のセルには電流が流れないからである。より具体的には、各非選択のメモリセル内のダイオードスイッチング素子は、図１６に示す実施形態では、２Ｖだけ逆バイアスされる。各ダイオードは、アノード電位がそのカソード電位の１ダイオード閾値以下（典型的には０．７Ｖ）であるときに実質的な電流の伝導をやめるが、サブスレッショルド電流伝導の防止にはより大きな量の逆バイアス（例えばこの例では２Ｖ）が必要である。ＷＲＩＴＥ動作時の非選択のメモリセルのサブスレッショルドリーク電流を抑圧するための要件は、非選択のメモリセルの不要な弱いプログラミングを低減するのに役立ち、それによって、２つのプログラム状態の間の「信号マージン」または感知電圧（もしくは電流）差が低減される。広いセンスマージンを維持するという問題は、ＰＣＭメモリセルが図１６に示す実施形態へのさらに別の適応例において４つの異なるレベルにプログラムされるときに、さらに一層重要になる。図１５のその他のＰＣＭセルアレイ４４２−２〜４４２−ｐは、それぞれ、ＰＣＭセルアレイ４４２−１について説明したのと同様にＷＲＩＴＥ動作のためにバイアスされる。非選択のメモリセルを適切に逆バイアスするための同様の要件が、それぞれ、図７と図８とに示すＦＥＴベースのスイッチング素子またはバイポーラベースのスイッチング素子でも生じる。ＦＥＴベースのスイッチング素子の場合には、ゲートからソースまでの電位は、基板効果を含めてＦＥＴ閾値を十分に下回らなければならない。バイポーラベースのスイッチング素子の場合には、ベース−エミッタダイオードは、伝導を防止するために適切に逆バイアスされなければならない。
【００５４】
図１７に、ＲＥＡＤ動作のためにバイアスされた図１５のＰＣＭセルアレイ４４２−１を示す。図１７を参照すると、ワード線４５２−２がそのバイアスを０Ｖに変更することによって選択されており、非選択のワード線４５２−１および４５２−３〜４５２−ｋは非選択のままであり、ＶＤＤ＋１ボルトのバイアスを有する。例えば、ＶＤＤは１．８Ｖであり、この技術は０．１８μｍの最小加工寸法を使用する。他の実施形態には他の電圧、加工技術およびセル特性も含まれることを理解すべきである。（後述する）センス増幅器からの読み取り電流「Ｉ＿Ｒｅａｄ」が、選択されたセル４４４−（２，ｍ）および選択されたビット線４４８−ｍを通って選択されたワード線４５２−２へ流れ、その他のビット線は高インピーダンス「浮遊」状態のままに置かれ、ビット線電位はビット線の寄生容量によって保持される。非選択のワード線または浮遊ビット線に接続された非選択のセルは逆バイアスされ、よって、非選択のセルには電流が流れない。
【００５５】
図１５のその他のＰＣＭセルアレイ４４２−２〜４４２−ｐは、それぞれ、ＰＣＭセルアレイ４４２−１について説明したのと同様に、ＲＥＡＤ動作のためにバイアスされる。ＷＲＩＴＥの場合と同様に、非選択のメモリセルは、実質的な電流が流れるレベルを超えて、各ダイオードを流れるサブスレッショルドリーク電流を抑圧するのに必要なレベルまで逆バイアスされたそのそれぞれダイオードスイッチング素子を有する。非選択のメモリセルのそれぞれのサブスレッショルドリーク電流を抑圧するための要件は、選択されたセル（例えばビット線４４８−ｍ上のセル４４４−（２，ｍ）など）を有するビット線上の非選択のメモリセルの累積効果によってさらに複雑化する。例えば、ビット線４４８−ｍが５１２個のメモリセルを有し、そのうちの１つが選択される場合、残りの５１１個のメモリセルの非選択がお粗末だと、累積リーク電流がビット線４４８−ｍ電位を偏らせ、それによって利用可能なセンス信号が低減されることになる。非選択のメモリセルを適切に逆バイアスするための同様の要件が、それぞれ、図７および図８に示すＦＥＴベースのスイッチング素子またはバイポーラベースのスイッチング素子でも生じる。ＦＥＴベースのスイッチング素子の場合には、ゲートからソースまでの電位は、基板効果を含めてＦＥＴ閾値を十分に下回らなければならない。バイポーラベースのスイッチング素子の場合には、ベース−エミッタダイオードは、伝導を防止するために適切に逆バイアスされなければならない。
【００５６】
図１５、図１６および図１７に示すようなダイオードベースのＰＣＭデバイスのための電圧バイアス条件および電流条件の一例を表２にまとめる（Ｋｗａｎｇ−Ｊｉｎ  Ｌｅｅ  ｅｔ  ａｌ．，「Ａ  ９０  ｎｍ  １．８  Ｖ  ５１２  Ｍｂ  Ｄｉｏｄｅ−Ｓｗｉｔｃｈ  ＰＲＡＭ  Ｗｉｔｈ  ２６６  ＭＢ／ｓ  Ｒｅａｄ  Ｔｈｒｏｕｇｈｐｕｔ，」ＩＥＥＥ  Ｊ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．４３，ｎｏ．１，ｐｐ．１５０−１６２，Ｊａｎ．２００８）。すべての電圧値および電流値が各実施形態についての例である。加工技術およびセル特性と適合する他の値も可能であることを当業者は理解するはずである。
【表２】
2013525937.tif 000004
【００５７】
図１８に、本発明の一実施形態によるＰＣＭデバイスのバンクアーキテクチャを示す。図１８を参照すると、バンクアーキテクチャ５００は、複数のＰＣＭセルサブアレイを含む。図１８に示す個別例は、４個のサブアレイ５４２−１〜５４２−４と、メインデータＭＤＬ［７：０］のための８ビットのデータパス（またはメインデータ線）５３６とを有する。第１のサブアレイ５４２−１は、Ｉ／Ｏ０および１に割り振られており、ＭＤＬ［０：１］を提供する。第２のサブアレイ５４２−２はＩ／Ｏ２および３に割り振られており、ＭＤＬ［２：３］を提供する。第３のサブアレイ５４２−３はＩ／Ｏ４および５に割り振られており、ＭＤＬ［４：５］を提供する。第４のサブアレイ５４２−４はＩ／Ｏ６および７に割り振られており、ＭＤＬ［６：７］を提供する。各ＰＣＭセルサブアレイは、図１５の回路構造と同様の回路構造を有する。各サブアレイはｋ本のワード線（行）とｊ本のビット線（列）を有する。行と列との各交点においてＰＣＭセルが接続される。図１８に示す個別例では、ＰＣＭサブアレイ１〜４、５４２−１〜５４２−４は、それぞれ、ｊ本のビット線５４８−１〜５４８−ｊおよびｋ本のワード線Ｗ／Ｌ１〜Ｗ／Ｌｋ、５５２−１〜５５２−ｋを有し、１つのＰＣＭセルサブアレイ内の総メモリセル数は（ｊ×ｋ）個であり、ｊとｋとはそれぞれ整数である。例えば、ｊとｋとは、それぞれ、１０２４と５１２である。ｊおよびｋは限定されないことを当業者は理解するであろう。
【００５８】
ビット線Ｂ／Ｌ１〜Ｂ／Ｌｊ、５４８−１〜５４８−ｊは、図１５のビット線４４８−１〜４４８−ｊに対応する。ワード線Ｗ／Ｌ１〜Ｗ／Ｌｋ、５５２−１〜５５２−ｋは、図１５のワード線４５２−１〜４５２−ｋに対応する。
【００５９】
バンクアーキテクチャ５００は、ｋ本のワード線「Ｗ／Ｌ１」５５２−１〜「Ｗ／Ｌｋ」５５２−ｋに接続された行デコーダ５１６を含む。行デコーダ５１６は、行（ワード線など）５５２−１〜５５２−ｋのうちの１本を選択し、ｋは例えば５１２である。バンクアーキテクチャ５００は、４個のローカル列選択器（ＬＣＳ）５１８−１〜５１８−４と、４個のグローバル列選択器（ＧＣＳ）５２２−１〜５２２−４と、４個の書き込みドライバおよびセンス増幅器５２６−１〜５２６−４と、６４ビットレジスタ５３０と、８：１マルチプレクサ（ＭＵＸ）およびデマルチプレクサ（ＤＭＵＸ）５３４とを含む。ローカル列選択器５１８−１〜５１８−４は、それぞれ、サブアレイ５４２−１〜５４２−４内のｊ本のビット線の中から１２８ビットを選択する。４個のグローバル列選択器５２２−１〜５２２−４は、それぞれ、ローカル列選択器５１８−１〜５１８−４によって選択された１２８ビットの中から１６ビットを選択する。４個のローカル列選択器５１８−１〜５１８−４は、それぞれ、１２８ビットのデータパス５２０−１〜５２０−４を介してグローバル列選択器５２２−１〜５２２−４に接続されている。
【００６０】
４個の書き込みドライバおよびセンス増幅器は、それぞれ、グローバル列選択器を介して１６ビットのデータを書き込み、グローバル列選択器を介して１６ビットのデータを感知する。書き込みドライバおよびセンス増幅器５２６−１〜５２６−４は、それぞれ、１６ビットのデータパス５２４−１〜５２４−４を介してグローバル列選択器５２２−１〜５２２−４に接続されている。また、書き込みドライバおよびセンス増幅器５２６−１〜５２６−４は、それぞれ、１６ビットのデータパス５２８−１〜５２８−４を介してレジスタ５３０にも接続されている。
【００６１】
６４ビットのレジスタ５３０は、４個の書き込みドライバおよびセンス増幅器５２６−１〜５２６−４のそれぞれから２ビットのデータを受け取り、２ビットのデータパス５３２−１〜５３２−４を介してマルチプレクサ（ＭＵＸ）およびデマルチプレクサ（ＤＭＵＸ）５３４からｐグループの２ビットのデータの４グループを受け取る。マルチプレクサ（ＭＵＸ）およびデマルチプレクサ（ＤＭＵＸ）５３４は、８ビットのデータパス５３６を介して８ビットのＭＤＬ［７：０］を送り、受け取る。
【００６２】
行デコーダ５１６は、行プリデコーダ（不図示）によって提供される複数の行プリデコーダ出力「Ｘｑ」、「Ｘｒ」および「Ｘｓ」を受け取る。複数（ｍ個）のローカル列選択信号Ｙ１、Ｙ２、…、Ｙｍがローカル列選択器５１８−１〜５１８−４に共通して提供される。複数（ｕ個）の書き込みグローバル列選択信号ＧＹＷ１〜ＧＹＷｕおよび複数（ｕ個）の読み取りグローバル列選択信号ＧＹＲ１〜ＧＹＲｕが、それぞれ、書き込み動作時および読み取り動作時に、グローバル列選択器５２２−１〜５２２−４に共通して提供される。例えば、ｍとｕとは、それぞれ、８と１２８であるが、それだけに限定されない。
【００６３】
図１８に示す個別例は４個のローカル列選択器と、４個のグローバル列選択器と、４個の書き込みドライバおよびセンス増幅器とを含むが、これらの数が限定されないことは明らかなはずである。書き込みグローバル列選択信号および読み取りグローバル列選択信号のビット数は限定されない。他のデータビットおよびワード長も可能であることを当業者は理解するであろう。
【００６４】
データパス５２０−１〜５２０−４、５２４−１〜５２４−４、５２８−１〜５２８−４および５３２−１〜５３２−４は、通信線、例えば、グローバルビット線、データ書き込み線、データ読み取り線などを含む。
【００６５】
図１９に、本発明の一実施形態によるハイレベルＰＣＭデバイスアーキテクチャを示す。図１９を参照すると、ハイレベルＰＣＭデバイスアーキテクチャは、８個のバンク６００−１〜６００−８を含み、各バンクは図１８に示すように構成されている。８個のバンク６００−１〜６００−８は、それぞれ、バンクマルチプレクサ（ＭＵＸ）およびデマルチプレクサ（ＤＭＵＸ）６４２に接続されたＭＤＬ［７：０］ポート６３６−１〜６３６−８を有する。マルチプレクサ（ＭＵＸ）およびデマルチプレクサ（ＤＭＵＸ）６４２は、８ビットのデータパス６３８を介してＩ／Ｏバッファ６４４と通信するために８個のポート６３６−１〜６３６−８のうちの１つを選択する。Ｉ／Ｏバッファ６４４は、バス６４６（ＤＱ７〜ＤＱ０）を介して８ビットのデータを駆動し、受け取る。ポート６３６−１〜６３６−８は、それぞれ、図１８に示すようなＭＤＬ［７：０］のための８ビットのデータパス５３６に接続されている。
【００６６】
図２０に、図１８に示すローカル列選択器のうちの１つ（第１のローカル列選択器５１８−１）の例を示す。図２０を参照すると、第１のローカル列選択器５１８−１は、ｊ本のローカルビット線「Ｂ／Ｌ１」５４８−１〜「Ｂ／Ｌｊ」５４８−ｊを介して対応するＰＣＭセルサブアレイ１、５４２−１に、図１８に示すデータパス５２０−１に対応する１２８グローバルビット線「ＧＢ／Ｌ１」７２０−１〜「ＧＢ／Ｌ１２８」７２０−１２８を介してグローバル列選択器５２２−１に接続されている。
【００６７】
ローカル列選択器５１８−１は、同じ回路構造を有する複数（ｕ個）のローカル列デコーダ７００−１〜７００−ｕを含み、ｕは整数であり、例えば１２８である。例えば、第１の列デコーダ７００−１は、複数（ｍ個）のＮＭＯＳビット線放電トランジスタ７０２−１〜７０２−ｍを有し、ｍは整数であり、例えば８である。トランジスタ７０２−１〜７０２−ｍのドレインはそれぞれのビット線「Ｂ／Ｌ１」５４８−１〜「Ｂ／Ｌ８」５４８−８に接続されている。トランジスタ７０２〜７０２−ｍのゲートは、ビット線放電を行うためにビット線放電信号「ＤＩＳＣＨ＿ＢＬ」が供給される放電信号入力７０４に共通して接続されている。トランジスタ７０２−１〜７０２−ｍのソースは接地に接続されている。
【００６８】
ローカル列デコーダ７００−１は、複数（ｍ個）のＮＭＯＳ列選択トランジスタ７０６−１〜７０６−ｍをさらに含み、トランジスタ７０６−１〜７０６−ｍのソースは、ローカルビット線５４８−１〜５４８−ｍのそれぞれ（すなわち５４８−８）に接続されている。トランジスタ７０６−１〜７０６−ｍのゲートは、それぞれ、ローカル列選択動作を行うためにローカル列選択信号Ｙ１、Ｙ２、…、Ｙｍが供給されるローカル列選択入力７１２−１〜７１２−ｍに接続されている。トランジスタ７０６−１〜７０６−ｍのドレインは、対応するグローバルビット線「ＧＢ／Ｌ１」７２０−１に共通して接続されている。
【００６９】
同様に、第ｕの列デコーダ７００−ｕも、複数（ｍ個）のＮＭＯＳビット線放電トランジスタ７０２−１〜７０２−ｍを有し、トランジスタ７０２−１〜７０２−ｍのドレインは個々のビット線「Ｂ／Ｌ（ｊ−ｍ）＋１）」５４８−（（ｊ−ｍ）＋１）」〜「Ｂ／Ｌ８ｊ」５４８−ｊに接続されている。トランジスタ７０２〜７０２−ｍのゲートは、ビット線放電を行うためにビット線放電信号「ＤＩＳＣＨ＿ＢＬ」が供給される放電信号入力７０４に共通して接続されている。トランジスタ７０２−１〜７０２−ｍのソースは接地に接続されている。
【００７０】
ローカル列デコーダ７００−ｕは、複数（ｍ個）のＮＭＯＳ列選択トランジスタ７０６−１〜７０６−ｍをさらに含み、トランジスタ７０６−１〜７０６−ｍのソースは、ローカルビット線「Ｂ／Ｌ（（ｊ−ｍ）＋１）」５４８−（（ｊ−ｍ）＋１）」〜「Ｂ／Ｌ８ｊ」」「５４８−ｊ」のそれぞれに接続されている。トランジスタ７０６−１〜７０６−ｍのゲートは、それぞれ、ローカル列選択動作を行うためにローカル列選択信号Ｙ１、Ｙ２、…、Ｙｍが供給されるローカル列選択入力７１２−１〜７１２−ｍに接続されている。トランジスタ７０６−１〜７０６−ｍのドレインば、対応するグローバルビット線「ＧＢ／Ｌ１２８」７２０−１２８に共通して接続されている。
【００７１】
ローカル列デコーダ７００−１〜７００−ｕは、ＮＭＯＳトランジスタ７２０−１〜７２０−ｕをさらに含み、トランジスタ７２０−１〜７２０−ｕのドレインは、それぞれ、グローバルビット線「ＧＢ／Ｌ１」７２０−１〜「ＧＢ／Ｌ１２８」７２０−１２８に接続されている。トランジスタ７２０−１〜７２０−ｕのソースは接地に接続されている。ＮＭＯＳトランジスタ７２０−１〜７２０−ｕのゲートは、そこに共通のグローバルビット線放電信号「ＤＩＳＣＨ＿ＧＢＬ」が供給される放電入力７２２に共通して接続されている。共通のグローバルビット線放電信号「ＤＩＳＣＨ＿ＧＢＬ」は、グローバルビット線７２０−１〜７２０−１２８の放電を制御するために、放電信号ソース（不図示）によって提供される。
【００７２】
各図を参照すると、書き込み動作相では、セル４４４−（２，ｍ）が図１６に示すように書き込まれているときに、入力７０４に供給されるビット線放電信号「ＤＩＳＣＨ＿ＢＬ」および入力７２２に供給される共通のグローバルビット線放電信号「ＤＩＳＣＨ＿ＧＢＬ」は、（ビット線およびグローバルビット線を含む）それぞれの放電パスをイナクティブにするために「ｌｏｗ」である。ローカル列選択入力７１２−１、７１２−２、…、７１２−ｍに供給されるローカル列選択信号Ｙ１、Ｙ２、…、Ｙｍに応答して、ビット線の選択が行われる。
【００７３】
Ｙｍだけが「ｈｉｇｈ」である場合には、ローカル列デコーダ７００−１〜７００−ｕのそれぞれにおけるトランジスタ７０６−１、７０６−２、…のゲートは「ｌｏｗ」であり、そのため、列選択トランジスタ７０６−１、７０６−２、…はイナクティブになり、ビット線５４８−１、５４８−２…は浮遊状態である。ローカル列デコーダ７００−１〜７００−ｕのトランジスタ７０６−ｍのゲートは「ｈｉｇｈ」に保持され、列選択トランジスタ７０６−ｍはアクティブになる。グローバルビット線７２０−１〜７２０−１２８は、ローカル列デコーダ７００−１〜７００−ｕのアクティブなトランジスタ７０６−ｍを介してメモリセルと関連付けられている１２８本のローカルビット線５４８−８、…、５４８−ｊに（８ビット線ずつ）接続されている。同様に、ローカル列選択信号Ｙ１、Ｙ２、…、Ｙｍの異なる論理状態は、メモリセルを選択し、または識別するために異なるビット線を選択させる。
【００７４】
図２１Ａに、図１８に示すグローバル列選択器のうちの１つ（グローバル列選択器５２２−１など）の例を示す。図２１Ａを参照すると、グローバル列選択器５２２−１は、複数（（ｔ）：１６個など）のグローバル列デコーダ７５０−１〜７５０−１６を有する。グローバル列選択器５２２−１は、グローバルビット線「ＧＢ／Ｌ１」７２０−１〜「ＧＢ／Ｌ１２８」７２０−１２８を介して対応するローカル列選択器５１８−１に接続されている。またグローバル列選択器５２２−１は、共通の書き込みデータ線「ＷＤＬ１」７５６−１〜「ＷＤＬ１６」７５６−１６および共通の読み取りデータ線「ＲＤＬ１」７６２−１〜−「ＲＤＬ１６」７６２−１６を介して対応する書き込みドライバおよびセンス増幅器５２６−１にも接続されている。その他のグローバル列選択器５２２−２〜５２２−４は、グローバル列選択器５２２−１の回路構造と同じ回路構造を有する。
【００７５】
図２１Ｂに、図２１Ａに示すグローバル列デコーダのうちの１つ（グローバル列デコーダ７５０−１など）の例を示す。グローバル列デコーダ７５０−１〜７５０−１６は、それぞれ、複数（（ｗ）：８個など）の復号回路７４０−１〜７４０−８を有する。図２１Ｂを参照すると、グローバル列デコーダ７５０−１は８個の復号回路を有し、各復号回路は書き込みパス制御回路および読み取りパス制御回路を含む。書き込みパス制御回路は、フルＣＭＯＳ伝達ゲートとインバータとを含む。読み取りパス制御回路は、ＮＭＯＳトランジスタを含む。８個の復号回路７４０−１〜７４０−８は、書き込みデータ線（ＷＤＬ）および読み取りデータ線（ＲＤＬ）を共用する。
【００７６】
例えば、第１の復号回路７４０−１は、グローバルビット線「ＧＢ／Ｌ１」７２０−１と第１の書き込みデータ線「ＷＤＬ１」７５６−１との間にフルＣＭＯＳ伝達ゲートを含む。伝達ゲート７５２−１は、ＰＭＯＳトランジスタ７５５−１と並列なＮＭＯＳトランジスタ７５３−１によって形成され、どちらのトランジスタもグローバルビット線７２０−１と書き込みデータ線「ＷＤＬ１」７５６−１との間に位置する。ＮＭＯＳトランジスタ７５３のゲートは、そこに書き込みグローバル列選択信号「ＧＹＷ１」が供給される入力７５８−１に接続されている。入力７５８−１は、インバータ７５１−１を介して、ＰＭＯＳトランジスタ７５５−１のゲートに接続されている。伝達ゲート７５２−１は、書き込みグローバル列選択信号ＧＹＷ１によって制御される。伝達ゲート７５２−１およびインバータ７５１−１は、書き込みパス制御回路を形成する。
【００７７】
第１の復号回路７４０−１は、グローバルビット線７２０−１と第１の共通読み取りデータ線「ＲＤＬ」７６２−１との間に、データ読み取りのためのＮＭＯＳトランジスタ７６０−１を含む。ＮＭＯＳトランジスタ７６０−１のゲートは、そこに読み取りグローバル列選択信号ＧＹＲ１が供給される読み取りグローバル信号入力７６４−１に接続されている。ＮＭＯＳトランジスタ７６４−１は読み取りパス制御回路を形成する。
【００７８】
その他の復号回路７４０−２〜７４０−８は、復号回路７４０−１の回路構造と同じ回路構造を有し、同じ機能を果たす。第２の復号回路７４０−２は、グローバルビット線「ＧＢ／Ｌ２」７２０−２と共通書き込みデータ線「ＷＤＬ１」７５６−１との間にフルＣＭＯＳ伝達ゲート７５２−２を含む。伝達ゲート７５２−２は、ＰＭＯＳトランジスタ７５５−２と並列なＮＭＯＳトランジスタ７５３−２によって形成され、どちらのトランジスタもグローバルビット線７２０−２と書き込みデータ線「ＷＤＬ１」７５６−１との間に位置する。ＮＭＯＳトランジスタ７５３−２のゲートは、そこに書き込みグローバル列選択信号「ＧＹＷ２」が供給される入力７５８−２に接続されている。入力７５８−２は、インバータ７５２−２を介して、ＰＭＯＳトランジスタ７５５−２のゲートに接続されている。伝達ゲート７５２−２は書き込みグローバル列選択信号ＧＹＷ２によって制御される。第２の復号回路７４０−２は、グローバルビット線７２０−２と読み取りデータ線「ＲＤＬ」７６２−１との間に、データ読み取りのためのＮＭＯＳトランジスタ７６０−２を含む。ＮＭＯＳトランジスタ７６０−２のゲートは、そこに読み取りグローバル列選択信号ＧＹＲ２が供給される読み取りグローバル信号入力７６４−２に接続されている。復号回路７４０−２は、ＧＹＷ２によって制御される書き込みデータまたはＧＹＲ２によって制御される読み取りデータを受け渡すのに使用される。
【００７９】
同様に、第８の復号回路７４０−８も、グローバルビット線「ＧＢ／Ｌ８」７２０−８と共通の書き込みデータ線「ＷＤＬ１」７５６−１との間にフルＣＭＯＳ伝達ゲート７５２−８を含む。伝達ゲート７５２−８は、ＰＭＯＳトランジスタ７５５−８と並列なＮＭＯＳトランジスタ７５３−８によって形成され、どちらのトランジスタもグローバルビット線７２０−８と書き込みデータ線「ＷＤＬ１」７５６−１との間に位置する。ＮＭＯＳトランジスタ７５３−８のゲートは、そこに書き込みグローバル列選択信号「ＧＹＷ８」が供給される入力７５８−８に接続されている。入力７５８−８は、インバータ７５２−８を介して、ＰＭＯＳトランジスタ７５５−８のゲートに接続されている。伝達ゲート７５２−８は、書き込みグローバル列選択信号ＧＹＷ８によって制御される。第８の復号回路７４０−８は、グローバルビット線７２０−８と読み取りデータ線「ＲＤＬ」７６２−１との間に、データ読み取りのためのＮＭＯＳトランジスタ７６０−８を含む。ＮＭＯＳトランジスタ７６０−８のゲートは、そこに読み取りグローバル列選択信号ＧＹＲ８が供給される読み取りグローバル信号入力７６４−８に接続されている。復号回路７４０−８は、ＧＹＷ８によって制御される書き込みデータまたはＧＹＲ８によって制御される読み取りデータを受け渡すのに使用される。
【００８０】
図２１Ｃに、図２１Ａに示す第２のグローバル列デコーダ７５０−２を示す。図２１Ｃを参照すると、第２のグローバル列デコーダ７５０−２は、８個の復号回路７４０−９〜７４０−１６を有する。復号回路７４０−９〜７４０−１６の８個の伝達ゲートは、対応するグローバルビット線ＧＢ／Ｌ９〜ＧＢ／Ｌ１６、７２０−９〜７２０−１６と、第２の共通書き込みデータ線ＷＤＬ２、７５６−２との間に接続されている。復号回路７４０−９〜７４０−１６の８個のデータ読み取りＮＭＯＳトランジスタは、対応するグローバルビット線ＧＢ／Ｌ９〜ＧＢ／Ｌ１６、７２０−９〜７２０−１６と第２の共通読み取りデータ線ＲＤＬ２、７６２−２との間に接続されている。復号回路７４０−９〜７４０−１６は、書き込みグローバル列選択信号ＧＹＷ９〜ＧＹＷ１６および読み取りグローバル列選択信号ＧＹＲ９〜ＧＹＲ１６によって、第２の書き込みデータ線ＷＤＬ２、７５６−２の間で、それぞれ、書き込みデータおよび読み取りデータを受け渡すように制御される。
【００８１】
図２１Ｄに、図２１Ａに示す第３のグローバル列デコーダ７５０−３を示す。図２１Ｄを参照すると、第３のグローバル列デコーダ７５０−３は、８個の復号回路７４０−１７〜７４０−２４を有する。復号回路７４０−１７〜７４０−２４の８個の伝達ゲートは、対応するグローバルビット線ＧＢ／Ｌ１７〜ＧＢ／Ｌ２４、７２０−１７〜７２０−２４と、第３の共通書き込みデータ線ＷＤＬ３、７５６−３との間に接続されている。復号回路７４０−１７〜７４０−２４の８個のデータ読み取りＮＭＯＳトランジスタは、対応するグローバルビット線ＧＢ／Ｌ１７〜ＧＢ／Ｌ２４、７２０−１７〜７２０−２４と、第３の共通読み取りデータ線ＲＤＬ３、７６２−３との間に接続されている。復号回路７４０−１７〜７４０−２４は、書き込みグローバル列選択信号ＧＹＷ１７〜ＧＹＷ２４および読み取りグローバル列選択信号ＧＹＲ１７〜ＧＹＲ２４によって、第２の書き込みデータ線ＷＤＬ３、７５６−３の間で、それぞれ、書き込みデータおよび読み取りデータを受け渡すように制御される。
【００８２】
図２１Ｅに、図２１Ａに示す第１６のグローバル列デコーダ７５０−１６を示す。図２１Ｅを参照すると、第１６のグローバル列デコーダ７５０−１６は８個の復号回路７４０−１２１〜７９０−１２８を有する。復号回路７４０−１２１〜７９０−１２８の８個の伝達ゲートは、対応するグローバルビット線ＧＢ／Ｌ１２１〜ＧＢ／Ｌ１２８、７２０−１２１〜７２０−１２８と第３の共通書き込みデータ線ＷＤＬ１６、７５６−１６との間に接続されている。復号回路７４０−１２１〜７９０−１２８の８個のデータ読み取りＮＭＯＳトランジスタは、対応するグローバルビット線ＧＢ／Ｌ１２１〜ＧＢ／Ｌ１２８、７２０−１２１〜７２０−１２８と、第１６の共通読み取りデータ線ＲＤＬ１６、７６２−１６との間に接続されている。復号回路７４０−１２１〜７４０−１２８は、書き込みグローバル列選択信号ＧＹＷ１２１〜ＧＹＷ１２８および読み取りグローバル列選択信号ＧＹＲ１２８〜ＧＹＲ１２８によって、第２の書き込みデータ線ＷＤＬ１６、７５６−１６の間で、それぞれ、書き込みデータおよび読み取りデータを受け渡すように制御される。
【００８３】
この例では、書き込みグローバル列選択信号ＧＹＷ１〜ＧＹＷ１２８および読み取りグローバル列選択信号ＧＹＲ１〜ＧＹＲ１２８は、それぞれのデータ書き込み回路およびデータ読み取り回路に供給される。別の例では、書き込みグローバル列選択信号ＧＹＷ１〜ＧＹＷ１２８は１６の８個の信号（ＧＹＷ１〜ＧＹＷ８）グループとすることができ、読み取りグローバル列選択信号ＧＹＲ１〜ＧＹＲ１２８は、１６の８個の信号（ＧＹＲ１〜ＧＹＲ８）のグループとすることができる。１６のＧＹＷ１〜ＧＹＷ８およびＧＹＲ１〜ＧＹＲ８のグループは、それぞれ、１６個のグローバル列デコーダ７５０−１〜７５６−１６のそれぞれに共通して供給することができる。この別の例では、ＷＤＬ１〜ＷＤＬ１６およびＲＤＬ１〜ＲＤＬ１６のうちの１つの選択または指定が必要である。
【００８４】
グローバル列デコーダ７５０−１は、ローカル列選択器５１８−１の中からビットのグループのうちの１つを選択し、ＧＹＷ１、７５８−１によって制御される書き込みデータまたはＧＹＲ１〜８によって制御される読み取りデータのどちらかの選択を提供するのに使用される。１つの好ましい実施形態では、一度にＧＹＷ制御信号およびＧＹＲ制御信号のうちの１つだけが選択される。別の実施形態では、グローバル列選択器（グローバル列選択器５２２−１など）を、メモリアレイの機能から独立したデータフローを制御し、観測する検査目的に役立つデータバイパスとして使用するために、ＧＹＷ１制御信号とＧＹＲ制御信号の両方が同時に選択される。
【００８５】
図２１Ａ〜図２１Ｅに示すグローバル列選択器は、共通のＲＥＡＤおよびＷＲＩＴＥデータバス（「ＲＤＬ」および「ＷＤＬ」）を共用するアーキテクチャに有利である。
【００８６】
その他のグローバル列デコーダ７５０−２〜７５０−１６は、グローバル列デコーダ７５０−１の回路構造と同じ回路構造を有する。各グローバル列デコーダは８個の復号回路を有し、各復号回路は、図２１Ｂに示すようにフルＣＭＯＳ伝達ゲートとデータ読み取りＮＭＯＳトランジスタとを含む。
【００８７】
図２２に、図２１に示す１つの書き込みドライバおよびセンス増幅器（書き込みドライバおよびセンス増幅器５２６−１など）の書き込みドライバ（ＷＤ）部分の一例を示す。その他の書き込みドライバおよびセンス増幅器は同じ回路構造を有する。
【００８８】
書き込みドライバおよびセンス増幅器５２６−１の書き込みドライバ部分は、図１８に示すレジスタ５３０から入力データ「Ｄａｔａ＿ｉｎ」を受け取る。書き込みドライバ部分は、図２１Ａに示す書き込みデータ線「ＷＤＬ１」〜「ＷＤＬ１６」７５６−１〜７５６−１６を介して対応するグローバル列選択器に接続されている。
【００８９】
図２２を参照すると、書き込みドライバおよびセンス増幅器５２６−１の書き込みドライバ部分は、１６個のデータ線ドライバ回路７７０−１〜７７０−１６を含む。各データ線ドライバ回路は同じ回路構造を有する。例えば、データ線駆動回路７７０−１では、データ入力信号「Ｄ１」７７２と、制御電圧「Ｖｒｅｆ＿ｒｅｓｅｔ」７７４および「Ｖｒｅｆ＿ｓｅｔ」７７６に応答して、２つの電流「ＩＲ」７７８および「ＩＳ」７８０が流れる。電流７７８は、トランジスタ７８２、７８４および７８６を流れ、いくつかの条件によりトランジスタ７８４および７８６によってゲート制御される。第１に、Ｖｒｅｆ＿ｒｅｓｅｔ制御電圧７７４は、リセットプログラミングを使用可にするために「ｈｉｇｈ」でなければならない。第２に、Ｄ１信号７７２はｌｏｗ（または表１に示す論理「０」状態）でなければならない。最後に、Ｄａｔａ＿ｍａｓｋ信号７９０と反転書き込みデータ使用可（ＷＤＥｂ）７９２の両方が「ｌｏｗ」でなければならない。ＷＤＥｂ信号７９２は、一般に、データ線ドライバ回路を使用可にする。Ｄａｔａ＿ｍａｓｋ信号７９０は、メモリから読み取られたコンテンツ（書き込み検証など）が入力データと一致しないときに、データ線ドライバ回路を使用可にする。言い換えると、前の書き込み動作が繰り返される必要がある。これらの条件すべてが満たされるとき、トランジスタ７８４および７８６が両方ともオンであり、電流「ＩＲ」７７８が流される。制御電圧「Ｖｒｅｆ＿ｒｅｓｅｔ」および制御電圧「Ｖｒｅｆ＿ｓｅｔ」と、反転書き込みデータ使用可（ＷＤＥｂ）７９２は、制御回路（不図示）によって提供される。
【００９０】
電流「ＩＳ」７８０は、トランジスタ７８３、７８５および７８７を流れ、２つの条件によりトランジスタ７８５および７８７によってゲート制御される。第１に、制御電圧Ｖｒｅｆ＿ｓｅｔ７７６は、セットプログラミングを使用可にするために「ｈｉｇｈ」でなければならない。第２に、Ｄ１信号７７２は「ｈｉｇｈ」（または表１に示す論理「１」状態）でなければならない。最後に、Ｄａｔａ＿ｍａｓｋ信号７９０と反転書き込みデータ使用可（ＷＤＥｂ）７９２の両方が「ｌｏｗ」でなければならない。これらの条件のすべてが満たされるとき、トランジスタ７８５および７８７は両方ともオンであり、電流「ＩＳ」７８０が流される。Ｖｒｅｆ＿ｒｅｓｅｔ７７４制御電圧とＶｒｅｆ＿ｓｅｔ７７６制御電圧の別々の制御が使用される。というのは、図４Ｂに示すプログラミング領域１３０が適正に変化するには、（表１に書き込みパルスとして示される）リセットプログラミング間隔およびセットプログラミング間隔が必要とされるからである。Ｄ１信号７７２は、１対のＮＯＲゲート７９４および７９６を介して、それぞれ、トランジスタ７８６および７８７を制御する。具体的には、Ｄ１信号７７２は、Ｄ１信号７７２、Ｄａｔａ＿ｍａｓｋ７９０およびＷＤＥｂ７９２が「ｌｏｗ」であるときにトランジスタ７８６をオンにするようにＮＯＲゲート７９４によって反転される。またＮＯＲゲート７９４はトランジスタ７８６をバッファする。トランジスタ７８６が並列に接続されているデータ線駆動回路７７０−１では、制御信号に過剰な容量性負荷が生じず、それによってＤ１信号７７２の遷移時間が低減されるはずである。
【００９１】
Ｄ１信号７７２は、その反転出力信号が第２のＮＯＲゲート７９６に供給されるようにＮＯＲゲート７９４によって反転され、第２のＮＯＲゲート７９６の出力はトランジスタ７８７のゲートを制御する。トランジスタ７８７は、Ｄ１信号７７２上の「ｈｉｇｈ」電圧に応答してオンになる。表１および図４Ａ、図４Ｂを参照すると、Ｄ１信号７７２上の「ｈｉｇｈ」電圧は、論理「１」状態またはセット状態に対応する。Ｄ１信号７７２上の「ｌｏｗ」電圧は、論理「０」状態またはリセット状態に対応する。ＰＭＯＳトランジスタ７８２、７８３および７９８によって形成される電流ミラーは、リセット状態を書き込む動作の間に、電流「ＩＲ」７７８を書き込みデータ線「ＷＤＬ１」７５６−１にミラーする。ＰＭＯＳトランジスタ７８３、７８２および７９８によって形成される電流ミラーは、セット状態を書き込む動作の間に、電流「ＩＳ」７８０を書き込みデータ線「ＷＤＬ１」７５６−１にミラーする。結果として生じるＩ＿ＳｅｔおよびＩ＿Ｒｅｓｅｔは、それぞれ、例えば約０．２ｍＡおよび０．６ｍＡである。
【００９２】
データ線駆動回路７７０−１は、図３にＩ＿Ｒｅｓｅｔとして示すリセットにはより高い電流を提供し、Ｉ＿Ｓｅｔとして示すセット動作にはより低い電流を提供する。リセット動作およびセット動作の電流は、トランジスタ７８４および７８５のサイズの比率によって定義される。
【００９３】
図２３Ａに、図１８に示す１つの書き込みドライバおよびセンス増幅器（書き込みドライバおよびセンス増幅器５２６−１など）のセンス増幅器（Ｓ／Ａ）部分の一例を示す。書き込みドライバおよびセンス増幅器５２６−１のセンス増幅器部分は、図１８に示すグローバル列選択器から読み取りデータを受け取り、図２１Ａに示す読み取りデータ線「ＲＤＬ１」〜「ＲＤＬ１６」を介してレジスタ５３０を提供する。図２３Ａを参照すると、書き込みドライバおよびセンス増幅器５２６−１のセンス増幅器部分は、１６個のセンス増幅器回路８６０−１〜８６０−１６を含む。センス増幅器回路８６０−１の詳細が図２３Ａに示されている。その他のセンス増幅器回路は、第１のセンス増幅器回路８６０−１の回路構造と同じ回路構造を有する。
【００９４】
センス増幅器回路８６０−１は、ＰＣＭセルアレイ（図１８のＰＣＭセルサブアレイ５４２−１など）のメモリからビット線を介してデータを読み取る。メモリアレイ内のビット線がローカル列選択器５１８−１によって選択される。グローバル列選択器５２２−１は、ローカル列選択器５１８−１から１６ビットをさらに選択し、データは、ＰＣＭセルサブアレイ５４２−１から図２３に示す読み取りデータ線「ＲＤＬ」７６２−１上のセンス増幅器８６０−１へ渡される。
【００９５】
ＰＭＯＳビット線のプリチャージトランジスタ８６１が、ＶＤＤに等しい電圧源を有する「ＰＲＥ１＿ｂ」８６７によって制御される。別のＰＭＯＳビット線プリチャージトランジスタ８６２が、ＶＰＰＳＡに等しい電圧源を有する「ＰＲＥ２＿ｂ」８６３によって制御され、ＶＰＰＳＡは、通常、ＶＤＤより大きい。ＰＭＯＳビット線バイアストランジスタ８６４が、ＶＰＰＳＡに等しい電圧を有する「ＶＢＩＡＳ＿ｂ」８６５によって制御される。トランジスタ８６４は、図１３に示す読み取りＲｒｅｆのための基準抵抗を提供する。ＰＭＯＳビット線バイアストランジスタ８８０が、電圧線８８３へのＶＰＰＳＡに等しい電圧源を有するＶＢＩＡＳ＿Ｒｅｓｅｔ＿ｂ８８２によって制御される。トランジスタ８８０は、図１３に示すリセット検証のための基準抵抗ＲＲ１を提供する。ＰＭＯＳビット線バイアストランジスタ８８４が、電圧線８８５へのＶＰＰＳＡに等しい電圧源を有するＶＢＩＡＳ＿Ｓｅｔ＿ｂ８８６によって制御される。トランジスタ８８４は、図１３に示すセット検証のための基準抵抗ＲＳ２を提供する。
【００９６】
ＰＭＯＳトランジスタ８６１、８６２、８６４、８８０および８８４のドレインは、感知データ線「ＳＤＬ」８６８に共通して接続されている。差動電圧増幅器（および比較器）８６６は、その一方がＳＤＬ８６８に接続され、他方が、基準電圧「Ｖｒｅｆ」が印加される基準信号入力８７０に接続されている２つの入力を有する。ＮＭＯＳ電圧クランプトランジスタ８７２が、ＲＤＬ７６２−１とＳＤＬ８６８との間にあり、「ＶＲＣＭＰ」８７３によって制御される。ＮＭＯＳトランジスタ８７６がＳＤＬ８６８放電のために「ＤＩＳＣＨ＿Ｒ」８７８によって制御される。ＮＭＯＳトランジスタ８８０が、ＲＤＬ７６２−１を放電するために「ＤＩＳＣＨ＿Ｒ」８７８によって制御される。放電トランジスタ８７６および８８０は、ＲＥＡＤ動作に備えて、それぞれ、ＳＤＬ８６８およびＲＤＬ７６２−１を放電する。一例では、ＮＭＯＳトランジスタ８８０は、ＳＤＬ８６８と同じレートでＲＤＬ７６２−１を放電するためにＮＭＯＳトランジスタ８７６より大きく、ＲＤＬ７６２−１はＳＤＬ８６８より高い容量性負荷を有する。
【００９７】
２つのプリチャージトランジスタ８６１および８６２は、ビット線上でより緩やかなプリチャージレート（先行充電レート）を提供する。有利には、二勾配プリチャージの手法は、ＶＰＰＳＡ電圧を供給するのに使用されるチャージポンプにかかる負担を低減する。ＶＰＰＳＡはチャージポンプを用いてＶＤＤから昇圧される。一実施形態では、ＶＰＰＳＡはＶＤＤ＋２Ｖである。チャージポンプには所与の領域についての限られた電流供給能力しかない。二段階プリチャージ方式は、まず、ＰＲＥ１＿ｂ８６７を使用して、ＶＤＤから直接電流を供給することにより、ＳＤＬ８６８を０ＶからＶＤＤまで昇圧する。次いで第二段はＰＲＥ２＿ｂ８６３を使用し、ＰＲＥ２＿ｂ８６３は、ＶＰＰＳＡチャージポンプによって供給される電流を使用してＳＤＬ８６８をＶＤＤからＶＰＰＳＡまで充電する。ＳＤＬをＶＰＰＳＡまで事前充電することにより、ダイオードベースのＰＣＭセルのための適切な読み取り電圧マージンが保証される。
【００９８】
バイアストランジスタ８６４は、寄生電流を除く（図１７の）選択されたメモリセル４４４−（２，ｍ）によって受け取られる電流に等しい負荷電流を提供し、選択されたメモリセルから取られた電流をＳＤＬ８６８上の電圧へ変換する。次いで増幅器８６６は、ＳＤＬ８６８上の発生電圧を、基準信号入力８７０に供給された基準電圧「Ｖｒｅｆ」と比較し、ＳＤＬ８６８における電圧が基準電圧Ｖｒｅｆ８７０を上回る場合には、センス増幅器出力「ＳＡｏｕｔ」８８２−１をｈｉｇｈに駆動する。
【００９９】
各図を参照すると、メモリセル４４４−（２，ｍ）がリセット状態にプログラムされる場合、アモルファス材料１３０が出現し、その結果、第２の電極１２８と第１の電極１２４との間にセット状態と比べて高い抵抗が生じることになる。高い抵抗は結果的にメモリセル４４４−（２，ｍ）の両端により大きい電圧降下を生じ、したがって、ＳＤＬ８６８において、セット状態が感知されるときよりも高い電圧が感知される。
【０１００】
増幅器８６６は、さらに別の制御信号により制御されるセンス増幅器出力ＳＡｏｕｔ（ＳＡｏｕｔ８８２−１など）の状態をラッチするラッチ機能回路を含む読み取りデータ保持回路で置き換えることができる。図２３Ｂに、読み取りデータ保持回路の一例を示す。図２３Ｂを参照すると、読み取りデータ保持回路は、増幅器／比較器回路８９２と、制御信号入力８９６を有するラッチ回路８９４とを含む。増幅器８６６は、増幅器／比較器回路８９２と、制御入力８９６を有するラッチ回路８９４とを有する。増幅器／比較器回路８９２は、ＳＤＬ８６８で発生した電圧を基準信号入力８７０に提供された基準電圧Ｖｒｅｆと比較し、感知結果としてラッチ回路８９４に、比較出力電圧「ｈｉｇｈ」（「論理１」）または「ｌｏｗ」（「論理０」）Ｃｏｍｏｕｔ８９３を提供する。ラッチ回路８９４は、制御入力８９６に供給されたラッチ制御信号に応答して感知結果（「ｌｏｗ」または「ｈｉｇｈ」）をラッチする。ラッチされた結果は、ラッチ回路８９４が入力８９６への次の制御信号を受け取るまで保持される。ラッチされた結果は、センス増幅器出力ＳＡｏｕｔ１  ８８２−１として出力される。
【０１０１】
別の例では、増幅器８６６はヒステリシスを含み、そのため、ＳＤＬ８６８における電圧が、セルデータ形成相９２４の間に基準信号入力８７０に供給される基準電圧Ｖｒｅｆに等しいときには、ＳＡｏｕｔ８８２−１は切り換わらない。
【０１０２】
図２４に、図１８に示す行デコーダ５１６のうちの１つの例を示す。図２４を参照すると、行デコーダ５１６は、ワード線を介してＰＣＭセルメモリに接続されている複数（ｋ個）の復号回路を有する。図２４に示す行デコーダの個別例は、５１２の復号回路８１０−１〜８１０−５１２を含み、各復号回路は、行プリデコーダ出力に応答してアドレス入力信号を復号するための復号論理回路と、復号アドレス信号に応答してワード線に「選択」電圧または「非選択」電圧を提供するためのワード線ドライバとを含む。復号論理回路は論理ゲートの組み合わせを含む。図２４には、復号論理回路を表すために１つのＮＡＮＤゲートと１つのインバータだけが示されている。ワード線ドライバは、ＭＯＳトランジスタベースの駆動回路を含む。
【０１０３】
図１８および図２４を参照すると、復号回路のうちの１つ８１０−２は、それぞれ、行プリデコーダ出力「Ｘｑ」、「Ｘｒ」および「Ｘｓ」を受け取るための３組のプリデコード信号入力８００、８０２および８０４を有する。３つの行プリデコーダ出力Ｘｑ、ＸｒおよびＸｓは、それぞれ、アドレス情報（”１”〜”８”）を含む。この例では、Ｘｑ、ＸｒおよびＸｓは、アドレス「００１」〜「５１２」を表す。例えば、復号回路８１０−２は、ＮＡＮＤゲート８１６−２と、ＮＡＮＤゲート８１６−２の出力に接続されたインバータ８２６−２とを含む復号論理回路８４０−２を有する。復号論理回路８４０−２は、プリデコード信号入力８００、８０２および８０４に接続されている入力を有する。復号回路８１０−２は、プルアップＰＭＯＳトランジスタ８２０と、ＰＭＯＳトランジスタ８２２およびＮＭＯＳトランジスタ８２４の相補形回路とを含むワード線ドライバ８４２を有する。インバータ８２６−２の出力は、クランプＮＭＯＳトランジスタ８１２を介してＰＭＯＳトランジスタ８２０のドレインと、ＰＭＯＳトランジスタ８２２、ＮＭＯＳトランジスタ８２４のゲートとに接続されている。ＰＭＯＳトランジスタ８２０および８２２のソースは、そこに電圧ＶＰＰＷＬが提供される電圧線８１８に接続されている。ＰＭＯＳトランジスタ８２２およびＮＭＯＳトランジスタ８２４のドレインは、ワード線「Ｗ／Ｌ１−２」５５２−２およびＰＭＯＳトランジスタ８２０のゲートに共通して接続されている。
【０１０４】
その他の復号回路８１０−１および８１０−３〜８１０−ｋは、それぞれ、復号回路８１０−２の回路構造と同じ回路構造を有する。復号回路８１０−１は、ＮＡＮＤゲート８１６−１およびインバータ８２６−１を含む復号論理回路８４０−１を有する。同様に、復号回路８１０−５１２も、復号論理回路８４０−ｋおよびインバータ８２６−５１２を有する。復号回路８１０−１および８１０−３〜８１０−５１２は、それぞれ、ワード線ドライバを有する。復号回路８１０−１および８１０−３〜８１０−５１２は、行プリデコーダ出力「Ｘｑ」、「Ｘｒ」および「Ｘｓ」を共通して受け取る。復号回路８１０−１および８１０−３〜８１０−５１２は、それぞれ、ワード線「Ｗ／Ｌ１」〜「Ｗ／Ｌ５１２」、５５２−１〜５５２−５１２に接続されている。
【０１０５】
行デコーダ５１６は、行プリデコーダ出力「Ｘｑ」、「Ｘｒ」および「Ｘｓ」によって使用可になる。ワード線Ｗ／Ｌ２が選択されるべき場合には、ＮＡＮＤゲート８１６−２の出力は「ｌｏｗ」であり、インバータ８２６−２は「ｈｉｇｈ」を出力する。トランジスタ８２４はオンであり、ワード線Ｗ／Ｌ２、５５２−２は「ｌｏｗ」または「０」に引き下げられる。ワード線Ｗ／Ｌ２が選択されるべきでない場合には、ＮＡＮＤゲート８１６−２の出力は「ｈｉｇｈ」であり、インバータ８２６−２は「ｌｏｗ」を出力する。トランジスタ８２２はオンであり、ワード線「Ｗ／Ｌ２」５５２−２は「ｈｉｇｈ（ＶＰＰＷＬ）」に引き上げられる。したがって、アドレス復号に応答して、「０Ｖ」または「ＶＰＰＷＬ」がワード線に提供される。
【０１０６】
行デコーダ５１６の復号出力は対応するワード線に提供される。ワード線における復号出力は、ワード線に接続されたメモリセルが選択されるとき、０Ｖに設定される。復号出力は、そこに選択されないメモリセルが接続されるワード線においてはＶＰＰＷＬに設定される。ワード線が選択されていないときには、選択されたワード線への印加電圧は電圧線８１８のＶＰＰＷＬである。印加電圧は、図１６に示すように、セット書き込みであるかそれとも読み取り書き込みであるかにかかわらず、書き込み動作時にはＶＤＤ＋２Ｖである。印加電圧は、図１７に示すように、読み取り動作時にはＶＤＤ＋１Ｖである。そのような電圧は上記表２に記載されている。
【０１０７】
ＶＤＤ＋２ＶおよびＶＤＤ＋１Ｖの電圧は、メモリ制御器（不図示）によって提供される動作相信号８３２に応答して、高電圧チャージポンプ８３０によってＶＰＰＷＬとして供給される。動作相信号８３２は、書き込み動作相または読み取り動作相を表示する。高電圧チャージポンプ８３０の回路が知られているため、例えばチャージポンプなど、その詳細は省略する。
【０１０８】
クランプトランジスタ８１２は、電圧線８１８における電圧ＶＰＰＷＬが、復号論理回路８４０−２に過剰な電圧を戻すのを防ぐために線８１４に提供される電圧によって制御される。例えば、線８１４における電圧はＶＰＰＷＬより低いＶＤＤである。プルアップトランジスタ８２０は、「Ｗ／Ｌ２」５５２−２が「ｌｏｗ」であるときにアクティブになる。これにより、読み取られるべき行（図１６の５５２−１など）上のメモリセル４４４−（２，ｍ）または書き込まれるべき行（図１７のワード線５５２−１など）上のメモリセル４４４−（２，ｍ）を選択するのに使用される「Ｗ／Ｌ２」５５２−２における「ｌｏｗ」レベルが近隣からの雑音結合により影響されにくくなる。
【０１０９】
図２５Ａに、４つの相、すなわち、「放電」９１０、「書き込みセットアップ」９１２、「セル書き込み」９１４および「書き込み回復」９１６を含むＷＲＩＴＥ動作タイミング図を示す。放電相９１０の間、ローカルビット線およびグローバルビット線は０Ｖまで放電される。これは、ＤＩＳＣＨ＿ＢＬ９０４信号およびＤＩＳＣＨ＿ＧＢＬ信号９２２をＶＤＤ＋２Ｖまで昇圧することによって達成される。ＤＩＳＣＨ＿ＢＬ９０４およびＤＩＳＣＨ＿ＧＢＬ９２２をＶＤＤより大きい電圧まで昇圧することにより、それぞれ、ビット線およびグローバルビット線を放電するためのより多くの駆動電流が提供される。別の実施形態では、ＤＩＳＣＨ＿ＢＬ９０４およびＤＩＳＣＨ＿ＧＢＬ９２２はＶＤＤまで昇圧されるにすぎず、放電相９１０がより長い放電時間にわたって続く。
【０１１０】
以下の説明では、図１８および図２０に示すビット線５４８−１〜５４８−ｊおよび図１５〜図１７に示す対応するビット線４４８−１〜４４８−ｊは互換性を有する。また、図１８および図２４に示すワード線５５２−１〜５５２−ｋおよび図１５〜図１７に示す対応するワード線４５２−１〜４５２−ｋも互換性を有する。
【０１１１】
各図を参照すると、放電相９１０の間、ワード線（ワード線５５２−１および５５２−３から５５２−ｋなど）は、ＶＤＤ＋２Ｖを印加することによって選択されず、または選択解除される。ワード線は、ダイオードベースのメモリセルが伝導するのを防ぐためにビット線（ビット線５４８−ｍなど）電位より約１ダイオード閾値上まで昇圧するだけでよいが、ワード線をＶＤＤ＋２Ｖまで昇圧することにより、図１６に示すメモリセル４４４−（２，ｍ）は、ビット線が放電している間に電流を伝達しなくなる。また、ビット線（図１９の５４８−１〜５４８ｊ）およびグローバルビット線（図１９の７２０−１〜７２０−１２８）も、それぞれ、ＤＩＳＨＣ＿ＢＬ７０４およびＤＩＳＣＨ＿ＧＢＬ７２２にＶＤＤ＋２Ｖを印加することによって放電される。
【０１１２】
各図を参照すると、書き込みセットアップ相９１２の間、ローカルビット線およびグローバルビット線は、それぞれ、ＤＩＳＣＨ＿ＢＬ７０４およびＤＩＳＣＨ＿ＧＢＬ７２２をイナクティブにすることによって「浮遊状態」になる。浮遊ビット線とは、ビット線電位が低インピーダンスソース（ドライバなど）によって駆動されず、ビット線の寄生容量で前の電位を有意に維持することができることを意味する。図２１Ａに示す書き込みドライバ出力ＷＤＬ７５６−１は、書き込まれるべきダイオードベースのメモリセル４４４−（２，ｍ）を選択するために、選択されたワード線（図１５の５５２−２、４５２−２など）に接続されている。ビット線５４８−ｍは、ローカル列選択器のＹｍ７１２−ｍおよびグローバル列選択器のＧＹＷ１  ７５８−１によって選択される。Ｙｍ７１２−ｍおよびＧＹＷ１  ７５８−１に印加される電圧は、（図２１Ａに示す）ＷＤＬ信号７５６−１の全電圧範囲（ＶＰＰＷＤなど）を書き込みドライバおよびセンス増幅器５２６−１の書き込みドライバデータ線駆動回路７７０−１からメモリセル４４４−（２，ｍ）へ渡すことができるように、ＶＤＤ＋３Ｖである。
【０１１３】
各図を参照すると、セル書き込み相９１４の間、セル４４４−（２，ｍ）は、急速冷却によりリセット状態に、または緩慢冷却によりセット状態にそれぞれ書き込まれる。データ線駆動回路７７０−１は、図２２に示すＤ１信号７７２、データマスク信号７９０、ＷＤＥｂ７９２、ならびに制御信号７７４および７７６に従って適正な書き込み電流を提供する。メモリセル４４４−（２，ｍ）Ｒにリセット状態を書き込むためには、図２５Ａの７５６−１および図３の１３２に示すような短いパルスが提供される。メモリセル４４４−（２，ｍ）Ｓにセット状態を書き込むためには、図２５Ａの７５６−１Ｓおよび図３の１３４に示すようなより長いパルスが提供される。
【０１１４】
書き込み回復相９１６の間、図４Ｂのカルコゲニド化合物１３０には、結晶化し、冷却するための余分な時間が与えられる。書き込み回復相９１６に続いて、選択されたワード線５５２−２およびグローバルビット線放電信号「ＤＩＳＣＨ＿ＧＢＬはＶＤＤ＋２Ｖに戻る。ローカル列選択Ｙｍ７１２−ｍおよびグローバル列選択ＧＹＷ１  ７５８−１はオフになる。
【０１１５】
放電９１０、書き込みセットアップ９１２、セル書き込み９１４および書き込み回復９１６の動作は、「コア書き込み時間」を要し、この時間は例えば約４００ナノ秒である。
【０１１６】
図２５Ｂに、４つの相、すなわち、「放電」９２０、「Ｂ／Ｌプリチャージ」９２２、「セルデータ形成」９２４および「データセンス」９２６を含むＲＥＡＤ動作タイミング図を示す。放電相９２０の間、ローカルビット線およびグローバルビット線は、図２５Ａに示すＷＲＩＴＥ動作と同様に、ＤＩＳＣＨ＿ＢＬ７０４信号およびＤＩＳＣＨ＿ＧＢＬ７２２信号によって放電される。加えて、ＲＤＬ７６２−１信号およびＳＤＬ８６８信号も、図２３Ａに示すＤＩＳＣＨ＿Ｒ８７８信号にＶＤＤ＋２Ｖを印加することによって放電される。
【０１１７】
各図を参照すると、ビット線プリチャージ相９２２の間、ローカル列選択トランジスタおよびグローバル列選択トランジスタは、それぞれ、選択された列選択線Ｙｍ７１２−ｍおよびグローバル列選択線ＧＹＷ１  ７５８−１によってオンになる。（図２３Ａに示す）ＶＲＣＭＰ８７３は「ＶＤＤ−ｒｃｍｐ」電圧レベルに設定され、この電圧レベルは、増幅器８６６が飽和し、回復時間を制限するのを防ぐために、クランプトランジスタ８７２に、ＲＤＬ７６２−１からＳＤＬ８６８に受け渡すことができる電圧を制限させる。一実施形態では、ＶＤＤ−ｒｃｍｐがＶＤＤ＋３Ｖに設定され、それによって、ＶＤＤ＋３Ｖからクランプトランジスタ８７２の閾値を引いた電圧を、読み取りデータ線「ＲＤＬ１」７６２−１からＳＤＬ８６８へ受け渡しさせる。ＳＤＬ８６８は、プリチャージ信号ＰＲＥ１＿ｂ、８６７およびＰＲＥ２＿ｂ、８６３によって、それぞれ、まずＶＤＤ（１．８Ｖなど）まで、次いでＶＤＤ＋２Ｖまで、二段階プリチャージ動作でＶＤＤ＋２Ｖまでプリチャージされる。
【０１１８】
各図を参照すると、セル形成相９２４の間、選択されたワード線５５２−２は０Ｖまでバイアスされる。ＳＤＬ８６８のためのバイアストランジスタ８６４は使用可になる（図２３Ａに示す）。この期間において、選択されたメモリセル４４４−（２，ｍ）は電流を取り込み、メモリセル４４４−（２，ｍ）におけるプログラム状態に従ってＳＤＬ８６８に電位を変更させる。
【０１１９】
データセンス相９２６の間、センス増幅器８６６は、感知データ線「ＳＤＬ」８６８における電圧レベルを感知し、ＳＤＬ８６８における電圧レベルが基準信号入力８７０に供給される基準電圧Ｖｒｅｆを上回るときに、ＳＡｏｕｔ８８２−１をｈｉｇｈにする。一実施形態では、増幅器８６６は、データラッチ機能を有し、図２３Ｂに示すようにＳＡｏｕｔ８８２−１の状態をラッチする。
【０１２０】
放電９２０、Ｂ／Ｌプリチャージ９２２、セルデータ形成９２４およびデータセンス９２６の各動作は「コア読み取り時間」を要し、この時間は例えば約６０ナノ秒である。
【０１２１】
図２６および図２７に、図１３に示す抵抗分布を得るための正常なＷＲＩＴＥ動作を検証する様々なステップについてのタイミング関係を示す。図１４および図１８に関連して図２６を参照すると、ＷＲＩＴＥコマンドにより、結果として８バイトの入力データがステップ９０３（図１４のステップ４２１〜ステップ４２３）でレジスタ５３０にロードされる。一例では、ステップ９３０は、１３３ＭＨｚのクロックで８サイクルを実行するのに約６０ナノ秒を要する。ステップ９３２で、データ比較を伴う初期検証読み取りが、ステップ９３０の持続期間とほぼ同じ、約６０ナノ秒で行われる。検証読み取りは、読み取りの結果を書き込みドライバおよびセンス増幅器５２６−１に記憶する（図１４のステップ４２４など）。
【０１２２】
データ比較（図１４のステップ４２５〜ステップ４２６など）は、例えば、排他的ＮＯＲゲートなどを用いて書き込みドライバおよびセンス増幅器５２６−１で行われる。別の例では、データ比較は、レジスタ５３０（コンテンツアドレス指定可能メモリ（ＣＡＭ）など）において行われる。初期検証読み取りおよびデータ比較が前の書き込み動作（ステップ４２６など）の失敗を表示し、最大書き込み数にまだ達していない（ステップ４２７など）場合には、ステップ９３４でメモリが書き込まれる。一実施形態では、ステップ９３４は約４００ナノ秒を要する。ステップ９３６では、約６０ナノ秒で書き込み検証についての後続の検証読み取りを行う。ステップ９３０〜ステップ９３６の合計持続期間は約５８０ナノ秒である。
【０１２３】
図２８は、本発明の一実施形態による書き込み動作の検証例を示すタイミング図である。図２９は、本発明の一実施形態によるＳＤＲバーストタイミングを示す書き込み動作を示すタイミング図である。図２８および図２９に示すタイミング関係は、図１３に示す抵抗分布を得るための正常なＷＲＩＴＥ動作を検証する様々なステップを描いたものである。本発明の実施形態では、初期検証読み取り（ステップ９３０など）が、ステップ９３２と実質的に同時に行われ、ステップ９３０〜ステップ９３６の合計持続期間は５２０ナノ秒にほぼ等しい。
【０１２４】
各図を参照すると、ＷＲＩＴＥコマンドにより、結果としてステップ９３０（図１４のステップ４２１〜ステップ４２３など）において８バイトの入力データがレジスタ５３０にロードされる。一例では、ステップ９３０は、１３３ＭＨｚのクロックで８サイクルを行うのに約６０ナノ秒を要する。ステップ９３２で、データ比較を伴う初期検証読み取りが、ステップ９３０の持続期間と並列に行われる。検証読み取りは、読み取りの結果を書き込みドライバおよびセンス増幅器５２６−１に記憶する（図１４のステップ４２４など）。そのような記憶動作は、図２３Ｂに示すようなデータラッチ機能を有する増幅器８６６によって行われる。ラッチ回路８９４は、制御入力８９６に応答して増幅器／比較器回路８９２から提供される検証読み取りデータを記憶する。ラッチされたデータは比較のために提供される。
【０１２５】
データ比較（図１４のステップ４２５〜ステップ４２６など）は、例えば、排他的ＮＯＲゲートを用いて書き込みドライバおよびセンス増幅器５２６−１〜５２６−４において行われる。別の例では、データ比較はレジスタ５３０で行われる。初期検証読み取りおよびデータ比較が前の書き込み動作の失敗を表示し（ステップ４２６など）、最大書き込み数にまだ達していない（ステップ４２７など）場合には、ステップ９３４でメモリが書き込まれる。一実施形態では、ステップ９３４は約４００ナノ秒を要する（図２５Ａのコア書き込み時間参照）。ステップ９３６では、約６０ナノ秒で書き込み検証のための後続の検証読み取りを行う（図２５Ｂのコア読み取り時間参照）。ステップ９３０、ステップ９３２〜ステップ９３６の合計持続期間は約５２０ナノ秒である。
【０１２６】
図３０に、書き込みドライバおよびセンス増幅器のうちの１つ（第１の書き込みドライバおよびセンス増幅器５２６−１など）で等価機能(equivalence function)を実行するためのデータの流れを示す。入力データ「Ｄａｔａ＿９３０」」はレジスタ５３０において保持され、検証読み取りデータは書き込みドライバおよびセンス増幅器５２６−１において保持される。一実施形態では、センス増幅器出力８８２−１（図２３）およびレジスタ５３０に記憶された入力データＤａｔａ＿９３０は、直接的または間接的に、排他的ＮＯＲゲートと連通する。排他的ＮＯＲゲートの出力は、Ｄａｔａ＿ｍａｓｋ信号７９０として、直接的または間接的に、書き込みドライバ（図２２）と通信する。一例では、データ比較は、書き込みドライバおよびセンス増幅器５２６−１〜５２６−４において行われる。
【０１２７】
図３１に、図１８に示すレジスタ５３０において等価機能を実行するためのデータの流れを示す。入力データＤａｔａ＿９３０はレジスタ５３０において保持され、検証読み取りは書き込みドライバおよびセンス増幅器５２６−１において保持される。レジスタは入力データを記憶し、センス増幅器出力８８２−１（図２３）によって提供される検証読み取りデータに接続するメモリポートを有する。レジスタは、入力データＤａｔａ＿９３０とセンス増幅器出力８８２−１とが一致するか否か表示する信号を書き込みドライバ（図２２）に伝える。
【０１２８】
検証読み取りからのデータ「Ｄａｔａ＿９３２」が書き込みのための入力データＤａｔａ＿９３０と一致するとき、Ｄａｔａ＿ｍａｓｋ７９０（図２２）は「１」であり、それによって、ＮＯＲゲート７９４および７９６（図２２）が使用不可になる。書き込みドライバ出力７５６−１は電流を駆動しない（３状態または「Ｘ」など）。検証読み取りからのデータＤａｔａ＿９３２が書き込みのための入力データＤａｔａ＿９３０と一致しないとき、Ｄａｔａ＿ｍａｓｋ７９０は「０」であり、それによって、ＮＯＲゲート７９４および７９６（図２２）が使用可になる。書き込みドライバ出力７５６−１は、書き込みのための入力データＤａｔａ＿９３０の状態によって決定される電流（リセット電流７７８やセット電流７８０など）を駆動する。一例では、データ比較はレジスタ５３０で行われる。
【０１２９】
図３２Ａに、図１８、図３１および図３１に示すレジスタ５３０を示す。各図を参照すると、レジスタ５３０は、４個の１６ビットレジスタ９４２−１〜９４２−４を有する。レジスタ５３０は、書き込みのための入力データＤａｔａ＿９３０を受け取る。Ｉ／Ｏ０および１（ＰＣＭセルサブアレイ１、５４２−１）のための２ビットに対応する最初の２ビットは、２ビットのデータパス５３２−１を介し、第１の１６ビットレジスタ９４２−１のビットＢ０、Ｂ２およびビットＢ１、Ｂ３に記憶される。Ｉ／Ｏ２および３（ＰＣＭセルサブアレイ１  ５４２−２）のための２ビットに対応する最初の２ビットは、２ビットのデータパス５３２−２を介して提供され、第２の１６ビットレジスタ９４２−２のビットＢ０、Ｂ２およびビットＢ１、Ｂ３に記憶される。Ｉ／Ｏ４および５（ＰＣＭセルサブアレイ１  ５４２−３）のための２ビットに対応する最初の２ビットは、２ビットのデータパス５３２−３を介して提供され、第３の１６ビットレジスタ９４２−３のビットＢ０、Ｂ２およびビットＢ１、Ｂ３に記憶される。Ｉ／Ｏ６および７（ＰＣＭセルサブアレイ１  ５４２−４）のための２ビットに対応する最初の２ビットは、２ビットのデータパス５３２−４を介して提供され、第４の１６ビットレジスタ９４２−４のビットＢ０、Ｂ２およびビットＢ１、Ｂ３に記憶される。
【０１３０】
同様に、Ｉ／Ｏ０および１、Ｉ／Ｏ２および３、Ｉ／Ｏ４および５、ならびにＩ／Ｏ６および７のための各２ビットに対応する２ビットも、２ビットのデータパス５３２−１〜５３２−４を介して提供され、１６ビットレジスタ９４２−１〜９４２−４のビットＢ４、Ｂ６およびビットＢ５、Ｂ７に記憶される。さらに、各Ｉ／Ｏに対応する２ビットが、１６ビットレジスタ９４２−１〜９４２−４の残りのビットに記憶される。
【０１３１】
一例では、４個の１６ビット比較器９４４−１〜９４４−４がレジスタ５３０に含まれる。別の例では、４個の１６ビット比較器９４４−１〜９４４−４が書き込みドライバおよびセンス増幅器５２６−１〜５２６−４に含まれる。
【０１３２】
例えば、比較器は排他的ＮＯＲゲートによって形成され、ビットごとの比較が行われる。検証読み取りからのデータＤａｔａ＿９３２の受け取られた８ビットデータは、記憶された書き込みのための入力データＤａｔａ＿９３０と比較される。比較器は比較結果９４６を出力する。
【０１３３】
図３２Ｂに、１６ビット比較器９４４−１〜９４４−４の一例を示す。比較器は、１６個の排他的ＮＯＲゲート９５４−０（１）〜９５４−１５（１）、９５４−０（２）〜９５４−１５（２）、９５４−０（３）〜９５４−１５（３）、および９５４−０（４）〜９５４−１５（４）を備える。各排他的ＮＯＲゲートは、第１の入力および第２の入力を有する。１６個の排他的ＮＯＲゲートの４つのグループの第１の入力は、入力データ「Ｄａｔａ＿９３０」のそれぞれのビットデータ（ｂ０−１〜ｂ１５−１、ｂ０−２〜ｂ１５−２、ｂ０−３〜ｂ１５−３、ｂ０−４〜ｂ１５−４）を受け取る。１６個の排他的ＮＯＲゲートの４つのグループの第２の入力は、読み取りデータ「Ｄａｔａ＿９３２」のそれぞれのビットデータ（ｃ０−１〜ｃ１５−１、ｃ０−２〜ｃ１５−２、ｃ０−３〜ｃ１５−３、ｃ０−４〜ｃ１５−４）を受け取る。
【０１３４】
１６個の排他的ＮＯＲゲート９５４−０（１）〜９５４−１５（１）、９５４−０（２）〜９５４−１５（２）、９５４−０（３）〜９５４−１５（３）、および９５４−０（４）〜９５４−１５（４）は、読み取りデータ「Ｄａｔａ＿９３２」のビットデータ（ｃ０−１〜ｃ１５−１、ｃ０−２〜ｃ１５−２、ｃ０−３〜ｃ１５−３、ｃ０−４〜ｃ１５−４）をそれぞれの入力データ「Ｄａｔａ＿９３０」（ｂ０−１〜ｂ１５−１、ｂ０−２〜ｂ１５−２、ｂ０−３〜ｂ１５−３、ｂ０−４〜ｂ１５−４）と比較し、比較結果９４６として、それぞれ、比較出力９５６−０（１）〜９５６−１５（１）、９５６−０（２）〜９５６−１５（２）、９５６−０（３）〜９５６−１５（３）、および９５６−０（４）〜９５６−１５（４）を提供する。
【０１３５】
ＷＲＩＴＥの例では、ステップ９３０における初期検証のためのデータ入力は、８ビットレジスタ９４２により入力データを記憶することによって行われる。ステップ９３２におけるデータ比較を伴う初期検証読み取りは、記憶されたデータビットＢ１〜Ｂ８を８ビット読み取りデータＳＡｏｕｔ１〜ＳＡｏｕｔ８と比較することによって行われる。しかし、２つのステップ９３０および９３２の動作は並列に行われる。８ビット読み取りデータＳＡｏｕｔ１〜ＳＡｏｕｔ８は、書き込みドライバおよびセンス増幅器のセンス増幅器回路に保持され（またはラッチされ）、センス増幅器回路はデータラッチ機能を有する（図２３Ｂ参照）。比較器からの比較結果は、書き込みドライバおよびセンス増幅器の書き込みドライバ回路へ提供される。書き込み駆動回路は前述のような書き込み動作を行う（図２５Ａ参照）。その後、ステップ９３６で書き込み検証のための後続の検証読み取りが行われ、その動作はステップ９３２の動作と同様である。
【０１３６】
検証読み取りからのデータＤａｔａ＿９３２および書き込みのための入力データＤａｔａ＿９３０およびそれらの比較結果の例を表３に示す。簡単にするために、データは８ビットとして示されている。
【表３】
2013525937.tif 000005
【０１３７】
検証読み取りからのデータＤａｔａ＿９３２は書き込みのための入力データＤａｔａ＿９３０と比較される。この個別例では、Ｄｉ１、Ｄｉ３、Ｄｉ６およびＤｉ８に対応するデータは相互に一致し、これらのデータは書き換えられる必要がない（「Ｘ」で示す）。しかし、Ｄｉ２、Ｄｉ４、Ｄｉ５およびＤｉ７に対応するデータは相互に一致せず、これらのデータは書き換えられる必要がある。書き換えられるべきデータ（Ｄｉ２、Ｄｉ４、Ｄｉ５およびＤｉ７）は、「１」、「０」、「１」、「１」であり、図２２に示すように、Ｄａｔａ＿ｉｎ２、…として対応するデータ線駆動回路７７０−２、…に提供される。同時に、Ｄａｔａ＿ｍａｓｋ「１」信号７９０が、第１のデータ線駆動回路７７０−１ならびに第３、第６、および第８のデータ線駆動回路に供給され、よって、これらのデータ線駆動回路のＮＯＲゲート７９４および７９６は使用不可になる。Ｄａｔａ＿ｍａｓｋ「０」信号７９０が第２のデータ線駆動回路７７０−２ならびに第４、第５および第７のデータ線駆動回路に供給され、よって、これらのデータ線駆動回路のＮＯＲゲート７９４および７９６は使用可になる。ＷＤＥｂは「ｌｏｗ」に制御されるものと想定される。データ「１」、「０」、「１」、「１」は、第２のデータ線駆動回路７７０−２ならびに第４、第５および第７のデータ線駆動回路のＮＯＲゲート７９４への入力データとしてのものである。「０」入力データに応答して、電流「ＩＲ」７７８が第４のデータ線駆動回路に流れる。「１」入力データに応答して、電流「ＩＳ」７８０が第２のデータ線駆動回路７７０−２、ならびに第５および第７のデータ線駆動回路に流れる。電流「ＩＲ」および電流「ＩＳ」のミラー電流が対応する書き込みデータ線（ＷＤＬ）を流れ、さらに、書き込みグローバル列選択信号ＧＹＷ１〜ＧＹＷ１６によって選択されたグローバルビット線、ローカル列選択信号Ｙ１、Ｙ２、…、Ｙｍによって選択されたローカルビット線、および行プリデコーダ出力「Ｘｑ」、「Ｘｒ」および「Ｘｓ」によって選択されたワード線を流れる。選択されたビット線およびワード線に接続されたＰＣＭセルのＧＳＴ１２６のプログラマブル領域１３０は、図４Ｂおよび図３に示すように電流Ｉ＿ＲｅｓｅｔおよびＩ＿Ｓｅｔに応答して、「リセット」状態および「セット」状態を形成する。
【０１３８】
別の例では、４個の１６ビット比較器９４４−１〜９４４−４は、レジスタ５３０と、書き込みドライバおよびセンス増幅器５２６−１〜５２６−４との間に位置する。
【０１３９】
別の例では、感知された出力が比較回路により直接入力データと比較されるときには、図２３Ｂのラッチ８９４は不要である。また、感知された出力は、図２２に示すようなデータドライバにおいてデータ書き込みを制御するために論理回路に直接供給されてもよい。
【０１４０】
各実施形態および各例の上記メモリセルにおいて実施されているのは、図６に示すようなダイオードベースのＰＣＭセルである。ダイオードは二端子スイッチング素子である。図７に示すＦＥＴベースのＰＣＭセルおよび図８に示すバイポーラトランジスタベースのＰＣＭセルのＰＭＣセルを実施することができる。そのようなＦＥＴベースおよびバイポーラベースのＰＣＭセルの実施態様では、図１０に示すアノード１８６およびカソード１８８としての縦型Ｐ−Ｎダイオードを置き換えて、バイポーラトランジスタのエミッタ、ベース、ＰチャネルＦＥＴのドレイン、ゲートを形成する必要があり、バイポーラトランジスタのコレクタおよびＦＥＴのソースは接地される。バイポーラトランジスタおよびＦＥＴは三端子スイッチング素子であるため、バイポーラベースおよびＦＥＴベースのＰＣＭセルを制御する回路構造は、ダイオードベースのＰＣＭセルの回路構造と異なり得る。
【０１４１】
図３３Ａおよび図３３Ｂに、本発明の実施形態によるメモリデバイスに適用できるＰＣＭセルアレイの他の例を示す。図３３Ａに示すメモリ・セル・アレイは、スイッチング素子としてＦＥＴを含む複数のＰＣＭセルを含む。図３３Ｂに示すメモリ・セル・アレイは、スイッチング素子としてバイポーラトランジスタを含む複数のＰＣＭセルを含む。
【０１４２】
本発明の実施形態によれば、プログラムされたデータの反復検証の機構を備える相変化メモリデバイスが提供される。
【０１４３】
各実施形態では、特定の回路、デバイスおよび素子が例として使用されている。様々な変更を実施することができる。例えば、デバイスおよび電圧の極性が変更されてもよく、逆の極性を有するバイポーラトランジスタおよびＦＥＴが使用されてもよい。
【０１４４】
上記の実施形態では、デバイスの素子および回路は、簡単にするために、各図に示すように相互に接続されている。本発明の実際の適用例では、素子、回路などは相互に直接接続されていてもよい。また、素子、回路などは、デバイスおよび装置の動作に必要な他の素子、回路などを介して相互に間接的に接続されていてもよい。よって、実際の構成では、回路素子および回路は、相互に直接的または間接的に結合され、または接続される。
【０１４５】
本発明の上記の実施形態は例示のためのものにすぎない。当業者によれば、本発明の範囲を逸脱することなく、個々の実施形態に対する変更、改変、および変形が実施され得るはずであり、本発明はもっぱら添付の特許請求の範囲により定義されるものである。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２１Ｅ】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２Ａ】
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【図３２Ｂ】
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【図３３Ａ】
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【図３３Ｂ】
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【国際調査報告】
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