(57)【要約】【課題】良好な均一性を有し、工程が簡略であり、制御が容易であり、低製造コストを有する、ＶＤＭＯＳ装置を製造する方法を提供する。【解決手段】ＶＤＭＯＳ装置を製造する方法が提供される。当該方法は：第１Ｎ型エピタキシャル層が形成される半導体基板を提供し；第１Ｎ型エピタキシャル層上に開口を有するハードマスク層を形成し；Ｐ型バリア形状を形成するために、半導体基板を露出するまで、開口に沿って第１Ｎ型エピタキシャル層をエッチングし；Ｐ型バリア形状に、第１Ｎ型エピタキシャル層と同一厚さを有するＰ型バリア層を形成し；ハードマスク層を除去し；第１Ｎ型エピタキシャル層およびＰ型バリア層上に、第２Ｎ型エピタキシャル層を形成し；第２Ｎ型エピタキシャル層上にゲートを、当該ゲートの両側の第２Ｎ型エピタキシャル層にソースを、ゲートおよびソースに対応して半導体基板の背面上にドレインを形成する、ことを含む。【選択図】図５
2013532379.tif 000002
【特許請求の範囲】
【請求項１】
第１Ｎ型エピタキシャル層が形成される半導体基板を提供し；
前記第１Ｎ型エピタキシャル層上に開口を有するハードマスク層を形成し；
Ｐ型バリア形状を形成するために、前記半導体基板を露出するまで、前記開口に沿って前記第１Ｎ型エピタキシャル層をエッチングし；
前記Ｐ型バリア形状に、前記第１Ｎ型エピタキシャル層と同一厚さを有するＰ型バリア層を形成し；
前記ハードマスク層を除去し；
前記第１Ｎ型エピタキシャル層および前記Ｐ型バリア層上に、第２Ｎ型エピタキシャル層を形成し；
前記第２Ｎ型エピタキシャル層上にゲートを、当該ゲートの両側の前記第２Ｎ型エピタキシャル層にソースを、前記ゲートおよびソースに対応して前記半導体基板の背面上にドレインを形成する、ことを含むＶＤＭＯＳ装置の製造方法。
【請求項２】
前記第１Ｎ型エピタキシャル層のための部材は、５μｍおよび２０μｍ間の範囲の厚さ、３０Ω-ｃｍおよび６０Ω-ｃｍ間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである、請求項１に記載のＶＤＭＯＳ装置の製造方法。
【請求項３】
前記Ｐ型バリア層のための部材は、１０Ω-ｃｍおよび２０Ω-ｃｍ間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである、請求項１に記載のＶＤＭＯＳ装置の製造方法。
【請求項４】
前記第２Ｎ型エピタキシャル層のための部材は、３μｍおよび５μｍ間の範囲の厚さ、３０Ω-ｃｍおよび６０Ω-ｃｍ間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである、請求項１に記載のＶＤＭＯＳ装置の製造方法。
【請求項５】
前記Ｐ型バリア層を形成する工程は、選択的エピタキシャル処理である、請求項１に記載のＶＤＭＯＳ装置の製造方法。
【請求項６】
前記ハードマスクのための部材は、酸化シリコン、窒化シリコンおよび低温酸化からなる群から選択される、請求項１に記載のＶＤＭＯＳ装置の製造方法。
【請求項７】
前記第２Ｎ型エピタキシャル層のドーピング濃度およびドーピング型は、前記第１Ｎ型エピタキシャル層のそれと同一である、請求項１に記載のＶＤＭＯＳ装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板上の第１Ｎ型エピタキシャル層と、
を含むＶＤＭＯＳ装置であって、
前記第１Ｎ型エピタキシャル層の両側に積層され、前記第１Ｎ型エピタキシャル層の厚さと同一厚さを有するＰ型バリア層と；
前記第１Ｎ型エピタキシャル層および前記Ｐ型バリア層上の第２Ｎ型エピタキシャル層と；
前記第２Ｎ型エピタキシャル層上のゲートと；
前記ゲートの両側の前記第２Ｎ型エピタキシャル層のソースと；
前記ゲートおよびソースに対応した、前記半導体基板の背面上のドレインと、
をさらに含むＶＤＭＯＳ装置。
【請求項９】
前記第１Ｎ型エピタキシャル層のための部材は、５μｍおよび２０μｍ間の範囲の厚さ、３０Ω-ｃｍおよび６０Ω-ｃｍ間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである、請求項８に記載のＶＤＭＯＳ装置。
【請求項１０】
前記Ｐ型バリア層のための部材は、１０Ω-ｃｍおよび２０Ω-ｃｍ間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである、請求項８に記載のＶＤＭＯＳ装置。
【請求項１１】
前記第２Ｎ型エピタキシャル層のための部材は、３μｍおよび５μｍ間の範囲の厚さ、３０Ω-ｃｍおよび６０Ω-ｃｍ間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである、請求項８に記載のＶＤＭＯＳ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、中国国家知識産権局（ＳＩＰＯ）に２０１０年６月２５日に出願された、出願番号２０１０１０２１３３４０．４号、「ＶＤＭＯＳ装置およびその製造方法」に基づく優先権を主張し、参照によりその内容を含むものである。
【０００２】
本開示は、電源装置に関し、特に、選択的エピタキシャル処理によるＶＤＭＯＳの製造方法およびＶＤＭＯＳ装置の構造に関する。
【背景技術】
【０００３】
関連技術
電源装置の一種として、縦型二重拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳ）は、高い入力インピーダンスおよび低い伝導電圧降下という利点を有し、そのため、ＶＤＭＯＳは広く使用されている。
【０００４】
ＶＤＭＯＳ装置を製造する従来方法は、出願番号２００８１００５７８８１．５号の中国特許出願、詳細にはその図１から図４に開示されている。図１を参照すると、まず、Ｎ型半導体基板１００が提供され、Ｎ型エピタキシャル層１０１がＮ型半導体基板１００上に形成される。続いて、ゲート酸化層１１１がＮ型エピタキシャル層１０１上に形成され、ポリゲート層１０８がゲート酸化層１１１上に形成される。図２を参照すると、Ｐウェル１０７がＰウェル注入工程を通じてＮ型エピタキシャル層１０１上に形成され、Ｐウェル１０７がポリゲート層１０８の両側に配置される。続いて、Ｎ型エピタキシャル層１０１上において、Ｐ型バリア層１０４がイオン注入工程を通じてＰウェル１０７下に形成される。図３を参照すると、Ｎ型高ドープ領域１０６をＰウェル１０７中に形成するために、高ドープイオン注入が実行される。最後に、図４を参照すると、ゲート金属層１０９を多結晶ゲート層１０８上に、ソース金属層１１０をＮ型高ドープ領域１０６上に、ドレイン金属層１１２を半導体基板１００の背面上にそれぞれ形成するために、金属化処理が実行される。「背面」とは、ＶＤＭＯＳ装置が形成される半導体基板１００の面とは反対の面を意味する。ゲート金属層１０９およびポリゲート層１０８は共にゲートＧを構成し、ソース金属層１１０およびＮ型高ドープ領域１０６は共にソースＳを構成し、ドレイン金属層１１２および半導体基板１００は共にドレインＤを構成する。
【０００５】
従来技術によれば、Ｐ型アバリア層のドープされた不純物は、均一性を欠き、したがって伝導電圧降下およびチャンネル抵抗を増加する。
【０００６】
上記問題を改善するために、従来技術は、Ｐ型バリア層をＮ型エピタキシャル層１０１の両側に形成するために、複数のイオン注入および高温アニーリング工程を実行する。しかしながら、イオン注入および高温アニーリングの複数工程は複雑すぎるため、イオン注入の均一性は制御するには容易ではなく、製造コストを増大する。
【０００７】
したがって、良好な均一性を有するＰ型バリア層を形成できる一方、処理を簡略化し、制御が容易であり、低製造コストを有する、ＶＤＭＯＳ装置を製造する方法が望まれている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、良好な均一性を有し、工程が簡略であり、制御が容易であり、低製造コストを有する、ＶＤＭＯＳ装置を製造する方法を提供する。
【課題を解決するための手段】
【０００９】
上記必要性のために、本発明により、ＶＤＭＯＳ装置を製造する方法が提供される。当該方法は、
第１Ｎ型エピタキシャル層が形成される半導体基板を提供し；
前記第１Ｎ型エピタキシャル層上に開口を有するハードマスク層を形成し；
Ｐ型バリア形状を形成するために、前記半導体基板まで、前記開口に沿って前記第１Ｎ型エピタキシャル層をエッチングし；
前記Ｐ型バリア形状に、前記第１Ｎ型エピタキシャル層と同一厚さのＰ型バリア層を形成し；
前記ハードマスク層を除去し；
前記第１Ｎ型エピタキシャル層および前記Ｐ型バリア層上に、第２Ｎ型エピタキシャル層を形成し；
前記第２Ｎ型エピタキシャル層上にゲートを形成し、当該ゲートの両側の前記第２Ｎ型エピタキシャル層にソースを形成し、前記ゲートおよびソースに対応して半導体基板の背面上にドレインを形成する、ことを含む。
【００１０】
選択的に、前記第１Ｎ型エピタキシャル層のための部材は、５μｍおよび２０μｍ間の範囲の厚さ、３０Ω-ｃｍおよび６０Ω-ｃｍ間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである。
【００１１】
選択的に、前記Ｐ型バリア層のための部材は、１０Ω-ｃｍおよび２０Ω-ｃｍ間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである。
【００１２】
選択的に、前記第２Ｎ型エピタキシャル層のための部材は、３μｍおよび５μｍ間の範囲の厚さ、３０Ω-ｃｍおよび６０Ω-ｃｍ間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである。
【００１３】
選択的に、前記Ｐ型バリア層を形成する工程は、選択的エピタキシャル処理である。
【００１４】
選択的に、前記ハードマスクのための部材は、酸化シリコン、窒化シリコンおよび低温酸化から選択されうる。
【００１５】
選択的に、前記第２Ｎ型エピタキシャル層のドーピング濃度およびドーピング型は、前記第１Ｎ型エピタキシャル層のそれと同一である。
【００１６】
対応して、本発明は、半導体基板と、当該半導体基板上の第１Ｎ型エピタキシャル層とを含むＶＤＭＯＳ装置を提供し、当該ＶＤＭＯＳ装置は、さらに、前記第１Ｎ型エピタキシャル層の両側に積層され、前記第１Ｎ型エピタキシャル層の厚さと同一厚さを有するＰ型バリア層と；前記第１Ｎ型エピタキシャル層および前記Ｐ型バリア層上の第２Ｎ型エピタキシャル層と；前記第２Ｎ型エピタキシャル層上のゲートと；前記ゲートの両側の前記第２Ｎ型エピタキシャル層のソースと；前記ゲートおよびソースに対応した、前記半導体基板の背面上のドレインと、を含む。
【００１７】
選択的に、前記第１Ｎ型エピタキシャル層のための部材は、５μｍおよび２０μｍ間の範囲の厚さ、３０Ω-ｃｍおよび６０Ω-ｃｍ間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである。
【００１８】
選択的に、前記Ｐ型バリア層のための部材は、１０Ω-ｃｍおよび２０Ω-ｃｍ間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである。
【００１９】
選択的に、前記第２Ｎ型エピタキシャル層のための部材は、３μｍおよび５μｍ間の範囲の厚さ、３０Ω-ｃｍおよび６０Ω-ｃｍ間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである。
【００２０】
従来技術と比較して、本開示は、次の利点を有する。
【００２１】
Ｎ型エピタキシャル層に隣接して両側のＰ型バリア層は、Ｎ型エピタキシャル層をエッチングすることによって形成され、上記方法は、高エネルギーイオン注入、複数回のイオン注入および高温アニーリングによらずに一度で良好な均一性を有するＰ型バリア層を形成する。上記方法は、工程が単純であり、制御が容易であり、ＶＤＭＯＳ装置の製造コストを低減する。
【図面の簡単な説明】
【００２２】
本発明の上記およびその他の目的、特徴および利点は、図面の参照により明確であろう。図中、同一参照番号は、同一部分を参照する。本発明の本質を示すことに焦点を合わせており、実際寸法を拡大または縮小することは意図されていない。
【図１】図１は、ＶＤＭＯＳ装置を製造する従来方法により製造されたＶＤＭＯＳ装置の概略的な断面図である。
【図２】図２は、ＶＤＭＯＳ装置を製造する従来方法により製造されたＶＤＭＯＳ装置の概略的な断面図である。
【図３】図３は、ＶＤＭＯＳ装置を製造する従来方法により製造されたＶＤＭＯＳ装置の概略的な断面図である。
【図４】図４は、ＶＤＭＯＳ装置を製造する従来方法により製造されたＶＤＭＯＳ装置の概略的な断面図である。
【図５】図５は、本開示によるＶＤＭＯＳ装置を製造するための方法のフローチャートである。
【図６】図６は、本開示のＶＤＭＯＳ装置を製造するための方法により製造されたＶＤＭＯＳ装置の概略的な断面図である。
【図７】図７は、本開示のＶＤＭＯＳ装置を製造するための方法により製造されたＶＤＭＯＳ装置の概略的な断面図である。
【図８】図８は、本開示のＶＤＭＯＳ装置を製造するための方法により製造されたＶＤＭＯＳ装置の概略的な断面図である。
【図９】図９は、本開示のＶＤＭＯＳ装置を製造するための方法により製造されたＶＤＭＯＳ装置の概略的な断面図である。
【図１０】図１０は、本開示のＶＤＭＯＳ装置を製造するための方法により製造されたＶＤＭＯＳ装置の概略的な断面図である。
【図１１】図１１は、本開示のＶＤＭＯＳ装置を製造するための方法により製造されたＶＤＭＯＳ装置の概略的な断面図である。
【図１２】図１２は、本開示のＶＤＭＯＳ装置を製造するための方法により製造されたＶＤＭＯＳ装置の概略的な断面図である。
【発明を実施するための形態】
【００２３】
本発明の上記およびその他の目的、特徴並びに利点をより明確かつ容易に理解するために、以下に本発明の実施形態が図面と合わせて記載される。
【００２４】
以下、本開示は、本発明の異なる構造についての複数の実施形態または実施例を提供する。その開示を簡略化するために、特定の実施形態の要素および設定が、以下に述べられる。そのような記載は例示に過ぎず、本発明を限定する意図ではないことは明らかである。さらに、参照番号および文字は、本発明の異なる実施形態において繰り返し使用される。そのような繰返しは、簡略化および明確化の目的のためであって、実施形態／設定の関連性を示すのではない。さらに、本発明は、様々な特定の工程および部材の例を提供するが、当業者であれば、その他の工程および／または部材の応用可能性の思想を有するであろう。
【００２５】
下記記載では、第１要素が第２要素「上」に位置する構造は、第１および第２要素が直接的に接触している場合、または、第１および第２要素間にその他の要素が位置しており、したがって第１および第２要素が直接的に接触していない場合を含む。
【００２６】
ＶＤＭＯＳ装置の伝導電圧降下を減少し、チャンネル抵抗を改善するために、従来技術は、第１Ｎ型エピタキシャル層のドーピング濃度を増加し、当該第１Ｎ型エピタキシャル層の両側にＰ型バリア層を形成し、Ｐ型バリア層の厚さは、第１Ｎ型エピタキシャル層の厚さと同一である。従来技術によれば、第１Ｎ型エピタキシャル層は、複数のエピタキシー工程によって形成され、ここで、厚さが第１Ｎ型エピタキシャル層の厚さの一部であるサブエピタキシャル層が、各エピタキシー工程において形成される。サブエピタキシャル層が形成された後、サブエピタキシャル層の両側にサブバリア層を形成するために、第１Ｎ型エピタキシャル層がサブエピタキシャル層によって構成されて、サブエピタキシャル層の両側のサブバリア層がＰ型バリア層を構成するまで、所定の傾斜角度（たとえば４５度）でサブエピタキシャル層上においてＰ型イオン注入が実行される。注入されたイオンの活性化を確証するために、Ｐ型イオン注入工程は、通常、高温アニーリング工程に続く。
【００２７】
従来技術は、複数のイオン注入工程および高温アニーリング工程を組み入れるので、ＶＤＭＯＳ装置を製造する方法は複雑であり、制御が困難であり、さらにＶＤＭＯＳ装置を製造するコストが高い。第１Ｎ型エピタキシャル層がエッチングされた後、その両側に同一厚さを有するＰ型バリア層が形成されることが発明者によって研究された。それから、第２Ｎ型エピタキシャル層が、第１Ｎ型エピタキシャル層およびＰ型バリア層上に形成され、ＶＤＭＯＳ装置が第２Ｎ型エピタキシャル層において形成される。この方法は、簡略化されていて制御が容易であり、これから形成されたＶＤＭＯＳ装置は、安定的な特性を有し、製造コストは低減される。本発明に係るＶＤＭＯＳ装置を製造するための方法のフロー表示である図５を参照すると、本方法は以下を含む：
その上に第１Ｎ型エピタキシャル層が形成される半導体基板を提供するステップＳ１；
第１Ｎ型エピタキシャル層上に開口を有するハードマスク層を形成するステップＳ２；
Ｐ型バリア形状を形成するために、半導体基板が露出するまで開口に沿って第１Ｎ型エピタキシャル層をエッチングするステップＳ３；
Ｐ型バリア形状において第１Ｎ型エピタキシャル層の厚さと同一厚さを有するＰ型バリア層を形成するステップＳ４；
ハードマスク層を除去するステップＳ５；
第１Ｎ型エピタキシャル層およびＰ型バリア層上において、第２Ｎ型エピタキシャル層を形成するステップＳ６；
第２Ｎ型エピタキシャル層上のゲート電極と、当該ゲートの反対側に配置される第２Ｎ型エピタキシャル層の一部におけるソース電極と、
ゲートおよびソースに対応して半導体基板の背面上のドレイン電極とを形成するステップＳ７。
【００２８】
本発明の技術は、下記実施形態を組み込むことによって詳細に述べられる。図６〜１２を参照すると、図６〜１２は、本発明のＶＤＭＯＳ装置を製造するための方法による断面構造である。
【００２９】
まず、図６を参照して、半導体基板２００が提供される。一実施形態として、半導体基板２００の導電型はＮ型である。第１Ｎ型エピタキシャル層２０１が、半導体基板２００上に形成される。第１Ｎ型エピタキシャル層２０１用の部材は、３０Ω‐ｃｍから６０Ω‐ｃｍの範囲の抵抗率および５μｍから２０μｍの厚さを有するエピタキシャル単結晶シリコンである。ドープ不純物は、１Ｅ１３ｃｍ−２から１Ｅ１５ｃｍ−２の範囲のドーピング濃度のヒ素である。
【００３０】
図６を参照すると、第１Ｎ型エピタキシャル層２０１上に、酸化シリコンまたは窒化シリコンから選択されうるハードマスク層２０２を堆積する。本発明の一実施形態として、ハードマスク層２０２のための部材は、３００Åおよび５００Å間の厚さ範囲の酸化シリコンから選択され、その形成方法は、熱酸化または低温酸化である。本発明のその他の実施形態として、ハードマスク層２０２の部材は窒化シリコンから選択され、その厚さ範囲は５００Åおよび３５００Å間であり、その形成方法は低圧蒸着である。ハードマスク層２０２は窒化シリコンであるので、ハードマスク層２０２および第１Ｎ型エピタキシャル層２０１の間には、ハードマスク層２０２および第１Ｎ型エピタキシャル層２０１の間の圧力を和らげるために、２０Åから１００Åの厚さのバッファ酸化層がある。
【００３１】
図７を参照すると、ハードマスク層２０２上にフォトレジストパターン２０３を形成する。フォトレジストパターン２０３は、ハードマスク層２０２の一部を覆う。フォトレジストパターン２０３によって覆われていないハードマスク層２０２の一部を除去するために、ハードマスク層２０２に開口ｄを形成するように、フォトレジストパターン２０３をマスクとして使用してドライエッチング処理を実行する。図示として、２つの開口ｄの間のハードマスク層２０２の一部のみが示されている。
【００３２】
好ましい一実施形態として、図８を参照すると、ハードマスク層２０２の開口ｄが形成された後、ハードマスク層２０２のエッチング用のものと同じ機器を使用することで、開口ｄに沿って半導体基板２００までエッチングしてＰ型バリア形状２１５形成し、フォトレジストパターン２０３は維持される。製品が空気に露出される時間が減少され、微粒子汚染が軽減される。図９を参照すると、フォトレジストパターン２０３を除去するために、ウェットエッチング工程が実行される。続いて、Ｐ型バリア層２０４が、第１Ｎ型エピタキシャル層２０１の厚さと同一厚さを有するＰ型バリア形状２１５に形成される。Ｐ型バリア層２０４を形成する工程は、選択的エピタキシャル処理である。Ｐ型バリア層２０４のための部材は、１０Ω‐ｃｍから２０Ω‐ｃｍの抵抗率のエピタキシャル単結晶シリコンである。
【００３３】
その他の実施形態として、開口がハードマスク層に形成された後、ウェットエッチング工程を実行して、フォトレジストパターンを除去できる。続いて、Ｐ型バリア形状を形成するために、半導体基板まで開口に沿って、ドライエッチング工程を実行する。Ｐ型バリア層はＰ型バリア形状内に形成され、Ｐ型バリア層のための部材はエピタキシャル多結晶シリコンであり、その抵抗率は１０Ω‐ｃｍから２０Ω‐ｃｍである。
【００３４】
図１０を参照すると、ハードマスク層２０２を除去するためにエッチング工程が実行され、したがって残りの第１Ｎ型エピタキシャル層２０１が露出され、第２Ｎ型エピタキシャル層２０５がそれから第１Ｎ型エピタキシャル層２０１およびＰ型バリア層２０４上に形成される。第２Ｎ型エピタキシャル層２０５のための部材は、エピタキシャル単結晶シリコンであり、その厚さ範囲は３μｍおよび５μｍ間であり、その抵抗率範囲は３０Ω‐ｃｍおよび６０Ω‐ｃｍ間である。第２Ｎ型エピタキシャル層２０５は、第１Ｎ型エピタキシャル層２０１と同様のエピタキシャル成長パラメータを用いて形成される。したがって、第２Ｎ型エピタキシャル２０５の抵抗率、ドーピング濃度、ドーピング型は、第１Ｎ型エピタキシャル２０１のそれと同一でありうる。
【００３５】
図１０を参照すると、上記工程により、第１Ｎ型エピタキシャル層２０１と反対の導電型で同一厚さを有するＰ型バリア層２０４が、第１Ｎ型エピタキシャル層２０１の両側に形成される。Ｐ型バリア層２０４の抵抗率の設定は、従来技術におけるＰ型バリア層のドーピング濃度および抵抗率に従って調整される。従来技術における複数エピタキシャル処理、複数イオン注入および高温アニーリング処理に比較して、Ｐ型バリア層は、一処理のみにより形成されるので、処理工程が減少され、処理の複雑さが低減し、ＶＤＭＯＳ装置のための製造コストが減少される。
【００３６】
図１１を参照すると、第２Ｎ型エピタキシャル層２０５上に、酸化層が積層される。ゲート誘電層２１１を形成するために、酸化層がエッチングされる。ゲート誘電層２１１の幅は、ゲート誘電体層２１１下の第２Ｎ型エピタキシャル層２０５の幅よりも大きい。ゲート誘電体層２１１の厚さ範囲は、３０Åおよび１０００Å間である。多結晶シリコンがゲート誘電体層２１１上に形成され、１０００Åおよび４０００Å間の厚さ範囲の多結晶シリコンゲート層２０８を形成するようにエッチングされる。
【００３７】
さらに、図１１を参照すると、ゲート誘電体層２１１および多結晶シリコンゲート層２０８の両側に位置する第２Ｎ型エピタキシャル層２０５中に、Ｐウェル注入によってＰウェル２０７が形成される。Ｐウェル２０７は、Ｐ型バリア層２０４および第１Ｎ型エピタキシャル層２０５に接触し、Ｐウェル２０７の幅は、Ｐウェル２０７下のＰ型バリア層２０４の幅よりも大きい。例示の実施形態として、Ｐウェルのための注入要素はホウ素、三フッ化ホウ素であり、注入エネルギー範囲は４０ｋｅおよびＶ８０ｋｅＶ間であり、ドース範囲は１Ｅ１２ｃｍ−２および１Ｅ１３ｃｍ−２間である。続いて、Ｐウェル２０７中にＮ型高ドープイオン注入を実行することによって、Ｎ型高ドープ領域２０６が形成される。Ｎ型高ドープイオン注入のための注入要素はリン、ヒ素であり、注入エネルギー範囲は５０ｋｅＶおよび１３０ｋｅＶ間であり、ドース範囲は１Ｅ１５ｃｍ−２および２Ｅ１６ｃｍ−２である。
【００３８】
さらに、図１２を参照すると、ソース金属層２１０をＮ型高ドープ領域２０６上に、ゲート金属層２０９を多結晶シリコンゲート層２０８上にそれぞれ形成するために、金属化処理が実行される；多結晶シリコンゲート層２０８およびＮ型高ドープ領域２０６に対応して、半導体基板２００の背面上にドレイン金属層２１２を形成するために、背面薄層化処理および背面金属化処理が半導体基板２００上においてさらに実行される。「背面」とは、ＶＤＭＯＳ装置が形成される半導体基板２００の面とは反対の面を意味する。多結晶シリコンゲート層２０８およびゲート金属層２０９は共に、ＶＤＭＯＳ装置のゲート電極Ｇを構成する；Ｎ型高ドープ領域２０６およびソース金属層２１０は共に、ＶＤＭＯＳ装置のソース電極Ｓを構成する；そして、半導体基板２００およびドレイン金属層２１２は共に、ＶＤＭＯＳのドレイン電極Ｄを構成する。
【００３９】
対応して、図１２を参照すると、本発明によれば、以下のＶＤＭＯＳ装置が提供される。当該装置は、Ｎ型半導体基板２００、半導体基板２００上の第１Ｎ型エピタキシャル層２０１、第１Ｎ型エピタキシャル層２０１の両側のそれと同一厚さを有するＰ型バリア層２０４；第１Ｎ型エピタキシャル層２０１およびＰ型エピタキシャル層２０４上の第２Ｎ型エピタキシャル層２０５；第２Ｎ型エピタキシャル層２０５上のＶＤＭＯＳのソース電極Ｓ、ソース電極Ｓの両側の第２Ｎ型エピタキシャル層２０５のゲート電極Ｇ、半導体基板２００の背面上でありゲート電極Ｇおよびソース電極Ｓ下のＶＤＭＯＳのドレイン電極Ｄを含む。「背面」とは、ＶＤＭＯＳ装置が形成される半導体基板２００の側とは反対の側を意味する。Ｐウェル２０７、Ｐウェル２０７中のＮ型高ドープ領域２０６、Ｎ型高ドープ領域２０６上のソース電極層２１０は共に、ソース電極Ｓを構成する。第２Ｎ型エピタキシャル層２０５上の多結晶シリコンゲート層２０８および多結晶シリコンゲート層２０８上のゲート金属層２０９は共に、ゲート電極Ｇを構成する。半導体基板２００および半導体基板２００の背面上のドレイン金属層２１２は共に、ドレイン電極Ｄを構成する。Ｐウェル２０７は、第１Ｎ型エピタキシャル層２０１およびＰ型バリア層２０４に接触し、Ｐウェル２０７の幅は、Ｐ型バリア層２０４の幅よりも大きい。本実施形態では、第１Ｎ型エピタキシャル層２０１のための部材は、エピタキシャル単結晶シリコンであり、５μｍおよび２０μｍ間の厚さ範囲、３０Ω‐ｃｍおよび６０Ω‐ｃｍ間の抵抗率範囲を有する。Ｐ型バリア層２０４のための部材は、エピタキシャル単結晶シリコンであり、その抵抗率は１０Ω‐ｃｍおよび２０Ω‐ｃｍ間である。第２Ｎ型エピタキシャル層２０５のための部材は、エピタキシャル単結晶シリコンであり、その厚さ範囲は３μｍおよび５μｍ間であり、その抵抗率範囲は３０Ω‐ｃｍおよび６０Ω‐ｃｍ間である。
【００４０】
本発明に係るＶＤＭＯＳ装置の製造方法は、絶縁ゲートバイポーラトランジスタを製造するためにも用いられうる。一実施形態として、本方法は、第１Ｎ型エピタキシャル層がその上に形成された半導体基板を提供し；第１Ｎ型エピタキシャル層上に開口を有するハードマスク層を形成し；Ｐ型バリア形状を形成するために、半導体基板まで開口に沿って第１Ｎ型エピタキシャル層をエッチングし；第１Ｎ型エピタキシャル層と同一厚さを有するＰ型バリア層をＰ型バリア形状に形成し；ハードマスク層を除去し；第１Ｎ型エピタキシャル層およびＰ型バリア層上に第２Ｎ型エピタキシャル層を形成し；第２Ｎ型エピタキシャル層上にゲートを形成し、ゲートの両側の第２Ｎ型エピタキシャル層にソースを形成し、ゲートおよびソースに対応して半導体基板の背面上にドレインを形成すること含む。ソースを形成する前に、半導体基板の背面上に、Ｐ型高ドープイオン注入を実行することが必要とされる。「背面」とは、ＶＤＭＯＳ装置が形成される半導体基板の面とは反対の面を意味する。
【００４１】
上記のように、本発明により、ＶＤＭＯＳ装置およびそれを製造する方法が提供される。本方法は、第１Ｎ型エピタキシャル層の両側にＰ型バリア層を直接形成するので、ＶＤＭＯＳ装置を製造する工程を減少し、ＶＤＭＯＳ装置を製造するコストを低減する。本方法は、絶縁ゲートバイポーラトランジスタを製造するためにも用いられうる。
【００４２】
上記のように好ましい実施形態を通じて本発明が記載されたが、本発明を限定するものではない。該当技術分野におけるいかなる者も、本発明の思想および範囲から逸脱することなく、上記方法および技術内容に基づいて可能な変更および修正を行うことができるであろう。したがって、本発明の技術的解決法から逸脱しない、本発明の技術的本質に基づいたいかなる修正、同等なものおよび変更も、本発明の請求の範囲に含まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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