(57)【要約】電気的浸透性ソース層を含む半導体デバイス及びこれの製造方法に対する様々な実施例が与えられる。一実施例では、半導体デバイスは、ゲート層、誘電体層、メモリ層、ソース層、半導体チャネル層、及びドレイン層を含む。ソース層は電気的浸透性及びパーフォレーションを有する。半導体チャネル層はソース層及びメモリ層と接触する。ソース層及び半導体チャネル層は、ゲート電圧チューナブル電荷注入バリアを形成する。
2013521664.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
基板上に形成されるゲート層と、
前記ゲート層上に形成される誘電体層と、
前記誘電体層上に形成されるメモリ層と、
前記メモリ層上に形成されるソース層であって、前記ソース層は電気的浸透性であってパーフォレーションを有するソース層と、
前記ソース層上に形成される半導体チャネル層であって、前記半導体チャネル層は前記ソース層及び前記メモリ層と接触し、前記ソース層及び前記半導体チャネル層はゲート電圧チューナブル電荷注入バリアを形成する半導体チャネル層と、
前記半導体チャネル層上に形成されるドレイン層と
を含む半導体デバイス。
【請求項２】
半導体デバイスであって、
基板上に形成されるドレイン層と、
前記ドレイン層上に形成される半導体チャネル層と、
前記半導体チャネル層上に形成されて前記半導体チャネル層と接触するソース層であって、前記ソース層は電気的浸透性かつパーフォレーションを有するソース層と、
前記ソース層上に形成されるメモリ層であって、前記半導体チャネル層は前記ソース層及び前記メモリ層と接触し、前記ソース層及び前記半導体チャネル層はゲート電圧チューナブル電荷注入バリアを形成するメモリ層と、
前記メモリ層上に形成される誘電体層と、
前記誘電体層上に形成されるドレイン層と
を含む半導体デバイス。
【請求項３】
前記基板は絶縁基板である、請求項１又は２に記載の半導体デバイス。
【請求項４】
前記絶縁基板は、絶縁表面層を有する伝導性基板を含む、請求項３に記載の半導体デバイス。
【請求項５】
前記ゲート層は有機伝導性又は半導体材料を含む、請求項１又は２に記載の半導体デバイス。
【請求項６】
前記ゲート層は無機伝導性又は半導体材料である、請求項１又は２に記載の半導体デバイス。
【請求項７】
前記誘電体層は無機又は有機絶縁材料を含む、請求項１又は２に記載の半導体デバイス。
【請求項８】
前記メモリ層は電荷蓄積層である、請求項１又は２に記載の半導体デバイス。
【請求項９】
前記電荷蓄積層は、前記ソース層と前記電荷蓄積層との間の電荷交換が、ゲート電圧が臨界しきいゲート電圧を超えるときにのみ生じるように構成される、請求項８に記載の半導体デバイス。
【請求項１０】
前記半導体デバイスは、プログラム可能なしきい電圧を有する、ヒステリシスなしのトランジスタとして動作する、請求項９に記載の半導体デバイス。
【請求項１１】
前記メモリ層は強誘電体層である、請求項１又は２に記載の半導体デバイス。
【請求項１２】
誘電体材料に完全に取り囲まれるフローティングゲートをさらに含む、請求項１又は２に記載の半導体デバイス。
【請求項１３】
前記メモリ層は前記フローティングゲートを含む、請求項１２に記載の半導体デバイス。
【請求項１４】
前記メモリ層は、自己組織化単分子層、ポリマー、又は埋め込まれたナノ粒子を有するポリマーを含む、請求項１又は２に記載の半導体デバイス。
【請求項１５】
前記ソース層は複数カーボンナノチューブのネットワークである、請求項１又は２に記載の半導体デバイス。
【請求項１６】
前記ソース層はグラフェンを含む、請求項１又は２に記載の半導体デバイス。
【請求項１７】
前記ソース層は、金属又は半導体の複数ナノワイヤのネットワークである、請求項１又は２に記載の半導体デバイス。
【請求項１８】
前記ソース層は、パーフォレーションを有するべく構成される伝導体又は半導体の層である、請求項１又は２に記載の半導体デバイス。
【請求項１９】
前記半導体チャネル層の価電子バンド縁端又は最高被占軌道準位が、前記ソース層の仕事関数の約−１．５ｅＶから約＋１．５ｅＶの範囲内にある、請求項１又は２に記載の半導体デバイス。
【請求項２０】
前記半導体チャネル層の伝導バンド縁端又は最低被占軌道準位が、前記ソース層の仕事関数の約−１．５ｅＶから約＋１．５ｅＶの範囲内にある、請求項１又は２に記載の半導体デバイス。
【請求項２１】
前記半導体チャネル層は有機半導体材料を含む、請求項１又は２に記載の半導体デバイス。
【請求項２２】
前記半導体チャネル層は線形縮合多環芳香族化合物を含む、請求項２１に記載の半導体デバイス。
【請求項２３】
前記半導体チャネル層は、銅フタロシアニン（ＣｕＰｃ）系化合物、アゾ化合物、ペリレン系化合物、及びこれらの誘導体からなる群から選択される顔料を含む、請求項２１に記載の半導体デバイス。
【請求項２４】
前記半導体チャネル層は、ヒドラゾン化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリルビニル化合物、ピラゾリン系化合物、トリフェニルアミン誘導体（ＴＰＤ）、アリルアミン化合物、低分子量アミン誘導体（ａ−ＮＰＤ）、２，２’，７，７’−テトラキス（ジフェニルアミノ）−９，９’−スピロビフルオレン（スピロ−ＴＡＤ）、Ｎ，Ｎ’−ジ（１−ナフチル）−Ｎ，Ｎ’−ジフェニル−４，４’−ジアモノビフェニル（スピロ−ＮＰＢ）、４，４’，４’’−トリス［Ｎ−３−メチルフェニル−Ｎ−フェニルアミノ］トリフェニルアミン（ｍＭＴＤＡＴＡ）、２，２’，７，７’−テトラキス（２，２−ジフェニルビニル）−９，９−スピロビフルオレン（スピロ−ＤＰＶＢｉ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（ＤＰＶＢｉ）、（８−キニノリノラト）アルミニウム（Ａｌｑ）、トリス（８−キノリノラト）アルミニウム（Ａｌｑ３）、トリス（４−メチル−８キノリノラト）アルミニウム（Ａｌｍｑ３）、及びこれらの誘導体からなる群から選択される低分子化合物を含む、請求項２１に記載の半導体デバイス。
【請求項２５】
前記半導体チャネル層は、ポリチオフェン、ポリ（ｐ−フェニレンビニレン）（ＰＰＶ）、ビフェニル基含有ポリマー、ジアルコキシ基含有ポリマー、アルコキシフェニルＰＰＶ、フェニルＰＰＶ、フェニル／ジアルコシキＰＰＶコポリマー、ポリ（２−メトキシ−５−（２’−エチルヘキシルオキシ）−１，４−フェニレンビニレン）（ＭＥＨ−ＰＰＶ）、ポリ（エチレンジオキシチオフェン）（ＰＥＤＯＴ）、ポリ（スチレンスルホン酸）（ＰＳＳ）、ポリ（アニリン）（ＰＡＭ）、ポリ（Ｎ−ビニルカルバゾール）、ポリ（Ｎ−ビニルカルバゾール）、ポリ（ビニルピレン）、ポリ（ビニルアントラセン）、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒドハロゲン化樹脂、及びこれらの変性物からなる群から選択されるポリマー化合物を含む、請求項２１に記載の半導体デバイス。
【請求項２６】
前記半導体チャネル層は、５，５＿−ジパーフルオロヘキシルカルボニル−２，２＿：５＿，２＿：５＿，２＿−クアテルチオフェン（ＤＦＨＣＯ−４Ｔ）、ＤＦＨ−４Ｔ、ＤＦＣＯ−４Ｔ、Ｐ（ＮＤＩ２ＯＤ−Ｔ２）、ＰＤＩ８−ＣＮ２、ＰＤＩＦ−ＣＮ２、Ｆ１６ＣｕＰｃ、及びフラーレン、ナフタレン、ペリレン、並びにオリゴチオフェン誘導体からなる群から選択されるｎ型輸送有機低分子、オリゴマー、又はポリマーを含む、請求項２１に記載の半導体デバイス。
【請求項２７】
前記半導体チャネル層は無機半導体を含む、請求項１又は２に記載の半導体デバイス。
【請求項２８】
前記ドレイン層は少なくとも一つのカーボンナノチューブを含む、請求項１又は２に記載の半導体デバイス。
【請求項２９】
前記ドレイン層は隣接半導体又は金属膜を含む、請求項１又は２に記載の半導体デバイス。
【請求項３０】
前記ドレイン層は隣接透明伝導性酸化物を含む、請求項１又は２に記載の半導体デバイス。
【請求項３１】
前記ドレイン層は複数の半導体ナノワイヤを含む、請求項１又は２に記載の半導体デバイス。
【請求項３２】
前記ソース層は一以上のナノチューブ又はナノワイヤであり、各ナノチューブ又はナノワイヤは伝導性又は半導体コンタクトにより直接接触される、請求項１又は２に記載の半導体デバイス。
【請求項３３】
前記基板、ゲート層、誘電体層、メモリ層、ソース層、半導体チャネル層、及びドレイン層はすべて光学的に透明である、請求項１又は２に記載の半導体デバイス。
【請求項３４】
前記基板、ゲート層、誘電体層、メモリ層、ソース層、半導体チャネル層、及びドレイン層はすべて可撓性である、請求項１又は２に記載の半導体デバイス。
【請求項３５】
方法であって、
基板上にゲート層を形成することと、
前記ゲート層上に誘電体層を形成することと、
前記誘電体層上にメモリ層を形成することと、
前記メモリ層上にソース層を形成することであって、前記ソース層は電気的浸透性及びパーフォレーションを有することと、
前記ソース層上及び前記メモリ層の少なくとも一部上に半導体チャネル層を形成することと、
前記半導体チャネル層上にドレイン層を形成することと
を含む方法。
【請求項３６】
方法であって、
基板上にドレイン層を形成することと、
前記ドレイン層上に半導体チャネル層を形成することと、
前記半導体チャネル層上にソース層を形成することであって、前記ソース層は電気的浸透性及びパーフォレーションを有することと、
前記ソース層上及び前記半導体チャネル層の少なくとも一部上に形成されたメモリ層を形成することと、
前記メモリ層上に誘電体層を形成することと、
前記誘電体層上にドレイン層を形成することと
を含む方法。
【請求項３７】
誘電体材料に完全に取り囲まれるフローティングゲートを形成することをさらに含む、請求項３５又は３６に記載の方法。
【請求項３８】
前記フローティングゲートは前記メモリ層内に形成される、請求項３７に記載の方法。
【請求項３９】
前記ソース層は複数カーボンナノチューブのネットワークである、請求項３５又は３６に記載の方法。
【請求項４０】
前記ソース層はグラフェンを含む、請求項３５又は３６に記載の方法。
【請求項４１】
前記ソース層は、金属又は半導体の複数ナノワイヤのネットワークである、請求項３５又は３６に記載の方法。
【請求項４２】
前記ドレイン層は複数カーボンナノチューブのネットワークである、請求項３５又は３６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、２０１０年３月４日に出願された「SEMICONDUCTOR DEVICES INCLUDING A NANOTUBE LAYER AND A MEMORY LAYER AND METHODS OF FABRICATING THE SAME」という名称の同時係属中の米国仮特許出願第６１／３１０，３４２号明細書の優先権を主張し、そのすべてを本明細書に参照として組み入れる。
【０００２】
連邦政府後援研究開発に関する記載
本発明は、国立科学財団により与えられた助成金第ＥＣＣＳ−０８２４１５７／０００６９９３７号のもとで政府援助を受けた。政府は本発明に所定の権利を有する。
【背景技術】
【０００３】
有機電界効果トランジスタ（ＯＦＥＴ）は、半導体チャネルとして有機材料を使用する電界効果トランジスタである。当該有機分子系トランジスタは、従来のケイ素系トランジスタと比較して低コストの資本設備及び低温度を使用して製造することができるので、多くの商用アプリケーションを目的とする安価なデバイスを提供する機会が得られる。
【発明の概要】
【０００４】
本開示の多くの側面が以下の図面を参照して良好に理解できる。図面のコンポーネントは必ずしも縮尺通りではなく、本開示の原理を明確に説明することが強調される。さらに、図面においては、同じ参照番号はいくつかの図を通して対応する部品を示す。
【図面の簡単な説明】
【０００５】
【図１】図１から４は、本開示の様々な実施例に係る電気的浸透性ソース層を含む半導体デバイスの複数例の断面図である。
【図２】図１から４は、本開示の様々な実施例に係る電気的浸透性ソース層を含む半導体デバイスの複数例の断面図である。
【図３】図１から４は、本開示の様々な実施例に係る電気的浸透性ソース層を含む半導体デバイスの複数例の断面図である。
【図４】図１から４は、本開示の様々な実施例に係る電気的浸透性ソース層を含む半導体デバイスの複数例の断面図である。
【図５】図５から８は、本開示の様々な実施例に係る図１の半導体デバイスに関するサイクル輸送曲線のグラフ表現である。
【図６】図５から８は、本開示の様々な実施例に係る図１の半導体デバイスに関するサイクル輸送曲線のグラフ表現である。
【図７】図５から８は、本開示の様々な実施例に係る図１の半導体デバイスに関するサイクル輸送曲線のグラフ表現である。
【図８】図５から８は、本開示の様々な実施例に係る図１の半導体デバイスに関するサイクル輸送曲線のグラフ表現である。
【図９】本開示の様々な実施例に係る図１の半導体デバイスに関するオン／オフ状態安定性を示すグラフ表現である。
【図１０】本開示の様々な実施例に係る、電荷蓄積層を有する又は有しない図１の半導体デバイスに関するサイクル輸送曲線のグラフ表現である。
【図１１】本開示の様々な実施例に係る図１の半導体デバイスの製造を示すフローチャートである。
【発明を実施するための形態】
【０００６】
本明細書に開示されるのは、電気的浸透性ソース層を含む半導体デバイス及びこれの製造方法に関する様々な実施例である。ここで、図面に示す実施例の詳細な記載を参照する。同じ参照番号はいくつかの図にわたって同じ部品を示す。
【０００７】
図１を参照すると、半導体デバイス１００の非限定的な実施例の断面２次元図（厚さは縮尺通りではない）が示される。半導体デバイス１００は、以下でさらに詳細に記載される、向上したヒステリシス特性を有するメモリ素子又は緩和されたヒステリシス特性を有するトランジスタとして動作する。半導体デバイス１００は以下の層を含む。すなわち、絶縁基板１０１、ゲート層１０２、誘電体層１０４、メモリ層１０６、コンタクトパッド１１１、ソース層１０８、半導体チャネル層１１０、及びドレイン層１１２である。ソース層１０８は電気的浸透性の層である。例えば、複数カーボンナノチューブ（ＣＮＴｓ）の希薄ネットワーク、グラフェン層、金属及び／又は半導体ナノワイヤの希薄ネットワーク、又は、パーフォレーションを含む伝導体、半導体、若しくは半金属の層である。図１の実施例は、カーボンナノチューブのネットワークをソース層１０８として含むものとして記載するが（すなわちナノチューブソース層１０８）、理解できるように、他のタイプのソース層１０８も適用可能である。半導体デバイス１００は、当該デバイスをオン及びオフにするべく、カーボンナノチューブ（又は他のソース層材料）の低状態密度及びナノチューブソース層１０８におけるそのナノスケールの直径を利用して、ソース層１０８と半導体チャネル層１１０との界面における電界効果制御ショットキーバリアを用いるように構成される。メモリ層１０６は、半導体チャネル層１１０のチャネルにおいて誘導された可動キャリアからの電荷注入に依存しない。その代わりに、半導体デバイス１００のアーキテクチャにより、ソース層１０８から直接であって、他のメモリデバイスのような半導体チャネル層１０からではない、メモリ層１０６への電荷注入が可能となる。その結果、低い読み出し電圧及び速い読み出し速度を維持しながら低い書き込み電圧及び消去電圧が得られる。メモリ層１０６は、電荷蓄積材料又は強誘電体材料を含む。各層、その構成、半導体デバイス１００の動作は、以下の段落でさらに詳細に記載する。
【０００８】
絶縁基板１０１は、絶縁基板１０１上に形成されるゲート層１０２を絶縁するガラス又はプラスチックのような絶縁材料を含む。いくつかの実装では、絶縁基板１０１は、伝導性基板とゲート層１０２との間に絶縁表面層を含む伝導性基板（例えばステンレス鋼基板）を含む。絶縁表面層は、当該伝導性基板表面上に予備堆積される。
【０００９】
ゲート層１０２はゲート電極として機能し、導電性材料又は半導体材料を含む。ゲート層１０２の材料は無機材料又は有機材料である。無機材料は、金属、半導体、及び透明伝導性酸化物を含むがこれらに限られない。例えば、いくつかの実施例では、ゲート層１０２は、ケイ素のような少なくとも一種類の半導体（例えば変性ドープｐ型又はｎ型Ｓｉ基板）を含む。他実施例では、ゲート層１０２は、Ａｌ、Ａｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｔａ、Ｗ、Ｃｕ、Ｚｎ、Ｍｇ、Ｃｄ、Ｓｂ、Ｔｉ、Ｓｎ、Ｓｒ、Ｂｉ、及び／又は他の様々な金属の一以上のような金属並びにこれらの混合物を含む。代替実施例では、ゲート層１０２は、酸化スズ、酸化インジウム、スズドープ酸化インジウム（ＩＴＯ）、酸化亜鉛、酸化カドミウム、マグネシウムドープ酸化インジウム、ガリウムドープ酸化インジウム、ＣｄＳｂ２Ｏ６、及び／又はこれらの混合物のような透明伝導性酸化物を含む。透明伝導性酸化物又はその混合物は、Ａｌ、Ａｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｔａ、Ｗ、Ｃｕ、Ｚｎ、Ｍｇ、Ｃｄ、Ｓｂ、Ｔｉ、Ｓｎ、Ｓｒ、及びＢｉ、並びに／又は他の様々な金属の一以上若しくはこれらの混合物からなる群からの任意の金属によりドープされる。有機材料は、例えば、ポリ（３，４−エチレンジオキシチオフェン）、ポリ（スチレンスルホン酸）（ＰＥＤＯＴ：ＰＳＳ）のような高伝導性ポリマーの混合物を含む。
【００１０】
ゲート層１０２上に形成される誘電体層１０４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素（ＳｉＯｘＮｙ）、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化チタン、酸化ランタン、酸化ジルコニウム、酸化イットリウム、チタン酸アルミニウム、これらの混合物のような無機誘電体材料、及び／又は、ポリイミド、ポリアミド、ベンゾシクロブテン（ＢＣＢ）、ポリエチレン等の混合物のようなスピンオンポリマー誘電体を含むがこれらに限られない一以上の様々な有機絶縁材料を含む。いくつかの実施例では、誘電体層１０４は、誘電体材料の複数層を含む。
【００１１】
誘電体層１０４上にはメモリ層１０６が形成される。いくつかの実施例では、メモリ層１０６は、電荷蓄積及び溶媒不浸透性双方が可能な電荷蓄積材料を含む。当該電荷蓄積材料は、半導体デバイス１００の製造中における処理ステップに基づく引き続いての溶解時においても溶解しない。しかしながら、メモリ層１０６の電荷蓄積材料は、いくつかの実施例において、溶媒に対して不浸透性ではない。この場合、希薄ナノチューブメッシュを輸送するのに使用される技術に溶媒（例えばＰＤＭＳスタンプのような）が含まれないか、及び／又は、半導体チャネル層１１０がソース電極１０８に蒸着されてメモリ層１０６は溶媒にさらされることがない。当該実施例によれば、メモリ層１０６の厚さは、１ｎｍ未満から約１００μｍの範囲にある。
【００１２】
メモリ層１０６は、一の材料を含むか、又は、複数層、若しくはドナー分子ブレンド若しくはナノ粒子埋め込み誘電体層のような異なる材料のブレンドを含む。いくつかの実施例では、メモリ層１０６は、ベンゾシクロブテン（ＢＣＢ）を含む電荷蓄積材料である。ＢＣＢは、架橋スピンオン低誘電率ポリマーである。ＢＣＢは、電荷蓄積性能及び相対的に高い安定性を有するエレクトレットとして作用する。当該実施例では、ＢＣＢは、メモリ層１０６を形成するべく、誘電体層１０４（例えばＳｉＯ２層のような）にスピンオンされてアニールされる。他実施例においてメモリ層１０６は、サイトップ（登録商標）、ポリスチレン（ＰＳ）、ポリ（４−メチルスチレン）（Ｐ４ＭＳ）、ポリ（２−ビニルナフタレン）（ＰＶＮ）、ポリ（４−ビニルフェノール）（ＰＶＰ）、ポリ（２−ビニルピリジン）（ＰＶＰｙｒ）の一以上を含む電荷蓄積材料と、ｎ−オクタデシルホスホン酸、（１８−フェノキシオクタデシル）トリクロロシラン、ドコシルトリクロロシラン、ヘキサメチルジシラザン、オクタデシルトリクロロシラン、ポリ（ｍ−キシリレンアジパミド）（ＭＸＤ６）、ポリ（ａ−メチルスチレン）（ＰＡＭＳ）、ポリ（フェニルメチルシルセキオキサン）（ｐＰＭＳＳＱ）、及び／又は一以上の他の様々な電荷蓄積材料の群からの自己組織化単分子層とを含む。
【００１３】
いくつかの実施例では、メモリ層１０６は、分極及び溶媒不浸透性双方が可能な強誘電体材料を含む。当該強誘電体材料は、引き続いての半導体デバイス１００の処理においても溶解しない。しかしながら、当該強誘電体材料は、いくつかの実施例において、溶媒に対して不浸透性ではない。この場合、希薄ナノチューブメッシュを輸送するのに使用される技術には、溶媒（例えばＰＤＭＳスタンプのような）が含まれないか、及び／又は、半導体チャネル層１１０がソース層１０８に蒸着されてメモリ層１０６は溶媒にさらされることがない。いくつかの実施例では、メモリ層１０６は、ポリフッ化ビニリデン（ＰＶＤＦ）及びこれのトリフルオロエチレン（ＴｒＦＥ）を有するコポリマー、ナイロン（ポリ−ｍ−キシリレンアジパミド）、並びにポリビニルアルコールの一以上を含む強誘電体材料を含む。
【００１４】
いくつかの実施例では、メモリ層１０６及び／又は誘電体層１０４は、誘電体材料に完全に取り囲まれるフローティングゲート２０２を含む。フローティングゲート２０２は、電荷を蓄積できる伝導性又は半導体材料の層を含む。誘電体材料は、ソース層１０８及びチャネル層１１０双方がフローティングゲート２０２と直接電気的接触することがないようにフローティングゲートを覆う。いくつかの実施例では、フローティングゲート２０２はアルミニウム製であり、これを覆う誘電体材料は酸化アルミニウムを含む。他実施例では、フローティングゲート２０２はケイ素製であり、これを覆う誘電体材料は二酸化ケイ素を含む。
【００１５】
図２の例では、フローティングゲート２０２はメモリ層１０６の下方において誘電体層１０４に含まれる。他実施例では、メモリ層１０６は完全に又は部分的にフローティングゲート２０２を含む。誘電体材料の厚さは、フローティングゲート２０２とソース層１０８との間又はフローティングゲート２０２とチャネル層１１０との間で、例えばトンネリング又はホットキャリア注入のようなプロセスを介して電荷交換が生じ得るように作られる。いくつかの実装では、電荷交換を制御するべく複数層の誘電体材料が使用される。例えば、図３の実施例では、フローティングゲート２０２を取り囲むべく２つの誘電体材料１０４ａ及び１０４ｂが使用される。いくつかの実施例では、誘電体材料１０４ｂはメモリ層１０６を形成する。他実施例では、メモリ層１０６は半導体デバイスに含まれない。
【００１６】
図１に戻ると、ソース層１０８はメモリ層１０６上に形成されている。メモリ層１０６を含まない実施例では、ソース層１０８は誘電体層  １０４上に形成される。ソース層１０８は例えば、複数カーボンナノチューブ（ＣＮＴｓ）の浸透ネットワーク、グラフェン層、金属及び／若しくは半導体ナノワイヤの浸透ネットワーク、又は、伝導体、半導体、若しくはパーフォレーションを含む半金属の浸透層を含む。ソース層１０８は、ソース層１０８及び当該ソース層が形成された層（例えばメモリ層１０６）双方と直接接触する引き続き堆積される層を許容するべくパーフォレーションが入れられる。図１の例では、ソース層１０８は複数カーボンナノチューブ（ＣＮＴｓ）を含む。当該ＣＮＴｓは側面が、メモリ層１０６の表面上に横たわる。その結果得られるナノチューブソース層１０８は、ナノチューブソース層１０８内のナノチューブ密度に起因して、複数の交差及び／又は隣接ナノチューブの電気的に相互接続されたランダムメッシュを有する。上方から見ると、ナノチューブソース層１０８のメッシュは十分に希薄なので、ナノチューブソース層１０８の複数ナノチューブにより覆われるのと少なくとも同じ程度のメモリ層１０６の下地表面が露出される。代替実施例では、伝導性の又はドープされた複数半導体ナノワイヤの希薄ネットワークが、ソース層１０８のための希薄であるが浸透性の膜として使用できる。当該フィルムはメモリ層１０６に直接接触する。当該ナノワイヤの例は、銀ナノワイヤ及びケイ素ナノワイヤを含むが、これらに限られない。また、ナノチューブ及び半導体ナノワイヤはそれぞれ、固有の低い状態密度（ＤＯＳ）を有する。これは、高いＤＯＳを有する金属と対照的である。他実施例では、ソース層１０８は、グラフェン層、又は伝導体、半導体、若しくは、パーフォレーションを有するべく構成された半金属層である。
【００１７】
いくつかの実施例では、ソース層１０８は、希薄かつ電気的浸透性の、個別の及び／又はバンドルの複数ナノチューブである。当該ナノチューブは主に、複数の一重壁カーボンナノチューブ（ＳＷＮＴｓ）であり、いくつかの実施例では、大部分がＳＷＮＴｓであることが好ましい。本明細書で使用される「希薄」とは、例えば、実質的に複数ナノチューブにより覆われることがないメモリ層１０６の領域を有する、ソース層１０８に含まれるナノチューブ膜をいう。認識可能な長さの複数ナノチューブ及び薄い複数ナノチューブバンドルが存在し、これらは、その上方若しくは下方又は隣において交差する当該層と関連づけられた他のナノチューブ若しくはナノチューブバンドルを有しない。いくつかの実施例では、当該膜は半導体又は金属ナノワイヤを含む。ソース層１０８は、下地表面が、例えば約０．１％から約９９．９％、約３０％から約９０％、及び約５０％から約８０％の範囲で露出される程度に十分希薄である。さらに、「浸透」とは、（ｉ）ソース層１０８の一端から他端への電気的連続性を得るのに十分な所定密度の複数ナノチューブ（すなわち単位面積当たりの所定数のナノチューブ）若しくはナノワイヤを有するナノチューブ若しくはナノワイヤソース層１０８、又は（ｉｉ）頻繁なパーフォレーション（例えばナノメートル範囲、ピコメートル範囲、及び／又はマイクロメートル範囲において生じる）を含むがソース層１０８の一端から他端への電気的連続性を維持している伝導体、半導体、若しくは半金属膜をいう。浸透性ナノチューブ膜又はネットワークは、メモリ層１０６上に直接成長されるか又は一以上の様々な適切な方法により堆積される。
【００１８】
図１の例におけるナノチューブソース層１０８の曲線は、ナノチューブネットワーク（例えばＣＮＴメッシュ）を代表し、他の層に対する当該メッシュの位置を示すことを意図する。しかしながら、図１の曲線は、縮尺どおりに描かれているわけではなく、又は、当該ナノチューブがどのようにしてメモリ層１０６の表面上に実際に横たわっているのかを物理的に描くことを意図したものではない。現実には、当該ナノチューブは、メモリ層１０６の表面の複数部分と直接接触して横たわり、メモリ層１０６の当該表面と実質的にすべての面積において接触する。一のバンドルが他の一のバンドルを通過するこれらの偶発的な交差を除いては、ナノチューブソース層１０８当該ナノチューブは、図１におけるメモリ層１０６の表面に沿って横たわる。
【００１９】
いくつかの実施例では、ソース層１０８は、コンタクトパッド１１１により電気的接触を受ける。コンタクトパッド１１１は例えば、ナノチューブソース層１０８のナノチューブネットワークの一以上の縁端に電気的接触を与える。コンタクトパッド１１１は接触材料を含む。当該接触材料は、ソース層１０８との、例えばナノチューブソース層１０８に含まれる複数ナノチューブとの、オームコンタクトを形成する金属である。ソース層１０８との電気的接触は、ソース層１０８の一縁端に沿って横たわるコンタクトパッド１１１を介して作られる。図１は例えば、ナノチューブソース層１０８の下に横たわるコンタクトパッド１１１を示す。しかしながら、いくつかの実施例では、コンタクトパッド１１１は、ソース層１０８の少なくとも一部の頂部に堆積される。いくつかの実装では、半導体デバイス１００のサイズは、金属電極又はコンタクトパッド１１１と直接接続される個別のナノチューブ若しくはナノチューブバンドル又はナノワイヤをソース層１０８に有することにより低減（又は最小化）され得る。
【００２０】
半導体材料を含む半導体チャネル層１１０は、ソース層１０８上に形成される。図１の実施例では、半導体チャネル層１１０はまた、メモリ層１０６の一部と接触する。ソース層１０８及び半導体チャネル層１１０は、ゲート電圧チューナブル電荷注入バリアを形成する。以下でさらに詳細に記載するが、半導体デバイス１００はショットキーバリア電界効果トランジスタ（ＦＥＴ）として機能する。ここでは、電流変調が、ソース層１０８と半導体チャネル層１１０との界面におけるショットキーバリアのゲート電界誘導変調に起因する。ナノチューブソース層１０８の複数ナノチューブが固有の低い状態密度（ＤＯＳ）を有するので、当該ナノチューブのフェルミ準位は、当該バリアを薄くしてトンネリングを許容する電界誘導バンドの曲がりに加え、ゲート電界に応じた認識可能なシフトを受けることで当該バリアの高さを低めることができる。対照的に、ソース層１０８がナノチューブの代わりに金属を含んでいたとしたら、ソース層１０８はバリアの高さを変えることができない。金属は、バリアの高さを変えることができるフェルミ準位シフトを許容しない高いＤＯＳを有するからである。他の高ＤＯＳソース材料を有するデバイスは、薄くなるバリアに起因して依然動作し得るが、その電流変調は低ＤＯＳ材料を有するものほど大きくならない。複数金属ナノワイヤは、バルク形態において大きな状態密度を有するが、ナノワイヤ形態の場合の量子閉じ込めに起因して低ＤＯＳを有することができる。半金属グラフェンは、その格子構造に起因して、低ＤＯＳを有する。半導体デバイス１００は、電界誘導バンドの曲がり及びトンネリングに起因して、ソース層１０８が複数ナノチューブ以外に金属を含む構成において依然機能する。しかしながら、機能する当該構成に対しては、大きなゲート電圧の使用により又は非常に大きな誘電率を有する誘電体層１０４に誘電体材料を含むことにより、非常に高い局所的電界が作られる。これにより、誘電体層１０４にとって利用可能な材料の範囲が厳しく制限される。したがって、例えば複数ナノチューブのような低い状態密度の材料は、他層にとっての材料選択に対して柔軟性を与える。複数ナノチューブは空気中で安定なので、これにより、複数ナノチューブを含む半導体デバイス１００を商品化する可能性が向上する。
【００２１】
上述のように、半導体チャネル層１１０は半導体材料を含む。半導体チャネル層１１０は、有機又は無機半導体材料を含む。動作上、無機半導体の価電子バンドの頂部は、分子又はポリマー有機半導体の最高被占軌道（ＨＯＭＯ）準位と等価である。他方、無機半導体の伝導バンドの底部は、分子又はポリマー有機半導体の最低被占軌道（ＬＵＭＯ）準位と等価である。以下の説明において、価電子バンド準位及び伝導バンド準位とは、無機半導体に対するこれらの通常の意味並びに分子及びポリマー半導体に対するこれらの等価物をいう。
【００２２】
半導体チャネル層１１０の半導体材料は、当該半導体材料のＨＯＭＯが、ナノチューブソース層１０８の複数ナノチューブの、ゲート層１０２により誘導される現実的に適用可能なゲート電界に対するフェルミ準位範囲内にあるようにされる。以下の記載は、半導体材料が当該ナノチューブのフェルミ準位範囲内にない場合に何が起こるのかを説明する。
【００２３】
半導体材料のＨＯＭＯが当該ナノチューブのフェルミ準位の上方にある場合、ゲート電界は、正孔の蓄積層（アンチバリア）にバリアを生成する必要がある。したがって、半導体デバイス１００は、半導体チャネル層１１０及びナノチューブソース層１０８に対して整列するノーマリーオン（アンチバリア）バンドを有することとなる。付加的に、ナノチューブソース層１０８が複数ナノチューブバンドルを含む場合、当該ナノチューブバンドルは自己遮蔽し、半導体デバイス１００のチャネルをオフに切り替えることができるか否かに影響する。例えば、バンドルの頂部ナノチューブはゲート層１０２から遮蔽され、ゲート層１０２のゲート電界は対応するバリアをオフに切り替えることができない。当該ナノチューブは、ゲート層１０２により誘導されるゲート電界から独立して流れる電流を許容するので、当該ノーマリーオン半導体デバイス１００は事実上オフに切り替えることができず、オン／オフ電流比を大幅に低減する。
【００２４】
対照的に、半導体材料のＨＯＭＯが当該ナノチューブのフェルミ準位の下方にある場合、ゲート層１０２は先に存在するバリアを低減する必要がある。したがって、半導体デバイス１００は、半導体チャネル層１１０及びナノチューブソース層１０８に対して整列するノーマリーオフバンドを有することとなる。さらに、ドレイン・ソース間電流は、ナノチューブソース層１０８のバンドルの底部近くの複数ナノチューブによりオンに切り替えられる。ナノチューブソース層１０８のバンドルにおける頂部の複数ナノチューブが当該切り替えにほとんど参加しないにもかかわらず、当該ナノチューブはオン／オフ電流比を劣化させることがない。
【００２５】
したがって、適切なＨＯＭＯ準位若しくは価電子バンド縁端又はＬＵＭＯ準位若しくは伝導バンド縁端を有する半導体チャネル層１１０用半導体材料を使用することにより、ゲート層１０２を使用して半導体デバイス１００を制御可能となることに関する当該問題を緩和することができる。半導体チャネル層１１０用半導体材料の以下の記載は、ナノチューブソース層１０８の仕事関数が約−５．０ｅＶであると仮定する。半導体チャネル層１１０として機能するべく可能なｐチャネル材料は、約−５．０ｅＶから約−７．０ｅＶのＨＯＭＯ準位又は価電子バンド縁端エネルギーを有する半導体材料を含む。加えて、ナノチューブソース層１０８が複数ナノチューブバンドルを含む場合、半導体チャネル層１１０の半導体材料は、当該バンドル内のナノチューブの仕事関数よりも合理的に深いＨＯＭＯ準位を有する（すなわち当該ナノチューブの仕事関数が約−５．０ｅＶの場合に約−５．２ｅＶから約−７．０ｅＶの範囲内にある）以下の材料の一以上である。すなわち、ＮＮ，Ｎ’−ジ（１−ナフチル）−Ｎ，Ｎ’−ジフェニル−１，１’−ジフェニル−１，４’−ジアミン（ＮＰＤ）、ポリ［（９，９−ジオクチル−フルオレニル−２，７−ジイル）−オルト−コ−（９−ヘキシル−３，６−カルバゾール）］（ＰＦ−９ＨＫ及びポリ９，９−ジオクチルフルオレン−コ−Ｎ−（４−ブチルフェニル）ジフェニルアミン）（ＴＦＢ）である。バンドルナノチューブを含んだナノチューブソース層１０８を有するｐチャネル半導体デバイス１００の半導体チャネル層１１０のために挙げられた半導体材料に加え、約−５．０ｅＶのナノチューブ仕事関数を有する無視可能な正孔注入バリアを形成するＨＯＭＯ準位を有する半導体材料も用いることができて、約−５．０ｅＶから約−５．２ｅＶのＨＯＭＯ準位又は価電子バンド縁端エネルギーを有する以下の有機又は無機半導体材料の一以上から選択することができる。すなわち、多結晶シリコン、ペンタセン、ポリ（３−ヘキシルチオフェン）（Ｐ３ＨＴ）、ルブレン、及びテトラセンである。いくつかの実施例では、半導体チャネル層１１０の価電子バンド縁端又はＨＯＭＯ準位は、ソース層１０８の仕事関数である約−１．５ｅＶから約＋１．５ｅＶの範囲内にある。
【００２６】
ｎチャネルデバイスである半導体デバイス１００に対しても同様に、半導体チャネル層１１０に含まれる可能な材料は、約−３．０ｅＶから約−５．０ｅＶのＬＵＭＯ準位又は伝導バンド縁端エネルギーを有する半導体材料を含む。加えて、ナノチューブソース層１０８が複数ナノチューブバンドルを含む場合、ナノチューブソース層１０８と整列するノーマリーオフバンド（すなわち電子注入バリア）を形成するＬＵＭＯ準位を有する半導体チャネル層１１０により、前記ＬＵＭＯ準位が約−３．０ｅＶから約−４．８ｅＶであれば（当該ナノチューブの仕事関数が約−５．０ｅＶの場合）、当該電子流のゲートとなるトランジスタ作用が可能となる。半導体チャネル層１１０のために適用可能な材料は、５，５＿−ジパーフルオロヘキシルカルボニル−２，２＿：５＿，２＿：５＿，２＿−クアテルチオフェン（ＤＦＨＣＯ−４Ｔ）、ＤＦＨ−４Ｔ、ＤＦＣＯ−４Ｔ、Ｐ（ＮＤＩ２ＯＤ−Ｔ２）、ＰＤＩ８−ＣＮ２、ＰＤＩＦ−ＣＮ２、Ｆ１６ＣｕＰｃ、及びフラーレン、ナフタレン、ペリレン、並びにオリゴチオフェン誘導体を含む。ｎチャネル半導体デバイス１００に対しては、バンドルナノチューブを含んだナノチューブソース層１０８を有する半導体チャネル層１１０のために挙げられた半導体材料に加え、約−５．０ｅＶのナノチューブ仕事関数を有する無視可能な電子注入バリアを形成するＬＵＭＯ準位を有する半導体材料も用いることができて、約−４．８ｅＶから約−５．０ｅＶのＬＵＭＯ準位又は伝導準位縁端エネルギーを有する任意の有機又は無機半導体であり得る。いくつかの実施例では、半導体チャネル層１１０の伝導バンド縁端又はＬＵＭＯ準位は、ソース層１０８の仕事関数である約−１．５ｅＶから約＋１．５ｅＶの範囲内にある。
【００２７】
ナノチューブソース層１０８が個別のナノチューブを含む場合、半導体チャネル層１１０はまた、当該ナノチューブに対して無視可能な注入バリアを形成する半導体材料を含むことができる。無視可能とは、ナノチューブ仕事関数と半導体チャネル層１１０のＨＯＭＯ又はＬＵＭＯ準位とのオフセットが約０．２ｅＶ未満であることを意味する。これは、個別のナノチューブがバンドルナノチューブよりも小さな直径を有し、上述の遮蔽メカニズムを被ることが予想されないからである。これにより、ゲート電界の適用を通じてもたらされる電荷注入バリアが、当該デバイスをオフに切り替えることができる。
【００２８】
半導体チャネル層１１０は有機半導体材料を含み、ソース層１０８上に形成される。半導体チャネル層１１０の有機半導体材料は、例えばナフタレン、アントラセン、ルブレン、テトラセン、ペンタセン、ヘキサセン、及びこれらの誘導体のような線形縮合多環芳香族化合物（又はアセン化合物）と、例えば銅フタロシアニン（ＣｕＰｃ）系化合物、アゾ化合物、ペリレン系化合物、及びこれらの誘導体のような顔料と、例えばヒドラゾン化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリルビニル化合物、ピラゾリン系化合物、トリフェニルアミン誘導体（ＴＰＤ）、アリルアミン化合物、低分子量アミン誘導体（ａ−ＮＰＤ）、２，２’，７，７’−テトラキス（ジフェニルアミノ）−９，９’−スピロビフルオレン（スピロ−ＴＡＤ）、Ｎ，Ｎ’−ジ（１−ナフチル）−Ｎ，Ｎ’−ジフェニル−４，４’−ジアモノビフェニル（スピロ−ＮＰＢ）、４，４’、４”−トリス［Ｎ−３−メチルフェニル−Ｎ−フェニルアミノ］トリフェニルアミン（ｍＭＴＤＡＴＡ）、２，２’，７，７’−テトラキス（２，２−ジフェニルビニル）−９，９−スピロビフルオレン（スピロ−ＤＰＶＢｉ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（ＤＰＶＢｉ）、（８−キニノリノラト）アルミニウム（Ａｌｑ）、トリス（８−キノリノラト）アルミニウム（Ａｌｑ３）、トリス（４−メチル−８キノリノラト）アルミニウム（Ａｌｍｑ３）、及びこれらの誘導体のような低分子化合物と、例えばポリチオフェン、ポリ（ｐ−フェニレンビニレン）（ＰＰＶ）、ビフェニル基含有ポリマー、ジアルコキシ基含有ポリマー、アルコキシフェニルＰＰＶ、フェニルＰＰＶ、フェニル／ジアルコシキＰＰＶコポリマー、ポリ（２−メトキシ−５−（２’−エチルヘキシルオキシ）−１，４−フェニレンビニレン）（ＭＥＨ−ＰＰＶ）、ポリ（エチレンジオキシチオフェン）（ＰＥＤＯＴ）、ポリ（スチレンスルホン酸）（ＰＳＳ）、ポリ（アニリン）（ＰＡＭ）、ポリ（Ｎ−ビニルカルバゾール）、ポリ（Ｎ−ビニルカルバゾール）、ポリ（ビニルピレン）、ポリ（ビニルアントラセン）、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒドハロゲン化樹脂、及びこれらの変性物のようなポリマー化合物と、例えば５，５＿−ジパーフルオロヘキシルカルボニル−２，２＿：５＿，２＿：５＿，２＿−クアテルチオフェン（ＤＦＨＣＯ−４Ｔ）、ＤＦＨ−４Ｔ、ＤＦＣＯ−４Ｔ、Ｐ（ＮＤＩ２ＯＤ−Ｔ２）、ＰＤＩ８−ＣＮ２、ＰＤＩＦ−ＣＮ２、Ｆ１６ＣｕＰｃ、及びフラーレン、ナフタレン、ペリレン、並びにオリゴチオフェン誘導体のようなｎ型輸送有機低分子、オリゴマー、若しくはポリマーと、及び／又は、例えば酸化亜鉛（ＺｎＯ）及びケイ素のような無機半導体とを含み得る。
【００２９】
ドレイン層１１２は半導体チャネル層１１０上に形成され、ドレイン層１１２は伝導性材料を含む。ドレイン層１１２は、カーボンナノチューブ層、隣接金属膜、隣接半導体膜、隣接透明伝導性酸化物、又は半導体ナノワイヤ層を含む。例えば、いくつかの実施例では、ドレイン層１１２は、半導体チャネル層１１０の頂部上に直接堆積された薄いＰｄメタライゼーションを含む。他実施例では、ドレイン層１１２は例えば金のような金属を含む。他実施例では、ドレイン層はナノチューブ層を含む。いくつかの実装では、半導体デバイス１００のサイズは、ドレイン層１１２内の個別のナノチューブを利用することにより低減（又は最小化）し得る。当該ナノチューブは金属電極に接続される。
【００３０】
本明細書に記載のデバイス構成は、透明半導体デバイス１００として具体化することができる。ゲート層１０２としてはシリコンバックゲートではなく、ゲート層１０２は、インジウムスズ酸化物のような光学的に透明な伝導性材料、又は透明絶縁基板１０１上に堆積される薄いＳＷＮＴ膜であり得る。そして透明ゲート層１０２は、光学的に透明な誘電体層１０４により覆われ、光学的に透明なメモリ層１０６が後続し、希薄な浸透性ソース層１０８が後続し、上述のような当該デバイス層の残りが後続する。透明伝導性材料はまた、ドレイン層１１２に対して、透明伝導性酸化物層が後続する薄いナノチューブ膜又は２層の薄金属のように使用することができる。いくつかの実施例では、絶縁基板１０１、ゲート層１０２、誘電体層１０４、メモリ層１０６、ソース層１０８、半導体チャネル層１１０、及びドレイン層１１２はすべて光学的に透明である。記載の構成はまた、ソース層、ドレイン層、及びゲート層のためにＳＷＮＴ膜を使用する必要がある可撓性トランジスタの製造にとっても受け入れ可能である。可撓性誘電体層１０４、可撓性メモリ層１０６が可撓性絶縁基板１０１上に構成される。いくつかの実施例では、絶縁基板１０１、ゲート層１０２、誘電体層１０４、メモリ層１０６、ソース層１０８、半導体チャネル層１１０、及びドレイン層１１２はすべて可撓性である。
【００３１】
次に図４を参照すると、他の一の半導体デバイス４００の非限定的な一実施例の断面の２次元概略図（厚さは縮尺どおりではない）が示される。頂部ゲート半導体デバイス４００は以下の層を含む。すなわち、絶縁基板１０１、ゲート層１０２、誘電体層１０４、メモリ層１０６、コンタクトパッド１１１、ソース層１０８、半導体チャネル層１１０、及びドレイン層１１２である。絶縁基板１０１は、絶縁基板１０１上に形成されるドレイン層１１２を絶縁する。半導体材料を含む半導体チャネル層１１０がドレイン層１１２上に形成される。ソース層１０８は、半導体チャネル層１１０上に形成される。ソース層１０８は、引き続き堆積される層がソース層１０８と当該ソース層が形成された層との双方に直接接触できるようにパーフォレーションが入れられる。ソース層１０８の少なくとも一部がコンタクトパッド１１１と接触する。メモリ層１０６が、ソース層１０８にわたって、これと接触してかつ半導体チャネル層１１０と接触して形成される。誘電体層１０４がメモリ層１０６上に形成され、ゲート層１０２が誘電体層１０４上に形成される。いくつかの実施例では、それぞれが金属電極によって直接接触する個別のナノチューブ又はナノチューブバンドルを含むソース層１０８が、半導体デバイス４００のサイズを低減又は最小化するべく使用される。
【００３２】
次に図５を参照すると、図１に示した半導体デバイス１００の一実施例に対するサイクル輸送曲線５００が示される。半導体デバイス１００は、変性ドープｐ型Ｓｉを含むゲート層１０２、ＢＣＢを含むメモリ層１０６、カーボンナノチューブ希薄ネットワークを含むナノチューブソース層１０８、パラジウムを含むコンタクトパッド１１１、ポリ（９，９−ジオクチルフルオレン−コ−Ｎ−（４−ブチルフェニル）ジフェニルアミン）（ＴＦＢ）を含む半導体チャネル層１１０、及び金を含むドレイン層１１２を含む。
【００３３】
図５に見られるように、半導体デバイス１００（図１）のオン状態にあるドレイン電流（ＩＤ）５０２とオフ状態にあるＩＤ５０４とのオン／オフ比は、４桁よりも大きい。約−５Ｖのドレイン・ソース間電圧（ＶＳＤ）において、オン状態電流５０２は０．０３５ｍｍ２のピクセルサイズに対して約０．８μＡであり、約２．３ｍＡ／ｃｍ２の電流密度に対応する。なお、半導体チャネル層１１０（図１）への注入はナノチューブソース層１０８（図１）とドレイン層１１２（図１）との重なり面積全体にわたって生じるので、ちょうど有機発光ダイオード及び有機太陽電池に対するように、面積電流密度が明確に画定される。半導体デバイス１００の低い駆動電圧が有機薄膜トランジスタに対する改良点である。
【００３４】
図５がサイクル輸送曲線５００を示すのと同様のデバイスでは、ナノチューブソース材料内のサブミクロン微粒子が、ナノチューブソース層１０８とドレイン層１１２との間の複数の直接短絡それぞれの前に、半導体チャネル層１１０をいかに薄く作ることができるかを制限し、当該デバイスを動作不能にした。当該実施例の厚さが少なくとも３５０ｎｍにある半導体チャネル層１１０が、当該直接短絡を防止した。いくつかの実施例では、半導体チャネル層１１０の厚さは約１から２ｎｍまで小さい。半導体チャネル層１１０の厚さは、例えば約１ｎｍから約５０００ｎｍの範囲にある。なお、横型有機ＦＥＴに対しては、３５０ｎｍのチャネル長さには高価な高解像度パターニングが必要となる。ソース材料微粒子の削減／低減により、（高電流を駆動する能力によって示される）オン状態チャネル抵抗ゆえにデバイス動作に有利となる依然として高い電流密度が実現可能でありながら、半導体チャネル層１１０を薄く作ることができる。これにより、読み出し速度が改良されて半導体デバイス１００の電力消費が低減される。
【００３５】
サイクル輸送曲線５００からは、−１００Ｖから＋１００Ｖのゲート電圧スキャンに対する約１５７Ｖのヒステリシスが示される。大きなヒステリシスは不揮発性メモリアプリケーションに対して有用である。ここで使用される大きなゲート電圧は、ゲートリーク電流を防止するべく約２００ｎｍの厚さを有する熱酸化物を含む誘電体層１０４（図１）に起因する。必要なゲート電圧は、誘電体層１０４の厚さを低減することにより、メモリ特性に妥協することなく大幅に低減する必要がある。
【００３６】
本実施例では、約１２ｎｍ厚のＢＣＢ層が、メモリ層１０６（図１）として機能する電荷蓄積層として設計された。ＢＣＢが選択されたのは、商業的に入手可能、処理が容易、及び硬化後安定だからである。Ｓｉ−Ｏ結合及び芳香環を含むＳｉ系ポリマーとして、良好な安定性をもって優秀な同時２極性電荷蓄積を有するＢＣＢが示されている。サイクル輸送曲線の方向は、当該ヒステリシスの起点を示す。ｐチャネルを含む半導体デバイス１００に対しては、当該チャネル近くの誘電体における電荷蓄積によって、反時計回り方向すなわち低いバックスイープ電流（低ＢＳＣ）ヒステリシスが生じる。実際のところ、半導体デバイスのサイクル輸送曲線には強い低ＢＳＣヒステリシスが見られる。これは、電荷蓄積が当該ヒステリシスの起点であることを示す。
【００３７】
当該ヒステリシスがメモリ層１０６における電荷蓄積に起因することをさらに実証するべく、異なるゲート電圧（ＶＧ）範囲にわたるサイクル輸送曲線６００を図６に示す。図６に示される傾向は、当該スキャンにおいて「ターンバックポイント」ゲート電圧に従うしきい電圧のシフトである。シフトのメカニズムは、以下の静電気学に基づいて理解することができる。一般性を失うことなくＶＧがその最も負の値にあることを仮定する。ゲート層１０２（図１）上に蓄積された負電荷をバランスさせるべく、ナノチューブソース層１０８（図１）及びメモリ層１０６（図１）双方は、補償量の正電荷を含む。ソース層１０８のカーボンナノチューブ上の正電荷は、半導体チャネル層１１０（図１）とのコンタクトバリアを押し下げる。これにより、ｐチャネルデバイスがそのオン状態となるような正孔注入が可能となる。ここで、ゲート電圧をゼロに向けてではあるが約−５０Ｖまでのみスキャンする（図６の曲線６０２）。低下するＶＧに応じ、ゲート層１０２上の負電荷と、ナノチューブソース層１０８及びメモリ層１０６の組み合わせ上の対応する正電荷とが低減されるが、メモリ層１０６上の電荷はトラップされて容易には排出されない。静電的な電荷バランスを維持するべく、ナノチューブソース層１０８のカーボンナノチューブ上の正電荷が優先的に排出されて、その半導体チャネル層１１０とのコンタクトバリアが引き上げられ、当該チャネルの迅速なオフへの切り替えが得られる。最初のターンバックポイント（−５０Ｖ）において、トラップされた電荷のほとんどがメモリ層１０６内に維持されているので、再びＶＧがより負となると、ナノチューブソース層１０８内の正電荷が急速に補充されて当該チャネルは再びオンにターンバックする。各偏位においてＶＧが約−１００Ｖに戻ると、当該挙動は任意のターンバックポイントに対して生じ、当該チャネルがオンになる見かけのしきい電圧は、当該スキャンが方向を変えてターンバックするＶＧの近くに横たわるようにシフトする。図６のサイクル輸送曲線６００により示されるように、メモリ層１０６は負電荷及び正電荷を蓄積することができるので、当該挙動は負及び正のＶＧターンバックポイント双方に対して保持される。常に＋１００Ｖに戻るＶＧスキャンに対する図７のサイクル輸送曲線７００により、対称的挙動も示される。ここでは、当該チャネルがオフになる見かけのしきい電圧が当該ターンバックポイントの近くに横たわるようにシフトする。したがって、半導体デバイス１００におけるヒステリシスは、ＶＧターンバックポイントに応じてプログラム可能であり、スキャン範囲を図８のサイクル輸送曲線８００により示されるように制限することによって事実上ゼロにすることさえ可能である。
【００３８】
不揮発性半導体デバイスの各状態における安定性は有用である。図９は、半導体デバイス１００（図１）の、オン状態及びオフ状態双方のそれぞれに対する安定性を示す。半導体デバイス１００をそのオン状態に設定するべく、ＶＧが１００Ｖまでのスキャンがされた後、０Ｖまで戻るスキャンがされた。オフ状態は、ＶＧがまず−１００Ｖまでのスキャンがされ及び０Ｖまで戻るスキャンがされた。３０分後、オン状態のソース・ドレイン間電流９０２は依然として、オフ状態のＩＤ９０４よりも３桁を超えて高かった。これは、当該ＢＣＢ層の相対的に良好な電荷蓄積安定性を示す。しかしながら、ＢＣＢは典型的には電荷蓄積材料として使用されない。電荷の緩和により、メモリ層１０６（図１）に電荷損失がもたらされる。これは、オン状態ＩＤ９０２の緩やかな減衰からわかる。オフ状態ＩＤ９０４の増加に対応する。ＣＮＴｓとの電荷交換に対して大きなバリアを示す電荷蓄積材料を使用することで、より安定した半導体デバイス１００が可能となる。
【００３９】
電荷蓄積層として機能するメモリ層１０６に含まれる材料は、ナノチューブソース層１０８との電荷交換に対するエネルギーバリアを示す材料である。当該バリアを克服して電荷をメモリ層１０６の中に（又はこれの外から）輸送することは、臨界しきい電圧ΔＶＣと称されるゲート電圧ＶＧの特徴的な最小変化を含む。当該臨界しきい電圧ΔＶＣは、すでに電荷蓄積層１０６に蓄積された電荷から独立であり、かつ、当該蓄積された電荷の符号からも独立である。所定ゲート電圧ＶＧ０に対し、メモリ層１０６における電荷量がＱ０であると仮定する。メモリ層１０６における電荷量ＱのＱ０＋ΔＱまでの増加は、ゲート電圧ＶＧの対応する最小変化ΔＶＣを含み、その結果ゲート電圧ＶＧの新たな値はＶＧ０＋ΔＶＣとなる。ゲート電圧ＶＧが所定ゲート電圧ＶＧ０に戻ることは、対応的にメモリ層１０６における電荷量ＱがＱ０に戻ることにならない。むしろ、メモリ層１０６における電荷量ＱがＱ０に戻るには、ゲート電圧ＶＧがＶＧ０−ΔＶＣにまで低減される必要がある。したがって、任意の所定ゲート電圧ＶＧ０に対しては、ゲート電圧ＶＧが±ΔＶＣ未満で変化する限り、メモリ層１０６の電荷状態は変わらない。半導体デバイス１００は、メモリ素子として使用される場合、複数のメモリ状態を画定するヒステリシスに依存し、ひいては当該ヒステリシスがメモリ層１０６の異なる電荷状態を要求する。このため、使用される電荷蓄積材料の特徴（並びに誘電体層１０４の材料及び厚さ並びにメモリ層１０６の厚さ）である量±ΔＶＣは、メモリ素子として使用される場合の半導体デバイス１００に対する書き込み電圧及び消去電圧の下限を設定する。
【００４０】
いくつかの実施例では、半導体デバイス１００は、メモリ素子の代わりにトランジスタとして動作する。トランジスタにおいてはヒステリシスは望ましくない。しかしながら、カーボンナノチューブ縦型電界効果トランジスタ（ＣＮ−ＶＦＥＴ）（メモリ層１０６なし）は一般に実質的なヒステリシスを示す。半導体デバイス１００のメモリ層１０６は、半導体デバイス１００がトランジスタとして動作する場合において、ゲート電圧の範囲が±ΔＶＣ未満に制限される限り、通常はメモリ層１０６なしで観測されるヒステリシス効果を緩和するのに役立つ。
【００４１】
図８に戻ると、曲線８００は、ヒステリシスが、ＢＣＢをメモリ層１０６（図１）に含めることによりゼロ近くにある一方、半導体デバイス１００（図１）に適用されるゲート電圧の範囲を制限していることを実証する。図８に示されるように、約１２ｎｍ厚のＢＣＢ層を有する約２００ｎｍ厚のＳｉＯ２誘電体層に対しては、ゲート電圧範囲が約＜２５Ｖのスパン（すなわち範囲±ΔＶＣが当該条件下で約２５Ｖ）に制限される場合、ヒステリシスがほとんど存在しない。したがって、半導体デバイス１００がメモリ素子として動作する場合に観測されるヒステリシスは、半導体デバイス１００が、制限されたゲート電圧スパンのトランジスタとして動作する場合に緩和される。さらに、当該ほぼヒステリシスなしの動作は、半導体デバイス１００に適用される初期ゲート電圧（約＞２５Ｖ）によって、任意の所望ゲート電圧の近くに生じるようにプログラムすることができる。これは、図８におけるシフトした曲線８００により実証されている。
【００４２】
しかしながら、半導体デバイス１００においてほぼヒステリシスなしの動作を許容する制限されたゲート電圧範囲はまた、当該デバイスにおけるオフ電流に対するオン電流の比も制限する。トランジスタにおいては大きなオン／オフ電流比が望ましいので、当該目的のため、大きな電圧スイングを許容する大きな±ΔＶＣを有してこれによりさらにオン及びオフを行う（そのオン／オフ比を増大させる）メモリ層が望ましい。電荷蓄積層１０６は、ゲート電圧が臨界しきいゲート電圧を超える場合にのみ、ソース層１０８と電荷蓄積層１０６との間の電荷交換が生じるようにされる。これにより、プログラム可能しきい電圧を有するヒステリシスなしトランジスタとして動作する。
【００４３】
誘電体層１０４（例えば酸化ケイ素及び窒化ケイ素）における電荷トラップゆえに、（意図的に使用されるメモリ層１０６を有しない）ＣＮ−ＶＦＥＴにおいて有害なヒステリシスが生じる。当該電荷トラップも電荷を蓄積し、これにより当該デバイスにヒステリシスを誘導し得る。しかしながら、電荷交換に対するエネルギーバリア及び対応する±ΔＶＣが十分に画定された値であり得る意図的に使用されるメモリ層１０６の場合とは異なり、当該誘電体に関する電荷交換に対するバリアは可変かつ小さく、小さな有効±ΔＶＣをもたらす。これは、当該デバイスにおいて、ヒステリシスなしゲート電圧スキャン範囲及び対応するヒステリシスなしオン／オフ電流比を限定する。大きな±ΔＶＣ（約＞２５Ｖ）を目的として選択された電荷蓄積層１０６を組み込むことは、例えば当該電荷蓄積層としてＢＣＢを使用する半導体デバイス１００において、上述のように、半導体デバイス１００が約＜２５Ｖの制限されたゲート電圧スパンにおいてトランジスタとして動作する場合、半導体デバイス１００の性能が向上する。
【００４４】
図１０を参照すると、ＢＣＢ電荷蓄積層１０６（曲線１００２に対応）を含むメモリ素子のサイクル輸送曲線１０００と、電荷蓄積層なしの２つの対照ＣＮ−ＶＦＥＴのそれとの対比が示される。デバイスはすべて、２００ｎｍ厚熱酸化物層を有するｐ−Ｓｉ基板上にビルドされた。第１対照デバイス（曲線１００４に対応）は未処理ＳｉＯ２誘電体層上にビルドされた。第２対照デバイス（曲線１００６に対応）に対しては、酸化物表面が商業的に入手可能な撥水剤（ＲａｉｎＸ）によって処理されて当該酸化物表面が疎水性にされた。当該３つのデバイスに対し、他のすべてのパラメータは同一であった。−１００Ｖから＋１００Ｖのゲート電圧スキャン範囲に対しては、本メモリ素子のヒステリシス（曲線１００２）は約１５７Ｖであったが、対照デバイス（ＢＣＢなし）のヒステリシスはそれぞれ約９８Ｖ及び約６４Ｖ（曲線１００４及び１００６）である。本メモリ素子は、アップスキャン（Ｖｇ＝＋１００Ｖから開始）とダウンスキャン（Ｖｇ＝−１００Ｖから開始）とが対称的なヒステリシスを示し、負電荷及び正電荷双方に対するＢＣＢの良好な電荷蓄積能力が実証された。対照デバイスにおけるヒステリシス（曲線１００４及び１００６）にオフセットがあるのは、見かけ上同等の効率を有する正孔をトラップするＢＣＢとは対照的に、ＳｉＯ２は電子のトラップにより支配されるからである。
【００４５】
ここで図１１を参照すると、本開示の様々な実施例に係る半導体デバイス１００（図１）を製造する方法が示される。図１１のフローチャート１１００が、本明細書に記載の半導体デバイス１００の製造を実施するべく用いられる多くの異なるステップの一例を与えるに過ぎないことが理解される。ブロック１１１０では、ゲート層１０２（図１）が基板１０１（図１）上に形成され、ブロック１１２０では、誘電体層１０４（図１）がゲート層１０２上に形成される。ブロック１１３０では、メモリ層１０６（図１）が誘電体層１０４上に形成される。メモリ層１０６は、自己組織化単分子層、溶液を介して堆積されたポリマー、又は、例えばポリメチルメタクリレート（ＰＭＭＡ）層に埋め込まれたＡｕナノ粒子のような、ナノ粒子が埋め込まれた溶液を介して堆積されたポリマーを含む。いくつかの実施例では、フローティングゲート２０２（図２）が誘電体層１０４及び／又はメモリ層１０６に含まれる。
【００４６】
ブロック１１４０では、ソース層１０８（図１）がメモリ層１０６上に形成される。ソース層１０８は、例えば単数又は複数のカーボンナノチューブの電気的浸透性ネットワーク、グラフェン層、一以上の金属及び／若しくは半導体ナノワイヤ、又は、パーフォレーションを有するように構成された伝導体、半導体、若しくは半金属である。当該パーフォレーションは、フォトリソグラフィ的に画定されたマスク若しくは自己組織化ナノ粒子により画定されたマスクを通しての蒸着、マスキング及びエッチングが後続する連続膜の堆積、プラズマのアクティベーション及び／若しくは衝撃あり若しくはなしでの、溶液化学により若しくは反応種により（例えば部分的酸化により）行われるエッチングのような、しかしこれらに限られない処理による。当該場合において、ナノチューブソース層１０８は少なくとも一つのナノチューブを含む。ソース層１０８は、ソース層１０８及び当該ソース層が形成された層（例えばメモリ層１０６）双方と直接接触する引き続き堆積される層を許容するべくパーフォレーションが入れられる。
【００４７】
ブロック１１５０では、ソース層１０８の少なくとも一部と接触するコンタクトパッド１１１（図１）が形成される。例えば、コンタクトパッド１１１は、ナノチューブソース層１０８の少なくとも一部上に形成される。また、いくつかの実施例では、ナノチューブソース層１０８との電気的接触が、ナノチューブソース層１０８を形成する前にコンタクトパッド１１１をメモリ層１０６上に堆積することによって形成される。
【００４８】
ブロック１１６０では、半導体チャネル層１１０（図１）が、ソース層１０８及びメモリ層１０６双方に接触するように、ソース層１０８の他の一部に形成される。半導体チャネル層１１０の厚さ（すなわち半導体デバイス１００のチャネル長さ）は、半導体チャネル層１１０を堆積する方法、例えばスピンコーティング、熱蒸着、及び／又は他の様々な薄膜堆積技術の一以上、における処理パラメータにより決定される。いくつかの実施例では、半導体チャネル層１１０は、例えば抵抗熱蒸着、スパッタリング、スピンコーティング、インクジェット印刷、蒸気ジェット印刷、ドロップキャスティング、電気化学堆積、又は当該チャネル層厚さにわたる精細な制御を与える他の手段のような薄膜堆積技術によりソース層１０８上に形成される。いくつかの実施例では、半導体チャネル層１１０は、単分子層（例えば約１ｎｍ）もの薄さ若しくは数百ナノメートル厚（例えば約５００ｎｍ）以上、又はこれらの間の様々な厚さの一つであり、厚さ制御は堆積パラメータにより与えられる。有意なのは、ソース層１０８を被覆する半導体チャネル層１１０の厚さが半導体デバイス１００のチャネル長さを画定するということである。
【００４９】
基板は、半導体チャネル層１１０の結晶性を向上させるべく当該堆積の間加熱され得るか又はアモルファス相を達成するべく室温に保持される。堆積パラメータは、例えば抵抗熱蒸着型堆積方法の間に成長速度を増大させることによって、当該チャネル層のアモルファス相パーセントを増大させるべく変更することができる。なお、当該デバイスの縦型アーキテクチャに起因して、いくつかの実施例では、アモルファスチャネル層は好ましくは、粒界を通る短絡経路を防止する。アモルファス相が室温条件及び高成長速度で達成できない場合、より高温かつより低成長速度で、より小さな膜対膜の結晶サイズを成長させることでより「アモルファス類似」の膜が可能となり、これによりアモルファス膜の利益が得られる。代替的に、半導体デバイス１００は、必要とされる場合には、後の蒸着加熱サイクルを受けて半導体チャネル層１１０の結晶性を改良することができる。
【００５０】
ブロック１１７０では、ドレイン層１１２（図１）が半導体チャネル層１１０上に形成される。ドレイン層１１２は、例えば一以上のカーボンナノチューブの一層、隣接金属膜、隣接半導体膜、隣接透明伝導性酸化物、又は一以上の半導体ナノワイヤの一層である。
【００５１】
図１１のフローチャートが実行の具体的順序を示しているが、当該実行順序は描かれているものと異なってよい。例えば、２以上のブロックの実行順序は図示の順序に対してスクランブルしてもよい。また、図１１に連続して示される２以上のブロックを、同時に又は一部同時に実行してよい。さらに、いくつかの実施例では、図１１に示されるブロックの一以上をスキップ又は省いてよい。当該バリエーションのすべては本開示の範囲内にある。
【００５２】
図４に戻ると、本開示の様々な実施例に係る頂部ゲート半導体デバイス４００を製造するべくフローチャート１１００のブロックが並べ替えられる。例えば、ドレイン層１１２が基板１０１上に形成され、半導体チャネル層１１０がドレイン層１１２上に形成される。ソース層１０８が半導体チャネル層１１０上に形成される。ソース層１０８の少なくとも一部がコンタクトパッド１１１と接触する。メモリ層１０６がソース層１０８上に形成されて半導体チャネル層１１０と接触する。誘電体層１０４がメモリ層１０６上に形成され、ゲート層１０２が誘電体層１０４上に形成される。
【００５３】
その準１次元形状ゆえに、ナノチューブソース層１０８を構成する複数ナノチューブは、本質的なゲート電界向上を与える。これにより、比較的低いゲート電圧において（メモリ層１０６が電荷蓄積材料を含む場合）メモリ層１０６との電荷交換が容易になる。加えて、当該電荷蓄積材料との電荷交換の大部分は、ナノチューブソース層１０８から直接のものであって、半導体チャネル層１１０を媒介したものではない。これは、メモリ層１０６の電荷蓄積材料のバンド構造特性が、半導体チャネル層１１０のために使用される半導体材料から独立した当該ナノチューブに対して最適化されることを意味する。半導体デバイス１００の縦型チャネルアーキテクチャ及び異なる動作モードにより、易動度と当該誘電体層の粗度との結合が排除される。さらに、縦型チャネルアーキテクチャにより、集積回路（ＩＣ）及び／又はメモリチップの高い充填密度が可能となる。これは、低密度及び／又は高解像度パターニングの追加費用を有する横型チャネルアーキテクチャと対照的である。
【００５４】
メモリ層１０６に電荷蓄積層を含む半導体デバイス１００に対しては、キャリアの高易動度及びメモリ層１０６への効率的（低ゲート電圧）電荷注入双方が可能となる。高易動度により、メモリの高速読み出しを目的としてオン状態チャネル抵抗を低減することができる。加えて、メモリ層１０６に電荷を効率的に注入できる能力により、当該メモリのための低い書き込み電圧及び消去電圧を実現することができる。
【００５５】
半導体膜においてキャリアの低易動度を有する横型チャネル有機ＴＦＴとは対照的に、半導体デバイス１００は、高い読み取り速度並びに低い書き込み電圧及び消去電圧を有する。横型チャネル有機ＴＦＴのオン状態では、伝導性チャネルを形成するゲート電界により誘導された電荷は、当該界面の平面に垂直な方向において、ゲート誘電体と半導体膜との界面の最初の数ナノメートル内に蓄積する。当該界面が粗い（すなわちＲＭＳ粗度が数ナノメートル又は数十ナノメートルのオーダー以上である）場合、当該超薄型伝導性チャネルにおけるキャリア易動度は、大幅にすなわち桁違いに低減される。ＯＴＦＴのための入手可能な有機材料がすでに低易動度の場合、書き込み電圧及び消去電圧を低減する電荷蓄積層との界面を粗くすることにより当該易動度をさらに危うくすることは筋が通らなくなる。
【００５６】
なお、比、濃度、量、及び他の数値データは本明細書において範囲の形式で表現される。当該範囲の形式が、便宜及び簡潔のため使用され、したがって、当該範囲の限界として明示的に記載された当該数値のみならず、各数値及び下位範囲が明示的に記載されているかのように当該範囲内に包含される個別の数値又は下位範囲もすべて含む柔軟な態様で解釈されるべきであることを理解されたい。説明上、「約０．１％から約５％」との濃度範囲は、明示的に記載された濃度である約０．１ｗｔ％から約５ｗｔ％のみならず、当該示された範囲内の個別の濃度（例えば１％、２％、３％、及び４％）及び下位範囲（例えば０．５％、１．１％、２．２％、３．３％、及び４．４％）も含むものと解釈するべきである。用語「約」は、数値の有意な数字に従う伝統的な丸めを含み得る。加えて、句「約「ｘ」から「ｙ」」は「約「ｘ」から約「ｙ」」を含む。
【００５７】
強調すべきなのは、本開示の上記実施例は実施の可能な例に過ぎず、本開示の原理を明確に理解するための記載に過ぎないということである。本開示の上記実施例に対して、本開示の要旨及び原理から実質的に逸脱することなく多くのバリエーション及び変形例が可能である。当該修正例及びバリエーションのすべては、本開示の範囲内において本明細書に含まれることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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