(57)【要約】  ブリッジ装置は、第１のページバッファソース及び第２のページバッファソースからリードデータを受信し、データバッファ、アービトレータ回路及び制御部を有する。データバッファは、第１のページバッファソースからの第１のリードデータ及び第２のページバッファソースからの第２のリードデータを受信するための所定サイズを有する。アービトレータ回路は、第１のページバッファソースが第１のリードデータを供給する準備ができているとき第１のリード転送信号を生成し、第１のページバッファが第１のリードデータを供給する準備ができているとき第２のリード転送信号を生成するのを抑制する。制御部は、第１のリードデータを第１のページバッファソースからデータバッファへ転送する第１のリード転送信号に応答して、データ転送コマンドを第１のページバッファソースへ発行する。
2013525924.tif 000002
【特許請求の範囲】
【請求項１】
２個のページバッファソースからデータバッファへのデータ転送を制御する方法であって、
前記２個のページバッファソースでリード動作を開始するステップ、
前記２個のページバッファソースのうちのリード動作の完了した第１のページバッファソースから前記データバッファへデータを自動的に転送するステップ、
前記２個のページバッファソースのうちの第２のページバッファソースがリード動作を完了し且つ前記データバッファがビジーのとき、前記第２のページバッファソースからのデータ転送を抑制するステップ、
前記データバッファが利用可能になるのを待つステップ、
前記データバッファが利用可能であるとき、前記第２のページバッファソースからデータを転送するステップ、
を有する方法。
【請求項２】
各前記２個のページバッファソース及び前記データバッファは１つのデータページを格納する大きさである、請求項１に記載の方法。
【請求項３】
前記第１のページバッファソースは第１のメモリ素子であり、前記第２のページバッファソースは第２のメモリ素子である、請求項１に記載の方法。
【請求項４】
前記第１のページバッファソースはメモリ素子の第１のページバッファであり、前記第２のページバッファソースは前記メモリ素子の第２のページバッファである、請求項１に記載の方法。
【請求項５】
データを自動的に転送するステップは、前記第１のページバッファソースからレディ信号を受信するステップを有する、請求項１に記載の方法。
【請求項６】
データを自動的に転送するステップは、前記レディ信号が前記第１のページバッファソースから受信された後に、前記第１のページバッファソースへデータ転送コマンドを発行するステップを有する、請求項５に記載の方法。
【請求項７】
データ転送を抑制するステップは、前記第２のページバッファソースのリード動作が進行中の場合に、前記第２のページバッファソースの延期状態を設定するステップを有する、請求項１に記載の方法。
【請求項８】
延期状態を設定するステップは、前記第２のページバッファソースに対応する延期状態レジスタを延期状態に設定するステップを有する、請求項７に記載の方法。
【請求項９】
データを転送するステップは、前記延期状態レジスタを非延期状態に設定するステップを有する、請求項８に記載の方法。
【請求項１０】
データ転送を抑制するステップは、前記第２のページバッファソースからレディ信号を受信するステップを有する、請求項２に記載の方法。
【請求項１１】
前記第２のページバッファソースからのリード信号が受信され且つ前記第２のページバッファソースが延期状態に設定された後に、前記第２のページバッファソースへのデータ転送コマンドの発行を抑制するステップ、を更に有する請求項９に記載の方法。
【請求項１２】
待つステップは、前記データバッファに格納された前記第１のページバッファソースのデータを出力するステップを有する、請求項１に記載の方法。
【請求項１３】
データを転送するステップは、前記データバッファが前記第１のページバッファソースのデータを出力し終えた後に、前記第２のページバッファソースへデータ転送コマンドを発行するステップを有する、請求項１１に記載の方法。
【請求項１４】
データ転送を抑制するステップは、レディ信号が受信されたとき、前記第２のページバッファソースに対して延期状態を設定するステップを有する、請求項１に記載の方法。
【請求項１５】
延期状態を設定するステップは、前記第２のページバッファソースに対応する延期状態レジスタを延期状態に設定するステップを有する、請求項１４に記載の方法。
【請求項１６】
ブリッジ装置からデータをリードする方法であって、該ブリッジ装置は、該ブリッジ装置のチャネルに接続された２個のページバッファソースを有し、前記方法は、
前記２個のページバッファソースから前記ブリッジ装置へデータをリードするページリードコマンドを発行するステップ、
前記２個のページバッファソースのうちの第１のページバッファソースはレディ状態であり且つ非延期状態であり、前記第１のページバッファソースのデータが前記ブリッジ装置のデータバッファに格納されていることを示す、と決定するステップ、
前記ブリッジ装置の前記データバッファからデータをバーストリードするステップ、
前記２個のページバッファソースのうちの第２のページバッファソースのデータを前記ブリッジ装置の前記データバッファへ転送するために、前記第２のページバッファソースがレディ状態であり且つ延期状態である場合に、前記第２のページバッファソースへページリードコマンドを再発行するステップ、
前記ブリッジ装置の前記データバッファからデータをバーストリードするステップ、
を有する方法。
【請求項１７】
ページリードコマンドを発行するステップは、前記第１のページバッファソースへ第１のページリードコマンドを発行するステップ、次に、所定の待ち時間期間の後、前記第２のページバッファソースへ第２のページリードコマンドを発行するステップ、を有する、請求項１６に記載の方法。
【請求項１８】
前記第１のページバッファソースは、前記第１のページリードコマンドに応答して、メモリアレイからデータページをリードし、前記ブリッジ装置の前記データバッファの前記データページを転送する、請求項１７に記載の方法。
【請求項１９】
前記ブリッジ装置は、前記データバッファへの前記データページの転送が開始するとき、前記第２のページバッファソースに対して延期状態を設定する、請求項１８に記載の方法。
【請求項２０】
決定するステップは、前記第１のページバッファソース及び前記第２のページバッファソースの各々に対応するレディ状態及び非延期状態を示す前記ブリッジ装置の状態レジスタを読むステップを有する、請求項１６に記載の方法。
【請求項２１】
再発行するステップは、前記第２のページバッファソースがレディ状態且つ延期状態であるかどうかを決定するために、前記ブリッジ装置の前記状態レジスタを読むステップを有する、請求項１６に記載の方法。
【請求項２２】
前記第２のページバッファソースは、前記ページリードコマンドに応答して、メモリアレイからデータページをリードし、前記ブリッジ装置の前記データバッファの前記データページを転送する、請求項２１に記載の方法。
【請求項２３】
前記ブリッジ装置の前記状態レジスタは、前記第２のページバッファソースがレディ状態であり、前記第２のページバッファソースのデータが前記ブリッジ装置のデータバッファに格納されていることを示すかどうかを決定するために読まれる、請求項２２に記載の方法。
【請求項２４】
第１のページバッファソース及び第２のページバッファソースからリードデータを受信するブリッジ装置であって、
前記第１のページバッファソースからの第１のリードデータ及び前記第２のページバッファソースからの第２のリードデータを受信するための所定の大きさを有するデータバッファであって、前記第１のリードデータ及び前記第２のリードデータは、前記所定の大きさである、データバッファ、
第１のページバッファソースが前記第１のリードデータを供給する準備ができていることの検出に応答して、第１のリード転送信号を生成し、少なくとも前記第１のページバッファが前記第１のリードデータを供給する準備ができているときに前記第２のページバッファソースが前記第２のリードデータを供給する準備ができたとき、第２のリード転送信号の生成を抑制する、アービトレータ回路、
前記第１のページバッファソースから前記データバッファへ前記第１のリードデータを転送するために、前記第１のリード転送信号に応答して、前記第１のページバッファソースへデータ転送コマンドを発行する制御部、
を有するブリッジ装置。
【請求項２５】
前記第１のページバッファソースは第１のメモリ素子であり、前記第２のページバッファソースは第２のメモリ素子である、請求項２４に記載のブリッジ装置。
【請求項２６】
前記アービトレータ回路は、前記第１のメモリ素子が前記第１のリードデータを供給する準備ができていることを示す第１のＲｅａｄｙ／Ｂｕｓｙ信号の遷移を前記第１のメモリ素子から受信し、前記第１のＲｅａｄｙ／Ｂｕｓｙ信号の遷移の後に、第２のＲｅａｄｙ／Ｂｕｓｙ信号の遷移を前記第２のページバッファソースから受信する、請求項２５に記載のブリッジ装置。
【請求項２７】
前記第１のページバッファソースはメモリ素子の第１のプレーンであり、前記第２のページバッファソースは前記メモリ素子の第２のプレーンである、請求項２４に記載のブリッジ装置。
【請求項２８】
前記アービトレータ回路は、前記第１のプレーン及び前記第２のプレーンが前記第１のリードデータ及び前記第２のリードデータを供給する準備ができていることを示すＲｅａｄｙ／Ｂｕｓｙ信号を前記メモリ素子から受信する、請求項２７に記載のブリッジ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体装置に関し、特に、半導体装置の単一のバッファを用いて複数のソースからデータを読み出すことに関する。
【背景技術】
【０００２】
半導体メモリ素子は、現在利用可能な産業及び消費者電子製品の重要な構成部品である。例えば、コンピュータ、携帯電話機及び他の携帯型電子機器は、全て、データを格納するために特定の形式のメモリに依存している。多くのメモリ素子は通常消耗品又は個別メモリ装置として利用可能だが、より高度な集積及びより高い入力／出力（Ｉ／Ｏ）帯域幅に対する必要性が、マイクロコントローラ及び他の処理回路のようなシステムに統合できる内蔵メモリの開発を先導している。
【０００３】
大半の消費者電子機器は、データの記憶装置のために、フラッシュメモリ素子のような不揮発性素子を利用している。フラッシュメモリ素子の需要は、これらの素子が大容量不揮発性記憶装置を必要とするが小さい物理的面積しか専有しない種々の用途に良く適するので、著しく伸び続けている。例えば、フラッシュは、デジタルカメラ、携帯電話機、ＵＳＢ（Universal  Serial  Bus）フラッシュドライブ及び携帯型音楽プレイヤのような種々の消費者機器において、これらの機器により用いられるデ―タを格納するために広く見られる。また、フラッシュ素子は、ハードディスクドライブ（ＨＤＤ）の代替品のＳＳＤ（Solid  State  Drive）として用いられている。このような携帯型装置は、形状因子の大きさや重さの点で最小であることが望ましい。残念ながら、マルチメディア及びＳＳＤの用途は大容量のメモリを必要とし、これは、それらの製品の形状因子の大きさや重さを増大し得る。したがって、消費者製品の製造者は、製品に含まれる物理的なメモリの量を制限して、製品の大きさや重さを消費者に受け入れられるように保つことにより、妥協している。さらに、フラッシュメモリは、ＤＲＡＭ又はＳＲＡＭよりも単位面積当たりの密度は高いが、リード及びライトスループットに悪影響を及ぼす比較的低いＩ／Ｏ帯域幅のために、その性能は限定されてしまう。
【０００４】
図１Ａは、従来知られている、複数の個別フラッシュメモリ素子とチャネルに並列に接続されたメモリ制御部とを有するフラッシュメモリシステムを示す。これは、マルチドロップメモリ構成として知られている。図１Ｂは、図１Ａのメモリシステムで用いることができる１つの個別フラッシュメモリ素子の図であり、特にメモリ素子のインタフェースを示している。図１Ａ及び１Ｂは、詳細に後述される。この個別フラッシュメモリ素子は、広く利用可能であるので安価に購入できる良く知られたＮＡＮＤフラッシュメモリ素子であり得る。当業者は、ＮＡＮＤフラッシュメモリ素子が、通常、データページと称される少なくとも１つのデータユニットを出力することを理解する。このデータユニットは、リード動作でメモリアレイから読み出される。図１Ｂの個別メモリ素子を用いた図１Ａのメモリシステムは、速度及び容量の限界に直面する。
【０００５】
図２Ａは、シリアルメモリシステムの概念的特性を説明するブロック図であり、個別シリアルインタフェースメモリ素子が、互いに及びメモリ制御部に直列に接続されている。図２Ｂは、図２Ａのメモリシステムで用いることができるシリアルインタフェースフラッシュメモリ素子の図であり、特にそのメモリ素子のインタフェースを示している。図２Ａ及び２Ｂは、詳細に後述される。図２Ｂの個別シリアルインタフェースメモリ素子を用いた図２Ａのシリアルメモリシステムは、図１Ａのマルチドロップメモリシステムより大きなメモリ容量及び速度を達成できる。図２Ａのメモリ素子は、リード動作でメモリアレイから少なくとも１つのデータページを出力できる。残念ながら、図２Ｂの個別シリアルインタフェースメモリ素子は、図１ＢのＮＡＮＤフラッシュメモリ素子とは異なるメモリインタフェースを有するので、互いに交換できない。
【０００６】
図２Ｂのメモリ素子インタフェースの向上した速度、及び広く利用できる安価なＮＡＮＤフラッシュメモリ素を生かすために、ブリッジ装置が開発されている。ブリッジ装置は、該ブリッジ装置に接続された複数のＮＡＮＤフラッシュメモリ素子と、図２Ｂに示した個別シリアルインタフェースと共に動作するメモリ制御部との間のインタフェースアダプタとして機能する。図３Ｂに例として示すように、ブリッジ装置及び複数の個別ＮＡＮＤフラッシュメモリ素子は、１つのパッケージ化されたメモリ素子に一緒にパッケージングできる。
【０００７】
ブリッジ装置は、例えば、リードデータのページをメモリ素子から受信しバッファし及びリードデータをメモリ制御部へ出力するＳＲＡＭメモリのようなバッファを有する。ブリッジ装置のコストは主にその面積により後押しされ、ブリッジ装置の面積はＳＲＡＭメモリの大きさに支配される。したがって、ブリッジ装置のコストを最小限に抑えるためには、ＳＲＡＭメモリが最小化されなければならない。これは、複数の個別ＮＡＮＤフラッシュメモリ素子が、１つのデータページのみを格納するために大きさの定められた、ブリッジ装置の１つのデータバッファを共有することを意味し得る。したがって、個別メモリ素子間の限られたデータバッファ空間についての競争が生じ、第１のメモリ素子がブリッジ装置のデータバッファにアクセスしている間に、第２のメモリ素子がブリッジ装置へデータを出力している場合、データが失われ得る。或いは、個別メモリ素子は複数のデータページを出力する能力を有し、データバッファへのアクセスの問題を更に悪化させてしまう。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、個別メモリ素子によるアクセスを制御できる最小限のサイズのデータバッファを有する改良されたブリッジ装置が必要である。
【課題を解決するための手段】
【０００９】
第１の態様では、２個のページバッファソースからデータバッファへのデータ転送を制御する方法が提供される。方法は、前記２個のページバッファソースでリード動作を開始するステップ、前記２個のページバッファソースのうちのリード動作の完了した第１のページバッファソースから前記データバッファへデータを自動的に転送するステップ、前記２個のページバッファソースのうちの第２のページバッファソースがリード動作を完了し且つ前記データバッファがビジーのとき、前記第２のページバッファソースからのデータ転送を抑制するステップ、前記データバッファが利用可能になるのを待つステップ、前記データバッファが利用可能であるとき、前記第２のページバッファソースからデータを転送するステップ、を有する。第１の態様の実施形態によると、前記２個のページバッファソースの各々及びデータバッファは、１データページを格納するために大きさを定められ、前記第１のページバッファソースは第１のメモリ素子であり、前記第２のページバッファソースは第２のメモリ素子であり、又は前記第１のページバッファソースはメモリ素子の第１のページバッファであり、前記第２のページバッファソースは前記メモリ素子の第２のページバッファである。
【００１０】
本態様の別の実施形態では、データを自動的に転送するステップは、前記第１のページバッファソースからレディ信号を受信するステップを有し、前記レディ信号が前記第１のページバッファソースから受信された後に、前記第１のページバッファソースへデータ転送コマンドを発行するステップを更に有する。更に別の実施形態では、データの転送を抑制するステップは、前記第２のページバッファソースに対するリ―ド動作が進行中の場合に前記第２のページバッファソースの延期状態を設定するステップを有し、延期状態を設定するステップは、前記第２のページバッファソースに対応する延期状態レジスタを延期状態に設定するステップを有する。本実施形態では、データを転送するステップは、前記延期状態レジスタを非延期状態に設定するステップを有する。本実施形態では、データの転送を抑制するステップは、前記第２のページバッファソースからリード信号を受信するステップ、前記第２のページバッファソースからの前記リード信号が受信され且つ前記第２のページバッファソースが延期状態に設定された後に、前記第２のページバッファソースへのデータ転送コマンドの発行を抑制するステップ、を有する。
【００１１】
本態様の一実施形態では、待つステップは、前記データバッファに格納された前記第１のページバッファソースのデータを出力するステップを有し、データを転送するステップは、前記データバッファが前記第１のページバッファソースのデータを出力し終わった後に、前記第２のページバッファソースへデータ転送コマンドを発行するステップを有する。第１の態様の代替の実施形態では、データの転送を抑制するステップは、レディ信号が受信されたとき、前記第２のページバッファソースに対して延期状態を設定するステップを有し、延期状態を設定するステップは、前記第２のページバッファソースに対応する延期状態レジスタを延期状態に設定するステップを有する。
【００１２】
第２の態様では、ブリッジ装置のチャネルに接続された２個のページバッファソースを有する該ブリッジ装置からデータをリードする方法が提供される。方法は、前記２個のページバッファソースから前記ブリッジ装置へデータをリードするページリードコマンドを発行するステップ、前記２個のページバッファソースのうちの第１のページバッファソースはレディ（Ｒｅａｄｙ）状態であり且つ非延期状態であり、前記第１のページバッファソースのデータが前記ブリッジ装置のデータバッファに格納されていることを示す、と決定するステップ、前記ブリッジ装置の前記データバッファからデータをバーストリードするステップ、前記２個のページバッファソースのうちの第２のページバッファソースのデータを前記ブリッジ装置の前記データバッファへ転送するために、前記第２のページバッファソースがレディ（Ｒｅａｄｙ）状態であり且つ延期状態である場合に、前記第２のページバッファソースへページリードコマンドを再発行するステップ、前記ブリッジ装置の前記データバッファからデータをバーストリードするステップ、を有する。
【００１３】
第２の態様の実施形態では、ページリードコマンドを発行するステップは、第１のページリードコマンドを前記第１のページバッファソースへ発行するステップ、次に、前記第１のページリードコマンドに応答して、前記第１のページバッファソースがメモリアレイからデータページをリードし前記ブリッジ装置のデータバッファへデータページを転送できるよう、所定の待ち時間期間の後、第２のページリードコマンドを前記第２のページバッファソースへ発行するステップ、を有する。前記ブリッジ装置は、前記データバッファへの前記データページの転送が開始するとき、前記第２のページバッファソースに対して延期状態を設定する。第２の態様の別の実施形態では、決定するステップは、前記第１のページバッファソース及び前記第２のページバッファソースの各々に対応するレディ（Ｒｅａｄｙ）状態及び非延期状態を示す前記ブリッジ装置の状態レジスタを読むステップを有する。更に別の実施形態では、再発行するステップは、前記第２のページバッファソースがレディ状態であり且つ延期状態であるかどうかを決定するために、前記ブリッジ装置の状態レジスタを読むステップを有し、前記第２のページバッファソースは、前記ページリードコマンドに応答して、メモリアレイからページデータをリードし、ブリッジ装置のデータバッファへ該ページデータを転送する。本実施形態では、前記ブリッジ装置の前記状態レジスタは、前記第２のページバッファソースがレディ状態であり、前記第２のページバッファソースのデータが前記ブリッジ装置のデータバッファに格納されていることを示すかどうかを決定するために読まれる。
【００１４】
第３の態様では、第１のページバッファソース及び第２のページバッファソースからリードデータを受信するブリッジ装置が提供される。ブリッジ装置は、データバッファ、アービトレータ回路及び制御部を有する。データバッファは、第１のページバッファソースからの第１のリードデータ及び第２のページバッファソースからの第２のリードデータを受信するための所定サイズを有し、前記第１のリードデータと前記第２のリードデータは所定のサイズを有する。アービトレータ回路は、前記第１のページバッファソースが前記第１のリードデータを供給する準備ができていることの検出に応答して、第１のリード転送信号を生成し、少なくとも前記第１のページバッファが前記第１のリードデータを供給する準備ができているとき、前記第２のページバッファソースが前記第２のリードデータを供給する準備ができたとき、第２のリード転送信号を生成するのを抑制する。制御部は、前記第１のリードデータを前記第１のページバッファソースから前記データバッファへ転送する第１のリード転送信号に応答して、データ転送コマンドを前記第１のページバッファソースへ発行する。
【００１５】
第３の態様の実施形態によると、前記第１のページバッファソースは第１のメモリ素子であり、前記第２のページバッファソースは第２のメモリ素子であり、前記アービトレータ回路は、前記第１のメモリ素子が前記第１のリードデータを供給する準備ができていることを示す第１のＲｅａｄｙ／Ｂｕｓｙ信号の遷移を前記第１のメモリ素子から受信し、前記第１のＲｅａｄｙ／Ｂｕｓｙ信号の遷移の後に、前記第２のページバッファソースからの第２のＲｅａｄｙ／Ｂｕｓｙ信号の遷移を受信する。第３の態様の代替の実施形態によると、前記第１のページバッファはメモリ素子の第１のプレーンであり、前記第２のページバッファソースは前記メモリ素子の第２のプレーンであり、前記アービトレータ回路は、前記第１のプレーン及び前記第２のプレーンが前記第１のリードデータ及び前記第２のリードデータを供給する準備ができていることを示すＲｅａｄｙ／Ｂｕｓｙ信号の遷移を前記メモリ素子から受信する。
【００１６】
本発明の他の態様及び特徴は、添付の図面と共に以下の本発明の特定の実施形態の説明を読むと、当業者に明らかになるだろう。
【図面の簡単な説明】
【００１７】
本発明の実施形態は、単なる例として添付の図面を参照して以下に説明される。
【図１Ａ】例示的な不揮発性メモリシステムのブロック図である。
【図１Ｂ】図１Ａの例示的なメモリシステムで用いられる個別フラッシュメモリ素子の図である。
【図２Ａ】例示的なシリアルメモリシステムのブロック図である。
【図２Ｂ】図２Ａの例示的なメモリシステムで用いられる個別シリアルインタフェースフラッシュメモリ素子の図である。
【図３Ａ】本発明の実施形態による、４個の個別メモリ素子とブリッジ装置とを有する複合メモリ素子のブロック図である。
【図３Ｂ】本発明の実施形態による、グローバルコマンドの説明である。
【図４】別の実施形態による、４個の個別メモリ素子とブリッジ装置とを有する複合メモリ素子のブロック図である。
【図５】単一プレーンのフラッシュメモリ素子のブロック図である。
【図６】複数プレーンのフラッシュメモリ素子のブロック図である。
【図７】本発明の実施形態による、複数のソースから限られたメモリ空間へデータを転送する方法のフローチャートである。
【図８】本発明の実施形態による、複数のフラッシュ素子から限られたメモリ空間へデータページを転送する方法のフローチャートである。
【図９】本発明の実施形態による、ブリッジ装置の状態レジスタの定義テーブルである。
【図１０】本発明の実施形態による、２個のフラッシュ素子から限られたメモリ空間への例示的な転送動作を説明するシーケンス図である。
【図１１】本発明の実施形態による、ブリッジ装置を制御する方法のフローチャートである。
【図１２】本発明の実施形態による、単一のフラッシュ素子から限られたメモリ空間へ複数のデータページを転送する方法のフローチャートである。
【図１３】別の実施形態による、ブリッジ装置の状態レジスタの定義テーブルである。
【図１４】本発明の実施形態による、単一のフラッシュ素子からの例示的な２ページ転送動作を説明するシーケンス図である。
【図１５】本発明の実施形態による、データ転送アービトレータを有するブリッジ装置の概略ブロック図である。
【図１６】本発明の実施形態による、転送アービトレータ回路の図である。
【発明を実施するための形態】
【００１８】
概して、本発明の実施形態は、個別メモリ素子と、メモリ素子と互換性のないフォーマット又はプロトコルを有するグローバルメモリ制御信号に応答して該個別メモリ素子を制御するブリッジ装置と、を含む複合メモリ素子を対象としている。個別メモリ素子は、固有の（native）若しくはローカルなメモリ制御信号に応答する、市販の既製メモリ素子又はカスタムメモリ素子であり得る。ブリッジ装置は、グローバルメモリ制御信号を個別メモリ素子と互換性のある固有フォーマットに変換することにより、個別メモリ素子とシステムとの間のインタフェースとして機能する。ライトデータは、ブリッジ装置により受信され、アドレスされた個別メモリ素子へ転送される。ブリッジ装置は、ホストへ転送するために、リードデータを個別メモリ素子から受信する。
【００１９】
留意すべき点は、以下の説明において、表現「Ｈｉｇｈ論理状態」と「論理１状態」とが同義に用いられ、これらの表現が同じものを意図していることである。同様に、表現「Ｌｏｗ論理状態」と「論理０状態」とは同じものを意図している。
【００２０】
図１Ａは、従来知られているフラッシュメモリシステムを示す。図１Ａは、ホストシステム１２に統合された不揮発性メモリシステム１０のブロック図である。システム１０は、ホストシステム１２と通信するメモリ制御部１４、複数の不揮発性メモリ素子１６−１、１６−２、１６−３及び１６−４を有する。例えば、不揮発性メモリ素子１６−１乃至１６−４は、個別の非同期フラッシュメモリ素子であり得る。ホストシステム１２は、マイクロコントローラ、マイクロプロセッサ又はコンピュータシステムのような処理装置を含む。図１Ａのシステム１０は１つのチャネル１８を有するよう編成され、メモリ素子１６−１乃至１６−４はチャネル１８に並列に接続される。当業者は、システム１０が、４個のメモリ素子より多く又は少ないメモリ素子を接続することもできることを理解する。示した例では、メモリ素子１６−１乃至１６−４は非同期であり、互いに並列に接続される。
【００２１】
チャネル１８は、全ての対応するメモリ素子に接続されたデータ線及び制御線を含む共通バスのセットを有する。各メモリ素子は、メモリ制御部１４により供給されるそれぞれのチップ選択（イネーブル）信号ＣＥ１＃、ＣＥ２＃、ＣＥ３＃及びＣＥ４＃でイネーブル又はディスエーブルされる。本例及び以下の例では、「＃」は、信号がアクティブＬｏｗ論理レベルの信号であることを示す。この方式では、通常、チップ選択信号のうちの１つが１度に選択されて、不揮発性メモリ素子１６−１乃至１６−４のうちの対応する１つをイネーブルする。メモリ制御部１４は、ホストシステム１２の動作に応答して、チャネル１８を介して選択されたメモリ素子へコマンド及びデータを発行する。メモリ素子からのリードデータ出力は、チャネル１８を介して、メモリ制御部１４及びホストシステム１２へ転送され戻される。システム１０は、通常、マルチドロップバスを有すると考えられる。マルチドロップバスでは、メモリ素子１６−１乃至１６−４はチャネル１８に対して並列に接続される。
【００２２】
図１Ｂは、図１Ａのメモリシステムで用いることができる別個のフラッシュメモリ素子のうちの１つの図である。このフラッシュメモリ素子は、例えば電源、制御ポート及びデータポートを含む幾つかの入力ポート及び出力ポートを有する。用語「ポート」は、メモリ素子への一般的な入力又は出力端子を表し、例えばパッケージピン、パッケージ半田バンプ、チップボンドパッド並びに無線送信機及び受信機を含む。電源ポートは、フラッシュメモリ素子の全ての回路に電力を供給するＶＣＣ及びＶＳＳを含む。追加電源ポートは、従来知られているように、入力及び出力バッファのみに給電するために設けられ得る。以下の表１は、制御ポート及びデータポート、それらの対応する説明、定義及び例示的な論理状態の一覧を提供する。留意すべき点は、パッケージピン及びボールグリッドアレイは、パッケージされた素子の信号又は電圧を基板に相互接続するために用いられるポートの物理的な例であることである。ポートは、例えば組み込み型システム及びＳＩＰ（System-In-Package）のための端子及び接点のような他の種類の接続も含み得る。
【００２３】
【表１】
2013525924.tif 000003
表１に示された全ての信号は、通常、図１Ｂに示された例示的なフラッシュメモリ素子の動作のためのメモリ制御信号と称される。留意すべき点は、最後のポート、I/O[n]が、フラッシュメモリ素子に特定の動作を実行するよう指示するコマンドを受信できるので、メモリ制御信号と考えられることである。
【００２４】
図１Ａの不揮発性メモリ素子の各々は、データを受信及び供給するために１つの固有のデータインタフェースを有する。図１Ａの例では、これは、非同期フラッシュメモリ素子で通常用いられるパラレルデータインタフェースである。複数のデータビットを並列に供給する標準的なパラレルデータインタフェースは、その定格動作周波数を超えて動作したときに、信号品質を低下させる、例えばクロストーク、信号スキュー及び信号減衰のような良く知られた通信の悪化の影響を受けることが知られている。
【００２５】
データスループットを増大させるために、シリアルデータインタフェースを有するメモリ素子は、良く知られた米国特許公開番号第２００７０１５３５７６号、名称「Memory  with  Output  Control」、及び良く知られた米国特許公開番号第２００７００７６５０２号、名称「Daisy  Chain  Cascading  Devices」に開示されており、例えば２００ＭＨｚの周波数でシリアルにデータを受信及び供給する。これは、シリアルデータインタフェースフォーマットと称される。これらの良く知られた公開特許に示されるように、記載されるメモリ素子は、互いに直列接続されたメモリ素子のシステムで用いることができる。
【００２６】
図２Ａは、シリアルメモリシステムの概念的特性を説明するブロック図である。図２Ａでは、シリアルリングトポロジのメモリシステム２０は、出力ポートセットＳｏｕｔ及び入力ポートセットＳｉｎを有するメモリ制御部２２と、直列に接続されたメモリ素子２４、２６、２８、３０とを含む。メモリ素子は、例えばシリアルインタフェースフラッシュメモリ素子であり得る。図２Ａには示されないが、各メモリ素子は、入力ポートセットＳｉｎ及び出力ポートセットＳｏｕｔを有する。これらの入力ポートセット及び出力ポートセットは、物理的なピン又はコネクションのようは１又は複数の個々の入力／出力ポートを有し、メモリ素子を該メモリ素子を一部に含むシステムに接続する。一例では、メモリ素子は、フラッシュメモリ素子であり得る。代替として、メモリ素子は、ＤＲＡＭ、ＳＲＡＭ、ＤｉＮＯＲ  Ｆｌａｓｈ  ＥＥＰＲＯＭ、Ｓｅｒｉａｌ  Ｆｌａｓｈ  ＥＥＰＲＯＭ、Ｆｅｒｒｏ  ＲＭＡ、Ｍａｇｎｅｔｏ  ＲＡＭ、Ｐｈａｓｅ  Ｃｈａｎｇｅ  ＲＡＭ、又は特定のコマンド構造と互換性のある入力／出力インタフェースを有しコマンドを実行する又はコマンド及びデータを次のメモリ素子へ通過させる任意の他の適切な種類のメモリ素子であり得る。図２Ａのこの例は４個のメモリ素子を有するが、代替の構成は、単一のメモリ素子又は任意の適切な数のメモリを有し得る。したがって、メモリ素子２４がＳｏｕｔに接続されるためシステム２０の最初の素子であるならば、メモリ素子３０は、Ｓｉｎに接続されるのでＮ番目又は最後の素子である。ここで、Ｎはゼロより大きい整数の数である。メモリ素子２６乃至２８は、最初のメモリ素子と最後のメモリ素子との間に介在し直列接続される。図２Ａの例では、メモリ素子２４乃至３０は、同期しており、互いに及びメモリ制御部２２に直列に接続される。
【００２７】
図２Ｂは、図２Ａのメモリシステムで用いることができるシリアルインタフェースフラッシュメモリ素子（例えば２４乃至３０）の図である。本例のシリアルインタフェースフラッシュメモリ素子は、電源ポート、制御ポート及びデータポートを含む。電源ポートは、フラッシュメモリ素子の全ての回路に電力を供給するＶＣＣ及びＶＳＳを含む。追加電源ポートは、従来知られているように、入力及び出力バッファのみに給電するために設けられ得る。以下の表２は、制御ポート及びデータポート、それらの対応する説明及び例示的な論理状態の一覧を提供する。
【００２８】
【表２】
2013525924.tif 000004
図１Ｂの一般に入手可能な非同期フラッシュメモリ素子と図２Ｂのシリアルインタフェースフラッシュメモリ素子の両方を有することは、メモリシステムの製造者が両方の種類のメモリシステムを提供することを可能にする。しかしながら、これは、２つの異なる種類のメモリ素子が調達され購入されなければならないので、メモリシステム製造者により高いコストを導入させる可能性がある。当業者は、大量に購入されるときにメモリ素子当たりの価格が低減するので、大量購入がメモリシステムのコストを最小化するということを理解している。したがって、製造者は両方のメモリシステムを提供することができるが、他方の種類のメモリ素子の市場の需要が高いために、一方の種類のメモリ素子の市場の需要を落としてしまうというリスクを負っている。これは、市場の需要を、使用できないメモリ素子の購入された供給量に委ねている。図１Ｂの非同期ＮＡＮＤフラッシュメモリ素子は、現時点で、広く用いられているが、図２Ｂの同期型フラッシュ素子の性能の利益を提供しない。この状況は、類似するがインタフェース互換性のない２つの素子が、それら自体の利点を有し、メモリシステムへの統合のために利用可能であるとき、非フラッシュメモリ素子でも同様に生じ得る。
【００２９】
少なくとも幾つかの例示的な実施形態で、個別メモリ素子と関連して、ＭＣＰ（Multi-Chip  Package）又はＳＩＰ（System  In  Package）で、高速インタフェースチップ又はブリッジ装置を有する高性能複合メモリ素子が提供される。ブリッジ装置は、該ブリッジ装置が内部に統合されているシステムにＩ／Ｏインタフェースを提供し、グローバルフォーマットに従うグローバルメモリ制御信号を受信し、このコマンドを個別メモリ素子と互換性のある固有の又はローカルフォーマットに従うローカルメモリ制御信号に変換する。それにより、ブリッジ装置は、ＮＡＮＤフラッシュメモリ素子のような個別メモリ素子の再使用を可能にし、一方ではブリッジ装置のＩ／Ｏインタフェースにより与えられる性能の利益を提供する。ブリッジ装置は、パッケージ内の個別メモリ素子ダイに統合された個別ロジックダイとして実現できる。
【００３０】
本例では、グローバルフォーマットは図２Ａ及び図２Ｂのシリアルフラッシュメモリ素子と互換性のあるシリアルデータフォーマットであり、ローカルフォーマットは図１Ａ及び２Ｂの非同期フラッシュメモリ素子と互換性のあるパラレルデータフォーマットである。しかしながら、本発明の実施形態は、上述の例示的なフォーマットに限定されず、複合メモリ素子で用いられる個別メモリ素子の種類及び複合メモリ素子が用いられるメモリシステムの種類に依存して、メモリ制御信号フォーマットの任意のペアを用いることができる。例えば、メモリシステムのグローバルフォーマットは、ＯＮＦｉ（Open  NAND  Flash  Interface）標準に従い、ローカルフォーマットは、非同期フラッシュメモリ素子制御信号フォーマットに従い得る。例えば、１つの特定のＯＮＦｉ標準はＯＮＦｉ２．０仕様である。
【００３１】
代替として、グローバルフォーマットは非同期フラッシュメモリ素子制御信号フォーマットに従い、ローカルフォーマットはＯＮＦｉ２．０仕様フォーマットに従い得る。一般に、ＯＮＦｉ仕様は、データ及びコマンドが準拠するメモリ素子に、該メモリ素子の入力／出力ポートを介して、クロックと同期して供給される。言い換えると、ＯＮＦｉに準拠するメモリ素子は、パラレル双方向入力／出力ポートを備えた非同期ＮＡＮＤフラッシュメモリ素子と幾つかの類似点を有し、ＯＮＦｉに準拠する素子がクロック信号を受信するという１つの相違点を有する。
【００３２】
図３Ａは、本発明の実施形態による、複合メモリ素子のブロック図である。図３Ａに示すように、複合メモリ素子１００は、４個の個別メモリ素子１０４に接続されたブリッジ装置１０２を有する。ブリッジ装置１０２は、個別チップとして製造されるので、幾つかの実施形態ではブリッジチップとも称される。個別メモリ素子１０４の各々は、例えばメモリ容量８Ｇｂを有する非同期フラッシュメモリ素子であり得るが、任意の容量の個別フラッシュメモリ素子を８Ｇｂ素子の代わりに用いることもできる。さらに、複合メモリ素子１００は、４個の個別メモリ素子を有することに限定されない。ブリッジ装置１０２が、複合メモリ素子１００内に最大数の個別メモリ素子を収容するよう設計されるとき、任意の適切な数の個別メモリ素子を含むことができる。今示した実施形態では、ブリッジ装置１０２は、それぞれ１つの個別メモリ素子１０４に関連付けられた４個の専用チャネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４を有する。各チャネルは、個別メモリ素子１０４を制御するために必要なＩ／Ｏ及び制御信号を有する。
【００３３】
複合メモリ素子１００は、グローバルコマンドを受信する入力ポートＧＬＢＣＭＤ＿ＩＮ、及び受信したグローバルコマンドとリードデータを渡す出力ポートＧＬＢＣＭＤ＿ＯＵＴを有する。図３Ｂは、本発明の実施形態による、グローバルコマンドの階層の概略的説明である。グローバルコマンド１１０は、特定のフォーマットを有するグローバルメモリ制御信号（ＧＭＣＳ）１１２と、アドレスヘッダ（ＡＨ）１１４とを含む。これらのグローバルメモリ制御信号１１２は、図２Ｂのシリアルインタフェースフラッシュメモリ素子のためのメモリ制御信号のようなメモリコマンド及びコマンド信号を供給する。アドレスヘッダ１１４は、システムレベル及び複合メモリ素子レベルで用いられるアドレス情報を含む。この追加アドレス情報は、メモリコマンド内のオペコードを実行する複合メモリ素子を選択するグローバル素子アドレス（Global  Device  Address：ＧＤＡ）１１６、及び選択された複合メモリ素子内のオペコードを実行する特定の個別素子を選択するローカル素子アドレス（Local  Device  Address：ＬＤＡ）１１８を含む。まとめると、グローバルコマンドは、１つのフォーマットに対応する全てのメモリ制御信号、及び複合メモリ素子若しくは該複合メモリ素子内の個別メモリ素子を選択若しくは制御するために必要な更なるアドレス情報を含む。
【００３４】
留意すべき点は、ブリッジ装置１０２は、オペコードを実行せず又は行及びアドレス情報を有する任意のメモリ位置にアクセスしない。ブリッジ装置１０２は、グローバル素子アドレス１１６を用いて、受信したグローバルメモリ制御信号１１２を変換するよう選択されているかどうかを決定する。選択されている場合、ブリッジ装置１０２は、ローカル素子アドレス１１８を用いて、どの個別メモリ素子へ変換したグローバルメモリ制御信号１１２を送るかを決定する。４個の個別メモリ素子１０４の全てと通信するために、ブリッジ装置１０２は、ローカルＩ／Ｏポートの４個のセットを有する。各チャネルＣＨ１、ＣＨ２、Ｃｈ３及びＣＨ４内の１つのセットは、それぞれ対応する個別メモリ素子に接続される。前述のように、ローカルＩ／Ｏポートの各セットは、個別メモリ素子が正しい動作、よってローカル素子インタフェースとしての機能のために必要な全ての信号を含む。
【００３５】
リードデータは、フラッシュメモリ素子１０４のうちの任意の１つにより、複合メモリ素子１００から又は前の複合メモリ素子から供給される。特に、ブリッジ装置１０２は、メモリシステムのメモリ制御部に、又は直列に総合接続された素子のシステム内の別の複合メモリ素子の別のブリッジ装置に接続され得る。入力ポートＧＬＢＣＭＤ＿ＩＮ及び出力ポートＧＬＢＣＭＤ＿ＯＵＴは、パッケージピン、他の物理的導体、又はグローバルコマンド信号及び読み出したデータを複合メモリ素子１００へ送信する／から受信する、及び特にブリッジ装置１０２へ送信及びそれから受信する任意の他の回路であり得る。したがって、ブリッジ装置１０２は、図２Ａのメモリ制御部２２のような外部制御部との又はブリッジ装置との通信をシステム内の他の複合メモリ素子からイネーブルするための、入力ポートＧＬＢＣＭＤ＿ＩＮ及び出力ポートＧＬＢＣＭＤ＿ＯＵＴに対応する接続を有する。良く知られたＰＣＴ特許公開番号ＷＯ２０１０／０４３０３２は、図１Ａ及び図２Ａの前述のメモリシステムと比べて性能及び記憶容量の改善したメモリシステム内で、何個の複合メモリ素子が互いに直列接続できるかを詳細に記載している。ＰＣＴ特許公開番号ＷＯ２０１０／０４３０３２は、ブリッジ装置１０２の更なる詳細を記載しているので、本願明細書に記載された実施形態に関連する特徴及び機能のみを後述する。
【００３６】
図３Ａの実施形態に示した複合メモリ素子１００は、ブリッジ装置１０２の１つのチャネルに接続された１つの個別メモリ素子１０４を有するが、ブリッジ装置は、複数のメモリ素子に接続するよう構成でき、又は各チャネルに更に多くを接続するよう構成でき、複合メモリ素子の総メモリ容量を更に増大できる。図４は、本発明の実施形態による、別の複合メモリ素子のブロック図である。複合メモリ素子２００は、複数のチャネルＣＨ１乃至ＣＨｎを有するブリッジ装置２０２を含む。ここで、ＣＨｎはブリッジ装置２０２の最後のチャネルである。今示す実施形態では、各チャネルは、該チャネルに接続された２個のメモリ素子２０４を有する。図４に示すように、１つのチャネルに関連付けられた１対のメモリ素子２０４は、制御信号ＣＬＥｂ、ＡＬＥｂ、ＲＥｂ、ＷＥｂの共通セット、及び入力／出力線ｉｏ［７：０］の共通セットを共有する。１つのチャネルに関連付けられた各メモリ素子２０４は、それ自身のチップ選択信号を受信し、それ自身のＲｅａｄｙ／Ｂｕｓｙ（レディ／ビジー）信号を供給する。図４に示すように、チャネルＣＨ１に接続された１つのメモリ素子２０４は、チップ選択信号ＣＳｂ＿１を受信し、それ自身のＲｅａｄｙ／Ｂｕｓｙ信号ＲＢｂ＿１を供給する。留意すべき点は、「ｂ」がアクティブＬｏｗ論理レベル信号である信号を指定することである。
【００３７】
ブリッジ装置２０２の各チャネルは、専用データバッファ２０６又はメモリの指定部分のような、該チャネルに接続された２個のメモリ素子２０４のいずれかからの、相応して大きさの定められたデータユニットを受信及び格納するデータ記憶ユニットを有する。専用データバッファ２０６は、チャネル間で共有されない。メモリ素子２０４により供給されるデータユニットは、例えばデータページ、又はリード動作において１つの論理行アドレスでアクセスできる任意の最大データ量であり得る。本発明の実施形態におけるメモリ素子２０４のようなフラッシュメモリ素子では、リード動作は、読み出されて内部ページバッファへ転送される、メモリアレイに格納されたデータページを生じる。フラッシュメモリ素子２０４により受信されたコマンドに応答して、最大で内部ページバッファの内容全体がリードデータとして出力される。留意すべき点は、幾つかのメモリ素子が、１つのリード動作において２以上のデータページを読み出すよう構成されることである。これは、図５及び図６を参照して更に説明される。
【００３８】
図５及び図６は、図５のメモリ素子２０４で可能な、異なるプレーン及び対応するページバッファ構成を示すブロック図である。図５は、単一プレーンを有するよう構成された標準的なフラッシュメモリ素子を示す一般的なブロック図である。フラッシュメモリ素子３００は、単一のプレーン３０２及び単一のページバッファ３０４を有する。プレーン３０２は、ワード線及びビット線に接続されたメモリセルを有するメモリアレイを含む。ここで、ワード線はプレーン３０２の左側から右側へ水平に延在し、ビット線はプレーン３０２の上から下へ垂直に延在する。ワード線ドライバ（示されない）は、リード動作中に選択されたワード線を駆動し、ビット線センス増幅回路（示されない）は、それらの対応するビット線を検知することにより、選択されたワード線に接続されたセルの格納された論理状態を決定する。この検知されたデータは、ページバッファ３０４に格納される。図５のこの例では、データページは４ＫＢである。
【００３９】
図６は、複数プレーンのフラッシュメモリ素子を示す一般的なブロック図である。フラッシュメモリ素子３１０は、それぞれ関連付けられた第１のページバッファ３１６及び第２のページバッファ３１８を有する第１のプレーン３１２及び第２のプレーン３１４を含む。フラッシュメモリ素子３１０は、２個のプレーンを有することに限定されないので、任意の数のプレーンを有することができる。プレーン３１２及び３１４は、それぞれ、それら自身のビット線及びワード線を有し、それぞれ論理的に同一のワード線回路を有してもよい。これは、任意の単一行アドレスに対し、プレーン３１２のワード線及びプレーン３１４のワード線が、それらに接続されたメモリセルにアクセスするために同時に駆動されることを意味する。したがって、ページバッファ３１６及び３１８は、それぞれプレーン３１２及び３１４から読み出されたデータページを格納する。
【００４０】
図４に戻ると、１つのチャネルに接続されたメモリ素子２０４の一方又は両方がブリッジ装置２０２により発行されたリードコマンドを受信したとき、メモリ素子２０４は、内部リード動作を開始し、最終的には自身の内部ページバッファを又は複数プレーンのメモリの場合にはページバッファを、メモリアレイから読み出したデータページと共にロードする。ブリッジ装置２０２は、次に、データ転送コマンドをメモリ素子２０４の一方又は両方に発行する。メモリ素子２０４は、それらのページバッファのコンテンツをブリッジ装置２０２のデータバッファ２０６へ出力することにより応答する。
【００４１】
この転送が完了すると、装置２０２は、データバッファ２０６に格納されたデータを読み出し、それをＧＬＢＣＭＤ＿ＯＵＴ出力ポートを介して出力する。
【００４２】
ブリッジ装置２０２のデータバッファ２０６は、チャネルに関連付けられたメモリ素子２０４から受信した任意の数のデータページを格納するために大きさを定めることができる。例えば、チャネルＣＨ１に接続された１対のメモリ素子２０４がそれぞれ図６に示したように２個のプレーンを有するよう構成される場合、チャネル当たりのデータバッファ量は、２プレーン×２メモリ素子＝４ページバッファ容量である。しかしながら、これは、ブリッジ装置のダイコストの増大をもたらし、チップを限られた商品価値にしてしまう。これは、ダイの全面積が主にメモリ素子２０４からのデータページを格納するために用いられるメモリにより後押しされるという事実に起因する。コストの観点から、最小限のバッファ量、つまりチャネルあたり１ページの容量のみが望ましい。
【００４３】
このような構成は、各メモリ素子１０４が図５のフラッシュメモリ素子３００のような単一プレーンの素子である場合、１つのチャネルに接続された厳密に１つのメモリ素子１０４を有する図３Ａに示した複合メモリ素子１００のブリッジ装置１０２に適する。このような構成では、各メモリ素子１０４は、ブリッジ装置のデータバッファへの専用アクセスを有する。しかしながら、チャネルに接続された複数のページソースに供するチャネルに対して単一ページ容量を有するブリッジ装置は、記憶の衝突の結果を生じ得る。ページソースは、単一プレーンのメモリ素子からのページバッファ、又は複数プレーンのメモリ素子内の個々のプレーンのための各個々のページバッファであり得る。
【００４４】
ブリッジ装置のチャネルデータバッファ容量が結合されたページソースの容量より少ないとき、この記憶の衝突を説明するために、先ず、ページのリードがブリッジ装置によりどのように実行されるかを検討する。ページリードコマンドを実行するとき、メモリ素子が自身のメモリアレイからリードデータを読み出すと、ブリッジ装置は、メモリ素子からのリードデータをオンボードのデータバッファへ自動的に転送する。ブリッジ装置は、次に、自身の状態レジスタを「Ｒｅａｄｙ」に更新し、要求されたリードデータが出力に駆動される準備ができたことをメモリ制御部に示す。しかしながら、１個より多いメモリ素子が所与のチャネルに接続されると、又は２個のプレーンの各々のページに同時にアクセス可能なメモリ素子では、内部待ち時間を隠し、それによりメモリシステムの全体の帯域幅を改善するために、メモリ素子が対応可能なだけ多くの同時ページ動作を同時に発行することが望ましい。ページリードが１個より多いメモリ素子に又は複数のページバッファを備えたメモリ素子に同時に発行されるとき、ブリッジ装置の理想的なデータバッファ容量未満では、全てのリードデータをどこに格納するかというような衝突が生じる。
【００４５】
例示のため、１つのチャネルに接続された２個の単一プレーンのメモリ素子がそれらの内部アレイアクセスを完了し、リードデータをアドレスされたページから読み出したとき、ブリッジ装置は、そのデータをチャネルに関連付けられた自身のオンボードのデータバッファへ自動的に転送すべきである。全てのデータを格納するために十分な容量がない場合、一部のデータが失われる可能性がある。
【００４６】
したがって、格納空間の衝突を解決するために調停方法が開発された。調停方法は、要望通り、及びフラッシュメモリ素子からのリードデータのブリッジ装置のデータバッファへの転送をフラッシュの完了順序、優先度及びコマンドの順序付けに基づきスケジューリングすることにより、内部メモリ素子のリード待ち時間を重なり合わせる。本発明の実施形態によると、ブリッジ装置の状態レジスタは、調停方法のために用いられる。
【００４７】
図７は、本発明の実施形態による、複数のソースから図３Ａ及び図４の上述のブリッジ装置のような装置内の限られたメモリ空間へ複数のデータページを転送する一般的な方法のフローチャートである。図７の方法は、ブリッジ装置の制御ロジックにより、複数プレーンを有する単一のメモリ素子、又はそれぞれ単一プレーン若しくは複数プレーンを有する複数のメモリ素子のいずれかに接続された１つのチャネルに対して実行される。本方法では、単一プレーンを有するメモリ素子は、ページバッファソースと考えられ、複数プレーンのメモリ素子の各プレーンは、ページバッファソースと考えられる。
【００４８】
方法は、ステップ４００で開始し、ブリッジ装置は１つのチャネルに接続された少なくとも２個の異なるページバッファソースからデータをリードする要求を受信する。この要求は、同時に又は相次いでブリッジ装置に到着し、対応するリードコマンドがメモリ素子に発行される。フラッシュメモリ素子のリード待ち時間を活かすために、このようなリードコマンドは、通常、迅速に連続して発行される。最後に、第１のページバッファソースは、自身のデータページをブリッジ装置へ転送する準備ができ、ブリッジ装置に自身のＲｅａｄｙ状態を伝達する。この第１のページバッファソースは、ここで、ページバッファソースｎと表す。このとき、他のページバッファソースは、それらの個々のデータページを転送する準備が未だできていなくてもよい。ステップ４０２で、ブリッジ装置は、ページバッファソースｎに、格納されているリードデータをブリッジ装置のページバッファへ転送するよう指示する。ステップ４０４で、ブリッジ装置は、チャネルに接続された少なくとも１つの他のページバッファソースに対して保留中のリード動作が存在するかどうかを調べる。保留中のリード動作の存在は、同一のデータバッファへのデータ転送が差し迫っていることを示す。
【００４９】
少なくとも１つの他のページバッファソースに対して保留中の他のリード動作が存在しない場合、方法はステップ４００に戻り、ブリッジ装置のデータバッファは、最終的にページバッファソースｎからのリードデータで満たされる。他方で、別のページバッファソースに対して１つの他の保留中のリード動作が存在する場合、ステップ４０６で、延期されたデータ転送状態が他のページバッファソースに対して設定される。本例では、２個のページバッファソースのみがチャネルに接続されていると仮定する。
【００５０】
ここでページバッファソースｎ＋１として表される他のページバッファソースがブリッジ装置により延期状態に設定されるので、ブリッジ装置は、データバッファが使用中は、ページバッファソースｎ＋１から自身のデータバッファへデータ転送を要求するのを抑制される。後述するように、これは、ブリッジ装置に、他のページバッファソースｎ＋１により発行されたＲｅａｄｙ状態を無視させる。そうでなければ、このＲｅａｄｙ状態は、データ転送コマンドをページバッファソースｎ＋１へ発行するようブリッジ装置をトリガする。使用中のデータバッファは、それがページバッファソースｎから転送されたデータで満たされていること、又はデータバッファがそのコンテンツをホストシステム若しくはメモリ制御部へ出力する処理をしていることを意味し得る。いずれの場合にも、データバッファは、別のページバッファソースからのリードデータを受信するために利用できない。
【００５１】
ステップ４０８で、ブリッジ装置は、チャネルのデータバッファが利用可能になるのを待つ。利用可能になると、４１０で、次のページバッファソースｎ＋１にアクセスするために、値ｎがインクリメントされる。次に、方法はステップ４０２に戻り、ブリッジ装置は、データ転送コマンドをデータページを提供する準備のできているページバッファソースｎ＋１へ発行する。
【００５２】
纏めると、ブリッジ装置は、チャネルに関連付けられたデータバッファが利用可能になるまでデータ転送動作を延期する目的で保留中のリード動作を有する他のページバッファソースについて常に知りながら、準備のできた第１のページバッファソースを決定できる。チャネルに接続され全てデータを転送する準備のできた複数のページバッファソースが存在する実施形態では、どの特定のページバッファソースが次になるかを決定するために、ブリッジ装置は、任意の数の優先順位付けスキーム及びその組合せで構成され得る。例示的な優先順位付けスキームは、到着順序に基づくものを含み、他の例はトランザクションの重要性であり、更に別の例はアドレス範囲に基づき得る。任意の優先順位付けスキームが、ここに記載された方法と共に用いられ得る。
【００５３】
図８は、本発明の実施形態による、Ｒｅａｄｙ／Ｂｕｓｙ状態信号のみを用いて、１つのチャネルに接続された複数のフラッシュ素子から該チャネルに関連付けられたブリッジ装置のデータバッファへのデータページの転送を調停する方法のフローチャートである。図８の方法は、チャネルに接続された各メモリ素子が、図４のチャネルＣＨ１に接続されたメモリ素子２０４により供給されるＲＢｂ＿１及びＲＢｂ＿２のような自身のＲｅａｄｙ／Ｂｕｓｙ状態を示す信号を提供すると仮定する。本実施形態は専用Ｒｅａｄｙ／Ｂｕｓｙ信号を有するフラッシュメモリ素子を用いるが、ブリッジ装置がそのような信号の組合せを解釈するよう構成されるならば、Ｒｅａｄｙ／Ｂｕｓｙ状態を示すために、信号数の任意の組合せが素子により用いられ得る。ブリッジ装置は、１つのチャネルに接続された少なくとも２個のメモリ素子にリードコマンドを発行していると仮定する。
【００５４】
方法は、ステップ５００で開始し、ブリッジ装置は、チャネルに接続された全ての素子からのＲｅａｄｙ／Ｂｕｓｙ状態信号（例えば、ＲＢｂ＿１及びＲＢｂ＿２）を監視する。ステップ５０２で、メモリ素子は、自身のＲｅａｄｙ／Ｂｕｓｙ状態信号をアクティブ論理状態に駆動し、ブリッジ装置に、対応するメモリ素子が内部リード動作を完了していることを示し、そのページバッファはメモリアレイからのリードデータを格納する。このメモリ素子は、第１の準備のできたメモリ素子であり、素子ｎとして表す。ブリッジ装置は、素子ｎが延期状態に設定されているかどうかを調べる。本例では準備ができたのは第１の素子なので、方法はステップ５０６へ進み、ブリッジ装置はデータ転送コマンドを素子ｎへ発行する。データ転送コマンドに応答して、メモリ素子はそのページバッファのコンテンツを出力し始める。このコンテンツは受信され、ブリッジ装置のデータレジスタに格納される。ステップ５０８へ進み、ブリッジ装置は、リードコマンドが任意の他のメモリ素子へ発行されているかどうかを調べる。詳細に後述するように、ブリッジ装置は、各メモリ素子へ発行したリードコマンドを追跡している。ブリッジ装置は、リードコマンドを受信した少なくとも１つの他のメモリ素子が存在すると決定した場合、ステップ５１０で、これらのメモリ素子の各々に対して延期状態を設定する。本例では、素子ｎ＋１はこのようなメモリ素子にあると仮定され、ブリッジ装置は該メモリ素子に対して延期状態を設定する。他方で、他のリードコマンドが発行されていない且つ素子ｎがリードコマンドを受信したチャネルに接続された唯一の素子である場合、方法はステップ５００へ戻る。ステップ５１０へ戻り、延期状態が適切なメモリ素子に対して設定された後に、方法はステップ５００へ戻る。
【００５５】
ステップ５００へ戻り、ブリッジ装置は、本例では素子ｎ＋１である準備のできた次の素子のＲｅａｄｙ／Ｂｕｓｙ状態信号を待つ。最終的にステップ５０２でＲｅａｄｙ／Ｂｕｓｙ状態信号が受信され、ブリッジ装置は、ステップ５０４で、素子ｎ＋１が延期状態であるかどうかを調べる。素子ｎ＋１はブリッジ装置により依然に延期状態に設定されたので、方法はステップ５１２へ進み、ブリッジ装置はチャネルのデータバッファが利用可能になるのを待つ。一実施形態では、メモリ制御部は、ブリッジ装置に、ブリッジ装置とメモリ素子との間の内部データ転送動作の状態を調べるよう問い合わせる。別の実施形態では、ブリッジ装置は、自身のＲｅａｄｙ／Ｂｕｓｙ信号をメモリ制御部へ発行し、そのチャネルの内部データ転送動作が完了していることを示す。いずれの場合も、メモリ制御部は、素子ｎの内部データ転送動作が完了していることの指標を受信したとき、メモリ素子ｎ＋１に対するページリード動作を再開するコマンドを発行できる。データバッファが利用可能になると、ブリッジ装置は、素子ｎ＋１のページバッファからブリッジ装置のデータバッファへのデータ転送を開始するために、データ転送コマンドを素子ｎ＋１へ発行する。リードコマンドを受信した他のメモリ素子が存在しない場合、方法はステップ５００へ戻ることにより、チャネルのデータ転送調停方法を終了する。
【００５６】
記載しているブリッジ装置の実施形態は、チャネルに接続された各メモリ素子の状態情報を記録する状態レジスタビットを含むことにより、単一のチャネルに接続された任意の数のメモリ素子からのデータ転送を調停できる。図９は、本発明の実施形態による、ブリッジ装置の状態レジスタ定義テーブルである。図９の状態レジスタは、４個のチャネル（例えば、ＣＨ１、ＣＨ２、ＣＨ３及びＣｈ４）を有するブリッジ装置のために設定されている。ここで、各チャネルは、該チャネルに並列構成で接続された２個のメモリ素子を有する。各メモリ素子では、状態レジスタは、そのメモリ素子のＲｅａｄｙ／Ｂｕｓｙ状態、Ｐａｓｓ／Ｆａｉｌ（合格／失敗）状態及びＤｅｆｅｒｒｅｄ  ｒｅａｄ  ｔｒａｎｓｆｅｒ（延期されたリード転送）状態を格納する。図９の表中で用いられる命名規則は、次の通りである。Ｒｅａｄｙ／Ｂｕｓｙ状態ビットは「Ｒｅａｄｙ／Ｂｕｓｙ  ＣＨ［ｉ］，Ｄ［ｊ］」とラベル付けされ、Ｐａｓｓ／Ｆａｉｌ状態ビットは「Ｐａｓｓ／Ｆａｉｌ  ＣＨ［ｉ］，Ｄ［ｊ］」とラベル付けされ、Ｄｅｆｅｒｒｅｄ  ｒｅａｄ  ｔｒａｎｓｆｅｒ状態は「Defer  read  transfer  ＣＨ［ｉ］，Ｄ［ｊ］」とラベル付けされる。ここで、ｉはブリッジ装置のチャネル番号を表し、ｊはチャネルｉに接続された素子の番号を表す。状態ビットの数は、ブリッジ装置に存在するチャネルの数及び各チャネルに接続できるメモリ素子の最大数に従ってスケーリングできる。したがって、ブリッジ装置は、メモリ素子から該メモリ素子が接続されているチャネルのデータバッファへのリードデータ転送を調停する目的で、各メモリ素子の状態、並びに各メモリ素子の延期状態を追跡できる。
【００５７】
図１０は、本発明の実施形態による、チャネルに接続された２個のフラッシュ素子からブリッジ装置のデータバッファへの例示的なリード転送動作を説明するシーケンス図である。本例のシーケンス図は、リード転送動作を調停し、両メモリ素子によるデータバッファの使用の衝突を回避するために、ブリッジ装置がどのようにメモリ素子により発行されたＲｅａｄｙ／Ｂｕｓｙ信号に応答するかを説明する。留意すべき点は、ブリッジ制御部が、リードコマンドを受信した後にそれぞれのページバッファ内に準備されたリードデータを有することを報告するメモリ素子に、データ転送コマンドを自動的に発行するロジックを有することである。本実施形態によると、ブリッジ装置は、チャネルのデータバッファが第１のメモリ素子からのリードデータを受信するために使用されている間、または外部装置へ格納されたリードデータを出力している間、第２のメモリ素子が準備のできたことを報告する状況を処理する調停ロジックを有する。
【００５８】
図１０のシーケンス図は、内部及び外部信号の信号トレースを示す。これを以下に説明する。ブリッジ装置は、メモリ制御部又はホスト装置により供給される、外部コマンドストローブ信号ＣＳＩ及び外部データストローブ信号ＤＳＩを受信する。これらの信号は、先に表２に記載されている。ブリッジ装置は、チャネルのデータバッファに格納されたリードデータを、先に表２に記載された自身のＱ［ｎ］出力ポートを通じて出力する。ブリッジ装置内には、コマンド及びデータ情報をメモリ素子と互換性のあるフォーマットでメモリ素子に供給するメモリ素子インタフェースがある。本例では、メモリ素子はＮＡＮＤフラッシュ素子なので、双方向「ＮＡＮＤ  ＩＯ」ポートが図１０に示される。ブリッジ装置のメモリ素子インタフェースは、Ｒｅａｄｙ／Ｂｕｓｙ信号ＲＢｂ＿１及びＲＢｂ＿２をそれぞれ素子１及び素子２から更に受信する。内部制御信号ｐｏｓ＿ｅｄｇｅ＿ＲＢｂ＿１は、メモリ素子１がそのページバッファからリードデータを転送する準備ができていることの検出に応答して生成されるパルス信号である。本例では、パルスは、ＲＢｂ＿１がＬｏｗ論理状態からＨｉｇｈ論理状態へ遷移することの検出に応答して生成される。この遷移は、メモリ素子の内部リード動作が完了したことを示す。内部制御信号ｐｏｓ＿ｅｄｇｅ＿ＲＢｂ＿２は、同種の信号であるが、ＲＢｂ＿２に応答する。
【００５９】
内部信号Ｄ１＿ｒｄ＿ｉｎ＿ｐｒｏｇは、リード動作が素子１へ発行されたときにブリッジ装置により設定される状態信号である。内部信号ｎｅｇ＿Ｄ１＿ｒｄ＿ｉｎ＿ｐｒｏｇは、Ｄ１＿ｒｄ＿ｉｎ＿ｐｒｏｇの立ち下がり端に応答してパルスを生じる。内部信号ｒｄ＿ｄａｔａ＿Ｄ１＿ｓｔｂは、ｎｅｇ＿Ｄ１＿ｒｄ＿ｉｎ＿ｐｒｏｇパルスが検出され且つ延期状態信号ｄｅｆｅｒ＿Ｄ１＿ｒｄが非アクティブ状態であるときのみ生成されるパルス信号である。ｒｄ＿ｄａｔａ＿Ｄ１＿ｓｔｂがパルスを生じたとき、メモリ素子１のページバッファデータのブリッジ装置のチャネルに関連付けられたデータバッファへの転送を開始するために、リード転送コマンドがメモリ素子１へ発行される。状態信号ｄｅｆｅｒ＿Ｄ１＿ｒｄは、状態レジスタから得られる。残りの内部信号Ｄ２＿ｒｄ＿ｉｎ＿ｐｒｏｇ、ｎｅｇ＿Ｄ２＿ｒｄ＿ｉｎ＿ｐｒｏｇ、ｒｄ＿ｄａｔａ＿Ｄ２＿ｓｔｂ及びｄｅｆｅｒ＿Ｄ２＿ｒｄは、それぞれ対応するＤ１の同等の信号と同じように機能するが、メモリ素子２に関連付けられる。次にシーケンス図を説明する。留意すべき点は、時間期間が縮尺通りに記載されないことである。図１０の一番下は、状態レジスタビットｄ１、ｄ２、ｂ１及びｂ２の論理状態である。ビットｄ１及びｄ２は、それぞれメモリ素子Ｄ１及びＤ２の延期状態を表す。ビットｂ１及びｂ２は、それぞれメモリ素子Ｄ１及びＤ２のＲｅａｄｙ／Ｂｕｓｙ状態を表す。
【００６０】
メモリ制御部のようなホスト制御部は、状態ビットを読むことにより、「Ａ」において示されるように対象のチャネルにある対象の素子が「Ｒｅａｄｙ」であると決定した後に、２素子のリード動作を開始できる。「Ａ」において、２つの状態ビットｂ１及びｂ２は論理０であり、２つのメモリ素子Ｄ１及びＤ２の準備ができていることを示す。最初のステップは、メモリ制御部が２個の「ページリード」コマンドを発行するためのものであり、リードコマンド６００は素子１にアドレスされ、リードコマンド６０２は素子２にアドレスされる。ブリッジは、これらのコマンドを、フラッシュメモリ素子により理解されるコマンドに変換し、それらを適切なメモリ素子へ発行する。ブリッジ装置は、リードコマンドの各々をデコードした後に、「Ｂ」及び「Ｃ」において示されるように対応するＲｅａｄｙ／Ｂｕｓｙビットを１に設定し、Ｄ１＿ｒｄ＿ｉｎ＿ｐｒｏｇｒｅｓｓ及びＤ２＿ｒｄ＿ｉｎ＿ｐｒｏｇｒｅｓｓをＨｉｇｈ論理状態に設定して、現在進行中のリードコマンドを追跡する。メモリ素子がそれらの個々のリードコマンドを受け付けた後、メモリ素子１及び２は、そのＲＢｂ＿１線及びＲＢｂ＿２線をそれぞれ６０４及び６０で示される論理「０」レベルに駆動し、メモリ素子１及び２が個々のリード動作でビジー（Ｂｕｓｙ）であることをブリッジ装置に示す。
【００６１】
ブリッジ装置が各リードコマンドを処理し、対応するコマンドを対象のメモリ素子へ発行し、該メモリ素子が該コマンドを受け付けるのを待つには幾らかの時間を要するので、制御部は、第２のリードコマンド対６０２を発行する前に、所定の分離待ち時間の期間ｔ２ＣＲ待ち、ブリッジ装置が第１のリードコマンド６００の処理を終了できるようにしなければならない。制御部は、第２のリードコマンド６０２を発行する前により長く待つのは勝手だが、通常、第１のメモリ素子のリード時間ｔＲの終了の前に発行するべきである。そうでなければ、ブリッジ装置の内部バスは第１のメモリ素子Ｄ１からブリッジ装置へのデータを転送してビジー（Ｂｕｓｙ）になり、ブリッジ装置は機能不全になってしまい得る。
【００６２】
メモリ素子は、ｔＲとして表記される、使用される特定の素子の製造者の仕様で定められた時間期間の間、ビジー（Ｂｕｓｙ）である。図１０では、その時間期間はメモリ素子Ｄ１の「アレイ待ち時間」と記される。アレイ待ち時間は、製造者により、素子により異なり、素子の年齢によっても変化し得る。アレイ待ち時間が各メモリ素子について終了すると、そのＲｅａｄｙ／Ｂｕｓｙ信号（例えば、ＲＢｂ＿１）を開放し、論理値「１」に戻り、リードデータがブリッジ装置のページバッファ内で利用可能であることをブリッジ装置に伝える。６０８及び６１０に示されるように、ＲＢｂ＿１及びＲＢｂ＿２は論理「１」に上昇する。
【００６３】
「通常の」単一メモリ素子リード動作の間、ブリッジ装置は、ＲＢｂの立ち上がり端に続いて、メモリ素子からのリードデータをブリッジ装置のデータバッファへ転送するために、フラッシュへ「ｄａｔａ  ｒｅａｄ」を自動的に発行する。
【００６４】
本実施形態によると、特別な制御信号が用いられ、２素子（又は複数素子）のリード動作中に、自動リード転送の転送のスケジューリングを可能にする。２素子のリードでは、ＲＢｂの立ち上がり端は、ブリッジ装置に該メモリ素子のｒｄ＿ｉｎ＿ｐｒｏｇｒｅｓｓを非アサートさせる。今示した例では、ストローブ信号ｒｄ＿ｄａｔａ＿Ｄ１＿ｓｔｂは、ＲＢｂ＿１が論理１レベルに上昇するのに応答して生成される。ストローブ信号ｒｄ＿ｄａｔａ＿Ｄ１＿ｓｔｂは、メモリ素子Ｄ１に対して「ｒｅａｄ  ｄａｔａ」コマンドを発行するトリガである。このストローブは、メモリインタフェースＩ／Ｏバスが、チャネルのバスに接続された他の１又は複数の素子からデータを転送してビジー（Ｂｕｓｙ）でない場合に生成される。このストローブを調停するメカニズムを以下に説明する。
【００６５】
提供された例示的な実施形態は、ロジックの生成したストローブを用い、対象の信号が論理０から１への正の遷移、又は論理１から０への負の遷移を生成するときを示すが、他の技術も可能である。本実施形態の主概念は、端が検出され、次の論理イベントをトリガするために用いられることである。
【００６６】
２つのＲｅａｄｙ／Ｂｕｓｙ信号ＲＢｂ＿１及びＲＢｂ＿２は、第１のメモリ素子のためのデータが未だブリッジ装置のデータバッファへ転送し終わらない程十分近くにＨｉｇｈになるので、ブリッジ装置のデータバッファへのアクセスについて、これら２つのデータページの間に競合が存在し得る。この問題を解決するために、第２の制御ビットセットが設けられ、遅く終了するメモリ素子に対する自動リードデータ転送を延期させるために用いられる。図１０では、これらはｄｅｆｅｒ＿Ｄ１＿ｒｄ及びｄｅｆｅｒ＿Ｄ２＿ｒｄと称される。本例では、ＲＢｂ＿１は６０８で最初にＨｉｇｈになる。これは、Ｄ１＿ｒｄ＿ｉｎ＿ｐｒｏｇｒｅｓｓを（ストローブ信号ｐｏｓ＿ｅｄｇｅ＿ＲＢｂ＿１を介して）Ｌｏｗにし、ｄｅｆｅｒ＿Ｄ２＿ｒｄをＨｉｇｈにする。メモリ素子１がそのリードを終了したので、ＲＢｂ＿１の正端により示されるように、ｄｅｆｅｒ＿Ｄ２＿ｒｄはアサートされる。一方で、ｃｈｐ２＿ｒｄ＿ｉｎ＿ｐｒｏｇｒｅｓｓ＝１で示されるように、メモリ素子２はそのページリードで依然としてビジー（Ｂｕｓｙ）である。メモリ素子のリードデータの自動転送を延期するときを決定するための式は、以下の式１で与えられる。
【００６７】
（ｄｅｆｅｒ＿Ｄｊ＿ｒｄの正端）＝ｐｏｓ＿ｅｄｇｅ＿ＲＢｂｉ＆＆Ｄｊ＿ｒｄ＿ｉｎ＿ｐｒｏｇｒｅｓｓ
Ｄ１＿ｒｄ＿ｉｎ＿ｐｒｏｇｒｅｓｓの立ち下がり端は、ｄｅｆｅｒ＿Ｄ１＿ｒｄがＨｉｇｈでない場合、ストローブｒｄ＿ｄａｔａ＿Ｄ１＿ｓｔｂがｎｅｇ＿ｅｄｇｅ＿Ｄ１＿ｒｄ＿ｉｎ＿ｐｒｏｇを介して生成されるようトリガする。このストローブは、ブリッジ装置に、素子１（Ｄ１）からブリッジ装置のデータバッファへのリードデータの転送を開始させる。ＮＡＮＤ  ＩＯは、６０９において、メモリ素子Ｄ１のページバッファからブリッジ装置のデータバッファへ有効データを運んでいると示される。ｄｅｆｅｒ＿Ｄ２＿ｒｄの立ち上がり端は、状態レジスタに、状態ビットｄ２が論理１状態に設定されている間隔「Ｄ」で示されるように延期されているメモリ素子２に対するリード動作のログをとらせる。
【００６８】
後に、６１０で、メモリ素子Ｄ２は「レディ（Ｒｅａｄｙ）」になり、ＲＢｂ＿２を非アサートし、ブリッジ装置においてＤ２＿ｒｄ＿ｉｎ＿ｐｒｏｇｒｅｓｓをＬｏｗにすることにより、該メモリ素子のページリード処理の終了を伝える。このとき、ｄｅｆｅｒ＿Ｄ２＿ｒｄがＨｉｇｈなので、データバッファへのリードデータの自動転送は、後の時間まで延期される。言い換えると、Ｈｉｇｈになっているｄｅｆｅｒ＿Ｄ２＿ｒｄは、ｒｄ＿ｄａｔａ＿Ｄ２＿ｓｔｂの生成を阻止する。６１２に示されるように、ｒｄ＿ｄａｔａ＿Ｄ２＿ｓｔｂストローブ信号は、破線で示され、メモリ素子Ｄ２が延期状態でない場合にストローブが生じていることを示す。次に、状態レジスタは、間隔「Ｅ」に示されるように、状態ビットｂ２を論理０に変化させ、メモリ素子Ｄ２が「レディ（Ｒｅａｄｙ）」になったが延期されているという事実を反映する。
【００６９】
最後に、メモリ素子Ｄ１からブリッジ装置のデータバッファへのデータ転送は、参照符号６１４を付された第１の「内部転送時間」期間の終わりに完了する。次に、ブリッジ装置は、状態ビットｂ１を論理０に変化させ、自身の準備ができたこと、特にデータ転送動作が終了したことを示す。次に、メモリ制御部は、ブリッジ装置の状態レジスタを読み出し、内部動作の状態を決定する。
【００７０】
状態レジスタは、いつでも読み出すことができ、この特定の動作中、メモリ制御部は、「レディ（Ｒｅａｄｙ）」であるがデータを転送して出す処理ができる前に延期状態でない素子の１つを探している。状態読み出し動作は図に示されないが、制御部が読み出す値は間隔「Ｆ」に示される。メモリ制御部は、何のトランザクションが未解決なのかを承知しているので、この状態レジスタの値は、メモリ制御部に、メモリ素子Ｄ１からのリードが完了し、データがデータバッファ内で利用可能であることを教える。状態値は、メモリ制御部に、メモリ素子Ｄ２に送られたリードコマンドが完了しているが、データバッファへのデータ転送は延期されており、読み出すために更なる動作が必要なことも教える。メモリ制御部は、次に、バーストリードコマンドの発行に進む。これは、６１６で、ＣＳＩが１論理レベルにストローブされることにより指示される。データバッファに格納されたメモリ素子Ｄ１のデータは、次に、６１８で１論理レベルにストローブされたＤＳＩにより指示されたリードパケットで、ブリッジ装置から読み出される。図１０に示されるように、Ｑｎ出力ポートは有効データを提供する。
【００７１】
メモリ制御部は、メモリ素子Ｄ１からのデータの読み出しを終了した後に、メモリ素子Ｄ２からのデータの読み出しを自由に行う。これを行うために、メモリ制御部は、対応するコマンド（示されない）を有する別のＣＳＩストローブ６２０を介して、元のページリードコマンドをメモリ素子Ｄ２内の同じページに再発行する。データページはメモリ素子Ｄ２のページバッファに依然として格納されており、ブリッジ装置の自動転送動作は延期されたので、ブリッジ装置は、６２２で再発行されたページリードコマンドに応答してｒｄ＿ｄａｔａ＿Ｄ２＿ｓｔｂストローブを発行し、後の読み出しのためにメモリ制御部に利用可能にすることにより、単にメモリ素子Ｄ２のページバッファからのデータを自身のデータバッファに読み込む。この時間中、状態レジスタは、状態ビットｂ２を論理１に設定することにより、メモリ素子Ｄ２が「ビジー（Ｂｕｓｙ）」であるが、間隔「Ｇ」に状態ビットｄ２が論理０状態にあることで示されるように、ｄｅｆｅｒ＿Ｄ２＿ｒｄが非延期の０論理状態に設定されているので、もはや延期状態ではないことを示す。メモリ素子Ｄ２からブリッジ装置へのデータ転送が完了すると、間隔「Ｈ」に状態ビットｄ２が論理０に設定し戻されたことで示されるように、状態レジスタの値は、メモリ素子Ｄ２が「レディ（Ｒｅａｄｙ）」であることを示すために更新される。内部ブリッジ装置のデータ転送動作が完了したかどうかを調べるのにおよそどれ位長く待つかはフラッシュ製造者により提供され、ブリッジ装置の仕様に含まれるので、メモリ制御部はこのデータが分かるよう設計される。第２の「内部転送時間」が経過した後、メモリ制御部は、状態レジスタを読んで、メモリ素子Ｄ２が「Ｒｅａｄｙ」であること、そのデータが利用可能であることを確認し、次に、６２２で別のバーストリードコマンドの発行に進み、次のＤＳＩストローブに応答してＱｎ出力ポートにデータが出力される。
【００７２】
図８の方法は、ブリッジ装置の観点からデータ転送の調停を記載する。図１１は、ブリッジ装置の１つのチャネルに対応するデータページを読み出すためにメモリ制御部により実行される動作のシーケンスである。ステップ６５０で、メモリ制御部は、ページリードコマンドをブリッジ装置のチャネルに接続された１つの素子に発行することにより、動作を開始する。次に、メモリ制御部は、ステップ６５４で別のページリードコマンドをチャネルに接続された他のメモリ素子に発行する前に、ステップ６５２で所定の待ち時間、待つ。メモリ制御部は、ステップ６５８でブリッジ装置の状態レジスタを読む前に、ステップ６５６で所定時間が経過するのを、特にチャネルを待つ。例として、この所定時間は、メモリ制御部内の内部タイマにより設定できる。或いは、ブリッジ装置は、ストローブ信号をメモリ制御部に発行して、リード又はプログラム動作が完了しているので、状態レジスタを調べる時間であることを示し得る。いずれの場合も、メモリ制御部は、ブリッジ装置の状態レジスタを読む前に、所定時間の間待つ。ステップ６６０で、状態レジスタの読み出したビットに基づき、チャネルに接続された素子の準備ができていて延期されていないかどうかを調べる決定が行われる。決定が偽の場合、方法はステップ６５８に戻る。その他の場合、チャネルに接続されたメモリ素子は、自身のページバッファの内容をブリッジ装置のデータバッファへ転送し終えている。次に、方法はステップ６６２に進み、メモリ制御部は、ブリッジ装置のデータバッファに格納されたデータを読み出すために、バーストリードコマンドを発行する。
【００７３】
ステップ６６４で、メモリ制御部は再びブリッジ装置からチャネルの状態を要求し、ステップ６６６で、その書き出された状態ビットに基づき、メモリ制御部は、チャネルに接続された他の素子の準備ができていて延期されているかどうかを決定する。再び、いずれかの条件が偽の場合、方法はステップ６６４に戻る。その他の場合、方法はステップ６６８へ進み、メモリ制御部はページリードコマンドを延期されている素子へ再発行する。ブリッジ装置内では、メモリ素子のページバッファに格納されたデータをブリッジ装置のデータバッファへ転送するために、データ転送動作が開始される。メモリ制御部は、ステップ６７２でチャネルの状態を読む前に、ステップ６７０で自身の内部リードタイマが経過するのを待つ。ステップ６７４で状態レジスタがこの他の素子は準備ができていないと示す場合、方法はステップ６７２へ戻る。その他の場合、データページはブリッジ装置のデータバッファに格納されており、ステップ６７６で、メモリ制御部は、データバッファの内容を読み出すために、バーストリードコマンドを発行する。次に、チャネルに接続されたメモリ素子がもうない場合、方法はステップ６７８で終了する。今説明した例は、２個のメモリ素子のみがチャネルに接続されていると仮定する。代替の実施形態では、２個より多いメモリ素子がチャネルに接続され、メモリ制御部が各メモリ素子にページリードコマンドを発行する場合、方法はステップ６７８で終了せず、代わりにステップ６６４へ戻って次のメモリ素子からデータを読み出す。
【００７４】
図１０を参照すると、ステップ６５０、６５２及び６５４は、最初の２個のＣＳＩストローブに対応し、制御部は、先ず、ページリードコマンドをチャネル内の１つの素子へ発行し、所定の分離した待ち時間期間ｔ２ＣＲを待ち、そして同じチャネル内の第２の素子へリードを発行する。
【００７５】
ステップ６１６、６５８、６６０及び６６２は、ＣＳＩストローブの後、第３のＣＳＩストローブまでに生じるイベントに対応する。メモリ制御部は、リードコマンドを発行した後、自身の内部タイマを備えている場合には該内部タイマを設定し、対象のメモリ素子が存在する場合には該メモリ素子がブリッジ装置から送信されるべきデータを有し「レディ（Ｒｅａｄｙ）」であるかどうかを決定するためにブリッジ装置の状態レジスタを読む前に、該内部タイマが経過するのを待つ。制御部が内部タイマを備えていない場合、制御部は、間隔を置いて状態レジスタをポーリングするか、ブリッジ装置の状態レジスタを調べるときを決定する特定の他の方法を有してもよい。状態レジスタ内の情報により、メモリ素子のうちの１つが「レディ（Ｒｅａｄｙ）」であると決定された場合、メモリ制御部は、「レディ（Ｒｅａｄｙ）」のメモリ素子からリードデータを送出し、メモリ制御部へ返されるようにするため、バーストリード（Ｂｕｒｓｔ  Ｒｅａｄ）コマンドを自身の素子へ発行し、リードパケット（ＤＳＩ＝１）が続く。
【００７６】
ステップ６６４、６６６及び６６８は、４番目のＣＳＩストローブで生じるイベントに対応する。メモリ制御部は、第２のメモリ素子が「レディ（Ｒｅａｄｙ）」であるが「延期（Ｄｅｆｅｒｒｅｄ）」である限り、ブリッジ装置の状態レジスタをポーリングするか又は調べる。メモリ制御部は、次に、元のページリードコマンドを再発行して、このメモリ素子へ送り、ブリッジ装置にページバッファからのデータをブリッジ装置のデータバッファへ読み込ませる。
【００７７】
ステップ６７０、６７２、６７４及び６７６は、ＣＳＩストローブの後且つ第５のＣＳＩストローブの後に生じるイベントに対応する。リードコマンドを延期された素子へ再発行した後、メモリ制御部は、自身のリードタイマが経過するのを待つ。リードタイマの経過は、内部転送時間の終わりを示す。メモリ制御部は、次に、延期されたメモリ素子が「レディ（Ｒｅａｄｙ）」であり且つ「延期（Ｄｅｆｅｒｒｅｄ）」でない限り、状態レジスタをポーリングする。再び、状態レジスタを読むときを決定する代替の好適な方法が存在するが、それはメモリ制御部の設計者次第である。所望の状態が読まれると、メモリ制御部は、データに対するＢｕｒｓｔ  Ｒｅａｄコマンドを発行する。該データには、制御部へデータを送信して戻すためのリードパケットが続く。
【００７８】
前述の実施形態は、同一のチャネルに接続された第２の素子がレディ（Ｒｅａｄｙ）になる前に、１つの素子が明らかにレディ（Ｒｅａｄｙ）になる状況を容易に処理する。同一のチャネルに接続された両方のメモリ素子の個々のＲｅａｄｙ／Ｂｕｓｙ信号ＲＢｂが同時にアサートされることにより、それら両方のメモリ素子が同時にレディ（Ｒｅａｄｙ）になる状況も存在し得る。この状況では、ブリッジ装置は、あるメモリ素子を他のメモリ素子より優先するよう予めプログラムされるか又はハードウェアに組み込むことができる。代替として、優先度は動的に設定できる。例えば、プログラマブルレジスタを用いて制御される追加ビットが設けられてもよい。レジスタが例えば論理０にプログラムされる場合、メモリ素子１は所与の優先度を与えられる。レジスタが例えば論理１にプログラムされる場合、メモリ素子２は所与の優先度を与えられる。あるメモリ素子を他のメモリ素子より優先する又は一連のメモリ素子の各メモリ素子を優先順位付けする任意の他の技術を用いることができる。
【００７９】
前述の図８の方法、及び図１０の例示的な２メモリ素子のデータリード動作は、図７に示した調停方法の特別な例示的な実施形態である。図８の方法は、それぞれ単一のリード動作で出力されるデータの単一のページバッファを有する２個のメモリ素子間の調停を対象としているが、メモリ素子の各々は、それぞれ単一のリード動作で出力されるデータの少なくとも２個のページバッファを有する複数プレーン素子であり得る。
【００８０】
図１２は、複数ページのメモリ素子から単一ページの記憶容量を有するデータバッファへのデータ転送を調停する例示的な方法の実施形態である。図１２の方法と図８の方法の実施形態との間の主な相違は、単一メモリ素子が単一のＲｅａｄｙ／Ｂｕｓｙ信号のみを提供することである。
【００８１】
図１２の方法はステップ７００で開始し、ブリッジ装置は適切なコマンドをメモリ素子へ発行することにより、単一素子からの複数プレーンのリード動作を開始する。ステップ７０２で、メモリ素子は、自身のＲｅａｄｙ／Ｂｕｓｙ信号ＲＢｂを、自身の複数ページバッファをロードする自身の内部リード動作が完了していることを示す論理状態に駆動する。ブリッジ装置は、次に、ステップ７０４で、本例ではプレーンｎと表される第１のプレーンを除く全てのプレーンを延期状態に設定する。留意すべき点は、ブリッジ装置は、複数プレーンのメモリ素子のプレーンを所定の順序で優先順位付けするよう構成されることである。ステップ７０６で、プレーンｎのページバッファからのデータページは、ブリッジ装置のデータバッファへ転送される。ステップ７０８で、ブリッジ装置は、データバッファがプレーンｎからのデータを受信するのにビジー（Ｂｕｓｙ）である又はデータバッファのコンテンツをメモリ制御部へ出力するのにビジー（Ｂｕｓｙ）であるとき、データバッファが利用可能になるのを待つ。データバッファが利用可能なとき、ステップ７１０で、プレーンｎがデータを読み出す最後のプレーンだったかどうかを調べるために決定が行われる。本例の反復では、リードすべき少なくとも１つの更なるプレーンが存在する。したがって、方法はステップ７０６へ戻り、ブリッジ装置は、次の所定のプレーンｎ＋１からのデータの転送を開始する。ステップ７０６、７０８及び７１０の反復は、複数プレーンのメモリ素子の最後のプレーンのページバッファのデータがブリッジ装置のデータバッファへ転送されるまで繰り返す。複数プレーンの調停方法は、７１２で終了する。
【００８２】
前述の複数プレーンの調停方法の実施形態は、延期状態に置かれたメモリ素子のプレーンを追跡するための状態レジスタビットを用いる。図１３は、代替の状態レジスタ定義テーブルを示す。これは、図９に示されたものと類似するが、ビット２４及び２５を含む。ビット２４は、チャネル１（ＣＨ１）に接続された素子１（Ｄ１）のプレーン２（Ｐ２）の延期状態を追跡する。ビット２５は、チャネル１（ＣＨ１）に接続された素子２（Ｄ２）のプレーン２（Ｐ２）の延期状態を追跡する。本例は、チャネル１に接続された各メモリ素子は２個のプレーンを有すると仮定する。したがって、同様の状態ビット対が、ブリッジ装置の他のチャネルにも含まれ得る。勿論、追加状態ビットは、各チャネルに接続されたメモリ素子の数及び各メモリ素子内のプレーンの数に依存して設けることができる。
【００８３】
図１４は、ブリッジ装置のチャネルに接続された単一のメモリ素子からの例示的な２プレーンリード動作を説明するシーケンス図である。図１４に現れる信号名の多くは、下の３個の信号を除いて図１０に示され説明されたものと同じである。これら下の３個の信号は、以下に説明する複数プレーンのデータ転送調停方法に専用に用いられる。信号ｒｄ＿ｄａｔａ＿Ｄ１＿Ｐ１＿ｓｔｂは、信号ｎｅｇ＿Ｄ１＿ｒｄ＿ｉｎ＿ｐｒｏｇからのパルスに応答して生成されるストローブ信号であり、ブリッジ装置にメモリ素子のプレーン１のページバッファからブリッジ装置のデータバッファへのデ―タ転送を開始することを伝える。信号ｄｅｆｅｒ＿Ｄ１＿Ｐ２＿ｒｄは、メモリ素子１のプレーン２の延期状態を追跡するための状態ビットに対応する。信号ｒｄ＿ｄａｔａ＿Ｄ１＿Ｐ２＿ｓｔｂは、ｒｄ＿ｄａｔａ＿Ｄ１＿Ｐ１＿ｓｔｂと同様に機能する。図１４の下部に沿って示されたレジスタビットは、メモリ素子１のプレーン２の延期状態ビット（ｄ２）及びメモリ素子１の「Ｒｅａｄｙ／Ｂｕｓｙ」ビット（ｂ１）の論理状態を示す。再度、留意すべき点は、示された時間期間は縮尺通りではないことである。
【００８４】
２プレーンのリード動作は、１つのメモリ素子のみが関与するためデータバッファ空間の素子対素子の競合がない点を除いて、メモリ素子のリード動作と非常に似ている。Ｒｅａｄｙ／Ｂｕｓｙ信号ＲＢｂがＨｉｇｈになるとき、リードデータの両方のページが利用可能なので、転送されたどのページバッファを延期するかの選択は予め定められているべきである。この例では、プレーン２が常に延期され、それはロジックにハードウェアで組み込まれる。代替として、プレーン２に優先度を与えるか、又は制御レジスタを通じて優先度を設定し、優先度が動的に変化できるようにすることが可能である。他の方法も可能である。
【００８５】
図１４を参照すると、ブリッジ装置は２プレーンのリードコマンドを受信し、対象のメモリ素子へ渡し、信号Ｄ１＿ｒｄ＿ｉｎ＿ｐｒｏｇを論理レベルに設定する。今、メモリ素子はビジー（Ｂｕｓｙ）状態であると考えられ、「Ａ」において示されるように、状態ビットｂ１は論理１に設定される。最終的に、８００において、信号ＲＢｂ＿１はメモリ素子によりＨｉｇｈに駆動され、内部リードが終了し、両ページがそれらの個々のページバッファ内にあることを示す。信号ＲＢｂ＿１のＨｉｇｈ論理状態への遷移は、イベントをトリガする。第一に、ストローブ信号ｒｄ＿ｄａｔａ＿Ｄ１＿Ｐ１＿ｓｔｂは、プレーン１のページバッファとブリッジ装置のデータバッファとの間のデータ転送を開始するために、８０２において示されるように生成される。第二に、メモリ素子のプレーン２は、信号ｄｅｆｅｒ＿Ｄ１＿Ｐ２＿ｒｄがＨｉｇｈ論理状態に駆動されることにより示されるように、延期状態に設定される。「Ｂ」において示されるように、延期されたプレーン２の状態ビットｄ２は論理１に設定される。８０４において、メモリ制御部は、データバッファの内容を読み出す。これは、８０６において生じるＤＳＩストローブ信号に応答してＱｎ出力ポートに現れる。データバッファの内容がメモリ制御部から／へ出力されると、「Ｃ」において示されるように、ビットが論理０に設定され、メモリ素子１の状態はビジー（Ｂｕｓｙ）状態からリリースされる。８０８において、メモリ制御部は、ブリッジ装置に第２のデータページをブリッジ装置のデータバッファへ転送するよう指示する元の２プレーンリードコマンドを再発行する。８１０において示されるように、ブリッジ装置は、ｒｄ＿ｄａｔａ＿Ｄ１＿Ｐ２＿ｓｔｂをストローブすることにより応答し、プレーン２のページバッファとブリッジ装置のデータバッファとの間のデータ転送を開始する。さらに、ストローブ信号に応答して、状態ビットｄ２は、論理０に設定され、プレーン２の延期状態を解除する。次に、制御部は、そのデータをＱｎ出力ポートから読み出し、リード動作が完了する。
【００８６】
留意すべき点は、上述の２プレーンリードコマンドを２素子リードの実施形態と結合し、２素子２プレーンのリードを生じ得ることである。このような実施形態では、準備のできた第１のメモリ素子は、残りのメモリ素子が延期状態に保たれている間に、データを自身のページバッファから転送するためにブリッジ装置のデータバッファの使用を予約する。
【００８７】
前述の図７、図８及び図１２のデータ転送調停方法は、ブリッジ装置内のロジック制御回路として実施できる。図１５は、本発明の実施形態による、１チャネルのブリッジ装置の構成要素の概略ブロック図である。概略ブリッジ装置９００は、ブリッジ装置インタフェース９０２、状態レジスタ９０４、リード転送アービトレータ９０６、ブリッジ装置制御部９０８、データバッファ９１０及びメモリＩ／Ｏインタフェース９１２を有する。ブリッジ装置インタフェース９０２は、グローバルコマンドをメモリ制御部から受信し、それらをブリッジ装置制御部９０８へ供給する。ブリッジ装置制御部９０８は、グローバルコマンドをメモリ素子と互換性のある固有のコマンドに変換する。状態レジスタ９０４は、このチャネルに関連する前述の図９及び図１３の状態ビットを有し得る。リード転送アービトレータ９０６は、チャネルに接続されたメモリ素子から供給されたＲｅａｄｙ／Ｂｕｓｙ信号を受信し、状態レジスタ９０４及び制御部９０８と一緒に、どのメモリ素子又はプレーンが延期状態に置かれるべきかを制御する。本例は、２個のメモリ素子がチャネルに接続されていると仮定する。
【００８８】
ブリッジ装置制御部９０８は、ブリッジ装置インタフェース９０２から受信したグローバルコマンドを固有のコマンドに変換し、ブリッジ装置インタフェース９０２を介して、状態レジスタデータを含む出力データをメモリ制御部に供給できる。データバッファ９１０は、メモリ素子から受信した１データページを格納するために大きさを定められる。これは、メモリ素子のページバッファの大きさに対応する。ブリッジ装置制御部９０８は、データバッファ９１０を制御して、メモリ素子からのデータを受信し、ブリッジ装置インタフェース９０２を介して該データバッファの内容をメモリ制御部へ出力するようにする。ブリッジ装置制御部は、状態レジスタ９０４のビットの更新も担う。Ｉ／Ｏインタフェース９１２は、コマンド及び制御信号を、チャネルに接続されたメモリ素子に供給する。本例では、インタフェース９１２は、ＮＡＮＤフラッシュメモリ素子と通信するためのＮＡＮＤフラッシュＩ／Ｏインタフェースである。図１５はリード転送アービトレータ９０６がブリッジ装置制御部９０８と別個であるとして示すが、両回路は互いに統合できる。図１５に示されるように、リード転送アービトレータ９０６により要求されるメモリ素子信号は、Ｒｅａｄｙ／Ｂｕｓｙ信号ＲＢｂ＿１及びＲＢｂ＿２のみである。これら２つの信号は、前述のシーケンス図に示されたような内部制御信号の生成を開始するために、及び状態レジスタ９０４のビットを更新するために、ブリッジ装置制御部９０８によっても用いられる。
【００８９】
図１６は、本発明の実施形態によるデータ転送アービトレータ回路の回路の実施形態である。アービトレータ回路９５０は、図１０のシーケンス図に示した内部信号の幾つかを生成するために用いることができる例示的な回路である。回路は、Ｒｅａｄｙ／Ｂｕｓｙ信号検出器９５２及び９５４、リード動作検出器９５６及び９５８、衝突検出器９６０及び９６２、リードストローブ生成器９６４及び９６６、並びにＡＮＤ論理ゲート９６８、９７０、９７２及び９７４を有する。図１６に示した回路要素は、次のようにグループ化できる。要素９５２、９５６、９６０、９６４、９６８及び９７０は、メモリ素子Ｄ１のための第１のデータ転送制御回路を形成する。要素９５４、９５８、９６２、９６６、９７２及び９７４は、メモリ素子Ｄ２のための第２のデータ転送制御回路を形成する。通常、各データ転送制御回路は、ブリッジ装置制御部９０８をトリガして個々のメモリ素子とブリッジ装置のデータバッファとの間のデータ転送を開始させるリードデータストローブ信号を生成するよう動作する。しかしながら、第１及び第２のデータ転送制御回路は相互接続され、一方のデータ転送制御回路が、他方がそのリードデータストローブ信号を生成するのを抑制できるようにする。
【００９０】
以下で、第１のデータ転送制御回路の要素を参照して、図１６の回路を簡単に議論する。留意すべき点は、図１６に現れる信号名は、図１０で用いられた信号名と同じであることである。先ず、Ｄ型フリップフロップとして実装されたリード動作検出器９５６で、リード動作信号ＲＤ＿Ｄ１（ＣＳＩ）が検出され、Ｄ１＿ｒｄ＿ｉｎ＿ｐｒｏｇを論理１に駆動する。Ｒｅａｄｙ／Ｂｕｓｙ信号検出器９５２は、ＲＢｂ＿１の立ち上がり端を検出し、このイベントが生じたときにｐｏｓ＿ｅｄｇｅ＿ＲＢｂ＿１のパルスを生じるよう構成される。このパルスは、フリップフロップ９５６をリセットし、Ｄ１＿ｒｄ＿ｉｎ＿ｐｒｏｇを論理０に駆動する。リードストローブ生成器９６４は、信号ｄｅｆｅｒ＿Ｄ１＿ｒｄが非アクティブな論理０状態である場合、ｒｄ＿ｄａｔａ＿Ｄ１＿ｓｔｂを生成する。ｒｄ＿ｄａｔａ＿Ｄ１＿ｓｔｂ信号は、データ転送コマンドを対応するメモリ素子へ発行するために、図１５のＢＤ制御部９０８により用いることができる。フリップフロップ９６０は、ｐｏｓ＿ｅｄｇｅ＿ＲＢｂ＿２及びＤ１＿ｒｄ＿ｉｎ＿ｐｒｏｇが論理１状態のときのみ、ＡＮＤ論理ゲート９６８を介して、ｄｅｆｅｒ＿Ｄ１＿ｒｄをアクティブな論理１状態に駆動する。したがって、ＲＢｂ＿１の前にＲＢｂ＿２が検出された場合、ｄｅｆｅｒ＿Ｄ１＿ｒｄは論理１に駆動され、ストローブ信号ｒｄ＿ｄａｔａ＿Ｄ１＿ｓｔｂの生成が抑制される。ｄｅｆｅｒ＿Ｄ１＿ｒｄが論理１の場合、Ｄｅｆｅｒ＿ＲＤ＿Ｄ１（ＣＳＩ）による次のリード動作信号は、ＡＮＤ論理ゲート９７０を介してフリップフロップ９６０をリセットし、ｄｅｆｅｒ＿Ｄ１＿ｒｄを論理０に駆動して、リードストローブ生成器９６４にそのストローブ信号を生成させる。
【００９１】
第２のデータ転送制御回路は、ＡＮＤ論理ゲート９７２がｐｏｓ＿ｅｄｇｅ＿ＲＢｂ＿１を受信し、ＡＮＤ論理ゲート９７４がＤｅｆｅｒ＿ＲＤ＿Ｄ２（ＣＳＩ）を受信することを除いて、第１のデータ転送制御回路と同一の構成を有する。したがって、第２のデータ転送制御回路は、ＲＢｂ＿１が最初に検出された場合、自身のストローブ信号ｒｄ＿ｄａｔａ＿Ｄ２＿ｓｔｂを生成するのを抑制され得る。リードストローブ生成器９６４は、Ｄ１＿ｒｄ＿ｉｎ＿ｐｒｏｇの立ち下がり端を検出し、それに応答してｄｅｆｅｒ＿Ｄ１＿ｒｄが論理０状態の間にｒｄ＿ｄａｔａ＿Ｄ１＿ｓｔｂの論理１パルスを生成するが、ｄｅｆｅｒ＿Ｄ１＿ｒｄが論理１状態のときはそうすることを抑制される任意のロジックを有し得る。
【００９２】
さらに、リードストローブ生成器９６４のロジックは、ｄｅｆｅｒ＿Ｄ１＿ｒｄの立ち下がり遷移に応答して、ｒｄ＿ｄａｔａ＿Ｄ１＿ｓｔｂの論理１のパルスを生成する。リードストローブ生成器９６６は、同じ論理回路を有し得る。ｒｄ＿ｄａｔａ＿Ｄ２＿ｓｔｂ信号は、データ転送コマンドを対応するメモリ素子へ発行するために、図１５のＢＤ制御部９０８により用いることができる。
【００９３】
本願明細書に記載された技術によるシステム及び装置は、直列に接続された複数の装置を有するメモリシステムに適用できる。装置は、例えば、ＤＲＡＭ（Dynamic  Random  Access  Memory）、ＳＲＡＭ（Static  Random  Access  Memory）、フラッシュメモリ、ＤｉＮＯＲフラッシュＥＥＰＲＯＭメモリ、シリアルフラッシュＥＥＰＲＯＭメモリ、Ｆｅｒｒｏ  ＲＡＭメモリ、磁気ＲＡＭメモリ、相変化（Phase  Change）ＲＡＭメモリ及び任意の他の適切な種類のメモリのようなメモリ素子である。
【００９４】
前述の説明では、説明を目的として、本発明の実施形態の完全な理解を提供するために、多くの詳細事項が説明された。
【００９５】
しかしながら、当業者には、これらの特定の詳細事項が本発明を実施するために必要でないことが明らかである。他の例では、良く知られた電気的構造及び回路が、本発明を不明瞭にしないために、ブロック図の形式で示された。
【００９６】
要素が本願明細書で別の要素に「接続される（connected）」又は「結合される（coupled）」として表されるとき、該要素が他の要素に直接接続又は結合され得ること又は中間要素が存在し得ることが理解されるだろう。対照的に、要素が本願明細書で別の要素に「直接接続される」又は「直接結合される」として表されるとき、中間要素は存在しない。要素間の関係を説明するために用いられる他の語は、同様に解釈されるべきである（つまり、「間に」と「直接、間に」、「隣接して」と「直接隣接して」等）。
【００９７】
本願の図は必ずしも縮尺通りではない。例えば、図５では、ブリッジ装置３０２と個別メモリ素子３０４の相対サイズは、縮尺通りではなく、製造されたブリッジ装置は、個別メモリ素子３０４よりも面積の大きさが何桁も小さい。
【００９８】
記載された実施形態の特定の適応及び変更が成され得る。したがって、上述の実施形態は、説明的であり限定的でないと考えられる。
［関連出願の参照］
本願は、米国仮特許出願番号６１／３３２,２３２、出願日２０１０年５月７日の利益を主張する。該米国仮特許出願は参照されることによりその全体が本願明細書に組み込まれる。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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