(57)【要約】  ダイパッケージを組み立てるための方法（１００）が、複数の第１のダイの第１の側のコンタクトをコンポジットキャリアの上面上の基板パッドに取り付けることを含む。コンポジットキャリアは、半導体ウエハに固定された底面を有する少なくとも１つの埋め込み金属層を含むパッケージ基板を含む。コンポジットキャリアは、アッセンブリの間、ダイとパッケージ基板との間のＣＴＥミスマッチの影響を最小化し、ダイの歪みを低減する。取り付けの後、半導体ウエハがパッケージ基板から取り除かれる（１０３）。電気的に導電性コネクタが、パッケージ基板の底面に取り付けられ（１０４）、パッケージ基板が、複数のシンギュレートされたダイパッケージを形成するためソーイングされる（１０５）。
2013526066.tif 000002
【特許請求の範囲】
【請求項１】
ダイパッケージを組み立てるための方法であって、
コンポジットキャリアの上面上の基板パッドに複数の第１のダイの第１の側のコンタクトを取り付けることであって、前記コンポジットキャリアが、半導体ウエハに固定される底面を有する少なくとも１つの埋め込み金属層を含むパッケージ基板を含むこと、
前記取り付けの後、前記パッケージ基板から前記半導体ウエハを取り外すこと、
前記パッケージ基板の底面に複数の電気的導電性コネクタを取り付けること、及び
複数のシンギュレーションされたダイパッケージを形成するように前記パッケージ基板をソーイングすること、
を含む方法。
【請求項２】
請求項１に記載の方法であって、前記複数の第１のダイが、基板貫通ビアを含むダイを含み、前記コンタクトが前記基板貫通ビアへのコンタクトを含む、方法。
【請求項３】
請求項１に記載の方法であって、
露出された基板貫通ビアエリアを提供するため、前記基板貫通ビアを露出させるように前記複数のダイの第２の側を薄化すること、及び
前記パッケージ基板上の複数のダイスタックを形成するため、複数のシンギュレーションされた第２のダイを、前記露出されたエリアに結合される基板貫通ビアコンタクトに取り付けること、
を更に含む方法。
【請求項４】
スタックされたダイパッケージを組み立てるための方法であって、
複数の第１のダイの第１の側のコンタクトを、コンポジットキャリアの上面上の基板パッドに取り付けることであって、前記コンポジットキャリアが、半導体ウエハに固定される底面を有する少なくとも１つの埋め込み金属層を含むパッケージ基板を含むこと、
前記パッケージ基板上の複数のダイスタックを形成するように、複数のシンギュレーションされた第２のダイを前記第１のダイに取り付けること、
前記パッケージ基板から前記半導体ウエハを取り外すこと、
複数の電気的導電性コネクタを前記パッケージ基板の底面に取り付けること、及び
複数のシンギュレーションされた、スタックされたダイパッケージを形成するように前記パッケージ基板をソーイングすること、
を含む、方法。
【請求項５】
請求項４に記載の方法であって、前記複数の第１のダイが、基板貫通ビアを備えたダイを含み、前記コンタクトが、前記基板貫通ビアへのコンタクトを含む、方法。
【請求項６】
請求項５に記載の方法であって、
露出された基板貫通ビアエリアを提供するため、前記基板貫通ビアを露出させるように前記基板貫通ビアを備えた前記複数のダイの第２の側を薄化すること、及び
前記パッケージ基板上の複数のダイスタックを形成するように、複数のシンギュレーションされた第２のダイを、前記露出されたエリアに結合される前記基板貫通ビアコンタクトに取り付けること、
を更に含む、方法。
【請求項７】
スタックされたダイパッケージを組み立てるための方法であって、
埋め込み基板貫通ビアであって、前記基板貫通ビアに結合される上側パッドを含む、前記埋め込み基板貫通ビアを有する複数のシンギュレーションされた基板貫通ビアダイの上側を、コンポジットキャリアの上面上の基板パッドに取り付けることであって、前記コンポジットキャリアが、シリコンウエハに固定される底面を有する少なくとも１つの埋め込み金属層を含む有機基板を含むこと、
露出された基板貫通ビアエリアを提供するように前記複数のシンギュレーションされた基板貫通ビアダイの底部側を薄化すること、
前記露出された基板貫通ビアエリア上に底部基板貫通ビアコンタクトを形成すること、
前記有機基板上に複数のダイスタックを形成するように、複数のシンギュレーションされた第２のダイを、前記底部側基板貫通ビアコンタクトに取り付けること、
前記有機基板から前記シリコンウエハを取り外すこと、
複数の電気的導電性コネクタを前記有機基板の底面に取り付けること、及び
複数のシンギュレーションされたスタックされたダイパッケージを形成するように前記有機基板を通してソーイングすること、
を含む、方法。
【請求項８】
請求項７に記載の方法であって、前記複数の基板貫通ビアダイが基板貫通ビアウエハ上に配置される、方法。
【請求項９】
電子的アッセンブリであって、
半導体ウエハに固定される底面を有する少なくとも１つの埋め込み金属層を含む有機パッケージ基板を含むコンポジットキャリア、及び
２０〜１００μｍの厚みを有し、前記パッケージ基板の上面上の上側基板パッドに取り付けられた上側コンタクトを有する、複数の第１のダイ、
を含む、電子的アッセンブリ。
【請求項１０】
請求項９に記載の電子的アッセンブリであって、前記複数の第１のダイが、基板貫通ビアを含むダイであって、前記パッケージ基板の上側基板パッドに取り付けられた前記基板貫通ビアに結合される上側コンタクトを含む、電子的アッセンブリ。
【請求項１１】
請求項１０に記載の電子的アッセンブリであって、前記基板貫通ビアに接続される底部側コンタクトに取り付けられた複数のシンギュレーションされた第２のダイを更に含む、電子的アッセンブリ。
【請求項１２】
請求項１０に記載の電子的アッセンブリであって、前記複数の第１のダイがウエハ上に配置される、アッセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施例は、集積回路（ＩＣ）パッケージング、及び更に特定して言えば、ダイアッセンブリに関連する。
【背景技術】
【０００２】
従来技術で知られているように、「ダイボンディング」又は「ダイ取り付け」は、半導体ダイパッケージの基板へ又は、テープ自動ボンディングのためのテープキャリアなど幾つかの他の基板への取り付けのオペレーションを指す。ダイはまず個別のウエハ又はワッフルトレイからピックアップされ、キャリア又は基板上のターゲットパッドに整合され、及びその後、通常、はんだ又はエポキシエポキシ接着により、恒久的に取り付けられる。
【０００３】
ＩＣダイのアッセンブリ中ダイ取り付け温度は、一般的に少なくとも１５０℃の温度で実行され、共晶ダイ・アタッチのため３７５℃又はそれ以上の温度で実行され得る。非常に薄いダイ（＜１００μｍ厚み、例えば、２０〜８０μｍ）の、有機基板などの幾つかのパッケージ基板へのアッセンブリは、ダイとパッケージ基板との間の大きな熱膨張係数（ＣＴＥ）ミスマッチにより引き起こされるダイの歪みのため、困難であることが知られている。例えば、シリコンダイの場合、ダイのＣＴＥは、約３ｐｐｍ／℃であり得、及び有機基板のＣＴＥは、約２０ｐｐｍ／℃以上であり得る。この問題は、温度で剛性が欠落し得る、薄いパッケージ基板（例えば、約１００-２００μｍ厚み）により更に悪化し得る。
【０００４】
最小ダイ歪みでさえ、小さな面積及び／又は密集したダイコンタクトの場合に整合及びその結果のダイ・アタッチの問題を引き起こし得る。ミス整合の接合は、コンタクト面積を低減し、それは接合のコンタクト抵抗を増加させ、開回路コンタクトを生じさせる恐れもある。例えば、基板貫通ビア（ＴＳＶと略され、シリコン基板の特定の場合のシリコン貫通ビアを指す）に関連するコンタクトは、面積が非常に小さい可能性がある。同様に、ピラー（例えば、銅ピラー）又はスタッド（例えば、金スタッド）などの他のコンタクト構造が充分小さくなる及び／又は充分密集する場合、歪みは、大きな問題となり得る。また歪みは、ダイの一つが両側にコンタクトを有するとき、例えば、ダイの一つの側にフリップチップパッケージ基板接続を、及びダイの他方の側に小さな面積のＴＳＶ接続を含むとき、ダイスタックにとって特に問題である。
【０００５】
上述の歪み問題に対処するための一つの既知の方法は、ダイとの改善されたＣＴＥマッチングを提供する低ＣＴＥパッケージ基板を用いることである。例えば、セラミック基板及び幾つかの特別な重合体基板は、ダイとの改善されたＣＴＥマッチングを提供し得る。しかし、低ＣＴＥパッケージ基板は、一般的に、従来のエポキシガラス樹脂ベースの（例えば、ＢＴ樹脂）有機基板に比べ、非常に高価である。必要とされているのは、従来の重合体基板の利用を可能にするためアッセンブリの間、歪み、及びその結果のダイとパッケージ基板との間のＣＴＥミスマッチの影響を最小化するための新しいパッケージング手法である。
【発明の概要】
【０００６】
開示される実施例は、低コスト従来の重合体基板の利用を可能にすることをはじめ、ダイの低減された歪みを提供する、アッセンブリの間ダイとパッケージ基板と間のＣＴＥミスマッチの影響を最小化するための新しいパッケージング手法述べる。半導体ウエハに固定された底面を有する少なくとも１つの埋め込み金属層を含むパッケージ基板を含むコンポジットキャリアが、ダイと基板との間のＣＴＥミスマッチを制御する。発明者は、コンポジットキャリアのＣＴＥは、ダイとパッケージ基板との間のＣＴＥミスマッチにもかかわらず、パッケージ基板がアッセンブリの間にΔＣＴＥ駆動される歪みに与える影響が小さくなるように、ダイのＣＴＥに合致するように選択される、半導体キャリアウエハのＣＴＥにより主として駆動されることを認識している。一実施例において、ダイ及びウエハキャリアはいずれもシリコンを含み得る。
【０００７】
パッケージ基板は、一般的に、有機基板などの重合体基板である。典型的な実施例において、パッケージ基板は、ダイのＣＴＥと少なくとも１０ｐｐｍ／℃異なる（典型的に、高い）ＣＴＥを有する。
【０００８】
コンポジットキャリアは、アッセンブリプロセスの開始前に提供され得る。ダイ・アタッチ処理は、パッケージ基板上で実行され、半導体ウエハがそれに取り付けられるキャリアウエハとして機能する。半導体ウエハは、全てのダイ・アタッチが終了した後アッセンブリフローで取り除かれ得、その時、平坦なダイ表面の必要性はもはや全般的に重要ではない。の除去に続いてキャリアウエハ、複数の電気的導電性コネクタ（例えば、ＢＧＡ）がその後パッケージ基板の底面に取り付けられ得る。パッケージ基板のソーイングが複数のダイパッケージを形成する。
【０００９】
開示される実施例は、２つ又はそれ以上のスタックされたダイを含む、単一ダイパッケージ及びスタックされたダイパッケージのアッセンブリを含む。ダイは、ＴＳＶダイを含み得る。
【図面の簡単な説明】
【００１０】
【図１】図１は、開示される実施例に従って、ダイパッケージを組み立てるための例示の方法を示す。
【００１１】
【図２】図２は、開示される実施例に従って、スタックされたダイパッケージを組み立てるための例示の方法を示す。
【００１２】
【図３】図３は、開示される実施例に従って、ＴＳＶダイを含むスタックされたダイパッケージを組み立てるための例示の方法を示す。
【００１３】
【図４Ａ】図４Ａは、図３に関連して説明した例示の方法の工程から生じる断面図である。
【図４Ｂ】図４Ｂは、図３に関連して説明した例示の方法の工程から生じる断面図である。
【図４Ｃ】図４Ｃは、図３に関連して説明した例示の方法の工程から生じる断面図である。
【図４Ｄ】図４Ｄは、図３に関連して説明した例示の方法の工程から生じる断面図である。
【図４Ｅ】図４Ｅは、図３に関連して説明した例示の方法の工程から生じる断面図である。
【図４Ｆ】図４Ｆは、図３に関連して説明した例示の方法の工程から生じる断面図である。
【図４Ｇ】図４Ｇは、図３に関連して説明した例示の方法の工程から生じる断面図である。
【発明を実施するための形態】
【００１４】
図１は、開示される実施例に従って、ダイパッケージを組み立てるための例示の方法１００を示す。ステップ１０１が、複数の第１のダイの第１の側にあるコンタクトを、コンポジットキャリアの上面上の基板パッドに取り付けることを含む。第１のダイは、表を下に向けて取り付けられ得る（即ち、フリップチップ）又は表（即ち、回路側）を上に（例えば、後のワイヤボンディングのため、又はＴＳＶダイを用いて）。ダイ間のＣＴＥ差（シリコンダイでは例えば、約３ｐｐｍ／℃）及びパッケージ基板は、一般的に少なくとも１０ｐｐｍ／℃である。典型的な実施例において、ステップ１０１が、はんだバンプのリフローはんだ、銅ピラー、金スタッド、又は他の適切な取り付け方法を介する、重合体パッケージ基板への複数のシンギュレートされたダイのダイ・アタッチ及びアンダーフィルを含む。複数の第１のダイは、ウエハがパッケージ基板に取り付けられるように、シンギュレーションされたダイフォームからではなく、ウエハフォームで提供され得る。
【００１５】
コンポジットキャリアは、半導体ウエハに固定された底面を有する少なくとも１つの（及び一般的に複数の）埋め込み金属層を含むパッケージ基板を含む。パッケージ基板は、有機基板などの重合体基板であり得る。パッケージ基板は更に、セラミック基板又は他の基板であり得る。パッケージ基板は、厚みが＜２００μｍ、例えば約１００〜２００μｍである、有機基板などの薄いパッケージ基板であり得る。上述のように、コンポジットキャリアのＣＴＥは、ダイのＣＴＥに合致するように選択される半導体キャリアウエハのＣＴＥより主として駆動される。従って、ダイとパッケージ基板との間のＣＴＥミスマッチにもかかわらず、パッケージ基板がアッセンブリの間にΔＣＴＥ駆動される歪みに与える影響が小さくなる。
【００１６】
ステップ１０２が、適切な材料（例えば、モールド化合物、接着剤）でオーバーモールディングすることを含み得る任意のオーバーモールディングステップを含む。ステップ１０３が、半導体キャリアウエハをパッケージ基板から取り除くことを含む。リリース方法は、熱的、溶媒又はレーザー補助方法を含み得る。ステップ１０４が、複数の電気的導電性コネクタ（例えば、ＢＧＡ）をパッケージ基板の底面に取り付けることを含む。ステップ１０５が、複数のシンギュレートされたダイパッケージを形成するため、パッケージ基板をソーイングすることを含む。
【００１７】
図２は、開示される実施例に従ってスタックされたダイパッケージを組み立てるための例示の方法２００を示す。ステップ２０１が、複数の第１のダイの第１の側のコンタクトをコンポジットキャリアの上面上の基板パッドに取り付けることを含む。コンポジットキャリアは、半導体ウエハに固定された底面を有する少なくとも１つの埋め込み金属層を含むパッケージ基板を含む。典型的な実施例において、ステップ２０１が、はんだバンプのビアリフローはんだ、銅ピラー、金スタッド、又は他の適切な取り付け方法を介する、重合体パッケージ基板への複数のシンギュレートされた第１のダイのダイ・アタッチ及びアンダーフィルを含む。上述のように、前記複数の第１のダイは、ウエハがパッケージ基板に取り付けられるように、ウエハフォームで提供され得る。
【００１８】
ステップ２０２において、パッケージ基板上に複数のダイスタックを形成するために、複数のシンギュレートされた第２のダイが第１のダイに取り付けられる。典型的な実施例において、シンギュレーションされた第２のダイは、はんだ付け又は銅ボンディングを用いて取り付けられ、その後アンダーフィルされる。
【００１９】
ステップ２０３が、適切な材料（例えば、モールド化合物、接着剤）でオーバーモールディングを含み得る任意のオーバーモールディングステップを含む。ステップ２０４が、半導体キャリアウエハをパッケージ基板から取り除くことを含む。上述のように、リリース方法は、熱的、溶媒又はレーザー補助方法を含み得る。ステップ２０５が、複数の電気的導電性コネクタ（例えば、ＢＧＡ）をパッケージ基板の底面に取り付けることを含む。ステップ２０６が、複数のシンギュレーションされたスタックされたダイパッケージを形成するため、パッケージ基板をソーイングすることを含む。
【００２０】
図３は、開示される実施例に従って、ＴＳＶダイを含む、スタックされたダイパッケージを組み立てるための例示の方法３００を示す。ステップ３０１が、基板パッドに結合される上側パッドを含む埋め込みＴＳＶを有する複数の第１のＴＳＶダイの上側を、コンポジットキャリアの上面上に取り付けることを含む。典型的な実施例において、ステップ３０１が、はんだバンプのリフロー はんだ、銅ピラー、又は他の適切な取り付け方法を介する、重合体パッケージ基板へのダイ・アタッチ及びアンダーフィル シンギュレーションされた第１のＴＳＶダイを含む。前記複数の第１のＴＳＶダイは、本明細書においてＴＳＶ ウエハと称するウエハフォームで提供され得る。
【００２１】
ステップ３０２において、露出された底部側ＴＳＶエリアを提供するように、前記複数の第１のＴＳＶダイが薄化されてＴＳＶが露出される。薄化するための方法は、バックグラインド、化学機械研磨（ＣＭＰ）、及び／又は化学的エッチングを含み得る。露出されたＴＳＶエリアへの底部側ＴＳＶコンタクトがその後形成される。ステップ３０３が、パッケージ基板上に複数のダイスタックを形成するため、複数のシンギュレートされた第２のダイを第１のＴＳＶダイの底部側ＴＳＶコンタクトに取り付けることを含む。典型的な実施例において、シンギュレーションされた第２のダイは、はんだ付け又は銅ボンディングを用いて取り付けられ、その後アンダーフィルされる。
【００２２】
ステップ３０４が、適切な材料（例えば、モールド化合物、接着剤）でオーバーモールディングすることを含み得る任意のオーバーモールディングステップを含む。ステップ３０５が、半導体キャリアウエハをパッケージ基板から取り除くことを含む。上述のように、リリース方法 は、熱的、溶媒又はレーザー補助方法を含み得る。ステップ３０６が、複数の電気的導電性コネクタ （例えば、ＢＧＡ）をパッケージ基板の底面に取り付けることを含む。ステップ３０７が、複数のシンギュレーションされたスタックされたダイパッケージを形成するため、パッケージ基板をソーイングすることを含む。
【００２３】
図４Ａ〜Ｇは、図３に関連して説明した例示の方法の工程から生じる連続断面図である。図４Ａは、コンポジットキャリア２０５を共に構成する半導体ウエハ２０２（例えば、シリコンウエハ）に接着された多層基板２０１への、シンギュレーションされたＴＳＶダイ（ＴＳＶダイ１で示す）のダイ・アタッチ及びアンダーフィルの後の断面図である。ＴＳＶダイ１はフリップチップ取り付けされて示されている。ＴＳＶダイ１の上側パッド２０６は、パッケージ基板２０１上の基板パッド２０７に結合されて示されている。ＴＳＶダイ１は、一般的に、少なくとも５００μｍ厚みである。
【００２４】
図４Ｂは、埋め込みＴＳＶ２１５を露出するため、バックグラインド、ＣＭＰ、及び／又は基板（例えば、シリコン）エッチングなどの適切な方法により薄化されたＴＳＶダイ４１０を形成するための、ＴＳＶダイ１の底部側の薄化の後の電子的アッセンブリ４００を示す断面図である。薄化されたＴＳＶダイ１は、一般的に＜１５０μｍ厚み、典型的には２０〜８０μｍ厚みである。ＴＳＶコンタクト・パッド２１１（例えば銅パッド）は、ＴＳＶ２１５の露出された部分上に示されている。ＴＳＶ２１５の少なくとも一部が、上側パッド２０６に結合される。図４Ｃは、はんだ、又は銅ボンディングなどの適した方法を介して、薄化されたＴＳＶダイ４１０への、シンギュレーションされた第２のダイ（ダイ２で示す）のダイ・アタッチ及びアンダーフィル後の電子的アッセンブリ４５０を示す断面図である。図４Ｄは、モールド化合物又は接着剤などの適切な材料４２５でオーバーモールディングした後の断面図である。図４Ｅは、重合体パッケージ基板２０１の底部から半導体ウエハ２０２を取り除いた後の断面図である。一実施例において、ダイ２はメモリダイであり、ＴＳＶダイ１はプロセッサダイである。図示していないが、付加的なダイがダイ２上にスタックされてもよい。
【００２５】
図４Ｆは、ＢＧＡパッケージはんだボール２１８をパッケージ基板２０１に取り付けた後の断面図である。図４Ｇは、スタックされたダイパッケージをシンギュレーションするようオーバーモールド４２５及びパッケージ基板２０１をソーイングした後の断面図である。
【００２６】
上述ではコンポジットキャリアは、半導体ウエハ上にパッケージ基板を含むように述べたが、パッケージ基板は、アッセンブリ プロセスの間、同様の制御された歪みを達成するように、半導体（例えば、半導体ダイにマッチングするシリコン）を全体的に含むことができる。
【００２７】
半導体上面上に形成される能動回路要素が、一般的に、トランジスタ、ダイオード、キャパシタ、及びレジスタだけでなく、及びこれらの種々の回路要素を相互接続する信号ライン及び他の電気的導体を含む。
【００２８】
開示される実施例は、種々のデバイス及び関連する製品を形成する種々のプロセス・フローに統合することが可能である。半導体基板は、その中に種々の要素を及び／その又は上に層を含み得る。これらは、障壁層、他の誘電体層、デバイス構造、能動要素、及びソース領域、ドレイン領域、ビットライン、ベース、エミッタ、コレクタ、導電性ライン、導電性ビアなどを含む受動要素を含み得る。また、バイポーラ、ＣＭＯＳ、ＢｉＣＭＯＳ、及びＭＥＭＳを含む種々のプロセスにおいて、開示される実施例を用いることができる。
【００２９】
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した１つ又はそれ以上の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。
【図１】
2013526066.tif 000003
【図２】
2013526066.tif 000004
【図３】
2013526066.tif 000005
【図４Ａ】
2013526066.tif 000006
【図４Ｂ】
2013526066.tif 000007
【図４Ｃ】
2013526066.tif 000008
【図４Ｄ】
2013526066.tif 000009
【図４Ｅ】
2013526066.tif 000010
【図４Ｆ】
2013526066.tif 000011
【図４Ｇ】
2013526066.tif 000012
【国際調査報告】
2013526066.tif 000013
2013526066.tif 000014