(57)【要約】  本発明に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法は、透明基板に第１の透明導電薄膜と第１の金属薄膜とを順次形成し、パターニングを行ってゲートラインとゲート電極と共通電極と共通電極ラインとを備えるパターンを形成するステップと、ゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを順次形成し、パターニングを行ってＰＡＤ領域のゲートライン接続孔と半導体層とを備えるパターンを形成するステップと、第２の金属薄膜を堆積するとともにパターニングを行い、第２の透明導電薄膜を堆積するとともにリフトオフ剥離工程を行って、露出された第２の金属薄膜とドープ半導体薄膜とをエッチングして、ソース電極とドレイン電極とＴＦＴチャネルと画素電極とを備えるパターンを形成するステップと、を備える。
2013525850.tif 000002
【特許請求の範囲】
【請求項１】
透明基板に、第１の透明導電薄膜と第１の金属薄膜とを順次形成してから、前記第１の透明導電薄膜と第１の金属薄膜との積層に対してパターニングして、ゲートラインとゲート電極と共通電極と共通電極ラインとを備えるパターンを形成するステップ１と、
ゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを順次形成して、前記ゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜との積層に対してパターニングして、ＰＡＤ領域のゲートライン接続孔と半導体層とを備えるパターンを形成するステップ２と、
第２の金属薄膜を形成し、前記第２の金属薄膜に対してパターニングした後に第２の透明導電薄膜を形成し、リフトオフ剥離工程を行うことでフォトレジスト上の前記第２の透明導電薄膜を除去し、露出された前記第２の金属薄膜とドープ半導体薄膜をエッチングして、ソース電極とドレイン電極とＴＦＴチャネルと画素電極とを備えるパターンを形成するステップ３と、
を備えることを特徴とするＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項２】
前記ステップ１は、
透明基板に、第１の透明導電薄膜と第１の金属薄膜とを順次堆積するステップ１１と、
第１のフォトレジストを塗布し、第１のハーフトーンマスクで露光・現像処理を行って、前記第１のフォトレジストにおけるフォトレジスト完全保留領域をアレイ基板におけるゲートラインとゲート電極と共通電極ラインとの領域に対応させ、フォトレジスト部分保留領域をアレイ基板における共通電極の領域に対応させ、フォトレジスト完全除去領域をその他の領域に対応させるステップ１２と、
第１のエッチング工程を行い、前記フォトレジスト完全除去領域における第１の金属薄膜と第１の透明導電薄膜を除去して、ゲートラインとゲート電極と共通電極と共通電極ラインとを備えるパターンを形成するステップ１３と、
前記第１のフォトレジストに対してアッシング工程を行って、前記フォトレジスト部分保留領域における第１の金属薄膜を露出させるステップ１４と、
第２のエッチング工程を行い、前記フォトレジスト部分保留領域における第１の金属薄膜を除去して、共通電極を露出させるステップ１５と、
残された前記第１のフォトレジストを剥離するステップ１６と、
を備えることを特徴とする請求項１に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項３】
前記ステップ２は、
ステップ１で得られた構造に、前記ゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを堆積するステップ２１と、
第２のフォトレジストを塗布し、第２のハーフトーンマスクで露光・現像処理を行って、前記第２のフォトレジストにおけるフォトレジスト完全保留領域をＴＦＴチャネルの領域に対応させ、フォトレジスト完全除去領域をアレイ基板におけるＰＡＤ領域のゲートラインの領域に対応させ、フォトレジスト部分保留領域をその他の領域に対応させるステップ２２と、
第３のエッチング工程を行い、前記フォトレジスト完全除去領域におけるドープ半導体薄膜と半導体薄膜とゲート絶縁薄膜とを除去して、ＰＡＤ領域のゲートラインを露出させて、ＰＡＤ領域ゲートライン接続孔とゲート絶縁層とを備えるパターンを形成するステップ２３と、
前記第２のフォトレジストに対してアッシング工程を行って、前記フォトレジスト部分保留領域におけるドープ半導体薄膜を露出させるステップ２４と、
第４のエッチング工程を行い、前記フォトレジスト部分保留領域におけるドープ半導体薄膜と半導体薄膜とゲート絶縁薄膜とを除去して、半導体層を備えるパターンを形成するステップ２５と、
残された前記第２のフォトレジストを剥離するステップ２６と、
を備えることを特徴とする請求項１に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項４】
前記ステップ３は、
ステップ２で得られた構造に、第２の金属薄膜を堆積するステップ３１と、
第３のフォトレジストを塗布し、第３のハーフトーンマスクで露光・現像処理を行って、前記第３のフォトレジストにおけるフォトレジスト完全除去領域をアレイ基板における画素電極の領域に対応させ、フォトレジスト部分保留領域をソース電極とドレイン電極とＰＡＤ領域のゲートラインとＰＡＤ領域のデータラインとＰＡＤ領域の共通電極ラインとの領域に対応させ、フォトレジスト完全保留領域をその他の領域に対応させるステップ３２と、
第５のエッチング工程を行って、前記フォトレジスト完全除去領域における第２の金属薄膜を除去するステップ３３と
前記第３のフォトレジストに対してアッシング工程を行って、前記フォトレジスト部分保留領域における第２の金属薄膜を露出させるステップ３４と、
第２の透明導電薄膜を堆積するステップ３５と、
リフトオフ剥離工程を行って、残された前記第３のフォトレジスト上の第２の透明導電薄膜を除去して、画素電極のパターンを形成するステップ３６と、
第６のエッチング工程を行い、露出された前記第２の金属薄膜とドープ半導体薄膜とを除去して、ソース電極とドレイン電極とＴＦＴチャネルとを備えるパターンを形成するステップ３７と、
を備えることを特徴とする請求項１に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項５】
透明基板に、第１の透明導電薄膜と第１の金属薄膜とを順次形成し、前記第１の透明導電薄膜と第１の金属薄膜との積層に対してパターニングして、ゲートラインとゲート電極と画素電極と共通電極ラインとを備えるパターンを形成するステップ１００と、
ゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを順次形成して、前記ゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜との積層に対してパターニングして、ビアホールとＰＡＤ領域のゲートライン接続孔と半導体層とを備えるパターンを形成するステップ２００と、
第２の金属薄膜を堆積し、前記第２の金属薄膜に対してパターニングした後に第２の透明導電薄膜を堆積し、リフトオフ剥離工程を行うことでフォトレジスト上の第２の透明導電薄膜を除去し、露出された前記第２の金属薄膜とドープ半導体薄膜をエッチングして、ソース電極とドレイン電極とＴＦＴチャネルと共通電極とを備えるパターンを形成するステップ３００と、
を備えることを特徴とするＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項６】
前記ステップ１００は、
透明基板に、第１の透明導電薄膜と第１の金属薄膜とを順次堆積するステップ１１００と、
第１のフォトレジストを塗布し、第１のハーフトーンマスクで露光・現像処理を行って、前記第１のフォトレジストにおけるフォトレジスト完全保留領域をアレイ基板におけるゲートラインとゲート電極と共通電極ラインとの領域に対応させ、フォトレジスト部分保留領域をアレイ基板における画素電極の領域に対応させ、フォトレジスト完全除去領域はその他の領域に対応させるステップ１２００と、
第１のエッチング工程を行い、前記フォトレジストの完全去除領域における第１の金属薄膜と第１の透明導電薄膜とを除去して、ゲートラインとゲート電極と画素電極と共通電極ラインとのパターンを形成するステップ１３００と、
第１のフォトレジストに対してアッシング工程を行って、前記フォトレジスト部分保留領域における第１の金属薄膜を露出させるステップ１４００と、
第２のエッチング工程を行い、前記フォトレジスト部分保留領域における第１の金属薄膜を除去して、画素電極を露出させるステップ１５００と、
前記第１のフォトレジストを剥離するステップ１６００と、
を備えることを特徴とする請求項５に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項７】
前記ステップ２００は、
ステップ１００で得られた構造に、前記ゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを堆積するステップ２１００と、
第２のフォトレジストを塗布し、第２のハーフトーンマスクで露光・現像処理を行って、前記第２のフォトレジストにおけるフォトレジスト完全保留領域をＴＦＴチャネルの領域に対応させ、フォトレジスト完全除去領域をアレイ基板におけるビアホールの領域とＰＡＤ領域のゲートラインの領域とに対応させ、フォトレジスト部分保留領域をその他の領域に対応させるステップ２２００と、
第３のエッチング工程を行い、前記フォトレジスト完全除去領域におけるドープ半導体薄膜と半導体薄膜とゲート絶縁薄膜とを除去して、一部の画素電極とＰＡＤ領域のゲートラインを露出させて、ビアホールとＰＡＤ領域ゲートライン接続孔とゲート絶縁層とを備えるパターンを形成するステップ２３００、
前記第２のフォトレジストに対してアッシング工程を行って、前記フォトレジスト部分保留領域におけるドープ半導体薄膜を露出させるステップ２４００と、
第４のエッチング工程を行って、前記フォトレジスト部分保留領域におけるドープ半導体薄膜と半導体薄膜とゲート絶縁薄膜とを除去して、半導体層を備えるパターンを形成するステップ２５００と、
前記第２のフォトレジストを剥離するステップ２６００と、
を備えることを特徴とする請求項５に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項８】
前記ステップ３００は、
ステップ２００で得られた構造に、第２の金属薄膜を堆積するステップ３１００と、
第３のフォトレジストを塗布し、第３のハーフトーンマスクで露光・現像処理を行って、前記第３のフォトレジストにおけるフォトレジスト完全除去領域をアレイ基板における共通電極の領域に対応させ、フォトレジスト部分保留領域をソース電極とドレイン電極とＰＡＤ領域のゲートラインとＰＡＤ領域のデータラインとＰＡＤ領域の共通電極ラインとの領域に対応させ、フォトレジスト完全保留領域をその他の領域に対応させるステップ３２００と、
第５のエッチング工程を行って、前記フォトレジスト完全除去領域における第２の金属薄膜を除去するステップ３３００と
前記第３のフォトレジストに対してアッシング工程を行って、前記フォトレジスト部分保留領域の第２の金属薄膜を露出させるステップ３４００と、
第２の透明導電薄膜を堆積するステップ３５００と、
リフトオフ剥離工程を行い、残された前記第３のフォトレジスト上の第２の透明導電薄膜を除去して、共通電極と、ドレイン電極と画素電極とを接続するための接続線と、を備えるパターンを形成するステップ３６００と、
第６のエッチング工程を行い、露出された前記第２の金属薄膜とドープ半導体薄膜とを除去して、ソース電極とドレイン電極とＴＦＴチャネルとを備えるパターンを形成するステップ３７００と、
を備えることを特徴とする請求項５に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＴＦＴ−ＬＣＤと略称される）は、主なフラットパネルディスプレイ（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ、ＦＰＤと略称される）の一つである。
【０００３】
液晶を駆動する電界方向によって、ＴＦＴ−ＬＣＤは縦電界型と横電界型とに分けられる。縦電界型ＴＦＴ−ＬＣＤは、アレイ基板に画素電極を形成し、カラーフィルム基板に共通電極を形成する必要がある。これに対して、横電界型ＴＦＴ−ＬＣＤはアレイ基板に画素電極と共通電極とを同時に形成する必要がある。従って、横電界型ＴＦＴ−ＬＣＤはそのアレイ基板を製作する際に、縦電界型ＴＦＴ−ＬＣＤに対して、一回の共通電極を形成するパターニング工程を余計に追加する必要がある。縦電界型ＴＦＴ−ＬＣＤは、ツイストネマチック（Ｔｗｉｓｔ  Ｎｅｍａｔｉｃ、ＴＮと略称される）型ＴＦＴ−ＬＣＤを有し、横電界型ＴＦＴ−ＬＣＤはフリンジフィールドスイッチング（Fringe Field Switching、ＦＦＳと略称される）型ＴＦＴ−ＬＣＤと横電界スイッチング（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ、ＩＰＳと略称される）型ＴＦＴ−ＬＣＤとを有する。横電界型ＴＦＴ−ＬＣＤ、特にＦＦＳ型ＴＦＴ−ＬＣＤは、視角が広く、開口率が高いというメリットを有するので、液晶ディスプレイ分野に広く適用されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板は、複数回のパターニング工程によって構造パターンを形成することで製作され、複数回のパターニング工程のそれぞれは、マスクを用いてフォトレジストに対して露光・現像し、残されたフォトレジストをエッチングするとともに剥離するなどの工程を有する。エッチング工程は、ドライエッチングとウェットエッチングとを含む。パターニング工程の回数によって、ＴＦＴ−ＬＣＤアレイ基板を製造する複雑性を判断でき、パターニング工程の回数を低減することは、製造コストの低減を意味する。従来技術におけるＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板に対する６回のパターニング工程は、共通電極パターニングと、ゲートライン及びゲート電極パターニングと、活性層パターニングと、ソース・ドレイン電極パターニングと、ビアホールパターニングと、画素電極パターニングと、を含む。
【０００５】
従来の４回のパターニング工程によってＦＦＳ型液晶ディスプレイのアレイ基板を製造する方法は以下の通りである。即ち、
ステップ１：第１の金属薄膜を堆積し、第１のパターニング工程により、普通のマスクを用いて、ゲートライン、共通電極ライン、及びゲート電極のパターンを形成する。
ステップ２：ゲート絶縁薄膜と活性層（半導体層とドープ半導体層）薄膜とを堆積し、第２のパターニング工程により、普通のマスクを用いて、活性層（Ａｃｔｉｖｅ）のパターンを形成する。
ステップ３：第１の透明導電薄膜と第２の金属薄膜とを順次堆積し、第３のパターニング工程により、デュアルトーンマスクを用いて、画素電極とソース電極とドレイン電極とＴＦＴチャネルとを形成する。
ステップ４：パッシベーション層と第２の透明導電層を堆積し、第４のパターニング工程により、デュアルトーンマスクを用いて、パッシベーション層、接続孔（共通電極と共通電極ラインとを接続するに用いられる）、ＰＡＤ領域接続孔（ＰＡＤ領域は、駆動回路基板のリードをアレイ基板に対して圧接する領域であり、ＰＡＤ領域接続孔を介して、リードをアレイ基板におけるゲートライン、データライン、共通電極ラインなどと電気的に接続する）、共通電極のパターンを形成する。
【課題を解決するための手段】
【０００６】
本発明の一実施例は、透明基板に、第１の透明導電薄膜と第１の金属薄膜とを順次形成し、前記第１の透明導電薄膜と第１の金属薄膜との積層に対してパターニングすることで、ゲートライン、ゲート電極、共通電極、及び共通電極ラインを備えるパターンを形成するステップ１と、ゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを順次形成し、前記ゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜との積層に対してパターニングすることで、ＰＡＤ領域のゲートライン接続孔と半導体層を備えるパターンを形成するステップ２と、第２の金属薄膜を形成し、前記第２の金属薄膜に対してパターニングした後に第２の透明導電薄膜を形成し、リフトオフ剥離工程を行うことでフォトレジスト上の第２の透明導電薄膜を除去し、露出された第２の金属薄膜とドープ半導体薄膜をエッチングして、ソース電極、ドレイン電極、ＴＦＴチャネル、及び画素電極を備えるパターンを形成するステップ３と、を備えるＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を提供する。
【０００７】
本発明の他の実施例は、透明基板に、第１の透明導電薄膜と第１の金属薄膜とを順次形成し、前記第１の透明導電薄膜と第１の金属薄膜の積層に対してパターニングすることで、ゲートライン、ゲート電極、画素電極、及び共通電極ラインを備えるパターンを形成するステップ１００と、ゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを順次形成し、前記ゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜との積層に対してパターニングすることで、ビアホール、ＰＡＤ領域のゲートライン接続孔、及び半導体層を備えるパターンを形成するステップ２００と、第２の金属薄膜を堆積し、前記第２の金属薄膜に対してパターニングした後に第２の透明導電薄膜を堆積し、リフトオフ剥離工程を行うことでフォトレジスト上の第２の透明導電薄膜を除去し、露出された第２の金属薄膜とドープ半導体薄膜をエッチングして、ソース電極、ドレイン電極、ＴＦＴチャネル、及び共通電極を備えるパターンを形成するステップ３００と、を備えるＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を提供する。
【図面の簡単な説明】
【０００８】
【図１Ａ】ＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板を示す平面概略図である。
【図１Ｂ】図１ＡのＡ-Ａ方向の断面図である。
【図２】本発明の実施例１に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を示すフローチャートである。
【図３Ａ】透明基板に第１の透明導電薄膜と第１の金属薄膜とを堆積した後の断面図であって、画素領域の断面図である。
【図３Ｂ】透明基板に第１の透明導電薄膜と第１の金属薄膜とを堆積した後の断面図であって、ＰＡＤ領域のゲートラインの断面図である。
【図３Ｃ】透明基板に第１の透明導電薄膜と第１の金属薄膜とを堆積した後の断面図であって、ＰＡＤ領域のデータラインの断面図である。
【図４Ａ】図３Ａに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図４Ｂ】図３Ｂに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図４Ｃ】図３Ｃに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図５Ａ】図４Ａに示した構造に対して第１のエッチング工程を行った後の断面図である。
【図５Ｂ】図４Ｂに示した構造に対して第１のエッチング工程を行った後の断面図である。
【図５Ｃ】図４Ｃに示した構造に対して第１のエッチング工程を行った後の断面図である。
【図６Ａ】図５Ａのフォトレジストに対してアッシング工程を行った後の断面図である。
【図６Ｂ】図５Ｂのフォトレジストに対してアッシング工程を行った後の断面図である。
【図６Ｃ】図５Ｃのフォトレジストに対してアッシング工程を行った後の断面図である。
【図７Ａ】図６Ａに示した構造に対して第２のエッチング工程を行った後の断面図である。
【図７Ｂ】図６Ｂに示した構造に対して第２のエッチング工程を行った後の断面図である。
【図７Ｃ】図６Ｃに示した構造に対して第２のエッチング工程を行った後の断面図である。
【図８Ａ】図７Ａのフォトレジストを剥離した後の断面図である。
【図８Ｂ】図７Ｂのフォトレジストを剥離した後の断面図である。
【図８Ｃ】図７Ｃのフォトレジストを剥離した後の断面図である。
【図９Ａ】図８Ａに示した構造にゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを堆積した後の断面図である。
【図９Ｂ】図８Ｂに示した構造にゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを堆積した後の断面図である。
【図９Ｃ】図８Ｃに示した構造にゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを堆積した後の断面図である。
【図１０Ａ】図９Ａに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図１０Ｂ】図９Ｂに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図１０Ｃ】図９Ｃに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図１１Ａ】図１０Ａに示した構造に対して第３のエッチング工程を行った後の断面図である。
【図１１Ｂ】図１０Ｂに示した構造に対して第３のエッチング工程を行った後の断面図である。
【図１１Ｃ】図１０Ｃに示した構造に対して第３のエッチング工程を行った後の断面図である。
【図１２Ａ】図１１Ａに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図１２Ｂ】図１１Ｂに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図１２Ｃ】図１１Ｃに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図１３Ａ】図１２Ａに示した構造に対して第４のエッチング工程を行った後の断面図である。
【図１３Ｂ】図１２Ｂに示した構造に対して第４のエッチング工程を行った後の断面図である。
【図１３Ｃ】図１２Ｃに示した構造に対して第４のエッチング工程を行った後の断面図である。
【図１４Ａ】図１３Ａに示したフォトレジストを剥離した後の断面図である。
【図１４Ｂ】図１３Ｂに示したフォトレジストを剥離した後の断面図である。
【図１４Ｃ】図１３Ｃに示したフォトレジストを剥離した後の断面図である。
【図１５Ａ】図１４Ａに示した構造に第２の金属薄膜を堆積した後の断面図である。
【図１５Ｂ】図１４Ｂに示した構造に第２の金属薄膜を堆積した後の断面図である。
【図１５Ｃ】図１４Ｃに示した構造に第２の金属薄膜を堆積した後の断面図である。
【図１６Ａ】図１５Ａに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図１６Ｂ】図１５Ｂに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図１６Ｃ】図１５Ｃに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図１７Ａ】図１６Ａに示した構造に対して第５のエッチング工程を行った後の断面図である。
【図１７Ｂ】図１６Ｂに示した構造に対して第５のエッチング工程を行った後の断面図である。
【図１７Ｃ】図１６Ｃに示した構造に対して第５のエッチング工程を行った後の断面図である。
【図１８Ａ】図１７Ａに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図１８Ｂ】図１７Ｂに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図１８Ｃ】図１７Ｃに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図１９Ａ】図１８Ａに示した構造に第２の透明導電薄膜を堆積した後の断面図である。
【図１９Ｂ】図１８Ｂに示した構造に第２の透明導電薄膜を堆積した後の断面図である。
【図１９Ｃ】図１８Ｃに示した構造に第２の透明導電薄膜を堆積した後の断面図である。
【図２０Ａ】図１９Ａに示した構造に対してリフトオフ剥離工程（ｌｉｆｔ  ｏｆｆ）を行った後の断面図である。
【図２０Ｂ】図１９Ｂに示した構造に対してリフトオフ剥離工程（ｌｉｆｔ  ｏｆｆ）を行った後の断面図である。
【図２０Ｃ】図１９Ｃに示した構造に対してリフトオフ剥離工程（ｌｉｆｔ  ｏｆｆ）を行った後の断面図である。
【図２１Ａ】図２０Ａに示した構造に対して第６および第７のエッチング工程を行った後の断面図である。
【図２１Ｂ】図２０Ｂに示した構造に対して第６および第７のエッチング工程を行った後の断面図である。
【図２１Ｃ】図２０Ｃに示した構造に対して第６および第７のエッチング工程を行った後の断面図である。
【図２２】本発明の実施例２に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を示すフローチャートである。
【図２３Ａ】透明基板に第１の透明導電薄膜と第１の金属薄膜とを堆積した後の断面図であって、画素領域の断面図である。
【図２３Ｂ】透明基板に第１の透明導電薄膜と第１の金属薄膜とを堆積した後の断面図であって、ＰＡＤ領域のゲートラインの断面図である。
【図２３Ｃ】透明基板に第１の透明導電薄膜と第１の金属薄膜とを堆積した後の断面図であって、ＰＡＤ領域のデータラインの断面図である。
【図２４Ａ】図２３Ａに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図２４Ｂ】図２３Ｂに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図２４Ｃ】図２３Ｃに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図２５Ａ】図２４Ａに示した構造に対して第１のエッチング工程を行った後の断面図である。
【図２５Ｂ】図２４Ｂに示した構造に対して第１のエッチング工程を行った後の断面図である。
【図２５Ｃ】図２４Ｃに示した構造に対して第１のエッチング工程を行った後の断面図である。
【図２６Ａ】図２５Ａに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図２６Ｂ】図２５Ｂに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図２６Ｃ】図２５Ｃに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図２７Ａ】図２６Ａに示した構造に対して第２のエッチング工程を行った後の断面図である。
【図２７Ｂ】図２６Ｂに示した構造に対して第２のエッチング工程を行った後の断面図である。
【図２７Ｃ】図２６Ｃに示した構造に対して第２のエッチング工程を行った後の断面図である。
【図２８Ａ】図２７Ａに示したフォトレジストを剥離した後の断面図である。
【図２８Ｂ】図２７Ｂに示したフォトレジストを剥離した後の断面図である。
【図２８Ｃ】図２７Ｃに示したフォトレジストを剥離した後の断面図である。
【図２９Ａ】図２８Ａに示した構造にゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを堆積した後の断面図である。
【図２９Ｂ】図２８Ｂに示した構造にゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを堆積した後の断面図である。
【図２９Ｃ】図２８Ｃに示した構造にゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを堆積した後の断面図である。
【図３０Ａ】図２９Ａに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図３０Ｂ】図２９Ｂに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図３０Ｃ】図２９Ｃに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図３１Ａ】図３０Ａに示した構造に対して第３のエッチング工程を行った後の断面図である。
【図３１Ｂ】図３０Ｂに示した構造に対して第３のエッチング工程を行った後の断面図である。
【図３１Ｃ】図３０Ｃに示した構造に対して第３のエッチング工程を行った後の断面図である。
【図３２Ａ】図３１Ａに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図３２Ｂ】図３１Ｂに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図３２Ｃ】図３１Ｃに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図３３Ａ】図３２Ａに示した構造に対して第４のエッチング工程を行った後の断面図である。
【図３３Ｂ】図３２Ｂに示した構造に対して第４のエッチング工程を行った後の断面図である。
【図３３Ｃ】図３２Ｃに示した構造に対して第４のエッチング工程を行った後の断面図である。
【図３４Ａ】図３３Ａに示したフォトレジストを剥離した後の断面図である。
【図３４Ｂ】図３３Ｂに示したフォトレジストを剥離した後の断面図である。
【図３４Ｃ】図３３Ｃに示したフォトレジストを剥離した後の断面図である。
【図３５Ａ】図３４Ａに示した構造に第２の金属薄膜を堆積した後の断面図である。
【図３５Ｂ】図３４Ｂに示した構造に第２の金属薄膜を堆積した後の断面図である。
【図３５Ｃ】図３４Ｃに示した構造に第２の金属薄膜を堆積した後の断面図である。
【図３６Ａ】図３５Ａに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図３６Ｂ】図３５Ｂに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図３６Ｃ】図３５Ｃに示した構造にフォトレジストを塗布してから露光・現像処理を行った後の断面図である。
【図３７Ａ】図３６Ａに示した構造に対して第５のエッチング工程を行った後の断面図である。
【図３７Ｂ】図３６Ｂに示した構造に対して第５のエッチング工程を行った後の断面図である。
【図３７Ｃ】図３６Ｃに示した構造に対して第５のエッチング工程を行った後の断面図である。
【図３８Ａ】図３７Ａに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図３８Ｂ】図３７Ｂに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図３８Ｃ】図３７Ｃに示したフォトレジストに対してアッシング工程を行った後の断面図である。
【図３９Ａ】図３８Ａに示した構造に第２の透明導電薄膜を堆積した後の断面図である。
【図３９Ｂ】図３８Ｂに示した構造に第２の透明導電薄膜を堆積した後の断面図である。
【図３９Ｃ】図３８Ｃに示した構造に第２の透明導電薄膜を堆積した後の断面図である。
【図４０Ａ】図３９Ａに示した構造に対してリフトオフ剥離工程（lift off）を行った後の断面図である。
【図４０Ｂ】図３９Ｂに示した構造に対してリフトオフ剥離工程（lift off）を行った後の断面図である。
【図４０Ｃ】図３９Ｃに示した構造に対してリフトオフ剥離工程（lift off）を行った後の断面図である。
【図４１Ａ】図４０Ａに示した構造に対して第６および第７のエッチング工程を行った後の断面図である。
【図４１Ｂ】図４０Ｂに示した構造に対して第６および第７のエッチング工程を行った後の断面図である。
【図４１Ｃ】図４０Ｃに示した構造に対して第６および第７のエッチング工程を行った後の断面図である。
【発明を実施するための形態】
【０００９】
本発明に係る実施例の目的、技術内容及び効果をより明確にするために、以下は、本発明の実施例を示す図面を参照しながら、本発明の実施例を明確かつ完全に説明する。勿論、ここで記載された実施例は、ただ本発明の実施例の一部だけであり、本発明の全ての実施例ではない。本発明の実施例に基づき、当業者が創造的な労働をしない前提で得られる他の実施例は全て本発明の技術範囲に含まれる。
【００１０】
従来における４回のパターニングによる液晶ディスプレイのアレイ基板の製造方法は、一回のパターニング工程を介して、画素電極、ソース電極、ドレイン電極、及びＴＦＴチャネルのパターンを形成することで、コストを節約することができたが、本発明の発明者は、実際にこのような従来方法を用いると、液晶ディスプレイの表示性能が低減されてしまうという欠点が存在することを見つけた。
【００１１】
以下は、図１Ａと図１Ｂを参照しながらこのような欠点を詳細に説明する。図１Ａは従来のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板を示す平面概略図であり、図１Ｂは図１ＡのＡ-Ａ方向の断面図である。
【００１２】
図１Ａに示すように、ＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板（Ａｒｒａｙ  Ｓｕｂｓｔｒａｔｅ）は、ゲートライン１と、データライン２と、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｒｍ  Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴと略称される）３と、画素電極４と、共通電極６と、共通電極ライン５とを備える。ゲートライン１は横方向に沿って透明基板１０に設けられ、データライン２は縦方向に沿って透明基板１０に設けられ、ゲートライン１とデータライン２とが交差した箇所にＴＦＴ３が設けられている。ＴＦＴ３は、アクティブスイッチング素子である。画素電極４は板状電極であり、共通電極６はスリット電極である。共通電極６は画素電極４の上方に位置して重なり、画素電極４と液晶を駆動するため電界を形成する。共通電極ライン５は、接続孔を介して共通電極６に接続される。図１Ａにおいて、４はストリップ状のスリットではなく、スリットの下方における板状の画素電極を指す。
【００１３】
図１Ｂに示すように、このＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板は、透明基板１０と、画素電極４と、共通電極６と、ゲート電極１１と、ゲート絶縁層１２と、活性層（半導体層１３とドープ半導体層１４とを備える）と、第１の透明導電部１５と、ソース電極１６と、ドレイン電極１７と、ＴＦＴチャネル（ｃｈａｎｎｅｌ）１８と、パッシベーション層１９とをさらに備える。ゲート電極１１はゲートライン１と一体に成形され、ソース電極１６はデータライン２と一体に成形され、ドレイン電極１７は画素電極４に直接に接続されている。ゲートライン１にオン信号が入力されると、活性層は導電され、データライン２におけるデータ信号はソース電極１６からＴＦＴチャネル１８を経てドレイン電極１７に至り、最後に画素電極４に入力される。画素電極４は、受信した後に共通電極６と液晶を駆動して回転させるための電界を形成する。共通電極６がスリットを備えるので、画素電極４と形成した電界は横電界である。
【００１４】
図１Ｂから分かるように、ソース電極１６と活性層との間に、画素電極を形成するために堆積された透明導電部１５（透明導電薄膜をエッチングして画素電極を形成するときに残した部分）がある。液晶ディスプレイの分野において、画素電極はＩＴＯ又はＩＺＯで形成されるが、このような材料は金属よりも導電性が悪いので、信号がソース電極から活性層に転送されることを邪魔して、液晶ディスプレイの応答時間に影響を及ぼし、液晶ディスプレイの表示品質に影響を与えてしまった。
【００１５】
図２は、本発明の実施例１に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を示すフローチャートである。図２に示すように、本発明の実施例１に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法は、
透明基板に、第１の透明導電薄膜と第１の金属薄膜とを順次形成してから、前記第１の透明導電薄膜と第１の金属薄膜との積層に対してパターニングして、ゲートラインと、ゲート電極と、共通電極と、共通電極ラインとを備えるパターンを形成するステップ１と、
ゲート絶縁薄膜と、半導体薄膜と、ドープ半導体薄膜とを順次形成してから、ゲート絶縁薄膜と、半導体薄膜と、ドープ半導体薄膜との積層に対してパターニングして、ＰＡＤ領域のゲートライン接続孔と、半導体層とを備えるパターンを形成するステップ２と、
第２の金属薄膜を形成し、前記第２の金属薄膜に対してパターニングした後に第２の透明導電薄膜を形成し、リフトオフ剥離工程を行うことでフォトレジスト上の第２の透明導電薄膜を除去し、露出された第２の金属薄膜とドープ半導体薄膜とをエッチングして、ソース電極と、ドレイン電極と、ＴＦＴチャネルと、画素電極とを備えるパターンを形成するステップ３と、備える。
【００１６】
本発明の上記実施例に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法によれば、３回のパターニング工程を介してＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板を製造したので、工程数が低減され、コストが大幅に節約されて、市場競争力が向上された。
【００１７】
以下は、図３Ａ−図２１Ｃを参照しながら本発明の実施例１に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の例を説明する。
【００１８】
まず、図３Ａ−図８Ｃを参照しながら本発明の実施例１に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第１のパターニング工程を説明する。この第１のパターニング工程は以下のようなステップを備える。即ち、
【００１９】
ステップ１１：図３Ａ−図３Ｃに示すように、透明基板１０に、第１の透明導電薄膜１００と、第１の金属薄膜２００とが堆積される。
プラズマ強化化学気相成長法（ＰＥＣＶＤ）や、マグネトロンスパッタリング法や、熱蒸発法又はその他の成膜方法で、透明基板１０（ガラス基板又は石英基板）に、第１の透明導電薄膜１００と、第１の金属薄膜２００とが形成される。第１の透明導電薄膜１００はＩＴＯ、ＩＺＯなどの透明導電材料で構成されてもいい。第１の金属薄膜２００は、モリブデンや、アルミニウムや、アルミニウム・ネオジム合金や、タングステンや、クロムや、銅などの金属で形成された単層薄膜でもいいし、上記金属を多層堆積して形成された多層薄膜でもいい。
【００２０】
ステップ１２：図３Ａ−図３Ｃに示す構造において、まず基板にフォトレジスト１０００を塗布し、第１のハーフトーンマスク（ｈａｌｆ  ｔｏｎｅ  ｍａｓｋ）を用いて露光・現像処理を行って、図４Ａ−図４Ｃに示すようなフォトレジストのパターンが得られる。ハーフトーンマスクは、光の透過程度又は強度によって、完全透過領域と、部分透過領域と、非透過領域とに分けられる。そのため、第１のハーフトーンマスクで露光処理を行って、フォトレジスト１０００は完全露光領域と、部分露光領域と、非露光領域とに分けられ、現像処理を経て、完全露光領域のフォトレジストは薬剤によって洗浄され、部分露光領域のフォトレジストは上層が露光されて洗浄され、下層が残ることによってフォトレジスト層の厚みが低減され、非露光領域のフォトレジストは厚みがそのまま保持されている。フォトレジスト１０００において、非露光領域はアレイ基板におけるゲートライン、ゲート電極、共通電極ラインの領域に対応し、部分露光領域はアレイ基板における共通電極領域に対応し、完全露光領域はその他の領域に対応する。
【００２１】
ステップ１３：図５Ａ−図５Ｃに示すように、図４Ａ−図４Ｃの構造に対して第１のエッチング工程を行って、ゲートライン１、ゲート電極１１、共通電極６、共通電極ライン(図示しない)のパターンが形成される。第1のエッチング工程は二つのエッチングステップを備える。第１のステップは、金属材料エッチング液（例えば、燐酸と硝酸との混合物）で第１の金属薄膜２００をエッチングして、ゲートライン１、ゲート電極１１、共通電極ライン（図示しない）のパターンを形成する。実際の生産において、大面積パターンをエッチングするためのウェットエッチングとは、エッチング対象物をエッチング液に投入して、エッチング液で露出されたエッチング対象物をエッチングすることである。金属材料エッチング液は、金属のみ、即ち、第１の金属薄膜のみをエッチングするので、フォトレジストに覆われた領域、即ち、部分露光領域と非露光領域との第１の金属薄膜はエッチングされない。完全露光領域の第１の金属薄膜２００のみが直接エッチング液に接するためエッチングされ、残った第１の金属薄膜はゲートライン、ゲート電極、共通電極ラインのパターンを形成する。第２のステップは、ＩＴＯ又はＩＺＯのエッチング液で、第１の透明導電薄膜１００をエッチングして、共通電極６のパターンを形成する。また、形成されたゲートライン、ゲート電極及び共通電極ラインが第１の透明導電薄膜１００を介して電気的に接続されないようにする。
【００２２】
ステップ１４：図６Ａ−図６Ｃに示すように、図５Ａ−図５Ｃにおけるフォトレジスト１０００に対してアッシング工程を行って、部分露光領域の第１の金属薄膜２００が露出される。アッシング工程は、フォトレジストの一定の厚みを除去するに寄与する。本ステップにおいて、除去されたフォトレジストの厚みはステップ１２におけるフォトレジスト部分露光領域の厚みと同じであり、即ち、アッシング工程後、フォトレジストは非露光領域に一部保留するが、その他の領域には残らない。
【００２３】
ステップ１５：図７Ａ−図７Ｃに示すように、図６Ａ−図６Ｃに示した構造に対して第２のエッチング工程を行って、ステップ１４において露出された第１の金属薄膜２００を除去する。共通電極６の上方における第２の金属薄膜２００を除去して、共通電極６が露出される。
【００２４】
ステップ１６：図８Ａ−図８Ｃに示すように、図７Ａ−図７Ｃにおける構造に残されたフォトレジスト１０００を除去する。
ステップ１１−１６を経て、第１のパターニング工程が完成される。
【００２５】
以下は、図９Ａ−図１４Ｃを参照しながら本発明に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第２のパターニング工程を詳細に説明する。この第２のパターニング工程は、以下のようなステップを備える。即ち、
【００２６】
ステップ２１：図９Ａ−図９Ｃに示すように、図８Ａ−図８Ｃに示した構造に、ゲート絶縁薄膜３００と、半導体薄膜４００と、ドープ半導体薄膜５００とが順次堆積される。
【００２７】
ステップ２２:図９Ａ−図９Ｃに示した構造に、まずフォトレジスト２０００を塗布し、第２のハーフトーンマスクで露光・現像処理を行って、図１０Ａ−図１０Ｃに示すようなフォトレジストのパターンが得られる。フォトレジスト２０００において、非露光領域はＴＦＴチャネルの領域に対応し、完全露光領域はアレイ基板におけるＰＡＤ領域のゲートラインの領域に対応し、部分露光領域はその他の領域に対応する。ＰＡＤ領域とは圧接領域であって、後で形成されるアレイ基板におけるゲートライン、データライン、共通電極ラインなどの信号ラインを、外部の駆動回路基板におけるリードに圧接する領域であり、ＰＡＤ領域のゲートラインと、ＰＡＤ領域のデータラインと、ＰＡＤ領域の共通電極ラインとを備える。ＰＡＤ領域はアレイ基板における４つの辺のうちの一つ又は隣接した二つに位置する。リードと信号ラインとを電気的に接続するために、ＰＡＤ領域における信号ラインの上方は絶縁層に覆われてはいけないので、常に信号ラインの上方に接続孔をエッチングして形成し、信号ラインを露出させ、又は信号ラインを導電素子に接続させる。
【００２８】
ステップ２３：図１１Ａ−図１１Ｃに示すように、図１０Ａ−図１０Ｃに示した構造に対して第３のエッチング工程を行って、フォトレジスト２０００の完全露光領域におけるドープ半導体薄膜５００と、半導体薄膜４００と、ゲート絶縁薄膜３００とを除去し、ＰＡＤ領域のゲートライン１を露出させて、ＰＡＤ領域ゲートライン接続孔とゲート絶縁層１２のパターンを形成する。第３のエッチング工程は、３つのエッチングステップを備える。第１のステップは、露出されたドープ半導体薄膜５００を除去し、第２のステップは、露出された半導体薄膜４００を除去し、第３のステップは、露出されたゲート絶縁薄膜３００を除去して、ゲート絶縁層１２のパターンを形成する。エッチング工程に使用された試薬と方法は、本分野でよく知られているものであるので、その詳細は省略する。
【００２９】
ステップ２４：図１２Ａ−図１２Ｃに示すように、図１１Ａ−図１１Ｃにおけるフォトレジスト２０００に対してアッシング工程を行って、部分露光領域のドープ半導体薄膜５００が露出される。本ステップは、アッシング工程によって、ステップ２２におけるフォトレジスト２０００の部分露光領域に相当する厚みを除去して、部分露光領域のドープ半導体薄膜５００を露出させ、非露光領域にフォトレジストが保留されるようにする。
【００３０】
ステップ２５：図１３Ａ−図１３Ｃに示すように、図１２Ａ−図１２Ｃに示した構造に対して第４のエッチング工程を行って、部分露光領域のドープ半導体薄膜５００と、半導体薄膜４００と、ゲート絶縁薄膜３００とを除去して、半導体層１３を備えるパターンを形成する。
【００３１】
ステップ２６：図１４Ａ−図１４Ｃに示すように、図１３Ａ−図１３Ｃにおいて残されたフォトレジスト２０００を剥離する。
ステップ２１−２６を経て、第２のパターニング工程が完成される。
【００３２】
以下は、図１５Ａ−図２１Ｃを参照しながら本発明の実施例１に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第３のパターニング工程を詳細に説明する。この第３のパターニング工程は以下のようなステップを備える。即ち、
【００３３】
ステップ３１：図１５Ａ−図１５Ｃに示すように、図１４Ａ−図１４Ｃに示した構造に第２の金属薄膜６００が堆積される。
【００３４】
ステップ３２：図１５Ａ−図１５Ｃに示した構造に、まずフォトレジスト３０００を塗布し、第３のハーフトーンマスクで露光・現像処理を行って、図１６Ａ−図１６Ｃに示すようなフォトレジストのパターンが得られる。フォトレジスト３０００において、完全露光領域はアレイ基板における画素電極４（図１を参照）の領域に対応し、部分露光領域はソース電極１６（図１Ｂを参照）、ドレイン電極１７、ＰＡＤ領域のゲートライン１、ＰＡＤ領域のデータライン２（図１Ａを参照）、ＰＡＤ領域の共通電極ラインの領域に対応し、非露光領域はその他の領域に対応する。
【００３５】
ステップ３３：図１７Ａ−図１７Ｃに示すように、図1６Ａ−図１６Ｃに示した構造に対して第５のエッチング工程を行って、完全露光領域の第２の金属薄膜６００を除去する。
【００３６】
ステップ３４：図１８Ａ−図１８Ｃに示すように、図１７Ａ−図１７Ｃにおけるフォトレジスト３０００に対してアッシング工程を行って、部分露光領域の第２の金属薄膜６００を露出させる。本ステップは、アッシング工程によって、ステップ３２におけるフォトレジスト３０００の部分露光領域に相当する厚みを除去して、部分露光領域の第２の金属薄膜６００を露出させ、非露光領域にフォトレジスト層が保留されるようにする。
【００３７】
ステップ３５：図１９Ａ−図１９Ｃに示すように、図１８Ａ−図１８Ｃに示した構造に第２の透明導電薄膜７００が堆積される。
【００３８】
ステップ３６：図２０Ａ−図２０Ｃに示すように、図１９Ａ−図１９Ｃに示した構造に対してリフトオフ剥離工程（ｌｉｆｔ  ｏｆｆ）を行って、フォトレジストを剥離すると共にフォトレジスト上の第２の透明導電薄膜を併せて除去して、画素電極４のパターンを形成する。
【００３９】
ステップ３７：図２１Ａ−図２１Ｃに示すように、図２０Ａ−図２０Ｃに示した構造に対して第６のエッチング工程を行って、露出された第２の金属薄膜６００と、ドープ半導体薄膜５００とを除去して、ＴＦＴチャネル１８、ソース電極１６、ドレイン電極１７のパターンを形成する。本ステップにおいて、第６のエッチング工程は２つのエッチングステップを備える。第１のステップにおいて、金属材料エッチング液で、第２の透明導電薄膜７００に覆われなかった第２の金属薄膜６００を除去して、ソース電極１６とドレイン電極１７とが形成され、第２のステップにおいて、ドライエッチングによって、気体エッチング剤で露出されたドープ半導体薄膜５００をエッチングして、ＴＦＴチャネル１８のパターンを形成する。
【００４０】
本発明の実施例における第３のパターニング工程のステップ３１−３７から分かるように、本発明においては第２の金属薄膜が堆積されてから、第２の透明導電層が堆積される。即ち、ＴＦＴチャネルにソース電極とドレイン電極とが形成され、ドレイン電極に画素電極が形成される。よって、ソース電極と活性層（ドープ半導体層と半導体層）との間に透明導電部が形成されていないので、データラインの信号は透明導電部に邪魔されることなく、直接ソース電極を経てＴＦＴチャネルに入力され、液晶ディスプレイの表示品質が向上される。
【００４１】
図２２は、本発明の実施例２に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を示すフローチャートである。図２２に示すように、本発明の実施例２に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法は、
透明基板に、第１の透明導電薄膜と第１の金属薄膜とを順次形成してから、前記第１の透明導電薄膜と第１の金属薄膜との積層に対してパターニングして、ゲートライン、ゲート電極、画素電極、及び共通電極ラインを備えるパターンを形成するステップ１００と、
ゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜とを順次形成してから、ゲート絶縁薄膜と半導体薄膜とドープ半導体薄膜との積層に対してパターニングして、ビアホールとＰＡＤ領域のゲートライン接続孔と半導体層とを備えるパターンを形成するステップ２００と、
第２の金属薄膜を堆積し、前記第２の金属薄膜に対してパターニングした後に第２の透明導電薄膜を堆積し、リフトオフ剥離工程を行うことでフォトレジスト上の第２の透明導電薄膜を除去し、露出された第２の金属薄膜とドープ半導体薄膜とをエッチングして、ソース電極とドレイン電極とＴＦＴチャネルと共通電極とを備えるパターンを形成するステップ３００と、備える。
【００４２】
本発明の実施例に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法によれば、３回のパターニング工程を介してＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板を製造したので、工程数が低減され、コストが大幅に節約されて、市場競争力が向上される。
【００４３】
以下は、図２３Ａ-図４１Ｃを参照しながら本発明の実施例２に係るＦＦＳ型ＴＦＴ-ＬＣＤアレイ基板の例を説明する。
【００４４】
まず、図２３Ａ−図２８Ｃを参照しながら本発明の実施例２に係るＦＦＳ型ＴＦＴ-ＬＣＤアレイ基板の製造方法の第１のパターニング工程を説明する。この第１のパターニング工程は以下のようなステップを備える。即ち、
【００４５】
ステップ１１００：図２３Ａ−図２３Ｃに示すように、透明基板１０に、第１の透明導電薄膜１００と第１の金属薄膜２００とが堆積される。
プラズマ強化化学気相成長法（ＰＥＣＶＤ）や、マグネトロンスパッタリング法や、熱蒸発法又はその他の成膜方法で、透明基板１０（ガラス基板又は石英基板）に、第１の透明導電薄膜１００と第１の金属薄膜２００とが形成される。第１の透明導電薄膜１００はＩＴＯ、ＩＺＯなどで形成されてもいい。第１の金属薄膜２００は、モリブデンや、アルミニウムや、アルミニウム・ネオジム合金や、タングステンや、クロムや、銅などの金属で形成された単層薄膜でもいいし、上記金属を多層堆積して形成された多層薄膜でもいい。
【００４６】
ステップ１２００：図２３Ａ−図２３Ｃの構造に、まず、フォトレジスト１０００を塗布し、第１のハーフトーンマスク（ｈａｌｆ  ｔｏｎｅ  ｍａｓｋ）で露光・現像処理を行って、図２４Ａ-図２４Ｃに示すようなフォトレジストのパターンが得られる。ハーフトーンマスクは、光の透過程度又は強度によって、完全透過領域と、部分透過領域と、非透過領域とに分けられる。そのため、第１のハーフトーンマスクで露光処理を行ってから、フォトレジスト１０００は完全露光領域と、部分露光領域と、非露光領域とに形成される。現像処理を経て、完全露光領域のフォトレジストは薬剤によって洗浄され、部分露光領域のフォトレジストは上層が露光されて洗浄され、下層が残ることによってフォトレジスト層の厚みが低減され、非露光領域のフォトレジストは厚みがそのまま保持されている。フォトレジスト１０００において、非露光領域はアレイ基板におけるゲートライン、ゲート電極、共通電極ラインの領域に対応し、部分露光領域はアレイ基板における画素電極の領域に対応し、完全露光領域はその他の領域に対応する。実施例１に比べ、実施例２では、形成された画素電極と共通電極との位置が取り替えられる。また、実施例１においてはスリットが画素電極に設けられるが、実施例２においてはスリットが共通電極に設けられる。
【００４７】
ステップ１３００：図２５Ａ−図２５Ｃに示すように、図２４Ａ−図２４Ｃの構造に対して第１のエッチング工程を行って、ゲートライン１、ゲート電極１１、画素電極４、及び共通電極ラインを備えるパターンを形成する。第１のエッチング工程は実際には二つのエッチングステップを備える。第１のステップは、金属材料エッチング液（例えば、燐酸と硝酸との混合物）で第１の金属薄膜２００をエッチングして、ゲートライン１、ゲート電極１１、及び共通電極ライン（図示しない）を備えるパターンを形成する。大面積パターンをエッチングするためのウェットエッチングとは、エッチング対象物をエッチング液に投入して、エッチング液で露出されたエッチング対象物をエッチングすることである。金属材料エッチング液は金属のみ、即ち、第１の金属薄膜のみをエッチングするので、フォトレジストに覆われた領域、即ち、部分露光領域と非露光領域の第１の金属薄膜はエッチングされない。完全露光領域の第１の金属薄膜２００のみが直接エッチング液に接するためエッチングされて、残された第１の金属薄膜２００は、ゲートライン１、ゲート電極１１、及び共通電極ラインを備えるパターンを形成する。第２のステップは、ＩＴＯ又はＩＺＯのエッチング液で、第１の透明導電薄膜１００を除去して、画素電極４のパターンを形成する。また、形成されたゲートライン１とゲート電極１１と共通電極ラインが第１の透明導電薄膜１００を介して電気的に接続されないようにする。
【００４８】
ステップ１４００：図２６Ａ−図２６Ｃに示すように、図２５Ａ−図２５Ｃにおけるフォトレジスト１０００に対してアッシング工程を行って、部分露光領域における第１の金属薄膜２００が露出される。アッシング工程は、フォトレジストの一定の厚みを除去するに寄与する。本ステップにおいて、除去されたフォトレジストの厚みはステップ１２００におけるフォトレジスト部分露光領域の厚みと同じであり、即ち、アッシング工程後、フォトレジストは非露光領域のみに一部保留するが、その他の領域には残らない。
【００４９】
ステップ１５００：図２７Ａ−図２７Ｃに示すように、図２６Ａ−図２６Ｃに示した構造に対して第２のエッチング工程を行って、ステップ１４００において露出された第１の金属薄膜２００を除去する。画素電極４の上方における第２の金属薄膜２００を除去して、画素電極４が露出される。
【００５０】
ステップ１６００：図２８Ａ−図２８Ｃに示すように、図２７Ａ−図２７Ｃに示した構造におけるフォトレジスト１０００を除去する。
ステップ１１００−１６００を経て、第１のパターニング工程が完成される。
【００５１】
以下は、図２９Ａ-図３４Ｃを参照しながら本発明に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第２のパターニング工程を詳細に説明する。この第２のパターニング工程は、以下のようなステップを備える。即ち、
【００５２】
ステップ２１００：図２９Ａ−図２９Ｃに示すように、図２８Ａ−図２８Ｃに示した構造に、ゲート絶縁薄膜３００と半導体薄膜４００とドープ半導体薄膜５００とが順次堆積される。
【００５３】
ステップ２２００:図２９Ａ−図２９Ｃに示した構造に、まずフォトレジスト２０００を塗布し、第２のハーフトーンマスクで露光・現像処理を行って、図３０Ａ−図３０Ｃに示すようなフォトレジストのパターンが得られる。フォトレジスト２０００において、非露光領域はＴＦＴチャネル１８（図２１Ａを参照）の領域に対応し、完全露光領域はアレイ基板におけるビアホール（接続線４’（図４１Ａを参照）を貫通させてドレイン電極と画素電極とを電気的に接続するために用いられる）の領域とＰＡＤ領域のゲートライン１の領域に対応し、部分露光領域はその他の領域に対応する。
【００５４】
ステップ２３００：図３１Ａ−図３１Ｃに示すように、図３０Ａ−図３０Ｃに示した構造に対して第３のエッチング工程を行って、フォトレジスト２０００における完全露光領域のドープ半導体薄膜５００と半導体薄膜４００とゲート絶縁薄膜３００とを除去して、一部の画素電極４とＰＡＤ領域のゲートライン１を露出させて、ビアホールとＰＡＤ領域ゲートライン接続孔とゲート絶縁層１２とを備えるパターンを形成する。第３のエッチング工程は三つのエッチングステップを備える。第１のステップは、露出されたドープ半導体薄膜５００を除去し、第２のステップは、露出された半導体薄膜４００を除去し、第３のステップは、露出されたゲート絶縁薄膜３００を除去する。エッチング工程において使用される試薬と方法は、本分野においてよく知られているものなので、その詳細は省略する。
【００５５】
ステップ２４００：図３２Ａ−図３２Ｃに示すように、図３１Ａ−図３１Ｃにおけるフォトレジスト２０００に対してアッシング工程を行って、部分露光領域のドープ半導体薄膜５００が露出される。本ステップは、アッシング工程によって、ステップ２２００におけるフォトレジスト２０００の部分露光領域に相当する厚みを除去して、部分露光領域のドープ半導体薄膜５００を露出させ、非露光領域におけるフォトレジストは一部が保留されるようにする。
【００５６】
ステップ２５００：図３３Ａ−図３３Ｃに示すように、図３２Ａ−図３２Ｃに示した構造に対して第４のエッチング工程を行って、部分露光領域のドープ半導体薄膜５００と半導体薄膜４００とゲート絶縁薄膜３００とを除去し、半導体層１３を備えるパターンを形成する。
【００５７】
ステップ２６００：図３４Ａ−図３４Ｃに示すように、図３３Ａ−図３３Ｃにおけるフォトレジスト２０００を剥離する。
ステップ２１００−２６００を経て、第２のパターニング工程が完成される。
【００５８】
以下は、図３５Ａ−図４１Ｃを参照しながら本発明の実施例２に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第３のパターニング工程を詳細に説明する。この第３のパターニング工程は以下のようなステップを備える。即ち、
【００５９】
ステップ３１００：図３５Ａ−図３５Ｃに示すように、図３４Ａ−図３４Ｃに示した構造に第２の金属薄膜６００が堆積される。
【００６０】
ステップ３２００：図３５Ａ−図３５Ｃに示した構造に、まず、フォトレジスト３０００を塗布し、第３のハーフトーンマスクで露光・現像処理を行って、図３６Ａ−図３６Ｃに示すようなフォトレジストのパターンが得られる。フォトレジスト３０００において、完全露光領域はアレイ基板における共通電極６の領域に対応し、部分露光領域はソース電極１６（図２１Ａを参照）とドレイン電極１７とＰＡＤ領域のゲートライン１とＰＡＤ領域のデータライン２（図１Ａを参照）とＰＡＤ領域の共通電極ラインとの領域に対応し、非露光領域はその他の領域に対応する。
【００６１】
ステップ３３００：図３７Ａ−図３７Ｃに示すように、図３６Ａ−図３６Ｃに示した構造に対して第５のエッチング工程を行って、完全露光領域における第２の金属薄膜６００を除去する。
【００６２】
ステップ３４００：図３８Ａ−図３８Ｃに示すように、図３７Ａ−図３７Ｃにおけるフォトレジスト３０００に対してアッシング工程を行って、部分露光領域における第２の金属薄膜６００を露出させる。本ステップは、アッシング工程によって、ステップ３２におけるフォトレジスト３０００の部分露光領域に相当する厚みを除去して、部分露光領域の第２の金属薄膜６００を露出させ、非露光領域におけるフォトレジスト層は一部が保留されるようにする。
【００６３】
ステップ３５００：図３９Ａ−図３９Ｃに示すように、図３８Ａ−図３８Ｃに示した構造に第２の透明導電薄膜７００が堆積される。
【００６４】
ステップ３６００：図４０Ａ−図４０Ｃに示すように、図３９Ａ−図３９Ｃに示した構造に対してリフトオフ剥離工程（ｌｉｆｔ  ｏｆｆ）を行って、ドレイン電極と画素電極とを接続するための接続線４’と共通電極６とのパターンを形成する。
【００６５】
ステップ３７００：図４１Ａ−図４１Ｃに示すように、図４０Ａ−図４０Ｃに示した構造に対して第６のエッチング工程を行って、露出された第２の金属薄膜６００とドープ半導体薄膜５００とを除去して、ＴＦＴチャネル１８とソース電極１６とドレイン電極１７とを備えるパターンを形成する。本ステップにおいて、第６のエッチング工程は二つのエッチングステップを備える。まず、第１のステップにおいて、金属材料エッチング液で、第２の透明導電薄膜７００に覆われなかった第２の金属薄膜６００を除去して、ソース電極１６とドレイン電極１７とが形成され、次に、第２のステップにおいて、ドライエッチングによって、気体エッチング剤で露出されたドープ半導体薄膜５００をエッチングして、ＴＦＴチャネル１８のパターンを形成する。
【００６６】
本発明の実施例に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法によれば、パッシベーション層が形成されないので、使用材料を低減でき、アレイ基板がさらに軽くて薄くなる。また、アレイ基板にパッシベーション層が形成されないので、得られた液晶ディスプレイは、より小さい駆動電圧で液晶材料の既定の回転要求を満足できる。
【００６７】
なお、本明細書において、いわゆるパターニングまたはパターニング工程は、フォトレジストを塗布し、マスクでフォトレジストを露光・現像してフォトレジストのパターンを形成し、フォトレジストのパターンを用いてエッチングを行い、残されたフォトレジストを剥離するなどの工程を備える。上記の明細書において、フォトレジストはポジティブなフォトレジストを例にした。ネガティブなフォトレジストを採用すると、現像後にフォトレジストの完全露光領域におけるフォトレジストは完全に保留され、非露光領域におけるフォトレジストは全部除去され、部分露光領域におけるフォトレジストは依然として保留される。
【００６８】
本明細書に記載の“×××の領域”とは、“×××のパターン”が透明基板に映射した領域を指す。即ち、この領域は“×××のパターン”と同じ形状を有する。例えば、ゲートラインの領域とは、ゲートラインのパターンが透明基板に映射した領域であり、透明基板に設置しようとするゲートラインのパターンの領域と理解してもよい。
【００６９】
最後に、以上は本発明の具体的な実施形態に過ぎず、本発明の保護範囲はそれに限定されない。本発明に開示された技術的範囲内における、当業者が容易に想到し得る変更や取替は、いずれも本発明の保護範囲内に入る。従って、本発明の保護範囲は特許請求の範囲に記載の保護範囲を基準にすべきである。
【符号の説明】
【００７０】
１  ゲートライン
２  データライン
３  薄膜トランジスタ
４  画素電極
４’  接続線
５  共通電極ライン
６  共通電極
１０  透明基板
１１  ゲート電極
１２  ゲート絶縁層
１３  半導体層
１４  ドープ半導体層
１５  第１の透明導電部
１６  ソース電極
１７  ドレイン電極
１８  ＴＦＴチャネル
１９  パッシベーション層
１００  第１の透明導電薄膜
２００  第１の金属薄膜
３００  ゲート絶縁薄膜
４００  半導体薄膜
５００  ドープ半導体薄膜
６００  第２の金属薄膜
７００  第２の透明導電薄膜
１０００、２０００、３０００  フォトレジスト
【図１Ａ】
2013525850.tif 000003
【図１Ｂ】
2013525850.tif 000004
【図２】
2013525850.tif 000005
【図３Ａ−３Ｃ】
2013525850.tif 000006
【図４Ａ−４Ｃ】
2013525850.tif 000007
【図５Ａ−５Ｃ】
2013525850.tif 000008
【図６Ａ−６Ｃ】
2013525850.tif 000009
【図７Ａ−７Ｃ】
2013525850.tif 000010
【図８Ａ−８Ｃ】
2013525850.tif 000011
【図９Ａ−９Ｃ】
2013525850.tif 000012
【図１０Ａ−１０Ｃ】
2013525850.tif 000013
【図１１Ａ−１１Ｃ】
2013525850.tif 000014
【図１２Ａ−１２Ｃ】
2013525850.tif 000015
【図１３Ａ−１３Ｃ】
2013525850.tif 000016
【図１４Ａ−１４Ｃ】
2013525850.tif 000017
【図１５Ａ−１５Ｃ】
2013525850.tif 000018
【図１６Ａ−１６Ｃ】
2013525850.tif 000019
【図１７Ａ−１７Ｃ】
2013525850.tif 000020
【図１８Ａ−１８Ｃ】
2013525850.tif 000021
【図１９Ａ−１９Ｃ】
2013525850.tif 000022
【図２０Ａ−２０Ｃ】
2013525850.tif 000023
【図２１Ａ−２１Ｃ】
2013525850.tif 000024
【図２２】
2013525850.tif 000025
【図２３Ａ−２３Ｃ】
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【図２４Ａ−２４Ｃ】
2013525850.tif 000027
【図２５Ａ−２５Ｃ】
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【図２６Ａ−２６Ｃ】
2013525850.tif 000029
【図２７Ａ−２７Ｃ】
2013525850.tif 000030
【図２８Ａ−２８Ｃ】
2013525850.tif 000031
【図２９Ａ−２９Ｃ】
2013525850.tif 000032
【図３０Ａ−３０Ｃ】
2013525850.tif 000033
【図３１Ａ−３１Ｃ】
2013525850.tif 000034
【図３２Ａ−３２Ｃ】
2013525850.tif 000035
【図３３Ａ−３３Ｃ】
2013525850.tif 000036
【図３４Ａ−３４Ｃ】
2013525850.tif 000037
【図３５Ａ−３５Ｃ】
2013525850.tif 000038
【図３６Ａ−３６Ｃ】
2013525850.tif 000039
【図３７Ａ−３７Ｃ】
2013525850.tif 000040
【図３８Ａ−３８Ｃ】
2013525850.tif 000041
【図３９Ａ−３９Ｃ】
2013525850.tif 000042
【図４０Ａ−４０Ｃ】
2013525850.tif 000043
【図４１Ａ−４１Ｃ】
2013525850.tif 000044
【国際調査報告】
2013525850.tif 000045
2013525850.tif 000046
2013525850.tif 000047
2013525850.tif 000048