(57)【要約】  本発明の開示は、メモリデバイスおよびシステム内のソフトデータを使用し、決定するための方法、デバイス、およびシステムを含む。１つ以上の実施形態には、メモリセルのアレイと、そのアレイに連結した制御回路が含まれる。制御回路は、メモリセルの目標状態と関連したソフトデータを決定するため、および少なくとも部分的に、決定したソフトデータに基づく目標状態を決定するために使用した検出電圧を調整するために、多数の検出電圧を使用する、メモリセル上の多数の検出動作を実施するよう構成される。【選択図】図３
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【特許請求の範囲】
【請求項１】
メモリデバイスであって、
メモリセルのアレイ、および
前記アレイに連結し、
前記メモリセルの目標状態と関連するソフトデータを決定するために、多数の検出電圧を用いる、メモリセル上の多数の検出動作を実施し、および
少なくとも部分的に、前記決定したソフトデータに基づいた前記目標状態を決定するために用いた電圧検出を調整する
よう構成された制御回路
を含むメモリデバイス。
【請求項２】
前記決定したソフトデータが、前記目標状態と関連した閾値電圧分布内で、前記メモリセルと関連した多数の閾値電圧の位置を示す、請求項１に記載のメモリデバイス。
【請求項３】
前記制御回路が、
前記メモリセルの前記目標状態と関連するソフトデータを決定するために、第一検出電圧を用いて、メモリセル上で第一致検出動作を実施し、および
前記決定したソフトデータ上で実施したエラー訂正動作が結果として失敗とならない場合に、前記目標状態を決定するために使用した検出電圧を、前記第一検出電圧に調整する、
よう構成される、請求項１に記載のメモリデバイス。
【請求項４】
前記制御回路が、
前記決定したソフトデータ上で実施した前記エラー訂正動作が結果として失敗となる場合、前記メモリセルの前記目標状態に関連したさらなるソフトデータを決定するために、第二検出電圧を用いて、メモリセル上で第二検出動作を実施し、および
前記決定したさらなるソフトデータ上で実施したエラー訂正動作が結果として失敗とならない場合、前記目標状態を決定するために使用した検出電圧を、第二検出電圧に調整する、
よう構成される、請求項３に記載のメモリデバイス。
【請求項５】
前記制御回路が、前記決定したソフトデータを保存するよう構成される、請求項１〜４の任意の１項に記載のメモリデバイス。
【請求項６】
メモリデバイスを動作させるための方法であって、
前記メモリセル上で多数の検出動作を実施することによって、多数のメモリセルの目標状態に関連したソフトデータを決定することであって、各検出動作は、異なる検出電圧を用いて実施されること、および
少なくとも部分的に前記決定したソフトデータに基づいた、前記目標状態を決定するために使用した検出電圧を調整すること、
を含む、方法。
【請求項７】
前記決定したソフトデータが、メモリセルに関連した多数の閾値電圧が、前記目標状態に相当するかどうかの可能性を示す、請求項６に記載の方法。
【請求項８】
前記決定したソフトデータが、メモリセルに関連した前記閾値電圧が、前記目標状態に相当するかどうかの、強い、中程度の、および／または弱い可能性を示す、請求項７に記載の方法。  
【請求項９】
前記方法が、
前記決定したソフトデータ上でエラー訂正動作を実施すること、および
少なくとも部分的に、エラー訂正動作の結果に基づいて、前記目標状態を決定するために使用した検出電圧を調整すること、
を含む、請求項６〜８の任意の１項に記載の方法。
【請求項１０】
前記方法が、前記調整した検出電圧を用いて、前記メモリセルの状態を決定すること、を含む、請求項６〜８の任意の１項に記載の方法。
【請求項１１】
前記方法が、
メモリセルの決定した状態と関連するデータ上で実施したエラー訂正動作の失敗の前に、前記検出動作を実施することによって、前記ソフトデータを決定すること、および
前記エラー訂正動作の失敗に対する応答において、少なくとも部分的に前記決定したソフトデータに基づく前記目標状態を決定するために使用した前記検出電圧を調整すること、
を含む請求項６〜８の任意の１項に記載の方法。
【請求項１２】
前記方法が、前記メモリセルの決められた状態と関連するデータ上で実施したエラー訂正動作の失敗に対する応答において、メモリセル上で多数の検出動作を実施することを含む、請求項６〜８の任意の１項に記載の方法。
【請求項１３】
メモリデバイスであって、
メモリセルのアレイ、および
前記アレイに連結し、
前記メモリセルの決定された状態と関連するデータ上で実施したエラー訂正動作の失敗に対する応答において、前記メモリセルの目標状態と関連するソフトデータを決定するために、検出電圧を用いる、メモリセル上の検出動作を実施し、
前記決定したソフトデータ上でエラー訂正動作を実施し、および
前記エラー訂正動作が結果として失敗とならない場合に、前記目標状態を決定するために使用した検出電圧を調整する、
よう構成された制御回路
を含むメモリデバイス。
【請求項１４】
前記制御回路が、
前記エラー訂正動作が結果として失敗となる場合、前記メモリセルの前記目標状態に関連したさらなるソフトデータを決定するために、異なる検出電圧を用いて、メモリセル上でさらなる検出動作を行い、
前記決定したさらなるソフトデータ上で、さらなるエラー訂正動作を行い、および
前記さらなるエラー訂正動作が結果として失敗とならない場合、前記目標状態を決定するために使用した検出電圧を調整する、
よう構成される、請求項１３に記載のメモリデバイス。
【請求項１５】
前記異なる検出電圧が、前記検出電圧よりも低い電圧である、請求項１４に記載のメモリデバイス。
【請求項１６】
前記メモリデバイスが、フラッシュメモリデバイスである、請求項１３〜１５の任意の１項に記載のメモリデバイス。
【請求項１７】
前記制御回路が、前記決定したソフトデータ上でエラー訂正動作を行うよう構成された、エラー訂正要素を含む、請求項１３〜１５の任意の１項に記載のメモリデバイス。
【請求項１８】
多数のメモリセルの決定した状態に関連したデータ上で実施した、エラー訂正動作の失敗に対する応答において、検出電圧を用いて、前記メモリセル上で検出動作を実施することによって、前記メモリセルの目標状態に関連したソフトデータを決定すること、
前記決定したソフトデータ上でエラー訂正動作を実施すること、および
エラー訂正動作が結果として失敗にならない場合に、前記検出動作を実施するために使用した検出電圧に対して、前記目標状態を決定するために使用した検出電圧を調整すること、
を含む、メモリデバイスを動作させるための方法。
【請求項１９】
前記方法に、前記検出動作を実施するために使用した検出電圧を用いて、メモリセルの状態を決定することが含まれる、請求項１８に記載の方法。
【請求項２０】
前記方法に、
エラー訂正動作が結果として失敗となる場合、異なる検出電圧を用いて、メモリセル上でさらなる検出動作を実施することによって、メモリセルの前記目標状態に関連したさらなるソフトデータを決定すること、
前記決定したさらなるソフトデータ上で、さらなるエラー訂正動作を実施すること、および
さらなるエラー訂正動作が結果として失敗とならない場合、前記目標状態を決定するために使用した検出電圧を、前記異なる検出電圧に調整すること、
を含む請求項１８に記載の方法。
【請求項２１】
前記異なる検出電圧が、前記検出電圧よりも高い電圧である、請求項２０に記載の方法。
【請求項２２】
メモリデバイスであって、
メモリセルのアレイ、および
前記アレイに連結し
前記メモリセルの決定された状態と関連するデータ上で実施したエラー訂正動作の失敗に対する応答において、前記メモリセルの目標状態と関連するソフトデータを決定するために、多数の検出電圧を用いる、メモリセル上の多数の検出動作を実施し、
前記決定したソフトデータ上でエラー訂正動作を実施し、および
少なくとも部分的に、前記エラー訂正動作の結果に基づいて、前記目標状態を決定するために使用した検出電圧を調整する、
よう構成された制御回路
を含むメモリデバイス。
【請求項２３】
前記制御回路に、どの検出動作がそれと関連した最も低い量のエラーを持つかを決定するために、エラー訂正動作を実施するよう構成されたエラー訂正要素が含まれる、請求項２２に記載のメモリデバイス。
【請求項２４】
前記制御回路が、それと関連した最も低い量のエラーを持つことが決定された検出動作を実施するために使用した検出電圧に、前記目標状態を決定するために使用した検出電圧を調整するよう構成される、請求項２３に記載のメモリデバイス。
【請求項２５】
検出電圧の数が、特定の電圧量によって相隔たる、請求項２２〜２４の任意の１項に記載のメモリデバイス。
【請求項２６】
検出動作の数および検出電圧の数が少なくとも４である、請求項２２〜２４の任意の１項に記載のメモリデバイス。
【請求項２７】
メモリデバイスを動作するための方法であって、
多数のメモリセルの決定された状態に関連したデータ上で実施したエラー訂正動作の失敗に対する応答において、前記メモリセル上の多数の検出動作を実施することによって、前記メモリセルの目標状態に関連したソフトデータを決定することであって、各検出動作は、異なる検出電圧を用いて実施されること、
前記決定したソフトデータ上で、エラー訂正動作を実施すること、および
少なくとも部分的に、エラー訂正動作の結果に基づいた、前記目標状態を決定するために使用した検出電圧を調整すること、
を含む、方法。
【請求項２８】
前記方法に、
エラー訂正動作を実施することによって、どの検出動作が、関連した最も低い量のエラーを持つかを決定すること、および
前記目標状態を決定するために使用した検出電圧を、関連した最も低い量のエラーを持つと決定された検出動作を実施するために使用した検出電圧に対して調整すること
が含まれる、請求項２７に記載の方法。
【請求項２９】
前記異なる検出電圧が、異なる電圧量によって相隔たる、請求項２７に記載の方法。
【請求項３０】
前記検出動作の数が、少なくとも８である、請求項２７に記載の方法。
【請求項３１】
前記方法に、前記メモリセルの決定した状態に関連したデータ上で実施したエラー訂正動作の失敗に対する応答において、前記メモリセル上で検出動作を実施することによって、前記メモリセルの前記目標状態と関連したソフトデータを自動的に決定すること、が含まれる、請求項２７に記載の方法。
【請求項３２】
前記決定されたソフトデータ上で、エラー訂正動作を実施することに、前記決定したソフトデータ上でエラー訂正アルゴリズムを走らせることが含まれる、請求項２７〜３１の任意の１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体メモリデバイス、方法およびシステムに関し、よりとりわけ、メモリデバイスおよびシステム内のソフトデータを決定し、使用するための方法、デバイスおよび方法に関する。
【背景技術】
【０００２】
メモリデバイスは、典型的には、コンピュータまたは他の電子デバイス内の、内部、半導体、集積回路および／または外部取り出し可能デバイスとして提供される。ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、およびフラッシュメモリなどを含む、多くの異なる型のメモリが存在する。
【０００３】
フラッシュメモリデバイスは、広い範囲の電子的適用のための、揮発性および不揮発性メモリとして使用可能である。フラッシュメモリデバイスは典型的には、高メモリ密度、高信頼性、および低出力消費を許容する、１トランジスタメモリセルを使用する。フラッシュメモリに対する利用には、ソリッドステートドライブ（ＳＳＤ）、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、携帯電話、ＭＰ３プレイヤーのような携帯音楽プレイヤー、およびムービープレイヤー、ならびに他の電子デバイスのためのメモリが含まれる。基本入出力システム（ＢＩＯＳ）のようなプログラムコード、ユーザーデータおよび／またはシステムデータのようなデータが、典型的にフラッシュメモリデバイス中で保存される。
【０００４】
フラッシュメモリアレイ構造の２つの共通の型は、それぞれの基本メモリセル構成が配設される論理形式に対してそう呼ばれる、「ＮＡＮＤ」および「ＮＯＲ」構造である。ＮＡＮＤアレイ構造は、アレイの「ロウ（列）」中の各メモリセルの制御ゲートが、一般に「ワードライン」として本技術分野で呼ばれる、アクセスラインに連結（いくつかの場合形成）するように、マトリックス内のメモリセルのアレイを配設する。しかしながら、各メモリセルは、そのドレインによって、（本技術分野において、一般にデジットライン、例えばビットラインとして呼ばれる）データラインに直接は連結しない。代わりに、アレイのメモリセルは、連続して、ドレインに対するソースを、共通ソースとデータラインの間で一緒に連結し、そこで特定のデータラインに共通に連結したメモリセルを、「カラム（行）」と呼ぶ。
【０００５】
ＮＡＮＤアレイ構造中のメモリセルは、目標、例えば望む状態に対してプログラム可能である。例えば、セルを、多数のプログラムされた状態の１つにするために、メモリセルの電荷保存ノード上に電荷を配置するか、またはノードから取り除くことが可能である。例えば、単一レベルセル（ＳＬＣ）は、２つの状態、例えば１または０を表すことができる。フラッシュメモリセルはまた、２つ以上の状態、例えば１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０および１１１０を保存することも可能である。そのようなセルは、多重レベルセル（ＭＬＣ）と呼ぶことができる。ＭＬＣは、各セルが１つ以上のデジット、例えば１つ以上のビットを表すことができるので、メモリセルの数を増加させることなしに、より高い密度のメモリの製造を許容可能である。例えば、４デジットを表すことが可能なセルは、１６のプログラムされた状態を持つことができる。
【０００６】
検出動作、例えば読み取りおよび／またはプログラム確証動作は、フラッシュメモリセルの状態を決定するために、検出電圧を使用する。しかしながら、読み取り阻害、プログラム阻害および／または電荷欠損、例えば電荷漏出のような、多数の機構が、メモリセルの、電荷保存ノード上の保存された電荷、例えば閾値電圧（Ｖｔ）の変化を引き起こしうる。保存された電荷中の変化の結果として、先に使用した検出電圧、例えば保存された電荷中の変化が起こる前に実施した検出動作の間に使用した検出電圧が、もはやメモリセルの正確な、および／または信頼できる検出を提供しない可能性がある。すなわち、すでに使用した検出電圧は、保存した電荷における変化が発生した後に実施した検出動作の間に使用した時に、メモリセルの誤検出となりうる。例えば、先の検出電圧の利用が結果として、メモリセルが、目標状態以外の状態、例えばセルがプログラムされた状態とは異なる状態であることを決定することになりうる。
【図面の簡単な説明】
【０００７】
【図１】本発明の１つ以上の実施形態にしたがった、不揮発性メモリアレイの一部の略図である。
【図２】本発明の１つ以上の実施形態にしたがった、多数の閾値電圧分布と検出電圧の図を図解している。
【図３】本発明の１つ以上の実施形態にしたがった、多数の閾値電圧分布と検出電圧の図を図解している。
【図４】本発明の１つ以上の実施形態にしたがった、メモリデバイスを動作させるための方法を図解しているフローチャートである。
【図５】本発明の１つ以上の実施形態にしたがった、メモリデバイスのブロック図を図解している。
【発明を実施するための形態】
【０００８】
本発明には、メモリデバイスおよびシステム中のソフトデータを決定するため、および使用するための方法、デバイスおよびシステムが含まれる。１つ以上の実施形態には、メモリセルのアレイと、そのアレイに連結した制御回路が含まれる。制御回路は、メモリセルの目標状態と関連したソフトデータを決定するため、および少なくとも部分的に、決定したソフトデータに基づく目標状態を決定するために使用した検出電圧を調整するために、多数の検出電圧を使用する、メモリセル上の多数の検出動作を実施するよう構成される。
【０００９】
メモリセルに関連したソフトデータは、メモリセルの閾値電圧（Ｖｔ）の局所を示すことが可能で、Ｖｔ分布は、本明細書でさらに記述されるように、メモリセルがプログラムされた目標状態を表している。さらに、メモリセルに関連したソフトデータは、メモリセルのＶｔが、本明細書でさらに記述するように、メモリセルがプログラムされた目標状態に対応するかどうかの可能性を示すことが可能である。反対に、本明細書でさらに記述するように、メモリセルが検出動作によって存在すると決定される状態に対応するデータは、ハードデータとして参照することが可能である。
【００１０】
本発明の実施形態を、メモリデバイスおよび／またはシステム中のＶｔ変化、例えばシフトに対して、追跡するおよび／または補填するために使用可能である。Ｖｔ変化に対して追跡すること、および／または補填することにより、正確さおよび／または信頼性の増加、例えばエラー率の減少、および／またはメモリデバイスおよび／またはシステム寿命の増加などのような利益を提供可能である。
【００１１】
本発明の以下の詳細な記述において、その一部を形成し、本発明の多数の実施形態をどのように実施しうるかが図解の方法によって示されている、付随する図が参照される。これらの実施形態は、当業者が本発明の実施形態を実施できるのに十分詳細に記述されており、他の実施形態を使用してよいこと、および工程、電気的および／または構造的変化を、本発明の範囲から逸脱することなしに実施してよいことが理解されるべきである。
【００１２】
本明細書で使用するところの、「多数の」あるものは、１つ以上のそのものを意味することができる。例えば、多数のメモリデバイスは、１つ以上のメモリデバイスを意味することができる。さらに、とりわけ図中の参照数字に関して、本明細書で使用するところの指示子「Ｎ」および「Ｍ」は、そのように指定された数の特定の特徴が、本発明の多数の実施形態に含まれうることを示す。
【００１３】
本明細書の図は、第一の一つのデジットまたは複数のデジットが図番に相当し、残りのデジットが、図中の要素または成分を同定する、ナンバリング慣習に従う。異なる図間の同様の要素または成分は、同様のデジットの利用によって同定されてよい。例えば、１００は図１中要素「００」を参照してよく、同様の要素は、図５中５００として参照されうる。理解されるように、本明細書の種々の実施形態中で示された要素を、多数の本開示のさらなる実施形態を提供するように、追加、交換および／または削除可能である。さらに、理解されるように、図中で提供された要素の割合および相対スケールは、本発明の実施形態を図解する目的であり、制限の意味に取られるべきでない。
【００１４】
図１は、本発明の１つ以上の実施形態にしたがった、不揮発性メモリアレイ１００の一部の略図である。図１の実施形態は、ＮＡＮＤ構造不揮発性メモリアレイを図解している。しかしながら、本明細書で記述した実施形態は、本実施例に制限されない。図１で示したように、メモリアレイ１００には、アクセスライン、例えばワードライン１０５−１、．．、１０５−Ｎと、交差データライン、例えばローカルビットライン１０７−１、１０７−２、１０７−３、．．、１０７−Ｍが含まれる。デジタル環境におけるアドレス化の簡便化のために、ワードライン１０５−１、．．、１０５−Ｎの数と、ローカルビットライン１０７−１、１０７−２、１０７−３、．．、１０７−Ｍの数は、２の累乗、例えば４，０９６ビットライン×２５６ワードラインでありうる。
【００１５】
メモリアレイ１００には、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、．．、１０９−Ｍが含まれる。各ＮＡＮＤストリングには、それぞれのワードライン１０５−１、．．１０５−Ｎにそれぞれ通信可能に連結する、不揮発性メモリセル１１１−１、．．１１１−Ｎが含まれる。各ＮＡＮＤストリング（およびその構成要素メモリセル）はまた、ローカルビットライン１０７−１、１０７−２、１０７−３、．．、１０７−Ｍと関連する。各ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、．．１０９−Ｍの不揮発性メモリセル１１１−１、．．、１１１−Ｎは、ソース選択ゲート（ＳＧＳ）、例えば電界効果トランジスタ（ＦＥＴ）１１３と、ドレイン選択ゲート（ＳＧＤ）、例えばＦＥＴ１１９間で、直列にソースをドレインに連結する。各ソース選択ゲート１１３は、それぞれのＮＡＮＤストリングを、ソース選択ライン１１７上のシグナルに応答する共通のソース１２３に選択的に連結するように構成され、一方で各ドレイン選択ゲート１１９は、それぞれのＮＡＮＤストリングを、ドレイン選択ライン１１５上のシグナルに応答するそれぞれのビットラインに選択的に連結するように構成される。
【００１６】
図１にて図解した実施形態にて示すように、ソース選択ゲート１１３のソースは、共通ソースライン１２３に連結する。ソース選択ゲート１１３のドレインは、相当するＮＡＮＤストリング１０９−１のメモリセル１１１−１のソースに連結する。ドレイン選択ゲート１１９のドレインは、ドレインコンタクト１２１−１にて、相当するＮＡＮＤストリング１０９−１のビットライン１０７−１に連結する。ドレイン選択ゲート１１９のソースは、相当するＮＡＮＤストリング１０９−１の最後のメモリセル１１１−Ｎ、例えばフローティングゲートトランジスタのドレインに連結する。
【００１７】
１つ以上の実施形態において、不揮発性メモリセル１１１−１、．．１１１−Ｎの構造には、ソース、ドレイン、フローティングゲート、または他の電荷保存ノード、および制御ゲートが含まれる。不揮発性メモリセル１１１−１、．．１１１−Ｎは、それぞれワードライン１０５−１、．．１０５−Ｎに連結したそれらの制御ゲートを持つ。不揮発性メモリセル１１１−１、．．１１１−Ｎの「カラム」は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、．．１０９−Ｍを作り上げ、それぞれ与えられたローカルビットライン１０７−１、１０７−２、１０７−３、．．１０７−Ｍに連結する。不揮発性メモリセルの「ロウ」は、与えられたワードライン１０５−１、．．、１０５−Ｎに共通に結合したメモリセルである。語句「カラム」および「ロウ」は、不揮発性メモリセルの、特定の直線方向、例えば垂直および／または水平方向を暗示することを意味しない。ＮＯＲアレイ構造は、メモリセルのストリングが、選択ゲート間で平行して連結することを除いて、同様に配置される。
【００１８】
当業者が理解するように、選択されたワードライン、例えば１０５−１、．．１０５−Ｎに連結したセルのサブセットを一群として一緒に、プログラム、および／または検出、例えば読み取ることが可能である。プログラミング動作、例えば書き込み動作には、目標、例えば望むプログラム状態に相当する所望のプログラム電圧レベルまで、選択されたアクセスラインに連結した選択されたセルの閾値電圧（Ｖｔ）を増加させるために、多数のプログラムパルス、例えば１６Ｖ〜２０Ｖを、選択されたワードラインに印加することが含まれてよい。
【００１９】
読み取りまたはプログラム確証動作のような、検出動作には、選択されたセルの状態を決定するために、選択されたセルに連結したビットラインの電圧および／または電流変化を検出することが含まれうる。検出動作は、選択されたメモリセルと関連したソースライン、例えばソースライン１２３に提供された電圧、例えばバイアス電圧を超える、選択されたメモリセルと関連した、ビットライン、例えばビットライン１０７−１に、電圧、例えばバイアスを提供することを含みうる。検出動作にはあるいは、選択されたセルが導通し始めるとき、ビットライン１０７−１のプリチャージと、それに続くディスチャージと、ディスチャージの検出とが含まれうる。
【００２０】
選択されたセルの状態を検出することには、多数の検出電圧、例えば読み取り電圧を、選択されたワードラインに提供すること、一方で、多数の電圧、例えば読み取りパス電圧を、非選択セルの閾値電圧から独立した導電状態に、非選択セルをもたらすのに十分な、ストリングの非選択セルに結合したワードラインに提供することが含まれうる。読み取られ、および／または確証されている選択されたセルに相当するビットラインを、選択されたワードラインに印加された特定の検出電圧に対する応答において、選択されたセルが導電するか、しないかを決定するために検出可能である。例えば、選択されたセルの状態を、ビットライン電流が、特定の状態と関連した特定の参照電流に達するワードライン電圧によって決定可能である。
【００２１】
当業者が理解するように、ＮＡＮＤストリング中の選択されたメモリセル上で実施した検出動作において、ストリングの非選択メモリセルは、導電状態であるように、バイアスをかけられる。そのような検出動作において、選択されたセルの状態は、ストリングに相当するビットライン上で検出された電流および／または電圧に基づいて決定可能である。例えば、選択されたセルの状態は、ビットライン電流が、特定の量で変化するかどうか、または与えられた時間間隔にて、特定のレベルに達するかどうかに基づいて決定可能である。
【００２２】
選択されたセルが導電状態である場合、電流が、ストリングの１つの末端でのソースラインコンタクトと、ストリングの他の末端でのビットラインコンタクトとの間で流れる。そのように、選択されたセルを検出することに関連した電流は、ストリング、セルスタックと選択トランジスタとの間の拡散領域中のそれぞれの他のセルを通して運ばれる。
【００２３】
図２は、本発明の１つ以上の実施形態にしたがって、多数の閾値電圧分布と検出電圧の図２０１を図解している。図２で示した例は、例えば、図１に関して先に記述したメモリセル１１１−１、．．、１１１−Ｎを提示可能である。図２にて示した例は、２ビット、例えば４つの状態のメモリセルを表している。しかしながら、本発明の実施形態は、当業者によって理解されるように、２ビットメモリセルの本実施例に限定はされない。
【００２４】
図２で示したように、閾値電圧（Ｖｔ）分布２２５−０、２２５−１、２２５−２および２２５−３は、メモリセルをプログラム可能な、４つの状態、例えばそれぞれＬ０、Ｌ１、Ｌ２およびＬ３を表している。図２で図解した実施例において、Ｖｔ分布２２５−３は、最も大きな大きさを持つＶｔを含む範囲であるので、セルをプログラム可能な、最大Ｖｔ、例えば「Ｖｔｍａｘ」として参照可能である。動作において、選択されたブロック内のメモリセルは、プログラムされる前に、Ｖｔ分布２２５−０内のＶｔレベルを持つように、一緒に削除可能である。そのように、分布２２５−０は、削除状態として呼ぶことが可能であり、特定の保存データ状態（目標状態Ｌ０）、例えばバイナリ「１１」のような保存データを表すことができる。目標状態Ｌ１は、データ０１に相当可能であり、目標状態Ｌ２はデータ００に相当可能であり、目標状態Ｌ３はデータ１０に相当可能である。
【００２５】
Ｖｔ分布２２５−０、２２５−１、２２５−２および２２５−３は、Ｖｔ分布曲線の高さが、平均で、Ｖｔ分布内の特定の電圧に対してプログラムされた多数のセルを示す、相当する目標状態に対してプログラムされる多数のメモリセルを表すことができる。Ｖｔ分布曲線の幅２２７は、特定の目標状態を表す電圧の範囲を示し、例えばＬ２に対するＶｔ分布曲線２２５−２の幅は、データ００に相当する電圧の範囲を表す。
【００２６】
多数の検出電圧を図２で図解している。そのような検出電圧は、数ある中で、プログラム確証電圧および／または読み取り電圧を含みうる。例えば、プログラム確証電圧ＰＶ１、ＰＶ２およびＰＶ３、ならびに読み取り電圧Ｒ１、Ｒ２およびＲ３を図解している。プログラム確証動作を、さらなるプログラミングパルス、例えばセルの「オーバー  プログラミング」を受領することからメモリセルを防止することを助けるために、メモリセルが、所望のＶｔ範囲内でプログラムされたかどうかを決定することを助けるために、１つ以上のプログラミングパルス後に実施可能である。例えば、Ｌ１目標状態に対してプログラムされるべきメモリセルは、電圧ＰＶ１で確証されたプログラムでありうる。同様に、プログラム確証電圧ＰＶ２を、Ｌ２に対してプログラムされるべきセルとともに使用可能であり、ＰＶ３はＬ３に対してプログラムされるべきセルとともに使用可能である。
【００２７】
図２で図解した実施例において、電圧レベルＲ１、Ｒ２およびＲ３は、検出動作の間、状態Ｌ０、Ｌ１、Ｌ２およびＬ３間を区別するために使用可能である、検出電圧、例えば読み取り電圧を表す。ＮＡＮＤストリング中の選択されたメモリセル上で実施した検出動作において、ストリングの非選択メモリセルを、導通状態であるように、通過電圧「Ｖｐａｓｓ」２２９でバイアス可能である。図２にて図解したように、Ｖｐａｓｓ２２９は、Ｖｔｍａｘよりも大きな大きさを持ちうる。ストリング内のすべてのセルが導通状態である場合、ストリングの１つの末端でのソースラインコンタクトと、ストリングの他の末端でのドレインラインコンタクトとの間で電流が流れうる。そのように、選択されたセルが、例えば（選択されたワードラインを介して）セルの制御ゲートに印加された特定の読み取り電圧に対する応答において、選択されたセルが導通を開始した時に、特定のストリングに相当するビットライン上で検出された電流および／または電圧に基づいて、選択されたセルの状態を決定可能である。例えば、選択されたセル中に保存されたデータの論理値を、ビットライン電流が、特定の量まで変化する、または与えられた時間間隔内で、特定のレベルに達するかどうかに基づいて決定可能である。当業者によって理解されるように、他の型の検出動作も可能である。
【００２８】
メモリセルのＶｔは、多数の機構のために、徐々に変化、例えばシフト可能である。例えば、メモリセルの電荷保存ノード、例えばフローティングゲートが、徐々に電荷を欠損しうる。すなわち、電荷は、電荷保存ノードから漏出しうる。そのような電荷欠損は、セルのＶｔの変化、例えば減少を引き起こしうる。さらに、メモリセルが、徐々に、プログラミングおよび／または検出動作を受けるので、プログラム阻害および／または読み取り阻害機構が、セルのＶｔの変化、例えば増加を引き起こしうる。当業者が理解するように、他の機構がまた、徐々にメモリセルのＶｔの変化を引き起こすことができる。
【００２９】
いくつかの例において、そのようなＶｔの変化は、メモリセルの状態を変更可能である。例えば、メモリセルが、目標状態Ｌ２、例えばデータ００に対してプログラムされた場合、電荷欠損が、メモリセルのＶｔを、Ｒ２未満のレベルまで、またはおそらく状態Ｌ１、例えばデータ０１に相当するＶｔ２２５−１内のレベルまでの減少を引き起こしうる。
【００３０】
したがって、そのようなＶｔ変化は結果として、図２で図解した検出電圧、例えば読み取り電圧Ｒ１、Ｒ２およびＲ３、および／またはプログラム確証電圧ＰＶ１、ＰＶ２およびＰＶ３を用いたメモリセル上で実施した検出動作の間に検出されている誤データとなりうる。例えば、図２にて図解した検出電圧を用いた検出動作を実施することによって、結果として、メモリセルが、セルをプログラムした目標状態以外の状態を表すという決定となってよい。例えば、目標状態Ｌ２に対してプログラムされ、電荷欠損を受けたメモリセル上で実施した検出動作が、読み取り電圧Ｒ２が検出動作にて使用される場合に、セルが状態Ｌ１を表すことを決定してよい。すなわち、読み取り電圧Ｒ２を用いることで、結果として、保存データ０１として誤検出されている保存データ００に対してプログラムされたセルとなってよい。
【００３１】
そのように、Ｖｔ変化が発生する前に実施した検出動作の間に使用した検出電圧、例えば、図２にて図解した読み取りおよび／またはプログラム確証電圧は、Ｖｔ変化、例えば電荷欠損を受けたメモリセルの正確な、および／または信頼性のある検出をもはや提供しない可能性がある。しかしながら、例えば図２で図解したようなもの以外の検出電圧へ、検出電圧を調整すること、例えば変更することが、そのようなＶｔ変化を追跡および／または補填してよく、それによって、本明細書でさらに記述するように、Ｖｔ変化を受けたメモリセルの正確な、および／または信頼性のある検出が提供される。
【００３２】
図３は、本発明の１つ以上の実施形態にしたがって、閾値電圧（Ｖｔ）分布３２５−１および３２５−２、および検出電圧Ｓ０、Ｓ１、Ｓ２、Ｓ３およびＳ４の図３０１を図解している。図３で示した実施例は、例えば電荷欠損、プログラム阻害および／または読み取り阻害のような機構による、Ｖｔ変化、例えばシフトを受けたメモリセルを表すことが可能である。Ｖｔ分布３２５−１および３２５−２は、Ｖｔ分布２２５−１および２２５−２によって表されたメモリセルが、Ｖｔ変化を受けた後に、図２に関連して先に記述した、それぞれＶｔ分布２２５−１および２２５−２に対して相当可能である。さらに、単純化のために図３で示していないけれども、図３０１は、Ｖｔ分布２２５−０および／または２２５−３によって表されたメモリセルが、Ｖｔ変化を受けた後、図２に関連して先に記述されたＶｔ分布２２５−０および／または２２５−３に相当するさらなるＶｔ分布をも含みうる。
【００３３】
図３で示すように、Ｖｔ分布３２５−１と３２５−２は、例えばそこで表されたメモリセルのＶｔシフトのために、図２で示したＶｔ分布２２５−１および２２５−２に関連してシフトした。例えば、図３で示したように、Ｖｔ分布３２５−１と３２５−２の部分が重なる。したがって、Ｖｔ変化が起こる前に使用した検出電圧、例えば図２で図解した検出電圧は、本明細書で先に記述したような、メモリセルの正確な、および／または信頼性のある検出をもはや提供しない可能性がある。例えば、目標状態Ｌ２に対してプログラムされたメモリセルは、状態Ｌ１であると検出されてよい。
【００３４】
しかしながら、異なる検出電圧に対して、例えば図２で図解したようなもの以外の検出電圧に対して検出電圧を調整することが、Ｖｔ変化を追跡し、および／または補填するために使用可能であり、それによってメモリセルの正確な、および／または信頼性のある検出が提供される。例えば、図３にて図解された実施形態において、１つ以上の検出電圧を、検出電圧Ｓ２に対して調整することによって、メモリセルの正確な、および／または信頼性のある検出が提供されてよい。すなわち、検出電圧Ｓ２を用いる検出動作が、図２にて図解した検出電圧を用いる検出動作よりも、少ない誤データを検出してよい。例えば、検出電圧Ｓ２は、最も少ない量の誤データを検出する検出電圧であってよい。メモリセルの正確な、および／または信頼性のある検出を提供する検出電圧、例えば最も少ない量の誤データを検出する検出電圧を、少なくとも部分的に、メモリセルに関連したソフトデータに基づいて決定可能である。すなわち、検出電圧の調整は、さらに本明細書で記述するように、メモリセルに関連したソフトデータに基づいてよい。
【００３５】
図３で示したように、Ｖｔ分布３２５−１および３２５−２によって表されるメモリセルは、それと関連したハードおよびソフト両方のデータを持つ。ハードデータは、検出動作によって、メモリセルが存在すると決定される状態に相当するデータである。例えば、図３で図解した実施形態において、ハードデータ０１は、状態Ｌ１であると決定されたメモリセルと関連し、ハードデータ００は、状態Ｌ２であると決定されたメモリセルと関連する。ハードデータは、メモリセルがプログラムされた目標状態に相当してよい。
【００３６】
メモリセルと関連したソフトデータは、メモリセルがプログラムされた目標状態を表しているＶｔ分布内のメモリセルのＶｔの局在を示すことが可能である。例えば、図３で図解した実施形態において、ソフトデータ１１１は、メモリセルのＶｔが、メモリセルがプログラムされた目標状態を表しているＶｔ分布内の検出電圧Ｓ０よりも大きな電圧で局在することを示す。すなわち、メモリセルが、目標状態Ｌ１に対してプログラムされた場合、ソフトデータ１１１は、メモリセルのＶｔが、Ｖｔ分布３２５−１の縁に向かって局在し、メモリセルが、目標状態Ｌ２に対してプログラムされた場合、ソフトデータ１１１は、メモリセルのＶｔが、Ｖｔ分布３２５−２の中間に向かって局在することを示す。さらに、ソフトデータ０１０は、メモリセルのＶｔが、検出電圧Ｓ４より小さな電圧で、例えば、メモリセルが目標状態Ｌ１に対してプログラムされた場合、Ｖｔ分布３２５−１の中間に向かって、メモリセルが目標状態Ｌ２に対してプログラムされた場合、Ｖｔ分布３２５−２の縁に向かって、局在することを示す。さらにソフトデータ１１０は、メモリセルのＶｔが、検出電圧Ｓ０とＳ１の間で局在することを示し、ソフトデータ１０１は、メモリセルのＶｔが、検出電圧Ｓ１とＳ２との間に局在することを示し、ソフトデータ１００は、メモリセルのＶｔが検出電圧Ｓ２とＳ３との間に局在することを示し、ソフトデータ０１１は、メモリセルのＶｔが検出電圧Ｓ３とＳ４の間に局在することを示す。
【００３７】
メモリセルに関連するソフトデータはまた、メモリセルのＶｔが、メモリセルがプログラムされた目標状態に相当するかどうかの可能性を示すことが可能である。例えば、図３にて図解した実施形態において、ソフトデータ１１１は、メモリセルのＶｔが、目標状態Ｌ２に相当する強い可能性を示し、ソフトデータ１１０は、メモリセルのＶｔが、目標状態Ｌ２に相当する中間の可能性、例えば強い可能性より小さな可能性、を示し、ソフトデータ１０１は、メモリセルＶｔが、目標状態Ｌ２に相当する弱い可能性、例えば中間の可能性よりも小さな可能性を示す。さらに、ソフトデータ０１０は、メモリセルのＶｔが、目標状態Ｌ１に相当する強い可能性を示し、ソフトデータ０１１が、メモリセルのＶｔが目標状態Ｌ１に相当する中間の可能性を示し、ソフトデータ１００が、メモリセルのＶｔが目標状態Ｌ１に相当する弱い可能性を示す。
【００３８】
したがって、特定のハードデータに関連したメモリセルのすべてが、それと関連した同一のソフトデータを持たなくてもよい。例えば、ハードデータ０１と関連した第一メモリセルは、それと関連したソフトデータ０１０を持ってよく、一方で、ハードデータ０１と関連した第二メモリセルは、それと関連したソフトデータ０１１を持ってよい。さらに、特定のソフトデータに関連したメモリセルのすべてが、それに関連した同一のハードデータを持たなくてよい。例えば、ソフトデータ１１０に関連した第一メモリセルが、それに関連したハードデータ０１を持ってよく、一方で、ソフトデータ１１０と関連した第二メモリが、それに関連したハードデータ００を持ってよい。
【００３９】
本発明の実施形態は、図３で示した検出電圧および／またはソフトデータ領域に制限されない。例えば、より多くの量の検出電圧および／またはより多くの量のソフトデータ領域を、Ｖｔ分布内のより多くの正確なＶｔ局所、および／または目標状態にＶｔが相当するかどうかのより正確な可能性を示すために使用可能である。しかしながら、単純化のために、５つの検出電圧と、６つのソフトデータの領域が図３で図解されている。さらに、検出電圧が、特定の、例えば同一の電圧量によって相隔てられて図３で示されているけれども、本発明の実施様態は制限されず、例えば検出電圧は、異なる電圧量で相隔てられてよい。
【００４０】
図４は、本発明の１つ以上の実施形態にしたがった、メモリデバイスを動作させるための方法４００を図解しているフローチャートである。メモリデバイスは、例えば、図５に関連して記述されたメモリデバイス５０２であってよい。さらに、メモリデバイスには、図１と関連して先に記述したメモリアレイ１００のような、１つ以上のメモリアレイが含まれてよい。
【００４１】
ステップ４３２にて、検出、例えば読み取り動作を、多数のメモリセルに関連したハードデータを、検出する、例えば読み取るために、検出、例えば読み取り電圧を使用して実施する。読み取り電圧は、例えば、図２に関連して先に記述した読み取り電圧Ｒ２でありうる。メモリセルは、例えば、図１に関連して先に記述した、メモリセル１１１−１、．．、１１１−Ｎでありうる。ハードデータは、例えば、図３に関連して先に記述したハードデータと類似したハードデータであってよい。
【００４２】
ステップ４３４にて、ハードデータが修正可能であるかどうかの決定がなされる。ハードデータが修正可能であるかどうか決定することには、例えば、ハードデータ上でエラー訂正動作を実施することが含まれる。エラー訂正動作が失敗した場合、ハードデータは訂正可能ではなくてもよい。
【００４３】
ハードデータが訂正可能ではない場合、メモリセルは、本明細書で先に記述したように、閾値電圧（Ｖｔ）変化、例えばシフトを受けうる。しかしながら、ハードデータを読み込むために使用した読み込み電圧の、異なる電圧への調整、例えば変化は、本明細書で先に記述したように、Ｖｔ変化を追跡し、および／または補填可能である。この異なる電圧、例えばハードデータを読み取るために使用した読み取り電圧が調整されるべき電圧を、ソフトデータを用いて決定可能である。
【００４４】
例えば、ハードデータが訂正可能ではない場合、１つ以上のさらなる読み取り動作を、１つ以上のさらなる読み取り電圧を用いて実施し、ステップ４３６にて、メモリセルと関連したソフトデータを読み取る。さらなる読み取り電圧は、例えば、図３に関連して先に記述した、検出、例えば読み取り電圧Ｓ０、Ｓ１、Ｓ２、Ｓ３および／またはＳ４であってよく、ソフトデータは、例えば図３に関連して先に記述したソフトデータに類似のソフトデータでありうる。ハードデータを読み取るために使用した読み取り電圧が調整されるべきである電圧を決定するために、ステップ４３８にてソフトデータを使用する。読み取り電圧が調整されるべきである電圧を決定するために、ソフトデータを用いる例を、図５に関連してさらに記述する。
【００４５】
先のアプローチは、ハードデータを読み取るために使用した読み取り電圧が調整されるべき電圧を決定するために、ソフトデータを使用しなくてよい。すなわち、先のアプローチは、Ｖｔ変化を追跡し、および／または補填するために、ソフトデータを使用しなくてもよい。例えば、先のアプローチにおいて、ハードデータが訂正可能ではないと決定される場合、第二読み取り動作を、ハードデータを読み取るために、第二読み取り電圧を用いて実施してよい。第二読み取り電圧を用いるハードデータ読み取りが、訂正可能であると決定される場合、読み取り電圧が、第二読み取り電圧に調整されてもよい。第二読み取り電圧を用いるハードデータ読み取りが、訂正可能でないと決定される場合、第三読み取り動作を、ハードデータを読み取るために、第三読み取り電圧を用いて実施してよく、工程が、結果として読み取られている訂正できないハードデータとならない読み取り電圧が見つかるまで繰り返されてよく、読み取り電圧が、この電圧に調整される。
【００４６】
しかしながら、本明細書で先に記述したように、ソフトデータが、Ｖｔ分布内のＶｔの局在、および／またはＶｔが目標状態に相当するかどうかの可能性を示すことが可能であるので、ソフトデータを使用して、ソフトデータを使用しない先のアプローチよりも、より正確に、信頼でき、および／または精密に、Ｖｔ変化を追跡し、および／または補填することが可能である。例えば、読み取り動作の間、より多くのビットのハードデータ読み取りが、ハードデータが先のアプローチを使用して調整された、調整読み取り電圧を用いて読み取られる場合よりも、ソフトデータに基づいて調整された調整読み取り電圧を用いてハードデータが読み取られる場合に、訂正可能でありうる。さらに、ソフトデータに基づいて調整された調整読み取り電圧を用いたハードデータ読み取りは、先のアプローチを用いて調整した調整読み取り電圧を用いたハードデータ読み取りよりも、より長い時間、例えばより多くの数のプログラムおよび消去サイクルの間、訂正可能であってよい。すなわち、より長い時間、例えばより多くの数のプログラムおよび消去サイクルが、調整読み取り電圧が、先のアプローチを用いて調整された場合よりも、ソフトデータに基づいて、調整読み取り電圧が調整された場合に、さらなるＶｔシフトによって、調整電圧が、再び調整される必要があるまで経過してよい。
【００４７】
図５は、本発明の１つ以上にしたがった、メモリデバイス５０２のブロック図を図解している。図５で示したように、メモリデバイス５０２は、メモリアレイ５００を含む。メモリアレイ５００は例えば、図１に関連して先に記述したメモリアレイ１００でありうる。１つのメモリアレイを図５で示しているけれども、本発明の実施形態は、そのように限定はされず、例えばメモリデバイス５０２は１つ以上のメモリアレイを含んでよい。
【００４８】
メモリデバイス５０２はまた、図５で示したように、メモリアレイ５００に連結した制御回路５４０も含む。制御回路５４０は、エラー訂正要素５４２を含む。エラー訂正要素５４２は、例えばエラー訂正コードデコーダーであってよい。しかしながら、実施形態は、特定の型のエラー訂正要素に限定されない。
【００４９】
制御回路５４０は、メモリセルの目標状態を決定するために使用した検出電圧、例えば読み取り電圧を調整することによって、メモリアレイ５００中のメモリセル内の閾値電圧（Ｖｔ）変化、例えばシフトを追跡し、および／または補填するよう構成されうる。検出電圧の調整は、少なくとも部分的に、目標状態と関連したソフトデータに基づくことが可能である。すなわち、目標状態と関連したソフトデータを、検出電圧が調整されるべきである電圧を決定するために使用可能である。
【００５０】
例えば、制御回路５４０は、メモリセルの目標状態に関連したソフトデータを決定するために、多数の検出電圧を用いて、メモリアレイ５００中のメモリセル上で多数の検出動作を実施するよう構成可能である。各検出動作は、異なる検出電圧を用いて実施可能である。制御回路５４０は、少なくとも部分的に、決定されたソフトデータに基づいた目標状態を決定するために使用した検出電圧を調整するよう構成可能である。
【００５１】
ソフトデータを決定するために使用した検出電圧の数は、例えば、図３に関連して先に記述した検出電圧Ｓ０、Ｓ１、Ｓ２、Ｓ３および／またはＳ４でありうる。ソフトデータは、例えば、図３と関連して先に記述したソフトデータでありうる。目標状態は、例えば、図２および３に関連して先に記述した、目標状態Ｌ１または目標状態Ｌ２でありうる。調整されるべき検出電圧は例えば、図２と関連してすでに記述した、読み取り電圧Ｒ２でありうる。しかしながら、実施形態は、特定の検出電圧、ソフトデータ、または目標状態に限定されない。
【００５２】
制御回路５４０は、調整した検出電圧を用いて、メモリアレイ５００中のメモリセルの状態を決定するよう構成可能である。例えば、制御回路５４０は、メモリセルの状態を検出するために、調整した検出電圧を用いた、メモリアレイ５００中のメモリセル上で検出動作を実施するよう構成可能である。
【００５３】
制御回路５４０は、決定したソフトデータを保存するよう構成可能である。例えば、制御回路５４０には、例えば決定したソフトデータを保存するメモリ、例えばＤＲＡＭまたはＳＤＲＡＭ（図５では示していない）が含まれうる。メモリはソフトデータをもっぱら保存するために使用可能であり、またはメモリは、ソフトデータとともに、さらなるデータを保存可能である。メモリには、例えば決定したソフトデータを保存するために、少なくとも４ページのメモリセルが含まれうる。さらに、ソフトデータを保存するために使用したメモリの量は、ソフトデータを決定するために実施した検出動作の回数に依存してよい。例えば、決定したソフトデータを保存するために使用したビットの数は、
【００５４】
【数１】
2013528889.tif 000003
によって得られ、式中Ｘはソフトデータを決定するために実施した検出動作の数である。それに続き、例えばさらに、目標状態を決定するために使用した検出電圧の調整は、少なくとも部分的に保存されたソフトデータに基づいて調整可能である。すなわち、目標状態を決定するために使用した検出電圧は、少なくとも部分的に、制御回路５４０中に保存される先に決定されたソフトデータに基づいて調整可能である。
【００５５】
制御回路５４０は、メモリアレイ５００内のメモリセルの決定された、例えば検出された状態と関連したデータ上で、エラー訂正要素５４２によって実施したエラー訂正動作の失敗に対する応答において、ソフトデータを決定するために、例えば自動的に、検出動作の数を実施するよう構成可能である。エラー訂正動作の失敗は、例えば、本明細書で先に記述したように、メモリアレイ５００中のメモリセルのＶｔシフトによって引き起こされうる。制御回路５４０はまた、そのようなエラー訂正動作の失敗の前に、ソフトデータを決定するために、検出動作の数を実施するよう構成可能でもある。エラー訂正動作失敗の前に実施した検出動作によって決定したソフトデータを、本明細書で先に記述したように、制御回路５４０によって保存可能である。続くエラー訂正動作失敗に対する応答において、制御回路５４０を、少なくとも部分的に、保存ソフトデータに基づいて目標状態を決定するために使用した検出電圧を調整するよう構成可能である。すなわち、目標状態を決定するために使用した検出電圧を、エラー訂正動作の前に決定し、制御回路５４０内に保存したソフトデータに少なくとも部分的に基づいて調整可能である。
【００５６】
ソフトデータを決定するために使用した検出電圧の数を、特定の、例えば同一の電圧量によって相隔てることが可能である。あるいは、ソフトデータを決定するために使用した検出電圧の数を、異なる電圧量によって相隔てることが可能である。検出電圧間の電圧間隔が、決定したソフトデータの正確さに影響を与えうる。例えば、検出電圧間の電圧間隔が少なければ少ないほど、決定したソフトデータの正確さが大きくなる。
【００５７】
ソフトデータを決定するために実施した検出動作の数、および／またはソフトデータを決定するために使用した検出電圧の数は、例えば少なくとも４である。そのような実施形態において、ソフトデータ、例えばソフトデータの各領域には、少なくとも２ビットのデータが含まれうる。さらに、ソフトデータを決定するために実施した検出動作の数、および／またはソフトデータを決定するために使用した検出電圧の数は、例えば少なくとも８でありうる。そのような実施形態において、ソフトデータ、例えばソフトデータの各領域は、少なくとも３ビットのデータを含みうる。しかしながら、本発明の実施形態は、特定の数の検出動作または検出電圧に制限されない。
【００５８】
１つ以上の実施形態において、エラー訂正要素５４２は、検出動作の数によって決定されたソフトデータ上で、エラー訂正動作を実施するよう構成可能である。例えば、エラー訂正要素５４２は、ソフトデータ上で、低密度パリティチェック（ＬＤＰＣ）、トレリスコード化変調（ＴＣＭ）、またはソフトリードソロモン（ＲＳ）アルゴリズムのようなエラー訂正アルゴリズムを走らせるよう構成可能である。しかしながら、実施形態は、特定の型のエラー訂正アルゴリズムに制限されない。
【００５９】
制御回路５４０は、少なくとも部分的に、ソフトデータ上で実施したエラー訂正動作の結果に基づいた、メモリアレイ５００内のメモリセルの目標状態を決定するために使用可能な検出電圧を調整するよう構成可能である。すなわち、制御回路５４０は、検出電圧が調整されるべきである電圧を決定するために、ソフトデータを使用するよう構成可能である。例えば、エラー訂正動作は、どの検出動作がそれに関連した最も低い量のエラーを持つか決定することが可能であり、制御回路５４０は、それに関連した最も低い量のエラーを持つと決定された検出動作を実施するために使用した検出電圧に、メモリセルの目標状態を決定するために使用した検出電圧を調整可能である。
【００６０】
１つ以上の実施形態において、制御回路５４０は、メモリセルの目標状態に関連したソフトデータを決定するために、第一検出電圧を用いて、メモリアレイ５００内のメモリセル上で、第一検出動作を実施するよう構成可能である。エラー訂正要素５４２は、決定したソフトデータ上で、エラー訂正動作を実施可能である。エラー訂正動作が結果として失敗とならない場合、制御回路５４０が、第一検出電圧へ、目標状態を決定するために使用した検出電圧を調整するよう構成可能である。エラー訂正動作が結果として失敗になる場合、制御回路５４０を、メモリセルの目標状態と関連したさらなるソフトデータを決定するために、第二検出電圧、例えば第一検出電圧とは異なる検出電圧を用いて、メモリセル上で第二検出動作を実施するよう構成可能である。エラー訂正要素５４２は、決定したさらなるソフトデータ上で、さらなるエラー訂正動作を実施可能である。さらなるエラー訂正動作が結果として失敗にならない場合、制御回路５４０を、目標状態を決定するために使用した検出電圧を、第二検出電圧に調整するよう構成可能である。さらなるエラー訂正動作が結果として失敗となる場合、制御回路５４０を、エラー訂正動作が結果として失敗とならないようになるまで、さらなる検出電圧を用いて本工程を繰り返すように構成可能であり、目標状態を決定するために使用した検出電圧をそれに基づいて調整する。
【００６１】
第二検出電圧は、第一検出電圧より低い電圧でありうる。第二検出電圧として、より低い電圧を用いることで、例えば電荷欠損による、メモリアレイ５００内のメモリセル内のＶｔ変化を追跡し、および／または補填可能である。あるいは、第二検出電圧は、第一検出電圧より高い電圧でありうる。第二検出電圧としてより高い電圧を用いることで、読み取り阻害および／またはプログラム阻害機構による、メモリセル内のＶｔ変化を追跡し、および／または補填可能である。
【００６２】
図５で図解した実施形態には、本発明の開示物を不明確にしないように図解されない、さらなる回路が含まれてよい。例えば、メモリデバイス５０２には、Ｉ／Ｏ回路を通したＩ／Ｏコネクタ上で提供されるアドレスシグナルをラッチするためのアドレス回路が含まれうる。アドレスシグナルは、メモリアレイ５００にアクセスするために、ロウデコーダーとカラムデコーダーによって受領およびデコードされうる。アドレス入力コネクタの数が、メモリデバイス５０２および／またはメモリアレイ５００の密度および構造に依存可能であることが、当業者によって理解される。
【００６３】
結論
本開示物には、メモリデバイスおよびシステム内のソフトデータの決定および利用のための、方法、デバイスおよびシステムが含まれる。１つ以上の実施形態は、メモリセルのアレイと、アレイに連結した制御回路を含む。制御回路が、メモリセルの目標状態と関連したソフトデータを決定するために、多数の検出電圧を用いて、メモリセル上で多数の検出動作を実施するよう、および決定したソフトデータに、少なくとも部分的に基づく目標状態を決定するために使用した検出電圧を調整するよう構成される。
【００６４】
特定の実施形態が本明細書で図解および記述されるが、当業者は、同一の結果を達成するために計算された配設を、示された特定の実施形態に対して置換可能であることを理解するであろう。本開示物は、本発明の多数の実施形態の適合または変更をカバーする意図がある。上記記述は、例示様式で作成されており、限定様式ではないことが理解されるべきである。上記実施形態の組み合わせ、特に本明細書で記述されていない他の実施形態が、上記記述を確認した際に、当業者に理解される。本発明の多数の実施形態の範囲には、上記構造および方法を使用する他の適用が含まれる。したがって、本発明の多数の実施形態の範囲は、付随する請求項が表題をつけられる均等物の完全な範囲に沿って、そのような請求項を参照して決定されるべきである。
【００６５】
前述の発明を実施するための形態において、いくつかの特徴が、本開示を簡素化する目的のために、単一の実施形態内で一緒にグループ化される。開示物の本方法は、本開示物の開示された実施形態が、各請求項ではっきりと引用されるものよりも、より特徴を使用すべきであることの意図を反映していると解釈されるべきでない。むしろ、以下の請求項が反映するので、本発明主題は、単一の開示された実施形態のすべての特徴たらずで横たわる。したがって、以下の請求項は、各請求項が、別の実施形態としてそれ自身上に立脚して、発明を実施するための形態内にここで組み込まれている。 
【図１】
2013528889.tif 000004
【図２】
2013528889.tif 000005
【図３】
2013528889.tif 000006
【図４】
2013528889.tif 000007
【図５】
2013528889.tif 000008
【手続補正書】
【提出日】平成24年11月5日(2012.11.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリデバイスであって、
メモリセルのアレイ、および
前記アレイに連結し、
前記メモリセルの目標状態と関連するソフトデータを決定するために、多数の検出電圧を用いる、メモリセル上の多数の検出動作を実施し、前記決定したソフトデータは、前記メモリセルに関連した多数の閾値電圧が、前記目標状態に相当するかどうかの可能性を示し、および
少なくとも部分的に、前記決定したソフトデータに基づいた前記目標状態を決定するために用いた電圧検出を調整する
よう構成された制御回路
を含むメモリデバイス。
【請求項２】
前記決定したソフトデータが、前記目標状態と関連した閾値電圧分布内で、前記メモリセルと関連した多数の閾値電圧の位置を示す、請求項１に記載のメモリデバイス。
【請求項３】
前記制御回路が、
前記メモリセルの前記目標状態と関連するソフトデータを決定するために、第一検出電圧を用いて、メモリセル上で第一致検出動作を実施し、および
前記決定したソフトデータ上で実施したエラー訂正動作が結果として失敗とならない場合に、前記目標状態を決定するために使用した検出電圧を、前記第一検出電圧に調整する、
よう構成される、請求項２に記載のメモリデバイス。
【請求項４】
前記制御回路が、
前記決定したソフトデータ上で実施した前記エラー訂正動作が結果として失敗となる場合、前記メモリセルの前記目標状態に関連したさらなるソフトデータを決定するために、第二検出電圧を用いて、メモリセル上で第二検出動作を実施し、および
前記決定したさらなるソフトデータ上で実施したエラー訂正動作が結果として失敗とならない場合、前記目標状態を決定するために使用した検出電圧を、第二検出電圧に調整する、
よう構成される、請求項３に記載のメモリデバイス。
【請求項５】
第二検出電圧が、前記第一検出電圧よりも低い電圧である、請求項４に記載のメモリデバイス。
【請求項６】
第二検出電圧が、前記第一検出電圧よりも高い電圧である、請求項４に記載のメモリデバイス。
【請求項７】
前記制御回路が、前記決定したソフトデータを保存するよう構成される、請求項１〜６の任意の１項に記載のメモリデバイス。
【請求項８】
メモリデバイスを動作させるための方法であって、
前記メモリセル上で多数の検出動作を実施することによって、多数のメモリセルの目標状態に関連したソフトデータを決定することであって、各検出動作は、異なる検出電圧を用いて実施され、前記決定したソフトデータは、前記メモリセルに関連した多数の閾値電圧が、前記目標状態に相当するかどうかの可能性を示すこと、および
少なくとも部分的に前記決定したソフトデータに基づいた、前記目標状態を決定するために使用した検出電圧を調整すること、
を含む、方法。
【請求項９】
前記決定したソフトデータが、メモリセルに関連した前記閾値電圧が、前記目標状態に相当するかどうかの、強い、中程度の、および／または弱い可能性を示す、請求項８に記載の方法。
【請求項１０】
前記方法が、
前記決定したソフトデータ上でエラー訂正動作を実施すること、および
少なくとも部分的に、エラー訂正動作の結果に基づいて、前記目標状態を決定するために使用した検出電圧を調整すること、
を含む、請求項８〜９の任意の１項に記載の方法。
【請求項１１】
前記方法が、前記調整した検出電圧を用いて、前記メモリセルの状態を決定すること、を含む、請求項８〜９の任意の１項に記載の方法。
【請求項１２】
前記方法が、
メモリセルの決定した状態と関連するデータ上で実施したエラー訂正動作の失敗の前に、前記検出動作を実施することによって、前記ソフトデータを決定すること、および
前記エラー訂正動作の失敗に対する応答において、少なくとも部分的に前記決定したソフトデータに基づく前記目標状態を決定するために使用した前記検出電圧を調整すること、
を含む請求項８〜９の任意の１項に記載の方法。
【請求項１３】
前記方法が、前記メモリセルの決められた状態と関連するデータ上で実施したエラー訂正動作の失敗に対する応答において、メモリセル上で多数の検出動作を実施することを含む、請求項８〜９の任意の１項に記載の方法。
【請求項１４】
前記異なる検出電圧が、特定の電圧量によって相隔たる、請求項８〜９の任意の１項に記載の方法。
【請求項１５】
前記異なる検出電圧が、異なる電圧量によって相隔たる、請求項８〜９の任意の１項に記載の方法。
【国際調査報告】
2013528889.tif 000009
2013528889.tif 000010