(57)【要約】  バックゲート上に配置される浮遊ボディセルのアレイと、バックゲートから間隔の開いた浮遊ボディセルのソース領域およびドレイン領域と、を含む浮遊ボディセル構造。浮遊ボディセルは、ピラーの間に伸長するチャネル領域を有する大量の半導電性材料を各々含み、ピラーは、Ｕ形状トレンチなどの間隙によって分離されうる。アレイの浮遊ボディセルは、別のゲートに電気的に結合され、別のゲートは、大量の半導電性材料の側壁上に配置されてもよいし、大量の半導電性材料の間隙内に配置されてもよい。浮遊ボディセルデバイスを形成する方法も開示される。
2013521651.tif 000002
【特許請求の範囲】
【請求項１】
浮遊ボディセル構造であって、
バックゲートと、
半導電性材料を含み、前記バックゲートからソース領域およびドレイン領域へと伸長する、少なくとも一つの浮遊ボディと、
前記少なくとも一つの浮遊ボディに関連付けられる別のゲートと、
を含む、
ことを特徴とする浮遊ボディセル構造。
【請求項２】
前記ソース領域および前記ドレイン領域は、前記少なくとも一つの浮遊ボディによって、前記バックゲートから間隔が空いている、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項３】
前記少なくとも一つの浮遊ボディは、前記半導電性材料内に間隙を含み、前記ソース領域および前記ドレイン領域の各々は、前記バックゲートとは逆に配置される、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項４】
前記別のゲートは、前記少なくとも一つの浮遊ボディにおける前記間隙内に配置される、
ことを特徴とする請求項３に記載の浮遊ボディセル構造。
【請求項５】
前記別のゲートは、トリプルゲート浮遊ボディセル構造を形成するために、前記少なくとも一つの浮遊ボディの少なくとも一つの表面上に配置される、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項６】
前記バックゲートは、連続的で、かつ、前記少なくとも一つの浮遊ボディの複数の側壁に沿って配列される複数の側壁を含むローカルバックゲートを含む、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項７】
前記少なくとも一つの浮遊ボディは、アレイ内の単一のバックゲート上に配置される複数の浮遊ボディを含む、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項８】
前記バックゲートを独立してバイアスするためのバイアス電圧に対して、動作可能なように結合されるビット線をさらに含む、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項９】
前記少なくとも一つの浮遊ボディセルの前記ソース領域を、少なくとも別の浮遊ボディのソース領域へと電気的に結合する共通のソース線と、前記少なくとも一つの浮遊ボディセルの前記ドレイン領域を、前記少なくとも別の浮遊ボディのドレイン領域へと電気的に結合するビット線と、をさらに含む、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項１０】
バックゲートと、
各々が半導電性材料を含み、前記バックゲートからソース領域およびドレイン領域へと伸長する、複数の浮遊ボディと、
前記複数の浮遊ボディに関連付けられ、電圧源に動作可能なように結合される別のゲートと、
前記複数の浮遊ボディの前記複数のソース領域を電気的に結合する共通のソース線と、前記複数の浮遊ボディの前記複数のドレイン領域を電気的に結合するビット線と、
を含む、
ことを特徴とする浮遊ボディセルデバイス。
【請求項１１】
ダイナミックランダムアクセスメモリ、ゼロキャパシタランダムアクセスメモリ、および、そこに統合された埋め込みダイナミックランダムアクセスメモリのうちの少なくとも一つをさらに含む、
ことを特徴とする請求項１０に記載の浮遊ボディセルデバイス。
【請求項１２】
前記複数の浮遊ボディは、複数の行を形成するための第一の方向と、複数の列を形成するための、前記第一の方向とは実質的に直行する第二の方向とに配列される、
ことを特徴とする請求項１０に記載の浮遊ボディセルデバイス。
【請求項１３】
複数の行を形成するために第一の方向に配列され、かつ、複数の列を形成するために、前記第一の方向とは実質的に直行する第二の方向に配列された複数の浮遊ボディを含み、各浮遊ボディは、
そのベース部分から伸長し、ｕ形状トレンチによって分離される複数のピラーを有し、前記複数のピラーの各々の上部はドープ領域を含む、大量の半導電性材料と、
前記複数の浮遊ボディと関連付けられる少なくとも一つのバックゲートと、
前記複数の浮遊ボディに関連し、動作可能なように電圧源に結合される少なくとも別のゲートと、
を含む、
ことを特徴とする浮遊ボディセルデバイス
【請求項１４】
前記少なくとも一つのバックゲートは、電気的に絶縁性の材料上の非晶質シリコン材料上に配置される、導電性材料を含む、
ことを特徴とする請求項１３に記載の浮遊ボディセルデバイス。
【請求項１５】
前記少なくとも別のゲートは、前記複数の浮遊ボディの各々の上に配置される導電性材料を含む、
ことを特徴とする請求項１３に記載の浮遊ボディセルデバイス。
【請求項１６】
前記導電性材料は、前記第一の方向に伸長し、前記複数の行のうちの少なくとも一つにおける前記複数の浮遊ボディを電気的に結合する、
ことを特徴とする請求項１５に記載の浮遊ボディセルデバイス。
【請求項１７】
前記少なくとも別のゲートは、前記ｕ形状トレンチ内に配置された導電性材料を含む、
ことを特徴とする請求項１３に記載の浮遊ボディセルデバイス。
【請求項１８】
前記導電性材料は前記第二の方向に伸長し、前記複数の列のうちの少なくとも一つにおける前記複数の浮遊ボディを電気的に結合する、
ことを特徴とする請求項１７に記載の浮遊ボディセルデバイス。
【請求項１９】
前記少なくとも一つのバックゲートは、前記少なくとも別のゲートからは独立してバイアスされるように構成される、
ことを特徴とする請求項１３に記載の浮遊ボディセルデバイス。
【請求項２０】
前記浮遊ボディセル構造は、少なくとも一つの他の論理デバイスと垂直に積層される、
ことを特徴とする請求項１３に記載の浮遊ボディセルデバイス。
【請求項２１】
浮遊ボディセルデバイスを形成する方法であって、
半導電性材料、誘電体材料、ゲート材料およびウェーハを被覆する非晶質シリコン材料を含むベースを形成するステップと、
前記ベースの表面から突出する複数の浮遊ボディを形成するために、前記半導電性材料の一部を除去するステップと、
前記複数の浮遊ボディにおける間隙を形成するために、前記半導電性材料の別の部分を除去するステップと、
前記複数の浮遊ボディの各々の複数の上部領域に、ソース領域およびドレイン領域を形成するために、前記複数の浮遊ボディを少なくとも一つのドーパントに暴露するステップと、
前記複数の浮遊ボディのうちの少なくとも一つに関連付けられるゲートを形成するステップと、
を含む、
ことを特徴とする方法。
【請求項２２】
半導電性材料、誘電体材料、ゲート材料および基板を被覆する非晶質シリコン材料を含むベースを形成するステップは、
誘電体材料、ゲート材料、および結晶質シリコンウェーハを被覆する非晶質シリコン材料を含むドナーウェーハを形成するステップと、
前記結晶質シリコンウェーハの所望の深度に複数のイオンを注入するステップと、
ハンドルウェーハを被覆する電気的に絶縁性の材料へと、前記ドナーウェーハの前記非晶質シリコン材料を接着するステップと、
前記結晶質シリコンウェーハ、前記誘電体材料、前記ゲート材料および、前記ハンドルウェーハの前記電気的に絶縁性の材料の表面を被覆する前記非晶質シリコン材料の一部を残すために、前記ドナーウェーハの一部を分離するステップと、
を含む、
ことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記ベースの表面から突出する前記複数の浮遊ボディを形成するために、前記半導電性材料の一部を除去するステップは、前記複数の浮遊ボディを形成するために、前記誘電体材料、前記ゲート材料および前記非晶質シリコン材料の一部を除去するステップをさらに含み、各浮遊ボディは、前記ウェーハを被覆する電気的に絶縁性の材料上に配置される、
ことを特徴とする請求項２１に記載の方法。
【請求項２４】
前記複数の浮遊ボディのうちの少なくとも一つに関連付けられるゲートを形成するステップは、前記複数の浮遊ボディの各々の前記間隙内に導電性材料を堆積するステップを含む、
ことを特徴とする請求項２１に記載の方法。
【請求項２５】
前記複数の浮遊ボディのうちの少なくとも一つに関連付けられるゲートを形成するステップは、前記複数の浮遊ボディの各々のうちの少なくとも一つの表面上に導電性構造を形成するステップを含む、
ことを特徴とする請求項２１に記載の方法。
【請求項２６】
少なくとも一つのメモリデバイスと、
前記少なくとも一つのメモリデバイスに動作可能なように結合される、少なくとも一つの浮遊ボディセルデバイスであって、
アレイの各浮遊ボディは、そのベース部分から伸長し、ｕ形状トレンチによって分離される複数のピラーを有する大量の半導電性材料を含み、前記複数のピラーの各々の上部は、ドープ領域を含む、複数の浮遊ボディのアレイと、
複数の浮遊ボディの前記アレイに関連付けられる少なくとも一つのバックゲートと、
複数の浮遊ボディの前記アレイに関連付けられ、動作可能なように電圧源に結合される少なくとも別のゲートと、
を含む、少なくとも一つの浮遊ボディデバイスと、
を含む、
ことを特徴とするシステム。
【請求項２７】
前記システムは、中央処理装置およびシステムオンチップのうちの少なくとも一つを含む、
ことを特徴とする請求項２６に記載のシステム。
【請求項２８】
前記少なくとも一つのメモリデバイスは、ダイナミックランダムアクセスメモリ、ゼロキャパシタランダムアクセスメモリ、および埋め込みダイナミックランダムアクセスメモリのうちの少なくとも一つを含む、
ことを特徴とする請求項２６に記載のシステム。
【請求項２９】
前記少なくとも一つのメモリデバイスおよび前記少なくとも一つの浮遊ボディセルデバイスは、お互いに重ねられる、
ことを特徴とする請求項２６に記載のシステム。
【請求項３０】
複数の浮遊ボディの前記アレイは、第一の方向に配列され、かつ、前記第一の方向と実質的に直行する第二の方向に配列された複数の浮遊ボディを含む、
ことを特徴とする請求項２６に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリ密度を増加させるための方法、構造およびデバイスに関し、より詳細には、マルチゲート浮遊ボディセル構造を含むデバイス、その構造を含むデバイス、およびそのデバイスを形成する方法に関する。
【背景技術】
【０００２】
トランジスタおよびキャパシタを含むダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルは、微小なセル寸法および高い動作速度を有する。しかしながら、キャパシタの集積化および規模拡張は、ＤＲＡＭセル面積の減少を妨げる。各ＤＲＡＭメモリ世代に対して、一定の容量値が標的とされ、さらなるプロセスステップの誘因となり、従来の相補型金属酸化物半導体（ＣＭＯＳ）構造との互換性を減少させる、複雑な積層もしくはディープトレンチキャパシタが必要とされる。
【０００３】
規模拡張問題を解決するために、従来のストレージキャパシタが、シリコンオンインシュレータ（ＳＯＩ）金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の薄膜ボディによって置換される、別の解決法が提案されてきた。このような構造のメモリのストレージメカニズムは、浮遊ボディにおける多数キャリアの過多（蓄積）もしくは欠乏（喪失）によって生成される閾値電圧シフトに基づく。セルは、ＳＯＩトランジスタのチャネル下に電荷を格納するために、浮遊ボディ効果を利用し、それによって、ストレージ素子としてトランジスタの閾値電圧を変化させる。多数電荷キャリアの濃度を即座に調節するためのボディの接触は存在しないため、比較的“長い”期間の後、平衡状態が達成され、それによって、ＳＯＩメモリは保持およびリフレッシュ時間の観点から魅力的なものになる。
【０００４】
浮遊ボディセル寸法がより小さくなるにつれて、浮遊ボディの体積は減少し、ソースおよびドレインの間の面積はより近くなり、浮遊ボディに格納される電荷はより少なくなり、結果として、ショックレー読みとりホール（ＳＲＨ）組み換えによって引き起こされる順方向バイアス効果によって押し出されることによる電荷損失をもたらす、このような電荷損失は、セルにおける電荷保持を減少させるか、または損失する結果となりうる。従来の構造においてこの現象を回避するために、セル寸法がより小さくなるにつれて、ＳＯＩ基板の厚さが減少する。しかしながら、ＳＯＩ基板の厚さが減少するにつれて、浮遊ボディに蓄積される電荷量は減少し、セルは、動作の間にノイズの影響をさらに受けやすくなる可能性がある。すなわち、浮遊ボディ効果が減少し、デバイスの動作マージンが減少する。
【０００５】
浮遊ボディトランジスタにおける密度および信頼性を増加させるための方法、構造ならびにデバイスの必要性が存在する。
【図面の簡単な説明】
【０００６】
【図１】本開示の実施形態に従う浮遊ボディセルデバイスの一部の透視図を示す。
【図２】本開示の実施形態に従う浮遊ボディセルデバイスの一部の透視図を示す。
【図３】本開示の実施形態に従う浮遊ボディセルデバイスの一部の透視図を示す。
【図４】図１−図３に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図、透視図ならびに平面図を示す。
【図５】図１−図３に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図、透視図ならびに平面図を示す。
【図６】図１−図３に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図、透視図ならびに平面図を示す。
【図７】図１−図３に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図、透視図ならびに平面図を示す。
【図８】図１−図３に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図、透視図ならびに平面図を示す。
【図９】図１−図３に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図、透視図ならびに平面図を示す。
【図１０】図１−図３に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図、透視図ならびに平面図を示す。
【図１１】図１−図３に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図、透視図ならびに平面図を示す。
【図１２】図１−図３に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図、透視図ならびに平面図を示す。
【図１３】図１−図３に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図、透視図ならびに平面図を示す。
【図１４】図１−図３に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図、透視図ならびに平面図を示す。
【図１５】本開示の別の実施形態に従う浮遊ボディセルデバイスの一部の透視図を示す。
【図１６】図１５に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図および透視図を示す。
【図１７】図１５に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図および透視図を示す。
【図１８】図１５に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図および透視図を示す。
【図１９】図１５に示された本開示の実施形態に従う、種々の作製段階の間の、浮遊ボディセル構造の一部の断面図および透視図を示す。
【図２０】本開示の実施形態に従う浮遊ボディセルデバイスの一部を各々表す、電気回路図を示す。
【図２１】本開示の実施形態に従う浮遊ボディセルデバイスの一部を各々表す、電気回路図を示す。
【図２２】本開示の実施形態に従う浮遊ボディセルデバイスの一部を各々表す、電気回路図を示す。
【図２３】本明細書で記述された一つ以上の実施形態に従って実施される、システムの簡略化されたブロック図を示す。
【発明を実施するための最良の形態】
【０００７】
マルチゲート浮遊ボディセル構造、その構造を含むデバイスならびにその構造を形成するための方法が開示される。その構造は、例えば、バックゲート上に配置された少なくとも一つの浮遊ボディセルと、少なくとも一つの浮遊ボディセルと関連付けられた別のゲートと、を含む。別のゲートは、少なくとも一つの浮遊ボディ内に配置されてもよいし、その側壁上に配置されてもよい。構造およびデバイスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ゼロキャパシタランダムアクセスメモリ（Ｚ−ＲＡＭ）および埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）など、数多くの半導体デバイスで使用される可能性がある。構造およびデバイスは、中央処理装置（ＣＰＵｓ）、システムオンチップ（ＳＯＣ）、センサ、イメージャ、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）およびナノエレクトロメカニカルシステム（ＮＥＭＳ）などのシステムでさらに使用されてもよい。その構造を形成する方法は、半導電性材料、誘電体材料、ゲート材料およびウェーハを被覆する非晶質シリコン材料を含むベースを形成するステップと、ベース材料表面から突出する複数の浮遊ボディを形成するために、半導電性材料の一部を除去するステップと、複数の浮遊ボディの各々に間隙を形成するために半導電性材料の別の部分を除去するステップと、複数の浮遊ボディの各々のより上の領域に、ソース領域およびドレイン領域を形成するために、複数の浮遊ボディを少なくとも一つのドーパントに暴露するステップと、複数の浮遊ボディのうちの少なくとも一つに関連付けられたゲートを形成するステップと、を含む。
【０００８】
本開示の種々の実施形態に従って形成される構造は、複数の浮遊ボディセルを含み、複数の浮遊ボディセルの各々は、バックゲート上に配置され、別のゲートと関連付けられる。複数の浮遊ボディセルの各々は、大量の半導電性材料によって、バックゲートから間隔の空いたソース領域およびドレイン領域と、バックゲートによって結合されたチャネルと、を含みうる。バックゲート電極と、ソース領域およびドレイン領域の各々との間の大量の半導電性材料は、浮遊ボディセル内の電荷ストレージを実質的に増加させ、信号の変動を最小限化する。さらには、バックゲートは、デバイスにおけるキャパシタとして機能しうる。したがって、デバイスに必要とされる面積を減少させることによって、より長い保持期間およびメモリ密度の増加を提供する。バックゲートは、ローカルバックゲートとして形成されてもよく、その各々は、独立してバイアスされてもよいし、グローバルバックゲートとして形成されてもよい。例えば、ローカルバックゲートは、プログラミングおよびセル動作の目的で望ましい。構成されるように、電荷は、バックゲート近傍の浮遊ボディセルの底面に格納され、したがって、ソース領域およびドレイン領域からは、分離される。したがって、動作間の電荷損失は最小限化され、より長い保持期間、信頼性の改善、外乱の減少を提供する。
【０００９】
本開示の種々の実施形態に従って形成される構造およびデバイスは、相補型金属酸化物半導体（ＣＭＯＳ）デバイスなどの種々のメモリデバイスと積層されてもよい。本開示の種々の実施形態に従って形成される構造およびデバイスの統合は、セル寸法を減少させ、かつ、キャッシュメモリ密度を増加させる可能性がある。
【００１０】
以下の記述は、本開示の実施形態の完全な記述と、その実施を提供するために、材料の種類および処理条件などの具体的な詳細事項を提供する。しかしながら、本開示の実施形態は、これらの具体的な詳細事項を使用することなく、従来の作製技術と併せて実践されてもよいことを当業者には理解されたい。さらには、本明細書で提供される記述は、浮遊ボディセル構造を含む半導体デバイスを製造するための完全なプロセスフローを形成しない。本発明の実施形態を理解するために必要なプロセス動作および構造のみが、本明細書では詳細に記述される。本発明の一実施形態に従う浮遊ボディセル構造を含む完全な半導体デバイスを形成するために、さらなる動作が従来技術によって実施されてもよい。
【００１１】
本明細書で記述される材料は、スピンコーティング、ブランケットコーティング、化学蒸着（“ＣＶＤ”）、プラズマ化学蒸着（“ＰＥＣＶＤ”）、原子層堆積（“ＡＬＤ”）、プラズマＡＬＤもしくは物理蒸着（“ＰＶＤ”）を含む任意の適切な技術によって形成される可能性があるが、そのいずれにも限定はされない。あるいは、材料は、ｉｎ  ｓｉｔｕで成長してもよい。特定の材料を堆積するもしくは成長させるための適切な技術は、当業者によって選択されてもよい。本明細書で記述され、示される材料は、層として形成される可能性があるが、その材料は、それに限定されることはなく、他の三次元構造で形成されてもよい。
【００１２】
以下の詳細な記述においては、本明細書の一部を形成する添付の図面に対して参照がなされ、それらの図面においては、例示の目的で、本発明が実施される可能性がある具体的な実施形態が示される。これらの実施形態は、当業者が本発明を実践できるのに十分なほど、詳細に記述される。しかしながら、他の実施形態が使用されてもよいし、構造的、論理的電気的な変更が、本発明の範囲から逸脱することなくなされてもよい。本明細書で提示される図面は、任意の具体的なシステム、論理デバイス、メモリセルもしくは浮遊ボディセル構造の実際の外観を意味するものではなく、本発明の実施形態を記述するために使用される単なる理想的な表現でしかない。本明細書で提示される図面は、必ずしも正確な縮尺で描かれているわけではない。さらには、図面間で共通の構成要素は、同一の数表示を保持する可能性がある。
【００１３】
図１−図３は、浮遊ボディセル１０４のアレイを含む浮遊ボディセル構造１００、１０１および１０３の実施形態を示す透視図であり、浮遊ボディセルを形成する詳細は、以下に詳細に記述される。幾つかの実施形態においては、浮遊ボディセル構造１００は、垂直マルチゲート浮遊ボディセルデバイスを形成するために使用されてもよい。アレイにおける各浮遊ボディセル１０４は、大量の半導電性材料１０２を含みうる。大量の半導体材料１０２は、ｕ形状トレンチなど、間隙１１０として定義されるピラー１０８を含みうる。各大量の半導電性材料１０２のピラー１０８の上部は、ソース領域１１２およびドレイン領域１１４を形成するために、その残存部分とは異なるようにドープされうる。限定しない実施例として、ソース領域１１２およびドレイン領域１１４は、ｎ型材料でドープされ、大量の半導電性材料１０２の残存部分は、ｐ型材料でドープされてもよい。後に詳細に記述されるように、ソース領域１１２およびドレイン領域１１４は、其々、共通のソース線１１６などのアクセス線、およびビット線１１８などのデータ／センス線に電気的に結合されてもよい。限定しない実施例として、ソース領域１１２、ドレイン領域１１４、関連付けられる共通のソース線１１６もしくはビット線１１８のうちの少なくとも一つの間に、コンタクトプラグ１１９が配置されてもよい。コンタクトプラグ１１９は、図１においては、ドレイン領域１１４およびビット線１１８の間に配置されるものとして示されるが、コンタクトプラグ１１９は、さらに、もしくは、その代わりに、ソース領域１１２および共通のソース線１１６の間に配置されてもよい。
【００１４】
限定しない一実施例として、浮遊ボディセル１０４の各々は、第一の方向Ｘに伸長する複数の行および第二の方向Ｙに伸長する複数の列を含むアレイに、お互いに配列されてもよい。図１−図３に示される、浮遊ボディセル構造１００、１０１および１０３は、２行および３列を各々含む。しかしながら、構成されるように、浮遊ボディセル構造１００、１０１および１０３は、任意の数の行および列を含んでもよい。さらには、第一の方向Ｘに配列される浮遊ボディセル１０４の行は、第二の方向Ｙに配列される浮遊ボディセル１０４の列と実質的に直行してもよい。
【００１５】
浮遊ボディセル１０４は、例えば、誘電体材料１２６、導電性材料１２４および非晶質シリコン材料１２８を含みうる、バックゲート１２３上に配置されてもよい。記述を平易にするために、導電性材料１２４は、これ以降は、バックゲート電極１２４と称され、誘電体材料１２６は、これ以降は、バックゲート誘電体１２６と称される。浮遊ボディセル１０４は、バックゲート１２３に各々電気的に結合されてもよい。任意で、バックゲート電極１２４の各々は、金属１２７およびドープ領域１２５を含んでもよい。バックゲート電極１２４は、例えば、金属モード窒化チタン（ＭＭＴｉＮ）、窒化タンタル材料、ケイ化タンタル材料などのチタンリッチ窒化チタン材料から形成されてもよい。バックゲート誘電体１２６および金属１２７は、浮遊ボディセル構造１００、１０１および１０３におけるキャパシタとして機能しうる、金属絶縁体金属（ＭＩＭ）構造を形成する。静電容量の増加は、金属１２７の仕事関数、バックゲート誘電体１２６の誘電率（ｋ値）、バックゲート誘電体１２６および金属１２７の厚さのうちの少なくとも一つを最適化することによって得られる可能性がある。この方法で増加する静電容量は、浮遊ボディセル構造１００、１０１および１０３における保持期間を増加させる可能性がある。
【００１６】
バックゲート電極１２４は、電気的に絶縁性の材料１３０上に配置される非晶質シリコン材料１２８を被覆してもよい。電気的に絶縁性の材料１３０は、例えば、（図示されていない）ウェーハ上に形成されてもよい。幾つかの実施形態においては、浮遊ボディセル１０４の各々のバックゲート１２３は、図１および図２に示されるように、連続的で、かつ浮遊ボディセル１０４の側壁に沿って配列される側壁を有する、ローカルバックゲートとして構成されてもよい。単一の浮遊ボディセル１０４は、バックゲート１２３上に配置されてもよいし、任意で、多数の浮遊ボディセル１０４がバックゲート１２３上に配置されてもよい。バックゲート１２３は、セルの動作間に独立してバイアスされうる、複数のローカルバックゲートとしてパターン化されてもよいし、グローバルバックゲートとしてパターン化されてもよい。例えば、図１に示されるように、バックゲート１２３は、行のうちの少なくとも一つに沿った第一の方向Ｘに伸長するローカルバックゲートであり、その行に配列される複数の浮遊ボディセル１０４はその上に配置されてもよい。他の実施形態においては、図２に示されるように、バックゲート１２３は、列のうちの少なくとも一つに沿った第二の方向Ｙに伸長するローカルバックゲートであり、その列に配列される複数の浮遊ボディセル１０４は、その上に配置されてもよい。限定しない一実施例として、バックゲート１２３の各々は、ビット線１１８のうちの被覆するものに対して、実質的に平行して配列されてもよい。さらなる実施形態においては、図３に示されるように、浮遊ボディセル構造１００のバックゲート１２３は、第一の方向Ｘおよび第二の方向Ｙの双方に配列された複数の浮遊ボディセル１０４がその上に配置されうる、グローバルバックゲートであってもよい。
【００１７】
導電性素子１３２は、各浮遊ボディセル１０４の間隙１１０内に配置されてもよい。記述を平易にするために、導電性素子１３２は、これ以降は、埋め込みゲート電極１３２と称される。別の誘電体材料１３４は、埋め込みゲート電極１３２と、浮遊ボディセル１０４内の間隙１１０内に露出された半導電性材料との間に配置されてもよい。記述を平易にするため、誘電体材料１３４は、これ以降は、埋め込みゲート誘電体１３４と称される。埋め込みゲート誘電体１３４は、任意で、浮遊ボディセル１０４の各々のチャネル領域１０６と、ピラー１０８の上部におけるソース領域１１２およびドレイン領域１１４との間のそれぞれの界面下もしくは界面において終端しうる。埋め込みゲート電極１３２から発散する電磁界は、関連付けられる浮遊ボディセル１０４を介してチャネルを形成し、それによってソース領域１１２からドレイン領域１１４へと電流が流れることが可能になる。
【００１８】
浮遊ボディセル１０４の使用および動作間に、埋め込みゲート電極１３２、ソース領域１１２およびドレイン領域１１４の各々から分離された浮遊ボディセル１０４内の位置において、多数キャリアが格納される。結果として、電荷保持および信頼性は、従来の浮遊ボディセル構造と比較して高められる可能性がある。構成されるように、大量の半導電性材料１０２の厚さは、本明細書でより詳細に記述されるように、埋め込みゲート電極１３２、ソース領域１１２およびドレイン領域１１４から格納された電荷の位置からより遠い距離に変化しうる。さらに、構成されるように、大量の半導電性材料１０２は、従来の構造の浮遊ボディと比較して、より大きい記憶ボリュームを有するように形成されてもよい。これによって、浮遊ボディセル１０４内の電荷ストレージは増加し、したがって、電荷損失による信号の変動を最小限化する可能性がある。結果として、浮遊ボディセル１０４は、従来の構造と比較して、信号の増強、より長い保持、および信頼性の増加を提供する可能性がある。
【００１９】
幾つかの実施形態においては、浮遊ボディセル構造１００、１０１および１０３は、マルチレベル半導体構造を形成するために、ＣＭＯＳデバイスなどの（図示されていない）他のメモリ素子と重ねられるか、ならびに／または、統合されてもよい。浮遊ボディセル構造１００、１０１および１０３は、中央処理装置（ＣＰＵ）およびシステムオンチップ（ＳＯＣ）などのシステムを形成するために、少なくとも一つのメモリデバイスに動作可能なように結合されてもよいし、浮遊ボディセル構造１００、１０１および１０３の複数の層は、密度を増加させるためにお互いの上に垂直に積層されてもよい。
【００２０】
図４―図１４を参照すると、図１−図３に示されたような複数の浮遊ボディセル１０４を含む浮遊ボディセル構造１００、１０１および１０３を形成する方法が記述され、ここでは、類似する構成要素は、類似の参照番号によって示される。図４を参照すると、半導体構造１４０は、バックゲート誘電体１２６を被覆し、かつそれに接触する半導電性材料１４２、バックゲート接点１２４を被覆し、かつそれに接触するバックゲート誘電体１２６、非晶質シリコン材料１２８を被覆し、かつそれに接触するバックゲート電極１２４、および電気的に絶縁性の材料１３０を被覆し、かつそれに接触する非晶質シリコン材料１２８を含むものとして提供されうる。半導体構造１４０は、任意で、破線で示されるように、ドープ領域１２５および金属１２７を含んでもよい。幾つかの実施形態においては、電気的に絶縁性の材料１３０は、ハンドルウェーハ１４４上に形成されてもよい。本明細書で使用されるような、“ウェーハ”という語は、例えば、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウム、および他のＩＩＩ−ＶもしくはＩＩ−ＶＩ型半導電性材料を含む、半導体型材料を含むあらゆる構造を意味する。ウェーハは、例えば、従来のウェーハのみならず、限定しない実施例として、シリコンオンインシュレータ（ＳＯＩ）型基板、シリコンオンサファイア（ＳＯＳ）型基板、および別の材料で支持されるシリコンのエピタキシャル層など、他のバルク半導体基板をも含む。さらには、以下の記述において“ウェーハ“に対して言及がなされるとき、ウェーハ表面内もしくはウェーハ表面上の回路もしくはデバイスの、素子もしくはコンポーネントを少なくとも部分的に形成するために、それ以前のプロセスステップが使用されてもよい。幾つかの実施形態においては、電気的に絶縁性の材料１３０は、ハンドルウェーハ１４４内もしくはハンドルウェーハ１４４上に形成された、相補型金属酸化物半導体構造（ＣＭＯＳ）デバイスなどの（図示されていない）メモリ素子上に配置されてもよい。電気的に絶縁性の材料１３０は、例えば、埋め込み酸化物（ＢＯＸ）材料を含んでもよい。
【００２１】
半導体構造１４０は、例えば、所謂ＳＭＡＲＴ−ＣＵＴ（登録商標）層転写技術の改変を使用する本明細書で記述されたプロセスによって、ハンドルウェーハ１４４を被覆する電気的に絶縁性の材料１３０に対して、非晶質シリコン材料１２８、バックゲート接点１２４、バックゲート誘電体１２６および半導電性材料１４２を転写することによって形成されてもよい。このプロセスは、例えば、Ｂｒｕｅｌによる米国特許整理番号ＲＥ３９，４８４、Ａｓｐａｒらによる米国特許整理番号６，３０３，４６８、Ａｓｐａｒらによる米国特許整理番号６，３３５，２５８、Ｍｏｒｉｃｅａｕらによる米国特許整理番号６，７５６，２８６、Ａｓｐａｒらによる米国特許整理番号６，８０９，０４４、Ａｓｐａｒらによる米国特許整理番号６，９４６，３６５およびＤｕｐｏｎｔによる米国特許出願整理番号２００６／００９９７７６に詳細に記述される。しかしながら、半導体基板１４０を製造するのに適切な他のプロセスもまた使用されてもよい。ＳＭＡＲＴ−ＣＵＴ層転写技術の従来の実施においては、ドナーウェーハおよびアクセプタウェーハは、高温アニーリングを使用して、接着される。ドナーウェーハおよびアクセプタウェーハを接着するために使用される温度は、約１０００℃から約１３００℃である。しかしながら、バックゲート接点１２３の存在によって、バックゲート接点１２３に対する熱的損傷を防止するために、低下した温度で半導体構造１４０を作製することが好都合である。したがって、本明細書で記述されるように、半導体構造１４０は、従来のＳＭＡＲＴ−ＣＵＴ層転写技術によって必要とされる温度と比較して、実質的に低下した温度を使用して形成される可能性がある。
【００２２】
図５を参照すると、ワークピース１４６は、バックゲート誘電体１２６、バックゲート電極１２４および非晶質シリコン材料１２８を、半導電性材料１４２上に其々堆積することによって形成され、半導電性材料１４２は、例えば、ドナーウェーハの一部を含んでもよい。任意で、ワークピース１４６は、金属１２７およびドープ領域１２５を含んでもよい。ドープ領域１２５は、イオン注入プロセス、もしくは高温拡散プロセスなどの従来の方法を使用して形成され、約１０ｎｍから約５０ｎｍの間の厚さを有しうる。金属１２７は、もし存在する場合には、金属モード窒化チタン（ＭＭＴｉＮ）、ケイ化チタン材料、窒化タンタル材料もしくはケイ化タングステン材料などの、窒化チタン材料を含みうる。金属１２７は、ＣＶＤプロセス、ＰＶＤプロセス、スパッタリングプロセス、もしくはプレーティングプロセスを使用して、ドープ領域１２５上に、ドープ領域１２５と接触するように形成され、約１０ｎｍから約３０ｎｍの間の厚さを有しうる。バックゲート誘電体１２６は、例えば、酸化物材料、高いｋの誘電体材料もしくは窒化物材料を含み、ＣＶＤプロセスを使用して、もしくはテトラエチルオルトシリケート（ＴＥＯＳ）を分解することによって、半導電性材料１４２もしくは（存在する場合には）金属１２７上にそれらと接触するように形成されうる。限定しない一実施例として、バックゲート誘電体１２６は、約２０Åから約７０Åの厚さを有しうる。バックゲート電極１２４は、金属材料などの導電性材料を含みうる。導電性材料は、窒化チタン材料、ケイ化チタン材料、ケイ化タングステン材料もしくは窒化タンタル材料であり、ＣＶＤプロセス、ＰＶＤプロセス、スパッタリングプロセスもしくはプレーティングプロセスを使用して、バックゲート誘電体１２６上にバックゲート誘電体１２６と接触するように形成されうる。限定しない実施例として、バックゲート電極１２４は、約１００Åから約６００Åの厚さを有しうる。非晶質シリコン材料１２８は、例えば、ＰＶＤプロセス、もしくはＣＶＤプロセスを利用して、バックゲート誘電体１２６上にバックゲート誘電体１２６と接触するように形成されうる。限定しない一実施例として、非晶質シリコン材料１２８は、約１００Åから約４００Åの厚さを有しうる。
【００２３】
原子種は、転写領域１５０を形成するために、半導電性材料１４２に注入されうる。原子種は、水素イオン、希ガス（不活性ガスもしくは貴ガスとも称される）のイオン、もしくはフッ素イオンでありうる。原子種は、注入区域１５２を形成するために、半導電性材料１４２へと注入され、注入区域１５２は、半導電性材料１４２内に破線で示される。原子種は、バックゲート誘電体１２６、バックゲート電極１２４および非晶質シリコン材料１２８のうちの一つもしくは全ての形成前に、または、バックゲート誘電体１２６、バックゲート電極１２４および非晶質シリコン材料１２８の形成後に、半導電性材料１４２に注入されうる。本技術分野で既知のように、イオンが半導電性材料１４２内に注入される深度は、少なくとも部分的には、イオンが半導電性材料１４２内に注入されるエネルギーの関数である。注入区域１５２は、半導電性材料１４２における所望の深度において形成され、その深度は、本技術分野で既知のように、注入ドースおよび原子種のエネルギーなどのパラメータに依存する。半導電性構造１４２内の注入区域１５２の深度Ｄは、図１−図３に示された浮遊ボディセル１０４の所望の厚さおよび／もしくは体積に対応しうる。浮遊ボディ１０２の体積およびそこに格納されうる電荷量は、深度Ｄ、したがって、半導電性材料１４２の厚さを増加させることによって増加しうる。さらには、浮遊ボディセル１０４の厚さを増加させることによって、そこに格納される電荷は、浮遊ボディセル構造１００、１０１および１０３の導電性素子（すなわち、埋め込みゲート電極１３２、ソース領域１１２およびドレイン領域１１４）からさらに分離されうる。格納された電荷を導電性素子から分離することによって、電荷損失は減少し、したがって、浮遊ボディセル１０４は、より長い保持と信頼性の改善を提供する可能性がある。限定しない一実施例として、原子種は、約１００ｎｍから約３５０ｎｍ（約１０００Åから約３５００Å）の間の深度Ｄに注入区域１５２を形成するために選択されたエネルギーで、半導電性材料１４２に注入されうる。
【００２４】
注入区域１５２は、注入イオン種を含むマイクロバブルもしくはマイクロキャビティの層を含み、半導電性材料１４２内の脆弱な構造を提供する。半導電性材料１４２は、その後、ウェーハ内の結晶の再編成ならびにマイクロバブルもしくはマイクロキャビティの癒合に影響を与えるために、注入が影響される温度以上の温度で熱的に処理されうる。任意で、（図示されていない）接着表面は、半導電性材料１４２の非晶質シリコン材料１２８の主要表面を、プラズマ活性化材料を形成するため、不活性ガス（例えば、アルゴン、酸素もしくは窒素）を含む反応性イオンエッチング（ＲＩＥ）プラズマに暴露することによって形成されうるか、または、表面を、希釈水酸化アンモニウムもしくはフッ化水素溶液に暴露することによって形成されうる。非晶質シリコン材料１２８上に接着表面を形成することによって、イオン種（例えば、水素）の可動性を増加させることによって、ハンドルウェーハ１４４を被覆する電気的に絶縁性の材料１３０とのその後の接着作用の反応速度を増加させる可能性がある。
【００２５】
図６に示されるように、ワークピース１４６は、ハンドルウェーハ１４４を被覆する電気的に絶縁性の材料１３０上に重ねられ、電気的に絶縁性の材料１３０は、ワークピース１４６の非晶質シリコン材料１２８と接触する。ワークピース１４６の非晶質シリコン材料１２８は、電気的に絶縁性の材料１３０に対して接着されてもよい。限定しない実施例として、非晶質シリコン材料１２６および電気的に絶縁性の材料１３０は、周辺温度（約２０℃から約２５℃）において、加熱することなく接着されてもよい。非晶質シリコン材料１２８を電気的に絶縁性の材料１３０に対して接着するために、圧力もまた、ワークピース１４６とハンドルウェーハ１４４のうちの少なくとも一つに対して適用されてもよい。別の限定しない実施例として、非晶質シリコン材料１２６は、半導体構造１４０を約６００℃以下の温度（約３００℃から約４００℃）へと加熱することによって、絶縁体材料１０４に対して接着されてもよい。電気的に絶縁性の材料１３０が二酸化シリコンから形成される場合には、シリコン酸化物結合が、非晶質シリコン材料１２８と絶縁体材料１３０の間に形成しうる。バックゲート電極１２４は、金属もしくは他の熱に敏感な材料で形成されうるため、半導体構造１４０が暴露される温度は、バックゲート接点１２４の融点よりも低い可能性がある。
【００２６】
図４に示される半導体構造１４０を形成するため、転写領域１５０は、図６に示される注入区域に沿って、半導電性材料１４２から除去されうる。転写領域１５０は、注入区域１５２に対してせん断力を適用することによって、もしくは、注入区域１５２で熱もしくはジェットガス流を適用することによってなど、本技術分野で既知の技術によって除去されてもよい。注入区域１５２における原子種は、ワークピース１４６の半導電性材料１４２における脆弱領域を生成し、脆弱領域は切断されやすい。
【００２７】
バックゲート誘電体１２６、バックゲート接点１２４および非晶質シリコン材料１２８、注入区域１５２下の半導電性材料１４２の一部は、電気的に絶縁性の材料１３０に接着されたままであり、図４における半導体構造１４０を形成する。半導電性材料１４２の分離後、その露出表面１５４は、望ましくないほどに粗くなる可能性がある。この欠陥を改善するため、半導電性材料１４２の露出表面１５４は、例えば、研削、ウェットエッチングおよびＣＭＰのうちの一つ以上など、本技術分野で既知の技術に従って、記述されるようなさらなる処理を容易にするために、所望の程度まで平滑化されうる。
【００２８】
図７は、マスク材料１５６が半導電性材料１４２上に堆積され、半導電性材料１４２の表面１５４がそこを通して露出される、アパーチャ（開口）を形成するためにパターン化された後の、図４の半導体構造１４０を示す。マスク材料１５６は、例えば、フォトレジスト材料、酸化物材料、透過性炭素もしくは非晶質炭素を含みうる。マスク材料１５６を形成しパターン化する方法は、本技術分野では既知である。したがって、本明細書では詳細には記述されない。簡略化のために、電気的に絶縁性の材料１３０の下層にあるハンドルウェーハ１４４は、残りの図面からは省略される。
【００２９】
図８Ａに示されるように、マスク材料１５６のアパーチャを通して露出される半導電性材料１４２の一部は、半導電性材料１４２の残存部分の間にトレンチ１５８を形成するために除去されうる。マスク材料１５６の残存部分は、その後除去されうる。限定しない実施例として、トレンチ１５８は、第二の方向Ｙに半導電性材料１４２を通って伸長するように形成されうる。反応性イオンエッチング（ＲＩＥ）プロセスは、マスク材料１５６およびバックゲート誘電体１２６に関して、半導電性材料１４２を選択的に除去する。幾つかの実施形態においては、図８Ｂに示されるように、半導電性材料１４２の一部を除去した後、バックゲート誘電体１２６、バックゲート電極１２４および非晶質シリコン材料１２８の各々の一部は、同一のマスク材料１５６を通して、ｉｎ  ｓｉｔｕで除去され、図２の浮遊ボディセル構造１０１で示されるような、個々の、もしくは単一のバックゲート１２３を形成する。図２は、下層にある電気的に絶縁性の材料１３０を露出するために、バックゲート誘電体１２６、バックゲート電極１２４、および非晶質シリコン材料１２８の連続的部分１２４、１２６、１２８が、例えば、異方性反応性イオン（すなわち、プラズマ）エッチングプロセスを利用して除去されうることを示す。例えば、バックゲート誘電体１２６が二酸化シリコンから形成される場合には、三フッ化窒素（ＮＦ３）ベースガス、塩素（Ｃｌ）ベースガスもしくは臭化物（Ｂｒ）ベースガスを利用する反応性イオンエッチング（ＲＩＥ）プロセスが、マスク材料１５６に関して、二酸化シリコンからバックゲート１２３を選択的に除去するために実施されうる。バックゲート電極１２４が窒化チタンである場合には、テトラフルオロメタン（ＣＦ４）ガス、臭素含有ガスおよびフッ素含有ガスの混合物、フッ素含有ガスおよび塩素含有ガスの混合物を利用する異方性エッチングプロセスが、マスク材料１５６に関して、窒化チタンを除去する。非晶質シリコン材料１２８が非晶質ポリシリコンである場合には、フッ素含有ガスおよび塩素含有ガスの混合物を利用する異方性エッチングプロセスが、マスク材料１５６に関して非晶質シリコン材料を除去するために使用されうる。他の実施形態においては、トレンチ１５８は、従来のピッチダブリングプロセスを利用して、本技術分野で既知の技術によって、形成されてもよい。
【００３０】
図９は、充填材料１６０をトレンチ１５８内に堆積した後の半導体構造１４０を示す。図９は、バックゲート誘電体１２６、バックゲート電極１２４および非晶質シリコン材料１２８を通って伸長するトレンチ１５８を示しているが、充填されるべきチャネル１２８は、図８Ａに示されうる。限定しない実施例として、充填材料１６０は、酸化物材料もしくは窒化物材料などの誘電体材料を含み、化学蒸着プロセスもしくはスピンオン誘電体プロセスを利用して堆積されてもよい。
【００３１】
図１０−図１３は、犠牲マスク材料１６２がその上に堆積され、複数の開口１６４が形成された後の、断面線９−９に沿った、図９に示された半導体構造１４０の断面図である。犠牲マスク材料１６２は、半導電性材料１４２上に形成され、（図示されていない）充填材料および複数の開口１６４は、犠牲マスク材料１６２および半導電性材料１４２の一部を除去するステップによって形成されうる。複数の開口１６４の各々は、第二の方向Ｙに伸長するものとして形成されてもよい。限定しない一実施例として、犠牲マスク材料１６２は、ＣＶＤプロセスを利用して、非晶質シリコン材料もしくは誘電体材料から形成されうる。限定しない実施例として、開口１６４は、犠牲マスク材料１６２上に（図示されていない）フォトレジスト材料を提供するステップと、除去されるべき犠牲マスク材料１６２および半導電性材料１４２の領域を被覆するフォトレジスト材料の一部を除去するステップによって形成されうる。異方性エッチングプロセス（例えば、ドライ反応性イオンもしくはプラズマエッチングプロセス）は、その後、フォトレジスト材料を通して露出される、犠牲マスク材料１６２および半導電性材料１４２の領域をエッチングするために利用され、犠牲マスク材料１６２の領域を露出する開口１６４を形成する。例えば、犠牲マスク材料１６２および半導電性材料１４２がポリシリコンから形成される場合には、フッ素（Ｆｌ）ベースガスを利用する反応性イオンエッチングプロセスが実施され、非晶質シリコン材料を選択的に除去して、半導電性材料１４２の一部の間に開口１６４を形成する。限定しない一実施例として、開口１６４は、０．５Ｆの寸法Ｄ１を有するように形成され、半導電性材料１４２の残存部分は、１．５Ｆの寸法Ｄ２を有しうる。さらには、バックゲート１２３は、図１で示されるように、半導電性材料１４２を除去した後、バックゲート誘電体１２６、バックゲート電極１２４および非晶質シリコン材料１３０の各部分を除去することによって形成され、開口１６４は、これらの材料の各々を通って伸長し、バックゲート１２３をそのまま残す。開口１６４を形成した後、残存するフォトレジスト材料は、従来のアッシングプロセスを利用して除去されうる。開口１６４は、本技術分野で既知の技術によって、従来のピッチダブリングプロセスを利用して形成されてもよい。
【００３２】
図１１に示されるように、酸化物材料もしくは窒化物材料などの別の充填材料１６６は、開口１６４内に堆積されうる。限定しない実施例として、充填材料１６６は、ＣＶＤプロセス、ＰＥＣＶＤプロセスもしくはスピンオン誘電体プロセスを利用して堆積されてもよい。したがって、半導電性材料１４２は、周辺環境から物理的に完全に分離される。
【００３３】
図１２に示されるように、犠牲材料１６２および半導電性材料１４２の各々の一部は、半導電性材料１４２内に間隙１１０を形成するために除去されうる。半導電性材料１４２が、結晶質シリコン材料から形成される場合には、サルファヘキサフルオリド（ＳＦ６）ガス、酸素ガスおよびヘリウム（Ｈｅ）ガスの混合物、もしくはサルファヘキサフルオリドガスおよびトリフルオロメタン（ＣＨＦ３）ガスの混合物を含むプラズマが、間隙１１０を形成するために、半導体構造１４０に導入されうる。図１１は、ｕ形状の外形を有するものとして間隙１１０を示している。しかしながら、当業者には理解されるように、種々の他の外形を有する間隙が形成されてもよい。
【００３４】
図１３は、埋め込みゲート電極１３２が間隙１１０の各々に形成された後の半導体構造１４０を示す。限定しない一実施例として、ＣＭＰプロセスは、充填材料１６６および犠牲材料１６２の一部を除去するために使用され、半導体構造１４０の上部表面１６８は実質的に平面である。埋め込みゲート電極１３２は、タングステン、窒化チタン、もしくは窒化タンタルなどの導電性材料から形成され、従来のＣＶＤプロセス、ＰＶＤプロセスもしくはＡＬＤプロセスを使用して堆積されてもよい。限定しない実施例として、導電性材料は、半導体構造１４０上に形成され、埋め込みゲート電極１３２を形成するために、従来のＣＭＰプロセス、ＲＩＥプロセスもしくはウェットエッチングプロセスを利用する堆積の後、除去されてもよい。埋め込みゲート誘電体１３４は、埋め込みゲート電極１３２を形成するステップの前に、間隙１１０の各々において露出される半導電性材料１４２の側壁上に堆積されてもよい。
【００３５】
図１４は、間隙１１０内に埋め込みゲート電極１３２を、ならびに、その上に別の充填材料１６３を形成するステップの後の半導体構造１４０を示す。図１４に示されるように、ソース領域１１２およびドレイン領域１１４は、大量の半導電性材料１０２のピラー１０８の露出領域に形成されうる。ソース領域１１２およびドレイン領域１１４は、亜リン酸もしくはヒ素（すなわち、ｎ型シリコン材料）などのｎ型ドーパントでドープされたシリコン材料を含みうる。半導電性材料１４２の露出部分は、イオン注入プロセスもしくはプラズマイオンプロセス、もしくは高温拡散プロセスなどの従来の方法を使用してドープされてもよい。ソース領域１１２およびドレイン領域１１４は、半導電性材料１４２によってバックゲート電極１２４から間隔をあけられてもよい。別の実施例として、（図示されていない）ｎ型材料の薄膜は、半導体構造１４０の表面上に堆積され、ソース領域１１２およびドレイン領域１１４用のｎ型シリコンを形成するために半導電性材料１４２へとｎ型ドーパントが注入される間、熱アニーリングが実施されてもよい。ソース領域１１２およびドレイン領域１１４は、任意で、埋め込みゲート電極１３２を形成するステップの前に形成されてもよい。
【００３６】
図１−図３を再度参照すると、ソース領域１１２およびドレイン領域１１４を形成するステップの後、共通のソース線１１６は、各行に配列されたソース領域１１２上に形成され、ビット線１１８は、各列に配列されたドレイン領域１１４上に形成されうる。幾つかの実施形態においては、共通のソース線１１６およびビット線１１８は、半導体構造１００、１００もしくは１０３上の導電性反応性材料を堆積するステップと、実質的に直線で、実質的に平行した導電性ラインを形成するために導電性材料をパターン化するステップとによって形成されうる。例えば、共通のソース線１１６は、Ｘ方向に形成され、共通のソース線１１６の各々は、埋め込みゲート電極１３２のうちの一つの上に実質的に平行して配置される。ビット線１１８は、Ｙ方向に伸長するように形成されうる。任意で、コンタクトプラグ１１９は、ドレイン領域１１４およびソース領域１１２のうちの少なくとも一つの上に形成され、関連付けられる共通のソース線１１６もしくはビット線１１８を形成するステップの前にその接触を高める。例えば、コンタクトプラグ１１９は、ドープされた非晶質シリコン材料を堆積しパターン化するステップによって形成されうる。任意で、コンタクトプラグ１１９は、窒化チタン／タングステンなどの金属材料で置換されてもよいし、または、コンタクトプラグは、導電性ラインの形成の間に、導電性反応性材料で充填されてもよい。
【００３７】
図１５は、複数の浮遊ボディセル１０４を含む浮遊ボディセル構造２００の別の実施形態を示す透視図であり、それを形成するステップの詳細が、詳細に記述される。浮遊ボディセル１０４を示す目的で、ゲート１７０の一部は破線で示されるように除去される。幾つかの実施形態においては、浮遊ボディセル構造２００は、垂直マルチゲート浮遊ボディセルデバイスを形成するために使用されてもよい。浮遊ボディセル構造２００における各浮遊ボディセル１０４は、ピラー１０８の間に伸長するチャネル領域１０６を含む大量の半導電性材料から形成され、図１−図３に関連して示されるように、ピラー１０８はｕ形状トレンチなどの間隙１１０によって分離される。ソース領域１１２およびドレイン領域１１４は、ピラー１０８の上部領域に形成され、其々、共通のソース線１１６などのアクセス線、およびビット線１１８などのデータ／センス線に対して電気的に結合されうる。限定しない実施例として、共通のソース線１１６およびビット線１１８は、其々、図１８に示されるように、ソース領域１１２およびドレイン領域１１４上に直接形成されてもよい。さらには、コンタクトプラグ１１９は、ソース領域１１２および関連付けられる共通のソース線１１６の間に配置され、ドレイン領域１１４および関連付けられるビット線１１８の間の接触を高める。
【００３８】
浮遊ボディセル１０４は、図１−図３に関連して記述されたように配列され、浮遊ボディセル１０４は、第一の方向Ｘにおける複数の行および、第一の方向Ｘとは実質的に直行する第二の方向Ｙにおける複数の列に配列される。図４は、バックゲート１２３を、浮遊ボディセル１０４の下の行に配置され、浮遊ボディセル１０４に対して平行な方向に伸長する、ローカルバックゲートとして示す。バックゲート１２３の側壁は、連続的、かつ、浮遊ボディセル１０４の側壁に沿って配列されるものとして示される。他の実施形態においては、バックゲート１２３は、図２および図３に関連して記述されてように構成されうる。
【００３９】
少なくとも一つの導電性素子１７０は、浮遊ボディセル１０４の各々の相対する垂直表面（すなわち側壁）上に配置されうる。記述を平易にするために、導電性素子１７０は、これ以降ゲート１７０と称される。別の誘電体材料１７２は、ゲート１７０と浮遊ボディセル１０４の側壁との間に配置されうる。記述を平易にするため、誘電体材料１７２は、これ以降、ゲート誘電体１７２と称される。浮遊ボディセル構造２００の浮遊ボディセル１０４の各々は、浮遊ボディセル１０４は３つのゲートを含むように、浮遊ボディセル１０４の二つの側壁上に配置された、バックゲート１２３およびゲート１７０へと電気的に結合されうるか、または、浮遊ボディセル１０４は二つのゲートを含むように、浮遊ボディセル１０４の単一の側壁上に配置されたバックゲート１２３およびゲート１７０へと電気的に結合されうる。ゲート１７０から発生する電磁界は、関連付けられる浮遊ボディ１０４を通してチャネルを構築し、それによって、ソース領域１１２からドレイン領域１１４へと電流が流れるのを可能にする。
【００４０】
図１６−図２０は、図１５に示された浮遊ボディセル構造２００を形成する方法の実施形態を示す。図１６を参照すると、浮遊ボディセル１０４のアレイを含み、浮遊ボディセル１０４の各々は、バックゲート１２３上に配置された大量の半導電性材料１０２を含む、半導体構造２４０は、図４−図１２に関連して記述された方法を使用して形成されうる。バックゲート１２３は、バックゲート誘電体１２６、バックゲート電極１２４および非晶質シリコン材料１２８を含み、（図示されていない）ウェーハを被覆する電気的に絶縁性の材料１３０上に配置されうる。前述されたように、相補型金属酸化物半導体構造（ＣＭＯＳ）デバイスなどの（図示されていない）他の論理素子は、ウェーハ内もしくはウェーハ上に形成されてもよい。トレンチ１５８は、電気的に絶縁性の材料１３０内で終端するものとして示されているが、トレンチ１５８は、任意で、図８Ａに関連して記述されたように、バックゲート誘電体１２６上で終端するように形成されてもよい。
【００４１】
図１７Ａ１−図１７Ｂ２は、断面線１６−１６に沿った、図１６に示された半導体構造１４０の断面図である。トレンチ１５８を形成するステップの後、ゲート１７０は、図１７Ａ１−図１７Ｂ２に関連して記述されるように、浮遊ボディセル１０４の側壁上に形成されうる。図１７Ａ１に示されるように、ゲート誘電体材料１７２および導電性材料１７４は、半導体構造２４０上に形成されうる。限定しない実施例として、ゲート誘電体材料１７２は、例えば、化学蒸着プロセスもしくは熱酸化プロセスを使用して形成される、酸化物材料、窒化物材料もしくは高いｋを有する誘電体材料でありうる。例えば、ゲート誘電体材料１７２が二酸化シリコンである場合には、半導体構造２４０は、浮遊ボディセル１０４の側壁上に二酸化シリコンを形成するために、約９００℃から約１１７５℃の温度で、酸素ガスに対して暴露されうる。導電性材料１７４は、その後、ゲート誘電体材料１７２上に形成されうる。限定しない一実施例として、導電性材料１７４は、窒化チタン、窒化タンタルもしくはタングステンから形成され、化学蒸着プロセスを使用して堆積されてもよい。図１７Ａ２を参照すると、異方性ドライエッチングプロセスもしくはウェットエッチングプロセスが、ゲート１７０を形成するために、導電性材料１７４およびゲート誘電体材料１７２の一部を除去するために実施されてもよい。
【００４２】
他の実施形態においては、ゲート１７０は、図１７Ｂ１および図１７Ｂ２に関連して示されるように、浮遊ボディセル１０４の側壁上に形成されてもよい。図１７Ｂ１を参照すると、半導電性材料１４２上にゲート誘電体材料１７２を形成するステップの後、半導電性材料１４２の領域の間のトレンチ１５８の残存部分は、導電性材料１７４で充填され、導電性材料１７４は、所望の厚さまで、凹部を設けられてもよい。限定しない実施例として、導電性材料１７４は、窒化チタン、窒化タンタルもしくはタングステンから形成され、化学蒸着プロセスを使用して堆積されうる。誘電体材料を含むスペーサ１７６は、従来のスペーサエッチングプロセスを使用して、導電性材料１７４上のゲート誘電体材料１７２の側壁上に形成されうる。図１７Ｂ２を参照すると、異方性エッチングプロセスは、ゲート１７０を形成するために、導電性材料１７４の一部を除去するために実施されうる。ゲート１７０を形成するステップの後、スペーサ１７６は、例えば、従来の選択的エッチングプロセスを使用して除去されうる。
【００４３】
図１８Ａおよび図１８Ｂは、ゲート１７０の構成を示す図１７Ａ２および図１７Ｂ２に示された半導体構造２４０の俯瞰図である。ゲート１７０は、複数の浮遊ボディセル１０４をお互いに電気的に接続するために形成されうる。限定しない一実施例として、ゲート１７０は、Ｙ方向における浮遊ボディセル１０４の列に沿って伸長しうる。図１８Ａに示されるように、ゲート１７０の各々は、列のうちの一つにおける複数の浮遊ボディセル１０４の周囲を実質的に包囲し、各浮遊ボディセル１０４の垂直表面（すなわち側壁）は、ゲート１７０によって接触される。図１８Ｂを参照すると、別の実施形態が示され、ゲート１７０は、Ｘ方向における行のうちの少なくとも一つにそって伸長し、かつ、その終端で、もしくはその終端近傍で終端する櫛状構造で構成され、各ゲート１７０は、行における浮遊ボディセル１０４の相対する側壁上に配置される。接点１７８は、ゲート１７０が独立して接続されるように、例えば、その終端点において、各ゲート１７０に電気的に結合される。したがって、図１８Ａおよび図１８Ｂに示されるように、ゲート１７０は、シングルゲート、デュアルゲート、トリプルゲート浮遊ボディセル１０４を形成するように構成されてもよい。
【００４４】
図１９に示されるように、ゲート１７０を形成するステップの後、ソース領域１１２およびドレイン領域１１４は、図１４に関連して記述されたように、ｎ型ドーパントもしくはｐ型ドーパントに半導体構造２４０を暴露することによって、浮遊ボディセル１０４のピラー１０８の上部に形成されうる。図１８に示される半導体構造２４０を形成するために、共通のソース線１１６は、その後、浮遊ボディセル１０４のソース領域１１２上に形成され、ビット線１１８は、浮遊ボディセル１０４のドレイン領域１１４上に形成されうる。共通のソース線１１６およびビット線１１８は、導電性材料を堆積するステップおよび導電性材料をパターン化するステップによって形成され、ゲート１７０と実質的に直行する第一の方向Ｘに伸長する導電性ラインを形成する。共通のソース線１１６およびビット線１１８は互いに平行なため、共通のソース線１１６およびビット線１１８は、従来のダマシンプロセスを使用して形成されうる。例えば、（図示されていない）犠牲誘電体材料が、半導体構造２４０上に堆積され、アパーチャのパターンは、共通のソース線１１６およびビット線１１８が形成されるべき位置に、従来のリソグラフィープロセスを使用して形成されうる。導電性材料は、アパーチャを充填するために半導体構造２４０上に堆積され、共通のソース線１１６およびビット線１１８を形成するために、化学機械研磨プロセスが、誘電体材料を被覆する導電性材料の一部を除去するために使用されうる。任意で、関連付けられる共通のソース線１１６もしくはビット線１１８を形成するステップの前に、（図示されていない）ドープ材料が、ソース領域１１２およびドレイン領域１１４のうちの少なくとも一つの上に形成されてもよい。
【００４５】
図２０−図２２は、電気回路図であり、その各々は、図１−図３および図１５に関連して記述されたような、複数の浮遊ボディセルを含む浮遊ボディセル構造を示す。図２０に示されるように、浮遊ボディセル構造３００は、複数の浮遊ボディセル１０４を含み、浮遊ボディセル１０４の各々は、ゲート１３２、ビット線１１８ならびに図２に示されるバックゲート１２３などのグローバルバックゲート１２３に対して電気的に結合される。グローバルバックゲート１２３およびゲート１３２は、各々、任意でバイアス電圧に対して結合され、それによって、グローバルバックゲート１２３に関連付けられる浮遊ボディセル１０４を同時にバイアスすることが可能になる。
【００４６】
図２１は、複数の浮遊ボディセル１０４を含む浮遊ボディセル構造４００を示し、浮遊ボディセル１０４の各々は、ゲート１３２、ビット線１１８およびローカルバックゲート１２３に対して電気的に結合される。ローカルバックゲート１２３は、図１８Ｂに示されたような櫛状構造を有し、ローカルバックゲート１２３の各々に対して二つの個別のアドレスを提供する。
【００４７】
図２２は、複数の浮遊ボディセル１０４を含む浮遊ボディセル構造５００を示し、浮遊ボディセル１０４の各々は、ゲート１３２、ビット線１１８ならびに、図２および図１５に示されたバックゲート１２３などのローカルバックゲート１２３に対して電気的に結合される。ローカルバックゲート１２３の各々は、各バックゲート１２３を個々にバイアスするために使用されうるバイアス電圧に対して任意で結合されてもよい。
【００４８】
種々の作製段階の間に、其々図１から図３に示される浮遊ボディセル構造１０１、１０２および１０３は、類似の構造を有する他の半導体構造と、または、ＣＭＯＳデバイスなどのメモリ素子もしくはデバイスと、統合されてもよいし、または、垂直に積層されてもよいことに留意されたい。例えば、ＣＭＯＳデバイスは、浮遊ボディセル構造１０１、１０２もしくは１０３のうちの一つの上か、またはその下に形成され、マルチレベル半導体構造を形成し、実質的にダイス寸法を減少させる。浮遊ボディセル構造１０１、１０２および１０３は、別の浮遊ボディセル構造、メモリもしくは論理上に、例えば、図４−図６に関連して記述された所謂ＳＭＡＲＴ−ＣＵＴ層転写技術の改変を使用して、積層されてもよい。
【００４９】
図２３は、本明細書で記述された一つ以上の実施形態に従って実施される電子システム２３００の簡略化されたブロック図を示す。電子システム２３００は、少なくとも一つの入力デバイス２３０２、少なくとも一つの出力デバイス２３０４、一つ以上のプロセッサ２３０６（システムオンチップ（ＳＯＣ）、中央処理装置（ＣＰＵ）、プロセッサなど）などのメモリアクセスデバイス、一つ以上のメモリデバイス２３０８を含む。メモリデバイス２３０８は、本明細書で記述されたデバイスもしくは方法のうちの少なくとも一つの実施形態を含む。電子システム２３００は、多数のコンピューティング、プロセシングおよびコンシューマ製品のうちの一部であってもよい。限定しない実施例として、これらの製品のうちの幾つかは、パーソナルコンピュータ、ハンドヘルドデバイス、カメラ、電話、ワイヤレスデバイス、ディスプレイ、チップセット、セットトップボックス、ゲームおよび車両を含みうる。
【００５０】
［結論］
幾つかの実施形態においては、本発明は、浮遊ボディセル構造、浮遊ボディセル構造を含むデバイスおよび浮遊ボディセル構造を形成するための方法を含む。浮遊ボディセル構造は、バックゲート、少なくとも一つの浮遊ボディ、少なくとも一つの浮遊ボディに関連付けられる別のゲートを含みうる。少なくとも一つの浮遊ボディは、半導電性材料を含み、バックゲートから、ソース領域およびドレイン領域へと伸長しうる。ソース領域およびドレイン領域は、少なくとも一つの浮遊ボディによって、バックゲートから間隔を開けられうる。少なくとも一つの浮遊ボディは、半導電性材料における間隙を含み、ソース領域およびドレイン領域の各々は、逆のバックゲートに配置される。別のゲートは、少なくとも一つの浮遊ボディにおける間隙内に配置されて、ダブルゲート浮遊ボディセル構造を形成するか、または、少なくとも一つの浮遊ボディの少なくとも一つの表面上に配置されて、トリプルゲート浮遊ボディセル構造を形成する。ゲート誘電体は、バックゲート、少なくとも一つの浮遊ボディ、およびバックゲートの下層にあり、ウェーハ上に配置された非晶質シリコン材料の間に配置されうる。バックゲートは、少なくとも一つの浮遊ボディの側壁に沿って配列された連続的な側壁を含むローカルバックゲートであるか、または、複数の浮遊ボディセルがアレイ内に配置されたグローバルバックゲートでありうる。浮遊ボディセル構造は、バックゲートに電気的に結合され、バックゲートを独立してバイアスするためのバイアス電圧に任意で結合されるビット線をさらに含んでもよい。浮遊ボディセル構造は、少なくとも一つの浮遊ボディセルのソース領域を、少なくとも別の浮遊ボディのソース領域へと電気的に結合する共通のソース線と、少なくとも一つの浮遊ボディセルのドレイン領域を、少なくとも別の浮遊ボディのドレイン領域へと電気的に結合するビット線と、をさらに含んでもよい。
【００５１】
さらなる実施形態においては、本発明は、複数の浮遊ボディを含む浮遊ボディセルデバイスを含み、各浮遊ボディは、バックゲートからソース領域およびドレイン領域へと伸長する半導電性材料と、複数のボディに関連し、電圧源に任意で結合される別のゲートと、複数の浮遊ボディのソース領域を電気的に結合する共通のソース線と、複数の浮遊ボディのドレイン領域を電気的に結合するビット線とを含む。デバイスは、ダイナミックランダムアクセスメモリ、ゼロキャパシタランダムアクセスメモリ、中央処理装置、システムオンチップおよび統合された埋め込みダイナミックランダムアクセスメモリのうちの少なくとも一つに統合されてもよい。複数の浮遊ボディは、複数の行を形成するために第一の方向に配列され、複数の列を形成するために、第一の方向とは実質的に直行する第二の方向に配列されてもよい。
【００５２】
さらに別の実施形態においては、浮遊ボディセルデバイスは、複数の行を形成するために、第一の方向に配列され、かつ、複数の列を形成するために、第一の方向とは実質的に直行する第二の方向に配列された複数の浮遊ボディと、複数の浮遊ボディと関連付けられる少なくとも一つのバックゲートと、複数の浮遊ボディと関連し、任意で電圧源に結合される少なくとも別のゲートと、を含む。複数の浮遊ボディのうちの各浮遊ボディは、半導電性材料のベース部分から伸長し、ｕ形状トレンチによって分離されるピラーを有する大量の半導電性材料を含み、各ピラーの上部はドープ領域を含む。少なくとも一つのバックゲートは、電気的に絶縁性の材料上の非晶質シリコン材料上に配置される導電性材料を含みうる。少なくとも別のゲートは、複数の浮遊ボディの各々の上に配置される導電性材料を含み、複数の浮遊ボディは、例えば、第一の方向に伸長し、複数の行のうちの少なくとも一つにおける複数の浮遊ボディを電気的に結合する。少なくとも別のゲートは、ｕ形状トレンチ内に配置される導電性材料を含み、例えば、第二の方向に伸長し、複数の列の少なくとも一つにおける複数の浮遊ボディを電気的に結合する。少なくとも一つのバックゲートは、別のゲートとは独立してバイアスされるように構成されてもよい。浮遊ボディセル構造は、ＣＭＯＳデバイスなどのメモリデバイス上に配置されてもよいし、メモリデバイスと統合されてもよいし、または、密度を増加させるために、多数の層に垂直に積層されてもよい。
【００５３】
さらに別の実施形態においては、本発明は、浮遊ボディセルデバイスを形成する方法を含み、本方法は、半導電性材料、誘電体材料、ゲート材料およびウェーハを被覆する非晶質シリコン材料を含むベースを形成するステップ、ベース表面から突出する複数の浮遊ボディを形成するために半導電性材料の一部を除去するステップ、複数の浮遊ボディの各々における間隙を形成するために半導電性材料の別の部分を除去するステップ、複数の浮遊ボディの各々の上部領域にソース領域およびドレイン領域を形成するために、少なくとも一つのドーパントに対して複数の浮遊ボディを暴露するステップ、ならびに複数の浮遊ボディの少なくとも一つに関連付けられるゲートを形成するステップを含む。ベースは、誘電体材料、ゲート材料および結晶質シリコンウェーハを被覆する非晶質シリコン材料を含むドナーウェーハを形成するステップ、結晶質シリコンウェーハにおける所望の深度にイオンを注入するステップ、ドナーウェーハの非晶質シリコン材料を、ハンドルウェーハを被覆する電気的に絶縁性の材料に接着するステップ、ならびに、誘電体材料、ゲート材料および非晶質シリコン材料が、ハンドルウェーハの電気的に絶縁性の材料表面を被覆するように、結晶質シリコンウェーハの一部を残すためにドナーウェーハの一部を分離するステップによって形成されうる。
【００５４】
さらに別の実施形態においては、本発明は、少なくとも一つのメモリデバイスと、少なくとも一つのメモリデバイスに任意で結合される少なくとも一つの浮遊ボディセルデバイスと、を含むシステムを含む。少なくとも一つの浮遊ボディセルデバイスは、浮遊ボディのアレイを含み、浮遊ボディのアレイの各々は、半導電性材料のベース部分から伸長し、ｕ形状トレンチによって分離され、その各々の上部はドープ領域を含むピラーを有する大量の半導電性材料と、浮遊ボディのアレイと関連付けられる少なくとも一つのバックゲートと、複数の浮遊ボディに関連し、任意で電圧源に結合される少なくとも別のゲートと、を含む。システムは、中央処理装置およびシステムオンチップのうちの少なくとも一つを含んでもよい。少なくとも一つのメモリデバイスは、ダイナミックランダムアクセスメモリ、ゼロキャパシタランダムアクセスメモリ、埋め込みダイナミックランダムアクセスメモリのうちの少なくとも一つを含んでもよい。少なくとも一つのメモリデバイスと少なくとも一つの浮遊ボディセルデバイスは、システム内でお互いに重ねられてもよい。
【００５５】
本発明は種々の改変および置換形態が可能であるが、具体的な実施形態が、図面において例示の目的のために示され、本明細書において詳細に記述されてきた。しかしながら、本発明は開示された特定の形態に限定されることを意図するものではない。それよりもむしろ、本発明は、以下に添付される請求項およびその法的な均等物によって定義されるように、本発明の範囲内にある全ての改変、均等物、置換を包含するものである。
【００５６】
［関連する出願に対する相互参照］
本出願は、同一日に出願された同時係属中の米国特許出願整理番号12/XXX,XXX、”SEMICONDUCTOR-METAL-ON-INSULATOR STRUCTURES, METHODS OF FORMING SUCH STRUCTURES, AND SEMICONDUCTOR DEVICES INCLUDING SUCH STRUCTURES”（代理人整理番号2269-9742US）、同一日に出願された同時係属中の米国特許出願整理番号12/XXX,XXX、”SEMICONDUCTOR DEVICES INCLUDING A DIODE STRUCTURE OVER A CONDUCTIVE STRAP, AND METHODS OF FORMING SUCH SEMICONDUCTOR DEVICES” （代理人整理番号2269-9803US）、同一日に出願された同時係属中の米国特許出願整理番号12/XXX,XXX、”THYRISTOR-BASED MEMORY CELLS, DEVICES AND SYSTEMS INCLUDING THE SAME AND METHODS FOR FORMING THE SAME” （代理人整理番号2269-9804US）、同一日に出願された同時係属中の米国特許出願整理番号12/XXX,XXX、”SEMICONDUCTOR CELLS, ARRAYS DEVICES AND SYSTEMS HAVING A BURIED CONDUCTIVE LINE AND METHODS FOR FORMING THE SAME” （代理人整理番号2269-9819US）に関連し、各々の開示は、参照によってその全体が本明細書に組み込まれる。 
【図１】
2013521651.tif 000003
【図２】
2013521651.tif 000004
【図３】
2013521651.tif 000005
【図４】
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【図５】
2013521651.tif 000007
【図６】
2013521651.tif 000008
【図７】
2013521651.tif 000009
【図８Ａ】
2013521651.tif 000010
【図８Ｂ】
2013521651.tif 000011
【図９】
2013521651.tif 000012
【図１０】
2013521651.tif 000013
【図１１】
2013521651.tif 000014
【図１２】
2013521651.tif 000015
【図１３】
2013521651.tif 000016
【図１４】
2013521651.tif 000017
【図１５】
2013521651.tif 000018
【図１６】
2013521651.tif 000019
【図１７Ａ１】
2013521651.tif 000020
【図１７Ａ２】
2013521651.tif 000021
【図１７Ｂ１】
2013521651.tif 000022
【図１７Ｂ２】
2013521651.tif 000023
【図１８Ａ】
2013521651.tif 000024
【図１８Ｂ】
2013521651.tif 000025
【図１９】
2013521651.tif 000026
【図２０】
2013521651.tif 000027
【図２１】
2013521651.tif 000028
【図２２】
2013521651.tif 000029
【図２３】
2013521651.tif 000030
【手続補正書】
【提出日】平成24年10月25日(2012.10.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
浮遊ボディセル構造であって、
バックゲートと、
半導電性材料を含み、前記バックゲートからソース領域およびドレイン領域へと伸長する、少なくとも一つの浮遊ボディと、
前記少なくとも一つの浮遊ボディに関連付けられる別のゲートと、
を含む、
ことを特徴とする浮遊ボディセル構造。
【請求項２】
前記ソース領域および前記ドレイン領域は、前記少なくとも一つの浮遊ボディによって、前記バックゲートから間隔が空いている、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項３】
前記少なくとも一つの浮遊ボディは、前記半導電性材料内に間隙を含み、前記ソース領域および前記ドレイン領域の各々は、前記バックゲートとは逆に配置される、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項４】
前記別のゲートは、トリプルゲート浮遊ボディセル構造を形成するために、前記少なくとも一つの浮遊ボディの少なくとも一つの表面上に配置される、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項５】
前記バックゲートは、連続的で、かつ、前記少なくとも一つの浮遊ボディの複数の側壁に沿って配列される複数の側壁を含むローカルバックゲートを含む、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項６】
前記少なくとも一つの浮遊ボディは、アレイ内の単一のバックゲート上に配置される複数の浮遊ボディを含む、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項７】
前記バックゲートを独立してバイアスするためのバイアス電圧に対して、動作可能なように結合されるビット線をさらに含む、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項８】
前記少なくとも一つの浮遊ボディセルの前記ソース領域を、少なくとも別の浮遊ボディのソース領域へと電気的に結合する共通のソース線と、前記少なくとも一つの浮遊ボディセルの前記ドレイン領域を、前記少なくとも別の浮遊ボディのドレイン領域へと電気的に結合するビット線と、をさらに含む、
ことを特徴とする請求項１に記載の浮遊ボディセル構造。
【請求項９】
バックゲートと、
各々が半導電性材料を含み、前記バックゲートからソース領域およびドレイン領域へと伸長する、複数の浮遊ボディと、
前記複数の浮遊ボディに関連付けられ、電圧源に動作可能なように結合される別のゲートと、
前記複数の浮遊ボディの前記複数のソース領域を電気的に結合する共通のソース線と、前記複数の浮遊ボディの前記複数のドレイン領域を電気的に結合するビット線と、
を含む、
ことを特徴とする浮遊ボディセルデバイス。
【請求項１０】
複数の行を形成するために第一の方向に配列され、かつ、複数の列を形成するために、前記第一の方向とは実質的に直行する第二の方向に配列された複数の浮遊ボディを含み、各浮遊ボディは、
そのベース部分から伸長し、ｕ形状トレンチによって分離される複数のピラーを有し、前記複数のピラーの各々の上部はドープ領域を含む、大量の半導電性材料と、
前記複数の浮遊ボディと関連付けられる少なくとも一つのバックゲートと、
前記複数の浮遊ボディに関連し、動作可能なように電圧源に結合される少なくとも別のゲートと、
を含む、
ことを特徴とする浮遊ボディセルデバイス
【請求項１１】
前記少なくとも一つのバックゲートは、電気的に絶縁性の材料上の非晶質シリコン材料上に配置される、導電性材料を含む、
ことを特徴とする請求項１０に記載の浮遊ボディセルデバイス。
【請求項１２】
前記少なくとも別のゲートは、前記複数の浮遊ボディの各々の上に配置される導電性材料を含む、
ことを特徴とする請求項１０に記載の浮遊ボディセルデバイス。
【請求項１３】
前記少なくとも別のゲートは、前記ｕ形状トレンチ内に配置された導電性材料を含む、
ことを特徴とする請求項１０に記載の浮遊ボディセルデバイス。
【請求項１４】
前記浮遊ボディセル構造は、少なくとも一つの他の論理デバイスと垂直に積層される、
ことを特徴とする請求項１０に記載の浮遊ボディセルデバイス。
【請求項１５】
浮遊ボディセルデバイスを形成する方法であって、
半導電性材料、誘電体材料、ゲート材料およびウェーハを被覆する非晶質シリコン材料を含むベースを形成するステップと、
前記ベースの表面から突出する複数の浮遊ボディを形成するために、前記半導電性材料の一部を除去するステップと、
前記複数の浮遊ボディにおける間隙を形成するために、前記半導電性材料の別の部分を除去するステップと、
前記複数の浮遊ボディの各々の複数の上部領域に、ソース領域およびドレイン領域を形成するために、前記複数の浮遊ボディを少なくとも一つのドーパントに暴露するステップと、
前記複数の浮遊ボディのうちの少なくとも一つに関連付けられるゲートを形成するステップと、
を含む、
ことを特徴とする方法。
【請求項１６】
半導電性材料、誘電体材料、ゲート材料および基板を被覆する非晶質シリコン材料を含むベースを形成するステップは、
誘電体材料、ゲート材料、および結晶質シリコンウェーハを被覆する非晶質シリコン材料を含むドナーウェーハを形成するステップと、
前記結晶質シリコンウェーハの所望の深度に複数のイオンを注入するステップと、
ハンドルウェーハを被覆する電気的に絶縁性の材料へと、前記ドナーウェーハの前記非晶質シリコン材料を接着するステップと、
前記結晶質シリコンウェーハ、前記誘電体材料、前記ゲート材料および、前記ハンドルウェーハの前記電気的に絶縁性の材料の表面を被覆する前記非晶質シリコン材料の一部を残すために、前記ドナーウェーハの一部を分離するステップと、
を含む、
ことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記ベースの表面から突出する前記複数の浮遊ボディを形成するために、前記半導電性材料の一部を除去するステップは、前記複数の浮遊ボディを形成するために、前記誘電体材料、前記ゲート材料および前記非晶質シリコン材料の一部を除去するステップをさらに含み、各浮遊ボディは、前記ウェーハを被覆する電気的に絶縁性の材料上に配置される、
ことを特徴とする請求項１５に記載の方法。
【請求項１８】
少なくとも一つのメモリデバイスと、
前記少なくとも一つのメモリデバイスに動作可能なように結合される、少なくとも一つの浮遊ボディセルデバイスであって、
アレイの各浮遊ボディは、そのベース部分から伸長し、ｕ形状トレンチによって分離される複数のピラーを有する大量の半導電性材料を含み、前記複数のピラーの各々の上部は、ドープ領域を含む、複数の浮遊ボディのアレイと、
複数の浮遊ボディの前記アレイに関連付けられる少なくとも一つのバックゲートと、
複数の浮遊ボディの前記アレイに関連付けられ、動作可能なように電圧源に結合される少なくとも別のゲートと、
を含む、少なくとも一つの浮遊ボディデバイスと、
を含む、
ことを特徴とするシステム。
【請求項１９】
前記少なくとも一つのメモリデバイスおよび前記少なくとも一つの浮遊ボディセルデバイスは、お互いに重ねられる、
ことを特徴とする請求項１８に記載のシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
半導体構造１４０は、例えば、所謂ＳＭＡＲＴ−ＣＵＴ（登録商標）層転写技術の改変を使用する本明細書で記述されたプロセスによって、ハンドルウェーハ１４４を被覆する電気的に絶縁性の材料１３０に対して、非晶質シリコン材料１２８、バックゲート接点１２４、バックゲート誘電体１２６および半導電性材料１４２を転写することによって形成されてもよい。このプロセスは、例えば、Ｂｒｕｅｌによる米国特許整理番号ＲＥ３９，４８４、Ａｓｐａｒらによる米国特許整理番号６，３０３，４６８、Ａｓｐａｒらによる米国特許整理番号６，３３５，２５８、Ｍｏｒｉｃｅａｕらによる米国特許整理番号６，７５６，２８６、Ａｓｐａｒらによる米国特許整理番号６，８０９，０４４、Ａｓｐａｒらによる米国特許整理番号６，９４６，３６５およびＤｕｐｏｎｔによる米国特許出願整理番号２００６／００９９７７６に詳細に記述される。しかしながら、半導体基板１４０を製造するのに適切な他のプロセスもまた使用されてもよい。ＳＭＡＲＴ−ＣＵＴ層転写技術の従来の実施においては、ドナーウェーハおよびアクセプタウェーハは、高温アニーリングを使用して、接着される。ドナーウェーハおよびアクセプタウェーハを接着するために使用される温度は、約１０００℃から約１３００℃である。しかしながら、バックゲート接点１２４の存在によって、バックゲート接点１２４に対する熱的損傷を防止するために、低下した温度で半導体構造１４０を作製することが好都合である。したがって、本明細書で記述されるように、半導体構造１４０は、従来のＳＭＡＲＴ−ＣＵＴ層転写技術によって必要とされる温度と比較して、実質的に低下した温度を使用して形成される可能性がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
図６に示されるように、ワークピース１４６は、ハンドルウェーハ１４４を被覆する電気的に絶縁性の材料１３０上に重ねられ、電気的に絶縁性の材料１３０は、ワークピース１４６の非晶質シリコン材料１２８と接触する。ワークピース１４６の非晶質シリコン材料１２８は、電気的に絶縁性の材料１３０に対して接着されてもよい。限定しない実施例として、非晶質シリコン材料１２８および電気的に絶縁性の材料１３０は、周辺温度（約２０℃から約２５℃）において、加熱することなく接着されてもよい。非晶質シリコン材料１２８を電気的に絶縁性の材料１３０に対して接着するために、圧力もまた、ワークピース１４６とハンドルウェーハ１４４のうちの少なくとも一つに対して適用されてもよい。別の限定しない実施例として、非晶質シリコン材料１２８は、半導体構造１４０を約６００℃以下の温度（約３００℃から約４００℃）へと加熱することによって、絶縁体材料１０４に対して接着されてもよい。電気的に絶縁性の材料１３０が二酸化シリコンから形成される場合には、シリコン酸化物結合が、非晶質シリコン材料１２８と絶縁体材料１３０の間に形成しうる。バックゲート電極１２４は、金属もしくは他の熱に敏感な材料で形成されうるため、半導体構造１４０が暴露される温度は、バックゲート接点１２４の融点よりも低い可能性がある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
図１０−図１３は、犠牲マスク材料１６２がその上に堆積され、複数の開口１６４が形成された後の、断面線９−９に沿った、図９に示された半導体構造１４０の断面図である。犠牲マスク材料１６２は、半導電性材料１４２上に形成され、（図示されていない）充填材料および複数の開口１６４は、犠牲マスク材料１６２および半導電性材料１４２の一部を除去するステップによって形成されうる。複数の開口１６４の各々は、第二の方向Ｙに伸長するものとして形成されてもよい。限定しない一実施例として、犠牲マスク材料１６２は、ＣＶＤプロセスを利用して、非晶質シリコン材料もしくは誘電体材料から形成されうる。限定しない実施例として、開口１６４は、犠牲マスク材料１６２上に（図示されていない）フォトレジスト材料を提供するステップと、除去されるべき犠牲マスク材料１６２および半導電性材料１４２の領域を被覆するフォトレジスト材料の一部を除去するステップによって形成されうる。異方性エッチングプロセス（例えば、ドライ反応性イオンもしくはプラズマエッチングプロセス）は、その後、フォトレジスト材料を通して露出される、犠牲マスク材料１６２および半導電性材料１４２の領域をエッチングするために利用され、犠牲マスク材料１６２の領域を露出する開口１６４を形成する。例えば、犠牲マスク材料１６２および半導電性材料１４２がポリシリコンから形成される場合には、フッ素（Ｆｌ）ベースガスを利用する反応性イオンエッチングプロセスが実施され、非晶質シリコン材料を選択的に除去して、半導電性材料１４２の一部の間に開口１６４を形成する。限定しない一実施例として、開口１６４は、０．５Ｆの寸法Ｄ１を有するように形成され、半導電性材料１４２の残存部分は、１．５Ｆの寸法Ｄ２を有しうる。さらには、バックゲート１２３は、図１で示されるように、半導電性材料１４２を除去した後、バックゲート誘電体１２６、バックゲート電極１２４および非晶質シリコン材料１２８の各部分を除去することによって形成され、開口１６４は、これらの材料の各々を通って伸長し、バックゲート１２３をそのまま残す。開口１６４を形成した後、残存するフォトレジスト材料は、従来のアッシングプロセスを利用して除去されうる。開口１６４は、本技術分野で既知の技術によって、従来のピッチダブリングプロセスを利用して形成されてもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
図１−図３を再度参照すると、ソース領域１１２およびドレイン領域１１４を形成するステップの後、共通のソース線１１６は、各行に配列されたソース領域１１２上に形成され、ビット線１１８は、各列に配列されたドレイン領域１１４上に形成されうる。幾つかの実施形態においては、共通のソース線１１６およびビット線１１８は、半導体構造１００、１０１もしくは１０３上の導電性反応性材料を堆積するステップと、実質的に直線で、実質的に平行した導電性ラインを形成するために導電性材料をパターン化するステップとによって形成されうる。例えば、共通のソース線１１６は、Ｘ方向に形成され、共通のソース線１１６の各々は、埋め込みゲート電極１３２のうちの一つの上に実質的に平行して配置される。ビット線１１８は、Ｙ方向に伸長するように形成されうる。任意で、コンタクトプラグ１１９は、ドレイン領域１１４およびソース領域１１２のうちの少なくとも一つの上に形成され、関連付けられる共通のソース線１１６もしくはビット線１１８を形成するステップの前にその接触を高める。例えば、コンタクトプラグ１１９は、ドープされた非晶質シリコン材料を堆積しパターン化するステップによって形成されうる。任意で、コンタクトプラグ１１９は、窒化チタン／タングステンなどの金属材料で置換されてもよいし、または、コンタクトプラグは、導電性ラインの形成の間に、導電性反応性材料で充填されてもよい。 
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
［関連する出願に対する相互参照］
本出願は、２０１０年３月２日に出願された同時係属中の米国特許出願整理番号12/715,704、”SEMICONDUCTOR-METAL-ON-INSULATOR STRUCTURES, METHODS OF FORMING SUCH STRUCTURES, AND SEMICONDUCTOR DEVICES INCLUDING SUCH STRUCTURES”、２０１０年３月２日に出願された同時係属中の米国特許出願整理番号12/715,743、”SEMICONDUCTOR DEVICES INCLUDING A DIODE STRUCTURE OVER A CONDUCTIVE STRAP, AND METHODS OF FORMING SUCH SEMICONDUCTOR DEVICES”、 ２０１０年３月２日に出願された同時係属中の米国特許出願整理番号12/715,889、”THYRISTOR-BASED MEMORY CELLS, DEVICES AND SYSTEMS INCLUDING THE SAME AND METHODS FOR FORMING THE SAME”、２０１０年３月２日に出願された同時係属中の米国特許出願整理番号12/715,922、”SEMICONDUCTOR CELLS, ARRAYS DEVICES AND SYSTEMS HAVING A BURIED CONDUCTIVE LINE AND METHODS FOR FORMING THE SAME”に関連し、それらの開示は、参照によって本明細書に組み込まれる。
【国際調査報告】
2013521651.tif 000031
2013521651.tif 000032