(57)【要約】  集積回路デバイス（１００）が、基板パッド（１０２）を含む上面を有する基板（１１０）、及び能動回路を含む上部半導体表面（１０７）と（底面）１０６とを含む半導体基板（１０５）を含む複数の基板貫通ビア（１１５）ダイを含む。上部半導体表面（１０７）は、基板の上面上の基板パッドに結合されるボンドコネクタ１０９を含む。複数の基板貫通ビア（ＴＳＶ）が、底面から外に延びる突出するＴＳＶティップ（１２１）に上側半導体表面から延びる内部金属コア（１２５）を含む。複数のＴＳＶの少なくとも１つが、そこへの如何なる電気的接続もない、突出するＴＳＶティップを有し、ＴＳＶダイの底面からの熱消散を可能にするための付加的な表面領域を提供するダミーＴＳＶ（１２０）である。
2013518433.tif 000002
【特許請求の範囲】
【請求項１】
集積回路デバイスであって、
基板パッドを含む上面を有する第１の基板、
回路を含む第１及び第２の表面を備えた第２の基板、
前記第１の表面上の、前記基板パッドに結合されるボンドコネクタ、及び、
複数の基板貫通ビア、
を含み、
各ビアが、前記第１の表面から前記第２の表面へ前記第２の基板を介して延び、前記第２の表面から外に突出するティップを有する、金属コアを含み、
前記複数のビアが、それぞれのパッドと前記回路との間の電気的接続経路を提供する能動ビアと、熱放散経路を提供するダミービアとの両方を含む、
デバイス。
【請求項２】
請求項１に記載のデバイスであって、前記金属コアが銅を含み、各ビアが、障壁層の上の誘電体ライナーを更に含み、前記誘電体ライナーが前記突出するティップの長さの５０％未満を覆う、デバイス。
【請求項３】
請求項２に記載のデバイスであって、前記突出するティップの長さが少なくとも５μｍである、デバイス。
【請求項４】
請求項３に記載のデバイスであって、前記ダミービアが均一なアレイ状に配列される、デバイス。
【請求項５】
請求項２に記載のデバイスであって、前記回路が、複数の金属相互接続レベルを更に含み、前記ビアが、前記複数の金属相互接続レベルの第１のレベルに接続される、デバイス。
【請求項６】
請求項１に記載のデバイスであって、前記複数の基板貫通ビアが、前記回路に関連する拡散の垂直の範囲より下で終端する複数の上面オフセットビアを含む、デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施例は、シリコン貫通ビアなどの基板貫通ビアを含む集積回路（ＩＣ）に関連する。
【背景技術】
【０００２】
電子的信号は、半導体ウエハ上に製造される大規模ＩＣダイ内の導体及びトランジスタを介して電流により搬送される。電流によりＩＣダイ内を搬送されるエネルギーは、熱の形式でＩＣを介する電流フローの経路に沿って部分的に消散される。ＩＣ内で生成される熱Ｐは、ダイナミック電力ＰＤとスタティック電力ＰＳの合計である。
Ｐ＝ＰＤ＋ＰＳ＝ＡＣＶ２ｆ＋ＶＩｌｅａｋ
【０００３】
ここで、Ａはゲートアクティブティ係数であり、Ｃは全てのゲートの総容量性負荷であり、Ｖ２はピーク・トゥ・ピーク供給電圧スイングであり、ｆは周波数であり、Ｉｌｅａｋは漏れ電流である。スタティック電力項ＰＳ=ＶＩｌｅａｋは漏れ電流Ｉｌｅａｋに起因して消散されるスタティック電力である。ダイナミック電力項ＰＤ=ＡＣＶ２ｆはＩＣの容量性負荷を充電及び放電することから消散されるダイナミック電力である。
【０００４】
ＩＣダイの別の特徴は、ダイ上の不均一な温度分布である。システム・オン・チップ（ＳＯＣ）設計において単一ダイに益々多くの機能ブロックが集積される。一層高い電力密度ブロックは、不均一な温度分布をつくり、ダイ上の「ホットブロック」としても知られる「ホットスポット」につながる。ホットスポットは、一つのダイで約５℃からほぼ３０℃の温度差につながり得る。キャリア移動度は温度に反比例するため、クロック速度は、典型的に、ダイ上の最も熱いスポットに対して設計される。従って、熱的設計は、これらのダイ上ホットスポットの温度により決まる。また、ダイでのオンチップ温度変動に起因してＩＣにわたって均一なキャリア移動度が達成されない場合、これは、信号速度の変動及び回路タイミング制御の複雑化となる。
【０００５】
ＩＣパッケージの熱的性能をエンハンスさせるため、ドロップイン・ヒートスプレッダ、ヒートシンク、及びヒートパイプを含むヒートスプレッダが過去に用いられてきている。また、別の既知のアプローチは、熱拡散を改善させるためダイの裏側に直に高熱伝導率のリッドを取り付けることである。既知のやり方での大きな問題は、ホットスポットが位置する（例えば、トランジスタ・スイッチングが行われる近辺）であるダイの表側は配線に用いられる必要があり、オペレーションの間生成される熱は、熱放散手段に接続される前にＩＣダイの基板の全厚みを介してその下側に伝搬される必要があり、そのため、熱放散に効率が悪いことである。
【発明の概要】
【０００６】
開示される実施例は、基板パッドを含む上面を有する基板、及びその基板の上面上のＴＳＶダイを含むＩＣデバイスを説明する。ＴＳＶダイは、能動回路を含む上側半導体表面と底面とを含み、上側半導体表面が、基板の上面上の基板パッドに結合されるボンドコネクタを含む。複数のＴＳＶがＩＣダイ上にあり、このＩＣダイは、底面から延びる突出するＴＳＶティップに上側半導体表面から延びる内部金属コアを含む。
【０００７】
複数のＴＳＶの少なくとも１つは、本明細書において、ＩＣデバイスのための電気的機能を全く有さないＴＳＶとして定義される「ダミーＴＳＶ」である。ダミーＴＳＶは、そこへの如何なる電気的接続もない、突出するＴＳＶティップを有する。ダミーＴＳＶは、従来の機能的ＴＳＶと対照的であり得、本明細書において「アクティブＴＳＶ」と称し、ＴＳＶダイからＴＳＶダイの上又は下の他の回路（例えば、別のＩＣ又はディスクリート部品）へＶＤＤ、ＶＳＳ又は信号を結合するためなど、ＩＣデバイスのための電気的機能を提供するためのＴＳＶティップへの電気的接続を含む。
【０００８】
開示される実施例は、ダイの上側からダイの下側への熱伝達を改善するＴＳＶダイの基板（例えば、Ｓｉ）を介する従来の熱的経路に比べて高い熱伝導経路を提供する。突出するＴＳＶティップは、ＴＳＶダイの下側の表面領域を著しく増加させ、放射熱伝達及びそのため熱放散を著しく改善する。
【０００９】
本発明は、銅などの金属はたいていの基板材料に比べて一層高い熱伝導率を有するため、上側半導体表面及び底面からの熱伝達のためＴＳＶの内部金属コアが、低減された熱的抵抗を提供することを認識している。例えば、例えば約１６８Ｗ／ｍ・Ｋの熱伝導率を有するシリコンに比べ、銅は約３９８Ｗ／ｍ・Ｋの熱伝導率を有する。基板の熱伝導率は、セミコンダクター・オン・インシュレータ（ＳＯＩ）、ＧａＡＳ、Ｇｅ、ＳｉＣ、及びバルクＳｉ以外の他の半導体などの基板では更に低くなり得る。
【００１０】
添付の図面を参照して例示の実施例を説明する。
【図面の簡単な説明】
【００１１】
【図１】図１は、開示される例示の実施例に従った、基板上のＴＳＶダイを含むＩＣデバイスの側面図であり、ＴＳＶダイは、ＴＳＶダイからの熱伝達をエンハンストするための突出するティップを有する複数のダミーＴＳＶを含む。
【００１２】
【図２】図２は、開示される例示の実施例に従った、パッケージ基板上のＴＳＶダイ上の上側デバイスを含むＩＣデバイスの側面図であり、ＴＳＶダイは、エンハンストされた熱伝達のための突出するティップを有する複数のダミーＴＳＶと複数の従来のアクティブＴＳＶとを含み、上側デバイスは、アクティブＴＳＶへの接続によりＴＳＶダイに結合される。
【００１３】
【図３】図３は、開示される例示の実施例に従ったＴＳＶダイの図であり、ＴＳＶは、ＴＳＶダイにわたって実質的に均一に配列される複数のダミーＴＳＶを含む。
【００１４】
【図４】図４は、開示される例示の実施例に従ったＩＣデバイスの一部の簡略化した断面図であり、ＩＣデバイスは、アクティブＴＳＶ及び複数のダミーＴＳＶを含むＴＳＶアレイ、及びアクティブＴＳＶへの接続によりＴＳＶダイに結合される上側デバイスを含む、ＴＳＶダイを含む。
【００１５】
【図５】図５は、開示される例示の実施例に従ったＴＳＶダイの一部の簡略化した断面図であり、ＴＳＶダイは、上面オフセットＴＳＶを含むＴＳＶアレイを含む。
【発明を実施するための形態】
【００１６】
図１は、開示される実施例に従った例示のＩＣデバイス１００を図示し、ＩＣデバイス１００は、基板１１０上のＴＳＶダイ１１５を含み、ＴＳＶダイ１１５は、ＴＳＶダイからの熱伝達をエンハンストするためＴＳＶダイ１１５の底面１０６上に付加的な表面領域を提供する突出するＴＳＶティップ１２１を有する複数のダミーＴＳＶ１２０を含む。ＴＳＶダイは、上側半導体表面１０７及び底面１０６を含む半導体含有基板１０５を含む。上側半導体表面１０７は、ピラー（例えば、はんだキャップされ得る銅ピラー）として示すボンドコネクタ１０９を含むように示され、ピラーは、ＴＳＶダイ１１５上のボンドパッド（図示せず）に接続される。基板１０５は、シリコン含有基板（例えば、バルクシリコン基板）、シリコン・ゲルマニウム、シリコンカーバイド、ＧａＮ、又はＳＯＩ（silicon on insulator）基板など種々の基板を含み得る。
【００１７】
上述したように、「ダミーＴＳＶ」は、それらの突出するＴＳＶティップがそれらへの如何なる電気的接続もないため、ＩＣデバイス１００のための電気的機能を有さないＴＳＶである。ダミーＴＳＶは、典型的に、ＶＳＳ、ＶＤＤ又は信号をＴＳＶダイの上又は下のデバイスへ送信する、ＩＣデバイスのための電気的機能を提供するためＴＳＶティップへの電気的接続を含む従来のアクティブＴＳＶと対照的であり得る。図１に示すように、全てのＴＳＶがダミーＴＳＶ１２０である。突出するＴＳＶティップ１２１の長さ（又はティップ高さ）は典型的に５から５０μｍであり、ＴＳＶ１２０の寸法（例えば、直径）を画定する断面領域は一般的に８から４０μｍである。ＴＳＶは本明細書では全般的に円形の断面を有するように記載しているが、ＴＳＶは、例えば、矩形又は正方形を含む他の断面形状を有し得る。
【００１８】
基板１１０は、ボール・グリッド・アレイ（ＢＧＡ）１１１を有する印刷回路基板（ＰＣＢ）基板として示されている。基板１１０は、有機基板、セラミック基板、シリコン基板、又はシリコンインターポーザなど、種々のその他の基板を含み得る。基板１１０は、ＴＳＶダイ１１５上のピラーとして示すボンドコネクタ１０９に結合される基板パッド１１２を含む。
【００１９】
複数のダミーＴＳＶ１２０は、上側半導体表面１０７から、底面１０６から外に延びる突出するＴＳＶティップ１２１へ延びる内部金属コア１２５を含んで示されている。複数のダミーＴＳＶ１２０は、誘電体ライナー１２６も含んで示されている。誘電体ライナー１２６は、ＴＳＶティップ１２１にはないように見え、更に一般的にはＴＳＶティップ１２１の長さの少なくとも５０％はない。
【００２０】
図２は、開示される実施例に従ったパッケージ基板１１０上のＴＳＶダイ１１５上の上側デバイス２３０を含むＩＣデバイス２００を図示し、ＴＳＶダイ１１５は、突出するＴＳＶティップ１２１を有する複数のダミーＴＳＶ１２０と複数の従来のアクティブＴＳＶ１３０とを含み、上側デバイス２３０は、アクティブＴＳＶ１３０への接続によりＴＳＶダイ１１５に結合される。上側デバイス２３０は、複数のアクティブＴＳＶ１３０に結合される少なくとも一つのＩＣを含み得る。上側デバイス２３０は、当業界で「集積混合チップインテグレーション」と呼ぶスタックを提供するため、コンデンサ、レジスタなどを含むＩＣ以外のデバイスを更に含むこともできる。
【００２１】
ＩＣデバイス２００及び他のＩＣデバイスは、本明細書においてリッドなしで示されている。しかし、他の実施例においてリッドが含まれる。リッドは、熱的に導電性接着性ペースト、シート、グリース又は熱的導電性接着材を用いることを含む種々の方式で取り付けられてもよい。リフローを用いるはんだペーストは別の例示の取り付けオプションである。
【００２２】
図３は、開示される実施例のように従ったＴＳＶダイ３００図示し、ＴＳＶは、ＴＳＶダイ３００の領域全体に実質的に均一に（Ｘ方向及びＹ方向の両方向で）配列される複数のダミーＴＳＶ１２０を含む。例えば、１つの特定の実施例のＴＳＶは、２５μｍの直径を有し得、５０μｍセンター・トゥー・センター・ピッチを提供するよう配置される。ダミーＴＳＶ１２０は、矩形の断面を有する形状の柱状であるよう示されている。１辺が５ｍｍである矩形のダイの場合、このようなＴＳＶダイは１０，０００個のＴＳＶに対応することができる。円形の断面を有するＴＳＶティップの場合、各ＴＳＶティップ１２１は、２πｒｈ=９２４μｍ２（ここで、ｒはＴＳＶティップの半径である）に等しいＴＳＶティップ１２１側壁表面領域（シリンダの側壁面領域）に等しい「成長領域」を提供する。
【００２３】
ＴＳＶダイ３００は、周期的なダミーＴＳＶのアレイを含むが、ダミーＴＳＶは、非周期的パターンに配置されてもよい。例えば、ダミーＴＳＶは、回路ホットスポットに近接して配置され得、そこでは、ＩＣモデリング又は経験則に従って、高周波数及びインテンス回路集積が、回路オペレーションの間異常な温度上昇を引き起こす。このようなダミーＴＳＶ配置は、回路からの熱放散のための直接の短絡経路を提供し、そのため、ダミーＴＳＶは、安全な温度領域でＩＣデバイス動作信頼性を保つことができる。
【００２４】
図４は、開示される実施例に従ったＩＣデバイス４００の一部を図示し、ＩＣデバイス４００は、アクティブＴＳＶ１３０及び複数のダミーＴＳＶ１２０を含むＴＳＶアレイ、及びアクティブＴＳＶ１３０への接続によりＴＳＶダイ３１５に結合される上側デバイス２３０を含む、ＴＳＶダイ３１５を含む。ＴＳＶダイ３１５は、シリコン又はシリコン・ゲルマニウム表面などの上面１０７と、底面１０７とを有する半導体基板１０５を含む。ＴＳＶダイ３１５は、Ｍ１〜Ｍ７として示す第１から第７の金属相互接続レベルを含む一例のバックエンドオブライン（ＢＥＯＬ）スタックを含む、一般的に銅を含む、複数の金属相互接続レベルを含む。この例においてＢＥＯＬ配置Ｍ１〜Ｍ７は、銅、及び頂部（第８の）金属レベル４１７を含み得、頂部金属レベル４１７はピラーパッド３２８も形成するように用いられて示されるアルミニウムを含み得、ＢＥＯＬスタックが８レベル金属スタックと呼ばれ得るようになっている。しかし、開示される実施例は、全般的に任意の数の金属レベルを含むＢＥＯＬスタックに適用され得、これは頂部金属レベル４１７を有していても有していなくてもよい。
【００２５】
ＰＭＤ（pre-metal dielectric）２３９が、上面１０７とＭｌとの間に示されており、ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５及びＩＬＤ６を含むＩＬＤ層が、Ｍ７とピラーパッド３２８を含む頂部金属レベル４１７との間のＩＬＤ７との、複数の金属相互接続レベルＭｌ〜Ｍ７それぞれの間に配置される誘電性材料を含んで示されている。ＩＬＤ材料は、低ｋ誘電体又は超低ｋ誘電体層を含み得、ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５、ＩＬＤ６、及びＩＬＤ７層の各々で異なる（又は同じ）材料であり得る。
【００２６】
ＴＳＶダイ３１５は、ＴＳＶ１２０、１３０が全て、それらのＴＳＶ終端金属相互接続レベルを画定するＭｌで終端することを示すが、他の実施例において、ＴＳＶ終端金属相互接続レベルが、頂部金属相互接続レベル（図４に示すＭ７）を含むＭｌより上の金属レベルで終端することもできる。トランジスタ２１８として示す能動回路は、ダミーＴＳＶ１２０の一つに近接する上面１０７上に形成される。図示していないが、トランジスタ２１８は、Ｍｌ、Ｍ２、Ｍ３、及びＭ４などを含む多くの候補となる接続オプション、及び図４に示すような関連するビアの一つにより、ＴＳＶ  ＩＣ３１５上の他のデバイス又は構成要素に結合される。
【００２７】
アクティブＴＳＶ１３０は、ＴＳＶダイ３１５の上面１０６上の上側デバイス２３０への接続のため、基板１０５を介するフィードを提供し、ピラーパッド３２８上のピラー１０９に結合され、ピラー１０９は、図示するように基板１１０上のピラーパッド１１２に結合されることが分かる。ダミーＴＳＶ１２０のティップ１２１は、電気的に接続されないことが分かる。ダミーＴＳＶ１２０が埋め込まれＭｌで終端して示されているため、ダミーＴＳＶ１２０の上の容積は、相互接続金属ラインを配線するために用いることができるようになる。ＴＳＶ  ＩＣ３１５は、ダミーＴＳＶ１２０の上のＭ４配線ライン２５１及びＭ６配線ライン２５２を含むように示されている。図示していないが、配線ライン２５１及び２５２は、ＴＳＶダイ３１５上の種々の回路間の相互接続を提供する。ＴＳＶ１２０及び１３０は、ＴＳＶ内部金属コア１２５（例えば、銅）を含み、内部金属コア１２５は、底面１０７を通して下向きにＴＳＶ終端金属相互接続レベルとして機能するＭｌから延びることが分かる。内部金属コア１２５は、拡散障壁金属（例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｍｎ、又はＲｕ、又はそれらの組み合わせ）１２９により、その後、アウター誘電体ライナー（例えば、ＳｉＯ２、ＰＳＧ、又はＳｉＮ、又はそれらの組み合わせ）１２６により、囲まれて示されている。誘電体ライナー１２６上に形成される拡散障壁金属１２９は、ＴＳＶ１２０、１３０を囲い、シリコン内の銅など少数キャリア寿命を著しく低減し、著しく増加した接合漏れやトランジスタ閾値電圧（Ｖｔ）におけるシフトなどの問題を引き起こすことが分かっている、高度に移動性の金属ＴＳＶコア材料の場合、ＴＳＶ内部コア１２５材料を基板１０５内への漏れに対し保護する。
【００２８】
ビア・ファースト、関連するビア・ミドル、及びビア・ラストプロセスを、開示されるＴＳＶ  ＩＣを形成するために用いることができる。ビア・ファースト方式は、基板（例えば、シリコン）貫通ビアがウエハ薄片化前にウエハの表側からエッチングされ、誘電性絶縁され、その後、ＢＥＯＬ相互接続配線レベルが構築される前にメタライズされるシーケンスを説明する。従来のビア・ファーストプロセスは、トランジスタの形成前にＴＳＶを形成する。ビア・ファーストプロセスの変形は、ビア・ミドルプロセスであり、ここでは、トランジスタの形成後であるがＢＥＯＬ配線レベルの完了前に、ＴＳＶがエッチングされ、電気的導電性内部金属コアで充填される。ビア・ラスト方式では、ＢＥＯＬ配線レベルがまず構築され、ＢＥＯＬ配線の後でウエハ薄片化の前の上側からの、或いは、ＢＥＯＬ配線及びウエハ薄片化の後のウエハの下側からの、エッチング及び内部金属コア充填処理のいずれかにより貫通ビア工程が完了する。
【００２９】
ウエハ薄片化後のビア・ラスト形成の場合、一実施例におけるＴＳＶは、本明細書において、半導体含有基板の厚みの８５％以上まで延びるが、基板の上面から２．５〜８μｍ離れるなど基板の上面に到達しない、ＴＳＶダイの下側から突出するＴＳＶティップを含むＴＳＶとして定義される「上面オフセットＴＳＶ」である。ウエハの厚みは、例えば、ウエハ薄片化（例えば、バックグラインド）後で約３０〜５０μｍであり得、これは、一般的にビア・ラストＴＳＶエッチングの前に実行される。この実施例においてターゲットエッチング深さは、基板（例えば、シリコン）厚み、ウエハにわたるその厚み不均一性、及び用いられるエッチングツールの能力（エッチング均一性）に依存する。ＴＳＶから上面までの距離を低減することは、冷却効率を改善する。この実施例では、全てのＴＳＶがダミーＴＳＶである。上面オフセットＴＳＶは、トランジスタ及び金属配線の任意の配置を可能にし、そのため、利用可能なダイ領域を失うことなくエンハンストされた冷却が可能となる。
【００３０】
図５は、開示される実施例に従った、上面オフセットＴＳＶ５２０を含むＴＳＶアレイを含むＴＳＶダイ５００の一部の簡略化した断面図である。ＴＳＶ５２０は、ＴＳＶダイ５００上のトランジスタ２１８及び他のデバイスに関連する拡散の垂直の範囲より下の上面１０７の下で終端することが分かる。トランジスタ２１８は、ＴＳＶ５２０’として識別されるＴＳＶの上に示されている。ＴＳＶダイ５００は、どのようにして上面オフセットＴＳＶが、回路（例えば、トランジスタ、ダイオードレジスタなど）がＴＳＶの上面１０７内又は上に形成されることを可能し、そのため、ＴＳＶダイ５００上の利用可能なダイ領域を失うことなく冷却エンハンストすることが可能とするかを示す。
【００３１】
上面オフセットＴＳＶ５２０を有するＴＳＶダイ５００を形成するための１つの例示の方法が提供され、銅内部金属コアプロセスのために説明される。ＴＳＶのためのビア・ラストビアが、適切なエッチングプロセスにより形成され、その後、任意の誘電性ライナー堆積、その後、障壁層及びシード堆積、及びその後、電気化学的銅が堆積されて比較的薄いフィールド（ＴＳＶビアに対する横）堆積となる方法でのビアの充填が続く。フィールド領域上の銅及び障壁層がその後取り除かれ得（例えば、ウェットストリップ又はＣＭＰ）、その後、基板の底面から外に延びる突出するＴＳＶティップをつくるため、従来の基板（例えば、シリコン）ドライエッチバック続く。ドライエッチバックは、誘電体ライナー（存在する場合）を窪ませるために用いることもできる。
【００３２】
開示される実施例の例示のアプリケーションは、アナログ、電力管理、及びアプリケーションプロセッサを含む、高電力消散アプリケーションを含む。しかし、種々のその他のアプリケーションが、開示される実施例から利点を得ることができる。上側半導体表面上に形成される能動回路が、一般的に、トランジスタ、ダイオード、コンデンサ、及びレジスタだけでなく、信号ライン及びこれらの種々の回路要素を相互接続する他の電気的導体を含む回路要素を含む。
【００３３】
開示される実施例は、種々のデバイス及び関連する製品を形成するための種々のプロセス・フローに統合することができる。半導体基板は、その中の種々の要素及び／又はその上の層を含み得る。これらは、障壁層、他の誘電体層、デバイス構造、或いは、ソース領域、ドレイン領域、ビットライン、ベース、エミッタ、コレクタ、導電性ライン、導電性ビアなどを含む能動要素及び受動要素を含み得る。また、バイポーラ、ＣＭＯＳ、ＢｉＣＭＯＳ及びＭＥＭＳを含む種々のプロセスにおいて開示される実施例を用いることができる。
【００３４】
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した１つ又はそれ以上の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。
【図１】
2013518433.tif 000003
【図２】
2013518433.tif 000004
【図３】
2013518433.tif 000005
【図４】
2013518433.tif 000006
【図５】
2013518433.tif 000007
【国際調査報告】
2013518433.tif 000008
2013518433.tif 000009
2013518433.tif 000010