(57)【要約】  本発明は、電子デバイス用の、好ましくは、光電子デバイス用の、電流遮断構造を提供する。電流遮断構造が、ｎ−型ルテニウムドープリン化インジウム（Ｒｕ−ＩｎＰ）層を備えた半導体材料配列と、第１ｐ−型半導体材料層と、を備え、ｎ−型Ｒｕ−ＩｎＰ層が、０．６μｍ未満の厚さである。半導体材料配列と、ｐ−型半導体材料層と、が、電流遮断ｐ−ｎ接合を形成する。電流遮断構造が、他のｎ−型層および／または多数のｎ−型Ｒｕ−ＩｎＰ層および／または真性／ドープされていない層をさらに備えてよく、ｎ−型Ｒｕ−ＩｎＰ層が、０．６μｍよりも厚くてよい。
2013519241.tif 000002
【特許請求の範囲】
【請求項１】
電流遮断構造を備えた電子デバイスであって、
前記電流遮断構造が、
ａ）第１ｐ−型半導体材料層と、
ｂ）ｎ−型ルテニウムドープリン化インジウム（Ｒｕ−ＩｎＰ）層を備えた半導体材料配列と、
を備え、
前記半導体材料配列と、ｐ−型半導体材料層と、が、第１ｐ−ｎ接合を形成し、
前記ｎ−型ルテニウムドープリン化インジウム層が、０．６μｍ未満の厚さを有する、デバイス。
【請求項２】
前記半導体材料配列が、前記ｎ−型ルテニウムドープリン化インジウム層と、１つまたは複数のさらなるｎ−型ＩｎＰ材料と、を含む層積層体である、請求項１に記載のデバイス。
【請求項３】
前記電流遮断構造が、真性半導体材料をさらに備える、請求項１または２に記載のデバイス。
【請求項４】
前記第１ｐ−ｎ接合の一側に配置された第２ｐ−ｎ接合をさらに備え、
前記第２ｐ−ｎ接合が、ｎ−型半導体材料層と、ｐ−型半導体材料層と、を備える、請求項１から３のいずれか一項に記載のデバイス。
【請求項５】
前記ｎ−型ルテニウムドープリン化インジウム層と、第１ｐ−型半導体材料層と、が、前記第２ｐ−ｎ接合のｎおよびｐ−型半導体材料層に実質的に対向する方向に配置された、請求項４に記載のデバイス。
【請求項６】
前記第２ｐ−ｎ接合が、前記真性半導体材料に隣接する、請求項３に従属する請求項５に記載のデバイス。
【請求項７】
電流遮断構造を備えた電子デバイスであって、
前記電流遮断構造が、
ａ）第１ｐ−型半導体材料層と、
ｂ）ｎ−型ルテニウムドープリン化インジウム（Ｒｕ−ＩｎＰ）層を備えた半導体材料配列と、
を備え、
前記半導体材料配列と、ｐ−型半導体材料層と、が、第１ｐ−ｎ接合を形成し、
前記半導体材料配列が、前記ｎ−型ルテニウムドープリン化インジウム層と、１つまたは複数のさらなるｎ−型ＩｎＰ材料と、を備えた層積層体である、デバイス。
【請求項８】
前記第１ｐ−ｎ接合の一側に配置された第２ｐ−ｎ接合をさらに備え、
前記第２ｐ−ｎ接合が、ｎ−型半導体材料層と、ｐ−型半導体材料層と、を備える、請求項７に記載のデバイス。
【請求項９】
前記ｎ−型ルテニウムドープリン化インジウム層と、第１ｐ−型半導体材料層と、が、前記第２ｐ−ｎ接合のｎおよびｐ−型半導体材料層に実質的に対向する方向に配置された、請求項８に記載のデバイス。
【請求項１０】
電流遮断構造を備えた電子デバイスであって、
前記電流遮断構造が、
ａ）第１ｐ−型半導体材料層と、
ｂ）ｎ−型ルテニウムドープリン化インジウム（Ｒｕ−ＩｎＰ）層を備えた半導体材料配列と、
を備え、
前記半導体材料配列と、ｐ−型半導体材料層と、が、第１ｐ−ｎ接合を形成し、
前記電流遮断構造が、真性半導体材料をさらに備える、デバイス。
【請求項１１】
前記半導体材料配列が、前記ｎ−型ルテニウムドープリン化インジウム層と、１つまたは複数のさらなるｎ−型ＩｎＰ材料と、を含む層積層体である、請求項１０に記載のデバイス。
【請求項１２】
前記第１ｐ−ｎ接合の一側に配置された第２ｐ−ｎ接合をさらに備え、
前記第２ｐ−ｎ接合が、ｎ−型半導体材料層と、ｐ−型半導体材料層と、を備える、請求項１０または１１に記載のデバイス。
【請求項１３】
前記ｎ−型ルテニウムドープリン化インジウム層と、第１ｐ−型半導体材料層と、が、前記第２ｐ−ｎ接合のｎおよびｐ−型半導体材料層に実質的に対向する方向に配置された、請求項１２に記載のデバイス。
【請求項１４】
前記第２ｐ−ｎ接合が、前記真性半導体材料に隣接する、請求項１３に記載のデバイス。
【請求項１５】
前記ルテニウムドープリン化インジウム層が、０．１μｍ〜０．４μｍの間の厚さを有する、請求項１から１４のいずれか一項に記載のデバイス。
【請求項１６】
前記電流遮断構造が、第２ｐ−型半導体材料を備える、請求項１から１５のいずれか一項に記載のデバイス。
【請求項１７】
前記デバイスが、前記第２ｎ−型およびｐ−型半導体層の間に光活性半導体層を備えた光電子デバイスであり、
前記光活性半導体層の厚さにわたって前記第２ｐ−ｎ接合を形成するように、前記第２ｎおよびｐ−型半導体材料層が配向された、請求項４から６、８、９、および１２から１４のいずれか一項に記載のデバイス。
【請求項１８】
請求項１から１７のいずれか一項に記載の電流遮断構造の形成方法であって、大気圧ＭＯＶＰＥを使用し、前記ｎ−型ルテニウムドープリン化インジウム層を成長させるステップを含む、方法。
【請求項１９】
前記ＭＯＶＰＥにおいて、ビスイソプロピルシクロペンタジエニル  ルテニウム（ＩＰＣＰＲｕ）前駆体が使用される、請求項１８に記載の方法。
【請求項２０】
前記ＭＯＶＰＥにおいて、ビスイソブチルシクロペンタジエニル  ルテニウム（ＩＢＣＰＲｕ）前駆体が使用される、請求項１８に記載の方法。
【請求項２１】
実質的に図面に示され、説明された電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスの分野である。特に、本発明は、（制限するものではないが）光通信用の光電子デバイス等の電流遮断構造を備えた半導体電子デバイスに関する。
【背景技術】
【０００２】
レーザー、光増幅器、および変調器等の光−電子デバイスは、通常、異なってドープされた半導体材料が互いに対向して配置された場合に形成される１つまたは複数のｐ−ｎ接合を使用して製造される。
【０００３】
典型的には、ドーパントは、半導体格子内で結合するように、半導体材料内に導入される材料である。一旦、半導体格子内で結合されると、典型的には、ドーパント原子が、使用されたドーパントの種類に応じて、電子またはホールのいずれかを、結晶格子に提供する。提供された電子またはホールは、半導体格子に関して自由に動くことが出来、伝導電荷キャリアとなる。過剰の電子電荷キャリアを有するようにドープされた半導体材料は、ｎ−型半導体と呼ばれ、一方、過剰のホールを有するようにドープされた半導体は、ｐ−型半導体と呼ばれる。以下において、本出願の全体をとおして、これらの材料は、“ｎ−型”および“ｐ−型”と呼ばれる。
【０００４】
ｎ−型とｐ−型とが、互いに隣接して配置された場合、材料間に生じた界面は、ｐ−ｎ接合となる。基本的なｐ−ｎ接合は、２つの半導体材料間の界面であり、接合材料におけるホールは、Ｐ−型材料に向って移動して離れ、一方、接合における電子は、ｎ−型材料に向って移動して離れるため、接合の周囲に空乏領域が存在し、表面上、自由（伝導）電荷キャリアを含まない。ｐ−ｎ接合のいずれかの側の電荷キャリア型の生じた不均衡が、通常、多くの電子および光−電子デバイスに利用される接合にわたる電位差を生じさせる。接合にわたって電流が流れるために、接合にわたって印加された電圧が超えなければならない閾値として、この固有の電位差が、しばしば利用される。ｎ−型における電子およびｐ−型におけるホールが、ｐ−ｎ接合に向って流れるように、駆動電圧が印加された場合、これは、“順方向バイアス”として知られている。ｎ−型における電子およびｐ−型におけるホールが、ｐ−ｎ接合から離れて流れるように、駆動電圧が印加された場合、これは、“逆方向バイアス”として知られている。
【０００５】
電子とホールとが、直接バンドギャップ半導体材料中で結合する場合、電子が、エネルギーを失い、伝導電子から、価電子に変化し、このプロセスにおいて、半導体材料中の価電子バンドと伝導バンドとの間のバンドギャップに応じて、特定の波長で、光を放出することが可能である。反対に、半導体材料によって吸収されることが可能なエネルギー（従って、波長）を含むｐ−ｎ接合に光が入射する場合、電子およびホールが、ｐ−ｎ接合中で形成される。
【０００６】
半導体光増幅器およびレーザー等の光電子デバイスは、接合に順方向バイアスを印加し、電子とホールとを空乏領域で合わせ、結合させることにより、ｐ−ｎ接合を利用する。ｐ−ｎ接合における再結合は、様々な方法に利用されることが可能である光を生成し、例えば：光−電子デバイスがＬＥＤである場合にはインコヒーレント光源を生成し、光−電子デバイスが、レーザーである場合には、コヒーレント光源を生成し、光−電子デバイスが、半導体光増幅器（ＳＯＡ）である場合には、光増幅用のものを生成する。
【０００７】
光検出器および電界−吸収変調器等の光電子デバイスは、逆方法バイアスを、接合に印加することによりｐ−ｎ接合を利用する。光が、光検出器のｐ−ｎ接合に入射し、半導体材料によって吸収された場合、伝導ホールおよび電子が、形成され、それに応じて、空乏領域から追われ、光電流を生成する。電界−吸収変調器は、動的に変化させるための様々な量の逆方向バイアスを、半導体のバンドギャップに印加し、この結果、特定の波長において空乏領域で吸収される光の量を調節する。
【０００８】
高速でオンまたはオフが切り替えられることが可能なレーザー、変調器および増幅器等の光−電子デバイスを製造することは、多くの場合好ましい。高ビットレートがしばしば要求される光通信において、これは、重要である。操作速度を制限する光−電子デバイスの主な特性の１つは、ｐ−ｎ接合にわたるキャパシタンスである。キャパシタンスが低くなるにつれて、デバイスのスピードが速くなる。
【０００９】
典型的には、光−電子デバイスは、様々な堆積およびリソグラフィ法を使用して形成される。通常、半導体デバイスは、堆積法ＭＯＶＰＥ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｕｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）を使用する。
【００１０】
半導体デバイスが形成される場合、１つまたは複数の異なる半導体材料を使用することが知られている。光−電子デバイス用に使用される典型的な半導体材料は、リン化インジウム（ＩｎＰ）およびガリウムヒ素（ＧａＡｓ）を含む。ｐ−型およびｎ−型材料が、異なってドープされたバージョンの同じ半導体材料である場合、ｐ−ｎ接合は、ホモ接合と呼ばれる。しかしながら、接合の半導体材料が、異なる場合（異なってドープされることとは別として）、ｐ−ｎ接合は、ヘテロ接合と呼ばれる。ヘテロ接合は、ｎ−型層とｐ−型層との間に１つまたは複数の異なる非ドープ（真性）半導体層を挟むことにより、その代案として形成されることが可能であり、これによって、挟まれた層または層（複数）は、活性層または積層体として知られている。活性層（複数可）または積層体は、典型的には、その光学的特性に対して選択され、光を限定する光導波路として機能する量子井戸の単体または積層体として機能するように配置されうる。
【００１１】
また、直立した“メサ”として１つまたは複数のｐ−ｎ接合をリソグラフィカル（ｌｉｔｈｏｇｒａｐｈｉｃａｌｌｙ）に定義し、次に、接合が、デバイス内に“埋め込まれる”ように、例えば、他の半導体である他の材料を用いた１つまたは複数の“再−成長”ステップを使用してメサを囲むことが知られている。メサを埋め込むことで、空気が、活性導波路の一側に配置された場合よりも、活性導波路の一側に対して対比して低い屈折率コントラストを生じる。この低い屈折率コントラストにより、導波路が、導波路側壁の散乱損失を生じる傾向が少なくなる。さらに、活性層を埋め込むことで、大きな上部表面積に、電気接点を形成させ、それ上で、接触抵抗を減らすために役立つ。周囲の層は、多くの場合、上述の堆積技術の１つを使用して堆積された半導体材料である。図１は、従来技術のレーザーの断面を示し、ここで、半導体材料は、埋め込まれたヘテロ接合の側部の周囲に堆積される。レーザー等の光電子デバイスの効率を最適化するために、電流が、周囲の材料層を通してではなく、活性層を通してのみ、方向付けされることが望ましい。電流が、活性層に隣接する周囲の層を通して流れる場合、これは、“リーク電流”として知られている。
【００１２】
（逆方向バイアス電流遮断接合）
周囲の半導体層を通して流れる“リーク”電流を防ぐために役立つ従来技術の１つの方法は、活性デバイスの両側に１つまたは複数の“電流遮断”接合（または構造）を形成することを含む。典型的には、電流遮断接合は、異なってドープされた半導体層を使用して形成されたｐ−ｎ接合であり、活性層を備えたヘテロ接合が、順方向バイアス内にある場合に、逆方向バイアス接合として機能するように設計される。電流遮断接合を備えた従来技術のレーザーデバイスの断面が、図１に示されており、これによって、デバイスの活性層３は、ｎ−型ＩｎＰバッファ層２および基板１の上にあり、ｐ−型ＩｎＰ層４および７の下にあり、従って、ヘテロ接合を形成する。活性層の両側のすぐそばに、ｎ−型層６の下のｐ−型層５がある。層７の上は、ｐ型接点８、マスキング層９、および金属接点１０である。ｐ−ｎ層５および６の配向は、層４および２に対して垂直に逆にされており、電流遮断接合は、ヘテロ接合に対して逆方向バイアス構造である。活性層を備えた順方向バイアス接合の両側に逆方向バイアス“電流遮断”接合を有することにより、電子およびホールが、活性層内に流しこまれ、光−電子デバイスの効率が増大する。
【００１３】
従来の電流遮断構造における１つの課題は、逆方向バイアスｐ−ｎ電流遮断接合が、サイリスタ動作と呼ばれる課題により被害を受けることであり、高い駆動電流および／または温度が、遮断構造の破損を生じ、大きな電流フローが、電流遮断構造を流れ、活性層（複数可）から離れ、結果として、デバイスの効率を低減させる。
【００１４】
低いリーク電流逆方向バイアス接合を得るためには、遮断層の厚さおよびドーピングレベルが、増大されなければならないことが認識されている（例えば、非特許文献１）。
【００１５】
これらの制限にもかかわらず、逆バイアスｐ−ｎ電流遮断層は、最大で約１Ｇｂｉｔ／ｓの中程度のビットレートでの電気的変調のみを必要とするデバイスにおいて、リーク電流を制限する標準的な方法のままである。
【００１６】
デバイス内で逆方向バイアス接合が引き起こす大きな寄生容量のため、逆方向バイアスｐ−ｎ電流遮断層は、理想的にも、高いビットレート変調に適していない。特許文献１（Ｒｙｄｅｒら）は、デバイスのキャパシタンスを低減させるために、電流遮断構造の下に段階的なｐ−ドープ層を組み込んだ光電子デバイスを開示しているが、この構造は、いまだ、高い温度および駆動電流において、サイリスタ動作にさらされる。
【００１７】
（半−絶縁層）
デバイスのキャパシタンスを低減させるための１つのアプローチは、前記逆方向バイアスｐ−ｎ接合遮断層を、周囲の半導体層よりも高い抵抗を提供する１つまたは複数の半導体層で、置き換えることであった。このような高い抵抗の層は、しばしば、半−絶縁半導体と呼ばれ、キャパシタンス電圧（ＣＶ）プロファイリングを使用して測定された場合に、基本的にドープされていないように見える。半−絶縁半導体は、逆方向バイアス電流遮断接合の大きなキャパシタンスを有することなく、電流遮断を提供する。
【００１８】
半導体は、熱放射による後のリリースのために、伝導電子およびホールを“トラップする”ように機能する（別途、電子またはホールトラップとして知られている）特定のドーパントを使用してドープされうる。これらのトラップの効果は、トラッピング領域を通して流れる伝導電子の量を低減させ、この結果、“トラップ−ドープされた”半導体材料を、半−絶縁性にする。
【００１９】
半−絶縁ドープ電流遮断層は、図１の層５および６を、鉄（Ｆｅ）ドープリン化インジウム（ＩｎＰ）で置き換えることにより、あらかじめ形成され、ここで、Ｆｅドーパント原子は、電子トラップとして機能する。しかしながら、デバイスが、順方向バイアス下で動作することが必要な半導体レーザーおよび光増幅器において、典型的には、Ｆｅドープレーザは、従来の逆方向バイアスｐ−ｎ接合電流遮断層よりも、高い電流リークを被ると考えられている。この過度のリークの既知の原因の１つは、通常使用される亜鉛（Ｚｎ）等のｐ−型ＩｎＰドーパントとのＦｅの相互拡散である。
【００２０】
また、非特許文献２は、ＦｅドープＩｎＰの抵抗が、リーク電流に、高度に温度依存することを示しており、該リーク電流は、温度が、室温以上で２５℃増大する毎に約１オーダーの大きさだけ増大する。高いデバイス温度でのこの増大した電流リークは、最大で９５℃のチップ温度で動作することが必要な非冷却半導体デバイスにおけるＦｅドープＩｎＰを使用する場合に、リークの課題を生じる。
【００２１】
特許文献２は、ホールトラップ材料が、ｐドープＩｎＰによって囲まれる場合に、ＣｒまたはＴｉ等のホールトラップとして機能する多くの半−絶縁ドーパントが、低いキャパシタンス電流遮断層を形成するために使用されることが可能であることを開示している。
【００２２】
（Ｒｕ−ＩｎＰ層）
これまでは、ルテニウム（Ｒｕ）ドープ半導体は、順方向および逆方向バイアスデバイスの両方に対する低キャパシタンス電流遮断層として使用されてきた。Ｒｕ−ドープＩｎＰは、有効なホールトラップであるが、程度の悪い電子トラップであることが、従来技術において示されている。材料中における関心は、Ｒｕは、Ｚｎまたは他の一般的に使用されているｐ−型ドーパントとの相互拡散の課題による被害を受けないという事実から生じた。
【００２３】
特許文献３は、活性層を備えたメサの周囲に成長された遮断層を説明している。図２は、この特許文献において説明されたデバイスの図表示である。ＦｅドープＩｎＰの第一薄層１１は、メサに隣接して成長され、次に、ＲｕドープＩｎＰの厚い層１２が続き、ここで、低いデバイスのキャパシタンスの達成が可能となるようにそれを半−絶縁性にするやり方で、前記Ｒｕドープ層が、成長される。
【００２４】
特許文献４は、特許文献３において説明され、図２に示された構造と、類似する構造を説明しているが、層１１用に使用される材料は。Ｒｕ−ＩｎＰであり、層１２は、Ｆｅ−ＩｎＰであり、ＲｕドープＩｎＰ層は、メサ側壁に隣接し、一方、厚いＦｅドープ層は、Ｒｕ層の上に位置される。特許文献４において説明された構造において、Ｒｕ層は、半−絶縁性となるように製造され、電流は、Ｒｕ−ＩｎＰ層を通して垂直に通過せず、それが接触する活性領域３内を通過しない。この特許文献において、半−絶縁性Ｒｕ−ＩｎＰ層は、メサ層７からのＺｎ、および層１２からのＦｅの相互−拡散を遮断するために使用される。
【００２５】
特許文献５は、半−絶縁性である形でＲｕを成長させるために、望ましくはないが、ヒロック（ｈｉｌｌｏｃｋ）と称される成長欠陥の形成を引き起こす処理条件を使用することが必要であることを開示している。ヒロックは、処理が進むにつれてデバイスの収率を低減させる成長モルフォロジーの課題を生じる。半−絶縁性電流遮断層のように成長された場合、良好なモルフォロジーが維持されるならば、薄いＲｕ−ドープ層のみが、使用されることが可能である。
【００２６】
ＩＰＲＭにおいて、その対応するプレゼンテーションとともに示された非特許文献３には、図３に示されるように、（ｐ−型）Ｚｎ  ＩｎＰの単層間に挟まれたＲｕドープＩｎＰの単層を含む電流遮断構造が説明されている。‘ｐ−Ｒｕ−Ｐ’電流遮断構造は、ビス−イソプロピルシクロペンタジエニル  ルテニウム（ＩＰＣＰＲＵ）およびビス−イソブチルシクロペンタジエニル  ルテニウム（ＩＢＣＰＲｕ）のＲｕ前駆体を使用に着目した大気圧ＭＯＶＰＥを使用して製造された。この論文は、この方法を使用して製造されたＲｕ−ＩｎＰ層が、低いｎ―型ドーピングを含む半導体層として機能すること、および、ｐ−Ｒｕ−ｐ構造が、通常の標準的なｐ−ｎ接合遮断構造よりも高いキャパシタンスを示すことを開示している。メサの周囲の第１再−成長ステップは、薄い０．１μｍのＺｎドープＩｎＰ層５から構成され、次に、厚い０．８μｍのＲｕドープＩｎＰ層１７が続き、続いて、他の薄い０．１μｍのＺｎドープＩｎＰの層１８で頂上が覆われた。
【００２７】
Ｒｕ−ＩｎＰ層が、半−絶縁性であり、Ｆｅの拡散を遮断するように成長させた特許文献３および４とは対照的に、非特許文献３は、低いｎ−型層としてＲｕ−ＩｎＰを成長させ、これが、逆方向バイアスｐ−ｎ接合電流遮断構造の一部を形成することが可能であり、Ｒｕ−ＩｎＰが、従来のｐ−ｎ接合よりも高い抵抗をいまだ示した。
【００２８】
Ｒｕ−ＩｎＰ層が、低くｎ−型ドープされるだけであったため、０．１μｍの厚さに成長されただけである遮断接合中のｐ−型層の厚さと比較して、Ｒｕ−ＩｎＰ遮断層は、０．８μｍの大きな厚さに成長された。非特許文献３におけるＲｕ−ＩｎＰ層が、０．６μｍの厚さに薄くされたとき、さらに０．３μｍの半−絶縁性Ｆｅ−ドープＩｎＰ層が、Ｒｕ−ＩｎＰの下に導入された。ｐ−Ｒｕ−Ｐ構造においてＲｕ−ＩｎＰの増大した厚さ二関する課題は、デバイスが、通常の標準的なｐ−ｎ接合遮断構造よりも高いキャパシタンスを示し、従って、１０Ｇｂｉｔ／ｓの中程度の速度での操作に適していないということであった。
さらに、Ｒｕ−ＩｎＰの厚い層が、いまだ、モルフォロジーの課題による被害を受け、成長することが困難である。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】欧州特許第１３００９１７号明細書
【特許文献２】国際公開第９５／０２９１０号
【特許文献３】米国特許第６８１５７８６号明細書
【特許文献４】米国特許第６７１７１８７号明細書
【特許文献５】独国特許発明第１９７４７９９６号明細書
【非特許文献】
【００３０】
【非特許文献１】Ｏｈｔｏｓｈｉ，Ｔ．ら，“Ａｎａｌｙｓｉｓ  ｏｆ  ｃｕｒｒｅｎｔ  ｌｅａｋａｇｅ  ｉｎ  ＩｎＧａＡｓＰ／ＩｎＰ  ｂｕｒｉｅｄ  ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ”，Ｊｏｕｒｎａｌ  ｏｆ  Ｑｕａｎｔｕｍ  Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．２５，ｎｏ．６，ｐａｇｅｓ  １３６９−１３７５
【非特許文献２】Ｗａｓｓｅｒｂａｕｅｒ，ＩＰＲＭ（Ｉｎｄｉｕｍ  Ｐｈｏｓｐｈｉｄｅ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ  Ｃｏｎｆｅｒｅｎｃｅ）からの会議論文ＴｕＢ．４，１９９０
【非特許文献３】Ｌｅａｌｍａｎら，ＩＰＲＭ（Ｉｎｄｉｕｍ  Ｐｈｏｓｐｈｉｄｅ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ  Ｃｏｎｆｅｒｅｎｃｅ）で示された会議論文ＭｏＡ２．４，Ｍａｙ  ２００８
【発明の概要】
【発明が解決しようとする課題】
【００３１】
本発明者は、ｎ−型Ｒｕ−ＩｎＰは、ｎ−型材料に対して、予期しない低いキャリア移動度を有することが分かったため、電流遮断接合におけるｎ−ドープＲｕ−ＩｎＰ層は、これまで予期されるよりも薄く製造されることが可能であることを発見した。
【課題を解決するための手段】
【００３２】
本発明者は、高蒸気圧前駆体ビス−イソプロピルシクロペンタジエニル  ルテニウム（ＩＰＣＰＲｕ）またはビスイソブチルシクロペンタジエニル  ルテニウム（ＩＢＣＰＲｕ）を使用し、大気圧ＭＯＶＰＥによってＲｕ−ＩｎＰの試験サンプル（サンプルＢ）を製造した。Ｒｕ−ＩｎＰ層は、Ｆｅ−ＩｎＰドープ基板上に堆積され、上に、ｎ−ドープＩｎＧａＡｓのキャップが堆積された。同様な堆積厚さを有する他の同様な試験サンプル（サンプルＡ）が、ｎ−ドープＲｕ−ＩｎＰに代え、従来のｎ−ドープＩｎＰ層（硫黄でドープされた）を用いて製造された。
【００３３】
サンプルの絶対的なドーピングレベルが、二次質量分析（ＳＩＭＳ）を使用して測定され、一方、電気的に活性なドーパントのレベルが、電気化学プロファイリングを使用して測定された。サンプルの抵抗が以下によって測定された：
１．サンプルのＩｎＧａＡｓキャップ層上にチタンおよび金を蒸着する。
２．１０〜３５０μｍ異なる間隔の範囲で、約１５０μｍ×５００μｍの平面領域を有する一連の平行なパッドを残すように、金属および下部のＩｎＧａＡｓをパターニングおよびエッチングする。パッド間の空間は、サンプルＢにおいてＲｕドープＩｎＰ層の露出された表面、およびサンプルＡにおいてＳドープＩｎＰ層の露出された表面を含んでいた。
３．鉄ドープ半−絶縁性基板に至る全ての周囲の成長されたＩｎＰを除去するように、各パッドの組の周囲のサンプルを再−パターニングし、エッチングする。
４．金属パッド間の抵抗を測定する。
【００３４】
抵抗および電気的活性ドーピングレベルの知識を持って、表１に示される移動度が計算された。ＲｕドープＩｎＰ試験サンプルＢが、予想外に、同等な標準的なｎ−型硫黄ドープＩｎＰ（サンプルＡ）よりも約１５倍低い移動度を有することが分かった。
【００３５】
【表１】
2013519241.tif 000003
【００３６】
本発明者は、予想外に低い移動度のＲｕ−ＩｎＰ層が、遮断構造を移動するための電子の能力を劇的に低減させるため、従来技術とは異なり、電流遮断接合におけるｎ−型Ｒｕ−ＩｎＰ層が、０．６μｍまたは０．８μｍよりも薄く製造されることが可能であるが、従来のｐ−ｎ電流遮断層構造における過度のリークおよびサイリスタ動作をいまだ防ぐことが可能であることに気がついた。
【００３７】
本発明は、添付の特許請求の範囲において規定されるものである。
【００３８】
従って、本発明は、電流遮断構造を備えた電子デバイスを提供し；電流遮断構造が、：ｎ−型ルテニウムドープリン化インジウム（Ｒｕ−ＩｎＰ）層を備えた半導体材料配列；および、第１ｐ−型半導体材料層を備え；半導体材料配列およびｐ−型半導体材料層が、第１ｐ−ｎ接合を形成し；ｎ−型ルテニウムドープリン化インジウム層が、０．６μｍ未満の厚さを有する。
【００３９】
本発明のさらなる態様において、電流遮断構造を備えた電子デバイスが提供され；電流遮断構造が：第１ｐ−型半導体材料層；およびｎ−型ルテニウムドープリン化インジウム（Ｒｕ−ＩｎＰ）層を備えた半導体材料配列を備え；半導体材料配列およびｐ−型半導体材料層が、第１ｐ−ｎ接合を形成し；半導体材料配列が、ｎ−型ルテニウムドープリン化インジウム層および１つまたは複数のさらなるｎ−型ＩｎＰ材料を含む層積層体である。
【００４０】
本発明の別の態様において、電流遮断構造を備えた電子デバイスが提供され；電流遮断構造が：第１ｐ−型半導体材料層；およびｎ−型ルテニウムドープリン化インジウム（Ｒｕ−ＩｎＰ）層を備えた半導体材料配列を備え；半導体材料配列およびｐ−型半導体材料層が、第１ｐ−ｎ接合を形成し；電流遮断構造が、真性半導体材料をさらに含む。
【図面の簡単な説明】
【００４１】
【図１】従来技術の第１電子デバイスを示す。
【図２】従来技術の第２電子デバイスを示す。
【図３】従来技術の第３電子デバイスを示す。
【図４】本発明の第１実施形態による電子デバイスを示す。
【図５】本発明の第２実施形態による電子デバイスを示す。
【図６】本発明の第３実施形態による電子デバイスを示す。
【図７】本発明の第４実施形態による電子デバイスを示す。
【図８】従来技術のデバイスと比較した、様々な動作温度での本発明の第２実施形態に対する測定結果のグラフを示す。
【図９】従来技術のデバイスと比較した、様々な動作温度での本発明の第２実施形態に対する測定結果のグラフを示す。
【図１０】従来技術のデバイスと比較した、様々な動作温度での本発明の第２実施形態に対する測定結果のグラフを示す。
【発明を実施するための形態】
【００４２】
本発明は、ｎ−型ＲｕドープＩｎＰを有するｐ−ｎ電流遮断構造を備えた電子デバイスを提供する。原則として、ｎ−型Ｒｕ−ドープＩｎＰを形成するための任意の技術が使用されてよいが、Ｒｕ−ＩｎＰは、好ましくは、ビスイソプロピルシクロペンタジエニル  ルテニウム（ＩＰＣＰＲｕ）およびビスイソブチルシクロペンタジエニル  ルテニウム（ＩＢＣＰＲｕ）等の新規な高蒸気圧前駆体を使用し、大気圧ＭＯＶＰＥを使用して製造される。これらの前駆体を使用することにより、高レベルのＲｕの組み込みが達成されるが、残りのｎ−型バックグラウンドドーピングを含む。６２０℃の成長温度および７７のＩＩＩ／Ｖ（リン化物対インジウム）比を含む成長条件の注意深い最適化により、優れたモルフォロジーを提供する層を成長させることが可能であり、該モルフォロジーにより、ＲｕドープＩｎＰの厚い層が、二次イオン質量分析を使用して測定され、１ｅ１８ｃｍ−３に近いＲｕ濃度レベルで成長されることが可能になる。以下の記載において、本発明の実施形態が、図面を参照して説明される。以下の実施形態は、本発明がどのように実施されうるのかについての例として役立つが、本発明の範囲を制限することは意図されない。
【００４３】
（第１実施形態）
本発明の第１実施形態は、図３に示されたデバイス構造と同様な断面を有し、図４に示される光電子デバイスである。このおよび他の実施形態は、光−電子デバイスであるが、本発明のデバイスは、電流遮断構造が必要とされる任意の電子デバイスでありうる。
【００４４】
この第１実施形態において、デバイスは、基板上に成長される。高いｎ−キャリア伝導度を提供するように、好ましくは、基板１０１は、典型的には、Ｓ（硫黄）、Ｓｉ（ケイ素）またはＳｎ（スズ）のいずれかでドープされたＩｎＰ等のｎ型半導体材料からなる。基板１０１の上に、ＩｎＰのｎ−型バッファ層１０２が、エピタキシャル成長される。高い電子伝導度を提供するために、好ましくは、層１０２も、Ｓ、ＳｉまたはＳｎでドープされる。デバイスの活性領域１０３が、層１０２の上に成長され、典型的には、１つまたは複数の半導体材料層を備える。１つまたは複数の半導体材料層は、好ましくは、ＩｎＧａＡｓＰ、ＩｎＧａＡｓ、ＩｎＡｌＧａＡｓ、または多数の量子井戸活性層を形成するこれらの材料の組み合わせからなる多重層のいずれかからなる。この前記活性領域１０３または活性層積層体が、通常、ドープされず、完成時に、デバイスが、分離した閉じ込めヘテロ構造層によって囲まれる。
【００４５】
次に、活性層１０３が、少なくとも層１０２および１０３を備えたｐ−ｎへテロ接合を形成するｐ−型半導体材料層１０４で、覆われる／キャップされる。ｐドープ半導体層１０４は、好ましくは、ｐドープＩｎＰであり、好ましいドーパントは、Ｚｎである。次に、層１０４の上部が、保護材料で覆われ、次に、１つまたは複数のメサストリップをマスクし画定するために、該保護材料は、標準的なリソグラフィック技術を使用してパターン化される。次に、層１０３および１０４を完全に貫通し、並びに、好ましくはマスクされた領域を直接的に囲む層１０２の中に部分的に入り込むようにエッチングするために、エッチングプロセスが使用され、直立したメサ構造が残される。このエッチングは、好ましくは、ＩｎＰバッファ層１０２で、またはＩｎＰバッファ層１０２内で停止され、層１０２の上部上または層１０２内のエッチングされた底部のレベルから、層１０４の上部までのメサ高さは、約１．０μｍである。しかしながら、原則としては、メサ高さが、１．０μｍよりも大きいまたは１．０μｍ未満でありうる。メサの幅が、デバイスの種類および活性層１０３の設計に応じて変化しうるが、典型的には、１．０μｍ〜３．０μｍである。
【００４６】
次に、メサ構造が、前記メサ構造の上のマスク層によって覆われない表面を生じる成長を可能にする成長条件下で、大気圧ＭＯＶＰＥ等の成長技術を使用して、周囲材料で埋め込まれた。この実施形態において、メサが、周囲材料によって両側が埋め込まれるが、原則としては、メサの一側のみが、埋め込まれてもよい。典型的には、メサを埋め込む周囲材料が、１つまたは複数の半導体材料を含むが、デバイス設計の必要性に応じて、金属および誘電体等の他の材料を含んでもよい。
【００４７】
この再−成長において、電流遮断構造が、メサの両側に形成されるが、原則としては、構造が、一側のみであることが可能である。電流遮断構造の成長された第１層は、第１ｐ−型半導体材料層１０５である。層１０５は、メサ側壁およびウェハーのエッチングされた表面の上の連続層と緊密に隣接して接触して、該連続層を提供するように、成長される。典型的には、層１０５は、ＺｎドープＩｎＰから構成され、０．０５μｍ〜０．５μｍの間の典型的な厚さを有し、５ｅ１７ｃｍ−３〜１ｅ１８ｃｍ−３の間のドーピングレベルを有するが、原則としては、任意のｐ−ドープ半導体材料層であってよい。この上に、ｎ−型ルテニウムドープＩｎＰを含む第１ｎ−型半導体材料層１１７が成長され、典型的には、０．８μｍ未満の、好ましくは、０．１μｍから０．８μｍまでの、さらに好ましくは、０．１μｍから０．６μｍまでの、さらに好ましくは、０．１μｍから０．４μｍまでの厚さを有する。０．２、０．３、０．５、０．６および０．７μｍのいずれか等の、０．８μｍよりも薄い他のＲｕ−ＩｎＰ厚さが使用されることも可能である。好ましくは、層１１７が、５ｅ１７−３から２ｅ１８ｃｍ−３のＲｕドーピングレベルを含み、典型的には、１％〜１０％のＲｕレベルの間で変化するバックグラウンドｎドーピングレベルおよび良好なモルフォロジーの両方を提供するために最適化された条件下で成長されもする。これを達成するために必要とされる典型的な成長条件は、６２０℃の成長温度、１時間あたり１．０μｍの成長速度、および７７のＶ／ＩＩＩ（リン対インジウム）比である。層１０５および１１７が、電流遮断ｐ−ｎ接合を形成し、該電流遮断ｐ−ｎ接合は、使用時に、活性層１０３を備えたヘテロ接合が順方向バイアスである場合に、逆方向バイアス接合として機能する。
【００４８】
層１０５および１１７が堆積された後、ｐ−型半導体材料１１８のさらなるオプション層が、層１１７の上に成長されうる。好ましくは、このオプション層は、ＺｎドープＩｎＰを含み、０．０５μｍ〜０．１μｍの間の典型的な厚さ、および、５ｅ１７ｃｍ−３〜１ｅ１８ｃｍ−３の間のドーピングレベルを有するが、原則としては、任意のｐ−ドープ半導体材料層であってよい。次に、メサを覆うマスク層が除去され、第１再−成長の層およびメサを覆うように、ｐ−型材料の第２再−成長が、実施される。第２再−成長が、好ましくは、ドープされたＩｎＰクラッド層１０７である。
【００４９】
次に、典型的には、ＩｎＧａＡｓまたはＩｎＧａＡｓＰから構成される高度にドープされたｐ型接点１０８が、層１０７の上に堆積される。電流がメサを通して流れるようにし、メサから離れて広がる電流を制限するように、好ましくは、ｐ−型接触層１０８が、メサの上に少なくとも部分的に重畳されたパターンにリソグラフィカルに画定される。層１０７の露出された上表面の上、および、層１０８の上の少なくとも部分的に、ケイ素または窒化ケイ素等の非−伝導誘電材料のマスク層１０９を堆積することによって、パターン層１０８を囲む領域が、“不動態化”される。次に、好ましくは、１つまたは複数の金属からなる伝導接触層１１０が、層１０８および１０９の上に堆積され、電気的接点を提供する。接触層１１０用の金属は、好ましくは、ＴｉＰｔＡｕである。
【００５０】
好ましくは、電流遮断層構造の総厚さは、メサの高さ＋／−０．５μｍと等しく、それ上に堆積する第２再−成長用の比較的平坦なモルフォロジーを提供する。電流遮断層内のｎ−型Ｒｕ−ＩｎＰが、従来技術において以前予期されたよりも薄くされることが可能であるが、サイリスタ破壊を防ぐために、高温において要求された電流遮断を未だ与えるため、メサを囲む構造の全厚さを望ましくない程度まで増大させることなく、さらなる層が、さらなる機能性を提供するために使用されうることを、本発明者はさらに発見した。
【００５１】
原則としては、電流遮断構造が、それ自体の上に、メサ構造から分離されて、形成されうる。原則としては、メサが、ｎ−型半導体材料層およびｐ−型半導体材料層を含むｐ−ｎ接合を含みうる。
【００５２】
（第２実施形態）
本発明の第２実施形態は、本発明の第１実施形態に基づくものであり、以下において説明する付加的な特徴を備える。
【００５３】
ｎ−型Ｒｕ−ＩｎＰ層は、例えば、０．１μｍまで減少した驚くほど小さな厚さで、サイリスタ破壊を防ぐことが可能であるため、ｐ−ｎ電流遮断構造を厚くするように、１つまたは複数のｎ−型半導体層１１６、１１６ａが、電流遮断構造内に組み込まれてよい。１つまたは複数の他のｎ−型層を備えた電流遮断構造を厚くすることは、デバイスの電流遮断を改善し、また、他のｎ−型材料層は、Ｒｕ−ＩｎＰよりも成長が容易であり、成長モルフォロジーの課題による害が少ないものでありうるため、有利である。また、第２実施形態において、Ｒｕ−ＩｎＰ層が、０．６μｍまたは０．８μｍよりも大きな厚さを有することが考えられる。
【００５４】
図５は、本発明の第２実施形態に従うデバイスの断面を示す。メサ製造プロセスは、第１実施形態において説明されたそれらと同じであるため、詳しくは説明しない。メサが画定され、エッチングされた後、第１再−成長が、再び、実施される。この再成長において、第１層１０５は、エッチングされた表面メサ側壁の上の連続層と緊密に隣接して接触し、該連続層を提供するように、成長される。この実施形態において、好ましくは、層１０５が、ＺｎドープＩｎＰを備え、０．０５μｍ〜０．５μｍの間の典型的な厚さ、および、５ｅ１７ｃｍ−３〜１ｅ１８ｃｍ−３の間のドーピングレベルを有する。
【００５５】
層１０５の上に、好ましくは、ｎ−型ＩｎＰである、ｎ型半導体層１１６が、制限されるものではないがＳ等である従来のドーパント源材料を使用して、成長される。典型的には、この層は、０．１μｍ〜０．２μｍの間の厚さであり、１ｅ１８ｃｍ−３〜２ｅ１８ｃｍ−３の間のレベルでドープされる。層１０５の上に、実施形態１において先に説明されたように、ＲｕドープＩｎＰ層１１７が成長され、約０．１μｍ〜０．４μｍの好ましい厚さ、および、５ｅ１７−３〜１ｅ１８ｃｍ−３の間の好ましいＲｕドーピングレベルを有する。また、好ましくは、この層１１７は、１％〜１０％の間で変化するバックグラウンドｎドーピングレベルおよび良好なモルフォロジーの両方を提供するために最適化された条件下で成長される。これを達成するために必要な典型的な成長条件は、６２０℃の成長温度、１時間あたり１．０μｍの成長速度、および７７のＶ／ＩＩＩ（リン対インジウム）比である。層１１７の上に、ｎ−ドープＩｎＰ等のｎ型半導体材料１１６ａの第２層が任意に成長される。図５に示された実施形態において、層１１６および１１６ａが、隣接し、層１１７を挟み込んでいる。
【００５６】
典型的には、層１１６ａが、制限されるものではないがＳ等である従来のドーパント源材料を使用して、成長される。この層１１６ａは、典型的には０．１μｍ〜０．２μｍの間の厚さを含み、好ましくは、１ｅ１８ｃｍ−３〜２ｅ１８ｃｍ−３の間のレベルでのドーピングを含む。最後に、ｐ−型半導体材料１１８の任意の薄層が、層１１７または１１６ａの上に成長され、第１再−成長を完成させる。好ましくは、この層１１８が、ＺｎドープＩｎＰを含み、典型的には、０．０５μｍ〜０．１μｍの間の厚さを有し、５ｅ１７ｃｍ−３〜１ｅ１８ｃｍ−３の間の好ましいドーピングレベルを含む。次に、第１実施形態において説明されたように、マスク層が、除去され、層１０７、１０８、１０９、および１１０が、形成される。
【００５７】
第２実施形態のバリエーションでは、層１１６および１１７の厚さが低減され、層１１６ａの成長の前にこれらの層の成長が繰り返され、複数の低いおよび高い移動度のｎ型層１２０を形成する。好ましくは、層１１６および１１７が、挟まれた配置で、互いに隣接して、交互に配置される。電流遮断性能に著しい影響を与えることなく、層１１６ａが、構造から除去されることが可能である。
【００５８】
本発明の第２実施形態によるレーザーデバイスが、０．１μｍのｎ−型Ｒｕ−ドープＩｎＰ層１１７、０．１５μｍの厚いｎ−型Ｓ−ドープＩｎＰ層１１６、および、０．１５μｍの厚いｎ−型Ｓ−ドープＩｎＰ層１１６ａ、ならびに、０．５μｍの厚いＺｎドープＩｎＰ層１０５を用いて製造された。層１１８が省略された。次に、デバイスの温度を一定値に維持し、注入電流を増大させることにより、デバイスが測定された。パワーメーターを使用し、各電流レベルに対して、出力光が測定された。図８、９および１０は、各々、３０、７０および９０℃のデバイス温度に対する結果のグラフを示す。各グラフにおけるｘ−軸は、ｍＡにおける注入電流であり、一方、各グラフにおけるｙ−軸は、パワーメーターからの相対的な単位での出力光パワーである。図１に示されるデバイスと類似する従来技術のデバイスも製造され、これにより、図５の層１１６、１１７、および１１６ａが、単一のｎ−型Ｓ−ドープＩｎＰの０．４μｍの厚い層によって置き換えられ、層１１８が省略された。これらの“従来技術”のデバイスも、上記のように測定された。
【００５９】
図８〜１０のグラフ上の太い結果線は、第２実施形態に対する結果であり（Ｒｕ−ＩｎＰのキーにおいてラベル表示される）、一方、グラフ上の細い結果線は、“従来技術”デバイスのそれらである。図８〜１０における全てのグラフにおいて、測定された全ての温度で、“Ｒｕ−ＩｎＰ”デバイスに対するレーザー閾値電流は、“従来技術”デバイスよりも低い。低い閾値電流は、提供された“Ｒｕ−ＩｎＰ”デバイスにおけるｎ−型Ｒｕ−ドープＩｎＰの薄い０．１μｍの層の組み込みが、３０℃等の低い動作温度においてさえ、従来技術デバイスよりもリーク電流遮断を高めたことを示す。
【００６０】
高温でのＲｕ−ＩｎＰデバイスの特に改善された性能が、図９および１０に示される。上記のように、３０℃でさえ、ある改善が明らかであるが（図８参照）、従来技術デバイスと比較して、Ｒｕ−ＩｎＰデバイスは、所定の注入電流に対して、著しく高い値の光出力を示す。図１０において、１５０ｍＡの電流におけるＲｕ−ＩｎＰデバイスの出力は、従来技術デバイスのそれの約２倍に近い。図８〜１０において、また、電流が増大するにつれて、Ｒｕ−ＩｎＰデバイスが、出力を低減させず、これは、７０および９０℃の高温で、Ｒｕドープデバイスの低減されたリーク電流をさらに意味することを示す。
【００６１】
（第三実施形態）
本発明の第３実施形態は、本発明の第１および第２実施形態に基づくものであり、以下において説明する付加的な特徴を備える。図６は、本発明の第３実施形態によるデバイス構造の断面を示す。この実施形態は、第１および第２実施形態と類似しており、順方向バイアスの場合にデバイスのキャパシタンスを低減させるために、ドープされていない真性半導体材料の層１１９をさらに含む。従って、本発明の第３実施形態は、使用時に、１０Ｇｂｉｔ／ｓ等のデータ速度で直接変調されることが可能なデバイスを提供する。真性層１１９の機能は、電流遮断構造内において、ｎ層配列１２０とｐ層（複数可）１０５とを物理的に分離することであり、これにより、電流遮断構造の電流遮断ｐ−ｎ接合の幅を増大させる。
【００６２】
メサ製造プロセスは、第１実施形態において説明されたそれらと同じであるため、詳しくは説明しない。層１０５の上に、ＩｎＰ等のドープされていないまたは真性の半導体の層１１９が成長され、０．１μｍ〜０．５μｍの間の好ましい厚さを有する。原則としては、真性／ドープされていない材料の１つまたは複数の層が、成長されうる。層１１９の上に、ｎ−型半導体材料の１つまたは複数の層を含む配列１２０が成長され、第１および第２実施形態において上述されたように、少なくとも１つのｎ−型層が、Ｒｕ−ＩｎＰである。配列１２０は、“低移動度配列”と呼ばれることが可能であり、好ましくは、低移動度のｎドープＲｕ  ＩｎＰの単層か、または、第２実施形態において説明されたような、複数の層のいずれかを含み、該複数の層の少なくとも１つは、薄い低移動度のｎドープＲｕ  ＩｎＰ層であり、該複数の層の少なくとも１つは、薄い高移動度のｎドープＩｎＰ層であり、制限されるものではないがＳ等の従来のドーパントを使用して成長される。配列１２０の全体の厚さは、典型的には、０．１μｍ〜０．８μｍの範囲内である。しかしながら、第３実施形態において、Ｒｕ−ＩｎＰ層が、０．６μｍまたは０．８μｍよりも大きな厚さを有しうることも考えられる。第１の２つの実施形態と同様に、再−成長を完結させるために、ｐ−ドープ半導体材料のオプション薄層１１８、好ましくは、ＺｎドープＩｎＰが、層１２０の上部上に成長されうる。
【００６３】
上記において説明された３つの実施形態は、半導体レーザー、または半導体光増幅器（ＳＯＡ）等の低インピーダンス順方向バイアスデバイスの製造に適している。しかしながら、メサ側壁に隣接し、接触する図４〜６のｐドープＩｎＰ層１０５の使用は、電界吸収変調器（ＥＡＭ）または導波路型フォトダイオード（ＰＤ）等の高インピーダンス逆方向バイアスデバイスにおいて高キャパシタンスを生じる。電流遮断構造は、順方向バイアスデバイスに対してのみ機能するため、また、順方向バイアスデバイスおよび逆方向バイアスデバイスの両方を組み込んだモノリシックに統合されたデバイスにおいて、活性層（複数可）１０３に対する層１０５の位置は、上記３つの実施形態の有用性を制限する。モノリシックに統合されたデバイスは、（順方向バイアス）レーザーまたはＳＯＡ、およびモノリシックに統合された光デバイスにおけるＥＡＭまたはＰＤ等の逆方向バイアスデバイスを含みうる。このようなモノリシックデバイスの例が、統合されたレーザー変調器である。
【００６４】
（第４実施形態）
本発明の第４実施形態は、本発明の第１、第２および第３実施形態に基づくものであり、以下において説明する付加的な特徴を備える。
【００６５】
図７は、本発明の第４実施形態によるデバイスの断面を示し、該デバイスは、順方向および逆方向バイアスデバイスの両方、ならびに、１つのチップ内に順方向および逆方向バイアスデバイスの両方を含む統合デバイスに使用するのに適した電流遮断構造を備える。
【００６６】
ここでもまた、ウェハー成長およびメサ形成プロセスは、別個の半導体レーザー、ＳＯＡ、ＥＡＭ、またはＰＤ等の単一バイアスデバイスに対する先の実施形態において説明されたものである。デバイスの順方向および逆方向バイアス部の両方に対してデバイス構造を最適化するために、モノリシックチップに対して、付加的なステップが組み込まれることが必要とされうる。このような修正が、制限するものではないが、量子井戸無秩序化、または突き合わせ結合再成長を含む。
【００６７】
この実施形態において、第１再−成長において成長された第１層１１９ａは、ＩｎＰ等のドープされていないまたは真性の半導体層である。層１１９ａは、メサ側壁およびウェハーのエッチングされた表面の上の連続層と緊密に接触して、該連続層を提供する。層１１９ａの厚さは、典型的には、０．１μｍと０．５μｍとの間である。層１１９ａの上に、ＺｎドープＩｎＰ等のｐ−型半導体材料の層１０５ａが成長される。層１０５ａが、０．０５μｍ〜０．５μｍの間の典型的な厚さを有し、５ｅ１７ｃｍ−３〜１ｅ１８ｃｍ−３の間の好ましいドーピングレベルを含むが、原則としては、それが、任意の適当な厚さおよびドーピングレベルであることが可能である。層１０５ａの上に、低移動度配列１２０または第２および第３実施形態において説明したようなｎ−型Ｒｕ−ドープＩｎＰの単層が成長される。第４実施形態において、Ｒｕ−ＩｎＰ層（複数可）が、０．６μｍまたは０．８μｍより大きな厚さを有しうることが考えられる。
【００６８】
全ての上記実施形態における層は、当業者が通常利用可能な他の技術およびプロセスを使用して形成されうる。さらに、本出願において説明された層が形成される順番および層を形成する手段は、本発明の電流遮断構造を備えたデバイスを形成する好ましい例として役立つのみであり、原則として、他のプロセスおよび順序で形成されうる。ｐ−ドープ半導体層１０５、１０５ａ、１１８は、１つまたは複数の同様なまたは異なるｐ−ドープ材料層を備えうる。
【符号の説明】
【００６９】
１０１  基板
１０２  バッファ層
１０３  活性層
１０４  半導体材料層
１０５  半導体材料層
１０７  クラッド層
１０８  接触層
１０９  マスク層
１１０  接触層
１１７  半導体材料層
１１８  半導体材料層
【図１】
2013519241.tif 000004
【図２】
2013519241.tif 000005
【図３】
2013519241.tif 000006
【図４】
2013519241.tif 000007
【図５】
2013519241.tif 000008
【図６】
2013519241.tif 000009
【図７】
2013519241.tif 000010
【図８】
2013519241.tif 000011
【図９】
2013519241.tif 000012
【図１０】
2013519241.tif 000013
【手続補正書】
【提出日】平成24年9月20日(2012.9.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電流遮断構造を備えた電子デバイスであって、
前記電流遮断構造が、
ａ）第１ｐ−型半導体材料層と、
ｂ）ｎ−型ルテニウムドープリン化インジウム（Ｒｕ−ＩｎＰ）層を備えた半導体材料配列と、
を備え、
前記半導体材料配列と、ｐ−型半導体材料層と、が、第１ｐ−ｎ接合を形成し、
前記ｎ−型ルテニウムドープリン化インジウム層が、０．６μｍ未満の厚さを有することを特徴とするデバイス。
【請求項２】
前記半導体材料配列が、前記ｎ−型ルテニウムドープリン化インジウム層と、１つまたは複数のさらなるｎ−型ＩｎＰ材料と、を含む層積層体である、請求項１に記載のデバイス。
【請求項３】
前記電流遮断構造が、真性半導体材料をさらに備える、請求項１または２に記載のデバイス。
【請求項４】
前記第１ｐ−ｎ接合の一側に配置された第２ｐ−ｎ接合をさらに備え、
前記第２ｐ−ｎ接合が、ｎ−型半導体材料層と、ｐ−型半導体材料層と、を備える、請求項１から３のいずれか一項に記載のデバイス。
【請求項５】
前記ｎ−型ルテニウムドープリン化インジウム層と、第１ｐ−型半導体材料層と、が、前記第２ｐ−ｎ接合のｎおよびｐ−型半導体材料層に実質的に対向する方向に配置された、請求項４に記載のデバイス。
【請求項６】
前記第２ｐ−ｎ接合が、前記真性半導体材料に隣接する、請求項５に記載のデバイス。
【請求項７】
電流遮断構造を備えた電子デバイスであって、
前記電流遮断構造が、
ａ）第１ｐ−型半導体材料層と、
ｂ）ｎ−型ルテニウムドープリン化インジウム（Ｒｕ−ＩｎＰ）層を備えた半導体材料配列と、
を備え、
前記半導体材料配列と、ｐ−型半導体材料層と、が、第１ｐ−ｎ接合を形成し、
前記半導体材料配列が、前記ｎ−型ルテニウムドープリン化インジウム層と、１つまたは複数のさらなるｎ−型ＩｎＰ材料と、を備えた層積層体であることを特徴とするデバイス。
【請求項８】
前記第１ｐ−ｎ接合の一側に配置された第２ｐ−ｎ接合をさらに備え、
前記第２ｐ−ｎ接合が、ｎ−型半導体材料層と、ｐ−型半導体材料層と、を備える、請求項７に記載のデバイス。
【請求項９】
前記ｎ−型ルテニウムドープリン化インジウム層と、第１ｐ−型半導体材料層と、が、前記第２ｐ−ｎ接合のｎおよびｐ−型半導体材料層に実質的に対向する方向に配置された、請求項８に記載のデバイス。
【請求項１０】
電流遮断構造を備えた電子デバイスであって、
前記電流遮断構造が、
ａ）第１ｐ−型半導体材料層と、
ｂ）ｎ−型ルテニウムドープリン化インジウム（Ｒｕ−ＩｎＰ）層を備えた半導体材料配列と、
を備え、
前記半導体材料配列と、ｐ−型半導体材料層と、が、第１ｐ−ｎ接合を形成し、
前記電流遮断構造が、真性半導体材料をさらに備えることを特徴とするデバイス。
【請求項１１】
前記半導体材料配列が、前記ｎ−型ルテニウムドープリン化インジウム層と、１つまたは複数のさらなるｎ−型ＩｎＰ材料と、を含む層積層体である、請求項１０に記載のデバイス。
【請求項１２】
前記第１ｐ−ｎ接合の一側に配置された第２ｐ−ｎ接合をさらに備え、
前記第２ｐ−ｎ接合が、ｎ−型半導体材料層と、ｐ−型半導体材料層と、を備える、請求項１０または１１に記載のデバイス。
【請求項１３】
前記ｎ−型ルテニウムドープリン化インジウム層と、第１ｐ−型半導体材料層と、が、前記第２ｐ−ｎ接合のｎおよびｐ−型半導体材料層に実質的に対向する方向に配置された、請求項１２に記載のデバイス。
【請求項１４】
前記第２ｐ−ｎ接合が、前記真性半導体材料に隣接する、請求項１３に記載のデバイス。
【請求項１５】
前記ルテニウムドープリン化インジウム層が、０．１μｍ〜０．４μｍの間の厚さを有する、請求項１０から１４のいずれか一項に記載のデバイス。
【請求項１６】
前記電流遮断構造が、第２ｐ−型半導体材料を備える、請求項１０から１５のいずれか一項に記載のデバイス。
【国際調査報告】
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