(57)【要約】  とりわけＧａＮベースのＨＥＭＴデバイスに関し、ガイドチャネル内の電界ピークを低減するために、ゲート電極とドレイン電極の間におけるガイドチャネルの部分区間における層抵抗を、隣接領域における層抵抗よりも増加させるよう提案する。後から面積選択的に層抵抗を増加するための種々の手段が記載されている。
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【特許請求の範囲】
【請求項１】
第１半導体層と、該第１半導体層の上に堆積される第２半導体層と、前記第２半導体層との層境界にて前記第１半導体層の中に形成される、ガイドチャネル内の２次元電子ガスと、横方向に互いに離間配置された、前記ガイドチャネルに導電的に接続されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極の間に設けられたゲート電極と、を有する
ＨＥＭＴ構造の半導体デバイスにおいて、
前記ガイドチャネルの層抵抗は、前記ソース電極と前記ゲート電極の間の電流方向において不均一になっており、前記ガイドチャネルの層抵抗は、前記ゲート電極と前記ドレイン電極の間に位置する前記ガイドチャネルの部分区間において、前記部分区間の両側に位置するガイドチャネルの隣接領域に比べて高められている、
ことを特徴とするデバイス。
【請求項２】
前記部分区間における層抵抗は、前記隣接領域における平均的な層抵抗よりも少なくとも４％だけ、とりわけ少なくとも８％だけ高い、
ことを特徴とする請求項１記載のデバイス。
【請求項３】
前記ソース電極の方向に位置する隣接領域における層抵抗は、前記ソース電極と前記ドレイン電極の間の範囲内での最小値をとる、
ことを特徴とする請求項１または２記載のデバイス。
【請求項４】
前記部分区間は、前記ゲート電極と前記ドレイン電極の間におけるガイドチャネルの長さよりも短い、
ことを特徴とする請求項１から３のいずれか一項記載のデバイス。
【請求項５】
前記部分区間は、前記ゲート電極と前記ドレイン電極の間におけるガイドチャネルの長さの６０％未満、とりわけ４０％未満である、
ことを特徴とする請求項４記載のデバイス。
【請求項６】
前記部分区間の長さは、前記ゲート電極とドレイン電極の間におけるガイドチャネルの長さの少なくとも１０％、とりわけ少なくとも２０％である、
ことを特徴とする請求項４または５記載のデバイス。
【請求項７】
前記部分区間は、前記ドレイン電極よりも前記ゲート電極の近傍に位置する、
ことを特徴とする請求項４から６のいずれか一項記載のデバイス。
【請求項８】
前記部分区間は、前記ゲート電極の位置とオーバーラップする、
ことを特徴とする請求項４から６のいずれか一項記載のデバイス。
【請求項９】
前記部分区間に亘る第２半導体層の層厚は、前記隣接領域に亘る第２半導体層の層厚よりも薄い、
ことを特徴とする請求項１から８のいずれか一項記載のデバイス。
【請求項１０】
前記部分区間に亘る第２半導体層の層厚は、前記隣接領域に亘る第２半導体の層厚よりも少なくとも５％だけ、とりわけ少なくとも１０％だけ薄い、
ことを特徴とする請求項９記載のデバイス。
【請求項１１】
前記層厚が低減された領域は、前記ゲート電極に対して横方向に前記ドレイン電極の方向にシフトされて配置されている、
ことを特徴とする請求項９または１０記載のデバイス。
【請求項１２】
前記ソース電極と前記ドレイン電極の間における前記第２半導体の最大層厚は、３０ｎｍ未満、とりわけ少なくとも２５ｎｍ未満である、
ことを特徴とする請求項１から１１のいずれか一項記載のデバイス。
【請求項１３】
前記部分区間に亘る第２半導体層は、前記第２半導体層の堆積後にイオン注入によって該第２半導体層に供給される付加的な構成要素を含む、
ことを特徴とする請求項１から１２のいずれか一項記載のデバイス。
【請求項１４】
前記部分区間に亘る第２半導体層は、前記イオン注入によって生じた格子欠陥を有する、
ことを特徴とする請求項１３記載のデバイス。
【請求項１５】
前記付加的な構成要素として、元素Ｏ，Ｈ，Ａｒ，Ｎ，および／またはＺｎが、イオン注入によって供給されている、
ことを特徴とする請求項１３または１４記載のデバイス。
【請求項１６】
前記第２半導体層に亘って、最も上の半導体層として別の半導体層が堆積されている、
ことを特徴とする請求項１から１５のいずれか一項記載のデバイス。
【請求項１７】
前記別の半導体層は、前記部分区間には存在していない、
ことを特徴とする請求項１６記載のデバイス。
【請求項１８】
最も上の半導体層の上に、パッシベーション層として誘電性の層が堆積されている、
ことを特徴とする請求項１から１７のいずれか一項記載のデバイス。
【請求項１９】
前記部分区間に亘るパッシベーション層は、前記隣接領域に亘るパッシベーション層とは、組成および／または堆積プロセスのパラメータが異なっている、
ことを特徴とする請求項１８記載のデバイス。
【請求項２０】
前記部分区間に亘るパッシベーション層は、前記隣接領域に亘るパッシベーション層に対して付加的な構成要素を含む、
ことを特徴とする請求項１９記載のデバイス。
【請求項２１】
前記パッシベーション層は、少なくとも大部分が窒化ケイ素によって形成されている、
ことを特徴とする請求項１８から２０のいずれか一項記載のデバイス。
【請求項２２】
前記部分区間に亘るパッシベーション層は、元素Ｏ，Ａｒ・・・のうちの少なくとも１つを含む、
ことを特徴とする請求項２１記載のデバイス。
【請求項２３】
前記第１半導体層はＧａＮからなる、
ことを特徴とする請求項１から２２のいずれか一項記載のデバイス。
【請求項２４】
前記第２半導体層は、ＡｌｘＧａ１−ｘＮからなる、
ことを特徴とする請求項２３記載のデバイス。
【請求項２５】
前記Ａｌ成分ｘは、最大でもｘ＝０．３、とりわけ最大でもｘ＝０．２５である、
ことを特徴とする請求項２４記載のデバイス。
【請求項２６】
前記第２半導体層はドーピングされていない、
ことを特徴とする請求項１から２５のいずれか一項記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＨＥＭＴ構造の半導体デバイスに関する。
【０００２】
ＨＥＭＴ（high electron mobility transistor）デバイスは、エピタキシャルに上下に堆積された２つの異なるバンドギャップを有する半導体層間の層境界に、いわゆる２次元電子ガスを有する非常に層厚の薄いガイドチャネルを含み、この２次元電子ガス内では電子が非常に高い移動度を有している。ガイドチャネルに平行して互いに離間して配置されているソース電極およびドレイン電極は、ガイドチャネルと電気的に導通するように接続されている。ソース電極とドレイン電極の間にはゲート電極が配置されており、ゲート電極は、ガイドチャネルに対して電気的に絶縁されており、ゲート電極を用いて、ソース電極とドレイン電極の間でガイドチャネルを流れる電流の流れを制御することができる。
【０００３】
ＨＥＭＴデバイスに関して知られている種々の半導体材料の中でも、ＧａＮベースのＨＥＭＴデバイスは、他の材料、とりわけＧａＡｓベースのＨＥＭＴデバイスに比べて格段に高いＲＦ電力密度を特徴としている。その上、ＧａＮベースのＨＥＭＴデバイスは高い動作温度でも動作でき、例えば宇宙で使用される場合には、高エネルギの放射に対してより頑強である。このような特別な特性はとりわけ、第１半導体材料であるＧａＮの上に典型的に第２半導体材料として堆積されるＡｌＧａＮのバンドギャップが大きいことに起因している。ここでは電子同士がガイドチャネルの中で特に強固に結合されているので、相応により高い電界を印加することができ、より高いソース・ドレイン電圧によってデバイスを動作させることができ、これによってさらに大きい出力電力を達成することができる。
【０００４】
一般的に電子デバイスは、動作温度および電気的負荷（電力）が上昇するとより迅速に劣化する。関連する温度は、環境温度と、電気的な動作時の自己加熱とによって生じる。
したがって、適切なケーシング技術を用いた適切なヒートシンクによる排熱が、ＧａＮパワーエレクトロニクスにおける重要なテーマとなっている。
【０００５】
電気的な動作時に電流の流れが温度を上昇させ、これによって劣化が促進される一方で、デバイス内の局地的な電界もまた、信頼性と呼ばれる長期安定性にとって重要である。電界がより高くなると劣化が加速される。高い温度ならびに高い電界ピークも迅速な劣化の原因となるので、これら２つの値はできるだけ低く抑えるべきである。ＧａＮベースのＨＥＭＴの動作時には、ゲートとドレインの間の電界がゲートの近傍において最も高いことが知られている。したがってそこでは、劣化に対して危機的な２つのパラメータ、すなわち（高い電力密度に基づく）温度ならびに電界そのものが最も高くなっている。ソースとドレインの間ないしゲートとドレインの間に電圧が印加された場合、半導体内の電界分布は一定ではなく、空間電荷帯の近傍で特徴的な最大値を有する。
【０００６】
電界の最大値を低減するために、例えば非対称なゲートの選択、偏向ゲート（slanted gate）の形成、またはゲート電極における付加的なフィールドプレートのような手段が公知である。フィールドプレートを有する装置は、例えばＤＥ１１２００８００１０３９Ｔ５またはＤＥ１０２００８０５２５９５Ａ１に記載されている。
【０００７】
さらにはＵＳ２００７／０２２４７１０Ａ１から、フィールドプレートに似た効果を、ＡｌＧａＮ層に負の蛍光イオンを注入することによって、またはＡｌＧａＮの表面における表面電荷によって達成することが公知である。同じ刊行物では、ＡｌＧａＮ層に設けられた凹部の中にゲート電極の電極脚部を埋め込んで、ガイドチャネルのより近傍に位置決めすることが提案されている。
【０００８】
本発明の課題は、とりわけＧａＮベースのＨＥＭＴデバイスの電気的耐久性を向上させること、ないしはこのようなデバイスの長期安定性（信頼性）を改善することにある。
【０００９】
本発明は、独立請求項に記載されている。従属請求項は、本発明の有利な実施形態および発展形態を含む。
【００１０】
驚くべきことに、電気デバイスにとって望ましくないガイドチャネルの層抵抗の増加が、長期安定性を改善し、ゲート電極とドレイン電極の間の部分区間におけるガイドチャネルの層抵抗を、隣接領域におけるガイドチャネルの層抵抗に比べて高くし、層抵抗の分布を電流の流れ方向に不均一にすることによって、ソース電極とドレイン電極との間における層抵抗が一定であるその他の構成が同じＨＥＭＴデバイスと比べて、ＨＥＭＴデバイスの損傷の危険なく出力電力を格段に増加させることができることが判明した。
【００１１】
この層抵抗は、典型的にはガイドチャネルが開放されている場合、つまりガイドチャネルがゲート電圧によって制限されていない場合に検出可能な、単位面積当たりのオーム（Ω／ｓｑ）で測定されるＨＥＭＴデバイスの特性量である。
【００１２】
部分区間は有利には、ゲート電極の垂直投影とドレイン電極の垂直投影との間におけるガイドチャネルの長さよりも短く、有利には前記長さの少なくとも１０％、とりわけ少なくとも２０％、最大でも７５％、とりわけ最大でも５０％であるが、しかしながら前記長さ全体に亘って延在することも可能である。より高い層抵抗を有する部分区間は、有利には、デバイスの動作時に最も高い電界強度が予想される位置に配置することができる。電界強度の最大値は、典型的にはゲート電極の近傍にて、ゲート電極に対してドレイン電極の方向にシフトされた位置にあり、精確な位置は、ＨＥＭＴの構造および電気的な動作パラメータに応じて変化し得る。部分区間は、層抵抗を増加させるために講じられる手段の形式に応じて、ゲート電極の電極脚部の位置とオーバーラップすることができるが、しかしながら有利には完全に、ドレイン電極とゲート電極の電極脚部との間の領域に配置されている。部分区間の重心は、電界強度の最大値の位置に対してドレイン電極の方向にシフトされた位置とすることができる。
【００１３】
ガイドチャネル内の層抵抗が種々のパラメータに依存すること自体は公知であり、所期の層抵抗を調整するために利用することができる。部分区間において増加した抵抗値を有する、本発明による層抵抗の不均一な分布のために、有利には、層境界の上側に位置する層の構造および／または組成に関連した手段が実施される。この層は、第２半導体層の他に、とりわけさらなる別の半導体層および／またはパッシベーション層を含むことができる。とりわけ、１つまたは複数のこのような層は、部分区間に亘って、該部分区間に隣接する領域とは異なる形状にすることができる。
【００１４】
部分区間における層抵抗を増加させるために、有利な第１実施形態においては、第２半導体層の層厚を部分区間に亘って低減させることができ、この層厚の低減は、隣接領域に亘る層厚の、有利には少なくとも５％、とりわけ少なくとも１０％である。層厚の低減は、有利には、前もって堆積された第２半導体層をマスキングして部分的にエッチング除去することよって実施され、このエッチング除去の工程は、別の層、とりわけ別の半導体層および／またはパッシベーション層を堆積させる前に実施することができるか、または、第２半導体層の上に既に堆積された１つまたは複数の層が、部分区間に亘って再び選択的に除去される。隣接領域における第２半導体層の厚さは、有利には３０ｎｍよりも薄く、とりわけ２５ｎｍよりも薄い。
【００１５】
別の実施形態においては、最も上の半導体層、つまり第２半導体層、または、第２半導体層の上に堆積される別の半導体層、とりわけＡｌＧａＮ層の上に堆積されるＧａＮ層、の上にあるパッシベーション層を、部分区間に亘って、隣接領域とは異なる形状にすることができる。とりわけパッシベーション層は、第１ステップにて、部分区間および隣接領域に亘って全面的かつ一体的に堆積させ、そして面積選択的に部分的または完全に再び除去して、別の特性によって改めて堆積させることができる。
【００１６】
層抵抗に対する影響の違いは、例えば、パッシベーション層の第１の堆積時および後続の２回目の堆積時にプロセスパラメータを異ならせることによって達成することができる。パッシベーション層の堆積時におけるプロセスパラメータに対する層抵抗の依存性は、例えばApplied Physic Letters 89, 223523 (2006)から公知である。
【００１７】
パッシベーション層は、一方では部分区間に亘って、他方では隣接領域に亘って、異なる組成を有することができ、例えばＳｉＮおよびＳｉＯＮから形成すること、および／または、不純物原子を含むことができる。不純物原子は、一体的に形成されたパッシベーション層の中に、後から面積選択的に付与することも可能である。
【００１８】
さらなる別の実施形態においては、層抵抗を増加させるために、第２半導体層の堆積後に、部分区間に亘って第２半導体の中に面積選択的に不純物原子を注入することによって、ガイドチャネルの部分区間における層抵抗を増加させることができる。この場合の、注入された原子の効果は、とりわけ注入時に格子欠陥が形成されることに基づく。注入のために、とりわけ元素Ｏ，Ｈ，Ａｒ，Ｎ，またはＺｎの正のイオンが有利である。注入は、第２半導体層上に堆積されるさらなる半導体層を貫通するように実施することもできる。
【００１９】
部分区間における層抵抗は、有利には、ガイドチャネルの隣接領域における平均的な層抵抗よりも少なくとも４％だけ高く、とりわけ少なくとも８％だけ高い。有利には、ソース電極とゲート電極の間の領域における層抵抗は、ガイドチャネルの延在に亘って最小値を有し、これによって有利には、導線抵抗（ソースアクセス抵抗）を特に僅かに抑えることができる。ゲート電極とソース電極の間の特に僅かな層抵抗は、第２半導体層の堆積後にソース電極とゲート電極の間の領域に亘って面積選択的に実施される、層抵抗を低減するための手段によっても達成することができる。
【００２０】
以下、本発明を、図面を参照しながら有利な実施形態に基づきより詳細に説明する。
【図面の簡単な説明】
【００２１】
【図１】図１は、ＨＥＭＴ構造の概略図である。
【図２】図２は、ガイドチャネルの電界分布を示す図である。
【図３】図３は、バリア層の厚さが低減されている実施形態を示す図である。
【図４】図４は、イオン注入による実施形態を示す図である。
【図５】図５は、パッシベーション層が局地的に変化されている実施形態を示す図である。
【００２２】
図１は、ＧａＮベースのＨＥＭＴ構造の原理を概略的に図示しており、ＳｉＣ基板ＳＵの上に、通常は・・・層と呼ばれるＧａＮからなる層ＳＫが成長される。第１半導体層である層ＳＫの上には、通常はバリア層と呼ばれる第２半導体層ＳＢが堆積されている。第２半導体層は、第１半導体層ＳＫよりも大きなバンドギャップを有しており、有利にはＡｌｘＧａ１−ｘＮからなり、ここでの第２半導体層中のＡｌ含有率ｘは、有利にはｘ＝０．３よりも小さく、とりわけｘ＝０．２５よりも小さい。第１半導体層ＳＫと第２半導体層ＳＢの間の境界面において、層境界ＳＧの平面に対して垂直方向に非常に薄いガイドチャネルの中にいわゆる２次元電子ガスＥＧが形成されており、この電子ガスＥＧ中では電子が、層境界ＳＧに平行に、非常に高い移動性を有している。
【００２３】
第２半導体層ＳＢの上には、カバー層として別の半導体層ＳＣを堆積させることができる。この半導体層ＳＣは通常はキャップ層とも呼ばれ、典型的にはＧａＮからなる。
【００２４】
しかしながら、図示した実施形態ではカバー層ＳＣで表されている最も上の半導体層そのものをバリア層ＳＢとすることも可能である。この最も上の半導体層の上には、ソース電極ＳＯと、ソース電極ＳＯから横方向に離間されたドレイン電極ＤＲとが形成されており、これらの電極は、ガイドチャネルの２次元の電子ガスＥＧと低抵抗な状態で接続されている。ソース電極ＳＯとドレイン電極ＤＲの間には、最も上の半導体層の上にゲート電極ＧＡが載置されている。ゲート電極ＧＡは、最も上の半導体層と共にショットキーコンタクトを形成しており、リーク電流を除いて、ガイドチャネル内の電子ガスＥＧとは電気的に接続されていない。図示した実施形態においては、ゲート電極ＧＡはＴ型ゲートとして構成されており、このＴ型ゲートは、最も上の半導体層ＳＣの上に、横方向に幅狭のゲート脚部ＧＦと、ゲート脚部ＧＦに比べて幅広のゲート頭部ＧＫとを有する。
【００２５】
最も上の半導体層ＳＣの表面にはパッシベーション層ＰＡが被覆されており、該パッシベーション層は、ゲート脚部ＧＦから横方向に、部分的にソース電極ＳＯおよびドレイン電極ＤＲの上にまで達している。ゲート電極は有利にはパッシベーション層ＰＡの堆積後に形成され、この際、パッシベーション層ＰＡにはゲート脚部ＧＦのための窓が形成される。
【００２６】
第１半導体層ＳＫは、典型的には・・・ｎｍ範囲の層厚を有しており、第２半導体層ＳＢは、第１半導体層ＳＫに比べて薄く、有利には３０ｎｍよりも薄い層厚、とりわけ２５ｎｍよりも薄い層厚を有する。場合によって設けられるカバー層ＳＣはさらに薄く、典型的には４ｎｍよりも薄い層厚を有する。パッシベーション層ＰＡの厚さは、有利には・・・ｎｍと・・・ｎｍの間の範囲にある。第１半導体層ＳＫにおいて、第２半導体層ＳＢとの層境界ＳＧに形成されるガイドチャネルは、典型的には・・・ｎｍよりも薄い厚さを有する。
【００２７】
ＨＥＭＴに関して、とりわけ上に挙げた構造に別の層を加えたバリエーション、ないしは図１に図示した層を複数の部分層に分割したバリエーションも基本的に公知である。半導体層ＳＫ，ＳＢ，ＳＣは、ＧａＮベースのＨＥＭＴ構造の場合には、有利にはドーピングされていない。
【００２８】
図１の原理に基づくＧａＮベースのＨＥＭＴ構造の場合には、例えば既に冒頭に挙げたＵＳ２００７／０２２４７１０Ａ１に関して述べたように、ソース電極ＳＯとドレイン電極ＤＲの間のガイドチャネルに沿って、図２の実線で示す参照符号Ｆ１が付された電界分布が生じる。電界分布Ｆ１は、ゲート電極ＧＡの近傍で特徴的な電界強度Ｅのピークを有する曲線を示す。電界強度のピーク値、および、ゲート電極とドレイン電極の間の位置は、個々のＨＥＭＴデバイスの構造と動作パラメータとに依存している。
【００２９】
ＨＥＭＴデバイスの出力電力が高い場合には、電界強度のピーク値は図２に図示したように臨界値ＥＫを上回り、このことがデバイスの劣化または損傷を引き起こすことがある。図２には、破線によって、本発明に基づくＨＥＭＴデバイスの場合に生じ得る電界分布が示されており、ここでは、電界分布Ｆ１の場合と実質的に同じソース・ドレイン・電圧および同じ出力電力を前提としている。電界強度のピーク値は、電界分布Ｆ２およびＦ３の場合には格段に低減されており、とりわけ臨界値ＥＫよりも下まで低減されている。
【００３０】
図３には本発明の第１実施形態が図示されており、ここでは半導体積層体ＳＫ，ＳＢ，ＳＣの堆積後に、部分区間Ｔ３の上で半導体材料の局所的なバックエッチングを行うことによって、ガイドチャネルの部分区間Ｔ３の上側における第２半導体層の層厚ＤＢが寸法ＤＤだけ低減されている。この実施形態においては、カバー層ＳＣは完全に除去されており、第２半導体層ＳＢは、深さＤＤに至るまで面積選択的に局所的に除去されている。別の実施形態では、第２半導体層ＳＢの層厚を局所的に低減するバックエッチングを、別の半導体層ＳＣを堆積させる前に行うことも可能であり、したがってこの場合には、第２半導体層ＳＢに設けられた凹部が、その後に堆積されるカバー層によって、部分区間Ｔ３に亘る領域においても被覆されることとなる。図示した実施形態においては、半導体層内の凹部ＲＢは、その後に堆積されるパッシベーションＰＡの材料によって充填されている。
【００３１】
図４は、本発明の１つの実施形態を示しており、ここでは第２半導体層の部分体積ＩＰに、ガイドチャネルの部分区間Ｔ４に亘って面積選択的に、イオンが注入されている。このイオンは、とりわけ注入時の結晶損傷の形成によって、ガイドチャネルの部分区間Ｔ４における層抵抗を、隣接領域ＮＳ，ＮＤに比べて増加させるものである。イオン注入はカバー層ＳＣを貫通するように実施することができ、有利には、第２半導体層ＳＢの層厚全体を貫通するまでは達しない。
【００３２】
図５は、本発明の有利な１つの実施形態を図示しており、ここでは、半導体層ＳＫ，ＳＢ，ＳＣおよびパッシベーション層ＰＡの堆積後、パッシベーション層に、部分区間Ｔ５に亘って面積選択的に、隣接領域ＮＳ，ＮＤに亘るパッシベーション層とは異なる層パラメータを有するパッシベーション層領域Ｐ２が形成されている。例えば、パッシベーション層ＰＡを一般的な方法によってＳｉＮから形成し、部分区間Ｔ５に亘るパッシベーション層Ｐ２をＳｉＯＮから形成することができる。このために、ＳｉＮからなるパッシベーション層ＰＡを全面的に堆積させた後、部分区間Ｔ５に亘ってパッシベーション層に窓がエッチング除去され、選択的に、この窓の中または全面的に、パッシベーション材料としてＳｉＯＮが堆積される。別の堆積パラメータを用いて、パッシベーション領域Ｐ２のための、パッシベーション層ＰＡの開放された窓の中に、再びＳｉＮを堆積させることも可能である。
【００３３】
上述した特徴、特許請求の範囲に記載した特徴、ならびに図面から見て取れる特徴は、個々でも種々異なる組み合わせでも、有利に実現することができる。本発明は、記載した実施形態に限られているわけではなく、当業者の能力の範囲内で様々に変更可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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2013529385.tif 000009
2013529385.tif 000010
2013529385.tif 000011
2013529385.tif 000012
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