【事件の表示】
　特許第２７０５１０６号「半導体装置の製造方法」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２７０５１０６号の特許を維持する。
【理由】
１．　手続の経緯
　特許出願　　　　　　昭和６３年５月２５日
　特許権設定登録（第２７０５１０６号）
　　　　　　　　　　　平成９年１０月９日
　特許異議の申立て（申立人宮原千佳子）
　　　　　　　　　　　平成１０年７月２７日
　取消理由通知　　　　平成１１年１月１１日
　訂正請求　　　　　　平成１１年３月２３日
　訂正拒絶理由　　　　平成１１年５月７日
　補正書（訂正請求）　平成１１年８月３日
２　訂正発明
　訂正請求（平成１１年３月２３日付け）及び手続補正書（訂正請求）（平成１１年８月３日付け）により、本件特許の特許請求の範囲請求項１
「（ａ）第１導電型のチャネルストッパ領域及び前記チャネルストッパ上の素子分離領域を形成する工程と同時に第１導電型の第１トランジスタのオフセット領域を形成する工程、
（ｂ）前記（ａ）の工程の後に、前記第１トランジスタ及び第２導電型の第２トランジスタのゲート電極を形成する工程、
（ｃ）前記第２トランジスタのゲート電極をマスクとして前記第２トランジスタのソース及びドレイン領域となる低濃度拡散層を形成する工程、
（ｄ）前記第２トランジスタのゲート電極に側壁を設けた後、前記第２トランジスタのゲート電極及び側壁をマスクとして、前記第２トランジスタのソース及びドレイン領域となる高濃度拡散層を形成する工程、
（ｅ）前記第１トランジスタのゲート電極をマスクとして前記第１トランジスタのソース及びドレイン領域となる拡散層を形成する工程、
とを有することを特徴とする半導体装置の製造方法。」を、
「（ａ）第１導電型のチャネルストッパ領域及び前記チャネルストッパ上の素子分離領域を形成する工程と同時に第１導電型の第１トランジスタのオフセット領域を形成する工程、
（ｂ）前記（ａ）の工程の後に、第２導電型の第２トランジスタのチャネル領域に不純物を注入するチャネルドープを行う工程、
（ｃ）前記第１トランジスタ及び第２トランジスタのゲート電極を形成する工程、
（ｄ）前記第２トランジスタのゲート電極をマスクとして前記第２トランジスタのソース及びドレイン領域となる低濃度拡散層を形成する工程、
（ｅ）前記第２トランジスタのゲート電極に側壁を設けた後、前記第２トランジスタのゲート電極及び側壁をマスクとして、前記第２トランジスタのソース及びドレイン領域となる高濃度拡散層を形成する工程、
（ｆ）前記第１トランジスタのゲート電極をマスクとして前記第１トランジスタのソース及びドレイン領域となる拡散層を形成する工程、
とを有することを特徴とする半導体装置の製造方法。」と減縮して訂正しようとするものであり、それに伴い明細書に記載を明りょうでない記載の釈明を目的として訂正するものである。
３．訂正の可否
３．１　取消理由等の概要
　上記訂正拒絶理由の概要は、新規事項を含むというものであり、上記手続補正書により、拒絶理由は解消された。
　上記取消理由の概要は、引用例１　特開昭６１−１７１１６５号公報（甲第１号証）、引用例２　特開昭６１−１５４０７８号公報（甲第２号証）、引用例３　特開昭６２−１５４２８７号公報（審査引用例１）を提示し、本件特許は、上記引用例１、２、３記載の発明に基づいて容易に発明をすることができたというものである。
　上記異議申立人宮原千佳子主張の取消理由は、特開昭６１−１７１１６５号公報（甲第１号証）、特開昭６１−１５４０７８号公報（甲第２号証）、を提示し、本件特許は、甲第１、２号証記載の発明に基づいて容易に発明をすることができたというものである。
３．２　引用例記載の発明
　引用例１には、高耐圧ＭＯＳトランジスタ（ＬＯＣＯＳ・オフセット型トランジスタ）と一般のＭＯＳトランジスタとを同一基板上に形成する製造方法が記載されている。
　引用例２には、ＭＯＳＦＥＴを形成する際に、ゲート電極に側壁を設けることで、側壁を設ける前と後の２回のイオン注入により、ＬＤＤと、高濃度ソース・ドレイン領域を形成する方法が示されている。
　引用例３には、半導体メモリにおいて、「メモリセルを、周辺回路に用いる電源電圧よりも低い電源電圧で動作させると共に周辺回路を構成しているＭＯＳトランジスタの有する高耐圧性の構造よりも低い耐圧性の構造をもつＭＯＳトランジスタで構成する。」（４頁右上欄１行から６行）と記載され、第８図には、メモリセルとして両側に側壁をもつタイプが、第９図には、メモリセルとしてドレイン側に側壁をもつタイプが、第１０図には、メモリセルとして側壁をもたないタイプが示されている。
３．３　本件特許と引用例との対比
　引用例１〜３には本件訂正請求の請求項１に係る発明の「（ｂ）前記（ａ）の工程の後に、第２導電型の第２トランジスタのチャネル領域に不純物を注入するチャネルドープを行う工程」は示されていない。そして、この構成により、「ＥＥＰＲＯＭなどの半導体記憶回路装置の高耐圧用トランジスタのうち、多数を必要としかつ微細化に有利な例えばｎチャネル・マスクトオフセット型トランジスタとたとえば周辺回路の１部に使用されるが多数を必要としないｐチャネルＬＯＣＯＳ・オフセット型トランジスタの２つのタイプの素子形成とその配置が同一基板に形成されるので、これらの高耐圧用トランジスタの質・量両面に対する最適化がはかられる」と言う特許明細書記載の効果を有する。
　してみると、本件訂正請求の請求項１に係る発明は、引用例１〜３記載の発明に基づいて容易に発明をすることができたとすることができない。
３．４　独立特許要件
　異議申立人主張の取消理由は、本件特許は、甲第１、２号証（引用例１，２）記載の発明に基づいて容易に発明をすることができたというものであるから、上述したようにこの申立には理由がない。
　その他本件訂正請求の請求項１に係る発明の独立して特許できないとする理由を発見しない。
３．５　訂正の許可
　従って、上記訂正を認める。
４．まとめ
　訂正請求された請求項１記載の発明に係る特許を取り消す理由がないので、上記結論どおり、請求項１を維持する。
【異議決定日】
平成１１年１０月２７日（１９９９．１０．２７）
【訂正の要旨】
　訂正の要旨
本件特許の特許請求の範囲請求項１の「（ａ）第１導電型のチャネルストッパ領域及び前記チャネルストッパ上の素子分離領域を形成する工程と同時に第１導電型の第１トランジスタのオフセット領域を形成する工程、
（ｂ）前記（ａ）の工程の後に、前記第１トランジスタ及び第２導電型の第２トランジスタのゲート電極を形成する工程、
（ｃ）前記第２トランジスタのゲート電極をマスクとして前記第２トランジスタのソース及びドレイン領域となる低濃度拡散層を形成する工程、
（ｄ）前記第２トランジスタのゲート電極に側壁を設けた後、前記第２トランジスタのゲート電極及び側壁をマスクとして、前記第２トランジスタのソース及びドレイン領域となる高濃度拡散層を形成する工程、
（ｅ）前記第１トランジスタのゲート電極をマスクとして前記第１トランジスタのソース及びドレイン領域となる拡散層を形成する工程、
とを有することを特徴とする半導体装置の製造方法。」を、
「（ａ）第１導電型のチャネルストッパ領域及び前記チャネルストッパ上の素子分離領域を形成する工程と同時に第１導電型の第１トランジスタのオフセット領域を形成する工程、
（ｂ）前記（ａ）の工程の後に、第２導電型の第２トランジスタのチャネル領域に不純物を注入するチャネルドープを行う工程、
（ｃ）前記第１トランジスタ及び前記第２導電型の第２トランジスタのゲート電極を形成する工程、
（ｄ）前記第２トランジスタのゲート電極をマスクとして前記第２トランジスタのソース及びドレイン領域となる低濃度拡散層を形成する工程、
（ｅ）前記第２トランジスタのゲート電極に側壁を設けた後、前記第２トランジスタのゲート電極及び側壁をマスクとして、前記第２トランジスタのソース及びドレイン領域となる高濃度拡散層を形成する工程、
（ｆ）前記第１トランジスタのゲート電極をマスクとして前記第１トランジスタのソース及びドレイン領域となる拡散層を形成する工程、
とを有することを特徴とする半導体装置の製造方法。」と減縮して訂正しようとする。
　それに伴い明細書に記載を明りょうでない記載の釈明を目的として、明細書８頁１４行〜第１０頁１２行（特許公報２頁４欄２８行〜４２行）、明細書１０頁１４行〜（特許公報２頁４欄４４行〜３頁５欄７行）、明細書２５頁４行〜（特許公報５頁１０欄１６行〜２９行）を、訂正する。
（５４）【発明の名称】
半導体装置の製造方法
（５７）【特許請求の範囲】
　【請求項１】（ａ）第１導電型のチャネルストッパ領域及び前記チャネルストッパ上の素子分離領域を形成する工程と同時に第１導電型の第１トランジスタのオフセット領域を形成する工程、
（ｂ）前記（ａ）の工程の後に、
第２導電型の第２トランジスタのチャネル領域に不純物を注入するチャネルドープを行う工程、
（ｃ）前記第１トランジスタ及び
前記
（ｄ）前記第２トランジスタのゲート電極をマスクとして前記第２トランジスタのソース及びドレイン領域となる低濃度拡散層を形成する工程、
（ｅ）前記第２トランジスタのゲート電極に側壁を設けた後、前記第２トランジスタのゲート電極及び側壁をマスクとして、前記第２トランジスタのソース及びドレイン領域となる高濃度拡散層を形成する工程、
（ｆ）前記第１トランジスタのゲート電極をマスクとして前記第１トランジスタのソース及びドレイン領域となる拡散層を形成する工程、
とを有することを特徴とする半導体装置の製造方法
【発明の詳細な説明】
［産業上の利用分野］
　この発明は半導体装置、とくに高耐圧半導体装置の製造方法に関し、さらには半導体記憶装置のＰＲＯＭやＥＰＲＯＭに代わる次世代の不揮発性メモリ装置として開発されている高耐圧のＥＥＰＲＯＭに適用して有用性の大きい半導体装置の製造方法に関するものである。
［従来の技術］
　周辺回路をＣＭＯＳで構成するＥＰＲＯＭやＥＥＰＲＯＭなどにおいては、メモリセルにはｎチャネルＭＯＳトランジスタが用いられるのが一般的である。この場合電気的にデータの消去が行われないＥＰＲＯＭのメモリセルにはメモリトランジスタ１個で構成されるが、電気的にデータの消去が行われる高耐圧のＥＥＰＲＯＭのメモリセルはメモリトランジスタと選択（ワードともいう）トランジスタが結合された状態で使用され、いずれのトランジスタもｎチャネルの高耐圧用トランジスタが必要である。
　一方、ＣＭＯＳ回路のうちのｐチャネルＭＯＳ型の高耐圧用トランジスタは電圧変換回路用などとして一部しか使用されないので、メモリセル用のｎチャネルの高耐圧用トランジスタほどの個数を必要としないものである。
　そして、とくにＥＥＰＲＯＭの場合にはメモリセルはメモリトランジスタを形成するＦＡＭＯＳ型のｎチャネルトランジスタと選択用ｎ型ＭＯＳトランジスタとがメモリトランジスタのドレインと選択用トランジスタのソースとの共通ｎ型拡散領域で結合された状態で構成されている。また、上記ＦＡＭＯＳ型ｎチャネルトランジスタはデータが書き込まれるフローティングゲートの外にコントロールゲートが設けられた多層ゲート構造をもって形成されている。
　以上のようなこの発明に関連する従来技術を代表する文献として下記に示す刊行物がある。
刊行物１；特公昭５８−６２３７号公報
刊行物２；特開昭５９−１５１４６９号公報
刊行物３；特開昭６１−１５４０７８号公報
　以上の文献のうち、刊行物１はＦＡＭＯＳ型の２層ゲート構造で、電気的に書き換え可能な不揮発性半導体記憶装置用のメモリセルに関するものであり、刊行物２は基板上に形成した厚い絶縁膜や、基板を選択酸化して基板の表面の一部を厚い絶縁膜にした部分の下に、ソース領域及びドレイン領域のうち外部引き出し配線の接している部分の不純物濃度よりも薄いオフセット領域を設けたトランジスタ（以下これらを総称してＬＯＣＯＳ・オフセット型トランジスタと略す）による高耐圧用ＭＯＳＦＥＴにより良く適合する保護回路素子の新規な構造を開示するものであり、刊行物３はマスクを利用するレジストパターンやゲート電極の端部に形成した側壁等を用いて、いわゆるＬＤＤ構造のようにソース領域及びドレイン領域に濃度差を持つ構成のうちのチャンネル領域に近い濃度の薄い領域をオフセット領域として設けるトランジスタ（以下これらを総称してマスクト・オフセット型トランジスタと略す）の高耐圧用ＭＯＳＦＥＴに関して開示されたものである。
［発明が解決しようとする課題］
　上記のような従来の半導体装置すなわち不揮発性メモリセルを有する半導体記憶装置においては、Ｐチャネル及びｎチャネルマスクト・オフセット型トランジスタとｐチャネル及びｎチャネルＬＯＣＯＳ・オフセット型トランジスタの２つのタイプのトランジスタはそれぞれ個別に製造されて、ｐチャネル及びｎチャネルトランジスタとも全てがマスクト・オフセット型トランジスタから構成されているか、または全てがＬＯＣＯＳ・オフセット型トランジスタから構成されている半導体装置があった。
　上記の２つのタイプのトランジスタの特徴を挙げて説明すると、まず、マスクト・オフセット型トランジスタは面積が小さく、微細化（高集積化）に有利な反面、オフセット領域形成のためにマスクまたは特別な工程を必要とし、かつ低濃度（例えばｐ−またはｎ−）拡散領域を形成するための工程を必要とするなどの不利な点を持っている。これに対してＬＯＣＯＳ・オフセット型トランジスタはオフセット領域上に厚い酸化膜の部分を設ける必要があるため面積が大となり微細化には不利ではあるが、低濃度（例えばｐ−またはｎ−）領域を形成する場合専用のマスクやその製造工程が不要となるなどの利点を有している。
　したがって、上記の長所・短所を考慮して、ｎチャネル・ｐチャネルの両方のトランジスタともに高耐圧を必要とする場合多数必要とするトランジスタをマスクト・オフセット型トランジスタとして、少数しか必要とされないトランジスタをＬＯＣＯＳ・オフセット型トランジスタとして同一基板上に適宜配置して形成する構造とその製造方法の開発が要望されていた。
　この発明は上記の問題点を解消するためになされたもので、微細化、マスクの少数化などの製造工程簡略化の面から総合して最適なＣＭＯＳタイプの半導体記憶装置用のＩＣ装置の製造方法を提供することを目的とするものである。
［課題を解決するための手段］
　この発明に係る半導体装置の製造方法は、（ａ）第１導電型のチャネルストッパ領域及びチャネルストッパ上の素子分離領域を形成する工程と同時に第１導電型の第１トランジスタのオフセット領域を形成する工程、（ｂ）前記（ａ）の工程の後に、
第２導電型の第２トランジスタのチャネル領域に不純物を注入するチャネルドープを行う工程、
［作用］
　この発明においては、第１導電型のチャネルストッパ領域及びチャネルストッパ上の素子分離領域を形成する工程と同時に第１導電型の第１トランジスタのオフセット領域を形成し、その工程の後に、
第２導電型の第２トランジスタのチャネル領域に不純物を注入するチャネルドープを行い、
第２トランジスタ
［実施例］
　この発明に係る半導体装置の製造方法の実施例の説明に先立って、製造対象となる半導体装置の構成について説明する。
第１図はこの発明の半導体装置の製造方法の製造対象となる高耐圧用ＣＭＯＳトランジスタの構成を説明する要部断面模式図である。このＣＭＯＳトランジスタはｎチャネル型のマスクト・オフセットＭＯＳトランジスタＱｎ（以下Ｑｎという）とｐチャネル型のＬＯＣＯＳ・オフセットＭＯＳトランジスタＱｐ（以下Ｑｐという）からなる高耐圧用ＣＭＯＳであり、ＱｎｐはＬＯＣＯＳによる素子分離領域である。
　Ｑｐは第１導電形のｐ型半導体基板１０上に選択的に形成されたＬＯＣＯＳ酸化膜１１と、その下側に形成されたｎ＋型チャネル・ストッパ領域１２とからなる素子分離領域に囲まれた第２導電型のｎウエル１３の領域に形成される。また、１４はゲート酸化膜であり、このゲート酸化膜１４の周囲には小面積のＬＯＣＯＳ酸化膜１５が形成されており、このＬＯＣＯＳ酸化膜１５に連続するゲート酸化膜１５の上部に多結晶シリコン層からなるゲート電極１６が形成されている。さらに、１７はＬＯＣＯＳ酸化膜１５の下に設けられたｐ−型チャネル・ストッパ領域、１８はソース／ドレイン領域のｐ＋型拡散層であり、この構成によって、ｐ−型チャネル・ストッパ領域１７をオフセットとするＬＯＣＯＳ・オフセット構造のＱｐが形成される。
　一方、ＱｎはＬＯＣＯＳ酸化膜１１と、このＬＯＣＯＳ酸化膜１１の下側に設けたｐ−型チャネル・ストッパ領域１９とによって形成される素子分離領域内に形成される。すなわち、ゲート電極２０はゲート酸化膜１４上に形成され、ゲート酸化膜１４の下側にはｎ−型オフセット領域２１に接続して設けられたソース／ドレイン領域のｎ＋型拡散層２２，２２ａとによってマスクト・オフセット型のＱｎがＱｐと同一基板上に構成されている。
　また、２３は酸化膜又はＰＳＧ（ＢＰＳＧを含む）膜による層間絶縁膜であり、２４，２４ａはＱｎのソース／ドレイン領域引出し用のＡｌ配線膜、２５，２５ａはＱｐのソース／ドレイン領域引出し用のＡｌ配線膜である。
　以上が、この発明によるＱｐとＱｎとからなる高耐圧用ＣＭＯＳトランジスタの構成であるが、その動作等については周知であるので、説明は省略する。
　第２図（ａ），（ｂ），（ｃ）はこの発明の半導体装置の製造方法の製造対象となる高耐圧ｎチャネルトランジスタをメモリセルに用いたＥＥＰＲＯＭ用のメモリセルの部分のトランジスタの模式説明図である。このメモリセルはメモリトランジスタと選択用トランジスタとからなり、第２図（ａ）は平面模式図、第２図（ｂ）は（ａ）のＬ−Ｌ′断面模式図、第２図（ｃ）は等価回路図である。
　このように、本実施例の特徴としてメモリセルにｎチャネルトランジスタを用いて、周辺回路にｐチャネルトランジスタとｎチャネルトランジスタとを用いる高耐圧用のＥＥＰＲＯＭは、多数用のｎチャネルトランジスタをマスクト・オフセット型とし、少数しか用いないｐチャネルトランジスタをＬＯＣＯＳ・オフセット型とする。そして、以下にマスクト・オフセット型のｎチャネルトランジスタをメモリセルに用いた例を記載する。
　第２図（ｃ）の等価回路図において、ドレインＡ、ゲートＢ、ソース／ドレインＣで示される部分はｎチャネルの選択用トランジスタ（Ｑｗとする）であり、ソース／ドレインＣ、ソースＤ、フローティングゲートＧ、コントロールゲートＦ及びソース／ドレインのフィールド部Ｅで示される部分がＦＡＭＯＳ構造のメモリトランジスタ（Ｑｍとする）であり、２つのトランジスタＱｗとＱｍは共通のソース／ドレインＣで図のように結合されて構成されている。第２図（ａ），（ｂ），（ｃ）に示した符号Ａ〜Ｇ及びＱｗ，Ｑｍはそれぞれ（ａ），（ｂ），（ｃ）各図間で対応するように同一符号で示している。このメモリセルの他の特徴とする所は後述するように多結晶シリコン１層タイプの高耐圧用ＥＥＰＲＯＭのメモリ構造を有する所にある。
　以下、このメモリセルのトランジスタの構成をおもに第２図（ｂ）の断面図によって説明する。１１１はｐ型半導体基板１１０上に形成されたＬＯＣＯＳ酸化膜（フィールド酸化膜ともいう）であり、素子分離領域を形成しているが、このＬＯＣＯＳ酸化膜１１１の下側には図示しないｐ型チャネルストッパ領域が形成されている。
　Ｑｗはｎ＋型拡散層のドレイン（Ａ）１２２ａ、多結晶シリコン層のゲート電極（Ｂ）１２０、ｎ＋型拡散層のソース（Ｃ）１２２からなり、ｎ−型のオフセット領域１２１とソース／ドレイン領域１２２，１２２ａで形成されるｎチャネルのオフセット型の高耐圧トランジスタである。これは機能的には選択トランジスタ又はワードトランジスタと呼ばれている。
　ＱｗにつづくＱｍの部分はｎ＋型拡散層のソース１２２ｂ、ソース／ドレイン領域１２２、ｎ−型オフセット領域１２１、多結晶シリコン層のゲート電極１２０ａからなる片側オフセット型のｎチャネル高耐圧トランジスタである。このトランジスタＱｍはＦＡＭＯＳ構造であり以下説明するフローティングゲート部Ｇを含む構成で形成されるメモリトランジスタである。
　Ｇで示した部分はフローティングゲート部分であり、Ｃｈはチャネル領域、Ｆはｎ＋型拡散層１３０が形成するコントロールゲートであり、Ｅはｎ＋型拡散層１２６が形成するトンネル領域である。この構造は、従来の一般的なＥＥＰＲＯＭのコントロールゲートがフローティングゲート上に設けられる２層構造の多結晶シリコン層で形成されているのに対して、多結晶シリコン層１層の構成であり、コントロールゲートは基板１１０に形成されたｎ＋型拡散層１３０で形成したものである。なお、１２３は層間絶縁層、１２４，１２４ａはそれぞれ中間絶縁層１２３を開口して形成したソース／ドレイン領域１２２ｂ，１２２ａ引出し用のＡｌ配線層である。
　このように、メモリセルに用いるための多数必要となるｎチャネルトランジスタにマスクト・オフセット型トランジスタを用いて、周辺回路の一部にしか用いない少数のｐチャネルトランジスタに第１図のＱｐのようなＬＯＣＯＳ・オフセット型トランジスタを用いることにより、微細化と工程の簡略とを達成し、最適化されたＥＥＰＲＯＭを提供できる効果がある。
　以上の実施例の構成において、他の特徴である多結晶１層タイプのメモリセルの基本的なメカニズムを以下説明する。まず、データの書込み／消去はトンネル領域１２６とコントロールゲート１３０間に１０数Ｖ〜２０Ｖ程度の電圧を加えることにより、フローティングゲート１２０ａとトンネル領域１２６間の薄いトンネル酸化膜１２７（厚さ１００Å）に、１０ＭＶ／ｃｍ以上程度の電界をかける。そうすると、よく知られたファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによって、トンネル酸化膜１２７を介してフローティングゲート１２０ａに電子の注入および放出を行い、注入時は消去、放出時は書込みが電気的に行われる。
　すなわち、フローティングゲート１２０ａに電子が注入された場合はメモリトランジスタＱｍのしきい値電圧は高くなり、逆に、電子が放出された場合はしきい値電圧は下がる。したがって、電子の注入・放出後のしきい値電圧の中間の電圧をコントロールゲートに印加することにより、電子が注入されているとＯＦＦ、電子が放出されているとＯＮとなりメモリトランジスタのＯＮ・ＯＦＦの判別が可能となり、従来の２層ゲート構造のＦＬＯＴＯＸ（フローティングゲートトンネルオキサイド）と同様なＥＥＰＲＯＭが達成される。
　この場合、１層ゲート構造における利点は多結晶シリコン層の層数低減によって段差が小さくなることにあり、そのためステップカバレージが良くなることによるエレクトロマイグレーションなどの問題が減少するので、集積度増大素子性能向上や歩留りに対して著るしい効果を有するものである。
　さて、この発明の半導体装置の製造方法の製造対象となる半導体装置の構成が明らかになったところで、この発明の半導体装置の製造方法の実施例について説明する。
　第３図（ａ）〜（ｋ）はこの発明の実施例を示す第１図のような高耐圧用ＣＭＯＳトランジスタの製造方法を説明する製造工程図である。（ａ）〜（ｋ）の模式断面による工程図順に、工程と形成状態を説明する。なお、便宜上同一又は相当部分の符号は第１図の説明に用いたものと同一の符号を用いた。
（ａ）ｐ型シリコン基板１０上のｎウエル形成領域以外の部分に写真食刻法により１０００℃のウエット酸化を行い厚さ約５０００Åのシリコン酸化膜１１ａとｎウエル部分に１０００℃のドライ酸化による厚さ約４００Åのシリコン酸化膜１４を形成したのち、シリコン酸化膜１４を通して１２０ｋｅＶ，５×１０１２ｃｍ−２の条件でＰ（リン）のイオン注入を行い、ついで１１６０℃のＯ２（酸素）を１０％含むＮ２（窒素）雰囲気で１３時間の処理を行いウエルのドライブインによるＰの活性化を行った。
（ｂ）前工程によりｎウエル１３を形成したのち、シリコン酸化膜１１ａと１４を除去してから、再び１０００℃のドライ酸化により厚さ約４００Åのシリコン酸化膜１４を形成した。
（ｃ）全面にシリコン窒化膜を堆積したのち、写真食刻により素子形成領域にのみシリコン窒化膜２６を残し、さらにレジスト２７を塗布し、写真食刻してｐ型ストッパ形成部分のレジスト開口を行ったのち、３５ｋｅＶ，３×１０１４ｃｍ−２の条件でＢ（ボロン）のイオン注入を行い、ついでレジスト２７を除去してから熱処理してｐチャネル・ストッパ領域１７，１９を形成した。
（ｄ）レジスト２７を塗布したのち、写真食刻によりｎ型ストッパ部分の開口を行ったのち、８０ｋｅＶ，２×１０１３ｃｍ−２の条件でＰのイオン注入を行い、ついでレジスト２７を除去したのち、熱処理を行いｎ＋型のチャネル・ストッパ領域１２を形成した。ついで、レジスト２７を除去する。
（ｅ）シリコン窒化膜２６をマスクとして、９５０℃のウエット酸化により選択的なフィールド酸化を行い厚さ約９０００ÅのＬＯＣＯＳ酸化膜１１及び１５を形成する。１１は素子分離用、１５はゲート電極（この図に図示していない）のための高耐圧用のＬＯＣＯＳ酸化膜である。ついで、シリコン窒化膜２６を除去し、さらにシリコン酸化膜１４も除去したのち１１００℃のドライ酸化により約６００Å厚のゲート酸化膜１４を形成する。さらに、レジストによる写真食刻によりＮＣＤ（ｎチャネル・ドープ）部分の開口を行ってＰの１００ｋｅＶ，４×１０１１ｃｍ−２の条件でＰのイオン注入を行い、ついで写真食刻によりＰＣＤ（ｐチャネル・ドープ）部分の開口を行い、Ｂの４０ｋｅＶ，５×１０１１ｃｍ−２の条件でのイオン注入を行い、デプレッション形ＭＯＳの基礎領域を形成した（この部分は図示省略）。
（ｆ）全面に約４０００Åの厚さに多結晶シリコン層を形成し、ｎ＋型になるようにＰ又はＡｓ（ヒ素）を拡散したのち、図示しないレジストを用いて写真食刻により多結晶シリコンによるゲート電極１６及び２０を形成する。ついで、８３０℃のウエット酸化によりゲート電極１６及び２０も掩うようにライト酸化膜１４ａを形成する。
（ｇ）写真食刻により、レジスト２７を開口し、ゲート電極２０をマスクとしてｎチャネル形成領域に８０ｋｅＶ，５×１０１２ｃｍ−２の条件でＰのイオン打込みを行い、ｎ−型拡散層２１を形成し、オフセット領域の下地を形成する。
（ｈ）写真食刻により、ゲート電極２０を覆うレジスト２７ａを塗布したのち、このレジスト２７ａをマスクとして、８０ｋｅＶ，４×１０１５ｃｍ−２の条件でＰのイオン打込みを行い、ついでレジスト２７，２７ａを除去したのち熱処理を行ってソース／ドレイン領域のｎ＋型拡散層２２，２２ａを形成する。この段階でｎチャネルＬＤＤ構造の高耐圧用マスクト・オフセット型ＭＯＳトランジスタが形成される。
（ｉ）前工程で得られたｎチャネルＭＯＳトランジスタの部分のみに写真食刻によりレジスト２６を塗布したのち、ｐチャネルＭＯＳトランジスタ形成領域のゲート電極１６、ＬＯＣＯＳ酸化膜１１，１６をマスクとして、３５ｋｅＶ，２×１０１５ｃｍ−２の条件でＢのイオン打込みを行い、レジスト２６を除去したのち熱処理を行ってｐ＋型拡散層１８，１８ａを形成し、ソース／ドレイン領域を形成する。この段階でｐチャネルＬＯＣＯＳ・オフセット構造の高耐圧用ＭＯＳトランジスタが形成される。
（ｊ）全面に層間絶縁膜２３である第２フィールド領域用のＰＳＧ膜を堆積する。ＰＳＧ膜はＢＰＳＧ膜であってもよく、シリコン酸化膜を用いてもよい。
（ｋ）以後の工程は、通常の方法にしたがって写真食刻によりソース／ドレイン引出し用のコンタクトホールを形成したのち、電極配線用のＡｌ膜を堆積してから写真食刻によるＡｌ配線のパターニングを行いＡｌ配線膜２４，２４ａ，２５，２５ａを形成することにより、第１図の実施例と同様な高耐圧用ＣＭＯＳが完成する。
　なお、第１図及び第３図（ａ）〜（ｋ）の実施例においては、ｐ型半導体基板上にｎチャネルトランジスタとしてマスクト・オフセットトランジスタとｐチャネルトランジスタとしてＬＯＣＯＳ・オフセットトランジスタをｎウエル領域に形成する場合について説明したがｎ型基板を用いてｐウエル領域にｎチャネルトランジスタを形成して、もう１つのトランジスタをｐチャネルトランジスタとするＣＭＯＳであってもよい。
　しかしながら、ｐチャネルトランジスタもマスクト・オフセット構造とするときは、第３図（ｇ）及び（ｈ）工程においてマスクを必要とするためｐチャネルトランジスタの方はＬＯＣＯＳ・オフセット構造とする方が好ましい。また、逆にｎチャネルトランジスタをＬＯＣＯＳ・オフセット構造とするときは第３図（ｈ）の工程が不要となる利点があるが、メモリセル等の多数トランジスタが必要な部分に用いるため面積的に集積度を上げることはできないので微細化には不向きとなる。これらの事柄を総合すると、ＥＥＰＲＯＭに適用する場合は上記第１図及び第３図（ａ）〜（ｋ）の実施例のようにする方が現状では最適構成ということができる。
　つまり、メモリセルと周辺回路の一部に用いられ、多数必要となるｎチャネルトランジスタをマスクト・オフセット型として、周辺回路の一部にしか用いられず、少数のｐチャネルトランジスタをＬＯＣＯＳ・オフセット型としたＥＥＰＲＯＭが最適構造なのである。ただし、ｎチャネルトランジスタに比べてｐチャネルトランジスタの方が多数必要な時は上記と逆に、ｎチャネルトランジスタにＬＯＣＯＳ・オフセット型、ｐチャネルトランジスタにマスクト・オフセット型を用いればよい。
［発明の効果］
　この発明は以上説明したように、第１導電型のチャネルストッパ領域及びチャネルストッパ上の素子分離領域を形成する工程と同時に第１導電型の第１トランジスタのオフセット領域を形成し、その工程の後に、
第２導電型の第２トランジスタのチャネル領域に不純物を注入するチャネルドープを行い、
第２トランジスタ
【図面の簡単な説明】
第１図はこの発明の半導体装置の製造方法の製造対象となる高耐圧用ＣＭＯＳトランジスタの構成を説明する要部断面模式図、第２図（ａ），（ｂ），（ｃ）はこの発明の半導体装置の製造方法の製造対象となる高耐圧ｎチャネルトランジスタを用いたＥＥＰＲＯＭのメモリセル部分のトランジスタの模式説明図、第２図（ａ）は平面図、第２図（ｂ）は第２図（ａ）のＬ−Ｌ′断面図、第２図（ｃ）は等価回路図、第３図（ａ）〜（ｋ）はこの発明の実施例を示す第１図と同様な高耐圧用ＣＭＯＳトランジスタの製造方法を説明する工程図である。
第１図及び第３図（ａ）〜（ｋ）において、１０はＰ型半導体（シリコン）基板、１１はＬＯＣＯＳ酸化膜（フィールド酸化膜）、１２はｎ＋型チャネル・ストッパ領域、１３はｎウエル、１４はゲート酸化膜、１５はＬＯＣＯＳ酸化膜、１６はゲート電極、１７はｐ−型チャネル・ストッパ領域、１８，１８ａはソース／ドレイン領域のｐ＋型拡散層、１９はｐ−型チャネル・ストッパ領域、２０はゲート電極、２１はｎ−型オフセット領域、２２，２２ａはソース／ドレイン領域のｎ＋型拡散層、２３は層間絶縁膜、２４，２４ａ，２５，２５ａはＡｌ配線膜である。
また、第２図（ａ），（ｂ），（ｃ）において、１１０はｐ型半導体基板、１１１はＬＯＣＯＳ酸化膜、１２０はゲート電極、１２０ａはゲート電極、１２１はｎ−型オフセット領域、１２１，１２２ａ，１２２ｂはソース／ドレイン領域のｎ＋型拡散層、１２３は層間絶縁層、１２４，１２４ａはＡｌ配線膜、１２６はトンネル領域のｎ＋型拡散層、１２７はトンネル酸化膜、１３０はコントロール・ゲートを形成するｎ＋型拡散層である。