【事件の表示】
　特許第２８３８５９９号「テスト容易化回路」の請求項１ないし３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２８３８５９９号の請求項１ないし３に係る特許を維持する。
【理由】
［Ｉ．手続の経緯］
　本件特許第２８３８５９９号発明は、平成３年３月２９日に特願平３ー８９０６６号として特許出願されたものである。本件発明は、平成１０年１０月１６日にその特許の設定登録がなされた。その後、本件特許についてセイコーエプソン株式会社から特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成１１年９月１３日に訂正請求がなされた。
［ＩＩ．訂正の適否についての判断］
〔１．訂正明細書の請求項１〜３に記載された発明〕
　本件訂正明細書の請求項１〜３に記載された発明は、次のとおりである。
　【請求項１】機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＯＲまたはＡＮＤ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いるＡＮＤ回路もしくはＮＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＯＲ回路に、あるいはテストに用いるＮＡＮＤ回路もしくはＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＡＮＤ回路の入力に接続し、このＯＲ回路またはＡＮＤ回路の出力を前記動作検証回路の入力に接続したことを特徴とするテスト容易化回路。
　【請求項２】機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＯＲ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いるＡＮＤ回路出力端とＮＯＲ回路出力端とを、前記ＯＲ回路の入力に接続し、このＯＲ回路の出力を前記動作検証回路の入力に接続したことを特徴とするテスト容易化回路。
　【請求項３】機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＡＮＤ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いるＮＡＮＤ回路出力端とＯＲ回路出力端とを、前記ＡＮＤ回路の入力に接続し、このＡＮＤ回路の出力を前記動作検証回路の入力に接続したことを特徴とするテスト容易化回路。
〔２．訂正の目的の適否及び拡張・変更の存否〕
　前記訂正のうち、特許請求の範囲の訂正は、請求項１の「機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＯＲ回路またはＡＮＤ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いる論理回路出力端を、前記ＯＲ回路またはＡＮＤ回路の入力に接続し、これらＯＲ回路またはＡＮＤ回路の出力を前記動作検証回路の入力に接続したことを特徴とするテスト容易化回路。」を「機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＯＲまたはＡＮＤ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いるＡＮＤ回路もしくはＮＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＯＲ回路に、あるいはテストに用いるＮＡＮＤ回路もしくはＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＡＮＤ回路の入力に接続し、このＯＲ回路またはＡＮＤ回路の出力を前記動作検証回路の入力に接続したことを特徴とするテスト容易化回路。」と訂正するもので、特許請求の範囲の減縮を目的とするものであり、かつ、この訂正は、願書に添付した明細書に記載した事項の範囲内であって、実質上特許請求の範囲を拡張し、又は変更するものではない。
　また、前記訂正のうち、発明の詳細な説明の訂正は、前記特許請求の範囲の訂正に整合させるためのものであって、明りょうでない記載の釈明を目的とするものであり、かつ、この訂正は願書に添付した明細書に記載した事項の範囲内であって、実質上特許請求の範囲を拡張し、又は変更するものではない。
〔３．取消理由について〕
（ア．取消理由の概要）
　取消理由は、本件請求項１に記載された発明に係る特許は、特許明細書の請求項１に記載された技術的事項に実施不能の構成が含まれるため、特許法第３６条の規定に違反してなされたもので、取り消すべきものである、ということである。
（イ．前記取消理由についての当審の判断）
　本件請求項１に係る発明は、前記訂正請求により、『機能回路を構成する論理回路のうち、テストに用いるＡＮＤ回路もしくはＮＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＯＲ回路に、あるいはテストに用いるＮＡＮＤ回路もしくはＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＡＮＤ回路の入力に接続』するものになり、訂正前の本件請求項１に係る発明に含まれていた実施不能の構成、即ち、『機能回路を構成する論理回路のうち、テストに用いるＡＮＤ回路もしくはＮＯＲ回路の少なくとも一方から構成される論理回路出力端をＡＮＤ回路の入力に接続するものや、テストに用いるＮＡＮＤ回路もしくはＯＲ回路の少なくとも一方から構成される論理回路出力端をＯＲ回路の入力に接続』するものが除かれたので、前記取消理由は解消した。
〔４．むすび〕
　以上のとおりであるから、前記訂正請求は、特許法第１２０条の４第２項の規定及び同条第３項で準用する第１２６条第２、３、４項の規定に適合するので、当該訂正を認める。
［ＩＩＩ．特許異議の申立てについて］
〔１．特許異議の申立ての概要〕
　本件請求項１〜３に係る各特許発明は、甲第１号証（特開昭６３−１４０９６９号公報）及び甲第２号証（特開平１−２９５１８０号公報）に記載された発明に基いて、その発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、本件請求項１〜３に記載された発明に係る各特許は、特許法第２９条第２項の規定に違反してなされたものであって、取り消されるべきものである、ということである。
〔２．前記甲第１、２号証に記載された事項〕
　前記甲第１号証の第１頁左下欄第２行〜末行には、次のことが記載されている。
「１．発明の名称
　　　　　　試験容易化方式
　２．特許請求の範囲
　被試験組合せ回路に対しテストパターンを用いて故障シュミレーションを行う故障シュミレーション手段と、前記故障シュミレーション手段で行われた前記故障シュミレーションの結果から得られ、かつ前記テストパターンすべてを用いても検出できない未検出故障のうち、前記被試験組合せ回路を構成する各素子の出力において検出可能な前記未検出故障を前記各素子毎に前記テストパターンすべてにわたってマージする故障マージ手段と、前記故障マージ手段によりマージされた前記各素子毎の前記未検出故障に基づいて前記素子の出力の中から観測点を選択する観測点選択手段とを設け、前記観測点選択手段により選択された前記観測点から前記未検出故障の検出を行うようにしたことを特徴とする試験容易化方式。」
　前記甲第１号証の第３頁左上欄第９〜１３行には、次のことが記載されている。
「出力回路付加手段７は観測点１４として選択された素子の出力まで伝搬してきた未検出故障を外部出力で検出可能なように論理回路１０に出力回路を付加し、試験が容易に行えるようにした出力論理回路１５を出力する」
　前記甲第１号証の第３頁左下欄第４〜１５行には、次のことが記載されている。
「第６図、第７図は第１図の出力論理回路１５の一例を示す図である。第６図に示す例は観測点選択手段６で選択された観測点１４に出力回路付加手段７によって付加出力端子２２を付加した例である。素子Ｇ７、Ｇ８、Ｇ１２に伝搬してきた未検出故障ｆ１〜ｆ１５は第４図に示すように重なりがなく、同一故障が２つ以上の観測点に伝搬してきていないので、第７図のように素子Ｇ７、Ｇ８、Ｇ１２の出力の排他的論理和をとって１本の付加出力端子２３に出力している。この場合、第６図に比べて排他的論理和ゲート２４が余分に必要であるが、付加出力端子２３は２本少なくなる。」
　前記甲第１号証の第３頁右下欄第１３行〜第４頁左上欄第３行には、次のことが記載されている。「このように、与えられたテストパターン１１で故障シミュレーション手段４による故障シミュレーションを行い、その結果、未検出として残る未検出故障ｆ１〜ｆ１５について、どこに観測点１４を設ければその未検出故障ｆ１〜ｆ１５が検出できるかを調べて有効な観測点１４を選び、その観測点１４で検出可能な未検出故障ｆ１〜ｆ１５が外部出力において検出可能なように元の論理回路１０に出力回路を付加することにより、少ない付加回路で、与えられたテストパターン１１での故障の検出率を大きく改善することができる。」
　前記甲第２号証の第２頁右下欄第１〜７行には、次のことが記載されている。
「この発明にかかる半導体集積回路装置は、複数の入力端子各々から入力回路を介して取込まれる信号を入力信号とするテスト用論理回路と、前記テスト用論理回路の出力信号を外部に出力するテスト用出力端子とを備え、前記テスト用論理回路は前記入力信号数より前記出力信号数が少なくなるように構成されている。」
　前記甲第２号証の第２頁右下欄第１６行〜第２頁右下欄第６行には、次のことが記載されている。
「第１図はこの発明の一実施例である半導体集積回路装置を示す構成図である。
　同図に示すように、入力回路３とテスト用出力端子１０間にテスト用論理回路７を新たに設けている。テスト用論理回路７はナンドゲート８と出力回路９により構成され、ナンドゲート８は各入力回路３１〜３ｎから発生する信号を入力信号として取込み、論理演算結果を出力回路９に出力している。この出力回路９より発生する信号がテスト用出力端子１０に与えられる。他の構成は従来と同じであるので説明は省略する。」
　前記甲第２号証の第３頁左上欄第１８行〜右上欄第２行には、次のことが記載されている。
「なお、この実施例では、テスト用論理回路７内をナンドゲート８で構成したが、第３図に示す毎くオアゲート８´で構成してもよく、さらに初期設定が簡単に行えテスト用出力端子数を少なく済ますことができれば他の論理構成でもよい。」
〔３．本件訂正明細書の請求項１に記載された発明と前記甲第１、２号証に記載された発明との対比・当審の判断〕
　まず、前記甲第１号証に記載された発明は、例えば第７図に示されるように、論理回路１０を構成する回路要素のうちのナンド回路Ｇ７、Ｇ８及びノア回路Ｇ１２の出力を排他的論理和回路２４の入力に接続し、付加出力端子２３から未検出故障ｆ１〜ｆ１５の検出を行うものであるが、Ｇ７、Ｇ８、Ｇ１２のうちＧ７とＧ８は、アンド回路やＧ１２のノア回路のように出力が「１」となる頻度が低い論理回路要素ではなく、出力が「０」となる頻度が低い論理回路要素であるナンド回路であり、Ｇ７、Ｇ８、Ｇ１２は、アンド回路やノア回路のように出力が「１」となる頻度が低い論理回路要素で統一されているわけではなく、ナンド回路やオア回路のように出力が「０」となる頻度が低い論理回路要素で統一されているわけでもなく、未検出故障ｆ１〜ｆ１５を検出するためにＧ７、Ｇ８、Ｇ１２を選択しているものにすぎない。さらに、前記甲第１号証に記載された発明は、Ｇ７、Ｇ８、Ｇ１２から伝搬してきた未検出故障ｆ１〜ｆ１５に重なりがなく、同一故障が２つ以上の観測点に伝搬してきていないので、第７図のように素子Ｇ７、Ｇ８、Ｇ１２の出力を排他的論理和回路に入力しているのであって、オア回路あるいはアンド回路に入力しているものではない。
　また、前記甲第２号証に記載された発明は、複数の入力端子５１〜５ｎ各々から入力回路３１〜３ｎを介して取込まれる信号を入力信号とするテスト用論理回路７と、前記テスト用論理回路７の出力信号を外部に出力するテスト用出力端子１０とを備え、前記テスト用論理回路７は前記入力信号数ｎより前記出力信号数が少なくなるようにナンドゲート８やオアゲート８´を含んで構成されているものであるが、テスト用論理回路７へ入力される信号は、論理回路２に入力される前の入力回路３１〜３ｎから出力されたものであるから、テスト用論理回路７から出力される信号は、論理回路２の論理試験には使用されず、ただ入力回路３１〜３ｎの試験に使用されるのみである。
　そうすると、本件訂正明細書の請求項１に記載された発明の構成要件、即ち「機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＯＲまたはＡＮＤ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いるＡＮＤ回路もしくはＮＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＯＲ回路に、あるいはテストに用いるＮＡＮＤ回路もしくはＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＡＮＤ回路の入力に接続し、このＯＲ回路またはＡＮＤ回路の出力を前記動作検証回路の入力に接続したことを特徴とするテスト容易化回路。」は、前記甲第１、２号証の何れにも記載されていないし、示唆されているとも言えない。しかも、前記甲第１号証の発明は論理回路の論理試験に関するものであるのに対し、前記甲第２号証の発明は論理回路に入力される前の入力回路の試験に関するものであることから、両者を結合させた場合でも、本件訂正明細書の請求項１に記載された発明の構成要件に到達することすらできない。
　もちろん、本件訂正明細書の請求項１に記載された発明が、格別の効果を奏するものであることは、本件訂正明細書の効果の欄に記載されているとおり明らかである。
　従って、本件訂正明細書の請求項１に記載された発明は、甲第１、２号証に記載された発明に基いて、その発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるとすることはできないから、本件訂正明細書の請求項１に記載された発明に係る特許は、特許法第２９条第２項の規定に違反してなされたものであるという理由により取り消すことはできない。
〔４．本件訂正明細書の請求項２に記載された発明と前記甲第１、２号証に記載された発明との対比・当審の判断〕
　まず、前記甲第１号証に記載された発明は、例えば第７図に示されるように、論理回路１０を構成する回路要素のうちのナンド回路Ｇ７、Ｇ８及びノア回路Ｇ１２の出力を排他的論理和回路２４の入力に接続し、付加出力端子２３から未検出故障ｆ１〜ｆ１５の検出を行うものであるが、Ｇ７、Ｇ８、Ｇ１２のうちＧ７とＧ８は、アンド回路やＧ１２のノア回路のように出力が「１」となる頻度が低い論理回路要素ではなく、出力が「０」となる頻度が低い論理回路要素であるナンド回路であり、Ｇ７、Ｇ８、Ｇ１２は、アンド回路やノア回路のように出力が「１」となる頻度が低い論理回路要素で統一されているわけではなく、未検出故障ｆ１〜ｆ１５を検出するためにＧ７、Ｇ８、Ｇ１２を選択しているものすぎない。さらに、前記甲第１号証に記載された発明は、Ｇ７、Ｇ８、Ｇ１２から伝搬してきた未検出故障ｆ１〜ｆ１５に重なりがなく、同一故障が２つ以上の観測点に伝搬してきていないので、第７図のように素子Ｇ７、Ｇ８、Ｇ１２の出力を排他的論理和回路に入力しているのであって、オア回路に入力しているものではない。
　また、前記甲第２号証に記載された発明は、複数の入力端子５１〜５ｎ各々から入力回路３１〜３ｎを介して取込まれる信号を入力信号とするテスト用論理回路７と、前記テスト用論理回路７の出カ信号を外部に出力するテスト用出力端子１０とを備え、前記テスト用論理回路７は前記入力信号数ｎより前記出力信号数が少なくなるようにナンドゲート８やオアゲート８´を含んで構成されているものであるが、テスト用論理回路７へ入力される信号は、論理回路２に入力される前の入力回路３１〜３ｎから出力されたものであるから、テスト用論理回路７から出力される信号は、論理回路２の論理試験には使用されず、ただ入力回路３１〜３ｎの試験に使用されるのみである。
　そうすると、本件訂正明細書の請求項２に記載された発明の構成要件、即ち「機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＯＲ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いるＡＮＤ回路出力端とＮＯＲ回路出力端とを、前記ＯＲ回路の入力に接続し、このＯＲ回路の出力を前記動作検証回路の入力に接続したことを特徴とするテスト容易化回路。」は、前記甲第１、２号証の何れにも記載されていないし、示唆されているとも言えない。しかも、前記甲第１号証の発明は論理回路の論理試験に関するものであるのに対し、前記甲第２号証の発明は論理回路に入力される前の入力回路の試験に関するものであることから、両者を結合させた場合でも、本件訂正明細書の請求項２に記載された発明の構成要件に到達することすらできない。
　もちろん、本件訂正明細書の請求項２に記載された発明が、格別の効果を奏するものであることは、本件訂正明細書の効果の欄に記載されているとおり明らかである。
　従って、本件訂正明細書の請求項２に記載された発明は、甲第１、２号証に記載された発明に基いて、その発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるとすることはできないから、本件訂正明細書の請求項２に記載された発明に係る特許は、特許法第２９条第２項の規定に違反してなされたものであるという理由により取り消すことはできない。
〔５．本件訂正明細書の請求項３に記載された発明と前記甲第１、２号証に記載された発明との対比・当審の判断〕
　まず、前記甲第１号証に記載された発明は、例えば第７図に示されるように、論理回路１０を構成する回路要素のうちのナンド回路Ｇ７、Ｇ８及びノア回路Ｇ１２の出力を排他的論理和回路２４の入力に接続し、付加出力端子２３から未検出故障ｆ１〜ｆ１５の検出を行うものであるが、Ｇ７、Ｇ８、Ｇ１２のうちＧ１２は、Ｇ７、Ｇ８のナンド回路やオア回路のように出力が「０」となる頻度が低い論理回路要素ではなく、出力が「１」となる頻度が低い論理回路要素であるノア回路であり、Ｇ７、Ｇ８、Ｇ１２は、ナンド回路やオア回路のように出力が「０」となる頻度が低い論理回路要素で統一されているわけではなく、未検出故障ｆ１〜ｆ１５を検出するためにＧ７、Ｇ８、Ｇ１２を選択しているものすぎない。さらに、前記甲第１号証に記載された発明は、Ｇ７、Ｇ８、Ｇ１２から伝搬してきた未検出故障ｆ１〜ｆ１５に重なりがなく、同一故障が２つ以上の観測点に伝搬してきていないので、第７図のように素子Ｇ７、Ｇ８、Ｇ１２の出力を排他的論理和回路に入力しているのであって、アンド回路に入力しているものではない。
　また、前記甲第２号証に記載された発明は、複数の入力端子５１〜５ｎ各々から入力回路３１〜３ｎを介して取込まれる信号を入力信号とするテスト用論理回路７と、前記テスト用論理回路７の出力信号を外部に出力するテスト用出力端子１０とを備え、前記テスト用論理回路７は前記入力信号数ｎより前記出力信号数が少なくなるようにナンドゲート８やオアゲート８´を含んで構成されているものであるが、テスト用論理回路７へ入力される信号は、論理回路２に入力される前の入力回路３１〜３ｎから出力されたものであるから、テスト用論理回路７から出力される信号は、論理回路２の論理試験には使用されず、ただ入力回路３１〜３ｎの試験に使用されるのみである。
　そうすると、本件訂正明細書の請求項３に記載された発明の構成要件、即ち「機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＡＮＤ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いるＮＡＮＤ回路出力端とＯＲ回路出力端とを、前記ＡＮＤ回路の入力に接続し、このＡＮＤ回路の出力を前記動作検証回路の入力に接続したことを特徴とするテスト容易化回路。」は、前記甲第１、２号証の何れにも記載されていないし、示唆されているとも言えない。しかも、前記甲第１号証の発明は論理回路の論理試験に関するものであるのに対し、前記甲第２号証の発明は論理回路に入力される前の入力回路の試験に関するものであることから、両者を結合させた場合でも、本件訂正明細書の請求項３に記載された発明の構成要件に到達することすらできない。
　もちろん、本件訂正明細書の請求項３に記載された発明が、格別の効果を奏するものであることは、本件訂正明細書の効果の欄に記載されているとおり明らかである。
　従って、本件訂正明細書の請求項３に記載された発明は、甲第１、２号証に記載された発明に基いて、その発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるとすることはできないから、本件訂正明細書の請求項３に記載された発明に係る特許は、特許法第２９条第２項の規定に違反してなされたものであるという理由により取り消すことはできない。
［ＩＶ．結言］
　他に本件訂正明細書の請求項１〜３に記載された発明についての特許を取り消すへき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年９月１７日（１９９９．９．１７）
【訂正の要旨】
（１）特許第２８３８５９９号発明の明細書中、請求項１において、「機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＯＲ回路またはＡＮＤ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いる論理回路出力端を、前記ＯＲ回路またはＡＮＤ回路の入力に接続し、これらＯＲ回路またはＡＮＤ回路の出力を前記動作検証回路の入力に接続したことを特徴とするテスト容易化回路。」とあるのを、特許請求の範囲の減縮を目的として、「機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＯＲまたはＡＮＤ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いるＡＮＤ回路もしくはＮＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＯＲ回路に、あるいはテストに用いるＮＡＮＤ回路もしくはＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＡＮＤ回路の入力に接続し、このＯＲ回路またはＡＮＤ回路の出力を前記動作検証回路の入力に接続したことを特徴とするテスト容易化回路。」と訂正する。
（２）特許第２８３８５９９号発明の明細書において、明りょうでない記載の釈明を目的として、発明の詳細な説明を前記（１）に対応させるべく訂正する。
（５４）【発明の名称】
テスト容易化回路
（５７）【特許請求の範囲】
　　【請求項１】
機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＯＲまたはＡＮＤ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いるＡＮＤ回路もしくはＮＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＯＲ回路に、あるいはテストに用いるＮＡＮＤ回路もしくはＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＡＮＤ回路の入力に接続し、このＯＲ回路またはＡＮＤ回路の出力を前記動作検証回路の入力に接続したことを特徴とするテスト容易化回路。
　　【請求項２】機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＯＲ回路を有し、前記機能回路を構成する倫理回路のうち、テストに用いるＡＮＤ回路出力端とＮＯＲ回路出力端とを、前記ＯＲ回路の入力に接続し、このＯＲ回路の出力を前記動作検証回路の入力に接続したことを特徴とするテスト容易化回路。
　　【請求項３】機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＡＮＤ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いるＮＡＮＤ回路出力端とＯＲ回路出力端とを、前記ＡＮＤ回路の入力に接続し、このＡＮＤ回路の出力を前記動作検証回路の入力に接続したことを特徴とするテスト容易化回路。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】本発明は、ディジタル論理回路のテスト容易化回路に関し、特に、ディジタル論理回路の内部の信号を取出してテストする技術に関する。
　【０００２】
　【従来の技術】ディジタル論理回路が、大規模複雑化するにつれて、ディジタル論理回路の動作テストが困難になっている。そのため、テスト容易化技術の必要性が高まっている。図３に従来のテスト容易化回路の例を示す。従来は、図３のように、動作検証回路５に、機能回路９の動作結果出力８と共に、この動作結果出力８だけでは検証しにくい論理回路、すなわち、ＡＮＤ回路１，３、ＮＯＲ回路２，４の出力を信号線７を介して各々入力していた。
　【０００３】
　【発明が解決しようとする課題】上記従来技術は、テストだけのために、動作検証回路５に対して多数の信号線７を設ける必要があり、さらに、この信号線７の数に比例して動作検証回路５の規模が大きくなるという問題点があった。
　【０００４】本発明は、動作検証回路５に接続される信号線７の数を減らすことを目的としている。
　【０００５】
　【課題を解決するための手段】上記目的を達成するために、本発明は、機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＯＲまたはＡＮＤ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いるＡＮＤ回路もしくはＮＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＯＲ回路に、あるいはテストに用いるＮＡＮＤ回路もしくはＯＲ回路の少なくとも一方から構成される論理回路出力端は前記ＡＮＤ回路の入力に接続し、このＯＲ回路またはＡＮＤ回路の出力を前記動作検証回路の入力に接続したものである。
　【０００６】また、上記目的を達成するために、本発明は、機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＯＲ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いるＡＮＤ回路出力端とＮＯＲ回路出力端とを、前記ＯＲ回路に接続し、このＯＲ回路の出力を前記動作検証回路の入力に接続したものである。
　【０００７】さらに、上記目的を達成するために、本発明は、機能回路を構成する論理回路の動作結果出力を入力とし、前記機能回路の動作を動作検証回路でテストする場合のテスト容易化回路において、ＡＮＤ回路を有し、前記機能回路を構成する論理回路のうち、テストに用いるＮＡＮＤ回路出力端とＯＲ回路出力端とを、前記ＡＮＤの入力回路に接続し、このＡＮＤ回路の出力を前記動作検証回路の入力に接続したものである。
　【０００８】
　【実施例】まづ、本発明の一実施例を図１により説明する。
　【０００９】図１において、機能回路９は、電子部品（ＩＣ，ＬＳＩなど）を搭載したパッケージあるいは専用のＬＳＩなどに相当し、動作検証回路５は、テスタに相当している。機能回路９の動作結果は、動作結果出力８に出力され、動作検証回路５によって、その動作結果が正しいかどうかが検証される。論理回路であるＡＮＤ回路１，３及びＮＯＲ回路２，４は、動作結果出力８を検証するだけでは、動作が正しいかどうか十分に検証できない回路であり、かつ、これらの論理回路は、出力が論理「１」になる頻度が低いものである。例えば、入力値がランダムであるとすると、論理「１」になる頻度は、１／２の４乗、すなわち１／１６であり、これら４つの論理回路の出力が、２つ以上同時に「１」になる頻度は、およそ１／１６×３／１６＝３／２５６である。従って、ＯＲ回路６の入力端に、これら４つの論理回路の出力を加え、ＯＲ回路６の出力端である信号線から論理和を取り出して、動作検証回路５で検証しても、十分検証できる。（ＯＲ回路６の入力に「１」が２つ以上あると、その出力は「１」の入力が１つの時と同様に「１」であって、その区別ができなくて十分な検証ができない。しかし、ＯＲ回路６の入力に「１」が２つ以上あるという頻度が低ければ、実用的には問題が無くなり、このようにＯＲ回路６を用いることで十分に検証することができる。この場合、ＯＲ回路６のどの入力が故障か分ける分解能は無くてよいことは明らかである。）その結果、動作検証回路５に接続される信号線の数は、４つから１つに減ったことになる。
　【００１０】つぎに、本発明の第２実施例を図２により説明する。
　【００１１】図２において、機能回路９は、電子部品（ＩＣ，ＬＳＩなど）を搭載したパッケージあるいは専用のＬＳｌなどに相当し、動作検証回路５は、テスタに相当している。機能回路９の動作結果は、動作結果出力８に出力され、動作検証回路５によって、その動作結果が正しいかどうかが検証される。論理回路であるＮＡＮＤ回路１１，１３及びＮＯＲ回路１２，１４は、動作結果出力８を検証するだけでは、動作が正しいかどうか十分に検証できない回路であり、かつ、これらの論理回路は、出力が論理「０」になる頻度が低いものである。例えば、入力値がランダムであるとすると、本発明の第１実施例と同様になり、ＡＮＤ回路１６の入力端に、これら４つの論理回路の出力を加え、ＡＮＤ回路１６の出力端である信号線から論理積を取り出して、動作検証回路５で検証しても、十分検証できる。（ＡＮＤ回路１６の入力に「０」が２つ以上あると、その出力は「０」の入力が１つの時と同様に「０」であって、その区別ができなくて十分な検証ができない。しかし、ＡＮＤ回路１６の入力に「０」が２つ以上あるという頻度が低ければ、実用的には問題が無くなり、このようにＡＮＤ回路１６を用いることで十分に検証することができる。この場合、ＯＲ回路６のどの入力が故障か分ける分解能は無くてよいことは明らかである。）その結果、動作検証回路５に接続される信号線の数は、４つから１つに減ったことになる。
　【００１２】以上説明したように、本発明の第１実施例及び第２実施例は、動作検証回路５に接続される信号線の数を４つから１つに減らすという効果を有する。
　【００１３】
　【発明の効果】本発明によれば、機能回路を構成する論理回路のうち、テストに用いる論理回路出力端を、ＯＲ回路またはＡＮＤ回路の入力に接続し、これらＯＲ回路またはＡＮＤ回路の出力を動作検証回路の入力に接続しているので、非常に少ない回路の追加のみで、動作検証回路の入力に接続される信号の数を減らすことができるという効果が得られる。
【図面の簡単な説明】
　【図１】本発明の第１実施例を示す回路図である。
　【図２】本発明の第実施例を示す回路図である。
　【図３】従来のテスト容易化回路を示す図である。
　【符号の説明】
１　ＡＮＤ回路
２　ＮＯＲ回路
３　ＡＮＤ回路
４　ＮＯＲ回路
５　動作検証回路
６　ＯＲ回路
８　動作結果出力
９　機能回路
１１　ＮＡＮＤ回路
１２　ＯＲ回路
１３　ＮＡＮＤ回路
１４　ＯＲ回路
１６　ＡＮＤ回路