(57)【要約】  第１のマルチプレクサ（２１６−１）が、第１の入力端子（ＩΝΡ１／ΙΝΡ２）に結合され、第２のマルチプレクサ（２１６−２）が、トランジスタ（Ｑ１〜Ｑ４）及び電流源（２２２−２２８）を含む折り返し型カスコード差動増幅器（２１０）の第２の入力端子（ＩΝΜ１／ΙΝΜ２）に結合される。差動入力信号（ＩＮＰ１／ＩＮＭ１）及び（ＩＮＰ２／ＩＮＭ２）間の切り替えは、コントローラ（２１４）によって提供される選択信号ＳＥＬＥＣＴを介して制御される。リセットメカニズムが、増幅器（２１０）の出力端子（ＯＵＴＰ、ＯＵＴＭ）間に結合され、パルス発生器（ＸＯＲゲート２１８及び遅延回路２２０）に制御されるスイッチ（Ｑ５）を含む。選択信号ＳＥＬＥＣＴの立ち上がり又は立ち下がりエッジで、出力端子（ＯＵＴＰ、ＯＵＴＭ）を一時的に短絡するように、パルスがスイッチ（Ｑ５）を作動させるように供給される。これはグリッチングを回避し、一層速いセトリング時間となる。
2013538535.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を有する増幅器、
前記増幅器の前記第１の入力端子に結合される第１のマルチプレクサ、
前記増幅器の前記第２の入力端子に結合される第２のマルチプレクサ、
前記増幅器の前記第１及び第２の出力端子間に結合されるスイッチ、
前記スイッチを制御するように前記スイッチに結合されるパルス発生器、及び
前記第１のマルチプレクサ、前記第２のマルチプレクサ、及び前記パルス発生器に結合されるコントローラ、
を含み、
前記コントローラが、前記第１及び第２のマルチプレクサの各々に選択信号を提供し、前記第１及び第２のマルチプレクサが切り替えられるとき、前記コントローラが前記パルス発生器をアクティブにする、
装置。
【請求項２】
請求項１に記載の装置であって、前記パルス発生器が、
前記選択信号を受け取るように前記コントローラに結合され、かつ、前記スイッチに結合される論理回路、及び
前記選択信号を受け取るように前記コントローラに結合され、かつ、前記スイッチに結合される遅延回路、
を更に含む、装置。
【請求項３】
請求項２に記載の装置であって、前記論理回路がＸＯＲゲートを更に含む、装置。
【請求項４】
請求項３に記載の装置であって、前記増幅器が、
第１の受動電極、第２の受動電極、及び制御電極を有する第１のトランジスタであって、前記第１のトランジスタの前記制御電極が前記第１のマルチプレクサに結合される、前記第１のトランジスタ、
第１の受動電極、第２の受動電極、及び制御電極を有する第２のトランジスタであって、前記第２のトランジスタの前記制御電極が前記第２のマルチプレクサに結合され、前記第２のトランジスタの前記第１の受動電極が、前記第１のトランジスタの前記第１の受動電極に結合される、前記第２のトランジスタ、
前記第１のトランジスタの前記第２の受動電極に結合される第１の電流源、
前記第２のトランジスタの前記第２の受動電極に結合される第２の電流源、
前記第１の電流源と前記第１の出力端子との間に結合される第１のバイアストランジスタ、及び
前記第２の電流源と前記第２の出力端子との間に結合される第２のバイアストランジスタ、
を更に含む、装置。
【請求項５】
請求項４に記載の装置であって、前記第１及び第２のトランジスタがＮＰＮトランジスタである、装置。
【請求項６】
装置であって、
データコンバータ回路要素、
前記データコンバータ回路要素に結合される第１のマルチプレクサ、
前記データコンバータ回路要素に結合される第２のマルチプレクサ、
第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を有する増幅器であって、前記第１のマルチプレクサが前記増幅器の前記第１の入力端子に結合され、前記第２のマルチプレクサが前記増幅器の前記第２の入力端子に結合される、前記増幅器、
前記増幅器の前記第１及び第２の出力端子間に結合されるスイッチ、
前記スイッチを制御するように前記スイッチに結合されるパルス発生器、及び
前記第１のマルチプレクサ、前記第２のマルチプレクサ、及び前記パルス発生器に結合されるコントローラ、
を含み、
前記コントローラが、前記第１及び第２のマルチプレクサの各々に選択信号を提供し、前記第１及び第２のマルチプレクサが切り替えられるとき、前記コントローラが前記パルス発生器をアクティブにする、
装置。
【請求項７】
請求項６に記載の装置であって、前記パルス発生器が、
前記選択信号を受け取るように前記コントローラに結合され、かつ、前記スイッチに結合される論理回路、及び
前記選択信号を受け取るように前記コントローラに結合され、かつ、前記スイッチに結合される遅延回路、
を更に含む、装置。
【請求項８】
請求項７に記載の装置であって、前記論理回路がＸＯＲゲートを更に含む、装置。
【請求項９】
請求項８に記載の装置であって、前記増幅器が、
第１の受動電極、第２の受動電極、及び制御電極を有する第１のトランジスタであって、前記第１のトランジスタの前記制御電極が前記第１のマルチプレクサに結合される、前記第１のトランジスタ、
第１の受動電極、第２の受動電極、及び制御電極を有する第２のトランジスタであって、前記第２のトランジスタの前記制御電極が前記第２のマルチプレクサに結合され、前記第２のトランジスタの前記第１の受動電極が、前記第１のトランジスタの前記第１の受動電極に結合される、前記第２のトランジスタ、
前記第１のトランジスタの前記第２の受動電極に結合される第１の電流源、
前記第２のトランジスタの前記第２の受動電極に結合される第２の電流源、
前記第１の電流源と前記第１の出力端子との間に結合される第１のバイアストランジスタ、及び
前記第２の電流源と前記第２の出力端子との間に結合される第２のバイアストランジスタ、
を更に含む、装置。
【請求項１０】
請求項９に記載の装置であって、前記第１及び第２のトランジスタがＮＰＮトランジスタである、装置。
【請求項１１】
請求項８に記載の装置であって、前記データコンバータ回路要素が、
第１のトラックアンドホールド（Ｔ／Ｈ）回路、
第２のＴ／Ｈ回路、
前記第１のＴ／Ｈ回路に結合される第１のアナログデジタルコンバータ（ＡＤＣ）、
前記第２のＴ／Ｈ回路に結合される第２のＡＤＣ、
前記第１のＡＤＣに結合される第１のデジタルアナログコンバータ（ＤＡＣ）、
前記第２のＡＤＣに結合される第２のＤＡＣ、
前記第１のＤＡＣ、前記第１のＴ／Ｈ回路、及び前記第１のマルチプレクサに結合され、前記第１のＴ／Ｈ回路と前記第１のＤＡＣの出力間の差を判定する第１の加算器、及び
前記第２のＤＡＣ、前記第２のＴ／Ｈ回路、及び前記第２のマルチプレクサに結合され、前記第２のＴ／Ｈ回路と前記第２のＤＡＣの出力間の差を判定する第２の加算器、
を更に含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的に増幅器に関し、更に特定して言えば、残余増幅器に関連する。
【背景技術】
【０００２】
図１Ａを参照すると、参照符号１００は全般的に従来のアナログデジタルコンバータ（ＡＤＣ）１００を示す。ＡＤＣ１００は、概して、幾つかのステージ１０２−１〜１０２−Ｎ、ＡＤＣ１０６（これは、典型的にフラッシュＡＤＣである）、及びデジタル出力回路１０４を含む。ステージ１０２−１〜１０２−Ｎは、概して、シーケンス内で互いに直列に結合され、第１のステージ１０２−１はアナログ入力信号を受け取り、後続のステージ１０２−２〜１０２−Ｎの各々は、それぞれ、前のステージ１０２−１〜１０２−（Ｎ−１）から残余信号を受け取る。ＡＤＣ１０６は最後のステージ１０２−Ｎに結合される（その残余信号を受け取る）。ステージ１０２−１〜１０２−Ｎ、及びＡＤＣ１０６は、その入力信号（残余信号又はアナログ入力信号のいずれか）に基づいて、アナログ入力信号の一部を分解することができ、これはデジタル出力回路１０４に供給される。その後デジタル出力回路１０４は、デジタル出力信号ＤＯＵＴを生成するため、誤差補正又は他のデジタル処理を実行することができる。
【０００３】
ここで図１Ｂ及び図１Ｃに移ると、ステージ１０２−１〜１０２−Ｎをより詳細に見ることができる（これらは、簡潔にするため以降ではステージ１０２と称する）。ステージ１０２は、概して、トラックアンドホールド（Ｔ／Ｈ）回路１０８（即ち、Ｔ／Ｈ増幅器）、ＡＤＣ１１０、デジタルアナログコンバータ（ＤＡＣ）１１２、加算器１１４、及び残余増幅器１１６を含む。オペレーションにおいて、Ｔ／Ｈ回路１１０は、クロック信号ＣＬＫの論理高状態の間トラック位相Ｔに、クロック信号ＣＬＫの論理低状態の間ホールド位相Ｈに入る。トラック位相Ｔの間、Ｔ／Ｈ回路は、そのアナログ入力信号ＳＩＮ（これは、アナログ入力信号ＡＩＮ又は前のステージからの残余信号のいずれかであり得る）をサンプリングする。ホールド位相Ｈの間、サンプリングされた信号がＡＤＣ１１０及び加算器１１４に供給される。ＡＤＣ１１０は、信号ＳＩＮの一部を分解し、分解されたビットをデジタル出力回路１０４及びＤＡＣ１１２に供給する。ＤＡＣ１１２は、分解されたビットをアナログ信号に変換し、これが加算器１１４に供給される。加算器１１４は、サンプリングされた信号とＤＡＣからのアナログ信号との間の差を判定し、これが増幅器１１６により増幅され、残余信号ＲＯＵＴとして出力される。
【０００４】
ＡＤＣ１００には幾つか欠点がある。特に、各ステージ１０２−１〜１０２−Ｎのための残余増幅器１１６は、５０％デューティサイクル未満で動作しており、これは過剰な電力量を消費する。従って、より少ない電力消費の残余増幅器を有することが望ましい。
【０００５】
他の従来の回路の幾つかの例は下記文献に提供されている。
【特許文献１】米国特許番号第３，８７７，０２３号
【特許文献２】米国特許番号第５，１８０，９３２号
【特許文献３】米国特許番号第６，２１８，８８７号
【特許文献４】米国特許番号第６，４８９，８４５号
【発明の概要】
【０００６】
従って、本発明の例示の一実施例は或る装置を提供する。この装置は、第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を有する増幅器、増幅器の第１の入力端子に結合される第１のマルチプレクサ、増幅器の第２の入力端子に結合される第２のマルチプレクサ、増幅器の第１及び第２の出力端子間に結合されるスイッチ、スイッチを制御するようにスイッチに結合されるパルス発生器、及び第１のマルチプレクサ、第２のマルチプレクサ、及びパルス発生器に結合されるコントローラを含む。このコントローラは、第１及び第２のマルチプレクサの各々に選択信号を提供し、第１及び第２のマルチプレクサが切り替えられるとき、コントローラがパルス発生器をアクティブにする。
【０００７】
本発明の例示の一実施例に従って、パルス発生器は、選択信号を受け取るようにコントローラに結合され、かつ、スイッチに結合される論理回路、及び選択信号を受け取るようにコントローラに結合され、かつ、スイッチに結合される遅延回路を更に含む。
【０００８】
本発明の例示の一実施例に従って、論理回路はＸＯＲゲートを更に含む。
【０００９】
本発明の例示の一実施例に従って、増幅器は、第１の受動電極、第２の受動電極、及び制御電極を有する第１のトランジスタであって、第１のトランジスタの制御電極が第１のマルチプレクサに結合される、第１のトランジスタと、第１の受動電極、第２の受動電極、及び制御電極を有する第２のトランジスタであって、第２のトランジスタの制御電極が第２のマルチプレクサに結合され、第２のトランジスタの第１の受動電極が第１のトランジスタの第１の受動電極に結合される、第２のトランジスタと、第１のトランジスタの第２の受動電極に結合される第１の電流源と、第２のトランジスタの第２の受動電極に結合される第２の電流源と、第１の電流源と第１の出力端子との間に結合される第１のバイアストランジスタと、第２の電流源と第２の出力端子との間に結合される第２のバイアストランジスタとを更に含む。
【００１０】
本発明の例示の一実施例に従って、第１及び第２のトランジスタはＮＰＮトランジスタである。
【００１１】
本発明の例示の一実施例に従って或る装置が提供される。この装置は、データコンバータ回路要素と、データコンバータ回路要素に結合される第１のマルチプレクサと、データコンバータ回路要素に結合される第２のマルチプレクサと、第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を有する増幅器であって、第１のマルチプレクサが増幅器の第１の入力端子に結合され、第２のマルチプレクサが増幅器の第２の入力端子に結合される増幅器と、増幅器の第１及び第２の出力端子間に結合されるスイッチと、スイッチを制御するようにスイッチに結合されるパルス発生器と、第１のマルチプレクサ、第２のマルチプレクサ、及びパルス発生器に結合されるコントローラとを含む。このコントローラは、第１及び第２のマルチプレクサの各々に選択信号を提供し、第１及び第２のマルチプレクサが切り替えられるとき、コントローラがパルス発生器をアクティブにする。
【００１２】
本発明の例示の一実施例に従って、データコンバータ回路要素は、第１のトラックアンドホールド（Ｔ／Ｈ）回路と、第２のＴ／Ｈ回路と、第１のＴ／Ｈ回路に結合される第１のアナログデジタルコンバータ（ＡＤＣ）と、第２のＴ／Ｈ回路に結合される第２のＡＤＣと、第１のＡＤＣに結合される第１のデジタルアナログコンバータ（ＤＡＣ）と、第２のＡＤＣに結合される第２のＤＡＣと、第１のＤＡＣ、第１のＴ／Ｈ回路、及び第１のマルチプレクサに結合され、第１のＴ／Ｈ回路と第１のＤＡＣの出力間の差を判定する第１の加算器と、第２のＤＡＣ、第２のＴ／Ｈ回路、及び第２のマルチプレクサに結合され、第２のＴ／Ｈ回路と第２のＤＡＣの出力間の差を判定する第２の加算器とを更に含む。
【００１３】
本発明の例示の一実施例に従って或る装置が提供される。この装置は、シーケンス内で互いに直列に結合される複数のステージであって、各ステージがアナログ入力信号又は前のステージからの残余信号を受け取り、各ステージが、データコンバータ回路と、データコンバータ回路に結合される第１のマルチプレクサと、データコンバータ回路に結合される第２のマルチプレクサと、第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を有する増幅器であって、第１のマルチプレクサが増幅器の第１の入力端子に結合され、第２のマルチプレクサが増幅器の第２の入力端子に結合される増幅器と、増幅器の第１及び第２の出力端子間に結合されるスイッチと、スイッチを制御するようにスイッチに結合されるパルス発生器と、第１のマルチプレクサ、第２のマルチプレクサ、及びパルス発生器に結合されるコントローラであって、第１及び第２のマルチプレクサの各々に選択信号を提供し、第１及び第２のマルチプレクサが切り替えられるとき、パルス発生器をアクティブにするコントローラと、シーケンスの最後のステージに結合されるＡＤＣと、各ステージのためのＡＤＣ及びデータコンバータ回路に結合されるデジタル出力回路とを含む。
【００１４】
本発明の特徴及び技術的な利点を大まかに概説してきたが、それはこれ以降に続く本発明の詳細な説明を理解しやすくするためである。本発明の特許請求の範囲の主題を形成する本発明の更なる特徴及び利点をこれ以降で説明する。開示される概念及び具体的な実施例は、本発明の目的と同じものを実行するために別の構造を修正又は設計する基盤として、容易に利用可能であることは当業者には認められてしかるべきである。また、そのような等価の構造は、添付の特許請求の範囲に記載された本発明の趣旨及び範囲から逸脱するものではないことは当業者には認められて当然である。
【００１５】
例示の実施例を添付の図面を参照して説明する。
【図面の簡単な説明】
【００１６】
【図１Ａ】従来のＡＤＣの一例の回路図である。
【図１Ｂ】従来のＡＤＣの一例の回路図である。
【００１７】
【図１Ｃ】図１Ａ及び図１ＢのＡＤＣのためのタイミング図である。
【００１８】
【図２Ａ】本発明の例示の一実施例に従ったＡＤＣの一例の回路図である。
【図２Ｂ】本発明の例示の一実施例に従ったＡＤＣの一例の回路図である。
【００１９】
【図２Ｃ】図２Ｂの残余増幅器の一例の回路図である。
【発明を実施するための形態】
【００２０】
図２Ａは、本発明の原理に従った例示のＡＤＣ２００を図示する。ＡＤＣ２００は、ＡＤＣ１００と同じ全般的な機能性を有するが、パイプラインに違いがある。即ち、ステージ１０２−１〜１０２−Ｎが、ステージ２０２−１〜２０２−Ｎで置き換えられている。
【００２１】
図２Ｂにおいて、ステージ２０３−１〜２０３−Ｎ（後述では２０２）を更に詳細に見ることができる。オペレーションにおいて、Ｔ／Ｈ回路２０３−１及び２０３−２が、アナログ入力信号ＩＮ（これは、アナログ入力信号ＡＩＮ又は前のステージからの残余信号のいずれかであり得る）を受け取るように結合される。これらのＴ／Ｈ回路２０３−１及び２０３−２は、互いに並列に配置されるため、Ｔ／Ｈ回路２０３−１及び２０３−２は、概してノンオーバーラップの論理ステージ又はクロック信号の位相でサンプリングするようにタイミングがとられる。Ｔ／Ｈ回路２０３−１及び２０３−２はそれぞれ、ＡＤＣ２０４−１及び２０４−２、ＤＡＣ２０６−１及び２０６−２、加算器２０８−１及び２０８−２、及び残余増幅器２１０に結合され、その後、デジタル出力回路１０４のためのサンプリングされた信号を分解するよう及び残余信号ＲＯＵＴを生成するように、アナログ処理を実行し得る。
【００２２】
ここで、データコンバータ回路（これらはそれぞれ、ＡＤＣ２０４−１又は２０４−２、ＤＡＣ２０６−１又は２０６−２、及び加算器２０８−１又は２０８−２を含む）の各々は、単一の増幅器の利用の利点を得る。その理由の一つは、（各データコンバータ回路のための）増幅器のデューティサイクルが５０％未満となり得、それが過剰な電力を消費し得ることである。従って、増幅器２１０は、データコンバータ回路又はデータ経路の各々からの信号を処理するようにコントローラ２１４により時間多重化され得る。
【００２３】
図２Ｃに移ると、残余増幅器２１０を更に詳細に見ることができる。この例では、バイアス電圧ＢＩＡＳによりバイアスされる折り返し型（フォールデッド）カスコード差動増幅器（これは全般的に、ＮＰＮトランジスタＱ１〜Ｑ４、及び電流源２２２、２２４、２２６、及び２２８を含む）が用いられる。この増幅器の入力端子にマルチプレクサ２１６−１及び２１６−２が結合される。差動入力信号ＩＮＰ１／ＩＮＭ１及びＩＮＰ２／ＩＮＭ２（これらはそれぞれ加算器２０８−１及び２０８−２により提供される）間の切り替えは、選択信号ＳＥＬＥＣＴ（これはコントローラ２１４により供給される）を介して制御される。また、処理のための時間内の正しい時点に増幅器に正しい入力及び出力信号を向けるように、（出力信号ＯＵＴＰ及びＯＵＴＭを受け取るように）この増幅器の出力端子にマルチプレクサ（図示せず）が結合される。
【００２４】
しかし、マルチプレクサ２１６−１及び２１６−２が切り替えられるとき、増幅器（これは全般的にＮＰＮトランジスタＱｌ〜Ｑ４、及び電流源２２２、２２４、２２６、及び２２８を含む）は、スイッチング時点で不規則な挙動を示す。この不規則な挙動はグリッチと呼ばれ、対処されない場合、グリッチは、増幅器の利用可能なセトリング時間のかなりの量を消費する恐れがあり、又は増幅器出力又は内部ノードが所望の範囲外の電圧で動作することにつながる恐れすらある。言い換えると、このグリッチは性能を劣化させ得る。この問題に対処するため、リセットメカニズムが増幅器の出力端子で供給される。このリセットメカニズムは全般的に、増幅器の出力端子間に結合され、パルス発生器（これは全般的に、ＸＯＲゲート及び遅延回路を含む）により制御されるスイッチＱ５を含む。そのため、選択信号ＳＥＬＥＣＴの立ち上がり又は立ち下がりエッジで、増幅器の出力端子をともに一時的に短絡するようにパルス（これはスイッチＱ５をアクティブにする）がスイッチＱ５に供給される。そのため、グリッチングが回避され得、セトリング時間が一層速くなる。
【００２５】
本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得、本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。
【図１Ａ】
2013538535.tif 000003
【図１Ｂ】
2013538535.tif 000004
【図１Ｃ】
2013538535.tif 000005
【図２Ａ】
2013538535.tif 000006
【図２Ｂ】
2013538535.tif 000007
【図２Ｃ】
2013538535.tif 000008
【国際調査報告】
2013538535.tif 000009
2013538535.tif 000010
2013538535.tif 000011