【事件の表示】
　特許第２７４２４７８号「表示装置の駆動回路」の請求項１ないし３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２７４２４７８号の請求項１ないし３に係る特許を維持する。
【理由】
（１）手続きの経緯
　本件特許第２７４２４７８号に係る発明についての出願は、平成３年７月３１日に特許出願され、平成１０年１月３０日にその発明ついて特許の設定登録がなされ、その後、その特許について、特許異議申立人セイコーエプソン株式会社より特許異議申立がなされ、取消理由通知がなされ、その指定期間内である平成１１年４月５日に訂正請求がなされたものである。
（２）訂正の適否についての判断
訂正明細書の請求項１〜３に係る発明は、その特許請求の範囲の請求項１〜３に記載された次の事項に４より特定されるとおりのものである。
「【請求項１】デジタル映像信号が入力される表示装置の駆動回路であって、該デジタル映像信号を複数の分割映像信号に分割して出力する映像信号分割手段と、クロック信号が入力され該複数の分割映像信号に対応するサンプリングクロック信号を出力するクロック信号発生手段とを備え、該複数の分割映像信号と該複数のサンプリングクロック信号の各々を同期させて出力する信号分割回路と、該サンプリングクロック信号に基づいて該分割映像信号をサンプリングして出力する１つのドライバとを備え、該信号分割回路と該ドライバとを独立する回路構成とした表示装置の駆動回路。
　【請求項２】デジタル映像信号が入力される表示装置の駆動回路であって、該デジタル映像信号を複数の分割映像信号に分割して出力する映像信号分割手段と、クロック信号が入力され該複数の分割映像信号に対応するサンプリングクロック信号を出力するクロック信号発生手段とを備え、該複数の分割映像信号の各々を該サンプリングクロック信号の１つにタイミングを整合させて出力する第２の信号分割回路と、１つの該サンプリングクロック信号に基づいて該複数の分割映像信号をサンプリングして出力する１つのドライバとを備え、該第２の信号分割回路と該ドライバとを独立する回路構成とした表示装置の駆動回路。
　【請求項３】前記ドライバが、前記サンプリングクロック信号が入力され、シフトクロック信号を発生するシフトクロック信号発生手段と、該シフトクロック信号に基づいて前記分割映像信号をサンプリングして保持する複数の第１データ保持手段と、該複数の第１データ保持手段にそれぞれ接続され、所定期間のサンプリングが終了した時点で、出力指令信号に基づいて該第１データ保持手段に保持されている該分割映像信号を取り込んで保持する第２データ保持手段とを具備する請求項１又は請求項２記載の表示装置の駆動回路。」
ア．訂正の内容
訂正事項ａ
特許請求の範囲の請求項１の発明
「デジタル映像信号が入力される表示装置の駆動回路であって、該デジタル映像信号を複数の分割映像信号に分割して出力する映像信号分割手段と、クロック信号が入力され該複数の分割映像信号に対応するサンプリングクロック信号を出力するクロック信号発生手段とを備え、該複数の分割映像信号と該複数のサンプリングクロック信号の各々を同期させて出力する信号分割回路と、該サンプリングクロック信号に基づいて該分割映像信号をサンプリングして出力する１つ又は複数のドライバとを備え、該信号分割回路と該ドライバとを独立する回路構成とした表示装置の駆動回路。」を
「デジタル映像信号が入力される表示装置の駆動回路であって、該デジタル映像信号を複数の分割映像信号に分割して出力する映像信号分割手段と、クロック信号が入力され該複数の分割映像信号に対応するサンプリングクロック信号を出力するクロック信号発生手段とを備え、該複数の分割映像信号と該複数のサンプリングクロック信号の各々を同期させて出力する信号分割回路と、該サンプリングクロック信号に基づいて該分割映像信号をサンプリングして出力する１つのドライバとを備え、該信号分割回路と該ドライバとを独立する回路構成とした表示装置の駆動回路。」と訂正する。
訂正事項ｂ
特許請求の範囲の請求項２の発明
「デジタル映像信号が入力される表示装置の駆動回路であって、該デジタル映像信号を複数の分割映像信号に分割して出力する映像信号分割手段と、クロック信号が入力され該複数の分割映像信号に対応するサンプリングクロック信号を出力するクロック信号発生手段とを備え、該複数の分割映像信号の各々を該サンプリングクロック信号の１つに夕イミングを整合させて出力する第２の信号分割回路と、１つの該サンプリングクロック信号に基づいて該複数の分割映像信号をサンプリングして出力する１つ又は複数のドライバとを備え、該第２の信号分割回路と該ドライバとを独立する回路構成とした表示装置の駆動回路。」を
「デジタル映像信号が入力される表示装置の駆動回路であって、該デジタル映像信号を複数の分割映像信号に分割して出力する映像信号分割手段と、クロック信号が入力され該複数の分割映像信号に対応するサンプリングクロック信号を出力するクロック信号発生手段とを備え、該複数の分割映像信号の各々を該サンプリングクロック信号の１つにタイミングを整合させて出力する第２の信号分割回路と、１つの該サンプリングクロック信号に基づいて該複数の分割映像信号をサンプリングして出力する１つのドライバとを備え、該第２の信号分割回路と該ドライバとを独立する回路構成とした表示装置の駆動回路。」と訂正する。
訂正事項ｃ
明細書段落番号【００１０】の第８行目及び明細書段落番号【００１１】の第７行目の「１つ又は複数の」を「１つの」と訂正する。
イ．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　１）上記訂正事項ａ、ｂについては、特許明細書の特許請求の範囲に記載された「１つ又は複数の」で示された２つの並列の構成を一方の構成である「１つ」に限定するものである。
　また、上記訂正事項ａ、ｂは、願書に添付した明細書または図面に記載した事項の範囲内であり、実質上特許請求の範囲を拡張しまたは変更するものではない。
　２）訂正事項ｃについては、上記訂正事項ａ、ｂの訂正に伴う特許明細書の関連部分を訂正したものであり、明瞭でない記載の釈明に相当するするものである。
ウ．独立特許要件
（引用刊行物）
　当審が平成１１年２月５日付けの取消理由通知で引用された引用刊行物１、２に記載された技術事項
（ｉ）刊行物１（特開平１−２２５９８８号公報）
　上記刊行物１は、液晶表示装置に関し、特に、表示データおよび制御信号の伝達に関するもので、そこには、「ＬＣＤＣ１から送出される８ビットの表示データＤＡＴＡは、表示データ分配回路２により、上画面液晶ドライバ３用データ３３と下画面液晶ドライバ４用データ３４に分配される。」（第２頁左下欄第１６行〜第２０行）、
「本発明のバッファ回路を含む分配回路２をＬＣＤＣ１と液晶駆動回路間に新たに設ける。」（第３頁左上欄第２０行〜第２行）、と記載されている。
（ｉｉ）刊行物２（特開昭６０−１４０２９７号公報）
　上記刊行物２は、ドットマトリクス液晶表示装置駆動回路に関するもので、そこには、
「１ビットシフトレジスタ１１は、１ビットのシリアル入力パラレル出力シフトレジスタｎ個ｍ個（合計ｎ×ｍ個）により構成され、分周期９の出力に同期して、ｎ×ｍ個の入力から、１対１に対応したシリアルパラレル変換器１０の出力を取り込み、またシフトする。前記ｎ×ｍ個の１ビットシリアル入力パラレル出力シフトレジスタの出力１×ｎ×ｍ個は、水平同期信号ｃに同期して、ラッチ２に取り込まれる。」（第３頁右下欄第６行〜第１５行）、と記載されている。
（対比・判断）
本件発明（請求項１〜３）と刊行物１、２に記載された発明とを対比すると、刊行物１、２のいずれにも、本件発明の構成要件であるところの「サンプリングクロック信号に基づいて分割映像信号をサンプリングして出力する１つのドライバ」を備える点については記載がない。
　そして、本件発明は、上記の点を備えることにより、入力されるデータ信号のサンプリング速度を速めることなく、ドライバから出力される信号は、高速でサンプリングを行ったときと同等の出力が得られるという効果を奏するものである。
　従って、本件発明は上記刊行物１、２のいずれかに記載された発明であるとも、また、上記刊行物１、２に記載された発明に基づいて当業者が容易に発明をすることができたものであるとすることもできない。
　よって、訂正明細書の請求項１〜３に係る発明は、特許出願の際独立して特許を受けることができるものである。
エ．むすび
　以上のとおりであるから、上記訂正事項ａ、ｂ及びｃは、特許法第１２０条の４第３項で準用する１２６条第２ー４項の規定に適合するので、当該訂正を認める。
（３）特許異議申立について
　ア．申立人セイコーエプソン株式会社の申立ての理由の概要
　申立人セイコーエプソン株式会社は、証拠として甲第１号証（特開平１−２２５９８８号公報）及び甲第２号証（特開昭６０−１４０２９７号公報）を提示し、本件発明（請求項１〜３）の特許は、甲第１、２号証に記載された発明に基づいて当業者が容易に発明できたものであり、特許法第２９条第２項の規定に違反してなされたものであるから、特許を取り消すべき旨主張している。
　イ．判断
　本件請求項１〜３に係る発明は、上記（２）ウで示したように、取消理由通知で示した刊行物に記載された発明と同一であるとも、それらから容易に発明をすることができたものとすることもできない。
（４）むすび
　以上のとおりであるから、特許異議申立人の理由及び証拠によっては、本件発明の特許を取り消すことはできない。
　また、他に本件発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年６月３０日（１９９９．６．３０）
【訂正の要旨】
訂正の要旨
　特許請求の範囲の請求項１及び請求項２中の「１つ又は複数の」を特許請求の範囲の減縮を目的として「１つの」と訂正する。
　それに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るため、明瞭でない記載の釈明を目的として、明細書段落番号【００１０】の第８行目及び明細書段落番号【００１１】の第７行目の「１つ又は複数の」を「１つの」と訂正する。
（５４）【発明の名称】
表示装置の駆動回路
（５７）【特許請求の範囲】
　【請求項１】デジタル映像信号が入力される表示装置の駆動回路であって、
　該デジタル映像信号を複数の分割映像信号に分割して出力する映像信号分割手段と、クロック信号が入力され該複数の分割映像信号に対応するサンプリングクロック信号を出力するクロック信号発生手段とを備え、該複数の分割映像信号と該複数のサンプリングクロック信号の各々を同期させて出力する信号分割回路と、
　該サンプリングクロック信号に基づいて該分割映像信号をサンプリングして出力する
１つの
　を備え、該信号分割回路と該ドライバとを独立する回路構成とした表示装置の駆動回路。
　【請求項２】デジタル映像信号が入力される表示装置の駆動回路であって、
　該デジタル映像信号を複数の分割映像信号に分割して出力する映像信号分割手段と、クロック信号が入力され該複数の分割映像信号に対応するサンプリングクロック信号を出力するクロック信号発生手段とを備え、該複数の分割映像信号の各々を該サンプリングクロック信号の１つにタイミングを整合させて出力する第２の信号分割回路と、
　１つの該サンプリングクロック信号に基づいて該複数の分割映像信号をサンプリングして出力する
１つの
　を備え、該第２の信号分割回路と該ドライバとを独立する回路構成とした表示装置の駆動回路。
　【請求項３】前記ドライバが、
　前記サンプリングクロック信号が入力され、シフトクロック信号を発生するシフトクロック信号発生手段と、
　該シフトクロック信号に基づいて前記分割映像信号をサンプリングして保持する複数の第１データ保持手段と、
　該複数の第１データ保持手段にそれぞれ接続され、所定期間のサンプリングが終了した時点で、出力指令信号に基づいて該第１データ保持手段に保持されている該分割映像信号を取り込んで保持する第２データ保持手段と
　を具備する請求項１又は請求項２記載の表示装置の駆動回路。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、表示装置の駆動回路であって、特に映像信号がデジタルで与えられるものであって、更に、そのデジタルデータをサンプリングする必要のある表示装置の駆動回路に好適に使用されるものである。特に、そのサンプリング速度が、非常に高速を要求されるもの、例えば、大型高精細の液晶表示装置等の駆動回路として有用なものである。
　【０００２】
　【従来の技術】
　本発明は、デジタルデータのサンプリングを必要とするすべての表示装置の駆動回路に好適に適用され得るものであるが、ここでは、ＴＦＴ液晶表示装置の駆動回路を例にとって説明する。
　【０００３】
　映像信号がデジタルで与えられる場合には、ソースドライバとしては図２３に示すような回路が用いられる。尚、ここでは簡単のため、映像信号データＤは２ビットで構成されているものとする。即ち、映像信号データＤは、０〜３の４つの値を持ち、各絵素に与えられる信号電圧はＶ０〜Ｖ３の４レベルの中のいずれかとなる。２ビットの映像信号データＤは、各ソースラインに対応する単位回路ＣＥＬＬ１〜ＣＥＬＬｎにそれそれ入力される。各単位回路ＣＥＬＬ１〜ＣＥＬＬｎにはシフトクロック発生器ＳＨＣＫからのシフトクロックも入力されている。単位回路ＣＥＬＬ１〜ＣＥＬＬｎから出力される信号電圧は対応するソースラインＯ１〜Ｏｎにそれぞれ与えられる。
　【０００４】
　第ｎ番目のソースラインＯｎに対する単位回路ＣＥＬＬｎを図２４に示す。図２４の回路は、映像信号データＤの各ビット（Ｄ０，Ｄ１）毎に設けられた第１段目のＤフリップフロップ（サンプリングフリップフロップ）ＭＳＭＰ及び第２段目のフリップフロップ（ホールドフリップフロップ）ＭＨ、１固のデコーダＤＥＣ、それに４種の外部電圧源Ｖ０〜Ｖ３とソースラインＯｎとの間に各々設けられたアナログスイッチＡＳＷ０〜ＡＳＷ３により構成される。なお、デジタル映像信号データのサンプリングは、Ｄフリップフロップ以外にも種々のものを用いることができる。
　【０００５】
　このデジタルソースドライバは次のように動作する。映像信号データＤ０、Ｄ１は第ｎ番目の絵素に対応するサンプリングパルスＳＨＣＫｎの立ち上がり時点でサンプリングフリップフロップＭＳＭＰに取り込まれ、そこで保持される。１水平期間のサンプリングが終了した時点で出力パルスＯＥがホールドフリップフロップＭＨに与えられ、サンプリングフリップフロップＭＳＭＰに保持されていた映像信号データＤ０，Ｄ１はホールドフリップフロップＭＨに取り込まれると共にデコーダＤＥＣに出力される。デコーダＤＥＣはこの２ビットの映像信号データＤ０，Ｄ１をデコードし、その値（０〜３）に応じてアナログスイッチＡＳＷ０〜ＡＳＷ３のいずれか１個を導通として、４種の外部電圧Ｖ０〜Ｖ３のいずれかをソースラインＯｎに出力する。
　【０００６】
　図２５に赤（Ｒ）、青（Ｂ）、緑（Ｇ）の信号がそれそれ独立してコンピュータから送られてくる場合に対応したソースドライバーの全体の構成図を示す。
　【０００７】
　尚、図２３及び図２５においては、出力パルスＯＥと、階調電源Ｖ０〜Ｖ４は省略しているが、これれは全ての単位回路に共通に入力されている。これは以下に説明するソースドライバの図に於いても同様である。
　【０００８】
　　　【発明が解決しようとする課題】
　上述のデジタルドライバは、従来のアナログドライバと比較すると、非常に高速なサンプリング（約２５ＭＨｚ）が可能である。しかしながら、液晶パネルの大型化及び高精細化につれて、要求されるサンプリング速度は、益々高速となり、上記のドライバでも対応が困難な状態となりつつある。例えば、ワークステーション等に対応した表示装置のドライバとしては、従来のサンプリングの２倍程度の高速サンプリングが要求されている。ドライバを構成するＬＳＩ自体を、この様な高速サンプリングに対応させることは困難である。
　【０００９】
　本発明はかかる観点から、行われたものであり、その目的とするところは、ドライバのサンプリング速度を上げることなく、高速サンプリングと同等の効果を得ることのできる駆動回路を提供することにある。
　【００１０】
　【課題を解決するための手段】
　本発明の駆動回路は、デジタル映像信号が入力される表示装置の駆動回路であって、該デジタル映像信号を複数の分割映像信号に分割して出力する映像信号分割手段と、クロック信号が入力され該複数の分割映像信号に対応するサンプリングクロック信号を出力するクロック信号発生手段とを備え、該複数の分割映像信号と該複数のサンプリングクロック信号の各々を同期させて出力する信号分割回路と、該サンプリングクロック信号に基づいて該分割映像信号をサンプリングして出力する
１つの
　【００１１】
　また、本発明の他の駆動回路は、デジタル映像信号が入力される表示装置の駆動回路であって、該デジタル映像信号を複数の分割映像信号に分割して出力する映像信号分割手段と、クロック信号が入力され該複数の分割映像信号に対応するサンプリングクロック信号を出力するクロック信号発生手段とを備え、該複数の分割映像信号の各々を該サンプリングクロック信号の１つにタイミングを整合させて出力する第２の信号分割回路と、１つの該サンプリングクロック信号に基づいて該複数の分割映像信号をサンプリングして出力する
１つの
　【００１２】
　好ましくは、前記ドライバが、前記サンプリングクロック信号が入力され、シフトクロック信号を発生するシフトクロック信号発生手段と、該シフトクロック信号に基づいて前記分割映像信号をサンプリングして保持する複数の第１データ保持手段と、該複数の第１データ保持手段にそれそれ接続され、所定期間のサンプリングが終了した時点で、出力指令信号に基づいて該第１データ保持手段に保持されている該分割映像信号を取り込んで保持する第２データ保持手段とを具備する構成とする。
　【００１３】
　【実施例】
　本発明を実施例について以下に説明する。
　【００１４】
　図１に、本発明の一実施例の基本的構成を示す。本実施例は、映像信号の分割と、サンプリングクロックの発生とを行う信号分割回路Ａ、及びそれらの分割された映像信号をサンプリングするようにされたソースドライバＢを備えている。信号分割回路Ａは、ソースドライバＢを構成するＬＳＩとは別のチップ上に構成するのが好ましい。信号分割回路Ａにはデジタル映像信号Ｄと、クロック信号ＣＫとが入力されている。信号分割回路Ａはこれらの入力から、デジタル映像信号Ｄを３分割した分割デジタル映像信号ＤＡ、ＤＢ及びＤＣと、それらの分割デジタル映像信号にそれぞれ対応した３種類のクロック信号ＣＫＡ、ＣＫＢ及びＣＫＣとを発生する。
　【００１５】
　クロック信号ＣＫ、デジタル映像信号Ｄ、分割デジタル映像信号ＤＡ〜ＤＣ、並びにクロック信号ＣＫＡ〜ＣＫＣのタイミングを図５に示す。
　【００１６】
　図２に信号分割回路Ａの構成を示す。信号分割回路Ａは、クロック信号ＣＫからクロック信号ＣＫＡ〜ＣＫＣを発生するクロック発生回路Ｇ、並びに３個のフリップフロップＦＦ１、ＦＦ２及びＦＦ３を備えている。フリップフロップＦＦ１〜ＦＦ３はデジタル映像信号Ｄのビット数と同数の入力及び出力を有している。尚、他の図に於いては各フリップフロップの入力及び出力としては１個しか図示していないが、それらのフリップフロップも入力される映像信号のビット数に適合した数の入力及び出力を有しているものとする。
　【００１７】
　クロック発生回路Ｇの詳細を図３に示す。クロック発生回路Ｇは、リング状に接続された３個のフリップフロップＦＦ４〜ＦＦ６、フリップフロップＦＦ４の出力が入力されるフリップフロップＦＦ７、フリップフロップＦＦ４及びＦＦ７の出力が入力されるＯＲ回路１２、ＯＲ回路１２の出力が入力されるフリップフロップＦＦ８、並びにフリップフロップＦＦ８の出力が入力されるフリップフロップＦＦ９を備えている。フリップフロップＦＦ７のクロック端子にはクロック信号ＣＫが入力されているが、フリップフロップＦＦ４〜ＦＦ６、ＦＦ８及びＦＦ９のクロック端子にはインバータ１１を介したクロック信号ＣＫが入力されている。このような構成のクロック発生回路Ｇに於いては、ＯＲ回路１２の出力がクロック信号ＣＫＡとなり、フリップフロップＦＦ８の出力がクロック信号ＣＫＢとなり、フリップフロップＦＦ９の出力がクロック信号ＣＫＣとなる。クロック信号ＣＫＡ〜ＣＫＣの周波数は、元のクロック信号ＣＫの周波数の３分の１である。クロック発生回路Ｇの各部の信号波形を図４に示す。
　【００１８】
　映像信号ＤはフリップフロップＦＦ１〜ＦＦ３のそれそれに入力されている。また、クロック信号ＣＫＡ〜ＣＫＣはそれそれフリップフロップＦＦ１〜ＦＦ３のクロック端子に入力されている。従って、フリップフロップＦＦ１の出力は図５に示すように、元の映像信号Ｄの（３Ｎ＋１）番目（Ｎは０以上の整数）のデータを連続して出力する分割映像信号ＤＡとなる。また、分割映像信号ＤＡの周期は元の映像信号Ｄの３倍である。同様に、フリップフロップＦＦ２の出力は、映像信号Ｄの（３Ｎ＋２）番目のデータを連続して出力する分割映像信号ＤＢとなり、フリップフロップＦＦ３の出力は、映像信号Ｄの（３Ｎ＋３）番目のデータを連続して出力する分割映像信号ＤＣとなる。
　【００１９】
　信号分割回路Ａから出力されるクロック信号ＣＫＡ〜ＣＫＣ、並びに分割デジタル映像信号ＤＡ〜ＤＣは、ソースドライバＢに入力されている。図６にソースドライバＢの構成を示す。ソースドライバＢは、３個のシフ卜クロツク発生器ＳＨＣＫ１〜ＳＨＣＫ３、並びに各ソースラインＯ１、Ｏ２、…にそれそれ対応する単位回路ＣＥＬＬ１、ＣＥＬＬ２、…を備えている。シフトクロック発生器ＳＨＣＫ１〜ＳＨＣＫ３には、クロック信号ＣＫＡ〜ＣＫＣがそれぞれ入力されている。（３Ｎ＋１）番目の単位回路ＣＥＬＬ（３Ｎ＋１）には、分割映像信号ＤＡ及びシフトクロック発生器ＳＨＣＫ１の出力が入力されている。同様に、（３Ｎ＋２）番目の単位回路ＣＥＬＬ（３Ｎ＋２）には、分割映像信号ＤＢ及びシフトクロツク発生器ＳＨＣＫ２の出力が入力され、（３Ｎ＋３）番目の単位回路ＣＥＬＬ（３Ｎ＋３）には、分割映像信号ＤＣ及びシフトクロツク発生器ＳＨＣＫ３の出力が入力されている。
　【００２０】
　本実施例のように映像信号を３分割する場合には、分割映像信号及びサンプリングクロック信号の速度は共に元の信号の３分の１に低下する。従って、元の映像信号及びクロック信号の速度は、ソースドライバＢの限界速度の３倍迄高速化可能となる。
　【００２１】
　映像信号を２分割する実施例に於ける信号分割回路Ａの構成を図７に示す。この実施例に於ける各クロック信号及び映像信号のタイミングチャートを図８に、ソースドライバＢの構成を図９に示す。この実施例の場合には、分割映像信号及びサンプリングクロック信号の速度は共に元の信号の２分の１に低下する。
　【００２２】
　ＲＧＢの信号が独立して同時に入力される構成に適用した実施例の基本構成を図１０に示す。本実施例では入力された映像信号は２分割される。本実施例の信号分割回路Ａを図１１に、ソースドライバＢを図１２に示す。
　【００２３】
　本発明の他の実施例の基本構成を図１３に示す。本実施例では、信号分割回路Ａは単一のクロック信号ＣＬＫを出力し、ソースドライバＢはそのクロック信号ＣＬＫに基づいてサンプリングを行う。本実施例に於ける各クロック信号及び映像信号のタイミングチャートを図１４に示す。
　【００２４】
　本実施例の信号分割回路Ａは図１５に示す構成を有している。信号分割回路Ａは、クロック信号ＣＫからクロック信号ＣＫＡ〜ＣＫＣを発生するクロック発生回路Ｇ、並びに５個のフリップフロップＦＦ１〜ＦＦ３、ＦＦ１１及びＦＦ１２を備えている。クロック発生回路Ｇ及びフリップフロップＦＦ１〜ＦＦ３の構成は前述の図２のものと同様である。フリップフロップＦＦ１及びＦＦ２の出力はそれそれフリップフロップＦＦ１１及びＦＦ１２に入力されている。クロック信号ＣＫＣは単一のクロック信号ＣＫＣとして出力されると共に、フリップフロップＦＦ１１及びＦＦ１２のクロック端子にも入力されている。フリップフロップＦＦ１１及びＦＦ１２の出力はそれそれ映像信号ＤＡ及びＤＢとして出力される。
　【００２５】
　図１４のタイミングチャートから明らかなように、本実施例では、信号分割回路Ａから出力される分割映像信号ＤＡ、ＤＢ及びＤＣのタイミングが整合され、クロック信号ＣＫＬのタイミングとも一致している。このため、本実施例によれば、信号分割回路ＡからソースドライバＢへ送られるクロック信号としてはクロック信号ＣＫＬだけでよい。従って、ソースドライバＢを構成するＬＳＩの入力端子の数を減らすことが出来る。
　【００２６】
　ソースドライバＢの構成を図１６に示す。本実施例によれば、ソースドライバ
Ｂとしては、従来の駆動回路に用いられているＲＧＢの信号を同時にサンプリン
グするソースドライバを使用することができる。
　【００２７】
　図１３の構成を２分割構成とした実施例に於ける信号分割回路Ａ及びソースド
ライバＢの構成を図１７及び図１８にそれぞれ示す。この実施例に於ける各クロッ
ク信号及び映像信号のタイミングチャートを図１９にに示す。この実施例の場合
には、分割映像信号及びサンプリングクロック信号の速度は共に元の信号の２分
の１に低下する。
　【００２８】
　また、図１７のＲＧＢの信号が独立して同時に入力される構成に適用した実施
例の基本構成を図２０に示す。本実施例の信号分割回路Ａを図２１に、ソースド
ライバＢを図２２に示す。
　【００２９】
　尚、信号分割回路Ａを、コンピュータ等の内部で実現してもよい。
　【００３０】
　【発明の効果】
　以上の説明から明らかなように、本発明によれば、駆動回路を構成するＬＳＩ
の特性によって制限される最高サンプリング速度の、最低でも２倍の速度で地質
的に動作するシステムが可能になる。
　【００３１】
　また、映像信号分割手段（及びクロック信号発生手段又はタイミング整合手段）
は、小規模な回路であるため、特にＬＳＩ化の必要性はなく、高速な素子を使用
することが可能である。
　【００３２】
　また、映像信号分割手段（及びクロック信号発生手段又はタイミング整合手段）
は、複数のソースドライバに対して基本的には１つを設けるだけで良い。従って、
それらの手段を高価な高速素子で実現したとしても、全体のコストへの影響はさ
ほど大きくない。
　【００３３】
　以上述べた様に、本発明は、従来の方法では不可能であった高速のサンプリン
グを、システムとして可能とすることができるので、その効果は極めて大きなも
のとなる。
【図面の簡単な説明】
　【図１】
本発明の第１の実施例の基本構成を示すブロック図である。
　【図２】
第１の実施例の信号分割回路を示す図である。
　【図３】
第１の実施例のシフトクロック発生回路の回路図である。
　【図４】
図３のシフトクロック発生回路のタイミングチャートである。
　【図５】
第１の実施例のタイミングチャートである。
　【図６】
第１の実施例のソースドイラバを示す図である。
　【図７】
第２の実施例の信号分割回路を示す図である。
　【図８】
第２の実施例のタイミングチャートである。
　【図９】
第２の実施例のソースドイラバを示す図である。
　【図１０】
第３の実施例の基本構成を示すブロック図である。
　【図１１】
第３の実施例の信号分割回路を示す図である。
　【図１２】
第３の実施例のソースドイラバを示す図である。
　【図１３】
第４の実施例の基本構成を示すブロック図である。
　【図１４】
第４の実施例のタイミングチャートである。
　【図１５】
第４の実施例の信号分割回路を示す図である。
　【図１６】
第４の実施例のソースドイラバを示す図である。
　【図１７】
第５の実施例の信号分割回路を示す図である。
　【図１８】
第５の実施例のソースドイラバを示す図である。
　【図１９】
第５の実施例のタイミングチャートである。
　【図２０】
第６の実施例の基本構成を示すブロック図である。
　【図２１】
第６の実施例の信号分割回路を示す図である。
　【図２２】
第６の実施例のソースドイラバを示す図である。
　【図２３】
従来例のソースドイラバを示す図である。
　【図２４】
図２３のソースドイラバに於ける各ソースラインに対応する部分を示す図である。
　【図２５】
他の従来例のソースドイラバを示す図である。
　【符号の説明】
　Ａ　信号分割回路
　Ｂ　ソースドライバ
　Ｄ　デジタル映像信号
　ＤＡ〜ＤＣ　分割映像信号
　ＣＫＡ〜ＣＫＣ　複数のクロック信号
　ＣＫＬ　単一のクロック信号