【事件の表示】
　特許第２７２２４６３号「アドレス制御装置」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２７２２４６３号の特許を維持する。
【理由】
１．手続きの経緯
特許出願　　　　　昭和６２年１０月１４日（１９８７．１０．１４）
特許権設定登録　　平成９年１１月２８日（１９９７．１１．２８）
特許異議の申立て　平成１０年９月４日（１９９８．９．４）（異議申立人松本克範）
取消理由通知　　　平成１０年１１月９日（１９９８．１１．９）
特許異議意見　　　平成１１年１月２９日（１９９９．１．２９）
訂正請求　　　　　平成１１年１月２９日（１９９９．１．２９）
２．訂正の適法性
（１）本件発明
　訂正明細書の請求項１に係る発明（以下、「本件発明」という。）は、その特許請求の範囲の請求項１に記載された次のとおりのものである。
　「【請求項１】所定周期でサンプリングされた波形の振幅データを読み出すための読出しアドレスを記憶する記憶手段と、
　該記憶手段に記憶された読出しアドレス
を歩進して次の
　該演算手段
にて演算された次の
次の
次の
を
次の
　を有するアドレス制御装置。」
（２）訂正の目的の適否及び拡張・変更の存否
　上記訂正は、訂正前特許請求の範囲の請求項１に対して上記特許請求の範囲の請求項１の記載事項中、下線部の構成を付加して構成を限定したものであって、特許請求の範囲の減縮に該当し、実質的に特許請求の範囲を拡張又は変更するものではない。
（３）独立特許要件の判断
　本件発明に対して、当審が通知した取消理由で引用した刊行物１（特開昭６１−２８９４４０号公報：甲第１号証）には、メモリ内の所定のスタートアドレスからエンドアドレスまでの範囲を読み出すようにするアドレス制御技術が、同刊行物２（特開昭６２−６１０９６号公報：甲第２号証）には、波形メモリにデジタル記憶された複数音色の波形信号を繰り返し読み出す波形読出技術が、同刊行物３（特開昭６２−１９６９１７号公報：甲第３号証）には、波形メモリに記憶した波形データを隣り合う２点間で補間演算する波形補間技術が、それぞれ記載されている。
　そこで、本件発明と上記刊行物１〜３に記載された発明とを対比すると、後者のいずれも、少なくとも前者の必須の構成である「当該演算された次の読出しアドレスが前記所定の最終アドレスに達したときには所定の開始アドレスを次の読出しアドレスとして前記記憶手段に記憶させるアドレス制御手段」を具備していない。
　そして、前者は上記必須の構成を具備することにより、後者から予測できない明細書記載のとおりの「本発明によれば、記憶手段に記憶された読出しアドレスを歩進して求めた次の読出しアドレスが、所定の最終アドレスと同じになったときは、所定の開始アドレスを読出しアドレスとして記憶手段に記憶させ、所定の最終アドレスを次の読出しアドレスとしては記憶させないので、メモリなどに出力される読出しアドレスとそのアドレスを歩進させたアドレスとの間で補間を行う場合でも、実際の読出しアドレスが所定の最終アドレスを越えないようにアドレスを制御することができ、不要なデータが出力されるのを防ぐことができる。」という特有の作用効果を奏することができるものであるから、前者が後者のいずれかと同一であるとも、後者から容易に発明をすることができたものともいえない。
　したがって、本件発明は特許出願の際独立して特許を受けることができない発明とすることはできない。
（４）その他の訂正について
　上記特許請求の範囲の減縮に伴い、明細書の明りょうでない記載の釈明をしたものであって、実質的に特許請求の範囲を拡張又は変更するものではない。
（５）むすび
　以上のとおりであるから、上記訂正請求は、特許法第１２０条の４第２項及び同条第３項で準用する第１２６条第２〜４項の規定に適合するので、当該訂正を認める。
３．特許異議の申立てについての判断
（１）特許異議申立ての理由の概要
　異議申立人松本克範は、本件特許発明は甲第１号証に記載された発明と同一であり、特許法第２９条第１項第３号の規定により、及び又は甲第１号証又は甲第１〜３号証に記載された発明に基いて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができないものであるから、その特許は取り消されるべきものである旨主張している。
（２）判断
　本件発明は、上記２．（３）で示したように、取消理由通知で示した刊行物１〜３、即ち甲第１〜３号証に記載された発明のいずれかと同一であるとも、それらから容易に発明をすることができたものであるともすることはできない。
４．むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によって、本件発明の特許を取り消すことはできない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年７月２１日（１９９９．７．２１）
【訂正の要旨】
▲１▼訂正事項ａ
　　　平成９年６月１０日の本件請求人提出に係る補正書により補正された特許請求の範囲の請求項１に係る記載
「所定周期でサンプリングされた波形の振幅データを読み出すための読出しアドレスを記憶する記憶手段と、
　該記憶手段に記憶された読出しアドレスに基づいて所定の読出しアドレスを演算する演算手段と、
　該演算手段から出力される所定の読出しアドレスと所定の最終アドレスとを比較し、該演算手段にて演算された所定の読出しアドレスが前記所定の最終アドレスに達していないときには、当該演算された所定の読出しアドレスを次のアドレスとして前記記憶手段に記憶させ、当該演算された所定の読出しアドレスが前記所定の最終アドレスに達したときには所定の開始アドレスを次の読出しアドレスとして前記記憶手段に記憶させるアドレス制御手段と、
　を有するアドレス制御装置。」
　とあるのを、特許請求の範囲の減縮を目的として、
「所定周期でサンプリングされた波形の振幅データを読み出すための読出しアドレスを記憶する記憶手段と、
　該記憶手段に記憶された読出しアドレスを歩進して次の読出しアドレスを演算する演算手段と、
　該演算手段にて演算された次の読出しアドレスと所定の最終アドレスとを比較し、該演算手段にて演算された次の読出しアドレスが前記所定の最終アドレスに達していないときには当該演算された次の読出しアドレスを前記記憶手段に記憶させ、当該演算された次の読出しアドレスが前記所定の最終アドレスに達したときには所定の開始アドレスを次の読出しアドレスとして前記記憶手段に記憶させるアドレス制御手段と、
　を有するアドレス制御装置。」
　と訂正する。
▲２▼訂正事項ｂ
　明細書第９頁第２０行目〜第１０頁第１７行目の「本発明は、……することができる。」を、明りょうでない記載の釈明を目的として、
「本発明は、所定周期でサンプリングされた波形の振幅データを読み出すための読出しアドレスを記憶する記憶手段と、該記憶手段に記憶された読出しアドレスを歩進して次の読出しアドレスを演算する演算手段と、該演算手段にて演算された次の読出しアドレスと所定の最終アドレスとを比較し、該演算手段にて演算された次の読出しアドレスが前記所定の最終アドレスに達していないときには、当該演算された次の読出しアドレスを前記記憶手段に記憶させ、当該演算された次の読出しアドレスが前記所定の最終アドレスに達したときには、所定の開始アドレスを次の読出しアドレスとして前記記憶手段に記憶させるアドレス制御手段と、を有するものである。
〔作用〕
　本発明の作用は次のとおりである。所定周期でサンプリングされた波形の振幅データは、記憶手段に記憶された読出しアドレスにより読み出される。演算手段は、この記憶手段に記憶された読出しアドレスを歩進して次の読出しアドレスを演算する。アドレス制御手段は、この演算手段にて演算された次の読出しアドレスと所定の最終アドレスとを比較し、演算手段にて演算された次の読出しアドレスが所定の最終アドレスに達していないときには、演算された次の読出しアドレスを記憶手段に記憶させ、演算された次の読出しアドレスが所定の最終アドレスに達したときには、演算された次の読出しアドレスではなく、所定の開始アドレスを次の読出しアドレスとして記憶手段に記憶させる。
　このように、記憶手段に記憶された読出しアドレスを歩進して求めた次の読出しアドレスが、所定の最終アドレスと同じになったときは、所定の開始アドレスを読出しアドレスとして記憶手段に記憶させ、所定の最終アドレスを次の読出しアドレスとしては記憶させないので、所定の最終アドレスを越えないように読出しアドレスを制御することができる。」
　と訂正する。
▲３▼訂正事項ｃ
　明細書第１６頁第１６行目〜第１７頁第４行目の「以上述べた如く、……ことができる。」を、明りょうでない記載の釈明を目的として、
「以上述べた如く、本発明によれば、記憶手段に記憶された読出しアドレスを歩進して求めた次の読出しアドレスが、所定の最終アドレスと同じになったときは、所定の開始アドレスを読出しアドレスとして記憶手段に記憶させ、所定の最終アドレスを次の読出しアドレスとしては記憶させないので、メモリなどに出力される読出しアドレスとそのアドレスを進歩させたアドレスとの間で補間を行う場合でも、実際の読出しアドレスが所定の最終アドレスを越えないようにアドレスを制御することができ、不要なデータが出力されるのを防ぐことができる。」
　と訂正する。
（５４）【発明の名称】
アドレス制御装置
（５７）【特許請求の範囲】
　所定周期でサンプリングされた波形の振幅データを読み出すための読出しアドレスを記憶する記憶手段と、
　該記憶手段に記憶された読出しアドレス
を歩進して次の
　該演算手段
にて演算された次
次
た次
を
次
　を有するアドレス制御装置。
【発明の詳細な説明】
［産業上の利用分野］
　本発明はアドレス制御装置に関する。
［従来の技術］
　従来、アドレス制御装置は、波形の振幅データを記憶しているメモリの読出しアドレスを出力するとともに、その読出しアドレスが所定の最終アドレスに達したかどうかを判断し、最終アドレスに達したときには、次の読出しアドレスとして所定の開始アドレスあるいはそのときの読出しアドレスを繰り返し出力することにより、ループ再生あるいは通常の楽音の読出しなどを行うものであった。
　第２図はこのような従来のアドレス制御装置の回路構成を示す回路ブロック図である。
　同図において、ループエンドアドレスレジスタ１は例えば８音ポリホニックに対応して８チャンネル分のデータを記憶する８段のシフトレジスタで構成され、各シフトレジスタは各チャンネルの複数ビットから成るループエンドアドレスを記憶する。そして図示しないＣＰＵなどから供給されるアドレスデータがそれぞれのチャンネルのシフトレジスタに書込まれ、その書込まれたデータが対応するチャンネルのタイミングに同期して出力される。また、このループエンドアドレスレジスタ１のループエンドアドレスはセレクタ３のＡ入力端子に出力される。
　以下、後述する他のレジスタも同様に８段のシフトレジスタで構成され、各シフトレジスタは書込まれるデータのビット数分の記憶容量を有し、書込まれたデータは対応するチャンネルのタイミングに同期して出力される。
　エンドアドレスレジスタ２は通常の楽音の読出しのエンドアドレスを記憶するレジスタであり、書込まれたエンドアドレスはセレクタ３のＢ入力端子に出力される。セレクタ３はエンドフラグレジスタ４から出力されるエンドフラグの内容に応じ、Ａ入力、Ｂ入力の一方を選択し比較器５のＢ入力端子に出力する。
　比較器５はＡ入力端子に供給されるカレントアドレスレジスタ１６からの現在の読出しアドレスと、Ｂ入力端子に供給されるセレクタ３の出力とを比較し、比較結果をアンドゲート６および７に出力する。またアンドゲート６および７の他方の入力端子にはエンドフラグレジスタ４のデータが供給されている。
　セレクタ８はアンドゲート６から出力される制御信号に従って、Ａ入力端子に供給されるカレントアドレスレジスタ１６の出力と、Ｂ入力端子に供給されるループスタートアドレスレジスタ９の出力との一方を選択し全加算器１５のＡ入力端子に出力する。またアンドゲート７の出力はインバータ１０、アンドゲート１１を介し再生フラグレジスタ１２に入力している。
　また、ピッチデータレジスタ１３に書まれている読出しアドルスのアドレスピッチデータと再生フラグレジスタ１２の内容はアンドゲート群１４を介し全加算器１５のＢ入力端子に供給される。
　全加算器１５はＡとＢとの入力を加算し、加算結果をカレントアドレスレジスタ１６に出力する。カレントアドレスレジスタ１６はその加算結果を記憶し、半加算器１７およびセレクタ１８に出力する。セレクタ１８は、Ｂ入力端子に供給されるカレントアドレスとそのカレントアドレスを＋１した半加算器１７の出力を選択信号ＣＨに同期したタイミングで、それぞれ図示しない波形メモリ、補間回路などに出力する。
　次に以上のような構成のアドレス制御回路の動作を説明する。
　以下、１つのチャンネルを例にとり動作を説明する。あるチャンネルのエンドフラグレジスタ４の内容が「０」、すなわちループ再生を行う場合には、セレクタ３ではＡ入力のループエンドアドレスが選択され、比較器５のＢ入力端子に出力される。また、比較器５のＡ入力端子にはカレントアドレスレジスタ１６から出力されるカレントアドレスすなわち現在の読出しアドレスが供給されるので、両者を比較し、Ａ＜Ｂの場合には「０」を出力する。従ってアンドゲート６および７の出力は「０」となり、セレクタ８はＡ入力のカレントアドレスを選択し全加算器１５に出力する。そしてそのカレントアドレスは全加算器１５によりピッチデータレジスタ１３からのピッチデータと加算され、その加算結果が次の読出しアドレスとしてカレントアドレスレジスタ１６に書込まれる。そして、その書込まれたアドレスとそのアドレスを＋１したアドレスがセレクタ１８により選択され、対応するチャンネルの前半のタイミングでその書込まれたアドレスが出力され、後半のタイミングでそのアドレスを＋１したアドレスが波形メモリ、補間回路などに出力される。その後補間回路によりそのアドレスとその次のアドレスの間の振幅データの補間が行われる。
　一方、比較器５による比較の結果が、Ａ≧Ｂの場合、すなわち現在の読出しアドレスがループエンドアドレスに達したときには、比較器５から「１」が出力され、アンドゲート６の出力が「１」となる。従って、セレクタ８はＢ入力のループスタートアドレスを選択し全加算器１５に出力する。そして上記と同様にループスタートアドレスにピッチデータが加算され、次の読出しアドレスとしてカレントレジスタに書込まれる。
　また、エンドフラグレジスタ４の内容が「１」、すなわち通常の楽音の読出しの場合には、セレクタ３のＢ入力のエンドアドレスが選択され、比較器５に出力される。比較器５はこのエンドアドレスとカレントアドレスを比較し、カレントアドレスがエンドアドレスに達していなければ「０」を出力する。そして前述のループ再生の場合ど同様に、ピッチデータを加算したアドレスが、次の読出しアドレスとしてカレントアドレスレジスタ１６に書込まれる。
　一方、カレントアドレスがエンドアドレスに達したときには、比較器５から「１」が出力され、エンドフラグが「１」であるとこから、アンドゲート６の出力が「０」、アンドゲート７の出力が「１」となる。そして、アンドゲート７の出力を反転した信号「０」が再生フラグレジスタ１２に書込まれる。その結果アンドゲート群１４が閉じ、全加算器１５にはピッチデータが供給されなくなり、エンドアドレスに達したカレントアドレスが再びカレントアドレスレジスタ１６に書込まれる。
　以上のように、このアドレス制御回路は実際に出力される読出しアドレスとループエンドアドレスあるいはエンドアドレスとの比較を行い、読出しアドレスが最終アドレスに達すると、ループスタートアドレスなどを次の読出しアドレスとして出力するものであった。
　従って、第３図に示すような「０〜８番地」の振幅データがメモリに記憶されていて、その間の振幅データを読出す場合、エンドアドレスとして「８番地」をエンドアドレスレジスタ２に設定しても、カレントアドレスレジスタ１６から出力される読出しアドレスがエンドアドレスの「８番地」に達したときには、各アドレス間の振幅データの補間の為に、例えば＋１した「９番地」のアドレスが出力されるので、本来読出す必要のないデータが読出され、そのデータが楽音として出力されてしまうという問題点があった。
［発明が解決しようとする問題点］
　以上述べた如く、従来のアドレス制御装置はメモリに出力する読出しアドレスが波形メモリの最終アドレスと一致したとき、補間を行うために通常その読出しアドレスの次のアドレスの振幅データを読出しているが、最終アドレスを越えたアドレスは存在していないためアドレスの指定ができなくなるという問題点があった。
　更に、読出しアドレスが波形メモリの最終アドレスを越えた場合、存在しないアドレスを指定するという不都合が生じる。又、読出しアドレスがループエンドアドレスを越えた場合、不必要な振幅データが指定されてしまうという問題点があった。
　本発明の課題は所定の最終アドレスを越えないようにアドレスを制御することである。
［問題点を解決するための手段］
　本発明は、所定周期でサンプリングされた波形の振幅データを読み出すための読出しアドレスを記憶する記憶手段と、該記憶手段に記憶された読出しアドレスを歩進して次の読出しアドレスを演算する演算手段と、該演算手段にて演算された次の読出しアドレスと所定の最終アドレスとを比較し、該演算手段にて演算された次の読出しアドレスか前記所定の最終アドレスに達していないときには、当該演算された次の読出しアドレスを前記記憶手段に記憶させ、当該演算された次の読出しアドレスが前記所定の最終アドレスに達したときには、所定の開始アドレスを次の読出しアドレスとして前記記憶手段に記憶させるアドレス制御手段と、を有するものである。
［作用］
　本発明の作用は次の通りである。所定周期でサンプリングされた波形の振幅データは、記憶手段に記憶された読出しアドレスにより読み出される。演算手段は、この記憶手段に記憶された読出しアドレスを歩進して次の読出しアドレスを演算する。アドレス制御手段は、この演算手段にて演算された次の読出しアドレスと所定の最終アドレスとを比較し、演算手段にて演算された次の読出しアドレスが所定の最終アドレスに達していないときには、演算された次の読出しアドレスを記憶手段に記憶させ、演算された次の読出しアドレスが所定の最終アドレスに達したときには、演算された次の読出しアドレスではなく、所定の開始アドレスを次の読出しアドレスとして記憶手段に記憶させる。
　このように、記憶手段に記憶された読出しアドレスを歩進して求めた次の読出しアドレスが、所定の最終アドレスと同じになったときは、所定の開始アドレスを読出しアドレスとして記憶手段に記憶させ、所定の最終アドレスを次の読出しアドレスとしては記憶させないので、所定の最終アドレスを越えないように読出しアドレスを制御することができる。
［実施例］
　以下、本発明の一実施例を第１図を参照して説明する。
　第１図は電子楽器のアドレス制御装置の回路ブロック図である。同図において、第２図の従来のアドレス制御回路と同一の構成、および動作をするものについては同一の符号を付して詳細な説明を省略する。
　ピッチデータレジスタ２１は図示しない波形メモリなどからの読出しアドレスピッチを記憶するレジスタであり、８段のシフトレジスタで構成されており、各シフトレジスタは波形メモリ上のアドレスに対応する整数部データとその間のアドレスを指定する小数部データとから成り、小数部データにより波形メモリのアドレスピッチより細かいアドレスピッチを指定することができる。
　全加算器２２はＢ入力端子に与えられるアンドゲート群１４から出力されるピッチデータの整数部データおよび小数部データと、Ａ入力端子に与えられるカレントアドレスレジスタ２５から帰還されるカレントアドレスとを加算し、加算結果をセレクタ２３および比較器５のＡ入力端子に出力する。セレクタ２３は、アンドゲート７からの出力に従って、その加算結果とＢ入力端子に与えられるカレントアドレスレジスタ２５の出力の一方を選択しセレクタ２４のＡ入力端子に出力する。そしてセレクタ２４はアンドゲート６からの出力に従って、セレクタ２３からの出力とＢ入力端子に与えられるループスタートアドレスレジスタ９の出力の一方を選択し、次の読出しアドレスとしカレントアドレスレジスタ２５に出力する。カレントアドレスレジスタ２５は各チャンネルのカレントアドレスの整数部データと小数部データとを記憶するレジスタであり、そのカレントアドレスはセレクタ２７のＢ入力端子に出力されるとともに、半加算器２６に出力される。半加算器２６はそのカレントアドレスを＋１してセレクタ２７のＡ入力端子に出力する。セレクタ２７は選択信号ＣＨによりＡ、Ｂの入力の一方を選択し、それぞれのチャンネルの前半のタイミングに同期してＢ入力のカレントアドレスを出力し、後半のタイミングに同期してＡ入力のカレントアドレスを＋１したアドレスを波形メモリ、補間回路などに出力する。
　次に以上の様な構成のアドレス制御回路の動作を説明する。説明を簡単にするため１チャンネル分の動作について説明する。
　エンドフラグレジスタ２のあるチャンネルのエンドフラグの内容が「０」、すなわちループ再生を行う場合には、全加算器２２から出力される、ピッチデータと現在のカレントアドレスとの加算結果と、セレクタ３から出力されるループアンドエドレスとが、比較器５で比較される。そして、加算結果がループエンドアドレスに達していないときには、比較器５から「０」が出力され、アンドゲート６および７の出力が「０」となる。従ってセレクタ２３、２４はともにＡ入力を選択し、現在のカレントアドレスにピッチデータを加算した全加算器２２の加算結果が次の読出しアドレスとしてカレントアドレスレジスタ２５に出力され、書込まれる。
　一方、比較器５の比較において、全加算器２２の加算結果がループエンドアドレスに達したときは、比較器５から「１」が出力される。この場合エンドフラグが「０」であるので、アンドゲート７の出力は「０」まま変らず、アンドゲート６の出力が「１」となる。その結果、セレクタ２４はＢ入力を選択し、ループスタートアドレスを次の読出しアドレスとしてカレントアドレス２５に出力し、そのループスタートアドレスがレジスタに書込まれる。
　従って、カレントアドレスレジスタ２５からは最大でもループエンドアドレスより１アドレス分前のアドレスしか出力されないので、セレクタ２７から補間の為そのアドレスに「１」を加算したアドレスが出力されても、ループエンドアドレスを越えることがなく、不要な振幅テータが読出されることがない。
　また、エンドフラグレジスタ２の内容が「１」、すなわち通常の楽音の読出しを行う場合には、現在のカレントアドレスとピッチデータの加算結果と、エンドアドレスが比較器５で比較される。そして、加算結果がエンドアドレスに達していないときには、前述と同様にセレクタ２３および２４はＡ入力を選択し、現在のカレントアドレスにピッチデータを加算した結果が、次の読出しアドレスとしてカレントアドレスレジスタに書込まれる。
　一方、全加算器２２の加算結果がエンドアドレスに達すると、比較器５は「１」を出力する。この場合エンドフラグが「１」であるので、アンドゲート６の出力は「０」のまま変らず、アンドゲート７の出力が「１」となる。その結果、セレクタ２３はＢ入力を選択し、セレクタ２４はＡ入力を選択するので、現在のカレントアドレスすなわちエンドアドレスから１ピッチデータ分前のアドレスが、カレントアドレスレジスタ２５に再び書込まれアドレスの進歩が中止される。
　従って補間の為に、カレントアドレスレジスタ２５から出力されるカレントアドレスの整数部データに「１」を加算したアドレスを出力しても、エンドアドレスを越えたアドレスが読出しアドレスとして出力されることがない。
　以上のような動作をレジスタの各チャンネルについて行うことにより、所定の最終アドレスを越えないように読出しアドレスを制御することかできる。
　以上のように、各チャンネルの読出しアドレスピッチを決めるピッチデータと現在の読出しアドレスとの演算結果が所定のループエンドアドレスあるいはエンドアドレスに達しているかを判断し、所定の最終アドレスに達すると、ループスタートアドレスを次の読出しアドレスとして出力するか、あるいはアドレスの演算を中止するので、実際に波形メモリ、補間回路などに出力される読出しアドレスが所定のループエンドアドレスあるいはエンドアドレスを越えないようにアドレスを制御することができる。
［発明の効果］
　以上述べた如く、本発明によれば、記憶手段に記憶された読出しアドレスを歩進して求めた次の読出しアドレスが、所定の最終アドレスと同じになったときは、所定の開始アドレスを読出しアドレスとして記憶手段に記憶させ、所定の最終アドレスを次の読出しアドレスとしては記憶させないので、メモリなどに出力される読出しアドレスとそのアドレスを進歩させたアドレスとの間で補間を行う場合でも、実際の読出しアドレスが所定の最終アドレスを越えないようにアドレスを制御することができ、不要なデータが出力されるのを防ぐことができる。
【図面の簡単な説明】
　第１図は本発明の一実施例のアドレス制御装置の回路ブロック図、
　第２図は従来のアドレス制御装置の回路ブロック図、
　第３図は楽音波形の一例を示す図である。
　１・・・ループエンドアドレスレジスタ、
　３，８，１８，２３，２４，２７・・・セレクタ、
　５・・・比較器、
　９・・・ループスタートアドレスレジスタ、
　１３，２１・・・ピッチデータレジスタ、
　１５，２２・・・全加算器、
　１６，２５・・・カレントアドレスレジスタ、
　１７，２６・・・半加算器。