(57)【要約】  ベース半導体基板（１２）と、該ベース半導体基板上に成長させたエピタキシャル層（１４）と、該エピタキシャル層に形成された第１トレンチ（３６）と、該エピタキシャル層に形成された第２トレンチ（１６）と第３トレンチ（４０）から成る階段状トレンチを含むトレンチ型ＭＯＳデバイスで、前記第１トレンチと階段状トレンチの間にメサ（３４）が延在する。第２トレンチの側壁にスペーサ（２２）が設けられ、前記第３トレンチは、該スペーサより下に達する深さを有する。前記第２トレンチと第３トレンチの側壁と底壁に沿って誘電性層（２０）が延在する。前記第１トレンチを覆い、前記階段状トレンチの一側壁及び該階段状トレンチの底壁の一部分を覆って金属層（１８）が延在する。【選択図】  図３
2013507769.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ型ＭＯＳデバイスであって、
ベース半導体基板と、
該ベース半導体基板上に成長させたエピタキシャル層と、
該エピタキシャル層に形成された第１トレンチと、
該エピタキシャル層に形成された第２トレンチと第３トレンチから成る階段状トレンチと、
前記第１トレンチと階段状トレンチの間に延在するメサと、
前記第２トレンチの側壁に設けられたスペーサと、
前記第２トレンチと第３トレンチの側壁と底壁に沿って延在する誘電性層と、
前記第１トレンチを覆い、前記階段状トレンチの一側壁及び該階段状トレンチの底壁の一部分を覆って延在する金属層とから成り、
前記第３トレンチは、前記スペーサより下に達する深さを有することを特徴とするトレンチ型ＭＯＳデバイス。
【請求項２】
前記第３トレンチは、前記第２トレンチより約２マイクロメートル下に達する深さを有する請求項１に記載のトレンチ型ＭＯＳデバイス。
【請求項３】
前記ベース半導体基板は、Ｎ＋型ベース基板である請求項２に記載のトレンチ型ＭＯＳデバイス。
【請求項４】
前記エピタキシャル層は、Ｎ型エピタキシャル層である請求項３に記載のトレンチ型ＭＯＳデバイス。
【請求項５】
終端構造付きトレンチ型ＭＯＳデバイスであって、
Ｎ＋型ベース基板層と、
Ｎ型エピタキシャル層と、
該エピタキシャル層に形成されており、内側表面に絶縁性層をコーティングされ、第１導電性層を充填された第１トレンチと、
第２トレンチと第３トレンチから成る階段状終端トレンチであって、その第１段には、第１導電性材から成るスペーサが部分的に充填されている階段状終端トレンチと、
前記スペーサの少なくとも一部分と、第３トレンチの側壁及び底壁を覆う誘電性層と、  前記充填第１トレンチ、前記スペーサの一部分、及び前記誘電性層の一部分を覆う第２導電性層と、
から成ることを特徴とする終端構造付きトレンチ型ＭＯＳデバイス。
【請求項６】
前記第２トレンチは、前記スペーサのほぼ下端の深さにまで下方に延長しており、前記第３トレンチは、該スペーサの下方の電界を低減するように前記スペーサから実質的に下方に延長している請求項５に記載のトレンチ型ＭＯＳデバイス。
【請求項７】
前記第３トレンチは、前記第２トレンチより約２マイクロメートル下方の深さにまで延長している請求項５に記載のトレンチ型ＭＯＳデバイス。
【請求項８】
前記第２導電性層の少なくとも一部分を覆うアノード層を含む請求項５に記載のトレンチ型ＭＯＳデバイス。
【請求項９】
トレンチ型ＭＯＳデバイスを製造するための方法であって、
階段状トレンチ型ＭＯＳデバイスを得るために、第２トレンチのスペーサとスペーサの間に第３トレンチをエッチングして該第２トレンチと第３トレンチから成る階段状トレンチを形成する工程を含むことを特徴とする製造方法。
【請求項１０】
トレンチ型ＭＯＳデバイスと終端構造を同時に製造するための方法であって、
高い導電性不純物準位にまでドーピングされた第１層と、該第１層上にエピタキシャル成長によって形成させた、該第１層より低い導電性不純物準位にまでドーピングされた第２層を有する半導体基板１２を準備し、
該第２層に硬質マスク層をコーティングし、
該硬質マスク層上に厚さ２０００Å〜１００００Åの酸化物を化学蒸着によって形成し、
第１トレンチと、該第１トレンチとはメサによって分離され、活性領域の境界から半導体基板の一端にまで達する第２トレンチとをエッチングし、
前記酸化物を除去し、
前記第１トレンチ及び第２トレンチの側壁及び底壁上に高温酸化法により厚さ１５０Å〜３０００Åのゲート酸化物層を成長させ、
前記ゲート酸化物上に第１導電性層をＣＶＤによって蒸着させて該第１導電性層を前記第１トレンチと第２トレンチに前記メサより高い高さにまで充填し、
前記第１導電性層の、前記メサの表面より上方の部分及び前記第２トレンチの中央部分から異方的にエッチングして前記第２トレンチの側壁及び底壁の一部分上に前記第１導電性層のスペーサを残し、
前記第２トレンチの前記スペーサとスペーサの間に第３トレンチをエッチングし、
スペーサの一部分と前記第３トレンチの側壁及び底壁を覆って誘電性層を付着させ、
前記誘電性層の少なくとも一部分を覆って第２導電性層をスパッタリング蒸着法により蒸着させることから成ることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に電気部品を形成するための方法に関し、特に、逆バイアス漏れ電流を少なくする目的で電荷結合及び電磁界クラウディング（crowding）（集中）を減少させるために改良されたトレンチ型電源デバイス用のトレンチ型終端構造に関する。
【背景技術】
【０００２】
ＭＯＳ(金属酸化膜半導体)デバイスとしては、調製される半導体基板によって異なるが、ショットキーダイオード、ＩＧＢＴ、ＤＭＯＳ（二重拡散金属酸化物半導体）等のデバイスがある。米国特許第６，３０９，９２９号（ここにその全文が参考として編入されたものとする）は、逆バイアス漏れ電流を最少限にする終端領域を備えたトレンチ型ＭＯＳデバイスの設計を企図した提案を開示している。この特許の教示によれば、逆バイアス下での電位等高線を平滑化することができるが、やはり、ほぼ８．２％の漏れ電流を免れない。この設計のコンピュータ模擬実験（シミュレーション）の結果、この設計のデバイスにおける最大電磁界はトレンチ型終端構造のスペーサの下に集中することが判明した。顕著な逆バイアス漏れ電流を惹起する、この最大電磁界の主たる原因は、電荷結合と電磁界クラウディングであると認定された。従って、当該技術分野において、電荷結合、電磁界クラウディング及び逆バイアス漏れ電流を更に減少させるトレンチ型ＭＯＳデバイス用の改良されたトレンチ型終端構造を求める要望があることが認められた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６，３０９，９２９号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、本発明の第１の目的は、電磁界クラウディングを一層減少させるトレンチ型ＭＯＳ終端構造を提供することである。
【０００５】
本発明の他の目的は、電荷結合を減少させるトレンチ型ＭＯＳ終端構造を提供することである。
【０００６】
本発明の他の目的は、逆バイアス漏れ電流を減少させるトレンチ型ＭＯＳ終端構造を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一側面によれば、トレンチ型ＭＯＳデバイスが提供される。このデバイスは、ベース半導体基板と、該ベース半導体基板上に成長させたエピタキシャル層と、該エピタキシャル層に形成された第１トレンチ（溝）と、該エピタキシャル層に形成された第２トレンチと第３トレンチから成る階段状トレンチを有する。第１トレンチと階段状トレンチの間にメサが存在する。第２トレンチの側壁にスペーサがあり、第３トレンチは、そのスペーサより下に達する深さを有する。第２トレンチと、第３トレンチの側壁及び底壁に沿って延在する誘電性層が存在する。又、第１トレンチを覆い、階段状トレンチの一側壁及び階段状トレンチの底壁の一部分を覆って延在する金属層が存在する。
【０００８】
本発明の別の側面によれば、トレンチ型ＭＯＳデバイス及び終端構造が提供される。このデバイスは、Ｎ＋型ベース基板層と、Ｎ型エピタキシャル層と、該エピタキシャル層に形成された１つ又は複数個の第１トレンチを含み、第１トレンチの内側表面には絶縁性層がコーティング（被覆）され、該第１トレンチ内に第１導電性層が充填される。又、第２トレンチと第３トレンチから成る階段状終端トレンチが設けられ、その第１段（第２トレンチ）には、第１導電材から成るスペーサが部分的に充填される。又、上記スペーサの少なくとも一部分と、第３トレンチの側壁及び底壁を覆う誘電性層と、上記充填第１トレンチ（第１導電性層を充填された第１トレンチ）、上記スペーサの一部分、及び上記誘電性層の一部分を覆う第２導電性層が設けられる。
【０００９】
本発明の更に別の側面によれば、トレンチ型ＭＯＳデバイスを製造するための方法は、上記第２トレンチと第３トレンチから成る階段状トレンチを形成し、それによって階段状トレンチ型ＭＯＳデバイスを得るために第２トレンチのスペーサとスペーサの間のエピタキシャル層に第３トレンチをエッチングする（食刻する）工程を含む。
【００１０】
本発明の更に別の側面によれば、トレンチ型ＭＯＳデバイスと終端構造を同時に製造するための方法が提供される。この方法は、高い導電性不純物準位にまでドーピングされた第１層と、該第１層上にエピタキシャル成長によって形成させた、該第１層より導電性が低い導電性不純物準位にまでドーピングされた第２層（エピタキシャル層）を有する半導体基板を準備し、該第２層に硬質マスク層をコーティングし、厚さ２０００Å〜１００００Åの酸化物を化学蒸着（ＣＶＤ）法によって上記硬質マスク層上に形成し、メサによって分離される第１トレンチと第２トレンチを第２層にエッチング（食刻）し、その際該第２トレンチは、活性領域の境界から半導体基板の一端にまで伸長するようにエッチングし、上記酸化物を除去し、上記第１トレンチ及び第２トレンチの側壁及び底壁上に高温酸化法により厚さ１５０Å〜３０００Åのゲート酸化物層（絶縁性層）を成長させる工程を含む。更に、この方法は、上記ゲート酸化物上に第１導電性層をＣＶＤによって蒸着させて該第１導電性層を上記第１トレンチと第２トレンチに上記メサより高いレベル（高さ）にまで充填する工程を含む。更に、この方法は、上記第１導電性層の、上記メサの表面より上方の部分及び上記第２トレンチの中央部分から異方的に（anistrophically）エッチングして上記第２トレンチの両側壁及び底壁の一部分上に上記第１導電性層のスペーサを残し、上記第２トレンチの上記スペーサとスペーサの間のゲート酸化物層を貫通して第２層（エピタキシャル層）に第３トレンチをエッチングし、該スペーサの一部分と上記第３トレンチの両側壁及び底壁を覆って誘電性層を付着又は蒸着させ、上記誘電性層の少なくとも一部分を覆って第２導電性層をスパッタリング蒸着法により蒸着させる工程を含む。
【図面の簡単な説明】
【００１１】
【図１】従来技術によるデバイスの断面図である。
【図２】従来技術によるデバイスの終端部の断面図である。
【図３】本発明の一実施形態の断面図である。
【発明を実施するための形態】
【００１２】
本発明は、電界クラウディングに起因する電荷結合、及び、終端スペーサ近傍の電界の強度を低減するために追加のトレンチエッチングを実施する。以下に開示される各実施形態は、追加のマスク層は設けないが、模擬実験で示されるように逆バイアス漏れ電流を従来技術の代替構造より３０％も多く減少させることができる。終端領域は、活性領域の境界から半導体基板の一端にまで伸長する階段状トレンチを形成するようにトレンチ内にトレンチを形成することによって構成される。この階段状トレンチ構造は、電荷結合と電磁界クラウディングを減少させ、逆バイアス漏れ電流を著しく減少させることができる。
【００１３】
図１は、米国特許第６，３０９，９２９号に示されたものと同様のトレンチ型ＭＯＳデバイスの断面を示す。このトレンチ型ＭＯＳデバイス１０は、高い導電性不純物準位、例えばＮ＋にまでドーピングされたベース半導体基板（半導体基板のベース層即ち第１層）１２を有する。ベース半導体基板１２上に成長させたエピタキシャル層（第２層）１４は、第２導電性不純物準位、例えばＮにまでドーピングされたものである。第１トレンチ３６は、この例では、絶縁性層３２（例えば、ゲート酸化物層）と、導電性層（第１導電性層）３０（例えば、ポリシリコン、アモルファスシリコン等）を有する。第１トレンチ３６は、メサ３４によって第２トレンチ１６から分離されている。第２トレンチ１６の側壁２６、２８上に形成されたスペーサ２２、２２が示されている。第２トレンチ１６の底壁に、誘電性層２０（例えば、ＴＥＯＳ（テトラエトキシシラン）から成る誘電性層）が設けられ、第２トレンチ１６の側壁２８を覆って上方に延設されている。金属層（第２金属層）１８が、第１トレンチ３６を覆い、更に第２トレンチ１６の側壁２６を覆い、それを越えて延設されている。
【００１４】
図２は、図１に示されたのと同じ従来技術のデバイスをその終端部に重点をおいて示す。図１及び２に示されたデバイスは、明白な電流漏れ漏れ制御問題を示す。作動において、図１及び２のデバイスは、トレンチの第１側壁２６のところに位置するスペーサ２２の下の領域に高い電界を発生する。更に、図１及び２のデバイスは、第２トレンチ１６内に終端する金属層１８の端部にも高い電界を発生する。
【００１５】
図３は、本発明の実施形態の終端部を示す。図３において、この終端部の幾何学的構造は、第２トレンチ１６とそれより深いトレンチ（第３トレンチ）４０とによって形成される階段状トレンチを有する。より深いトレンチ４０は、第２トレンチ１６を越える深さ４２を有する。又、第３トレンチ４０の底壁は、第１トレンチ３６及びスペーサ２２の深さを越える深さを有する。その結果得られた構造は、電流漏れ制御を改善する。即ち、図３の実施形態においては、高い電界は、スペーサ２２の側壁２６の近傍にしか発生せず、スペーサ２２の底部における電界も、金属層（第２金属層）１８の端部における電界も比較的低い。衝突電離は電界の強度に正比例するので、電界クラウディングが比較的小さいということは、その結果として電流漏れの低減につながる。本発明の実施形態は、追加のトレンチ（第３トレンチ）４０の深さ４２を工程能力（プロセス・ケイパビリティ）や、電流漏れ制御の目標値に応じて変更可能であることを企図している。模擬実験目的のために、この例では、追加の深さ４２は２ミクロンとした。
【００１６】
本発明の実施形態を図１に示された従来設計のものと同一条件下で比較したところ、電流漏れ制御において顕著な改善がみられた。例えば、０．６ミクロンのＴＥＯＳ（テトラエトキシシラン）層を用いた従来技術の終端構造では、４００Ｋの周囲温度下で１００Ｖの逆電圧で作動させた場合、２．２７Ｅ−８  Ａ／ｕｍ２の漏れ電流（表１：Ｔｅｓｔ  Ｃａｓｅ−Ｆｏｘ  ０．６参照）を示した。これと同じ条件下で、図３に示される本発明の実施形態の新規な終端構造（Ｎｅｗ  Ｔｅｒ）は、僅か１．５７Ｅ−８  Ａ／ｕｍ２の漏れ電流（表１：Ｔｅｓｔ  Ｃａｓｅ−Ｎｅｗ  Ｔｅｒ  Ｆｏｘ  ０．６参照）を示した。これは、従来の改変されていないトレンチ型終端構造の漏れ電流の６９％にすぎない。従って、本発明のこの実施形態は、逆バイアス漏れ電流を代替構造（従来技術の対応構造）に比して３０％も多く低減することができる。
【００１７】
表１は、図１に示されるような従来設計のもの（Ｆｏｘ  ０．ｘ）と、図３に示された本発明の実施形態（Ｎｅｗ  Ｔｅｒ  Ｆｏｘ  ０．ｘ）のＴＥＯＳ層として３つの異なる厚さ（このテストケースでは０．４、０．６及び０．８ミクロン）のものを用いた場合について、異なる逆電圧下での漏れ電流の模擬実験結果を要約したものである。表１は、又、例えば米国特許第６，３０９，９２９号に開示されたタイプのような”Ａｃｔｉｖｅ  Ｃｅｌｌ”構造についての模擬試験結果も示す。
【表１】
2013507769.tif 000003
【００１８】
このように、本発明の実施形態は、トレンチ型ＭＯＳデバイスのための改良された終端構造（Ｎｅｗ  Ｔｅｒ）を設けることによってトレンチ型デバイスに顕著な利点をもたらす。即ち、改良された終端構造は、電荷結合、電磁界クラウディング及び逆バイアス漏れ電流を減少させる。
【００１９】
本発明は、又、トレンチ型デバイスを製造する方法を提供する。本発明の製造法によれば、トレンチ型終端構造は、追加のマスクなしでエッチングされる。この自己整合（self-aligned）トレンチ型終端構造には、電磁界クラウディングによって惹起される電荷結合と、終端部スペーサ近傍の電界の強度を低減するための追加のトレンチ形成エッチング加工が加えられる。
【００２０】
上記追加のトレンチ形成エッチング加工によって本発明の新規な終端構造を形成するために、製造の前にエピタキシャル層１４（エピ  ウェーハ）に別の硬質マスク層（例えば、窒化物）（図示せず）を被せる（capする）。慣用のトレンチ形成エッチング加工を上記ポリシリコンの第２エッチング（半導体基板の裏面に形成されたポリシリコンの除去）が終了するまで施す。この時点ではまだ両方のメサ表面が窒化物（図示せず）によって被覆（cap）されており、第１トレンチ３６は（例えば、ポリシリコンによって）密封されているので、唯一開放されている領域は、底壁をゲート酸化物で覆われている終端トレンチ（第２トレンチ１６）だけである。上記ポリシリコン（第１導電性層３０）と窒化物（エピタキシャル層１４を覆う硬質マスク）を硬質マスクとして使用し乾式（ドライ）エッチングを用いて選択的にエッチングを施すことにより、酸化物（ゲート酸化物層３２）及びシリコン（エピタキシャル層）を除去する。
【００２１】
本発明の実施形態は、多くの利点を提供する。例えば、追加のトレンチを形成するに当たって余分のフォトプロセスを必要としない。又、本発明のこの終端構造は、終端部底部における電界クラウディングを減少させることができる。又、この終端構造は、漏れ電流を減少させる。更に、この終端構造の設計は、デバイスの印加温度をより高くすることを可能にする。
【００２２】
本発明によって改良された終端構造を有するトレンチ型ＭＯＳデバイスを製造するには、まず、ベース半導体基板１２を高い導電性不純物レベル、例えばＮ＋にまでドーピングする。次いで、この半導体基板１２上に第２の導電性不純物レベル、例えばＮにまでドーピングされたエピタキシャル層１４を成長させる。エピタキシャル層１４に窒化物などの硬質マスク層を被せ、そのマスク層上に化学蒸着（ＣＶＤ）法によって酸化物を厚さ約２０００Å〜１００００Åにまで形成する。
【００２３】
上記酸化物層上にフォトレジストをコーティングして第１トレンチと第２トレンチを画定する。第１トレンチは、幅約０．２〜２．０μｍである。第２トレンチは、メサによって第１トレンチから分離され、活性領域の境界の端部から半導体基板の一端にまで達する。上記酸化物層を除去し、次いで、高温酸化法によって、第１トレンチ及び第２トレンチの側壁及び底壁上、及び上記メサの表面に厚さ約１５０Å〜３０００Åのゲート酸化物層３２を形成する。別法として、ゲート酸化物層は、高温酸化物（ＨＴＯ）層を形成するための高温付着（deposition）法によって形成してもよい。ゲート酸化物層を蒸着させた後、その酸化物層上にＣＶＤによって第１導電性層を形成し、該第１導電性層を１つ又は複数の第１トレンチと、第２トレンチに上記メサより高い高さにまで充填する。この第１導電性層は、又、ＣＶＤ工程の効果として半導体基板の裏面にも形成される。第１導電性層の材質は、金属、ポリシリコン及び、アモルファスシリコンから成る群から選択することができる。第１導電性層の深さは、０．５〜３．０μｍの範囲とすることが好ましい。
【００２４】
異方性エッチングを実施し、上記メサをエッチングストッパー（停止）層として使用することによって第１導電性層の該メサの表面より上方の余分な部分を除去するとともに、上記第２トレンチの深さの幅にほぼ等しい第１導電性層のスペーサを第２トレンチの両側壁上に形成する。この時点ではまだ、メサの表面は硬質マスク層によって覆われており、第１トレンチ、及び第２トレンチの側壁は上記第１導電性層によって覆われている。
【００２５】
第２トレンチの、その両側壁を覆っているスペーサとスペーサの間の部分は、露出させる。即ち、第２トレンチのこの部分は、該第２トレンチの両側壁を覆っているスペーサとスペーサの間で該第２トレンチ内に第３トレンチを創生しそれによって階段状トレンチを創生するように、ドライエッチャーによって選択的にエッチングされる。次いで、スペーサの一部分と第３トレンチの側壁及び底壁を覆ってＬＰＴＥＯＳ、ＰＥＴＥＯＳ、０３−ＴＥＯＳ又はＨＴＯなどのＴＥＯＳ誘電性層を形成する。
【００２６】
電気接点を形成するためにこの誘電性層上にフォトレジストパターンをコーティングする。ドライエッチングによって上記メサの表面及び第１トレンチの第１導電性層を露出させる。次いで、上記フォトレジストパターンを剥ぎ取り、上記半導体基板の裏面（エピタキシャル層とは反対側の面）上に熱酸化又はＣＶＤによって成長した層を除去する。次いで、スパッタリング蒸着法により第２導電性層を蒸着させることにより接点領域を形成するとともにカソードを形成する。最後に、第２導電性層上にフォトレジストパターンを消せ逸することによってアノードを形成する。好ましい実施形態では、このアノードは、活性領域から第２トレンチに至るところにまで形成し、かつ、空乏領域の湾曲領域（電位等高線が水平から垂直へ湾曲する部分）が活性領域から遠さけられるように、該活性領域から少なくとも２．０μｍ離れたところに形成する。
【００２７】
本発明の実施形態は、逆バイアス漏れ電流を少なくし、かつ、追加のマスク層を必要としないトレンチ型ＭＯＳデバイスのためのトレンチ型終端構造の製造装置及び方法である。
【００２８】
ここでは特定的な実施形態に関連して説明されたが、ここに開示された実施形態は、多様な変更及び改変を包含している。例えば、使用すべき材料、トレンチデバイスに関連するサイズ、形状及び寸法の変更、その他の変更が可能である。
【符号の説明】
【００２９】
１０  トレンチ型ＭＯＳデバイス
１２  ベース半導体基板
１４  エピタキシャル層
１６  第２トレンチ
１８  金属層、第２導電性層
２０  誘電性層
２２  スペーサ
２６  側壁
２８  側壁
３０  第１導電性層
３２  絶縁性層、ゲート酸化物層
３４  メサ
３６  第１トレンチ
４０  より深いトレンチ、第３トレンチ
４２  深さ
１６、４０  階段状トレンチ
【図１】
2013507769.tif 000004
【図２】
2013507769.tif 000005
【図３】
2013507769.tif 000006
【手続補正書】
【提出日】平成23年8月8日(2011.8.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トレンチ型ＭＯＳデバイスであって、
ベース半導体基板と、
該ベース半導体基板上に成長させたエピタキシャル層と、
該エピタキシャル層に形成された第１トレンチと、
該エピタキシャル層に形成された第２トレンチと第３トレンチから成る階段状トレンチと、
前記第１トレンチと階段状トレンチの間に延在するメサと、
前記第２トレンチの側壁に設けられたスペーサと、
前記第２トレンチと第３トレンチの側壁と底壁に沿って延在する誘電性層と、
前記第１トレンチを覆い、前記階段状トレンチの一側壁及び該階段状トレンチの底壁の一部分を覆って延在する金属層とから成り、
前記第３トレンチは、前記スペーサより下に達する深さを有することを特徴とするトレンチ型ＭＯＳデバイス。
【請求項２】
前記第３トレンチは、前記第２トレンチより約２マイクロメートル下に達する深さを有する請求項１に記載のトレンチ型ＭＯＳデバイス。
【請求項３】
前記ベース半導体基板は、Ｎ＋型ベース基板である請求項２に記載のトレンチ型ＭＯＳデバイス。
【請求項４】
前記エピタキシャル層は、Ｎ型エピタキシャル層である請求項３に記載のトレンチ型ＭＯＳデバイス。
【請求項５】
終端構造付きトレンチ型ＭＯＳデバイスであって、
Ｎ＋型ベース基板層と、
Ｎ型エピタキシャル層と、
該エピタキシャル層に形成されており、内側表面に絶縁性層をコーティングされ、第１導電性層を充填された第１トレンチと、
第２トレンチと第３トレンチから成る階段状終端トレンチであって、その第１段には、第１導電性材から成るスペーサが部分的に充填されている階段状終端トレンチと、
前記スペーサの少なくとも一部分と、第３トレンチの側壁及び底壁を覆う誘電性層と、  前記充填第１トレンチ、前記スペーサの一部分、及び前記誘電性層の一部分を覆う第２導電性層と、
から成ることを特徴とする終端構造付きトレンチ型ＭＯＳデバイス。
【請求項６】
前記第２トレンチは、前記スペーサのほぼ下端の深さにまで下方に延長しており、前記第３トレンチは、前記スペーサから下方に延長している請求項５に記載のトレンチ型ＭＯＳデバイス。
【請求項７】
前記第３トレンチは、前記第２トレンチより約２マイクロメートル下方の深さにまで延長している請求項５に記載のトレンチ型ＭＯＳデバイス。
【請求項８】
前記第２導電性層の少なくとも一部分を覆うアノード層を含む請求項５に記載のトレンチ型ＭＯＳデバイス。
【請求項９】
トレンチ型ＭＯＳデバイスと終端構造を同時に製造するための方法であって、
高い導電性不純物準位にまでドーピングされた第１層と、該第１層上にエピタキシャル成長によって形成させた、該第１層より低い導電性不純物準位にまでドーピングされた第２層を有する半導体基板１２を準備し、
該第２層に硬質マスク層をコーティングし、
該硬質マスク層上に厚さ２０００Å〜１００００Åの酸化物を化学蒸着によって形成し、
第１トレンチと、該第１トレンチとはメサによって分離され、活性領域の境界から半導体基板の一端にまで達する第２トレンチとをエッチングし、
前記酸化物を除去し、
前記第１トレンチ及び第２トレンチの側壁及び底壁上に高温酸化法により厚さ１５０Å〜３０００Åのゲート酸化物層を成長させ、
前記ゲート酸化物上に第１導電性層をＣＶＤによって蒸着させて該第１導電性層を前記第１トレンチと第２トレンチに前記メサより高い高さにまで充填し、
前記第１導電性層の、前記メサの表面より上方の部分及び前記第２トレンチの中央部分から異方的にエッチングして前記第２トレンチの側壁及び底壁の一部分上に前記第１導電性層のスペーサを残し、
前記第２トレンチの前記スペーサとスペーサの間に第３トレンチをエッチングし、
スペーサの一部分と前記第３トレンチの側壁及び底壁を覆って誘電性層を付着させ、
前記誘電性層の少なくとも一部分を覆って第２導電性層をスパッタリング蒸着法により蒸着させることから成ることを特徴とする方法。
【国際調査報告】
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