【事件の表示】
特許第２６９２３６６号「ゲートターンオフサイリスタおよびその製造方法」の請求項１ないし３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２６９２３６６号の請求項１ないし２に係る特許を維持する。
【理由】
（１）手続の経緯
　特許出願　　　　　　平成　２年１０月１８日
　特許権設定登録（第２６９２３６６号）
　　　　　　　　　　　平成　９年　９月　５日
　特許異議の申立て（申立人三菱電機株式会社）
　　　　　　　　　　　平成１０年　６月１５日
　取消理由通知　　　　平成１１年１２月　２日
　訂正請求　　　　　　平成１１年　２月　９日
　取消理由通知　　　　平成１１年　３月３１日
　訂正請求　　　　　　平成１１年　６月２２日
　訂正請求取下書（平成１１年２月９日付け訂正
請求書）　　　　　　　平成１１年　６月２２日
（２）訂正の適否
（２−１訂正発明）
　上記訂正請求は、特許請求の範囲の請求項１及び２を減縮し、請求項３を削除する訂正をするものであり、明らかに特許請求の範囲の減縮を目的としたものである。他の訂正事項は、明りょうでない記載の釈明を目的としたものである。そして、それらの訂正事項は実質上特許請求の範囲を拡張・変更するものでもなく、また願書に添付された明細書記載の範囲内である。
　訂正明細書の特許請求の範囲請求項１及び２に係る発明（以下、訂正発明１、訂正発明２という）は、その特許請求の範囲請求項１）〜２）に記載されたとおりの次のものである。
「１）第１導電形エミッタ層，第２導電形ベース層，第１導電形ベース層および第２導電形エミッタ層からなる４層構造を有し、一方の主電極が前記第２導電形ベース層の突出した部分の上に形成される前記第１導電形エミッタ層表面に接触し、前記第２導電形ベース層は、前記第１導電形エミッタ層の周縁部で最高不純物濃度を有して前記第１導電形ベース層に向かって不純物濃度が低下し、ゲート電極が前記突出した前記第２導電形べース層以外の前記第２導電形ベース層表面に接触するものにおいて、前記第２導電形ベース層の突出した部分が第１のメサ構造を構成し、かつ前記突出した部分の上に形成された前記第１導電形エミッタ層が第２のメサ構造を有し、前記第１導電形エミッタ層と前記第２導電形ベース層の接合面は他の接合面に平行な中央部と前記第１導電形エミッタ層側に曲げられる曲面状の周縁部からなり、この接合面と突出部分の側面の交差する接合表面と間隔を有すると共に前記接合面の中央部よりも前記第１導電形エミッタ側の側面位置からゲート電極の接触する位置にかけて、前記第２導電形べ一ス層の突出した部分の側面から前記突出した部分以外の前記第２導電形ベース層の表面にかけて第２導電形の低抵抗層が形成されたことを特徴とするゲートターンオフサイリスタ。
２）第１導電形半導体基板の一方の表面に第２導電形エミッタ層を拡散形成する工程と、前記半導体基板の他方の表面に第２導電形ベース層を拡散形成する工程と、該第２導電形ベース層の表面に選択的に複数の第１導電形エミッタ層を拡散形成する工程と一前記第１導電形エミッタ層上に選択的にマスクを形成し、前記第２導電形ベース層と前記第１導電形エミッタ層がメサ型構造を形成するように、かつ前記第１導電形エミッタ層の深さより浅く前記第２導電形ベース層および前記第１導電形エミッタ層をエッチングする工程と　前記第１導電形エミッタ層表面およびその周囲の前記第２導電形ベース層上にマスクを形成し、前記第１導電形エミッタ層の底部より深く前記第２導電形ベース層をさらにエッチングする工程と　このエッチングにより形成された前記第２導電形ベース層の突出部の前記第１導電形エミッタ層の底部よりエミッタ側の側面から凹部表面にかけて前記第２導電形ベース層をさらにエッチングする工程で用いたマスクを用いて第２導電形低抵抗層を拡散形成する工程と、前記凹部上にゲート電極を形成する工程とを有することを特徴とするゲートターンオフサイリスタの製造方法。」
（２−２）独立特許要件について
（２−２−１取消理由及び異議申立の概要）
　上記取消理由は「本件特許発明１は甲第１号証
（″Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　１９８８　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｐｏｗｅｒ　Ｓｅｍｉ−ｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ″　パワーセミコンダクタデバイスに関する国際シンポジウム（ＩＳＰＳＤ’８８：１９８８年８月２２−２３日、東京にて関催）にて頒布　第１９０頁左欄第５６行から同頁右欄第５３行、第１９２頁のＦｉｇ．４（ｂ），Ｆｉｇ．５）記載の発明と周知の発明から容易に発明をすることができたものである。本件特許発明２は上記甲第１号証及び甲第２号証（特開昭５８−１２３６０号公報）と周知の技術によって容易に発明をすることができたものであるから、取り消されるべきである。また、構成が不明確であるので、取り消されるべきである。
　本件特許発明２は甲第１号証及び甲第２号証記載の発明から容易に発明をすることができたものである。」というものである。
　異議申立人三菱電機株式会社は、上記の甲第１号証、甲第２号証を提出し、本件特許に係る発明は、甲第１号証に記載された発明に基づいて当業者が容易に発明をすることができたものであり、取り消されるべきと主張している。
（２−２−２判断）
（２−２−２−１甲号証記載の発明）
　甲第１号証の第１９２頁のＦｉｇ．４（ｂ）には、ゲートターンオフサイリスタが示され、ｎＥ（第１導電形エミッタ層としてのｎ−エミッタ層）、ｐＢ（第２導電形ベース層としてのｐ−べ一ス層）、ｎＢ（第１導電形ベース層としてのｎ−ベース層）が図示され、ｐＢの突出した部分の上に形成されたｎＥ表面に、一方の主電極としてのＡｌ（カソード電極）が接触しているゲート・エミッタ構造が示されている。また、突出したｐＢ以外のｐＢ表面に、Ａｌ（ゲート電極）が接触し、ｐＢとｎＥのメサ構造が示され、ｎＥとｐＢとの接合面が他の接合面に平行な中央部と階段状のメサ表面に曲げられた周縁部とからなり、かつｎＥの深さより浅いエッチング面にｐＢとｎＥの接合面終端が露出したゲート・エミツタ構造の断面゛図が示され、そしてｐＢ面のゲート電極の接触する位置からｎＥ側に張り出したｐ形低抵抗層としてのｐ＋層が形成されたゲート・エミツタ構造が示される。同号証における第１９０頁右欄第３６行〜同第４１行に、高不純物のｐ＋層がエッチング工程の後に拡散され、そして、ゲート層の下とｎ−エミッタ層の近傍に形成されることが記載され、ダブルステップの構造（ＦＩｇ．４参照）を有する構造がウェットエッチング方法を用いて製造されることが記載されている。
　甲第２号証には、半導体装置の製造方法に関し、ｎ−エミッタ層４およびｐ−ベース層２がメサ構造をなすｐｎｐｎ４層構造のゲートターンオフサイリスタ、ｎ−エミッタ層の周縁部が曲面状に形成された構造、およびｐ−ベース層がｎ−エミッタ層の底部より深くエッチングされて形成されたゲートエミッタ構造が記載されている。（第１頁右下欄第２行〜第５行、第２図、第３図）（２−２−２−２訂正発明との対比）
　上記甲第１、２号証には、訂正発明１の構成である「この接合面と突出部分の側面の交差する接合表面と間隔を有すると共に前記接合面の中央部よりも前記第１導電形エミッタ側の側面位置からゲート電極の接触する位置にかけて、前記第２導電形ベース層の突出した部分の側面から前記突出した部分以外の前記第２導電形ベース層の表面にかけて第２導電形の低抵抗層が形成されたこと」の記載はない。そして、この構成によりゲートエッチング深さのばらつきがあったとしてもゲートインピーダンスのばらつきがないという顕著な効果を奏する。
　上記甲第１、２号証には、訂正発明２の構成である「このエッチングにより形成された前記第２導電形ベース層の突出部の前記第１導電形エミッタ層の底部よりエミッタ側の側面から凹部表面にかけて前記第２導電形ベース層をさらにエッチングする工程で用いたマスクを用いて第２導電形低抵抗層を拡散形成する工程」が示されておらず、本件訂正発明２は、この構成によって、低抵抗層が接合面３４に達することなく第１導電形エミッタ層近傍に制御よく形成できることとなる。
　また、「この接合面と突出部分の側面の交差する接合表面と間隔を有すると共に前記接合面の中央部よりも前記第１導電形エミッタ側の側面位置からゲート電極の接触する位置にかけて、前記第２導電形ベース層の突出した部分の側面から前記突出した部分以外の前記第２導電形ベース層の表面にかけて第２導電形の低抵抗層が形成されたこと」と訂正することで、構成が明確となった。
（２−２−３）独立特許要件のまとめ
　よって、訂正発明１及び２は、甲第１、２号証記載の発明と同一ともいえず、またそれらを組み合わせて容易に発明をすることができたとすることもできないし、構成が不明確であるとすることができないので、独立して特許を受けることができるものである。
（２−３）訂正の可否のまとめ
　よって、上記平成１１年６月２２日付け訂正請求を認める。
（３）異議申立理由について
　上記（２−２）独立特許要件についてで検討したように、特許異議申立ての理由及び証拠によっては本件発明の特許を取り消すことはできない。
（４）まとめ
　また、他に本件発明に係わる特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年８月３日（１９９９．８．３）
【訂正の要旨】
　▲１▼特許請求の範囲の請求項１の「前記第２導電形ベース層と前記第１導電形エミッタ層はメサ構造を有し」を特許請求の範囲の減縮を目的として、「前記第２導電形ベース層の
突出した部分が第１のメサ構造を構成し、かつ前記突出した部分の上に形成された前記第１導電形エミッタ層が第２
　これに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るため、明りょうでない記載の釈明を目的として、明細書第９頁第５行および第６行に「実施例」とあるのを「
参考例
参考例
　▲２▼特許請求の範囲の請求項１の「前記第２導電形ベース層表面に第２導電形の低抵抗層が形成された」を特許請求の範囲の減縮を目的として、「前記第２導電形べース層の
突出した部分の側面から前記突出した部分以外の前記第２導電形ベース層の表面にかけて
　▲３▼特許請求の範囲の請求項２の「このエッチングにより形成された前記第２導電形ベース層の突出部の前記第１導電形エミッタ層の底部よりエミッタ側の側面から凹部表面にかけて第２導電形低抵抗層を形成する」を特許請求の範囲の減縮を目的として、「このエッチングにより形成された．面から凹部表面にかけて
前記第２導電形ベース層をさらにエッチングする工程で用いたマスクを用いて
　上記訂正事項▲１▼、▲２▼および▲３▼に伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るため、明りようでない記載の釈明を目的として、明細書第５頁第１４行ないし第６頁第３行に「上記の目的を‥‥‥有するものとする。」とあるのを次のように訂正する。
「上記の目的を達成するために、本発明は、第１導電形エミッタ層，第２導電形ベース層，第１導電形ベース層および第２導電形エミッタ層からなる４層構造を有し、一方の主電極が前記第２導電形ベース層の突出した部分の上に形成される前記第１導電形エミッタ層表面に接触し、前記第２導電形ベース層は、前記第１導電形エミッタ層の周縁部で最高不純物濃度を有して前記第１導電形ベース層に向かって不純物濃度が低下し、ゲート電極が前記突出した前記第２導電形ベース層以外の前記第２導電形ベース層表面に接触するものにおいて、前記第２導電形ベース層
の突出した部分が第１のメサ構造を構成し、かつ前記突出した部分の上に形成された前記第１導電形エミッタ層が第２
突出した部分の側面から前記突出した部分以外の前記第２導電形ベース層の表面にかけて
前記第２導電形ベース層をさらにエッチング　する工程で用いたマスクを用いて
　　▲４▼特許請求の範囲の請求項３を特許請求の範囲の減縮を目的として削除する。
（５４）【発明の名称】
ゲートターンオフサイリスタ
（５７）【特許請求の範囲】
１）第１導電形エミッタ層，第２導電形ベース層，第１導電形ベース層および第２導電形エミッタ層からなる４層構造を有し、一方の主電極が前記第２導電形ベース層の突出した部分の上に形成される前記第１導電形エミッタ層表面に接触し、前記第２導電形ベース層は、前記第１導電形エミッタ層の周縁部で最高不純物濃度を有して前記第１導電形ベース層に向かって不純物濃度が低下し、ゲート電極が前記突出した前記第２導電形ベース層以外の前記第２導電形ベース層表面に接触するものにおいて、前記第２導電形ベース層
の突出した部分が第１のメサ構造を構成し、かつ前記突出した部分の上に形成された前記第１導電形エミッタ層が第２の
突出した部分の側面から前記突出した部分以外の前記第２導電形ベース層の表面にかけて
２）第１導電形半導体基板の一方の表面に第２導電形エミッタ層を拡散形成する工程と、前記半導体基板の他方の表面に第２導電形ベース層を拡散形成する工程と、該第２導電形ベース層の表面に選択的に複数の第１導電形エミッタ層を拡散形成する工程と、前記第１導電形エミッタ層上に選択的にマスクを形成し、前記第２導電形ベース層と前記第１導電形エミッタ層がメサ型構造を形成するように、かつ前記第１導電形エミッタ層の深さより浅く前記第２導電形ベース層および前記第１導電形エミッタ層をエッチングする工程と、前記第１導電形エミッタ層表面およびその周囲の前記第２導電形ベース層上にマスクを形成し、前記第１導電形エミッタ層の底部より深く前記第２導電形ベース層をさらにエッチングする工程と、このエッチングにより形成された前記第２導電形ベース層の突出部の前記第１導電形エミッタ層の底部よりエミッタ側の側面から凹部表面にかけて
前記第２導電形ベース層をさらにエッチングする工程で用いたマスクを用いて
【発明の詳細な説明】
〔産業上の利用分野〕
　本発明は、ｐｎｐｎの４層構造をもち、一方の主電極が隣接ベース層より短冊状の上面形状に突出した部分の上に接して形成されたエミッタ層に設けられ、ゲート電極が隣接ベース層に設けられるゲートターンオフ（以下ＧＴＯと記す）サイリスタに関する。
〔従来の技術〕　ＧＴＯサイリスタとは、デートでオン，オフ出来る電力用の半導体素子であり、特性面では、特に、最大ターンオフ電流が大きいか否かがその素子の良し悪しに直接反映される。それゆえ、従来より最大ターンオフ電流を向上させるためにさまざまな方法が試みられて来た。そのうちの最も有効な手段が、ゲートインピーダンスを減少させることと、そのゲートインピーダンスのばらつきを小さくすることである。
　このため、一般に各種のＧＴＯサイリスタでは、ゲートの設けられるｐベース層のシート抵抗を出来るだけ小さくしたり、ゲート部のエッチダウンを適正に制御してエッチング深さのばらつきを小さくすることが試みられて来た。
　第２図は、セグメント構造を有する従来の代表的なＧＴＯサイリスタを示し、ｐエミッタ層１，ｎベース層２，ｐベース層３およびｎエミッタ層４からなる４層構造を有する。そしてｎエミッタ層４の側からｐベース層３に達するゲートエッチングを行って、短冊状のｎエミッタ層領域からなるカソードセグメントが形成されている。そのカソードセグメントの頂面にカソード電極５が、露出したｐベース層３にゲート電極６が被着している。
　ＧＴＯサイリスタのゲートインピーダンスＺは、第２図中に示されているＺｌとＺ２の和である。
すなわち、
　Ｚ＝Ｚ１＋Ｚ２……（１）
　で表される。Ｚｌはｐベース層３のカソード電極５の中央の真下からカソードセグメントの側面までのインピーダンスであり、Ｚ２はｐベース層３とｎエミッタ層４の間のｐｎ接合の下からゲート電極６の縁の下までのインピーダンスである。
　〔発明が解決しようとする課題〕
　（１）式において、Ｚｌはカソードセグメントの幅と、ｐベース層３とｎエミッタ層４の間のｐｎ接合真下の不純物濃度で決定される量であり、カソードセグメントの寸法が一定であれば一定と考えてよい。従って、ゲートインピーダンスの大小もしくはばらつきを左右するものはＺ２であり、このＺ２の値はゲートエッチングで形成されるゲート溝深さｄおよびゲート電極６の寸法精度に大きく依存する。それ故、Ｚを小さくするには、ゲートエッチング深さｄは出来るだけ浅い方がよいが、２５μｍ以下になると、今度は、一般に加圧接触構造が採用される大電流用のＧＴＯサイリスタでゲート電極６とカソード電極５の間に短絡が発生する危険性が出て来ることになり、通常に、３０μｍ〜３５μｍ程度の溝深さが望ましいと言われている。
　しかしながら、このような３０〜３５μｍのゲートエッチングを、たとえばＳｉ板直径７５ｍｍ以上の大電流を扱うＧＴＯサイリスタに適用すると、直径方向で最低で５μｍ程度のエッチング深さｄのばらつきが発生することはやむをえないことであった。ＧＴＯサイリスタにとっては、このわずか５μｍ程度のばらつきのゲートインピーダンスにおよぼす影響は大きく、ばらつきの割合で４０％以上にもなることが実験的にわかっている。この４０％のゲートインピーダンスのばらつきがＧＴＯサイリスタの最大ターンオフ電流を向上させるための障害になるので、ゲートインピーダンスのばらつきを少しでも押さえることが最も重要な問題である。
　本発明の目的は、上述の問題を解決し、ゲートエッチング深さがばらついてもゲートインピーダンスのばらつきが少なく、最大ターンオフ電流の向上したＧＴＯサイリスタを提供することにある。
〔課題を解決するための手段〕
　上記の目的を達成するために、本発明は、第１導電形エミッタ層，第２導電形ベース層，第１導電形ベース層および第２導電形エミッタ層からなる４層構造を有し、一方の主電極が前記第２導電形ベース層の突出した部分の上に形成される前記第１導電形エミッタ層表面に接触し、前記第２導電形ベース層は、前記第１導電形エミッタ層の周縁部で最高不純物濃度を有して前記第１導電形ベース層に向かって不純物濃度が低下し、ゲート電極が前記突出した前記第２導電形ベース層以外の前記第２導電形ベース層表面に接触するものにおいて、前記第２導電形ベース層
の突出した部分が第１のメサ構造を構成し、かつ前記突出した部分の上に形成された前記第１導電形エミッタ層が第２
の突出した部分の側面から前記突出した部分以外の前記第２導電形ベース層の表面にかけて
前記第２導電形ベース層をさらにエッチングする工程で用いたマスクを用いて
〔作用〕
　ベース層のゲート電極の接する位置からエミッタ層との界面の近くまで表面にベース層と同一導電形の低抵抗層が形成されることにより、ゲートインピーダンスＺのうちのＺ２はゲート溝深さに無関係となり、ゲート溝深さがばらついても、ゲートインピーダンスのばらつきがなくなる。また、低抵抗層とエミッタ層・ベース層間ｐｎ接合との間に残るベース層は、ベース層の不純物濃度の最も高い部分であるため、Ｚ２自体の絶対値も小さくなる。低抵抗層に隣接してそのような不純物濃度の高い部分を残すため、エミッタ層・ベース層間ｐｎ接合面は凹面として形成されるが、サイリスタの特性はベース層の最も薄い厚さを決める凹面の低い中央部に支配されるので、サイリスタ特性が影響を受けることはない。
〔実施例〕
　第１図は本発明の一実施例のＧＴＯサイリスタの一つのセグメントの断面図で、第２図と共通の部分には同一の符号が付されている。第２図の場合と異なる点は、第一にカソードセグメントのｐベース層３とｎエミッタ層４の間のｐｎ接合面３４が凹面として形成されていること、第二にカソードセグメントの側面が２段となっていること、第三にその上段面の周縁からゲート電極６の被着している平坦面にかけて高不純物濃度のＰ＋＋低抵抗層７が形成されていることである。
　このようなＧＴＯサイリスタは、第３図（ａ）〜（ｅ）に示すような工程で作られる。まず、ｎ形シリコン基板に不純物を拡散してｐエミッタ層１，ｎベース層２，ｐベース層３を形成する（図ａ）。ｐエミッタ層１，ｐベース層３の表面不純物濃度は３×１０１７／ｃｍ３である。次に選択拡散技術を用いｎエミッタ領域４を分散して形成する（図ｂ）。このようにして設けられたｎエミッタ領域４を段差のあるカソードセグメントにするため、酸化膜を被着し、フォトリソグラフィで酸化膜マスクのパターンを形成後、２０μｍ程度の深さの第一回目のゲートエッチングを行う（図ｃ）。さらに、再度、酸化膜被着とパターニングで第一回目のマスクに比して片側で１０μｍ大きいマスクを形成し、第二回目のゲートエッチングを第一回目のエッチング深さと合わせて３５〜４０μｍ程度の深さになるまで行う（図ｄ）。このあと、第二回目のゲートエッチングの際の酸化膜マスクを用いて不純物拡散を行い、表面不純物濃度１０１９〜２０／ｃｍ３のＰ＋＋層７を設ける（図ｅ）。この工程は、いわゆるセルフアライメント工程になっている。この場合、第一回目のゲートエッチングでｐベース層３に１０μｍ以上の幅の肩部が生じているので、約５μｍの深さのＰ＋＋層７がｐｎ接合面３４に達することはない。
　第４図は、このようにして作られたＧＴＯサイリスタの不純物濃度プロフィルを断面構造に対応して示す。この図からわかるように、Ｐ＋＋層７はｐベース層３とｎエミッタ層４とのｐｎ接合面よりも点線４１で示すような不純物濃度の高い部分に達している。従ってゲートインピーダンスのうちの前述のＺ２の絶対値が小さくなる。
　第５図は、第１，第３図に示したような２段にゲートエッチングをしないでゲートエッチングを１回のみ行う
参考例
参考例
　以上の実施例は、ｐベース層にゲート電極が設けられるＧＴＯサイリスタについて述べたが、ｎベース層にゲート電極を設け、アノードセグメントを形成するＧＴＯサイリスタにおいても実施することができる。
　〔発明の効果〕本発明によれば、ゲート電極の設けられるベース層の隣接エミッタ層の周縁部に高不純物濃度の部分を残し、ゲート電極の接する部分からその部分に達する低抵抗層をベース層表面に形成することにより、ゲートエッチング深さのばらつきあったとしてもゲートインピーダンスのばらつきがその構造上から全くなくなるので、多数のＧＴＯセグメントを並列に動作させるＧＴＯサイリスタにとってターンオフ時の電流集中が少なくなる。そして、ゲートインピーダンスの絶対値も小さくなるので、最大ターンオフ電流は飛躍的に向上する。この結果、最大ターンオフ電流で従来構造素子の約１．５倍が得られるようになった。
【図面の簡単な説明】
　第１図は本発明の一実施例のＧＴＯサイリスタのセグメントの断面図、第２図は従来のＧＴＯサイリスタのセグメントの断面図、第３図は第１図のＧＴＯサイリスタの製造工程を（ａ）〜（ｅ）の順に示す断面図、第４図は第１図のＧＴＯサイリスタの不純物濃度プロフィルと断面構造との対比図、第５図は本発明の
参考例
　１‥‥‥ｐエミッタ層、２‥‥‥ｎベース層、３‥‥‥ｐベース層、４‥‥‥ｎエミッタ層、５‥‥‥カソード電極、６‥‥‥ゲート電極、７‥‥‥Ｐ＋＋低抵抗層。