(57)【要約】  メモリアレイで破損ワード線を検出するための手法および対応する回路が提示される。例示的な実施形態では、第１のワード線に沿って第１の複数のメモリセルに対してメモリ回路のプログラミング操作が遂行され、プログラミング操作は一連の交代するプログラミングパルスおよびベリファイ操作を含み、メモリセルはベリファイされるにつれさらなるプログラミングパルスから個別に締め出される。ワード線が不良か否かの判断は、プログラム済みとベリファイする第１の複数の第２のサブセットのメモリセルのプログラミングパルス数に対する、プログラム済みとベリファイする第１の複数の第１のサブセットのメモリセルのプログラミングパルス数に基づき、第１および第２のサブセットは複数のメモリセルを各々含んでいるが、同じではない。
2013533572.tif 000002
【特許請求の範囲】
【請求項１】
ワード線沿いに形成されたアレイのメモリセルを有するメモリ回路で、ワード線が不良か否かを判断する方法であって、
第１のワード線に沿って第１の複数のメモリセルに対して、一連の交代するプログラミングパルスおよびベリファイ操作を含むプログラミング操作を遂行するステップであって、前記メモリセルはベリファイされるにつれさらなるプログラミングパルスから個別に締め出される、遂行するステップと、
プログラム済みとベリファイする第１の複数の第２のサブセットのメモリセルのプログラミングパルス数に対する、プログラム済みとベリファイする第１の複数の第１のサブセットのメモリセルのプログラミングパルス数に基づき、前記第１のワード線が不良か否かを判断するステップであって、前記第１および第２のサブセットは複数のメモリセルを各々含んでいるが、同じではない、判断するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記第１および第２のサブセットは、非重複である方法。
【請求項３】
請求項２記載の方法において、
前記第１のサブセットは前記第１のワード線の第１の末端にある複数の連続する１セットのメモリセルであり、前記第２のサブセットは前記第１のワード線の他の末端にある複数の連続する１セットのメモリセルである方法。
【請求項４】
請求項１記載の方法において、
前記第１のワード線が不良か否かを判断するステップは、
前記第１および第２のサブセットのうちの第１のものがプログラム済みとベリファイされるときにカウンタを始動することと、
前記第１および第２のサブセットのうちの第２のものがプログラム済みとベリファイされるときに前記カウンタを停止することと、
前記カウンタの値に基づき、前記第１のワード線が不良か否かを判断することと、
を含む方法。
【請求項５】
請求項４記載の方法において、
前記第１のワード線が不良か否かを判断するステップは、前記カウンタの値を固定値に比較することを含む方法。
【請求項６】
請求項１記載の方法において、
前記第１のワード線が不良と判断された際に、前記第１のワード線へプログラムされるデータを第２のワード線へ再マッピングするステップをさらに含む方法。
【請求項７】
請求項１記載の方法において、
前記第１のワード線が不良か否かを判断するステップは、うまくプログラムするのに失敗するメモリセルを検出するスキャン操作に組み込まれる方法。
【請求項８】
メモリ装置であって、
複数のワード線に沿って形成されたメモリセルを有するメモリアレイと、
第１のワード線に沿って第１の複数のメモリセルに対して、一連の交代するプログラミングパルスおよびベリファイ操作を含むプログラミング操作を遂行するために前記メモリセルへ選択的に接続可能なプログラミングおよび読み出し回路であって、前記メモリセルはベリファイされるにつれさらなるプログラミングパルスから個別に締め出される、プログラミングおよび読み取り回路と、
プログラム済みとベリファイする第１の複数の第２のサブセットのメモリセルのプログラミングパルス数に対する、プログラム済みとベリファイする第１の複数の第１のサブセットのメモリセルのプログラミングパルス数に基づき、前記第１のワード線が不良か否かを判断するため、前記プログラミングおよび読み出し回路へ接続可能な論理回路であって、前記第１および第２のサブセットは複数のメモリセルを各々含んでいるが、同じではない、論理回路と、
を備えるメモリ装置。
【請求項９】
請求項８記載のメモリ装置において、
前記論理回路は、
前記第１および第２の複数のもののうちの最初のものがプログラム済みとベリファイされるときにカウントを開始し、かつ前記第１および第２の複数のもののうちの他方のものがプログラム済みとベリファイされるときにカウントを停止するアップカウンタと、
前記アップカウンタの値を受け取り、かつ固定値に対する値の比較を遂行するように接続された比較回路であって、前記第１のワード線が不良か否かの判断は前記比較に基づく、比較回路と、
を含むメモリ装置。
【請求項１０】
請求項８記載のメモリ装置において、
前記第１および第２のサブセットは、非重複であるメモリ装置。
【請求項１１】
請求項１０記載のメモリ装置において、
前記第１のサブセットは前記第１のワード線の第１の末端にある複数の連続する１セットのメモリセルであり、前記第２のサブセットは前記第１のワード線の他の末端にある複数の連続する１セットのメモリセルであるメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）やフラッシュＥＥＰＲＯＭ等の半導体メモリ回路に関し、より具体的にはかかるメモリ回路における不良ワード線の検出に関する。
【背景技術】
【０００２】
不揮発性で電荷蓄積が可能なソリッドステートメモリ、特にスモールフォームファクタカードとしてパッケージされたＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭの形をとるものが最近、とりわけ情報家電や家庭用電化製品を中心に様々なモバイルおよびハンドヘルド装置の記憶装置として選ばれている。同じくソリッドステートメモリであるＲＡＭ（ランダムアクセスメモリ）と違って、フラッシュメモリは不揮発性であって、電源を切った後でも蓄積されたデータを保持する。コストが高くつくにもかかわらず、フラッシュメモリは大容量記憶装置向けの用途に使われることが多くなっている。ハードドライブやフロッピー（登録商標）ディスクのように回転する磁気媒体を基礎とする従来の大容量記憶装置は、モバイル／ハンドヘルド環境に不向きである。というのも、ディスクドライブは多くの場合かさばりがちで、機械的な故障が起きやすく、待ち時間が長く、多くの電力を要するからである。このような望ましくない性質を持つディスク方式の記憶装置は、ほとんどのモバイル／ポータブル用途にとって実用的でない。一方、組み込み型や取り外し可能なカードの形をとるフラッシュメモリは、その小さなサイズと、低消費電力と、高速度と、高信頼性ゆえにモバイル／ハンドヘルド環境に理想的にマッチする。
【０００３】
ＥＥＰＲＯＭと電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去可能で、そのメモリセルに新しいデータを書き込める、すなわち「プログラム」できる不揮発性メモリである。いずれも、半導体基板のソース領域とドレイン領域との間のチャネル領域上に配置された電界効果トランジスタ構造によるフローティング（非接続）導電性ゲートを利用する。さらにこのフローティングゲートの上にコントロールゲートが設けられる。トランジスタのしきい値電圧特性はフローティングゲートに保持される電荷の量によって制御される。つまり、フローティングゲート上の一定レベルの電荷に応じてコントロールゲートに電圧（しきい値）が印加され、その後トランジスタが「オン」に切り替わることにより、ソース領域とドレイン領域との導通が可能となる。
【０００４】
フローティングゲートは一定範囲の電荷を保持でき、それ故にしきい値電圧ウィンドウ内のいずれかのしきい値電圧レベルまでプログラムできる。しきい値電圧ウィンドウのサイズは装置の最小および最大しきい値レベルによって決まり、フローティングゲートにプログラムできる電荷の範囲に相当する。しきい値ウィンドウは通常、メモリ装置の特性と、作動条件と、来歴とに左右される。基本的には、ウィンドウ内の個々の異なった分解可能なしきい値電圧レベル範囲を使用して、セルの記憶状態を明確に指定することができる。しきい値電圧が２つの個別領域に分割される場合は、各メモリセルに１ビットのデータを蓄積できる。同様に、しきい値電圧ウィンドウが３つ以上の個別領域に分割される場合は、各メモリセルに２ビット以上のデータを蓄積できる。
【０００５】
通常の２状態ＥＥＰＲＯＭセルでは、１つ以上の電流区切り点レベルを設定することにより、伝導ウィンドウは２つの領域に分割される。予め決められた一定の電圧を印加することによってセルが読み出されるときには、そのソース／ドレイン電流は、区切り点レベル（または基準電流ＩＲＥＦ）に比較することにより、記憶状態に分解される。読み出される電流が区切り点レベルのものより高ければ、セルはひとつの論理状態（例えば、「０」状態）にあると判断される。その一方で、電流が区切り点レベルのものに満たなければ、セルは別の論理状態（例えば、「１」状態）にあると判断される。かかる２状態セルは１ビットのデジタル情報を蓄積する。基準電流源は外部からプログラムでき、多くの場合は区切り点レベル電流を生成するためにメモリシステムの一部として設けられる。
【０００６】
メモリ容量を増やすため、フラッシュＥＥＰＲＯＭ装置の実装密度は半導体技術の進歩にともないどんどん高くなっている。各メモリセルで３状態以上を蓄積することによって蓄積容量を増やす方法もある。
【０００７】
マルチステートまたはマルチレベルＥＥＰＲＯＭメモリセルの場合、伝導ウィンドウは複数の区切り点により３つ以上の領域に分割され、各セルには２ビット以上のデータを蓄積できる。つまり、ＥＥＰＲＯＭアレイで蓄積できる情報は、各セルで蓄積できる状態数にともない増加する。米国特許第５，１７２，３３８号（特許文献１）には、マルチステートまたはマルチレベルメモリセルを備えるＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭが記載されている。
【０００８】
メモリセルとして機能するトランジスタは通常、２通りの方法のいずれか一方によって「プログラム済み」状態までプログラムされる。「ホットエレクトロン注入法」では、ドレインに印加される高電圧が基板チャネル領域にわたって電子を加速する。同時に、コントロールゲートに印加される高電圧は薄いゲート誘電体を通じてフローティングゲートまでホットエレクトロンを引き寄せる。「トンネル注入法」では、基板に比べて高い電圧がコントロールゲートに印加される。これにより電子は基板から介在するフローティングゲートへ引き寄せられる。
【０００９】
メモリ装置はいくつかの方法によって消去される。ＥＰＲＯＭの場合は、紫外線によりフローティングゲートから電荷を除去することによってメモリをまとめて消去できる。ＥＥＰＲＯＭの場合は、コントロールゲートを基準として基板に高電圧を印加し、フローティングゲートの電子を薄い酸化物を通じて基板チャネル領域までトンネルするように誘導することによってメモリセルを電気的に消去できる（すなわちファウラー・ノルドハイム・トンネリング）。通常、ＥＥＰＲＯＭはバイト単位で消去可能である。フラッシュＥＥＰＲＯＭの場合、メモリは一度に全部または一度に１つ以上のブロックを電気的に消去でき、１ブロックは５１２バイト以上のメモリからなってもよい。
【００１０】
メモリ装置は通常、カード上に実装された１つ以上のメモリチップを備える。それぞれのメモリチップは、デコーダや消去回路、書き込み回路、および読み出し回路等の周辺回路によって支援されるメモリセルアレイを備える。より精緻なメモリ装置は、知的で高度なメモリ操作とインターフェイスを遂行する外部メモリコントローラと連動する。
【００１１】
数多くの不揮発性ソリッドステートメモリ装置が商業的に成功し、今日利用されている。これらのメモリ装置はフラッシュＥＥＰＲＯＭであってもよく、あるいはタイプの異なる不揮発性メモリセルを採用するものであってもよい。米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、および第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）には、フラッシュメモリの例とそのフラッシュメモリを製造するシステムおよび方法が記載されている。特に米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）には、ＮＡＮＤストリング構造を持つフラッシュメモリ装置が記載されている。不揮発性メモリ装置はまた、電荷蓄積のために誘電体層を備えるメモリセルから製造される。前述した導電性フローティングゲート素子の代わりに誘電体層が使用されてもよい。誘電蓄積素子を利用するかかるメモリ装置は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 22, no. 11, November 2000, pp. 543-545（非特許文献１）で説明されている。ソースおよびドレイン拡散間のチャネルにわたってＯＮＯ誘電体層が延在する。１データビットの電荷はドレインに近接する誘電体層に局在し、他のデータビットの電荷はソースに近接する誘電体層に局在する。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）には、２つの二酸化シリコン層にトラッピング誘電体を挟んだ不揮発性メモリセルが開示されている。マルチステートデータ記憶装置は、誘電体の中で空間的に分離した電荷蓄積領域のバイナリ状態を別々に読み出すことによって実現される。
【００１２】
かかるメモリシステムでは、製造工程の一部として、また装置の寿命にわたって、欠陥がしばしば発生する。かかる欠陥の原因のひとつは、ワード線漏洩（別のワード線または基板への漏洩）と破損ワード線に起因する、かかるメモリアレイのワード線である。これらのワード線に関係する問題は通常、装置のサイズが縮小するほど深刻となる。一部のワード線間漏洩は装置が新しいときには顕在化せず、多数のプログラミング・消去サイクルからなるストレスを受けた後に故障をもたらす。この漏洩により不良ワード線はプログラミングに失敗し、対応するデータは壊される。破損ワード線は高い抵抗接続を有し、その結果、破損の遠端にあるセルはプログラミングおよびベリファイ操作中に電圧降下を経験する。その結果、破損ワード線のしきい値電圧分布は識別不能の状態を呈する。結果的に、これらの欠陥は、検出されない場合に、メモリ操作に悪影響をおよぼす。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第５，１７２，３３８号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，９０３，４９５号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，７６８，１９２号
【特許文献１３】米国特許第６，０１１，７２５号
【特許文献１４】米国特許第５，５９５，９２４号
【特許文献１５】米国特許出願公開第２００６／０１４００７号
【特許文献１６】米国特許第７，２４３，２７５号
【特許文献１７】米国特許第５，４２８，６２１号
【特許文献１８】米国特許第５，４３６，５８７号
【特許文献１９】米国特許第６，３７０，０７５号
【特許文献２０】米国特許第６，５５６，４６５号
【特許文献２１】米国特許第６，７６０，２６２号
【特許文献２２】米国特許第６，９２２，０９６号
【特許文献２３】米国特許第７，０３０，６８３号
【特許文献２４】米国特許第７，５５４，３１１号
【特許文献２５】米国特許第７，３６８，９７９号
【特許文献２６】米国特許第７，１３５，９１０号
【特許文献２７】米国特許出願公開第２００９／０１５３２３０号
【特許文献２８】米国特許出願公開第２００９／０１５３２３２号
【特許文献２９】米国特許出願公開第２００９／００５８５０６号
【特許文献３０】米国特許出願第１１／２９５，９０６号
【特許文献３１】米国特許出願第１１／３０３，３８７号
【特許文献３２】米国特許出願第１１／８４５，９３９号
【特許文献３３】米国特許出願第１２／１４４，８０８号
【特許文献３４】米国特許出願第１２／１３５，９４８号
【特許文献３５】米国特許出願第１２／１４６，２４３号
【特許文献３６】米国特許出願第１２／３３７，０５０号
【特許文献３７】米国特許出願第１２／５０６，９９８号
【特許文献３８】米国特許出願第１２／５７０，６４６号
【特許文献３９】米国特許出願第１２／６４０，８２０号
【特許文献４０】米国特許第７，５５４，３１１号
【特許文献４１】米国特許出願公開第２０１０／００９１５７３号
【特許文献４２】米国特許出願公開第２０１０／００９１５６８号
【特許文献４３】米国特許第７，０１２，８３５号
【特許文献４４】米国特許第７，６１６，４８４号
【特許文献４５】米国特許第７，７１６，５３８号
【特許文献４６】米国特許第７，３４５，９２８号
【特許文献４７】米国特許第７，１７０，８０２号
【特許文献４８】米国特許第７，４４０，３１９号
【非特許文献】
【００１４】
【非特許文献１】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 22, no. 11, November 2000, pp. 543-545
【非特許文献２】Pan and Samaddar, "Charge Pump Circuit Design," McGraw-Hill, 2006
【非特許文献３】ウェブページwww.eecg.toronto.edu/~kphang/ece1371/chargepumps.pdfで入手できる"Charge Pumps: An Overview," Pylarinos and Rogers, Department of Electrical and Computer Engineering University of Toronto
【発明の概要】
【００１５】
第１セットの態様によると、ワード線沿いに形成されたアレイのメモリセルを有するメモリ回路で、ワード線が不良か否かを判断する方法が提示される。第１のワード線に沿って第１の複数のメモリセルに対してプログラミング操作が遂行され、プログラミング操作は一連の交代するプログラミングパルスおよびベリファイ操作を含み、メモリセルはベリファイされるにつれさらなるプログラミングパルスから個別に締め出される。第１のワード線が不良か否かの判断は、プログラム済みとベリファイする第１の複数の第２のサブセットのメモリセルのプログラミングパルス数に対する、プログラム済みとベリファイする第１の複数の第１のサブセットのメモリセルのプログラミングパルス数に基づき、第１および第２のサブセットは複数のメモリセルを各々含んでいるが、同じではない。
【００１６】
別の態様ではメモリ装置が提示される。メモリ装置は、複数のワード線に沿って形成されたメモリセルを有するメモリアレイと、第１のワード線に沿って第１の複数のメモリセルに対してプログラミング操作を遂行するためにメモリセルへ選択的に接続可能なプログラミングおよび読み出し回路とを備え、プログラミング操作は一連の交代するプログラミングパルスおよびベリファイ操作を含み、メモリセルはベリファイされるにつれさらなるプログラミングパルスから個別に締め出される。メモリ装置はまた、プログラム済みとベリファイする第１の複数の第２のサブセットのメモリセルのプログラミングパルス数に対する、プログラム済みとベリファイする第１の複数の第１のサブセットのメモリセルのプログラミングパルス数に基づき、第１のワード線が不良か否かを判断するため、プログラミングおよび読み出し回路へ接続可能な論理回路を備え、第１および第２のサブセットは複数のメモリセルを各々含んでいるが、同じではない。
【００１７】
本発明の様々な態様、利点、特徴、および実施形態は、この後に続く本発明の例の説明に含まれている。この説明は添付の図面と併せて解釈すべきものである。本願明細書において参照する特許、特許出願、記事、その他の出版物、文書、および事物は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、援用されている出版物、文書、または事物のいずれかと本願との間で用語の定義または使用に矛盾や食い違いがある場合は、本願の定義または使用が優先するものとする。
【図面の簡単な説明】
【００１８】
【図１】本発明が実装されてよい不揮発性メモリチップの機能ブロックを概略的に示す。
【図２】不揮発性メモリセルを概略的に示す。
【図３】フローティングゲートが随時一度に選択的に蓄積できる４通りの電荷Ｑ１〜Ｑ４でソース−ドレイン電流ＩDとコントロールゲート電圧ＶCGとの関係を示す。
【図４】ＮＯＲメモリセルアレイの一例を示す。
【図５Ａ】ＮＡＮＤストリングに編成されたメモリセルストリングを概略的に示す。
【図５Ｂ】図５Ａに示すようなＮＡＮＤストリング５０からなるＮＡＮＤメモリセルアレイ２００の一例を示す。
【図６】メモリセルアレイにわたってｐ個のセンスモジュールからなるバンクを含む、図１に示す読み出し／書き込み回路２７０Ａおよび２７０Ｂを示す。
【図７】図６に示すセンスモジュールの好適な編成を概略的に示す。
【図８】図７に示す読み出し／書き込みスタックをより詳細に示す。
【図９】（０）〜（２）は４状態メモリセル集団のプログラミングの一例を示す。
【図１０】（０）〜（２）は８状態メモリセル集団のプログラミングの一例を示す。
【図１１】４状態メモリセルを目標記憶状態までプログラムする従来の手法を示す。
【図１２】ワード線へ電圧がどのように供給されるかについての回路詳細を示す。
【図１３】例示的なチャージポンプ回路のブロック図である。
【図１４】図１３に漏洩検出回路を加えたものである。
【図１５】例示的な漏洩検出操作の段階を示す。
【図１６】ワード線漏洩プロセスの較正プロセスにおける電流経路を示す。
【図１７】較正操作の段階を示す。
【図１８】破損ワード線の症状を説明するためにメモリセルしきい値電圧値の分布を示す。
【図１９】異なるワード線にわたってプログラミングパルス−ベリファイ反復数のばらつきを示す。
【図２０】破損ワード線検出ルーチンのタイミング図である。
【図２１Ａ】ワード線ドライバの異なる配置を示す。
【図２１Ｂ】ワード線ドライバの異なる配置を示す。
【図２２】プログラミング操作における失格ビットスキャンの流れである。
【図２３Ａ】プログラミング操作における失格ビットスキャンの流れである。
【図２３Ｂ】破損ワード線検出を含むプログラミング操作における失格ビットスキャンの流れである。
【発明を実施するための形態】
【００１９】
メモリシステム
図１〜図１１は、本発明の様々な態様が実装されてよい例示的なメモリシステムを示す。
図１は、本発明が実装されてよい不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ１００は、二次元のメモリセルアレイ２００と、制御回路２１０と、デコーダ、読み出し／書き込み回路、およびマルチプレクサ等の周辺回路とを含む。
【００２０】
メモリアレイ２００は、行デコーダ２３０（２３０Ａ、２３０Ｂに分割）を介してワード線により、そして列デコーダ２６０（２６０Ａ、２６０Ｂに分割）を介してビット線により、アドレスできる（図４および図５も参照されたい）。読み出し／書き込み回路２７０（２７０Ａ、２７０Ｂに分割）により、１ページのメモリセルの読み出しまたはプログラミングは並行して行うことができる。データＩ／Ｏバス２３１は読み出し／書き込み回路２７０に結合されている。
【００２１】
好適な実施形態では、同じワード線を共有する一連のメモリセル行からページが構成される。メモリセル行が複数のページに分割される別の実施形態では、個々のページに対して読み出し／書き込み回路２７０を多重化するためのブロックマルチプレクサ２５０（２５０Ａ、２５０Ｂに分割）が設けられる。例えば、奇数および偶数メモリセル列によってそれぞれ形成される２つのページが読み出し／書き込み回路に向けて多重化される。
【００２２】
図１は、様々な周辺回路によるメモリアレイ２００へのアクセスがアレイの両側で対称的に実施される好適な構成を示し、アクセス線と回路の密度はそれぞれの側で半分に低減されている。つまり、行デコーダは行デコーダ２３０Ａおよび２３０Ｂに分けられ、列デコーダは列デコーダ２６０Ａおよび２６０Ｂに分けられる。メモリセル行が多数のページに分割される実施形態では、ページマルチプレクサ２５０はページマルチプレクサ２５０Ａおよび２５０Ｂに分けられる。同様に、読み出し／書き込み回路２７０は、アレイ２００の下部からビット線へ接続する読み出し／書き込み回路２７０Ａと、上部からビット線へ接続する読み出し／書き込み回路２７０Ｂとに分けられる。その結果、読み出し／書き込みモジュールの密度とセンスモジュール３８０の密度は、基本的には２分の１に低減される。
【００２３】
制御回路１１０は、読み出し／書き込み回路２７０と協働しながらメモリアレイ２００でメモリ操作を遂行するオンチップコントローラである。通常、制御回路１１０は状態マシン１１２を含む他に、オンチップアドレスデコーダや電力制御モジュール（図に明示せず）等のその他の回路も含む。状態マシン１１２はメモリ操作のチップレベル制御を提供する。制御回路は外部メモリコントローラを経由してホストと通信する。
【００２４】
メモリアレイ２００は通常、行および列に配列されてワード線およびビット線によりアドレスされる二次元のメモリセルアレイとして編成される。アレイは、ＮＯＲタイプのアーキテクチャかＮＡＮＤタイプのアーキテクチャに従って形成できる。
【００２５】
図２は、不揮発性メモリセルを概略的に示す。メモリセル１０は、フローティングゲートや誘電体層等の電荷蓄積単位２０を有する電界効果トランジスタによって実装できる。メモリセル１０はまた、ソース１４と、ドレイン１６と、コントロールゲート３０とを含む。
【００２６】
数多くの不揮発性ソリッドステートメモリ装置が商業的に成功し、今日利用されている。これらのメモリ装置には様々なタイプのメモリセルが採用され、各種のメモリセルは１つ以上の電荷蓄積素子を有する。
ＥＥＰＲＯＭとフラッシュＥＥＰＲＯＭは典型的な不揮発性メモリセルである。米国特許第５，５９５，９２４号（特許文献１４）には、ＥＥＰＲＯＭセルの例とその製造方法が記載されている。米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）には、フラッシュＥＥＰＲＯＭセルの例と、メモリシステムにおけるその運用と、その製造方法が記載されている。特に米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）には、ＮＡＮＤセル構造を持つメモリ装置の例が記載されている。また、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 22, no. 11, November 2000, pp. 543-545（非特許文献１）と米国特許第５，７６８，１９２号（特許文献１２）、および第６，０１１，７２５号（特許文献１３）には、誘電性蓄積素子を利用するメモリ装置の例が記載されている。
【００２７】
実際には、コントロールゲートに基準電圧が印加されるときにセルのソースおよびドレイン電極にわたって伝導電流を検知することによって、セルの記憶状態は通常読み出される。したがって、セルのフローティングゲート上の各電荷につき、一定の基準コントロールゲート電圧に対する伝導電流が検出される。同様に、対応するしきい値電圧ウィンドウや対応する伝導電流ウィンドウはフローティングゲートにプログラムできる電荷の範囲によって決まる。
【００２８】
分割された電流ウィンドウの中で伝導電流を検出する代わりに、コントロールゲートで特定の記憶状態のしきい値電圧を設定し、伝導電流がしきい値電流より低いか高いかを検出することも可能である。一実施例では、ビット線のキャパシタンスを通じて放電する伝導電流の割合を調べることによってしきい値電流に対する伝導電流の検出が達成される。
【００２９】
図３は、フローティングゲートが随時一度に選択的に蓄積できる４通りの電荷Ｑ１〜Ｑ４でソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの関係を示す。実線で描かれた４本のＩD 対ＶCG曲線はメモリセルのフローティングゲートにプログラムできる４通りの電荷レベルを表し、４通りの記憶状態にそれぞれ相当する。一例として、セル集団のしきい値電圧ウィンドウ範囲は０．５Ｖ〜３．５Ｖにおよぶことがある。しきい値ウィンドウをそれぞれ約０．５Ｖ間隔で６つの領域に分割することにより、１つの消去済み状態と６つのプログラム済み状態とにそれぞれ相当する７通りの記憶状態「０」、「１」、「２」、「３」、「４」、「５」、「６」に区画され得る。例えば、図に示されているように、２μＡの基準電流ＩREF が使用される場合、Ｑ１でプログラムされるセルは、その曲線がＶＣＧ＝０．５Ｖおよび１．０Ｖにより区画されたしきい値ウィンドウの領域内でＩREF と交差するから、記憶状態「１」にあるとみなされ得る。同様に、Ｑ４は記憶状態「５」にある。
【００３０】
前の説明から分かように、メモリセルで蓄積する状態が多ければ多いほどしきい値ウィンドウは細かく分割される。例えば、メモリ装置のメモリセルでしきい値ウィンドウは−１．５Ｖ〜５Ｖにおよぶことがある。これは６．５Ｖの最大幅を提供する。メモリセルで１６の状態を蓄積するなら、各状態はしきい値ウィンドウの中で２００ｍＶ〜３００ｍＶを占めることがある。要求される分解能を達成することができるには、プログラミング操作と読み出し操作に高い精度が要求される。
【００３１】
図４は、ＮＯＲメモリセルアレイの一例を示す。メモリアレイ２００において、各メモリセル行はそれぞれのソース１４およびドレイン１６によってデイジーチェーン方式で接続される。この設計は仮想接地設計と呼ばれることがある。行内のセル１０のコントロールゲート３０は、ワード線、例えばワード線４２へ接続される。列内のセルのソースおよびドレインは、特定のビット線、例えばビット線３４および３６へそれぞれ接続される。
【００３２】
図５Ａは、ＮＡＮＤストリングに編成されたメモリセルストリングを概略的に示す。ＮＡＮＤストリング５０は、ソースおよびドレインによってデイジーチェーン方式で接続された一連のメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（例えばｎ＝４、８、１６以上）からなる。１対の選択トランジスタＳ１、Ｓ２はそれぞれ、ＮＡＮＤストリングのソース端子５４とドレイン端子５６とを通じて外部に至るメモリトランジスタチェーンの接続を制御する。メモリアレイでソース選択トランジスタＳ１がオンになると、ソース端子はソース線へ結合される（図５Ｂ参照）。同様に、ドレイン選択トランジスタＳ２がオンになると、ＮＡＮＤストリングのドレイン端子はメモリアレイのビット線へ結合される。チェーンの中の各メモリトランジスタ１０はメモリセルの働きをする。メモリトランジスタは、一定量の電荷を蓄積して目的の記憶状態を表現する電荷蓄積素子２０を有する。各メモリトランジスタのコントロールゲート３０は、読み出しおよび書き込み操作に対する制御を可能にする。図５Ｂに示すように、ＮＡＮＤストリング行の対応するメモリトランジスタのコントロールゲート３０はいずれも同じワード線へ接続される。同様に、選択トランジスタＳ１、Ｓ２のコントロールゲート３２はそれぞれ、ソース端子５４とドレイン端子５６を介してＮＡＮＤストリングに対して制御アクセスを提供する。同様に、ＮＡＮＤストリングの行の対応する選択トランジスタのコントロールゲート３２はいずれも同じ選択線へ接続される。
【００３３】
ＮＡＮＤストリングの中でアドレスされたメモリトランジスタ１０が読み出されるとき、またはプログラミング中にベリファイされるときには、そのコントロールゲート３０にしかるべき電圧が供給される。同時に、ＮＡＮＤストリング５０の中でアドレスされていない残りのメモリトランジスタは、それぞれのコントロールゲートに十分な電圧が印加されることによって完全にオンになる。こうして個々のメモリトランジスタのソースからＮＡＮＤストリングのソース端子５４にかけて導電経路が有効形成され、同様に、個々のメモリトランジスタのドレインからセルのドレイン端子５６にかけて導電経路が有効形成される。米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）には、そのようなＮＡＮＤストリング構造を持つメモリ装置が記載されている。
【００３４】
図５Ｂは、図５Ａに示すようなＮＡＮＤストリング５０からなるＮＡＮＤメモリセルアレイ２００の一例を示す。ビット線（例えば、ビット線３６）は、ＮＡＮＤストリングの列に沿って各ＮＡＮＤストリングのドレイン端子５６へ結合される。ソース線（例えば、ソース線３４）は、ＮＡＮＤストリングのバンクに沿って各ＮＡＮＤストリングのソース端子５４へ結合される。また、１バンクのＮＡＮＤストリングでメモリセル行沿いのコントロールゲートはワード線（例えば、ワード線４２）へ接続される。１バンクのＮＡＮＤストリングで選択トランジスタ行沿いのコントロールゲートは選択線（例えば、選択線４４）へ接続される。ＮＡＮＤストリングバンクのワード線および選択線へのしかるべき電圧により、ＮＡＮＤストリングバンク内のメモリセル行全体をアドレスできる。ＮＡＮＤストリングの中である１つのメモリトランジスタが読み出されるときには、ストリングの中にある残りのメモリトランジスタはそれぞれのワード線を通じてハードオンになるため、ストリングの中を流れる電流は基本的に、読み出し対象セルに蓄積される電荷レベルに左右される。
【００３５】
検知回路および手法
図６は、メモリセルアレイにわたってｐ個のセンスモジュールからなるバンクを含む、図１に示す読み出し／書き込み回路２７０Ａおよび２７０Ｂを示す。ｐ個のセンスモジュール４８０からなるバンク全体が並行して作動することにより、行沿いにｐ個のセルからなるブロック（またはページ）を並行して読み出すことができ、または並行してプログラムすることができる。基本的に、センスモジュール１はセル１で電流Ｉ1 を検知し、センスモジュール２はセル２で電流Ｉ2 を検知し、センスモジュールｐはセルｐで電流Ｉp を検知する。ソース線３４から集約ノードＣＬＳＲＣへ流れ、そこからさらに接地へ流れ込むこのページの合計セル電流ｉTOT は、ｐ個のセルの全電流を加算したものとなる。従来のメモリアーキテクチャでは、共通のワード線を有する１行のメモリセルが２つ以上のページを形成し、１ページ内のメモリセルは並行して読み出され、かつ並行してプログラムされる。１行２ページの場合、一方のページは偶数ビット線によってアクセスされ、他方のページは奇数ビット線によってアクセスされる。１ページの検知回路は、偶数ビット線または奇数ビット線へ随時一度に結合される。その場合、個々のページに対して読み出し／書き込み回路２７０Ａおよび２７０Ｂを多重化するためにページマルチプレクサ２５０Ａおよび２５０Ｂがそれぞれ設けられる。
【００３６】
５６ｎｍ技術に基づく現在生産されているチップにおいて、ｐ＞６４，０００であり、４３ｎｍ  ３２Ｇビットｘ４チップにおいて、ｐ＞１５０，０００である。好適な実施形態において、ブロックは一連のセル行全体である。これは所謂「オールビットライン」アーキテクチャであり、ページは、連続するビット線へそれぞれ結合された１行の連続するメモリセルから構成される。別の実施形態において、ブロックは行内のセルのサブセットである。例えば、セルのサブセットは行全体の２分の１または行全体の４分の１である。セルのサブセットは一連の連続するセルか、１つおきのセルか、または一定セル数おきのセルである可能性がある。各センスモジュールは、ビット線を通じてメモリセルへ結合され、メモリセルの伝導電流を検知するセンスアンプを含む。通常、メモリアレイの両側に読み出し／書き込み回路が分散される場合は、２組の読み出し／書き込み回路２７０Ａおよび２７０Ｂの間にｐ個のセンスモジュールからなるバンクが分散される。
【００３７】
図７は、図６に示すセンスモジュールの好適な編成を概略的に示す。ｐ個のセンスモジュールを含む読み出し／書き込み回路２７０Ａおよび２７０Ｂは、１バンクの読み出し／書き込みスタック４００にグループ分けされる。
【００３８】
図８は、図７に示す読み出し／書き込みスタックをより詳細に示す。各々の読み出し／書き込みスタック４００はｋ本のビット線からなるグループに同時に働きかける。ページがｐ＝ｒ＊ｋ本のビット線を有するなら、ｒ個の読み出し／書き込みスタック、４００−１・・・４００−ｒがある。基本的に、ｋ個のセンスモジュールからなる各スタックは、スペースを節約するため、共通プロセッサ５００によって処理される。共通プロセッサ５００は、センスモジュール４８０とデータラッチ４３０に位置するラッチに蓄積される更新データを、当該ラッチにおける電流値と状態マシン１１２からの制御に基づき、計算する。その全体が本願明細書において参照により援用されている、２００６年６月２９日に公開された米国特許出願公開第２００６／０１４００７号（特許文献１５）には、共通プロセッサの詳細な説明が開示されている。
【００３９】
分割読み出し／書き込みスタック４００からなるバンク全体が並行して作動することにより、行沿いにｐ個のセルからなるブロック（またはページ）の読み出しまたはプログラミングを並行して行うことができる。したがって、セル行全体に対してｐ個の読み出し／書き込みモジュールがある。各スタックでｋ個のメモリセルを処理するなら、バンク内の合計読み出し／書き込みスタック数はｒ＝ｐ／ｋで求められる。例えば、バンク内のスタック数がｒなら、ｐ＝ｒ＊ｋである。一例示的なメモリアレイはｐ＝１５０，０００、ｋ＝８を有し、したがってｒ＝１８，７５０を有し得る。
【００４０】
それぞれの読み出し／書き込みスタック（例えば、４００−１）は、基本的にｋ個のメモリセルからなるセグメントを並行して処理する１スタックのセンスモジュール４８０−１〜４８０−ｋを含む。ページコントローラ４１０は線４１１を通じて読み出し／書き込み回路３７０へ制御およびタイミング信号を提供する。ページコントローラそのものは線３１１を通じてメモリコントローラ３１０に依存する。読み出し／書き込みスタック４００間の通信は相互接続スタックバス４３１によって遂行され、ページコントローラ４１０によって制御される。制御線４１１はページコントローラ４１０から読み出し／書き込みスタック４００−１のコンポーネントへ制御およびクロック信号を提供する。
【００４１】
好適な実施形態において、スタックバスは、共通プロセッサ５００とセンスモジュールのスタック４８０との間の通信のためのＳＡＢｕｓ  ４２２と、プロセッサとデータラッチのスタック４３０との間の通信のためのＤＢｕｓ  ４２３とに、分けられる。
データラッチのスタック４３０は、対応する各メモリセルにつき１つずつ、４３０−１から４３０−ｋまでのデータラッチからなる。Ｉ／Ｏモジュール４４０は、データラッチがＩ／Ｏバス２３１を通じて外部とデータをやり取りできるようにする。
【００４２】
共通プロセッサはまた、エラー状態等のメモリ操作のステータスを伝えるステータス信号を出力する出力５０７を含む。ステータス信号は、Ｗｉｒｅｄ−Ｏｒ構成でＦＬＡＧ
ＢＵＳ  ５０９へ結合されたｎ−トランジスタ５５０のゲートを駆動するために使用される。ＦＬＡＧ  ＢＵＳは好ましくはコントローラ３１０によって予め荷電され、読み出し／書き込みスタックのいずれかによってステータス信号がアサートされるときにプルダウンされる。
【００４３】
マルチステートメモリパーティションの例
メモリセルが複数のデータビットを各々蓄積する不揮発性メモリは、既に図３との関係で説明した。一特定例は、チャネル領域とコントロールゲートとの間に電荷蓄積層を各々有する電解効果トランジスタの配列から形成されたメモリである。電荷蓄積層または単位は一定範囲の電荷を蓄積でき、各電解効果トランジスタにつき一定範囲のしきい値電圧を生じさせる。しきい値電圧の範囲はしきい値ウィンドウにまたがる。しきい値ウィンドウがしきい値電圧の複数のサブレンジまたは区域に分割される場合、それぞれの分解可能区域はメモリセルの異なる記憶状態を表すために使用される。１つ以上のバイナリビットにより複数の記憶状態を符号化できる。例えば、４つの区域に分割されたメモリセルは２ビットデータとして符号化できる４つの状態をサポートすることができる。同様に、８つの区域に分割されたメモリセルは３ビットデータとして符号化できる８つの記憶状態をサポートすることができる。
【００４４】
図９の（０）〜（２）は、４状態メモリセル集団のプログラミングの一例を示す。図９（０）は記憶状態「０」、「１」、「２」、および「３」をそれぞれ表す４通りのしきい値電圧分布にプログラム可能なメモリセルの集団を示す。図９の（１）は消去済みメモリの「消去済み」しきい値電圧の初期分布を示す。図９の（２）はメモリセルの多くがプログラムされた後のメモリの一例を示す。基本的に、セルは最初に「消去済み」しきい値電圧を有し、プログラミングによってより高い値へ移され、Ｖ1 、Ｖ2 、およびＶ3 によって区画された３つの区域のいずれか１つに入る。このように、各メモリセルは３つのプログラム済み状態「１」、「２」、および「３」のいずれか１つまでプログラムできる。あるいはプログラムされずに「消去済み」状態にとどまる。メモリがさらにプログラムされるにつれ、図９の（１）に示す「消去済み」状態の初期分布は狭くなり、消去済み状態は「０」状態によって表される。
【００４５】
下位ビットと上位ビットを有する２ビットコードを使用して４通りの記憶状態の各々を表すことができる。例えば、「０」、「１」、「２」、および「３」状態はそれぞれ「１１」、「０１」、「００」、および「１０」によって表される。２ビットデータは「フルシーケンス」モードで検知することによってメモリから読み出されてもよい。「フルシーケンス」モードでは、３つのサブパスでそれぞれ読み出し区画しきい値Ｖ1 、Ｖ2 、およびＶ3 を基準として検知することにより、２つのビットがまとめて検知される。
【００４６】
図１０の（０）〜（２）は、８状態メモリセル集団のプログラミングの一例を示す。図１０の（０）は、記憶状態「０」〜「７」をそれぞれ表す８通りのしきい値電圧分布にプログラムされるメモリセルの集団を示す。図１０の（１）は、消去済みメモリの「消去済み」しきい値電圧の初期分布を示す。図１０の（２）は、メモリセルの多くがプログラムされた後のメモリの一例を示す。基本的に、セルは最初に「消去済み」しきい値電圧を有し、プログラムによってより高い値へ移され、Ｖ1 〜Ｖ7 によって区画された８つの区域のいずれか１つに入る。このように、各メモリセルは７つのプログラム済み状態「１」〜「７」のいずれか１つまでプログラムできる。あるいは、プログラムされずに「消去済み」状態にとどまる。メモリがさらにプログラムされるにつれ、図１０の（１）に示す「消去済み」状態の初期分布は狭くなり、消去済み状態は「０」状態によって表される。
【００４７】
下位ビット、中間ビット、および上位ビットを有する３ビットコードを使用して８通りの記憶状態の各々を表すことができる。例えば、「０」、「１」、「２」、「３」、「４」、「５」、「６」、および「７」状態はそれぞれ「１１１」、「０１１」、「００１」、「１０１」、「１００」、「０００」、「０１０」、および「１１０」によって表される。３ビットデータは「フルシーケンス」モードで検知することによってメモリから読み出されてもよい。「フルシーケンス」モードでは、７つのサブパスでそれぞれ読み出し区画しきい値Ｖ1 〜Ｖ7 を基準として検知することにより、３つのビットがまとめて検知される。
【００４８】
ページまたはワード線プログラミングおよびベリファイ
ページをプログラムする一方法はフルシーケンスプログラミングである。ページの全てのセルは最初に消去済み状態にある。したがって、ページの全てのセルは消去済み状態から目標状態へ並行してプログラムされる。目標状態が「１」状態のメモリセルは「１」状態までプログラムされた後にさらなるプログラミングが禁止されるが、目標状態が「２」以上の他のメモリセルにはさらなるプログラミングが行われる。最終的には目標状態が「２」のメモリセルもさらなるプログラミングから締め出される。同様に、漸進的プログラミングパルスにより目標状態が「３」〜「７」のセルも到達し、締め出される。
【００４９】
ベリファイはプログラミングパルスの後に行われ、各ベリファイはいくつかのベリファイレベルを基準とするため、合計ベリファイ操作数を減らすために様々な「スマート」ベリファイ方式が実施されてきた。例えば、パルス毎のプログラミングはセルの集団をより高いしきい値レベルへプログラムするため、より高いベリファイレベルを基準とするベリファイはある特定のパルスまで開始する必要はない。その全体が本願明細書において参照により援用されている、本願と同じ譲受人へ譲渡され、２００７年７月１０日に登録されたGongwer らによる「SMART VERIFY FOR MULTI-STATE MEMORIES 」という米国特許第７，２４３，２７５号（特許文献１６）には、スマートベリファイによるプログラミング手法の一例が開示されている。
【００５０】
図１１は、４状態メモリセルを目標記憶状態までプログラムする従来の手法を示す。プログラミング回路は通常、選択されたワード線へ一連のプログラミングパルスを印加する。このように、そのワード線へコントロールゲートが結合された１ページのメモリセルはまとめてプログラムできる。メモリセルの電荷蓄積単位にプログラムされて累積する電子に対抗するため、使用されるプログラミングパルストレインは増加する期間または振幅を有することがある。プログラミングの対象となるページのワード線にはプログラミング電圧ＶPGM が印加される。プログラミング電圧ＶPGM は、初期電圧レベルＶPGM0から始まって階段波形の形をとる一連のプログラミング電圧パルスである。プログラミングの対象となるページの各セルはこの一連のプログラミング電圧パルスに晒され、各パルスでセルの電荷蓄積素子に漸増する電荷が加えられる。しきい値電圧を判定するためにプログラミングパルスの合間にセルはリードバックされる。リードバックプロセスは１つ以上の検知操作をともなう場合がある。しきい値電圧が目標状態に相当するしきい値電圧区域内にあるとベリファイされると、セルのプログラミングは停止する。目標状態までプログラムされたメモリセルはプログラミング禁止となり、他のセルはページの全てのセルがプログラム−ベリファイされるまで引き続きプログラミングの対象となる。
【００５１】
不良ワード線
次節では不良ワード線を識別する手法を検討する。「背景技術」の欄で述べたように、ワード線の欠陥は漏洩ワード線と破損ワード線を含む。以下、これらの欠陥を検討する。まずはワード線漏洩について述べる。
【００５２】
ワード線漏洩検出
先行技術における機構で、ワード線漏洩の検出は通常、メモリチップの試験時にのみ行うことができる。試験では高い電圧レベルをデバイスのピンに直接印加し、そのピンで電流／電圧レベルを測定する。これにはテスター装置を使用する必要があり、デバイスの一部としてメモリチップが組みつけられた後には行うことができない。これは、デバイスバーンイン後にワード線を検査できないことを意味する。ここに提示する手法はワード線漏洩を検出するオンチップ手段を可能にする。
【００５３】
以降の段落で述べるように、提示される手法は、ワード線の内部に高電圧が印加された状態でワード線の漏洩検出を可能にする。例示的な実施形態では、漏洩による電圧降下を判定するために高電圧降下を基準電圧に比較できる低電圧降下に変換するための容量電圧分割器が使用される。次節では、漏洩限界を検出するこの手法の精度を保証するのに役立つことができる関係オンチップ自己較正法を提示する。これらのプロセスはいずれも、外部試験装置の費用を節約するためにビルトインセルフテストに属するデバイス状態マシンの制御下に置くことができる。このように、漏洩判定はオンチップ自動プロセスで行うことができる。これは複雑な試験設備を必要とせず、チップがパッケージされた後に現場で遂行できる。
【００５４】
まずは関係する問題を論述することがおそらく有益である。メモリ装置の規模を縮小する継続的取り組みがなされている。例えば、技術が２０ｎｍおよび１０ｎｍメモリセルに縮小するにつれ、ワード線間の距離はその結果２０ｎｍまたは１０ｎｍとなっている。許容差はより重大となり、デバイスは、ワード線から基板への漏洩または近接ワード線への短絡を引き起こす可能性がある欠陥を被りやすくなる。漏洩は拡大した欠陥のためのサイクリングに失敗するダイに相関し、検出可能な漏洩は実際のプログラミングステータス失敗より前に起こりうることが判明している。
【００５５】
ワード線漏洩を検出する以前の方法は、ワード線に高電圧を強制し、テストピンパッドからの電流漏洩を測定する。（米国特許第５，４２８，６２１号（特許文献１７）では先行漏洩検出のいくつかの例が説明されている。）漏洩試験は非常に正確な電流源を必要とするため、この試験モードは従来のテスターでのみ行うことができる。製造業者は試験操作のほとんどを廉価なテスターへ移すことを望んでいるため、ワード線漏洩を検出するオンチップ手段を実現できるようにするには新しいテストフローが有益である。本節では、様々な電圧バイアスと多数のストレストポロジーにより遂行できるように、フラッシュメモリの内部で自動的にワード線漏洩試験を可能にする方法を提示する。この方法はまた、チップがパッケージされた後に現場で行うこともでき、さらにシステムで異なる漏洩レベルを検出することをも可能にする。
【００５６】
典型的なデバイスの場合、ワード線漏洩は１０〜２０Ｖ等の高電圧ストレスで約１００ｎＡとなる可能性がある。そのような小さい電流を高電圧で検出することの難しさは、現在のＮＡＮＤアーキテクチャに起因する。これは図１２により説明できる。メモリ回路のプレーンはおよそ数千のブロックを有することがある。そのうちの１つは６１０に示されている。各ブロックは数十のワード線を有することがある。そのうちの３つはＷＬｎ−１  ６１５、ＷＬｎ  ６１３、およびＷＬｎ＋１  ６１１として明示されている。プログラミングおよび読み出し操作中は選択されたワード線（例えば、ＷＬｎ  ６１３）に高電圧が通常印加される。ＮＡＮＤアーキテクチャはまた、ワード線電圧ドライバの最小エリアペナルティを有する必要がある。ドライバは通常、ワード線アレイの一端からワード線へ接続される。もしもアーキテクチャが両端からのワード線への接続を許すなら、一端から既知電流を送り他端から同じ電流を検出することによってワード線漏洩または破損を検出できる。
【００５７】
高電圧ＶＰＧＭはポンプ（図１３に関して後述する）によって生成され、ここではスイッチとして表示されている第１の復号ＣＧＮブロック６０１へ供給される。ＣＧＮブロック６０１は、各グローバルコントロールゲート（ＣＧ）線の動作モードに従って様々な（通常は３〜５種類の）電圧を供給するブロックである。図に示されているワード線に応じて３つのＣＧ線（６２１、６２３、６２５）が明示されている。ＣＧ線（各ブロック内のワード線と同数）はメモリアレイの行（ブロック）デコーダへ至る。省略記号によって示されているように、ＣＧ線は唯一図に示されたブロック６１０の他に、アレイの他のブロックまで伸び、通常は上部金属層を通じて全てのプレーンの全ての行デコーダを通過する。好適な一実施形態において、各ブロックはローカルポンプによって復号される。ブロックが選択されると、論理信号はローカルポンプが行デコーダ内のパッシングトランジスタ（ここでは図に示された３つのワード線に対して６３１、６３３、および６３５により表示）のゲートに高パッシング電圧ｔｒａｎｓｆｅｒＧを印加することを可能にする。対応するグローバルＣＧの高電圧は選択されたブロックのワード線へ移される。ここでは、ワード線ＷＬｎ  ６１３だけがＶＰＧＭを受け取るよう接続され、２つの隣接するワード線（６１１、６１５）は接地（より一般的には低電圧レベル）へ接続されている。これは後述するワード線からワード線への漏洩試験パターンに相当する。
【００５８】
ワード線漏洩試験のときにワード線は検出される欠陥に応じて異なるバイアストポロジーを有することができる。ワード線から基板への短絡を検出する場合は、基板を接地とし、全てのワード線は同じレベルの高電圧にバイアスされ得る。ワード線から近傍ワード線への短絡を検出する場合は、図１２に示すように、ブロック内のワード線は高電圧（ＶＰＧＭ）と０Ｖで交互にバイアスされる。最悪の寄生容量は後者の場合からである。
【００５９】
図１２は、寄生容量のいくつかの例示的な推定値をも示している。６４ワード線アーキテクチャにおいて高電圧ポンプからＣＧＮ（多重化ブロックへの高電圧）にかけて、寄与はおよそ５ｐＦである。ＣＧＮブロック内でローディングは４ｐＦとなる。ＣＧＮブロックからメモリアレイの端部で行デコーダへ至る各グローバルトップメタルルーティンは４ｐＦである。１プレーンの接合容量は１ｐＦである。各ローカルワード線は２ｐＦを有する。
【００６０】
交互バイアス構成では、図１２に示すように、合計６４ワード線のうちの３２のワード線は高電圧にバイアスされ、残りの３２のワード線は０Ｖにバイアスされ、合計ワード線容量は２ｘ３２＝６４ｐＦである。合計グローバルＣＧ線は５ｘ３２＝１６０ｐＦとなる。高電圧供給ノードＶＰＧＭで漏洩を検出するには、合計容量は６４＋１６０＋４＋５＝２３３ｐＦとなる。
【００６１】
２３３ｐＦの大きい容量を放出するためにシステムで１００ｎＡの漏洩を使用し、高電圧を１Ｖ降下させる場合には、２．３ｍｓの待ちを要する。偶数ワード線で漏洩を検出した後、さらなる２．３ｍｓで奇数ワード線が試験される。合計漏洩試験時間は約５ｍｓである。
【００６２】
検出時間を短縮するため、検出に要求される電圧降下は１００ｍＶまで低減でき、対応する検出時間は約５００ｕｓまで短縮される。これはインフィールド検出操作に使用できる。好適な１組の実施形態において、これは消去操作の前に遂行できる。例えば、検出は消去操作シーケンスの一部として含めることができる。あるいは、消去の前にコントローラによって発せられる命令に応じて行うことができる。ブロックが失格する場合、コントローラはそのブロックを有用ブロックのプールから除外できる。
【００６３】
放出および試験時間はＣＧルーティンの寄生容量に左右される。このため、好適な１組の実施形態はメモリチップに組み込まれたオンチップ較正機構を有する。これにより精密な漏洩基準を検出に使用でき、試験時間はチップアーキテクチャ、ワード線電圧ストレストポロジー、プレーン数、および他の要因に従って自動的に調整できる。この較正システムについては次節で詳しく説明する。
【００６４】
通常の高電圧ポンプは図１３に示すようなレジスタ分割器によって通常調整される。高電圧ＶＰＧＭは、スイッチＳＷ１  ６４９を通じて接地（より一般的には低電圧レベル）へ接続されたレジスタ６４５および６４７によって分割され、アンプ６４３のコンペアポイント電圧は通常は約１．２Ｖの電圧基準ｖｒｅｆとなる。レジスタチェーンは１０ｕＡレベルの漏洩電流を通常有する。差動増幅器または比較器６４３は、ポンプクロックを制御するために使用されるデジタル電圧ｆｌａｇ−ｐｕｍｐを出力するために使用される。ポンプが目標レベルまでポンプされると、ポンプクロックをオフにするためのｆｌａｇ＿ｐｕｍｐはローになる。高電圧が一定レベルより下がると、ポンプクロックをイネーブルし、ポンプをオンにして高電圧を供給するため、ｆｌａｇ＿ｐｕｍｐ信号はハイになる。
【００６５】
Pan and Samaddar, "Charge Pump Circuit Design," McGraw-Hill, 2006 （非特許文献２）またはウェブページwww.eecg.toronto.edu/~kphang/ece1371/chargepumps.pdfで入手できる"Charge Pumps: An Overview," Pylarinos and Rogers, Department of Electrical and Computer Engineering University of Toronto（非特許文献３）では、チャージポンプの詳細を確認できる。米国特許第５，４３６，５８７号（特許文献１８）、第６，３７０，０７５号（特許文献１９）、第６，５５６，４６５号（特許文献２０）、第６，７６０，２６２号（特許文献２１）、第６，９２２，０９６号（特許文献２２）、第７，０３０，６８３号（特許文献２３）、第７，５５４，３１１号（特許文献２４）、第７，３６８，９７９号（特許文献２５）、および第７，１３５，９１０号（特許文献２６）、米国特許出願公開第２００９／０１５３２３０号（特許文献２７）、第２００９／０１５３２３２号（特許文献２８）、および第２００９／００５８５０６号（特許文献２９）、２００５年１２月６日に出願された米国特許出願第１１／２９５，９０６号（特許文献３０）、２００５年１２月１６日に出願された米国特許出願第１１／３０３，３８７号（特許文献３１）、２００７年８月２８日に出願された米国特許出願第１１／８４５，９３９号（特許文献３２）、２００８年６月２４日に出願された米国特許出願第１２／１４４，８０８号（特許文献３３）、２００８年６月９日に出願された米国特許出願第１２／１３５，９４８号（特許文献３４）、２００８年６月２５日に出願された米国特許出願第１２／１４６，２４３号（特許文献３５）、２００８年１２月１７に出願された米国特許出願第１２／３３７，０５０号（特許文献３６）、２００９年７月２１日に出願された米国特許出願第１２／５０６，９９８号（特許文献３７）、２００９年９月３０日に出願された米国特許出願第１２／５７０，６４６号（特許文献３８）、および２００９年１２月１７日に出願された米国特許出願第１２／６４０，８２０号（特許文献３９）では、様々な他のチャージポンプの態様および設計の詳細を確認できる。特に米国特許第７，５５４，３１１号（特許文献４０）は調整のために電圧分割器でキャパシタンスを使用する調整方式を説明している。
【００６６】
図１２に類似する検出原理は大規模寄生高電圧ノードで電圧変化を検出するために使用できる。漏洩は約１００ｎＡであるため、高電圧を低電圧に分割する新しい方法を使用しなければならない。比較器はＩｃｃ電流を節約するために低電圧供給により通常構築される。容量分割器は漏洩電流がないという利点を有する。
【００６７】
容量電圧分割器の困難さは検出点で最初の電圧を正確に設定しなければならないことである。図１４に示すように、新しい１セットの差動増幅器または比較器６５３はワード線漏洩検出のために調整器６４３のものの上に追加されている。比較電圧ｖｅｒｆ１はデジタルアナログ変換電圧回路６５１によって設定でき、この入力は装置に従って設定できる。（代替の実施形態において、較正プロセスの一部として設定することもできる。）スイッチトランジスタＳＷ２  ６５９は、調整レベルの同じ電圧レベルでコンペアノードを初期化するために使用される。キャパシタＣ１  ６５５およびＣ２  ６５７は容量電圧分割器である。比は１：１である。検出点電圧ＶｍｉｄはΔＶｍｉｄ＝ΔＶoutput（Ｃ1 ／Ｃ1 ＋Ｃ2 ）のデルタを有し、ΔＶoutputは漏洩による高電圧降下である。
【００６８】
１００ｍＶの高電圧変化を検出できるようにするため、Ｃ１＝Ｃ２ならば、比較器ポイントで５０ｍＶ変化が見られる。比較器の基準電圧は５０ｍＶ下げられる。比較器もまた精度問題を有するなら、最小検出可能電圧降下は比較器によって制限される。オンチップ較正は比較器のエラーとオフセットの一部も訂正できる。
【００６９】
図１５に示すように、ワード線漏洩検出は３ステップ検出プロセスである。ワード線におけるレベルは７０５で示されている。プリチャージ段階でワード線は高電圧レベルまでプリチャージされ、ポンプはオンであり、調整器設定は目標レベルＳＷ１＝ｖｄｄである。十分な時間をかけてワード線全体を充電しなければならない。ワード線ドライバ側から離れたワード線の反対側は充電により長い時間がかかることがある（点線７０３として示す）。高電圧も２段階でポンプできる。まずは別のより強いポンプにより中間電圧までポンプされ、次に高電圧ポンプを使用してワード線をより高いレベルまで充電する。プリチャージ期間中には検出点ＶｍｉｄもＳＷ２をオンにすることによって初期化される。
ワード線が目標レベルまで完全に充電された後、ポンプはレジスタ調整器（ＳＷ１＝０）とともにオフ（浮遊）にされる。ＳＷ２もオフにされ、中間ノードで電圧を閉じ込める。
【００７０】
ある程度の放電時間後（パラメータによりタイマーを設定できる）、比較器６５３によって電圧降下が測定される。放電時間は合計寄生容量と目標検出漏洩電流に左右される。（より正確な漏洩検出のために自己較正回路が次節で導入される。）信号ＰａｓｓまたはＦａｉｌ（Ｐ／Ｆ）を生成するため、中間点電圧はｖｒｅｆ１に比較される。ｖｒｅｆ１電圧は、一例として５０ｍＶ分解能で０〜１．２Ｖの電圧を提供できるアナログ電圧生成器６５１から生成される。
【００７１】
ワード線漏洩が検出されると、通常はブロック全体が不良ブロックとしてマークされ、使用されなくなる。有効なデータは必要に応じて別のブロックへ移せるが、前述したように、好適な１組の実施形態では、漏洩検出プロセスは消去プロセスの一部として遂行される。別の場合、例えばメモリがＮＯＲアーキテクチャを有する場合は、単一不良ワード線をマップアウトできる。
【００７２】
検出時間のオンチップ自己較正
ワード線漏洩検出時間は、アーキテクチャに応じて大きなばらつきを有する可能性がある寄生容量と、電圧バイアストポロジーと、プレーン数とに左右される。したがって、既知漏洩電流により放電時間を較正する方法を用意することが望まれる。本節ではオンチップ自己較正アルゴリズムを説明する。余分な素子を追加せずにこれを達成する簡便な方法は、検出時間を較正するために調整器で既知電流を使用することである。
【００７３】
図１６は、図１４と同じ素子を示す。ただし、図１６に示すように、電流経路Ｉｄｉｓ  ６７３によって示されているように較正プロセス中に高電圧を放出するためのレジスタ電圧分割器が使用される。これらの素子は好ましくはメモリチップ上の周辺回路として実装される。較正プロセスで試験される経路は漏洩の検出に実際に使用される経路に一致すべきである。オンチップ自己較正のときには、ワード線漏洩がないブロックの特性を判断するために良好ブロックが使用されるべきである。良好ブロックはそのプログラミング特性によって、または他の良好ブロックチェックから、判断されてもよい。例えば、最高状態に相当するデータをプログラムでき、それが正しいか否かを確認するためにリードバックできる。較正が新しいダイで行われる場合、ワード線漏洩は多くの場合顕在化せず、良好ブロックの位置を特定することは通常容易い。較正は実際の漏洩試験に類似し、図１７に示すように３段階で遂行できる。
【００７４】
第１の段階は、高電圧ポンプ、ＣＧＮ電圧選択回路、および選択されたブロックの行デコーダをオンにすることにより、試験ブロックのワード線を目標電圧レベルパターンまでプリチャージする。ポンプクロックをイネーブルするため、高電圧はレジスタ電圧分割器と比較器によって調整される。このステップにおいて、それぞれ８０１および８０３に示すようにＳＷ１およびＳＷ２はいずれもオンである。図１５の７０５および７０３にそれぞれ相当する８０５および８０７に示すようにワード線は充電する。
【００７５】
放出段階は図１５に示す通常のワード線漏洩試験と異なる。放出段階中にレジスタ電圧分割器はＳＷ１＝Ｖｄｄによりオンに保たれる。ただし、ポンプはディスエーブルされて浮遊状態に置かれ、レジスタ分割器から中間ノードを分離するためにＳＷ２＝０となる。高電圧ＶＰＧＭは、約１０μＡのＩdis の放電電流の経路６７３沿いの固定漏洩電流によりレジスタチェーンを通じて放出される。
【００７６】
選択されたｖｒｅｆ１値との比較後にＤｉｆｆ  Ａｍｐ  ６５３の出力Ｐ／Ｆ  ８０９が反転すると、アンプ出力Ｐａｓｓ／ＦａｉｌはＳＷ１をオフにするためにフィードバックされる。放出段階の開始から、合格から失格への比較器のＰ／Ｆ反転まで、タイマーは時間の計測を開始できる。
【００７７】
検出漏洩−検出基準とこのレジスタ漏洩に対する比に基づき、タイマーに２の倍数（１２８等）を乗じることにより、目標漏洩電流を検出するためのタイマーカウンタを設定できる。例えば、レジスタ漏洩１０μＡなら、１２８を乗ずるタイマーは７８ｎＡの検出電流を与える。（他の倍数を使用することもできるが、２による乗算の簡易な方法は２進数の上位ビットへのシフトを遂行することであるため、２の倍数は容易く実施される。）
【００７８】
較正は、ダイソートテスト中に所与の電圧トポロジーに対して一度行うだけでよい。タイマーの数字は固定でき、例えばＲＯＭヒューズブロックに蓄積できる。パワーオンリードのときにタイマーの数字はレジスタに読み出され、ワード線漏洩試験を制御する。異なるストレストポロジーで寄生容量は変わるため、新たな較正が必要とされる。各較正の後、対応するタイマーパラメータを取得でき、ＲＯＭフラッシュメモリに保存できる。
【００７９】
ワード線漏洩は、製造試験中またはデバイスが工場を出た後のインフィールド試験に使用できる。マイクロコントローラはユーザアプリケーションでワード線漏洩試験を行うためのコマンドを発行する。漏洩試験を行うにあたって好都合なときは消去操作の前である。漏洩試験中に被るプログラムディスターブはその後の消去操作で解消できるからである。
【００８０】
破損ワード線の検出
本節では破損ワード線の検出を検討する。デバイスサイズの縮小につれ、漏れやすいワード線の増加に加え、破損ワード線も発生しやすくなる。破損ワード線は破損にわたって高い抵抗接続を有し、そのためワード線の遠端（ワード線ドライバから破損の反対側）にあるセルはプログラミングおよびベリファイ操作中に電圧降下を経験する。このためプログラミングパルスの振幅は低くなり、セルは十分にプログラムされなくなるが、ベリファイレベルも低くなるため、これらの十分にプログラムされていないセルでもベリファイする可能性がある。結果的に、破損ワード線のしきい値電圧分布は２つの隆起を示す。一方は破損の片側のセルに対応する隆起であり、他方は破損の反対側のセルに対応する隆起である。本節で説明する方法は、破損ワード線故障を識別し、破損ワード線のデータを回復するために使用できる。
【００８１】
破損ワード線故障を検出するには様々な方法がある。一方法は、米国特許出願公開第２０１０／００９１５７３号（特許文献４１）、および第２０１０／００９１５６８号（特許文献４２）に記載されているようなスマートベリファイ方式を使用する。この機構で一定数のビットが各ワード線上で下位ページプログラミング操作にパスすると、プログラミング電圧レベルが記録される。この記録されたプログラミング電圧レベルはその後、同じワード線の上位ページの開始プログラミング電圧として使用される。この方式で、各ワード線のプログラミングループ数は概ね均一となるため、合計プログラミングループ数のばらつきは破損ワード線の指標として使用できる。ただし、破損ワード線におけるプログラミングループ数は標準を大幅に上回らないことがあるため、合計プログラミングループカウントからこの故障を判断すると誤警報を招く可能性がある。
【００８２】
この種の故障を検出するもうひとつの方法は、セルがデータ状態に割り当てられた範囲間の領域にしきい値電圧を有するか否かを判断するために読み出しが行われる「フォービドンゾーン」リード（"forbidden zone" read ）である。（例えば、米国特許第７，０１２，８３５号（特許文献４３）、第７，６１６，４８４号（特許文献４４）、または第７，７１６，５３８号（特許文献４５）を参照されたい。）この種の方式では、プログラミング操作が完了した後に、２つの異なるレベルで特定の状態を検知でき、２つの検知操作の結果は互いに比較できる。次に、一方の検知操作で非伝導として検知され、他方の検知操作で伝導と検知された２つの読み出しのギャップ間のビットの数をチェックするため、スキャン操作を実行できる。１回のプログラミング操作ごとに２回の読み出し操作とスキャン操作が続くため、この解決策は性能上のペナルティをともなう。
【００８３】
破損ワード線を識別するもうひとつの方法は、ダイソートのときに故障を選別するものである。この方法では、ブロック全体がプログラムされ、その後リードバックされる。（例えば、データがマルチページ形式で蓄積される場合、各ワード線の下位ページを二度プログラムおよび読み出すことができる。）前の段落で説明したフォービドンゾーンリードと同様に、ひとつの読み出しは通常の読み出しポイントにより行われ、もうひとつの読み出しは高い読み出しポイントにより行われる。次に、２つの検知操作の結果はテストモードコマンドシーケンスを使用して比較される。ただし、これは試験時に顕在化するワード線破損だけを捕える。多くの場合、デバイスがある程度の時間にわたって作動するまで症状は現れない。また、ワード線が既に破損を呈する場合でも全てのプログラミングサイクルで現れるわけではなく、その結果、１回の試験操作で見逃される可能性がある。
【００８４】
問題をさらに検討する。破損ワード線故障の症状は２つの隆起を有する分布である。図１８は、６４ワード線の例の場合のワード線ごとのメモリのブロックのしきい値分布を示す。３つの状態の分布は９０１、９０３、および９０５に示されている。これらは３つの明瞭に分離された隆起を形成し、例えば最も高い２つの状態は９２３および９２５間の領域によって分離されている。ただし、破損ワード線の場合、ワード線ドライバから破損の反対側にあるセルは、９１１、９１３、および９１５に示すようにより低いしきい値へ移される。
【００８５】
二重隆起分布の理由は、ワード線ドライバの遠端にあるワード線部分が電圧降下を示すことである。結果的に、ワード線の遠端に位置するセルはゆっくりとプログラムし、より低い電圧でベリファイにパスする。故障はプログラミングステータス故障を引き起こさないため、典型的なプログラミング故障メカニズムの場合に検出できない場合がある。破損ワード線のプログラミングはある程度のプログラミングループ変動を示すが、図１９について説明するように、ワード線−ワード線およびブロック−ブロック変動は、プログラミングループカウントに基づき故障を判断することを困難にする。図１９は、この例で下位ページを６４ワード線ブロックにプログラムする各ワード線毎のパルス−ベリファイ反復数またはループカウントを示す。図に示されているように、ループカウントは異なるワード線にわたって数カウント上下する。これらのばらつきは、設計詳細に、例えばそれがエッジワード線なのかセントラルワード線なのかに、またはワード線が経験した消去プログラミングサイクルの数に、ならびにプロセスバリエーションに起因する変動を反映する。ＷＬ５０の場合、ループカウントは他の変動より明らかに高く、破損ワード線の可能性を示しているが、それが実際に破損しているのか、それとも単なる誤警報なのかを確認するには、さらなる試験が使用されなくてはならない。
【００８６】
ここに提示される手法は、欠陥の両側に位置するセルのプログラミングループカウントを比較することにより、破損ワード線故障の検出を可能にする。ワード線沿いのセルはプログラムされ、全てのセルをプログラムされた下位ページを有するように書き込む等の異なるグループのセルまたはこれらのセルのサブセットが、目標状態までプログラム済みとベリファイされるかどうかを判断する。ワード線ドライバから破損の反対側にあるセルを含むグループは、全てのセルをドライバおよび破損間に有するグループより、プログラミングに時間がかかる。メモリセルは交互パルス−ベリファイアルゴリズムを使用して通常プログラムされるため、異なるグループに必要とされるパルスの数またはループカウント、あるいは必要とされる数の差を追跡することによって果たすことができる。プログラミングは、ワード線沿いの全てのセルに対して、または奇数ビット線と偶数ビット線を別々にプログラムするシステムのようにセルの一部に対して行うことができる。例示的な実施形態において、ループカウントが比較されるセルのサブセットは、ワード線の一端のセグメントとワード線の他端のセグメントのセルの隣接するサブセットである。より一般的に、セルの他のサブセットを使用することもできるが、ワード線の２つの末端からセグメントを調べることにより、グループのループカウントの複数の比較を行わずに破損をつかむべきである。例示的なアーキテクチャにおいて、ワード線のセグメントを調べることは、グループがセルの連続しないサブセット、重複するサブセット、またはこれらの組み合わせから形成される場合より、一般的には容易く実施できる。異なるセグメントでループカウントを有意義に比較できるようにするため、それらのセルは、例えばマルチページ形式でランダムデータによりプログラムされるべきである。ワード線の２つの末端間でのループカウント比較は、ワード線からワード線またはブロックからブロックへの変動を解消する。同じワード線上のセルは同様のプログラミング特性をたどる。
【００８７】
メモリ装置は多くの場合、プログラミングのときに失格メモリビットをチェックするスキャンを既に含んでいる。例示的な実施形態はそのようなルーチンに破損ワード線検出を組み込む。これにはいくつかの利点がある。まず、そのようなスキャンは、そのアルゴリズムの一部としてメモリセルまたはセグメントのループカウントを追跡する場合がある。また、これはデバイスの作動後に破損ワード線チェックが多数遂行されることを可能にするため、デバイス試験の後にのみ顕在化する破損または全ての試験では検出できない破損をつかむことができる。
【００８８】
例示的なアルゴリズムにおいて、破損ワード線検出は、最後の数プログラムループ中に行われる失格ビット検出に組み込まれる。これは失格ビットをセグメントごとにカウントし、ワード線は複数のセグメントに分割される。前述した例示的なメモリの実施形態において、各セグメントは図７に示す１つ以上の隣接する読み出し／書き込みスタックに対応するものとして解釈できる。このスキャンの実行中にワード線の末端における最初の物理セグメントと最後の物理セグメントのスキャン結果は監視できる。これらの２つのセグメントのいずれか一方で失格ビットカウントが固定された（この例）基準を下回ると、１つのセグメントの合格をマークするために信号はハイにラッチされる。
【００８９】
これらのセグメントの最初のセグメントがスキャンに合格するときにはアップカウンタをトリガーできる。カウンタは、２つのセグメントの遅いほうがスキャン操作に合格するときに停止される。プログラミングルーチンの終わりにアップカウンタの出力は固定された基準に比較される。カウントが基準より高い場合は、破損ワード線が検出されたことを指示するために信号はハイにラッチできる。アップカウンタは状態マシン（図８の１１２）で実装できる。アップカウンタは１つのセグメントがその書き込み基準に合格するときを述べるプログラミングルックを単にカウントできるため、オンチップ状態マシンはプログラミングループのカウントを通常保つことができ、それが維持すべき追加カウントを加えるものである。
【００９０】
破損ワード線が検出される場合、そのプログラミングステータスは失格に設定され、対応するキャッシュされたデータは終了される。次にコントローラは、次のページのデータを、それが既にデータラッチにロードされている場合にトグルアウトすることができる。次のページのデータは、データをコントローラへトグルアウトする代わりに、別の位置にプログラムすることもできる。失格データページのデータと対応する下位ページは、その後、シフトされた読み出し電圧レベルにより読み出し操作をトリガーするコマンドシーケンスを発行することによって回復できる。（データ回復の態様と対応するラッチ構造は、米国特許第７，３４５，９２８号（特許文献４６）に記載されている。）
【００９１】
そのプロセスは、この方式に関係する一部の信号の波形を示す図２０によって説明できる。この図で、ＯＰＣはパルス−ベリファイシーケンスでの反復に相当するプログラミングループカウントである。ＯＰＣ＿ＤＩＦＦはプログラミングループの差をカウントするアップカウンタである。ＳＥＧ１＿ＣＯＭＰは最初のセグメントの合格点を示すためにラッチされる信号である。ＬＡＳＴＳＥＧ＿ＣＯＭは最後のセグメントの合格点を示すためにラッチされる信号である。図２０は時間ｔ0 でｎ−１ループが完了した後にプログラムプロセスを捕捉する。
【００９２】
最初にＳＥＧ１＿ＣＯＭＰ、ＬＡＳＴＳＥＧ＿ＣＯＭ、およびＢＲＯＫＥＮ＿ＷＬ信号は全てローであり、アップカウンタは０に初期化される。ループカウントｎに対応する時間ｔ1 で、末端セグメントの最初のセグメント（ここでは最初のセグメントとする）はその合格点に達し、ＳＥＧ１＿ＣＯＭＰはハイになり、ＯＰＣ＿ＤＩＦＦとして示されたアップカウンタは開始される。引き続きＯＰＣ＿ＤＩＦＦは、ループカウントｎ＋３に対応するｔ4 で末端セグメントの他のセグメント（ここでは最後のセグメント）が合格するまで、ループカウントにともない増加する。信号ＢＲＯＫＥＮ＿ＷＬはＯＰＣ＿ＤＩＦＦ＞Ｆ＿ＯＰＣ＿ＤＩＦＦのときにハイになる。
【００９３】
前述した方式の実施にかかわる可能性があるひとつの複雑さは、アーキテクチャが両側ワード線ドライバを使用してアレイの両側にドライバを置く場合である（例えば、図１の行デコーダ２３０Ａおよび２３０Ｂの場合）。これは図２１Ａおよび図２１Ｂにより説明できる。図２１Ａでワード線ＷＬ  ９０１Ａは、左側の、ドライバの最も近くに、ドライバ９０５Ａを有する。ワード線９０１Ａ沿いの最後のセグメントはドライバ９０５Ａから破損９０３Ａの反対側にあるため、低い電圧レベルを受け取り、最初のセグメントより遅くなる。図２１Ｂでワード線ドライバ９０５Ｂは、右側の、ワード線９０１Ｂ沿いの最後のセグメントの最も近くに位置する。この場合、最初のセグメントは破損９０３Ｂの向こう側にあり、低い電圧を受け取り、最初のセグメントは最後のセグメントより遅くなる。そのような機構のもとでは、最後のセグメントはドライバに最も近いため、最後のセグメントが最後に合格すると仮定することはできない。
【００９４】
メモリアレイが多数の冗長な列（不良列の代替）を含む場合について、失格ビットスキャンルーチンへの破損ワード線検出の組み込みをさらに検討する。冗長な列はアレイの左側に置かれ、最後のセグメントの中にある。（そのような機構は、例えば米国特許第７，１７０，８０２号（特許文献４７）でより詳細に説明されている。）そのような回路で失格ビットスキャンを実施する一方法は、Ｎ番目のセグメント（最後のセグメント）−１番目のセグメント−２番目のセグメント・・・（Ｎ−１）番目のセグメントの順序でセグメントをスキャンすることである。Ｎ番目のセグメントは最初にチェックされる。これは、他のセグメントの不良列からデータを再マッピングできる予備の列の数を指示する。この論述の基礎となる基本的な実施形態として使用できる、米国特許第７，４４０，３１９号（特許文献４８）に記載されているような通常のセグメント化されたビットスキャンにおいて、あるひとつのセグメントが基準に失格する場合は、残りのセグメントは時間を節約するためにスキャンされない。セグメントＮが失格した場合、回路は１番目のセグメントのスキャンに着手しない。プロセスは他のセグメントを通過する。他のセグメントの基準は、このセグメントにおける失格ビットの数だけでなく、代替の列の失敗をカウントし、最後のセグメントにおける失格ビットの数も検討する。例示的な実施形態において、両側ワード線ドライバの場合は、スキャン回路はたとえ最後のセグメントが失格する場合でも１番目のセグメントを引き続きスキャンするように修正されるべきである。これを図２２に示す。この例示的な実施形態でセグメント化されたビットスキャンは通常のプログラミングアルゴリズムの一部として含まれる。破損ワード線検出方式は、検出がないセグメント化されたビットスキャンのものに類似する状態マシンに組み込むことができる。この機構では、最後のセグメントが失格する場合でも、どのプログラミングループでプログラミングに合格したかを確認するために１番目のセグメントもチェックしなければならないため、セグメント化されたビットスキャンは終了されない。米国特許第７，４４０，３１９号（特許文献４８）の機構のもとで、いずれかのセグメントがプログラミングを完了しない場合は、データのページ全体が完了されていないものとしてカウントされ、１つのセグメントが失格すると直ちに終了する。同様に、破損ワード線検出が組み込まれる場合、例示的な実施形態は最後のセグメントを通過し、最後のセグメントが失格するか合格するかにかかわりなく１番目のセグメントへ継続する。
【００９５】
図２２について説明した変更に加え、失格ビットスキャンルーチンは破損ワード線検出プロセスを含めるように修正される。前述したように、例示的な実施形態は冗長な列を含むため、他のセクション内で許容される失格ビットの数は、そこでの故障の数ばかりでなく、最初のセグメントでの失格ビットのために代用できる最後のセグメントで使用可能な冗長なビットの数にも左右される。例えば、最後のセグメントと１番目のセグメントの失格ビットカウントはともに加算され、１番目のセグメントの合格／失格ステータスを判定するために基準と比較される。破損ワード線検出を組み入れる例示的な実施形態では、１番目のセグメントの合格／失格を判定するため、失格セグメントの失格ビットカウントを失格ビット基準と比較できるようにフローが修正される。図２３Ａおよび図２３Ｂは、破損ワード線検出も図２２のプロセスも含まないカウント方式（図２３Ａ）と両方を含む例示的な実施形態（図２３Ｂ）との比較を示す。
【００９６】
これらのうちの最初のものを図２３Ａに概略的に示す。これは１００１で冗長な列（ＣｏｌＲＤ）を含む最後のセグメントのスキャンで始まり、１００３では最後のセグメントが失格したか否かを判定するために基準と比較される。この実施形態において、プロセスは１００５で１番目のセグメントのスキャンに継続する（合格または失格）。１００７で１番目のセグメントに使用される基準は、１番目のセグメントそのもののスキャン結果に比較されるだけでなく、使用可能な冗長な列（ＣｏｌＲＤ）の数も考慮に入れる。１００７で１番目のセグメントの試験に合格する場合、フローは同様に１００９および１０１１で２番目のセグメントに継続し、さらに他のセグメントに継続する。
【００９７】
両側ワード線ドライバの場合に方式を正常に機能させるには、たとえ最後のセグメントが失格する場合でも１番目のセグメントにスキャンが継続するようにスキャン回路を修正する必要がある。図２３Ｂはこれを考慮に入れたアルゴリズムを示す。これは破損ワード線チェックを含む。既に述べたように、最後のセグメントのスキャン１０５１は１０５３で対応する基準と比較される。この実施形態でも最後のセグメントが合格するか失格するかにかかわりなくプロセスは１番目のセグメントのスキャン１０５５へ継続する。１０５３で失格する場合は１０５３から１０５５へ進む。１０５３で合格する場合、フローは１０５５のほかに１０５９へ進む。なお、破損ワード線は必ずしもプログラミングに失敗するわけではない。ワード線ドライバから離れたセグメントはプログラミングに時間がかかるが、必ずしも不可能というわけではない。したがって、これは最終的に合格するかもしれない。ただし、ワード線が実際に破損していることを確認するには、ワード線の両端において大幅に異なる可能性のあるプログラミング速度を判断する必要がある。
【００９８】
最後のセグメントが合格するとＯＰＣ＿ＤＩＦＦブロックをトリガーする。１番目のセグメントについても１０５７から同様である。これらのうちの最初のものが合格するとカウントが始まり、最後が合格すると差をカウントするためにカウントは止まる。１０５７では冗長な列を含まない１番目のセグメントそのものが合格するか失格するかが判定される。前述したように、１０５９におけるワード線破損の判定は、１番目のセグメント（単独で、冗長な列は考慮せず）から最後のセグメントのループカウントの差に基づく。既に述べたように、１０６１はプログラミングステータスのビットスキャンであり、１番目のセグメントの列は冗長な列（最後のセグメントから）によって差し替えられた不良列を有する可能性がある。このため、１０５７と１０６１はいずれもフローに含まれている。既に述べたように、プロセスはその後１０６３、１０６５で２番目のセグメントおよび他のセグメントへ継続する。
【００９９】
この方式を導入することにより、破損ワード線故障に起因する不良デバイス数は性能上のペナルティをともなうことなく低減できる。また、これはプログラミングルーチンの一部として含められるため、デバイスが出荷された後にのみ顕在化する破損をつかむことができる。これはインフィールド検出であるため、他の方法に比べてより効率的でかつ正確な破損ワード線検出法が可能となる。これはワード線−ワード線、ブロック−ブロック、およびチップ−チップ変動に起因するプログラミングループカウントのばらつきを性能上のペナルティなしで低減でき、時間のかかるダイソートスクリーンを回避する。
【０１００】
結論
特定の実施形態について本発明の様々な態様を説明してきたが、添付の特許請求の範囲内で本発明が保護を受ける権利があることが理解されるべきである。
【図１】
2013533572.tif 000003
【図２】
2013533572.tif 000004
【図３】
2013533572.tif 000005
【図４】
2013533572.tif 000006
【図５Ａ】
2013533572.tif 000007
【図５Ｂ】
2013533572.tif 000008
【図６】
2013533572.tif 000009
【図７】
2013533572.tif 000010
【図８】
2013533572.tif 000011
【図９】
2013533572.tif 000012
【図１０】
2013533572.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【国際調査報告】
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