【事件の表示】
　特許第２８２２９５７号「半導体装置及びその製造方法」の請求項１ないし４に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２８２２９５７号の請求項１ないし４に係る特許を維持する。
【理由】
１．手続きの経緯
　本件特許２８２２９５７号に係る出願は、平成７年９月１４日に特許出願され、平成１０年９月４日に設定登録されたが、その後特許異議の申立があり、取消理由通知がなされ、その指定期間内である平成１１年１１月８日に訂正請求がなされたものである。
２．訂正の適否についての判断
（１）訂正の内容
　訂正事項ａ：特許請求の範囲の請求項１中の「構成される」を、「構成されるものであり、前記ＭＯＳトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分である」と訂正する。
　訂正事項ｂ：特許請求の範囲の請求項３中の「工程を含む」を、「工程を含み、前記ＭＯＳトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分である」と訂正する。
　訂正事項ｃ：明細書の【００１１】の欄中の「構成される。」を、「構成されるものであり、前記ＭＯＳトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする。」と訂正する。
　訂正事項ｄ：明細書の【００１２】の欄中の「形成することを特徴とする。」を、「形成することを含み、前記ＭＯＳトランジスタと前記キヤパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする。」と訂正する。
（２）訂正の目的の適否，新規事項の有無及び拡張・変更の存否
　上記訂正事項ａ，ｂは、特許明細書の特許請求の範囲の請求項１，３に記載された「キャパシタ」と「ＭＯＳトランジスタ」との関係を「ＭＯＳトランジスタとキャパシタとの段差がキャパシタの容量絶縁膜の膜厚分である」と限定するものであり、特許請求の範囲の減縮に相当する。　上記訂正事項ｃ，ｄは、発明の詳細な説明の欄の記載と訂正後の請求項１，３の記載との整合性をとるためのものであり、明りょうでない記載の釈明に相当する。
　さらに、「ＭＯＳトランジスタとキャパシタとの段差がキャパシタの容量絶縁膜の膜厚分である」ことは、原明細書【００１８】の欄の記載及び図１，図２に開示されているから、上記訂正事項ａ〜ｄは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ実質的に特許請求の範囲を拡張し、又は変更するものではない。
（３）独立特許要件の判断
（３−１）本件発明
　訂正明細書の請求項１〜４に係る発明（以下、「本件発明１〜４」という）は、その特許請求の範囲の請求項１〜４に記載された次のとおりのものである。
「【請求項１】ポリシリコンと高融点金属シリサイドとを積層したポリサイドでゲート電極が形成されるＭＯＳトランジスタと、前記ＭＯＳトランジスタに近接配置されるキャパシタとを備え、前記キャパシタは前記ゲート電極のポリサイドを構成する下層のポリシリコン及び上層の高融点金属シリサイドとそれぞれ同一のポリシリコンからなる下側容量電極及び同一の高融点金属シリサイドからなる上側容量電極と、前記両容量電極の間に設けられた容量絶縁膜とで構成されるものであり、前記ＭＯＳトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする半導体装置。
　【請求項２】前記容量絶縁膜はシリコン酸化膜、シリコン窒化膜の単層または積層構造である請求項１に記載の半導体装置。
　【請求項３】半導体基板上にポリシリコンを形成する工程と、前記ポリシリコン上の所望の領域に容量絶縁膜を選択的に形成する工程と、前記ポリシリコン上に高融点金属シリサイドを形成する工程と、前記高融点金属シリサイドをエッチングして前記容量絶縁膜上に残して上側容量電極を形成する工程と、前記ポリシリコンをエッチングして前記容量絶縁膜下に残して下側容量電極を形成する工程と、前記容量絶縁膜が形成されない領域の前記高融点金属シリサイドとポリシリコンとを同一マスクでエッチングしてＭＯＳトランジスタのポリサイドゲートを形成する工程を含み、前記ＭＯＳトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする半導体装置の製造方法。
　【請求項４】前記高融点金属シリサイドのエッチング工程では前記容量絶縁膜をエッチングストッパとしてエッチング終点を制御し、前記ポリシリコンのエッチング工程では前記容量絶縁膜をマスクとしてエッチングを行う請求項３に記載の半導体装置の製造方法。」
（３−２）取消理由通知で引用した各刊行物に記載された発明
　本件発明に対して、当審が取消理由通知で引用した刊行物１（特開平６−６１４２３号公報）には、以下の点が、図１〜図８と共に記載されている。
　【０００７】……前記ＭＯＳＦＥＴのゲート電極として、前記ポリシリコン層および前記高融点材からなるポリサイド構造のゲート電極を形成し、前記容量素子として、前記容量膜を前記ポリシリコン層および前記高融点材によって挟んだ構造の容量素子を形成し、前記抵抗素子として、前記ポリシリコン層からなる抵抗素子を形成することを特徴とする。
　【００１０】まず、半導体基板表面に所定の膜厚のゲート酸化膜を形成する。次にゲート酸化膜の表面に、例えば窒化膜等、酸化膜の成長を阻止する膜を積層させ、この窒化膜のうちＭＯＳＦＥＴを形成すべきアクティブ領域に対応した部分のみを残して他の部分を除去する。そして、高温酸化処理を行う。この結果、酸化膜のうち窒化膜の載っていない部分、すなわち、アクティブ領域以外の領域の酸化膜が成長し、図３に示すように分厚いフィールド酸化膜３が形成される。一方、アクティブ領域においては酸化膜が成長せず、この領域は膜厚の薄いゲート酸化膜４のみが形成された状態となる。このようにしてフィールド酸化膜３の成長が終了すると、窒化膜は除去される。
　【００１１】次に図１におけるポリシリコン堆積工程１ａへ進み、基板前面にポリシリコン層２を一様に堆積させる（図３）。次いで不純物拡散工程１ｂへ進み、リン等の不純物をポリシリコン層２に一様に拡散する。次に容量膜形成工程１ｃへ進み、ポリシリコン層２の表面に単層の酸化膜または窒化膜／酸化膜等の積層膜による容量膜１を形成する。
　【００１２】次にパターニング工程１ｄへ進み、容量膜１の表面にフォトレジストを塗布する。そして、塗布されたフォトレジストのうち容量素子Ｃの容量膜に対応した部分および抵抗素子Ｒに対応した部分のみを残し、他の部分をエッチングにより除去する。次いで残ったフォトレジストをマスク材として容量膜１のエッチングを行う。この結果、容量膜１のうち容量素子Ｃの容量膜となる部分および抵抗素子Ｒに対応した部分のみが残り、他の容量膜が除去される。ここで、容量膜１のエッチングに伴って、ＭＯＳＦＥＴのゲート電極の下層部となるポリシリコン層２の表面処理が行われる。従って、このエッチングは、クリーンであり、且つ、高いエッチング選択比（容量膜／ポリシリコン膜）の得られるエッチング法を用いることが好ましい。例えば、容量膜１が積層膜であり、且つ、その下層が酸化膜がある場合には、上層をドライエッチングにより除去し、下層をバッファードフッ酸等により除去する。このようにして容量膜のエッチングを終え、容量膜上のフォトレジスト５ａおよび５ｂを除去する（図４）。
　【００１３】次に高融点材堆積工程１ｅへ進み、ポリシリコン層２および容量膜１を覆うようにＷＳｉｘ、ＭｏＳｉｘ等による高融点材６を堆積させる（図５）。ここで、高融点材堆積工程の前処理として熱処理を実施すると、最終的に出来上がる容量素子Ｃの信頼性を向上させる効果がある。すなわち、容量膜を緻密化させて電気的、物理的性能を向上させるだけではなく、高融点材堆積工程後の熱処理による容量膜からの脱ガスや応力変化による高融点材の剥離防止ができる。特に、高融点材堆積の前処理と密着性が向上し、さらに、ポリシリコン層２に拡散させた不純物の再拡散を防ぐことができる。
　【００１４】次にゲート電極等パターニング工程１ｆを実施する。まず、高融点材６の表面にフォトレジストを塗布する。そして、フォトレジストのうち、容量素子Ｃの上部電極Ｌ２およびＭＯＳＦＥＴ５０のゲート電極Ｇに対応した各部のみを残し、他の部分をエッチングにより除去する。
　【００１５】次いでポリサイドエッチング工程１ｇへ進み、残ったフォトレジストをマスク材とし、通常のポリサイドエッチング法によるエッチングを行う。この結果、容量素子Ｃの上部電極Ｌ２およびＭＯＳＦＥＴ５０のゲート電極Ｇに対応した領域の高融点材６のみが残り、他の高融点材６は除去される。また、ポリシリコン層２のうち容量膜１の載っていない領域のポリシリコン層が除去される。このように容量膜１をエッチングストッパとしたエッチングが行われる結果、抵抗素子１および容量素子Ｃの下部電極Ｌ１のパターニングが自動的に行われる。このようにしてポリサイドエッチングが終了すると、高融点材上のフォトレジスト７ａおよび７ｂが除去される（図６）。
　【００１６】次いで、ソース・ドレイン１０，１０，…形成のためのイオン注入および熱拡散、層間絶縁膜２０の形成、電極取り出しのためのコンタクト孔ＣＮの形成、メタル配線Ｍの積層およびパターニング、…といった通常のＭＯＳ集積回路の製造工程と全く同じ工程を順次実施する。ここで、ＬＤＤ構造のＭＯＳＦＥＴを形成する場合は、ポリサイドエッチングの後、サイドスペーサ８，８，…を形成する（図７）。そして、最終的に図８に断面構造を例示するアナログＭＯＳ集積回路が完成する。
　同じく刊行物２（特開平６−３３４１１８号公報）には、以下の点が、図４，図５と共に記載されている。
　【０００４】次に、図４の（Ｂ）を参照すると、キャパシタ絶縁膜２１を形成する。このキャパシタ絶縁膜２１はたとえば三層構造のＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）膜である。つまり、Ｎ＋ポリシリコン層２０を熱酸化して酸化膜を形成し、その上にＣＶＤ法により窒化膜を形成し、さらにその上に熱酸化より窒化膜を酸化して酸化膜を形成する。次いで、フォトリソグラフィー法により素子分離用フィールド酸化膜２上のキャパシタ形成領域以外のキャパシタ絶縁膜２１を除去する。
　また、図５にはキャパシタとＭＯＳトランジスタを近接配置させた構成が記載されている。
（３−３）本件発明と各刊行物との対比・判断
　本件発明１〜４と上記刊行物１，２の記載とを対比すると、刊行物１，２には、本件発明１〜４の構成要素である「前記ＭＯＳトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分である」構成が示されていないし、該構成の示唆もない。
　なお、刊行物１は、ＭＯＳトランジスタとキャパシタとの段差がキャパシタの容量絶縁膜の膜厚分の他にフィールド酸化膜の膜厚分もあり、段差が大きい。
　そして、本件発明１〜４は、前記構成を備えることにより、本件明細書【００２７】に記載されたように、ＭＯＳトランジスタとキャパシタの段差を緩和することができ、これにより、上層の配線層の平坦化を図り、段切れ等を防止し、配線の微細化が実現でき、また、キャパシタを隣接するＭＯＳトランジスタのポリサイドゲートに近接配置した場合でも、フォトレジストの膜厚のばらつきが生じることがなく、高精度のフォトリソグラフィ工程が可能となり、半導体装置の高集積化が実現できるという刊行物１，２にはない顕著な作用効果を奏するものである。
　したがって、本件発明１〜４が、上記刊行物１に記載された発明と同一、もしくは上記刊行物１，２記載の発明から当業者が容易に発明をすることができたものとはいえない。
　したがって、本件発明１〜４は特許出願の際独立して特許を受けることができるものである。（４）むすび
　以上の通りであるから、上記訂正請求は特許法第１２０条の４第２項及び同条第３項で準用する第１２６条第２〜４項の規定に適合するから上記訂正を認める。
３．特許異議申立についての判断
（１）特許異議申立の理由の概要
　特許異議申立人ヤマハ株式会社は、甲第１号証（刊行物１：特開平６−６１４２３号公報），甲第２号証（刊行物２：特開平６−３３４１１８号公報）を提出し、本件請求項１，２に係る発明は、前記甲第１号証及び甲第２号証から当業者が容易になし得た発明であり、特許法第２９条第２項の規定により特許を受けることができないものである。また、本件請求項３，４に係る発明は、前記甲第１号証に記載された発明と同一、もしくは前記甲第１号証に記載された発明から当業者が容易になし得た発明であり、特許法第２９条第１項第３号もしくは同第２９条第２項の規定により特許を受けることができないものである。したがって、特許を取り消すべきであると主張している。
（２）判断
　上記２（３）独立特許要件の判断で示したのと同様の理由により、本件発明１〜４は、甲第１，２号証に記載された発明と同一、もしくは前記甲第１，２号証に記載された発明に基づいて当業者が容易に発明をすることができたものとすることはできないから、特許異議申立ての理由及び証拠によっては、本件発明１〜４の特許を取り消すことはできない。
　また、他に本件発明１〜４の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年１２月１０日（１９９９．１２．１０）
【訂正の要旨】
　訂正事項ａ：本件特許２８２２９５７号発明の特許請求の範囲の請求項１中の「構成される」を、特許請求の範囲の減縮を目的として「構成されるものであり、前記ＭＯＳトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分である」と訂正する。
　訂正事項ｂ：特許請求の範囲の請求項３中の「工程を含む」を、特許請求の範囲の減縮を目的として「工程を含み、前記ＭＯＳトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分である」と訂正する。
　訂正事項ｃ：明細書の【００１１】の欄中の「構成される。」を、明りょうでない記載の釈明を目的として「構成されるものであり、前記ＭＯＳトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする。」と訂正する。
　訂正事項ｄ：明細書の【００１２】の欄中の「形成することを特徴とする。」を、明りょうでない記載の釈明を目的として「形成することを含み、前記ＭＯＳトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする。」と訂正する。
（５４）【発明の名称】
半導体装置及びその製造方法
（５７）【特許請求の範囲】
　【請求項１】ポリシリコンと高融点金属シリサイドとを積層したポリサイドでゲート電極が形成されるＭＯＳトランジスタと、前記ＭＯＳトランジスタに近接配置されるキャパシタとを備え、前記キャパシタは前記ゲート電極のポリサイドを構成する下層のポリシリコン及び上層の高融点金属シリサイドとそれぞれ同一のポリシリコンからなる下側容量電極及び同一の高融点金属シリサイドからなる上側容量電極と、前記両容量電極の間に設けられた容量絶縁膜とで構成される
ものであり、前記ＭＯＳトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分である
　【請求項２】前記容量絶縁膜はシリコン酸化膜、シリコン窒化膜の単層または積層構造である請求項１に記載の半導体装置。
　【請求項３】半導体基板上にポリシリコンを形成する工程と、前記ポリシリコン上の所望の領域に容量絶縁膜を選択的に形成する工程と、前記ポリシリコン上に高融点金属シリサイドを形成する工程と、前記高融点金属シリサイドをエッチングして前記容量絶縁膜上に残して上側容量電極を形成する工程と、前記ポリシリコンをエッチングして前記容量絶縁膜下に残して下側容量電極を形成する工程と、前記容量絶縁膜が形成されない領域の前記高融点金属シリサイドとポリシリコンとを同一マスクでエッチングしてＭＯＳトランジスタのポリサイドゲートを形成する工程を含み、
前記ＭＯＳトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分である
　【請求項４】前記高融点金属シリサイドのエッチング工程では前記容量絶縁膜をエッチングストッパとしてエッチング終点を制御し、前記ポリシリコンのエッチング工程では前記容量絶縁膜をマスクとしてエッチングを行う請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】本発明はポリシリコン上に高融点金属シリサイドが形成されたポリサイドとキャパシタを備える半導体装置及びその製造方法に関する。
　【０００２】
　【従来の技術】近年における半導体装置の微細化、高集積化に伴って配線幅が縮小されると、配線抵抗が無視できなくなるため、ポリシリコン上に高融点金属シリサイドを一体に形成したポリサイドが採用されている。一方、ＤＲＡＭ等のキャパシタを有する半導体装置では、容量絶縁膜を挟んで上下にそれぞれ容量電極を設けたスタック構造のキャパシタが用いられている。したがって、前記したポリサイドを有する半導体装置においてキャパシタを構成する場合には、このポリサイドをそのまま利用した半導体装置が提案されている。
　【０００３】図３はその一例の半導体装置の製造工程図である。先ず、図３（ａ）のように、シリコン基板２１にフィールド絶縁膜２２、ゲート酸化膜２３を形成した後、全面にポリシリコン２４及び第１ＷＳｉ（タングステンシリサイド）２６Ａを形成する。さらに、前記第１ＷＳｉ２６Ａの上に容量絶縁膜としてシリコン酸化膜２５を形成し、その上に第２ＷＳｉ２６Ｂを形成する。
　【０００４】次いで、図外のフォトレジストを利用して前記第２ＷＳｉ２６Ｂを選択エッチングし、図３（ｂ）のように、上側容量電極を形成する。そして、ゲート形成領域及びキャパシタ形成領域をフォトレジスト２７でマスクした上で前記シリコン酸化膜２５、第１ＷＳｉ２６Ａ、ポリシリコン２４をエッチングする。これにより、図３（ｃ）に示すように、ゲート絶縁膜２３上にポリサイドゲートＧが形成され、フィールド絶縁膜２２上の前記第２ＷＳｉ２６Ｂの下側に容量絶縁膜２５とポリサイドの下側容量電極が形成され、キャパシタＣが構成される。
　【０００５】しかる後、全面にシリコン酸化膜等の絶縁膜を被着し、かつこれを異方性エッチングすることで、キャパシタＣの下側容量電極とポリサイドゲートＧの側面にそれぞれサイドウォール２８が形成され、これらを絶縁被覆する。また、ポリサイドゲートＧやサイドウォール２８を利用したイオン注入を行うことでソース・ドレイン領域３０、ＬＤＤ領域２９が形成され、ポリサイドゲートを有するＭＯＳトランジスタとキャパシタを含む半導体装置が形成される。このような半導体装置の例としては、例えば特開平４−９８８７１号公報に記載のものがある。
　【０００６】また、図４は他の例を示す図であり、ここでは上側容量電極にポリサイドを用いた例である。図４（ａ）のように、シリコン基板３１にフィールド酸化膜３２、ゲート酸化膜３３を形成した後、全面に第１ポリシリコン３４Ａを形成し、さらにその上に容量絶縁膜としてのシリコン酸化膜３５を形成する。そして、図外のフォトレジストを用いた選択エッチングによりシリコン酸化膜３５と第１ポリシリコン３４Ａをエッチングし、図４（ｂ）のように、キャパシタの下側容量電極と容量絶縁膜を形成する。
　【０００７】次いで、全面に第２ポリシリコン３４ＢとＷＳｉ３６を積層状態に形成してポリサイドを形成し、その上でゲート形成領域とキャパシタ形成領域をフォトレジスト３７でマスクしてポリサイドを選択エッチングすることで、図４（ｃ）のように、ポリサイドゲートＧと、キャパシタＣの上側容量電極を形成する。その後の工程は前例と同じであり、図４（ｄ）のように、サイドウォール３８、ソース・ドレイン領域４０、ＬＤＤ領域３９を形成することで、ポリサイドゲートを有するＭＯＳトランジスタとキャパシタを含む半導体装置が形成される。
　【０００８】
　【発明が解決しようとする課題】このようにポリサイド構造を採用することで、ゲート電極やキャパシタにつながる配線層の抵抗を低減し、半導体装置の高速動作が可能となる。しかしながら、キャパシタにおいては、上側容量電極と下側容量電極の一方に形成されたポリサイドに、容量絶縁膜と他方の容量電極の厚さが加えられるため、キャパシタ全体の膜厚がポリサイドゲートの膜厚よりも大きくなり、キャパシタの側面部において急峻な段差が生じることになる。このため、その上に形成する配線層等の平坦化を図ることができずに段切れ等が生じ易く、微細配線の実現が困難になるという問題がある。
　【０００９】また、ＭＯＳトランジスタとキャパシタを隣接配置する半導体装置では、キャパシタにおける段差によってフォトリソグラフィ工程のフォトレジストの膜厚にばらつきが生じ、このばらつきがゲート電極の形成領域にまで影響すると、多重干渉効果等によって寸法精度の高いゲート電極を形成することが困難になる。このため、ゲート電極とキャパシタとの間隔を離すことが必要となり、半導体装置の高集積化の障害になる。
　【００１０】更に、半導体装置の製造工程についてみた場合、ポリサイドに対向される容量電極を形成するために、ポリシリコンの形成とその選択エッチング工程が必須のものであり、この工程はキャパシタを形成するためにのみ必要とされるものであるため、半導体装置の全体の製造工程数を低減する上での障害となっている。本発明の目的は、微細化及び高集積化を図るとともに、製造工数を削減した半導体装置及びその製造方法を提供することにある。
　【００１１】
　【課題を解決するための手段】本発明の半導体装置は、ポリシリコンと高融点金属シリサイドとを積層したポリサイドでゲート電極が形成されるＭＯＳトランジスタと、前記ＭＯＳトランジスタに近接配置されるキャパシタとを備え、前記キャパシタは前記ゲート電極のポリサイドを構成する下層のポリシリコン及び上層の高融点金属シリサイドとそれぞれ同一のポリシリコンからなる下側容量電極及び同一の高融点金属シリサイドからなる上側容量電極と、前記両容量電極の間に設けられた容量絶縁膜とで構成され
るものであり、前記ＭＯＳトランジスタと前記キャパシタとの段差が前記容量絶縁膜の膜厚分であることを特徴とする
　【００１２】また、本発明の製造方法は、半導体基板上にポリシリコンを形成する工程と、このポリシリコン上の所望の領域に容量絶縁膜を選択的に形成する工程と、前記ポリシリコン上に高融点金属シリサイドを形成する工程と、前記高融点金属シリサイドをエッチングして前記容量絶縁膜上に残して上側容量電極を形成する工程と、前記ポリシリコンをエッチングして前記容量絶縁膜下に残して下側容量電極を形成する工程と、前記容量絶縁膜が形成されない領域の高融点金属シリサイドとポリシリコンとを同一マスクでエッチングしてＭＯＳトランジスタのポリサイドゲートを形成することを含み、
前記ＭＯＳトランジスタと前記キャパシタとの段差が前記容量絶縁膜の膜厚分であることを
　【００１３】
　【発明の実施の形態】次に、本発明の実施形態を図面を参照して説明する。図１は本発明をＤＲＡＭ等のように、ＭＯＳトランジスタとキャパシタとを備える半導体装置に適用した一実施形態を示しており、これを製造工程順に示す断面図である。先ず、図１（ａ）のように、シリコン基板１の表面の素子分離領域に例えばＬＯＣＯＳ法により４０００Å程度のシリコン酸化膜からなるフィールド酸化膜２を形成し、素子形成領域に８５Åのシリコン酸化膜からなるゲート絶縁膜３を形成する。そして、全面にポリシリコン４を約１５００Åの厚さに成長し、かつ約８５０℃でリンを拡散し、低抵抗化する。
　【００１４】そして、前記ポリシリコン４の表面に減圧ＣＶＤ法により約４００Åの膜厚のシリコン酸化膜５を形成し、図外のフォトレジストを用いた選択エッチング法により、キャパシタ形成領域にのみ前記シリコン酸化膜５を残し、容量絶縁膜５として形成する。このエッチングでは、ＣＨＦ３系のガスを用いており、この際シリコン酸化膜とポリシリコンとのエッチング選択比は約１０程度あるため、ポリシリコン４がエッチングされることは殆どない。
　【００１５】次いで、図１（ｂ）のように、前記ポリシリコン４及び容量絶縁膜５上にスパッタ法によりＷＳｉ（タングステンシリサイド）６を１５００Åの厚さに形成する。そして、ＭＯＳトランジスタのゲート形成領域とキャパシタ形成領域にフォトレジストのマスク７を形成する。ここでは０．３５μｍのフォトレジストを１０％以内の寸法誤差で形成する。次いで、このマスク７を用いてＳＦ６系のガスを用いたＲＩＥ法によりＷＳｉ６を選択エッチングする。このＷＳｉ６のエッチングでは、容量絶縁膜５がエッチングストッパとして機能する。
　【００１６】ＷＳｉ６のエッチングが完了した後、同一チャンバ内でガスをＣ１２系のガスに切り替え、今度はポリシリコン４をＲＩＥ法によりエッチングする。このエッチングでは、ゲート形成領域では前記フォトレジスト７がマストとなり、キャパシタ形成領域ではポリシリコンとシリコン酸化膜とのエッチング選択比が約５０であるため容量絶縁膜５がマスクとなり、この容量絶縁膜５と同一形状にポリシリコン４がエッチングされる。これにより、図１（ｃ）のように、ゲート形成領域にはポリシリコン４とＷＳｉ６が積層されたポリサイドゲートＧが形成され、キャパシタ形成領域にはシリコン酸化膜の容量絶縁膜５を挟んでポリシリコン４を下側容量電極とし、ＷＳｉ６を上側容量電極としたキャパシタＣが形成される。
　【００１７】しかる後、図１（ｄ）のように、Ｐ型あるいはＮ型の不純物を低濃度でシリコン基板１の素子形成領域にイオン注入してＬＤＤ領域９を形成し、全面に酸化膜を成長後、異方性エッチングしてサイドウォール８を形成した後、同じ型の不純物を高濃度でイオン注入してソース・ドレイン領域１０を形成し、素子形成領域にＭＯＳトランジスタを形成する。
　【００１８】したがって、この半導体装置では、特にキャパシタＣにおいては、ポリサイドを形成するポリシリコン４とＷＳｉ６とで上下の容量電極を形成することができるため、ポリサイドゲートＧに比較すると、その厚さは容量絶縁膜５の膜厚に相当する分だけ厚くなる。しかしながら、この容量絶縁膜５の膜厚は４００Å程度であり、ポリシリコン４、ＷＳｉ６の各膜厚はそれぞれ約１５００Åであるため、ボリサイドゲートＧの約１割り強だけ厚さが大きくなるのに過ぎず、従来のキャパシタに比較してその段差を大幅に改善することができる。すなわち、従来では容量電極の膜厚と容量絶縁膜の膜厚の和に相当する２０００〜３０００Å程度の段差が生じているが、これを４００Å程度に低減することができる。これにより、ポリサイドゲートＧやキャパシタＣ等の上側に形成する配線層の平坦化を図り、その配線の段切れ等の発生を抑制して微細配線の実現を可能とする。また、キャパシタをＭＯＳトランジスタのゲートに近接した場合でもフォトレジストの膜厚にばらつきが生じることがなく、微細パターンを均一に形成でき、高集積化が可能となる。
　【００１９】また、製造工程についてみた場合、キャパシタはポリサイドを構成するポリシリコンとＷＳｉをそれぞれ容量電極としているため、ポリサイド以外の導電層を形成する必要がなく、そのための工程が不要となり、製造工程数を削減することが可能となる。
　【００２０】図２は本発明の第２の実施形態を製造工程順に示す断面図である。先ず、図２（ａ）に示すように、前記一の実施形態と同様にシリコン基板１１の表面の素子分離領域に例えばＬＯＣＯＳ法により４０００Å程度のシリコン酸化膜からなるフィールド酸化膜１２を形成し、素子形成領域に８５Åのシリコン酸化膜からなるゲート絶縁膜１３を形成する。そして、全面にポリシリコン１４を約１５００Åの厚さに成長し、かつ約８５０℃でリンを拡散し、低抵抗化する。
　【００２１】そして、前記ポリシリコン１４の表面に減圧ＣＶＤ法により約４００Åの膜厚のシリコン酸化膜１５Ａを形成し、続いてその上に同程度の膜厚のシリコン窒化膜１５Ｂを形成し、図外のフォトレジストを用いた選択エッチング法により、キャパシタ形成領域にのみ前記シリコン酸化膜１５Ａとシリコン窒化膜１５Ｂを残し、２層構造の容量絶縁膜１５を形成する。
　【００２２】次いで、図２（ｂ）のように、前記ポリシリコン１４及び容量絶縁膜１５上にスパッタ法によりＷＳｉ（タングステンシリサイド）１６を１５００Åの厚さに形成する。そして、ＭＯＳトランジスタのゲート形成領域とキャパシタ形成領域にフォトレジストのマスク１７を形成する。そして、このマスク１７を用いてＷＳｉ１６を選択エッチングし、このとき容量絶縁膜１５がエッチングストッパとして機能する。
　【００２３】ＷＳｉ１６のエッチングが完了した後、同一チャンバ内でガスをＣ１２系のガスに切り替え、今度はポリシリコン１４をＲＩＥ法によりエッチングする。このエッチングでは、ゲート形成領域では前記フォトレジスト１７がマストとなり、キャパシタ形成領域では容量絶縁膜１５がマスクとなり、この容量絶縁膜１５と同一形状にポリシリコン１４がエッチングされる。これにより、図２（ｃ）のように、ゲート形成領域にはポリシリコン１４とＷＳｉ１６が積層されたホリサイドゲートＧが形成され、キャパシタ形成領域にはシリコン酸化膜１５Ａとシリコン窒化膜１５Ｂの積層構造の容量絶縁膜１５を挟んでポリシリコン１４を下側容量電極とし、ＷＳｉ１６を上側容量電極としたキャパシタＣが形成される。
　【００２４】しかる後、図２（ｄ）のように、前記一の実施形態と同様に、Ｐ型あるいはＮ型の不純物を低濃度でシリコン基板１１の素子形成領域にイオン注入してＬＤＤ領域１９を形成し、全面に酸化膜を成長後、異方性エッチングしてサイドウォール１８を形成した後、同じ型の不純物を高濃度でイオン注入してソース・ドレイン領域２０を形成し、素子形成領域にＭＯＳトランジスタを形成する。
　【００２５】この第２実施形態では、容量絶縁膜１５をそれぞれ減圧ＣＶＤ法により形成した下層のシリコン酸化膜１５Ａと、上層のシリコン窒化膜１５Ｂとで２層に構成している。このように、容量絶縁膜を２層構造としたことで、キャパシタ全体の厚さがその分増大し、段差を緩和する点では幾分不利にはなるが、容量絶縁膜をエッチングストッパとして利用して上側容量電極のＷＳｉをエッチングする際のエッチング終点を制御し易いものにできる。また、容量絶縁膜の膜欠陥による歩留りの低下を改善することが可能となる。
　【００２６】なお、前記実施形態では高融点金属シリサイドとしてＷＳｉを用いたが、モリブデン、チタン等の他の高融点金属のシリサイドで構成することも可能である。また、容量絶縁膜は、シリコン窒化膜の単層、或いは他の絶縁膜で構成してもよい。本発明は、前記実施形態で示したＤＲＡＭ以外の半導体装置にも適用できることは言うまでもない。
　【００２７】
　【発明の効果】以上説明したように本発明は、ＭＯＳトランジスタのゲート電極を構成するポリサイドを構成するポリシリコンと高融点金属シリサイドとそれぞれ同一のポリシリコンと高融点金属シリサイドの間に容量絶縁膜を設け、かつポリシリコンと高融点金属シリサイドとをそれぞれ上側容量電極、下側容量電極としてキャパシタを構成しているので、キャパシタの膜厚を低減でき、その段差を緩和することができる。これにより、上層の配線層の平坦化を図り、段切れ等を防止し、配線の微細化が実現できる。また、段差が緩和されるため、キャパシタを隣接するＭＯＳトランジスタのポリサイドゲートに近接配置した場合でも、フォトレジストの膜厚のばらつきが生じることがなく、高精度のフォトリソグラフィ工程が可能となり、半導体装置の高集積化が実現できる。
　【００２８】また、本発明の製造方法は、ポリシリコンを形成した上に、所望の領域に容量絶縁膜を選択的に形成し、その上に高融点金属シリサイドを形成した上で、ポリシリコンと高融点金属シリサイドをエッチングしてキャパシタ及びＭＯＳトランジスタのゲート電極を形成するので、キャパシタ独自の導電膜を形成する工程が不要となり、製造工程の簡略化が実現できる。また、容量絶縁膜を高融点金属シリサイドのエッチングにおいてのエッチングストッパとして利用でき、またポリシリコンのエッチングにおいてのマスクとして利用できるため、製造に際しての制御を容易に行うことができる。
【図面の簡単な説明】
　【図１】本発明の一実施形態を製造工程順に示す断面図である。
　【図２】本発明の第２実施形態を製造工程順に示す断面図である。
　【図３】従来の一例の構造をその製造工程順に示す断面図である。
　【図４】従来の他の例の構造をその製造工程順に示す断面図である。
　【符号の説明】
１，１１　半導体基板
２，１２　フィールド酸化膜
３，１３　ゲート酸化膜
４，１４　ポリシリコン
５，１５　容量絶縁膜
６，１６　ＷＳｉ
９，１９　ＬＤＤ領域
１０，２０　ソース・ドレイン領域