【事件の表示】
　特許第２７２９４２０号「通信用プロセッサ」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２７２９４２０号の特許を維持する。
【理由】
（１）手続きの経緯
　本件特許第２７２９４２０号の発明は、平成３年１０月２日に特許出願され、平成９年１２月１９日にその特許の設定登録がなされ、その後、金子和弘より特許異議の申立てがなされ、平成１０年１２月１日に取消理由通知がなされ、その指定期間内である平成１１年２月１９日に意見書とともに訂正請求がなされ、平成１１年３月１１日に訂正拒絶理由通知がなされ、その指定期間内である平成１１年６月３日に意見書とともに手続補正書が提出されたものである。
（２）訂正の適否
ア．訂正請求に対する補正の適否について
　平成１１年６月３日付け手続補正書の補正の内容は、訂正請求書に添付の全文訂正明細書の特許請求の範囲の請求項１を
「通信機能が複数のレイヤに階層化されたネットワークシステムにおいて、複数レイヤのプロトコル処理を行う１チップの通信用プロセッサであって、
　外部からのデータを受信する受信手段、
　外部にデータを送信する送信手段、
　複数レイヤのプロトコル処理に必要な命令群の一部を記憶するランダムアクセスメモリ、
　前記ランダムアクセスから読出した命令に基づいて、複数レイヤのプロトコル処理を実行する処理回路、および、
　第１及び第２のレジスタと前記処理回路からプログラムカウンタのカウント地が設定される第３のレジスタとを有し、前記第３のレジスタに設定されたカウント値が前記第１のレジスタのレジスタ値と前記第２のレジスタのレジスタ値との間にあるか否かを判断することによって前記処理回路から要求された命令が前記ランダムアクセスメモリに存在するか否かを判別し、存在すれば前記ランダムアクセスメモリに命令の読出しを要求するアドレス判別回路を備える、通信用プロセッサ。」
と補正するとともに、特許請求の範囲の請求項１の記載との整合を図るために発明の詳細な説明の段落番号【００２５】の記載を補正するものである。
　訂正請求に対する本件補正は、ランダムアクセスメモリを通信のプロトコル処理に必要な命令群の一部を記憶するものとし、そのために必要なアドレス判別回路の構成を限定するものであるから、特許請求の範囲の減縮を目的としており、また、発明の詳細な説明の段落番号【００２５】の補正は、特許請求の範囲の請求項１との整合性を図るものであって、明瞭でない記載の釈明を目的としている。そして、これらの補正は、前記全文訂正明細書または図面の記載の範囲内でなされており、しかも、実質上特許請求の範囲を拡張又は変更するものではないから、特許法第１２０条の４第３項で準用する同法第１３１条第２項の規定に適合するので、本件補正を認める。
イ．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　手続補正書により補正された訂正明細書の特許請求の範囲の請求項１に係る訂正事項ａ及び発明の詳細な説明の段落番号【００２５】に係る訂正事項ｂは、特許請求の範囲の減縮及び明瞭でない記載の釈明に該当し、新規事項の追加にも該当せず、実質上特許請求の範囲を拡張又は変更するものではない。
ウ．独立特許要件の判断
（訂正明細書の請求項１に係る発明）
　手続補正書により補正された訂正明細書の請求項１に係る発明（以下、「訂正明細書の請求項１に係る発明」という。）は、上記ア．に記載した特許請求の範囲に記載される事項によって特定されるとおりのものである。
（引用刊行物に記載された発明）
　これに対し、当審が通知した訂正拒絶理由で引用した刊行物１（特開平２−１８０４５７号公報）には、「このＩＳＤＮ用通信プロトコルは７階層に分けて規定されており、通信ユニットには各階層の処理を行う通信制御集積回路が搭載される。」（第１頁右下欄１１〜１４行）、「上述したレイヤ１の処理を行う回路及びレイヤ２の処理を行う回路は、両方合わせると回路規模が非常に大きくなってしまうので、従来は別々の集積回路として実現される例が多かった。
　この発明は上述した事情に鑑みてなされたもので、レイヤ１の処理を行う回路の小規模化を行い、レイヤ１及びレイヤ２のすべての処理を共に行う通信制御回路を１つの集積回路として実現することを目的としている。」（第２頁左上欄１４行〜右上欄３行）、「この発明は、外部からの受信信号を処理し、該受信信号に対する応答信号およびその他の送信信号を外部へ出力する第１の制御回路と、前記第１の制御回路における処理の上位階層の処理を行う第２の制御回路とを、共に搭載してなる通信制御回路であって、」（第２頁右上欄５〜１０行）、「上記回路構成によれば、第１の制御回路における・・・・・全体の回路規模を小さくすることができる。」（第２頁左下欄３〜９行）、「この通信制御集積回路１は端末装置ＴＥに搭載されており、その内部はレイヤ１制御回路１０およびレイヤ２制御回路２０で構成されている。」（第２頁左下欄１４〜１７行）、「レイヤ２制御回路２０には、コントローラ２１およびＲＯＭ２２が各々設けられている。ここで、ＲＯＭ２２には、レイヤ２の処理を制御する制御プログラムＬ２と、レイヤ１制御回路１０の状態制御を行うプログラムＬ１とが記憶されている。」（第２頁左下欄２０行〜右下欄５行）、「従って、第１の制御回路および第２の制御回路の両方を含む回路を１チップの通信制御集積回路として実現することができる。」（第３頁左下欄１９行〜右下欄１行）と記載されており、刊行物１には、通信機能が複数レイヤに階層化されたネットワークシステムにおいて用いる複数レイヤのプロトコル処理を行う通信制御集積回路であって、外部からのデータをデータを受信処理し、送信信号を外部に送信する回路（１０）、複数レイヤのプロトコル処理に必要な命令群を記憶するＲＯＭ（２２）、前記記憶手段から読み出した命令に基づいて、複数レイヤのプロトコル処理を実行するコントローラ（２１）を備える通信制御集積回路の発明が記載されている。
　さらに、同刊行物２（特開昭５９−１１７３５７号公報）には、「このＧ４ファクシミリ装置のデータ伝送におけるプロトコルは、第３図に示したように階層化されている。」（第２頁左下欄１４〜１６行）、「第１図に示したＣＣＵ１では、リンクレイヤＬＰ１の制御をユニット１によって実現し、トランスポートレイヤＬＰ２、セッションレイヤＬＰ３およびドキュメントレイヤＬＰ４の制御をユニット２よって実現している。」（第２頁右下欄１２〜１６行）、「ユニット１２は、データ転送フェーズにおいて、各プロトコルに基づき各ヘッダおよびヘッダに続く情報を形成し、これを逐次ユニット１１に転送する。・・・・・受信時は、受信データを順次データメモリ１２ｆに記憶するとともに受信した各ヘッダの内容を解読し、対応するデータの転送先を判断してデータを転送する。」（第３頁右下欄３〜１２行）と記載されており、刊行物２には、階層化された複数レイヤプロトコル処理を行う通信制御装置（１２）であって、外部からデータを受信し、外部ヘデータを送信する手段（Ｉ／０１２ｄ）、複数レイヤのプロトコル処理を実行するＣＰＵ（１２ａ）を有する発明が記載されている。
（対比・判断）
　訂正明細書の請求項１に係る発明と上記刊行物１及び２に記載された発明とを対比すると、両刊行物に記載された発明は、訂正明細書の請求項１に係る発明の構成要件である
▲１▼複数レイヤのプロトコル処理に必要な命令群の一部を記憶するランダムアクセスメモリ
▲２▼第１および第２のレジスタとプログラムカウンタのカウント値が設定される第３のレジスタとを有し、前記第３のレジスタに設定された
カウント値が前記第１のレジスタのレジスタ値と前記第２のレジスタのレジスタ値との間にあるか否かを判断することによって前記処理回路から要求された命令が前記ランダムアクセスメモリに存在するか否かを判別し、存在すれば前記ランダムアクセスメモリに命令の読出しを要求するアドレス判別回路
を備えていない。
　また、刊行物１及び２には当該構成を示唆する記載もなく、当該構成が自明の事項であるともいえない。
　そして、当該構成により、訂正明細書の請求項１に係る発明は、１チップの通信用プロセッサで複数レイヤのプロトコル処理を行いシステム全体の構成を簡素化するという効果を奏するものであるから、訂正明細書の請求項１に係る発明が上記刊行物１又は２に記載された発明であるとも、両刊行物に記載された発明に基づいて当業者が容易に発明することができたものであるともいえない。
　したがって、訂正明細書の請求項１に係る発明は、特許出願の際独立して特許を受けることができない発明とすることはできない。
エ．むすび
　以上のとおりであるから、本件訂正請求は、特許法第１２０条の４第２項及び同条第３項で準用する第１２６条第２〜４項の規定に適合するので、本件訂正を認める。
（３）特許異議の申立てについての判断
ア．申立ての理由の概要
　申立人金子和弘は、甲第１号証（特開平２−１８０４５７号公報）及び甲第２号証（ＹＡＭＡＨＡ　ＬＳＩ　ＹＭ７３０３Ｂ　アプリケーションマニュアル　１９９１年９月）を提出し、本件請求項１に係る発明は、甲第１号証に記載されたものと同一、もしくは、甲第１号証及び甲第２号証に記載されたものに基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第１項３号、もしくは、同第２９条第２項の規定により、特許を受けることができないものであるから、特許を取り消すべきと主張している。
イ．判断
　上記甲第１号証は、当審の通知した訂正拒絶理由で示した刊行物１であり、上記（２）ウ．で示したように、本件請求項１に係る発明の構成要件▲１▼及び▲２▼を備えていない。
　さらに、上記甲第２号証にも、本件請求項１に係る発明の構成要件▲１▼及び▲２▼は記載されておらず、これらを示唆する記載もなく、甲第２号証の記載から当該構成要件▲１▼及び▲２▼が自明の事項であるともいえない。
　したがって、本件請求項１に係る発明は甲第１号証及び甲第２号証に記載された発明であるとも、それらに記載された発明に基づいて当業者が容易に発明をすることができたものであるとすることもできないから、申立人の主張は採用できない。
ウ．むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件請求項１に係る発明を取り消すことはできない。
　また、他に本件請求項１に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年６月２８日（１９９９．６．２８）
【訂正の要旨】
訂正の要旨
　▲１▼訂正事項ａ
　　特許請求の範囲の請求項１中の「命令群の一
部または全部を
手段
部を
手段、および、第１および第２のレジスタと前記処理回路からプログラムカウンタのカウント値が設定される第３のレジスタとを有し、前記第３のレジスタに設定されたカウント値が前記第１のレジスタのレジスタ値と前記第２のレジスタのレジスタ値との間にあるか否かを判断することによって前記処理回路から要求された命令が前記ランダムアクセスメモリに存在するか否かを判別し、存在すれは前記ランダムアクセスメモリに命令の読出しを要求するアドレス判別回路
　▲２▼訂正事項ｂ
　特許明細書第２５段落第４行〜第６行（特許第２７２９４２０号公報第４頁第７欄第２０行〜第２３行）の「記憶手段は、複数レイヤのプロトコル処理に必要な命令群の一部または全部を記憶する。処理手段は、記憶手段から読出した命令に基づいて、複数レイヤのプロトコル処理を実行する。」を、明りょうでない記載の釈明を目的として「記憶手段は、複数レイヤのプロトコル処理に必要な命令群の一部または全部を記憶するランダムアクセスメモリである。処理手段は、記憶手段から読出した命令に基づいて、複数レイヤのプロトコル処理を実行する
処理回路である。通信用プロセッサは、さらに、第１および第２のレジスタと前記処理回路からプログラムカウンタのカウント値が設定される第３のレジスタとを有し、第３のレジスタに設定されたカウント値が第１のレジスタのレジスタ値と第２のレジスタのレジスタ値との間にあるか否かを判断することによって処理回路から要求された命令がランダムアクセスメモリに存在するか否かを判別し、存在すればランダムアクセスメモリに命令の読出しを要求するアドレス判断回路を備える。
（５４）【発明の名称】
通信用プロセッサ
（５７）【特許請求の範囲】
　【請求項１】　通信機能が複数のレイヤに階層化されたネットワークシステムにおいて、複数レイヤのプロトコル処理を行なう１チップの通信用プロセッサであって、
　外部からのデータを受信する受信手段、
　外部にデータを送信する送信手段、
　複数レイヤのプロトコル処理に必要な命令群の一
部を
ランダムアクセスメモリ
　前記
ランダムアクセスメモリ
回路、および、
　
第１および第２のレジスタと前記処理回路からプログラムカウンタのカウント値が設定される第３のレジスタとを有し、前記第３のレジスタに設定されたカウント値が前記第１のレジスタのレジスタ値と前記第２のレジスタのレジスタ値との間にあるか否かを判断することによって前記処理回路から要求された命令が前記ランダムアクセスメモリに存在するか否かを判別し、存在すれば前記ランダムアクセスメモリに命令の読出しを要求するアドレス判別回路
【発明の詳細な説明】
　【０００１】
　　【産業上の利用分野】
　この発明は、通信用プロセッサに関し、より特定的には通信機能が複数のレイヤに階層化されたネットワークシステムにおいて複数レイヤのプロトコル処理を行なう１チップの通信用プロセッサに関する。
　【０００２】
　　【従来の技術】
　ＯＳＩ（Ｏｐｅｎ　Ｓｙｓｔｅｍｓ　Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ；開放型システム間相互接続）は、ＩＳＯ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｏｒｇａｎｉｚａｔｉｏｎ　ｆｏｒ　Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ；国際標準化機構）が中心となって、標準化が進められているネットワーク・アーキテクチュアの国際規格である。異機種のコンピュータや端末間でも自由にデータをやり取りさせようとするのがＯＳＩの目的である。
　【０００３】
　コンピュータネットワークで任意の応用プロセスが相互に通信可能とするためには、物理媒体で直結された開放型システム間のデータ伝送を基盤として、中継の開放型システムを経由したデータ転送，応用プロセス間の会話、各種の資源（ファイルなど）へのアクセスなどに関する取決めなどをプロトコルとして定めておく必要がある。さらに、これらのプロトコルをコンピュータネットワークの構成や適用業務に応じて組合わせて使用可能とする必要がある。
　【０００４】
　そのため、ＯＳＩの基本参照モデルでは、通信回線の制御機能から通信に付随する一連の通信処理（暗号化，コード変換，ディスプレイ表示制御，ファイル転送・アクセス，データベースアクセス等）機能まで、開放システムの通信機能を通信過程に対応して順序よく動作する７つの機能階層に分割している（図６参照）。そして、各機能階層ごとに、その層に割当てられた機能を実現するために必要なプロトコルを定めるようにしている。これがプロトコル階層化の考え方で、各機能層をプロトコルレイヤあるいは単にレイヤと呼んでいる。
　【０００５】
　このプロトコル階層化により、各レイヤの分担する通信機能を実現するためのプロトコルをそのレイヤ内に閉じさせ、レイヤ間ではプロトコルの独立性を最大限高めることができる。その結果、新技術の導入や新しい利用者ニーズヘの対応に伴なう通信機能の拡張・変更による影響の範囲を直接関係するレイヤに限定することが可能となり、プロトコルおよびプコトコル製品の保守性が高まる。なお、各レイヤは、必要に応じて、さらにサブレイヤに分割される場合もある。
　【０００６】
　以下に、図６に示す７つのレイヤについて簡単に説明する。
　（１）　物理層（第１レイヤ）
　データ（情報）の伝送には、通信衛星や光ファイバなど各種物理媒体が用いられる。これらの物理媒体を介して、“ビット列”の伝送機能を提供するのが物理層で、具体的にはビット伝送に必要な物理的条件や電気的条件などが定められている。
　【０００７】
　（２）　データリンク層（第２レイヤ）
　物理層のビット伝送機能を用いて、隣接するシステム（ノード）間で、透過的（トランスピアレント）で、信頼性の高いデータ伝送を行なう。従来からのハイレべル伝送制御手順（ＨＤＬＣ）に相当するレイヤで、データ伝送誤り制御手順などが行なわれる。
　【０００８】
　（３）　ネットワーク層（第３レイヤ）
　公衆パケット交換網など各種通信網を介して、両端のシステム間でのデータのやり取りを可能とする。そのため、どのような通信路で相手にデータを送るか指定するルーティング機能や、各ノード間でのデータの引渡し（データ中継機能）が必要とされる。
　【０００９】
　（４）　トランスポート層（第４レイヤ）
　両端のシステムのプロセス間で、透過的で信頼性の高いデータ転送を行なう。下位のネットワーク層が提供するサービス品質が、アプリケーションが要求するサービス品質（たとえば、データ伝送誤り率など）を満足していないとき、トランスポート層はそれを補完する。
　【００１０】
　（５）　セション層（第５レイヤ）
　両端のアプリケーション・プロセスでの対話を効率よく行なうため、同期をとったり、送信モードの選択，送信権の制御を行なう。
　【００１１】
　（６）　プレゼンテーション層（第６レイヤ）
　アプリケーション・プロセスが扱うデータを正しく，効率よく転送できるように、データの形式などを制御する。
　【００１２】
　（７）　アプリケーション層（第７レイヤ）
　ユーザが実行する様々なアプリケーションに応じて、ファイル転送（ＦＴＡＭ），メッセージ通信処理システム（ＭＨＳ），仮想端末（ＶＴ），遠隔データベース・アクセス（ＲＤＡ）などのアプリケーション・サービス要素が実行される。
　【００１３】
　上記のようなＯＳＩの７層モデルを採用するデータネットワークの１つとして、サービス総合ディジタル網（以下、ＩＳＤＮと称す）が知られている。このＩＳＤＮは、伝送路と交換機をディジタルで統合化して、電話，データ，画像など各種通信サービスを一元的に提供しようとするネットワークである。ＩＳＤＮ以前の従来の通信システムでは、ユーザの端末機器と通信ネットワークとの間のインターフェイスは、たとえば電話用，データ通信用などのように各々が固定された用途にのみ適合されていた。しかしながら、ＩＳＤＮにおいては、上記のような多様なサービスのために統一的なインターフェイスが規定されている。このインターフェイスは、多目的ユーザ網インターフェイスと呼ばれ、国際電信電話諮問委員会（以下、ＣＣＩＴＴと称す）により明確に定義されている。
　【００１４】
　ＩＳＤＮの適用例が図７に示される。図７を参照して、ＩＳＤＮでは、電話局に設けられたＩＳＤＮ交換機１８とユーザ宅内のＩＳＤＮ端末（ＴＥ）とが電話回線２８を介して接続される。ユーザ宅内に網終端装置（ＮＴ）１００が設けられ、そこに電話回線２８と４線式宅内バス１９とが接続される。各ＩＳＤＮ端末は４線式宅内バス１９を介して網終端装置１００に接続される。網終端装置１００およひ各ＩＳＤＮ端末の入出力部には、４線式宅内バス１９を介して互いにデータ信号を送受信するための送受信装置２７がインターフェイス回路として設けられる。
　【００１５】
　ＩＳＤＮ端末の一例として、電話機２０の簡単なブロック図が図８に示される。図８を参照して、電話機２０は、信号送受信用変圧器２９を介して４線式宅内バス１９に接続された送受信装置２７と、ＩＳＤＮ基本インターフェイスの第２レイヤの機能を実現するための第２レイヤ処理装置２２と、ＩＳＤＮ基本インターフェイスの第３レイヤの機能を実現するための第３レイヤ処理装置２３と、キーパッド２４と、音声信号の符号化および複合化のためのＣＯＤＥＣ（コーダデコーダ）装置２５と、ハンドセット２６と、スイッチ３０とを含む。
　【００１６】
　送受信装置２７は、ＩＳＤＮ基本インターフェイスの第１レイヤの機能を実現するために設けられる。４線式宅内バス１９は、電話機２０からの送信信号を伝送するための送信バス１９ａと、電話機２０に与えられる受信信号を伝送するための受信バス１９ｂとを含む。
　【００１７】
　着呼時において、受信バス１９ｂを介して伝送されてきた受信信号は、変圧器２９を介して送受信装置２７により受信される。受信された信号は、第２レイヤ処理装置２２で誤り検出等の処理が行なわれた後、第３レイヤ処理装置２３に与えられる。第３レイヤ処理装置２３は、電話番号や要求されるサービスの内容を識別し、電話機２０に対して呼出しが行なわれているときに、スイッチ３０をオンして、送受信装置２７とＣＯＤＥＣ装置２５との間に通信路を設定する。その結果、ＣＯＤＥＣ装置２５は、送受信装置２７によって受信された信号を受けて、それを音声信号に変換し、変換された音声信号をハンドセット２６に与える。
　【００１８】
　一方、発呼時において、キーパッド２４から電話番号等の必要な情報を第３レイヤ処理装置２３に与える。第３レイヤ処理装置２３は、与えられた情報を所定のフォーマットのデータに変換して第２レイヤ処理装置２２に与える。第２レイヤ処理装置２２は、与えられたデータに誤り検出等の情報を付加して送受信装置２７に送る。送受信装置２７は、与えられたデータを変圧器２９を介して送信バス１９ａに送出する。電話機２０からの送信データに応答して相手方から通信許可信号が返送されてくると、それが変圧器２９を介して送受信装置２７に受信される。受信された信号は、第２レイヤ処理装置２２で誤り検出等の処理が行なわれた後、第３レイヤ処理装置２３に与えられる。第３レイヤ処理装置２３は、通信許可信号を認識してスイッチ３０をオンする。これによって送受信装置２７とＣＯＤＥＣ装置２５との間で通信路が設定される。ハンドセット２６から発生された音声信号は、ＣＯＤＥＣ装置２５により、ディジタル音声信号に変換される。変換されたディジタル音声信号は、スイッチ３０を介して送受信装置２７に与えられる。送受信装置２７は、変換されたディジタル音声信号を送信信号として変圧器２９を介して送信バス１９ａに供給する。
　【００１９】
　図９は、図８に示す第２レイヤ処理装置２２および第３レイヤ処理装置２３のより詳細な構成を示すブロック図である。第２レイヤ処理装置２２は、通信データ変換装置１と、受信データ用ＦＩＦＯ（ｆｉｒｓｔ−ｉｎ　ｆｉｒｓｔ−ｏｕｔ）２と、送信データ用ＦＩＦＯ３と、内部バス４と、通信データ変換装置１と送受信装置２７（図８参照）とを接続する信号線５と、たとえばＣＰＵからなる処理回路６と、ＤＭＡＣ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ）７と、バスインターフェイス８と、第２レイヤプロトコル処理用の命令を記憶したＲＯＭ９とを含む。通常、この第２レイヤ処理装置２２は、１チップで構成されている。一方、第３レイヤ処理装置２３は、第３レイヤプロトコル処理用の命令を記憶したＲＯＭ１０と、第３レイヤのプロトコル処理を行なうマイクロプロセッサ１２とを含む。ＲＯＭ１０は、ＲＯＭ９に比べて記憶容量が大きいため、通常、ＲＯＭ１０とマイクロプロセッサ１２とは別々のチップに搭載されている。第２レイヤ処理装置２２および第３レイヤ処理装置２３は、システムバス１３に接続され、相互間でデータの伝送が可能である。さらに、システムバス１３には、外部ＲＡＭ１１が接続されている。
　【００２０】
　次に、図９に示す従来装置の動作を説明する。第２レイヤ処理装置２２では、信号線５を介して第１レイヤ処理装置（送受信装置２７）から受取った信号が、通信データ変換装置１に入力される。通信データ変換装置１は、フラグ検出，ゼロ削除，フレーム誤り検出を行なう。通信データ変換装置１の出力データは、受信ＦＩＦＯ２に格納される。処理回路６は、受信ＦＩＦＯ２に格納されたデータを順次取出して、ＲＯＭ９から読出した命令に基づき第２レイヤのプロトコル処理を行なう。残った第３レイヤおよびこれより上位のレイヤに関係するデータは、ＤＭＡＣ７の制御により、バスインターフェイス８，システムバス１３を経由して外部ＲＡＭ１１に転送される。第３レイヤ処理装置２３におけるマイクロプロセッサ１２は、外部ＲＡＭ１１に格納されたデータを順次取出して、ＲＯＭｌ０から読出した命令に基づき第３レイヤのプロトコル処理を行なう。
　【００２１】
　　【発明が解決しようとする課題】
　従来の通信処理装置は以上のように構成されており、各レイヤのそれぞれに対して専用の処理装置（たとえば、図８の送受信装置２７、第２レイヤ処理装置２２、第３レイヤ処理装置２３）が設けられていた。しかしながら、通信が開始されてから通信が終了するまでの間に、各レイヤの処理装置は、常時動作しているとは限らない。たとえば、通信開始時において、第２レイヤ処理装置によるリンク接続時には、第３レイヤの処理装置は動作していない。なぜならば、第３レイヤの処理は、第２レイヤの処理終了後に行なわれるからである。したがって、従来の通信処理装置は、各レイヤの処理装置のハードウエアが効率よく使われていないという問題点があった。
　【００２２】
　また、従来の通信処理装置では、隣接する２つのレイヤ間でデータの受渡しをするために、外部記憶装置（たとえば、図９の第２レイヤ処理装置２２と第３レイヤ処理装置２３との間に設けられた外部ＲＡＭ１１）を必要とし、それが各レイヤ間に配置されるため、システム全体のメモリ容量が大きくなるという問題点もあった。
　【００２３】
　さらに、従来の通信処理装置では、各レイヤ間でデータの通信を行なわなければならず、各レイヤ間のデータ伝送路（たとえば、図９のシステムバス１３）を頻繁に使用しなければならないという問題点もあった。
　【００２４】
　この発明の目的は、２以上のレイヤのプロトコル処理を行なうに当たり、ハードウェア量，記憶装置の容量およびシステムバスの使用頻度を削減し得る通信用プロセッサを提供することである。
　【００２５】
　　【課題を解決するための手段】
　この発明にかかる通信用プロセッサは、受信手段と、送信手段と、記憶手段と、処理手段とを備えている。受信手段は、外部からのデータを受信する。送信手段は、外部にデータを送信する。記憶手段は、複数レイヤのプロトコル処理に必要な命令群の一
部を
ランダムアクセスメモリである
処理回路である。通信用プロセッサは、さらに、第１および第２のレジスタと前記処理回路からプログラムカウンタのカウント値が設定される第３のレジスタとを有し、第３のレジスタに設定されたカウント値が第１のレジスタのレジスタ値と第２のレジスタのレジスタ値との間にあるか否かを判断することによって処理回路から要求された命令がランダムアクセスメモリに存在するか否かを判別し、存在すれはランダムアクセスメモリに命令の読出しを要求するアドレス判別回路を備える
　【００２６】
　　【作用】
　この発明においては、複数レイヤのプロトコル処理を１チップの通信用プロセッサで行なえるため、従来のように各レイヤごとに専用の処理用ハードウェアを設けるものに比べて、大幅にハードウェア量を削減することができる。また、通信用プロセッサのチップ内に設けられた記憶手段に、複数レイヤのプロトコル処理に必要な命令群の一部または全部を記憶するようにしているので、命令のアクセス速度が高速化され、システムバスの使用頻度が低減される。さらに、レイヤ間のデータの受渡しをするための外部記憶装置を不要とできるため、装置が安価になる。
　【００２７】
　　【実施例】
　図１は、この発明の一実施例の構成を示すブロック図である。１チップの通信用プロセッサ５０は、図９における第２レイヤ処理装置２２と同様の構成の通信データ変換装置１，受信ＦＩＦＯ２，送信ＦＩＦＯ３，内部バス４，信号線５，処理回路６，ＤＭＡＣ７およびバスインターフェイス８を含む。通信用プロセッサ５０は、さらに処理回路６やメモリコントローラ１５のためのデータを記憶する内蔵ＲＡＭ１４と、内蔵ＲＡＭ１４を制御するメモリコントローラ１５とを含む。通信用プロセッサ５０の外部には、第２レイヤのためのプロトコル処理用プログラムおよびメモリコントローラ１５のためのレジスタ値を記憶した外部ＲＯＭ９と、第３レイヤのためのプロトコル処理用プログラムおよびメモリコントローラ１５のためのレジスタ値を記憶した外部ＲＯＭ１０と、通信用プロセッサ５０と外部装置（たとえば、第４レイヤ以降の処理装置）との間のデータの受渡しのための外部ＲＡＭ１１とが設けられている。通信用プロセッサ５０，外部ＲＯＭ９および１０，外部ＲＡＭ１１は、システムバス１３を介して相互に接続されている。なお、図１に示される通信用プロセッサ５０は、第２および第３レイヤの処理を行なうように構成されている。そのため、第４レイヤ以降の処理は、他の通信用プロセッサで行なわれることになるが、第４レイヤ以降の処理も１チップの通信用プロセッサで行なうようにすることは勿論可能である。
　【００２８】
　図２は、図１に示す内蔵ＲＡＭ１４の記憶領域を示す模式図である。図において内蔵ＲＡＭ１４は、エリア１４ａ〜１４ｆを含む。エリア１４ａには、処理回路６によって処理された第２レイヤおよび第３レイヤの処理結果が格納される。エリア１４ｂには、第２レイヤのプロトコル処理用プログラム（外部ＲＯＭ９に格納されている）を構成する複数の命令のうち、使用頻度の高いいくつかの命令が格納される。エリア１４ｃには、第３レイヤのプロトコル処理用プログラム（外部ＲＯＭ１０に格納されている）を構成する複数の命令のうち、使用頻度の高いいくつかの命令が格納される。エリア１４ｅには、第２レイヤの処理のためにメモリコントローラ１５の各レジスタに設定すべきレジスタ値が格納される。エリア１４ｆには、第３レイヤの処理のためにメモリコントローラ１５の各レジスタに設定すべきレジスタ値が格納される。
　【００２９】
　図３は、図１に示すメモリコントローラ１５の構成の一例を示すブロック図である。図において、メモリコントローラ１５は、アドレス判別回路１５１と、加算回路１５２および１５３と、アクセス要求回路１５４と、レジスタ制御回路１５５とを含む。アドレス判別回路１５１は、レジスタＲ１〜Ｒ３を有する。加算回路１５２は、レジスタＲ４およびＲ５を有する。加算回路１５３は、レジスタＲ６およびＲ７を有する。レジスタＲ３，Ｒ４およびＲ６には、処理回路６から与えられるレジスタ値ＰＣが設定される。レジスタ制御回路１５５は、内蔵ＲＡＭ１４のエリア１４ｅまたは１４ｆから読出したレジスタ値ＶＳＩ，ＶＥＩ，ＢＰＯおよびＢＰＩを、それぞれ、レジスタＲ１，Ｒ２，Ｒ５およびＲ７に設定する。また、レジスタ制御回路１５５は、処理回路６から与えられるレジスタ値の入換命令に応答して、各レジスタＲ１，Ｒ２，Ｒ５およびＲ７に設定されたレジスタ値を、第２レイヤ用のものから第３レイヤ用のものへ、または第３レイヤ用のものから第２レイヤ用のものへ設定変更する。
　【００３０】
　ここで、各レジスタＲ１〜Ｒ７に設定されるレジスタ値について説明する。レジスタ値ＰＣは、処理回路６が次に処理する命令のアドレスを示すプログラムカウンタ（処理回路６に内蔵されている）の値である。この値ＰＣは、プログラムの作成を容易にするためにレイヤまたはサブレイヤに対応した各プログラムごとに定められた０から始まる仮想アドレス値とする。レジスタ値ＶＳＩ，ＶＥＩは、それぞれ、内蔵ＲＡＭ１４のエリア１４ｂまたは１４ｃに常駐している命令群に対応する仮想アドレスの最小値，最大値である。レジスタ値ＢＰＩは、仮想アドレスを内蔵ＲＡＭ１４の実アドレスに変更するためのアドレス変換定数である。このレジスタ値ＢＰＩは、内蔵ＲＡＭ１４のエリア１４ｂまたは１４ｃに常駐している命令群の実アドレスの最小値から仮想アドレスの最小値ＶＳＩを引いた値である。レジスタ値ＢＰＯは、仮想アドレスを外部ＲＯＭ９または１０の実アドレスに変更するためのアドレス変換定数である。
　【００３１】
　アドレス判別回路１５１は、レジスタ値ＰＣがレジスタ値ＶＳＩとＶＥＩとの間にあるかどうか、すなわち処理回路６で次に実行したい命令が内蔵ＲＡＭ１４のエリア１４ｂまたは１４ｃに格納されているかどうかを判断する。加算回路１５２は、レジスタ値ＰＣとレジスタ値ＢＰＯとを加算することにより、仮想アドレスＰＣを外部ＲＯＭ９または１０の実アドレスに変換する。加算回路１５３は、レジスタ値ＰＣとレジスタ値ＢＰＩとを加算することにより、仮想アドレスＰＣを内蔵ＲＡＭ１４の実アドレスに変換する。アクセス要求回路１５４は、アドレス判別回路１５１の判別結果に応答して動作する。すなわち、アクセス要求回路１５４は、アドレス判別回路１５１によって次の命令が内蔵ＲＡＭ１４に格納されていると判断された場合、加算回路１５３の結果である内蔵ＲＡＭ１４の実アドレスを内蔵ＲＡＭ１４に送り、命令の取込みを要求する。一方、アクセス要求回路１５４は、アドレス判別回路１５１によって次の命令が内蔵ＲＡＭ１４に格納されていないと判断された場合、加算回路１５２の加算結果である外部ＲＯＭ９または１０の実アドレスを、ＤＭＡＣ７に送り、命令の取込みを外部ＲＯＭ９または１０に要求する。
　【００３２】
　次に、図１に示す実施例の動作を説明する。まず、システムの電源投入に応答して、外部ＲＯＭ９および１０から第２および第３レイヤのプロトコル処理用プログラムの一部が読出され、それぞれ内蔵ＲＡＭ１４のエリア１４ｂおよび１４ｃに格納される。また、外部ＲＯＭ９および１０から第２レイヤおよび第３レイヤのためのレジスタ値が読出され、それぞれ内蔵ＲＡＭ１４のエリア１４ｅおよび１４ｆに格納される。レイヤ処理装置（たとえば、図８の送受信装置２７）から通信線５を介して受信されたデータは、通信データ変換装置１においてフラグ検出，ゼロ削除，フレーム誤り検出等の処理が行なわれた後、受信ＦＩＦＯ２に格納される。処理回路６は、受信ＦＩＦＯ２に格納されたデータを取出し、まず第２レイヤのプロトコル処理用の命令の取込みをメモリコントローラ１５に要求する。すなわち、処理回路６は、その内部に設けられたプログラムカウンタ（図示せず）のカウント値ＰＣをメモリコントローラ１５におけるレジスタＲ３，Ｒ４，Ｒ６に設定するとともに、レジスタ制御回路１５５に第２レイヤの処理要求を与える。応じて、レジスタ制御回路１５５は、各レジスタＲ１，Ｒ２，Ｒ５，Ｒ７に設定された値が第２レイヤに対応したものになっていなければ、内蔵ＲＡＭ１４のエリア１４ｅから各レジスタ値を読出して、各レジスタＲ１，Ｒ２，Ｒ５，Ｒ７の内容をその読出したレジスタ値、つまり第２レイヤに対応した値に書換える。その後、メモリコントローラ１５のアドレス判別回路１５１は、処理回路６から要求された命令が内蔵ＲＡＭ１４に存在するか否かを判別し、存在すれば内蔵ＲＡＭ１４に命令の読出しを要求し、存在しなければＤＭＡＣ７を介して外部ＲＯＭ９に命令の読出しを要求する。内蔵ＲＡＭ１４または外部ＲＯＭ９から読出された命令は、処理回路６に取込まれ、その命令に対応する処理が処理回路６において実行される。処理回路６の処理結果（内蔵ＲＡＭから読出された命令および外部ＲＯＭ９から読出された命令に対する処理結果）は、内蔵ＲＡＭ１４のエリア１４ａに格納される。上記一連の処理を繰返し、受信データに対する第２レイヤのプロトコル処理が終了すると、処理回路６はメモリコントローラ１５におけるレジスタＲ１，Ｒ２，Ｒ５，Ｒ７のレジスタ値を、内蔵ＲＡＭ１４のエリア１４ｆに格納されたレジスタ値、つまり第３レイヤに対応する値に書換える。そして、内蔵ＲＡＭ１４のエリア１４ａに格納されたデータに対して、第３レイヤのプロトコル処理を行なう。このとき、処理回路６は内蔵ＲＡＭ１４のエリア１４ｃまたは外部ＲＯＭ１０から命令を読出し、それを実行する。処理回路６の処理結果は、内蔵ＲＡＭ１４のエリア１４ａに格納される。第３レイヤのプロトコル処理が終了すると、内蔵ＲＡＭ１４のエリア１４ａに格納された処理結果が、システムバス１３を介して外部ＲＡＭ１１に転送される。
　【００３３】
　図４および図５は、内蔵ＲＡＭ１４と外部ＲＯＭ９，１０またはＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）等とのアドレスの対応関係を示す模式図である。特に、図４は仮想アドレスＰＣで指示された命令が内蔵ＲＡＭ１４に格納されている場合、図５は仮想アドレスＰＣで指示された命令が内蔵ＲＡＭ１４に格納されておらず外部ＲＯＭ９または１０にアクセスする場合を示している。以下、この図４および図５を参照して、図１に示す実施例の動作をより具体的に説明する。
　【００３４】
　メモリコントローラ１５は、処理回路６から次に実行したい命令の仮想アドレスＰＣを受取ると、アドレス判別回路１５１において仮想アドレスＰＣがレジスタ値ＶＳＩとＶＥＩとの間にあるかどうか、つまり、処理回路６から要求された命令か内蔵ＲＡＭ１４に常駐している命令群の中に存在するか否かを判別する。仮想アドレスＰＣがレジスタ値ＶＳＩとＶＥＩとの間にある場合、つまり処理回路６から要求された命令がＲＡＭ１４に常駐している命令群の中にある場合は、内蔵ＲＡＭ１４が命令の実アドレスを加算回路１５３から受取り、図４に示すように次の命令を処理回路６に送る。一方、仮想アドレスＰＣの値がレジスタ値ＶＳＩとＶＥＩとの間にない場合、つまり処理回路６から要求された命令がＲＡＭ１４に常駐している命令群の中に存在しない場合は、外部ＲＯＭ９または１０が命令の実アドレスを加算回路１５２から受取り、図５に示すように次の命令を処理装置６に送る。なお、図４および図５は、第２レイヤのメモリ制御について示してあるが、上記動作は、第２および第３レイヤの両方について同様に行なわれる。
　【００３５】
　図１に示す実施例は、第２レイヤおよび第３レイヤの２つのレイヤのプロトコル処理を行なうように構成されているが、設計時においてＲＯＭ９および１０に格納されるプログラムを他のレイヤのものに置換えれば、通信用プロセッサ５０は、他のレイヤのプロトコル処理を行なうことも可能である。また、通信用プロセッサ５０は、２つのレイヤのみならず３つ以上のレイヤのプロトコル処理を行なうように構成されてもよい。
　【００３６】
　また、図１に示す実施例における内蔵ＲＡＭ１４の一部または全部を内蔵ＲＯＭに置換えるようにしてもよい。この場合、内蔵ＲＯＭには最も頻繁に使用される命令群（たとえは、第２レイヤの誤り検出用プログラム）が格納されるのが好ましい。ＲＯＭは、ＲＡＭに比べて回路面積が小さく、かつ安価であるので、装置を小型化できコストを低減できる。内蔵ＲＡＭ１４の全部をＲＯＭに置換え、かつこの内蔵のＲＯＭに第２レイヤおよび第３レイヤのプロトコル処理用プログラムのすべてを格納した場合、外部ＲＯＭ９および１０は省略が可能である。この場合、通信用プロセッサの汎用性は失われるが、メモリコントローラ１５は外部に対して命令をアクセスする必要がないので、命令のアクセス速度がより高速化される。
　【００３７】
　さらに、この発明は、ＩＳＤＮのみならず、ＯＳＩを採用するネットワークシステムに広く適用が可能である。
　【００３８】
　　【発明の効果】
　この発明によれば、１チップの通信用プロセッサで複数レイヤのプロトコル処理を行なうため、従来のように各レイヤ別に専用の処理装置を設けたものに比べて、システム全体の構成を簡素化できる。しかも同一チップ内でデータのアクセスおよび転送が行なわれるので、高速アクセスが可能で、かつデータバスの使用頻度が少ない通信用プロセッサを得ることができる。
【図面の簡単な説明】
　【図１】
　この発明の一実施例の構成を示すブロック図である。
　【図２】
　図１における内蔵ＲＡＭ１４の記憶領域を示す模式図である。
　【図３】
　図１におけるメモリコントローラ１５の構成の一例を示すブロック図である。
　【図４】
　図１におけるＲＡＭ１４の実アドレスと仮想アドレスおよび外部ＲＯＭのアドレスとの関係を示す模式図である。
　【図５】
　図１におけるＲＡＭ１４の実アドレスと仮想アドレスおよび外部ＲＯＭのアドレスとの関係を示す模式図である。
　【図６】
　ＯＳＩで規定されているプロトコルの階層構造を示す模式図である。
　【図７】
　サービス総合ディジタル網（ＩＳＤＮ）の概念図である。
　【図８】
　図７に示した電話機のブロック図である。
　【図９】
　従来の通信処理装置の構成を示すブロック図である。
　【符号の説明】
１：通信データ変換装置
２：受信ＦＩＦＯ
３：送信ＦＩＦＯ
６：処理回路
７：ＤＭＡＣ
８：バスインターフェイス
９：第２レイヤ用のプログラムおよびレジスタ値を格納する外部ＲＯＭ
ｌ０：第３レイヤ用のプログラムおよびレジスタ値を格納する外部ＲＯＭ
１１：外部ＲＡＭ
１３：システムバス
１４：内蔵ＲＡＭ
５０：通信用プロセッサ
１５１：アドレス判別回路
１５２，１５３：加算回路
１５４：アクセス要求回路
１５５：レジスタ制御回路