(57)【要約】【課題】  ＳＳＮに関連する問題を軽減するシステムおよび方法を提供すること。【解決手段】  シングルエンドの通信チャネルを介して第１の集積回路（ＩＣ）が第２のＩＣと通信する通信システムを開示する。双方向基準チャネルは、第１のＩＣおよび第２のＩＣ間に延在し、両エンドで終端される。基準チャネルの各エンドにおける終端インピーダンスは、信号を異なる方向に通信するための異なるモードをサポートする。基準チャネルの終端インピーダンスは、それぞれの信号方向に最適化されることができる。【選択図】図１
2013507040.tif 000002
【特許請求の範囲】
【請求項１】
集積回路の外部の基準信号を示す基準パッドと、
前記基準パッドに結合され、送信モードでは第１の終端インピーダンスを示し、受信モードでは第２の終端インピーダンスを示す基準終端要素と、
を備える集積回路。
【請求項２】
受信時間中に前記集積回路への第１の情報信号を受信する複数のレシーバであって、それぞれのレシーバが前記基準信号を受信するために前記基準パッドに結合される、複数のレシーバをさらに備える、請求項１に記載の集積回路。
【請求項３】
送信時間中に前記集積回路からの第２の情報信号を送信する複数のトランスミッタをさらに備える、請求項２に記載の集積回路。
【請求項４】
前記基準終端要素が制御信号を受信し、前記集積回路が前記制御信号を発する制御回路をさらに備え、前記制御回路は、前記基準終端要素を、前記送信時間中には前記送信モードにし、前記受信時間中には前記受信モードにする、請求項３に記載の集積回路。
【請求項５】
前記集積回路へのおよび前記集積回路からの前記第１および第２の情報信号を通信するための複数の信号パッドをさらに備え、前記集積回路は、前記受信時間において前記第１の情報信号の１つを送信し、かつ、前記受信時間において前記第２の情報信号の１つを受信することができるよう、前記信号パッドの少なくとも１つを介した双方向通信に適合されたインタフェースを含む、請求項３に記載の集積回路。
【請求項６】
第１の前記終端要素が、前記基準パッドと第１のＤＣノードとの間で結合され、前記集積回路は、前記基準パッドと第２のＤＣノードとの間で結合され、かつ前記送信モードにおいて第３の終端インピーダンスを示す、第２の基準終端要素をさらに備える、請求項１に記載の集積回路。
【請求項７】
前記第１の終端インピーダンスが、前記第２の終端インピーダンスおよび前記第３の終端インピーダンスより実質的に高い、請求項６に記載の集積回路。
【請求項８】
前記第２の終端要素が、前記受信モードにおいて前記第３の終端インピーダンスを示す、請求項６に記載の集積回路。
【請求項９】
前記基準終端要素が、前記第１および第２の終端インピーダンスのうち少なくとも１つを設定するインピーダンス較正信号を受信するための較正ポートをさらに含む、請求項１に記載の集積回路。
【請求項１０】
前記集積回路からの情報信号を伝達するための複数の信号パッドと、
前記信号パッドに動作可能に結合され、前記送信モードおよび前記受信モードにおいて異なる信号終端インピーダンスを示す複数の信号終端要素と、
をさらに備える、請求項１に記載の集積回路。
【請求項１１】
前記基準終端要素が、調整節可能な抵抗または調整可能な容量のうち少なくとも１つ含む、請求項１に記載の集積回路。
【請求項１２】
第１の集積回路と、
第２の集積回路と
を備え、
前記第１の集積回路は、
基準信号を示す第１の基準パッドと、
第１の情報信号を受信し、第２の情報信号を送信する少なくとも１つの第１の情報パッドと、
第１のモードにおいて前記第１の情報信号を回復するために前記基準パッドおよび前記少なくとも１つの第１の情報パッドに結合されたレシーバと、
第２のモードにおいて前記第２の情報信号を送信するために前記少なくとも１つの第１の情報パッドに結合されたトランスミッタと、
前記基準パッドに結合され、前記第１のモードにおいて第１の終端インピーダンスを示し、かつ前記第２のモードにおいて第２の終端インピーダンスを示す、基準終端要素と、
を有し、
前記第２の集積回路は、
前記第１の基準パッドに結合された第２の基準パッドと、前記少なくとも１つの第１の情報パッドに結合された少なくとも１つの第２の情報パッドと、
を有する、システム。
【請求項１３】
前記第２の集積回路が、前記第２の基準パッドに結合され、前記第１のモードにおいて第３の終端インピーダンスを示し、前記第２のモードにおいて第４の終端インピーダンスを示す第２基準終端要素をさらに備える、請求項１２に記載のシステム。
【請求項１４】
前記第２の集積回路が、前記第２のモードにおいて前記第２の情報信号を受信するために第１の前記トランスミッタに結合された第２のレシーバと、前記第１のモードにおいて前記第１の情報信号を送信するために第１の前記レシーバに結合された第２のトランスミッタをさらに備える、請求項１３に記載のシステム。
【請求項１５】
前記第２のレシーバは、前記基準信号を受信するために前記第２の基準端子に結合される、請求項１４に記載のシステム。
【請求項１６】
前記レシーバは、前記第１の集積回路における複数のレシーバのうちの１つであり、前記第１の基準パッドに結合される、請求項１２に記載の集積回路。
【請求項１７】
第１および第２の集積回路装置の間に延在する基準チャネルを終端するための方法であって、前記方法は、
第１のモードにおいて、
前記基準チャネルにおいて第１の基準信号を発生させるために、前記第１および第２の集積回路装置のそれぞれにおける前記基準チャネルのために第１および第２の終端インピーダンスを選択すること、
前記第１の集積回路装置から前記第２の集積回路装置へ第１の情報信号を送信すること、および、
第１の情報を回復するために前記第１の情報信号を前記第１の基準信号と比較すること、を含み、
第２のモードにおいて、
前記基準チャネルにおいて第２の基準信号を発生させるために前記第１および第２の終端インピーダンスを変更すること、
前記第２の集積回路装置から前記第１の集積回路装置へ第２の情報信号を送信すること、および、
第２の情報を回復するために前記第２の情報信号を前記第２の基準信号と比較すること、
を含む、方法。
【請求項１８】
前記第１および第２の終端インピーダンスのうち少なくとも１つを較正することをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記第１および第２の集積回路装置の外部に基準電圧を生成し、前記基準電圧を前記基準チャネルに印加することをさらに含む、請求項１７に記載の方法。
【請求項２０】
前記第１および第２の情報信号は、複数のシングルエンドの通信チャネルを通して送信される、請求項１７に記載の方法。
【請求項２１】
通信チャネルは、双方向チャネルである、請求項２０に記載の方法。
【請求項２２】
第１の集積回路装置と、
第２の集積回路装置と
を備え、
前記第１の集積回路装置は、
第１のモードにおいて第１の基準信号を伝達し、第２のモードにおいて第２の基準信号を受信する第１の基準パッドと、
前記第１のモードにおいて第１の複数のデータ信号を伝達し、前記第２のモードにおいて第２の複数のデータ信号を受信する第１の複数のデータパッドと、
前記第１の基準パッドと第１のＤＣノードとの間で結合される第１の基準終端要素と、
前記第１の基準バッドと第２のＤＣノードとの間で結合され、前記第１のモードにおいて第１の終端インピーダンスを示し、前記第２のモードにおいて第２の終端インピーダンスを示す第２の基準終端要素と、
前記第１および第２の基準信号を通信する、前記第１の基準パッドから延在する基準チャネルと、
前記第１および第２の複数のデータ信号を通信する、前記複数のデータパッドから延在する複数のデータチャネルと、
を有し、
前記第２の集積回路装置は、
前記基準チャネルを介して前記第１の基準パッドに結合され、前記第１のモードにおいて前記第１の基準信号を受信し、前記第２のモードにおいて前記第２の基準信号を伝達する第２の基準のパッドと、
第２の複数のデータパッドであって、それぞれが、個別の前記データチャネルによって前記第１のデータパッドのそれぞれに結合され、前記第１のモードにおいて前記第１の複数のデータ信号を受信し、前記第２のモードにおいて前記第２の複数のデータ信号を伝達する第２の複数のデータパッドと、
前記第２の基準パッドに結合された第３の基準終端要素と、
前記第２の基準パッドに結合され、前記第１のモードにおいて第３の終端インピーダンスを示し、前記第２のモードにおいて第４の終端インピーダンスを示す第４の基準終端要素と、
を有する、通信システム。
【請求項２３】
トランスミッタと、レシーバと、第１および第２の基準終端要素のそれぞれに結合された基準パッドを含む集積回路における動作の方法であって、
前記方法は、
第１のモードにおいて、（ｉ）前記レシーバを使用して外部ソースからデータを受信すること、および前記基準パッドを使用して、前記外部ソースによって部分的に確立された基準電圧を受信すること、（ｉｉ）前記第１の終端要素および前記第２の終端要素のうち少なくとも１つによって提供されたインピーダンスを調整することによって、前記外部ソースによって部分的に確立された前記基準電圧に影響を与えること、および（ｉｉｉ）前記基準パッドにおいて示された電圧を使用して前記データを解釈すること、を含み、
第２のモードにおいて、（ｉ）前記トランスミッタを使用して前記外部ソースにデータを送信すること、および（ｉｉ）前記第１の終端要素および前記第２の終端要素のうち少なくとも１つによって提供された前記インピーダンスを調整することによって、前記外部ソースによって部分的に確立された前記基準電圧に影響を与えること、
を含む、方法。
【請求項２４】
前記第１のモードおよび前記第２のモードのそれぞれにおいて、前記インピーダンスを調整すること、前記第１の基準終端要素および前記第２の基準終端要素のそれぞれを調整することと、を含む、請求項２３に記載の方法。
【請求項２５】
前記第１の基準終端要素が、前記基準パッドと第１のＤＣ基準ノードとの間で結合され、前記第２の基準終端要素が前記基準パッドと第２のＤＣ基準ノードとの間で結合され、
前記第１のモードにおいて、前記インピーダンスを調整することが、前記第１の終端要素を流れる電流を抑止し、前記第２の終端要素を流れる電流をイネーブルすることを含み、
前記第２のモードにおいて、前記インピーダンスを調整することが、前記第１の終端要素を流れる電流をイネーブルし、前記第２の終端要素を流れる電流を抑止すること、
を含む、請求項２３に記載の方法。
【請求項２６】
集積回路の少なくとも一部を画定するデータ構造を記憶したコンピュータ可読媒体であって、前記データ構造が、
前記集積回路の外部の基準信号を示す基準パッドを表す第１のデータと、
前記基準パッドに結合され、第１および第２の終端インピーダンスを示す基準終端要素を表す第２のデータと、
受信時間中に前記集積回路への第１の情報信号を受信し、前記基準信号を受信するために前記基準パッドにそれぞれが結合された、複数のレシーバを表す第３のデータと、
送信時間中に前記集積回路から第２の情報信号を送信する複数のトランスミッタを表す第４のデータと、
前記基準終端要素に制御信号を発する制御回路を表し、前記受信時間中に前記第１の終端インピーダンスを選択し、前記送信時間中に前記第２の終端インピーダンスを選択する第５のデータと、
を備える、コンピュータ可読媒体。
【請求項２７】
集積回路の外部の基準信号を示す基準パッドと、
送信モードにおいて第１のデータ信号を送信し、受信モードにおいて第２のデータ信号を受信する複数の双方向データパッドと、
複数のトランスミッタであって、それぞれのトランスミッタが、前記第１のデータ信号を送信するために前記データパッドのそれぞれに結合された出力ノードを有する複数のトランスミッタと、
複数のレシーバであって、それぞれのレシーバが、前記基準信号を受信するために前記基準パッドに結合された第１の出力ノードおよび前記第２のデータ信号を受信するために前記データパッドのそれぞれに結合された第２の入力ノードを有する複数のレシーバと、
前記送信モードにおいて前記基準パッドにおける第１の基準終端インピーダンスおよび前記受信モードにおいて前記基準パッドにおける第２の基準終端インピーダンスを提供するための手段と、
を備える集積回路。
【請求項２８】
前記第１および第２の終端インピーダンスのうちなくとも１つを較正するための手段をさらに備える、請求項２７に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本発明は、集積回路内および集積回路間で伝達された信号の解釈のための基準信号を作成し配信することに関する。
【背景技術】
【０００２】
[0002]  典型的な高速デジタル通信システムにおけるトランスミッタおよびレシーバは、データを一連のシンボルとして伝え、各シンボルは、「単位間隔」または「ＵＩ」と呼ばれる期間に対して異なる論理値を表す。２-ＰＡＭ信号では、各シンボルは、相対的に高い電圧としての論理１または相対的に低い電圧としての論理０のいずれかを表す単一バイナリ「ビット」を表す。他のエンコードスキームとしては例えば、２つ以上の可能な論理値を任意のＵＩにおいて送信するスキーム、論理値をハイからロウへの遷移またはロウからハイへの遷移としてエンコードするスキーム、その他１つまたは複数のビット値に基づき信号を生成するスキームなどがある。トランスミッタはしたがって、相対的に異なる電圧レベル間で遷移する電圧信号として表されるビットパターンとしてデータを伝達することができる。レシーバは、この電圧信号を好適な基準信号と比較して各ＵＩにおける電圧レベルを識別することで、ビットパターン、したがって元のデータを回復することができる。
【０００３】
[0003]  トランスミッタは、電圧レベルを表し、それらの間で遷移するよう電源から電流を引く。しかしながら、電源は不完全である。例えば、供給電流を伝達するために使用されるラインおよびパッドは、寄生抵抗性、誘導性、容量性のインピーダンスを示す。残念ながら、このインピーダンスおよびデータ依存の供給電流は、共に供給電圧の変動を引き起こす。レシーバが採用する基準電圧もまた影響を受ける。結果として生じる供給および基準ノイズは、信号インテグリティに影響し、それゆえ性能を制限する。
【０００４】
[0004]  多くのシステムは、複数のデータストリームをパラレルで送信することで、より速いデータ転送速度をサポートする。例えば、８つのデータチャネルは、８つのデータストリームをパラレルで送信し、ＵＩごとに８つのビットを通信しうる。残念ながら、複数のビットを同時に送信および回復することは、供給電流がＵＩ間で大きく変動するため、データ依存の供給ノイズの問題を悪化させる。その結果生じる問題を、当業者は同時スイッチングノイズ（simultaneous switching noise）、またはＳＳＮと呼ぶ。このような不安定さは、供給および基準電圧に著しいノイズを生じさせ、それゆえ性能に悪影響を与える。
【０００５】
[0005]  添付された図面中の図において開示された主題は、限定的ではなく、例示的に説明され、同様の符号は同様の構成要素を示す。
【図面の簡単な説明】
【０００６】
【図１】[0006]  図１は、第１の集積回路（ＩＣ）１０５が、８つの双方向通信チャネルＤＱ［７：０］（ｔ）を介して第２のＩＣ１１０と通信する、通信システム１００を示す図である。
【図２】[0007]  図２は、別の実施形態に従う、ＩＣ２０５および２１０のそれぞれが、例えば疑似オープンドレインロジック（a pseudo-open-drain logic）（ＰＯＤＬ）を使用して通信するシステム２００を示す図である。
【図３Ａ】［0008］  図３Ａは、選択的なインピーダンスのために提供するために、いくつかの実施形態において使用することができる終端要素３００を示す図である。例えば、図１および図２の終端要素Ｚ１、Ｚ２、Ｚ３およびＺ４の１つまたは複数を、終端要素３００を使用して実装することができる。
【図３Ｂ】[0009]  図３Ｂは、選択的インピーダンスを提供するために使用することができる終端要素３５０の他の実施形態を示す図である。
【図３Ｃ】[0010]  図３Ｃは、選択的インピーダンスを提供するために使用することができる終端要素３６０のさらに別の実施形態を示す図である
【図４Ａ】［0011］  図４Ａは、図２のシステム２００の動作のアウトラインを示すフロー図４００を示す図である。
【図４Ｂ】[0012]  一実施形態に従う、図４Ａの較正ステップ４１０に使用することができる較正シーケンスを示すフロー図である。
【図５】[0013]  図５は、一実施形態に従う、ＩＣ５０５および５１０のそれぞれに、両ＩＣの外部の電圧基準５１５から共有基準電圧Ｖｒｅｆが提供されている、システム５００を示す図である。
【発明を実施するための形態】
【０００７】
[0014]  以下の記載は、双方向の基準終端スキームを使用してＳＳＮに関連する問題を軽減するシステムおよび方法を詳述する。これらのシステムには、関連した双方向または単方向データチャネルにおいてデータ信号を解釈するための基準信号を伝達する基準チャネルが含まれる。基準チャネルと関連付けられた終端インピーダンスが、関連したデータチャネルに沿うデータ送信の方向によって動的に変わる点で、基準信号は指向性である。記載されるシステムおよび方法は、遠隔トランスミッタで発生する供給ノイズスイッチングを追跡する態様で、レシーバにおける参照（例えば、基準電圧）の調整を可能にするために使用されることができ、それゆえＳＳＮ問題のいくつかを緩和しうる。記載されるシステムおよび方法はまた、双方向チャネルの２つの方向間のチャネル不整合を軽減するために使用することもできる。さらに、これらのスキームは、異なる供給電圧を有する集積回路間で通信するために使用することができ、有利なことにいくつかのシステムでは２つの基準ラインの必要性を排除することができる。
【０００８】
[0015]  図１は、第１の集積回路（ＩＣ）１０５が、８つの双方向シングルエンドの通信チャネルＤＱ０（ｔ）からＤＱ７（ｔ）、またはＤＱ［７：０］（ｔ）を介して、第２のＩＣ１１０と通信する、通信システム１００を示す。本実施形態によると、ＩＣ１０５および１１０は、両エンドで選択的に終端される双方向基準チャネルＶｒｅｆをサポートする。（本明細書における他の呼称と同様に、ＤＱ［７：０］（ｔ）およびＶｒｅｆというラベルは、ノードおよびそれに対応する信号の両方を指す。所与の呼称が信号またはコンダクタを指すかは、文脈から明らかとなろう。）
【０００９】
[0016]  基準チャネルＶｒｅｆの各エンドでの終端インピーダンスは少なくとも２つのモードをサポートする。１つのモードでは、終端インピーダンスは、ＩＣ１０５からＩＣ１１０へ信号を通信するために最適化され、もう１つのモードでは、反対の方向に信号を通信するために最適化されている。基準チャネルの終端インピーダンスを適合させることで、基準電圧Ｖｒｅｆに関連データラインのノイズをより詳細に追跡させ、その結果、信号レシーバが、受信した信号をより良く識別することが可能になる。その他の場合では、終端インピーダンスを適合させることで２つの方向間の不整合を較正することができる。
【００１０】
[0017]  本例では、ＩＣ１０５および１１０はそれぞれ、メモリコントローラとメモリ装置であり、情報チャネルＤＱ［７：０］（ｔ）は、データ信号を伝達する。しかし、図示するインタフェース回路は、より広範に適用可能であるので、メモリ特有の構造は省略する。図示する入力／出力回路は、本例ではどちらのＩＣについても同一であり、同様のラベルがついた要素も同一であるか、または類似である。簡潔にするため、以下の記述の多くはＩＣ１０５を中心とする。
【００１１】
[0018]  コントローラＩＣ１０５とメモリＩＣ１１０とに共通するいくつかの要素および信号は、同一の符号が付けられているが、「コントローラ」については「ｃ」または「メモリ」については「ｍ」が末尾に付けられている。この慣例に従って、コントローラＩＣ１０５は、基準パッド１２０を介して基準チャネルＶｒｅｆに結合された基準終端ブロック１１５ｃと、それぞれの情報パッド１３０における情報信号を送信および受信するための８つのトランシーバ１２５［７：０］と、トランシーバ１２５のそれぞれへ流れる信号の方向および基準終端ブロック１１５ｃの終端モードを制御する制御回路１３５ｃとを含む。基準終端ブロック１１５ｃは、２つの基準終端要素Ｚ１およびＺ２を含み、それぞれが基準パッド１２０と、供給ノードＶＤＤＱおよびグラウンドのうち１つとの間で接続される。終端要素Ｚ１およびＺ２のそれぞれは、インバータ１４０を介して共通の制御ノードＲＴｃに結合された制御ノードを含む。信号ＲＴｃは、ディアサートされると、終端要素Ｚ１およびＺ２の両方に高いインピーダンスを示させ、アサートされると、両方の終端要素に低い終端インピーダンスを示させる論理信号である。終端要素は、抵抗性もしくは容量性であるか、またはこの２つの組合せでありうる。キャパシタを採用する終端ネットワークを「減結合回路網」と呼んでよく、容量式の実施形態による終端ネットワークを代替的に「減結合回路網」と呼んでよい。
【００１２】
[0019]  トランシーバ１２５［０］は、スタブシリーズターミネイテッドロジック（Stub Series Terminated Logic）、すなわちＳＳＴＬと一般に呼ばれる信号スキームを共にサポートするトランスミッタＴｘと、レシーバＲｘと、終端回路１４５とを含む。送信モードでは、トランスミッタＴｘは、離散時間信号ＤＱｃｔ０［ｎ］を増幅し、かつ結果として得られる連続時間信号ＤＱ０（ｔ）を個別の情報パッド１３０において提示する。受信モードでは、レシーバＲｘは、着信連続時間信号を同一のチャネルＤＱ０（ｔ）において受信し、離散時間信号ＤＱｃｒ０［ｎ］を回復する。残りのトランシーバＴＣＶＲ［７：１］は同一である。
【００１３】
[0020]  システム１００は、本例では、メモリシステムであるため、データ信号ＤＱ０（ｔ）からＤＱ７（ｔ）またはＤＱ［７：０］（ｔ）を左から右へ送信することは、「書き込み」と呼ばれ、データ信号を反対方向で送信することは「読み出し」と呼ばれる。それゆえ、書き込み動作は、コントローラＩＣ１０５の観点からは「送信時間」を費やし、メモリＩＣ１１０の観点からは「受信時間」を費やすと考えられる。読み出し動作では役割が逆転する。コントローラＩＣ１０５は、要求チャネル（図示せず）を介してメモリ装置ＩＣ１１０を制御する。当業者には周知であるが、要求チャネルを上で伝達される情報信号は、例えば、コマンドおよびアドレス信号を含む。
【００１４】
[0021]  書き込み動作の間、ＩＣ１０５における制御回路１３５ｃは、出力イネーブル書き込み信号ＯＥｗをアサートし、ＩＣ１１０における制御回路１３５ｍは、出力イネーブル読み出し信号ＯＥｒをディアサートする。コントローラ側では、アサートされた信号ＯＥｗは、トランスミッタＴｘをイネーブルし、終端回路１４５をディスエーブルし、かつ、信号ＲＴｃをディアサートして終端要素Ｚ１およびＺ２の両方をディスエーブルする（終端が効果的に切断され、終端されたノードに対して高いインピーダンスを示す場合に、終端が「ディスエーブルされた」と言われる）。メモリ側では、ディアサートされた信号ＯＥｒがトランスミッタＴｘをディスエーブルし、終端回路１４５をイネーブルし、かつ、信号ＲＴｍをアサートして終端要素Ｚ３およびＺ４の両方をイネーブルする（終端されたノードに対して終端インピーダンスを示す場合に、終端が「イネーブルされた」と言われる）。このように構成されたシステム１００で、データチャネルＤＱ［７：０］（ｔ）のそれぞれと基準チャネルＶｒｅｆは、チャネルのコントローラ側において供給ノードＶＤＤＱおよびグランドに対して高いインピーダンスを示し、メモリ装置側では供給ノードＶＤＤＱおよびグランドに対して相対的に低いインピーダンスを示す。供給ノードＶＤＤＱおよびグランドは、他の実施形態では、他の基準値（例えば、ＩＣの供給電圧と異なる正もしくは負の電圧、または０ボルト）を伝達する。いくつかの実施形態では、これらのノードのそれぞれが、ＤＣ値を伝達することができる。ＤＣとは、データ信号の送信および受信の間、個別の電圧信号が比較的一定に保たれることを意味する。
【００１５】
[0022]  読み出し動作の間、ＩＣ１０５における制御回路１３５ｃは、出力イネーブル書き込み信号ＯＥｗをディアサートし、ＩＣ１１０における制御回路１３５ｍは、出力イネーブル読み出し信号ＯＥｒをアサートする。コントローラ側では、ディアサートされた信号ＯＥｗは、トランスミッタＴｘをディスエーブルし、終端回路１４５をイネーブル、かつ、信号ＲＴｃをアサートして終端要素Ｚ１およびＺ２の両方をイネーブルする。メモリ側では、アサートされた信号ＯＥｒがトランスミッタＴｘをイネーブルし、終端回路１４５をディスエーブルし、かつ、信号ＲＴｍをディアサートして終端要素Ｚ３およびＺ４の両方をディスエーブルする。このように構成されたシステム１００で、データチャネルＤＱ［７：０］（ｔ）のそれぞれと基準チャネルＶｒｅｆは、メモリ装置側において供給ノードＶＤＤＱおよびグランドに対して高いインピーダンスを示し、コントローラ側では供給ノードＶＤＤＱおよびグランドに対して相対的に低いインピーダンスを示す。
【００１６】
[0023]  システム１００は、終端要素を選択的にイネーブルおよびディスエーブルすることによって、データ送信の方向に基づき基準終端インピーダンスを変更する。しかし実際には、終端インピーダンスの方向に基づく変更は、それほど極端ではない。例えば、システムは、終端されたノードを完全に切断することなく、基準終端インピーダンスの値を増加させることができる。一般には、基準終端要素の値は、それぞれの信号方向について調節され、最良の信号性能を実現することができる。図１の例では、終端要素Ｚ１〜Ｚ４の４つの全ての値は、例えば、両方の信号方向について最も高い信号マージンまたは最も低いエラー率を示すように最適化されることができる。
【００１７】
[0024]  図２は、ＩＣ２０５および２１０のそれぞれが、例えば、疑似オープンドレインロジック（ＰＯＤＬ）スキームを使用して通信する、他の実施形態に従うシステム２００を示す。システム２００は、図１のシステム１００と動作的に類似するので、以下の記載は、相違点に重点を置く。システム２００は、チャネルＤＱ０（ｔ）およびＤＱ１（ｔ）の２つのみを示すが、一般的な実装では、より多くのチャネルを含む。
【００１８】
[0025]  ＩＣ２０５および２１０のそれぞれは、２つのトランシーバ２１５を含み、それぞれのトランシーバは、トランスミッタ２２０と、レシーバ２２５と、プルアップ終端レジスタＲｔとを、関連する制御トランジスタと共に含む。データチャネルＤＱ０（ｔ）およびＤＱ１（ｔ）に関連付けられた終端レジスタＲｔは、チャネルの特徴的なインピーダンスを、それぞれのレシーバ２２５の入力インピーダンスに整合するために備えられている。他の実施形態では、トランスミッタ２２０の出力インピーダンスを整合するために追加的な構造が含まれうる。インピーダンス整合の改善のため、終端要素Ｒｔのインピーダンスを較正するために制御システム（図示せず）を含んでもよい。終端要素を較正するための好適な方法および回路は、当業者には周知である。そのような方法および回路の詳細な記述は、簡潔さのために本明細書では省略する。
【００１９】
[0026]  ＩＣ２０５および２１０のそれぞれは、個別の終端ブロック２３０ｃ／２３０ｍを追加的に含む。２つの基準終端要素Ｚ１およびＺ２のそれぞれは、要素Ｚ１およびＺ２のインピーダンスを決定する較正信号Ｚｃ＿Ｃａｌの対を受信するためにレジスタ２４０ｃに結合された較正ポートを含む。ＩＣ２１０における基準終端要素Ｚ３およびＺ４は、較正信号Ｚｍ＿Ｃａｌを受信するためにレジスタ２４０ｍに結合された較正ポートを同様に含む。較正信号Ｚｃ＿ＣａｌおよびＺｍ＿Ｃａｌは、レシーバ２２５に対する信号マージンが最大になるように較正プロセスの間に選択される。終端要素Ｚ１およびＺ３は、本例では常にイネーブルされており、他の実施形態では、データチャネルが静止状態であるとき、電力を節約するために全ての終端要素をディスエーブルすることができる。
【００２０】
[0027]  図１の例のように、Ｃ２０５がメモリコントローラであり、ＩＣ２１０がメモリ装置であるとすると、以下の記載は、「書き込み動作」としての左から右へのデータ送信および「読み出し動作」としての右から左のデータ送信に言及する。書き込みについては、ＩＣ２０５は、出力イネーブル信号ＯＥｗをアサートし、ＩＣ１１０は、出力イネーブル信号ＯＥｒをディアサートする。ＩＣ２０５では、アサートされた信号ＯＥｗは、トランスミッタ２２０２をイネーブルし、終端レジスタＲｔを切断し、終端要素Ｚ２をイネーブルする。ＩＣ２１０では、ディアサートされた信号ＯＥｒは、トランスミッタ２２０をディスエーブルし、終端レジスタＲｔを信号チャネルに接続し、終端要素Ｚ４をディスエーブルする。３つのイネーブルされた終端要素Ｚ１、Ｚ２およびＺ３は、それゆえ基準チャネルにおける基準電圧Ｖｒｅｆを発生させる。
【００２１】
[0028]  読み出しについては、ＩＣ２０５は、出力イネーブル信号ＯＥｗをディアサートし、ＩＣ１１０は、出力イネーブル信号ＯＥｒをアサートする。それぞれのＩＣにおけるトランシーバ２１５の役割は逆転し、終端ブロック２３０は、変更された信号方向をサポートするよう再構成される。つまり、終端要素Ｚ２がディスエーブルされ、Ｚ４がイネーブルされ、それにより要素Ｚ１、Ｚ３およびＺ４は、基準チャネルにおける基準電圧Ｖｒｅｆを発生させる。図１の実施形態のように、システム２００のための終端インピーダンスの方向に基づく変更は、終端要素を完全にディスエーブルする必要がない。むしろ、４つの終端要素の値は、各信号方向のために最適化されることができる。
【００２２】
[0029]  図２の実施形態は、他の信号スキームをサポートするよう容易に修正できる。例えば、周知の「オープンドレイン」トランスミッタ構成を含むシステムは、図２に示すものと同様の終端スキームを使用することができる。そのようなオープンドレインの実施形態では、書き込みのためには終端要素Ｚ２／Ｚ３のインピーダンスは相対的に低く、Ｚ１／Ｚ４は高く設定され、読み出しのためには終端要素Ｚ２／Ｚ３のインピーダンスは相対的に高く、Ｚ１／Ｚ４は低く設定される。さらに別の実施形態では、図１および図２に示す４つの終端要素のうちの１つまたは複数を省略することができる。いずれの場合も、データフローの方向に基づき異なる終端インピーダンスを基準チャネルに提供することが目的であり、各終端インピーダンスは、対象のパフォーマンスメトリックを高めるために適合される。さらに、異なる供給または基準電圧を使用するＩＣの通信は、上に詳述したような動的終端ネットワークを使用してデータフローの方向に最適化された基準電圧信号を生成することができる。
【００２３】
[0030]  図３Ａは、図１および図２の終端要素Ｚ２に使用することができる終端要素３００を示す。終端要素Ｚ１、Ｚ３およびＺ４は、同様に実装することができる。出力イネーブル信号ＯＥｗがディアサートされると、ＡＮＤゲート３０５の集合がパラレルのトランジスタ３１０および３２０のゲートを接地して、グランドから終端Ｖｒｅｆを切断する。信号ＯＥｗがアサートされると、較正レジスタ２４０がトランジスタ３１０および３２０を制御することができるようになる。トランジスタ３１０はその後、１つまたは複数の異なるサイズのキャパシタ３２５を、ノードＶｒｅｆとグランドとの間で選択的に結合し、トランジスタ３２０は、１つまたは複数の異なるサイズのレジスタ３３０をキャパシタとパラレルで結合する。トランジスタ３１０および３２０を制御することで、レジスタ２４０は、終端Ｖｒｅｆとグランドとの間のインピーダンスをトリムすることができる。キャパシタ３２５およびレジスタ３３０の値は、例えば、比較的少ない数の制御ラインに対して広範なインピーダンスを提供するよう２進化されてよい。キャパシタとトランジスタの数および値は、調節の所望の範囲および粒度を提供するよう選択される。較正レジスタ２４０は、多数の記憶技術を使用して実装され、１つのレジスタからの出力は、インピーダンス要素間で共有することができる。インピーダンスを制御するための他の方法は、当業者には周知である。
【００２４】
[0031]  図３Ｂおよび図３Ｃは、他の実施形態による動的終端ネットワークを形成するために使用することができる終端要素３５０および３６０をそれぞれ示す。要素３５０は、供給および基準ノードの間に抵抗経路を有さず、減結合回路網を形成するために使用される。要素３６０は対照的に、供給ノード間に別個のキャパシタを有さず、それゆえ減結合を少ししか提供しない。本明細書で使用されるとおり、「基準終端要素」は、送信側および受信側における基準チャネルのインピーダンス調整を可能にするために使用される任意の構造（例えば、回路）でありうる。
【００２５】
[0032]  図４Ａは、図２のシステム２００の動作のアウトラインを示すフローチャート４００である。プロセスは、パワーオンリセット（ＰＯＲ）から開始され、この時システム２００が初期化される（ステップ４０５）。ステップ４０７では、データチャネルと関連づけられた終端要素Ｒｔは、それぞれのデータチャネルへのレシーバ２２０の入力インピーダンスと整合するために較正されうる。このような較正は、終端要素Ｒｔの抵抗値に影響しうる供給電圧および温度の変動を調整するために１度行うことができるか、または周期的に繰り返すことができる。
【００２６】
[0033]  次に、ステップ４１０では、終端ブロックＲｅｆＴｅｒｍ２３０ｍおよび２３０ｃは、コントローラＩＣ２０５からメモリＩＣ２１０へデータを書き込むためにインピーダンスを最適化するために較正される。一実施形態では、終端要素Ｚ１、Ｚ２およびＺ３を介した抵抗性および／または容量性のインピーダンスは、ＩＣ２１０におけるレシーバ２２５においてデータアイのための電圧およびタイミングマージンを最大にするように調整されている。信号マージンを最大化するための方法および回路は、当業者には周知であり、簡潔さのためここでは省略する。
【００２７】
[0034]  ステップ４１２では、終端ブロックＲｅｆＴｅｒｍ２４０ｍおよび２４０ｃは、メモリＩＣ２１０からコントローラＩＣ２０５にデータを読み出すためにインピーダンスを最適化するために較正される。一実施形態では、一実施形態では、終端要素Ｚ１、Ｚ３およびＺ４を介した抵抗性および／または容量性のインピーダンスは、ＩＣ２０５におけるレシーバ２２５においてデータアイのための電圧およびタイミングマージンを最大にするように調整されている。
【００２８】
[0035]  書き込みおよび読み出しのために終端ブロックを較正するためにステップ４１０および４１２が完了すると、図２のシステムは、メモリアクセス（書き込みおよび読み出し）動作をサポートするために準備される。メモリコントローラ２０５は、プロセッサ（図示せず）からの命令に対してメモリＩＣ２１０に応答してアクセス要求を生成する。
【００２９】
[0036]  図４Ａを再び参照して、メモリコントローラＩＣがメモリＩＣにアクセスする命令を受信する場合（決定４１５）、コントローラＩＣは、アクセス命令が書き込みであるかどうかを判定する（決定４２０）。書き込みである場合、コントローラＩＣは、送信モードに入り、かつ要求をメモリＩＣに伝達し、受信モードに入る。コントローラからメモリＩＣへの要求は、単方向または双方向の要求チャネル（図示せず）上で行われる。それゆえ、それぞれの送信および受信モードにおいて、かつ、各送信および受信時の継続時間中に、コントローラＩＣおよびメモリＩＣは、それぞれ出力イネーブル信号ＯＥｗおよびＯＥｒをアサートおよびディアサートし（ステップ４２５）、上述のとおりデータおよび基準チャネルの終端スキームをセットアップする。書き込みデータはその後、コントローラＩＣからメモリＩＣへ記憶のために送信される。書き込みが完了すると、コントローラおよびメモリＩＣは、それぞれの送信および受信モードから出て、プロセスは、決定４１５に戻り、別のメモリアクセス要求を待つか、または未処理の要求を見つける。
【００３０】
[0037]  決定４２０が、要求されたアクセスは書き込みでないと判断した場合、この簡潔な例においては、コントローラＩＣは、読み出しアクセスを想定する。コントローラおよびメモリＩＣは、それぞれ出力イネーブル信号ＯＥｗおよびＯＥｒをディアサートおよびアサートし（ステップ４３５）、上述のとおり読み出し方向についてデータおよび基準チャネルのための終端スキームをセットアップする。読み出しデータはその後、コントローラＩＣにメモリＩＣから送信される。読み出しが完了すると、プロセスは、決定４１５に戻り、別のメモリアクセス要求を待つか、または未処理の要求を見つける。
【００３１】
[0038]  図４Ｂは、一実施形態による図４Ａの較正ステップ４１０に使用することができる較正シーケンスを示すフローチャートである。ステップ４５０から開始し、本例が図２のシステムに関することを鑑みると、終端要素Ｚ２はイネーブルされ、要素Ｚ４はディスエーブルされる（最も高いインピーダンスの設定にされる）。その後、チャネルの１つ、例えば、ＤＱ０（ｔ）を選択して犠牲チャネル（victim channel）にし、他のチャネルを侵略チャネル（aggressor channel）にするよう選択する。このコンテクストでは、侵略チャネルは、電力供給ノイズを生成し、犠牲チャネル性能を劣化させる信号を伝達するチャネルである。
【００３２】
[0039]  基準信号をＩＣ２１０に提供するために使用される３つの終端要素Ｚ１、Ｚ２およびＺ３は、有限な数の終端設定を集合的にサポートする。例えば、図３に示すとおり各終端要素が８つの選択端子を含むとする。そのようなシステムは、（８×３）２＝５７６の一意の終端設定を作成し、図２の例では、較正信号Ｚｃ＿Ｃａｌ、信号Ｚｃ＿Ｃａｌの組合せ、および信号Ｚｍ＿Ｃａｌの部分によって表される。ステップ４６０では、信号Ｚ＿Ｃａｌは、第１の設定であるゼロに設定される。ステップ４６０ではまた、犠牲リンクに帰するエラーマージンは、まだ計測されていないが、ゼロに初期化される。マージンは、タイミングマージン、電圧マージンまたはこの２つの組合せであることができる。
【００３３】
[0040]  図４Ｂの較正シーケンスのゴールは、攻撃リンクにおいて深刻なノイズの存在下で、犠牲リンクのマージンを最大化すること、および、これを終端要素Ｚ１、Ｚ２およびＺ３（デジタル信号Ｚｃ＿Ｃａｌとして集合的に表される）の値の最適な組合せを選択することによって行うことである。ステップ４６５では、テストパターンが犠牲チャネルに伝達され、一方、ノイズを含む攻撃信号は、攻撃チャネルに伝達される。供給および基準ノイズは、送信された信号の周波数に応じて変動し、攻撃信号は、ノイズを最大化するよう選択される。理想的な攻撃データパターンは、電力供給ネットワーク（ＰＳＮ）共鳴周波数において電力供給ノイズを励起する。犠牲チャネル上のテストパターンは、例えば、疑似ランダムビットストリームであることができる。テストパターンおよび攻撃信号は、図４Ｂの残りのステップの間維持される。
【００３４】
[0041]  ステップ４７０では、犠牲チャネル上のテストパターンのエラーマージンは、任意の数の周知のマージン技術を使用して測定される。新しい値ＮｅｗＭａｒｇｉｎが、記憶された値Ｍａｒｇｉｎよりも大きい場合（決定４７５）、新しい値が記憶され、関連するインピーダンス設定Ｚ_Ｃａｌがセーブされる（出力４８０）。いずれの場合も、インピーダンス設定がインクリメントされる（ステップ４８０）。決定４９０ごとに、結果として得られるＺ＿Ｃａｌが最大Ｚ＿Ｃａｌ設定よりも大きい場合、出力４８０でセーブされた設定は、終端要素Ｚ１、Ｚ２およびＺ３のインピーダンス値を設定するためにしようされる。しかしながら、設定Ｚ＿Ｃａｌが決定４９０における最大値をまだ上回らない場合、プロセスはステップ４７０に戻る。較正シーケンスは、それゆえ、書き込み動作のために最大のマージンを生成するインピーダンスの組合せを決定する。
【００３５】
[0042]  図４Ｂのプロセスは、活動状態の終端要素Ｚ１、Ｚ２およびＺ３についての値の可能な組合せの全てに対する攻撃ノイズの存在下で、犠牲チャネルのマージンをテストする。残りの終端要素Ｚ４は、書き込み動作には使用されず、それゆえ不活性である（例えば、最も高いインピーダンス状態に設定される）。他の実施形態では、より多くまたはより少ない終端要素が同様に較正される。
【００３６】
[0043]  図４Ａに示すとおり、読み出し較正ステップ４１２が図４Ｂに示す書き込み較正に続く。読み出し較正は、終端要素Ｚ４だけが較正されること、要素Ｚ１およびＺ３がステップ４１０で決定された値にされ、要素Ｚ２が不活性であることを除き、書き込み較正と同様である。他の実施形態では、要素Ｚ１およびＺ３はまた、読み出しおよび書き込み動作のために個別に較正されることができるか、または４つの全ての要素が読み出し方向において最大マージンのために較正されることができる。
【００３７】
[0044]  図５は、ＩＣ５０５および５１０のそれぞれに、両方のＩＣの外部の電圧基準５１５から共有の基準電圧Ｖｒｅｆが備えられる一実施形態形に従うシステム５００を示す。各ＩＣは、個別の基準終端ブロック５２０ｃおよび５２０ｍを含み、これらは個別のルックアップテーブル（ＬＵＴ）５２５ｃおよび５２５ｍを含む。システム５００は、上で詳述したシステム１００および２００と動作的に類似であり、同じラベルの要素は同一であるかまたは類似である。ＬＵＴ５２５ｃおよび５２５ｍにおける値は、図４Ｂに関連して上で詳述した態様で得られる。
【００３８】
[0045]  本例では、外部から提供される基準電圧Ｖｒｅｆは、どちらのＩＣに対しても同一である。しかしながら実際は、ＩＣ５０５および５１０のそれぞれにおけるトランシーバ１２５間の不均衡さを無視すると、信号性能を劣化させる。例えば、ＩＣ５０５およびＩＣ５１０間のプロセス、温度よび供給電圧変動が、受信信号と、そのローカル基準電圧との間のわずかな異なるＤＣ電圧オフセットをもたらしうる。終端要素Ｚ１〜Ｚ４についての抵抗値は、このような（動的な、電源投入時の、または一度限りの、またはその他の）ローカル変動を補償するように調整され、それゆえ各受信ＩＣに適合された基準電圧を提供する。容量もまた、ＩＣ５０５とＩＣ５１０との間でいずれの方向にも情報を伝達するときに基準チャネルの各エンドに提供された切断の程度を変更するよう調節されることができる。ＬＵＴ５２０ｃおよび５２０ｍは、信号方向に基づきそれぞれの終端要素への異なる値を提供することができるようプログラムされることができ、電圧基準５１５は、同様に信号方向に基づき異なる基準電圧を提供することができる。
【００３９】
[0046]  上記説明および添付図面では、特定の用語および図面記号が、本発明の完全な理解を提供するために記されている。場合によっては、用語および記号は、本発明の実施に必要ない特定の細部を意味してもよい。例えば、金属酸化膜半導体（ＭＯＳ）トランジスタを含むもとのとして記述または図示される回路は、代替的にバイポーラ技術または信号制御電流フローが得られるその他の技術を使用して実装されてもよい。さらに、図１および２に示すチャネルは双方向性であるが、上述のタイプの双方向基準チャネルは、少なくともと２つが信号を相対する方向に伝達する単方向チャネルの集合を供することができる。例えば、メモリコントローラと１つまたは複数のメモリ装置との間に延在する命令および要求インタフェースは、単方向でありうるが、専用の単方向読み出しチャネルまたは双方向読み出し／書き込みチャネルと共有の双方向基準チャネルを採用することができる。
【００４０】
[0047]  本明細書において説明した回路のうちの１つ以上を備える集積回路または集積回路の部分を設計するプロセスの生成は、例えば、磁気テープ、光ディスク、または磁気ディスク等のコンピュータ可読媒体であってもよい。コンピュータ可読媒体には、集積回路または集積回路の部分として物理的に具体化し得る回路を記述するデータ構造または他の情報を符号化してもよい。様々なフォーマットをこのような符号化に使用し得るが、これらデータ構造は一般に、カルテック中間フォーマット（Caltech Intermediate Format（ＩＣＦ））、CalmaのＧＤＳＩＩストリームフォーマット（ＧＤＳＩＩ）、または電子設計交換フォーマット（ＥＤＩＦ）で書かれる。集積回路設計の当業者は、上記で詳述したようなタイプの概略図および対応する説明からこのようなデータ構造を作成し、そのデータ構造をコンピュータ可読媒体に符号化することができる。集積回路製造の当業者は、このような符号化データを使用して、本明細書で説明した回路のうちの１つ以上を備える集積回路を製造することができる。
【００４１】
[0048]  本発明は、特定の実施形態に関連して記載したが、これらの実施形態の変形が当業者には明らかであろう。例えば、上に詳述したポイントトゥポイント、チップトゥチップの実施形態は、マルチドロップバスに拡張可能であり、かつ、より大きなまたは小さなシステム内およびシステム間での通信に拡張可能である。さらに、上述の実施形態によりもたらされる利点は、他のタイプの信号および信号システムに拡張可能である。本明細書に詳述するタイプの双方向基準スキームから恩恵を受ける信号スキームは、レシーバ終端が例えば、一例に過ぎないが、供給ノードＶＤＤＱ、ラムバスシグナリングレベル（ＲＳＬ）などの代わりにグランドに終端されるニアグランドシグナリングを含む。さらに別の実施形態では、伝達された信号は、マルチパルス振幅変調（マルチＰＡＭ）信号でありうる。
【００４２】
[0049]  さらに、構成要素によっては、互いに直接接続されて示されるものもあれば、中間構成要素を介して接続されて示されるものもある。各事例において、相互接続または「結合」する方法が、２つ以上の回路ノードまたは端子間にある所望の電気通信を確立する。このような結合は、当業者に理解されるように、いくつかの回路構成を使用して達成可能なことが多い。したがって、添付の特許請求の範囲の趣旨および範囲は、上記説明に限定されるべきではない。「means for」または「step for」を特に挙げる請求項のみが、米国特許法第１１２条第６段落において要求されるように解釈されるべきである。
【図１】
2013507040.tif 000003
【図２】
2013507040.tif 000004
【図３Ａ】
2013507040.tif 000005
【図３Ｂ】
2013507040.tif 000006
【図３Ｃ】
2013507040.tif 000007
【図４Ａ】
2013507040.tif 000008
【図４Ｂ】
2013507040.tif 000009
【図５】
2013507040.tif 000010
【国際調査報告】
2013507040.tif 000011
2013507040.tif 000012