【事件の表示】
　特許第２９１０３０３号「情報処理装置」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第２９１０３０３号の請求項１および３に係る特許を維持する。
【　　　　　　　　　　　　　　　　理　由】
　
１．手続の経緯
　特許第２９１０３０３号に係る発明についての出願は、平成３年５月１０日に特許出願され、平成１１年４月９日にその特許の設定登録がなされ、その後、その特許について、異議申立人相原光政より特許異議の申立がなされたものである。
２．特許異議申立てについて
ア．本件発明
　特許第２９１０３０３号の請求項１及び３に係る発明は、その特許請求の範囲の請求項１及び３に記載された次のとおりのものである（以下、それぞれ「本件第１発明」、「本件第２発明」という。）。
「【請求項１】プロセッサと主記憶メモリと、入出力デバイスと、該プロセッサと接続したプロセッサバスと、該主記憶メモリに接続したメモリバスと、該入出力デバイスと接続したシステムバスとを有する情報処理装置において、該プロセッサバスと該メモリバスと該システムバスと接続し、これらのバスを経て該プロセッサと該主記憶メモリと該入出力デバイスとの間でのデータ転送を行う接続装置を備えており、該接続装置は、該プロセッサと該主記憶メモリとの間で、該プロセッサバスと該メモリバスを用いて第１のデータ信号および第１のアドレス信号を転送するとともに、該入出力デバイスに該第１のデータ信号および該第１のアドレス信号を転送しない第１のモードと、該主記憶メモリと該入出力デバイスとの間で、該メモリバスと該システムバスを用いて、第２のデータ信号および第２のアドレス信号を転送するとともに、該プロセッサに該第２のデータ信号および該第２のアドレス信号を転送しない第２のモードと、該入出力デバイスと該プロセッサとの間で、該システムバスと該プロセッサバスを用いて、第３のデータ信号および第３のアドレス信号を転送するとともに、該主記憶メモリに該第３のデータ信号および該第３のアドレス信号を転送しない第３のモードとからなるモードのいずれか１つのモードでデータの転送を行うことを特徴とする情報処理装置。
【請求項３】該プロセッサには少なくとも一つのキャッシュメモリが接続されていることを特徴とする請求項１記載の情報処理装置。」
イ．申立ての理由の概要
　特許異議申立人相原光政は、証拠として甲第１号証刊行物（特開昭６０−２５２９７８号公報）及び甲第２号証刊行物（ＣＯＭＰＵＴＥＲ　ＤＥＳＩＧＮ　ＤＥＣＥＭＢＥＲ　１，１９８９）を提出し、本件第１発明は甲第１号証刊行物に記載された発明に基づいて当業者が容易に想到できたものであるから本件第１発明の特許は特許法第２９条第２項の規定に違反してなされたものであり、また、本件第２発明は甲第１号証刊行物及び甲第２号証刊行物に記載された発明に基づいて当業者が容易に想到できたものであるから本件第２発明の特許は特許法第２９条第２項の規定に違反してなされたものであるから、特許法第１１３条第１項第２号の規定により取り消されるべき旨、さらに、本件第１発明及び本件第２発明の特許は特許法第３６条第４項に規定する要件を満たしていない特許出願に対してなされたものであるから、特許法第１１３条第１項第４号の規定により取り消されるべきものである旨主張している。
ウ．刊行物記載の発明
　甲第１号証刊行物には、「バスアーキテクチュアを有するデータ処理システム」に関する発明が記載されており、第４頁右下欄第１３行〜第５頁左上欄第２０行には「第１図のシステムは、中央処理装置即ちＣＰＵ１、１つのアクセス制御ユニット２、１組の３方向通信ゲート３、メインメモリ即ちＭＭ４及び共通チャンネル即ちＢＵＳ６を介して並行に接続されている複数の入力／出力プロセッサ即ちＩ／ＯＰ５−１を含む。ＢＵＳ６は、アドレス／データ／命令の３方向転送用の１群のリ一ド６Ａ（例えば２０本のリ一ド）及び対立方向制御信号の転送用の１群のリ一ド６Ｂからなる。リード６Ａの群は、３方向ゲート３の第１入力／出力群Ｃに接続されている。…ＣＰＵ１は、アドレス／データ／命令の３方向転送のために、２０本のリードの１群からなるチャンネル７Ａを通してゲート３の第２入力／出力群Ａと通信する。…メモリ４は、メモリ４とゲート３の第３入力／出力群Ｂとの間にアドレス／データ／命令の３方向転送を行うために、リード８Ａの１群からなるチャンネル８を介してゲート３と制御ユニット２とに通信し、…。」と記載され、この記載と第１図によれば、ＣＰＵ１、メインメモリ４、Ｉ／ＯＰ５−１〜５−Ｎが、それぞれリード７Ａ、８Ａ、６Ａを介して、３方向通信ゲート３により相互に通信可能に接続されている構成が開示されていると認められる。また、上記記載によれば、甲第１号証刊行物には、プロセッサバス（リード７Ａ）とメモリバス（リード８Ａ）とシステムバス（リード６Ａ）と接続し、これらのバスを経てプロセッサと主記憶メモリと入出力デバイスとの間でのデータ転送を行う接続装置（３方向通信ゲート３）が開示されているものと認められる。
　また、甲第１号証刊行物の第１５頁右上欄第１１行〜同欄第１８行には、「制御信号Ｓ１，Ｓ０，ＧＡの論理レベルによるゲート３の状態は、次の表によって確立される。
　Ｓ１　Ｓ０　ＧＡ　　ステータス
　０　　０　　×　　　Ａ→Ｂ，Ａ→Ｃ
　０　　１　　０　　　Ｂ→Ａ，Ｂ→Ｃ
　１　　０　　０　　　Ｃ→Ｂ，Ｃ→Ａ
　１　　０　　１　　　Ｃ→Ｂ
　０　　１　　１　　　Ｂ→Ｃ　　　　　　」
と記載され、また、甲第１号証刊行物の第１５頁左下欄第７行〜第１６頁左上欄第８行には、
「第一グループ：ＣＰＵ１メモリアクセスオペレーション又はＣＰＵ内部オペレーション。
　Ｉ／Ｏオペレーションが何ら行われていないため、フリップフロップ４４は確実にリセットされ、Ｓ１＝０となる。…
１’の場合−メモリ４のアドレス指定又は書込み。
　ＣＤＯＵＴ＝１及びＯＡ＝１であるため、Ｓ０＝０及びＧＡ＝１の結果になる。ゲート３は、…接続Ａ→Ｂ，Ａ→Ｃを実施する。…接続Ａ→Ｂは常に用いられ、これに対し接続Ａ→Ｃは後に検討される特定の場合（Ｉ／Ｏ命令）において用いられる。
２’の場合−メモリ４の読出し、或いはＣＰＵ１の内部オペレーション。
　ＣＤＯＵＴ＝０であるため、Ｓ０＝１及びＧＡ＝０の結果になる。ゲート３は、既に検討された遅延をもって接続Ｂ→Ａ，Ｂ→Ｃを実施する。…接続Ｂ→Ａが実際に用いられる。」と記載されている。これらの記載によれば、３方向通信ゲート３の状態は、制御信号Ｓ１、Ｓ０、ＧＡの論理レベルによって定まり、ＣＰＵ１によるメモリアクセスオペレーションでは、メモリ４のアドレス指定又は書込み時において、Ｓ１＝０，Ｓ０＝０，ＧＡ＝１となり、接続Ａ→Ｂが実施され、また、メモリ４の読出し時においては、Ｓ０＝１及びＧＡ＝０となって接続Ｂ→Ａが実施され、こうして、ＣＰＵ１によるメモリアクセスオペレーションでは、３方向接続ゲート３によってリード７Ａとリ一ド８Ａとの接続が実施されるものと認められる。
　また、甲第１号証刊行物の第１６頁左上欄第１２行〜同頁右下欄第１０行には、
「第２グループ：Ｉ／ＯＰメモリアクセスオペレーション。
　斯かるオペレーションはＩ／Ｏサイクルの活性化を通して行われ、メモリ４のアドレス指定の第１フェーズによって且つ書込みあるいは読出しの第２フェーズによって構成される。…従って、Ｓ１＝１であり、Ｓ０＝０である。ＣＤＯＵＴは、論理レベル１（書き込みオペレーション）と論理レベル０の両方に置かれる。しかし、ＧＡは、論理レベル０に置かれると同じように論理レベル１にも置かれることができる。いずれにしても、ＢＵＳサイクルの開始において指令される且つメモリサイクルの開始において各自に効果的となる接続Ｃ→Ｂが保証される。更に、ＧＡ＝０である場合、接続Ｃ→Ａが始動する。しかしながら、チャンネル７Ａに現われるデータと、同時に実行されるＣＰＵ１サイクルに用いられる情報との間の如何なる干渉も防ぐことができる。何となれば、ＣＰＵサイクルの第１フェーズ（ＯＡ＝１）の期間中、確実にＧＡ＝１となり、可能な外部オペレーション（メモリアドレス指定）が第２フェーズの始まる前に中断されるからである。Ｉ／Ｏサイクルの第２フェーズに対しては、以下の場合が可能である。
　１’の場合−書込みオペレーション。
　既に始動された接続Ｃ→Ｂは、サイクルの終了まで保持されなければならない。…
　２’の場合一読出しオペレーション。
　サイクルの第フェーズの期間中、Ｂ→Ｃが確立されなければならない。…
　即ちＳ１＝０であり、且つ、確実にＣＤＯＵＴ＝１であるため、またＳ０＝１という結果にもなる。…接続Ｂ→Ｃは、ＢＵＳサイクルの終了まで維持される。」と記載され、この記載によれば、メインメモリ４とＩ／ＯＰ５との間で通信を行う際に、Ｓ１＝１，Ｓ０＝０として接続Ｃ→Ｂを実施してＩ／ＯＰ５からメインメモリ４へのアドレス指定及びデータ書込みを行い、Ｓ１＝０，Ｓ０＝１として接続Ｂ→Ｃを実施してメインメモリ４から読み出したデータをＩ／ＯＰ５へ転送する構成が開示されているものと認められる。従って、甲第１号証刊行物の上記記載によれば、主記憶メモリ（メインメモリ４）と入力デバイス（Ｉ／ＯＰ５）との間で、メモリバス（リード８Ａ）とシステムバス（６Ａ）を用いて、第２のデータ信号（メモリからの読出し或いは書込み信号）および第２のアドレス信号（メモリアクセスのためのアドレス信号）を転送するとともに、プロセッサに第２のデータ信号および第２のアドレス信号を転送しない（ＧＡ＝１とすることでリード７Ａを切り離す）第２のモードが開示されているものと認められる。
　更に、甲第１号証刊行物の第１８頁右上欄第１６行〜第１９頁左下欄第３行には、「…プロセッサＩ／ＯＰはメモリ４を介してＣＰＵ１と通信することが可能である。これらのプロセッサは、メモリ書き込みオペレーションを通して、ＣＰＵ１に意図されているいくつかのメッセージＭＡＬＢＯＸの名称を持つメモリ領域にロードすることができる。…このメッセージの一部分は、関数コードＦＣであり、及びこのメッセージがアドレス指定されるＩ／ＯＰを識別するチャンネル数ＣＮである。ここで銘記すべきことは、ゲート３の制御論理により、コードＦＣ及びチャンネル数ＣＮがメモリチャンネル８Ａとチャンネル６Ａの両方に転送されることである。…このようにして、…このＩ／ＯＰはＩ／Ｏ命令の正しい転送先（ＣＮ）を確かめることができ且つ優先的なメモリアクセス要求の可能な存在により特定の時間にわたって拒否され得るメモリアクセスを必要とすることなくこのメッセージ（関数コードＦＣ）の基本成分を検討することができる。」と記載され、この記載によれば、プロセッサＩ／ＯＰとＣＰＵ１とがメモリ４のＭＡＩＬＢＯＸを介してメッセージを通信する際に、チャンネル７Ａ、ゲート３、チャンネル６Ａを介して、Ｉ／ＯＰにメッセージの一成分を送信し、Ｉ／ＯＰは転送先を確かめ、メッセージの基本成分を検討する構成が開示されているものと認められる。
　また、甲第１号証刊行物の第１６頁右上欄第１１行〜同欄第１９行には、「（接続Ｃ→Ａの状態で）チャンネル７Ａに現われるデータと、同時に実行されるＣＰＵ１サイクルに用いられる情報との間の如何なる干渉も防ぐことができる。何となれば、ＣＰＵサイクルの第１フェーズの期間中、確実にＧＡ＝１となり、可能な外部オペレーション（メモリアドレス指定）が第２フェーズの始まる前に中断されるからである。」と記載されている。
　次に、甲第２号証刊行物は、ＶＡＸ９０００というメインフレームの構成に関するものであり、第１８頁第２欄〜第３欄の「■Ｔｈｅ ａｒｃｈｔｅｃｔｕｒｅ」と第２２頁に掲載された図によれば、プロセッサ（ＣＰＵ１〜４）と、主記憶メモリ（ＭＥＭＯＲＹ）と、入出力デバイス（Ｉ／Ｏ　ＣＯＮＴＲＯＬ）と、該プロセッサと接続したプロセッサバスと、該主記憶メモリに接続したメモリバスと、該入出力デバイスと接続したシステムバスとを有する情報処理装置（ＶＡＸ９０００システム）が開示されている。
　また、このシステムにおいて、該プロセッサバスと該メモリバスと該システムバスと接続し、これらのバスを経て該プロセッサと該主記憶メモリと該入出力デバイスとの間でのデータ転送を行う接続装置（ＳＹＳＴＥＭ　ＣＯＮＴＲＯＬ ＵＮＩＴ）が備えられていることが示されている。
　更に、この図から明らかなように、該プロセッサ（ＣＰＵ１〜４）には少なくとも一つのキャッシュメモリ（ＣＡＣＨＥ）が接続されていることが明示されている。
エ．対比・判断
ａ．第２９条第２項違反について
　甲第１号証刊行物には「主記憶メモリと入出力デバイスとの間で、メモリバスとシステムバスを用いて、第２のデータ信号および第２のアドレス信号を転送するとともに、プロセッサに第２のデータ信号および第２のアドレス信号を転送しない第２のモード」が、甲第２号証刊行物にはプロセッサにキャッシュメモリが接続されていることが、それぞれ記載されているものの、甲第１、２号証刊行物のいずれにも、本件第１発明における「プロセッサと主記憶メモリとの間で、プロセッサバスとメモリバスを用いて第１のデータ信号および第１のアドレス信号を転送するとともに、入出力デバイスに第１のデータ信号および第１のアドレス信号を転送しない第１のモード」および「入出力デバイスとプロセッサとの間で、システムバスとプロセッサバスを用いて、第３のデータ信号および第３のアドレス信号を転送するとともに、主記憶メモリに第３のデータ信号および第３のアドレス信号を転送しない第３のモード」でデータ転送を行うことは記載されていない。また、甲第１、２号証刊行物には３種のバスの使用効率を最大限に高めるという課題が示されていないので、第２のモードのみ記載されている甲第１号証刊行物記載のものから上記第１，３のモードを導き出すことはできない。
　したがって、本件第１発明は甲第１号証刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものとすることはできず、さらに、本件第２発明は甲第１、２号証刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものとすることはできない。
ｂ．第３６条違反について
　異議申立人は、本件特許請求の範囲の「該入出力デバイスと該プロセッサとの間で、該システムバスと該プロセッサバスを用いて、第３のデータ信号および第３のアドレス信号を転送するとともに、該主記憶メモリに該第３のデータ信号および該第３のアドレス信号を転送しない第３のモード」において、入出力デバイスとプロセッサとの間で、システムバスとプロセッサバスを用いてデータ信号およびアドレス信号を転送する動作と並行して、メインメモリのみではメモリバスを介して何らかの動作を実行できるとは認められず、従って、本件特許請求の範囲の構成のみからでは、「プロセッサバス、メモリバス、及びシステムバスの少なくとも３種複数本のバスの内、任意の２種が連動動作している間、他の１種が独立動作することができる」という本件特許発明の効果が得られるとは考えられず、本件特許発明は、当業者がその実施を容易にできる程度に、発明の構成及び効果が記載されているとは認められない旨主張している。しかしながら、本件特許明細書の【発明の効果】の「以上、詳述してきた本発明によれば、プロセッサバス、メモリバス、及びシステムバスの少なくとも３種複数本のバスの内、任意の２種が連動動作している間、他の１種が独立動作することができるので、各バスの使用効率を最大にするという効果がある。特に、プロセッサバス上に複数のプロセッサが接続されている場合、又はキャッシュメモリシステムが接続されている場合等にＤＭＡ動作と複数のプロセッサ間、又はプロセッサとキャッシュメモリシステム間のデータ転送を同時に行え、又、プロセッサメインメモリアクセスと複数のシステムバス接続デバイス間のデータ転送を同時に行えるなどの効果がある。」の記載によれば、本件特許発明の効果である「プロセッサバス、メモリバス、及びシステムバスの少なくとも３種複数本のバスの内、任意の２種が連動動作している間、他の１種が独立動作することができる」ことは、「プロセッサバス上に複数のプロセッサが接続されている場合、又はキャッシュメモリシステムが接続されている場合等にＤＭＡ動作と複数のプロセッサ間、又はプロセッサとキャッシュメモリシステム間のデータ転送を同時に行え、又、プロセッサメインメモリアクセスと複数のシステムバス接続デバイス間のデータ転送を同時に行える」ことを意味していることは明らかであるから、異議申立人の主張する記載不備はない。
オ．むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件請求項１に係る発明及び本件請求項３に係る発明についての特許を取り消すことはできない。
　また、他に本件発明についての特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１２年４月２７日（２０００．４．２７）