(57)【要約】【課題】  高性能の半導体構造およびかかる構造を製造する方法を提供する。【解決手段】  半導体構造は、半導体基板１２の上面１４上に位置する、例えばＦＥＴのような少なくとも１つのゲート・スタック１８を含む。構造は更に、少なくとも１つのゲート・スタックのチャネル４０上にひずみを誘発する第１のエピタキシ半導体材料３４を含む。第１のエピタキシ半導体材料は、少なくとも１つのゲート・スタックの対向側に存在する基板内の１対のくぼみ領域２８の実質的に内部で少なくとも１つのゲート・スタックの設置場所に位置する。くぼみ領域の各々において第１のエピタキシ半導体材料の上面内に拡散拡張領域３８が位置する。構造は更に、拡散拡張領域の上面上に位置する第２のエピタキシ半導体材料３６を含む。第２のエピタキシ半導体材料は、第１のエピタキシ半導体材料よりも高いドーパント濃度を有する。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板１２の上面１４上に位置する少なくとも１つのゲート・スタック１８と、
前記少なくとも１つのゲート・スタックの対向側に存在する１対のくぼみ領域２８の実質的に内部で前記少なくとも１つのゲート・スタックの設置場所に位置する第１のエピタキシ半導体材料３４であって、前記少なくとも１つのゲート・スタックのチャネル上にひずみを誘発する、第１のエピタキシ半導体材料と、
前記くぼみ領域の各々において前記第１のエピタキシ半導体材料の上面内に位置する拡散拡張領域３８と、
前記拡散拡張領域３８の上面上に位置する第２のエピタキシ半導体材料３６であって、前記第１のエピタキシ半導体材料よりも高いドーパント濃度を有する、第２のエピタキシ半導体材料と、
を含む、半導体構造。
【請求項２】
前記１対のくぼみ領域が、前記半導体基板の台座３０によって相互に分離されている、請求項１に記載の半導体構造。
【請求項３】
前記台座が実質的に直線状の側壁３２を有する、請求項２に記載の半導体構造。
【請求項４】
前記台座が砂時計の形状を有する、請求項２に記載の半導体構造。
【請求項５】
前記第１のエピタキシ半導体材料が、ドーピングされていないか、または５ｘ１０１８原子／ｃｍ３未満のドーパント濃度を有する、請求項１に記載の半導体構造。
【請求項６】
前記第２のエピタキシ半導体材料が１ｘ１０１９原子／ｃｍ３より大きいドーパント濃度を有する、請求項１に記載の半導体構造。
【請求項７】
前記第１のエピタキシ半導体材料がＳｉＧｅを含む、請求項１に記載の半導体構造。
【請求項８】
前記第１のエピタキシ半導体材料がＳｉ：Ｃを含む、請求項１に記載の半導体構造。
【請求項９】
前記半導体基板内に位置するハロー注入領域４２を更に含み、前記ハロー領域が前記拡散拡張領域および前記第１のエピタキシ半導体材料に接触している、請求項１に記載の半導体構造。
【請求項１０】
前記第２のエピタキシ半導体材料の少なくとも上面上に位置する金属半導体合金を更に含む、請求項１に記載の半導体構造。
【請求項１１】
前記半導体基板の表面上に位置する基部を有し、前記少なくとも１つのゲート・スタックの側壁と接触する側方縁部を有する第１のスペーサと、前記第２のエピタキシ半導体材料の上面上に位置する基部を有し、前記第１のスペーサ２６の側壁と接触する側方縁部を有する第２のスペーサ４４と、を更に含む、請求項１に記載の半導体構造。
【請求項１２】
深部のイオン注入ソース領域も深部のイオン注入ドレイン領域も存在しない、請求項１に記載の半導体構造。
【請求項１３】
前記第１のエピタキシ半導体材料の上面が、前記半導体基板の前記上面と同一平面であるか、または前記上面よりも上に延出する、請求項１に記載の半導体構造。
【請求項１４】
前記第１のエピタキシ半導体材料の上面が前記半導体基板の前記上面の下に位置する、請求項１に記載の半導体構造。
【請求項１５】
ゲート・スタック１８の設置場所で半導体基板１２内に１対のくぼみ領域２８を形成するステップと、
各くぼみ領域内に第１のエピタキシ半導体材料３４を形成するステップであって、前記第１のエピタキシ半導体材料の格子定数が前記半導体基板の格子定数と異なる、ステップと、
前記第１のエピタキシ半導体材料の上面上に第２のエピタキシ半導体材料３６を形成するステップであって、前記第２のエピタキシ半導体材料が前記第１のエピタキシ半導体材料よりも高いドーパント濃度を有する、ステップと、
前記第２のエピタキシ半導体材料から前記第１のエピタキシ半導体材料の上部内にドーパントを拡散させることによって、前記第１のエピタキシ半導体材料と前記第２のエピタキシ半導体材料との間に拡張領域３８を形成するステップと、
を含む、半導体構造を製造する方法。
【請求項１６】
前記１対のくぼみ領域を形成する前記ステップが、ウェット・エッチング、ドライ・エッチンギ、またはそれらの組み合わせを含む、請求項１５に記載の方法。
【請求項１７】
前記１対のくぼみ領域を形成する前記ステップが、ドライ・エッチングの後に側方ウェット・エッチ・プロセスを行って、前記１対のくぼみ領域間に前記半導体基板の砂時計形状の台座を形成することを含む、請求項１５に記載の方法。
【請求項１８】
前記第１のエピタキシ半導体材料を形成する前記ステップがエピタキシャル成長プロセスを含む、請求項１５に記載の方法。
【請求項１９】
前記第１のエピタキシ半導体材料を形成する前記ステップがインシチュー・ドーピング・エピタキシャル成長プロセスを含む、請求項１５に記載の方法。
【請求項２０】
前記第２のエピタキシ半導体材料を形成する前記ステップがインシチュ・ドーピング・エピタキシャル成長プロセスを含む、請求項１５に記載の方法。
【請求項２１】
前記第１および第２のエピタキシ半導体材料を形成する前記ステップが、各材料の形成間で真空を中断させることなく行われる、請求項１５に記載の方法。
【請求項２２】
前記拡張領域を形成する前記ステップが、８００℃以上の温度で実行されるアニールを含む、請求項１５に記載の方法。
【請求項２３】
前記拡張領域を形成した後にハロー注入領域を形成するステップを更に含む、請求項１５に記載の方法。
【請求項２４】
少なくとも前記第２のエピタキシ半導体材料の上面の上に金属半導体合金を形成するステップを更に含む、請求項１５に記載の方法。
【請求項２５】
前記ゲート・スタックが第１のスペーサを含み、前記拡張領域を形成した後に前記第２のエピタキシ半導体材料の上面の上に第２のスペーサを形成する、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造およびこれを製造する方法に関する。更に具体的には、本発明は、二層埋め込みエキタピシ半導体ソース領域およびドレイン領域を含む高性能半導体構造に関する。
【背景技術】
【０００２】
半導体デバイス基板内の機械的応力は、デバイス性能を調整するために広く用いられている。例えば、一般的なシリコン技術においては、チャネルが圧縮応力下にある場合はホール移動度が高くなるが、チャネルが引張応力下にある場合は電子移動度が高くなる。従って、かかるデバイスの性能を向上させるために、ｐチャネル電界効果トランジスタ（ｐＦＥＴ）またはｎチャネル電界効果トランジスタ（ｎＦＥＴ）あるいはその両方のチャネル領域において圧縮応力または引張応力あるいはその両方を有利に生成させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，３２９，９２３号
【特許文献２】米国公開番号第２００５／０１１６２９０号（２００５年６月２日付）
【特許文献３】米国特許第７，０２３，０５５号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
望ましい応力下のシリコン・チャネル領域を生成するための１つの可能な手法は、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのソース領域およびドレイン領域内に埋め込みシリコン・ゲルマニウム（ＳｉＧｅ）またはシリコン炭素（Ｓｉ：Ｃ）ストレッサ（stressor）を形成して、ソース領域とドレイン領域との間に位置するチャネル領域に圧縮または引張ひずみを誘発することである。かかる埋め込みストレッサを形成するために、半導体業界において２つの一般的な技法が用いられている。第１の技法は、最新埋め込みストレッサ・プロセスと称することができ、拡張部形成の後にインシチューで（in situ）ドーピングしたストレッサ材料を形成する。この最新の埋め込みストレッサ・プロセスでは、応力保存および低いソース／ドレイン抵抗が得られるが、このプロセスによって設けられるＦＥＴは、深く高濃度のドーピングされたソースおよびドレイン領域を形成するので、不良の短チャネル効果を呈する。一般的に用いられる第２の手法は、初期埋め込みストレッサ・プロセスであり、拡張部イオン注入を実行する前に非ドープのエピタキシ・ストレッサ材料を形成する。この技法ではデバイス・チャネルの近傍で応力が改善されるが、プロセスのこの段階で拡張部イオン注入を実行することによって応力緩和が見られる。また、この技法には複雑な第１のスペーサが必要であり、高ｋ／金属ゲート・スタックとの適合性の問題がある。
【０００５】
半導体業界におけるこれらの利点にもかかわらず、ストレッサの近接性と短チャネル効果との間で良好なバランスを保つ埋め込みストレッサ技術を更に改良することが必要とされている。
【課題を解決するための手段】
【０００６】
本発明は、高性能の半導体構造およびかかる構造を製造する方法を提供する。高性能半導体構造は、二層埋め込みエピタキシ半導体ソース領域およびドレイン領域を含む。二層の第１の層は、ドーピングされていないか低濃度にドーピングされたエピタキシ半導体材料であり、少なくとも１つのゲート・スタックの設置場所で半導体基板内に位置するくぼみ領域の大部分を充填する。第１のエピタキシ半導体材料は、短チャネル効果を劣化させることなく、デバイス・チャネルにひずみを生成する。二層の第２の層は、インシチュー・ドーピング・エピタキシ半導体材料であり、そのドーパント濃度は第１のエピタキシ半導体材料よりも実質的に大きい。第２のエピタキシ半導体材料は、高いドーパント活性化により、拡張領域を形成するためのドーパント・ソースを提供する。更に、第２のエピタキシ半導体材料は、優れた短チャネル効果を呈し、結果として得られる構造の外部抵抗を低下させる。高性能半導体構造は、従来のような深部の高濃度にドーピングしたソース領域および従来のような深部の高濃度にドーピングしたドレイン領域を含まない。このため、構造は、ひずみ保存および短チャネル制御に優れている。
【０００７】
本発明の一態様において、半導体基板の上面上に位置する、例えばＦＥＴのような少なくとも１つのゲート・スタックを含む高性能の半導体構造が提供される。構造は更に、少なくとも１つのゲート・スタックのチャネル上にひずみを誘発する第１のエピタキシ半導体材料を含む。第１のエピタキシ半導体材料は、少なくとも１つのゲート・スタックの設置場所に位置し、少なくとも１つのゲート・スタックの対向側に存在する基板内の１対のくぼみ領域の実質的に内部に存在する。くぼみ領域の各々において第１のエピタキシ半導体材料の上面内に拡散拡張領域が位置する。構造は更に、拡散拡張領域の上面上に位置する第２のエピタキシ半導体材料３６を含む。第２のエピタキシ半導体材料は、第１のエピタキシ半導体材料よりも高いドーパント濃度を有する。
【０００８】
本発明の別の態様において、上述の高性能半導体構造を製造する方法が提供される。この方法は、ゲート・スタックの設置場所で半導体基板内に１対のくぼみ領域を形成するステップを含む。次いで、各くぼみ領域内に、半導体基板の格子定数と異なる格子定数を有する第１のエピタキシ半導体材料を形成する。第１のエピタキシ半導体材料の上面上に、第１のエピタキシ半導体材料よりも高いドーパント濃度を有する第２のエピタキシ半導体材料を形成する。第２のエピタキシ半導体材料から第１のエピタキシ半導体材料の上部内にドーパントを拡散させることによって、第１のエピタキシ半導体材料と第２のエピタキシ半導体材料との間に拡張領域を形成する。また、この方法は、拡張領域の形成後に、第２のエピタキシ半導体材料の上面の上に金属半導体合金領域を形成するステップを含むことができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態において使用可能である半導体基板の表面上に位置する少なくとも１つのゲート・スタックを含む初期構造を示す図（横断面）である。
【図２】少なくとも１つのゲート・スタックの設置場所で半導体基板内に１対のくぼみ領域を形成した後の図１の構造を示す図（横断面）である。
【図３】少なくとも１つのゲート・スタックの設置場所で半導体基板内に１対のファセットくぼみ領域を形成した後の図１の構造を示す図（横断面）である。
【図４】半導体基板の格子定数とは異なる格子定数を有する（非ドーピングまたは低濃度ドーピングされている）第１のエピタキシ半導体材料をくぼみ領域の各々に充填した後、更に、第１のエピタキシ半導体材料の上面上に第２のエピタキシ半導体材料（第１の半導体材料に比べて高濃度にドーピングされている）を形成した後の、図２に示した構造を示す図（横断面）である。
【図５】くぼみ領域の各々において第１のエピタキシ半導体材料の上部内に拡張領域を形成した後の、図４の構造を示す図（横断面）である。
【図６】任意のハロー領域を形成した後の、図５の構造を示す図（横断面）である。
【図７】例えば任意のゲート電極キャップの除去、第２のスペーサの形成、第２のエピタキシ半導体材料上の少なくとも上面上の金属半導体合金領域の形成を含む更に別の処理を行った後の図６の構造を示す図（横断面）である。
【図８】図４から図７に示したステップを実行した後の、図３に示した構造を示す図（横断面）である。
【発明を実施するための形態】
【００１０】
以下の説明において、本発明のいくつかの態様を理解するために、特定の構造、構成要素、材料、寸法、処理ステップおよび技法等、多数の具体的な詳細事項を記載する。しかしながら、本発明はこれらの具体的な詳細事項がなくても実施可能であることは当業者には認められよう。他の例では、本発明を曖昧にするのを避けるために、周知の構造または処理ステップについては詳細には記載しない。
【００１１】
ある層、領域、または基板としての要素が、別の要素の「上に」または「上方に」あるという場合、これは他の要素の直接上にある可能性があり、または介在する要素が存在する可能性もあることは理解されよう。これに対して、ある要素が別の要素の「直接上に」または「直接上方に」あるという場合、介在する要素は存在しない。また、ある要素が別の要素の「下に」または「下方に」あるという場合、これは別の要素の直接下にあるか、もしくは直接下方にある可能性があり、または介在する要素が存在する可能性もあることは理解されよう。これに対して、ある要素が別の要素の「直接下に」または「直接下方に」あるという場合、介在する要素は存在しない。
【００１２】
これより、以下の考察および本出願の添付図面を参照することにより、本発明の実施形態について更に詳細に記載する。本発明の図面は、本明細書において以下で更に詳細に参照するが、例示的な目的で与えるものであり、このため一定の縮尺どおりに描かれているわけではない。
【００１３】
最初に図１を参照すると、本発明の一実施形態において使用可能である初期構造１０が示されている。初期構造１０は、少なくとも１つのアクティブ領域１４を有する半導体基板１２を含む。また、半導体基板１２は少なくとも１つの分離領域１６も含む。初期構造１０は更に、半導体基板１２の少なくとも１つのアクティブ領域１４の上面上に位置する少なくとも１つのゲート・スタック１８を含む。典型的にパターニングされている少なくとも１つのゲート・スタック１８は、下部から上部に、ゲート誘電体２０、ゲート電極２２、および任意のゲート電極キャップ２４を含む。ゲート電極キャップ２４は、本明細書において誘電キャップと称することも可能である。例えば内側スペーサ２６のような第１のスペーサ２６は、初期構造１０に存在するゲート・スタックの各々の側壁上に位置する。
【００１４】
図１に示す初期構造１０は、従来の方法によって形成することができ、当業者に周知の材料を含むことができる。例えば、初期構造１０の半導体基板１２は、限定ではないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＧａＮ、ＩｎＡｓ、ＩｎＰ、および他の全てのＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体を含むいずれかの半導体材料から構成することができる。半導体基板１２の半導体材料は、用いる半導体材料の種類に応じた第１の格子定数を有する。また、半導体基板１２は、有機半導体または、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）、もしくはゲルマニウム・オン・インシュレータ（ＧＯＩ）等の多層半導体を含むことができる。本発明の一実施形態では、半導体基板１２はＳＯＩ基板を含み、Ｓｉ等の上部および下部の半導体材料層が、埋め込み酸化物等の埋め込み誘電体によって離間している。本発明の他の実施形態では、半導体基板１２は、Ｓｉ含有半導体材料すなわちシリコンを含む半導体材料で構成することが好ましい。半導体基板１２は、ドーピングされている場合もドーピングされていない場合もあり、または、ドーピング領域および非ドーピング領域を含む場合もある。半導体基板１２は、単結晶方位を含むことができ、または異なる結晶方位を有する少なくとも２つの同一平面の表面領域を含むことができる（後者の基板は当技術分野においてハイブリッド基板と称される）。ハイブリッド基板を用いる場合、｛１００｝結晶表面上には典型的にｎＦＥＴが形成され、｛１１０｝結晶平面上には典型的にｐＦＥＴが形成される。ハイブリッド基板は、当技術分野において周知の技法によって形成することができる。例えば、共有の米国特許第７，３２９，９２３号、米国公開番号第２００５／０１１６２９０号（２００５年６月２日付）、および米国特許第７，０２３，０５５号を参照のこと。これら各々の全体的な内容は引用により本願にも含まれるものとする。
【００１５】
少なくとも１つの分離領域１６は、典型的に、半導体基板１２内にアクティブ領域すなわちデバイス領域を形成するように、半導体基板１２内に形成されている。少なくとも１つの分離領域１６は、トレンチ分離領域またはフィールド酸化物分離領域とすることができる。トレンチ分離領域（これは図１に示されている）は、当業者に周知の従来のトレンチ分離プロセスを用いて形成される。例えば、トレンチ分離領域を形成する際に、トレンチ誘電体を用いたトレンチのリソグラフィ、エッチング、および充填を用いることができる。任意に、トレンチ充填の前にトレンチにライナを形成することができ、トレンチ充填の後に高密度化ステップを実行することができ、トレンチ充填の後に平坦化プロセスを行うこともできる。トレンチ分離領域の高さは、フッ化水素酸を含む溶液によるエッチング等のウェット・エッチング・プロセスを実行することによって調節可能である。フィールド酸化物は、シリコン・プロセスのいわゆる部分酸化を用いて形成することができる。
【００１６】
アクティブ領域１４等の様々なアクティブ領域を（例えばイオン注入プロセスによって）ドーピングして、異なるデバイス領域内にウェル領域を形成することができる。明確さのため、本出願の図面にはウェル領域は具体的に示さない。ｐＦＥＴデバイスのウェル領域は典型的にｎ型ドーパントを含み、ｎＦＥＴデバイスのウェル領域は典型的にｐ型ドーパントを含む。同一の導電型のデバイスのウェル領域のドーパント濃度は、同一または異なるものとすることができる。同様に、異なる導電型のデバイスのウェル領域のドーパント濃度は、同一または異なるものとすることができる。
【００１７】
半導体基板１２を処理した後、当業者に周知のいずれかの従来のプロセスを用いて少なくとも１つのゲート・スタック１８を形成する。一実施形態においては、少なくとも１つのゲート・スタック１８の形成は、様々な材料層を堆積し、次いで堆積した材料をリソグラフィおよびエッチングによりパターニングすることによって行う。本発明の別の実施形態では、少なくとも１つのゲート・スタック１８は、ダミーのゲート材料の使用を含む置換ゲート・プロセスによって形成される。
【００１８】
少なくとも１つのゲート・スタック１８を形成する際に用いる技法とは無関係に、少なくとも１つのゲート・スタック１８は、下部から上部に、ゲート誘電体２０、ゲート電極２２、および任意のゲート電極キャップ２４を含む。ゲート誘電体２０は、例えば酸化物、窒化物、酸窒化物、またはその多層スタックを含むいずれかのゲート絶縁性材料を含む。本発明の一実施形態においては、ゲート誘電体２０は、半導体酸化物、半導体窒化物、または半導体酸窒化物である。本発明の別の実施形態では、ゲート誘電体２０は、例えば３．９のような酸化シリコンの誘電率よりも高い誘電率を有する誘電金属酸化物を含む。典型的に、用いられるゲート誘電体２０は４．０よりも大きい誘電率を有するが、より典型的には誘電率は８．０よりも大きい。かかる誘電材料を本明細書では高ｋ誘電体と称する。例示的な高ｋ誘電体は、限定ではないが、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、そのケイ酸塩、およびその合金を含む。また、これらの高ｋ材料の多層スタックをゲート誘電体２０として用いることも可能である。ｘの各値はそれぞれ０．５から３までであり、ｙの各値はそれぞれ０から２までである。
【００１９】
ゲート誘電体２０の厚さは、これを形成するために用いる技法によって変動し得る。典型的に、ゲート誘電体２０は１ｎｍから１０ｎｍまでの厚さを有するが、より典型的には厚さは２ｎｍから５ｎｍまでである。高ｋゲート誘電体をゲート誘電体２０として用いる場合、高ｋゲート誘電体は１ｎｍのオーダーまたはそれ未満の有効酸化物厚さを有することができる。
【００２０】
ゲート誘電体２０は、当技術分野において周知の方法によって形成することができる。本発明の一実施形態においては、ゲート誘電体２０は、例えば化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、分子ビーム堆積（ＭＢＤ）、パルス・レーザ堆積（ＰＬＤ）、液体ミスト化学堆積（ＬＳＭＣＤ：liquid source misted chemicaldeposition）、および原子層堆積（ＡＬＤ）等の堆積プロセスによって形成することができる。あるいは、ゲート誘電体２０は、例えば熱酸化または熱窒化あるいはその両方等の熱プロセスによって形成することができる。
【００２１】
少なくとも１つのゲート・スタック１８のゲート電極２２は、限定ではないが、多結晶シリコン、多結晶シリコン・ゲルマニウム、元素金属、（例えばタングステン、チタニウム、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウム、および白金）、少なくとも１つの元素金属の合金、元素金属窒化物（例えば窒化タングステン、窒化アルミニウム、および窒化チタニウム）、元素金属シリサイド（例えばタングステン・シリサイド、ニッケル・シリサイド、およびチタニウム・シリサイド）、およびその多層を含むいずれかの導電性材料を含む。一実施形態では、ゲート電極は金属ゲートから構成される。一実施形態では、ゲート電極は多結晶シリコンから構成される。
【００２２】
ゲート電極２２は、例えば化学気相堆積（ＣＶＤ）、プラズマ増強化学気相堆積（ＰＥＣＶＤ）、蒸着、物理気相堆積（ＰＶＤ）、スパッタリング、化学溶液堆積、原子層堆積（ＡＬＤ）、および他の同様の堆積プロセスを含む従来の堆積プロセスを用いて形成することができる。ゲート電極２２としてＳｉ含有材料を用いる場合は、インシチューでのドーピング堆積プロセスを用いること、または、堆積を用いた後にイオン注入または気相ドーピング等のステップを行ってＳｉ含有材料内に適切な不純物を導入することのいずれかによって、適切な不純物内にＳｉ含有材料をドーピングすることができる。金属シリサイドを形成する場合は、従来のシリサイド形成プロセスを用いる。
【００２３】
このように堆積したゲート電極２２は典型的に１０ｎｍから１００ｎｍまでの厚さを有するが、より典型的には厚さは２０ｎｍから５０ｎｍまでである。
【００２４】
本発明のいくつかの実施形態においては、ゲート電極２２の上に任意のゲート電極キャップ２４を形成することができる。任意のゲート電極キャップ２４は、誘電性の酸化物、窒化物、酸窒化物、または多層スタックを含むそれらのいずれかの組み合わせを含む。一実施形態では、任意の誘電電極キャップ２４は窒化シリコンから構成される。任意のゲート電極キャップ２４が存在する場合、任意のゲート電極キャップ２４は、例えばＣＶＤおよびＰＥＣＶＤを含む当業者に周知の従来の堆積プロセスを用いて形成される。あるいは、任意のゲート電極キャップ２４は、例えば酸化または窒化あるいはその両方等の熱プロセスによって形成することができる。任意のゲート電極キャップ２４の厚さは、用いる正確なキャップ材料およびこれを形成する際に用いるプロセスに応じて変動し得る。典型的に、任意のゲート電極キャップ２４は５ｎｍから２００ｎｍまでの厚さを有するが、より典型的には厚さは１０ｎｍから５０ｎｍまでである。典型的に、ゲート電極２２がポリシリコン等のＳｉ含有材料である場合には任意のゲート電極キャップ２４が用いられる。
【００２５】
また、図１に示す初期構造１０は、例えば内側スペーサ２６のような第１のスペーサも含み、この基部は基板１２の上面上に位置している。第１のスペーサ２６の縁部はゲート・スタック１８の側壁上に位置している。第１のスペーサ２６は、例えば酸化物、窒化物、酸窒化物、またはそのいずれかの組み合わせ等のいずれかの誘電材料を含む。必須ではないが典型的に、第１のスペーサ２６は、任意のゲート電極キャップ２４とは異なる材料から構成される。一実施形態では、第１のスペーサ２６は酸化シリコンまたは窒化シリコンから構成される。
【００２６】
第１のスペーサ２６は、当業者に周知のプロセスを用いて形成することができる。例えば、第１のスペーサ２６は、第１のスペーサ材料を堆積した後にエッチングを行うことによって形成可能である。第１のスペーサ２６の幅は、その基部で測定した場合、典型的に２ｎｍから５０ｎｍであるが、より典型的には、基部で測定した幅は５ｎｍから１５ｎｍである。
【００２７】
図１および他の図面では単一のアクティブ領域１４および単一のゲート・スタック１８の存在を示すが、本発明は２つ以上のアクティブ領域または２つ以上のゲート・スタックあるいはその両方が存在する場合にも実施可能であることは認められよう。２つ以上のゲート・スタックが存在する場合、異なるゲート・スタックは同一または異なるゲート誘電体またはゲート電極材料あるいはその両方を有することができる。異なるゲート誘電体およびゲート電極材料は、ある領域ではあるタイプの材料の形成を阻止するための阻止マスクを用い、別の領域では阻止マスクを含まずにこの材料を形成することによって得ることができる。２つ以上のゲート・スタックを設けた場合、これらのゲート・スタックは同一または異なる導電型のＦＥＴを形成する際に用いることができる。
【００２８】
図２を参照すると、少なくとも１つのゲート・スタック１８の設置場所で半導体基板１２内に１対のくぼみ領域２８を形成した後の図１の構造が示されている。１対のくぼみ領域２８は、基板１２内で特定のゲート・スタックの対向側に形成されていることがわかる。例えばソース／ドレイン・トレンチのような１対のくぼみ領域２８は、当業者に周知のエッチング技法を用いて形成される。少なくとも１つのゲート・スタック１８および第１のスペーサ２６は、エッチング・プロセスの間のエッチ・マスクとして機能する。くぼみ領域２８の深さは、基板１２の上面からくぼみ領域２８の下部まで測定した場合、典型的に２０ｎｍから１５０ｎｍまでであり、より典型的には３０ｎｍから７０ｎｍである。
【００２９】
１対のくぼみ領域２８を形成する際に使用可能であるエッチングは、ウェット・エッチング、ドライ・エッチング、またはウェット・エッチングおよびドライ・エッチングの組み合わせを含む。一実施形態では、１対のくぼみ領域２８を形成する際に異方性エッチングを用いる。別の実施形態では、１対のくぼみ領域２８を形成する際に等方性エッチングを用いる。更に別の実施形態では、１対のくぼみ領域２８を形成する際に異方性エッチングおよび等方性エッチングの組み合わせを用いることができる。１対のくぼみ領域２８を形成する際にドライ・エッチングを用いる場合、ドライ・エッチングは、反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチング、イオン・ビーム・エッチング、およびレーザ・アブレーションの１つを含むことができる。１対のくぼみ領域２８を形成する際にウェット・エッチングを用いる場合、ウェット・エッチングは、例えば、半導体基板１２の露出したアクティブ領域１４を選択的にエッチングする水酸化アンモニウム等のいずれかの化学エッチャントを含む。いくつかの実施形態では、１対のくぼみ領域２８を形成する際に結晶学的エッチング・プロセスを用いることができる。
【００３０】
図２に示した実施形態においては、エッチングによって設けられる半導体基板１２内の１対のくぼみ領域２８は、実質的に直線状の側壁３２を有する半導体基板１２の台座３０によって分離されている。台座３０の実質的に直線状の側壁３２は、図２に示すように多少のテーパ形状を有する場合がある。くぼみ領域の一方が半導体基板１２内にソース・トレンチを形成し、他方のくぼみ領域が半導体基板１２内にドレイン・トレンチを形成することがわかる。
【００３１】
図３を参照すると、代替的な構造が示されており、これは、砂時計形状の台座３０’によって分離された１対のファセットくぼみ領域２８’を有するように形成することができる。図３に示す代替的な構造は、ドライ・エッチング・プロセスを用いた後に側方ウェット・エッチング・プロセスを行うことによって形成可能である。側方ウェット・エッチング・プロセスは、例えば水酸化アンモニウムを含むことができる。
【００３２】
形成されるくぼみ領域の種類とは無関係に、くぼみ領域２８の各々には第１のエピタキシ半導体材料３４を実質的に充填する。この材料３４の格子定数は、残りの半導体基板１２の格子定数とは異なっている。例えば、半導体基板１２をシリコンで形成する場合、第１のエピタキシ半導体材料３４は、例えばシリコン・ゲルマニウム（ＳｉＧｅ）、シリコン炭素（Ｓｉ：Ｃ）、シリコン・ゲルマニウム炭素（ＳｉＧｅＣ）とすることができる。一実施形態では、シリコン基板上にｐＦＥＴを形成する場合、第１のエピタキシ半導体材料３４はＳｉＧｅから構成される。本発明の別の実施形態では、シリコン基板上にｎＦＥＴを形成する場合、第１のエピタキシ半導体材料３４はＳｉ：Ｃから成る。
【００３３】
一実施形態においては、第１のエピタキシ半導体材料３４は非ドーピングとすることができる。すなわちドーパント濃度はゼロである。別の実施形態では、第１のエピタキシ半導体材料３４は低濃度にドーピングされている。「低濃度にドーピングされている」とは、第１のエピタキシ半導体材料３４のドーパント濃度が５ｘ１０１８原子／ｃｍ３未満であり得ることを意味するが、より典型的にはドーパント濃度は１ｘ１０１８原子／ｃｍ３未満である。第１のエピタキシ半導体材料３４内に存在することができるドーパントの種類は、形成しているデバイスの種類に依存する。例えば、デバイスがｐＦＥＴである場合には、第１のエピタキシ半導体材料３４内に、例えばホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）を含む元素周期表のＩＩＩＡ族からのドーパント原子を組み込むことができる。デバイスがｎＦＥＴである場合には、第１のエピタキシ半導体材料３４内に、リン（Ｐ）、ヒ素（Ａｓ）、およびアンチモン（Ｓｂ）を含む元素周期表のＶＡ族からのドーパント原子を組み込むことができる。
【００３４】
第１のエピタキシ半導体材料３４は、１対のくぼみ領域２８を完全に充填するか、または１対のくぼみ領域２８を部分的に充填することができる。第１のエピタキシ半導体材料３４によって１対のくぼみ領域２８を完全に充填することは、第１のエピタキシ半導体材料３４が残りの半導体基板１２の上面と同一平面である実施形態を含む。あるいは、第１のエピタキシ半導体材料３４によって１対のくぼみ領域２８を完全に充填することは、第１のエピタキシ半導体材料３４が残りの半導体基板１２の上面よりも上に延在する実施形態を含む。図面に示した例示的な実施形態では、第１のエピタキシ半導体材料３４の上面は、残りの半導体基板１２の上面と同一平面である。
【００３５】
第１のエピタキシ半導体材料３４は、当業者に周知のいずれかのエピタキシャル成長プロセスを用いて１対のくぼみ領域２８内に形成される。エピタキシャル成長によって、第１のエピタキシ半導体材料３４が結晶であり、第１のエピタキシ半導体材料３４が形成されている半導体基板１２の表面のものと同じ結晶学的構造を有することが確実となる。一実施形態では、第１のエピタキシ半導体材料３４を形成する際に、コンフォーマルなエピタキシャル成長プロセスを用いることができる。コンフォーマルなエピタキシャル成長プロセスの利用によって、第１のエピタキシ半導体材料３４が、各くぼみ領域を画定する半導体基板１２の露出表面とコンフォーマルであることが確実となる。すなわち、コンフォーマルなエピタキシャル・プロセスが提供する１対のくぼみ領域２８内の第１のエピタキシ半導体材料３４は、各くぼみ領域の輪郭に沿っている。第１のエピタキシ半導体材料３４が低濃度にドーピングされている実施形態では、第１のエピタキシ半導体材料３４は、インシチューでのドーピング・エピタキシャル成長プロセスを用いて形成することができ、ドーパント原子は前駆体ガス混合物内に組み込まれる。第１のエピタキシ半導体材料３４を形成する際に用いられる前駆体の種類は当業者には周知である。
【００３６】
第１のエピタキシ半導体材料３４の上面上に第２のエピタキシ半導体材料３６を形成する。第２のエピタキシ半導体材料３６は、第１のエピタキシ半導体材料３４と同一または異なる半導体材料で構成することができるが、同一であることが好ましい。しかしながら、第２のエピタキシ半導体材料３６は第１のエピタキシ半導体材料３４よりもドーパント濃度が高いという点で、第２のエピタキシ半導体材料３６は第１のエピタキシ半導体材料３４とは異なる。すなわち、第２のエピタキシ半導体材料３６は、第１のエピタキシ半導体材料３４と比べて高濃度にドーピングされている。「高濃度にドーピングされている」とは、ドーパント濃度が１ｘ１０１９原子／ｃｍ３よりも大きい（ｐ型またはｎ型）ことを意味するが、より典型的にはドーパント濃度は１ｘ１０２０原子／ｃｍ３よりも大きい。本出願の一実施形態では、単結晶Ｓｉ基板を用いる場合、第２のエピタキシ半導体材料３６は仮像ＳｉＧｅまたはＳｉ：Ｃを含む。
【００３７】
第２のエピタキシ半導体材料３６は、第１のエピタキシ半導体材料３４に関して上述したコンフォーマルなエピタキシ・プロセスを含む従来のエピタキシャル成長プロセスによって形成される。第２のエピタキシ半導体材料３６を形成する際に、いずれかの既知の前駆体を用いることができる。本発明のいくつかの実施形態では、第１および第２のエピタキシ半導体材料は、これらの材料の形成間で真空を中断させることなく形成することができる。他の実施形態では、第１および第２のエピタキシ半導体材料は、各エピタキシャル成長ステップ間で真空を中断させることによって形成される。第１および第２のエピタキシ半導体材料は、この構造の二層埋め込みエピタキシ半導体ソース／ドレイン領域を形成することがわかる。
【００３８】
図４は、図２に示した１対のくぼみ領域２８内に第１のエピタキシ半導体材料３４および第２のエピタキシ半導体材料３６を形成した後に形成される構造を示す。図３に示した１対のくぼみ領域２８’を第１のエピタキシ半導体材料３４および第２のエピタキシ半導体材料３６によって充填した場合にも、同様の構造が得られる。第１のエピタキシ半導体材料３４はデバイス・チャネルにひずみを与え、第２のエピタキシ半導体材料３６は、以降のアニーリング・ステップによって第１のエピタキシ半導体材料３６の上部に拡張領域を形成するために用いられることがわかる。いくつかの実施形態では、第２のエピタキシ半導体材料３６はこの構造内に隆起したソース／ドレイン領域を形成する。
【００３９】
ここで図５を参照すると、アニーリング・ステップを実行して、第２のエピタキシ半導体材料３６から第１のエピタキシ半導体材料３４の上部内にドーパントを導出して拡散拡張領域３８を形成した後の図４の構造が示されている。図５において、３８と標示した領域の１つはソース拡張領域であり、３８と標示した他の領域はドレイン拡張領域である。アニールの間、ドーパントは第２のエピタキシ半導体材料３６から第１のエピタキシ半導体材料３４の上部内に拡散するだけでなく、ドーパント拡散の一部は、図５に示すように少なくとも１つのゲート・スタック１８の下に位置する例えば台座３０のような基板１２内にも生じることがわかる。拡散拡張領域３８が接している少なくとも１つのゲート・スタック１８の下に位置する例えば台座３０のような半導体基板１２の部分は、デバイス・チャネル４０である。
【００４０】
第２のエピタキシ半導体材料３６から第１のエピタキシ半導体材料３４の上部内までドーパントを移動させるために用いるアニールは、典型的に８００℃よりも高い温度で実行されるが、より典型的には温度は８５０℃よりも高い。アニールは、１つの層から別の層内へとドーパントを拡散させることができるいずれかの従来のアニール・プロセスを用いて実行可能である。第２のエピタキシ半導体材料３６から第１のエピタキシ半導体材料３４の上部内へとドーパントを導出するために使用可能なアニールの例は、例えば急速熱アニール、炉アニール、レーザ・アニール、マイクロ波アニール、またはそれらの技法の組み合わせを含む。アニールの持続時間すなわちアニーリング時間は、用いる正確なアニール・プロセスおよびアニールの温度に応じて変動し得る。典型的に、アニールは１０分以下の時間期間にわたって実行される。アニールは典型的に、例えばヘリウム、窒素、またはアルゴンあるいはそれら全て等の不活性雰囲気において実行される。いくつかの実施形態では、アニーリングは形成ガス（水素および窒素の混合物）を用いて行うことができる。
【００４１】
このようにして第１のエピタキシ半導体材料３４内に形成された拡散拡張領域３８の深さは、用いるアニールの条件によって異なる。典型的に、拡散拡張領域３８の深さは、第２のエピタキシ半導体材料３６との界面を形成する上面から測定すると３０ｎｍ以下である。更に典型的には、拡散拡張領域３８の深さは、第２のエピタキシ半導体材料３６との界面を形成する上面から測定すると５ｎｍから１５ｎｍまでである。
【００４２】
ここで図６を参照すると、構造内に任意のハロー領域４２を形成する任意のハロー注入を実行した後の図５の構造が示されている。任意のハロー注入は、当業者に周知の角度ハロー・イオン注入等のいずれかの従来のハロー注入を用いて実行することができる。任意のハロー注入の後、典型的に１３５０℃以下の温度で任意のハロー活性化アニールを実行する。一実施形態では、任意のハロー活性化アニールは、レーザ・アニールまたは急速熱アニールを含むことができる。一実施形態では、ハロー注入は、ソース／ドレイン・エピタキシ成長の後に実行する。次いで、単一のアニール・プロセス（例えば急速熱アニール）を行って、ハロー領域内に拡張部を形成しドーパントを活性化させることができる。
【００４３】
ここで図７を参照すると、例えば任意のゲート電極キャップ２４の任意の除去、第２のスペーサ（例えば外側スペーサ）４４の形成、少なくとも第２のエピタキシ半導体材料３６上の金属半導体合金すなわちシリサイド領域４６の形成を含む更に別の処理を行った後の図６の構造が示されている。図７では、ゲート電極２２がＳｉ含有材料から構成されると共に任意のゲート電極キャップ２４を除去した場合、ゲート電極２２の上にも金属半導体合金領域を形成することができる。
【００４４】
また、更に別の処理は、コンタクト・バイア形成（図示せず）および相互接続構造形成（図示せず）を含むことも可能である。
【００４５】
構造から任意のゲート電極キャップ２４を除去する実施形態においては、第１のスペーサ２８、下にあるゲート電極２２、および第２のエピタキシ半導体材料３６に対してゲート電極キャップ材料を選択的に除去するエッチャントを用いて、任意のゲート電極キャップ２４の除去を実行することができる。かかるエッチャントの一例は、限定ではないが、反応性イオン・エッチングを含む。
【００４６】
第２のスペーサ４４は、第１のスペーサ２６を形成する際に用いたものと同一または異なるプロセスを用いて形成する。第２のスペーサ４４は、第１のスペーサ２６と同一または異なる誘電材料で構成することができる。一実施形態では、第２のスペーサ４４は、第１のスペーサ２６とは異なる誘電材料から成る。いくつかの実施形態においては、第２のスペーサ４４の形成前に、第１のスペーサ２６を除去することができ、第２のスペーサ４４をゲート・スタック１８の側壁と直接接触するように形成する。一実施形態では、第２のスペーサ４４は、上述の第１のスペーサ２６よりも幅が広いスペーサであり、第２のスペーサ４４の基部は第２のエピタキシ半導体材料３６の上面上に位置している。第２のスペーサ４４の側方縁部は第１のスペーサ２６の側壁に直接接触している。
【００４７】
半導体材料の上に金属半導体合金を形成することができるいずれかのプロセスを用いて、金属半導体合金領域４６を形成する。本発明の一実施形態においては、シリサイド・プロセスを用いて金属半導体合金領域４６を形成する。シリサイド・プロセスは、第２のスペーサ４４の外側縁部に対して自己整合することができる。シリサイド・プロセスは、少なくとも第２のエピタキシ半導体材料３６の上に、半導体材料と反応した場合に金属半導体合金を形成することができる金属を形成することを含む。金属半導体合金領域４６を形成する際に用いる金属は、限定ではないが、タンタル、チタン、タングステン、ルテニウム、コバルト、ニッケル、またはそれらの材料のいずれかの適切な組み合わせを含むことができる。金属の上に窒化チタンまたは窒化タンタル等の拡散バリアを形成することができる。金属とその下にある半導体材料との間に反応を引き起こすアニールを実行して、金属半導体合金領域を形成する。典型的に、少なくとも２５０℃以上の温度でアニールを実行する。単一のアニール・ステップまたは多数のアニール・ステップを用いることができる。アニールを実行した後に、いずれかの非反応金属および任意の拡散バリアを除去する。
【００４８】
図８は、図３に示した構造を図５から図７に示したように処理した場合に得ることができる構造を示す。
【００４９】
図７および図８は、半導体基板１２の上面上に位置する少なくとも１つのゲート・スタック１８を含む構造を示す。この構造は更に、少なくとも１つのゲート・スタック１８のチャネル４０上にひずみを誘発する第１のエピタキシ半導体材料３４を含む。第１のエピタキシ半導体材料は、少なくとも１つのゲート・スタック１８の対向側に存在する１対のくぼみ領域２８内で少なくとも１つのゲート・スタック１８の設置場所に位置している。くぼみ領域２８の各々において前記第１のエピタキシ半導体材料３４の上面内に拡散拡張領域３８が位置している。この構造は更に、拡散拡張領域３８の上面上に位置する第２のエピタキシ半導体材料３６を含む。第２のエピタキシ半導体材料３６は、第１のエピタキシ半導体材料３４よりもドーパント濃度が高い。
【００５０】
本発明について、その好適な実施形態に関連付けて具体的に図示し記載したが、本発明の精神または範囲から逸脱することなく、形態および詳細において前述および他の変更を実施可能であることは当業者には理解されよう。従って、本発明は記載し図示した正確な形態および詳細に限定されるのではなく、添付の特許請求の範囲内に収まることが意図される。
【産業上の利用可能性】
【００５１】
本発明は、多種多様な電子装置および電気装置に適用される集積回路チップに組み込まれた高性能半導体電界効果トランジスタ（ＦＥＴ）・デバイスの設計および製造において産業上の利用可能性を見出す。
【図１】
2013506291.tif 000003
【図２】
2013506291.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成24年3月26日(2012.3.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板１２の上面上に位置する少なくとも１つのゲート・スタックと、
前記少なくとも１つのゲート・スタックの対向側に存在する１対のくぼみ領域の実質的に内部で前記少なくとも１つのゲート・スタックの設置場所に位置する第１のエピタキシ半導体材料であって、前記少なくとも１つのゲート・スタックのチャネル上にひずみを誘発する、第１のエピタキシ半導体材料と、
前記くぼみ領域の各々において前記第１のエピタキシ半導体材料の上面内に位置する拡散拡張領域と、
前記拡散拡張領域の上面上に位置する第２のエピタキシ半導体材料であって、前記第１のエピタキシ半導体材料よりも高いドーパント濃度を有する、第２のエピタキシ半導体材料と、
を含む、半導体構造。
【請求項２】
前記１対のくぼみ領域が、前記半導体基板の台座によって相互に分離されている、請求項１に記載の半導体構造。
【請求項３】
前記台座が実質的に直線状の側壁を有する、請求項２に記載の半導体構造。
【請求項４】
前記台座が砂時計の形状を有する、請求項２に記載の半導体構造。
【請求項５】
前記第１のエピタキシ半導体材料が、ドーピングされていないか、または５ｘ１０１８原子／ｃｍ３未満のドーパント濃度を有する、請求項１に記載の半導体構造。
【請求項６】
前記第２のエピタキシ半導体材料が１ｘ１０１９原子／ｃｍ３より大きいドーパント濃度を有する、請求項１に記載の半導体構造。
【請求項７】
前記第１のエピタキシ半導体材料がＳｉＧｅを含む、請求項１に記載の半導体構造。
【請求項８】
前記第１のエピタキシ半導体材料がＳｉ：Ｃを含む、請求項１に記載の半導体構造。
【請求項９】
前記半導体基板内に位置するハロー注入領域を更に含み、前記ハロー領域が前記拡散拡張領域および前記第１のエピタキシ半導体材料に接触している、請求項１に記載の半導体構造。
【請求項１０】
前記第２のエピタキシ半導体材料の少なくとも上面上に位置する金属半導体合金を更に含む、請求項１に記載の半導体構造。
【請求項１１】
前記半導体基板の表面上に位置する基部を有し、前記少なくとも１つのゲート・スタックの側壁と接触する側方縁部を有する第１のスペーサと、前記第２のエピタキシ半導体材料の上面上に位置する基部を有し、前記第１のスペーサの側壁と接触する側方縁部を有する第２のスペーサと、を更に含む、請求項１に記載の半導体構造。
【請求項１２】
深部のイオン注入ソース領域も深部のイオン注入ドレイン領域も存在しない、請求項１に記載の半導体構造。
【請求項１３】
前記第１のエピタキシ半導体材料の上面が、前記半導体基板の前記上面と同一平面であるか、または前記上面よりも上に延出する、請求項１に記載の半導体構造。
【請求項１４】
前記第１のエピタキシ半導体材料の上面が前記半導体基板の前記上面の下に位置する、請求項１に記載の半導体構造。
【請求項１５】
ゲート・スタックの設置場所で半導体基板内に１対のくぼみ領域を形成するステップと、
各くぼみ領域内に第１のエピタキシ半導体材料を形成するステップであって、前記第１のエピタキシ半導体材料の格子定数が前記半導体基板の格子定数と異なる、ステップと、
前記第１のエピタキシ半導体材料の上面上に第２のエピタキシ半導体材料を形成するステップであって、前記第２のエピタキシ半導体材料が前記第１のエピタキシ半導体材料よりも高いドーパント濃度を有する、ステップと、
前記第２のエピタキシ半導体材料から前記第１のエピタキシ半導体材料の上部内にドーパントを拡散させることによって、前記第１のエピタキシ半導体材料と前記第２のエピタキシ半導体材料との間に拡張領域を形成するステップと、
を含む、半導体構造を製造する方法。
【請求項１６】
前記１対のくぼみ領域を形成する前記ステップが、ウェット・エッチング、ドライ・エッチンギ、またはそれらの組み合わせを含む、請求項１５に記載の方法。
【請求項１７】
前記１対のくぼみ領域を形成する前記ステップが、ドライ・エッチングの後に側方ウェット・エッチ・プロセスを行って、前記１対のくぼみ領域間に前記半導体基板の砂時計形状の台座を形成することを含む、請求項１５に記載の方法。
【国際調査報告】
2013506291.tif 000011
2013506291.tif 000012
2013506291.tif 000013