(57)【要約】パルスＲＦ電源によって動力が供給されるパルスガス放電レーザの出力パワーを制御するためのパルス幅変調方法は、ＲＦ電源にデジタルパルスの列を送達することを備える。列の中の各パルスは、漸増的に可変の持続時間を有する。電源は、数および持続時間において、受信したデジタルパルスの列に対応するＲＦパルスの列を送達するように配設される。ＲＦパルス列の中の平均パワーは、デジタルパルス列の中のデジタルパルスのうちの１つ以上の持続時間を漸増的に変動させることによって、変動させることができる。ＲＦパルスの列は、ガス放電レーザに動力を供給するために使用される。ガス放電レーザは、ＲＦパルス列に対応するパルス列を出力する。
2013507790.tif 000002
【特許請求の範囲】
【請求項１】
ガス放電レーザのためのＲＦ電源の出力を制御するパルス幅変調方法であって、
所定数のパルスを中に有するデジタルパルスの列を該ＲＦ電源に送達することであって、該列の中の各パルスは、漸増的に可変の持続時間を有する、ことと、
受信された該デジタルパルスの列に数および持続時間において対応するＲＦパルスの列を送達するように該電源を配設することであって、該ＲＦパルスの列は、該ＲＦパルス列の持続時間および該列の中のパルスの総持続時間に従属した平均パワーを有する、ことと、
該列の中のデジタルパルスのうちの１つ以上であるが、全部に満たない持続時間を漸増的に変動させて、該対応するＲＦパルス列の平均パワーを選択的に変動させることと
を含む、方法。
【請求項２】
前記列の中の複数のパルスの前記持続時間は、漸増的に変動され、該漸増的に変動されたパルスは、該列の中に略均一に分布させられる、請求項１に記載の方法。
【請求項３】
前記列の中のデジタルパルスの前記持続時間は、クロックサイクル周期を有するデジタルクロックによって送達されるパルスによって制御され、該１つ以上のデジタルパルスの該持続時間の漸増的な変動は、１クロックサイクル周期である、請求項１に記載の方法。
【請求項４】
前記デジタルパルスの列の中のパルスは、１つ以上のクロックサイクル周期の基本持続時間を有し、該デジタルパルスのうちの前記１つ以上の持続時間の漸増的な変動は、１クロックサイクル周期ずつ、前記１つ以上のパルスの持続時間を増加させることによってもたらされる、請求項３に記載の方法。
【請求項５】
前記列の中の複数のパルスの前記持続時間は、漸増的に増加させられ、漸増的に増加された持続時間パルスは、該列の中に略均一に分布させられる、請求項４に記載の方法。
【請求項６】
前記列の中にＮ個のパルスが存在し、該パルスのＮ／Ｍの持続時間（Ｍは、Ｎを割り切ることができて、整数の結果をもたらす）および該列の中の各Ｍ番目のパルスの持続時間は、１クロックサイクル周期ずつ増加させられる、請求項５に記載の方法。
【請求項７】
前記列の中には、２５６個のパルスが存在する、請求項６に記載の方法。
【請求項８】
ガス放電レーザ装置であって、
該レーザ装置内においてガス放電を励起する高周波電源（ＲＦＰＳ）と、
デジタルパルスの反復列を該ＲＦＰＳに送達するように配列されたパルス幅変調器であって、該列の各々は、該ＲＦＰＳへの同一の持続時間および同一の所定数のパルスを中に有し、該列の各々の中の各パルスは、漸増的に可変の持続時間を有し、該ＲＦＰＳは、数および持続時間において受信された該デジタルパルスの列に対応するＲＦパルスの列を送達するように配設され、ＲＦパルスの各列は、該ＲＦパルス列の持続時間および該列の中のパルスの総持続時間に応じた平均パワーを有する、パルス幅変調器と、
該ＲＦＰＳによって送達される該パルス列のうちの任意の１つにおける平均パワーは、別の１つと関連して、該対応する列の中の該デジタルパルスのうちの１つ以上であるが、全部に満たないものの持続時間を漸増的に変動させることによって、選択的に変動させることができる、装置。
【請求項９】
前記列の中の複数のパルスの持続時間が、漸増的に変動される場合、該漸増的に変動されたパルスは、該列の中に略均一に分布させられる、請求項８に記載の装置。
【請求項１０】
前記列の中のデジタルパルスの持続時間は、クロックサイクル周期を有するデジタルクロックによって送達されるパルスによって制御され、前記１つ以上のデジタルパルスの持続時間の漸増的な変動は、１クロックサイクル周期である、請求項８に記載の装置。
【請求項１１】
前記デジタルパルスの列の中のパルスは、１つ以上のクロックサイクル周期の基本持続時間を有し、該デジタルパルスのうちの１つ以上についての持続時間の漸増的な変動は、１クロックサイクル周期ずつ、該１つ以上のパルスについての持続時間を増加させる、請求項１０に記載の装置。
【請求項１２】
前記列の中の複数のパルスの持続時間は、漸増的に増加され、該漸増的に増加された持続時間パルスは、該列の中に略均一に分布させられる、請求項１１に記載の装置。
【請求項１３】
前記列の中にＮ個のパルスが存在し、該パルスのＮ／Ｍの持続時間（Ｍは、Ｎを割り切ることができて、整数の結果をもたらす）および該列の中の各Ｍ番目のパルスの持続時間は、１クロックサイクル周期ずつ増加される、請求項１２に記載の装置。
【請求項１４】
前記列の中には、２５６個のパルスが存在する、請求項１３に記載の装置。
【請求項１５】
ガス放電レーザのためのＲＦ電源の出力を制御するパルス幅変調方法であって、
デジタルパルスの反復列を該ＲＦ電源に送達することであって、該デジタルパルスの反復列の各々は、同一の所定数のパルスを中に有し、パルスの各列は、同一の持続時間を有し、該列の各々の中の各パルスは、漸増的に可変の持続時間を有する、ことと、
ＲＦパルスの反復列を送達するように該電源を配設することであって、ＲＦパルスの各列は、数および持続時間において受信されたデジタルパルスの列に対応し、ＲＦパルスの各列は、該ＲＦパルス列の持続時間および該列の中のパルスの総持続時間に応じた平均パワーを有する、ことと、
該対応する列の中のデジタルパルスのうちの１つ以上であるが、全部に満たないものの持続時間を漸増的に変動させることによって、該ＲＦパルス列のうちの１つにおける該平均パワーを、該ＲＦパルス列の別の１つと比較して選択的に変動させることと
を含む、方法。
【請求項１６】
前記列の中のデジタルパルスの持続時間は、クロックサイクル周期を有するデジタルクロックによって送達されるパルスによって制御され、前記１つ以上のデジタルパルスの持続時間の漸増的な変動は、１クロックサイクル周期である、請求項１５に記載の方法。
【請求項１７】
ＲＦパルスをガスレーザに供給する回路であって、
電気パルスを発生させるパルス発生回路と、
該電気パルスを受信し、および該レーザに送達されるＲＦエネルギーのパルスを発生させるＲＦ電源であって、該ＲＦエネルギーのパルスの数および長さは、該電気パルスの数および長さに対応し、該パルス発生回路は、レーザに送達される平均ＲＦパワーを調節するために、該電気パルスの長さを個別的および独立的に調節するように動作可能である、ＲＦ電源と
を備える、回路。
【請求項１８】
前記電気パルスの持続時間は、クロックサイクル周期を有するデジタルクロックによって送達されるパルスによって制御され、個々のパルスの前記長さの変動は、１クロックサイクル周期の倍数である、請求項１７に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の技術分野）
本発明は、概して、高周波（ＲＦ）電源によって動力が供給される二酸化炭素（ＣＯ２）ガス放電レーザに関する。本発明は、具体的には、ＲＦ電源の平均パワー出力を選択的に変動させ、制御するためのパルス幅変調（ＰＷＭ）方法に関する。
【背景技術】
【０００２】
ＣＯ２ガス放電レーザは、典型的には、高圧ＲＦ電源（ＲＦＰＳ）によって動力が供給される。電源は、ガスレーザの電極にＲＦ電圧を印加し、ＣＯ２および不活性ガスを含む、レーザ用ガス混合物内で放電を励起する。放電は、レーザ共振器内で発生する。放電は、励起されたガスが、光学利得を提供し、レーザ放射をレーザ共振器内で循環させるように、レーザ用ガスを励起する。循環放射の固定された所定の部分が、出力放射として、レーザ共振器から連結される。レーザは、典型的には、パルス上に動作し、所与のパルス持続時間の間、所定のパルス繰り返し周波数（ＰＲＦ）において、所定のピークパワーでパルスを送達する。典型的には、ＰＲＦは、約１キロヘルツ（ｋＨｚ）と２００ｋＨｚとの間である。レーザパルス内の平均パワーは、パルスの持続時間の間、ＲＦ電源によって送達される平均パワーに関連する。ＲＦ電源は、典型的には、約１０メガヘルツ（ＭＨｚ）と１５０ＭＨｚとの間の所定の固定（ＲＦ）周波数で動作するが、１００ＭＨｚが、典型的である、すなわち、パルス列の想定される最高ＰＲＦより遥かに高い。
【０００３】
レーザ出力パルス内のパワーは、ＲＦ電源からの個々のＲＦパルスの幅を変調することによって制御される。このパワー制御方法は、パルス幅変調（ＰＷＭ）と呼ばれる。ＲＦ電源は、周期的にオン（完全に）およびオフ（完全に）にされ、それによって、レーザ放電に提供される、ＲＦパルスの列を発生させる。列の中のＲＦパルスは、パルス間に同一オン時間および同一オフ時間を有する。パルス列は、パルス列の反復周期によって除算される、パルス列の中の１つのパルスのパルス持続時間に相当するデューティサイクルによって特徴付けられる。レーザに送達されるＲＦパワーは、デューティサイクルを変動させることができるによって制御され、これは、反復周期の間のＲＦパルスの持続時間を変動させる（時間幅を変調する）ことによってもたらされる。デューティサイクルに関わらず、その列の中のすべてのＲＦパルスの幅は、同一である。
【０００４】
デジタルパルス幅変調器（ＤＰＷＭ）内のパルスの持続時間は、デジタル的に制御され、したがって、列の中のパルスは、固定増分だけ、延長または短縮のみすることができ、増分の長さは、クロックパルスを送達するシステムクロックの周波数によって決定される。同様に、列の中のＲＦパルスの数は、列平均パワーが、列がシミュレートを試みている安定状態値に匹敵すると考えることができるために要求される、ある値に（再び、デジタル的に）固定される。故に、分解能、すなわち、平均ＲＦパワーが制御され得る正確性、およびレーザパルスの対応するパワーは、ＲＦパルス列の反復周期と比較して、クロックパルス周期によって決定される。
【０００５】
一例として、ＤＰＷＭが、クロック周波数ｆ＝１０ＭＨｚを有する場合、各クロックサイクル周期は、１／ｆ＝０．１ミリ秒である。レーザＰＲＦ＝１ｋＨｚ（ＲＦパルス列の送達の周波数に対応する）の場合、完全パルス幅変調周期は、１０ＭＨｚ／１ｋＨｚ＝１０，０００クロックサイクルを含有し、分解能は、１０，０００、すなわち、０．０１％となるであろう。レーザＰＲＦが、同一クロック周波数を伴って、１００ｋＨｚまで増加される場合、分解能は、１０ＭＨｚ／１００ｋＨｚ＝１００、すなわち、１．０％に低下する。１００ＫＨｚで１ｋＨｚ−ＰＲＦの場合、可能な分解能を得るために、クロック周波数は、１ギガヘルツ（ＧＨｚ）まで増加される必要があるであろう。このより高い周波数は、対応して、より高速の回路構成要素およびより広範囲のカウンタの使用を必要とし、そのすべてが、レーザのコストを増加させるため、市販のレーザでは実践的ではない。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＣＯ２レーザが使用されるレーザ処理用途において、例えば、半導体デバイス処理用途において、より高いパルス繰り返し周波数、例えば、最大２００ｋＨｚ以上を使用する傾向が高まりつつある。１％を有意に超えるパワー制御の正確性が、概して所望される。例えば、約１ＭＨｚと１０ＭＨｚとの間の合理的クロック周波数によって、この制御の正確性を可能にするようなＰＷＭ方法の必要性が存在する。
【課題を解決するための手段】
【０００７】
本発明は、パルス幅変調によって、パルスＲＦ電源によって動力が供給されるパルスガス放電レーザの出力パワーを制御するための方法および装置を対象とする。本発明の一側面では、パルス幅変調方法は、ＲＦ電源にデジタルパルスの列を送達するステップを備える。列は、その中に所定数のパルスを有し、列の中の各パルスは、漸増的可変持続時間を有する。電源は、数および持続時間において、受信したデジタルパルスの列に対応するＲＦパルスの列を送達するように配設され、ＲＦパルスの各列は、ＲＦパルス列の持続時間およびＲＦパルス列の中のパルスの総持続時間に応じて、平均パワーを有する。ＲＦパルス列の中の平均パワーは、その列の中のデジタルパルスのうちの１つ以上であるが、全部に満たない、持続時間を漸増的に変動させることによって、変動させることができる。
【０００８】
本発明のパルス幅変調方法の好ましい実施形態では、その列の中のデジタルパルスの持続時間は、デジタルクロックによって送達されるパルスによって制御される。１つ以上のデジタルパルスの持続時間の漸増的変動は、デジタルクロックのパルス反復周期のうちの１つ以上である。本発明のパルス幅変調方法は、本明細書では、デュアルモジュールデジタルパルス幅変調（ＤＭＤＰＷＭ）方法と称される。
【図面の簡単な説明】
【０００９】
【図１】図１Ａ、１Ｂ、１Ｃ、および１Ｄは、時間の関数としての電圧のグラフであって、本方法の簡略化された実施例において、本発明の（ＤＭＤＰＷＭ）方法の原理を図式的に例示し、クロックサイクル周期の関数としてのデジタルパルスパラメータを描写する。
【図２】図２は、ユーザ要求を３つのデジタルワードに変換するための信号プロセッサと、デジタルワードのうちの２つに応答する周期およびパルス幅計数回路および他のデジタルワードに応答するＮ−モジュールカウンタ回路とを含む、本発明の方法を実装するためのデジタルパルス幅変調器回路の一好ましい実施形態を図式的に例示する高水準回路ブロック図である。
【図３】図３は、図２のＮ−モジュールカウンタ回路の一好ましい構成を図式的に例示する、回路図である。
【図４】図４は、図２の周期およびパルス幅回路の好ましい構成と、図３のＮ−モジュールカウンタ回路とのその回路の相互作用の詳細を図式的に例示する、論理回路図である。
【発明を実施するための形態】
【００１０】
図１Ａ−Ｄは、本発明のデュアルモジュールデジタルパルス幅変調（ＤＭＤＰＷＭ）方法の簡略化された実施例において、クロックサイクル周期の関数としてのデジタルパルスパラメータを図式的に例示する。パラメータは、フレーム（パルス列）幅（整数値）Ｆ（ここでは、４パルスを備える）（Ｆ＝４）と、周期Ｐ（整数値）（ここでは、５クロックサイクル周期ｔを備える）（Ｐ＝５ｔ）である。パルスフレームは、通常、レーザの実際の使用において、反復的に送達されるが、必要に応じて、１つの反復から次の反復において、異なるパラメータが与えられてもよいことに留意されたい。
【００１１】
クロックサイクル周期ｔは、１／ｆに等しく、ここでは、ｆは、クロック周波数である。図１Ａでは、パルスはすべて、２ｔに等しい基本幅（持続時間）Ｗを有する。パルスの電圧振幅は、Ｖによって表される。前述において要約されるように、パルスフレーム内の送達されるパワーは、フレーム内の１つ以上のパルスの持続時間を、基本持続時間を超えて漸増的に増加（拡張）することによって、種々の平均値を与えられることができる。フレーム内で拡張されたパルスの数は、整数パラメータＮによって指定される。図１Ａの実施例では、フレームＦ＝４内のパルスのいずれの拡張も存在しない（Ｎ＝０）。
【００１２】
図１Ｂの実施例では、１つのパルス（４つのパルスのフレーム内の４番目）が、４つのパルスのフレーム内において拡張される（Ｎ＝１）。拡張量は、１クロックサイクル周期ｔである。
【００１３】
図１Ｃの実施例では、２つのパルス（４つのパルスのフレーム内の２番目および４番目）が、４つのパルスのフレーム内において拡張される（Ｎ＝１）。拡張されたパルスのそれぞれに対する拡張量は、１クロックサイクル周期ｔである。
【００１４】
図１Ｄの実施例では、フレーム内の４つのパルスのそれぞれが、１クロックサイクル周期ずつ拡張される。この場合、フレーム内の４つのパルスすべてが拡張されるので、各パルスの基本パルス幅は、Ｗ＝３クロックサイクル周期に増加する。故に、図１Ａの実施例におけるように、再び、Ｎ＝０となる。
【００１５】
本明細書では、図１Ａ−Ｄのパルス列は、以下にさらに詳述される本発明のＤＭＤＰＷＭ回路によって、ＲＦＰＳに送達されるデジタルパルスの列であることに留意されたい。ＲＦ駆動ガス放電レーザでは、パルス列は、ＲＦエネルギーのレーザ出力パルスの対応する列をＲＦＰＳに送信するように命令し、これは、レーザエネルギーの対応するパルスをもたらす。レーザ出力パルスのエンベロープは、デジタルパルスのエンベロープに類似するが、よりゆっくりと、上昇および降下するであろう。用語「エンベロープ」は、本明細書において、ＲＦパルスが、エンベロープ下、ＲＦ周波数で変動する電圧という認識で使用される。
【００１６】
パルスのフレームの平均パワーは、フレームの持続時間によって除算されるフレーム内のすべてのパルスの持続時間の合計であるデューティサイクルＤによって表すことができる。パルス列の平均値は、レーザ出力の平均パワーを決定する。前述のように、先行技術のＤＰＷＭ方法では、列の中のすべてのパルスの幅は、デューティサイクルを増加するように増分される。故に、分解能は、レーザのパルス反復周期内のクロックサイクルの数によって制限される。フレーム内の個々のパルスの幅を増分することができる本発明の方法では、分解能は、１／Ｆによって効果的に増加される（Ｆは、拡張可能なフレーム内のパルスの数である）。
【００１７】
拡張されたパルスは、フレーム全体を通して均一に分布することができる。これは、すべての拡張されたパルスがともに束にされる場合に生じるものより平滑な出力波形をもたらす。出力波形のこの平滑化は、レーザを駆動するＲＦＰＳの出力の頂点間の振幅リップルを最小にするために重要である。このＲＦＰＳ出力の平滑化は、レーザから出力されるより平滑なパワーに変換する。１クロックサイクルずつのみ、基本値からパルスの持続時間を拡張することは、非常に小さな時間増分であって、このリップルを最小にする際に重要となる可能性がある。
【００１８】
一例として、Ｎ＝０であって、Ｆが拡張可能なある数のパルスである場合、ＤＭＤＰＷＭから放出される、ピーク振幅Ｖ、パルス幅Ｗ、および周期Ｐを有する波形の平均値は、以下の式によって求められる。
【００１９】
ＶＷＦ／ＰＦ＝ＶＤ                                                （１）
式中、Ｄ＝Ｗ／Ｐであって、Ｄは波形のデューティサイクルである。パルスの１つのフレーム内のＦパルスの数Ｎのクロックサイクル周期ｔの数Ｗであるパルス幅が、１クロックサイクル周期「ｔ」ずつ増加される場合、ＤＭＤＰＷＭからの出力波形の値は、以下の式によって求められる。
【００２０】
ＶＷ（１＋Ｆ−Ｎ）／ＰＦ＋ＶＮＴ／ＰＦ                            （２）
Ｎ＝１の場合、式（２）は、以下のように変形される。
【００２１】
Ｖ（Ｄ＋ｄ）                                                      （３）
式中、ｄ＝ｔ／ＦＰは、パルス列のデューティサイクルの増分であって、Ｄ＝Ｗ／Ｐ、Ｄはデューティサイクルである。
【００２２】
フレーム内のパルスのうちの１つが、１クロックサイクル周期ｔずつ増加されるこの実施例において、有効デューティサイクル制御分解能は、１／Ｆずつ改善されている。Ｆが８ビットから構成される場合、２５６のパルスのフレームとすると、デューティサイクル制御分解能の改善は、１／２５６または０．００３９である。この精度のレベルは、閉ループ制御ガスレーザにＯＮ／ＯＦＦパワーを提供する、高ＰＲＦを有するＲＦＰＳの正確な閉ループ制御を得るために必須である。ＤＭＤＰＷＭアプローチの利点は、高分解能が、比較的に低クロック周波数によって得ることができる一方、ＰＲＦが、クロック周波数を変更する必要なく、増加されるので、高分解能を維持することである。
【００２３】
さらに一例として、本発明による、ＤＭＤＰＷＭデバイスとして、基本ＤＰＷＭを実装することによって、２５６のパルスの列を提供する８ビット基本ＤＰＷＭの分解能を改善することが所望される場合、分解能は、１クロックサイクルｔずつ、パルスのうちのいくつかを拡張することによって改善される。パルスを拡張するために、パルス幅情報は、ユーザ入力に応答として、信号プロセッサによって、ＤＭＤＰＷＭに提供される。この情報は、拡張されていないパルスのクロックサイクル内の持続時間を指定するデジタルワード「Ｗ」と、拡張されるパルス列の中のパルスの数を指定するデジタルワード「Ｎ」によって定義される。Ｎ＝０の場合、パルスは拡張されない。Ｎ＝１の場合、２５６パルス毎に１つのパルスが拡張される等となる。Ｎ＝２５５の場合、パルス毎に１つ拡張される。Ｎが、２５５を超えて増分される場合、Ｎは、ゼロに戻り、Ｗを増分するために使用される「繰り上げ」を生成する。２５６のうちの２５６のパルスを拡張することができる結果となる。効果的に、ＷとＮとは、単一のデジタルワードＷＮに連結することができ、ここでは、１ビット位置の左への各移動は、デューティサイクルの２倍の増加を表す。
【００２４】
図２は、本発明によるデュアルモジュールデジタルパルス幅変調器（ＤＭＤＰＷＭ）の好ましい実施形態１０を図式的に例示する高水準回路ブロック図である。ＤＭＤＰＷＭは、システムクロック１４を含む信号プロセッサ（マイクロプロセッサ）１２を含む。ＤＭＤＰＷＭはまた、周期およびパルス幅（周期／ＰＷ）カウンタ１８およびＮ−モジュールカウンタ２０を含むパルス幅変調回路１６を含む。クロック１４は、クロックパルスを周期／ＰＷカウンタに送達する。ユーザは、信号プロセッサに、所望のパルス反復周期Ｐ１、所望の基本（最小）パルス幅Ｗ１、および拡張されるある数のパルスＮ１の形式における所望の分解能を入力する。信号プロセッサは、これらの入力をデジタルワードＰ（２２）、Ｗ（２４）、およびＮ（２６）に変換する。デジタルＰおよびＷワードは、カウンタ１８に提供され、デジタルＮワードは、カウンタ２０に提供される。
【００２５】
（回路は、以下のように機能する。）
カウンタ１８が、周期Ｐまでクロックパルスをカウントするたびに、カウンタは、ゼロにリセットされ、ＤＰＷＭから、すなわち、カウンタ１８からＲＦ電源への信号は高い値となる。カウンタ１８が、Ｗ、すなわち、基本パルス幅までカウントするたびに、ＤＰＷＭからＲＦＰＳへの信号は低い値となる。ＤＰＷＭ発生信号の一部は、Ｎ−モジュール２５６カウンタ２０にダイレクトされ、Ｎ−モジュール２５６カウンタのためのクロックとしての役割を果たす。ＰＷＭ発生信号が高くなるたびに、カウンタ２０は、１カウントずつ前進する。カウンタ２０は、ＤＭＤＰＷＭの２５６のパルスのうちＮ回、高出力信号をもたらす。カウンタ２０の出力信号が高い場合は常に、パルス幅は、Ｗの代わりに、Ｗ＋１となる。カウンタ２０は、図２に示されるように、この桁上げ情報をカウンタ１８に提供する。
【００２６】
出力パルス列の中のＷ持続時間（拡張されていない）パルス間へのＷ＋１持続時間（拡張された）パルスの挿入によって生じるＲＦＰＳ出力の中の「リップル」（対応して、レーザ出力）を最小にするために、拡張されたパルスは、シーケンス内で「束にされる」のではなく、２５６のＤＰＷＭ出力パルスのシーケンス全体を通して、比較的に均一に分布されることが望ましい。図３は、このタスクを達成する、Ｎ−モジュール２５６カウンタ２０の配設の一実施例を図式的に例示する。
【００２７】
ここでは、カウンタ２０は、８ビット加算器２８および８ビットＤフリップフロップ３０を含む。本明細書では、加算器２８およびフリップフロップ３０は、ビットの数に関わらず、同一数のビットを処理すべきことに留意されたい。ここでは、８ビットは、２５６、すなわち、２８によって、基本ＰＷＭ分解能を改善するために使用される。
【００２８】
フリップフロップ３０が、図２のカウンタ１８の出力によってクロックされるたびに、フリップフロップ３０のコンテンツは、Ｎずつ増分される。フリップフロップ３０の出力は、回路２０の「現在の状態」として考えることができ、フリップフロップ入力は、回路２０の「次の状態」として考えることができる。この状態は、デジタルワードＮとともに、８ビット加算器２８の入力に適用されることに留意されたい。加算器２８は、これらの２つの数量を合計し、次の状態を形成する。言い換えると、次の状態＝現在の状態＋Ｎとなる。
【００２９】
８ビットＤフリップフロップ３０のクロック入力が、低から高になると、フリップフロップの入力（Ｄ）におけるデータは、フリップフロップの出力（Ｑ）に転送される。回路２０は、Ｎずつカウントする結果となる。桁上げ出力は、加算の結果が２５５を超える、それらのクロックサイクル後、高信号のみ有する。一例として、カウンタ状態が０であって、Ｎ＝１の場合、カウンタは、１ずつ（１、２、３等）カウントし、２５６クロックサイクル毎にオーバーフローすることは明白である。Ｎ＝２の場合、カウンタは、２ずつ（２、４、６等）カウントし、１２８（すなわち、２５６／２）サイクル後にオーバーフローする。カウンタの挙動は、Ｎが２５６の整数因数ではないとき（例えば、Ｎ＝３）、より複雑になるが、長期間にわたって、Ｎの出力パルスは、２５６のクロックサイクル毎にもたらされ、シーケンス内で束にされるのではなく、２５６のクロックサイクルのシーケンスにわたって、分布されるであろう。
【００３０】
本発明は、８ビット基本（先行技術）ＤＰＷＭの分解能を拡大することを背景として、前述に説明されている。８ビットの選択は、ここでは任意であるが、実践的である。しかしながら、分解能の増加は、多かれ少なかれ、増加するように選択することができる。一例として、１０ビット分解能を改善することが所望される場合、Ｎ−モジュール１０２４カウンタが使用され得、「拡張された」パルスは、１０２４の出力パルスのフレームにわたって分布させられるであろう。分解能は、少なくとも理論上、より高い数のビットにさえ容易に拡大され得る。しかしながら、あるレベルでは、レーザ出力周波数のある割合における周期的リップル成分が発生させられるので、リターン逓減が存在するであろう。
【００３１】
図２および図３を参照して機能的に説明される回路１６は、単一の市販の複合プログラム可能論理デバイス（ＣＰＬＤ）内に実装することができる。本発明の回路は、ＡＬＴＥＲＡ  Ｃｏｒｐｏｒａｔｉｏｎ（Ｓａｎｔａ  Ｃｌａｒａ、Ｃａｌｉｆｏｒｎｉａ）から市販のモデルＥＰＭ２４０Ｔ  ＣＰＬＤにおいて実験的に試験された。電子分野の当業者は、本明細書に提示される本発明の説明から、本発明による論理回路が、本発明の精神および範囲から逸脱することなく、他のプログラム可能論理デバイス内に、または複数の個々の論理デバイス内にさえ、実装され得ることを認識するであろう。
【００３２】
図４の回路１６は、以下のように動作する。回路１８内のカウンタ３２は、信号プロセッサからのクロック信号１４の遷移毎に、１ずつカウントアップする（図２参照）。カウンタ３２の出力は、２つのデジタルコンパレータ３４および３６にフィードされる。コンパレータのうちの任意の１つのＡおよびＢ入力におけるデータが等しいときは常に、コンパレータの出力は、論理１となる。ＡおよびＢが、コンパレータのうちのいずれにおいても等しくない場合、そのコンパレータの出力は、論理０となるであろう。
【００３３】
ＰＷＭ出力パルスサイクル（パルスの列）は、カウンタ３２の出力信号が、信号プロセッサから入力された値Ｐと等しいときに開始する。コンパレータ３６の出力は、論理１となり、カウンタ３２をゼロカウントにリセットさせ、設定リセット（ＳＲ）フリップフロップ３８を論理１に設定する。これは、ＳＲフリップフロップ３８からのＰＷＭ出力パルスの開始を示す。
【００３４】
カウンタ３２は、ゼロから計数を再開し、カウンタ出力が、デジタルワードＷ入力の値に等しいとき、デジタルコンパレータ３４の出力は、論理１になる。ここでは、コンパレータ３４後のＡＮＤゲート４０が有効にされることが想定される。したがって、コンパレータ３４からの論理１は、ＡＮＤゲートおよびＯＲゲート４２を介して、フリップフロップの出力を論理０にリセットするＳＲフリップフロップ３８のリセット（Ｒ）入力に、伝搬する。これは、ＰＷＭ出力パルスの終了を示す。次いで、ＰＷＭ出力は、カウンタ３２が、デジタルワードＰの値まで再びカウントアップするまで、論理０のままであろう。これが生じるとき、ＳＲフリップフロップ３８からのＰＷＭ出力は、再び、論理１に設定され、次のＰＷＭ出力パルスサイクルが開始するであろう。
【００３５】
コンパレータ３４の出力が論理１になる場合に、ＡＮＤゲート４０が有効になっていないとき、コンパレータの出力は、ＳＲフリップフロップ３８の入力をリセットするために直ぐに伝搬されないことになるであろう。代わりに、Ｄフリップフロップ４４のＱ出力が、１クロックサイクル遅延要素として作用する。この場合、ＳＲフリップフロップのリセット入力は、その信号を受信し、ＡＮＤゲート４２が有効にされている場合よりも１クロックサイクル後に、パルスを終了する。故に、ＰＷＭ出力パルスは、１クロックサイクルずつ「拡張」される。
【００３６】
加算器２８およびＤフリップフロップ３０（回路１８内のインバータ４６と協働する）を備える回路２０は、ＡＮＤゲート４０が有効にされるべきかどうか、すなわち、ＰＷＭ出力パルスが「正常」または「拡張」されるべきかどうかを「決定」する。「決定」を行うための回路２０の動作は、図３を参照して上記に説明されている。
【００３７】
発明の開示では、本発明は、好ましいおよび他の実施形態の観点から前述で説明されている。しかしながら、本発明は、説明および描写される実施形態によって限定されない。むしろ、本発明は、本明細書に添付の請求項によってのみ限定される。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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