(57)【要約】  フェロイック媒体中に少なくとも部分的に埋め込まれた一組の導電構造を含むフェロイック回路素子が開示される。フェロイック媒体は、様々な実施形態によるフェロイック粒子を含む電圧切り替え型誘電性材料であってよい。フェロイック回路素子は、埋め込みフェロイック回路素子として、本発明の実施形態に従って基板内に少なくとも部分的に埋め込まれてもよい。本発明の実施形態によるインダクタである埋め込みフェロイック回路素子は埋め込みフェロイックインダクタと称されることがある。本発明の実施形態によるコンデンサである埋め込みフェロイック回路素子は埋め込みフェロイックコンデンサと称されることがある。【選択図】図２Ｂ
2013533610.tif 000002
【特許請求の範囲】
【請求項１】
フェロイック電圧切り替え型誘電体（ＶＳＤ）材料と、
前記フェロイックＶＳＤ材料中に少なくとも部分的に埋め込まれた一組の導電構造と、を含むフェロイック回路素子において、
前記一組の導電構造と前記ＶＳＤ材料は前記フェロイック回路素子に周波数依存インピーダンスを発揮させる、ことを特徴とするフェロイック回路素子。
【請求項２】
請求項１に記載のフェロイック回路素子において、前記一組の導電構造はコイルの少なくとも一部を含み、前記フェロイック回路素子は誘導性特性を示す、ことを特徴とするフェロイック回路素子。
【請求項３】
請求項１に記載のフェロイック回路素子において、前記一組の導電構造は少なくとも２つのプレートを含み、前記フェロイック回路素子は容量性特性を示す、ことを特徴とするフェロイック回路素子。
【請求項４】
請求項１に記載のフェロイック回路素子において、前記フェロイック回路素子は基板内に少なくとも部分的に配置される、ことを特徴とするフェロイック回路素子。
【請求項５】
請求項４に記載のフェロイック回路素子において、前記基板はＰＣＢまたは電子部品のパッケージである、ことを特徴とするフェロイック回路素子。
【請求項６】
請求項１に記載のフェロイック回路素子において、前記フェロイック回路素子はＥＳＤ事象に対して電子部品を保護する、ことを特徴とするフェロイック回路素子。
【請求項７】
請求項６に記載のフェロイック回路素子において、前記フェロイック回路と前記電子部品は、携帯電話、電子タブレット、電子リーダー、モバイルコンピュータ、デスクトップコンピュータ、サーバーコンピュータ、テレビ受像機、音楽プレーヤ、パーソナル健康管理装置、発光ダイオード（ＬＥＤ）、またはＬＥＤを含む装置内に配置される、ことを特徴とするフェロイック回路素子。
【請求項８】
フェロイック回路素子を含む電子装置において、前記フェロイック回路素子は、
フェロイック電圧切り替え型誘電体（ＶＳＤ）材料と、
前記フェロイックＶＳＤ材料中に少なくとも部分的に埋め込まれた一組の導電構造と、を含み、
前記一組の導電構造と前記ＶＳＤ材料は前記フェロイック回路素子に周波数依存インピーダンスを発揮させる、ことを特徴とする電子装置。
【請求項９】
請求項８に記載の電子装置において、前記一組の導電構造は、誘導コイル、少なくとも２つのコンデンサ極板、または１つの抵抗構造を含む、ことを特徴とする電子装置。
【請求項１０】
請求項８に記載の電子装置において、前記一組の導電構造は能動装置を含む、ことを特徴とする電子装置。
【請求項１１】
請求項８に記載の電子装置において、前記一組の導電構造はコイルの少なくとも一部を含み、前記フェロイック回路素子は誘導性特性を示す、ことを特徴とする電子装置。
【請求項１２】
請求項８に記載の電子装置において、前記電子装置は、携帯電話、電子タブレット、電子リーダー、モバイルコンピュータ、デスクトップコンピュータ、サーバーコンピュータ、テレビ受像機、音楽プレーヤ、パーソナル健康管理装置、発光ダイオード（ＬＥＤ）、またはＬＥＤを含む装置である、ことを特徴とする電子装置。
【請求項１３】
フェロイック媒体と、
前記フェロイック媒体中に少なくとも部分的に埋め込まれた一組の導電構造と、を含むフェロイック回路素子において、
前記フェロイック媒体と前記一組の導電構造は基板内に少なくとも部分的に埋め込まれる、ことを特徴とするフェロイック回路素子。
【請求項１４】
請求項１３に記載のフェロイック回路素子において、前記一組の導電構造はコイルの少なくとも一部を含み、前記フェロイック回路素子は誘導性特性を示す、ことを特徴とするフェロイック回路素子。
【請求項１５】
請求項１３に記載のフェロイック回路素子において、前記一組の導電構造は少なくとも２つのプレートを含み、前記フェロイック回路素子は容量性特性を示す、ことを特徴とするフェロイック回路素子。
【請求項１６】
請求項１３に記載のフェロイック回路素子において、前記基板はＰＣＢまたは電子部品のパッケージである、ことを特徴とするフェロイック回路素子。
【請求項１７】
請求項１３に記載のフェロイック回路素子において、前記フェロイック回路素子はＥＳＤ事象に対して電子部品を保護する、ことを特徴とするフェロイック回路素子。
【請求項１８】
請求項１７に記載のフェロイック回路素子において、前記フェロイック回路素子と前記電子部品は、携帯電話、電子タブレット、電子リーダー、モバイルコンピュータ、デスクトップコンピュータ、サーバーコンピュータ、テレビ受像機、音楽プレーヤ、映像ディスプレイ、パーソナル健康管理装置、発光ダイオード（ＬＥＤ）、またはＬＥＤを含む装置内に配置される、ことを特徴とするフェロイック回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフェロイック材料に関し、特にフェロイック材料を含む回路素子に関する。
【背景技術】
【０００２】
電子装置は、様々な部品（例えば、集積回路、受動部品、チップ等、以下「チップ」）を組み立て接続することにより作製されることが多い。多くの部品（特に、半導体）は、過度の電圧を装置に印加するスプリアス電気的事象（所謂過電圧状態）に敏感である。過電圧状態の源の例としては、静電放電（ＥＳＤ）、逆起電力（ＥＭＦ）、雷、太陽風、電動機および電磁石などの電磁誘導負荷の切り替え、高抵抗性負荷の切り替え、大電流変化、電磁パルスなどが挙げられる。過電圧状態は、半導体ＩＣチップなどの能動および／または受動電子部品または回路素子を含む装置において、部品を介しまたは部品内を流れる大電流の原因となり得る高電圧を生じることがある。大電流の流れは、このような能動または受動部品または回路素子の機能を実効的に破壊する、またはそうでなければ負の影響を与えることがある。
【０００３】
いくつかのチップは、チップのパッケージング中またはそれぞれの電子装置の動作中に予想することができるいくつかの過電圧事象（例えば、軽度のＥＳＤ事象）に対する「オンチップ」保護（例えば、人体モデル事象に対する保護）を含む。
【０００４】
チップはパッケージ化されてもよい（例えば、基板に取り付けられてもよい）。パッケージ化チップは、より厳しい（例えば、高電圧）過電圧事象に対しパッケージ化チップを保護する追加（例えば、チップ外）の過電圧保護装置に接続されてもよい。オンチップ過電圧保護装置とオフチップ過電圧保護装置は電気的に連通するので、オフチップ過電圧保護装置はオンチップ過電圧保護装置を「保護する」ために必要と考えられる。個別部品を使用するオフチップ過電圧保護装置は、基板製造中に追加するのが困難である。さらに、オンチップ保護は、全システムまたはサブシステムにわたって最適化するのが困難である。ＥＳＤ試験の仕様の例としてはＩＥＣ６１０００−４−２とＪＥＳＤ２２−Ａ１１４Ｅが挙げられる。
【０００５】
電子部品を組み立て、支持し、接続するために、プリント回路基板、プリント配線基板、または同様な基板（以下、ＰＣＢとも呼ぶ）を使用してもよい。ＰＣＢは通常、様々な取り付け部品およびチップ等間の電導性を与えるために誘電体の基板と１つまたは複数の導電リードとを含む。通常、金属リードのパターンは電気的接続を与えるために誘電体基板上にめっきされる（例えば、シルクスクリーニングなどの印刷技術を使用して）。あるいは、金属層（例えば、Ｃｕ、Ａｇ、Ａｕの層）が基板に塗布され、続いて金属層の一部が除去され（例えば、エッチングされ）所望のパターンを得る。導電パターンおよび／または誘電性材料の複数の層をＰＣＢ上に配置してもよい。これらの層はビアを使用することにより接続されてもよい。１４以上の層を含むプリント回路基板は珍しくない。
【０００６】
ＰＣＢは通常、チップ、パッケージ、他の集積化装置などの様々な集積化電子部品を支持し接続するために使用される。ＰＣＢはまた、抵抗、コンデンサ、インダクタなどの個別部品を支持し、接続し、集積化部品と個別部品間の接続部を提供してもよい。ＰＣＢ内の導電パターンおよび／または層と電子装置内の他の部品または領域は、部品を損傷するまたはそうでなければ負の影響を与える可能性がある過電圧事象を伝導するための経路を時として提供する。
【０００７】
個別部品は、支持媒体またはパッケージ内にいくつかの機能構造を取り込むことにより時として製作される。例えば、個別インダクタ部品はフェロイック材料媒体の内部に導電コイル構造を埋め込むことにより製作されてもよく、この個別インダクタ部品は個別パッケージフェロイックインダクタ部品を生成するようにさらにパッケージ化されてもよい。従来技術において知られる個別フェロイックインダクタ部品は電子回路におけるインダクタとして機能するようにＰＣＢボードに取り付けられてもよい。通常、フェロイック材料中に導電構造を埋め込むことにより構築される個別部品は「個別フェロイック部品」と呼ばれることがある。従来技術において存在する個別フェロイック部品の例としては、個別フェロイックインダクタと個別フェロイックコンデンサが挙げられる。従来技術の個別部品に使用されるフェロイック材料の例としては、Ｆｅ２Ｏ３などのフェライトが挙げられる。
【０００８】
図１Ａに、参照により本明細書にその全体を援用するＳｈｅｎｚｈｅｎのウェブサイトから入手可能でありまたこの特許「Ｓｈｅｎｚｈｅｎ  Ｐｒｅｓｅｎｔａｔｉｏｎ」のファイルヒストリにおいて入手可能な２００７年２月１０日付けのＳｈｅｎｚｈｅｎ  Ｓｕｎｌｏｒｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｃｏ．（Ｓｈｅｎｚｈｅｎ）の文書に記載されるような従来技術における個別フェロイックインダクタ１００のブロック線図を示す。図１Ａのインダクタ１００は、フェロイック媒体中に埋め込まれた銀（Ａｇ）で作られた導電構造１０２である。図１Ａの個別フェロイックインダクタ１００は個別フェライトビーズとして機能する。個別フェライトビーズは、高周波雑音をフィルタ除去することにより受動低域通過フィルタとして機能するために従来技術において使用されてきた。図１Ｂに、Ｓｈｅｎｚｈｅｎ  Ｐｒｅｓｅｎｔａｔｉｏｎに示されるような図１Ａの個別フェロイックインダクタ１００のブロック線図導電構造１０２により代表される導電構造１１２のＸ線図を示す。
【０００９】
図１Ｃと図１Ｄに、Ｓｈｅｎｚｈｅｎ  Ｐｒｅｓｅｎｔａｔｉｏｎによる個別フェロイックインダクタの製造工程を示す。図１Ｃでは、個別フェロイックインダクタはテープ成形、スクリーン印刷、そして積層化を介し製作される。図１Ｄでは、個別フェロイックインダクタは処理され、最終的に電気回路内で利用することができるであろう個別部品にパッケージ化される（例えば、ＰＣＢに表面実装されることにより）。
【００１０】
図１Ｅに、図１Ａと図１Ｂに示すインダクタ１００などの構造を有する従来技術のフェライトビーズインダクタの伝達曲線のプロットを示す。図１Ｅのプロットは、２つの異なるフェライトビーズインダクタ１００のインピーダンス特性の例を示す。インピーダンス特性は材料と構造に依存して変化する。信号波形と雑音抑圧効果はインピーダンスに依存して変化する。
【発明の概要】
【００１１】
フェロイック回路素子の様々な態様は、フェロイックＶＳＤ材料とフェロイックＶＳＤ材料中に少なくとも部分的に埋め込まれた一組の導電構造とを含む。一組の導電構造とフェロイックＶＳＤ材料はフェロイック回路素子に周波数依存インピーダンスを発揮させることができる。いくつかの実施形態では、一組の導電構造はコイルの少なくとも一部を含み、フェロイック回路素子は誘導性特徴を示す。いくつかの実施形態では、基板はＰＣＢまたは電子部品のパッケージである。フェロイック回路はＥＳＤ事象などの過電圧事象に対し電子部品を保護することができる。
【００１２】
様々な実施形態では、電子装置はフェロイックＶＳＤ材料を含むフェロイック回路素子とフェロイックＶＳＤ材料中に少なくとも部分的に埋め込まれた一組の導電構造とを含む。一組の導電構造とＶＳＤ材料はフェロイック回路素子に周波数依存インピーダンスを発揮させることができる。いくつかの実施形態では、一組の導電構造はコイルの少なくとも一部を含み、フェロイック回路素子は誘導性特性を示す。
【００１３】
フェロイック回路素子の様々な態様はフェロイック媒体とフェロイック媒体中に少なくとも部分的に埋め込まれた一組の導電構造とを含む。フェロイック媒体と一組の導電構造は基板内に少なくとも部分的に埋め込まれる。いくつかの実施形態では、一組の導電構造はコイルの少なくとも一部を含み、フェロイック回路素子は誘導性特性を示す。基板はＰＣＢまたは電子部品のパッケージであってよい。いくつかの実施形態では、一組の導電構造は少なくとも２つのプレートを含み、フェロイック回路素子は容量性特性を示す。様々な実施形態では、フェロイック回路と電子部品は、携帯電話、電子タブレット、電子リーダー、モバイルコンピュータ、デスクトップコンピュータ、サーバーコンピュータ、テレビ受像機、映像ディスプレイ、音楽プレーヤ、パーソナル健康管理装置、発光ダイオード（ＬＥＤ）、および／またはＬＥＤを含む装置内に配置される。
【００１４】
本明細書に記載の実施形態は以下の図面のいずれか１つまたは複数の図面で参照することができる。
【図面の簡単な説明】
【００１５】
【図１】図１Ａは、２００７年２月１０日付けのＳｈｅｎｚｈｅｎ  Ｓｕｎｌｏｒｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｃｏ．（Ｓｈｅｎｚｈｅｎ）の文書（Ｓｈｅｎｚｈｅｎ  Ｐｒｅｓｅｎｔａｔｉｏｎ）に記載されるような従来技術における個別フェロイックインダクタのブロック線図を示す。図１Ｂは、Ｓｈｅｎｚｈｅｎ  Ｐｒｅｓｅｎｔａｔｉｏｎによる図１Ａの個別フェロイックインダクタのＸ線図を示す。図１Ｃは、Ｓｈｅｎｚｈｅｎ  Ｐｒｅｓｅｎｔａｔｉｏｎによる個別フェロイックインダクタの製造工程を示す。図１Ｄは、Ｓｈｅｎｚｈｅｎ  Ｐｒｅｓｅｎｔａｔｉｏｎによる個別フェロイックインダクタの製造工程を示す。図１Ｅは、図１Ａに示したような従来技術フェライトビーズインダクタの伝達曲線のプロットを示す。
【図２】図２Ａは、本発明の実施形態によるフェロイック粒子を含む例示的ＶＳＤ材料を示す。図２Ｂは、本発明の実施形態による電子部品を保護するためのＶＳＤ材料を取り込む回路を示す。
【図３】図３は、本発明の実施形態による電子部品の過電圧保護能力を設計するための例示的方法を示す。
【図４】図４Ａは、本発明の実施形態による埋め込みフェロイック回路素子、フェロイックＶＳＤ材料回路素子、または埋め込みフェロイックＶＳＤ材料回路素子のアーキテクチャを示す例示的構造またはスタックアップの一部を示す。図４Ｂは、本発明の実施形態によるフェロイックＶＳＤ材料インダクタまたは埋め込みフェロイックＶＳＤ材料インダクタの構造を示す。図４Ｃは、本発明の実施形態による図４ＢのフェロイックＶＳＤ材料インダクタまたは埋め込みフェロイックＶＳＤ材料インダクタの等価回路モデルを示す。
【図５】図５は、いくつかの実施形態による埋め込みインダクタを含むスタックアップを示すブロック線図の透視図である。
【図６】図６は、いくつかの実施形態によるインダクタ（例えば、埋め込みインダクタ）を示すブロック線図の透視図である。
【図７】図７は、本発明の様々な実施形態によるフェロイックＶＳＤ材料を生成するためにＶＳＤ材料組成中に導入されてもよいフェロイック粒子または材料の例を表す誘導コイルを含む様々な試験回路のインピーダンス対周波数を示すグラフを示す。
【図８】図８は、発明の様々な実施形態によるフェロイックＶＳＤ材料を生成するためにＶＳＤ材料組成中に導入されてもよいフェロイック粒子または材料の例を表す誘導コイルを含む様々な試験回路のインピーダンス対周波数を示すグラフを示す。
【発明を実施するための形態】
【００１６】
本発明の様々な実施形態による装置における過電圧事象に対する保護は装置内に電圧切り替え可能誘電性材料（「ＶＳＤ（ｖｏｌｔａｇｅ  ｓｗｉｔｃｈａｂｌｅ  ｄｉｅｌｅｃｔｒｉｃ）材料」または「ＶＳＤＭ（ｖｏｌｔａｇｅ  ｓｗｉｔｃｈａｂｌｅ  ｄｉｅｌｅｃｔｒｉｃ  ｍａｔｅｒｉａｌ）」）を取り込むことを含んでもよい。当業者は過電圧事象が複数の事象を包含することを認識することになるが、ＥＳＤ（静電放電）は本明細書では過電圧事象を一般的に説明するために使用されることがある。通常、ＶＳＤ材料は、損傷される（可能性として不可逆的に損傷される）前に高い信号電圧、電流強度、エネルギーまたは電力レベルの存在下で電流を導くまたはそうでなければ動作するための限られた能力を有してもよい。加えて、ＶＳＤ材料はまた、通常は動作仕様内である電気信号が余りに長い間持続する場合に損傷されるかもしれない（例えば、ＶＳＤ材料はこのような信号を導く間に加熱し最終的に故障するかもしれない）。例えば、ＶＳＤ材料は、１００ナノ秒未満続く１０ｋＶの電圧レベルを有する入力信号に晒されれば正常に機能することができると考えられるが、信号が数ミリセカンドを越えて印加され続ければ損傷されるかもしれない。ＶＳＤ材料が損傷される前に高レベルの電圧、電流、電力またはエネルギーに耐える能力は、ＶＳＤ材料の特定の組成、対応ＶＳＤ材料構造の特定の特性（例えば、より大きな物理的寸法を有するＶＳＤ材料構造はより高い電流密度を導くことができると考えられる）、対応回路アーキテクチャ、他のＥＳＤ保護部品の存在、ＶＳＤ材料が取り込まれる装置の特性などの様々な要因に依存すると考えられる。
【００１７】
様々な実施形態では、ＶＳＤ材料は層または構造として装置内に埋め込まれており、ＥＳＤ信号の少なくとも一部を装置を介し地面に安全にシャントするまたはそうでなければＥＳＤ信号の少なくとも一部を所定の点へ導くように構成される。一実施形態では、フィルタなどの保護回路は有用な信号を伝達し過電圧の高周波数成分を阻止するための装置内に組み込まれ、一方、ＶＳＤ材料はＥＳＤが発生したときの電圧の上昇に対応する。フィルタはまた、層、構造またはビアとして装置内に埋め込まれてもよい。
【００１８】
本発明の様々な実施形態によるＶＳＤ材料は電圧の関数として非線形抵抗を示す材料である。ＶＳＤ材料は非線形抵抗を示すが、非線形抵抗を示すすべての材料がＶＳＤ材料だとは限らない。例えば、その抵抗が温度の関数として変化するが電圧の関数としてはほとんど変化しない材料は本発明の実施形態の目的のためのＶＳＤ材料とはみなされないであろう。様々な実施形態では、ＶＳＤ材料はまた、電流、エネルギー場強度、光または他の電磁放射入力、および／または他の同様なパラメータなどの追加の動作パラメータの関数として非線形抵抗変化を示す。
【００１９】
ＶＳＤ材料により示される電圧の関数としての抵抗の変化としては、高抵抗状態から低抵抗状態までの遷移が挙げられる。この遷移は、「固有電圧」、「固有電圧レベル」、「切り替え電圧」、または「切り替え電圧レベル」と様々に呼ばれることがある特定電圧値の辺りで発生する。固有電圧は、ＶＳＤ材料の様々な配合に対し異なるかもしれないが、所与の配合では比較的安定している。特定の配合の固有電圧は、温度、および／または光、赤外線、ＵＶ、マイクロ波、および／または同種のものを含む様々な波長における入射電磁エネルギーなどのパラメータの関数であってもよい。
【００２０】
所与のＶＳＤ材料組成に関しては、固有電圧レベルは単位長当たりの電圧として定義されることがある。この場合、固有電圧レベルに達する（および、結果的に、ＶＳＤ材料がほぼ導電性になる）前にＶＳＤ材料の構造に印加されなければならない実効電圧は、電圧が印加される２点間に配置されるＶＳＤ材料の量、体積、深さ、厚さ、幅または長さの関数（そして可能性としてまた、相対的形状、ジオメトリ、密度変化、ＶＳＤ材料構造に関係する他の類似変数の関数）であってよい。これらの場合、固有電圧レベルは１ミル当たりのボルト（Ｖ／ミル）または１ミリメートル（当たりのボルト（Ｖ／ｍｍ）の表現で定義されてもよい。
【００２１】
逆に、電圧が印加される２点間の既知の距離を有するＶＳＤ材料の構造に関しては（例えば、ＶＳＤ材料層の厚さが知られており、電圧が層の厚さ全体にわたって印加される場合）、固有電圧は絶対電圧として定義されてもよい（例えば、このＶＳＤ材料構造の電圧の切り替えが特定値としてボルトで規定されてもよい）。
【００２２】
したがってＶＳＤ材料の固有電圧は、ＶＳＤ材料が未定義の物理的形状、寸法、または体積を有するＶＳＤ材料構造としてまたは既知の寸法特性を有する特定構造として考えられるかどうかに依存して、単位長当たりの電圧値としてまたは特定電圧値として定義されてもよい。単純のために、本特許における説明は様々な実施形態との関連では絶対電圧値の表現で固有電圧を参照するかもしれないが、それぞれの場合、単位長当たりボルトの表現の対応固有電圧は、それぞれのＶＳＤ材料構造の寸法特性を考慮することにより適切な変換を介し得ることができる。
【００２３】
ＶＳＤ材料は、それぞれの固有電圧レベルより下の電圧ではほぼ非導電性（すなわち、ほぼ絶縁性）であるのでほぼ絶縁体として振る舞うと考えられる。これを絶縁状態と呼ぶことがある。固有電圧レベルより下の電圧（少なくとも固有電圧レベルより上の電圧と比較して）を低電圧と呼ぶことがある。固有電圧レベルより下のこのような動作状態では、本発明の実施形態において提供されるＶＳＤ材料はまた、半導体製造工程において基板として機能するのに好適な半導体材料と同様に半導体の属性を有するとみなしてよい。ＶＳＤ材料は、電圧の大きさが固有電圧レベル未満である場合は正電圧と負電圧の両方に対しほぼ絶縁体として振る舞う。
【００２４】
固有電圧レベルより上の電圧では、本発明の様々な実施形態によるＶＳＤ材料は、実質的に電気抵抗を有しないことによりまたは比較的低い抵抗を有することによりほぼ導体として振る舞う。これを導電状態と呼ぶことがある。固有電圧レベルより上の電圧を高電圧と呼ぶことがある。ＶＳＤ材料は、電圧の大きさが固有電圧レベルより高い場合は正電圧と負電圧の両方に対して導電性またはほぼ導電性である。固有電圧は正または負のいずれであってよい。
【００２５】
理想モデルでは、本発明の様々な実施形態において提供されるＶＳＤ材料の動作は、固有電圧より低い電圧では無限抵抗を、固有電圧より高い電圧では零抵抗を有するとして近似される。しかしながら正常動作条件では、ＶＳＤ材料は通常、固有電圧より低い電圧では高いが一定の抵抗を、固有電圧より高い電圧では低いが非零抵抗を有する。一例として、特定のＶＳＤ材料では、低電圧における抵抗と高電圧における抵抗の比は大きな値に近づく（例えば、１０３、１０６、１０９、１０１２、またはそれ以上の範囲内）と予想することができる。理想モデルでは、この比は無限である、またはそうでなければ非常に高いと近似してよい。
【００２６】
本発明の様々な実施形態において提供されるＶＳＤ材料は、低電圧状態と高電圧状態の両方においてその動作の高い再現性（すなわち可逆性）を示す。いくつかの実施形態では、ＶＳＤ材料は、固有電圧レベルより下の電圧においてほぼ絶縁体または誘電体として振る舞う（すなわち、ほぼ非導電性であり、非常に高いまたはほぼ無限の電気抵抗を示す）。このときＶＳＤ材料は、固有電圧レベルより上の電圧で作動される場合はほぼ導電性となり、次に固有電圧より低い電圧ではほぼ絶縁体または誘電体に再びなるように切り替わる。ＶＳＤ材料は、入力電圧レベルが固有電圧より低い電圧と固有電圧より高い電圧の間を遷移する場合、これらの２つの動作状態の間を不定数回交互に切り替えし続けることができる。これらの２つの動作状態間を遷移する間、ＶＳＤ材料は一定レベルのヒステリシスを受け、これにより固有電圧レベル、切り替え応答時間、またはＶＳＤ材料の他の動作特性をある程度変更することがある。
【００２７】
本発明の様々な実施形態において提供されるＶＳＤ材料は低電圧状態と高電圧状態においてその動作の一貫性（すなわち予測可能な振る舞い）を示す。様々な実施形態では、ＶＳＤ材料は、ほぼ同様なやり方で固有電圧より低い様々な電圧レベルに対応する（例えば、ＶＳＤ材料の出力信号は、固有電圧レベルより下の電圧を有する広範囲の入力信号に対しほぼ予測可能である）。低電圧では、ＶＳＤ材料は限られた信号エンベロープ内に実質的に制限されることが期待できる。例えば、所与の入力信号に応答して、出力信号形状は特定電圧応答帯域内に収まることが期待できる。同様に、様々な実施形態では、ＶＳＤ材料はほぼ同様なやり方で固有電圧レベルより上の様々な電圧に応答する。例えば、ＶＳＤ材料の出力信号は、固有電圧レベルより上の電圧を有する広範囲の入力信号に対してほぼ予測可能である。したがってＶＳＤ材料は限られた信号エンベロープ帯域内に実質的に制限されることが期待できる（例えば、信号振幅、エネルギー、応答時間、位相、および／または帯域幅の意味で）。
【００２８】
本発明の実施形態によるＶＳＤ材料がほぼ絶縁性の場合の低電圧条件とＶＳＤ材料がほぼ導電性の場合の高電圧条件間の遷移は、ほぼ予測可能であり、そして限られた信号振幅のエンベロープと限られた切り換え時間の範囲内に実質的に制限されると予測される。理想モデルでは、固有電圧を上回る入力ステップ関数信号に応答してＶＳＤ材料がほぼ絶縁体の状態からほぼ導体の状態まで遷移するのにかかる時間は零と近似することができる。すなわち、遷移はほぼ瞬間的であると近似することができる。同様に、理想モデルでは、ＶＳＤ材料が固有電圧を下回る入力ステップ関数信号に応答してほぼ導体の状態からほぼ非導体の状態まで遷移するのにかかる時間は零と近似することができる。この逆の遷移もまた、ほぼ瞬間的であると近似することができる。しかしながら正常動作条件下では、ＶＳＤ材料のこれら遷移時間の両方は共に非零である。通常、このような遷移時間は小さく、可能な限り小さいこと（例えば、約１０−６秒、１０−９秒、１０−１２秒、またはそれ以下の範囲内）が好ましい。ＶＳＤ材料の配合と特性のより詳細に関しては、参照によりその全体を本明細書に援用する２０１１年１月１８日にＫｏｓｏｗｓｋｙらに発行された米国特許第７，８７２，２５１号明細書、表題「Ｆｏｒｍｕｌａｔｉｏｎｓ  ｆｏｒ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈａｂｌｅ  Ｄｉｅｌｅｃｔｒｉｃ  Ｍａｔｅｒｉａｌ  Ｈａｖｉｎｇ  ａ  Ｓｔｅｐｐｅｄ  Ｖｏｌｔａｇｅ  Ｒｅｓｐｏｎｓｅ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｆｏｒ  Ｍａｋｉｎｇ  ｔｈｅ  Ｓａｍｅ」を参照されたい。
【００２９】
ほぼ導電状態では、本発明の様々な実施形態によるＶＳＤ材料は、電子部品を保護するために入力電気信号をアースまたはそれぞれの回路または装置内の別の所定の点にシャントする。様々な実施形態では、所定の点はアース、仮想アース、シールド、安全アース等である。本発明の様々な実施形態によるＶＳＤ材料により作動されるおよび／または保護することができる電子部品の例としては、（ａ）回路素子、回路構造、表面実装電気部品（例えば、抵抗、コンデンサ、インダクタ）、ＰＣＢまたは他の回路基板、電子装置、電子サブシステム、電子装置、（ｂ）任意の他の電気的、磁気的、マイクロマシン構造（ＭＥＭＳ：ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ  ｓｔｒｕｃｔｕｒｅ）または同様な素子、構造、部品、システムおよび／または装置、（ｃ）電気信号を使用することによりデータを処理または送信し動作する、または電気信号により損傷されるかもしれない任意の他のユニット、（ｄ）上記特定された（ａ）、（ｂ）および／または（ｃ）の任意の組み合わせ、が挙げられる。
【００３０】
様々な実施形態におけるＶＳＤ材料は、ギャップを少なくとも部分的に埋めるようにまたはそうでなければギャップに跨るようにギャップ内に配置されることにより、層または物理構造として表面上に配置されることにより、または基板内に少なくとも部分的に埋め込まれることにより、導体および／または回路素子間を分離することができ、これにより固有電圧レベルより下の正常電圧においてそれぞれの導体および／または回路素子がほぼ電気的に連通しないようにする。固有電圧レベルより上の電圧では、電流はＶＳＤ材料を介しそれぞれの導体および／または回路素子間を通る。
【００３１】
本発明の様々な実施形態によるＶＳＤ材料はポリマベースであり、充填ポリマを含んでもよい。充填ポリマは、金属、半導体、セラミック等の粒子材料を含んでもよい。本発明の様々な実施形態に従って使用されてよいＶＳＤ材料の様々な組成の例は、例えば２０１１年３月１７日公開の米国特許出願公開第２０１１／００６２３８８−Ａ１号明細書に記載されている。
【００３２】
本発明の様々な実施形態によると、ＶＳＤ材料は１つまたは複数のフェロイック材料を含んでよい。１つまたは複数のフェロイック材料を含むＶＳＤ材料は「フェロイックＶＳＤ材料」と称することがある。
【００３３】
いくつかの実施形態では、１つまたは複数のこのようなフェロイック材料はフェロイック粒子としてＶＳＤ材料ポリマ組成中に導入されてよく、このようなフェロイック粒子は他の構成粒子と共にポリマ組成中に分散されてもよい。例えば、フェロイック粒子を含むＶＳＤ材料ポリマ組成は、フェロイック粒子が組成中にほぼ一様に分散するまで長期間（例えば、８時間、１２時間、またはそれ以上）混合されてもよい。
【００３４】
ＶＳＤ材料ポリマ組成内の粒子の分布を参照すると，粒子を「ほぼ一様に」分布させることは、平均してそれぞれの粒子が材料中に一様に分散することを意味するが、ポリマ組成の限られた下位部分でこのような粒子の限定的凝集が一定の統計的確率で起こるということは確かに可能である。しかしながら、全体として、ＶＳＤ材料の全体量（またはこのようなＶＳＤ材料の十分に大きな下位部分）を考慮すると、それぞれの粒子は混合物中に一様に分散すると考えられ、それぞれのＶＳＤ材料の振る舞いをモデル化する際、粒子は一様に分散されるようにモデル化することができる。
【００３５】
図２Ａに、フェロイック粒子２５２を含む例示的なＶＳＤ材料２５０を示す。ＶＳＤ材料２５０は、結合媒体２５４（例えば、ポリマまたは溶媒）中に分散した一組のフェロイック粒子２５２を含んでよい。
【００３６】
図２ＡのＶＳＤ材料２５０などのフェロイックＶＳＤ材料は、エポキシレジン、溶媒、または他の媒体中に分散される１つまたは複数のタイプのフェロイック粒子２５２またはフェロイック材料２５４を含んでよい。このようなフェロイックＶＳＤ材料２５０はさらに、カーボンナノチューブ、他の高アスペクト粒子、有機および／または無機粒子と材料、導電性および／または半導体粒子または材料、階段状バンドギャップ粒子、１つまたは複数の表面層により囲まれた１つまたは複数の核を含む粒子、および／またはこのような表面層が改質されてよいおよび／または改質されなくてもよい１つまたは複数の表面層を含む粒子、を含む１つまたは複数の追加のタイプの粒子と材料を含んでよい。
【００３７】
本発明の様々な実施形態によるフェロイックＶＳＤ材料２５０を生成するためにＶＳＤ材料組成中に導入されてもよいフェロイック粒子２５２またはフェロイック材料２５４の例としては、ニッケル、ニオブ、チタン酸バリウム、ビスマスフェライト、灰硼鉱、他のフェライト（例えば、Ｆｅ２Ｏ３）、強誘電体ポリマ、テルル化ゲルマニウム、タンタライト鉛スカンジウム、ジルコニウム酸チタン酸鉛、ニオブ酸リチウム、フッ化ビニリデン樹脂、酒石酸ナトリウムカリウム、チタンリン酸カリウム、フェロイック特性を有するまたはそうでなければそれぞれのＶＳＤ材料組成と適合する他の材料が挙げられる。
【００３８】
一実施形態では、フェロイックＶＳＤ材料２５０は、約９％の体積割合でＡｌｆａ  Ａｅｓａｒから入手可能な２０−３０ｎｍＡＰＳ粉の形式の酸化鉄（Ｆｅ３Ｏ４）、約１３％の体積割合でＮｏｖａｍｅｔ  Ｓｐｅｃｉａｌｔｙ  Ｐｒｏｄｕｃｔｓから入手可能な４ＳＰ−１０ニッケル粉、約６％の体積割合でＪＦＥ  Ｍｉｎｅｒａｌ  Ｃｏｍｐａｎｙ，ＬＴＤから入手可能なＮＦＰ４０１Ｓニッケル粉の３つのタイプのフェロイック粒子２５２の組み合わせを含む。
【００３９】
一実施形態では、フェロイックＶＳＤ材料２５０は、約３０％の体積割合でＡｌｆａ  Ａｅｓａｒから入手可能な２０−３０ｎｍＡＰＳ粉の形式の酸化鉄（Ｆｅ３Ｏ４）のタイプのフェロイック粒子２５２の組み合わせを含む。
【００４０】
一実施形態では、フェロイックＶＳＤ材料２５０は、約２０％の体積割合でＮｏｖａｍｅｔ  Ｓｐｅｃｉａｌｔｙ  Ｐｒｏｄｕｃｔｓから入手可能な４ＳＰ−１０ニッケル粉と、約８％の体積割合でＪＦＥ  Ｍｉｎｅｒａｌ  Ｃｏｍｐａｎｙ，ＬＴＤから入手可能なＮＦＰ４０１Ｓニッケル粉の２つのタイプのフェロイック粒子２５２の組み合わせを含む。
【００４１】
一実施形態では、フェロイックＶＳＤ材料２５０は、約７％の体積割合でＡｌｆａ  Ａｅｓａｒから入手可能な２０−３０ｎｍのＡＰＳ粉の形式の酸化鉄（Ｆｅ３Ｏ４）、約２０％の体積割合でＮｏｖａｍｅｔ  Ｓｐｅｃｉａｌｔｙ  Ｐｒｏｄｕｃｔｓから入手可能な４ＳＰ−１０ニッケル粉、および約８％の体積割合でＪＦＥ  Ｍｉｎｅｒａｌ  Ｃｏｍｐａｎｙ，ＬＴＤから入手可能なＮＦＰ４０１Ｓニッケル粉の３つのタイプのフェロイック粒子２５２の組み合わせを含む。
【００４２】
ＶＳＤ材料２５０の固有電圧レベルはフェロイック粒子２５２が当該材料中に分散するときに変化することがある。したがってフェロイックＶＳＤ材料２５０の異なる組成は、実験的に決定されるかまたは可能性として様々なモデリング技術を使用して評価されることができる異なる固有電圧レベルを有することができる。
【００４３】
フェロイックＶＳＤ材料２５０は電圧依存特性を有する構造を作製するために使用されてもよい。例えば、ある構造は低電圧においてコンデンサまたはインダクタとして振る舞い、高電圧において抵抗として振る舞うことができる。固有周波数依存インピーダンス応答（例えば、コンデンサとインダクタ）を有する装置に関しては、ＶＳＤ材料２５０を取り込むことにより、周波数と電圧の両方の関数であるインピーダンスを有する装置を得ることができる。
【００４４】
一実施形態では、ＶＳＤ材料中に１つまたは複数のフェロイック材料２５２（例えば、強磁性、強誘電、フェリ磁性または強弾性材料）を含むことにより、結果のフェロイックＶＳＤ材料２５０は増加された磁気透過率を得る。このような増加された磁気透過率により、それぞれのフェロイックＶＳＤ材料２５０が、周波数依存インピーダンスを示すインダクタ、コンデンサまたは他の電子回路素子内のフェロイック材料の従来の機能を行えるようにしてもよい。したがってフェロイックＶＳＤ材料２５０は、フェロイックＶＳＤ材料２５０の固有閾値電圧を越える電気信号をアースするように導通することにより過電圧保護の役割を果たすこともできるであろうフェロイックインダクタおよびフェロイックコンデンサなどのフェロイック回路素子内のフェロイック材料を置換してもよい。
【００４５】
図２Ｂに、本発明の実施形態による電子部品２３０を保護するためのＶＳＤ材料２０４を取り込む回路２００を示す。回路２００は装置であってもよいし、または装置内に組み込まれてもよい。様々な実施形態では、電子部品２３０は、チップ、抵抗、インダクタ、コンデンサ、ダイオード、トランジスタ、および／または過電圧状態に敏感な同種のものを含む。図２Ｂに示す回路２００のアーキテクチャと動作は、２０１１年４月２８日出願の米国特許出願第１３／０９６，８６０号明細書、表題「Ｅｍｂｅｄｄｅｄ  Ｐｒｏｔｅｃｔｉｏｎ  Ａｇａｉｎｓｔ  Ｓｐｕｒｉｏｕｓ  Ｅｌｅｃｔｒｉｃａｌ  Ｅｖｅｎｔｓ」に詳細に開示されており、参照によりその全体を本明細書に援用する。
【００４６】
図２Ｂの実施形態におけるＶＳＤ材料２０４は導体２１０に接続される。図２Ｂに示す導体２１０は、電子部品２３０へ信号２０２を送る電気経路または回路の一部である。ＥＳＤパルスなどの潜在的入力過電圧信号２０２’は信号２０２に印加され、導体２１０に結合されるかもしれない。しかしながら回路２００は、過電圧信号２０２’の損傷する可能性がある部分の電子部品２３０への伝播を制限するためにＶＳＤ材料２０４を使用するように構成される。過電圧信号２０２’は、比較的高い電圧、比較的高い電流、または電子部品を破損するかもしれない他の特性を示すことがある電気信号である。
【００４７】
図２ＢのＶＳＤ材料２０４は、入力電圧が固有電圧レベルを越えたときにノード２０８を第２の点２０６へ電気的に接続するように構成された装置として示される。図２Ｂは、単一のＶＳＤ材料２０４を含むものとして回路２００を示すが、ＶＳＤ材料２０４の２つ以上の実施態様を利用し得る（例えば、ＶＳＤ材料の第２の構造が導電リード２１２とアースまたは第２の点２０６と同様な他の点との間に配置されてもよい）ということは当業者らにより容易に認識されるだろう。さらにＶＳＤ材料２０４の様々な実施形態は、基板の層、基板上に配置されたパターン、装置、基板内に埋め込まれた装置、ビア内に埋め込まれた装置、分離材料等として構成されたＶＳＤ材料を含む。いくつかの実施形態では、ＶＳＤ材料２０４は、ＰＣＢまたは別の回路基板などの基板内に埋め込まれたＶＳＤ材料の構造である。ＶＳＤ材料２０４は、ＶＳＤ材料の層または基板の表面上に配置されたＶＳＤ材料の構造であってよい。ＶＳＤ材料２０４は、ＶＳＤ材料の層として構成されるか、または基板の内部に層として配置されるまたはそうでなければＰＣＢの主水平面と平行なＶＳＤ材料の構造として構成されてもよい。ＶＳＤ材料２０４はまた、基板の一般面に対して垂直方向または斜め方向に少なくとも部分的に配置されたＶＳＤ材料の構造を含んでもよい（例えば、ＶＳＤ材料は、ＰＣＢの２つ以上の層と交差する垂直構造として構築されてもよい）。
【００４８】
電子部品２３０はＥＳＤ敏感集積回路（例えば、シリコン、ＩＩＩ−Ｖ材料、ＩＩ−ＶＩ材料等で実施される）を含む様々な電子部品の任意のものであってよい。随意的に、電子部品２３０はオンチップＥＳＤ保護素子２３２を含む。図２Ｂの電子部品２３０は導電リード２１２を介し導体２１０と電気的に連通している。いくつかのケースでは、電子部品２３０は表面実装チップ（例えば、表面実装装置（ＳＭＤ：Ｓｕｒｆａｃｅ  Ｍｏｕｎｔｅｄ  Ｄｅｖｉｃｅ）規格による）である。
【００４９】
本発明の実施形態によると、回路２００は過電圧信号２０２’から電子部品２３０を保護するための回路素子２２０を含む。様々な実施形態では、回路素子２２０は、１つまたは複数の抵抗、１つまたは複数のインダクタ、１つまたは複数のコンデンサ、１つまたは複数のダイオード、１つまたは複数のトランジスタ、１つまたは複数のフィルタ（例えば、１つまたは複数の低域通過、帯域通過、高域通過フィルタまたはフィルタ段の様々な組み合わせ）、任意の他の受動または能動回路素子または電子部品、これらの任意の組み合わせであってもよいし、またはそれらを含んでもよい。回路素子２２０は、単一の電子部品または電子部品の組み合わせを含んでよく、電子部品２３０の部分的または全体的ＥＳＤ保護を提供するように使用されてもよい。
【００５０】
本発明の実施形態によると、図２Ｂに示す回路素子２２０などのＥＳＤおよび他の過電圧事象に対する保護に使用することができる回路素子は、フェロイック材料中に導電構造を少なくとも部分的に埋め込むことにより製作された埋め込み回路素子であり、フェロイック材料は基板中に少なくとも部分的に埋め込まれる。一実施形態では、回路素子は一組の導電構造を含み、導電構造の少なくとも１つのサブセットはフェロイック材料中に少なくとも部分的に埋め込まれ、回路素子はＰＣＢ内に少なくとも部分的に埋め込まれる。一実施形態では、回路素子は一組の導電構造を含み、導電構造の少なくとも１つのサブセットはフェロイック材料中に少なくとも部分的に埋め込まれ、回路素子は個別集積回路（ＩＣ）のパッケージ内に少なくとも部分的に埋め込まれる。
【００５１】
フェロイック媒体中に少なくとも部分的に埋め込まれた導電構造を含み、本発明の実施形態に従って基板内に少なくとも部分的に埋め込まれた回路素子は、「埋め込みフェロイック回路素子」と称することがある。本発明の実施形態によるインダクタである埋め込みフェロイック回路素子は「埋め込みフェロイックインダクタ」と称することがある。本発明の実施形態によるコンデンサである埋め込みフェロイック回路素子は「埋め込みフェロイックコンデンサ」と称することがある。
【００５２】
本発明の実施形態によると、図２Ｂに示す回路素子２２０などのＥＳＤと他の過電圧事象に対する保護のために使用されてよい回路素子は、フェロイックＶＳＤ材料中に少なくとも部分的に導電構造を埋め込むことにより製作された埋め込みインダクタ素子である。本発明の実施形態によると、導電構造の少なくとも１つのサブセットがフェロイックＶＳＤ材料であるまたはフェロイックＶＳＤ材料を含む媒体中に少なくとも部分的に埋め込まれた一組の導電構造を含む回路素子は、「フェロイックＶＳＤＭ回路素子」または「フェロイックＶＳＤ材料回路素子」と称されることがある。
【００５３】
一実施形態では、フェロイックＶＳＤ材料回路素子は基板内に少なくとも部分的に埋め込まれる。本発明の実施形態により基板内に少なくとも部分的に埋め込まれたフェロイックＶＳＤ材料回路素子は「埋め込みフェロイックＶＳＤ材料回路素子」と称されることがある。１つの実施態様では、基板はＰＣＢであり、埋め込みフェロイックＶＳＤ材料回路素子はＰＣＢ内に少なくとも部分的に埋め込まれる。１つの実施態様では、基板は個別集積回路（ＩＣ）をパッケージングしたものであり、埋め込みフェロイックＶＳＤ材料回路素子は個別集積回路のパッケージ内に少なくとも部分的に埋め込まれる。
【００５４】
本発明の実施形態によるインダクタである埋め込みフェロイックＶＳＤ材料回路素子は、「埋め込みフェロイックＶＳＤ材料インダクタ」と称されることがある。本発明の実施形態によるコンデンサである埋め込みフェロイック回路素子は「埋め込みフェロイックＶＳＤ材料コンデンサ」と称されることがある。埋め込みフェロイックＶＳＤ材料回路素子については、図４Ｂの実施形態に関連して以下にさらに検討される。
【００５５】
明確化のため、特に明記しない限り、埋め込みフェロイック回路素子、フェロイックＶＳＤ材料回路素子、または埋め込みフェロイックＶＳＤ材料回路素子のアーキテクチャを参照するために本特許に使用された場合、用語「導電構造」は、対応するフェロイック材料またはフェロイックＶＳＤ材料中に少なくとも部分的に埋め込まれ、それぞれの回路素子の誘導性、容量性、抵抗性、または他のインピーダンス関連機能を実行するより大きな導電構造を参照するように意図されており、強磁性またはＶＳＤＭ特定機能を実行するために対応フェロイック材料またはフェロイックＶＳＤ材料中に配置された導電性粒子または材料を参照するように意図されていない。同様に、特に明記しない限り、埋め込みフェロイック回路素子、フェロイックＶＳＤ材料回路素子、または埋め込みフェロイックＶＳＤ材料回路素子のアーキテクチャを参照するために本特許に使用された場合、用語「導電構造」は、基板内に埋め込まれ基板の表面上に配置されるまたはそうでなければ電子回路の独立したインダクタ、抵抗、コンデンサまたは他の部品を接続するパターン化金属（例えば、銅）トレースを参照するように意図されていない。
【００５６】
例えば、特に明記しない限り、フェロイックＶＳＤ材料インダクタまたは埋め込みフェロイックＶＳＤ材料インダクタ内の一組の導電構造を参照する場合、それぞれの一組の導電構造は、誘導コイル、誘導コイルの一部、またはそれぞれのフェロイックＶＳＤ材料インダクタまたは埋め込みフェロイックＶＳＤ材料インダクタの内部のＶＳＤ材料全体またはその一部に配置された複数の誘導コイルループであってよいが、特記しない限り、それぞれの一組の導電構造は、カーボンナノチューブまたは金属粒子などのＶＳＤ材料中に配置されたナノスケール導電性粒子または材料を指すものではないであろう。
【００５７】
一実施形態では、過電圧保護の設計は回路素子２２０および／または電子部品２３０と電気的に連通したＶＳＤ材料２０４を含む。いくつかの実施形態では、ＶＳＤ材料２０４は、導体２１０に接続された回路素子２２０の側（例えば、リード、ポート、コネクタ、ピン等）と電気的に連通している。ＶＳＤ材料２０４は電気的アースまたは他の部品に接続されてもよい。
【００５８】
様々な実施形態では、回路素子２２０は、電圧フィルタ、電流振幅フィルタ、および／または周波数フィルタとして機能する埋め込みフェロイック回路素子、フェロイックＶＳＤ材料回路素子、または埋め込みフェロイックＶＳＤ材料回路素子であるか、またはそれらを含む。例えば、回路素子２２０は、高域通過フィルタ、低域通過フィルタまたは帯域通過フィルタとして構成されてもよい。回路素子２２０は、歪みまたは減衰の無いまたは減衰のほぼ無い第１の電圧または電流（例えば、電子部品２３０の通常動作に関連する）を送り、異常事象（例えば、過電圧またはＥＳＤ事象）に関連する第２の電圧または電流全体またはその一部を阻止することができる。例えば、回路素子２２０は、標準周波数または設計周波数で信号２０２を送信するために低域通過フィルタとして構成されてもよい。高周波数成分を含むＥＳＤ型過電圧信号２０２’が発生すると、回路素子２２０は過電圧信号２０２’の高周波数成分全体またはその一部を阻止することができる。過電圧信号２０２’の全体または部分的阻止により、電子部品２３０が損傷される前に高電圧条件に応答して導電状態に切り替わるのに十分な時間をＶＳＤ材料２０４に与えることができる。
【００５９】
回路素子２２０のインピーダンスは、通常は電子部品２３０を損傷しないであろう電圧（例えば、チップ仕様に依存して４０ボルト未満、２４ボルト未満、１２ボルト未満、５ボルト未満、および／または３ボルト未満の電圧）において信号２０２を通すように選択されてもよい。回路素子２２０のインピーダンスはさらに、高電圧および／または損傷する可能性のある電圧（例えば、１００ボルトより高い、１０００ボルトより高い、１０ｋＶより高いなど）において過電圧信号２０２’を阻止するように選択されてよい。過電圧信号２０２’が阻止される電圧の選択は、部品２３０仕様および／または過電圧信号２０２’の周波数成分に基づいてよい。
【００６０】
図１Ａ、１Ｂ、１Ｃ、１Ｄに関連して検討した個別フェロイックインダクタ等の個別フェロイック部品と本発明の実施形態による埋め込みフェロイック回路素子との置換は様々な利点を提供する。それらの利点のいくつかとして以下のものが挙げられる。（ａ）埋め込みフェロイック回路素子は基板製造中の様々な時点でＰＣＢなどの基板内に予め構築されてもよい。したがって個別フェロイック部品を後で追加する必要性が避けられる。（ｂ）装置のＥＳＤ保護の設計をより高いレベル（例えば、システムレベルまたはＰＣＢのレベル）で行なうことができる。したがって過電圧保護は、複数の部品全体にわたってまたはシステム全体またはサブシステム全体にわたって最適化されることができる。対照的に、個別フェロイック部品を使用することは、特定の部品または部品群が保護されることを越える最適化には至らないことがしばしばである。（ｃ）個別フェロイック部品を使用するコストは、基板内に予め構築された埋め込みフェロイック回路素子を使用することにより回避または実質的に減少することができる。
【００６１】
本発明の様々な実施形態によると、図２ＢのＶＳＤ材料２０４、回路素子２２０、部品２３０は電子装置内に取り込まれる。例えば、ＶＳＤ材料２０４の構造によりそして回路素子２２０により保護される電子部品２３０は、半導体チップまたは別の集積回路（ＩＣ）（例えば、マイクロプロセッサ、制御装置、メモリチップ、ＲＦ回路、ベースバンド処理装置等）、発光ダイオード（ＬＥＤ）、ＭＥＭＳチップまたは構造、または電子装置の内部に配置される任意の他の部品または回路素子であってよい。
【００６２】
本発明の実施形態による、ＥＳＤ事象または他の電気的入力信号に対して保護される部品を含んでよいこのような電子装置の例としては、携帯電話、電子タブレット、電子リーダー、モバイルコンピュータ（例えば、ラップトップ）、デスクトップコンピュータ、サーバーコンピュータ（例えば、サーバー、ブレード、マルチプロセッサスーパーコンピュータ）、テレビ受像機、映像ディスプレイ、音楽プレーヤ（例えば、ポータブルＭＰ３音楽プレーヤ）、パーソナル健康管理装置（例えば、脈拍モニタ、心臓モニタ、距離モニタ、温度モニタ、または健康管理におけるアプリケーションを有する任意の他のセンサ素子）、発光ダイオード（ＬＥＤ）およびＬＥＤを含む装置、照明モジュール、電気または電気機械信号を使用してデータを処理するまたはそうでなければ格納する任意の他の消費者および／または工業装置が挙げられる。他の例としては、衛星、軍装備品、航空機器、海上装置が挙げられる。
【００６３】
過電圧信号２０２’は、装置内の所定の電気経路を介し到達する（例えば、ＰＣＢ内の導電線を介し電気回路内の信号線上で）、または意図しない経路（例えば、携帯電話の外部カバーから意図しない導電経路または部分的導電経路に沿って、装置の外からアクセス可能なデータポートから空気を介したアーク放電）を介し到達する可能性がある。
【００６４】
図２ＢのＶＳＤ材料２０４はノード２０８と第２の点２０６間に配置される。様々な実施形態では、ノード２０８と第２の点２０６の１つまたは両方は、基板の内部である（例えば、ＰＣＢの層内に埋め込まれる）、または基板の表面上に（例えば、ＰＣＢの表面上の導電線上に）ある、または基板の外（例えば、ＰＣＢに接続されたコネクタまたはピン上）である。
【００６５】
一実施形態では、ＶＳＤ材料２０４と回路素子２２０は過電圧事象に対して保護すべき装置に接続するコネクタ内に組み込まれ、電子部品２３０は装置内に組み込まれる。このようなコネクタの例としては、電源コネクタ、ＵＳＢコネクタ、イーサーネットケーブルコネクタ、ＨＤＭＩコネクタ、または直列、並列、または他のタイプのデータ、信号、または電力送信を容易にする任意の他のコネクタが挙げられる。
【００６６】
一実施形態では、ＶＳＤ材料２０４は過電圧事象に対して保護すべき装置に接続するコネクタ内に組み込まれ、回路素子２２０と電子部品２３０は装置内に組み込まれる。このような実施形態では、ＶＳＤ材料の構造とフェロイック回路素子（任意の埋め込みフェロイック回路素子を含む）は、装置に接続されるケーブル内に直接組み込まれることができ、ケーブルが接続されるとＥＳＤまたは他の過電圧信号保護をそれぞれの装置に提供することができる。このような実施形態は、コネクタの価値を高めるおよび／または装置が受けるＥＳＤ損傷の確率を低減するために使用することができる。
【００６７】
ノード２０８は、過電圧信号２０２’などの損傷する可能性のある電気的信号が伝搬するかもしれない経路内に含まれる。図２Ｂに示すように、回路素子２２０とＶＳＤ材料２０４はノード２０８に直接接続される。いくつかの実施形態では、追加の部品がノード２０８とＶＳＤ材料２０４間および／またはノード２０８と回路素子２２０間に配置されてもよい。
【００６８】
様々な実施形態では、第２の点２０６は、アース、仮想アース、シールド、安全アース、パッケージシェル、導電線、部品への直接または間接接続部、任意の他の電気経路に沿った点、またはこれらの任意の組み合わせである。第２の点２０６はアースに直接接続されるものとして図２Ｂに示されるが、第２の点２０６は事実上、任意の所定のネット、電位、または過電圧信号２０２’全体またはその一部が送られてよいまたは電気信号が受け取られてよい装置内の他の基準または点であってよい。
【００６９】
いくつかの実施形態では、ＶＳＤ材料２０４は部品２３０に部分的過電圧保護を提供する。ＥＳＤパルスなどの過電圧信号２０２’が発生すると、ＶＳＤ材料２０４はほぼ導電状態に切り替わる。ほぼ導電性になると、ＶＳＤ材料２０４は、過電圧信号２０２’の少なくとも第１の部分を第２の点２０６へシャントし、これにより過電圧信号２０２’をノード２０８において減衰するように構成される。この構成では、全過電圧信号２０２’よりむしろ過電圧信号２０２’の減衰された第２の部分が電気部品２３０に到達するかもしれない。過電圧信号２０２’の少なくとも一部を第２の点２０６へ転送し過電圧信号２０２’の減衰された部分を部品２３０へ送ることにより、ＶＳＤ材料２０４は、過電圧信号２０２’の転送された部分が部品２３０に到達するのを防止し、これにより少なくとも部分的過電圧保護を部品２３０に与える。
【００７０】
過電圧信号２０２’の減衰された部分は、回路素子２２０を使用することによりさらに減衰することができる。ノード２０８において減衰された過電圧信号２０２’の一部は、部品２３０に到達する前に回路素子２２０を使用することによりさらに減衰することができ、この場合、部品２３０はノード２０８において存在するより小さい過電圧信号２０２’の一部分を受け取る。
【００７１】
いくつかの実施形態では、部品２３０に送られる過電圧信号２０２’の減衰された部分は回路素子２２０の両端で電圧降下する。この電圧降下を制御することにより（例えば、図３の実施形態に関連して以下に検討されるように開発された保護装置特性に従って生成された適切な設計仕様により）、部品２３０において受け取る電圧と電流は、損傷しないレベルまたはそうでなければ所定のレベルまで減少することができる。
【００７２】
あるいは、一実施形態では、全過電圧信号２０２’またはほぼ全過電圧信号２０２’はＶＳＤ材料２０４により第２の点２０６へ送られる。この場合、ノード２０８から部品２３０まで送られる過電圧信号２０２’の電流または電圧は無いかまたは実質的に無い。
【００７３】
一実施形態では、ＶＳＤ材料２０４のクランプ電圧（すなわち、ＶＳＤ材料がほぼ導電性になったときにノード２０８において測定され得る電圧）は、部品２３０が安全に耐えることができるであろう最大電圧より高い。したがってこの実施形態では、回路素子２２０のインピーダンスは、リード２１２において受ける電流および／または電圧を部品２３０がより安全に耐えることができる低減レベルまでさらに減衰するように構成されてよい。
【００７４】
通常、本発明の様々な実施形態は、部品２３０を損傷する可能性があるノード２０８に存在する過電圧信号２０２’の様々な成分の信号の特性のいずれかまたはすべを減衰または抑制する伝達関数を有する回路素子２２０を生成するように実施することができる保護装置特性を提供することができる。本発明の実施形態による回路素子により減衰または抑制されることができる過電圧信号または他の電気信号の信号特性の例としては、電圧、電流、周波数および／または帯域幅（例えば、予想周波数スペクトラム）、時間値、および／またはパルス波形が挙げられる。
【００７５】
回路素子２２０は、ＶＳＤ材料２０４が導電状態に切り替わる間に過電圧信号２０２’を一時的に阻止するように構成されてよい。いくつかの実施形態では、過電圧信号２０２’は、急速に上昇する前縁を有するＥＳＤパルスなどのパルスを含む。ＶＳＤ材料２０４は迅速に切り替わるように構成されるかもしれないが、ＶＳＤ材料の応答時間は通常、非零時間遅延になりやすい。いくつかのＥＳＤパルスの前縁は回路２００内のＶＳＤ材料２０４の応答時間より速く上昇することがある。したがってノード２０８における電圧は電子部品２３０の損傷閾値を瞬間的に越える可能性がある。回路素子２２０は、高速立ち上がりパルスを特徴とするかもしれない高周波数成分を阻止するように構成された低域通過フィルタなどの素子を含んでもよい。いくつかの実施形態では、回路素子２２０は、立ち上りパルスが、ＶＳＤ材料２０４の固有電圧未満である電圧レベルであるときに立ち上りパルスを阻止する。すなわち、電子部品２３０にさらなる保護を与えるために、回路素子２２０はＶＳＤ材料２０４が切り替わり始める前に過電圧事象を阻止するように構成されてもよい。したがって回路素子２２０は、ＶＳＤ材料２０４が絶縁状態から導電状態に切り替わるのにかかる時間の間の過電圧信号２０２’の１つまたは複数の特性または成分（例えば、過電圧信号２０２’のパルスの立ち上がり縁部）を阻止することができる。
【００７６】
様々な実施形態では、ＶＳＤ材料が入力電気信号の少なくとも一部を迂回させる所定の点はアースであってもよいし、または１つまたは複数の他の電子部品（保護されている電子部品と異なる）に対する入力部であってもよい。図２Ｂの実施形態では、ＶＳＤ材料２０４が過電圧信号２０２’の少なくとも一部を迂回させる点は、アースに直接接続されて示される第２の点２０６である。
【００７７】
様々な実施形態では、ＶＳＤ材料２０４の構造は基板内に埋め込まれる。ほぼ導電性になると、ＶＳＤ材料２０４は基板を介し第２の点２０６に至る電気経路を提供する。本発明の様々な実施形態によるＶＳＤ材料の埋め込み構造は、ＥＳＤ保護回路の一部として従来技術において使用されてきた従来の個別部品を上回る多くの利点を提供する。ＥＳＤ保護回路の一部として従来技術において使用されてきた従来の個別ＥＳＤ部品の例としては、コンデンサ、抵抗、インダクタ、ダイオード、個別部品（可能性として、電圧切り替え型誘電性材料により製作された個別部品を含むが、このような個別部品はいかなる場合もいかなる基板内にもまたはＰＣＢなどの装置のいかなる他の部品または部分内にも埋め込まれなかった）、および上記の組み合わせが挙げられる。
【００７８】
本発明の様々な実施形態に従ってＶＳＤ材料２０４などのＶＳＤ材料の構造を基板内に埋め込むことで様々な利点が提供される。それらの利点のいくつかとして、以下のものが挙げられる。（ａ）埋め込みＶＳＤ材料構造は製造中の様々な時点でＰＣＢなどの基板内に予め構築されてもよい。したがって個別ＥＳＤ部品を後で追加する必要性を回避することができる。（ｂ）ＥＳＤ保護の設計をより高いレベルにおいて（例えば、システムレベルまたはＰＣＢのレベルにおいて）行なうことができる。したがってＥＳＤ保護は、複数の部品全体にわたってまたはシステム全体またはサブシステム全体にわたって最適化されることができる。対照的に、個別ＥＳＤ部品を使用することは、特定の部品または部品群が保護されることを越えた最適化にはほとんどまたは全く至らないと考えられる。（ｃ）個別ＥＳＤ部品を使用するコストは、基板内に予め構築されたＶＳＤ材料の埋め込み構造を使用することにより回避または実質的に低減することができる。
【００７９】
本発明の様々な実施形態では、ＶＳＤ材料２０４、回路素子２２０、電子部品２３０の様々な組み合わせは、単一基板内にまたは互いに電気的に連通した複数の基板内に埋め込まれてもよい。いくつかの実施形態では、ＶＳＤ材料２０４および／または回路素子２２０はプリント回路基板（例えば、ＰＣＢスタックアップ内の層として作製される）内に埋め込まれる。いくつかの実施形態では、回路素子２２０はビアを含む。随意的に、回路素子２２０は、適切な特性を有する材料で充填してもよいビア内に実装される。例えば、抵抗性ペースト（例えば、銀ペースト）により充填されたビアは所望の抵抗（例えば、めっきビアより高い電気抵抗だが所望の電流を導くために十分低い電気抵抗）を有することができる。いくつかのケースでは、充填ビア（回路素子２２０および／またはリード２１２として動作する）は、層内に埋め込まれたＶＳＤ材料を別の層上に配置されたまたはそうでなければ基板に取り付けられた部品（例えば、チップ）に接続する。
【００８０】
フェロイック材料は層として配置されてよい。いくつかのケースでは、フェロイック材料の層はフェロイックＶＳＤ材料であってもよく、フェロイックおよび／またはＶＳＤ材料特性を活用する構造を作製するために適切な配線を使用してよい。いくつかの実施形態では、装置は、表面実装装置の必要性をなくす、または低減することができる埋め込み層で作製されてもよい。いくつかのケースでは、埋め込みインダクタは表面実装インダクタを置換（または、必要サイズを低減）することができる。埋め込みコンデンサは表面実装コンデンサを置換（または、必要サイズを低減）することができる。
【００８１】
図３に、本発明の実施形態による電子部品の過電圧保護能力を設計するための例示的方法３００を示す。方法３００は、埋め込みフェロイック回路素子、フェロイックＶＳＤ材料回路素子、および／または埋め込みフェロイックＶＳＤ材料回路素子であるかまたはそれらを含む回路素子２２０などの回路素子を設計する工程を提供する。
【００８２】
図３の実施形態の工程３１０では、フェロイック装置の仕様を受け取る。様々な実施形態では、埋め込みフェロイック装置は、可能性として基板内（例えば、ＰＣＢまたはＩＣパッケージ内）に埋め込まれた回路素子、フェロイックＶＳＤ材料回路素子、および／または埋め込みフェロイックＶＳＤ材料回路素子を含む。様々な実施形態では、上記仕様は、装置に接続される部品（例えば、チップ）の仕様に加えて、必要なインピーダンス、周波数応答、容量、および／または同様なものを含む。例示的なチップ仕様は、チップおよび／またはパッケージを損傷すると予想できる所望の帯域通過、帯域阻止、インピーダンス、最大電圧、最大電流、最大電力、周波数範囲、周波数応答、および／またはこれらの時間的依存性を含む。
【００８３】
工程３２０では、パッケージ仕様を受け取る。パッケージ仕様は、パッケージ内の１つまたは複数の層（例えば、プリプレッグ材の）において利用可能な「不動産」を記載する１つまたは複数のデータを含んでもよいＰＣＢ設計仕様を含んでもよい。パッケージ仕様はまた、ＥＳＤまたは他の過電圧仕様を含んでよい。ＥＳＤ仕様は、電圧、電流、周波数、時間的変化、ＥＳＤおよび／またはチップが保護され得る他の過電圧事象に関連する他の特性を含んでよい。
【００８４】
工程３３０では、埋め込みフェロイック装置の構造を決定する。いくつかのケースでは、埋め込みフェロイック装置の構造としては、コンデンサ、インダクタ、抵抗、および／または他のＥＳＤ保護装置を生成するために充填フェロイック材料またはフェロイックＶＳＤ材料と組み合わせられてよい導電線および／またはビアが挙げられる。いくつかのケースでは、埋め込みフェロイック装置の構造としては、埋め込みフェロイック回路素子、フェロイックＶＳＤ材料回路素子、および／またはプリプレッグ材スタックアップ内の１つまたは複数の層として配置されてよい埋め込みフェロイックＶＳＤ材料回路素子が挙げられる。
【００８５】
様々な実施形態では、埋め込みフェロイック装置（埋め込みフェロイック回路素子、フェロイックＶＳＤ材料回路素子、および／または埋め込みフェロイックＶＳＤ材料回路素子など）は、図２Ｂの実施形態に示す電子部品２３０などの、過電圧事象に対して部品を保護する保護装置である。保護装置仕様は、その特性が所望の応答を生じると予想される等価回路を含んでよい。保護装置仕様は多くの抵抗、インダクタ、および／またはコンデンサ等を含んでよい。保護装置仕様は、様々な抵抗、インダクタ、コンデンサ等間の接続性を含んでよい。保護装置仕様は、ＶＳＤ材料の有り（または無し）を含んでよく、ＶＳＤ材料の特性（例えば、切り替え電圧、クランプ電圧、トリガ電圧等）を含んでもよい。
【００８６】
図４Ａに、埋め込みフェロイック回路素子、フェロイックＶＳＤ材料回路素子、または埋め込みフェロイックＶＳＤ材料回路素子のアーキテクチャを示す例示的構造またはスタックアップ４００の一部を示す。一実施形態では、図４Ａに示す例示的構造は図２Ｂの実施形態に示す回路素子２２０であってもよい。この例では、構造４００は基板４０２（プリント回路基板および／またはその層など）および／または他のアセンブリを含む。一実施形態では、構造４００は基板を含まないが、基板（例えば、ＰＣＢ）に取り付けられるまたはそうでなければ基板（例えば、ＰＣＢ、ＰＣＢのビア、またはＩＣのパッケージ）内に少なくとも部分的に埋め込まれる。図４Ａの実施形態における構造４００は、フェロイックＶＳＤ材料４１０であってもよいフェロイック材料４１０を含む。導電面４２０として示される導電面はフェロイック材料４１０に接触している。導電面４２０は、フェロイック材料４１０中に少なくとも部分的に埋め込まれてもよいし、またはそうでなければフェロイック材料４１０に接触していてもよい。導電面４２０はアースに接続されてもよい。様々な実施形態では、導電面４２０は、導電面（例えば、ＰＣＢの層）または導電面の一部、導電性トレース、導電パターン、導電リード、導電素子、ピン、または電流を導くことができる任意の他の構造、表面、または容積のいずれかを含む。
【００８７】
１つまたは複数の導体４３０として図４Ａに示す導電構造は、フェロイック材料４１０中に部分的にまたは完全に埋め込まれてよい。導体４３０は第１のギャップ４４０により分離されてもよい。導体４３０は第２のギャップ４５０により導電面４２０から分離されてもよい。構造４００は、追加のＰＣＢ部品（例えば、プリプレッグ材の追加層）を追加し処理することによりＰＣＢ内に埋め込まれてもよい。
【００８８】
一実施形態では、図４Ａに示す構造４００は、フェロイックＶＳＤ材料（例えば、フェロイック材料４１０）中に少なくとも部分的に埋め込まれた導電コイル（例えば、導体４３０）を含むフェロイックＶＳＤ材料インダクタを示す。この実施形態では、導体４３０は、コイルの形状（例えば、図１Ｂの実施形態に示すコイルと同様の）であってもよく、フェロイック材料４１０と導電面４２０（図４Ａに配置される面のような）の面に平行な面に水平に、および／またはフェロイック材料４１０と導電面４２０（図４Ａに配置される面のような）の面に対して垂直なまたはそうでなければ角度を付けられた面内において垂直に、延伸してもよい。一実施形態では、図４Ａに示すフェロイックＶＳＤ材料インダクタは、埋め込みフェロイックＶＳＤ材料インダクタを生成するために基板内に少なくとも部分的に埋め込まれてもよい。
【００８９】
一実施形態では、図４Ａに示す構造４００はフェロイックＶＳＤ材料（例えば、フェロイック材料４１０）中に少なくとも部分的に埋め込まれた導電コイル（例えば、導体４３０）を含むフェロイックＶＳＤ材料インダクタを示し、構造４００自体はＰＣＢまたはＩＣパッケージなどの基板内に少なくとも部分的に埋め込まれる。
【００９０】
一実施形態では、図４Ａに示す構造４００はフェロイックＶＳＤ材料（例えば、フェロイック材料４１０）中に少なくとも部分的に埋め込まれた一組の導電板（例えば、導体４３０）を含むフェロイックＶＳＤ材料コンデンサを示す。この実施形態では、導体４３０は、容量電極として機能することができる１つまたは複数の導電板の形状であってもよく、フェロイック材料４１０と導電面４２０（図４Ａに配置される面のような）の面に平行な面に水平に、および／またはフェロイック材料４１０と導電面４２０（図４Ａに配置される面のような）の面に対して垂直なまたはそうでなければ角度を付けられた面内において垂直に、延伸してもよい。いくつかの実施形態では、フェロイックＶＳＤ材料コンデンサは、２つ以上の層の導体４３０と導体４３０間に散在されたフェロイックＶＳＤ材料４１０とを含む。２つ以上の層内の導体４３０はほぼ平行であってよく、また実質的に重なってもよい。
【００９１】
図４Ｂに、本発明の実施形態によるフェロイックＶＳＤ材料インダクタまたは埋め込みフェロイックＶＳＤ材料インダクタ４６０の構造を示す。図４Ｃに、本発明の実施形態による図４ＢのフェロイックＶＳＤ材料インダクタまたは埋め込みフェロイックＶＳＤ材料インダクタ４６０の等価回路モデルを示す。インダクタ４６０は、基板４０２、フェロイックＶＳＤ材料４１０であってもよいフェロイック材料４１０、導電層４６２を含む。導電層４６２は、第１のパッド４７０、第２のパッド４７０’、誘導性トレース４７２、導電面４６４を含む。誘導性トレース４７２は第１のパッド４７０と第２のパッド４７０’間に配置されてよく、第１のパッド４７０と第２のパッド４７０’間の電気的連通のために構成される。一実施形態では、誘導性トレース４７２は、ＶＳＤ材料またはフェロイックＶＳＤ材料中に少なくとも部分的に埋め込まれた１つまたは複数の導電構造を有する一組の導電構造である。
【００９２】
図４Ｃの実施形態の導電層４６２はさらに、導電面４６４から第１のパッド４７０、誘導性トレース４７２、第２のパッド４７０’を電気的に絶縁するように構成されたスイッチギャップ４７４を含む。図４Ｂのスイッチギャップ４７４は連続的として示されるが、第１のパッド４７０と導電面４６４間の第１のスイッチギャップ４７４は第２のパッド４７０’と導電面４６４間の第２のスイッチギャップ４７４’から切り離して考えてよい。ビア４７６は第１のコネクタ４７８と第１のパッド４７０間で電気的に連通している。同様に、第２のビア４７６’は第２のコネクタ４７８’と第２のパッド４７０’間で電気的に連通している。
【００９３】
導電面４６４、第１のパッド４７０、誘導性トレース４７２、スイッチギャップ４７４、第２のパッド４７０’は、当業者により理解される標準的技法を使用して作製されてよい。例えば、銅、金、銀、錫、アルミニウムまたはこれらの合金などの導電材料の層が、導電層４６２を形成するためにフェロイックＶＳＤ材料４１０上にめっきされてもよい。次に、スイッチギャップ４７４は、導電面４６４、第１のパッド４７０、誘導性トレース４７２、スイッチギャップ４７４、第２のパッド４７０’を形成するためエッチングされるまたはそうでなければ導電層４６２から除去されてもよい。あるいは、これらの特徴はフェロイックＶＳＤ材料４１０上の金属化パターンとして蒸着されてもよい。図４Ｂの導電面４６４はアース４８０に接続される。様々な実施形態では、アース４８０は、アース、仮想アース、シールド、安全アース、パッケージシェル、導電線、部品への直接または間接接続部、任意の他の電気経路に沿った点、またはこれらの任意の組み合わせである。
【００９４】
インダクタ４６０はさらに埋め込み層４６６を含む。埋め込み層４６６は導電層４６２上に配置されてもよく、導電層４６２、第１のパッド４７０、第１のビア４７６、誘導性トレース４７２、スイッチギャップ４７４、第２のパッド４７０’、および／または第２のビア４７６’を閉じ込めるように構成されてもよい。埋め込み層４６６は不透明であってもよいが、埋め込み層４６６内にあるインダクタ４６０の様々な構造を示すために透明なものとして示される（点線を使用して図示される）。埋め込み層４６６の例としては、プリプレッグ材などのＰＣＢ材料が挙げられる。第１のコネクタ４７８と第２のコネクタ４７８’は、様々な導電材料を使用して作製され、埋め込み層４６６の表面において露出されてもよい。導電材料の例としては、銅、金、銀、錫、アルミニウムまたはこれらの合金が挙げられる。
【００９５】
一実施形態では、図４Ｂに示すフェロイックＶＳＤ材料インダクタ４６０は個別部品としてパッケージ化されており、したがってＰＣＢに表面実装されてもよい。一実施形態では、図４Ｂに示すフェロイックＶＳＤ材料インダクタ４６０は基板（例えば、ＰＣＢまたは部品パッケージ）内に少なくとも部分的に埋め込まれ、この場合、フェロイックＶＳＤ材料インダクタ４６０は埋め込みフェロイックＶＳＤ材料インダクタとなる。
【００９６】
図１Ａ、１Ｂ、１Ｃ、１Ｄに関連して検討した個別フェロイックインダクタ等の個別フェロイック部品と本発明の実施形態によるフェロイックＶＳＤ材料回路素子または埋め込みフェロイックＶＳＤ材料回路素子との置換は、ＥＳＤまたは他の過電圧事象に対する保護を提供するように作動されると、様々な機能的利点を提供する。例えば、図４Ｂに示すフェロイックＶＳＤ材料インダクタ４６０は、正常動作条件下のインダクタとして動作することができるが、入力電圧がフェロイックＶＳＤ材料の固有電圧を越える場合にはＥＳＤ保護装置として機能することができる。
【００９７】
一実施形態では、第１のコネクタ４７８においてＥＳＤパルスなどの過電圧信号２０２’が発生すると、第１のパッド４７０と導電面４６４間の第１のスイッチギャップ４７４の領域内のフェロイックＶＳＤ材料４１０はほぼ導電状態に切り替わることができる。ほぼ導電性になると、第１のスイッチギャップ４７４の領域内のフェロイックＶＳＤ材料４１０は、過電圧信号２０２’の少なくとも一部を導電面４６４へそして次にアース４８０へシャントするように構成される。過電圧信号２０２’の少なくとも一部を第１のコネクタ４７８からアース４８０へ転送することにより、第１のスイッチギャップ４７４の領域内のフェロイックＶＳＤ材料４１０は、過電圧信号２０２’の少なくとも一部が誘導性トレース４７２を介し第２のパッド４７０’へ、そして第２のビア４７６’を介し第２のコネクタ４７８’へ伝達されるのを防ぐ。誘導性トレース４７２に沿って送られた過電圧信号２０２’の一部は誘導性トレース４７２のインピーダンスによりさらに減衰されると考えられる。同様に、過電圧信号２０２’の一部は、第２のパッド４７０’から導電面４６４とアース４８０へ第２のスイッチギャップ４７４’  の両端でシャントされてもよい。
【００９８】
一実施形態では、ＶＳＤ材料４１０の固有電圧レベルを越える図４Ｂ（と図４Ｃ）に示す第１のコネクタ４７８にかかる電圧信号に応答して、フェロイックＶＳＤ材料４１０はほぼ導電性になり、フェロイックＶＳＤ材料回路の入力インダクタンスは実質的に低下する。その結果、それぞれの電圧信号はアース（例えば、アース４８０）に導かれる、またはそうでなければ電圧信号の全体またはその一部が図４Ｂ（と図４Ｃ）に示す誘導性トレース４７２を通って第２のコネクタ４７８’に至るのが防止され、これにより第２のコネクタ４７８’に接続された電子部品を保護する。しかしながら一実施形態では、図４Ｂの誘導性トレース４７２の下にあってそれを取り囲むおよび／または封入するフェロイックＶＳＤ材料４１０はまた、インダクタの動作特性を発揮し、このため低域通過フィルタとして機能し、したがってより高い周波数を選択的に阻止する。ひいては、ＥＳＤ信号は高周波数成分を含む傾向があるので、図４Ｂの実施形態に示すフェロイックＶＳＤ材料４１０は、誘導性トレース４７２と協働してＥＳＤ信号の高周波部分を阻止するとともに信号をスイッチギャップ４７４両端に迂回させ、ＥＳＤ信号全体またはその一部がフェロイックＶＳＤ材料インダクタを通過するのを防止することができる。フェロイックＶＳＤ材料インダクタ４６０内に含まれるフェロイックＶＳＤ材料４１０の切り換え時間は非零であるので、ＥＳＤ信号の高周波数成分全体またはその一部を阻止する能力は、そうでなければ保護される電子部品に影響を与えるであろうＥＳＤ信号の伝搬を遅らせるおよび／またはその電力を低減することにより電子部品をさらに保護するのを助ける。
【００９９】
一実施形態では、図４Ｂに示すフェロイックＶＳＤ材料インダクタ４６０などのフェロイックＶＳＤ材料インダクタまたは埋め込みフェロイックＶＳＤ材料インダクタは、図２Ｂの実施形態の回路素子２２０として機能するように配備されてよい。
【０１００】
図４Ｃの実施形態によると、入力に存在するＥＳＤ信号などの過電圧信号２０２’は、入力過電圧信号２０２’の電圧が第１のスイッチギャップ４７４の領域内のフェロイックＶＳＤ材料４１０の固有電圧を越えると第１のスイッチギャップ４７４を介しアース４８０に迂回されることができる。並行して、誘導性トレース４７２の誘導性応答は過電圧信号２０２’の高い周波数成分全体またはその一部を遅らせるおよび／または阻止し、第２のコネクタ４７８’の出力に到達する信号を低減するまたは無くすであろう。第２のコネクタ４７８’に到達する残りの信号が第２のスイッチギャップ４７４’内に配置されたフェロイックＶＳＤ材料の固有電圧を依然として越えた場合は、残りの信号を第２のスイッチギャップ４７４’を介しアース４８０に迂回させることができる。その結果、過電圧信号２０２’のいずれか一部が図４Ｃに示す回路の第２のコネクタ４７８’を通って伝播する限りにおいて、当該信号は振幅と電力という意味で縮小される可能性が高いであろう。したがって、このようなフェロイック回路素子の背後に配置される図２Ｂの実施形態の電子部品２３０等の電子部品はＥＳＤ事象に対して保護されるだろう。
【０１０１】
スイッチギャップ４７４、第１のパッド４７０、誘導性トレース４７２、および第２のパッド４７０’のただ１つのインスタンスが図４Ｂの導電面４６２内に示されているが、導電面４６２は、スイッチギャップ４７４、第１のパッド４７０、誘導性トレース４７２、および第２のパッド４７０の複数インスタンスを含んでよい。誘導性トレース４７２は、第１のパッド４７０と第２のパッド４７０’間の直線として図４Ｂに示されている。しかしながら、誘導性トレース４７２は、線分、角度、形状、曲線の様々な組み合わせで構成されてもよい。このような線分、角度、形状、曲線の経路は、第１のパッド４７０と第２のパッド４７０’間の空間に限定されない。図４Ｂと図４Ｃの特徴４７２は誘導性トレースとして説明されたが、他の回路素子（例えば、容量性、抵抗性、能動的、受動的等）が誘導性トレースの代わりまたはそれと組み合わせた特徴４７２として使用されてもよい。
【０１０２】
図１Ａ、１Ｂ、１Ｃ、１Ｄに関連して検討した個別フェロイックインダクタ等の個別フェロイック部品と本発明の実施形態による埋め込みフェロイックＶＳＤ材料回路素子との置換は、以下を含む様々な利点を提供する。（ａ）埋め込みフェロイック回路素子は、基板が製作される時にＰＣＢ等の基板内に予め構築されてもよく、これにより個別フェロイック部品を後で追加する必要性を回避する。（ｂ）装置のＥＳＤ保護の設計をより高いレベルで（例えば、システムレベルまたはＰＣＢレベルで）行なうことができ、その結果ＥＳＤ保護は複数部品にわたってまたは全システムまたはサブシステムにわたって最適化されることができる。対照的に、個別フェロイック部品を使用することは、特定の部品または部品群が保護されることを越える最適化には至らないことがしばしばである。（ｃ）個別フェロイック部品を使用するコストは、基板内に予め構築された埋め込みフェロイック回路素子を使用することにより回避されるかまたは実質的に減少することができる。
【０１０３】
図５は、いくつかの実施形態による、埋め込みインダクタを含むスタックアップ５００を示すブロック線図の透視図である。スタックアップ５００は、ＰＣＢ層等の複数の誘電体層（図５に図示せず）を含む。導電線５１０（例えば、各層上の）は導電性ビア５２０により隣接層内の導電線５１０に接続されてもよい。ビア５２０は、それぞれの導電線５１０に関連する導電性パッド５３０に着座してもよい。１つまたは複数のビア５４０はフェロイックＶＳＤ材料により充填されてよく、これによりスタックアップ５００が埋め込みインダクタとして動作できるようにしてもよい。いくつかのケースでは、随意的シャントコネクタ５５０が１つまたは複数の導電線５１０を充填ビア５４０に接続してもよい。いくつかの実施形態では、スタックアップ５００などの構造は、第１の電圧ではインダクタとして、第２の電圧では抵抗として振る舞うことができる。
【０１０４】
図６は、いくつかの実施形態によるインダクタ（例えば、埋め込みインダクタ）を示すブロック線図の透視図である。装置６００は、電圧切り替え可能誘電性材料４１０上に配置された誘導性トレース６１０を形成する導電性ワイヤを含む。この例では、誘導性トレース６１０の両端は、ビア５２０に接続されてよいパッド５３０内で終端する。ビア５２０は、ビア５２０が導電層４２０、ＶＳＤ材料層４１０、および／または基板層４０２の１つまたは複数のものの内に埋め込まれているということを示すために、点線を使用して図示されている。導電層４６２は、パッド５３０、誘導性トレース６１０、導電面４６４、およびスイッチギャップ６２０を含む。スイッチギャップ６２０は、パッド５３０および／または誘導性トレース６１０を導電面４６４から電気的に絶縁するように構成される。本明細書のほかの場所で検討されたように、導電面４６４、パッド５３０、誘導性トレース６１０、およびスイッチギャップ６２０を含む導電層４６２は、当業者に知られた標準的技術を使用して作製されてもよい。ＶＳＤ材料４１０は誘導性トレース６１０を介し電流通路と誘導的に結合してもよい。誘導結合は、フェロイックＶＳＤ材料インダクタまたは埋め込みフェロイックＶＳＤ材料インダクタの構造としての装置６００の構成のためのＶＳＤ材料４１０にフェロイック（例えば、強磁性）材料を添加することにより増加されてもよい。
【０１０５】
図７に、本発明の様々な実施形態による様々なフェロイックＶＳＤ材料組成中に埋め込まれた誘導コイルの形式の一組の導電構造を含む様々な試験回路のインピーダンス対周波数を示すグラフ７００を示す。図８に、本発明の様々な実施形態による様々なフェロイックＶＳＤ材料組成中に埋め込まれた誘導コイルの形式の一組の導電構造を含む様々な試験回路のインピーダンス対周波数を示すグラフ８００を示す。図７と図８のテキスト例に使用された材料は同じであるが、図７は図８のグラフ８００に示す試験例で使用された誘導コイルが図７のグラフ７００に示す試験例で使用された誘導コイルより長いという点で図８と異なる。図７の試験コイルは約２５ｍｍであったが図８の試験コイルは約１５０ｍｍであった。
【０１０６】
グラフ７００とグラフ８００の垂直軸は、Ｓパラメータの測定に基づき計算されたインピーダンス振幅を表す。Ｓパラメータの測定は様々な周波数において入力信号を印加しながら試験コイルに対しなされた。水平軸は入力信号の周波数（ヘルツ）を表す。曲線７０２〜７１０は以下に説明するような様々なフェロイック材料のインピーダンス振幅である。参照符号の無い点線曲線はそれぞれの振幅曲線（同じ色の）に対応する位相情報を表す。測定されたＳパラメータとインピーダンス図との変換は、適用可能な仮定、近似、および他の要因に依存して異なるレベルの精度を提供する従来技術において知られた様々な式を使用して実現されてもよい。グラフ７００とグラフ８００内の垂直軸上の値は、インピーダンスの尺度、オームに対応する。
【０１０７】
通常、グラフ８００に表された長いコイルのインピーダンスの振幅はグラフ７００の短いコイルのインピーダンスの振幅より大きいということを初期検討時に認識するであろう。グラフ８００に表された長いコイルはグラフ７００に表された短いコイルより、低周波数において所与のインピーダンス応答を示すということがさらに認識されるであろう。様々な実施形態では、曲線７０４〜７０８は、従来技術の図１Ｅに示す従来技術の個別ビードインダクタの応答を上回る埋め込みフェロイックＶＳＤ材料インダクタの性能の改善を表す。
【０１０８】
グラフ７００とグラフ８００の試験下の様々なフェロイック材料としては、チタン酸バリウム、ビスマスフェライト、灰硼鉱、他のフェライト（例えば、Ｆｅ２Ｏ３）、強誘電ポリマ、テルル化ゲルマニウム、タンタライト鉛スカンジウム、ジルコニウム酸チタン酸鉛、ニオブ酸リチウム、ポリビニリデンフルオライド、酒石酸ナトリウムカリウム、チタンリン酸カリウム、フェロイック特性を有するまたはそうでなければそれぞれのＶＳＤ材料組成と適合する他の材料が挙げられる。グラフ７００とグラフ８００内の曲線７０２は、バックグラウンドインダクタンス（ｂａｃｋｇｒｏｕｎｄ  ｉｎｄｕｃｔａｎｃｅ）のないプリプレッグ材、鉄材料、またはＶＳＤ材料などの基板上に配置された導電性トレースを表す。曲線７０２は対照条件を表すと考えてよい。
【０１０９】
グラフ７００とグラフ８００内の曲線７１０は、フェロイックＶＳＤ材料を含む一般層内に埋め込まれた誘導コイルを形成するトレースを含む基本試験コイルの例を表す。フェロイックＶＳＤ材料の層は、約３０％の体積割合でＡｌｆａ  Ａｅｓａｒから入手可能な２０−３０ｎｍＡＰＳ粉の形式の酸化鉄（Ｆｅ３Ｏ４）のタイプのフェロイック粒子の組み合わせを含む。この基本試験コイルは、曲線７０４、７０６、７０８により表される試験コイルのバックグラウンドを提供する。曲線７０４、７０６、７０８により表される試験コイルを用意するために、以下に説明されるような追加のフェロイックＶＳＤ材料が基本試験コイル上に構築される。
【０１１０】
グラフ７００とグラフ８００内の曲線７０８は、約９％の体積割合でＡｌｆａ  Ａｅｓａｒから入手可能な２０−３０ｎｍのＡＰＳ粉の形式の酸化鉄（Ｆｅ３Ｏ４）、約１３％の体積割合でＮｏｖａｍｅｔ  Ｓｐｅｃｉａｌｔｙ  Ｐｒｏｄｕｃｔｓから入手可能な４ＳＰ−１０ニッケル粉、約６％の体積割合でＪＦＥ  Ｍｉｎｅｒａｌ  Ｃｏｍｐａｎｙ，ＬＴＤから入手可能なＮＦＰ４０１Ｓニッケル粉の３つのタイプのフェロイック粒子の組み合わせを含むフェロイックＶＳＤ材料中に埋め込まれた試験コイルの例を表す。
【０１１１】
グラフ７００とグラフ８００内の曲線７０４は、約２０％の体積割合でＮｏｖａｍｅｔ  Ｓｐｅｃｉａｌｔｙ  Ｐｒｏｄｕｃｔｓから入手可能な４ＳＰ−１０ニッケル粉と、約８％の体積割合でＪＦＥ  Ｍｉｎｅｒａｌ  Ｃｏｍｐａｎｙ，ＬＴＤから入手可能なＮＦＰ４０１Ｓニッケル粉の２つのタイプのフェロイック粒子の組み合わせを含むフェロイックＶＳＤ材料中に埋め込まれた試験コイルの例を表す。
【０１１２】
グラフ７００とグラフ８００内の曲線７０６は、約７％の体積割合でＡｌｆａ  Ａｅｓａｒから入手可能な２０−３０ｎｍのＡＰＳ粉の形式の酸化鉄（Ｆｅ３Ｏ４）、約２０％の体積割合でＮｏｖａｍｅｔ  Ｓｐｅｃｉａｌｔｙ  Ｐｒｏｄｕｃｔｓから入手可能な４ＳＰ−１０ニッケル粉、約８％の体積割合でＪＦＥ  Ｍｉｎｅｒａｌ  Ｃｏｍｐａｎｙ，ＬＴＤから入手可能なＮＦＰ４０１Ｓニッケル粉の３つのタイプのフェロイック粒子の組み合わせを含むフェロイックＶＳＤ材料中に埋め込まれた試験コイルの例を表す。
【０１１３】
いくつかの実施形態は、プロセッサとメモリに結合されたコンピュータ可読記憶媒体を含む。コンピュータ可読記憶媒体上に格納された実行命令は、本明細書に記載の様々な方法を行なうためにプロセッサにより実行されてもよい。センサとアクチュエータはプロセッサに結合されてもよく、入力を提供し、様々な方法に関連する命令を受け取る。
【０１１４】
いくつかの実施形態は、様々なパラメータ（例えば、電流、電圧、電力、距離、抵抗、抵抗率、インダクタンス、容量、厚さ、歪、温度、応力、粘度、濃度、深さ、長さ、幅、（絶縁性と導電性間の）電圧および／または電圧密度の切り替え、トリガ電圧、クランプ電圧、オフ電流経路、誘電率、時間、日付、他特性）を感知するセンサを含む。様々な装置が様々なセンサを監視してもよく、システムは自動制御（ソレノイド、空気、圧電気等）により作動されてよい。いくつかの命令は、入力を提供する結合センサとパラメータを調整するための命令を受け取る結合アクチュエータとを介し様々なパラメータの閉ループ制御を提供する。いくつかの実施形態は材料を含む。様々な実施形態は、電話（例えば、携帯電話）、ＵＳＢ装置（例えば、ＵＳＢ記憶装置）、携帯情報端末、ラップトップコンピュータ、ネットブックコンピュータ、タブレットＰＣコンピュータ等を含む。
【０１１５】
本特許において使用されるように、「一組」は、１つ、２つ、または３つ以上のアイテムの任意の集団を意味する。同様に、「サブセット」は、Ｎ個のアイテムの組に関して、Ｎ−１個以下のそれぞれのアイテムからなるこのようなアイテムの任意の集団を意味する。
【０１１６】
本明細書において使用されるように、用語「含む」、「例えば」、「例示的」、およびそれらの変形は、限定用語であるように意図されていなく、むしろ用語「限定の無い」または同様な意味を有する用語に従うように意図されている。本明細書内の定義、すべてのヘッダ、表題と副題は、理解を容易にする目的で説明的かつ例示的であるように意図されているが、特許請求範囲に記載されるような本発明の範囲に関して限定するようには意図されていない。このような各定義は、それぞれのアイテム、技術またはそのように定義された用語と等価またはそうでなければ交換可能であるものとして当業者に知られるまたは知られるようになるであろう追加の等価なアイテム、技術または用語もまた捕捉するように意図されている。文脈上必要な場合以外は、動詞「してもよい」、「することができる」、または「することがある」は、それぞれの行為、工程または実装が実行または実現され得るという可能性を示すが、このような行為、工程または実装が実行または発生されなければならない、またはそれぞれの行為、工程または実装が記載された正確なやり方で実行または実現されなければならないという要件を設定するように意図されていない。
【０１１７】
上記説明は例示的であって限定的ではない。本特許は本発明の様々な実施形態と実装を詳細に説明したが、本発明は追加の実施形態、実装、さらなる修正、代替構造に対してオープンである。本特許では、本発明を開示された特定の実施形態と実装に限定する意図はなく、反対に、本特許は、特許請求の範囲に入るすべての修正、等価物、代替の実施態様と実装をカバーするように意図されている。したがって本発明の範囲は上記説明を参照して判断されるべきではなく、むしろ、添付特許請求範囲と共にそれらの等価物の全範囲を参照して判断されるべきである。
【図１−１】
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【図１−２】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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