【事件の表示】
　特許第２７５２５５４号「表示装置の駆動回路」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２７５２５５４号の特許を維持する。
【理由】
Ｉ．手続きの経緯
　本件特許第２７５２５５４号に係る発明は、平成４年１１月２４日に特許出願され、平成１０年２月２７日にその発明ついて特許の設定登録がなされた後、その特許について、特許異議中立人セイコーエプソン株式会社より特許異議申立がなされ、取消理由通知がなされ、その指定期間内である平成１１年６月２１日に訂正請求がなれたものである。
ＩＩ．訂正の適否についての判断
１．訂正の内容
▲１▼訂正事項
　特許請求の範囲の
「【請求項１】　…該期間をずらして出力する複数系統のシフトレジスタと、
　該シフトレジスタからの信号のうちの１信号と、該１信号のハイレベルである期間と重なるハイレベルである期間を有する別の信号との間で、該１信号と該別の信号とが同時にハイレベルである期間をアクティブとする制御信号を出力する制御信号発生手段と、…」という記載を
『【請求項１】　…該期間をずらして出力する複数系統のシフトレジスタからなるシフトレジスタ群と、
　該シフトレジスタ群からの信号のうちの第１信号と、第１信号のハイレベルである期間と重なるハイレベルである期間を有するシフトレジスタ群からの信号のうちの第２信号との間で、第１信号と第２信号とが同時にハイレベルである期間をアクティブとする第２制御信号を出力し、第２信号とシフトレジスタ群からの信号のうちの第３信号とから第２制御信号を出力する制御信号発生手段と、…』
と訂正する。
　それに伴い、段落番号【００１０】の
「【課題を解決するための手段】　…該期間をずらして出力する複数系統のシフトレジスタと、該シフトレジスタからの信号のうちの１信号と、該１信号のハイレベルである期間と重なるハイレベルである期間を有する別の信号との間で、該１信号と該別の信号とが同時にハイレベルである期間をアクティブとする制御信号を出力する制御信号発生手段と、…」という記載を、
『【課題を解決するための手段】　…該期間をずらして出力する複数系統のシフトレジスタからなるシフトレジスタ群と、該シフトレジスタ群からの信号のうちの第１信号と、第１信号のハイレベルである期間と重なるハイレベルである期間を有するシフトレジスタ群からの信号のうちの第２信号との間で、第１信号と第２信号とが同時にハイレベルである期間をアクティブとする第１制御信号を出力し、第２信号とシフトレジスタ群からの信号のうちの第３信号とから第２制御信号を出力する制御信号発生手段と、…』
と訂正する。
２．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項については、特許請求の範囲の減縮、誤記の訂正及び明りょうでない記載の釈明を目的として訂正するものであって、新規事項の追加に該当せず、また、実質上特許請求の範囲を拡張し、変更するものでない。
３．独立特許要件
（１）本件発明
　平成１１年６月２１日付け訂正明細書の請求項１に係る発明（以後、「本件発明」という。）は、その特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
「【請求項１】ビデオ信号をデータ線へ出力する表示装置の駆動回路において、
　相前後する信号をハイレベルである期間の一部を重ねると共に、該期間をずらして出力する複数系統のシフトレジスタからなるシフトレジスタ群と、
　該シフトレジスタ群からの信号のうちの第１信号と、第１信号のハイレベルである期間と重なるハイレベルである期間を有するシフトレジスタ群からの信号のうちの第２信号との間で、第１信号と第２信号とが同時にハイレベルである期間をアクティブとする第１制御信号を出力し、第２信号とシフトレジスタ群からの信号のうちの第３信号とから第２制御信号を出力する制御信号発生手段と、
　該制御信号に基づいてＯＮ／ＯＦＦが制御されるスイッチ手段と、
　該スイッチ手段を介して、該ビデオ信号をサンプリングするサンプリングコンデンサ
　を備えた表示装置の駆動回路。」
（２）当審が通知した取消理由に引用された引用
刊行物に記載の発明
▲１▼刊行物１（特開昭６１−１１７５９９号公報）には、次の事項が記載されている。
　ビデオ信号をデータ線へ出力する表示装置の駆動回路において、
　相前後する信号をハイレベルである期間の一部を重ねると共に、該期間をずらして出力する複数系統のシフトレジスタからなるシフトレジスタ群と、該シフトレジスタ群からの信号に基づいてＯＮ／ＯＦＦが制御されるスイッチ手段と、該スイッチ手段を介して、該ビデオ信号をサンプリングするサンプリングコンデンサとを備えた表示装置の駆動回路。
▲２▼刊行物２（特開平２−２１０３２３号公報）には次の事項が記載されている。
「〔発明が解決しようとする課題〕
　従来においては、上記したマトリックス走査回路のトランジスタとして、立上りの遅いａ−Ｓｉトランジスタ等を用いる場合について配慮されていなかった。
　立上りの遅いａ−Ｓｉトランジスタを用いる為には、マトリクス走査回路の第２の駆動電極群に供給する駆動信号のパルス幅を広くする必要がある。そして、更に、第１の駆動電極群に供給される駆動信号によって１ブロック内の走査電極に接続されるトランジスタが導通状態となる期間をブロック選択期間とすると、そのブロック選択期間も、第２の駆動電極群の駆動信号のパルス幅が広くなった分だけ長くする必要がある。
　　・　・　・
　しかし、従来の駆動回路では、ブロック選択期間をクロック信号の周期の整数倍にしか設定できない。従って、従来では、第１の駆動装置に供給する駆動信号の電位（ブロック選択電位）を非常に高くすることにより、ａ−Ｓｉトランジスタの立上りを速くするようにしていた。
　以上の問題は、マトリクス走査回路を駆動する場合だけの問題ではなく、マトリクス表示パネルなど他のマトリクス回路を駆動する場合にも起こる。
　　・　・　・
　本発明の目的は、上記した従来技術の問題点を解決し、マトリクス回路における選択期間（例えば、マトリクス走査回路の場合はブロック選択期間、マトリクス表示パネルの場合は走査電極選択期間）を、入力されるクロック信号の周期に関わらず任意に設定することのできるマトリクス回路の駆動回路を提供することにある。」（刊行物２の第３頁上右欄第２行目〜同頁下右欄第８行目）、
「駆動すべきマトリクス回路（例えば、マトリクス走査回路など）が、駆動電極Ｂ１，Ｂ２，…，Ｂｍに入力される駆動信号として隣接する駆動電極同志において互いに“Ｈ”レベルの期間の一部が重なり合ってはいけないようなマトリクス回路である場合、第１図の駆動回路を用いることはできない。
　そこで、そのようなマトリクス回路を駆動する駆動回路を第９図及び第１０図を用いて説明する。
　第９図は本発明の他の実施例を示す回路図、第１０図は第９図の要部信号波形を示す波形図、である。」（刊行物２の第７頁下左欄第１〜１２行目）、
「第１図のＯＲ回路群３の代わりにＡＮＤ回路群１７を用いている」（第７頁下左欄第１３〜１４行目）、
「〔発明の効果〕
　本発明によれば、出力される駆動信号のパルス幅、言い換えれば、マトリクス回路における選択期間を、入力されるクロック信号の周期に関わらず任意に設定することができる。
　従って、マトリクス回路のトランジスタとして、立上りの遅いａ−Ｓｉトランジスタ等を用いても正常に動作させることができる。」（刊行物２の第７頁下右欄第１〜８行目）と記載されている。
　従って、刊行物２には次のことが記載されている。
「マトリクス回路の駆動電極に入力さる駆動信号のパルス幅を、データ信号とクロック信号Ｐ１とが入力されるシフトレジスタ１と、データ信号とクロック信号Ｐ２が入力されるシフトレジスタ２とにおいて、シフトレジスタ１、２の同じ番号の出力端子を、同じＡＮＤ回路の別々の入力端子に接続することにより、入力されるクロック信号の周期に関わらず任意に設定することができる駆動回路。」
（３）対比・判断
　本件発明と上記刊行物１又は２に記載された発明とを対比すると、両刊行物に記載された発明は、本件発明を特定する事項である、「シフトレジスタ群からの信号のうちの第１信号と、第１信号のハイレベルである期間と重なるハイレベルである期間を有するシフトレジスタ群からの信号のうちの第２信号との間で、第１信号と第２信号とが同時にハイレベルである期間をアクティブとする第１制御信号を出力し、第２信号とシフトレジスタ群からの信号のうちの第３信号とから第２制御信号を出力する制御信号発生手段」の構成を備えておらず、当該構成により本件発明は、「複数系統のシフトレジスタによってシフトレジスタの動作速度を低減するとともに、ビデオ信号の波形をくずすことなく水平解像度の高い、ドライバモノリシック液晶表示装置を用いて表示を行うとができる」という顕著な効果を奏するものであり、本件発明が上記刊行物１又は２に記載のものから容易に発明することができたものとはいえない。
　したがって、本件発明は特許出願の際独立して特許を受けることができるものである。
４．むすび
　以上のとおりであるから、上記訂正事項は、特許法第１２０条の４第２項及び同条第３項において準用する１２６条第２〜４項の規定に適合するので、当該訂正を認める。
ＩＩＩ．特許異議申立について
１．申立ての理由の概要
　申立人は、証拠として甲第１号証特開昭６１−１１７５９９号公報と、甲第２号証特開平２−２１０３２３号公報とを提出し、請求項１に係る発明の特許は、特許法第２９条第２項の規定に違反してなされたものであるから、特許を取り消すべき旨主張している。
２．判断
　本件発明は、上記ＩＩ．３．（３）で示したように、取消理由通知で示した刊行物に記載された発明から容易に発明をすることができたものとすることはできない。
３．むすび
　以上のとおりであるから、特許異議申立人の理由及び証拠によっては、本件請求項１に係る発明の特許を取り消すことはできない。
　また、他に本件請求項１に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年７月２９日（１９９９．７．２９）
【訂正の要旨】
訂正の要旨
▲１▼訂正事項
　特許請求の範囲の
「【請求項１】　…該期間をずらして出力する複数系統のシフトレジスタと、
　該シフトレジスタからの信号のうちの１信号と、該１信号のハイレベルである期間と重なるハイレベルである期間を有する別の信号との間で、該１信号と該別の信号とが同時にハイレベルである期間をアクティブとする制御信号を出力する制御信号発生手段と、…」
という記載を
『【請求項１】　…該期間をずらして出力する複数系統のシフトレジスタからなるシフトレジスタ群と、
　該シフトレジスタ群からの信号のうちの第１信号と、第１信号のハイレベルである期間と重なるハイレベルである期間を有するシフトレジスタ群からの信号のうちの第２信号との間で、第１信号と第２信号とが同時にハイレベルである期間をアクティブとする第２制御信号を出力し、第２信号とシフトレジスタ群からの信号のうちの第３信号とから第２制御信号を出力する制御信号発生手段と、…』
と訂正する。
　それに伴い、段落番号【００１０】の　「【課題を解決するための手段】　…該期間をずらして出力する複数系統のシフトレジスタと、該シフトレジスタからの信号のうちの１信号と、該１信号のハイレベルである期間と重なるハイレベルである期間を有する別の信号との間で、該１信号と該別の信号とが同時にハイレベルである期間をアクティブとする制御信号を出力する制御信号発生手段と、…」という記載を、
『【課題を解決するための手段】　…該期間をずらして出力する複数系統のシフトレジスタからなるシフトレジスタ群と、該シフトレジスタ群からの信号のうちの第１信号と、第１信号のハイレベルである期間と重なるハイレベルである期間を有するシフトレジスタ群からの信号のうちの第２信号との間で、第１信号と第２信号とが同時にハイレベルである期間をアクティブとする第１制御信号を出力し、第２信号とシフトレジスタ群からの信号のうちの第３信号とから第２制御信号を出力する制御信号発生手段と、…』
と訂正する。
（５４）【発明の名称】
表示装置の駆動回路
（５７）【特許請求の範囲】
　　【請求項１】　ビデオ信号をデータ線へ出力する表示装置の駆動回路において、
　相前後する信号をハイレベルである期間の一部を重ねると共に、該期間をずらして出力する複数系統のシフトレジスタ
からなるシフトレジスタ群
　該シフトレジスタ
群
第
第
シフトレジスタ群からの信号のうちの第２
第
第２
第１
し、第２信号とシフトレジスタ群からの信号のうちの第３信号とから第２制御信号を出力
　該制御信号に基づいてＯＮ／ＯＦＦが制御されるスイッチ手段と、
　該スイッチ手段を介して、該ビデオ信号をサンプリングするサンプリングコンデンサと
　を備えた表示装置の駆動回路。
【発明の詳細な説明】
　　　【０００１】
　　【産業上の利用分野】
　本発明は、アクティブマトリクス型液晶表示装置等の表示装置において、ビデオ信号をデータ信号線へ出力する表示装置の駆動回路に関する。
　　　【０００２】
　　【従来の技術】
　上記アクティブマトリクス型液晶表示装置は、マトリクス状に形成された画素を薄膜トランジスタ等のスイッチング素子によって各々駆動することにより表示を行う。従来のアクティブマトリクス型液晶表示装置として、画素が形成されている表示部と、画素を駆動するデータ信号線駆動回路（以下「ソースドライバ」と称す。）とを同一基板に形成したドライバモノシリック型表示装置が知られている。このドライバモノシリック型表示装置は、製造過程において、画素のスイッチング素子とソースドライバとを同じプロセスで作り込むので、画素のスイッチング素子とソースドライバを構成する素子とは、同一構造であることが望ましい。透過型表示装置では、スイッチング素子を石英ガラスなどの透明基板に薄膜プロセスにより形成しなければならない一方で、ソースドライバを構成する素子は、必要な動作速度が得られなければならない。これらのことから、通常多結晶シリコンの薄膜トランジスタ（以下、「ポリシリコンＴＦＴ」と称す。）が、画素のスイッチング素子及びソースドライバを構成する素子して用いられる。
　　　【０００３】
　このポリシリコンＴＦＴは、その移動度が概略１０〜１００ｃｍ２／Ｖ・ｓ程度であり、ポリシリコンＴＦＴを用いて構成されるシフトレジスタにおいて安定して動作する限界の動作速度は、現状では最高で数ＭＨｚ程度である。ところが、画素数のかなり多い表示装置、例えば水平画素数が７２０個であるＮＴＳＣ−ＴＶ（Ｎａｔｉｏｎａｌ　Ｔｅｌｅｖｉｓｉｏｎ　Ｓｙｓｔｅｍ　Ｃｏｍｍｉｔｔｅｅ　ｔｅｌｅｖｉｓｉｏｎ）ディスプレイにおいては、ソースドライバを構成するシフトレジスタには１４．４ＭＨｚの動作速度が要求される。そこで、シフトレジスタの動作速度を低速化させたソースドライバが使用される。
　　　【０００４】
　図７に、シフトレジスタの動作速度を低速化させたソースドライバの構成図を示す。このソースドライバは、図示するように、４系統のシフトレジスタ１１〜１４と、シフトレジスタ１１〜１４に開閉を制御されたサンプリングアナログスイッチ２１、２２、…と、ビデオ信号Ｖｉｄｅｏが送られるビデオ信号配線３０と、スイッチ２１、２２、…を介してビデオ信号配線３０と接続されたサンプリングコンデンサ４１、４２、…とから構成されている。図示しない画素に接続されたデータ信号線Ｓ１、Ｓ２、…は、スイッチ２１、２２、…とサンプリングコンデンサ４１、４２、…との間に分岐して接続されている。データ信号線Ｓ１、Ｓ２、…は、連続する４本、例えばＳ１、Ｓ２、Ｓ３及びＳ４を１組とし、各々異なるシフトレジスタ１１〜１４に制御されたスイッチ２１、２２、…に接続されている。詳細には、シフトレジスタ１１は３本おきにデータ信号線Ｓ１、Ｓ５、Ｓ９、…に接続され、又シフトレジスタ１２は３本おきにデータ信号線Ｓ２、Ｓ６、…に接続されている。シフトレジスタ１３、１４についても同様に、３本おきにデータ信号線Ｓ３、Ｓ４、…に接続されている。
　　　【０００５】
　上記構成において、スイッチ２１、２２、…は、ビデオ信号配線３０に印加されるビデオ信号Ｖｉｄｅｏをサンプリングするためのものである。サンプリングコンデンサ４１、４２、…は、サンプリングしたビデオ信号Ｖｉｄｅｏを保持するためのものである。
　　　【０００６】
　上記ソースドライバの動作を、図８に示すタイムチャートに基づいて説明する。４系統のシフトレジスタ１１〜１４の起動は、各シフトレジスタ１１〜１４に共通のシフトスタートパルスＳＰで制御される。シフトレジスタ１１、１２、１３、１４はそれぞれ位相の異なるシフトクロックφ１及びその反転信号φ１バー、φ２及びその反転信号φ２バー、φ３及びその反転信号φ３バー、φ４及びその反転信号φ４パーにより制御される。隣合うサンプリングアナログスイッチ２１、２２、…に対応するシフトクロックφ１〜φ４、φ１バー〜φ４バーは、それぞれシフトパルス幅τ０の１／８の時間幅だけ位相がずれている。その結果、シフトレジスタ１１〜１４の出力であるサンプリングスイッチ制御信号ＳＲ１、ＳＲ２、…は、それそれシフトパルス幅τ０の１／８の時間幅だけ位相のずれた波形となる。スイッチ２１、２２、…は、サンプリングスイッチ制御信号ＳＲ１、ＳＲ２…がハイレベルの期間に導通する。スイッチ２１、２２、…が導通している期間τ０に、サンプリングコンデンサ４１、４２、…にビデオ信号Ｖｉｄｅｏがサンプリングされる。しかし、実際に、サンプングコンデンサ４１、４２、…に保持されるのは、スイッチ２１、２２、…が、ＯＮからＯＦＦに切り替わる時点に保持されたビデオ信号Ｖｉｄｅｏの電圧となる。
　　　【０００７】
　以上のように動作するので、上記ソースドライバにおける各制御信号ＳＲ１、ＳＲ２…相互間の時間のずれを、シフトレジスタが１系統のみのソースドライバにおける場合と同様になるようにしても、上記ソースドライバにおけるシフトパルス幅τ０は、１系統のみのシフトレジスタを有するソースドライバのシフトパルス幅の４倍にでき、各系統のシフトレジスタ１１〜１４を低速で動作させることが可能になる。
　　　【０００８】
　　【発明が解決しようとする課題】
　ところで、上述したように、相前後するサンプリングスイッチ制御信号ＳＲ１、ＳＲ２、…のハイレベルである期間が互いにオーバーラップしている。そのため、例えば８個の制御信号ＳＲ１〜ＳＲ８が同時にアクティブになっており、８個のサンプリングスイッチ２１〜２８が同時に導通状態となる。すなわち、ビデオ信号Ｖｉｄｅｏは８個のスイッチ２１〜２８を通し、８個のサンプリングコンデンサ４１〜４８へと供給される。これは、８個の制御信号ＳＲ２〜ＳＲ９にも同様であり、結果的に、ビデオ信号配線３０、あるいはビデオ信号Ｖｉｄｅｏを出力する回路部に対しては、常に８個分のサンプリングコンデンサ４１、４２、の容量が負荷となる。更に、ビデオ信号配線３０の配線抵抗が存在するため、ＲＣ積分回路が構成されていることになる。従って、サンプリングコンデンサ４１、４２、…では、このＲＣ積分回路の作用によりビデオ信号Ｖｉｄｅｏに対する応答が悪化し、もとのビデオ信号Ｖｉｄｅｏと比べ波形がくずれたものとなる。そのようなくずれた波形を有する信号は、液晶表示装置入力部に於て本来ビデオ信号Ｖｉｄｅｏがもっていた帯域情報が失われているので、くずれた波形を有する信号に基づく映像表示では、水平解像度の低くなるという問題が生じる。
　　　【０００９】
　本発明は、上記従来技術の問題点を解決すべくなされたものであり、複数系統のシフトレジスタによってシフトレジスタの動作速度を低減するとともに、ビデオ信号の波形をくずすことなく水平解像度の高い、ドライバモノリシック液晶表示装置を用いた表示を行うことのできる表示装置の駆動回路を提供することを目的とする。
　　　【００１０】
　【課題を解決するための手段】
　本発明の表示装置の駆動回路は、ビデオ信号をデータ線へ出力する表示装置の駆動回路において、相前後する信号をハイレベルである期間の一部を重ねると共に、該期間をずらして出力する複数系統のシフトレジスタ
からなるシフトレジスタ群
群
第
第
シフトレジスタ群からの信号のうちの第２
第
第２
第１
し、第２信号とシフトレジスタ群からの信号のうちの第３信号とから第２制御信号を出力
　　　【００１１】
　　【作用】
　本発明の表示装置の駆動回路においては、複数系統のシフトレジスタによって、相前後してハイレベルである期間の一部が重なると共に、その期間がずれた信号を出力させる。よって、従来と同様な低速度でシフトレジスタを動作させることができる。
　　　【００１２】
　更に、シフトレジスタからの信号のうちの１信号と、その１信号のハイレベルである期間と重なるハイレベルである期間を有する別の信号との間で、その１信号と他の信号とが同時にハイレベルである期間について、制御信号発生手段がアクティブとする制御信号を出力する。スイッチ手段はその制御信号に基づいてＯＮ／ＯＦＦ制御され、導通する期間が従来より短くなり、そのため同時に導通状態となるスイッチ手段の数が減少し、ビデオ信号送信用の配線に対するサンプリングコンデンサの負荷が低減される。
　　　【００１３】
　　【実施例】
　本発明を実施例について以下に説明する。
　　　【００１４】
　図１に、本発明を適用したソースドライバの構成図を示す。図７に示す従来のソースドライバと同一構成部分には同一符号を付記している。
　　　【００１５】
　本実施例のソースドライバは、図示するように、４系統のシフトレジスタ１１〜１４と、シフトレジスタ１１〜１４に開閉を制御されたサンプリングアナログスイッチ２１、２２、…と、シフトレジスタ１１〜１４とスイッチ２１、２２、…の間に設けられた制御信号発生手段５１、５２、…と、ビデオ信号Ｖｉｄｅｏが送られるビデオ信号配線３０と、スイッチ２１、２２、…を介してビデオ信号配線３０と接続されたサンプリングコンデンサ４１、４２、…とから構成されている。図示しない画素に接続されたデータ信号線Ｓ１、Ｓ２、…は、スイッチ２１、２２、…とサンプリングコンデンサ４１、４２、…との間に分岐して接続されている。データ信号線Ｓ１、Ｓ２、…は、連続する４本、例えばＳ１、Ｓ２、Ｓ３及びＳ４を１組とし、各々異なるシフトレジスタ１１〜１４に制御されたスイッチ２１、２２、…に接続されている。詳細には、シフトレジスタ１１は３本おきにデータ信号線Ｓ１、Ｓ５、Ｓ９、…に接続され、又シフトレジスタ１２は３本おきにデータ信号線Ｓ２、Ｓ６、…に接続されている。シフトレジスタ１３、１４についても同様に、３本おきにデータ信号線Ｓ３、Ｓ４、…に接続されている。
　　　【００１６】
　上記構成において、スイッチ２１、２２、…は、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ　ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で構成されており、ビデオ信号配線３０に印加されるビデオ信号Ｖｉｄｅｏをサンプリングするためのものである。サンプリングコンデンサ４１、４２、…は、サンプリングしたビデオ信号Ｖｉｄｅｏを保持するためのものである。制御信号発生手段５１、５２、…は、ＮＡＮＤゲート５１ａ、５２ａ、…とその出力に接続されたインバータ５１ｂ、５２ｂ、…とによって構成されている。ＮＡＮＤゲート５１ａ、５２ａ、…には、シフトレジスタ１１〜１４の２つの出力信号が入力されており、インバータ５１ｂ、５２ｂ、…の出力信号が、スイッチ２１、２２、…を制御する。
　　　【００１７】
　図２及び図３に、上記ソースドライバに用いられたシフトレジスタ１１〜１４の回路図を示す。図中のクロックドインバータには、各々そのクロックドインバータを制御する信号の種類を付記している。４系統のシフトレジスタ１１〜１４は、それぞれ同じ回路構成であり、図２に示すように、インバータとクロックドインバータとを組み合わせた回路である。シフトレジスタ１１〜１４の回路構成は、図３で示すように、双方向シフト対応の回路構成であってもよい。
　　　【００１８】
　図４に、上記シフトレジスタ１１〜１４におけるタイムチャートを示す。シフトレジスタ１１〜１４は、図示するように、シフトスタートパルスＳＰとシフトクロックφｉ及びその反転信号φｉバーとにより制御される。その結果、シフトレジスタ１１〜１４は、信号Ｏ１、Ｏ２、…に示すように、パルス幅τ０を有するシフトパルスを順次出力する。
　　　【００１９】
　尚、図３に示す双方向対応のシフトレジスタ１１〜１４においては、シフト方向設定用の信号Ｒ、Ｌに基づきシフト方向が制御される。信号Ｒがハイレベルであり、且つ信号Ｌがローレベルである場合は、信号Ｒにより制御されるクロックドインバータは常時、反転信号を出力し、信号Ｌにより制御されるクロックドインバータは常時、出力ハイインピーダンスとなって、図面の左方向から右方向ヘシフトするシフトレジスタになる。また、信号Ｒがローレベルであり、且つ信号Ｌがハイレベルである場合は、その反対で、図面の右方向から左方向ヘシフトするシフトレジスタとなる。しかし、シフトクロックφｉ、φｉバーに対しての動作は、図２に示すシフトレジスタ１１〜１４の場合と同様に考えてよく、図４に示すタイムチャートは、信号Ｒがハイレベルであり、且つ信号Ｌがローレベルである場合に該当する。
　　　　【００２０】
　図５に、本実施例のソースドライバの駆動時におけるタイムチャートを示す。
図５に基づいて、このソースドライバの動作を説明する。
　　　　【００２１】
　４系統のシフトレジスタ１１〜１４の起動は、上述したように、シフトスタートパルスＳＰにより制御される。このシフトスタートパルスＳＰは、各シフトレジスタ１１〜１４に共通の信号でよい。シフトレジスタ１１、１２、１３、１４はそれぞれ位相の異なるシフトクロックφ１及びその反転信号φ１バー、φ２及びその反転信号φ２バー、φ３及びその反転信号φ３バー、φ４及びその反転信号φ４バーにより制御される。隣合うサンプリングアナログスイッチ２１、２２、…に対応するシフトクロックφ１〜φ４、φ１バー〜φ４バーは、それぞれシフトパルス幅τ０の１／８の時間幅だけ位相がずれている。その結果、シフトレジスタ１１〜１４の出力信号ＳＲ１、ＳＲ２、…においては、隣合う制御信号発生手段５１、５２、…に出力される信号は、例えば、図５に示すＳＲ１とＳＲ２とに見られるように、それそれシフトパルス幅τ０の１／８の時間幅だけ位相のずれた波形となる。尚、図４に示すシフトレジスタ１１〜１４の出力信号Ｏ１、Ｏ２、…は、図５に示すシフトレジスタ１１〜１４の出力信号ＳＲ１、ＳＲ２、…において、３本おきの信号、例えばＳＲ１、ＳＲ５、ＳＲ９、…に該当する。
　　　【００２２】
　本実施例のソースドライバにおいては、シフトレジスタ１１〜１４の出力信号ＳＲ１、ＳＲ２、…のうちの、ある出力信号ＳＲｊ（ｊは１以上の整数）と、その出力信号ＳＲｊより７本後の信号ＳＲｊ＋７とをＮＡＮＤゲート５１ａ、１５２ａ、…に入力し、両者の論理積の反転信号Ｓａｊを得る。このＮＡＮＤゲート５１ａ、５２ａ、…の出力信号Ｓａ１バー、Ｓａ２バー、…をインバータ５１ｂ、５２ｂ、…に入力して反転させ、インバータ５１ｂ、５２ｂ、…の出力として信号Ｓａ１、Ｓａ２、…を得る。この出力信号Ｓａ１、Ｓａ２、…を、ＮＭＯＳで形成されたサンプリングアナログスイッチ２１、２２、…に入力し、ＯＮ／ＯＦＦ制御する。ＯＮの時にはスイッチ２１、２２、…を導通させて、スイッチ２１、２２、…と接続されたサンプリングコンデンサ４１、４２、…をビデオ信号Ｖｉｄｅｏの電圧まで充電する。その後、サンプリングコンデンサ４１、４２、…は、対応するスイッチ２１、２２、…がＯＮからＯＦＦに切り替わる時点におけるビデオ信号Ｖｉｄｅｏの電圧レベルをそのまま保持する。この保持された電圧が、液晶表示装置のデータ信号線Ｓ１、Ｓ２、…への入力信号となる。
　　　【００２３】
　上述のように動作するソースドライバにおいては、サンプリングアナログスイッチ２１、２２、…を制御する信号Ｓａ１、Ｓａ２、…は、制御信号発生手段５１、５２、…により、図５のタイムチャートに示すように、１／８τ０のパルス幅を有する信号となっている。そのため、２つ以上のサンプリングアナログスイッチ２１、２２、…が同時に導通することはなく、ビデオ信号配線３０に対する負荷は、常にただ１個のサンプリングコンデンサ４１、４２、…の容量となる。
　　　【００２４】
　上述した従来例においては、シフトレジスタ１１〜１４の出力信号ＳＲ１、ＳＲ２、…によりサンプリングアナログスイッチ２１、２２、…のＯＮ／ＯＦＦを制御している。その結果、常に８個のサンプリングコンデンサ４１、４２、…の容量がビデオ信号配線３０に対する負荷となっている。これに対し、本実施例のソースドライバにおいては、上述のように、ビデオ信号配線３０に対する負荷は１個のサンプリングコンデンサ４１、４２、…であるため、ＲＣ時定数も従来の１／８となる。従って、ＲＣ積分回路の作用によるビデオ信号Ｖｉｄｅｏの波形くずれ（波形なまり）を従来よりも小さく抑えることができ、水平解像度の高い表示を行うことが出来る。
　　　【００２５】
　上記実施例において、制御信号発生手段５１、５２、…として、ＡＮＤゲートでなく、ＮＡＮＤゲート５１ａ、５２ａ、…及びインバータ５１ｂ、５２ｂ、…を用いているのは、ＮＡＮＤゲート５１ａ、５２ａ、…であればＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造により容易に構成できるからである。制御信号発生手段５１、５２、…は、上記実施例に限られず、論理積を得られる方法であれば他の方法、例えば反転信号のＮＯＲをとる方法等でもよい。
　　　【００２６】
　サンプリングアナログスイッチ２１、２２、…の構成についても、上記実施例の外に、図６に示すような構成にしてもよい。図６に示すスイッチ２１、２２、…は、ＣＭＯＳで構成されており、インバータ５１ｂ、５２ｂ、…の出力信号Ｓａｌ、Ｓａ２、…とＮＡＮＤゲート５１ａ、５２ａ、…の出力信号Ｓａ１バー、Ｓａ２バー、…とを併用している。もちろん、スイッチ２１、２２、…をＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ　ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で構成しても構わない。
　　　【００２７】
　上記実施例においては、シフトレジスタ１１〜１４を４系統設けたが、本発明は２系統以上のシフトレジスタを有するソースドライバであれば適用することが可能である。また、上記実施例の制御信号発生手段５１、５２、…において、シフトレジスタ１１〜１４の出力信号ＳＲ１、ＳＲ２、…のうちの、ある出力信号ＳＲｊと組み合わせて論抑積をとる信号は、その出力信号ＳＲｊと同時にアクティブを出力している期間を有する信号であればよく、例えば６本後の出力信号ＳＲｊ＋６等にしてもよい。このように、信号ＳＲｊと信号ＳＲｊ＋６との論理積をとる場合では、常に２個のサンプリングアナログスイッチ２１、２２、…が同時に導通となる。しかし、従来例と比べるとその数は減っており、やはり水平解像度の向上効果が期待できる。
　　　【００２８】
　　【発明の効果】
　以上の説明から明らかなように、本発明の表示装置の駆動回路によれば、複数系統のシフトレジスタによってシフトレジスタの動作速度を低減するとともに、ビデオ信号の波形をくずすことなく水平解像度の高い、ドライバモノリシック液晶表示装置を用いた表示を行うことができる。
【図面の簡単な説明】
　　【図１】
　本発明の一実施例であるソースドライバの構造図である。
　　【図２】
　図１に示すソースドライバに使用するシフトレジスタの内部構成を示す回路図である。
　　【図３】
　図１に示すソースドライバに使用する双方向シフト対応のシフトレジスタの内部構成を示す回路図である。
　　【図４】
　図２に示すシフトレジスタの動作を示すタイムチャートである。
　　【図５】
　図１に示すソースドライバの動作を示すタイムチャートである。
　　【図６】
　図１に示すソースドライバに使用するサンプリングアナログスイッチをＣＭＯＳで構成した場合の回路図である。
　　【図７】
　従来のソースドライバの構成図である。
　　【図８】
　図７に示す従来のソースドライバの動作を示すタイムチャートである。
　　【符号の説明】
　１１〜１４　　　シフトレジスタ
　２１、２２、…　サンプリングアナログスイッチ
　３０　　　　　　ビデオ信号配線
　４１、４２、…　サンプリングコンデンサ
　５１、５２、…　制御信号発生手段
　５１ａ、５２ａ、…　ＮＡＮＤゲート
　５１ｂ、５２ｂ、…　インバータ