【事件の表示】
　特許第２７１９３２７号「画像処理装置用バッファリング装置」の請求項１ないし３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２７１９３２７号の請求項１ないし３に係る特許を維持する。
【理由】
Ｉ、手続の経緯
　本件特許２７１９３２７号発明は、昭和６３年７月１８日に出願された特願昭６３−１７８４７７号の分割出願であり、平成９年１１月１４日にその特許の設定登録がなされ、その後、［相原光政］より特許異議の申立てがなされた。
　当審において、取消理由通知がなされ、特許権者は、その指定期間内である平成１１年３月２３日付けで訂正請求した。
　この訂正請求に対して、当審において手交により訂正拒絶理由通知がなされ、特許権者は、その指定期間内である平成１１年６月１８日付けで手続補正書を提出した。
ＩＩ、訂正の適否についての審理
［ＩＩ−１］訂正拒絶理由通知の内容
『本件特許に係る出願は、平成１１年３月２３日付け訂正請求により訂正された訂正明細書及び図面の記載が下記の点で不備であるため、特許法第３６条第３項及び第４項に規定する要件を満たしていない。
　よって、本件訂正請求は、特許法第１２０条の４第２項又は同条第３項で準用する同法第１２６条第２〜４項の規定に適合しないので、当該訂正請求は認められない。
　　　　　　　　　記
　特許請求の範囲とその関連記載では、本件特許に係る発明の構成は不明である。』
［ＩＩ−２］訂正請求の補正について
　　　　　　＜補正の内容＞
　特許権者は、平成１１年３月２３日付け全文訂正明細書を、次のとおり補正した。
　特許請求の範囲の請求項１の
『【請求項１】　直列に入力される画素データのうちＭ本の走査線にまたがる局所領域の画素データを走査線ごとに保持して、これらに演算を施す演算手段に出力する画像処理装置用バッファリング装置において、
　前記Ｍ本の走査線のうちの各々の画素データを蓄積し、書込みと読出しとを排他的に行うＭ個のバッファと、
　前記Ｍ個のバッファのアドレスを前記画素データの入力に同期して更新するアドレス更新手段と、前記Ｍ個のバッファの１つを循環的に切換え選択して前記入力画素データを１走査線ずつ書込むバッファ書込み手段と、
　前記書込み用バッファとして選択されたバッファ以外の（Ｍ−１）個のバッファのうち、Ｘ（Ｘ＝１〜Ｍ−１）走査線前に入力された画素データを選択する第Ｘのセレクタを有し、順次、１走査線分ずつ遅延した画素データを、入力された画素データにおける走査線の順序と、演算手段に出力する際の画素データにおける走査線の順序とが同一となるように出力するバツファ読出し制御手段と、
　直列に接続される複数のシフトレジスタを有し、前記画素データが入力される第１のシフトレジスタ群と、
　直列に接続される複数のシフトレジスタを有し、前記第Ｘのセレクタからの画素データが入力される第Ｘのシフトレジスタ群と、
　前記シフトレジスタ群に含まれる複数のレジスタのそれぞれに接続される局所演算回路とを有する
　ことを特徴とする画像処理装置用バッファリング装置。』を
　特許請求の範囲の減縮及び明瞭でない記載の釈明を目的として、
『【請求項１】
　直列に入力される画素データのうちＭ本の走査線にまたがる局所領域の画素データを走査線ごとに保持して、これらに演算を施す演算手段に出力する画像処理装置用バッファリング装置において、
　前記Ｍ本の走査線のうちの各々の画素データを蓄積し、書込みと読出しとを排他的に行うＭ個のバッファと、
　前記Ｍ個のバッファのアドレスを前記画素データの入力に同期して更新するアドレス更新手段と、
　前記Ｍ個のバッファの１つを循環的に切換え選択して前記入力画素データを１走査線ずつ書込むバッファ書込み手段と、
　前記書込み用バッファとして選択されたバッファ以外の（Ｍ−１）個のバッファのうち、Ｘ（Ｘ＝１〜Ｍ−１）走査線前に入力された画素データを選択する第Ｘのセレクタを有し、順次、１走査線分ずつ遅延した画素データを、入力された画素データにおける走査線の順序と、演算手段に出力する際の画素データにおける走査線の順序とが同一となるように出力するバッファ読出し制御手段と、
　前記Ｍ本の走査線分のシフトレジスタであって、前記画素データが直接入力される第１のシフトレジスタと、
　前記第Ｘのセレクタからの画素データが入力される第Ｘのシフトレジスタと、
　前記シフトレジスタに含まれる複数のレジスタのそれぞれに接続される局所演算回路とを有する
　ことを特徴とする画像処理装置用バッファリング装置。』
　と補正した。
　　　　　　＜当審の判断＞
　上記補正事項は、特許請求の範囲の減縮に該当し、上記補正事項は明瞭でない記載の釈明に該当し、更に、上記補正事項は、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
　したがって、当該補正は、訂正請求書の要旨を変更するものでないので、当該補正を採用する。
［ＩＩ−３］補正後の訂正請求の内容
　訂正事項は、次のとおりである。
　特許明細書の特許請求の範囲の請求項１に記載された
『【請求項１】直列に入力される画素データのうち複数走査線にまたがる局所領域の画素デ−夕を走査線ごとに保持して、これらに演算を施す演算手段に出力する画処理装置用バッファリング装置において、
　前記複数の走査線のうちの各々の画素データを蓄積し、込みと読出しとを排他的に行う複数のバッファと、
　前記複数のバッファのアドレスを前記画素データの入力と同期して更新するアドレス更新手段と、
　複数のバッファの１つを循環的に切換え選択して前記画素デ−夕を１走査線ずつ書込むバッファ書込み手段と、
　前記書込み用バッファとして選択されたバッフ７以外のバッファを同時に選択して、順次、１走査線分ずつ遅延した画素データを、入力された画素データにおける走査線の順序と、演算手段に出力する際の画素−夕における走査線の順序とが同一となるように、演算手段に出力するバッファ読出し制御手段とを
　備えたことを特徴とする画像処理装置用バッファリング装置。』を
　特許請求の範囲の減縮を目的として、
上記補正後の特許請求の範囲の請求項１のように訂正した。
［ＩＩ−４］訂正請求についての当審の判断
　　　　＜訂正の目的等の判断＞
　上記訂正事項は、構成要件を技術的に限定するものであるから特許請求の範囲の減縮に該当し、また、上記訂正事項は明瞭でない記載の釈明に該当し、更に、上記訂正事項は、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
　　　　く独立特許要件の判断＞
　ａ、特許法第２９条の２違反について
　先の取消理由通知で引用した、本件特許の先願である刊行物１［甲第１号証（特開平１−２８４９８０号公報）］には、下記の点が記載されている。
・複数ライン分の画像データを保持し、その中で演算処理を行うための注目画素データとその周辺画素データで構成される局所領域のデータを得る点
・画像処理を行うために各ラインのデータを記憶する複数のメモリ２０〜２２を設ける点
・タイミングクロック発生部４２からのり一ドライトアドレスが各メモリ２０〜２２に供給されている点
・現在入力されている画像データがメモリ２０〜２２の１つに書き込まれ、その書き込まれるメモリは循環的に切り換わる点
・メモリ２０にはシフトレジスタ２９〜３１が、メモリ２１にはシフトレジスタ３２〜３４が、メモリ２２にはシフトレジスタ３５〜３７がそれぞれ直列に接続され、書き込み用として選択されたメモリ以外のメモリからそれぞれのシフトレジスタに画素データを読み出している点
・現在入力されている画像データが直列に接続されるシフトレジスタ２６〜２８に書き込まれている点
・シフトレジスタ２９〜３７上の画素データは、画像処理マトリックス上の画素に対応する画素データを選択するセレクタ３８〜４０によって、入力された走査線の順序に基づいて演算手段に出力される点
・シフトレジスタ２６〜２８上の画素データのうち画像処理マトリックス上の画素に対応する画素データは演算手段に出力される点
　そこで、本件請求項１に係る発明と刊行物１記載の発明とを対比すると、本件発明では、セレクタをシフトレジスタの前に付けたため、セレクタの個数はバッファの個数より１つ少ない個数（即ち、書込み用バッファを除いた数）となるのに対して、刊行物１の発明では、シフトレジスタの後にセレクタを設け、しかも個々のセレクタが画像処理マトリックス上の画素に対応する画素データを選択する様にしているので、参照画素数に応じたセレクタの個数が必要となる点で、両者は、構成・作用効果において相違するものと認められる。
　即ち、上記刊行物１記載の発明は本件発明の必須構成要件である「書込み用バッファとして選択されたバッファ以外の（Ｍ−１）個のバッファのうち、Ｘ（Ｘ＝１〜Ｍ−１）走査線前に入力された画素データを選択する第Ｘのセレクタを有し、順次、１走査線分ずつ遅延した画素データを、入力された画素データにおける走査線の順序と、演算手段に出力する際の画素データにおける走査線の順序とが同一となるように出力するバッファ読出し制御手段と、前記Ｍ本の走査線分のシフトレジスタであって、前記画素データが直接入力される第１のシフトレジスタと、前記第Ｘのセレクタからの画素データが入力される第Ｘのシフトレジスタ」は記載されていないので、両者は同一ではない。
　本件請求項２、３に係る発明は請求項１に係る発明をさらに技術的に限定するものであるから上記理由と同様の理由により両者は、いずれも同一でない。
　したがって、訂正後の本件特許請求の範囲の請求項１〜３に係る発明は、先の取消理由通知Ｉ項で示した上記刊行物に記載の発明と同一であるとは認められない。
　　ｂ、特許法第２９条第２項違反について
　先の取消理由通知で引用した、刊行物２［甲第２号証（特開昭６１−６２１８７号公報）］には、次の点が記載されている。
・画像データから局所領域（３×３画素データ）を演算処理（フィルタリング処理）のために抽出する点
・複数の走査線のうちの画信号を蓄積し、書き込みと読み出しとを排他的に行う４個のラインメモリ２０〜２３を設ける点
・各ラインメモリはメモリ制御回路２８によって制御される点
・４個のラインメモリを循環的に切り換え選択して１ラインずつ書き込む点
・書き込み対象以外のラインメモリから１画素づつ読み出して、３個のセレクタ２９〜３１によってラッチに出力し、局所領域である３×３の画信号を抽出する点
　先の取消理由通知で引用した、刊行物３［甲第３号証（特開昭６２−４６３７９号公報）］には、２値画像データが直列に入力され、行番地制御回路７、列番号制御回路８からのアドレス信号が供給され、書き込み・読み出しが行われるＲＡＭ５は、８つの列で管理され、列番地制御回路８によって指定される列に書き込みが行われ、行毎に行われるＲＡＭ５からの出力は、列番地制御回路８の出力に基づいて出力情報変換回路６において変換されることが記載されている。
　先の取消理由通知で引用した、刊行物４［甲第４号証（特開昭６２−１１８４８３号公報）］には、直列に入力された画像データはセレクト１によってラインメモリＬ１〜Ｌ９のいずれか１つ書き込まれ、のこりの８つのラインメモリ読み出しするというように書き込みとよみだしが排他的におこなわれることが記載されている。
　そこで、本件請求項１に係る発明と刊行物２記載の発明とを対比すると、本件請求項１に係る発明では、ラインバッファは局所領域にまたがる走査線の数であり、セレクタは、局所領域がまたがる走査線数より一つ少ない数であるの対して、上記刊行物２記載の発明では、局所領域がまたがる走査線数より１多い数のラインバッフアを必要とし、かつ、局所領域がまたがる走査線数と同じ数のセレクタを必要としている点で両者は相違している。また、刊行物３、４の発明は本件発明の従来例に相当するものであるが、これらの技術を刊行物２の発明に適用する共通の課題はないので、刊行物２記載の発明に刊行物３、４記載の技術を適用して本件発明を構成することはできない。
　本件請求項２、３に係る発明は請求項１に係る発明をさらに技術的に限定するものであるから上記理由と同様の理由により、刊行物２記載の発明に刊行物３、４記載の技術を適用して本件請求項２、３に係る発明を構成することはできない。
　したがって、本件請求項１〜３に係る発明は、先の取消理由通知ＩＩ項で示した上記刊行物２〜４に基づいて当業者が容易に発明をすることができたものではない。
　ｃ、特許法第３６条違反について
　平成１１年３月２３日付け訂正請求により訂正された訂正明細書及び図面に対する、先の訂正拒絶理由通知で指摘した記載の不備な点は、平成１１年６月１８日付けの手続補正によって全て解消したので、本件特許に係る出願は、特許法第３６条第３項及び第４項に規定する要件を満たしているものと認める。
　　　　　　　＜むすび＞
　以上のとおりであるから、当該訂正請求は、特許法第１２０条の４第２項及び同条第３項で準用する同法第１２６条第２〜４項の規定に適合するので当該訂正を認める。
ＩＩＩ、特許異議の申立ての審理
［ＩＩＩ−１］訂正後の本件発明
『【請求項１】
　直列に入力される画素データのうちＭ本の走査線にまたがる局所領域の画素データを走査線ごとに保持して、これらに演算を施す演算手段に出力する画像処理装置用バッファリング装置において、
　前記Ｍ本の走査線のうちの各々の画素データを蓄積し、書込みと読出しとを排他的に行うＭ個のバッファと、
　前記Ｍ個のバッファのアドレスを前記画素データの入力に同期して更新するアドレス更新手段と、前記Ｍ個のバッファの１つを循環的に切換え選択して前記入力画素データを１走査線ずつ書込むバッファ書込み手段と、
　前記書込み用バッファとして選択されたバッファ以外の（Ｍ−１）個のバッファのうち、Ｘ（Ｘ＝１〜Ｍ−１）走査線前に入力された画素データを選択する第Ｘのセレクタを有し、順次、１走査線分ずつ遅延した画素データを、入力された画素データにおける走査線の順序と、演算手段に出力する際の画素データにおける走査線の順序とが同一となるように出力するバッファ読出し制御手段と、
　前記Ｍ本の走査線分のシフトレジスタであって、前記画素データが直接入力される第１のシフトレジスタと、
　前記第Ｘのセレクタからの画素データが入力される第Ｘのシフトレジスタと、
　前記シフトレジスダに含まれる複数のレジスタのそれぞれに接続される局所演算回路とを有する
　ことを特徴とする画像処理装置用バッファリング装置。
　【請求項２】前記バッファとしてダイナミックランダムアクセスメモリ（ＤＲＡＭ）を利用することを特徴とする請求項１に記載の画像処理装置用バッファリング装置。
　【請求項３】前記バッファとしてスタティックランダムアクセスメモリ（ＳＲＡＭ）を利用することを特徴とする請求項１に記載の処理装置用バッファリング装置。』
［ＩＩＩ−２］取消理由通知の内容
『Ｉ、本件特許の請求項１〜３に係る発明は、いずれも、その出願の日前の出願であって、その出願後に出願公開された下記の出願の願書に最初に添附した明細書又は図面に記載された発明と同−であると認められ、しかも、本件出願の発明者が、その出願前の出願に係る上記の発明をしたものと同−であるとも、また、本件出願の時にその出願人がその出願前の出願に係る特許出願に係る出願人と同一であるとも認められない。
　よって、本件請求項１〜３に係る特許は、いずれも、特許法第２９条の２の規定に違反してされたものであると認める。
　　　　　　　　　　記
　　　　　　特願昭６３−１１５７６１号
　　（特開平１−２８４９８０号公報、甲第１号証）
　（特に、第８、９図、同公報の第１頁右下欄第７行〜第２頁右上欄第１２行参照のこと。なお、バッファとして、ＤＲＡＭ、ＳＲＡＭを用いることは自明の技術である。）
　ＩＩ、本件請求項１〜３に係る発明は、その出願前に国内において頒布された下記１〜３の刊行物に記載された発明に基づいて、当業者が、容易に発明をすることができたものと認められるから、本件請求項１に係る特許は、特許法第２９条第２項の規定に違反してされたものであると認める。
　　　　　　　　　記
　１、特開昭６１−６２１８７号公報（甲第２号証）
（特に、第１図、同公報の第２頁右上欄第１１行〜第２頁右下欄第１４行、第２頁右下欄第１５行〜第３頁左上欄第５行参照のこと。）
　２、特開昭６２−４６３７９号公報（甲第３号証）
（特に、第２図、同公報の第３頁左下欄第３行〜右下欄第９行、第３頁右下欄第１０〜１５行参照のこと点。）
　３、特開昭６２−１１８４８３号公報（甲第４号証）
（特に、第１０図、同公報の第５頁左上欄第１１行〜右上欄第４行参照のこと点。）
　　　　　　　　　備　　考
　本件請求項１〜３に係る発明は、刊行物１記載の発明に刊行物２、３記載の技術を適用して当業者が容易に推考できたものと認められる。』
［ＩＩＩ−３］当審の判断
　上記［ＩＩ−４］ａ、ｂ項の独立特許要件の判断と同様の理由により、訂正後の本件請求項１〜３に係る発明は、上記刊行物１記載の発明と同一ではないし、また、上記刊行物２〜４記載の発明に基づいて当業者が容易に推考できたものでもない。
［ＩＩＩ−４］むすび
　以上のとおり、補正された訂正請求による明細書の訂正及び特許異議意見書による釈明により、先の取消理由通知で指摘した点は全て解消し、また、他に、本件特許請求の範囲の請求項１〜３に係る特許を取り消すべき理由を発見しないので、本件特許請求の範囲の請求項１〜３に係る特許を取り消すことはできない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年８月３０日（１９９９．８．３０）
【訂正の要旨】
　　　　　　　　　　　　訂正請求の要旨
　特許明細書の特許請求の範囲の減縮及び明瞭でない記載の釈明を目的として、下記の訂正をした。即ち、
『【請求項１】直列に入力される画素データのうち複数走査線にまたがる局所領域の画素データを走査線ごとに保持して、これらに演算を施す演算手段に出力する画処理装置用バッファリング装置において、
　前記複数の走査線のうちの各々の画素データを蓄積し、込みと読出しとを排他的に行う複数のバッファと、前記複数のバッファのアドレスを前記画素データの入力と同期して更新するアドレス更新手段と、
　複数のバッファの１つを循環的に切換え選択して前記画素デ−夕を１走査線ずつ書込むバッファ書込み手段と、
前記書込み用バッファとして選択きれたバッファ以外のバッファを同時に選択して、順次、１走査線分ずつ遅延した画素データを、入力された画素データにおける走査線の順序と、演算手段に出力する際の画素デ−夕における走査線の順序とが同一となるように、演算手段に出力するバッファ読出し制御手段とを備えたことを特徴とする画像処理装置用バッファリング装置。』なる記載を、
『【請求項１】
　直列に入力される画素データのうちＭ本の走査線にまたがる局所領域の画素データを走査線ごとに保持して、これらに演算を施す演算手段に出力する画像処理装置用バッファリング装置において、
　前記Ｍ本の走査線のうちの各々の画素データを蓄積し、書込みと読出しとを排他的に行うＭ個のバッファと、
前記Ｍ個のバッファのアドレスを前記画素データの入力に同期して更新するアドレス更新手段と、
前記Ｍ個のバッファの１つを循環的に切換え選択して前記入力画素データを１走査線ずつ書込むバッファ書込み手段と、
　前記書込み用バッファとして選択されたバッファ以外の（Ｍ−１）個のバッファのうち、Ｘ（Ｘ＝１〜Ｍ−１）走査線前に入力された画素データを選択する第Ｘのセレクタを有し、順次、１走査線分ずつ遅延した画素データを、入力された画素データにおける走査線の順序と、演算手段に出力する際の画素データにおける走査線の順序とが同一となるように出力するバッファ読出し制御手段と、
　前記Ｍ本の走査線分のシフトレジスタであって、前記画素データが直接入力される第１のシフトレジスタと、
　前記第Ｘのセレクタからの画素データが入力される第Ｘのシフトレジスタと、
　前記シフトレジスタに含まれる複数のレジスタのそれぞれに接続される局所演算回路とを有する
　ことを特徴とする画像処理装置用バッファリング装置。』と訂正した。
（５４）【発明の名称】
画像処理用バッファリング装置
（５７）【特許請求の範囲】
　　【請求項１】
直列に入力される画素データのうちＭ本の走査線にまたがる局所領域の画素データを走査線ごとに保持して、これらに演算を施す演算手段に出力する画像処理装置用バッファリング装置において、
前記Ｍ本の走査線のうちの各々の画素データを蓄積し、書込みと読出しとを排他的に行うＭ個のバッファと、
前記Ｍ個のバッファのアドレスを前記画素データの入力に同期して更新するアドレス更新手段と、
前記Ｍ個のバッファの１つを循環的に切換え選択して前記入力画素データを１走査線ずつ書込むバッファ書込み手段と、
前記書込み用バッファとして選択されたバッファ以外の（Ｍ−１）個のバッファのうち、Ｘ（Ｘ＝１〜Ｍ−１）走査線前に入力された画素データを選択する第Ｘのセレクタを有し、順次、１走査線分ずつ遅延した画素データを、入力された画素データにおける走査線の順序と、演算手段に出力する際の画素データにおける走査線の順序とが同一となるように出力するバッファ読出し制御手段と、
前記Ｍ本の走査線分のシフトレジスタであって、前記画素データが直接入力される第１のシフトレジスタと、前記第Ｘのセレクタからの画素データが入力される第Ｘのシフトレジスタと、
前記シフトレジスタに含まれる複数のレジスタのそれぞれに接続される局所演算回路とを有する
ことを特徴とする画像処理装置用バッファリング装置。
　　【請求項２】
　前記バッファとしてダイナミックランダムアクセスメモリ（ＤＲＡＭ）を利用することを特徴とする請求項１に記載の画像処理装置用バッファリング装置。
　　【請求項３】
　前記バッファとしてスタティックランダムアクセスメモリ（ＳＲＡＭ）を利用することを特徴とする請求項１に記載の画像処理装置用バッファリング装置。
【発明の詳細な説明】
　　　【０００１】
　　【発明の属する技術分野】
　本発明は、ＯＡ機器用の画像処理装置に関し、より詳細には、画像処理性能を損うことなく、大幅な価格の低減を提供するのに好適な、電子ファイリング装置などに用いられる画像処理装置用のバッファリング装置に関する。
　　　【０００２】
　　【従来の技術】
　光ディスク等を備えた電子ファイリング装置は単にオフィスのペーパーレス化を推進する手段として有用であるが、近年、ファイリング機能だけでなく、文書画像処理技術に代表される高度な機能を有するものが要求されるようになってきた。この様な動向に応じて、内蔵されている画像処理装置にも高度な機能が要求され、２値画像の移動、拡大／縮小、回転ばかりでなく、中間調画像を対象とした平均化、微分、特徴抽出等の本格的な画像処理機能を有するものも出現し始めている。
　　　【０００３】
　微分操作や特徴抽出に代表される本格的な画像処理は、１走査線あるいは最大でも２走査線しか必要としない単純な画像処理と異なり、入力画像から適当な大きさの局所領域を取り出し、この局所領域に対して演算を施こすものである。局所領域の形や大きさは、内容により異なるが、一般に３×３から１６×１６程度である。したがって画像処理装置を用いて効率良く演算するためには、局所領域の大きさに相当する数の走査線を内部に蓄積し、順次演算回路に入力する必要がある。
　　　【０００４】
　従来、これらの処理を行う装置として、例えば特開昭６０−１２９８８９号公報記載の装置が挙げられる。
　　　【０００５】
　図２はこのような従来の装置を簡略化したブロック図である。３１，３２はそれぞれ１走査線に対応するｎビット幅のシフトレジスタ、３３〜４１は１ビットのシフトレジスタ、４２は局所演算回路、４３は処理結果を保持するレジスタ、３０１は標本化された原画像の画素データを入力する端子、３０２は処理結果を出力する端子である。
　　　【０００６】
　まず、標本化された画素データは入力端子３０１に１画素ずつ連続的に入力され、１ビットシフトレジスタ３３に転送される。１ビットシフトレジスタ３６には、シフトレジスタ３１の作用により、１ビットシフトレジスタ３３に転送される画素データに対して１走査線分遅れた画素データが供給される。同様に１ビットシフトレジスタ３９には、シフトレジスタ３１および３２の作用により２走査線分遅れた画素データが供給される。
　　　【０００７】
　かくして、順次１走査線分ずつ遅れた画素データが１ビットシフトレジスタ３３，３６，３９に送られ、１ビットシフトレジスタ３３，３６，３９からそれぞれ１ビットシフトレジスタ３４，３７，４０に転送される。さらに、これら１ビットシフトレジスタ３４，３７，４０からそれぞれ１ビットシフトレジスタ３５，３８，４１に画素データが１画素ずつ転送される。
　　　【０００８】
　以上の手順に従って、ラスタ方向に１画素ずつ入力された画素データを１ビットシフトレジスタ３３〜４１で再構成し、３×３の局所領域データとして順次取り出すことができる。
　　　【０００９】
　次に、順次取り出された局所領域データは局所演算回路４２に入力され、所望の画像処理が施こされる。さらに、処理結果がレジスタ４３に転送され、タイミングが取られた上で出力端子３０２に出力される。
　　　【００１０】
　このような手順に従って、全入力画素データに対して順次処理を施こすことにより全画面の画像処理を行なうことができる。
　　　【００１１】
　以上述べた如く、従来技術を用いた装置は、複数ラスタ分のシフトレジスタを用いて、ラスタ方向に１ドットずつ入力される画素データを内部に蓄積し、複数ラスタにまたがる局所領域演算を効率良く実現できるようにしている。このため、２値画像に対する移動、拡大／縮小、回転等の単純な画像処理ばかりでなく、中間調画像に対する平均化、微分、特徴抽出等の本格的な画像処理を効率良く実現でき、ひいては電子ファイリング装置の商品価値を飛躍的に向上させることができる。
　　　【００１２】
　　【発明が解決しようとする課題】
　前述したように、従来の装置は、画素データをライン単位毎に遅延する手段としてシフトレジスタを設け、複数本のシフトレジスタから局所領域を切り出して利用する構成となっており、これにより、リアルタイムに局所領域の画像処理を実現するものであった。
　　　【００１３】
　しかしながら、従来技術で利用したシフトレジスタは、画像処理という特殊な用途に起因して、一般のメモリ素子に比べ２桁から３桁以上高価なものになっている。すなわち、電子ファイリング装置で扱う最大幅である。Ａ１版の画像を処理するために必要な容量は、８ビット長の多値データの場合６４Ｋビット必要であり、２値データの場合でも８Ｋビットが必要となる。この１ライン分のシフトレジスタを１６ビット幅のＴＴＬ素子で構成すると、４０００個または５００個の素子が必要となる。また１万ゲートクラスのＬＳＩで構成しても６０個以上必要となる。したがって、シフトレジスタのビット当りの単価は、一般のメモリ素子に比べ２桁から３桁以上高価になっていた。
　　　【００１４】
　以上の説明から上記従来技術は、画像データに対するリアルタイム処理は達成できるものの、回路の経済性について考慮されておらず、電子ファイリング装置等のＯＡ機器の分野においては経済的観点から実質的に適用できないという問題点があった。
　　　【００１５】
　本発明の目的は、かかる問題点を解消し、画像処理性能を低下させることなく、装置の小型化、低価格化を実現する手段を提供することにある。
　　　【００１６】
　　【課題を解決するための手段】
　本発明の目的は、直列に入力される画素データのうち複数の走査線にまたがる局所領域の画素データを走査線ごとに保持して、これらに演算を施す演算手段に出力する画像処理装置用バッファリング装置において、前記複数の走査線のうちの各々の画素データを蓄積し、書込みと読出しとを排他的に行う複数のバッファと、前記複数のバッファのアドレスを前記画素データの入力に同期して更新するアドレス更新手段と、前記複数のバッファの１つを循環的に切換え選択して前記入力画素データを１走査線ずつ書込むバッファ書込み手段と、前記書込み用バッファとして選択されたバッファ以外のバッファを同時に選択して、順次、１走査線分ずつ遅延した画素データを、入力された画素データにおける走査線の順序と、演算手段に出力される際の画素データにおける走査線の順序とが同一となるように、演算手段に出力するバッファ読出し制御手段とを備えたことを特徴とする画像処理装置用バッファリング装置により達成される。
　　　【００１７】
　前記バッファとしてダイナミックランダムアクセスメモリ（ＤＲＡＭ）を利用し、或いは、スタティックランダムアクセスメモリ（ＳＲＡＭ）を利用することができる。
　　　【００１８】
　前記局所領域の大きさを画素データ単位に例えばＭ行Ｎ列とした場合、前記各々１走査線分の画素データを蓄積するＭ個のバッファ、すなわちラインバッファを設ける。
　　　【００１９】
　これらの各ラインバッファは、バッファ書込み制御手段により循環的に選択され、原画を標本化した画素データが走査線単位に書込まれる。一方、この書込み動作中、現在書込みが行われていない他の（Ｍ−１）個のラインバッファから、先に書込まれた画素データが読出される。全ラインバッファに対する書込みおよび読出しアドレスとしては、アドレス更新手段により画素データの入力に同期して発生した同一のアドレスを用いることができる。
　　　【００２０】
　ラインバッファへの画素データ書込みは１走査線単位に行われるので、（Ｍ−１）個のラインバッファから読出される画素データは順次１走査線分ずつ遅延しており、それぞれ、入力された画素データにおける走査線の順序と、演算手段に出力される際の画素データにおける走査線との順序が同一となるように保持される。
　　　【００２１】
　本発明においては、ラインバッファとしてはＲＡＭを用いることができるので、従来の高価なシフトレジスタ構成と比べて大幅なコスト低減を図ることができる。
なお、使用するＲＡＭとしては、より一層コストを重視すればＤＲＡＭを利用し、また動作速度を重視すればＳＲＡＭを利用すればよい。
　　　【００２２】
　　【発明の実施の形態】
　以下、本発明の実施の形態について図面により説明する。
　　　【００２３】
　図１は本発明の実施の形態にかかる画像処理装置のブロックダイヤグラムである。１〜３は１ライン分の画素データを格納するランダム・アクセス・メモリ、４〜６は入力バッファ、７〜９はランダム・アクセス・メモリ１〜３への書込み側のセレクタを兼ねる出力バッファ、１０はランダム・アクセス・メモリ１〜３の書込み及び読出しアドレスを制御するアドレス・カウンタ（ＡＤＲ　ＣＮＴ）、１１は出力バッファ７〜９およびランダム・アクセス・メモリ１〜３のイネーブル端子を制御するカウンタ（ＣＮＴ）、１２はカウンタ１１の出力をデコードするデコーダ（ＤＥＣ）、１３は１走査線前の画素データを選択するセレクタ、１４は２走査線前の画素データを選択するセレクタ、１５はセレクタ１３を制御するカウンタ、１６はセレクタ１４を制御するカウンタ、１７〜２５は１ビットのシフトレジスタ、２６は局所演算回路、２７は処理結果を格納するレジスタ、２０１は標本化された画素データを入力する入力端子、２０２は処理結果を出力する出力端子、２０３はカウンタ１１に初期値‘２’（２進数で‘１０’）を設定する初期値設定端子、２０４はカウンタ１５に初期値‘１’（２進数で‘０１’）を設定する初期値設定端子、２０５はカウンタ１６に初期値‘０’（２進数で‘００’）を設定する初期値設定端子である。カウンタ１０，１１，１５，１６は画素クロックＣＬＫにより駆動され、図示しないがシフトレジスタ１７〜２５も画素クロックＣＬＫにより駆動される。本実施の形態では、カウンタ１０はアドレス更新手段を構成する。カウンタ１１、デコーダ１２および出力バッファ７〜９がバッファ書込み制御手段または書込み用バッファ選択手段を構成する。カウンタ１５，１６、セレクタ１３，１４がバッファ読出し制御手段または読出し用バッファ選択手段を構成する。なお図には説明の簡単化のため、各回路を制御する制御回路、処理結果データを整形するシリアル・パラレル変換回路等の一部記述は省略したが、本装置の動作を本質的に理解する上では影響ない。また、上記画像処理装置において、局所演算回路２６およびレジスタ２７を除く部分により、画像処理装置用バッファリング装置が構成される。
　　　【００２４】
　次に、本実施の形態の動作を説明する。
　　　【００２５】
　まず標本化された画素データは入力端子２０１より１画素ずつ入力される。入力された画素データは、次の２系統に分岐される。まず、局所演算回路２６の最上段画素データとして処理するため、１ビットシフトレジスタ１７へ入力される。同時に次の走査線の局所演算処理において第２ラインの画素データとして処理するため、出力バッファ７〜９を介して３つのランダム・アクセス・メモリ１〜３のいずれかに記憶される。これと同時に、画素データが書込まれていない他の２つのランダム・アクセス・メモリから１走査線前及び２走査線前に書込まれた画素データがアドレス、カウンタ１０の制御により読出され、セレクタ１３，１４を介して各々１ビットシフトレジスタ２０，２３へ入力される。
　　　【００２６】
　このようにして、１走査線分ずつ遅れた画素データが１ビットシフトレジスタ１７，２０，２３に送られ、次のクロックタイミングで１ビットシフトレジスタ１８，２１，２４に転送される。さらに次のクロックタイミングで１ビットシフトレジスタ１８，２１，２４からそれぞれ１ビットシフトレジスタ１９，２２，２５画素データが１画素ずつ転送される。
　　　【００２７】
　以上の手順に従って、ラスタ方向に１画素ずつ入力された画素データを１ビットシフトレジスタ１７〜２５で２次元平面に再構成し、３×３の局所領域データとして順次取出すことができる。また、この順次取出された局所領域データは局所演算回路２６に入力され、所望の画像処理が施こされる。ここで所望の画像処理とは、画像の平均化、微分、特徴抽出等の処理を指すが、本発明の本質とは直接関係がないので、詳細は省略する。最後に、処理結果がレジスタ２７に転送され、タイミングが取られた上で出力端子２０２に出力される。
　　　【００２８】
　以上の処理を繰り返して、１走査線分の画像データの処理が終了すると、カウンタ１１、カウンタ１５、カウンタ１６の値が更新されて次の走査線の処理に移行する。
　　　【００２９】
　すなわち、初期値‘２’に設定されたカウンタ１１の出力は、走査線が更新されるに従い‘０’→‘１’→‘２’→‘０’と循環的にカウント・アップされる。この動作に従いランダム・アクセス・メモリ１〜３の書込み側のセレクタを構成するデコーダ１２及び出力バッファ７〜９が作動する。この結果、書込み側のランダム・アクセス・メモリはメモリ３に始まり、メモリ１→メモリ２→メモリ３→メモリ１と循環的に切換わる。
　　　【００３０】
　同様に、初期値‘１’に設定されたカウンタ１５の出力は、‘２’→‘０’→‘１’→‘２’と循環的にカウント・アップされる。この動作に従い１走査線前に入力された画素データを選択するセレクタ１３は、ランダム・アクセス・メモリの出力をメモリ２に始まり、メモリ３→メモリ１→メモリ２→メモリ３と循環的に選択する。
　　　【００３１】
　また、初期値‘０’に設定されたカウンタ１６の出力は、‘１’→‘２’→‘０’→‘１’と循環的にカウント・アップされる。この動作に従い、２走査線前に入力された画素データを選択するセレクタ１４も、ランダム・アクセス・メモリの出力をメモリ１に始まり、メモリ２→メモリ３→メモリ１→メモリ２と循環的に選択する。
　　　【００３２】
　以上の如く、３組のラインバッファの書込みと読出しを循環的に切換えて利用することにより、全画面に対する画像処理を効率良く実行できる。
　　　【００３３】
　つぎに本発明の他の実施の形態について図面により説明する。図３は本発明の第２の実施の形態の構成を示すブロック図である。
　　　【００３４】　図３の構成は、図１の構成とほとんど同じであるが、１ビットシフトレジスタ１７〜２５の出力に異なる機能の演算を実行する局所演算回路（Ｉ）５１、（ＩＩ）５２、（ＩＩＩ）５３が付加され、各々に処理結果を格納するレジスタ５４〜５６及び出力端子４０１〜４０３が追加されている。
　　　【００３５】
　この実施の形態においては、１ビットシフトレジスタ１７〜２５で再構成した画素データを異なる機能の局所演算回路（Ｉ）５１〜（ＩＩＩ）５３に同時に転送する。
転送された画素デーダに対して異なる種類の画像処理が施こされ、各々レジスタ５４〜５６に出力される。レジスタ５４〜５６でタイミングが取られ、出力端子４０１〜４０３に処理結果が出力される。
　　　【００３６】
　以上の如く、１ビットシフトレジスタの出力に異なる機能の演算回路を並列に設けることにより、微分、強調等の多様な画像処理演算を同時に実行することができる。なお本実施の形態では並列に実行できる演算回路を３種類としたが、これに限定するものでない。
　　　【００３７】
さらに本発明の他の実施の形態について図面により説明する。図４は本発明の第３の実施の形態の構成を示すブロック図である。
　　　【００３８】
　図４の構成は、図１の構成とほとんど同じであるが、第２の実施の形態と同様に局所演算回路の部分が異なる。並列化を実現するため、同一機能の複数の局所演算回路６４〜６６とこの前後にデマルチプレクサ（ＤＥＭＰＸ）６１、マルチプレクサ（ＭＰＸ）６２及びこれらを制御するカウンタ６３が付加され、これらの処理結果を格納するレジスタ６７及び出力端子５０２が追加されている。また、カウンタ６３に初期値‘０’を設定する初期値設定端子５０１が付加されている。この実施の形態においては、１ビットシフトレジスタ１７〜２５で再構成した画素データをデマルチプレクサ６１に転送する。デマルチプレクサ６１は１画素データが入力される毎に、局所演算回路６４〜６６へ順次分配する。これと同期してマルチプレクサ６２は処理結果を順次統合し、レジスタ６７に送出する。レジスタ６７ではタイミングが取られ、出力端子５０２に処理結果が出力される。この並列処理のタイミング制御はカウンタ６３とデマルチプレクサ６１及びマルチプレクサ６３で実現されている。すなわち、カウンタ６３には初期値‘０’が設定され、まず局所演算回路６４が選択される。順次画素データが入力される毎にカウンタ６３の値が‘１’→‘２’→‘０’→‘１’と更新され、この値に従って局所演算回路６４〜６６が順次選択される。
　　　【００３９】
　以上の如く、１ビットシフトレジスタの出力に同一機能の演算回路を並列に設け、これらを循環的に利用することにより、同一処理速度の局所演算回路を用いても３倍の高速化を図ることができる。なお本実施の形態では並列に実行できる演算回路を３個としたが、これに限定するものでない。
　　　【００４０】
　以上の説明で明らかなように、本実施の形態によれば、ラインバッファとして一般のメモリを利用した上で、複数のラインバッファの書込みと読出しを循環的に切換えて利用することができるので、処理速度の高速化とともに装置全体の大幅な低価格が図れる。
　　　【００４１】
　　【発明の効果】
　本発明によれば、画像処理装置において、複数本のラインバッファを設け、ラインバッファへの書込みと読出しを１走査線の局所演算処理が終了するたびに、循環的に利用できる構成としたので、従来の高価なシフトレジスタで構成した回路と同等の処理速度を達成でき、しかも装置全体の大幅な低価格化を図ることができる。低廉なＯＡ機器の分野においては、実用的見地からこの効果は顕著である。
【図面の簡単な説明】
　　【図１】
　図１は、本発明の第１の実施の形態にかかる画像処理装置の構成を示すブロックダイヤグラムである。
　　【図２】
　図２は、従来の画像処理装置の構成を示すブロックダイヤグラムである。
　　【図３】
　図３は、本発明の第２の実施の形態にかかる画像処理装置の構成を示すブロックダイヤグラムである。
　　【図４】
　図４は、本発明の第３の実施の形態にかかる画像処理装置の構成を示すブロックダイヤグラムである。
　【符号の説明】
１〜３　　　ランダム・アクセス・メモリ
４〜６　　　入カバッファ
７〜９　　　出力バッファ
１０　　　　アドレス・カウンタ
１１　　　　カウンタ
１２　　　　デコーダ
１３，１４　セレクタ
１５，１６　カウンタ
１７〜２５　１ビット・シフト・レジスタ
２６　　　　局所演算回路
２７　　　　レジスタ
２０１　　　入力端子
２０２　　　出力端子
２０３〜２０５　　初期値設定端子