【事件の表示】
　特許第２６５６７５３号「画像データ処理装置及びそれを用いたシステム」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２６５６７５３号の特許請求の範囲第１項、第４項、第１２項、第１５項、第２１項、第２４項、第３２項、第３５項、第４１項に記載された発明についての特許を維持する。
【理由】
Ｉ．手続きの経緯
　本件特許第２６５６７５３号に係る発明についての出願は、平成５年９月１３日に特許出願した特願平５−２２６８９０号（出願日昭和５８年１２月２６日）の一部を平成７年５月８日に新たな特許出願とし、平成９年５月３０日にその発明ついて特許の設定登録がなされた後、その特許について、特許異議申立人相原光政より特許異議申立がなされ、取消理由通知がなされ、その指定期間内である平成１０年１０月２日に訂正請求がなた後、訂正拒絶理由が通知され、訂正拒絶理由に対して手続補正書が提出されたものである。
ＩＩ．訂正の適否についての判断
１．訂正請求に違する補正の適否について
　特許権者は、訂正請求書を次の１〜９２のとおり補正をするものであり、当該訂正請求に対する補正は、訂正請求書の要旨を変更するものでなく、特許法第１２０条の４第３項において準用する同法第１３１条第２項の規定に適合する。
（１）訂正請求書の２頁２７行の『画素データを上記メモリに書き込む書き込み手段』を『画素データと上記メモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記メモリに書き込む書き込み手段』に訂正する。
（２）訂正請求書の３頁２２行〜４頁１行の『【請求項８】…特徴とする画像データ処理装置。』を削除する。
（３）訂正請求書の４頁１９行の『１画素が１ビット』を『表示画像の形状を表わす１画素が１ビット』に訂正する。
（４）訂正明細書の４頁２４行の『上記パターンデータの画素データとする拡張手段』を『上記パターンデータの拡張された画素データとする拡張手段』に訂正する。
（５）訂正請求書の４頁２７行〜５頁２行の『【請求項１４】…特徴とする画像データ処理装置。』を削除する。
（６）訂正請求書の第５頁９行〜同頁１２行の『画素アドレスとを生成する物理アドレス処理手段と、画素データを複数保持するレジスタ手段と、外部から与えられ、１画素が１ビットから構成されるパターンデータ』を次の通り訂正する。
『画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、複数ビットから構成された画素データを複数保持するレジスタ手段と、外部から与えられ、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータ』
（７）訂正請求書の第６頁１行の『画素データを複数保持するレジスタ手段』を『複数ビットから構成された画素データを複数保持するレジスタ手段』に訂正する。
（８）訂正請求書の６頁３行〜同頁４行の『上記選択された画素データを上記グラフィックメモリに書き込む書き込み手段』を
『上記選択された画素データと上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記グラフィックメモリに書き込む書き込み手段』に訂正する。
（９）訂正請求書の６頁１６行の『画素データを複数保持するレジスタ手段』を『複数ビットから構成された画素データを複数保持するレジスタ手段』に訂正する。
（１０）訂正請求書の７頁３行〜同頁第１１行の『【請求項２８】請求項２４において、…データ処理装置。』を削除する。
（１１）訂正請求書の７頁１８行と同頁１９行の間に次の文を追加する。
『【請求項３０】
　　　請求項２９において、
　　　上記グラフィックプロセッサは、１画素を構成するビット
　　　数を設定する画素データビット数指定手段を有し、
　　　上記設定されたビット数に基づいて、上記マスク情報を生
　　　成することを特徴とするデータ処理装置。』
（１２）訂正請求書の７頁２７行の『１画素が１ビット』を『表示画像の形状を表わす１画素が１ビット』に訂正する。
（１３）訂正請求書の８頁３行〜同頁４行の『上記パターンデータの画素データとする拡張手段』を『上記パターンデータの拡張された画素データとする拡張手段』に訂正する。
（１４）訂正請求書の８頁６行〜同頁１０行の「【請求項３４】請求項３２において、………データ処理装置。」を削除する。
（１５）訂正請求書の８頁２２行〜同頁２４行の『画素アドレスとを生成する物理アドレス処理手段と、画素データを複数保持するレジスタ手段と、外部から与えられ、１画素が１ビットから構成されるパターンデータ』を次の通り訂正する。
『画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、複数ビットから構成された画素データを複数保持するレジスタ手段と、外部から与えられ、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータ』
（１６）訂正請求書の９頁１４行の『画素データを複数保持するレジスタ手段』を『複数ビットから構成された画素データを複数保持するレジスタ手段』に訂正する。
（１７）訂正請求書の９頁１６行〜同頁１７行の『上記選択された画素データを上記グラフィックメモリに書き込む書き込み手段』を『上記選択された画素データと上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記グラフィックメモリに書き込む書き込み手段』に訂正する。
（１８）訂正請求書の９頁２５行の『本発明の目的を達成するために本発明は』を『上記目的を達成するために本発明は』に訂正する。
（１９）訂正請求書の１０頁３行の『選択された画素データをメモリに書き込む書き込み手段』を『選択された画素データとメモリから読み出した画像データの所定ビットとを処理し、処理した画像データをメモリに書き込む書き込み手段』に訂正する。
（２０）訂正請求書の１０頁２０行の『１画素が１ビット』を『表示画像の形状を表わす１画素が１ビット』に訂正する。
（２１）訂正請求書の１０頁２５行の『パターンデータの画素データとする拡張手段』を『パターンデータの拡張された画素データとする拡張手段』に訂正する。
（２２）訂正請求書の１１頁３〜同頁６行の『画素アドレスとを生成する物理アドレス処理手段と、画素データを複数保持するレジスタ手段と、外部から与えられ、１画素が１ビットから構成されるパターンデータ』を次の通り訂正する。
『画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、複数ビットから構成された画素データを複数保持するレジスタ手段と、外部から与えられ、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータ』
（２３）訂正請求書の１１頁２３行の『画素データをグラフィックメモリに書き込む書き込み手段』を『画素データとグラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した画像データをグラフィックメモリに書き込む書き込み手段』に訂正する。
（２４）訂正請求書の１２頁１８行の『１画素が１ビット』を『表示画像の形状を表わす１画素が１ビット』に訂正する。
（２５）訂正請求書の１２頁２３行の『パターンデータの画素データとする拡張手段』を『パターンデータの拡張された画素データとする拡張手段』に訂正する。
（２６）訂正請求書の１３頁４行〜同頁５行の『画素アドレスとを生成する物理アドレス処理手段』を『画素アドレスとから物理アドレスを生成する物理アドレス処理手段』に訂正する。
（２７）訂正請求書の１３頁６行〜同頁７行の『１画素が１ビット』を『表示画像の形状を表わす１画素が１ビット』に訂正する。
（２８）訂正請求書の１３頁２５行の『画素データをグラフィックメモリに書き込む書き込み手段』を『画素データとグラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した画像データをグラフィックメモリに書き込む書き込み手段』に訂正する。
（２９）訂正請求書の１４頁８行の『パターン制御レジスタ３３０９』を『描画パターンレジスタ３３０９』に訂正する。
（３０）訂正請求書の１４頁９行の『パターンメモリ２２０』を『パターンＲＡＭ２２０』に訂正する。
（３１）訂正請求書の１４頁１０行〜同頁１１行の『これは、カラーレジスタ３３０２の選択に用いられたり、または直接演算器３３０５に入力される。』を『これをカラーレジスタ３３０２に取り込んだり、または直接演算器３３０５に入力する。』に訂正する。
（３２）訂正請求書の第１４頁１２行〜第１５頁第９行の『訂正事項ｄ　誤記の訂正及び………書き込まれる。」』を削除する。
（３３）訂正請求書の１５頁１２行〜同頁１５行の『上記訂正事項ａについては、特許明細書の特許請求の範囲第１項中に記載された「１画素が少なくとも１ビットで構成されるパターンデータ」を「１画素が１ビットで構成されるパターンデータ」に限定したものである。この限定は、特許公報第１２頁左欄２行〜６行の記載に基づくものである。』を次の通り訂正する。
『上記訂正事項ａについては、特許明細書の特許請求の範囲第１項中に記載された「１画素が少なくとも１ビットで構成されるパターンデータ」を「１画素が１ビットで構成されるパターンデータ」に限定し、また「上記選択された画素データを上記メモリに書き込む書き込み手段」を「上記選択された画素データと上記メモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記メモリに書き込む書き込み手段」に限定するものである。この限定は、特許公報第１２頁左欄２行〜６行、特許公報第１１頁右欄第４１行〜第１２頁左欄第２５行、図１２の記載に基づくものである。』
（３４）訂正請求書の１５頁２８行の『画素データをメモリに書き込む書き込み手段』を『画素データとメモリから読み出した画像データの所定ビットとを処理し、処理した画像データをメモリに書き込む書き込み手段』に訂正する。
（３５）訂正請求書の第１６頁１５行〜同頁２２行の『また上記訂正事項ａについては、特許明細書の特許請求の範囲第６項中に記載された「選択された上記レジスタに保持されている画素データを上記書込手段に出力する」を「選択された上記レジスタに保持されている画素データを上記論理演算手段に出力する」とし明確にしたものであり、これは特許公報第１２頁左欄第２行〜６行の記載に基づくものである。この訂正は、「選択されたレジスタに保持されている画素データの出力先」を明りょうにしたものであるから、特許法１２０条の４第２項ただし書き第３号に規定する明りょうでない記載の釈明に相当するものである。』を次の通り訂正する。
『また、上記訂正事項ａについては、特許明細書の特許請求の範囲第６項中に記載された「選択されたレジスタに保持されている画素データを上記書き込み手段に出力する」を「選択された上記レジスタに保持されている画素データを上記論理演算手段に出力する」と訂正したものである。これは引用する請求項４又は５に「上記書き込み手段」に相当する記載がないために訂正したものであるから、特許法１２０条の４第２項ただし書き第２号に規定する誤記の訂正に相当するものである。』
（３６）訂正請求書の１６頁２６行〜第１７頁１２行の『また、上記訂正事項ａについては、特許明細書の特許請求の範囲第８項中に………、実質特許請求の範囲を拡張し又は変更するものでもない。』を削除する。
（３７）訂正請求書の１８頁２５行の『１画素が１ビット』を『表示画像の形状を表わす１画素が１ビット』に訂正する。
（３８）訂正請求書の１９頁１行〜同頁２行の『上記パターンデータの画素データとする拡張手段』を『上記パターンデータの拡張された画素データとする拡張手段』に訂正する。
（３９）訂正請求書の１９頁９行〜同頁２１行の『上記訂正事項ａについては、特許明細書の特許請求の範囲第１４項中に………実質特許請求の範囲を拡張し又は変更するものでもない。』を削除する。
（４０）訂正請求書の２０頁１行〜同頁２行の『パターンデータの画素データとする拡張手段』を『パターンデータの拡張された画素データとする拡張手段』に訂正する。
（４１）訂正請求書の２０頁８行〜２４行の『また上記訂正事項ａについては、特許明細書の特許請求の範囲第１５項中に記載された「上記メモリをアクセスして上記メモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段」を「上記メモリをアクセスして上記メモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとを生成する物理アドレス処理手段」と、「表示画像の形状を表す少なくとも１ビットから構成されるパターンデータの内容に応じて」を「１画素が１ビットから構成されるパターンデータの内容に応じて」とし明確にしたものであり、これは特許公報第１０頁左欄第２０行〜２７行、第１１頁左欄第１２行〜２２行、第１２頁第２行〜６行の記載に基づくものである。この訂正は、「物理アドレス処理手段でメモリアドレスと画素アドレスが生成されること」、「パターンデータは１画素１ビットから構成されていること」を明りょうにしたものであるから、特許法１２０条の４第２項ただし書き第３号に規定する明りょうでない記載の釈明に相当するものである。』を次の通り訂正する。
『また上記訂正事項ａについては、特許明細書の特許請求の範囲第１５項中に記載された「画素データを複数保持するレジスタ手段」を「複数ビットから構成された画素データを複数保持するレジスタ手段」に限定し、「表示画像の形状を表わす少なくとも１ビットから構成されるパターンデータの内容に応じて」を「表示画像の形状を表わす１画素が１ビットから構成されるパターンデータの内容に応じて」に限定するものである。この限定は、特許公報１１頁右欄第４４行〜１２頁左上６行の記載に基づくものである。
　従って、この訂正は特許法１２０条の４第２項ただし書き第１項に規定する特許請求の範囲の減縮を目的とするものである。』
（４２）訂正請求書の２１頁５行〜同頁６行の『画素アドレスとを生成する物理アドレス処理手段』を『画素アドレスとから物理アドレスを生成する物理アドレス処理手段』に訂正する。
（４３）訂正請求書の２１頁７行〜同頁８行の『１画素が１ビット』を『表示画像の形状を表わす１画素が１ビット』に訂正する。
（４４）訂正請求書の２１頁１８行〜同頁２１行の『上記訂正事項ａについては、特許明細書の特許請求の範囲第２１項中に記載された「１画素が少なくとも１ビットで構成されるパターンデータ」を「１画素が１ビットで構成されるパターンデータ」に限定するものである。この限定は、特許公報第１２頁左欄２行〜６行の記載に基づくものである。』を次の通り訂正する。
『上記訂正事項ａについては、特許明細書の特許請求の範囲第２１項中に記載された「１画素が少なくとも１ビットで構成されるパターンデータ」を「１画素が１ビットで構成されるパターンデータ」に限定し、また「画素データを複数保持するレジスタ手段」を「複数ビットから構成された画素データを複数保持するレジスタ手段」に限定し、また「上記選択された画素データを上記グラフィックメモリに書き込む書き込み手段」を「上記選択された画素データと上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記グラフィックメモリに書き込む書き込み手段」に限定したものである。この限定は、特許公報第１１頁右欄第４４行〜第１２頁左欄第２５行、図１２の記載に基づくものである。』
（４５）訂正請求書の２２頁５行〜同頁６行の『選択された画素データを上記グラフィックメモリに書き込む書き込み手段』を『選択された画素データとグラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した画像データをグラフィックメモリに書き込む書き込み手段』に訂正する。
（４６）訂正請求書の２２頁１２行〜同頁１５行の『上記訂正事項ａについては、特許明細書の特許請求の範囲２４項中に記載された「１画素が１ビットで構成されるパターンデータ」を「１画素が１ビットで構成されるパターンデータ」に限定するものである。この限定は、特許公報第１２頁左欄第２行〜６行の記載に基づくものである。』を次の通り訂正する。
『上記訂正事項ａについては、特許明細書の特許請求の範囲２４項中に記載された「１画素が１ビットで構成されるパターンデータ」を「１画素が１ビットで構成されるパターンデータ」に限定し、また「画素データを複数保持するレジスタ手段」を「複数ビットから構成された画素データを複数保持するレジスタ手段」に限定するものである。この限定は、特許公報第１１頁右欄第４４行〜第１２頁左欄〜６行の記載に基づくものである。』
（４７）訂正請求書の２２頁２１行〜同頁２７行の『また、上記訂正事項ａについては、特許明細書の特許請求の範囲第２６項中に記載された「上記選択された画素データを上記書込手段に出力する」を「上記選択された画素データを上記論理演算手段に出力する」とし明確にしたものであり、これは特許公報第１２頁左欄２行から６行の記載に基づくものである。この訂正は、「選択されたレジスタに保持されている画素データの出力先」を明りょうにしたものであるから特許法１２０条の４第２項ただし書き第３号に規定する明りょうでない記載の釈明に相当するものである。』を次の通り訂正する。
『また、上記訂正事項ａについては、特許明細書の特許請求の範囲第２６項中に記載された「選択されたレジスタに保持されている画素データを上記書き込み手段に出力する」を「選択された上記レジスタに保持されている画素データを上記論理演算手段に出力する」と訂正したものである。これは引用する請求項２４又は２５に「上記書き込み手段」に相当する記載がないために訂正したものであるから、特許法１２０条の４第２項ただし書き第２号に規定する誤記の訂正に相当するものである。』
（４８）訂正請求書の２３頁２行〜同頁１７行の『また、上記訂正事項ａについては、特許明細書の特許請求の範囲第２８項中………実質特許請求の範囲を拡張し又は変更するものでもない。』を削除する。
（４９）訂正請求書の２３頁２７行と同頁２８行との間に次の文を追加する。
『また、上記訂正事項ａについては、特許明細書の特許請求の範囲３０項中に記載された「請求項２１において」を「請求項２９において」と訂正したものである。これは、請求項３０の「マスク情報」が請求項２９に記載されており、この記載がない請求項２１を誤って引用したものであるから、特許法１２０条の４第２項ただし書き第２号に規定する誤記の訂正に相当するものである。
　また、上記訂正事項は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、実質特許請求の範囲を拡張し又は変更するものでもない。』
（５０）訂正請求書の２４頁２４行の『１画素が１ビット』を『表示画像の形状を表わす１画素が１ビット』に訂正する。
（５１）訂正請求書の２４頁２９行の『上記パターンデータの画素データとする拡張手段』を『上記パターンデータの拡張された画素データとする拡張手段』に訂正する。
（５２）訂正請求書の２５頁８行〜同頁２０行の『上記訂正事項ａについては、特許明細書の特許請求の範囲第３４項中………実質特許請求の範囲を拡張し又は変更するものでもない。』を削除する。
（５３）訂正請求書の２５頁２５行の『１画素が１ビット』を『表画像の形状を表わす１画素が１ビット』に訂正する。
（５４）訂正請求書の２６頁１行の『パターンデータの画素データとする拡張手段』を『パターンデータの拡張された画素データとする拡張手段』に訂正する。
（５５）訂正請求書２６頁８行から同頁２４行の『また上記訂正事項ａについては、特許明細書の特許請求の範囲第３５項中に記載された「上記グラフィックメモリをアクセスして上記グラフィックメモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段」を「上記グラフィックメモリをアクセスして上記グラフィックメモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとを生成する物理アドレス処理手段」と、「表示画像の形状を表す少なくとも１ビットから構成されるパターンデータの内容に応じて」を「１画素が１ビットから構成されるパターンデータの内容に応じて」とし明確にしたものであり、これは特許公報第１０頁左欄第２０行〜２７行、第１１頁左欄第１２行〜２２行、第１２頁第２行〜６行の記載に基づくものである。この訂正は、「物理アドレス処理手段でメモリアドレスと画素アドレスが生成されること」、「パターンデータは１画素１ビットから構成されていること」を明りょうにしたものであるから、特許法１２０条の４第２項ただし書き第３号に規定する明りょうでない記載の釈明に相当するものである。』を次の通り訂正する。
『また、上記訂正事項ａについては、特許明細書の特許請求の範囲第３５項中に記載された「画素データを保持するレジスタ手段」を「複数ビットから構成されたレジスタ手段」に限定し、「表示画像の形状を表わす少なくとも１ビットから構成されるパターンデータの内容に応じて」を「表示画像の形状を表わす１画素が１ビットから構成されるパターンデータの内容に応じて」に限定したものである。この限定は、特許公報１１頁右欄４４行〜１２頁左欄６行の記載に基づくものである。
　従って、この訂正は特許法１２０条の４第２項ただし書き１号に規定する特許請求の範囲の減縮を目的とするものである。』
（５６）訂正請求書の２７頁６行の『画素アドレスとを生成する物理アドレス処理手段』を『画素アドレスとから物理アドレスを生成する物理アドレス処理手段』に訂正する。
（５７）訂正請求書の２７頁８行の『１画素が１ビット』を『表示画像の形状を表わす１画素が１ビット』に訂正する。
（５８）訂正請求書の２７頁１８行〜同頁２３行の『上記訂正事項ａについては、特許明細書の特許請求の範囲第４１項中に記載された「１画素が少なくとも１ビットで構成されるパターンデータ」を「１画素が１ビットで構成されるパターンデータ」に限定するものである。この限定は、特許公報第１２頁左欄第２行〜６行の記載に基づくものである。従って、この訂正は特許法１２０条の４第２項ただし書き１号に規定する特許請求の範囲の減縮を目的とするものである。」を次の通り訂正する。
『上記訂正事項ａについては、特許明細書の特許請求の範囲第１４項中に記載された「１画素が少なくとも１ビットで構成されるパターンデータ」を「１画素が１ビットで構成されるパターンデータ」に限定し、また「画素データを複数保持するレジスタ手段」を「複数ビットから構成された画素データを複数保持するレジスタ手段」に限定し、「上記選択された画素データを上記メモリに書き込む書き込み手段」を「上記選択された画素データと上記メモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記メモリに書き込む書き込み手段」に限定するものである。この限定は、特許公報第１１頁右欄第４１行〜第１２頁左欄第２５行、図１２の記載に基づくものである。
　従って、この訂正は特許法１２０条の４第２項ただし書き１号に規定する特許請求の範囲の減縮を目的とするものである。』
（５９）訂正請求書の２８頁５行〜同頁６行の『画素データをグラフィックメモリに書き込む書き込み手段』を『画素データと上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した画像データをグラフィックメモリに書き込む書き込み手段』に訂正する。
（６０）訂正請求書２８頁１２行〜２９頁２４行の『▲２▼上記訂正事項ｂについては、「１画素が少なくとも１ビットで構成されるパターンデータ」を「１画素が１ビットで構成されるパターンデータ」としパターンデータを明確にしたものであり、これは特許公報第１２頁左欄第２行〜６行の記載に基づくものである。この訂正は「パターンデータ」をより明りょうにしたものであるから、特許法第１２０条第２項ただし書き第３号に規定する明りょうでない記載の釈明に相当するものである。
　また上記訂正事項ｂについては、「表示画像の形状を表す少なくとも１ビットから構成されるパターンデータに基づく第一の形状値と第二の形状値に対する階調または色を表す第一のデータ値と階調または色を表す上記第一のデータ値とは異なった第２のデータ値をそれぞれ保持する第一のレジスタと第二のレジスタと、上記パターンデータに基づく形状値に応じて上記第一のレジスタか第二のレジスタかを選択し、上記選択されたレジスタに保持されたデータ値を上記パターンデータの拡張された画素データとする拡張手段」を「画素が１ビットから構成されるパターンデータに基づく階調または色を表す第一のデータ値を保持する第一のレジスタと階調または色を表す第一のデータ値とは異なった第二のデータ値を保持する第二のレジスタと、パターンデータに基づいて第一のレジスタか第二のレジスタかを選択し、選択されたレジスタに保持されたデータ値をパターンデータの画素データとする拡張手段」と明確にしたものであり、これは特許公報第１１頁右欄第４１行〜第１２頁左欄第２５行の記載に基づくものである。この訂正は拡張手段の処理をより明りょうにしたものであるから、特許法第１２０条の４第２項ただし書き第３号に規定する明りょうでない記載の釈明に相当するものである。
　また上記訂正事項ｂについては、「上記メモリをアクセスして上記メモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段」を「上記メモリをアクセスして上記メモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとを生成する物理アドレス処理手段」と、「表示画像の形状を表す少なくとも１ビットから構成されるパターンデータの内容に応じて」を「１画素が１ビットから構成されるパターンデータの内容に応じて」とし明確にしたものであり、これは特許公報第１０頁左欄第２０行〜２７行、第１１頁左欄第１２行〜２２行、第１２頁第２行〜６行の記載に基づくものである。この訂正は、「物理アドレス処理手段でメモリアドレスと画素アドレスが生成されること」、「パターンデータは１画素１ビットから構成されていること」を明りょうにしたものであるから、特許法１２０条の４第２項ただし書き第３号に規定する明りょうでない記載の釈明に相当するものである。
　すなわち、上記訂正事項ｂは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、また特許請求の範囲を拡張し又は変更するものでもないから、特許法第１２０条の４第３項で準用する１２６条第２項及び第３項の規定に適合するものである。』を次の通り訂正する。
『▲２▼上記訂正事項ｂについては、上記訂正事項ａで説明した特許請求の範囲の訂正に伴い訂正したものであるから、特許法第１２０条の４第２項ただし書き１号に規定する特許請求の範囲の減縮又は特許法第１２０条の４第２項ただし書き３号に規定する明りょうでない記載の釈明を目的とするものである。』
（６１）訂正請求書の２９頁２５行〜３０頁１２行の『▲３▼上記訂正事項ｃについては、「描画パターンレジスタ３３０９」を「パターン制御レジスタ３３０９」と、「パターンＲＡＭ２２０」を「パターンメモリ２２０」と訂正したものである。これは特許公報第９頁左欄第６行〜７行の「パターン制御レジスタ３３０９」、特許公報第８頁左欄第３８行〜３９行及び図４の「パターンメモリ２２０」の記載に基づくものであり、誤記を訂正したものであるから、特許法第１２０条の４第２項ただし書き第２号に規定する誤記の訂正に相当するものである。
　また上記訂正事項ｃについては、「これをカラーレジスタ３３００に取り込んだり」を「これは、カラーレジスタ３３０２の選択に用いられたり」と明確化したものであり、これは特許公報１２頁左欄第２行〜６行及び図１２に基づくものである。これはパターン情報からカラーレジスタを選択することを明確にしたものであるから特許法第１２０条の４第２項ただし書き第３号に規定する明りょうでない記載の釈明に相当するものである。
　すなわち、上記訂正事項ｃは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、また特許請求の範囲を拡張し又は変更するものでもないから、特許法第１２０条の４第３項で準用する１２６条第２項及び第３項の規定に適合するものである。』を次の通り訂正する。
『▲３▼上記訂正事項ｃについては、「これをカラーレジスタ３３００に取り込んだり」を「これを、カラーレジスタ３３０２に取り込んだり」と訂正したものである。これは特許公報９頁左欄第２行〜１２行及び図８に基づくものであり、誤記を訂正したものであるから特許法第１２０条の４第２項ただし書き第２号に規定する誤記の訂正に相当するものである。
　すなわち、上記訂正事項ｃは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、また特許請求の範囲を拡張し又は変更するものでもないから、特許法第１２０条の４第３項で準用する１２６条第２項及び第３項の規定に適合するものである。』
（６２）訂正請求書の３０頁１３行〜３１頁５行の『▲４▼上記訂正事項ｄは、………１２６条第２項及び第３項の規定に適合するものである。』を削除する。
（６３）全文訂正明細書の１頁１１行の『画素データを上記メモリに書き込む書き込み手段』を『画素データと上記メモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記メモリに書き込む書き込み手段』に訂正する。
（６４）全文訂正明細書の２頁２３行の『画素アドレスとを生成する物理アドレス処理手段』を『画素アドレスとから物理アドレスを生成する理アドレス処理手段』に訂正する。
（６５）全文訂正明細書の３頁１６行の『１画素が１ビット』を『表示画像の形状を表わす１画素が１ビット』に訂正する。
（６６）全文訂正明細書の３頁１９行〜同頁２０行の『上記パターンデータの画素データとする拡張手段』を『上記パターンデータの拡張された画素データとする拡張手段』に訂正する。
（６７）全文訂正明細書の３頁２８行〜同頁２９行の『複数の画素データで構成される画像データにする』を『複数の画素データで構成される画像データに一度に拡張する』に訂正する。
（６８）全文訂正明細書の４頁６行〜７行の『画素アドレスとを生成する物理アドレス処理手段と、画素データを複数保持するレジスタ手段と、外部から与えられ、１画素が１ビットから構成されるパターンデータ』を『画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、複数ビットから構成された画素データを複数保持するレジスタ手段と、外部から与えられ、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータ』に訂正する。
（６９）全文訂正明細書の５頁１８行の『画素データを複数保持するレジスタ手段』を『複数ビットから構成された画素データを複数保持するレジスタ手段』に訂正する。
（７０）全文訂正明細書の５頁２０行の『画素データを上記グラフィックメモリに書き込む書き込み手段』を『画素データと上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記グラフィクメモリに書き込む書き込み手段』に訂正する。
（７１）全文訂正明細書の６頁１１行の『画素データを複数保持するレジスタ手段』を『複数ビットから構成された画素データを複数保持するレジスタ手段』に訂正する。
（７２）全文訂正明細書の７頁８行の『画素アドレスとを生成する物理アドレス処理手段』を『画素アドレスとから物理アドレスを生成する物理アドレス処理手段』に訂正する。
（７３）全文訂正明細書の第７頁１９行の『請求項２１において、』を『請求項２９において、』に訂正する。
（７４）全文訂正明細書の８頁５行の『１画素が１ビット』を『表示画像の形状を表わす１画素が１ビット』に訂正する。
（７５）全文訂正明細書の８頁９行の『上記パターンデータの画素データとする拡張手段』を『上記パターンデータの拡張された画素データとする拡張手段』に訂正する。
（７６）全文訂正明細書の８頁２８行〜同頁３０行の『画素アドレスとを生成する物理アドレス処理手段と、画素データを複数保持するレジスタ手段と、外部から与えられ、１画素が１ビットから構成されるパターンデータ』を『画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、複数ビットから構成される画素データを複数保持するレジスタ手段と、外部から与えられ、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータ』に訂正する。
（７７）全文訂正明細書の１０頁１３行の『画素データを複数保持するレジスタ手段』を『複数ビットから構成される画素データを複数保持するレジスタ手段』に訂正する。
（７８）全文訂正明細書の１０頁１５行の『画素データを上記グラフィックメモリに書き込む書き込み手段』を『画素データと上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記グラフィックメモリに書き込む書き込み手段』に訂正する。
（７９）全文訂正明細書の１２頁１３行の『本発明の目的を達成するために本発明は、』を『上記目的を達成するために本発明は、』に訂正する。
（８０）全文訂正明細書の１２頁１８行〜同頁２０行の『画素データを選択する選択手段と、選択された画素データをメモリに書き込む書き込み手段とからなるグラフィックプロセッサとを少なくとも有することを特徴とする。また、上記目的を達成するために本発明は、１ワード内に複数の画素データを有し、１つの画素データ』を次の通り訂正する。
『画素データを選択する選択手段と、選択された画素データとメモリから読み出した画像データの所定ビットとを処理し、処理した画像データをメモリに書き込む書き込み手段とからなるグラフィックプロセッサとを少なくとも有することを特徴とする。
　また、上記目的を達成するために本発明は、１ワード内に複数の画素データを有し、１つの画素データ』
（８１）全文訂正明細書の１３頁１行の『１画素が１ビット』を『表示画像の形状を表わす１画素が１ビット』に訂正する。
（８２）全文訂正明細書の１３頁５行の『パターンデータの画素データとする拡張手段』を『パターンデータの拡張された画素データとする拡張段』に訂正する。
（８３）全文訂正明細書の１３頁１１行〜同頁１４行の『画素アドレスとを生成する物理アドレス処理手段と、画素データを複数保持するレジスタ手段と、外部から与えられ、１画素が１ビットから構成されるパターンデータ』を『画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、複数ビットから構成された画素データを複数保持するレジスタ手段と、外部から与えられ、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータ』に訂正する。
（８４）全文訂正明細書の１３頁２６行〜同頁２７行の『画素データをグラフィックメモリに書き込む書き込み手段』を『画素データとグラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した画像データを上記グラフィックメモリに書き込む書き込み手段』に訂正する。
（８５）全文訂正明細書の１４頁１５行の『１画素が１ビット』を『表示画像の形状を表わす１画素が１ビット』に訂正する。
（８６）全文訂正明細書の１４頁１９行の『パターンデータの画素データとする拡張手段』を『パターンデータの拡張された画素データとする拡張手段』に訂正する。
（８７）全文訂正明細書の１４頁２７行〜同頁２９行の『画素アドレスとを生成する物理アドレス処理手段と、複数ビットから構成される画素データを複数保持するレジスタ手段と、外部から与えられ、１画素が１ビットから構成されるパターンデータ』を『画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、複数ビットから構成された画素データを複数保持するレジスタ手段と、外部から与えられ、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータ』に訂正する。
（８８）全文訂正明細書の１５頁１３行〜同頁１４行の『画素データをグラフィックメモリに書き込む書き込み手段』を『画素データとグラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した画像データをグラフィックメモリに書き込む書き込み手段』に訂正する。
（８９）全文訂正明細書の２３頁２５行の『パターン制御レジスタ３３０９』を『描画パターンレジスタ３３０９』に訂正する。
（９０）全文訂正明細書の２３頁２６行の『パターンメモリ２２０』を『パターンＲＡＭ２２０』に訂正する。
（９１）全文訂正明細書の２３頁２７行〜同頁２８行の『これは、カラーレジスタ３３０２の選択に用いられたり、または直接演算器３３０５に入力される。』を『これをカラーレジスタ３３０２に取り込んだり、または直接演算器３３０５に入力する。』に訂正する。
（９２）全文訂正明細書の２４頁２行〜同頁７行の『パターン制御レジスタ３３０９及びパターンカウンタ３３０８で指定されたアドレスによりパターンメモリ２２０からパターン情報が読み出され、パターンＲＡＭバッファ３３０７に記憶されカラーレジスタの選択に用いられる。』を次の通り訂正する。
『描画パターンレジスタ３３０９及びパターンレジスタ３３０８で指定されたアドレスによりパターンＲＡＭ２２０から描画カラーデータ（Ｃ０，Ｃ１）が読み出され、パターンＲＡＭバッファ３３０７を介してカレーレジスタ３３０２に記憶させる。』
２．訂正の内容
（１）訂正事項ａ
　特許請求の範囲の請求項１、４、６、８、９、１０、１２、１４、１５、２１、２４、２６、２８、２９、３２、３４、３５、４１を以下のように訂正する。
「【請求項１】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、
　複数ビットからなる画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記選択された画素データと上記メモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記メモリに書き込む書き込み手段とからなるグラフィックプロセッサとを少なくとも有することを特徴とする画像データ処理装置。
　【請求項４】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、
　複数ビットからなる画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、指定されたアドレスによって上記メモリに保持された画素データを読み出す読み出し手段と、上記選択された画素データと上記読み出された画素データとから論理演算を行う論理演算手段と、上記論理演算された画素データを上記メモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とする画像データ処理装置。
　【請求項６】
　請求項４または５において、
　上記レジスタ手段は、複数のレジスタから構成され、上記選択手段は上記複数のレジスタから画素データを選択し、選択された上記レジスタに保持されている画素データを上記論理演算手段に出力することを特徴とする画像データ処理装置。
　【請求項９】
　請求項８において、
　上記読み出し手段は、上記画素アドレスによって上記読み出すべき画素データを特定するために、上記画素アドレスに基づいて読み出すべき画素データだけを取り出すマスク情報を生成し、上記生成されたマスク情報と上記読み出された１ワード分の画素データとをマスク処理することを特徴とする画像データ処理装置。
　【請求項１０】
　請求項９において、
　上記グラフィックプロセッサは、１画素を構成するビット数を設定する画素データビット数指定手段を有し、
　上記設定されたビット数に基づいて、上記マスク情報を生成することを特徴とする画像データ処理装置。
　【請求項１２】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　表示画像の形状を表わす１画素が１ビットから構成されるパターンデータに基づく階調または色を表す第一のデータ値を保持する第一のレジスタと階調または色を表す上記第一のデータ値とは異なった第二のデータ値を保持する第二のレジスタと、上記パターンデータに基づいて上記第一のレジスタか第二のレジスタかを選択し、上記選択されたレジスタに保持されたデータ値を上記パターンデータの拡張された画素データとする拡張手段とからなるグラフィックプロセッサとを少なくとも有することを特徴とする画像データ処理装置。
　【請求項１５】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　上記メモリをアクセスして上記メモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、複数ビットから構成された画素データを複数保持するレジスタ手段と、外部から与えられ、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記物理アドレス処理手段によって生成される上記メモリアドレスまたは上記画素アドレスによって指示される上記メモリに保持された画素データを読み出す読み出し手段と、上記選択された画素データと上記読み出された画素データとから論理演算を行う論理演算手段と、上記論理演算された画素データを上記メモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とする画像データ処理装置。
　【請求項２１】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、
　複数ビットから構成された画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記選択された画素データと上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記グラフィックメモリに書き込む書き込み手段とからなるグラフィックプロセッサとを少なくとも有することを特徴とするデータ処理装置。
　【請求項２４】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　１画素が１ビットで構成されるパターンデータであって、上記パターンデータを保持するパターンメモリと、
　複数ビットから構成された画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、指定されたアドレスによって上記グラフィックメモリに保持された画素データを読み出す読み出し手段と、上記選択された画素データと上記読み出された画素データとから論理演算を行う論理演算手段と、上記論理演算された画素データを上記グラフィックメモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とするデータ処理装置。
　【請求項２６】
　請求項２４項または２５において、
　上記レジスタ手段は、複数のレジスタから構成され、上記選択手段は上記複数のレジスタからレジスタを選択することによって、選択された上記レジスタに保持されている画素データを選択し、上記選択された画素データを上記論理演算手段に出力することを特徴とするデータ処理装置。
　【請求項２９】
　請求項２８において、
　上記読み出し手段は、上記画素アドレスによって上記読み出すべき画素データを特定するために、上記画素アドレスに基づいて読み出すべき画素データだけを取り出すマスク情報を生成し、上記生成されたマスク情報によって上記読み出された１ワード分の画素データについてマスク処理することを特徴とするデータ処理装置。
　【請求項３０】
　請求項２９において、
　上記グラフィックプロセッサは、１画素を構成するビット数を設定する画素データビット数指定手段を有し、
　上記設定されたビット数に基づいて、上記マスク情報を生成することを特徴とするデータ処理装置。
　【請求項３２】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　表示画像の形状を表わす１画素が１ビットから構成されるパターンデータであって、上記パターンデータに基づく階調または色を表す第一のデータ値を保持する第一のレジスタと階調または色を表す上記第一のデータ値とは異なった第二のデータ値を保持する第二のレジスタと、上記パターンデータに基づいて上記第一のレジスタか第二のレジスタかを選択し、上記選択されたレジスタに保持されたデータ値を上記パターンデータの拡張された画素データとする拡張手段とからなるグラフィックプロセッサとを有することを特徴とするデータ処理装置。
　【請求項３５】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　上記グラフィックメモリをアクセスして上記グラフィックメモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、複数ビットから構成された画素データを複数保持するレジスタ手段と、外部から与えられ、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記物理アドレス処理手段によって生成される上記メモリアドレスまたは上記画素アドレスによって指定される上記グラフィックメモリに保持された画素データを読み出す読み出し手段と、上記選択された画素データと上記読み出された画素データとから論理演算を行う論理演算手段と、上記論理演算された画素データを上記グラフィックメモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とするデータ処理装置。
　【請求項４１】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、
　複数ビットから構成された画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記選択された画素データと上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記グラフィックメモリに書き込む書き込み手段とを有し、上記データプロセッサからのコマンド又はデータに従って画像データを処理するグラフィックプロセッサと、上記グラフィックメモリに保持された上記画像データを上記グラフィックメモリから出力する出力装置とを少なくとも有することを特徴とするデータ処理システム。」
（２）訂正事項ｂ
　明細書の「課題を解決するための手段」を以下のように訂正する。
「上記目的を達成するために本発明は、１ワード内に複数の画素データを有し、１つの画素データは複数ビットから構成され、画素データは１ワード単位でアクセスされる画像データを構成し、画像データを複数保持するメモリと、１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、複数ビットからなる画素データを複数保持するレジスタ手段と、パターンメモリから与えられるパターンデータの内容に応じて、レジスタ手段に保持される画素データを選択する選択手段と、選択された画素データとメモリから読み出した画像データの所定ビットとを処理し、処理した画像データをメモリに書き込む書き込み手段とからなるグラフィックプロセッサとを少なくとも有することを特徴とする。
　また、上記目的を達成するために本発明は、１ワード内に複数の画素データを有し、１つの画素データは複数ビットから構成され、画素データは１ワード単位でアクセスされる画像データを構成し、画像データを複数保持するメモリと、１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、複数ビットからなる画素データを複数保持するレジスタ手段と、パターンメモリから与えられるパターンデータの内容に応じて、レジスタ手段に保持される画素データを選択する選択手段と、指定されたアドレスによってメモリに保持された画素データを読み出す読み出し手段と、選択された画素データと読み出された画素データとから論理演算を行う論理演算手段と、論理演算された画素データをメモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とする。
　また上記目的を達成するために本発明は、１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、画素データは１ワード単位でアクセスされる画像データを構成し、画像データを複数保持するメモリと、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータに基づく階調または色を表す第一のデータ値を保持する第一のレジスタと階調または色を表す第一のデータ値とは異なった第二のデータ値を保持する第二のレジスタと、パターンデータに基づいて第一のレジスタか第二のレジスタかを選択し、選択されたレジスタに保持されたデータ値をパターンデータの拡張された画素データとする拡張手段とからなるグラフィックプロセッサとを少なくとも有することを特徴とする。
　また上記目的を達成するために本発明は、１ワード内に複数の画素データを有し、１つの画素データは複数ビットから構成され、画素データは１ワード単位でアクセスされる画像データを構成し、画像データを複数保持するメモリと、メモリをアクセスしてメモリに格納されている画像データの１ワードを指定するメモリアドレスと、メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、複数ビットから構成された画素データを複数保持するレジスタ手段と、外部から与えられ、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータの内容に応じて、レジスタ手段に保持される画素データを選択する選択手段と、物理アドレス処理手段によって生成されるメモリアドレス、または画素アドレスによって指示されるメモリに保持された画素データを読み出す読み出し手段と、選択された画素データと読み出された画素データとから論理演算を行う論理演算手段と、論理演算された画素データをメモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とする。
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、複数ビットで構成された画素データを複数保持するレジスタ手段と、パターンメモリから与えられるパターンデータの内容に応じて、レジスタ手段に保持される画素データを選択する選択手段と、選択された画素データとグラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した画像データをグラフィックメモリに書き込む書き込み手段とからなるグラフィックプロセッサとを少なくとも有することを特徴とする。
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、１画素が１ビットで構成されるパターンデータであって、パターンデータを保持するパターンメモリと、複数ビットで構成された画素データを複数保持するレジスタ手段と、パターンメモリから与えられるパターンデータの内容に応じて、レジスタ手段に保持される画素データを選択する選択手段と、指定されたアドレスによってグラフィックメモリに保持された画素データを読み出す読み出し手段と、選択された画素データと読み出された画素データとから論理演算を行う論理演算手段と、論理演算された画素データをグラフィックメモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とする。
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータであって、パターンデータに基づく階調または色を表す第一のデータ値を保持する第一のレジスタと階調または色を表す第一のデータ値とは異なった第二のデータ値を保持する第二のレジスタと、パターンデータに基づいて第一のレジスタか第二のレジスタかを選択し、選択されたレジスタに保持されたデータ値をパターンデータの拡張された画素データとする拡張手段とからなるグラフィックプロセッサとを有することを特徴とする。
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、グラフィックメモリをアクセスしてグラフィックメモリに格納されている画像データの１ワードを指定するメモリアドレスと、メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、複数ビットから構成される画素データを複数保持するレジスタ手段と、外部から与えられ、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータの内容に応じて、レジスタ手段に保持される画素データを選択する選択手段と、物理アドレス処理手段によって生成されるメモリアドレスまたは画素アドレスによって指定されるグラフィックメモリに保持された画素データを読み出す読み出し手段と、選択された画素データと上記読み出された画素データとから論理演算を行う論理演算手段と、論理演算された画素データをグラフィックメモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とする。
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、複数ビットから構成される画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、レジスタ手段に保持される画素データを選択する選択手段と、選択された画素データとグラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した画像データをグラフィックメモリに書き込む書き込み手段とを有し、データプロセッサからのコマンド又はデータに従って画像データを処理するグラフィックプロセッサと、グラフィックメモリに保持された画像データをグラフィックメモリから出力する出力装置とを少なくとも有することを特徴とする。」
（３）訂正事項ｃ
　明細書の段落【００８６】を次の通り訂正する。
「加えて、色情報をカラーレジスタ３３０２で選択して演算器３３０５に与える。そして、演算器３３０５では、上記データＤＴ，マスク情報及び色情報に基づいて論理演算して、その演算結果を書き込みレジスタ３３０６に出力する。尚、色情報及びパターン情報は、パターンカウンタ３３０８及び描画パターンレジスタ３３０９で形成されたアドレス信号によって指定されることにより、パターンＲＡＭ２２０からパターンＲＡＭバッファ３３０７に記憶される。これをカラーレジスタ３３０２に取り込んだり、または直接演算器３３０５に入力する。」
３．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項ａについては、特許請求の範囲の減縮、誤記の訂正及び明りょうでない記載の釈明を目的として訂正するものであり、上記訂正事項ｂについては、明細書の明りょうでない記載の釈明を目的として訂正するものであり、上記訂正事項ｃは、誤記の訂正及び明りょうでない記載の釈明を目的として訂正するものであって、新規事項の追加に該当せず、また、実質上特許請求の範囲を拡張し、変更するものでない。
４．独立特許要件
　訂正明細書の請求項１、４、１２、１５、２１、２４、３２、３５、及び４１に係る発明は、特許出願の際独立して特許を受けることができるものである。
５．むすび
　以上のとおりであるから、上記訂正事項ａ、ｂ及びｃは、特許法第１２０条の４第２項及び同条第３項において準用する１２６条第２〜４項の規定に適合するので、当該訂正を認める。
ＩＩＩ．特許異議申立について
１．本件発明
　平成１１年６月２日付け補正書により補正された訂正明細書の請求項１、４、１２、１５、２１、２４、３２、３５、及び４１に係る発明（以下、「本件発明」という。）は、その特許請求の範囲の請求項１、４、１２、１５、２１、２４、３２、３５、及び４１に記載された事項により特定される次のとおりのものである。
「【請求項１】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、
　複数ビットからなる画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記選択された画素データと上記メモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記メモリに書き込む書き込み手段とからなるグラフィックプロセッサとを少なくとも有することを特徴とする画像データ処理装置。
　【請求項４】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、
　複数ビットからなる画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、指定されたアドレスによって上記メモリに保持された画素データを読み出す読み出し手段と、上記選択された画素データと上記読み出された画素データとから論理演算を行う論理演算手段と、上記論理演算された画素データを上記メモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とする画像データ処理装置。
　【請求項１２】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　表示画像の形状を表わす１画素が１ビットから構成されるパターンデータに基づく階調または色を表す第一のデータ値を保持する第一のレジスタと階調または色を表す上記第一のデータ値とは異なった第二のデータ値を保持する第二のレジスタと、上記パターンデータに基づいて上記第一のレジスタか第二のレジスタかを選択し、上記選択されたレジスタに保持されたデータ値を上記パターンデータの拡張された画素データとする拡張手段とからなるグラフィックプロセッサとを少なくとも有することを特徴とする画像データ処理装置。
　【請求項１５】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　上記メモリをアクセスして上記メモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、複数ビットから構成された画素データを複数保持するレジスタ手段と、外部から与えられ、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記物理アドレス処理手段によって生成される上記メモリアドレスまたは上記画素アドレスによって指示される上記メモリに保持された画素データを読み出す読み出し手段と、上記選択された画素データと上記読み出された画素データとから論理演算を行う論理演算手段と、上記論理演算された画素データを上記メモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とする画像データ処理装置。
　【請求項２１】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、
　複数ビットから構成された画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記選択された画素データと上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記グラフィックメモリに書き込む書き込み手段とからなるグラフィックプロセッサとを少なくとも有することを特徴とするデータ処理装置。
　【請求項２４】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　１画素が１ビットで構成されるパターンデータであって、上記パターンデータを保持するパターンメモリと、
　複数ビットから構成された画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、指定されたアドレスによって上記グラフィックメモリに保持された画素データを読み出す読み出し手段と、上記選択された画素データと上記読み出された画素データとから論理演算を行う論理演算手段と、上記論理演算された画素データを上記グラフィックメモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とするデータ処理装置。
　【請求項３２】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　表示画像の形状を表わす１画素が１ビットから構成されるパターンデータであって、上記パターンデータに基づく階調または色を表す第一のデータ値を保持する第一のレジスタと階調または色を表す上記第一のデータ値とは異なった第二のデータ値を保持する第二のレジスタと、上記パターンデータに基づいて上記第一のレジスタか第二のレジスタかを選択し、上記選択されたレジスタに保持されたデータ値を上記パターンデータの拡張された画素データとする拡張手段とからなるグラフィックプロセッサとを有することを特徴とするデータ処理装置。
　【請求項３５】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　上記グラフィックメモリをアクセスして上記グラフィックメモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、複数ビットから構成された画素データを複数保持するレジスタ手段と、外部から与えられ、表示画像の形状を表わす１画素が１ビットから構成されるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記物理アドレス処理手段によって生成される上記メモリアドレスまたは上記画素アドレスによって指定される上記グラフィックメモリに保持された画素データを読み出す読み出し手段と、上記選択された画素データと上記読み出された画素データとから論理演算を行う論理演算手段と、上記論理演算された画素データを上記グラフィックメモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とするデータ処理装置。
　【請求項４１】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、
　複数ビットから構成された画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記選択された画素データと上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記グラフィックメモリに書き込む書き込み手段とを有し、上記データプロセッサからのコマンド又はデータに従って画像データを処理するグラフィックプロセッサと、上記グラフィックメモリに保持された上記画像データを上記グラフィックメモリから出力する出力装置とを少なくとも有することを特徴とするデータ処理システム。」
２．申立ての理由の概要
　申立人は、証拠として第１号証特開昭５８−１６９２６９号公報補、甲第２号証（電子通信学会技術研究報告Ｖｏｌ７５．Ｎｏ．１４８）及び甲第３号証（「電子展望」昭和５５年８月号）を提出し、本件発明の特許は、特許法第２９条第２項の規定に違反してなされたものであり、また、特許請求の範囲には記載不備があり、特許法第３６条第４項及び第６項に規定する要件を満たしていないから、特許を取り消すべき旨主張している。
３．当審が通知した取消理由に引用された引用刊行物１〜３記載の発明
（１）刊行物１（特開昭５８−１６９２６９号公報）には、次の事項が記載されている。
▲１▼主記憶装置（ＳＭ）からのデータに対して、ローカル記憶装置（ＬＳ）からのデータをデータレジスタ（Ｄ−ＲＥＧ）を介して組み合わせて並び替え、再びＭＳにもどすこと。
（２）刊行物２（電子通信学会技術研究報告Ｖｏｌ７５．Ｎｏ．１４８）には、次の事項が記載されている。
▲１▼カラー画像データを保持するメモリヘのアクセス制御方式に関し、１ワード内に複数の画像データを有しており、１つの画素データは複数ビットから構成され、１ワード単位でアクセスされること。
▲２▼ミニコンからのメインメモリヘの書き込み、読み出しアクセスは、タイムステールの形で、カラーＴＶ読み出しアクセスに優先して行われるためＩＶに表示されているデータに対して処理し、入力しつつあるデータの上への重ね表示が可能になること。即ち、読み出した画像データを処理して、画像メモリに書き込むこと。
▲３▼任意の時点で非同期にＤＭＡ転送によってメモリヘＩ／Ｏすること。
（３）刊行物３（「電子展望」昭和５５年８月号）には、次の事項が記載されている。
▲１▼記憶制御装置は、２ビットを単位とするシリアルな情報を８ビットの並列情報に結合してメモリへ送りだすこと。
▲２▼画像メモリの所定の位置に画素データに対応する輝度情報が格納されること。
４．対比・判断
（１）特許法第２９条第２項の規定の違反について
　本件発明は「１つの画素のＲ、Ｇ、Ｂのデータを１つのパックとして管理する」ことを基本的な技術思想として、「１画素１ビットのパターンデータから複数のビットから構成される画素データを選択してメモリに書き込む」ことをその構成の特徴点とするものである。
　一方、刊行物１〜３には、上記基本的な技術思想を示す記載はないし、示唆もない。
　刊行物１〜３には、本件発明の個々の構成要件を示す構成の一部が記載されてはいるももの、本件発明の基本的な技術思想が刊行物１〜３のいずれにも記載されていない以上、刊行物１〜４に記載された個々の構成要件を組み合わせる必然性はないというべきである。
　さらにいうならば、刊行物１〜３には本件発明の上記構成の特徴点も記載されていない。
　従って、本件発明は刊行物１〜３に記載された発明にもとづいて当業者が容易に発明することができたものとすることはでない。
　そして、本件発明の特許は、上記刊行物１〜３のいずれにも記載のない上記構成の特徴点を有することにより、特許明細書に記載されたとおりの、１回の読み出し、更新・書き込み処理によって１画素分の全データを変更できるので、描画処理を高速化できるという作用・効果を奏するものである。
（２）特許法第３６条第４項及び第６項に規定する要件を満たしていないとの主張について
（ａ）パターンメモリ２２０内にどのようにしてパターンデータを設定するのかが不明との理由について
　本発明の特徴は「１画素１ビットのパターンデータから複数ビットから構成される画素データを選択してメモリに書き込む点」にあり、これにより「画像データを保持しているメモリのアクセスが高速になり、形状等を示すパターンデータを複数ビットによって１画素データを構成し、この１画素データを複数まとめて配置する画像データに高速に展開することができ、パターンデータをカラーデータ又は多階長データヘの拡張を高速に処理することができる。」といった効果を達成するものであるから、どのようにパターンデータを設定するかといったことは、本発明の効果を達成するために直接関係あるものではない。
（ｂ）パターンデータとは、具体的にどのようなデータを指すのかが不明瞭との理由について
　パターンデータとは１画素が１ビットで構成されたものを意味する。これは本件特許公報【００８９】「・・・パターンメモリ２２０からは１ビットのパターン情報が読み出されており、・・・」と記載されていることからも明らかである。
（ｃ）請求項１，２１，４１に記載の発明は、発明の詳細な説明に対応していないとの理由について
　請求項１の要旨は、「１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、複数ビットからなる画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記選択された画素データと上記メモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記メモリに書き込む書き込み手段とからなるグラフィックプロセッサとを少なくとも有することを特徴とする画像データ処理装置。」であり、また請求項２１の要旨は、「プログラム又はデータを保持するシステムメモリと、上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、複数ビットで構成された画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記選択された画素データと上記メモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記グラフィックメモリに書き込む書き込み手段とからなるグラフィックプロセッサとを少なくとも有することを特徴とするデータ処理装置。」であり、また請求項４１の要旨は、「プログラム又はデータを保持するシステムメモリと、上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、１画素が１ビットで構成されるパターンデータを保持するパターンメモリと、複数ビットから構成される画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記選択された画素データと上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データを上記グラフィックメモリに書き込む書き込み手段とを有し、上記データプロセッサからのコマンド又はデータに従って画像データを処理するグラフィックプロセッサと、上記グラフィックメモリに保持された上記画像データを上記グラフィックメモリから出力する出力装置とを少なくとも有することを特徴とするデータ処理システム。」です。
　この請求項１，２１，４２に係る発明は、１画素１ビットのパターンデータの内容に応じて複数ビットから構成される画素データ（いわゆるカラーデータ又は多階調データ）を選択し、選択された画素データとメモリから読み出した画像データの所定ビットとを処理し、処理した画像データをメモリへ書き込ので、１ビットのデータから複数ビットヘの拡張を１回の処理で行うことができます。これは特許公報の【発明の効果】に記載された「パターンデータをカラーデータ又は多階調データヘの拡張を高速に処理することができる。」に相当するものです。
　また、１回の処理で１ビットから複数ビットヘの拡張を行うことができるので、例えば４つの画素から構成された画像データは４回の処理で画像データ内の全ての画素データを書き換えることが可能となります。これは特許公報の【発明の効果】に記載された「形状等を示すパターンデータを複数ビットによって１画素データを構成し、この１画素データを複数まとめて配置する画像データに高速に展開することができ」に相当するものです。
　このように請求項１、２１，４１に係る発明はは、本特許公報の【発明の効果】を達成するものである。
（ｄ）請求項１，４，１５，２１，２４，３５，４１の構成要件である「レジスタ手段」が、実施例のいずれの構成に対応するか不明瞭との理由について
　請求項１，４，２１，２４，４１には「上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する手段」と記載され、また請求項１５，３５には「表示画像の形状を表わす１画素が１ビットから構成されるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段」と記載されている。このように選択されるレジスタ手段は本特許公報の図１２からカラーレジスタに相当することが明らかである。
（ｅ）請求項１，４，２１，２４，４１の構成要件に記載された「画素データの選択」が不明瞭との理由について
　上記（ｄ）で説明しましたように請求項１，４，２１，２４，４１の「レジスタ手段」は、カラーレジスタに相当することが明らかである。従って「画素データの選択」とは、特許異議申立書に「「上記レジスタ手段」が▲１▼カラーレジスタ３３０２であれば、「画素データの選択」とは即ち、段落【００８９】に記載されている様にカラーレジスタ０またはカラーレジスタ１の選択であると理解されます。」と記載されていますように明瞭である。
（ｆ）請求項１５，３５の構成要件である「外部から与えられるパターンデータ」が、実施例においていずれのデータに対応するかが不明瞭との理由について
　請求項１５，３５の「外部から与えられるパターンデータ」とは、特許異議申立書に「上記▲１▼である場合、該「外部から与えられるパターンデータ」は、図１２よりパターンメモリ２２０より入力されるデータＸであると示唆されます。」と記載されていますように明瞭である。
　尚、特許異議申立書では「「外部から」とはどこからであるのか確定することができず」との理由が記載されているが、上記のとおり特許異議申立書に「図１２よりパターンメモリ２２０より入力されるデータＸであると示唆されます。」と記載されており、確定することができるものである。
（ｇ）請求項１５、３５の「表示画像の形状」とは何を意味するかが不明瞭との理由について
　請求項１５，３５の「表示画像の形状」とは「表示画像のパターン」を意味するものであり、本特許公報の【００５４】に記載の「基本パターン」に相当するものである。
（ｈ）請求項１，２１，４１の「メモリヘの書き込み」は、メモリのどの部分に対して行われるのか不明瞭との理由について
　請求項１，２１，４１の「メモリヘの書き込み」はアドレスによって指定された位置への書き込みを意味するもので、明瞭である。
（ｉ）請求項１２，３２に記載された「第１の形状値」及び「第２の形状値」が不明瞭との理由について
　請求項１２，３２の「第１の形状値」及び「第２の形状値」は、それぞれ「第１のパターンの値」、「第２のパターンの値」を意味するものです。つまり、パターンデータの値である「０」又は「１」を意味するものであり、明瞭である。
（ｊ）「拡張」が不明瞭との理由について
　「拡張」とは、上記（ｃ）で説明しましたように１ビットのデータから複数ビットにすることであり、明瞭である。
（ｋ）請求項１４，３４に記載された「１度に拡張する」が不明瞭との理由について
　請求項１４，３４の「１度に拡張する」とは上記（ｃ）、で説明したように１回の処理で１ビットのデータから複数ビットにすることであり、明瞭である。
（ｌ）請求項１，４，２１，２４，４１及び請求項１５，３５の「少なくとも１ビットで構成されるパターンデータ」が明細書に開示されていないとの理由について
　請求項１，４，２１，２４，４１及び請求項１５，３５の「少なくとも１ビットで構成されるパターンデータ」を「１画素が１ビットで構成されるパターンデータ」と訂正することにより、理由は解消した。
（ｍ）請求項１５，３５に記載された▲１▼「上記メモリをアクセスして上記メモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスである物理アドレスを生成する物理アドレス処理手段」と▲２▼「上記物理アドレス処理手段によって生成される上記メモリアドレスまたは上記画素アドレスによって指示される上記メモリ」とが矛盾するとの理由について
　上記▲１▼は、物理アドレス処理手段でメモリアドレス、画素アドレスの物理アドレスを生成していることが明瞭です。上記▲２▼は、▲１▼の物理アドレス処理手段によって生成された物理アドレスであるメモリアドレス、画素アドレスによってメモリを指示していることが明瞭です。従いまして、上記▲１▼、▲２▼の間では矛盾を生じるものではない。
（ｎ）本件特許発明の全ての請求項において、グラフィックプロセッサが有する手段が、どの手段までを指しているのか不明瞭との理由について
　いずれ請求項においても段落を分けて記載しているので、グラフィックプロセッサが有する手段は明確に記載されている。例えば、請求項１にっきましては、グラフィックプロセッサはレジスタ手段、選択手段、書き込み手段を有していることが明瞭である。
（ｏ）請求項６，２６の「上記選択手段は上記複数のレジスタから画素データを選択し、選択された上記レジスタに保持されている画素データを上記書き込み手段に出力」の記載と、請求項４，２４の「上記論理演算された画素データを上記メモリの指定されたアドレスに書き込む書き込み手段」との記載が矛盾しているとの理由について
　同日付け提出の訂正請求書で請求項６，２６を「上記選択手段は上記複数のレジスタから画素データを選択し、選択された上記レジスタに保持されている画素データを上記論理演算手段に出力する」と訂正したことにより解消した。
（ｐ）請求項９の「画素アドレス」との記載は、請求項４〜７に対応する記載がないとの理由について
　同日付け提出の訂正請求書で請求項９を「請求項８において、・・・」と訂正したことにより解消した。
（ｑ）請求項１０の「上記マスク情報」との記載は、請求項４に対応する記載がないとの理由について
　同日付け提出の訂正請求書で請求項１０を「請求項９において、・・・」と訂正することにより解消した。
（ｒ）請求項１２，３２の「パターンデータに基づく第一の形状値と第二の形状値に対応する階調または色を表わす第一のデータ値と階調または色を表わす上記第一のデータ値とは異なった第二のデータ値をそれぞれ保持する第一のレジスタと第二のレジスタ」との記載が不明瞭であり、また実施例に対応する記載がないとの理由について
　同日付け提出の訂正請求書で請求項１２，３２を「パターンデータに基づく階調または色を表す第一のデータ値を保持する第一のレジスタと階調または色を表す上記第一のデータ値とは異なった第二のデータ値を保持する第二のレジスタと」と訂正することにより明瞭になった。また、特許公報【００８９】「・・・パターンメモリ２２０からは１ビットのパターン情報が読み出されており、そのデータの“０”、“１”に応じてカラーレジスタ０またはカラーレジスタ１が選択され論理演算器３３０５に供給される。」との記載及び図１２より対応する記載がある。
（ｓ）請求項１６，３６における「１つの上記画素データを構成するビット数を変えることによって、上記１ワードに含まれる画素データの数を変更する」との記載、請求項１７，３７における「上記１ワードに含まれる画素データの数を変えることによって、１つの上記画素データを構成するビット数を変更する」との記載は、いかなる構成の作用か不明との理由について
　特許公報【００５８】〜【００６２】及び図９に１ワードの画像データと画素データとの関係が示されている。つまり、１ワードのビット数を１６ビット固定とすると、１ビットで画素データを構成した場合には１６画素で１ワードの画像データが構成され、２ビットで画素データを構成した場合には８画素で１ワードの画像データが構成され、４ビットで画素データを構成した場合には４画素、１６ビットで画素データを構成した場合には１画素で、１ワードの画像データが構成されることになる。このように、１画素を構成するビット数を決めることにより、１ワードの画像データを構成する画素数が決まり。また、１ワードのビット数を１６ビット固定とすると、１ワードのデータで１画素を構成すると１画素に１６ビットを割り当てることができ、１ワードで２画素を構成すると１画素に８ビットを割り当てることができ、１ワードのデータで４画素を構成すると１画素に４ビットを割り当てることができ、１ワードで８画素を構成すると１画素に２ビットを割り当てることができ、１ワードのデータで１６画素を構成すると１画素に１ビットを割り当てることができる。このように１ワードを構成する画素の数を決定することにより、１画素を構成するビット数が決まる。そして、１つの画素を構成するビット数が増えることにより多色または多階調（１ビットでは２色または２階調、２ビットでは４色または４階調、４ビットでは１６色または１６階調等）に対応することができる。
　請求項１６，３６における「１つの上記画素データを構成するビット数を変えることによって、上記１ワードに含まれる画素データの数を変更する」との記載、請求項１７，３７における「上記１ワードに含まれる画素データの数を変えることによって、１つの上記画素データを構成するビット数を変更する」との記載は１画素のビット数または画素データの数を変更することによって表現できる色の数または階調の数を変更することができると共にカラーデータ又は多階調のデータヘの拡張を高速に処理することができるといった効果を達成するものである。従って、請求項１６，１７，３６，３７の記載は構成及び作用が明瞭である。
（ｔ）請求項１９「画素アドレス」が「マスク情報」であるとの記載があるが、それを開示・示唆する記載がないとの理由について
　特許公報【００６４】には「・・・物理アドレス演算部のレジスタ３２０８ではメモリアドレスの下位に４ビットを付加したビットアドレス（物理アドレス）ＷＡＤを管理している。下位４ビットの情報ＷＡＤは、１語内の画素位置を指定するために用いられ、各ビット／画素モードに応じて動作する。・・・」とあり、また【００８９】には「・・・メモリアドレスレジスタ３３１１に記憶された物理アドレス情報の下位４ビットは図では“１０＊＊”となっており、この情報は１語内のアドレスデコーダ２００２を得てマスタレジスタ３３０３でマスク情報ＧＳＭＫを発生する。・・・」とある。これより画素アドレスはマスク情報であることを開示・示唆する記載がある。
（ｕ）請求項２９の「画素アドレス」との記載は、請求項２４〜２７に対応する記載がないとの理由について
　同日付け提出の訂正請求書で請求項２９を「請求項２８において、・・・」と訂正することにより解消した。
（ｖ）請求項３０の「上記マスク情報」との記載は、請求項２１に対応する記載がないとの理由について
　同日付け提出の訂正請求書で請求項３０を「請求項２１において、・・・」と訂正することにより解消した。
　したがって、本件発明の詳細な説明及び特許請求の範囲において、記載不備があるとはいえない。
５．むすび
　以上のとおりであるから、特許異議申立人の理由及び証拠によっては、本件発明の特許を取り消すことはできない。
　また、他に本件発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年６月１６日（１９９９．６．１６）
【訂正の要旨】
訂正の要旨
（１）訂正事項ａ
　特許請求の範囲の請求項１、４、６、８、９、１０、１２、１４、１５、２１、２４、２６、２８、２９、３２、３４、３５、４１を特許請求の範囲の減縮、誤記の訂正及び明りょうでない記載の釈明を目的として以下のように訂正する。
「【請求項１】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　
１画素が１ビット
　複数ビットからなる画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記選択された画素データと
上記メモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データ
　【請求項４】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　
１画素が１ビット
　複数ビットからなる画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、指定されたアドレスによって上記メモリに保持された画素データを読み出す読み出し手段と、上記選択された画素データと上記読み出された画素データとから論理演算を行う論理演算手段と、上記論理演算された画素データを上記メモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とする画像データ処理装置。
　【請求項６】
　請求項４または５において、
　上記レジスタ手段は、複数のレジスタから構成され、上記選択手段は上記複数のレジスタから画素データを選択し、選択された上記レジスタに保持されている画素データを
上記論理演算手段
　【請求項９】
　
請求項８
　上記読み出し手段は、上記画素アドレスによって上記読み出すべき画素データを特定するために、上記画素アドレスに基づいて読み出すべき画素データだけを取り出すマスク情報を生成し、上記生成されたマスク情報と上記読み出された１ワード分の画素データとをマスク処理することを特徴とする画像データ処理装置。
　【請求項１０】
　
請求項９
　上記グラフィックプロセッサは、１画素を構成するビット数を設定する画素データビット数指定手段を有し、
　上記設定されたビット数に基づいて、上記マスク情報を生成することを特徴とする画像データ処理装置。
　【請求項１２】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　表示画像の形状を表わす
１画素が
基づく階調または色
を保持する第一のレジスタ
第二のデータ値を保持する第二のレジスタ
基づいて上記第一のレジスタか第二のレジスタかを選択し
　【請求項１５】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　上記メモリをアクセスして上記メモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、
複数ビットから構成された
１画素が１ビット
　【請求項２１】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　
１画素が１ビット
　
複数ビットから構成された
と上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データ
　【請求項２４】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　
１画素が１ビットで
　
複数ビットから構成された
　【請求項２６】
　請求項２４項または２５において、
　上記レジスタ手段は、複数のレジスタから構成され、上記選択手段は上記複数のレジスタからレジスタを選択することによって、選択された上記レジスタに保持されている画素データを選択し、上記選択された画素データを
上記論理演算手段
　【請求項２９】
　
請求項２８
　上記読み出し手段は、上記画素アドレスによって上記読み出すべき画素データを特定するために、上記画素アドレスに基づいて読み出すべき画素データだけを取り出すマスク情報を生成し、上記生成されたマスク情報によって上記読み出された１ワード分の画素データについてマスク処理することを特徴とするデータ処理装置。
　【請求項３０】
　請求項
２９
　上記グラフィックプロセッサは、１画素を構成するビット数を設定する画素データビット数指定手段を有し、
　上記設定されたビット数に基づいて、上記マスク情報を生成することを特徴とするデータ処理装置。
　【請求項３２】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　表示画像の形状を表わす
１画素が１ビット
基づく階調
を保持する第一のレジスタ
第二のデータ値を保持する第二のレジスタ
上記パターンデータに基づいて
　【請求項３５】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　上記グラフィックメモリをアクセスして上記グラフィックメモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、
複数ビットから構成された
１画素が１ビット
　【請求項４１】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　
１画素が１ビット
　
複数ビットから構成された
と上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データ
（２）訂正事項ｂ
　明細書の「課題を解決するための手段」を明りょうでない記載の釈明を目的として以下のように訂正する。
　「　
上記目的
１画素が１ビット
とメモリから読み出した画像データの所定ビットとを処理し、処理した画像データを
　また、上記目的を達成するために本発明は、１ワード内に複数の画素データを有し、１つの画素データは複数ビットから構成され、画素データは１ワード単位でアクセスされる画像データを構成し、画像データを複数保持するメモリと、
１画素が１ビット
　また上記目的を達成するために本発明は、１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、画素データは１ワード単位でアクセスされる画像データを構成し、画像データを複数保持するメモリと、表示画像の形状を表わす
１画素が１ビット
基づく階調または色
を保持する第一のレジスタ
第二のデータ値を保持する第二のレジスタ
基づいて第二のレジスタか第二のレジスタかを選択し
　また上記目的を達成するために本発明は、１ワード内に複数の画素データを有し、１つの画素データは複数ビットから構成され、画素データは１ワード単位でアクセスされる画像データを構成し、画像データを複数保持するメモリと、メモリをアクセスしてメモリに格納されている画像データの１ワードを指定するメモリアドレスと、メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、
複数ビットから構成された
１画素が１ビット
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、
１画素が１ビット
複数ビットで構成された
とグラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した画像データ
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、
１画素が１ビット
複数ビットで構成された
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、表示画像の形状を表わす
１画素が１ビット
基づく階調
を保持する第一のレジスタ
第二のデータ値を保持する第二のレジスタ
パターンデータに基づいて
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、グラフィックメモリをアクセスしてグラフィックメモリに格納されている画像データの１ワードを指定するメモリアドレスと、メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、
複数ビットから構成される
１画素が１ビット
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、
１画素が１ビット
複数ビットから構成される
グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した画像データ
（３）訂正事項ｃ
　誤記の訂正及び明りょうでない記載の釈明を目的として、明細書の段落【００８６】を次の通り訂正する。
「加えて、色情報をカラーレジスタ３３０２で選択して演算器３３０５に与える。そして、演算器３３０５では、上記データＤＴ，マスク情報及び色情報に基づいて論理演算して、その演算結果を書き込みレジスタ３３０６に出力する。尚、色情報及びパターン情報は、パターンカウンタ３３０８及び描画パターンレジスタ３３０９で形成されたアドレス信号によって指定されることにより、パターンＲＡＭ２２０からパターンＲＡＭバッファ３３０７に記憶される。これをカラーレジスタ
３３０２
（５４）【発明の名称】
画像データ処理装置及びそれを用いたシステム
（５７）【特許請求の範囲】
　【請求項１】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　
１画素が１ビット
　複数ビットからなる画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、上記選択された画素データ
と上記メモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データ
　【請求項２】
　請求項１において、
　上記パターンメモリは、上記グラフィックプロセッサに含まれていることを特徴とする画像データ処理装置。
　【請求項３】
　請求項１または２において、
　上記レジスタ手段は、複数のレジスタから構成され、上記選択手段は上記複数のレジスタから画素データを選択し、選択された上記レジスタに保持されている上記画素データを上記書き込み手段に出力することを特徴とする画像データ処理装置。
　【請求項４】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　
１画素が１ビット
　複数ビットからなる画素データを複数保持するレジスタ手段と、上記パターンメモリから与えられるパターンデータの内容に応じて、上記レジスタ手段に保持される画素データを選択する選択手段と、指定されたアドレスによって上記メモリに保持された画素データを読み出す読み出し手段と、上記選択された画素データと上記読み出された画素データとから論理演算を行う論理演算手段と、上記論理演算された画素データを上記メモリの指定されたアドレスに書き込む書き込み手段とを有するグラフィックプロセッサとを少なくとも有することを特徴とする画像データ処理装置。
　【請求項５】
　請求項４において、
　上記パターンメモリは、上記グラフィックプロセッサに含まれていることを特徴とする画像データ処理装置。
　【請求項６】
　請求項４または５において、
　上記レジスタ手段は、複数のレジスタから構成され、上記選択手段は上記複数のレジスタから画素データを選択し、選択された上記レジスタに保持されている画素データを
上記論理演算手段
　【請求項７】
　請求項４において、
　上記論理演算は、上記読み出された画素データを上記選択された画素データに置き換える置き換え演算，ＡＮＤ演算，ＯＲ演算，ＥＯＲ演算，読み出し画素データが所定の条件を満たすときに演算を行う条件つき演算のうち少なくとも１つの演算を実行することを特徴とする画像データ処理装置。
　【請求項８】
　請求項４において、
　上記読み出し手段は、上記メモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段を有し、上記メモリアドレスによって読み出すべき上記画素データを含む１ワードを上記メモリから読み出し、上記画素アドレスによって上記読み出すべき画素データを特定することを特徴とする画像データ処理装置。
　【請求項９】
　
請求項８
　上記読み出し手段は、上記画素アドレスによって上記読み出すべき画素データを特定するために、上記画素アドレスに基づいて読み出すべき画素データだけを取り出すマスク情報を生成し、上記生成されたマスク情報と上記読み出された１ワード分の画素データとをマスク処理することを特徴とする画像データ処理装置。
　【請求項１０】
　
請求項９
　上記グラフィックプロセッサは、１画素を構成するビット数を設定する画素データビット数指定手段を有し、
　上記設定されたビット数に基づいて、上記マスク情報を生成することを特徴とする画像データ処理装置。
　【請求項１１】
　請求項４において、
　上記読み出し手段と上記書き込み手段は、共通のＩ／Ｏバッファを通して制御することを特徴とする画像データ処理装置。
　【請求項１２】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、
　上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　表示画像の形状を表わす
１画素が
基づく階調または色
を保持する第一のレジスタ
第二のデータ値を保持する第二のレジスタ
基づいて上記第一のレジスタか第二のレジスタかを選択し
　【請求項１３】
　請求項１２において、
　上記レジスタのそれぞれは、複数の画素データを保持することを特徴とする画像データ処理装置。
　【請求項１４】
　請求項１２において、
　上記拡張手段は、複数の画素データを複数ビットからなる複数の画素データで構成される画像データに一度に拡張することを特徴とする画像データ処理装置。
　【請求項１５】
　１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、
　上記画素データは１ワード単位でアクセスされる画像データを構成し、上記画像データを複数保持するメモリと、
　上記メモリをアクセスして上記メモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、
複数ビットから構成された
１画素が１ビット
　【請求項１６】
　請求項１５において、
　上記画像データは、１つの上記画素データを構成するビット数を変えることによって、上記１ワードに含まれる画素データの数を変更することを特徴とする画像データ処理装置。
　【請求項１７】
　請求項１５において、
　上記画像データは、上記１ワードに含まれる画素データの数を変えることによって、１つの上記画素データを構成するビット数を変更することを特徴とする画像データ処理装置。
　【請求項１８】
　請求項１５において、
　上記物理アドレス処理手段は、上記画像データ処理手段によって処理されている画像データの物理アドレスを保持するレジスタと、上記画像データを水平方向に移動するために１画素データを構成するビット数に基づく第一のオフセットを保持する第一のオフセットレジスタと、上記画像データを垂直方向に移動するために画面幅を構成する画素数に基づく第二のオフセットを保持する第二のオフセットレジスタと、上記レジスタと上記第一のオフセットレジスタと上記第二のオフセットレジスタに保持されたデータを用いて演算して移動先の物理アドレスを演算する物理アドレス演算手段とを有することを特徴とする画像データ処理装置。
　【請求項１９】
　請求項１５において、
　上記画素アドレスは、上記画像データの所定ビットを指定するための１ワード内のビット位置を指定するマスク情報であることを特徴とする画像データ処理装置。
　【請求項２０】
　請求項１５において、
　上記グラフィックプロセッサは、上記メモリアドレスによって指定される１ワードの画像データ中の上記画素アドレスによって指定される少なくとも１つの画素データを処理することを特徴とする画像データ処理装置。
　【請求項２１】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　
１画素が１ビット
　
複数ビットから構成された
と上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データ
　【請求項２２】
　請求項２１において、
　上記パターンメモリは、上記グラフィックプロセッサに含まれていることを特徴とするデータ処理装置。
　【請求項２３】
　請求項２１または２２において、
　上記レジスタ手段は、複数のレジスタから構成され、上記選択手段は上記複数のレジスタからレジスタを選択することによって、選択された上記レジスタに保持されている画素データを選択し、選択された上記画素データを上記書き込み手段に出力することを特徴とするデータ処理装置。
　【請求項２４】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　
１画素が１ビット
　
複数ビットから構成された
　【請求項２５】
　請求項２４において、
　上記パターンメモリは、上記グラフィックプロセッサに含まれていることを特徴とするデータ処理装置。
　【請求項２６】
　請求項２４項または２５において、
　上記レジスタ手段は、複数のレジスタから構成され、上記選択手段は上記複数のレジスタからレジスタを選択することによって、選択された上記レジスタに保持されている画素データを選択し、上記選択された画素データを
上記論理演算手段
　【請求項２７】
　請求項２４において、
　上記論理演算は、上記読み出された画素データを上記選択された画素データに置き換える置き換え演算，ＡＮＤ演算，ＯＲ演算，ＥＯＲ演算，読み出し画素データが所定の条件を満たすときに演算を行う条件つき演算のうち少なくとも１つの演算を実行することを特徴とするデータ処理装置。
　【請求項２８】
　請求項２４において、
　上記読み出し手段は、上記グラフィックメモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段を有し、上記メモリアドレスによって読み出すべき上記画素データを含む１ワードを上記グラフィックメモリから読み出し、上記画素アドレスによって上記読み出すべき画素データを特定することを特徴とするデータ処理装置。
　【請求項２９】
　
請求項２８
　上記読み出し手段は、上記画素アドレスによって上記読み出すべき画素データを特定するために、上記画素アドレスに基づいて読み出すべき画素データだけを取り出すマスク情報を生成し、上記生成されたマスク情報によって上記読み出された１ワード分の画素データについてマスク処理することを特徴とするデータ処理装置。
　【請求項３０】
　請求項
２９
　上記グラフィックプロセッサは、１画素を構成するビット数を設定する画素データビット数指定手段を有し、
　上記設定されたビット数に基づいて、上記マスク情報を生成することを特徴とするデータ処理装置。
　【請求項３１】
　請求項２４において、
　上記読み出し手段と上記書き込み手段は、共通のＩ／Ｏバッファを通して制御することを特徴とするデータ処理装置。
　【請求項３２】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　表示画像の形状を表わす
１画素が１ビット
基づく階調
を保持する第一のレジスタ
第二のデータ値を保持する第二のレジスタ
上記パターンデータに基づいて
　【請求項３３】
　請求項３２において、
　上記レジスタ手段のそれぞれは、複数の画素データを保持することを特徴とするデータ処理装置。
　【請求項３４】
　請求項３２において、
　上記拡張手段は、複数ビットのパターンデータを複数ビットからなる複数の画素データで構成される画像データに一度に拡張することを特徴とするデータ処理装置。
　【請求項３５】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　上記グラフィックメモリをアクセスして上記グラフィックメモリに格納されている上記画像データの１ワードを指定するメモリアドレスと、上記メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、
複数ビットから構成された
１画素が１ビット
　【請求項３６】
　請求項３５において、
　上記画像データは、１つの上記画素データを構成するビット数を変えることによって、上記１ワードに含まれる画素データの数を変更することを特徴とするデータ処理装置。
　【請求項３７】
　請求項３５において、
　上記画像データは、上記１ワードに含まれる画素データの数を変えることによって、１つの上記画素データを構成するビット数を変更することを特徴とするデータ処理装置。
　【請求項３８】
　請求項３５において、
　上記物理アドレス処理手段は、上記画像データ処理手段によって処理されている画像データの物理アドレスを保持するレジスタと、上記画像データを水平方向に移動するために１画素データを構成するビット数に基づく第一のオフセットを保持する第一のオフセットレジスタと、上記画像データを垂直方向に移動するために画面幅を構成する画素数に基づく第二のオフセットを保持する第二のオフセットレジスタと、上記レジスタと上記第一のオフセットレジスタと上記第二のオフセットレジスタに保持されたデータを用いて演算して移動先の物理アドレスを演算する物理アドレス演算手段とを有することを特徴とするデータ処理装置。
　【請求項３９】
　請求項３５において、
　上記グラフィックプロセッサは、上記メモリアドレスによって指定される複数の画素データの画像データを上記グラフィックメモリから読み出し、上記メモリアドレスによって指定される複数の画素データの画像データの中の少なくとも１つの画素データの画像データを上記グラフィックメモリに書き込むことを特徴とするデータ処理装置。
　【請求項４０】
　請求項３５において、
　上記グラフィックプロセッサは、上記メモリアドレスによって指定される１ワードの画像データ中の上記画素アドレスによって指定される少なくとも１つの画素データを処理することを特徴とするデータ処理装置。
　【請求項４１】
　プログラム又はデータを保持するシステムメモリと、
　上記プログラムを実行して上記データを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、
　複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に上記画素データを複数まとめて配置して１ワードの画像データを構成し、上記画像データを複数保持するグラフィックメモリと、
　
１画素が１ビット
　
複数ビットから構成された
上記グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した上記画像データ
　【請求項４２】
　請求項４１において、
　上記グラフィックプロセッサは、上記画像データの１つの画像データを構成するビット数を変えて、上記１ワードに含まれる画素データの数を変更することで、上記出力装置の出力モードを変更することを特徴とするデータ処理システム。
　【請求項４３】
　請求項４１において、
　上記グラフィックプロセッサは、上記画像データの上記１ワードに含まれる画素データの数を変えて、１つの上記画素データを構成するビット数を変更することで、上記出力装置の出力モードを変更することを特徴とするデータ処理システム。
　【請求項４４】
　請求項４１から４３のいずれか１項において、
　上記出力装置は、表示装置又はデータ出力ポートであることを特徴とするデータ処理システム。
【発明の詳細な説明】
　　【産業上の利用分野】
　本発明はデータ処理装置又はシステムに係り、特に１画素分のデータの更新処理について、メモリから読み出し、これを更新し、かつメモリに再書き込みをする一連の処理をほぼ同時に行えるようにして画像データの処理速度を向上させるに好適な画像処理装置を有するデータ処理装置又はシステムに関する。
　　【従来の技術】
　従来よりグラフィック処理機能を集積回路をもって実現した図形処理装置としては、１画素を１ビットで表現する単一色の図形表示データを処理するものが知られていた。
　図１は、かかる従来の図形処理装置を多色又は多階調の図形処理に応用した場合の例を示すブロック図である。
　図１において、１１は処理装置、１２はアドレスデコーダ、１３は複数のメモリである。
　ここで、１つの処理装置１１が出力するアドレス信号ＡＤをアドレスデコーダ１２でデコードし、複数ある表示用メモリ１３の所定のものを選択し、処理装置１１からのデータ信号ＤＴを、アドレス信号ＡＤで指定されたメモリ１３の番地に書き込むことになる。
　また、所定のメモリ１３の所定の番地の記憶内容を書き換えたい場合は、１つの処理装置１１が出力するアドレス信号ＡＤをアドレスデコーダ１２でデコードし、複数ある表示用メモリ１３の所定のものを選択し、かつ処理装置１１で指定した番地内のデータＤＴを処理装置１１内に読み込み、これを更新して、再び同一メモリ１３の同一番地に書き込むようにしている。
　さらに、１つの処理装置１１が出力するアドレス信号ＡＤをアドレスデコーダ１２でデコードし、複数ある表示用メモリ１３の所定のものを選択し、処理装置１１からのアドレス信号ＡＤに基づいて映像信号ＶＤ１，ＶＤ２，……，ＶＤｎを得て、これらを合成し図示しないディスプレイ装置で表示するものである。
　しかしながら、このような装置によると、多色（ｎ色）又は多階調（ｎ階調）の処理に際して同一の画像処理をｎ回繰り返したり、あるいは１ビットの１画素を表示するためにもｎ回繰り返して画像処理をする必要があった。
　このため、２値画像処理に比較してｎ倍の処理時間が必要となるという不都合があった。
　また、図２に示すように、ｎ台の表示用メモリ１３に対して、それぞれ１台ずつの処理装置１１をもって処理するような方式も提案された。
　このような方式によれば、処理時間は２値画像の場合とほぼ同程度となるものの、装置が大型化するとともに複雑化し、加えて中央処理装置の負担が増大してしまうという不都合があった。
　さらに、このような処理を集積回路によって行おうとする場合には、端子数が過大となり実現が困難であるという不都合もあった。
　　【発明が解決しようとする課題】
　本発明は上記不都合な問題点に鑑みてなされたものである。
　本発明の目的は、１画素が複数ビットで表現される多色あるいは多階調の画像データを２値画像の場合とほぼ同じ処理速度で処理する画像データ処理装置及びそれを用いたシステムを提供することにある。
　　【課題を解決するための手段】
　
上記目的
１画素が１ビット
とメモリから読み出した画像データの所定ビットとを処理し、処理した画像データを
　また、上記目的を達成するために本発明は、１ワード内に複数の画素データを有し、１つの画素データは複数ビットから構成され、画素データは１ワード単位でアクセスされる画像データを構成し、画像データを複数保持するメモリと、
１画素が１ビット
　また上記目的を達成するために本発明は、１ワード内に複数の画素データを有し、１つの上記画素データは複数ビットから構成され、画素データは１ワード単位でアクセスされる画像データを構成し、画像データを複数保持するメモリと、表示画像の形状を表わす
１画素が１ビット
基づく階調または色
を保持する第一のレジスタ
第二のデータ値を保持する第二のレジスタ
基づいて第一のレジスタか第二のレジスタかを選択し
　また上記目的を達成するために本発明は、１ワード内に複数の画素データを有し、１つの画素データは複数ビットから構成され、画素データは１ワード単位でアクセスされる画像データを構成し、画像データを複数保持するメモリと、メモリをアクセスしてメモリに格納されている画像データの１ワードを指定するメモリアドレスと、メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、
複数ビットから構成された
１画素が１ビット
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、
１画素が１ビット
複数ビットで構成された
とグラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した画像データ
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、
１画素が１ビット
複数ビットで構成された
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、表示画像の形状を表わす
１画素が１ビット
基づく階調
を保持する第一のレジスタ
第二のデータ値を保持する第二のレジスタ
パターンデータに基づいて
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、グラフィックメモリをアクセスしてグラフィックメモリに格納されている画像データの１ワードを指定するメモリアドレスと、メモリアドレスによって指定された１ワード内の画素データ位置を指定する画素アドレスとから物理アドレスを生成する物理アドレス処理手段と、
複数ビットから構成される
１画素が１ビット
　また上記目的を達成するために本発明は、プログラム又はデータを保持するシステムメモリと、プログラムを実行してデータを処理し、画像データを処理するためのコマンド又はデータを生成するデータプロセッサと、複数ビットによって１画素データを構成し、データのアクセス単位である１ワード内に画素データを複数まとめて配置して１ワードの画像データを構成し、画像データを複数保持するグラフィックメモリと、
１画素が１ビット
複数ビットから構成される
グラフィックメモリから読み出した画像データの所定ビットとを処理し、処理した画像データ
　　【作用】
　このように構成することによって、形状等を表すパターンデータをカラーデータ又は階長データに高速に変換することができる。
　　【実施例】
　以下、本発明の好適な実施例を図面に基づいて説明するが、その前に本発明の基礎となった事項について説明する。
　本発明の基礎となった事項を以下に説明する。
　本発明は次のようにしたものである。
　まず、第一に、１画素を、（ａ）１ビットで表現するもの、（ｂ）２ビットで表現するもの、（ｃ）４ビットで表現するもの、（ｄ）８ビットで表現するもの、（ｅ）１６ビットで表現するもの、というように５通りの画素モードを選択できるようにしたこと（図９参照）。
　第二に、画素アドレスを採用したこと。しかして、この画素アドレスは、表示用メモリのアドレスを指定するアドレス情報ＭＡＤと、そのアドレスで指定された１語内のどの位置かを指定する１語内アドレス情報ＷＡＤとから構成されていること（図１０参照）。
　第三に、画素アドレス中のアドレス情報で指定された表示用メモリアドレスにおける１語の表示用データを表示用メモリから読み出し、次に画素アドレス中の１語内アドレス情報で指定された表示用データ中の所定のビット部分のみを書き換えし、それを再び表示用メモリの当該アドレス部に書き込むようにしたものであり、１画素分の複数ビットデータを同時処理し得るようにしたことにある。
　次に本発明の実施例について説明する。
　また、以下では同一の符号は同一の対象を示すものとする。
　図３は本発明に係る図形処理装置が適用される装置の例を示すブロック図である。
　図３において、図形処理装置は、表示用メモリ１３内の表示データを書き込み，書き換え及び読み出し制御する演算装置３０と、該演算装置３０を一定の順序で制御する制御装置２０とから構成されている。また、図形処理装置により表示用メモリ１３から読み出された表示用データが表示変換装置４０によって映像信号にされて表示装置５０に表示される。
　上記演算装置３０は、表示用メモリ１３のアドレスと表示用メモリ１３中の１語の表示データ内の画素位置とを指定する情報からなる画素アドレスを順次算出し、前記算出された画素アドレスにおける表示用メモリ１３のアドレス情報から表示用メモリ１３中の１語の表示データを読み出し、このように読み出された表示データに対して、前記画素アドレスにおける画素位置指定情報を基にデコードして形成した指定画素位置に相当する複数ビット位置を指定する情報をもって、その表示データの所定の画素のビットにのみ描画論理算出し、かかる論理演算した結果を再び前記表示用メモリ１３に書き込むようにしたものである。
　尚、６０は外部計算機であり、この外部計算機６０からの制御データに従って図形処理装置が動作するものである。
　図４はこの発明に係る図形処理装置の実施例を示すブロック図である。
　同図において、制御装置２０は、マイクロプログラムメモリ１００と、マイクロプログラムアドレスレジスタ１１０と、リターンアドレスレジスタ１２０と、マイクロ命令レジスタ１３０と、マイクロ命令デコーダ２００と、フラグレジスタ２１０と、パターンメモリ２２０と、命令制御レジスタ２３０とを含んで構成されている。
　また、演算装置３０は、演算制御部３００と、先入先出（Ｆｉｒｓｔ−Ｉｎ，Ｆｉｒｓｔ−Ｏｕｔ（ＦＩＦＯ））メモリ４００とから構成されている。
　各構成要素は通常のディジタル制御で用いられるものであり、特に説明を要しない。ただし、この実施例によれば、演算制御部３００は、論理アドレス演算部（Ａユニット）３１０と、物理アドレス演算部（Ｂユニット）３２０と、カラーデータ演算部（Ｃユニット）３３０とに分割されている。
　上記Ａユニット３１０では主として描画アルゴリズムに従って描画点が画面中のどこにあるかを演算算出し、Ｂユニット３２０では表示用メモリの必要なアドレスを演算し、Ｃユニット３３０は表示用メモリに書き込むカラーデータを算出するものである。
　図５には、１画素を４ビットで表示する表示装置の構成例が示されており、図４の図形処理装置で指定された表示用データが表示装置５０で表示される構成が示されている。
　図５において、図形処理装置（図４）からのアドレスＡＤ指令に基づいて、表示用メモリ１３から読み出された表示用データＤＴのＤ０，Ｄ４，Ｄ８，Ｄ１２が表示変換装置４０内の４ビットの並列−直列変換器４１０に供給される。この変換器４１０から映像信号ＡＤ０が得られる。同様にして、表示用データＤＴのうちのＤ１，Ｄ５，Ｄ９，Ｄ１３を表示変換装置４０内の並列−直列変換器４２０に供給し、この変換器４２０から映像信号ＡＤ１が得られる。表示用データＤＴのうちのＤ２，Ｄ６，Ｄ１０，Ｄ１４を表示変換装置４０内の並列−直列変換器４３０に供給し、この変換器４３０から映像信号ＡＤ２が得られる。また、表示用データＤＴのうちのＤ３，Ｄ７，Ｄ１１，Ｄ１５を表示変換装置４０内の並列−直列変換器４４０に供給し、この変換器４４０から映像信号ＡＤ３が得られる。映像信号ＡＤ０〜ＡＤ３は表示変換装置４０を構成するビデオインタフェース回路４５０に送られ、色変換やＤＡ変換等の処理を経て表示装置５０にて表示される。
　次に、演算制御部３００の各ユニットの具体的構成を図６乃至図８を参照しながら説明する。
　図６においてＡユニットである論理アドレス演算部３１０は、図４に示すようであり、ＦＩＦＯバッファ（ＦＢＵＦ）３１０１と、汎用レジスタ３１０２と、領域管理レジスタ３１０３及び３１０５と、領域判定比較器３１０４と、終了点レジスタ３１０６と、終了判定比較器３１０７と、ソースラッチ３１０８及び３１０９と、算術論理演算器（ＡＬＵ）３１１０と、ディスティネーションラッチ（ＤＬＡ）３１１１と、バススイッチ３１１２と、読み出しバス（ＵＢＡ，ＵＢＢ）３１１３及び３１１４と、書き込みバス（ＷＢＡ）３１１５とを備えている。
　図７において、Ｂユニットである物理アドレス演算部３２０は、ディスティネーションラッチ（ＤＬＢ）３２０１と、算術演算器（Ａ）３２０２と、ソースラッチ３２０３及び３２０４と、オフセットレジスタ３２０５と、画面幅レジスタ３２０６と、コマンドレジスタ３２０７と、汎用レジスタ３２０８と、読み出しバス（ＵＢＢ）３２０９と、書き込みバス（ＷＢＢ）３２１０とを備えている。尚、汎用レジスタ３２０８は、画素単位コマンドの現在アドレスレジスタ（ＤＰＨ，ＤＰＬ）と、語単位コマンドのアドレスレジスタ（ＲＷＰＨ，ＲＷＰＬ）と、作業用レジスタ（Ｔ２Ｈ，Ｔ２Ｌ）とを備えている。
　さらに、図８において、Ｃユニットであるカラーデータ演算部３３０は、バレルシフタ３３０１と、カラーレジスタ３３０２と、マスクレジスタ３３０３と、カラー比較器３３０４と、論理演算器３３０５と、書き込みデータバッファ３３０６と、パターンＲＡＭバッファ３３０７と、パターンカウンタ３３０８と、パターン制御レジスタ３３０９と、読み出しデータバッファ３３１０と、メモリアドレスレジスタ３３１１と、メモリ出力バス３３１２と、メモリ入力バス３３１３とを備えている。尚マスクレジスタ３３０３は、レジスタ（ＣＭＳＫ）と、レジスタ（ＧＭＳＫ）とからなる。
　上述のように構成された実施例の作用を説明する。
　まず、各要素の基本的動作を説明する。中央処理装置など他の装置から送られてくる命令やパラメータ等の制御データＣＤＴは、一方でメモリ４００に書き込まれ、他方で命令制御レジスタ２３０に直接書き込まれる。
　レジスタ２３０は、各種のグラフィックビットモードを記憶させたものであり、後述するように、この実施例によれば５つの画素モードのうちから１つを選択できるようになっている。この選択は利用データＣＤＴで行うことができる。
　メモリ４００は、いわゆる“Ｆｉｒｓｔ−Ｉｎ，Ｆｉｒｓｔ−Ｏｕｔ”（以下もＦＩＦＯとする）のメモリであり、該メモリ４００に記憶された命令を演算制御部３００により読み出し該演算制御部３００内のレジスタに格納する。また、この命令情報の一部ＣＩＤはアドレスレジスタ１１０に転送される。
　アドレスレジスタ１１０はマイクロプログラムメモリ１００のアドレスを管理し、このアドレスはクロックに同期して更新される。該アドレスレジスタ１１０から出力されるアドレスに応じてマイクロプログラムメモリ１００から図１３に示すようなマイクロ命令を読み出す。メモリ１００から読み出された命令は、図１３に示すように４８ビットからなり、＃０〜＃７通りの制御モードが選択できるようになっている。しかして、該命令はレジスタ１３０に一時記憶され、レジスタ２３０の選択したモードに従って動作するデコーダ２００を介して、所定の制御信号ＣＣＳを発生し演算制御部３００の各部を制御する。ここで、図１３のマイクロ命令の各フィールドの機能を説明する。
　図１３において、「ＲＵ」はＵＢＡバス３１１３に接続されるレジスタを指定する命令である。「ＲＶ」はＶＢＡバス３１１４に接続されるレジスタを指定する命令である。「ＲＷ」はＷＢＡバス３１１５上のデータが書き込まれるレジスタを指定する命令である。「ＦＵＮＣＡ」はＡユニットの算出論理演算器３１１０の演算を指定する命令である。「ＳＦＴ」はリースラッチ３１０８に付加されたシフタ（ＳＦＴＡ）のシフトモードを指定する命令である。「ＡＤＦ−Ｌ」はマイクロプログラムアドレスレジスタ１１０に戻される次アドレスの下位４ビットを指定する命命である。「ＡＣ」はマイクロ命令の次アドレスを制御する命令である。「ＡＤＦ−Ｈ」はマイクロプログラムアドレスレジスタ１１０に戻される次アドレスの上位６ビットを指定する命令である。また、＃４〜＃７の各マイクロ命令ではアドレスの上位６ビットは更新できない。「ＦＵＮＣＢ」はＢユニットの算術演算器３２０２の演算モードを指定する命令である。「ＥＣＤ」は演算の実行条件を指定する命令である。「ＢＣＤ」は分岐の条件を指定する命令である。「ＦＬＡＧ」はフラグレジスタ２１０へのフラグの反映を指定する命令である。「Ｖ」は表示用メモリ１３へのアクセス可否をテストするかどうかを指定する命令である。「ＦＩＦＯ」はＦＩＦＯ４００への読み書きを制御する命令である。「ＬＩＴＥＲＡＬ」は８ビットのリテラルデータを指定する命令である。「ＬＣ」はリテラルデータの生成モードを指定する命令である。「ＦＦ」は各部の特殊フリップフロップのセット，リセットを制御する命令である。「Ｓ」は符号フラグの選択を指定する命令である。「ＭＣ」は表示用メモリ１３のリード・ライトを制御する命令である。「ＤＲ」はパターンＲＡＭの走査を制御する命令である。「ＢＣ」はＢユニットの算術演算器３２０２への入力経路を制御する命令である。「ＲＢ」はＢユニットの読み出し，書き込みレジスタを選択する命令である。
マイクロ命令は上述の命令を有しており、これにより制御装置２０が演算装置３０を制御する。
　尚、リターンアドレスレジスタ１２０はサブルーチンの戻り番地を記憶する。
フラグレジスタ２１０は種々の条件フラグを記憶する。パターンメモリ２２０は図形処理に用いる基本パターンを記憶する。
　それでは、画像データのメモリ格納する動作について説明するが、その前に本実施例で用いる各データのビットレイアウトについて説明する。
　まず、グラフィックモードについて説明する。
　本実施例では、コマンド制御レジスタ２３０に記憶されたグラフィックビットモード（ＧＢＭ）の指定に従って５種類の異なる動作モードを選択できる。
　図９には各モードにおける表示用メモリの１語のビット構成が示されている。
（ａ）．１ビット／画素モード（ＧＢＭ＝“０００”）
　これは、白黒画像のように１画素を１ビットで表現する場合に用いるモードであり、表示用メモリの１語には連続する１６画素のデータが格納されることになる。
（ｂ）．２ビット／画素モード（ＧＢＭ＝００１）
　これは、１画素を２ビットで表現するものであり、４色または４階調までの表示に用いることができる。従って、表示用メモリ１３の１語には連続する８画素のデータが格納できることになる。
（ｃ）．４ビット／画素モード（ＧＢＭ＝０１０）
　これは、１画素を４ビットで表現するものであり、表示用メモリの１語のデータには連続する４画素のデータが格納できることになる。
（ｄ）．８ビット／画素モード（ＧＢＭ＝０１１）
　これは、１画素を８ビットで表現するものであり、表示用メモリの１語には２画素分のデータが格納することができる。
（ｅ）．１６ビット／画素モード（ＧＢＭ＝１００）
　これは、１画素を１６ビットで表現するものであり、表示用メモリの１語が１画素データに対応することになる。
　次に、画素アドレスについて説明する。
　図１０は、図９の各モードに対応する画素アドレスを説明するものである。物理アドレス演算部のレジスタ３２０８ではメモリアドレスの下位に４ビットを付加したビットアドレス（物理アドレス）ＷＡＤを管理している。下位４ビットの情報ＷＡＤは、１語内の画素位置を指定するために用いられ、各ビット／画素モードに応じて動作する。図において、“＊”印は演算に無関係なビットを示している。
　図１１は、前記（ｃ）項の「４ビット／画素モード」を例として表示用メモリの空間的な配置を示したものである。メモリアドレスは図１１（Ａ）のメモリマップに示すようにリニアアドレスとして付けられており、これが図１１（Ｂ）に示すような２次元画像として表示される。画面の横軸は図７の画面幅レジスタ（ＭＷ）３２０６に記憶されており、このＭＷは、画面の横幅が何ビットで構成されているかを示している。従って、４ビット／画素モードの場合では水平方向にＭＷ／４画素が表示されることになる。また、４ビットで１画素を表示しているので１語のデータの場合は、図１１（Ｃ）で示すように水平方向に連続する４画素分のデータとして表示される。図７のオフセット発生回路２００１ではオフセット値として“４”を発生しオフセットレジスタに記憶されている。従って、物理アドレスを水平方向に１画素分移動するにはオフセット値を加減算すればよいことがわかる。また、垂直方向に１画素分移動するにはレジスタ（ＭＷ）３２０６の値を加減算すればよい。
　以上のように本実施例で用いるデータのビットレイアウトの例を説明した。
　次に、これらデータに用いて画像データを表示用メモリ１３に格納する動作を説明する。
　外部の中央処理装置から送られてくる命令やパラメータ等の制御データＣＤＴは、一方でメモリ４００に書き込まれると共に、他方では命令制御レジスタ２３０に書き込まれる。
　ここで、命令制御レジスタ２３０に記憶され指定されたグラフィックビットモード（ＧＢＭ）が、例えば４ビット／１画素モード（ＧＢＭ＝０１０）の場合について説明することにする。
　命令制御レジスタ２３０によってグラフィックビットモード（ＧＢＭ）が４ビット／１画素に指定されると、以後表示用メモリ１３内の１語のデータは図９に示すように４ビット毎に分割されたものとして取り扱われることになる。
　外部の中央処理装置からの命令やパラメータ等ＣＤＴは、メモリ４００に次々と格納される。該メモリ４００に記憶されたデータをＡユニット３１０のＦＩＦＯバッファ３１０１に取り込まれる。以下にＡユニット３１０の動作を説明する。このＦＩＦＯバッファ３１０１に取り込まれたデータは内部バス３１１３との間でやり取りをし、それぞれ必要なレジスタに記憶させる。これはバスからリースラッチ３１０９を介して論理演算器３１１０に入力され所定の演算をされてその結果が一時ディスティネーションラッチ（ＤＬＡ）３１１１に格納される。この結果は、汎用レジスタ３１０２に記憶される。この汎用レジスタ３１０２にはパラメータのメータ座標空間での現在の座標点を記憶している。
　汎用レジスタ３１０２にある現在のＸ−Ｙ座標が読み出しバス３１１３，３１１４のいずれかから読み出されて、それが算出幅現演算器（ＡＬｕ）３１１０に入力される。この演算器（ＡＬｕ）３１１０にて演算された結果は、ディスティネーションラッチ（ＤＬＡ）３１１１，書き込みバス３１１５を介して汎用レジスタ３１０２に再び記憶される。これら一連の動作は図１３に示すマイクロプログラムの命令に従って実行されることになる。
　また、書き込みバス３１１５上のデータは領域管理レジスタ３１０３及び３１０５に入力される。かかる領域管理レジスタ３１０３及び３１０５に入力されたデータは領域判定比較器３１０４で比較される。これらデータから比較器３１０４では、Ｘ軸の最小値か又はＸ軸最大値かが、Ｙ軸の最小値又はＹ軸の最大値かが判定され、その判定結果はフラッグレジスタ２１０に送られる。
　さらに、書き込みバス３１１５のデータは終了点レジスタ３１０６に記憶され、これを介して終了判定比較器３１０７に入力される。終了判定比較器３１０７では、あらかじめこの比較器３１０７に記憶されたＸ軸及びＹ軸の終了点と、上記データとを比較し、その終了点と上記データとが一致しているか否かの検出を行う。その比較検出結果はフラッグレジスタ２１０に反映される。
　上述したように比較器３１０４及び３１０７，演算器３１１０の結果はフラッグレジスタ２１０に集められて、マイクロ命令デコーダ２００に入力され、マイクロプログラムの流れを変えることに用いられることになる。
　以上のようにＡユニット３１０は動作して、パラメータで与えられたＸ−Ｙ座標値を解読して、それぞれ例えば線を引くとか、円を書くとかの命令解釈をするのである。
　次に、Ｂユニット３２０の動作について説明する。
　Ａユニット３１０で解釈されたデータはレジスタ３２０８に入力される。レジスタ３２０８のデータが読み出しバス３２０９及びリースラッチ３２０４を介して演算器（ＡＬＬ）３２０２に入力される。この演算器３２０２で演算された結果はディスティネーションラッチ３２０１で一時記憶されて、各バス３１１３，３１１４，３２０９及び３２１０に出力できる。ここでは、バス３２１０を経由て該レジスタ３２０８に書き込まれる。該レジスタ３２０８は、１６ビット１ワードのものが２本で１語構成になっており、合計３２ビット１語で物理アドレスを記憶する。該レジスタ３２０８は前記３２ビットのレジスタが３種あり、３種のデータを記憶することができる。すなわち、該レジスタ３２０８のレジスタＤＰが現在の描画点Ｘ−Ｙに対応する実際の描画点の物理アドレスを記憶する。
しかして、Ａユニット３１０のレジスタ３１０２のＸＹ座標が移動すると、これに対応してレジスタＤＰの物理アドレスが移動する。
　物理アドレスを変更することは、Ｘ軸方向については元の物理アドレスに可変設定可能な所定の値（オフセット値×移動したい点までの値）を加減算すればよく、またＹ軸方向は所定の値を加減算すればよい。すなわち、該レジスタ２００１によって指定された画像モードに基づいてオフセットレジスタ３２０５には、画素アドレスを水平方向に１画素分移動する際の定数が設定される。この定数とデータとを演算器３２０２で演算することにより水平方向の移動物理アドレスが算出される。例えば、画素モードが「１ビット／画素モード」のときは定数は１でよく、１画素移動させると１ビットずれるだけである。これが「４ビット／画素モード」のときは定数は４となり、１画素移動させると４ビット分ずれることになる。
　また、ここで垂直に１画素分移動させるためには、画面幅レジスタ３２０６に設定された定数を用いて演算すれば、１画素分を移動することが可能となる。もちろん例えば、４画素分移動させるには、４ビット分を加えればその分移動することになる。
　そして、以上のようにＢユニット３２０は動作して上記Ａユニット３１０で決定されるＸ−Ｙ座標に対応して実際の物理アドレスを得るのである。
　最後に、Ｃユニット３３０の動作について説明する。
　Ｃユニット３３０は図１１に示す表示用メモリ１３に対して出力バス３３１２と入力バス３３１３とで接続されている。出力バス３３１２にはＣユニット３３０からまずアドレス情報ＡＤが出力され、次いでデータＤＴが出力される。
　まず、アドレス情報ＡＤはＢユニット３２０を経由し、かつＵＢＢバス３２０９を介してメモリアドレスレジスタ３３１１に書き込まれ、メモリアドレスレジスタ３３１１の（ＭＡＲＬ）及び（ＭＡＲＨ）に記憶される。このレジスタ３３１１に記憶されたメモリアドレスが出力バス３３１２を介して表示用メモリ１３に送られると、表示用メモリ１３から入力バス３３１３を介して該メモリ１３の指定された１語の表示用データＤＴが読み出される。読み出された表示用データＤＴは読み出しデータバッファ３３１０に記憶される。ここで表示用データＤＴが図形を描く場合は演算器３３０５に入力される。
　次に、マスクレジスタ３３０３からのマスク情報（１語のうちのどのビットをマスクするかを指定する情報）を演算器３３０５に入力する。尚、マスク情報は、ＷＢＢバス３２０１から直接書き込まれるレジスタ（ＣＭＳＫ）、または１語内のアドレスデコーダ２００２によって生成されるデータを記憶するレジスタ（ＧＭＳＫ）から送出される。
　加えて、色情報をカラーレジスタ３３０２で選択して演算器３３０５に与える。そして、演算器３３０５では、上記データＤＴ、マスク情報及び色情報に基づいて論理演算して、その演算結果を書き込みレジスタ３３０６に出力する。尚、色情報及びパターン情報は、パターンカウンタ３３０８及び描画パターンレジスタ３３０９で形成されたアドレス信号によって指定されることにより、パターンＲＡＭバッファ３３０７に記憶される。これをカラーレジスタ
３３０２
　このようにＣユニット３３０は動作して色情報に対して変換処理することになる。
　次に描画演算の手法を説明する。図１２は４ビット／画素モードの場合の１画素の描画演算の流れを模式的に示したものである。
　描画パターンレジスタ３３０９及びパターンレジスタ３３０８で指定されたアドレスによりパターンＲＡＭ２２０から描画カラーデータ（Ｃ０，Ｃ１）が読み出され、パターンＲＡＭバッファ３３０７を介してカラーレジスタ３３０２に記憶させる。また、表示用メモリ１３から読み出したデータ（Ｃａ，Ｃｂ，Ｃｃ，Ｃｄ）は読み出しデータバッファ３３１０に記憶される。これにカラーデータ及びデータなどは、それぞれ４ビットの色情報あるいは階調情報である。パターンメモリ２２０からは１ビットのパターン情報が読み出されており、そのデータの“０”，“１”に応じてカラーレジスタ０またはカラーレジスタ１が選択され論理演算器３３０５に供給される。メモリアドレスレジスタ３３１１に記憶された物理アドレス情報の下位４ビットは図では“１０＊＊”となっており、この情報は１語内アドレスデコーダ２００２を得てマスタレジスタ３３０３でマスク情報ＧＭＳＫを発生する。一方、メモリアドレスレジスタ３３１１の下位４ビットを除く上位フィールドは表示用メモリアドレスとして出力され表示用メモリ１３の１語が読み出される。論理演算器３３０５ではマスクレジスタ３３０３のＧＭＳＫの“１”のビットで指定された部分にのみ論理演算が施され書き込みデータＣｙを得て書き込みバッファ３３０６に記憶させる。ここで、演算器３３０５の論理演算の種類としては、カラーレジスタの値への書き換え、論理演算（ＡＮＤ，ＯＲ，ＥＯＲ），条件付描画（読み出しカラーが所定の条件を満足する場合のみ描画）などがある。ビット／画素モードが他のモードの場合には発生されるＧＭＳＫ情報が異なるのみで同様の演算が施される。しかして、再びアドレス情報ＡＤ及びデータＤＴの順にアドレスレジスタ３３１１及びレジスタ３３０６から出力バス３３３１２に送出され表示用メモリ１３の所定のアドレスに書き込まれる。
　このように本実施例によれば、１回の読み出し，更新・書き込み処理によって一度に１画素分のデータを更新できるため、処理効率のよい描画が可能となる。
また、１６ビット／画素モード以外の場合にも、複数画素のデータを１６ビット長に詰め込んで処理するため、メモリの使用効率が良く、他の機器と表示用メモリ間のデータ転送効率も良い。さらに、本実施例では画素当りのビット長の異なる５種類に対する動作モードを設けているため汎用性の高い構成となっている。
　　【発明の効果】
　以上説明したように、本発明によれば、画像データを保持しているメモリのアクセスが高速になり、形状等を示すパターンデータを複数ビットによって１画素データを構成し、この１画素データを複数まとめて配置する画像データに高速に展開することができ、パターンデータをカラーデータ又は多階長データヘの拡張を高速に処理することができる。
【図面の簡単な説明】
　　【図１】
　従来の図形処理装置を示すブロック図。
　　【図２】
　従来の図形処理装置を示すブロック図。
　　【図３】
　本発明に係る図形処理装置が適用される装置を示すブロック図。
　　【図４】
　本発明に係る図形処理装置の実施例を示すブロック図。
　　【図５】
　同実施例が適用される表示装置を示すブロック図。
　　【図６】
　図４の図形処理装置の詳細を示すブロック図。
　　【図７】
　図４の図形処理装置の詳細を示すブロック図。
　　【図８】
　図４の図形処理装置の詳細を示すブロック図。
　　【図９】
　同実施例で用いる表示用データのビットレイアウトを示す説明図。
　　【図１０】
　同実施例で用いる画素アドレスのビットレイアウトを示す説明図。
　　【図１１】
　画像メモリと表示装置間の構成を示すブロック図。
　　【図１２】
　同実施例の描画演算動作を説明するために示す説明図。
　　【図１３】
　同実施例で用いるマイクロ命令の形式を示す説明図。
　　【符号の説明】
　２０…制御装置、３０…演算装置、３００…演算制御部、３１０…論理アドレス演算部、３２０…物理アドレス演算部、３３０…カラーデータ演算部、２００２…１語内アドレスデコーダ。