【事件の表示】
　特許第２８７０２６０号「不揮発性半導体記憶装置」の請求項１ないし３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２８７０２６０号の請求項１ないし３に係る特許を維持する。
【理　由】
（１）手続の経緯
　特許第２８７０２６０号の請求項１乃至３に係る発明は、平成３年９月２７日に特許出願され、平成１１年１月８日にその特許の設定登録がなされ、その後、依田昌三より特許異議の申し立てがなされ、取消理由通知がなされ、その指定期間内である平成１２年２月８日に訂正請求がなされたものである。
　
（２）訂正の適否についての判断
ア．訂正の内容
　特許権者が求めている訂正の内容は、以下のａ，ｂ，ｃのとおりである。
ａ．明りょうでない記載の釈明及び特許請求の範囲の減縮を目的として、特許請求の範囲の請求項２に記載される「比較動作」を、「第１のゲート電圧と比較する比較動作を行い、該メモリセルを構成するフローティングゲート型電界効果トランジスタの閾値電圧が上記第１のゲート電圧以下となるまで上記消去動作を繰り返し、しかる後に第２のゲート電圧と比較する比較動作」に訂正する。
ｂ．明りょうでない記載の釈明及び特許請求の範囲の減縮を目的として、特許請求の範囲の請求項３に記載される「消去動作終了毎に上記比較動作を複数回繰り返し、」を、「消去動作終了毎及び上記チャンネルホットエレクトロン注入による書込み動作終了毎に上記第１のゲート電圧と比較する比較動作を繰り返し、複数回繰り返した」に訂正する。
ｃ．明りょうでない記載の釈明及び誤記の訂正を目的として、発明の詳細な説明中の段落番号１５の「比較動作」を「第１のゲート電圧と比較する比較動作を行い、該メモリセルを構成するフローティングゲート型電界効果トランジスタの閾値電圧が上記第１のゲート電圧以下となるまで上記消去動作を繰り返し、しかる後に第２のゲート電圧と比較する比較動作」に訂正し、段落番号１６の「消去動作終了毎に上記比較動作を複数回繰り返し、」を「消去動作終了毎及び上記チャンネルホットエレクトロン注入による書込み動作終了毎に上記第１のゲート電圧と比較する比較動作を繰り返し、複数回繰り返した」に、「であるＹ。」を「である。」に訂正し、段落番号１９の「該メモリセルが過剰消去状態になっていないかどうかを確認する」を、「第１のゲート電圧と比較する比較動作を行う」に訂正し、段落番号２０の「消去動作毎に上記比較動作を行い、該比較動作の結果、所定回数以上、該メモリセルが消去状態でないと判断される」を、「消去動作毎及びチャンネルホットエレクトロン注入による書込み動作終了毎に上記第１のゲート電圧と比較する比較動作を繰り返し、複数回繰り返した該複数回の比較動作の結果がいずれも適正消去状態でないことを示している」に訂正する。
イ．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記ａ、ｂ、ｃの訂正事項に関する記載として、願書に添付した明細書（以下、「特許明細書」という。）の発明の詳細な説明には、段落番号４８に「メモリセルアレイ１１４に対して、短時間の間、消去動作を行う」、段落番号４９に「続いて、メモリセルアレイ１１４が消去状態であるかどうかの消去確認動作を行う」、「選択されたメモリセルを構成するＦＡＭＯＳのゲートには、３．４Ｖのゲート電圧Ｖｘ（第１のゲート電圧）が印加される」、「メモリセルが消去状態であるかどうかを判断する」、段落番号５０に「メモリセルが消去状態でないと判断した場合には」、「再度メモリセルアレイ１１４に対して短時間の消去動作を行い」、「消去確認動作等の処理を繰り返す」、段落５７に「各メモリセル毎に過剰消去確認動作を実行する」、「メモリセルが過剰消去状態であれば（Ｓ８１１でＮＯ）、該メモリセルを書き込み状態にする」、「ＦＡＭＯＳに対して、再度消去動作を実行することなく、全てのメモリセルに対して消去確認動作が行われる」と記載されている。
　よって上記ａ及びｂの訂正は、明りょうでない記載の釈明及び特許請求の範囲の減縮に該当し、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものでない。また上記ｃの訂正は、願書に添付した明細書に記載されている事項を明記したにすぎないものであるから、明りょうでない記載の釈明及び誤記の訂正を目的とするものであって、新規事項の追加に該当せず、また、実質的に特許請求の範囲を拡張し、変更するものでもない。
ウ．独立特許要件の判断
　訂正明細書の請求項１に係る発明（以下、「本件発明」という。）に対して、当審が通知した取消理由で引用した、本件出願の日前の他の出願であって、その出願後に出願公開された特願平２−１０９６０３号（特開平４−６６９８号公報）の願書に最初に添付した明細書又は図面（以下「先願明細書」という）には、フローティングゲート型電界効果トランジスタを備えたメモリセルを有する不揮発性半導体記憶装置において、フローティングゲート型電解効果トランジスタの閾値電圧を、第１のゲート電圧（Vthmax）及び第１のゲート電圧よりも低い第２のゲート電圧（Vthmin）と比較動作を実行し、閾値電圧が第１のゲート電圧以下、かつ、第２のゲート電圧以上である場合にのみ、フローティングゲート型電界効果トランジスタを備えたメモリセルが適正消去状態であると判断し、フローティングゲート型電解効果トランジスタの閾値電圧を第２のゲート電圧よりも低いと判断したとき、すべてのフローティングゲート型電解効果トランジスタにトンネル書込み動作を行い、低下しすぎた閾値電圧を上昇させる半導体記憶装置が記載されている。
（対比・判断）
　本件発明と上記先願明細書に記載の発明とを対比すると、先願明細書記載の発明は、本件発明を特定する事項である、「閾値電圧が上記第２のゲート電圧よりも低いと判断されたフローティングゲート型電解効果トランジスタのみに対してチャンネルホットエレクトロン注入による書込み動作を行い、低下しすぎた上記閾値電圧を上昇させる」事項が記載されていないので、本件請求項１乃至３に係る発明は、先願明細書記載の発明ではない。
　したがって、本件発明は特許出願の際独立して特許を受けることができるものである。
エ．むすび
　以上のとおりであるから、上記訂正は、特許法第１２０条の４第２項及び同条第３項で準用する第１２６条第２−４項の規定に適合するので、当該訂正を認める。
　
（３）特許異議の申立についての判断　
ア．本件発明
　請求項１乃至３に係る発明は、それぞれ、訂正後の特許請求の範囲の請求項１乃至３に記載された次の事項により特定されるとおりのものである。　
　請求項１は、「 フローティングゲート型電界効果トランジスタを備えたメモリセルを有する不揮発性半導体記憶装置において、第１のゲート電圧と、該第１のゲート電圧よりも低い第２のゲート電圧とを発生させるゲート電圧発生回路と、上記フローティングゲート型電界効果トランジスタの閾値電圧を、上記第１のゲート電圧及び上記第２のゲート電圧と比較する比較動作を実行し、該閾値電圧が上記第１のゲート電圧以下、かつ、上記第２のゲート電圧以上である場合にのみ、該フローティングゲート型電界効果トランジスタを備えたメモリセルが適正消去状態であると判断して確認信号を出力する検査回路を備え、該検査回路が該フローティングゲート型電界効果トランジスタの閾値電圧を上記第２のゲート電圧よりも低いと判断したとき、閾値電圧が上記第２のゲート電圧よりも低いと判断されたフローティングゲート型電界効果トランジスタのみに対してチャンネルホットエレクトロン注入による書込み動作を行い、低下しすぎた上記閾値電圧を上昇させることを特徴とする不揮発性半導体記憶装置。」
　請求項２は、「上記検査回路は、上記メモリセルに対する一定時間の消去動作終了毎に、上記第１のゲート電圧と比較する比較動作を行い、該メモリセルを構成するフローティングゲート型電界効果トランジスタの閾値電圧が上記第１のゲート電圧以下となるまで上記消去動作を繰り返し、しかる後に第２のゲート電圧と比較する比較動作を行い、該メモリセルを構成するフローティングゲート型電界効果トランジスタの閾値電圧が上記第１のゲート電圧以下、かつ、上記第２のゲート電圧以上である場合にのみ、該フローティングゲート型電界効果トランジスタを備えたメモリセルが適正消去状態であると判断し、確認信号を出力する請求項１記載の不揮発性半導体記憶装置。」
  請求項３は、「上記メモリセルに対する一定時間の消去動作終了毎及び上記チャンネルホットエレクトロン注入による書込み動作終了毎に上記第１のゲート電圧と比較する比較動作を繰り返し、複数回繰り返した該複数回の比較動作の結果がいずれも適正消去状態でないことを示していると、上記検査回路は消去不良信号を出力する請求項２記載の不揮発性半導体記憶装置。」
イ．申立ての理由の概要
　　申立人依田昌三は、証拠として甲第１号証（特開平４−２２２９９４号公報）及び甲第２号証（特開平４−６６９８号公報）を提出し、請求項１乃至３に係る発明は、特許法第２９条の２の規定に違反してなされたものであり、さらに、甲第３号証（Ｆｌａｓｈ　Ｍｅｍｏｒｙ　Ｐｒｏｄｕｃｔｓ　１９９０　Ｄａｔａ　Ｂｏｏｋ／Ｈａｎｄｂｏｏｋ（ＡＭＤ））を提出し、請求項１乃至３に係る発明は、第２９条第２項の規定に違反してなされたものであるから、特許を取り消すべきと主張している。
ウ．申立人が提出した甲各号証記載の発明
　甲第１号証には、「メモリセルとしてフローティングゲートのトランジスタを用いたＥＥＰＲＯＭにおいて、過消去状態となったメモリセルを正常な状態に回復させるために、メモリセルアレイの中に過消去状態になっているメモリセルを検出し、過消去状態になっているメモリセルを検出すると、メモリセルアレイに含まれる全てのメモリセルに対してトンネル書込を行う」点が記載されている。
　甲第２号証には、「メモリセルとしてフローティングゲートのトランジスタを用いたＦｌａｓｈ　ＥＥＰＲＯＭにおいて、過消去状態となったメモリセルを正常な状態に回復させるために、メモリセルアレイの中に過消去状態になっているメモリセルが存在するかをチェックし、過消去状態となったメモリセルが存在する場合には、全メモリセルに対してトンネル書込を行う」点が記載されている。
　甲第３号証には、「フラッシュメモリにおいて、メモリの消去後に消去が正常に行われたかを判断し、消去が正常に行われなかった場合には消去動作をやり直す」点が記載されている。
エ．判断
（特許法第２９条の２違反について）
　甲第１号証乃至第２号証には、いずれも本件請求項１乃至３に係る発明の構成要件である「閾値電圧が上記第２のゲート電圧よりも低いと判断されたフローティングゲート型電解効果トランジスタのみに対してチャンネルホットエレクトロン注入による書込み動作を行い、低下しすぎた上記閾値電圧を上昇させる」の記載がないので、本件請求項１乃至３に係る発明は、甲第１号証乃至甲第２号証に記載の発明と同一ではない。
（特許法第２９条第２項違反について）
　甲第３号証には、本件請求項１乃至３に係る発明の構成要件である「閾値電圧が上記第２のゲート電圧よりも低いと判断されたフローティングゲート型電解効果トランジスタのみに対してチャンネルホットエレクトロン注入による書込み動作を行い、低下しすぎた上記閾値電圧を上昇させる」の記載がなく、この当該構成要件により本件請求項１乃至３に係る発明は、「過剰消去セルのみに対して書き込みを行っているので、過剰消去セルに対する書き込みによって適正消去セルの閾電圧値が高くなってしまうことはなく、容易に全てのセルを適正消去閾電圧値に揃えることができる」という顕著な効果を奏するものである。
オ．むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件請求項１乃至３に係る発明の特許を取り消すことはできない。
　また、他に本件請求項１乃至３に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１２年３月９日（２０００．３．９）
【訂正の要旨】
１．特許第２８７０２６０号発明の特許請求の範囲請求項２の「比較動作」を、明りょうでない記載の釈明及び特許請求の範囲の減縮を目的として、「第１のゲート電圧と比較する比較動作を行い、該メモリセルを構成するフローティングゲート型電界効果トランジスタの閾値電圧が上記第１のゲート電圧以下となるまで上記消去動作を繰り返し、しかる後に第２のゲート電圧と比較する比較動作」と訂正する。
２．特許第２８７０２６０号発明の特許請求の範囲請求項３の「消去動作終了毎に上記比較動作を複数回繰り返し、」を、明りょうでない記載の釈明及び特許請求の範囲の減縮を目的として、「消去動作終了毎及び上記チャンネルホットエレクトロン注入による書込み動作終了毎に上記第１のゲート電圧と比較する比較動作を繰り返し、複数回繰り返した」と訂正する。
３．特許第２８７０２６０号発明の明細書段落番号１５の「比較動作」を、明りょうでない記載の釈明を目的として、「第１のゲート電圧と比較する比較動作を行い、該メモリセルを構成するフローティングゲート型電界効果トランジスタの閾値電圧が上記第１のゲート電圧以下となるまで上記消去動作を繰り返し、しかる後に第２のゲート電圧と比較する比較動作」と訂正する。
４．特許第２８７０２６０号発明の明細書段落番号１６の「消去動作終了毎に上記比較動作を複数回繰り返し、」及び「であるＹ。」を、明りょうでない記載の釈明及び誤記の訂正を目的として、「消去動作終了毎及び上記チャンネルホットエレクトロン注入による書込み動作終了毎に上記第１のゲート電圧と比較する比較動作を繰り返し、複数回繰り返した」及び「である。」と訂正する。
５．特許第２８７０２６０号発明の明細書段落番号１９の「該メモリが過剰消去状態になっていないかどうか確認する」を、明りょうでない記載の釈明を目的として、「第１のゲート電圧と比較する比較動作を行う」と訂正する。
６．特許第２８７０２６０号発明の明細書段落番号２０の「消去動作毎に上記比較動作を行い、該比較動作の結果、所定回数以上、該メモリセルが消去状態でないと判断される」を、明りょうでない記載の釈明を目的として、「消去動作毎及びチャンネルホットエレクトロン注入による書込み動作終了毎に上記第１のゲート電圧と比較する比較動作を繰り返し、複数回繰り返した該複数回の比較動作の結果がいずれも適正消去状態でないことを示している」と訂正する。
（５４）【発明の名称】
不揮発性半導体記憶装置
（５７）【特許請求の範囲】
　【請求項１】　フローティングゲート型電界効果トランジスタを備えたメモリセルを有する不揮発性半導体記憶装置において、
第１のゲート電圧と、該第１のゲート電圧よりも低い第２のゲート電圧とを発生させるゲート電圧発生回路と、上記フローティングゲート型電界効果トランジスタの閾値電圧を、上記第１のゲート電圧及び上記第２のゲート電圧と比較する比較動作を実行し、該閾値電圧が上記第１のゲート電圧以下、かつ、上記第２のゲート電圧以上である場合にのみ、該フローティングゲート型電界効果トランジスタを備えたメモリセルが適正消去状態であると判断して確認信号を出力する検査回路を備え、該検査回路が該フローティングゲート型電界効果トランジスタの閾値電圧を上記第２のゲート電圧よりも低いと判断したとき、閾値電圧が上記第２のゲート電圧よりも低いと判断されたフローティングゲート型電界効果トランジスタのみに対してチャンネルホットエレクトロン注入による書込み動作を行い、低下しすぎた上記閾値電圧を上昇させることを特徴とする不揮発性半導体記憶装置。
　【請求項２】　上記検査回路は、上記メモリセルに対する一定時間の消去動作終了毎に、上記
第１のゲート電圧と比較する比較動作を行い、該メモリセルを構成するフローティングゲート型電界効果トランジスタの閾値電圧が上記第１のゲート電圧以下となるまで上記消去動作を繰り返し、しかる後に第２のゲート電圧と比較する
　【請求項３】　上記メモリセルに対する一定時間の消去動作終了毎
及び上記チャンネルホットエレクトロン注入による書込み動作終了毎
第１のゲート電圧と比較する
繰り返し、
た
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】本発明は不揮発性半導体記憶装置、詳しくは電気的に一括消去可能でプログラム可能な不揮発性半導体記憶装置（フラッシュＥＥＰＲＯＭ）に関する。
　【０００２】
　【従来の技術】従来の不揮発性半導体記憶装置は、複数のメモリセルを行列状に配置したメモリセルアレイを有しており、それぞれのメモリセルは、フローティングゲートを備えた電界効果型トランジスタ（以下、ＦＡＭＯＳという）により構成されている。メモロセルアレイの各行にはワード線が配設されており、これらのワード線のいずれかが、行アドレスデコーダにより選択的に活性化される。さらに、メモリセルアレイの各列には、デジット線が配設されており、これらのデジット線のいずれかが、列アドレスデコーダにより活性化される。行アドレスデコーダと、列アドレスデコーダとにより、いずれかのセモリセルが選択される。デジット線にはセンス回路が接続されており、選択されたメモリセルのオン、または、オフの状態が検出される。
　【０００３】この不揮発性半導体記憶装置の消去動作においては、全てのメモリセルに対して同時に消去動作がなされる。まず、それぞれのメモリセルを構成するＦＡＭＯＳのソース電位を、一定時間の間、高電圧に切り換える。それぞれのＦＡＭＯＳのソースに高電圧が印加されると、Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング現象により、フローティングゲートに蓄積された電子が引き抜かれ、ＦＡＭＯＳの閾値電圧が低下する。このようにして、消去動作が行われる。なお、書き込み動作は、フローティングゲートに電子を注入し、閾値電圧を上昇させることにより行われる。
　【０００４】しかしながら、上記消去動作を過度に行うと、ＦＡＭＯＳの閾値電圧は負の電圧になってしまい、該ＦＡＭＯＳはデプレッション型になってしまう。デプレッション型になったＦＡＭＯＳを有するメモリセルは、該ＦＡＭＯＳのゲートにロウレベル（例えばＧＮＤ電位）が印加されたとしても、閾値電圧は負であることからオン状態となってしまう。すなわち、選択されないにも拘らず、デプレッション型になったＦＡＭＯＳは常にオンとなり、さらに、該ＦＡＭＯＳが接続されたデジット線もまた常にオンとなる。したがって、このデジット線に接続された他のメモリセルを活性化し、該メモリセルの状態を読みだそうとしても、該デジット線は常にオン状態であるため、該メモリセルの状態を読み出すのは不可能となる。
　【０００５】そこで、従来の不揮発性半導体記憶装置においては、メモリセルアレイに対して短時間の消去動作毎にＦＡＭＯＳの閾値電圧を確認しながら、ＦＡＭＯＳがデプレッション型にならないように消去動作を行っている。このような消去動作を行う不揮発性半導体記憶装置として、例えば、次の２種類の不揮発性半導体記憶装置が案出されている。第１の不揮発性半導体記憶装置は、ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ、Ｖｏｌ　２４ＮＯ５　ＯＣＴＯＢＥＲ　１９８９　Ｐ１２５９〜１２６４　”Ａ９０ｎｓＯｎｅ−ＭＩｌｌｉｏｎ　Ｅｒａｓｅ／Ｐｒｏｇｕｒａｍ　Ｃｙｃｌｅ　１−Ｍｂｉｔ　Ｆｌａｓｈ　ｍｅｍｏｒｙ”に示されるように、不揮発性半導体記憶装置外部からの制御により、前述の消去動作を行うものである。第２の不揮発性半導体記憶装置は、Ｓｙｍｍｐ　ＶＬＳＩ　Ｃｉｒｃ．ＤＩＧ．Ｔｅｃｈ．ｐｏｐｅｒｓ、Ｐ９９〜１００”Ａ　ＮＯＶＥＬ　ＡＵＴＯＭＡＴＩＣＥＲＡＳＥＴＥＣＨＮＩＱＵＥ　ＵＳＩＮＧ　ＩＮＴＥＲＮＡＬ　ＶＯＬＴＡＧＥＧＥ　ＮＥＲＡＴＯＲ　ＦＯＲ１ｌＭＢＩＴ　ＦＬＡＳＨ　ＥＥＰＲＯＭ”にて示されように、不揮発性半導体記憶装置内部にて、消去動作の制御を行うものである。以下に、それぞれの従来の不揮発性半導体記憶装置を図９、および、図１０のフローチャートを参照しながら説明する。
　【０００６】図９は、従来の第１の不揮発性半導体記憶装置の動作を示すフローチャートである。この不揮発性半導体記憶装置によれば、まず、全てのメモリセル群に、外部から”００Ｈ”を書き込む（Ｓ９０１）。すなわち、それぞれのＦＡＭＯＳのフローティングゲートに電子を注入し、これらのＦＡＭＯＳの閾値電圧を上昇させてると、全てのメモリセル群は書き込み状態になる。
　【０００７】次に、外部から消去コマンド（Ｓ９０２）と消去確認コマンド（Ｓ９０３）を不揮発性半導体記憶装置に与え（Ｓ９０２）、ＦＡＭＯＳは、完全な消去に必要な時間より十分短い時間間隔供給される制御電圧に応答してフローティングゲートから一部の電子を抜き出し、該不揮発性半導体記憶装置を消去状態に移行させ始める。消去動作は、全てのメモリセルに対して同時に実行され、１０ｍｓｅｃ経過後（Ｓ９０４）、消去検査コマンド（Ｓ９０５）を該不揮発性半導体記憶装置に与える。アドレス信号を先頭アドレスに設定し、アドレス信号により示されるメモリセル群のデータを読み出し（Ｓ９０６）、読み出されたデータが”ＦＦＨ”であるかどうかを判断することでメモリセルが消去状態であるかどうかを確認する（Ｓ９０７）。該メモリセルが十分な消去状態となっておらず、ＦＡＭＯＳの閾値電圧が低下していないために読み出されたデータが”ＦＦＨ”でない場合（Ｓ９０７でＮＯ）には、Ｓ９０２に戻り、Ｓ９０２〜Ｓ９０６を実行し、再度、メモリセルに対して消去動作を行う。
　【０００８】一方、該メモリセルが消去状態となり、ＦＡＭＯＳの閾値電圧が低下したために読み出されたデータが”ＦＦＨ”である場合（Ｓ９０７でＹＥＳ）には、続いて、アドレス信号が最終アドレスであるかどうかを判断する（Ｓ９０８）。このとき、アドレス信号は先頭アドレスに設定されているので、ステップＳ９０８の判断の結果はＮＯとなり、アドレス信号をインクリメントした後（Ｓ９０９）、ステップＳ９０５に戻る。アドレス信号が最終アドレスに達するまでアドレスを歩進させつつ、Ｓ９０２〜Ｓ９０９を実行し、全てのメモリセルが消去状態であるかどうかを判断する。このようにして、全てのメモリセル群が消去状態であると判断され、アドレス信号が最終アドレスに達するとＳ９０８の判断結果がＹＥＳとなるので、外部から読み出しコマンドを与えた後（Ｓ９１０）、消去／検査動作がすべて終了する。
　【０００９】続いて、従来の第２の不揮発性半導体記憶装置の動作を図１０のフローチャートを参照しながら説明する。この不揮発性半導体記憶装置は、外部から自動消去コマンドを与えられると（Ｓ１０１）、該不揮発性半導体記憶装置内部で、ステップＳ１０２〜Ｓ１１０の消去、及び、消去確認動作を自動的に実行するものである。すなわち、外部から自動消去コマンドを与えると（Ｓ１０１）、該不揮発性半導体記憶装置内部において消去動作中であることを示すステイタスを発生し、同時に、先頭アドレスで示されるメモリセルに”００Ｈ”を書き込む（Ｓ１０２）。現在のアドレスが最終アドレスか否かを判断しつつ（Ｓ１０３）、アドレス信号をインクリメントしながら（Ｓ１０４）全てのメモリセルに対して”００Ｈ”を書き込む。全てのメモリセルに”００Ｈ”を書き込み、アドレスが最終アドレスに達すると（Ｓ１０３でＹＥＳ）、次に、同時に全てのメモリセルに対して短時間の間、消去動作を行う。（Ｓ１０５）。
　【００１０】全てのメモリセルに対して同時に短時間の消去動作を行った後（Ｓ１０５）、アドレス信号を先頭アドレスに設定し、先頭アドレスにて示されるメモリセルの消去状態の確認を行う（Ｓ１０６）。この消去確認は、例えば、内部電源電圧を通常の５Ｖから３．２Ｖに自動的に設定し、該メモリセルを構成するＦＡＭＯＳのゲートに３．４Ｖの電圧を印加したときに、オン状態になるかどうかを確認することにより行われる。ＦＡＭＯＳの閾値電圧が低下していないために該ＦＡＭＯＳがオフ状態となり、該メモリセルが消去状態でないと確認された場合には（Ｓ１０６でＮＯ）、Ｓ１０５に戻り、再度、全てのメモリセルに対して消去動作を繰り返す。
　【００１１】先頭アドレスで示されるメモリセルが消去状態であると確認された場合には（Ｓ１０６でＹＥＳ）、次のステップに進み、現在のアドレス信号の値が最終アドレスに達したかどうかを判断する（Ｓ１０７）。このとき、アドレス信号の値は先頭アドレスに設定されているため、Ｓ１０７の判断の結果は、ＮＯとなり、ステップＳ１０８に進む。ステップＳ１０８において、アドレス信号の値をインクリメントし、消去確認を行う（Ｓ１０６）。全てのメモリセルが消去状態であると確認され、アドレス信号の値が最終アドレスに達すると（Ｓ１０７でＹＥＳ）、消去動作が終了したことを示すステイタス信号を発生させる（Ｓ１０９）。さらに、消去動作中であることを示すステイタス信号を解除（Ｓ１０９）し、消去動作が終了する。しかしながら、いずれかのアドレス指定されたメモリセル群がＳ１０６で未だ消去状態でないと判断されると、Ｓ１０５に戻り、再び消去が繰り返される。
　【００１２】
　【発明が解決しようとする課題】しかしながら、従来の不揮発性半導体記憶装置にあっては、全てのメモリセルに対して短時間の消去動作を繰り返しつつメモリセル群がら読み出されたデータが論理レベルにおいて反転しているか否かを判断しているに過ぎないので、データは反転しているもののＦＡＭＯＳの閾値は負電圧領域に移行しており、デプレッション型になるという過剰消去状態が発生していることがあった。かかる、過消去状態は単に論理レベルの反転のみでは検出できず、不揮発性半導体記憶装置から読み出されるデータの信頼性が低いという問題があった。
　【００１３】
　【発明の目的】そこで、本発明は不揮発性半導体記憶装置において、メモリセルが過剰消去状態となることを防止することをその目的としている。
　【００１４】
　【課題を解決するための手段】請求項１に記載された発明に係る不揮発性半導体記憶装置は、フローティングゲート型電界効果トランジスタを備えたメモリセルを有する不揮発性半導体記憶装置において、第１のゲート電圧と、該第１のゲート電圧よりも低い第２のゲート電圧とを発生させるゲート電圧発生回路と、上記フローティングゲート型電界効果トランジスタの閾値電圧を、上記第１のゲート電圧および上記第２のゲート電圧と比較する比較動作を実行し、該閾値電圧が上記第１のゲート電圧以下、かつ、上記第２のゲート電圧以上である場合にのみ、該フローティングゲート型電界効果トランジスタを備えたメモリセルが適正消去状態であると判断して確認信号を出力する検査回路を備え、該検査回路が該フローティングゲート型電界効果トランジスタの閾値電圧を上記第２のゲート電圧よりも低いと判断したとき、閾値電圧が上記第２のゲート電圧よりも低いと判断されたフローティングゲート型電界効果トランジスタのみに対してチャンネルホットエレクトロン注入による書込み動作を行い、低下しすぎた上記閾値電圧を上昇させることを特徴とする。
　【００１５】請求項２記載の発明に係る不揮発性半導体記憶装置は、上記検査回路は、上記メモリセルに対する一定時間の消去動作終了毎に、上記
第１のゲート電圧と比較する比較動作を行い、該メモリセルを構成するフローティングゲート型電界効果トランジスタの閾値電圧が上記第１のゲート電圧以下となるまで上記消去動作を繰り返し、しかる後に第２のゲート電圧と比較する
　【００１６】請求項３記載の発明に係る不揮発性半導体記憶装置は、上記メモリセルに対する一定時間の消去動作終了毎
及び上記チャンネルホットエレクトロン注入による書込み動作終了毎
第１のゲート電圧と比較する
繰り返し、
た
る。
　【００１７】
　【作用】請求項１記載の発明に係る不揮発性半導体記憶装置において、メモリセルに対して消去動作を行う。ゲート電圧発生回路は、第１のゲート電圧と、第２のゲート電圧とを発生させる。制御回路は、上記メモリセルを構成するフローティングゲート型電界効果トランジスタのゲートに、上記第１のゲート電圧および上記第２のゲート電圧を順次印加する。上記第１のゲート電圧を該フローティングゲート型電界効果トランジスタに印加した場合に、該フローティングゲート型電界効果トランジスタがオン状態となるかどうかを調べることにより、該フローティングゲート型電界効果トランジスタの閾値電圧と、上記第１のゲート電圧との大小を制御回路は比較する。同様に、該フローティングゲート型電界効果トランジスタの閾値電圧と上記第２のゲート電圧との大小を比較し過消去状態の発生の有無を判断する。これらの比較結果に基づき、制御回路は、該閾値電圧が、上記第１のゲート電圧以下、かつ、上記第２のゲート電圧以上であるかどうかを判断する。さらに、この判断結果に基づき、該閾値電圧が上記第１のゲート電圧以下（すなわち、論理レベルの判断が可能な閾値）、かつ、上記第２のゲート電圧以上（すなわち、過消去を示す閾値ではない）である場合にのみ、該フローティングゲート型電界効果トランジスタを備えたメモリセルが適正消去状態であると判断し、確認信号を出力する。
　【００１８】上記認信号が出力された場合には、上記メモリセルは論理レベルの判別可能で過消去状態ではないと判断できる。このため、上記消去確認信号が出力されるまで、上記メモリセルに対して消去動作を実行することにより、該メモリセルが過剰消去状態になるのを防止することができる。
　【００１９】請求項２記載の発明に係る不揮発性半導体記憶装置は、上記メモリセルに対して、一定時間毎に消去動作を行う。この消去動作毎に、
第１のゲート電圧と比較する比較動作を行う
　【００２０】請求項３記載の発明に係る不揮発性半導体記憶装置は、請求項２記載の制御回路は、上記メモリセルに対する一定時間の消去動作毎
及びチャンネルホットエレクトロン注入による書込み動作終了毎
第１のゲート電圧と比較する
繰り返し、複数回繰り返した該複数回の比較動作の結果がいずれも適正消去状態でないことを示している
　【００２１】
　【実施例】以下に、本発明の実施例を図面を参照しながら説明する。
　【００２２】図１は、本発明の第１実施例に係る不揮発性半導体記憶装置を示すブロック図である。メモリセルアレイ１１４は、ｍ行ｎ列のマトリクス状に配列されたｍ×ｎ個のメモリセルを有して構成されている。それぞれのメモリセルは、電気的消去、および、読み書き可能であり、ＦＡＭＯＳ構造である。メモリセルアレイ１１４の各行のＦＡＭＯＳの制御ゲートは、ワード線Ｗ１〜Ｗｍに接続されている。これらのワード線Ｗ１〜Ｗｍのいずれかが、アドレスバッファ１０５を介して入力されたアドレス信号により、選択的に活性化される。メモリセルアレイ１１４の各列には、デジット線（図示されていない）が設けられており、各列のＦＡＭＯＳのドレインにそれぞれ接続されている。これらのデジット線は、列選択回路１１３に接続されている。アドレス信号に対応して、列デコーダ１１０は選択回路１１３に接続されたデジット線のいずれかを選択的に活性化させる。したがって、列デコーダ１１０と行デコーダ１１２により、メモリセルアレイ１１４のうちのいずれかのメモリセルが選択される。
　【００２３】センス回路１０８は差動増幅器よりなり、デジット線に接続されたメモリセルがオン、または、オフ状態であるかを検出するものである。センス回路１０８から出力された出力デー夕は、データ入出力バッファ１０６を介して、不揮発性半導体記憶装置外部に出力される。
　【００２４】制御回路１０１は、不揮発性半導体記憶装置外部からのコマンドを受け、書き込み動作、消去動作、および、読み出し動作を制御する回路である。入力されたコマンドに対応して、消去電圧発生回路１０２、書き込み電圧発生回路１０３、ゲート電圧発生回路１０４、アドレスカウンタ１１１等を制御する機能を有している。
　【００２５】消去電圧発生回路１０２は、上記制御回路１０１からの制御御信号を受け、メモリセルアレイ１１４を構成する全てのＦＡＭＯＳのソースの電位を制御する回路である。消去動作時にはＦＡＭＯＳのソース電位を約１２Ｖに設定し、消去動作時以外にはＦＡＭＯＳのソース電位をＧＮＤ電位に設定する。それぞれのＦＡＭＯＳのソースに高電圧を印加し、コントロールゲートをハイレベルにすると、Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ　トンネリング現象により、フローティングゲートに蓄積された電子が引き抜かれ、ＦＡＭＯＳの閾値電圧が十分に低下する。この状態が消去状態である。
　【００２６】書き込み電圧発生回路１０３は、書き込み動作時において、いずれかのデジット線の電位を、選択的に高電圧（９Ｖ）にするとともに、ワード線ＷＷ１〜Ｗｍのうちのいずれかを選択的に高電圧（１４Ｖ）に設定する機能を有している。さらに、書き込み回路１０７は、データ入出力バッファ１０６を介して入力されたデータに従い、デジット線に高電圧（１４Ｖ）を印加させるかどうかを決定する回路である。デジット線を介してＦＯＭＯＳのドレインに高電圧（１４Ｖ）が印加されると、ホットエレクトロンが発生し、このホットエレクトロンがフローティングゲートに注入され、閾値電圧が上昇する。すなわち、該メモリセルは書き込み状態となる。
　【００２７】ゲート電圧発生回路１０４は、ワード線Ｗ１〜Ｗｍを介してＦＡＭＯＳのゲートに印加するゲート電圧を発生させる回路である。このゲート電圧発生回路１０４は、メモリセルが消去状態であるかどうかを確認する消去確認動作時には、第１のゲート電圧（約３．４Ｖ）を発生させ、該メモリセルが過剰消去動作状態であるかどうかを確認する過剰消去確認動作時には、第２のゲート電圧（約１．０Ｖ）を発生させる。このように、ＦＡＭＯＳに印加するゲート電圧を変更し、該ＦＡＭＯＳがオン状態となるかどうかを確認することにより、該ＦＡＭＯＳの閾値電圧を調べることができる。この結果、メモリセルが適正な消去状態であるかどうかが判断される。なお、このゲート電圧発生回路１０４については、後で詳細に説明する。
　【００２８】データ比較回路１０９は、上記第１のゲート電圧、または、上記第２のゲート電圧をＦＡＭＯＳ印加したときに、センス回路１０８から出力されたデータに基づき、該ＦＡＭＳＯＳの閾値電圧と第１のゲート電圧、および、第２のゲート電圧との比較を行う回路である。
　【００２９】アドレスカウンタ１１１は、制御回路１０１からの制御信号を受け、アドレス信号を自動的にインクリメントする回路である。メモリセルを順次アクセスしながら、メモリセルが消去状態であるか、あるいは、過剰消去状態になっていいないかをどうかを自動的に確認する際に活性化する。なお、このアドレスカウンタ１１１については、後で詳細に説明する。
　【００３０】エラーフラグカウンタカウンタ１１５は、それぞれのメモリセルが消去確認動作、および、過剰消去確認動を行った回数をエラーフラグとして記憶するカウンタである。このカウンタの値が一定値以上になると、制御回路１０１はメモリセルアレイがっ消去不良である信号を出力する。
　【００３１】図２は、ゲート電圧発生回路１０４を示す回路図である。
　【００３２】このゲート電圧発生回路１０４は、制御回路１０１から、制御信号ＰＶＥＲ、ＥＶＥＲ１、ＥＶＥＲ２を受け、これらの制御信号に従いゲート電圧を発生させる回路である。制御信号ＰＶＥＲは書き込み確認動作時に活性化レベルに移行し、制御信号ＥＶＥＲ１は消去確認動作時に活性化レベルに移行し、制御信号ＥＶＥＲ２は過剰消去確認動作時に活性化レベルに移行する。また、チップイネーブル信号ＣＥがロウレベルになると、本不揮発性半導体記憶装置が活性される。
　【００３３】バッファ２０１〜２０４は、０〜５Ｖの振幅を有する入力信号を、０〜Ｖｐｐ（例えば約１２Ｖ）の振幅を有する出力信号に変換する回路である。それぞれの、バッファ２０１〜２０４は、インバータと、Ｐチャンネル型電界効果トランジスタ（以下、ＰＦＥＴという）と、Ｎチャンネル型電界効果トランジスタ（以下、ＮＦＥＴという）とを有して構成されている。
　【００３４】抵抗回路２００は、電源Ｖｐｐ（約１２Ｖ）とＧＮＤとの間に複数の抵抗（約１２０個）を直列に接続して構成されている。チップイネーブル信号ＣＥが活性化し、ロウレベルとなると、バッファ２０１からの出力電圧もまたロウレベルとなり、ＰＦＥＴ２１０はオンとなる。すると、抵抗回路２００に電源Ｖｐｐから電流が流れ込み、節点Ｎ１〜Ｎ１２０にどれぞれ異なった電圧が生じる。
　【００３５】制御信号ＰＶＥＲがハイレベルとなると、ＮＦＥＴ２１１がオンとなり、節点Ｎ７６に生じた電圧（７．６Ｖ）が節点２１６に出力される。同様に、制御信号ＥＶＥＲ１がハイレベルとなると、３．４Ｖが出力され、制御信号ＥＶＥＲ２がハイレベルとなると、１，０Ｖが出力される。制御信号ＰＶＥＲ、ＥＶＥＲ１、ＥＶＥＲ２のうち、少なくともいずれかがハイレベルとなると、ＯＲゲート２０９は活性化し、低閾値電圧を有するＮＦＥＴ２１７はオフとなる。よって、制御信号ＰＶＥＲ，ＥＶＥＲ１，ＥＶＥＲ２により決定される電圧が出力端子２１５に出力される。すなわち、書き込み確認動作時には、７．６Ｖのゲート電圧Ｖｘが出力され、消去確認動作時には、３．４Ｖのゲート電圧Ｖｘが出力され、過剰消去確認動作時には、１．０Ｖのゲート電圧Ｖｘが出力される。制御信号ＰＶＥＲ、ＥＶＥＲ１、ＥＶＥＲ２の全てが、ロウレベルである場合には、ＮＦＥＴ２１７ハオンとなり、ゲート電圧ＶｘはＶｃｃ（約５Ｖ）に設定される。
　【００３６】図３は、行デコーダ１１２の一部を示す回路図である。
　【００３７】この行デコーダ１１２は、入力されたアドレス信号に対応して、ワード線Ｗ１〜Ｗｍのうちのいずれかを活性化させるとともに、ワード線Ｗ１〜Ｗｍの電位を決定する回路である。アドレスバッファ１０５から出力されたアドレス信号は、アドレス信号線を介して行デコーダ１１２に入力される。アドレス信号は、ＮＡＮＤゲート３０１〜３０ｍにそれぞれ入力され、アドレス信号に対応していずれかがのＮＡＮＤゲートが活性化する。例えば、ＮＡＮＤゲート３０１が活性化したとする。すると、ＮＡＮＤゲート３０１からは、ロウレベルの信号が出力される。このとき、該不揮発性半導体記憶装置が過剰消去確認動作中でなく、制御信号ＥＶＥＲ２がロウレベルであれば、ＮＡＮＤゲート３１１のみが非活性化し、ハイレベルの信号がＮＦＥＴ３２１を介してインバータ３３１に入力される。
　【００３８】インバータ３３１からは、ロウレベルの信号が出力され、このロウレベルの信号はさらに、インバータ３４１に入力される。インバータ３４１〜３４ｍには、ゲート電圧発生回路１０４から出力されたゲート電圧が電源として印加されている。よって、インバータ３４１から、ゲート電圧Ｖｘに等しい電圧のハイレベルの信号がワード線Ｗ１に出力される。したがって、ワード線Ｗ１を介して、ゲート電圧ＶｘがＦＡＭＯＳ３５１等のゲトートに印加される。ゲート電圧Ｖｘは、動作モードに応じて１．０Ｖ、３．４Ｖ、５．０Ｖ、７．６Ｖのいずれかの電圧が選択されるので、ＦＡＭＯＳ３５１等にもこれらの電圧のうちのいずれかの電圧が印加される。
　【００３９】活性化していないワード線Ｗ２〜Ｗｍはロウレベルとなっており、ＦＡＭＯＳ３５２〜３５ｍのゲートの電圧はＧＮＤ電位と略等しくなる。また、該不揮発性半導体記憶装置が過剰消去確認動作中の場合には、制御信号ＥＶＥＲ２がハイレベルとなり、インバータ３１１〜３１ｍは全て非活性化し、ハイレベルの信号を出力する。したがって、インバータ３４１〜３４ｍの出力端子はハイレベルとなる。ところで、過剰消去確認動作中の場合には、ゲート電圧Ｖｘの電圧は３．４Ｖであるため、インバータ３４１〜３４ｍに接続されたワード線Ｗ１〜Ｗｍの電圧は３．４Ｖとなる。よって、全てのメモリセル３５１〜３５ｍ等のゲートに３．４Ｖのゲート電圧Ｖｘが印加される。
　【００４０】図４はアドレスカウンタ１１１を示す回路図である。
　【００４１】このアドレスカウンタ１１１は、制御回路１０１から出力されたクロックφをカウントして、カウントしたデータをアドレス信号Ｑ０〜Ｑ１４としてアドレスバッファ１０５に出力するものである。図４に示されるように、このアドレスカウンタ１１１は、クロックφを順次分周するフリップフロップ４００〜４１４と、インバータ４１５と、これらのフリップフロップ４００〜４１４のリセット端子Ｒを制御するためのＮＡＮＤゲートＮＡＮＤゲート４１６、ＮＯＲゲート４１７、４１８、インバータ４１９とを含んで構成されている。フリップフロップ４００〜４１４は直列に接続されており、フリップフロップ４００〜４１４からのアドレス信号Ｑ０〜Ｑ１４は、それぞれ、次段のフリップフロップに入力されている。
　【００４２】図５は、上記フリップフロップ４００〜４１４を示す回路図である。入力端子丁，ＣＴにそれぞれ相補データが入力されると、この相補データの１／２周期の相補データが出力端子Ｑ、ＣＱに出力される。
　【００４３】図６はアドレスカウンタ１１１の動作を示すタイミングチャートである。時刻丁０〜Ｔ１の間、リセット信号ＲＳＴがハイレベルとなると、ＮＯＲゲート４４８、インバータ４４９を介してハイレベルの信号がフリップフロップ４００〜４１４のリセット端子Ｒに入力される。すると、フリップフロップ４００〜４１４は、リセット状態となり、分周の動作が禁止される。時刻丁１にリセット線号ＲＳＴがハイレベルからロウレベルに移行すると、フリップフロップ４００〜４１４は分周の動作を開始する。
　【００４４】まず、フリップフロップ４００に入力されたクロックφの状態が、Ｔ１〜Ｔ３の間に一巡すると、フリップフロップ４００からのアドレス信号Ｑ０は、ロウレベルからハイレベルに移行する。さらに、クロックφの状態が、時刻丁２〜Ｔ３の間に一巡すると、アドレス信号Ｑ０は、ハイレベルからロウレベルに移行する。時刻丁４にアドレス信号Ｑ０がロウレベルからハイレベルになり、状態が一巡すると、フリップフロップ４０１からのアドレス信号Ｑ１はロウレベルからハイレベルに移行する。以下、同様に、クロックφを順次分周したアドレス信号Ｑ０〜Ｑ１４が出力される。アドレス信号Ｑ０を最下位ビットとし、アドレス信号Ｑ１４を最上位ビットとすると、アドレス信号Ｑ０〜Ｑ１４全体で示されるデータは、クロックφの変化に従い、順次、インクリメントされることになる。このアドレス信号に従い、メモリセルを順次アクセスしながら、消去確認動作、あるいは、過剰消去確認動作が行われる。アドレス信号Ｑ０〜Ｑ１４が全てハイレベルになると、ＮＡＮＤゲート４１６は活性化し、フリップフロップ４００〜４１４のリセット端子Ｒにハイレベルの信号が印加っされ、フリップフロップ４００〜４１４はリセット状態になる。
　【００４５】次に、本実施例に係る不揮発性半導体記憶装置の消去動作を図７のフローチャートを参照しながら説明する。このフローチャートにおいて、エラーフラグ１、２の変数が使用される。このエラーフラグ１は、メモリセルが消去状態でないと判断される度に、インクリメントされる変数であり、エラーフラグ２は、メモリセルが過剰消去状態であると判断される度にインクリメントされる変数である。なお、これらのエラーフラグ１、２はエラーフラグカウンタ１１５により、その値を保持されている。
　【００４６】制御回路１０１に、自動消去用コマンドを入力し、消去動作を開始させる（Ｓ７０９）。このとき、同時に、エラーフラグ１、２をクリアし、消去動作が開始したことを示すステータス信号を発生させる。メモリセルアレイ１１４を構成するＦＡＭＯＳのソース電位をＧＮＤに設定し、書き込み可能な状態にする。次に、アドレス信号を先頭アドレスに設定し、列デコーダ１１０、行デコーダ１１２は、先頭アドレスに対応したメモリセルを選択する。選択されたメモリセルを構成するＦＡＭＯＳのゲートには、高ゲート電圧が印加され、ドレインには、書き込み回路から高電圧が印加される。すると、選択されたＦＡＭＯＳのフローティングゲートにホットエレクトロンが注入され、閾値電圧は上昇する。よって、先頭アドレスにより示されるメモリセルに”０”が書き込まれた状態となる（Ｓ７０２）。
　【００４７】次に、アドレス信号が最終アドレスに達したかどうかを判断する（Ｓ７０３）。このときアドレス信号は先頭アドレスに設定されているため、ステップＳ７０３の判断結果はＮＯとなるので、ステップＳ７０４に進み、アドレス信号をインクリメントする（Ｓ７０４）。アドレス信号が最終アドレスに達するまで、アドレスをインクリメントしながら、アドレス信号で示されるメモリセルを書き込み状態にする（Ｓ７０２〜Ｓ７０４）。全てのメモリセルを書き込み状態にし、アドレス信号が最終アドレスに達すると（Ｓ７０３でＹＥＳ）、ステップＳ７０５に進む。
　【００４８】次に、メモリセルアレイ１１４に対して、短時間の間、消去動作を行う（Ｓ７０）。すなわち、消去電圧発生回路１０２により、メモリセルアレイ１１４を構成する全てのＦＡＭＯＳのソース電位を１２Ｖに切り替え、ワード線Ｗ１〜Ｗｍの電位をハイレベルに設定する。すると、Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ　トンネリング現象により、全てのＦＡＭＯＳのフローティングゲートに蓄積された電子が引き抜かれ、ＦＡＭＯＳの閾値電圧が低下する。このようにして、短時間の消去動作を行う。
　【００４９】続いて、メモリセルアレイ１１４が消去状態であるかどうかの消去確認動作を行う（Ｓ７０６）。消去確認動作においては、制御回路１０１から出力された制御信号ＥＶＥＲ１がハイレベルとなり、ゲート電圧発生回路１０４から出力されるゲート電圧Ｖｘの電圧は３．４Ｖになる。アドレス信号を先頭アドレスに設定し、列デコーダ１１０、行デコーダ１１２により先頭アドレスで示されるメモリセルを選択する。選択されたメモリセルを構成するＦＡＭＯＳのゲートには、３．４Ｖのゲート電圧Ｖｘ（第１のゲート電圧）が印加される。このとき、該ＦＡＭＯＳが消去状態であり、閾値電圧が十分に低下していれば、該ＦＡＭＯＳはオンとなり、センス回路１０８からはロウレベルのデータが出力される。データ比較回路１０９は、センス回路１０８からの出力データに従い、ＦＡＭＯＳの閾値電圧とゲート電圧Ｖｘとの大小を推定する。すなわち、出力データがロウレベルであれば、ＦＡＭＯＳの閾値電圧はゲート電圧Ｖｘよりも低いと推定し、出力データがハイレベルであれば、ＦＡＭＳＯＳの閾値電圧はゲート電圧Ｖｘよりも高いと推定する。制御回路１０１は該推定結果に基づき、メモリセルが消去状態であるかどうかを判断する。
　【００５０】制御回路１０１が、先頭アドレスで示されたメモリセルが消去状態でないと判断した場合には（Ｓ７０６でＮＯ）、エラーフラグ１をインクリメントした後、エラーフラグ１と予め定められた定数Ｍとの大小判断を行う（Ｓ７０８）。エラーフラグ１が定数Ｍ以上の場合（Ｓ７０８でＮＯ）には、消去不良を示す内部フラグを立てて（Ｓ７１３）、ステイタス信号を出力した後（Ｓ７１４）、さらに、リセット消去後（Ｓ７１５）、消去動作を終了させる。一方、エラーフラグ１が定数Ｍよりも低い場合には（Ｓ７０８でＹＥＳ）、再度メモリセルアレイ１１４に対して短時間の消去動作を行い（Ｓ７０５）、さらに消去確認動作を実行する（Ｓ７０６）。先頭アドレスで示されるメモリセルが消去状態であると判断されると、（Ｓ７０６でＹＥＳ）、アドレス信号をインクリメントしながら（Ｓ７１０）、上記消去確認動作等の処理を繰り返す。アドレスが最終アドレスに達し、全てのメモリセルに対する消去確認動作が終了すると（Ｓ７０９でＹＥＳ）、続いて、ステップＳ７１４の過剰消去確認動作を実行する。
　【００５１】制御回路１０１は制御信号ＥＶＥＲ２をハイレベルに設定すると、ゲート電圧発生回路１０４から、１．０Ｖのゲート電圧Ｖｘ（第２のゲート電圧）が出力される。ここで、行デコーダ１１２においては、制御信号ＥＶＥＲ２がハイレベルであることから、アドレス信号の値に拘らず、ワード線Ｗ１〜Ｗｍには１．０Ｖのゲート電圧が印加される。すなわち、全てのＦＡＭＯＳのゲートに１．０Ｖのゲート電圧が印加される。列デコーダ１１０はアドレス信号に対応したデジット線を選択する。選択されたデジット線に接続されたメモリセルのうちのいずれかが過剰消去状態である場合には、デジット線は接地され、センス回路１０８からの出力データはロウレベルとなる。消去確認動作と同様に、センス回路１０６からの出力データに基づき、ＦＡＭＯＳの閾値電圧とゲート電圧Ｖｘとの大小を推定判断することにより、過剰消去確認動作を行う。
　【００５２】列デコーダ１１０により、メモリセルアレイ１１４の各列について、過剰消去確認動作を行う（Ｓ７１１）。いずれかの列のメモレセルが過剰消去状態であると判断されると（Ｓ７１１でＮＯ）、エラーフラグ２をインクリメントした後、ステップＳ７１２を実行する。エラーフラグ２が定数Ｎよりも小さい場合には（Ｓ７１２でＹＥＳ）、ステップＳ７０２〜Ｓ７０９で示される書き込み、消去、消去確認動作等を繰り返す。ステップＳ７０２の書き込み動作から繰り返すのは、低下しすぎた閾値電圧を、上昇させるためである。書き込み、消去動作を繰り返しても、過剰消去であると判断され、エラーフラグ２の値が定数Ｎ以上になると（Ｓ７１２でＮＯ）、消去不良フラグを立てて（Ｓ７１３）、ステイタス信号を出力した後（Ｓ７１４）、さらに、リセット消去後（Ｓ７１５）、消去動作を終了させる。
　【００５３】一歩、全ての列のメモリセルが過剰消去状態でないと、判断されると（Ｓ７１１でＹＥＳ）、ステイタス信号を出力し（Ｓ７１４）、リセット消去後（Ｓ７１５）、消去動作を終了させる。
　【００５４】このようにして、該不揮発性半導体記憶装置の消去動作が行われる。本実施例に係る不揮発性半導体記憶装置によれば、消去確認動作のほか、過剰消去確認動作をも実行している。このため、消去動作の結果、全てのメモリセルは過剰消去状態になることなく、消去状態になる。すなわち、全てのメモリセルが適正消去状態となっている。
　【００５５】図８は本発明の第２実施例に係る不揮発性半導体記憶装置の消去動作を示すフローチャートである。
　【００５６】本実施例に係る不揮発性半導体記憶装置の回路構成は、上記第１実施例に係る不揮発性半導体記憶装置の回路構成と同一に構成されている。よって、本実施例の構成については説明を省略する。本実施例に係る不揮発性半導体記憶装置の消去動作は、過剰消去確認動作を各メモリセル毎に実行する点において、第１実施例に係る不揮発性半導体記憶装置の消去動作と異なる。図８のフローチャートにおけるステップＳ８０１〜Ｓ８１１までの動作は、図７のフローチャートにおけるステップＳ７０１〜Ｓ７１０の動作と同一であるため、説明を省略し、ステップＳ８１１〜Ｓ８１６で示される動作を中心に説明する。
　【００５７】ステップＳ８１１の過剰消去確認動作においては、上記、ステップＳ７１１の過剰消去確認動作と異なり、各メモリセル毎に過剰消去確認動作を実行する。すなわち、アドレス信号を先頭アドレスに設定し、先頭アドレスで示されるメモリセルに対して、過剰消去確認動作を実行する。この結果、該メモリセルが過剰消去状態であれば（Ｓ８１１でＮＯ）、該メモリセルを書き込み状態にする（Ｓ８１２）。なお、このステップＳ８１２における書き込み動作は、短時間の間に行われるため、該ＦＡＭＯＳの閾値電圧は、消去状態における閾値電圧と略等しい電圧に上昇する。よって、該ＦＡＭＯＳに対して、再度消去動作を実行することなく、全てのメモリセルに対して消去確認動作が行われる（Ｓ８０６〜Ｓ８１０）。
　【００５８】一方、ステップＳ８１１のお過剰消去確認動作において、先頭アドレスで示されるメモリセルが、過剰消去状態でないと判断されると（Ｓ８１１でＹＥＳ）、アドレス信号が最終アドレスに達するまでアドレス信号をインクリメントし（Ｓ８１４）、過剰消去確認動作を行う。全てのメモリセルに対して過剰消去確認動作が終了し、アドレス信号が最終アドレスに達すると（Ｓ８１３でＹＥＳ）、ステイタス信号を出力し（Ｓ８１４）、リセット消去後（Ｓ８１５）、消去動作を終了させる。
　【００５９】本実施例に係る不揮発性半導体記憶装置は、過剰消去確認動作をメモリセル毎に実行し、過剰消去であると確認された場合には、消去動作を行うことなく、短時間の書き込み動作蚤を行っている。このため、上記第１実施例の不揮発性半導体記憶装置に比べ、消去に要する時間を短縮することができる。
　【００６０】本発明によれば、メモリセルアレイ１１４に対する消去動作の後、従来の消去確認動作の他、メモリセルアレイ１１４が過剰消去状態になっていないかどうかを確認する過剰消去確認動作をも実行している。このため、消去動作の結果、メモリセルアレイ１１４が過剰消去状態となることなく、消去状態となる。すなわち、メモリセルが適正消去状態となっている。このように、消去動作の結果、メモリセルが過剰消去状態となることを防止することができ、過剰消去状態であるメモリセルに起因して、従来技術にて上述したような異常動作を防止することができる。
　【００６１】
　【発明の効果】以上説明してきたように、本発明によれば不揮発性半導体記憶装置において、メモリセルに対して消去動作を行った結果、該メモリセルが過剰消去状態となるのを防止することができる。
【図面の簡単な説明】
　【図１】本発明の第１実施例に係る不揮発性半導体記憶装置を示すブロック図である。
　【図２】本発明の第１実施例に係る不揮発性半導体記憶装置のゲート電圧発生回路を示す回路図である。
　【図３】本発明の第１実施例にに係る不揮発性半導体記憶装置の行デコーダの一部を示す回路図である。
　【図４】本発明の第１実施例に係る不揮発性半導体記憶装置のアドレスカウンタを示す回路図である。
　【図５】本発明の第１実施例に係る不揮発性半導体記憶装置のフリップフロップを示す回路図である。
　【図６】本発明の第１実施例に係る不揮発性半導体記憶装置のアドレスカウンタの動作を示すタイミングチャートである。
　【図７】本発明の第１実施例に係る不揮発性半導体記憶装置の消去動作を示すフローチャートである。
　【図８】本発明の第２実施例に係る不揮発性半導体記憶装置の消去動作を示すフローチャートである
　【図９】従来の第１の不揮発性半導体記憶装置の動作を示すフローチャートである。
　【図１０】従来の第２の不揮発性半導体記憶装置の動作を示すフローチャートである。
【符号の説明】
１０１制御回路
１０４ゲート電圧発生回路
１０９データ比較回路（制御回路）
３５１〜３５ｍメモリセル