【事件の表示】
　特許第２８０６５０３号「半導体素子の短絡保護回路」の請求項１ないし４に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２８０６５０３号の請求項１ないし３に係る特許を維持する。
【理由】
１．手続の経緯
　特許出願　　　　　　昭和６３年１１月１１日
　特許権設定登録（第２８０６５０３号）
　　　　　　　　　　　平成１０年７月２４日
　特許異議の申立て（申立人吉田春男）
　　　　　　　　　　　平成１１年３月２９日
　取消理由通知　　　　平成１１年６月９日
　訂正請求　　　　　　平成１１年８月２７日
２．異議申立の概要
　異議申立人吉田春男は、甲第１号証（特願昭６３−１２９８６３号（特開平１−２９５５２０号公報））、甲第２号証（特開昭６２−１４３４５０号公報）、甲第３号証（特開昭６１−１８５０６４号公報）、甲第４号証（特開昭６３−９５７２４号公報）を提出し、この特許の請求項１〜４に係る発明は甲第１号証記載の発明と同一であり、特許法第２９条第１項第３号の規定に違反し、また、請求項１〜４に係る発明は甲第２〜４号証記載の発明に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定に違反して特許されたものであるから取り消すべきであるというものである。
３．取消理由の概要
　上記取消理由は、本件特許の請求項２、４に係る発明は、甲第１号証と同一であり、しかも甲第１号証の発明者、出願人と異なるから、特許法第２９条の２第１項の規定に違反して特許されたものであるから取り消されるというものである。
４．訂正請求の概要
　特許請求の範囲の請求項２を削除し、また、請求項４において請求項２を引用する個所を削除するという、特許請求の範囲の減縮を目的とした訂正をするものであり、それに伴い発明の詳細な説明の個所を明りょうでない記載の釈明を目的として訂正をするものである。
　そして、それらの訂正事項は実質上特許請求の範囲を拡張・変更するものでもなく、また願書に添付された明細書記載の範囲内である。
　従って、上記取消理由は解消された。
５．訂正発明
　訂正明細書の特許請求の範囲（１）乃至（３）に係る発明（（１）乃至（３）は、請求項１乃至３のことであると認める。以下、訂正発明１、訂正発明２、訂正発明３という）は、訂正請求の特許請求の範囲請求項１乃至３に記載されたとおりの次のものである。
「請求項１主電流の一方端子及びゲート端子を共通にし、主たる電流経路である主素子に配設された第１の他方端子と上記主素子から一部分離された電流検出用素子に配設された第２の他方素子とを有する電圧制御型半導体素子と、
　この電圧制御型半導体素子の上記第１の他方端子と第２の他方端子との間に配設された電圧検出手段と、
　上記ゲート端子と第１の他方端子との間に配設され、上記電圧検出手段の出力信号に基づく起動停止に対応して、上記ゲート端子に接続されたゲート抵抗とこのゲート抵抗と分岐するように接続された電圧分割抵抗とを有する電圧分割手段により上記電圧制御型半導体素子のゲート電圧を上記電圧分割抵抗による電圧変化に応じて変化させる保護用半導体素子と、
を備えた半導体素子の短絡保護回路。
請求項２　上記電圧制御型半導体素子が絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１記載の半導体素子の短絡保護回路。
請求項３　上記保護用半導体素子がバイポーラトランジスタかまたは電圧制御型トランジスタのいずれか一方であることを特徴とする請求項１または請求項２に記載の半導体素子の短絡保護回路。」
６．訂正発明の独立特許要件
　訂正発明は特許請求の範囲の減縮されたものであるから、訂正後独立して特許を受けることができるものであることを要する。以下、検討する。
６．１　取消理由について
　訂正により、取り消されるべき請求項は削除されたので、取消理由は解消した。
６．２　異議申立理由について
６．２．１　甲第各号証記載の発明
　甲第１号証記載の発明
　第４図及び第３頁右下欄第１３行から第４頁右上欄第７行に「次に第４図はＩＧＢＴ１の両端電圧ｅＣＥを抵抗分圧手段と異なる手段で検出する実施例であり、２１は小電流容量の補助用絶縁ゲート（絶ゲートは誤記）素子としての補助ＩＧＢＴ、３１は前記の分圧抵抗３に代わる電圧検出抵抗である。そしてこの補助ＩＧＢＴ２１と電圧検出抵抗３１との直列回路は、その抵抗３１側の端子がＩＧＢＴ１のエミッタＥに接続される形でＩＧＢＴ１と並列に接続され、かつＩＧＢＴ１および２１の各ゲートＧは互いに結合されて一括駆動されるようになっている。
　また第４図ではツエナダイオード６は補助トランジスタ５のエミッタＥ側に挿入されている。
　…そして主回路電流ｉ０１が増加し、抵抗３１の両端に発生する電圧が、ツエナダイオード６のツエナ電圧と補助トランジスタ５のベースＢ・エミッタＥ間電圧ｅＢＥとの和よりも高くなった時、補助トランジスタ５はオン状態となり、ＩＧＢＴ１のゲート電圧ｅｇは、ほぼツエナダイオード６のツエナ電圧まで降下する。この作用によってＩＧＢＴ１の主端子間に流れる電流ｉ０を押え、ＩＧＢＴ１の電力破壊を防止することができる。…
　第４図においてＩＧＢＴ１と補助ＩＧＢＴ２１とは、１チップ上に構成されていても、また別チップであっても良い。」と記載されている。
　すなわち、１チップ上に構成されたＩＧＢＴ１と補助ＩＧＢＴ２１を有し、ＩＧＢＴ１と補助ＩＧＢＴ２１とのエミッタ間に電圧検出抵抗を設け、電圧検出抵抗の出力に基づく起動停止に対応して、ゲート抵抗とツエナダイオード６の電圧分割手段によりゲート電圧を変化させる保護用トランジスタ（補助トランジスタ）を備えた保護用半導体素子が示されている。
　甲第２号証記載の発明
　第２頁の右上欄の第１６行〜第１９行に、「Ｑ１，Ｑ２に過大電流が流れると１６の電位が上昇して、Ｑ３をオンさせ、１７の電位を低下させ、Ｑ１の電流を制限するように働く。」と記載され、同頁の右下欄の第４行〜第９行には「主素子として、ＭＯＳＦＥＴの代りにキャリア注入形の絶縁ゲート形トランジスタ（ＩＧＴ）Ｑ４，Ｑ５を用いている。ＩＧＴの場合、ＭＯＳＦＥＴに比べてキャリア注入形のため電流容量が増大して過電流が流れやすい状態となるため、本発明の過電流保護回路の効果が大きい。」と記載され、第５図にはコレクタ端子とゲート端子をそれぞれ共通に接続する主ＩＧＢＴ　Ｑ４と補助ＩＧＢＴ　Ｑ５、ゲート抵抗Ｒ２、電圧検出抵抗Ｒ１、ＩＧＢＴのゲート・エミッタ間に接続されるＦＥＴＱ３が記載されており、第４図にはゲート抵抗Ｒ２，ＦＥＴＱ３間に接続されるダイオードＤ１が記載されている。
　即ち、主トランジスタに流れる過大電流を、補助トランジスタに接続された抵抗による電圧効果を利用して、保護用トランジスタをオンさせ、該トランジスタに、ゲート抵抗を介して、またはゲート抵抗とダイオードの順方向を介してゲート電流を流し、主トランジスタのゲート電圧を減少させる短絡保護回路が示されている。
　甲第３号証について
　第２頁の左上欄には「静電誘導形目己消孤素子としてはＧＥ社のＩＧＴが知られていること」が記載されており、第６図にはＩＧＢＴ３、ゲート抵抗１０、電圧検出抵抗１１，１２、電圧分割抵抗１９および保護用半導体素子のトランジスタ１４が記載されている。
　即ち、主トランジスタの過大電流を、電圧検出抵抗１１，１２に流れる電流による抵抗１１での電圧低下で、トランジスタ１４をオンさせ、トランジスタ６，７のベースに共通に接続されたベース抵抗１０からの電圧を抵抗１９によって低下させ、トランジスタ６，７からの主トランジスタベース電圧を下げる短絡保護回路が示されている。
　甲第４号証について
　第１頁には「ＩＧＢＴ素子のゲ−ト駆動回路、特にオン動作中における短絡事故等からの保護が可能なゲート駆動回路に関する」ことが記載されており、第１図にはＩＧＢＴ３、ゲ−ト抵抗２２ａ、電圧検出抵抗２２ｂ，２２ｃ、電圧分割のツエナダイオード２４および保護用半導体素子のトランジスタ２３が記載されている。
　即ち、主トランジスタ３の過大電流を、分割抵抗２２ｂ、２２ｃで検知し、抵抗２２ｃによる電圧低下で、トランジスタ２３をオンさせ、ゲート抵抗２２ａからの電圧をツェナーダイオード２４の電圧にしている短絡保護回路が示されている。
６．２．２　訂正発明１と甲第１〜４号証との対比
　訂正発明１の「接続された電圧分割抵抗とを有する電圧分割手段により上記電圧制御型半導体素子のゲート電圧を上記電圧分割抵抗による電圧変化に応じて変化させる保護用半導体素子」を用いることは、甲第１〜４号証のいずれにも記載されていない。しかも、訂正発明１は、分割抵抗を用いているので、短絡電流はその電流を低めて常に流れ続けており、ツェナーダイドードを分割抵抗に変更することが容易になしえたとすることはできない。
　甲第３号証における分割抵抗による電圧は、トランジスタ６，７を介して主トランジスタゲート電圧を制御するものであって、訂正発明１とは異なり、また、甲第２，４号証のものに組み合わせても、訂正発明１とならない。
　従って、訂正発明１は甲第１〜４号証記載の発明と同一でもなく、甲第２〜４号証から容易に発明をすることができたものでもない。
６．２．３　訂正発明２、３と甲第１〜４号証との対比
　訂正発明２、３は訂正発明１を引用した従属形式のものであって、上記「６．２．２」と同様の理由により甲第１〜４号証記載の発明と同一でもなく、甲第２〜４号証から容易に発明をすることができたものでもない。
６．２．４　異議理由についてのまとめ
　異議申立人が主張する理由にうち特許法第２９条第１項第３号の規定に違反しているという主張は、甲第１号証は公知ではないので法的根拠がなく、また、特許法第２９条の２第１項の規定に違反していると主張すると解しても上記「６．２．２」で述べたように理由がない。
　また、特許法第２９条第２項の規定に違反しているという主張も上記「６．２．２」で述べたように理由がない。従って、各訂正発明を拒絶することはできない。
６．３　独立特許要件についてのまとめ
　また、他に各訂正発明を拒絶する理由が認められない。
７．　訂正の可否、異議申立のまとめ
　以上のとおりであるから、訂正請求を認める。
　そして、上記で検討したように、異議申立理由には理由がない。また他に各訂正発明を取り消す理由が認められないから、本件特許に係る訂正請求の特許請求の範囲請求項１〜３を維持する。
【異議決定日】
平成１１年１０月２７日（１９９９．１０．２７）
【訂正の要旨】
　特許請求の範囲の減縮を目的として、特許請求の範囲の請求項２を削除し、また請求項４を請求項１または３に従属するものに訂正する。そしてこれらの請求項３、請求項４を新にそれぞれ請求項２、請求項３とする。
（５４）【発明の名称】
半導体素子の短絡保護回路
（５７）【特許請求の範囲】
（１）　主電流の一方端子及びゲート端子を共通にし、主たる電流経路である主素子に配設された第１の他方端子と上記主素子から一部分離された電流検出用素子に配設された第２の他方素子とを有する電圧制御型半導体素子と、
　この電圧制御型半導体素子の上記第１の他方端子と第２の他方端子との間に配設された電圧検出手段と、
　上記ゲート端子と第１の他方端子との間に配設され、上記電圧検出手段の出力信号に基づく起動停止に対応して、上記ゲート端子に接続されたゲート抵抗とこのゲート抵抗と分岐するように接続された電圧分割抵抗とを有する電圧分割手段により上記電圧制御型半導体素子のゲート電圧を上記電圧分割抵抗による電圧変化に応じて変化させる保護用半導体素子と、
を備えた半導体素子の短絡保護回路。
（２）　上記電圧制御型半導体素子が絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１記載の半導体素子の短絡保護回路。
（３）　上記保護用半導体素子がバイポーラトランジスタかまたは電圧制御型トランジスタのいずれか一方であることを特徴とする請求項１または請求項２に記載の半導体素子の短絡保護回路。
【発明の詳細な説明】
（産業上の利用分野）
　本発明は、絶縁ゲート型バイポーラトランジスタ（以下、単にバイポーラトランジスタという）のような半導体素子の短絡保護回路に関する。
（従来の技術）
　第４図は負荷短絡時におけるバイポーラトランジスタの等価回路図であり、第５図は第４図のバイポーラトランジスタの負荷短絡時におけるそのコレクタ電流の波形を示す図である。
　第４図において、Ｔｒはバイポーラトランジスタである。負荷短絡時におけるバイポーラトランジスタＴｒは、そのコレクタ端子Ｃとエミッタ端子Ｅとの間に直接、電源Ｖｂが接続された状態となっている。
　そして、このような接続状態で、そのバイポーラトランジスタＴｒのゲート端子Ｇにゲート抵抗Ｒｇを介して入力電圧Ｖｉｎが入力されると、バイポーラトランジスタＴｒのコレクタ・エミッタ間にコレクタ電流Ｉｃが第５図のように短絡電流として流れることになる。
　このようにして、バイポーラトランジスタＴｒのコレクタ・エミッタ間に短絡電流が流れている場合において、その短絡電流の電流密度が許容値以上になると、バイポーラトランジスタＴｒがラッチアップして第５図のＡ点から点線の矢印方向に示すようにその短絡電流が急激に上昇し、その結果、バイポーラトランジスタＴｒがラッチアップ破壊してしまうという問題があった。
　このようなバイポーラトランジスタＴｒのラッチアップ破壊を防止する対策として、従来、第１に入力電圧Ｖｉｎの印加電圧を下げることにより、バイポーラトランジスタＴｒのコレクタ・エミッタ間飽和電圧を下げてラッチアップしないような値にまで電流密度を下げたり、あるいは、第２に、ゲート抵抗Ｒｇの抵抗値を大きくすることでバイポーラトランジスタＴｒのターンオン速度を低下させて、負荷短絡時における短絡電流のピーク値（第５図のＡ点）を抑えるといった対策が講じられていた。
（発明が解決しようとする課題）
　しかしながら、第１の対策ではバイポーラトランジスタＴｒのコレクタ・エミッタ間電圧が上昇するために、バイポーラトランジスタＴｒの動作時における定常損失が増大するという問題がある。
　また、第２の対策ではバイポーラトランジスタＴｒのターンオン時におけるスイッチング損失が増大するために、バイポーラトランジスタＴｒを高速スイッチングの用途に応用することができないという問題があった。
　本発明は、上記課題に鑑みてなされたものであって、動作時における定常損失とターンオン時におけるスイッチング損失とのいずれをも増大させることなく、負荷短絡時におけるバイポーラトランジスタのような半導体素子における上記ラッチアップ破壊を防止し、かつそれを高速スイッチングの用途に適用できるようにすることを目的としている。
（課題を解決するための手段）
　このような目的を達成するために、本発明の半導体素子の短絡保護回路においては、主電流の一方端子及びゲート端子を共通にし、主たる電流経路である主素子に配設された第１の他方端子と上記主素子から一部分離された電流検出用素子に配設された第２の他方素子とを有する電圧制御型半導体素子と、この電圧制御型半導体素子の上記第１の他方端子と第２の他方端子との間に配設された電圧検出手段と、上記ゲート端子と第１の他方端子との間に配設され、上記電圧検出手段の出力信号に基づく起動停止に対応して、上記ゲート端子に接続されたゲート抵抗とこのゲート抵抗と分岐するように接続された電圧分割抵抗とを有する電圧分割手段により上記電圧制御型半導体素子のゲート電圧を上記電圧分割抵抗による電圧変化に応じて変化させる保護用半導体素子と、を備えたものである。
　また、電圧制御型半導体素子を絶縁ゲート型バイポーラトランジスタとしたものである。
　また、保護用半導体素子をバイポーラトランジスタかまたは電圧制御型トランジスタのいずれか一方としたものである。
（作用）
　上記のように構成された半導体素子の短絡保護回路においては、負荷短絡時に電圧検出手段の出力信号に基づいて保護用半導体素子が導通すると、ゲート端子に印加された入力電圧はゲート抵抗と電圧分割抵抗とで分割され、電圧分割抵抗に対応してゲート電圧は低下するので０電位にはならない。このため電圧制御型半導体素子の短絡電流は遮断されることがないから、発振状態にならず、短絡電流を減少させることができる。
　また、絶縁ゲート型バイポーラトランジスタにおいて、負荷短絡時に短絡電流を減少させることができ、ラッチアップが起きない。
　また保護用半導体素子をバイポーラトランジスタかまたは電圧制御型トランジスタのいずれか一方としたので、電圧検出手段の出力信号に応じて精度よく保護動作が行なわれる。
（実施例）
　以下、本発明の実施例を図面を参照して詳細に説明する。本実施例では半導体素子としてバイポーラトランジスタを適用して説明する。
　第１図はバイポーラトランジスタと、そのバイポーラトランジスタをラッチアップ破壊から防止するために適用された本発明の実施例に係る短絡保護回路との回路図であり、第２図は第１図の回路のモノリシック構造を示す断面図である。これらの図において、従来例に係る第４図と対応する部分には同一の符号を付している。
　第１図を参照して本実施例の等価回路について説明すると、Ｔｒはバイポーラトランジスタ、ＣおよびＧはそれぞれはバイポーラトランジスタＴｒのコレクタとゲートとの各端子、ＲｇはバイポーラトランジスタＴｒのゲート端子Ｇに接続されたゲート抵抗である。
　このような基本構造において、絶縁ゲート型バイポーラトランジスタＴｒはそのエミッタセルを一部分離されている。そして、分離された一方のエミッタセルは第１のエミッタＥ１として、他方のエミッタセルは第２のエミッタＥ２としてそれぞれ導出されている。第１のエミッタＥ１には、電流検出端子Ｓが、また第２のエミッタＥ２にはエミッタ端子Ｅがそれぞれ接続されている。電流検出端子Ｓとエミッタ端子Ｅとの間には、電流検出抵抗Ｒｓの両端と、保護トランジスタＴｒ１のベースとエミッタとがそれぞれ接続されている。保護トランジスタＴｒ１のコレクタと、バイポーラトランジスタＴｒのゲートとの間には、分割抵抗Ｒｄが接続されている。バイポーラトランジスタＴｒのゲート端子Ｇには、ゲート抵抗Ｒｇが接続されている。
　第２図を参照して本実施例のモノリシック構造について説明する、第２図において、Ｅはエミッタ端子、Ｇはゲート端子、Ｓは電流検出端子、Ｒｓは電流検出抵抗、Ｒｇはゲート抵抗である。これらは、上記第１図における等価回路における各部品、部分に対応している。
　Ｒ１はコレクタ端子Ｃが接続された基板であるＰ＋型の第１の半導体領域、Ｒ２は第１の半導体領域Ｒ１の表面に成長されたｎ−型の第２の半導体領域、Ｒ３１、…、Ｒ３２はそれぞれ第２の半導体領域Ｒ２に拡散されたＰ型の第３の半導体領域である。Ｒ４１、…、Ｒ４２ａ，Ｒ４２ｂはそれぞれ各第３の半導体領域Ｒ３１、…、Ｒ３２のそれぞれに拡散されたｎ＋型の第４の半導体領域である。半導体領域Ｒ３１、…Ｒ４２ａ，Ｒ４２ｂの内、半導体領域Ｒ３１、…はバイポーラトランジスタＴｒのエミッタ領域であり、半導体領域Ｒ４２ａは保護トランジスタＴｒ１のエミッタ領域であり、半導体領域Ｒ４２ｂは同じく保護トランジスタＴｒ１のコレクタ領域である。
　ＧＥ…はそれぞれ絶縁膜ＺＭ１を介して設けられかつゲート端子Ｇにそれぞれ接続された、バイポーラトランジスタＴｒのゲート電極、ＥＥ１はエミッタ端子Ｅに接続された、バイポーラトランジスタＴｒのエミッタ電極である。ＺＭ２…、ＺＭ３はそれぞれ絶縁膜、ＩＥは電流検出端子Ｓに接続された電流検出電極、ＥＥ２はエミッタ端子Ｅに接続された保護トランジスタＴｒ１のエミッタ電極、ＢＥは電流検出端子Ｓに接続された保護トランジスタＴｒ１のベ一ス電極、ＣＥは保護トランジスタＴｒ１のコレクタ電極、Ｒｄは一端がコレクタ電極ＣＥに、他端がゲート端子Ｇにそれぞれ接続されたポリシリコンからなる分割抵抗である。
　したがって、第２図のモノリシック構造において、バイポーラトランジスタＴｒは、コレクタ端子Ｃに図示しないコレクタ電極を介して接続された第１の半導体領域Ｒ１と、第２の半導体領域Ｒ２と、チャネル形成領域となる第３の半導体領域Ｒ３１…と、エミッタ領域となる第４の半導体領域Ｒ４１…とを有している。
　また、保護トランジスタＴｒ１は、ベース領域となる第３の半導体領域Ｒ３２と、エミッタ領域となる一方の第４の半導体領域Ｒ４２ａと、コレクタ領域となる他方の第４の半導体領域Ｒ４２ｂとを有している。
　つぎに負荷短絡時における動作について説明する。まず、バイポーラトランジスタＴｒのコレクタ端子Ｃとエミッタ端子Ｅとの間にコレクタ電流が短絡電流の一部として流れた場合、その短絡電流の一部は電流検出端子Ｓを介して電流検出抵抗Ｒｓにも流れる。そして、この電流検出抵抗Ｒｓの両端間電圧が保護トランジスタＴｒ１の導通電圧を越えたときには、その保護トランジスタＴｒ１が導通する。
　保護トランジスタＴｒ１が導通すると、バイポーラトランジスタＴｒのゲート端子Ｇに印加される入力電圧Ｖｉｎは、ゲート抵抗Ｒｇと分割抵抗Ｒｄとで分割されることになる。その結果、バイポーラトランジスタＴｒのゲート端子Ｇに印加されるゲート電圧は低下するから、短絡電流が減少し、そのバイポーラトランジスタＴｒ内の電流密度も下がる結果、バイポーラトランジスタＴｒはラッチアツプ破壊から保護される。なお、本実施例では通常の負荷が接続されている場合は、保護トランジスタＴｒ１が非導通となるように電流検出抵抗Ｒｓの抵抗値を設定しているので、バイポーラトランジスタＴｒのゲートに印加される電圧は、ゲート端子Ｇに印加される入力電圧Ｖｉｎにほぼ等しくなり、その結果、ゲート抵抗Ｒｇの抵抗値を自由に設定することが可能となるので、バイポーラトランジスタＴｒの定常損失とかスイッチング損失を最小限にして高速でのスイッチング動作が可能となる。
　第３図は本実施例の動作特性を従来例と対比して示す図であり、第３図において、破線は第５図と同様にして従来例の負荷短絡時における電流波形を示しており、実線は本実施例の負荷短絡時における電流波形を示している、そして、従来例の電流波形のピーク点Ａに比較して本実施例の電流波形のピーク点Ｂは低くなっていることから明らかなように、本実施例では負荷短絡があっても、その短絡電流の上昇が抑えられるので、従来例のようなラッチアップ破壊から防止される。
　なお、本実施例ではＮチャネル型のバイポーラトランジスタＴｒに、ｎＰｎ型の保護トランジスタＴｒ１を用いた例を示したが、ＰチャネルのバイポーラトランジスタＴｒに、ｐｎｐ型の保護トランジスタＴｒ１を用いても同様に実施することができることは勿論である。また、保護トランジスタＴｒ１ではバイポーラトランジスタを用いたが、電圧制御型トランジスタについても同様に適用することができることは勿論である。
（発明の効果）
　以上説明したことから明らかなように本発明による半導体素子の短絡保護回路においては、負荷短絡時に電圧検出手段の出力信号に基づいて保護用半導体素子が導通すると、ゲート端子に印加された入力電圧はゲート抵抗と電圧分割抵抗とで分割され、電圧分割抵抗に対応してゲート電圧は低下するので０電位にはならない。このため電圧制御型半導体素子の短絡電流は遮断されることがないから、発振状態にならず、短絡電流を減少させることができる。延いては負荷短絡時の素子の破壊を防止でき、素子の信頼性を高めることができる。
　また絶縁ゲート型バイポーラトランジスタにおいて、負荷短絡時にラッチアップが起きないから、動作時における定常損失とターンオン時におけるスイッチング損失とのいずれをも増大させることなく、またスイッチング速度を低下させることなく、負荷短絡時のラッチアップ破壊を防止できる。
　また、保護用半導体素子をバイポーラトランジスタかまたは電圧制御型トランジスタのいずれか一方としたので、電圧検出手段の出力信号に応じて精度よく保護動作を行わせることができ、安価で信頼性の高い素子を得ることができる。
【図面の簡単な説明】
　第１図ないし第３図は本発明の実施例に係り、第１図は同実施例の等価回路図、第２図は同実施例のモノリシック構造を示す断面図、第３図は動作特性を示す図である。
　第４図は従来例の等価回路図、第５図は第４図の従来例の動作特性を示す図である。
　Ｔｒ…バイポーラトランジスタ（半導体素子）、Ｔｒ１…保護トランジスタ、Ｃ…コレクタ端子、Ｅ…エミッタ端子、Ｇ…ゲート端子、Ｓ…電流検出端子、Ｒｓ…電流検出抵抗、Ｒｇ…ゲート抵抗、Ｒｄ…分割抵抗。
　図中、同一符号は同一ないしは相当部分を示す。