【事件の表示】
　特許第２７８１６５１号「ＩＣメモリ回路」の特許に対する特許異議の申立てについて、次のとおり決定する
【結論】
　特許第２７８１６５１号の特許を取り消す。
【理由】
１．手続きの経緯
　特許出願
　　　　　　　　　　　平成２年１０月１５日
　特許権の設定の登録
　　　　　　　　　　　平成１０年５月１５日
　特許異議の申立て
　　　　　　　　　　　平成１１年１月２６日
　取消理由通知
　　　　　　　　　　　平成１１年４月２２日
　訂正の請求及び意見書提出
　　　　　　　　　　　平成１１年７月１３日
　訂正拒絶理由通知
　　　　　　　　　　　平成１１年７月２２日
　意見書提出
　　　　　　　　　　　平成１１年１０月５日
２．訂正の請求について
（１）訂正の内容
　特許権者が求めている訂正は、次のとおりである。
ａ．特許請求の範囲の訂正
　明細書の特許請求の範囲の請求項１の記載を、
「アドレス入力信号を入力バッファを介してメモリセル部に供給し、このメモリセル部から読み出された信号をセンスアンプにより増幅するＩＣメモリ回路において、前記センスアンプの出力信号をラッチ信号により所定ラッチ時間ラッチする出力データ・ラッチ部と、前記アドレス入力信号の変化を前記入力バッファから前記センスアンプまでの信号遅延時間よりも早く検出するアドレス入力信号変化検出回路と、このアドレス入力信号変化検出回路の検出信号を受けて前記ラッチ信号を出力するラッチ制御回路とを備え、
前記ラッチ制御回路は、前記検出信号によってリセットされるとともにこの検出信号を前記信号遅延時間より長く遅延させるリセット付き遅延回路を有し、前記ラッチ信号を前記検出信号により立ち上り前記リセット付き遅延回路の出力により立ち下る信号とし、前記出力データ・ラッチ部は、前記ラッチ信号の前記立ち上りに応答して前記センスアンプの出力信号をラッチしこれをデータ出力として出力するとともに、前記ラッチ信号の前記立ち下りに応答して前記センスアンプの出力信号をデータ出力として出力するものであり、
さらに、前記リセット付き遅延回路の遅延時間は、前記ラッチ信号の前記立ち下りに応答した前記データ出力の変化から前記アドレス入力信号の変化までの時間よりも長いことを特徴とするＩＣメモリ回路。」
と訂正する。
ｂ．発明の詳細な説明の訂正
　明細書の発明の詳細な説明の［課題を解決するための手段］の記載を、
「本発明のＩＣメモリ回路は、アドレス入力信号を入力バッファを介してメモリセル部に供給し、このメモリセル部から読み出された信号をセンスアンプにより増幅するＩＣメモリ回路において、前記センスアンプの出力信号をラッチ信号により所定ラッチ時間ラッチする出力データ・ラッチ部と、前記アドレス入力信号の変化を前記入力バッファから前記センスアンプまでの信号遅延時間よりも早く検出するアドレス入力信号変化検出回路と、このアドレス入力信号変化検出回路の検出信号を受けて前記ラッチ信号を出力するラッチ制御回路とを備え、
前記ラッチ制御回路は、前記検出信号によってリセットされるとともにこの検出信号を前記信号遅延時間より長く遅延させるリセット付き遅延回路を有し、前記ラッチ信号を前記検出信号により立ち上り前記リセット付き遅延回路の出力により立ち下る信号とし、前記出力データ・ラッチ部は、前記ラッチ信号の前記立ち上りに応答して前記センスアンプの出力信号をラッチしこれをデータ出力として出力するとともに、前記ラッチ信号の前記立ち下りに応答して前記センスアンプの出力信号をデータ出力として出力するものであり、
さらに、前記リセット付き遅延回路の遅延時間は、前記ラッチ信号の前記立ち下りに応答した前記データ出力の変化から前記アドレス入力信号の変化までの時間よりも長いことを特徴とする。」
と訂正する。
（２）訂正の適否の判断
　上記訂正のうち、「前記リセット付き遅延回路の遅延時間は、前記ラッチ信号の前記立ち下りに応答した前記データ出力の変化から前記アドレス入力信号の変化までの時間よりも長い」ものであるとする点は、願書に添付した明細書又は図面（特許明細書又は図面）に記載した事項の範囲内においてしたものとは認められない。すなわち、「前記リセット付き遅延回路」の遅延時間について、特許明細書又は図面には、アドレス入力信号が供給される入力バッファからセンスアンプまでの信号遅延時間より長い旨記載されている（特許請求の範囲参照）だけであって、「前記ラッチ信号の前記立ち下りに応答した前記データ出力の変化から前記アドレス入力信号の変化までの時間」と前記遅延時間との関係については何ら記載されていない。特許権者は、訂正請求書の訂正の原因の項において、上記訂正が第２図の記載に基づくものである旨記載しているが、第２図のタイムチャートは単に一例として記載されたものであり、しかもアドレス信号の入力端子Ａ０〜Ａｎの変化するタイミングは任意である（本件発明は非同期型のメモリを前提にしている。）から、上記遅延時間が「前記ラッチ信号の前記立ち下りに応答した前記データ出力の変化から前記アドレス入力信号の変化までの時間」と一定の関係にあるものと認定することはできない。
　したがって、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する同法第１２６条第３項の規定に適合しないから、上記訂正を認めない。
（なお、特許権者は平成１１年１０月５日付け意見書において、本件請求項１の再訂正案を提示し、再度の訂正の請求をすることを希望しているが、上記再訂正案に含まれる「前記ラッチ信号がノイズに起因した前記検出信号により立ち上がった場合にはこれを解除せず、前記アドレス入力信号の変化に応答した前記検出信号に基づく前記リセット付き遅延回路の出力によって初めて解除しこれを立ち下げる」点は、願書に添付した明細書又は図面（特許明細書又は図面）に記載した事項の範囲内のものではなく、該事項を付加する訂正は、特許法第１２０条の４第３項において準用する同法第１２６条第３項の規定に適合しないから、仮に上記内容で再度訂正を請求したとしても、該訂正は認められない。）
３．特許異議の申立てについて
（１）本件発明
　本件特許第２７８１６５１号の請求項１に係る発明（以下、本件発明という。）は、次の事項により特定されるとおりのものと認める。
「アドレス入力信号を入力バッファを介してメモリセル部に供給し、このメモリセル部から読み出された信号をセンスアンプにより増幅するＩＣメモリ回路において、前記センスアンプの出力信号をラッチ信号により所定ラッチ時間ラッチする出力データ・ラッチ部と、前記アドレス入力信号の変化を前記入力バッファから前記センスアンプまでの信号遅延時間よりも早く検出するアドレス入力信号変化検出回路と、このアドレス入力信号変化検出回路の検出信号を受けて前記ラッチ信号を出力するラッチ制御回路とを備え、
　前記ラッチ制御回路は、前記検出信号によってリセットされるとともにこの検出信号を前記信号遅延時間より長く遅延させるリセット付き遅延回路を有し、前記ラッチ信号を前記検出信号により立ち上り前記リセット付き遅延回路の出力により立ち下る信号としたことを特徴とするＩＣメモリ回路。」
（２）特許法第２９条第１項第３号違反について
　当審が平成１１年４月２２日に通知した取消理由において引用した刊行物である「ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＥＳ，ＶＯＬ．５，　ＮＯ．５，　ＯＣＴＯＢＥＲ　１９８９，ＰＰ．１２５０−１２５７（以下、単に刊行物という。）」には、
「アドレス入力信号（Ａ０〜Ａ１４、ＡＤＤＲ）を入力バッファ（Ｂｕｆｆｅｒ）を介してメモリセル部（ＦＡＭＯＳ　Ｃｅ１１）に供給し、
このメモリセル部（ＦＡＭＯＳ　Ｃｅｌｌ）から読み出された信号をセンスアンプ（Ｓｅｎｓｅ　Ａｍｐ）により増幅するＩＣメモリ回路（ＥＰＲＯＭ）」
が記載され、
該ＩＣメモリ回路（ＥＰＲＯＭ）は、更に、前記センスアンプ（Ｓｅｎｓｅ　Ａｍｐ）の出力信号（ＳＡＯＵＴ）をラッチ信号（ＬＡＴ、ＬＡＴＢ）により所定時間ラッチする出力データ・ラッチ部（Ｏｕｔｐｕｔ　Ｌａｔｃｈ）、アドレス変化検出パルス発生器（ＡＴＤ　ｐｕｌｓｅ　ｇｅｎｅｒａｔｏｒ）、アドレス変化検出パルス発生器（ＡＴＤ　ｐｕｌｓｅ　ｇｅｎｅｒａｔｏｒ）に基づいて前記ラッチ信号（ＬＡＴ、ＬＡＴＢ）を作成する回路を有している。
　そして、前記アドレス変化検出パルス発生器（ＡＴＤ　ｐｕｌｓｅ　ｇｅｎｅｒａｔｏｒ）の検出信号（ＳＡＴ、ＳＡＴＢ）は、メモリセル部のビットラインペア及びセンスアンプのノードペアを短絡する信号（ＥＱＥ）の作成にも用いられるものであるから、アドレス入力信号の変化を前記入力バッファから前記センスアンプまでの信号遅延時間よりも早く検出するものである。
　また、前記ラッチ信号（ＬＡＴ、ＬＡＴＢ）を作成する回路は、前記アドレス変化検出パルス発生器（ＡＴＤ　ｐｕｌｓｅ　ｇｅｎｅｒａｔｏｒ）の検出信号と、該検出信号を２つの遅延回路（ＷＬ　ＤＥＬＡＹ、ＦＡＭＯＳ　ＤＥＬＡＹ）に入力して得た信号との論理和信号を前記ラッチ信号（ＬＡＴ、ＬＡＴＢ）として出力するものであるが、前記遅延回路（ＷＬ　ＤＥＬＡＹ、ＦＡＭＯＳ　ＤＥＬＡＹ）は、いずれも前記検出信号の前縁によって初期化されるとともに、前記検出信号の後縁を所定時間だけ遅延させるものである。この所定時間が、前記入力バッファから前記センスアンプまでの信号遅延時間より長い時間であることは、上記刊行物のＦｉｇ．６のタイミングチャート及び第１２５３頁左欄第４、５行の記載から明らかである。
　以上の記載から、上記刊行物には、
《アドレス入力信号（Ａ０〜Ａ１４、ＡＤＤＲ）を入力バッファ（Ｂｕｆｆｅｒ）を介してメモリセル部（ＦＡＭＯＳ　Ｃｅｌｌ）に供給し、
このメモリセル部（ＦＡＭＯＳ　Ｃｅｌｌ）から読み出された信号をセンスアンプ（Ｓｅｎｓｅ　Ａｍｐ）により増幅するＩＣメモリ回路（ＥＰＲＯＭ）において、
前記センスアンプ（Ｓｅｎｓｅ　Ａｍｐ）の出力信号（ＳＡＯＵＴ）をラッチ信号（ＬＡＴ、ＬＡＴＢ）により所定ラッチ時間ラッチする出力データ・ラッチ部（Ｏｕｔｐｕｔ　Ｌａｔｃｈ）と、前記アドレス入力信号（ＡＯ〜Ａ１４、ＡＤＤＲ）の変化を前記入力バッファ（Ｂｕｆｆｅｒ）から前記センスアンプ（Ｓｅｎｓｅ　Ａｍｐ）までの信号遅延時間よりも早く検出するアドレス入力信号変化検出回路（ＡＴＤ　ｐｕｌｓｅ　ｇｅｎｅｒａｔｏｒ）と、
このアドレス入力信号変化検出回路（ＡＴＤ　ｐｕｌｓｅ　ｇｅｎｅｒａｔｏｒ）の検出信号（ＳＡＴ、ＳＡＴＢ）を受けて前記ラッチ信号（ＬＡＴ、ＬＡＴＢ）を出力するラッチ制御回路とを備え、
前記ラッチ制御回路は、前記検出信号（ＳＡＴ、ＳＡＴＢ）によってリセットされるとともにこの検出信号（ＳＡＴ、ＳＡＴＢ）を前記信号遅延時間より長く遅延させるリセット付き遅延回路を有し、
前記ラッチ信号（ＬＡＴ、ＬＡＴＢ）を前記検出信号（ＳＡＴ、ＳＡＴＢ）により立ち上がり前記リセット付き遅延回路の出力により立ち下る信号とした
ことを特徴とするＩＣメモリ回路（ＥＰＲＯＭ）。》
が、記載されているものと認められ、このメモリ回路は、本件発明と同一のものである。
　したがって、本件発明は、特許法第２９条第１項第３号に該当し、特許を受けることができないものであるから、本件求項１に係る特許は、拒絶をしなければならない特許出願に対してされたものである。
（３）むすび
　以上のとおりであるから、本件の請求項１に係る特許は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の一部の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第１項及び第２項の規定により、取り消すべきものである。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年１１月４日（１９９９．１１．４）