【事件の表示】
　特許第２７７０８５１号「半導体集積回路」の請求項１ないし９に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　特許第２７７０８５１号の請求項１、３、８に係る特許を取り消す。
　同請求項２、４ないし７、９に係る特許を維持する。
【理由】
（１）手続の経緯
　本件特許第２７７０８５１号の発明は、平成７年１２月１５日に出願（国内優先権主張平成６年１２月１５日）され、平成１０年４月１７日に設定登録され、その後、平成１０年１２月２５日に渡辺正之より特許異議申立がなされ、平成１１年４月６日付で取消理由通知をし、それに対して平成１１年６月２５日付で特許異議意見書が提出されたものである。
（２）本件発明
　本件発明は、特許請求の範囲請求項１〜９に記載された下記のとおりのものである。
　【請求項１】高速動作が必要とされる高速動作回路部と、これよりも遅い速度での動作が許される低速動作回路部とを備える半導体集積回路において、前記低速動作回路部を立ち上がり時間及び立ち下がり時間の遅い素子で構成したことを特徴とする半導体集積回路。
　【請求項２】請求項１記載の半導体集積回路において、低速動作回路部を構成する素子を高速動作回路部を機成するＭＯＳトランジスタよりもチャネル長の長いＭＯＳトランジスタで構成してなることを特徴とする半導体集積回路．
　【請求項３】請求項１記載の半導体集積回路において、低速動作回路部を構成する素子に供給するバイアス電圧を高速動作回路部を構成する素子に供給するバイアス電圧よりも低電圧としてなることを特徴とする半導体集積回路。
　【請求項４】請求項１記載の半導体集積回路において、低速動作回路部を構成する素子の出力にキャパシタンス（寄生容量）を持たせることにより、該低速動作回路部を構成する素子が高速動作回路部を構成する素子よりもオンオフ動作が遅く遮断周波数が低い素子からなることを特徴とする半導体集積回路。
　【請求項５】請求項４記載の半導体集積回路において、更に信号出力を制御する制御入力端子を備え、該制御入力端子のトランジスタのキャパシタンス（寄生容量）を、回路を構成する素子のキャパシタンス（寄生容量）よりも大きく形成してなることを特徴とする半導体集積回路。
　【請求項６】請求項４記載の半導体集積回路において、高速動作する素子をウェハーの外側に配置することにより、高速動作する信号がつくるループを最短にすることによって形成してなることを特徴とする半導体集積回路。
　【請求項７】シリアル信号をパラレル信号に変換した上で信号処理を行う半導体集積回路において、パラレル信号を処理する回路部を構成する素子をシリアル信号を処理する回路部を構成する素子であるＭＯＳトランジスタよりもチャネル長の長いＭＯＳトランジスタで構成してなることを特徴とする半導体集積回路。
　【請求項８】シリアル信号をパラレル信号に変換した上で信号処理を行う半導体集積回路において、パラレル信号を処理する回路部を構成する素子に供給するバイアス電圧をシリアル信号を処理する回路部を構成する素子に供給するバイアス電圧よりも低電圧としてなることを特徴とする半導体集積回路。
　【請求項９】シリアル信号をパラレル信号に変換した上で信号処理を行う半導体集積回路において、パラレル信号を処理する回路部を構成する素子の出力のキャパシタンス（寄生容量）をシリアル信号を処理する回路部を構成する素子の出力のキャパシタンス（寄生容量）よりも大きく形成してなることを特徴とする半導体集積回路。
（３）申立の理由の概要
　申立人は、甲第１号証（特開平４−２１３２１３号公報）、甲第２号証（特開平５−３４３６４９号公報）、甲第３号証（「ＣＭＯＳ回路の使い方（Ｉ）」工業調査会１９８８年１月２０日発行）、参考資料１（特開平２−１７４２５９号公報）、参考資料２（特開平２−２７０３７２号公報）、参考資料３（特開平４−２８８８６５号公報）及び参考資料４（特開平５−３４３６４８号公報）を提示し、特許請求の範囲請求項１〜３に係る発明は甲第１号証、甲第２号証または参考資料１〜４記載の発明と同一であるから、特許法第２９条第１項第３号の規定により特許を受けることができず．また特許請求の範囲請求項１〜９に係る発明は甲第１号証〜甲第３号証または参考資料１〜４記載の発明に基づいて当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることかできないものであり、また、特許請求の範囲請求項１の記載に不備があるから、特許法第３６条第４項に規定する要件を満たしておらず、特許を取り消すべきである旨主張する。
（２）判断
　イ）請求項１に係る発明について
　当審において通知した取消理由において引用した刊行物（上記参考資料３）には、「【０００９】【実施例】実施例１．以下、この発明の一実施例を図について説明する。図１はＣＭＯＳゲートアレイに適用した例であり、１、２、３、５、６は図３の従来例に示した１、２、３、５、６と同様であるので、説明を省略する。４は第３の電源電圧供給ラインである。【００１０】又、７ａは電源を第１の電源電圧供給ライン２から供給させて動作している内部領域、７ｂは同様に電源を第３の電源電圧供給ラインから供給させて動作している内部領域である。【００１１】次に動作について説明する。第１の電源電圧供給ライン２、第２の電源電圧供給ライン３、第３の電源電圧供給ライン４へは、外部からそれぞれ電位を与えるが、このとき、第１の電源電圧供給ライン２、第２の電源電圧供給ライン３は通常通りそれぞれ５Ｖと０Ｖを供給する。そして、第３の電源電圧供給ライン４へは、第１の電源電圧供給ライン２に供給している電位よりも低い電位、例えば３Ｖを供給する。【００１２】第１の電源電圧供給ライン２に接続されている内部領域７ａは、電源電圧５Ｖで動作し、第３の電源電圧供給ライン４に接続されている（「。」は誤り）内部領域７ｂは電源電圧３Ｖで動作する。【００１３】内部回路構成領域６内に構成されている回路は、電源電圧が高い程、各セルの遅延時間は短くなり（すなわち高速になり）、逆に消費電力は大きくなる。又、電源電圧が低い程、各セルの遅延時間は長くなり（すなわち低速になり）、逆に消費電力は小さくなる。【００１４】そこで、内部回路のうち、消費電力を大きくしてでも高速動作を必要とするセル部分には高い電源電圧を供給し、逆に動作速度を下げることの可能なセル部分に対しては低い電源電圧を供給し、ＩＣチップ１全体としての消費電力を低減することが可能となる。」（第２頁右欄第１〜３２行）が図１と共に記載されている。ところで、周知技術（上記甲第３号証記載の技術）によれば、パルスの立ち上がり、立ち下がり時間は電源電圧に依存するものである。すなわち、上記甲第３号証の第５５頁（３・２０）式によればパルスの立ち下がり時間ｔｆは電源電圧Ｖ。に反比例し、上記式の下行の文章によれば立ち上がり時間ｔｒも同様である。なお、第５４頁図３．１８によればＣＭＯＳインバータにおいてＰＭＯＳが導通状態の時ＣＯＵＴが電源電圧まで充電され、充電が停止した時点においては出力端子電圧は電源電圧となっているから、ＶＯを電源電圧と見ることに誤りはない。してみると、上記刊行物には、高速動作が必要とされる内部領域７ａ（請求項１に係る発明の高速動作回路部に相当する）と、これよりも遅い動作速度での動作が許される内部領域７ｂ（請求項１に係る発明の低速動作回路部に相当する）とを備えたディジタル集積回路装置（請求項１記載に係る半導体集積回路に相当する）において、内部領域７ｂを立ち上がり時間及び立ち下がり時間の遅い素子で構成したディジタル集積回路装置が記載されているものと認められる。したがって、請求項１係る発明は上記刊行物記載の発明と同一である。
　ロ）請求項３に係る発明について
　上記刊行物記載の発明は上述のとおりである。請求項３に係る発明と上記刊行物記載の発明とを対比すると、両者は高速動作が必要とされる高速動作回路部と、これよりも遅い速度での動作が許される低速動作回路部とを備える半導体集積回路において、前記低速動作回路部を立ち上がり時間及び立ち下がり時間の遅い素子で構成したことを特徴とする半導体集積回路の点で一致するが、低速回路素子及び高速回路素子に供給されるのが、請求項３に係る発明においてはバイアス電圧であるのに対して、上記刊行物記載の発明においては電源電圧である点で一応相違するものと認められる。ところでバイアス電圧とは所定の動作を得るために回路素子に加えられる直流電圧であるから、バイアス電圧とは電源電圧の一種と見ることができる。そして請求項３に係る発明において回路素子に加える電圧として電源電圧の一種であるバイアス電圧に限定した意義は全く認められないから、この相違点は実質的な相違点とは認められない。したがって、請求項３に係る発明は上記刊行物記載の発明と同一である。
　ハ）請求項８に係る発明について
　上記刊行物記載の発明は上述のとおりである。請求項８に係る発明と上記刊行物記載の発明とを対比する。ところで、請求項８に係る発明においてシリアル信号をパラレル信号に変換する回路部は高速動作回路部に一種であり、パラレル信号を処理する回路部は低速動作回路部の一種であるから、両者は高速動作が必要とされる高速動作回路部と、これよりも遅い速度での動作が許される低速動作回路部とを備える半導体集積回路において低速動作回路部を構成する素子に供給するバイアス電圧を高速動作回路部を構成する素子に供給するバイアス電圧よりも低電圧としてなることを特徴とする半導体集積回路の点で一致するが、高速動作回路部及び低速動作回路部が、請求項８に係る発明においてはシリアル信号をパラレル信号に変換する回路部及びパラレル信号を処理する回路部であるのに対して、上記刊行物記載の発明においては特に規定していない点で相違するものと認められる。シリアル信号をパラレル信号に変換する回路部及このびパラレル信号を処理する回路部の組合せは周知であり、上記刊行物記載の発明において高速動作回路部及び低速動作回路部の組合せとして周知のシリアル信号をパラレル信号に変換する回路部及このびパラレル信号を処理する回路部の組合せを採用することに格別の創意工夫を必要としない。したがって、上記相違点は当業者が容易に想到し得たことと認められる。なお、電磁放射は電流の変化が大きければ大きい程大きくなるものであるから、立ち上がり時間及び立ち下がり時間の遅い回路は早い回路に比べて発生する電磁放射が少なくなることは当業者が当然予測し得ることである。
　ニ）その他の請求項に係る発明について
　甲第１号証には、高速動作が必要とされる第１の回路部１１と、これよりも遅い動作速度での動作が許される第２の回路部１２とを備えたディジタル集積回路装置において、低速動作回路を立ち上がり時間及び立ち下がり時間の遅い素子で構成したディジタル集積回路装置が記載されており、甲第２号証には、トランジスタのチャネル長の異なる２種類のベーシックセルを用意し、動作周波数が低く、遅延値を多く取りたいセルをトランジスタのチャネル長の長いベーシックセルを用いて形成することが記載されており、甲第３号証には、立ち上がり時間及び立ち下がり時間が出力容量に比例することが記載されているが、立ち上がり時間及び立ち下がり時間がトランジスタのチャネル長に比例する点については、当該原理を見出すために上記甲第３号証記載の式を特定の目的を持って組み合わせたりするという操作を行っており、上記の原理が直ちに甲第３号証の記載から見いだせるものではない。よって、甲第３号証からは、立ち上がり時間及び立ち下がり時間がトランジスタのチャネル長に比例する点が分かるとする異議申立人の主張は採用できない。参考資料１には、大多数を占める第１基本単位セルと第１基本単位セルのトランジスタとチャネル長の異なる第２基本単位セルよりなるＣＭＯＳゲートアレイが、参考試料２には、第１の極性の複数のＭＯＳＦＥＴ及び第２の極性の複数のＭＯＳＦＥＴからなり、第２の極性のＭＯＳＦＥＴの少なくとも１個以上のＭＯＳＦＥＴが他のＭＯＳＦＥＴとチャネル長が異なるベーシックセルからなるゲートアレイか、参考資料３には、上記刊行物記載の技術が、参考資料４には、互いに異なる電源電圧が印加される第１導電型の第１の基板及び第２の基板を互いに分離することによって２つの電源間で基板を通して不所望な電流が流れないようにしたことがそれぞれ記載されている。しかしながら、上記甲各号証及び各参考資料には、低速回路の立ち上がり時間及び立ち下がり時間を遅い素子で構成するために該素子であるＭＯＳトランジスタのチャネル長を高速動作回路部の素子であるＭＯＳトランジスタのチャネル長よりも長くした点（請求項２、７に係る発明の構成要件）及び低速回路の立ち上がり時間及び立ち下がり時間を遅い素子で構成するために該素子の出力に寄生容量を持たせる点（請求項４、５、６、９に係る発明の構成要件）は記載も示唆もなく、また上記甲各号証及び各参考資料記載のものを組み合わせて容易に想到し得るものでもない。
　なお、請求項１の記載において立ち上がり時間及び立ち下がり時間が「遅い」の意味するところは、本件明細書の記載から見て高速動作回路部の素子のそれと比べて「遅い」とするのが相当であるから、請求項１の記載に不明な点はない。
（３）むすび
　以上のとおりであるから、請求項１、３に係る発明は特許法第２９条第１項第３号の規定に違反して特許がなされたものであり、請求項８に係る発明は同法第２９条第２項の規定に違反して特許がなされたものであるから、同法第１１３条第１項第２号に該当する。
　また、本件請求項２、４、５、６、７、９に係る発明については、他に特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年８月３日（１９９９．８．３）