【事件の表示】
　特許第２７８０２２０号「電子楽器システム」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２７８０２２０号の特許を維持する。
【理由】
１．手続きの経緯
　特許原出願　　　　昭和５８年５月７日
　特許分割出願　　　平成８年８月６日
　特許権設定登録　　平成１０年５月１５日
　特許異議の申立て　平成１１年１月２９日
　（異議申立人矢野寛）
　取消理由通知　　　平成１１年４月２１日
　特許異議意見　　　平成１１年７月１２日
　取消理由通知　　　平成１１年１２月９日
　訂正請求　　　　　平成１１年１２月９日
２．訂正の適法性
（１）本件発明
　訂正特許明細書の請求項１〜３に係る発明（以下、「本件発明」という。）は、その特許請求の範囲の請求項１〜３に記載された次のとおりのものである。
　「【請求項１】入力されるパラレル形式の楽音制御データを処理し、当該処理された楽音制御データをパラレル形式で出力する制御部と、
　鍵盤およびメロディ音を少なくとも発生する主音源部を含む外部より供給されるパラレル形式の楽音制御データをこの制御部に与えるとともに、上記制御部から出力されるパラレル形式の処理された楽音制御データを上記外部に出力する
単一の
　他の外部より供給されるシリアル形式の楽音制御データをパラレル形式のデータに変換して上記制御部に与えるとともに、上記制御部から出力されるパラレル形式の処理された楽音制御データをシリアル形式のデータに変換して上記他の外部に出力する
単一の
　とを有することを特徴とする電子楽器システム。
　【請求項２】前記
単一の
　【請求項３】上記
単一の
（２）訂正の目的の適否及び拡張・変更の存否
　上記訂正は、訂正前特許請求の範囲の請求項１〜３の記載事項に、下線部の構成を付加して限定したものであって、特許請求の範囲の減縮に該当し、実質的に特許請求の範囲を拡張又は変更するものではない。
（３）独立特許要件の判断
　本件特許発明に対して、当審が通知した取消理由で引用した刊行物１（特開昭５９−３０５９４号公報：甲第１号証）には、「第１図はこの発明による同期運転方法によって駆動される電子楽器の構成を示すブロック図である。この図において、１はＣＰＵ（中央処理装置）であり、バスライン２を介して装置各部と接続されている。」、「５は楽音発生部であり、ＣＰＵ１を介して供給される演奏データに基づいて楽音信号を形成し、」、「９は、鍵盤である。この鍵盤９には、各キー（鍵）に対応してキー操作検出用のキースイッチおよび打鍵強度検出用の打鍵強度検出器が設けられており、各キースイッチおよび打鍵強度検出器の出力が各々キーデータ発生装置１０へ供給される。キーデータ発生装置１０は鍵盤９の各キースイッチの出力を走査することによりオン状態にあるキーを検出し、同キーのキーコードおよび打鍵強度データをバスライン２へ出力する。」、「演奏者の鍵盤９の操作にしたがってキーデータ発生装置１０から出力されるキーコードおよび打鍵強度データを、ＣＰＵ１が一定のサンプリング周期で読込み、この読込んだデータに基づいて演奏データを作成し、」、「ＣＰＵ１はキーデータ発生装置１０から出力されるキーコードおよび打鍵強度データを順次楽音発生部５へ供給する。これによりスピーカ７から鍵盤９の操作に対応する楽音が発生する。」及び「ＡＣＩＡ・ＩおよびＩＩは各々、・・・周知のもので、そのデータライン、割込み端子等がバスライン２に接続され、また、その伝送データ端子、受信データ端子、ＤＣＤ（Ｄａｔａ　Ｃａｒｒｉｅｒ　Ｄｅｔｅｃｔ）端子等が端子Ｔ１（またはＴ２）に接続されている。そして、ＣＰＵ１から供給されるコマンドまたはデータを内部のトランスミットデータレジスタに一旦蓄えた後、伝送データ端子からシリアルに出力し、また、受信データ端子へ供給されたシリアルデータ（またはコマンド）を内部のレシーブデータレジスタに一旦蓄えた後、８ビットのパラレルデータとしてバスライン２へ出力する。」ことが、同刊行物２（「マイクロコンピュータの使い方《電子科学シリーズ》６１」　石田晴久著、１９７７年４月３０日株式会社産報発行、Ｐ．１５、９６〜９９：甲第２号証）には、「（４）マイクロプロセッサからマイクロコンピュータを構成する際，メモリや入出力機器の接続にはある程度の周辺回路が必要である。こうした周辺回路のことをインターフェース回路ともいいます。」及び「ハードウェア・インターフェース」に関する事項が、同刊行物３（「マイクロコンピュータを用いた電子楽器の作り方」　小野光雄著、昭和５２年１月２２日株式会社マイテック発行、Ｐ．３、２８〜３０：甲第３号証）には、「このマイクロコンピュータは、１２ビットのデータを並列的に処理し、しかも４０９６ワードまで直接アドレスできる。」、「ＣＰＵから１２本の線がでていて、この１２本の線を通じて、ＣＰＵは外部と情報のやりとりができるようになっている。このような線を束ねたものを、普通、バスと呼んでいる。データの入出力が１つのバスで実行できるものを双方向性バスという。」及び「コンピュータ電子楽器インターフェース部は、マイクロコンピュータ部から音楽の基本要素である音階と音符の長さ等のデータを受け取り、それをオーディオ信号に変換し、イヤホーンからメロディとして出力させる。これもコンソール部と同様にＤＣＵの制御下におかれる。」ことが、同刊行物４（「マイクロコンピュータ制御システムの設計《電子科学シリーズ》８３」　正田英介・田村穣・坂田博共著、１９８２年６月１０日産報出版株式会社発行、Ｐ．２３、２４、５９〜６５、９１〜１１２：甲第４号証）には、「マイクロコンピュータ制御デバイスのハードウエア」、「マイクロコンピュータ・システムの基本構成」、「インターフェイスは接続する機器ごとに必要な機能は異なり，複雑なものには５章でいくつか紹介する専用のＬＳＩがありますが，汎用の標準入出力インターフェイスもあります。」及び「同時にデータの全ビットを入出力するパラレル入出力の他に，ＴＴＹ，磁気テープなど機器側に対してはシリアルに入出力を行なうシリアル入出力もあります。」ことが、同刊行物５（特開昭５３−７５９１９号公報：甲第５号証）には、「第１図はこの発明の一実施例を示すブロック線図である。図において（１０）は共通の情報伝送路、（２０）はＣＰＵで、この明細書で言うＣＰＵは制御回路、演算回路およびレジスタをそなえＣＰＵにあるメモリ装置と共に端末の入力装置から入力されるデータを処理して端末の出力装置に対し出力することができる汎用データ処理機能を備えた装置を意味する。」、「（３８）は通信回線のための変復調回路であり、」、「また（２１），（２５），（３１），（３３），（３５），（３７）はそれぞれＣＰＵ（２０）、ＣＰＵ制御盤部（２４）、鍵盤部（３０）、音色制御盤部（３２）、楽音発生部（３４）、表示盤部（３６）と共通の情報伝送路（１０）との間に設けられるインターフェースに相当する回路」、「また第１図に示す共通の情報伝送路（１０）には外部記憶装置および外部データ処理装置等が接続され、また１個の楽音発生部（３４）の外に１個以上の楽音発生部が接続される場合がありこれらの諸装置と第１表に示す諸装置の間に信号の授受が行なわれる」、「共通の情報伝送路（１０）はアドレスバスＡ（１０１）、データバスＤ（１０２）、コントロールバスＣ（１０３）に分けて示してある。」及び「次に共通の情報伝送路（１０）上の信号はＭＯＤＥＭを用いて有線又は無線の伝送線によって遠隔の地点に伝送しその地点において楽音発生部を動作させることができる。第１図の変復調回路（３８）はこの目的のものである。」ことが、夫々記載されている。
　そこで、本件発明と上記刊行物１〜５に記載された発明とを対比すると、後者のいずれも、少なくとも前者の必須の構成要件である「鍵盤およびメロディ音を少なくとも発生する主音源部を含む外部より供給されるパラレル形式の楽音制御データをこの制御部に与えるとともに、上記制御部から出力されるパラレル形式の処理された楽音制御データを上記外部に出力する単一のパラレルインタフェース回路」を具備していない。
　そして、前者は上記必須の構成要件を具備することにより、後者から予測できない「制御部と被制御部とのデータ転送を効率的におこない、しかもそのインタフェース回路を簡略化することの出来る電子楽器システムを提供する」という明細書記載のとおりの顕著な作用効果を奏するものであるから、前者が後者のいずれかと同一であるとも、後者から容易に発明をすることができたものであるともいえない。
　また、本件特許明細書の記載に不備があるとの取消理由については、上記訂正により記載不備が解消したことは明らかであるので、この取消理由は理由がないものである。
　したがって、本件発明は特許出願の際独立して特許を受けることができない発明とすることはできない。
（４）その他の訂正について
　上記特許請求の範囲の減縮に伴い、明細書の明瞭でない記載の釈明をしたものであって、実質的に特許請求の範囲を拡張又は変更するものではない。
（５）むすび
　以上のとおりであるから、上記訂正請求は、特許法第１２０条の４第２項及び同条第３項で準用する第１２６条第２〜４項の規定に適合するので、当該訂正を認める。
３．特許異議申立てについての判断
（１）特許異議申立ての理由の概要
　異議申立人矢野寛は、特許請求の範囲の請求項１〜３に係る発明は、甲第１号証に記載された発明と同一であり、特許法第２９条の２の規定により、また甲第５号証又は甲第３〜５号証に記載された発明に基いて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができないものであるから、その特許は取り消されるべきものである旨主張している。
（２）判断
　本件発明は、上記２．（３）で示したように、いずれの取消理由も存しないものである。
４．むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によって、本件発明の特許を取り消すことはできない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年１２月１５日（１９９９．１２．１５）
【訂正の要旨】
ａ．特許請求の範囲の請求項１乃至３の記載
「【請求項１】　入力されるパラレル形式の楽音制御データを処理し、当該処理された楽音制御データをパラレル形式で出力する制御部と、
　鍵盤およびメロデイ音を少なくとも発生する主音源部を含む外部より供給されるパラレル形式の楽音制御データをこの制御部に与えるとともに、上記制御部から出力される処理されたパラレル形式の楽音制御データを外部に出力するパラレルインタフェース回路と、
　他の外部より供給されるシリアル形式の楽音制御データをパラレル形式のデータに変換して上記制御部に与えるとともに、上記制御部から出力されるパラレル形式の処理された楽音制御データをシリアル形式のデータに変換して上記他の外部に出力するシリアルインタフェース回路と、
を有することを特徴とする電子楽器システム。
　【請求項２】　前記パラレルインタフェース回路が、上記鍵盤からのパラレル形式の楽音制御データを上記制御部に与えるとともに、上記制御部からのパラレル形式の楽音制御データを上記主音源部に供給することを特徴とする請求項１記載の電子楽器システム。
　【請求項３】　上記シリアルインタフェース回路には伴奏音を発生する伴奏音源部および／または外部システムが接続され、上記外部システムからのシリアル形式の楽音制御データをパラレル形式のデータに変換して上記制御部に与えるとともに、上記制御部からのパラレル形式の楽音制御データをシリアル形式のデータに変換して上記伴奏音源部に供給することを特徴とする請求項１記載の電子楽器システム。」
を特許請求の範囲の減縮を目的として、
「【請求項１】　入力されるパラレル形式の楽音制御データを処理し、当該処理された楽音制御データをパラレル形式で出力する制御部と、
　鍵盤およびメロデイ音を少なくとも発生する主音源部を含む外部より供給されるパラレル形式の楽音制御データをこの制御部に与えるとともに、上記制御部から出力される処理されたパラレル形式の楽音制御データを外部に出力する
単一の
　他の外部より供給されるシリアル形式の楽音制御データをパラレル形式のデータに変換して上記制御部に与えるとともに、上記制御部から出力されるパラレル形式の処理された楽音制御データをシリアル形式のデータに変換して上記他の外部に出力する
単一の
を有することを特徴とする電子楽器システム。
　【請求項２】　前記
単一の
　【請求項３】　上記
単一の
と訂正する。
ｂ．明細書段落番号【０００８】の記載
「【課題を解決するための手段】
　本発明は、上記目的を達成するために、入力されるパラレル形式の楽音制御データを処理し、当該処理された楽音制御データをパラレル形式で出力する制御部と、鍵盤およびメロディ音を少なくとも発生する主音源部を含む外部より供給されるパラレル形式の楽音制御データをこの制御部に与えるとともに、上記制御部から出力される処理されたパラレル形式の楽音制御データを上記外部に出力するパラレルインタフェース回路と、他の外部より供給されるシリアル形式の楽音制御データをパラレル形式のデータに変換して上記制御部に与えるとともに、上記制御部から出力されるパラレル形式の処理された楽音制御データをシリアル形式のデータに変換して上記他の外部に出力するシリアルインタフェース回路と、を有することを特徴とする。」
を、明細書の明瞭でない記載の釈明を目的として、
「【課題を解決するための手段】
　本発明は、上記目的を達成するために、入力されるパラレル形式の楽音制御データを処理し、当該処理された楽音制御データをパラレル形式で出力する制御部と、鍵盤およびメロデイ音を少なくとも発生する主音源部を含む外部より供給されるパラレル形式の楽音制御データをこの制御部に与えるとともに、上記制御部から出力される処理されたパラレル形式の楽音制御データを上記外部に出力する
単一の
単一の
と訂正する。
ｃ．　明細書の段落番号【００３９】の記載
「【発明の効果】
　以上詳述したように、例えば高速にデータを転送して処理を行なう必要がある音源回路には、データをパラレル転送し、データ転送の頻度が少なく、高速転送の必要性がない音源回路には、データをシリアル転送することが出来るよう、パラレルインタフェース回路とシリアルインタフェース回路との両方を、制御部と上記各音源回路との間に設けたから、最適なデータ転送がおこなえる。そして、例えば、低速データ転送で動作する音源部を別体にするなどしても、接続ラインの数はシリアルデータ転送を行うため少数でよく、接続ピン数、接線配線数の低減が可能となり、実用的である。」
を、明細書の明瞭でない記載の釈明を目的として、
「【発明の効果】
　以上詳述したように、例えば高速にデータを転送して処理を行なう必要がある音源回路には、データをパラレル転送し、データ転送の頻度が少なく、高速転送の必要性がない音源回路には、データをシリアル転送することが出来るよう、
単一の
単一の
と訂正する。
（５４）【発明の名称】
電子楽器システム
（５７）【特許請求の範囲】
　【請求項１】　入力されるパラレル形式の楽音制御データを処理し、当該処理された楽音制御データをパラレル形式で出力する制御部と、
　鍵盤およびメロデイ音を少なくとも発生する主音源部を含む外部より供給されるパラレル形式の楽音制御データをこの制御部に与えるとともに、上記制御部から出力される処理されたパラレル形式の楽音制御データを外部に出力する
単一の
　他の外部より供給されるシリアル形式の楽音制御データをパラレル形式のデータに変換して上記制御部に与えるとともに、上記制御部から出力されるパラレル形式の処理された楽音制御データをシリアル形式のデータに変換して上記他の外部に出力する
単一の
を有することを特徴とする電子楽器システム。
　【請求項２】　前記
単一の
　【請求項３】　上記
単一の
【発明の詳細な説明】
　【０００１】
　【発明が属する技術分野】
　この発明は、パラレルデータ転送とシリアルデータ転送の双方を行なって、複数の音源回路を制御することが出来る電子楽器システムに関する。
　【０００２】
　【従来の技術】
　近年、１つの制御部により主音源回路、伴奏音源回路あるいは鍵盤走査回路に対し、制御信号をパラレルデータにて夫々送出し、各種制御をおこなうものが開発されている。
　【０００３】
　また近年、ＭＩＤＩ（Ｍｕｓｉｃａｌ　Ｉｎｓｔｒｕｍｅｎｔ　Ｄｉｇｉｔａｌ　Ｉｎｔｅｒｆａｃｅ）システムとよばれる、電子楽器をディジタル信号で制御するためのインターフェース部と転送データのフォーマットを決めたものがあり、例えば、パーソナルコンピュータから電子楽器にデータ転送をして、外部より電子楽器を制御することが行われている。
　【０００４】
　【発明が解決しようとする課題】
　しかしながら、制御信号をパラレルデータで夫々送出するものは、被制御部の数が多くなれば、データ転送の為のインターフェース回路（Ｉ／Ｏ部）が複雑となる。
　【０００５】
　更に、複数の楽器（コンポーネント）を接続してシステム的な電子楽器をつくる場合も、データ転送をパラレルに行うことは実用的でないと思われる。
　【０００６】
　またＭＩＤＩシステムも、パーソナルコンピュータのパラレルデータを特定フォーマットでシリアルデータに変換して転送されるのみであって汎用性に乏しい。
　【０００７】
　本発明は上記従来の課題に鑑み為されたものであり、制御部と被制御部とのデータ転送を効率的におこない、しかもそのインターフェース回路を簡略化することの出来る電子楽器システムを提供することを目的とする。
　【０００８】
　【課題を解決するための手段】
　本発明は上記目的を達成するために、入力されるパラレル形式の楽音制御データを処理し、当該処理された楽音制御データをパラレル形式で出力する制御部と、鍵盤およびメロディ音を少なくとも発生する主音源部を含む外部より供給されるパラレル形式の楽音制御データをこの制御部に与えるとともに、上記制御部から出力される処理されたパラレル形式の楽音制御データを外部に出力する
単一の
単一の
　【０００９】
　【発明の実施の形態】
　以下、図面に示す−実施形態につき詳細に説明する。図１は、本実施例のシステム構成を示すもので、図中１は、制御部（ＣＰＵ）であり、マイクロプロセッサからなる。なお、この制御部１としては、パーソナルコンピュータなどの電子式計算機であってもよい。この制御部１からはデータバスＤＢＵＳを介してパラレルＩ／Ｏ（ＩＮＰＵＴ／ＯＵＴＰＵＴ）部２とシリアルＩ／Ｏ部３とに対し、端子ＤＢ０〜ＤＢＮ（Ｎ十１ビット）からデータを送出することが出来、逆にパラレルＩ／Ｏ部２およびシリアルＩ／Ｏ部３よりデータが供給され得る。
　【００１０】
　そして、パラレルＩ／Ｏ部２は、鍵走査部４，主音源部５，操作スイッチ部６とデータバスＰＢＵＳ−１，ＰＢＵＳ−２，ＰＢＵＳ−３を介し接続されていて、データの授受が可能となっている。
　【００１１】
　上記鍵走査部４は、上記パラレルＩ／Ｏ部２より与えられる情報に従って、鍵盤７の鍵の操作を検出すべく走査信号をバスＫＣを介して送出し、そしてその結果鍵盤７から出力されるキーオン／オフ信号がバスＫＩを介して与えられる。
　【００１２】
　上記主音源部５は、例えばメロディ音を発生する回路であって、上記鍵走査部４などによって指示された如何なる楽音を発生すべきかを指定する情報がパラレルＩ／Ｏ部２を介して制御部１より供給され、当該楽音を発生するようになっている。
　【００１３】
　また、この主音源部５からは、データバスＰＢＵＳ−２を介して、その発音状態あるいはエンベロープ状態などを示す情報が逆にパラレルＩ／Ｏ部へ送出出来るようになっている。
　【００１４】
　そして、この主音源部５から発生するディジタル楽音信号は、Ｄ／Ａ変換器８に与えられ、アナログ信号に変換された後、ミキサ９に供給される。
　【００１５】
　上記操作スイッチ部６は、音色や各種エフェクトあるいは自動演奏などのための指定スイッチを有しており、データバスＰＢＵＳ一３を介して与えられる情報により走査され、その結果出力が再びパラレルＩ／Ｏ部２を介して制御部１へ送出される。
　【００１６】
　上記シリアルＩ／Ｏ部３は、データバスＤＢＵＳを介してパラレル転送された信号をシリアル信号に変換した後、ラインＬ１を介して、外部伴奏音源部１０にデータ信号が送出される。例えば、如何なる伴奏音を発生すべきかを指定するシリアル信号がこのラインＬ１を介して与えられるため、外部伴奏音源部１０はその伴奏音を生成し、Ｄ／Ａ変換器１１にディジタル信号にて送出する。更に、シリアルＩ／Ｏ部３と外部伴奏音源部１０の間には後述する制御信号ライン０１，０２，０３がある。
　【００１７】
　この外部伴奏音源部１０は、本体即ち主音源部５、鍵操作部４などが設けられた筐体とは別体の筐体に入っているもので、本体にピンジャックなどで電気的に接続することによって、上記シリアルＩ／Ｏ部３からのデータ等を授受出来る。そして、伴奏音としてコード音、アルペジオ音、ベース音などを発生する。この外部伴奏音源部１０には、内部に例えばマイクロプロセッサを有しており、例えば制御部１より送出された情報、例えばコ一ド名を指定する情報に対し如何なる伴奏音を例えばリズミックに出力するかを制御可能となっているため、制御部１からの外部伴奏音源部１０に対する転送情報は、高速転送を要求されるものではない。
　【００１８】
　なお、この外部伴奏音源部１０のかわりに、本体内部に、そのような伴奏音源部を設けた場合も、例えば、コード名を指定する情報は１小節単位あるいは半小節単位で制御部１から転送すればよいものであって、同様にシリアルのデータ転送によればよい。
　【００１９】
　そして、Ｄ／Ａ変換器１１にてアナログ信号に変換された伴奏音信号は、ミキサ９にてＤ／Ａ変換器８より送出されるアナログ信号とミキシングされた後、アンプ１２、スピーカ１３を介して放音される。
　【００２０】
　上記シリアルＩ／Ｏ部３は更に外部システム１４ヘラインＬ２を介してデータを転送あるいは、逆に外部システム１４からデータの受信を可能とする。この外部システム１４としては、各種音源回路のほか、他の電子楽器であつてもよい。即ち、制御部１がパーソナルコンピュータのような電子式計算機であった場合、複数の楽器、あるいは目勤演奏装置を同時制御する場合に、シリアルＩ／Ｏ部３からラインＬ２を介して情報をシリアル転送する。なお、このシリアルＩ／Ｏ部３と外部システム１４との間には後述する制御ラインＣ４，Ｃ５，Ｃ６がある。
　【００２１】
　さらに、上記制御部１は、コントロールバスＣＯＮを介して、パラレルＩ／Ｏ部２、シリアルＩ／Ｏ部３、鍵走査部４、主音源部５に対し、制御信号を送出するようになっている。
　【００２２】
　次に、図２を参照して、パラレルＩ／Ｏ部２を説明する。この場合、データバスＤＢＵＳとして８ビットパラレルのバスラインがあり、制御部１と双方向性のラインとなっている。
　【００２３】
　制御部１からは更にゲート群１，Ｇ２，Ｇ３に対するコントロール信号をコントロールバスＣＯＮ内のラインＣＯＮ−１，ＣＯＮ−２，ＣＯＮ−３より送出可能となっていて、このゲート群Ｇ１を介して、データバスＤＢＵＳとデータバスＰＢＵＳ−１とが、ゲート群Ｇ２を介してデータバスＤＢＵＳとデータバスＰＢＵＳ−２とが、ゲートＧ３を介してデータバスＤＢＵＳとデータバスＰＢＵＳ−３とが接続される。
　【００２４】
　従って、パラレルＩ／Ｏ部２においては、データバスＤＢＵＳ上のデータを、鍵走査部４、主音源部５、操作スイッチ部６に選択的に送出可能となっており、またその逆方向へのデータ転送も可能となっている。
　【００２５】
　次に、図３を参照してシリアルＩ／Ｏ部３を詳細に説明する。データバスＤＢＵＳとして８ビットパラレルのバスラインが制御部１と接続されている。そして、このデータバスＤＢＵＳには、制御部１からデータが転送されて記憶される８ビットのレジスタ１５が接続されている。このレジスタ１５は入力端子Ｓに供給されるデータをラッチし、それを８ビットシリアル信号に変換する機能を有する。
　【００２６】
　即ち、制御部１からのコントロールバスＣＯＮ内のラインＣＯＮ−４より送出されるリセット信号ＲｅｓｅｔＴがレジスタ１５の端子Ｒに供給されてその内容がリセットされ、更にラインＣＯＮ−５，ＣＯＮ−６を介して制御部１からの転送要求信号、転送クロックφｎが送出されるとき、両入力信号が供給されるァンドゲート１６の出力、即ちクロックφｎ’が、上記レジスタ１５の次段へのデータ転送信号即ちシフト信号となり、従って上述したように一度パラレルにセットされたレジスタ１５の内容はクロックのｄによりシフトされてシリアル信号変換される。そして、そのシリアル信号は、アンドゲート１７に出力される。このアンドゲート１７の他方の入力端子には、ラインＣＯＮ−５を介して転送要求信号が与えられる。そして、このアンドゲート１７の出力はトランスフアゲート１８を介し、更にトランスフアゲート１９を介して、上記双方向性のデータラインＬＩに接続される。
　【００２７】
　更に、上記トランスフアゲート１８の出力は、トランスフアゲート２０を介して、上記双方向性のデータラインＬ２に接続される。
　【００２８】
　上記トランスフアゲート１８には、外部伴奏音源部１０より、ラインＣ１を介して入力されるデータ入力要求信号、通常Ｌｏｗ（“０”）レベルで、外部伴奏音源部１０よりデータを転送する場合に限りＨｉｇｈ（“１”）レベルとなる信号が一方の入力信号として与えられ、更に、ラインＣ４を介して入力されるデータ入力要求信号、通常Ｌｏｗ（“０”）レベルで、外部システム１４よりデータを転送する場合に限りＨｉｇｈ（“１”）レベルとなる信号が他方の入力信号として与えられるノアゲｂ−ト２１ｂの出力がゲート信号として与えられる。
　【００２９】
　従って、外部伴奏音源部１０あるいは外部システム１４よりデータが入力されない場合は、換言すれば、制御部１より外部伴奏音源部１０あるいは外部システム１４に対しデータを転送可能となっている場合は、上記ノアゲート２１ｂの出力はＨｉｇｈレベルとなり、従って、上記トランスフアゲート１９，２０にデータを出力可能となる。
　【００３０】
　上記トランスフアゲート１９のゲートには、制御部１よりコントロールラインＣＯＮ−７を介して供給される外部伴奏音源部／外部システム選択信号が印加されまた上記トランスフアゲート２０のゲートには、上記外部伴奏音源部／外部システム選択信号がインバータ２１を介して反転されて与えられる。この外部伴奏音源部／外部システム選択信号は、Ｈｉｇｈレベルのとき、外部伴奏音源１０を選択し、Ｌｏｗレベルのこき、外部システム１４を選択することが可能となる。
　【００３１】
　制御部１からラインＣＯＮ−５を介して供給される転送要求信号は、アンドゲート２２に印加され、更にこのアンドゲート２２の他方の入力端子にはラインＣＯＮ一７を介して供給される外部伴奏音源部／外部システム選択信号が印加されて、その結果アンドゲート２２の出力がラインＣ３を介して外部伴奏音源部１０に送出される。このラインＣ３の出力がＨｉｇｈになると、外部伴奏音源部１０ヘデータを転送することを指示する。
　【００３２】
　また、上記ラインＣＯＮ一７を介して供給される外部伴奏音源部／外部システム選択信号がインーバータ２１にて反転されてアンドゲート２３の一方の入力端子に印加され、更に他の入力端子にはライン０ＯＮ−５を介して転送要求信号が供給され、その結果このアンドゲート２３から出力する信号がラインＣ６を介して外部システム１４に転送される。このラインＣ６の出力がＨｉｇｈになると、外部システム１４ヘデータを転送することを指示する。
　【００３３】
　更に、上記外部伴奏音源部１０，外部システム１４に対し制御部１よりラインＣＯＮ−６を介して与えられる転送クロックのｎがラインＣ２，Ｃ５を介して送出され、データの授受がこのシリアルＩ／Ｏ部３と同期をとつて行えるようになつている。
　【００３４】
　また逆に、ラインＬ１あるいはラインＬ２を介して、外部伴奏音源部１０，外部システム１４よりデータか転送されてくる場合、トランスフアゲート１９あるいはトランスフアゲート２０を介して、レジスタ２４に印加される。このとき、上記トランスフアゲート１８は、ラインＣ１あるいはラインＣ４の出力がＨｉｇｈであるため、ノアゲート２１の出力がｌｏｗとなって閉成状態となる。また、上記ノアゲート２１の出力がインバータ２５にて反転されて供給されるアンドゲート２６は開成状態となり、その結果上記転送クロックのｎを、クロックφｎ”として出力する。
　【００３５】
　このクロックφｎ”は、上記レジスタ２４のシフトクロックとして与えられ、ラインＬ１，Ｌ２を介してシリアル状態で入力する信号は、８ビット毎に、パラレル信号に変換され、その結果、デ一タバスＤＢＵＳに対しゲート群Ｇ４を介し出力することが出来る。なお、上記ゲート群Ｇ４には制御部１よりラインＣＯＮ−８を介して信号ＩＮが与えられて、必要なときのみ開成される。
　【００３６】
　次に、図４を参照して、シリアルＩ／Ｏ部３よりデータを外部伴奏音源部１０あるいは外部システム１４へ転送する場合につき説明する。制御部１からは、外部伴奏音源部／外部システム選択信号をＬｏｗまたはＨｉｇｈの特定レベルに設定すると共に、リセット信号Ｒｅｓｅｔを出力し、レジスタ１５の内容をクリアする。そして、データをレジスタ１５にセットした後転送要求信号をラインＣＯＮ−５に出力し、アンドゲート１７を図中のタイミングで開成せしめる。そして、クロックφｎ’が図に示すように８発出力することによって１つの命令（データ）がシリアル信号に変換されて出力することになる。
　【００３７】
　次に図５を参照して、外部伴奏音源部１０あるいは外部システム１４からシリアルＩ／Ｏ部３にデータを転送する場合につき説明する。データ入力要求信号がラインＣ１，，Ｃ４を介して与えられ、ラインＬ１またはラインＬ２を介して、レジスタ２４にデータが印加されると、クロックφｎ”が図に示すように８発出力する間に、レジスタ２４にそのデータがストアされ、そしてパラレル信号に変換されて、ゲート群Ｇ４を介して、制御部１ヘデータバスＤＢＵＳにより転送される。
　【００３８】
　なお、上記実施形態では、シリアルＩ／Ｏ部３にて外部伴奏音源部１０，外部システム１４の２つの転送先に対しデータ転送を行なうようにしたが、勿論１つでもよく、また３以上であってもよい。そして、制御部１にて、種々転送先を変更するようにしてもよい。また同機のことがパラレルＩ／Ｏ部２についてもいえる。
　【００３９】
　【発明の効果】
　以上詳述したように、例えば高速にデータを転送して処理を行なう必要がある音源回路には、データをパラレル転送し、データ転送の頻度が少なく、高速転送の必要性がない音源回路には、データをシリアル転送することが出来るよう、
単一の
単一の
【図面の簡単な説明】
　【図１】
　本発明の実施例を示すシステム構成図である。
　【図２】
　パラレルＩ／Ｏ部の詳細図である。
　【図３】
　シリアルＩ／Ｏ部の詳細図である。
　【図４】
　シリアル１／Ｏ部の動作を説明するタイムチャートである。
　【図５】
　シリアルＩ／Ｏ部の動作を説明するタイムチャートである。
　【符号の説明】
　１　　制御部
　２　　パラレルＩ／Ｏ部
　３　　シリアルＩ／Ｏ部
　５　　主音源部
　１０　外部伴奏音源部
　１４　外部システム
　１５　レジスタ
　２４　レジスタ