(57)【要約】
【課題】位相ロックループ回路では、位相比較器のチャージポンプ出力にはアンバランスがあり、位相同期点が適切なタイミングからずれるという問題を有していた。
【解決手段】位相比較器からの正側制御信号および負側制御信号をアップダウンカウントし、アップダウンカウンタの出力を位相比較動作終了後にラッチし、そのラッチによってチャージポンプの補正手段を制御するようにし、切り捨てた下位ビットを加算することによって少ないビット数の補正回路で補正できるようにした。またカウント値を間引くことによって位相同期点を補正できるようにした。
【選択図】図１
0003101497.tif 000002
【実用新案登録請求の範囲】
【請求項１】
入力電圧に応じた周波数のクロックを発生する電圧制御発振器と、入力信号と前記電圧制御発振器の位相を比較する位相比較器と、前記位相比較器の出力である正側制御信号および負側制御信号によって正および負の電流を発生する一対の電流発生手段と、前記電流発生手段のアンバランスを補正する補正手段と、前記位相比較器の正側制御信号および負側制御信号をアップダウンカウントするアップダウンカウンタを有し、前記アップダウンカウンタの出力に応じて前記補正手段を制御するように構成されたことを特徴とする位相ロックループ回路。
【請求項２】
入力電圧に応じた周波数のクロックを発生する電圧制御発振器と、入力信号と前記電圧制御発振器の位相を比較する位相比較器と、前記位相比較器の出力である正側制御信号および負側制御信号によって正および負の電圧を発生する一対の電圧発生手段と、前記電圧発生手段の出力を抵抗を介して増幅する増幅器と、前記増幅器の前記抵抗の入力部に対して前記電圧発生手段のアンバランスを補正する補正入力を加える補正手段と、前記位相比較器の正側制御信号および負側制御信号をアップダウンカウントするアップダウンカウンタを有し、前記アップダウンカウンタの出力に応じて前記補正手段を制御するように構成されたことを特徴とする位相ロックループ回路。
【請求項３】
入力電圧に応じた周波数のクロックを発生する電圧制御発振器と、入力信号と前記電圧制御発振器の位相を比較する位相比較器と、前記位相比較器の出力である正側制御信号および負側制御信号によって正および負の電圧を発生する一対の電圧発生手段と、前記電圧発生手段の出力を増幅する差動増幅器と、前記増幅器の差動入力の逆相側に対して前記電圧発生手段のアンバランスを補正する補正入力を加える補正手段と、前記位相比較器の正側制御信号および負側制御信号をアップダウンカウントするアップダウンカウンタを有し、前記アップダウンカウンタの出力に応じて前記補正手段を制御するように構成されたことを特徴とする位相ロックループ回路。
【請求項４】
前記位相比較器の位相比較動作終了後の前記アップダウンカウンタの出力を保持するラッチを有し、前記ラッチの出力に応じて前記補正手段を制御するように構成されたことを特徴とする特許請求項１または請求項２または請求項３記載の位相ロックループ回路。
【請求項５】
前記アップダウンカウンタと前記ラッチの間に加算器を有し、前記ラッチの上位出力に応じて前記補正手段を補正動作し、下位出力と前記アップダウンカウンタの出力を前記加算器で加算するように構成されたことを特徴とする特許請求項４記載の位相ロックループ回路。
【請求項６】
前記位相比較器の正側制御信号または負側制御信号を選択してカウントし、決められた周期毎に間引き信号を発生するカウンタと、前記カウンタの間引き信号によって正側制御信号または負側制御信号を選択してゲートするゲートを有し、前記アップダウンカウンタには前記ゲートによるゲート後の信号が供給されるように構成されたことを特徴とする特許請求項１または請求項２または請求項３記載の位相ロックループ回路。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案はＣＤやＤＶＤのようなメディアにデジタルデータが記録され、あるいはデジタル通信のような、デジタルデータ信号からクロックを抽出して再生する再生装置に用いられる位相ロックループ回路に関するものである。
【背景技術】
【０００２】
従来から、ＣＤやＤＶＤのような光ディスク再生装置では、記録マークは最短マーク長と最長マーク長が制限されたランレングスリミッテッドコードで変調された信号（以下ＲＬＬ信号と略す）で記録されている。例えばＣＤでは、ＲＬＬ信号の基準クロック幅を１Ｔとすると３Ｔから１１Ｔまでの信号で記録されている。そのＲＬＬ信号のエッジから位相ロックループを用いて再生クロックを発生させ、ＲＬＬ信号をその再生クロックで打ち抜くことによって、再生クロックと同期した再生信号を得ることができる。ここで、ＲＬＬ信号はジッターを持っているが、適切なタイミングで打ち抜くことによってエラーの少ない再生信号を得ることができる。
【０００３】
しかし、位相ロックループ回路では通常、位相比較器の出力はチャージポンプと呼ばれる正側電流源と負側電流源の対による電流源をループフィルターで電圧に変換して電圧制御発振器に入力しているが、適切なタイミングで打ち抜こうとしても正側電流源と負側電流源の電流値にはアンバランスが存在するのでベストポイントからずれてしまうため、アンバランスを補正する手段が考えられてきた。また、位相比較器の出力は正電源側のスイッチと負電源側のスイッチとで正負電圧を発生させ、抵抗で電流に変換するチャージポンプが用いられることもあるが、その場合でもスイッチのオン抵抗のばらつきやその後段の増幅器のオフセット等の要因でアンバランスが発生するため、アンバランスを補正する手段を用いると打ち抜きタイミングを適切にすることができる。
【０００４】
例えば特許文献１に記載の位相ロックループ回路は、補正回路Ａ、Ｂの２種類の補正方法が記されている。補正回路Ａは位相比較器のＮｃｈチャージポンプ駆動信号とＰｃｈチャージポンプ駆動信号をアップダウンカウントしてその出力をＰＷＭで抵抗を介してフィルター回路に加えることによって自動的にＮｃｈチャージポンプ駆動信号幅とＰｃｈチャージポンプ駆動信号幅の比が適切になるようにしてアンバランスを補正している。補正回路Ｂはあらかじめ電流アンバランス量がわかっている場合に光ディスクの再生速度に応じてわかっている電流アンバランス量を補正するように補正量を切り換えるものである。
【特許文献１】特開２００１−１０２９２２号公報
【考案の開示】
【考案が解決しようとする課題】
【０００５】
しかし、補正回路Ａは補正回路とＰＷＭ回路の両方を必要とするため回路が複雑になるという問題点を有している。また、自動的な追従を常時動作させておくと、引き込み時に自動追従が振られて引き込みが遅くなる等、好ましくないので、通常は初期学習で補正して補正値を求め、以後は補正値をホールドしておくことが多い。そのような使い方の場合、補正回路Ａは信号のエッジ密度が変わったときに最適な補正値が変わってしまうという問題点を有している。
【０００６】
また、補正回路Ｂはあらかじめ電流アンバランスがわかっている必要があるので、半導体のロットばらつきに基づいたり、工程で測定したりして調整を不揮発性メモリーに記憶させる必要があった。そこで補正回路Ｂを補正回路Ａと同様な制御ループで自動追従させることも考えられるが、切り換えるときに各電流源の切り換えタイミング差によってグリッチと呼ばれるスパイク状のノイズを発生して位相ロックループが振られるという問題点を有している。また、補正回路にＤＡＣを用いた場合でも同様に切り換え時にグリッチが発生して位相ロックループが振られるという問題点を有している。
【０００７】
また、最適な位相同期点に追い込むには調整ビット数を多く取る必要があり、例えば０．１％の精度で追い込もうとするとチャージポンプ電流の１／１０００という微少電流になり、精度を取るのが難しいという問題を有していた。また、補正回路にＤＡＣを用いた場合でもＤＡＣに大きなビット数が要求されるので精度が必要になるという問題を有していた。
【０００８】
また、回路遅延等によってＮｃｈチャージポンプ駆動信号幅とＰｃｈチャージポンプ駆動信号幅の比を適切にしても、それが最もよい補正値とは限らないという問題点を有していた。
【０００９】
本考案は前記問題点を解決し、位相比較器の出力のチャージポンプのアンバランスを補正し、エッジ密度が変わったときにでも最適な補正を与えることができ、切り換えるときのグリッチで位相ロックループが振られるることがなく、少ない補正ビット数で容易に精度がとれ、回路遅延等による最良点のずれを容易にオフセットを与えて補正できる位相ロックループ回路を提供することを目的としてなされたものである。
【課題を解決するための手段】
【００１０】
本考案は、位相比較器の出力のチャージポンプのアンバランスを補正するために補正手段を設け、正側制御信号および負側制御信号をアップダウンカウントするアップダウンカウンタの出力に応じて自動的に補正するようにしたことを第１の主要な特徴とする。
【００１１】
また、位相比較器の出力である正側制御信号および負側制御信号をアップダウンカウントするアップダウンカウンタの出力を位相比較動作終了後にラッチするようにしたことを第２の主要な特徴とする。
【００１２】
また、アップダウンカウンターとラッチの間に加算器を設け、ラッチの上位出力に応じて補正し、切り捨てられた下位出力を加算器で加算することによって分解能を増加するようにしたことを第３の主要な特徴とする。
【００１３】
また、決められた周期毎にアップダウンカウンタのカウントを間引くことによって自動補正値にオフセットを与えることができるようにしたことを第４の主要な特徴とする。
【考案の効果】
【００１４】
本考案の位相ロックループ回路は、簡単な回路構成で位相比較器の出力のチャージポンプのアンバランスを自動的に補正することができ、エッジ密度が変わったときにでも最適な補正値からずれることはなく、グリッチによって振られることがなく、容易に必要な精度が確保でき、回路遅延等によってオフセットが発生してもオフセットを補正できるという効果がある。
【考案を実施するための最良の形態】
【００１５】
本考案は、位相比較器の出力のチャージポンプのアンバランスを補正するために電流または電圧による補正手段を設け、正側制御信号および負側制御信号をアップダウンカウントするアップダウンカウンタの出力に応じて自動的に補正するように改善した。また、位相比較器の出力である正側制御信号および負側制御信号をアップダウンカウントするアップダウンカウンタの出力を位相比較動作終了後にラッチするようにしてグリッチの影響を受けにくくなるように改善した。また、アップダウンカウンターとラッチの間に加算器を設け、ラッチの上位出力に応じて補正し、切り捨てられた下位出力を加算器で加算することによって分解能を増加するように改善した。また、決められた周期毎にアップダウンカウンタのカウントを間引くことによって自動補正値にオフセットを与えることができるようにして、回路遅延によってオフセットがあっても補正できるように改善した。
【実施例１】
【００１６】
図１は本考案の第１の実施例を示すブロック図で、ＣＤやＤＶＤのような光ディスク再生装置に用いられる位相ロックループ回路の例であり、１は電圧制御発振器、２は位相比較器、３は正側電流源、４は負側電流源、５、６はスイッチ、７は正側電流補正回路、８は負側電流補正回路、９はアップダウンカウンタ、１０は立ち下がりエッジ検出回路、１１は加算器、１２はリミッタ、１３はラッチ、１４は変換器、１５は設定レジスタ、１６は選択回路、１７はカウンタ、１８、１９はゲートであり、Ｒ１は高域のゲインを決める抵抗で、Ｃ１は低域の積分をするコンデンサで、Ｃ２は不要な高域成分を除去するコンデンサである。
【００１７】
図２は本考案の実施例における位相比較器２の回路図の例であり、２１、２２、２３はＤフリップフロップ、２４はインバータ、２５、２６は排他的論理和ゲートである。
【００１８】
図３は本考案の実施例における立ち下がりエッジ検出回路１０の回路図の例であり、３１、３２はＤフリップフロップ、３３はインバータ、３４はＡＮＤゲートである。
【００１９】
図４は本考案の実施例におけるタイミング図である。ここで、（１）は位相ロックループクロックの位相がＲＬＬ信号の位相同期位置に対してベスト位置にあるときのタイミングで、（２）は位相ロックループクロックの位相がＲＬＬ信号の位相同期位置に対して遅れているときのタイミングで、（３）は位相ロックループクロックの位相がＲＬＬ信号の位相同期位置に対して進んでいるときのタイミングである。また、（ａ）は光ディスクからのＲＬＬ信号、（ｂ）は電圧制御発振器の出力である位相ロックループクロック、（ｃ）はＲＬＬ信号（ａ）を位相ロックループクロックで打ち抜いた信号、（ｄ）は（ｃ）を位相ロックループクロックをインバータ２４で反転した反転クロックで打ち抜いた信号、（ｅ）は（ｄ）の更に反転クロックによって１クロック遅らせた信号、（ｆ）は位相比較器２からの正側制御信号、（ｇ）は位相比較器２からの負側制御信号、（ｈ）は負側制御信号の立ち下がりを示す立ち下がりエッジ信号、（ｉ）はラッチ１３によってラッチされた信号の上位信号である補正信号である。
【００２０】
図２と図４とを用いて位相比較器２の動作を説明する。まずＲＬＬ信号（ａ）はＤフリップフロップ２１で位相ロックループクロック（ｂ）によって打ち抜かれて（ｃ）となり、更にＤフリップフロップ２２で位相ロックループクロックをインバータ２４で反転した反転クロックによって打ち抜かれて（ｄ）となり、更にＤフリップフロップ２３で反転クロックによって１クロック遅延され（ｅ）となる。排他的論理和ゲート２５によって（ａ）と（ｄ）の排他的論理和が演算されて正側制御信号（ｆ）が生成され、排他的論理和ゲート２６によって（ｄ）と（ｅ）の排他的論理和が演算されて負側制御信号（ｇ）が生成される。ここで図４の（１）の位相ロックループクロックの位相がＲＬＬ信号の位相同期位置に対してベスト位置にあるときのタイミングではＲＬＬ信号（ａ）のエッジがちょうど位相ロックループクロックの立ち下がりタイミングにあるので、正側制御信号（ｆ）と負側制御信号（ｇ）が同じ幅となり、（２）の位相ロックループクロックの位相がＲＬＬ信号の位相同期位置に対して遅れているときのタイミングでは、正側制御信号（ｆ）の方が負側制御信号（ｇ）よりも長くなり、（３）の位相ロックループクロックの位相がＲＬＬ信号の位相同期位置に対して進んでいるときのタイミングでは、正側制御信号（ｆ）の方が負側制御信号（ｇ）よりも短くなる。負側制御信号（ｇ）の立ち下がり時に、図３の説明で後述する高速クロックに同期した立ち下がりエッジ信号（ｈ）が発生し、そのタイミングでラッチ１３が更新され補正信号（ｉ）が出力される。
【００２１】
図３の立ち下がりエッジ検出回路１０において、負側制御信号（ｇ）はＤフリップフロップ３１で高速クロックによって打ち抜かれ、Ｄフリップフロップ３２で１クロック遅延され、Ｄフリップフロップ３１の出力がインバータ３３で反転されてＤフリップフロップ３２の出力とＡＮＤゲート３４でＡＮＤされ、高速クロックの１クロック幅の立ち下がりエッジ信号（ｈ）が出力される。
【００２２】
次に図１を用いて本考案の位相ロックループ回路の説明をする。まずＲＬＬ信号（ａ）は位相ロックループクロック（ｂ）と図２で説明した位相比較器２で位相比較され、正側電流源３はスイッチ５によって正側制御信号（ｆ）がＨの間のみオンされ、負側電流源４はスイッチ６によって負側制御信号（ｇ）がＨの間のみオンされる。正側電流源３および負側電流源４による電流はＲ１、Ｃ１、Ｃ２によるループフィルタによって周波数特性に重み付けされて電圧に変換され電圧制御発振器１の電圧を制御するという制御ループを構成する。ここで図４の（１）のように位相ロックループクロックの位相がＲＬＬ信号の位相同期位置に対してベスト位置にあるときのタイミングでは正側制御信号（ｆ）と負側制御信号（ｇ）が同じ幅であるため、アンバランスがなければ平均電流は０となり、電圧制御発振器１の出力周波数は保持され、（２）のように位相ロックループクロックの位相がＲＬＬ信号の位相同期位置に対して遅れているときのタイミングでは、正側制御信号（ｆ）の方が負側制御信号（ｇ）よりも長くなるため、電圧が上がり電圧制御発振器１の出力周波数が上昇し、（３）のように位相ロックループクロックの位相がＲＬＬ信号の位相同期位置に対して進んでいるときのタイミングでは、正側制御信号（ｆ）の方が負側制御信号（ｇ）よりも短くなるため電圧が下がり電圧制御発振器１の出力周波数が下降し平均電流が０になるようにフィードバックされる。しかし、正側電流源３と負側電流源４とでアンバランスがあると幅が同じ時に平均電流が０にならないため、動作点がベスト位置からずれてしまい、ＲＬＬ信号（ａ）にジッターがある場合に打ち抜き損なってエラーになる確率が増加する。
【００２３】
正側制御信号（ｆ）がＨのときは通常オンしているゲート１８を経由してアップダウンカウンタ９が高速クロックでアップカウントされ、負側制御信号（ｇ）Ｈのときは通常オンしているゲート１９を経由してアップダウンカウンタ９が高速クロックでダウンカウントされ、正側制御信号（ｆ）と負側制御信号（ｇ）の幅の平均的な差がアップダウンカウンタ９に累積加算される。アップダウンカウンタ９の出力値は加算器１１でラッチ１３の切り捨てられた下位信号と加算され、その結果がオーバーフローしたら最大値で、アンダーフローしたら最小値で飽和させるリミッタ１２を経てラッチ１３に立ち下がりエッジ信号（ｈ）のタイミングでラッチされる。ラッチ１３の上位信号は変換器１４で符号＋絶対値に変換され、符号が正なら正側電流補正回路７の絶対値の値を動作させ、符号が負なら負側電流補正回路８の絶対値の値を動作させることによって、自動的に正側制御信号（ｆ）と負側制御信号（ｇ）の幅の平均的な差が０になるようにフィードバックされる。ここでラッチ１３の下位信号を加算器１１で加算することにより変換器１４に対して出力されずに切り捨てられた下位の値を戻して累積加算することによって平均的な切り捨て値が０になる。そのため正側電流補正回路７および負側電流補正回路８の分解能が低くても位相比較の終了時毎に動的に補正値が切り替わるため、それによる電流変化はＣ１やＣ２のコンデンサーで平均化され、位相同期点はきめ細かく補正される。また、補正信号（ｉ）が変化するタイミングはスイッチ５もスイッチ６もオフしている状態なので、正側電流補正回路７や負側電流補正回路８の切り替わり時にグリッチが発生してもスイッチ５およびスイッチ６で止められる。
【００２４】
また、正側制御信号（ｆ）および負側制御信号（ｇ）は選択回路１６に入力され、設定レジスターの極性選択によってどちらかが選択され、アップダウンカウンタ９をカウントするのと同じ高速クロックでカウンタ１７によってカウントされ、設定レジスタ１５で設定された値になったとき毎に、正側制御信号（ｆ）または負側制御信号（ｇ）を選択したのと同じ選択信号によりゲート１８またはゲート１９に選択出力されて選択された方が間引かれる。これは位相比較器等にアナログ的な遅延があり、図４の（１）から少しずれたところがベストポイントである場合もあり、その場合に動作点をずらす目的のものであり、その遅延量はほとんどがＬＳＩの設計時点で決まるので、マイコンから設定レジスタ１５に初期設定しておく。例えば正側制御信号（ｆ）の幅のほうが負側制御信号（ｇ）の幅よりも１％広い方がよい場合は、選択回路１６は正側制御信号（ｆ）が選択され、カウンタ１７は１００クロックがカウントされる毎に１クロック間だけゲート１８が閉じて正側制御信号（ｆ）の幅のほうが１％広い場合にアップダウンカウンタ９のアップカウントとダウンカウントが平均的に同じになるようにし、負側制御信号（ｇ）の幅のほうが正側制御信号（ｆ）の幅よりも１％広い方がよい場合は、選択回路１６は負側制御信号（ｇ）が選択され、カウンタ１７は１００クロックがカウントされる毎に１クロック間だけゲート１９が閉じて負側制御信号（ｇ）の幅のほうが１％広い場合にアップダウンカウンタ９のアップカウントとダウンカウントが平均的に同じになるようにオフセットを与えるように制御される。
【実施例２】
【００２５】
図５は本考案の第２の実施例を示すブロック図であり、５１、５２はスイッチ、５３は演算増幅器、５４はＤＡＣ（デジタル−アナログ変換器）である。
【００２６】
図５において、電流源の代わりに、一端が正側電源に接続されたスイッチ５１と、一端が負電源であるグランドに接続されたスイッチ５２で位相比較出力が電圧で出力され、抵抗Ｒ２を介して電流に変換されて演算増幅器５３のマイナス入力に入力され、増幅される。ここでＲ１は高域のゲインを決める抵抗で、Ｃ１は低域の積分をするコンデンサで、Ｃ２は不要な高域の成分を除去するコンデンサである。また演算増幅器５３のプラス入力は正側電源電圧と負側電源電圧の１／２の基準電圧が加えられており、通常は正側制御信号（ｆ）の幅と負側制御信号（ｇ）の幅が等しくなるようにフィードバックされる。しかし、スイッチ５１のオン抵抗とスイッチ５２のオン抵抗にアンバランスがあると正側制御信号（ｆ）の幅と負側制御信号（ｇ）の幅が等しくないところにフィードバックされる。それを防止するために、ラッチ１３の上位信号（ｉ）はデジタル信号をアナログ信号に変換するＤＡＣ５４に入力され、出力のアナログ信号は抵抗Ｒ３を介して電流に変換されて演算増幅器５３のマイナス入力に入力され、アンバランスを補正するように動作する。それ以外は実施例１と同じである。
【実施例３】
【００２７】
図６は本考案の第３の実施例を示すブロック図であり、ＤＡＣ５４の出力のアナログ信号は演算増幅器５３のプラス入力に加えられ、基準電圧を変化させることによってアンバランスを補正する。ここでＤＡＣ５４は、図５のＤＡＣ５４とは極性が逆で、入力デジタル信号と逆の極性のアナログ信号を出力するものである。それ以外は実施例２と同じである。
【産業上の利用可能性】
【００２８】
本考案にかかる位相ロックループ回路は、実施例で説明したＣＤやＤＶＤのようなメディアの再生装置やデジタル通信だけではなく、信号からクロックを抽出して再生する装置の位相ロックループ回路であれば、いかなるディスクやテープやそれ以外のメディアの再生装置や、あるいは無線・有線通信装置等の位相ロックループ回路であっても、すべてに適用できる。
【図面の簡単な説明】
【００２９】
【図１】本考案の第１の実施例を示すブロック図である。
【図２】本考案の実施例における位相比較器２の回路図の例である。
【図３】本考案の実施例における立ち下がりエッジ検出回路１０の回路図の例である。
【図４】本考案の実施例におけるタイミング図である。
【図５】本考案の第２の実施例を示すブロック図である。
【図６】本考案の第３の実施例を示すブロック図である。
【符号の説明】
【００３０】
１  電圧制御発振器
２  位相比較器
３  正側電流源
４  負側電流源
５、６  スイッチ
７  正側電流補正回路
８  負側電流補正回路
９  アップダウンカウンタ
１０  立ち下がりエッジ検出回路
１１  加算器
１２  リミッタ
１３  ラッチ
１４  変換器
１５  設定レジスタ
１６  選択回路
１７  カウンタ
１８、１９  ゲート
２１、２２、２３  Ｄフリップフロップ
２４  インバータ
２５、２６  排他的論理和ゲート
３１、３２  Ｄフリップフロップ
３３  インバータ
３４  ＡＮＤゲート
５１、５２  スイッチ
５３  演算増幅器
５４  ＤＡＣ
【図１】
0003101497.tif 000003
【図２】
0003101497.tif 000004
【図３】
0003101497.tif 000005
【図４】
0003101497.tif 000006
【図５】
0003101497.tif 000007
【図６】
0003101497.tif 000008