(57)【要約】  半導体デバイスとその製造方法が開示される。半導体デバイスの各々は、互いに対向する第１および第２の表面を有する基板を含む。垂直容量素子は、当該基板の第１の表面の上に配置される。前記垂直容量素子は、各々が前記基板の前記第一表面にわたって横手方向に広がる複数の並行した導電プレート（120a、120b、…）を備える。互いに隣接する導電プレート同士は、互いに距離Ｄの間隔を置いて離間されている。誘電材料110は、互いに隣接する複数の導電プレート間を離間するスペース内に配置される。当該複数の導電プレートの各々は、幅に対する高さの比率として１以上の値の比率を有している。【選択図】図１
2013538448.tif 000002
【特許請求の範囲】
【請求項１】
第一表面および対向する第二表面を有する基板；
前記基板の前記第一表面に配置されている垂直容量素子であって、各々が前記基板の前記第一表面にわたって横手方向に広がり、幅に対する高さの比率として１以上の値の比率を有している複数の並行した導電プレートを備える前記垂直容量素子；および、
互いに距離Ｄの間隔を置いて離間されている前記複数の導電プレートに隣接する導電プレート；
を備える半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスであって：前記半導体デバイスは、集積回路半導体デバイスであることを特徴とする。
【請求項３】
請求項１に記載の半導体デバイスであって：前記基板は、半導体基板であることを特徴とする。
【請求項４】
請求項１に記載の半導体デバイスであって：前記複数の導電プレートは、互いの間の位置関係が固定されることを特徴とする。
【請求項５】
前記互いに隣接する複数の導電プレートの間に配置された非導電性材料をさらに備える、請求項１に記載の半導体デバイス。
【請求項６】
請求項１に記載の半導体デバイスであって：前記複数の導電プレートは、第１および第２の櫛構造の複数本の指部を形成する。
【請求項７】
請求項１に記載の半導体デバイスであって：前記指部は、互いに嵌合される。
【請求項８】
前記互いに嵌合された指部を分離している互いに嵌合された構造のスペースによって定義される曲りくねった経路に沿って伸びている非導電性材料をさらに備える、請求項７に記載の半導体デバイス。
【請求項９】
請求項７に記載の半導体デバイスであって：前記複数の互いに嵌合された指部は、一連の並行した導電プレートを形成することを特徴とする。
【請求項１０】
前記複数の導電プレートの少なくとも２枚の導電プレートを相互接続している相互接続素子をさらに備える、請求項１に記載の半導体デバイス。
【請求項１１】
前記基板の前記第二表面に配置されている接地面をさらに備える、請求項１に記載の半導体デバイス。
【請求項１２】
互いに対向する第１および第２の表面を有する基板；および、
前記基板の前記第一表面に配置されている互いに嵌合された構造の容量素子；を備え、
前記互いに嵌合された構造の容量素子は：
互いに嵌合された構造の複数の導電プレートであって、その各々が前記基板の前記第一表面にたって横手方向に広がっており、幅に対する高さの比率として１以上の値の比率を有する、複数の導電プレート；および、
前記互いに嵌合された構造の複数の導電プレートの少なくとも２つのプレートを相互接続している少なくとも一つの相互接続素子；を備え、
前記互いに嵌合された構造の複数の導電プレートは、一連の並行した導電プレートを形成し、並行した導電プレートの互いに隣接する各対は、キャパシタとして機能することを特徴とする、半導体デバイス。
【請求項１３】
半導体デバイスを製造する方法であって：
互いに対向する第１および第２の表面を有する半導体基板を提供するステップ；
前記半導体基板の上に垂直容量素子を形成するステップであって、前記垂直容量素子は、各々が前記基板の前記第一表面にわたって横手方向に広がり、幅に対する高さの比率として１以上の値の比率を有している複数の並行した導電プレートを備え、前記複数の導電プレートの中の互いに隣接する導電プレート同士は、互いに距離Ｄの間隔を置いて離間されている、ステップ、
を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスとその製造方法に関し、より具体的には、受動素子（キャパシタ）およびその製造方法に関する
【背景技術】
【０００２】
電子回路に関して使用するために、従来技術において周知のさまざまな受動的な電子部品がある。この種の受動的な電子部品としては、限定はされないが、抵抗器、誘導子およびキャパシタ等が挙げられる。キャパシタは、一般に、非導電性の層によって切り離される薄い完全導体板の一つ以上の対から成る。導電プレートは、一の領域に渡って一様に広がっており、通常においては金属でできている。非導電層は、誘電率εを有する誘電媒質の中で形成される。この種の誘電媒質としては、限定はされないが、セラミック材料、ガラス材料、紙材、マイカ材（例えば、銀のマイカ）およびプラスチック材料（例えば、ポリカーボネート、ポリエステル、ポリスチレンおよびポリプロピレン）等が挙げられる。
【０００３】
キャパシタは、以下の数式（１）によって定義される静電容量Ｃによって特徴づけられる。
【０００４】
【数１】
2013538448.tif 000003
上記式において、Ｃは、キャパシタの静電容量を表す。Ｑは、導電プレートの対向面上の電荷の比率を表す。Ｖは導電プレート間の電圧を表し、ｄは導電プレート間の距離である。Ａは、「アクティブ領域」、すなわち、２枚の導電プレートの重なりによって記述されている領域を表す。数式（１）から明白な様に、静電容量Ｃは領域Ａによって増加して、分離ｄによって減少する。また、数式（１）から明白な様に、静電容量Ｃは高い誘電率εを有する誘電物質から形成される非導電性領域を有するキャパシタにおいて最も大きい。
【０００５】
現在のところ、微細電子機械システム（ＭＥＭＳ：Micro-Electro-Mechanical  Systems）技術は、キャパシタを半導体基板の上に形成するために使用されている。これらのキャパシタは、本明細書において、「ＭＥＭＳキャパシタ」と称される。ＭＥＭＳキャパシタは、典型的には、１〜１００マイクロメートル（すなわち０．００１ｕｍ〜０．１ｕｍ）の間隔に渡って、少なくとも一つの寸法を有する。ＭＥＭＳキャパシタは、典型的には以下を有する：半導体基板の表面に対して水平に広がるように、半導体基板の上に配置された複数の積み重ねられた導電プレート。導電プレートの各々は、典型的には、幅に対する高さの比率｛ｈｌｗ｝を有し、当該比率は実質的に１未満の値をとる。上記の如く、キャパシタの静電容量Ｃは、導電層の領域Ａによって増加する。従って、より大きな値を有するＭＥＭＳキャパシタは、より小さい値を有するＭＥＭＳキャパシタによって占有されるダイ・スペースと比較して、より多くのスペースの半導性基板を占有する。
【０００６】
ＭＥＭＳキャパシタの開発において技術的な改善があったにもかかわらず、ＭＥＭＳキャパシタの寸法の減少を求める継続的な需要がある。従って、従来のＭＥＭＳキャパシタの設計と比較して、ダイ上においてより少ない実装スペースしか必要としない改良されたＭＥＭＳキャパシタ設計を提供することは、望ましい。
【発明の概要】
【０００７】
本発明の実施例は、一般に半導体デバイスに関する。半導体デバイスの各々には、以下が具備されている。第一表面および対向する第二表面を有する基板（例えば、半導体基板）。垂直キャパシタ素子は、基板の第一表面に配置されている。接地面は、基板の第二表面に配置されることが可能である。
【０００８】
垂直キャパシタ素子には、以下が具備されている。相互に対する位置関係が固定される複数の並行した導電プレート。各導電プレートは、その横手方向の幅が基板の第一表面に渡って広がっている。各導電プレートは、幅に対する高さの比率｛ｈｌｗ｝を有し、当該比率は１以上の値をとる。（メモ：導電プレートの高さｈは図１に示される、そして、導電プレートの幅ｗは図２に示される）。隣接する導電プレートは、互いに、距離Ｄ（図２に示される）の間隔を置いて離間される。非導電性材料は、隣接する導電プレート間を分離しているスペースに配置されることが可能である。
【０００９】
本発明の態様によれば、導電プレートの形態は、第１および第２の櫛構造において互いにかみ合う複数の指部を形成する。このシナリオにおいて、相互接続素子は、少なくとも２本の互いにかみ合う指部を相互接続するために設けられていることができる。また、互いにかみ合わされた指部を分離するように相互にかみ合う構造のスペースによって定義される曲りくねった経路、または蛇行した経路に沿って伸びる非導電性材料を設けることが可能である。キャパシタとして機能している導電プレートの各隣接する一対については、互いに嵌合された指は、一連の平行した導電プレートを形成する。
【００１０】
さらに、本発明の実施例は、半導体デバイスを製造する方法に関する。本発明に係る方法は、互いに対抗する第１および第２の表面を有する半導性基板を形成することを含む。さらに、本発明に係る方法は、垂直型キャパシタ素子を基板の上に形成することを含む。垂直型キャパシタ素子には、複数の並行した導電プレートが具備されている。各導電プレートは、その横手方向の幅が基板の第一表面まで広がっている。各導電プレートは、幅に対する高さの比率（ｈ／ｗ）を有し、当該比率は、１以上の値をとる。隣接する導電プレートは、互いに距離Ｄを間隔を置いて離間される。本発明に係る更なる方法には、以下が具備されている。並行した導電プレートのうちの２枚以上を相互接続すること；および／または、非導電性材料を、隣接する導電プレート間を分離しているスペースに配置すること。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明を理解することに役立つ典型的な半導体デバイスの斜視図である。
【図２】図２は、本発明を理解することに役立つ図１に示される半導体デバイスの平面図である。
【図３】図３は、本発明を理解することに役立つように、キャパシタの高さＨに対する静電容量Ｃをプロットしているシミュレーション・グラフである。
【図４】図４は、本発明を理解することに役立つように、図１〜図２に示されるような半導体デバイスを製造する典型的な方法を説明する流れ図である。
【発明を実施するための形態】
【００１２】
本発明は、添付された図面を参照しながら説明され、ここで、類似のまたは等価な構成要素を示すために、同様の参照番号が図面の全体にわたって使用される。添付された図面は、特定の縮尺比率と一致するようには描画されておらず、そして、それらは単に本発明を例示するためだけに設けられている。以下において、例示的説明のための例示的な応用に関して本発明の幾つかの態様を後述する。多数の具体的な詳細、関係および方法が本発明の完全な理解を提供するために後述されることを理解されたい。しかしながら、関連した技術分野における通常の技術を有する当業者は、本明細書中の具体的な詳細内容の一つ以上を開示されずとも、または、他の方法によって本発明を実施することが可能であると直ちに認識するだろう。本発明を不明瞭にすることを回避するたねに、本明細書中の他の例においては、周知の構造または動作は詳細には示されない。本発明の技術的範囲は、図中に示された動作またはイベントの順序関係はによって制限されず、幾つかの動作が異なる順序で、および／または他の動作またはイベントと同時並列的に生起する場合がある。さらにまた、本発明に従う方法を実装するために図示された動作またはイベントの全てが必要とされるわけではない。
【００１３】
「例示的である」という語は、実例、例または例示としての役割を果たすことを意味するために、本願明細書において使われる。「例示的である」と本願明細書において言われるいかなる態様または設計は、他の態様またはデザインと比較して、必ずしも好適である又は優位性があると解釈されるべきではない。むしろ、用語「例示的である」の使用は、具体的なやり方の概念を提示することを目的とする。本明細書において使用されているとおり、用語「または」は、排他的論理和よりはむしろ包含的な論理輪を意味するように意図されている。すなわち、特に「そうではない」と明記しない限り、または、文脈から自明でない限り、「Ｘは、ＡまたはＢを使用する」は、自然で包含的な複数の置換のうちの任意のいずれかを意味することを目的とする。すなわち、もしも、ＸがＡを使用する場合；ＸがＢを使用する場合；または、ＸがＡおよびＢの両者を使用する場合、前述の例のいずれもが「Ｘは、ＡまたはＢを使用する」との要件を満たす。
【００１４】
本発明は、一般に受動素子および、より詳しくは、キャパシタに関する。キャパシタとしては、限定はされないが、固定キャパシタ、すなわち、互いの間の位置関係が固定される静止型導電プレートを有するキャパシタを挙げることができる。本発明のキャパシタは、様々な電子アプリケーションで用いられることができる。この種の電子アプリケーションとしては、限定はされないが、結合分離アプリケーション、フィルター回路アプリケーション、同調回路アプリケーションおよび一般の電荷蓄積アプリケーション等が挙げられる。
【００１５】
キャパシタとしては、限定はされないが、半導体基板の上に形成される垂直型キャパシタを挙げることができる。垂直型キャパシタは、一般に、半導性基板の第一表面に渡って横手方向に広がる２枚以上の並行した導電プレートから成る。この種の垂直型キャパシタは、従来の水平型キャパシタの様々な欠点を解決する。
【００１６】
例えば本願明細書において記載される垂直型キャパシタは、同じ静電容量を有する従来の水平型キャパシタと比較してダイ上により少ない実装スペースを必要とする。換言すると、本発明の垂直型キャパシタは、従来の水平型キャパシタと比較して、単位領域当たり、より高い静電容量を提供する。本発明の減少した実装スペース必要量は、少なくとも部分的には、その垂直導電プレートが幅に対する高さの比率（ｈ／ｗ）として１以上の値の比率を有するという事実に起因し、すなわち、高さｈは、導電プレートの幅ｗ以上の値であるということである。図１〜図２に関する検討から明らかなとおり、導電プレートの高さｈは水平方向のＸ軸に沿って測定され、導電プレートの幅ｗは垂直方向のＺ軸に沿って測定される。対照的に、従来の水平型キャパシタの水平導電プレートは、典型的には、幅に対する高さの比率（ｈ／ｗ）として実質的に１より小さい比率を有する、すなわち、高さｈがプレートの幅ｗより実質的に少ない。
【００１７】
さらにまた、本願明細書において記載されている垂直型キャパシタは、マルチ平板キャパシタを形成するために用いることができる導電プレートの数に関して制限されない。対照的に、従来の水平型キャパシタは、多層構造キャパシタを形成するために半導体基板に積み重なることができる金属層の数に限られている。従来の水平型キャパシタの金属層の数に関する制限は、少なくとも部分的には金属層に対するアニーリングの必要性の結果である。例えば、第１の金属層または基礎となる金属層が、基板上に配置されている。その後で、第１の金属層または基礎となる金属層は、アニーリング処理される（すなわち、加熱を受ける）。アニーリング処理プロセスを完了すると、即座に、誘電媒質の層は、アニーリング処理された第１の金属層または基礎となる金属層の上に配置される。その後、２枚目の金属層は、誘電媒質の上に配置される。この積層構造に対して更なる金属層を追加するために、２枚目の金属層は、アニーリング処理されなければならない。第２のアニーリング処理プロセスは、基板全体に対する加熱処理を含む。第２のアニーリング処理プロセス（すなわち、熱サイクル）は、誘電媒質を消去するので、その結果、金属層の間には誘電体を残さない。このように、従来の水平型キャパシタは、積み重なることができる金属層の数に限られている。対照的に、本発明の垂直型キャパシタは、受動素子を形成するために使用することができる金属層の数が制限されていない。従って、本発明の垂直型キャパシタは、従来の水平型キャパシタよりも大きい静電容量の範囲を有する。
【００１８】
以下において、図１〜図４を使用して本発明を詳述する。特に、本発明は、互いにかみ合わされる構造の（または互いに嵌合される構造の）ＭＥＭＳキャパシタに関して後述する。本発明は、この点に関しては制限されない。例えば、本発明が、他のタイプのキャパシタ構造で使われることができる。このようなキャパシタ構造の他のタイプには、限定はしないが、２つの対向するプレートを含むだけであるキャパシタ構造が含まれる。
【００１９】
ここで図１を参照すると、図１では、本発明を理解することに役立つ半導体デバイス１００の斜視図が示されている。半導体デバイス１００の平面図は、図２に示される。本発明の実施例によれば、半導体デバイス１００は、集積回路（ＩＣ）の半導体デバイスである。このシナリオにおいて、半導体デバイス１００は、少なくとも一つの他の半導体デバイス（図１〜図２には示されない）に接続している。しかし、本発明は、この点に関しては制限されない。
【００２０】
図１〜図２に示すように、半導体デバイス１００は、以下を有する：半導体基板１０２の第一表面１１８の上に形成され、または配置され、互いにかみ合わされる構造の（または互いに嵌合される構造の）キャパシタ１０４。半導体デバイス１００は、さらに以下を含むこともできる：半導体基板１０２の第一表面１１８と対向する第二表面（図１〜図２に示されない）の上に配置されるまたは形成される接地面１５０。半導体基板１０２は、一般的には、ＩＣのキャパシタ１０４および／または他の半導体デバイスを支持するために設けられている。半導体基板１０２は、特定の用途に適している任意の基板材料から構成されることが可能である。例えば、半導体基板１０２は、珪素基板を含むことができる。
【００２１】
半導体デバイス１００は、デポジション技術、フォトリトグラフィ技術、エッチング技術および／またはその他の半導体製造技術を使用して製造することが可能である。受動素子デバイス（例えば半導体デバイス１００）を製造する例示的な方法は、図４に関して以下に詳細に後述される。
【００２２】
図１〜図２を再度参照すると、互いにかみ合わされる構造の（または互いに嵌合される構造の）キャパシタ１０４は、長さＬ、幅Ｗおよび高さＨによって定義されるおよそ矩形の形状を有する。特に、大文字表記のＬ、ＷおよびＨは互いにかみ合わされる構造の（または互いに嵌合される構造の）キャパシタ１０４の幾何学的な寸法を定めるために用いられる。小文字表記のｌ、ｗ、ｈは、サブコンポーネントの幾何学的な寸法を定めるために用いる（すなわち、互いにかみ合わされる構造の（または互いに嵌合される構造の）キャパシタ１０４の導電プレート120a、120b、…、120n、121a、121b、…、121n）。
【００２３】
図１に示すように、長さＬは、キャパシタ１０４の側面１３４の位置からキャパシタ１０４の対向する側面（図１〜図２に示されない）の位置まで水平方向のＹ軸に沿って測定される。幅Ｗがキャパシタ１０４の側面１３２の位置からキャパシタ１０４の対向する側面（図１〜図２に示されない）の位置まで水平方向のＸ軸に沿って測定される。高さＨは、キャパシタ１０４の底面（図１〜図２に示されない）の位置からキャパシタ１０４の上面１３０の位置まで垂直方向のＺ軸に沿って測定される。キャパシタ１０４の上面１３０は、キャパシタ１０４の底面（図１〜図２に示されない）から見て対向している。キャパシタ１０４の底面（図１〜図２に示されない）は、半導体基板１０２の上面１１８と隣接している。
【００２４】
キャパシタ１０４の互いにかみ合わされた（または互いに嵌合される）構造は、半導体基板１０２の上に形成され又は配置されるパターン形成された導電性材料および誘電材料１０８および１１０によって形成される。本発明に係る幾つかの実施例において、一つ以上の追加された基板層１３０は、キャパシタ１０４と半導体基板１０２との間に設けられることが可能である。基盤層１３０としては、以下のものに限定はされないが、二酸化珪素（酸化物）の層を挙ることができる。
【００２５】
図１〜図２に示すように、導電材料１０８は、実質的に誘電媒質１１０を取り囲む。導電材料１０８は、金、ニッケル、アルミニウム、銅、クロミウム、チタン、タングステン、プラチナおよび銀を含むことが可能であるが、これらに限定はされない。誘電媒質１１０は、シリコン材料およびポリマー材を含むことが可能であるが、これらに限定はされない。本発明の実施例によれば、誘電媒質１１０は、比較的高い誘電率ε（例えば、１メートルあたり１００ファラドより大きい）を有する。
【００２６】
キャパシタ１０４が下位層（例えば、基板層１０２または層１３０）にしっかりと接続される２つの対向する櫛構造１２４、１２６から成るように、導電材料１０８はパターン形成される。櫛構造１２４は相互接続素子２０４および複数の導電プレート１２０ａ、１２０ｂ、１２０ｃ、…、１２０ｎを具備し、これらは、半導体基板１０２の上に形成されるか又は配置される。櫛構造１２６は相互接続素子２０６および複数の導電プレート１２１ａ、１２１ｂ、１２１ｃ、…、１２１ｎを含み、これらは、半導体基板１０２の上に形成されるか又は配置される。より具体的には、櫛構造１２４および１２６の各々は以下を有する：導電性の相互接続素子２０４、２０６であって、これと垂直の方向に伸びる少なくとも一つの導電プレートを有する相互接続素子２０４、２０６。相互接続素子２０４、２０６の各々は、そこから伸びているそれぞれの導電リード線１０６、２０２を有する。
【００２７】
導電プレート120a、120b、120c、…、120n、121a、121b、121c、  …  、121nの各々は、長さｌ、幅ｗ（図１〜図２に示されない）および高さｈによって定義されるおよそ矩形の形状を有する。長さｌは、水平方向のＹ軸に沿って測定される。幅ｗは、水平方向のＸ軸に沿って測定される。高さｈは、垂直方向のＺ軸に沿って測定される。導電プレート120a、120b、120c、…、120n、121a、121b、121c、…、121nの各々は、幅に対する高さの比率（ｈ／ｗ）として１以上の値の比率を有する、すなわち、高さｈはプレートの幅ｗ以上の値である。
【００２８】
本発明の実施例によれば、導電プレート120a、120b、120c、…、120n、121a、121b、121c、…、121nは、長さがｌ、幅がｗ（図１〜図２に示されない）および高さがｈである同じ矩形の形状を有する。しかし、本発明は、この点に関しては制限されない。例えば、本発明の他の実施例では、導電プレートは、異なる長さｌ、幅ｗ（図１〜図２に示されない）および高さｈを有することが可能である。
【００２９】
導電プレート120a、120b、120c、…、120n、121a、121b、121c、…、121nは、半導体基板１０２に対しておおよそ垂直に配置される。従って、導電プレートの各々は、半導体基板１０２の表面１１８にわたって横手方向に広がる。各導電プレートが実質的に並行であり、かつ、少なくとも一つの隣接する導電プレートに対して実質的に水平に整列配置されるように、導電プレート120a、…、120nは、導電プレート121a、…、121nと互いに嵌合される。
【００３０】
図１〜図２に示すように、隣接する導電プレートは、誘電媒質１１０を介して特定の距離Ｄだけお互いに離間される。本発明の実施例によれば、導電プレートの幅ｗはそれらの分離距離Ｄより大きい。しかし依然として、本発明の実施例は、この点に関しては限定されない。導電プレートの寸法は、任意の特定用途に従って選択されることが可能である。
【００３１】
誘電媒質１１０は、導電プレート120a、…、120nを導電プレート121a、…、121nから分離しているスペース内に配置される。換言すると、誘電媒質１１０は、互いに嵌合された導電プレート120a、…、120nおよび121a、…、121nを分離している互いに嵌合された構造のスペースによって定義される、曲りくねった又は蛇行した経路に沿って伸びる。従って、誘電媒質１１０は、それぞれの導電プレートをそれらの隣接する導電プレートから電気的に絶縁する。例えば、導電プレート１２０ｂは、誘電媒質１１０の部分１２２ｂ、１２２ｃが介在することにより、導電プレート１２１ａ、１２１ｂから電気的に絶縁される。同様に、導電プレート１２０ｂは、誘電媒質１１０の部分１２２ｂ、１２２ｃが介在することにより、導電プレート１２１ａ、１２１ｂから電気的に絶縁される。
【００３２】
互いに嵌合された構造の導電プレートは、一連の並行した導電プレートを形成し、導電プレートの互いに隣接する各対（そして、それぞれの間に介在する誘電体部分122a、122b、122c、…、122n）は、キャパシタとして機能する。例えば、キャパシタは、導電プレート１２０ａおよび１２１ａおよび導電プレート１２１ａおよび１２０ｂによって形成される。導電プレートの互いに隣接する各対の静電容量は、上述した数式（１）によって与えられる。
【００３３】
単一のキャパシタ１０４は、第一端子２１０を形成するために導電プレート120a、…、120nを相互接続し、第２の端子２１２を形成するために導電プレート121a、…、121nを相互接続することによって形成される。これらの相互接続は、相互接続素子２０４、２０６によって実現される。複数の導電プレート120a、…、120nおよび121a、…、121nが（従来の２つのプレートの代わりに）利用されるので、互いにかみ合わされる構造の（または互いに嵌合される構造の）キャパシタ１０４は、同一の実装面積を占める従来の２枚プレート型のキャパシタの静電容量より実質的に大きい静電容量Ｃを有する。
【００３４】
ここで図３を参照すると、キャパシタの高さＨに対する静電容量Ｃをプロットしているシミュレーション・グラフ３００が図示され、当該静電容量Ｃは、図１〜図２に関して上述した、互いにかみ合わされる構造の（または互いに嵌合される構造の）キャパシタの静電容量である。グラフ３００から明白な様に、互いにかみ合わされる構造の（または互いに嵌合される構造の）キャパシタの静電容量Ｃは、その高さＨの増加に伴って増加する。同様に、その高さＨが減少するにつれて、互いにかみ合わされる構造の（または互いに嵌合される構造の）キャパシタの静電容量Ｃは減少する。本発明の実施例は、この点に関しては制限されない。例えば、導電プレートは、特定用途に従って選択される任意の形状およびサイズを有することが可能である。
【００３５】
本発明の各種実施形態は、同じ静電容量を有する従来のキャパシタにおいて現在提供可能な電圧定格より高い電圧定格をキャパシタに提供することができる点に留意されたい。
本発明に関して上述したような電圧定格が増加するという特徴は、単に、導電プレート120a、…、120nおよび121a、…、121nの隅部２５０、２５２を丸め、誘電材料１１０の隅部２６０、２６２を丸めことによって、設けることが可能である。丸められた隅部は、各隅部における隅部半径によって形成されることが可能である。隅部半径がより大きいほど、各隅部の丸めこみの程度は大きくなる。
【００３６】
ここで図４を参照すると、本発明を理解することに役立つように、図１〜図２に示される受動素子デバイスのような受動素子デバイスを製造する例示的な方法４００の流れ図が示されている。図４に示すように、方法４００は、ステップ４０２から開始されて、ステップ４０４に進む。ステップ４０４において、半導体基板が設けられる。半導体基板は、対向する第１の面および第２の面を有する。半導体基板は、シリコンを含むことが可能であるが、これに限定はされない。次に、ステップ４０６の実行に進み、垂直容量素子が半電導体基板の上に形成される。垂直容量素子は、デポジション技法、フォトリトグラフィ技法、エッチング技法および／または他の半導体デバイス製造技法を用いて形成されてもよい。
【００３７】
幾つかのシナリオにおいて、２枚以上の並行した導電プレートは、上に列挙した半導体デバイス製造技法の一つ以上を使用して半導体基板の上に形成される。各導電プレートは、半導性基板の第一表面にわたって横手方向に広がるように形成される。各導電プレートはさらに、幅に対する高さの比率（ｈ／ｗ）として１以上の値の比率を有するように形成される。隣接する導電プレートは、互いに距離Ｄの間隔を置いて離間されるように、基板の上に形成される。また、隣接する導電プレートは、半導体基板の表面全体にわたって水平方向に離間されるように形成される。
【００３８】
他の特定のシナリオにおいて、導電プレートのうちの２枚以上は、一つ以上の相互接続した櫛構造を形成するように相互接続する。これらのシナリオにおいて、櫛構造は、デポジション技法および／またはエッチング技法を介して同時に形成されることが可能である。
【００３９】
垂直容量素子が半導体基板の上に形成されたあと、ステップ４１０を任意付加的に実行することが可能である。任意付加的なステップ４１０において、非導電性材料は、隣接する導電プレートを分離しているスペースに配置されている。特に、空気を非導電性材料とすることを選択する場合、ステップ４１０は実行される必要はないだろう。その後で、ステップ４１２の実行に進み、方法４００がステップ４０２に戻る、または、他の処理ステップが実行される。
【００４０】
特に、本発明の垂直容量素子は、方法４００を使用して製造されることが可能である。
しかしながら、本発明は、この点に関しては制限されない。例えば、垂直容量素子は、方法４００と類似であるか異なる方法を使用して製造されることも可能である。例えば、非導電性材料は、並行した導電プレートの形成の前に、半導体基板の上に形成されることが可能である。
【００４１】
出願人は、上述の通り、正確であると信じることが可能な特定の理論的な面を提示し、当該理論的な面は、本発明の実施例に関してなされた観察を説明しているように見える。しかしながら、本発明の実施例は、示される理論的な態様なしで実施されることができる。さらに、提示される理論に出願人が束縛されようとしないという了解の下で、理論的な態様は示される。
【００４２】
本発明の各種実施形態が上述したとおりに記載されていた一方、それらが限定的な方法ではなく、例示的な方法で示されたことを理解すべきである。開示された実施例に対する多数の変形実施例は、本発明の技術的範囲または技術思想を逸脱しない範囲内で、本願明細書における開示に従って実施されることが可能である。例えば、本発明の各種実施形態は、本願明細書において記載されているいかなる特定のタイプの半導体基板または導電材料に関しても制限されない。このように、本発明の幅および範囲は、上記した実施例のいずれによっても制限されてはならない。むしろ、本発明の範囲は、以下の請求項およびそれらの均等物に従って定められなければならない。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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