【事件の表示】
　特許第２７６５５８３号「半導体メモリ装置」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２７６５５８３号の特許を維持する。
【理　由】
（１）手続きの経緯
　本件特許第２７６５５８３号の請求項１に係る発明についての出願は、昭和６３年１０月２０日に出願され、平成１０年４月３日にその特許の設定登録され、その後、松下忠司より特許異議の申立てがなされ、平成１１年８月２０日付けで取消理由通知がなされ、その指定期間内である平成１１年１１月２９日に訂正請求がなされたものである。
（２）訂正の適否についての判断
ア．訂正の内容
＊訂正事項ａ
　特許請求の範囲の請求項１における「帯状のポリシリコンライン」を、「帯状の連続したポリシリコンライン」と訂正する。
＊訂正事項ｂ
　特許請求の範囲の請求項１における「帯状の拡散ライン」を、「それぞれが上記ポリシリコンラインに対して直交する方向に延在する帯状の連続した拡散ライン」と訂正する。
＊訂正事項ｃ
　特許請求の範囲の請求項１における「ポリシリコンラインの両側の拡散ラインをソースとドレインとするMOSトランジスタ」を、「ポリシリコンラインの延在方向に沿ってチャンネル長となるチャンネルを形成しかつ上記チャンネル長方向の両側に位置する上記拡散ラインの内、一方の上記拡散ラインをソースとし他方の上記拡散ラインをドレインとするMOSトランジスタ」と訂正する。
＊訂正事項ｄ
　特許請求の範囲の請求項１における「拡散ライン」を、「それぞれの上記拡散ライン」と訂正する。
＊訂正事項ｅ
　特許請求の範囲の請求項１における「格子毎にポリシリコンライン」、「とし、この」、「トランジスタとする」、「ポリシリコンライン」、「1本おきの拡散ライン」を、それぞれ「格子毎に、上記ポリシリコンライン」、「として上記」、「トランジスタを形成する」、「上記ポリシリコンライン」、「1本おきの上記拡散ライン」と訂正する。
＊訂正事項ｆ
　特許明細書の第３頁第７行乃至第９行（本件特許公報の第２頁第３欄第１１行乃至第１３行）における「この発明は基板上に帯状ポリシリコン層と帯状拡散層とを格子状に形成するとともに」を、「この発明は基板上に帯状の連続したポリシリコン層と、それぞれが上記ポリシリコン層に対して直交する方向に延在する帯状の連続した拡散層とを格子状に形成するとともに」と訂正する。
イ．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項ａは、特許請求の範囲の請求項１における「帯状のポリシリコンライン」を、「帯状の連続したポリシリコンライン」に限定するものであるから、特許請求の範囲の減縮に該当し、当該訂正は、願書に添付した明細書に記載した事項の範囲内のものであり（特許明細書第４頁第２行乃至第５行及び第１図の記載を参照）、実質的に特許請求の範囲を拡張し又は変更するものではない。
　上記訂正事項ｂは、特許請求の範囲の請求項１における「帯状の拡散ライン」を、「それぞれが上記ポリシリコンラインに対して直交する方向に延在する帯状の連続した拡散ライン」に限定するものであるから、特許請求の範囲の減縮に該当し、当該訂正は、願書に添付した明細書に記載した事項の範囲内のものであり（特許明細書第４頁第２行乃至第９行及び第１図の記載を参照）、実質的に特許請求の範囲を拡張し又は変更するものではない。
　上記訂正事項ｃは、特許請求の範囲の請求項１における「ポリシリコンラインの両側の拡散ラインをソースとドレインとするMOSトランジスタ」を、「ポリシリコンラインの延在方向に沿ってチャンネル長となるチャンネルを形成しかつ上記チャンネル長方向の両側に位置する上記拡散ラインの内、一方の上記拡散ラインをソースとし他方の上記拡散ラインをドレインとするMOSトランジスタ」に限定するものであるから、特許請求の範囲の減縮に該当し、当該訂正は、願書に添付した明細書に記載した事項の範囲内のものであり（特許明細書第４頁第１８行乃至第５頁第１３行及び第１、２図の記載を参照）、実質的に特許請求の範囲を拡張し又は変更するものではない。
　上記訂正事項ｄは、特許請求の範囲の請求項１における「拡散ライン」を、「それぞれの上記拡散ライン」に限定するものであるから、特許請求の範囲の減縮に該当し、当該訂正は、願書に添付した明細書に記載した事項の範囲内のものであり（特許明細書第４頁第２行乃至第５頁第８行及び第１、２図の記載を参照）、実質的に特許請求の範囲を拡張し又は変更するものではない。
　上記訂正事項ｅは、特許請求の範囲の請求項１におけるポリシリコンライン、拡散ライン及びトランジスタの記載関係を明確にするものであり、明りょうでない記載の釈明を目的としたものである。そして当該各訂正は、願書に添付した明細書に記載した事項の範囲内のものであり、実質的に特許請求の範囲を拡張し又は変更するものではない。
　上記訂正事項ｆは、請求項１が訂正事項ａ乃至ｂのように訂正されたことに伴い特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るための訂正で、明りょうでない記載の釈明を目的としたものであり、願書に添付した明細書に記載した事項の範囲内のものであり、実質的に特許請求の範囲を拡張し又は変更するものではない。
ウ．独立特許要件の判断
（本件発明）
　訂正明細書の請求項１に係る発明は、その特許請求の範囲の第１項に記載された次のとおりのものである。
　「半導体基板上に帯状の連続したポリシリコンラインと、それぞれが上記ポリシリコンラインに対して直交する方向に延在する帯状の連続した拡散ラインとを格子状に形成して、各格子毎に、上記ポリシリコンラインをゲートとして上記ポリシリコンラインの延在方向に沿ってチャンネル長となるチャンネルを形成しかつ上記チャンネル長方向の両側に位置する上記拡散ラインの内、一方の上記拡散ラインをソースとし他方の上記拡散ラインをドレインとするMOSトランジスタを形成するとともに、上記ポリシリコンラインが半導体メモリ装置のワードラインを兼ねる一方それぞれの上記拡散ラインがビットラインを兼ねるようにした半導体メモリ装置において、1本おきの上記拡散ライン上に金属配線層を設けたことを特徴とする半導体メモリ装置。」（以下、「本件発明」という。）
（引用例）
　当審が取消理由で引用した特開昭５８−１８９５９号公報（以下、「刊行物１」という。）には、メモリ・セル配列が、第5図とともに開示されており、また次のとおりの記載がなされている。
　「第5図は、本発明による直並列型ROMセル・アレーである。第5図(10)のコンタクトに、(6)、(7)，(8)，(9)の列信号を持つ拡散層が並列に接続し、(2)の行信号線のポリシリコンによるMOSトランジスタが8段直列に接続されている、４並列８段直列接続のROMセル・アレーである。・・・（中略）・・・メモリ・セルアレーについては、列方向の間隔は、メモリ・セルを構成するMOSトランジスタのチャンネル巾とメタル巾は等しいが、コンタクト部のメタルは、コンタクト・ホールをあけるため、チャネル巾より広くなり、この部分のメタル間隔で決定される。それゆえに、第5図の様に、(6)、(7)の2本の拡散層に1つのコンタクト(10)を入れ、・・・効率的なセル・アレーとなる。」（第２頁右上欄第２０行乃至右下欄第５行）
（対比・判断）
　本件発明と刊行物１に記載された発明とを対比すると、刊行物１には、「半導体基板上に帯状の連続したポリシリコンラインと、それぞれが上記ポリシリコンラインに対して直交する方向に延在する帯状の拡散ラインとを格子状に形成して、各格子毎に、上記ポリシリコンラインをゲートとして拡散ラインをソース及びドレインとするMOSトランジスタを形成するとともに、上記ポリシリコンラインが半導体メモリ装置のワードラインを兼ねる一方それぞれの上記拡散ラインがビットラインを兼ねるようにした半導体メモリ装置において、1本おきの上記拡散ライン上に金属配線層を設けた半導体メモリ装置」が開示されているが、本件発明の必須の構成要件である「ポリシリコンラインをゲートとして上記ポリシリコンラインの延在方向に沿ってチャンネル長となるチャンネルを形成しかつ上記チャンネル長方向の両側に位置する上記拡散ラインの内、一方の上記拡散ラインをソースとし他方の上記拡散ラインをドレインとするMOSトランジスタ」の点について記載も示唆も無い。
　そして本件発明では上記の点により、「拡散層のみの場合に比して寄生インピーダンスを低減させることができ、ひいては半導体メモリ装置の動作スピードを向上できる。」という、刊行物１にはない明細書記載（本件特許公報第３頁第６欄第２０〜２２行参照）の作用効果を奏するものである。
　よって、本件発明は、刊行物１に記載された発明と同一でないばかりでなく、刊行物１に記載された発明に基いて当業者が容易に発明をすることができたものとも認めることはできない。
エ．むすび
　以上のとおりであるから、上記訂正請求は、特許法第１２０条の４第２項及び同条第３項で準用する特許法第１２６条第２項乃至第４項の規定に適合するので、当該訂正を認める。
（３）特許異議申立てについての判断
ア．申立ての理由の概要
　申立人は、証拠として、甲第１号証（刊行物１に相当）を提示し、本件発明は甲第１号証に記載された発明と同一であるから、本件発明の特許は、特許法第２９条第１項第３号の規定に該当する旨主張している。
イ．申立てについての判断
（本件発明）
　本件発明は、訂正明細書の特許請求の範囲の請求項１に記載されたとおりのものである。
（引用例）
　異議申立人が提出した甲第１号証は（２）ウで検討した刊行物１に相当するから、甲第１号証には、（２）ウで記載したとおりの発明が記載されている。
（対比・判断）
　本件発明と甲第１号証記載の発明を対比すると、甲第１号証は（２）ウで記載した刊行物１に相当するから、本件発明は（２）ウで検討したと同様の理由により甲第１号証に記載された発明と同一の発明であると認めることはできない。
（４）むすび
　以上のとおりであるから、特許異議申立の理由及び証拠によっては請求項１に係る発明の特許を取り消すことはできない。
　また、他に本件請求項１に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１２年４月１０日（２０００．４．１０）
【訂正の要旨】
訂正の要旨
＊訂正事項ａ
　特許請求の範囲の減縮を目的として、特許請求の範囲の請求項１における「帯状のポリシリコンライン」を、「帯状の連続したポリシリコンライン」と訂正する。
＊訂正事項ｂ
　特許請求の範囲の減縮を目的として、特許請求の範囲の請求項１における「帯状の拡散ライン」を、「それぞれが上記ポリシリコンラインに対して直交する方向に延在する帯状の連続した拡散ライン」と訂正する。
＊訂正事項ｃ
　特許請求の範囲の減縮を目的として、特許請求の範囲の請求項１における「ポリシリコンラインの両側の拡散ラインをソースとドレインとするＭＯＳトランジスタ」を、「ポリシリコンラインの延在方向に沿ってチャンネル長となるチャンネルを形成しかつ上記チャンネル長方向の両側に位置する上記拡散ラインの内、一方の上記拡散ラインをソースとし他方の上記拡散ラインをドレインとするＭＯＳトランジスタ」と訂正する。
＊訂正事項ｄ
　特許請求の範囲の減縮を目的として、特許請求の範囲の請求項１における「拡散ライン」を、「それぞれの上記拡散ライン」と訂正する。
＊訂正事項ｅ
　不明りょうな記載の釈明を目的として、特許請求の範囲の請求項１における「格子毎にポリシリコンライン」、「とし、この」、「トランジスタとする」、「ポリシリコンライン」、「１本おきの拡散ライン」を、それぞれ「格子毎に、上記ポリシリコンライン」、「として上記」、「トランジスタを形成する」、「上記ポリシリコンライン」、「１本おきの上記拡散ライン」と訂正する。
＊訂正事項ｆ
　不明りょうな記載の釈明を目的として、特許明細書の第３頁第７行乃至第９行（本件特許公報の第２頁第３欄第１１行乃至第１３行）における「この発明は基板上に帯状ポリシリコン層と帯状拡散層とを格子状に形成するとともに」を、「この発明は基板上に帯状の連続したポリシリコン層と、それぞれが上記ポリシリコン層に対して直交する方向に延在する帯状の連続した拡散層とを格子状に形成するとともに」と訂正する。
（５４）【発明の名称】
半導体メモリ装置
（５７）【特許請求の範囲】
　【請求項１】　半導体基板上に帯状の連続したポリシリコンラインと、それぞれが上記ポリシリコンラインに対して直交する方向に延在する帯状の連続した拡散ラインとを格子状に形成して、各格子毎に、上記ポリシリコンラインをゲートとして上記ポリシリコンラインの延在方向に沿ってチャンネル長となるチャンネルを形成しかつ上記チャンネル長方向の両側に位置する上記拡散ラインの内、一方の上記拡散ラインをソースとし他方の上記拡散ラインをドレインとするＭＯＳトランジスタを形成するとともに、上記ポリシリコンラインが半導体メモリ装置のワードラインを兼ねる一方それぞれの上記拡散ラインがビットラインを兼ねるようにした半導体メモリ装置において、１本おきの上記拡散ライン上に金属配線層を設けたことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
［産業上の利用分野］
　この発明はＭＯＳ素子を用いた半導体メモリ装置に関する。
［従来の技術］
　ＭＯＳトランジスタをメモリ素子とする半導体メモリ装置において、集積密度を向上させた装置が特開昭６１−２８７１６４号公報に開示されている。
　ここに開示された装置は第４図に示すように半導体基板上に帯状のポリシリコン層１００と帯状の拡散層１０１とを格子状に形成してＭＯＳ素子によるメモリ領域１０３を形成したものである。ポリシリコン層１００はメモリのワードラインを構成し、一方拡散層１０１はビットラインを構成する。
［発明が解決すべき課題］
　しかしながら、第４図に示した構成では拡散層１０１上の寄生インピーダンスが大きくなるため、メモリの動作スピード面としてはマイナスである。
　それに対する対策としてビットラインに拡散層とＡｌ等の金属配線を合わせて形成して寄生インピーダンスを減らす方法がある。
　しかし従来技術では、Ａｌ等の金属配線を用いるのにコンタクトを必要とし、一方、各拡散層間隔を狭くしてもそれぞれの拡散層上に金属配線をつくる微細加工技術が伴わず、メモリ素子パターンの高密度化の妨げとなっていた。
　この発明は上述の形式のメモリ素子において、パターンの高密度化を可能にした半導体メモリ装置を提供することを目的とする。
［課題を解決する手段］
　上述の目的を達成するために、この発明は基板上に帯状の連続したポリシリコン層と、それぞれが上記ポリシリコン層に対して直交する方向に延在する帯状の連続した拡散層とを格子状に形成するとともに、拡散層１本おきに金属配線層を形成してビットライン上の寄生インピーダンスを低下するとともに、相隣る金属配線層が形成された拡散層とその間にある金属配線層が形成されない拡散層とによって２個のＭＯＳ素子を形成し、これによってＭＯＳ素子したがってメモリ素子の集積密度を高める。
　この発明においては上記のように構成された２個１対のＭＯＳ素子を選択する素子を同一基板上に設けることができる。
［実施例］
　以下にこの発明の実施例を図面とともに説明する。
　第１図においてＰ＋基板１上に所定間隔で帯状のポリシリコン層にてなるポリシリコンライン２−１，２−２，２−３，２−４（以下代表して２で表す）が図上横方向に複数条形成され、一方帯状のＮ＋拡散層にてなる拡散ライン３−１，３−２，３−３，３−４，３−５，３−６（以下代表して３で表す）が図上縦方向に複数条形成され、ポリシリコン層２と拡散層３とは格子状に形成される。
　第１図の実施例においては、図に明らかに示されているように拡散層３上には１本おきにＡｌ等の金属配線層４が設けられる。即ち図示の実施例では奇数番号の拡散層３−１，３−３，３−５上に金属配線層４−１，４−２，４−３が設けられる。
　上記の構成によって各拡散ライン３間の各ポリシリコンライン２によってＭＯＳトランジスタのゲートを形成しこのゲートの下にチャンネル部を形成する。これを等価的に表せば第２図に示すようにソースとドレインがそれぞれ相隣る拡散ライン３間に接続されたＭＯＳトランジスタ５−１〜５−１０（以下代表的に５で表す），６−１〜６−３，７−１〜７−３が形成された半導体メモリが構成されたものとなる。なお第２図には第１図のポリシリコンライン２−１ないし２−４の拡散層ライン３−１ないし３−６を図示している。図から判るようにポリシリコンライン２−２，２−３はワードラインを、拡散ライン３−１〜３−６はビットラインを形成している。
　このようにこの実施例によればＭＯＳ型半導体メモリ装置において、ゲート電極を兼ねるワードラインがソース領域とドレイン領域の問に形成されるチャンネルのチャンネル長方向に延びるように形成される。
　なおゲートがライン２−１に接続されたＭＯＳトランジスタを６−１，６−２，６−３、ゲートがライン２−４に接続されたＭＯＳトランジスタを７−１，７−２，７−３で示す。
　上記の構成において、Ａｌ配線ライン４を拡散ライン３上にコンタクトさせることによって拡散ライン３上の寄生インピーダンスを減少させている。
　そして、たとえばＭＯＳトランジスタ５−１を選択するときは、ワードライン２−２をＨ（ハイレベル）にし、ゲートをオンにする。さらにライン２−１をＬ（ローレベル）としてＭＯＳトランジスタ６−１をオフ、ライン２−４をＨとしてＭＯＳトランジスタ７−１をオンにする。さらにＭＯＳトランジスタ８−１をオンにし、かつその出カライン１０−１，１０−３をセンスアンプ１１に接続する。
　一方ＭＯＳトランジスタ８−２をオンとして、ライン１０−２をグラントレベルとする。そこでＭＯＳトランジスタ７−１をオンとすることでＭＯＳトランジスタ５−１のソースがグランドレベルとなりまたＭＯＳトランジスタ５−１のドレインはＭＯＳトランジスタ８−１がオンとなっているので、ある電圧レベルとなる。これによってＭＯＳトランジスタ５−１が選択される。
　一方上記の状態でワードライン２−３をＨとするとＭＯＳトランジスタ５−６が選択される。
　さらにワードライン２−２をＨ、２−３はしとして、ライン２−１をＨ、２−４をしとするとＭＯＳトランジスタ５−２が選択される。
　上記のように拡散ライン３の１本おきに金属配線ライン４を設けることによって、金属配線ライン間隔は従来のままで２本の金属配線ライン４間に１ワードライン当たり２個のＭＯＳトランジスタを設けることができるから、金属配線ライン作成の精密度についての制約を受けることなくＭＯＳメモリ素子の集積度を高めることができる。
　そのうえＡｌ等の金属配線を用いるため、メモリとしての動作スピードの低下も防ぐことが可能となった。
　上述した構成のＭＯＳトランジスタメモリアレイを設けたコラムをＡ，Ａ′．．．に示すように多段に形成することができ、その際金属配線ライン４を設けない拡散ライン３−２，３−４，３−６については図示のように適宜長さで切断、区分してなる拡散層３′−２，３′−４，３′−６を設けることにより、これらの拡散ラインの寄生インピーダンスを減少させ、動作スピードを向上させることが可能となる。
　また上述の構成においてはＭＯＳトランジスタ５−１がオンすると、このトランジスタ５−１のソースドレインに電位差を生じ、電流がソースドレイン間に流れる際、メモリセル部を流れる電流はＭＯＳトランジスタ５−１と７−１だけであり、メモリセルに流れる電流を減らしてメモリとしてのスピードを遅らせることを防げる。
　ここで拡散層３−２，３−４，３−６は各ＭＯＳトランジスタ５のソースとドレインを共有している。それにより従来のＮＯＲ型タイプのメモリセルでビットラインとＧＮＤラインを分けて使っていたものが１本のラインで共有することが可能となりコラムラインを減少させてメモリセル部の面積を小さくできる。これは大容量メモリにおいては有効である。
　第３図はこの発明の他の実施例を示し、第１図と第２図に示した実施例にＭＯＳトランジスタ８−１，８−２，８−３に直列にＭＯＳトランジスタ１２−１，１２−２，１２−３を挿入し、さらにライン２−１と２−４とにノアゲート１３を接続し、このノアゲート１３の出力をインバータ１４を介して上記ＭＯＳトランジスタ１２−１，１２−２，１２−３のゲートに接続したものである。ノアゲート１３とインバータ１４に代えてオアゲートを用いてもよい。
　上記の構成によればライン２−１と２−４のどちらか一方がＨのとき、ライン２−５がＨとなり、ＭＯＳトランジスタ１２−１，１２−２，１２−３がオンとなりビットライン３−１，３−３，３−５はそれぞれＭＯＳトランジスタ１２−１，１２−２，１２−３を介してセンスアンプ１１，クランドに接続され、メモリ装置としては作動状態となる。
　ライン２−１，２−４がともにＬのとき、すなわち当該コラムを使用しないときはＭＯＳトランジスタ１２−１，１２−２，１２−３はオフとなる。一方各ビットライン即ち拡散ライン５は各コラム単位で区分して切っておく。このようにすることによって、上記ＭＯＳトランジスタ１２−１，１２−２，１２−３をオフとすると、メモリ装置中の拡散ライン５の拡散容量は全コラム長分ではなく各コラム毎の短い長さに限られる。
　したがって拡散ラインの静電容量を低減させることができ、半導体メモリ装置で問題となるビットライン遅れを低減することができる。
　従来からこの種の半導体メモリ装置においてはメモリ素子の非作動時にビットラインを予めある電位に保持、即ちプレチャージしておいて、動作時の高速化を図るようにしている。
　ＭＯＳトランジスタ９−１，９−２，９−３は各ビットライン３−１〜３−６にプレチャージ電位を供給するものでありソースとドレインはプレチャージ電源（図示せず）と各ビットライン３−１，３−３，３−５間に接続されゲートはプレチャージ指示回路１６に接続される。
　そして、トランジスタ８−１，８−２，８−３がオフであるとき、即ちコラムラインが非選択のときは指示回路１６の信号によってＭＯＳトランジスタ９−１，９−２，９−３をオンとすることによりプレチャージ電位をビットライン３−１，３−３，３−５に供給して各ビットライン３−１〜３−６をプレチャージレベルに保つことができる。
　プレチャージ電位を供給するＭＯＳトランジスタ９−１，９−２，９−３はビットライン２本に１個でよいからプレチャージ供給用ＭＯＳトランジスタの数を減らすことができる。
　これらのＭＯＳトランジスタ９−１，９−２，９−３は金属配線４を用いてビットラインに接続されるから、プレチャージ電位からの変化時間も減少できメモリとしてのアクセススピードを向上できる。
［発明の効果］
　以上詳述したように、この発明は半導体基板上に形成した拡散層にてなるビットライン１本おきに該拡散層上に金属配線ラインを設けたから、拡散層のみの場合に比して寄生インピーダンスを低減させることができ、ひいては半導体メモリ装置の動作スピードを向上できる。
　しかも金属配線ラインは拡散層１本おきに形成するので、金属配線ライン形成に要する微細加工技術は各拡散層毎に金属ラインを形成する場合に比して容易となり、かつ各拡散層、ビットラインの間隔を縮小できるからＭＯＳトランジスタ素子の集積密度を高めることができる。
【図面の簡単な説明】
　第１図はこの発明の一実施例の集積回路のパターンを示す平面図、第２図は第１図の回路の一部を示す回路図、第３図はこの発明の他の実施例を示す回路図、第４図は従来の半導体メモリ装置の一例を示す平面図である。
　１…半導体基板、２，２−１，２−２，２−３，２−４…ポリシリコンライン、３，３−１，３−２，３−３，３−４，３−５，３−６…拡散ライン、４，４−１，４−２，４−３…金属配線ライン、５−１，５−２，５−３…ＭＯＳトランジスタ、６−１，６−２，６−３，７−１，７−２，７−３，８−１，８−２，８−３…ＭＯＳトランジスタ