【事件の表示】
　特許第２６８９８６５号「薄膜トランジスタおよびその製造方法」の請求項１ないし３、５に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　特許第２６８９８６５号の請求項５に係る特許を取り消す。
　同請求項１ないし３に係る特許を維持する。
【理由】
［１］本件発明
　特許第２６８９８６５号（平成５年９月６日出願、平成９年８月２９日設定登録）の請求項１〜３及び５に係る発明（以下、「本件発明１〜３及び５」という。）は、それぞれ、特許請求の範囲の請求項１〜３及び５に記載された以下のとおりのものである。
　「【請求項１】チャネル領域、ソース領域およびドレイン領域を有するシリコン薄膜と、前記ソ−スおよびドレイン領域にそれぞれ接続するソースおよびドレイン電極と、前記チャネル領域とゲート絶縁膜を介して接するゲート電極とを備えた薄膜トランジスタにおいて、前記チャネル領域と前記ドレイン領域との境界近傍に結晶粒内の欠陥密度が前記チャネル領域の中央部の結晶粒内の欠陥密度より高い領域が形成され、該領域はトランジスタ動作時にその内部を電流が通過する領域であることを特徴とする薄膜トランジスタ。
　【請求項２】前記チャネル領域と前記ソ−ス領域との境界近傍にも結晶粒内の欠陥密度が前記チャネル領域の中央部の結晶粒内の欠陥密度より高い領域が形成され、該領域はトランジスタ動作時にその内部を電流が通過する領域であることを特徴とする請求項１に記載の薄膜トランジスタ。
　【請求項３】前記シリコン薄膜は多結晶シリコン膜であることを特徴とする請求項１もしくは請求項２に記載の薄膜トランジスタ。
　【請求項５】前記ゲ−ト電極が基板上の前記シリコン薄膜の上に存在する上部ゲート型の薄膜トランジスタを製造する方法において、前記ゲート電極形成後に前記シリコン薄膜中に存在してもキャリアを発生しない不純物を前記シリコン薄膜にイオン注入する工程と、前記ゲ−ト電極の端部上に絶縁膜からなる側壁を形成した後で前記ソースおよびドレイン領域の低抵抗化を行う工程とを含むことを特徴とする請求項１乃至請求項３のいずれかに記載の薄膜トランジスタの製造方法。」
［２］申立て理由の概要
　申立人セイコーエプソン株式会社は、証拠として甲第１号証（特開昭５８−１０５５７４号公報）及び甲第２号証（新版「電気工学ハンドブック」（社）電気学会（昭和６３年２月２８日発行））を提出し、本件発明１〜３は、甲第１号証に記載の発明と同一であり、特許法第２９条第１項第３号の規定に違反し、少なくとも、甲第１，２号証に記載の発明に基づいて当業者が容易に発明をすることができたものであり、同法第２９条第２項の規定に違反し、また、本件発明５は、明細書に実施可能に発明が開示されておらず、記載不備であり、同法第３６条第４項の規定に違反するものであるから、特許を取り消すべき旨主張している。
［３］特許法第２９条第１項第３号及び同条第２項違反について
（１）引用刊行物に記載の発明
　これに対し、当審において通知した取消理由通知で引用した刊行物１（上記甲第１号証）には、リーク電流を低減させる構造を有する多結晶半導体薄膜トランジスタに関する発明が第３〜５図とともに開示され、さらに、
　「第４図は本発明の実施例を示すものであり、ソース及びドレイン領域にオフセットゲート領域を設けた薄膜トランジスタを示している。１７は絶縁性透明基板、１８は多結晶半導体薄膜、１９は多結晶半導体薄膜１８中に形成したソース領域、２０は同じくドレイン領域、２１はゲート膜、２２はゲート電極、２３は層間絶縁膜、２４はソース電極、２５はドレイン電極、２６は多結晶半導体薄膜１８中に形成され、ソース領域１９及びドレイン領域２０と同じ導電型の低濃度領域からなるオフセットゲート領域である。このようにオフセットゲート領域を設けると、ゲート電圧を負にバイアスして多結晶半導体薄膜の表面にＰ型層が形成されても，Ｎ型領域であるオフセットゲート領域の不純物濃度が低いため、ＰＮ接合のエネルギー障壁の幅は広くなる。このため、ＰＮ接合部に加えられる電界強度が弱められ、ＯＦＦ電流はほとんど増加しない。
　第５図は第４図に示した構造の薄膜トランジスタの代表的な特性を示すものであり、本出願人が実験を行って得られた結果である。このグラフの横軸はソースに対するゲート電圧ＶＧＳであり、縦軸はドレイン電流ＩＰである。ソースに対するドレイン電圧ＶＤＳは４Ｖである。第３図に示した従来の薄膜トランジスタの特性と比較すると、ＶＧＳが正の領域ではほとんど特性に変化はないが、ＶＧＳが負の領域でＯＦＦ電流が大幅に減少していることが分かる。これは前述の通り、本発明ではＰＮ接合部の電界集中を緩和する構造を有しているためである。高抵抗のオフセットゲート領域を設けたにもかかわらず従来と同様のＯＮ電流が得られているのは、薄膜トランジスタでは通常のＭＯＳＦＥＴに比べてチャネル抵抗がかなり大きいためである。すなわちチャネル抵抗よりもオフセットゲート領域の抵抗が十分小さければ（約１００ＫΩ以下）、ＯＮ電流はほとんど低下しない。オフセットゲート領域の抵抗をさらに高くすると、ＯＦＦ電流をさらに減少させることが可能となるが、一方、ＯＮ電流も低下するようになるため、薄膜トランジスタの使用目的に応じて適当な抵抗値を有するオフセットゲート領域を設けなくてはならない。この抵抗値の制御はイオン打ち込み法を用いれば容易に実現できる。
　最後に、本発明による薄膜トランジスタの製造方法について述べる。本発明の特徴はオフセットゲート領域を設けることにあり、その他の製造プロセスは従来と全く同じ方法を用いることができる。本発明の最も一般的な製造方法は、第４図において、多結晶半導体薄膜１８にソース領域１９及びドレイン領域２０を形成した後、ゲート膜２１，ゲート電極２２を形成し、ゲート電極をマスクとしてイオン打込み法によりオフセットゲート領域を設ける方法である。この方法によれば、オフセットゲート領域はゲート電極に対して自己整合的に形成されるため、工程が簡略化されると共に、オフセットゲート領域とゲート電極との間の寄生容量も低減できる。」（第３頁左下欄下から第２行〜第４頁右上欄第１５行）、
　「なお、本発明の説明に際して、オフセットゲート領域は、ソース領域側及びドレイン領域側の双方に設けた場合について述べたが、場合によっては片側だけに設けてもよい。すなわち、ＯＦＦ電流を低減させるためには、ソース領域とドレイン領域との間に形成されるＰＮ接合の少なくとも１ヶ所のリークを低減させればよい。このようにすれば、ソース領域とドレイン領域の間を流れるＯＦＦ電流は減少せしめることができる。しかし、より確実にＯＦＦ電流を減少させるには、ソース領域側とドレイン領域側の双方にオフセットゲート領域を設けた方がよい。」（第４頁左下欄第５〜１６行）
が、それぞれ記載されている。
　また、上記取消理由で引用した刊行物２（上記甲第２号証）の「８．４．２イオン打込み」の項には、「ウエハに打ち込まれたイオンは、結晶を構成する原子と衝突を繰り返しながら内部に進み、最終的に停止する。このとき周囲に結晶構造の損傷が発生する。デバイスへの応用では結晶の受けた損傷を回復させ、打ち込まれたイオンを格子置換位置におさめてキャリアを発生させる（活性化する）熱処理（アニール）プロセスが必要である。」（第３７２頁右欄下から第１１行〜第３７３頁左欄第３行）
が記載されている。
（２）対比・判断
　本件発明１と上記刊行物１に記載の発明とを対比すると、刊行物１には、本件発明１における、「チャネル領域とドレイン領域との境界近傍に結晶粒内の欠陥密度が前記チャネル領域の中央部の結晶粒内の欠陥密度より高い領域が形成され」ている点については、記載されていないし示唆もされていない。
　すなわち、刊行物１に記載された「オフセットゲート領域２６」は、イオン打込み法により設けたものであり、刊行物２に開示されているように、イオン打込み法においては、打ち込まれたイオンにより発生したウエハの結晶構造の損傷を回復させ、打ち込まれたイオンを活性化するために、熱処理を行うことは当然のことである。そして、この熱処理により、「オフセットゲート領域２６」における結晶構造の損傷は回復するから、この「オフセットゲート領域２６」には、結晶粒内の欠陥密度がチャネル領域の中央部の結晶粒内の欠陥密度より高い領域が形成されるものとは認められない。
　そして、本件発明１は、上記の点により、薄膜トランジスタの初期特性のみならず、長期信頼性が改善されるという、明細書に記載の顕著な効果を奏するものである。
　したがって、本件発明１は、上記刊行物１に記載の発明と同一とすることはできないし、また、上記刊行物１、２に記載の発明に基づいて当業者が容易に発明をすることができたとすることもできない。
　また、本件発明２，３については、本件発明１を引用して、さらに構成を付加、限定したものであるから、本件発明１と同じ理由により刊行物１に記載の発明と同一とすることはできないし、また、刊行物１、２に記載の発明に基づいて当業者が容易に発明をすることができたとすることもできない。
［４］特許法第３６条第５，６項違反について
　特許権者は意見書において、本件発明５は、キャリアを発生しない不純物をイオン注入することによって結晶欠陥密度の高い領域を形成するものである旨の主張をしているが、キャリアを発生しない不純物とはどのようなものか、特許明細書の記載及び技術常識からみても明確でなく、したがって、結晶欠陥密度の高い領域をどのように形成するのか不明りょうであり、先の取消理由（２）において指摘した点は依然として解消していない。
　したがって、本件発明５の特許は、特許法第３６条第５，６項（申立人は、同法第３６条第４項の規定違反主張しているが、本件発明５の構成が不明りょうであるので、取消理由では適用条文を変更した。）の規定に違反してなされたものである。
［５］むすび
　以上のとおり、本件発明１〜３の特許は、他に取消理由を発見しない。
　また、本件発明５の特許は、拒絶の査定をしなければならない特許出願に対してなされたものであるから、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の一部の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第１、２項の規定により取り消すべきものである。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年７月１６日（１９９９．７．１６）