【事件の表示】
　　特許第２７０６６２６号「半導体デバイス」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２７０６６２６号の特許請求の範囲第１、８、１０、１５、２０項に記載された発明についての特許を維持する。
【理　由】
［１］手続の経緯
　本件特許第２７０６６２６号（昭和６０年６月５日出願（特願昭６０−１２２３６５の分割：パリ条約による優先権主張１９８４年６月６日、米国）、平成９年１０月９日設定登録）は、その後、木村和夫より特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成１１年９月６日に意見書が提出され、さらに、平成１２年２月３日付けで取消理由通知の手交がなされ、同日付けで訂正請求がなされたものである。
　
［２］訂正の適否
（１）訂正事項
１）特許請求の範囲の請求項１において、「半導体デバイス用保護装置」を「半導体デバイス用静電放電保護装置」と訂正する。
２）同請求項８において、「半導体デバイス用保護装置」を「半導体デバイス用静電放電保護装置」と訂正する。
３）同請求項１０において、「半導体デバイス保護機能」を「半導体デバイス静電放電保護機能」と訂正する。
４）同請求項１５において、「半導体デバイス保護機能」を「半導体デバイス静電放電保護機能」と訂正する。
５）同請求項２０において、「半導体デバイス保護機能」を「半導体デバイス静電放電保護機能」と訂正する。
　（なお、本件特許に係る出願は、昭和６０年６月５日に出願されたものであり、特許請求の範囲について、「第１〜２４項」と記載すべきものであるが、上記のとおり、「請求項１〜２４」と記載することとした。）
　
（２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否
１）上記訂正事項１）、２）については、訂正前の「半導体デバイス用保護装置」では、何に対して半導体デバイスを保護する装置なのか明確ではなかったので、静電放電に対して半導体デバイスを保護する装置であることが開示されている発明の詳細な説明の記載を取り込んだものであり、特許請求の範囲の減縮及び明りょうでない記載の釈明に該当する。
２）上記訂正事項３）〜５）については、訂正前の「半導体デバイス保護機能」では、何に対して半導体デバイスを保護する機能なのか明確でなかったので、静電放電に対して半導体デバイスを保護する機能であることが開示されている発明の詳細な説明の記載を取り込んだものであり、特許請求の範囲の減縮及び明りょうでない記載の釈明に該当する。
　そして、上記訂正事項１）〜５）は、いずれも願書に添付した明細書又は図面に記載した事項の範囲内であり、実質上特許請求の範囲を拡張、変更するものではない。
　
（３）独立特許要件
１）本件発明
　訂正明細書の特許請求の範囲の請求項１に記載の発明（以下、請求項１〜７をまとめて「本件発明１」という。）、請求項８に記載の発明（以下、請求項８、９をまとめて「本件発明２」という。）、請求項１０に記載の発明（以下、請求項１０〜１４をまとめて「本件発明３」という。）、請求項１５に記載の発明（以下、請求項１５〜１９をまとめて「本件発明４」という。）及び請求項２０に記載の発明（以下、請求項２０〜２４をまとめて「本件発明５」という。）は、その特許請求の範囲の請求項１〜２４に記載された次のとおりのものである。
　「【請求項１】半導体デバイス用静電放電保護装置を含む半導体デバイスであって、前記半導体デバイス用静電放電保護装置が、
（ａ）第１の導電タイプの基板に形成された第２の導電タイプのソースまたはドレイン領域を規定する第１ドープ領域と、
（ｂ）前記基板に形成された前記第２の導電タイプの領域であって、基準電位に接続されるドレインまたはソース領域を規定する第２ドープ領域と、
（ｃ）前記第１ドープ領域と前記第２ドープ領域とのソース−ドレイン領域間にあって、前記第１および第２ドープ領域間を流れる電流の通路となり、前記第１ドープ領域と前記第２ドープ領域との間隔で規定される長さと、該長さとほぼ垂直方向の幅とを持つ、電流通路と、
（ｄ）前記第１ドープ領域と接触し、前記幅を規定する前記電流通路の実質的な部分において前記電流通路の幅方向に平行に配され、前記電流通路から前記電流通路の前記長さの少なくとも２倍離され、前記第１ドープ領域と金属ボンディングパッド間に実質的な抵抗値をもつ抵抗器を介在させずに電気的な結合を提供する接触部と、
を備えたことを特徴とする半導体デバイス。
【請求項２】前記接触部は、金属−シリコン接触部であることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】前記金属−シリコン接触部は、アルミニウム−シリコン接触部であることを特徴とする請求項２に記載の半導体デバイス。
【請求項４】前記接触部が、前記電流通路の幅方向に平行な複数の離間された金属−シリコン接触領域を含むことを特徴とする請求項１乃至３いずれかに記載の半導体デバイス。
【請求項５】前記第１の導電タイプはＰ型であり、前記第２の導電タイプはＮ型であることを特徴とする請求項１乃至４いずれかに記載の半導体デバイス。
【請求項６】前記第１ドープ領域は半導体デバイスの内部回路と拡散層を介して電気的に結合されることを特徴とする請求項１乃至５いずれかに記載の半導体デバイス。
【請求項７】前記電流通路の幅が、前記電流通路の長さの少なくとも２５倍であることを特徴とする請求項１乃至６いずれかに記載の半導体デバイス。
【請求項８】半導体デバイス用静電放電保護装置を含む半導体デバイスであって、前記半導体デバイス用静電放電保護装置が、
（ａ）第１の導電タイプの基板に形成された第２の導電タイプのソースまたはドレイン領域を規定する第１ドープ領域と、
（ｂ）前記基板に形成された前記第２の導電タイプの領域であって、基準電位に接続されるドレインまたはソース領域を規定する第２ドープ領域と、
（ｃ）前記第１ドープ領域と前記第２ドープ領域とのソースードレイン領域間にあって、前記第１および第２ドープ領域間を流れる電流の通路となり、前記第１ドープ領域と前記第２ドープ領域との間隔で規定される長さと、該長さとほぼ垂直方向の幅とを持つ、電流通路と、
（ｄ）前記第１ドープ領域と接触し、前記幅を規定する前記電流通路の実質的な部分において前記電流通路の幅方向に平行に離間して配された複数の接触領域を含み、前記電流通路から前記電流通路の前記長さの少なくとも２倍離され、前記第１ドープ領域と金属ボンディングパッド間に実質的な抵抗値をもつ抵抗器を介在させずに電気的な結合を提供する、第１の接触部と、
（ｅ）前記第２ドープ領域と接触し、前記幅を規定する前記電流通路の実質的な部分において前記電流通路の幅方向に平行に離間して配された複数の接触領域を含み、前記第２ドープ領域と前記基準電位間の電気的な結合を提供する、前記第２の接触部と、
を備えたことを特徴とする半導体デバイス。
【請求項９】前記電流通路はセグメント化され、前記第１ドープ領域と前記第２ドープ領域が交互櫛形結線構造とされていることを特徴とする請求項８に記載の半導体デバイス。
【請求項１０】シリコンチップ上の半導体デバイスであって、
（ａ）複数のトランジスタであって、該複数のトランジスタがそれぞれ、ソース領域，ドレイン領域，および該ソース領域と該ドレイン領域との間にあるソース−ドレイン間通路となる領域を含み、前記ドレイン領域が前記ソース−ドレイン間通路となる領域から設計距離だけ離れた金属−シリコン接触部を有する、前記複数のトランジスタと、
（ｂ）前記シリコンチップの上方にある金属ボンディングパッドと、
（ｃ）前記シリコンチップの表面に形成された出力トランジスタであって、該出力トランジスタが、前記金属ボンディングパッドを電圧供給導体に結合するソース−ドレイン間通路，前記電圧供給導体に結合されたソース領域，および前記ソース−ドレイン間通路の幅の実質的な部分において該幅に平行に配された金属−シリコン接触部で前記金属ボンディングパッドと結合されたドレイン領域を含み、前記平行に配された金属−シリコン接触部が前記ドレイン領域とのすべての接触を含み、前記ソース−ドレイン間通路の幅が前記ソース−ドレイン間通路の長さよりも数倍も大きく、該ソース−ドレイン間通路と前記平行に配された金属−シリコン接触部との間の前記表面に沿った最小間隔が前記設計距離よりも実質的に大きく、該最小間隔が前記ソース−ドレイン間通路の長さの少なくとも２倍である、半導体デバイス静電放電保護機能を有する前記出力トランジスタと、
を備えたことを特徴とする半導体デバイス。
【請求項１１】前記平行に配された金属−シリコン接触部が、複数の金属−シリコン接触部と、該複数の金属−シリコン接触部の間の領域とを含むことを特徴とする請求項１０に記載の半導体デバイス。
【請求項１２】前記ソース−ドレイン間通路がセグメント化されており、前記ソース領域および前記ドレイン領域が交互櫛型構造とされていることを特徴とする請求項１０または１１に記載の半導体デバイス。
【請求項１３】前記設計距離よりも実質的に大きい量が少なくとも２倍であることを特徴とする請求項１０乃至１２いずれかに記載の半導体デバイス。
【請求項１４】前記数倍が少なくとも２５倍であることを特徴とする請求項１０乃至１３いずれかに記載の半導体デバイス。
【請求項１５】シリコンチップ上の半導体デバイスであって、
（ａ）複数のトランジスタであって、該複数のトランジスタがそれぞれ、ソース領域，ドレイン領域，および該ソース領域と該ドレイン領域との間にあるソース−ドレイン間通路となる領域を含み、前記ドレイン領域が、前記ソース−ドレイン間通路となる領域から設計距離だけ離れた第１の金属−シリコン接触部を有する、前記複数のトランジスタと、
（ｂ）前記シリコンチップの上方にある金属ボンディングパッドと、
（ｃ）前記半導体デバイス用の出力トランジスタであって、該出力トランジスタは、半導体デバイス静電放電保護機能を有し、
１）前記シリコンチップ内の第１のＮ型拡散領域と、
２）前記シリコンチップ内の第２のＮ型拡散領域であって、前記第１のＮ型拡散領域から離れた前記第２のＮ型拡散領域と、
３）前記シリコンチップ内の前記第１のＮ型拡散領域と前記第２のＮ型拡散領域との間に形成された、該第１のＮ型拡散領域を該第２のＮ型拡散領域に結合するＰ型領域からなるソース−ドレイン間通路であって，長さよりも幅が数倍大きい前記ソース−ドレイン間通路と、
４）前記シリコンチップの表面にあって、前記金属ボンディングパッドを前記第１のＮ型拡散領域に結合するすべての接触部を含む第２の金属−シリコン接触部であって、
５）少なくとも前記ソース−ドレイン間通路の幅の実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配され、前記設計距離よりも実質的に大きい量だけかつ前記ソース−ドレイン間通路の長さの少なくとも２倍ほど前記ソース−ドレイン間通路から最小限離れている前記第２の金属−シリコン接触部と、
６）前記シリコンチップの電圧供給端子に結合された、該電圧供給端子を前記第２のＮ型拡散領域に結合する第３の金属−シリコン接触部であって、前記ソース−ドレイン間通路の幅の少なくとも実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配される前記第３の金属−シリコン接触部と、
を備えたことを特徴とする半導体デバイス。
【請求項１６】前記第１乃至第３の金属−シリコン接触部がそれぞれ、複数の金属−シリコン接触部と該複数の金属−シリコン接触部の間の領域とを含むことを特徴とする請求項１５に記載の半導体デバイス。
【請求項１７】前記ソース−ドレイン間通路がセグメント化されており、前記第１および第２のＮ型拡散領域が交互櫛型構造とされたドレイン領域およびソース領域であることを特徴とする請求項１５または１６に記載の半導体デバイス。
【請求項１８】前記設計距離よりも実質的に大きい量が少なくとも２倍であることを特徴とする請求項１５乃至１７いずれかに記載の半導体デバイス。
【請求項１９】前記数倍が少なくとも２５倍であることを特徴とする請求項１５乃至１８いずれかに記載の半導体デバイス。
【請求項２０】シリコンチップ上の半導体デバイスであって、
（ａ）複数のトランジスタであって、該複数のトランジスタがそれぞれ、ソース領域，ドレイン領域，および該ソース領域と該ドレイン領域との間にあるソース−ドレイン間通路となる領域を含み、前記ドレイン領域が、前記ソース−ドレイン間通路となる領域から設計距離だけ離れた第１の金属−シリコン接触部を有する、前記複数のトランジスタと、
（ｂ）前記シリコンチップの上方にある金属ボンディングパッドと、
（ｃ）前記半導体デバイス用の出力トランジスタであって、該出力トランジスタは、半導体デバイス静電放電保護機能を有し、
１）前記シリコンチップ内の第１の拡散領域と、
２）前記シリコンチップ内の第２の拡散領域であって、前記第１の拡散領域から離れた前記第２の拡散領域と、
３）ポリシリコンゲートで覆われた、前記シリコンチップ内の前記第１の拡散領域と前記第２の拡散領域との間に形成された、該第１の拡散領域を該第２の拡散領域に結合するＰ型領域からなるソース−ドレイン間通路であって、長さよりも幅が少なくとも２５倍大きい前記ソース−ドレイン間通路と、
４）前記シリコンチップの表面にあって、前記金属ボンディングパッドを前記第１の拡散領域に結合するすべての接触部を含む第２の金属−シリコン接触部であって、
５）少なくとも前記ソース−ドレイン間通路の幅の実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配され、前記設計距離よりも実質的に大きい量だけおよび前記ソース−ドレイン間通路の長さの少なくとも２倍ほど前記ソース−ドレイン間通路から最小限離れている前記第２の金属−シリコン接触部と、
６）前記シリコンチップの電圧供給端子に結合された、該電圧供給端子を前記第２の拡散領域に結合する第３の金属−シリコン接触部であって、前記ソース−ドレイン間通路の幅の少なくとも実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配される前記第３の金属−シリコン接触部と、
を備えたことを特徴とする半導体デバイス。
【請求項２１】前記ソース−ドレイン間通路が、前記金属ボンディングパッドに与えられる電圧により、前記出力トランジスタがブレークダウンすることにより形成されることを特徴とする請求項２０に記載の半導体デバイス。
【請求項２２】前記第１乃至第３の金属−シリコン接触部がそれぞれ、複数の金属−シリコン接触部と該複数の金属−シリコン接触部の間の領域とを含むことを特徴とする請求項２０または２１に記載の半導体デバイス。
【請求項２３】前記ソース−ドレイン間通路がセグメント化されており、前記第１および第２の拡散領域が交互櫛型構造とされたドレイン領域およびソース領域であることを特徴とする請求項２０乃至２２いずれかに記載の半導体デバイス。
【請求項２４】前記設計距離よりも実質的に大きい量が少なくとも２倍であることを特徴とする請求項２０乃至２３いずれかに記載の半導体デバイス。」
２）引用刊行物
（ａ）刊行物１
　訂正前の請求項１に記載の発明（以下、請求項１〜７をまとめて「訂正前発明１」という。この訂正前発明１は本件発明１に対応する。）、同請求項８に記載の発明（以下、請求項８、９をまとめて「訂正前発明２」という。この訂正前発明２は本件発明２に対応する。）及び同請求項１０に記載の発明（以下、請求項１０〜１４をまとめて「訂正前発明３」という。この訂正前発明３は本件発明３に対応する。）に対し、当審が平成１１年２月２２日付けで通知した取消理由で引用した刊行物１（特開昭５５−６２７７２号公報：甲第５号証）には、特にＭＯＳトランジスタのソース、ドレイン間、ソースまたはドレインと基板間の短絡事故を防止するととともに、ＭＯＳＩＣ内での専有面積を低減して集積度を高めるようにした半導体装置に関する発明が、第１、２図とともに記載され、さらに、
　「電界効果型半導体装置では、配線金属（通常Ａｌ）とソースまたはドレイン領域との各接続個所（ソース、ドレインコンタクト）に大電流が流れるとき、配線金属が電流の向きに移動（マイグレーション）して半導体装置に有害な短絡を生ずることがある。」（第１頁右欄第９〜１４行）、
　「上記構造のＭＯＳトランジスタが例えば大電力を扱う出力段等で用いられることを考えると、その導通状態でドレイン３からソース２へ向けて大電流が流れる。そして、拡散層２、３、チャネル１０、特にこれらの接合部分の発熱で温度が上昇し、接続個所１２では配線金属５のアルミニウム原子が電流の向きに移動し、ドレイン３とソース２或いは基板１との間を短絡することがある。電流の流れる方向が逆であれば、ソース２とドレイン３或いは基板１との間が短絡される。
　配線金属４、５を電流の向きに移動させる原因である発熱が、拡散層２、３とチャネル１０との接触部分で著しく、接触抵抗の低い拡散層２、３、それらと電極配線との接続部では著しくないことに着目して、従来は第２図に示すように、電極窓１２をゲート６から離して設ける（電流方向によっては窓１１を離す、勿論これらの両窓を離してもよい）ことにより、拡散層３と配線金属５の接続個所１２の温度上昇延いては配線金属の移動、短絡発生を防止していた。しかしながら、第２図のようにしてＭＯＳＦＥＴの短絡を防止すると、拡散層２、３を横方向に、つまりチャネル１０の長さ方向に広げる必要があり、ＭＯＳＩＣを形成する各ＭＯＳＦＥＴの専有面積が大となって高密度化の妨げとなる欠点がある。」（第２頁左上欄第４行〜右上欄第８行）
が、それぞれ記載されている。
（ｂ）刊行物２
　同じく引用した刊行物２（特開昭５６−１６７３５８号公報：甲第２号証）には、集積回路への入力の保護装置に関する発明が第１Ａ、１Ｂ図及び第３Ａ図とともに開示され、さらに、
　「第１Ａ図および第１Ｂ図はＭＯＳ集積回路に用いられるある典型的な入力保護装置を概略的に示す。・・・これらの図面において、装置の入力保護回路およびコンタクトパッドを除く本来の集積回路は第ＩＡ図および第ＩＢ図において点線５１の右側の領域として記号的に示される。静電気の漂遊電荷が外部からコンタクトパッド１０を介して導入されると、ＭＯＳトランジスタ１２および抵抗−ダイオード１１はトランジスタ１５のゲートから電荷を脇へそらせ、トランジスタ１５のゲート酸化物が焼き尽くされて役に立たなくさせられるような電圧の過剰な増大を回避する。
　・・・パッド１０は金属ライン２１および抵抗−ダイオード１１を介してトランジスタ１５のゲートへ接続される。抵抗−ダイオード１１はマスキングおよび拡散のような当該技術分野において周知のプロセスによって他の導電形式の半導体サブストレートに形成されるある導電形式からなる導電領域によって簡単に形成される。（第３頁右上欄第２行〜左下欄第１３行）、
　「第３Ｂ図はこの発明による入力保護ＭＯＳトランジスタ１２の上面図を示す。トランジスタ１２は第１Ｂ図の回路に従ってレイアウトされている。ドレイン領域４２は導通領域１３の一部を形成し、かつソース領域４３はコンタクト４６を介して接地ライン４４へ接続される。金属ゲート４１はドレイン領域４２とソース領域４３との間のチャネル領域の上に横たわり、かつコンタクト４０を介して導電領域１３へ接続される。接地ライン４４およびゲート４１はサブストレート２４の上に横たわり、かつそれぞれコンタクト４６および４０を除き絶縁層（図示せず）によってサブストレートの面から分離される。
　コンタクト４０はこの発明にしたがって丸められている。先行技術のコンタクト４６は新しいコンタクト４０に対する相違を図解するため鋭くとがった端縁をもって残されている。丸くされたコンタクト４０は金属ゲートと導電領域１３との間の有害な放電を回避するのに有益である。」（第４頁右下欄第１１行〜第５頁左上欄第９行）
が、それぞれ記載されている。
（ｃ）刊行物３
　同じく引用した刊行物３（特開昭５６−１００４４１号公報：甲第１号証）には、保護素子を有する半導体集積回路装置およびその製法に関する発明が、第１〜３図とともに開示され、さらに、
　「第１図に示す保護素子を持つ第２図のＭＩＳ回路は、例えば第３図の平面図で示されるように設計される。第３図において、実線で示された部分はアルミニウム配線層あるいは電極、点線で示された部分は多結晶シリコン層、一点鎖線で示された部分は基板とその導電型と反対の導電型によって構成された半導体領域との間のｐｎ接合である。ａは多結晶シリコンとアルミニウム配線層とのコンタクト部分であり、ｂは基板内に形成された半導体領域とアルミニウム配線層とのコンタクト部分である。ｂで示されたように半導体領域とアルミニウム配線層とのコンタクトは一つのコンタクト部分としないで複数個（図面では３個）分離して行われている。これは、オーミック接触のために一つの大きなコンタクト面積を形成した場合にＰＳＧ膜（第１図で示された番号９）のサイドエッチが進行し、コンタクト窓が大きくなることを防止している。つまり、深いｐｎ接合を有する半導体領域に適したコンタクト手段である。」（第４頁左上欄第１〜９行）、
が記載されている。
（ｄ）刊行物４
　　同じく引用した刊行物４（ＥＬＥＣＴＲＩＣＡＬ　ＯＶＥＲＳＴＲＥＳＳ／ＥＬＥＣＴＲＯＳＴＡＴＩＣ　　ＤＩＳＣＨＡＲＧＥ　ＳＹＭＰＯＳＩＵＭ　ＰＲＯＣＥＥＤＩＮＧＳ　１９８０　ＥＯＳ−２　ｐ．７２、ｐ．９７：甲第６号証）には、第７２頁の第６ｂ図に、ソース−ドレイン領域が交互櫛形結線構造になっているものが開示され、また、第９７頁の第６図に、ボンドパッドと拡散領域との接触部が電流通路の幅方向に平行な複数の離間された接触領域を含んでいるものが開示されている。
３）対比・判断
（ａ）本件発明１について
　本件発明１と主引用刊行物である上記刊行物１に記載の発明とを対比すると、本件発明１の半導体導体デバイス用静電保護装置は、静電放電に対する保護を目的とするものであるのに対し、刊行物１に記載の発明は、電界効果型半導体装置（例として、大電力を扱う出力段が挙げられている。）において、ソース領域とドレイン領域との接続個所に大電流が流れるとき、配線金属が電流の向きに移動（マイグレーション）して有害な短絡を生ずることを防止するためのものであって、本件発明１とは保護する対象が相違する。
　また、本件発明１は、第１ドープ領域と接触し、幅を規定する電流通路の実質的な部分において電流通路の幅方向に平行に配され、電流通路から電流通路の長さの少なくとも２倍離され、第１ドープ領域と金属ボンデイングパッド間に実質的な抵抗値をもつ抵抗器を介在させずに電気的な結合を提供する接触部を備えたものであるのに対し、刊行物１に記載のものは、ドレイン３（本件発明１の「第１ドープ領域」に相当する。）上に設けられた電極窓１２（本件発明１の「接触部」に相当する。）をゲート６から離して設けることにより、配線金属の移動、短絡発生を防止するものであって、第２図には、電極窓１２をゲート６からチャネル１０（本件発明１の「電流通路」に相当する。）の長さより２倍以上離した構成が記載されているものの、発明の詳細な説明には、上記構成については何らの説明もないし、また、本件発明１のように、電極窓１２の幅が、チャネル１０の幅方向に平行に配されていることも明らかではない。
　さらに、刊行物２の第１Ａ、３Ｂ図には、静電気に対する入力保護装置におけるコンタクトパッド１０に接続した入力保護ＭＯＳトランジスタ１２の構成として、ドレイン領域４２（本件発明１の「第１ドープ領域」に相当する。）と接触し、チャネル領域（本件発明１の「電流通路」に相当する。）の幅方向に平行に配されたコンタクト４０（本件発明１の「接触部」に相当する。）が記載されているものの、刊行物１に記載の装置を、刊行物２に記載の静電気に対する入力保護装置に適用したとしても、刊行物１に記載の電極窓１２を、刊行物２に記載のドレイン領域４２と接触するコンタクト４０のように、チャネル１０の幅方向に平行に配されるようにする動機付けは何ら存在しないから、該電極窓１２をチャネル１０の幅方向に平行に配されるようにすることは容易に設計変更できるものではないし、適宜になし得ることでもない。
　しかも、刊行物２を主引用刊行物とした場合であっても、刊行物２に記載のコンタクト４０を、チャネル領域からチャネル領域の長さの少なくとも２倍離すようにする点については何らの記載も示唆も認められないから、この点について、保護する対象が異なる上記刊行物１に記載の半導体装置を容易に採用することはできない。
　以上を勘案すると、刊行物３に、保護素子を有する半導体集積回路装置において、半導体領域とアルミニウム配線層とのコンタクトを複数個分離して行うことが開示され、また、刊行物４に、交互櫛形結線構造のソース−ドレイン領域が、また、ボンドパッドと拡散領域との接触部が複数個の接触領域を含むことが、それぞれ開示されているにしても、本件発明１は、刊行物１〜４に記載のものから容易に想到することはできない。
（ｂ）本件発明２について
　本件発明２は、本件発明１の構成をさらに限定して、第１のドープ領域と接触し、電流通路の幅方向に離間して配された複数の接触領域を含む第１の接触部と、第２のドープ領域と接触し、電流通路の幅方向に離間して配された複数の接触領域を含み、第２ドープ領域と基準電位間の電気的な結合を提供する第２の接触部とを備えた半導体デバイスとしたものであり、刊行物３、４に、本件発明２の、ドープ領域と接触し電流通路の幅方向に離間して配された複数の接触領域に相当するものが記載されているにしても、本件発明１と同じ上記理由により、本件発明２は刊行物１〜４に記載のものから容易に想到することはできない。
（ｃ）本件発明３について
　本件発明３は、ソース領域、ドレイン領域、ソース−ドレイン間通路となる領域を含み、ドレイン領域が金属−シリコン接触部を有する複数のトランジスタ、金属ボンデイングパッド及び出力トランジスタを備え、さらに、出力トランジスタが金属ボンデイングパッドと結合されたドレイン領域を含み、出力トランジスタのソース−ドレイン通路の幅がソース−ドレイン間通路の長さよりも数倍大きく、ソース−ドレイン間通路と平行に配された金属−シリコン接触部との間の表面に沿った最小間隔が設計距離よりも実質的に大きく、最小間隔がソース−ドレイン間通路の長さの少なくとも２倍である、半導体デバイス保護機能を有する出力トランジスタを備えた半導体デバイスである。
　これに対し、刊行物１に記載のものは、大電力を扱う出力段等で用いられるものの静電放電保護機能を有するものではないし、刊行物２、３、４に記載のものは、集積回路の入力側における静電保護装置であり、本件発明３のように、複数のトランジスタとともに、ボンデイングパッドと結合した、半導体デバイス静電保護機能を有する出力トランジスタを備えた構成とすることは、当業者が容易に想到することはできない。
（ｄ）本件発明４、５について
　本件発明４は、本件発明３をさらに限定して、ドレイン領域が第１の金属−シリコン接触部を有する複数のトランジスタと、第１、２のＮ型拡散領域と、Ｐ型領域からなるソース−ドレイン間通路と、金属ボンデイングパッドを第１のＮ型拡散領域に結合する第２の金属−シリコン接触部と、電圧供給端子を第２のＮ型拡散領域に結合する第３の金属−シリコン接触部とを備えた半導体デバイスとしたものであり、また、本件発明５は、本件発明４の第１、２のＮ型拡散領域を第１、２の拡散領域とするとともに、ポリシリコンゲートで覆われた、Ｐ型領域からなるソース−ドレイン間通路を、長さよりも幅が少なくとも２５倍大きいとしたものであって、それぞれ本件発明３と同じ上記理由により、本件発明４、５は刊行物１〜４に記載のものから容易に想到することはできない。
　そして、本件発明１〜５は、入力あるいは出力保護対象であるＭＯＳ等の半導体デバイスに対して、大きな瞬時電流スパイクを僅少の順方向電圧降下で導通させることができるようにし、静電放電に対する保護レベルを従来の約３０００ボルトに対して少なくとも２倍あるいは３倍にまで向上させることができるという明細書に記載の顕著な効果を奏するものである。
　したがって、本件発明１〜５は、上記刊行物１〜４に記載の発明に基づいて当業者が容易に発明をすることができたものではない。
　
（５）むすび
　以上のとおりであるから、上記訂正請求は、特許法第１２０条の４第２項の規定、及び同条の４第３項で準用する同法第１２６条第２〜４項の規定にそれぞれ適合するので、当該訂正を認める。
　
［３］特許異議の申立て
（１）異議申立ての理由の概要
　特許異議申立人木村和夫は、訂正前発明１〜５（本件発明１〜５に対応する。）は、甲第１〜７号証に記載の発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものであり、同法第１１３条第１項第２号の規定により取り消すべき旨主張している。
　
（２）甲第１〜７号証に記載の発明
１）甲第１、２、５、６号証に記載の発明は、それぞれ上記［２］（３）２）において示した刊行物３、２、１、４に記載の発明に対応する。
２）甲第３号証（ＥＬＥＣＴＲＩＣＡＡＬ　ＯＶＥＲＳＴＲＥＳＳ／ＥＬＥＣ ＴＲＯＳＴＡＴＩＣ　　ＤＩＳＣＨＡＲＧＥ　　ＳＹＭＰＯＳＩＵＭ　ＰＲＯＣＥＥＤＩＮＧＳ　１９８３　ＥＯＳ−５　ｐｐ．１８１一１８４）には、Ｆｉｇ．１、Ｆｉｇ．２、Ｆｉｇ．６に、入力パッドが抵抗器を介在させずに、直接、保護素子であるＭＯＳトランジスタに接続された保護回路が開示されている。
３）甲第４号証（ＥＬＥＣＴＲＩＣＡＬ　ＯＶＥＲＳＴＲＥＳＳ／ＥＬＥＣＴＲＯＳＴＡＴＩＣ　ＤＩＳＣＨＡＲＧＥ　ＳＹＭＰＯＳＩＵＭ　ＰＲＯＣＥＥＤＩＮＧＳ　Ｉ９７９　ＥＯＳ−ｌ ｐｐ．６２−６３）には、入力パッドが直接保護素子であるダイオード（Ｄ３）に接続された保護回路が開示され、第６２頁のＦｉｇ．５には、入力パッド（ＩＮＰＵＴ）が直接ダイオード（Ｄ３）に接続している構成の記載がある。
４）甲第７号証（特開昭５７−２１１２４８号公報）には、第３Ｃ図に、出力用ボンデイングパッドがＭＯＳトランジスタの交互櫛形構造のソース、ドレイン領域とアルミニウム配線により接続している構造が開示されている。
　
（３）対比・判断
　本件発明１〜５と甲第１〜７号証に記載の発明とを対比すると、甲第３、４号証に、ボンデイングパッドとＭＯＳトランジスタ、ダイオードとを、直接、接続することが開示され、甲第７号証に、ボンデイングパッドと交互櫛形構造のソース、ドレイン領域が接続している構造が開示されているにしても、本件発明１〜５は、上記［２］（３）３）に示した理由により、甲第１〜７号証に記載のものから容易に想到することはできない。
　
（４）むすび
　以上のとおりであるから、特許異議の申立ての理由及び証拠によっては本件発明１〜５の特許を取り消すことはできない。
　また、他に本件発明１〜５の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１２年３月２２日（２０００．３．２２）
【訂正の要旨】
（１）特許請求の範囲の減縮及び明りょうでない記載の釈明を目的として、特許請求の範囲の請求項１において、「半導体デバイス用保護装置」の記載を「半導体デバイス用静電放電保護装置」と訂正する。
（２）特許請求の範囲の減縮及び明りょうでない記載の釈明を目的として、同請求項８において、「半導体デバイス用保護装置」の記載を「半導体デバイス用静電放電保護装置」と訂正する。
（３）特許請求の範囲の減縮及び明りょうでない記載の釈明を目的として、同請求項１０において、「半導体デバイス保護機能」の記載を「半導体デバイス静電放電保護機能」と訂正する。
（４）特許請求の範囲の減縮及び明りょうでない記載の釈明を目的として、同請求項１５において、「半導体デバイス保護機能」の記載を「半導体デバイス静電放電保護機能」と訂正する。
（５）特許請求の範囲の減縮及び明りょうでない記載の釈明を目的として、同請求項２０において、「半導体デバイス保護機能」の記載を「半導体デバイス静電放電保護機能」と訂正する。
（５４）【発明の名称】
半導体デバイス
（５７）【特許請求の範囲】
　　【請求項１】　半導体デバイス用
静電放電
静電放電
（ａ）第１の導電タイプの基板に形成された第２の導電タイプのソースまたはドレイン領域を規定する第１ドープ領域と、
（ｂ）前記基板に形成された前記第２の導電タイプの領域であって、基準電位に接続されるドレインまたはソース領域を規定する第２ドープ領域と、
（ｃ）前記第１ドープ領域と前記第２ドープ領域とのソース−ドレイン領域間にあって、前記第１および第２ドープ領域間を流れる電流の通路となり、前記第１ドープ領域と前記第２ドープ領域との間隔で規定される長さと、該長さとほぼ垂直方向の幅とを持つ、電流通路と、
（ｄ）前記第１ドープ領域と接触し、前記幅を規定する前記電流通路の実質的な部分において前記電流通路の幅方向に平行に配され、前記電流通路から前記電流通路の前記長さの少なくとも２倍離され、前記第１ドープ領域と金属ボンディングパッド間に実質的な抵抗値をもつ抵抗器を介在させずに電気的な結合を提供する接触部と、
　を備えたことを特徴とする半導体デバイス。
　　【請求項２】　前記接触部は、金属−シリコン接触部であることを特徴とする請求項１に記載の半導体デバイス。
　　【請求項３】　前記金属−シリコン接触部は、アルミニウム−シリコン接触部であることを特徴とする請求項２に記載の半導体デバイス。
　　【請求項４】　前記接触部が、前記電流通路の幅方向に平行な複数の離間された金属−シリコン接触領域を含むことを特徴とする請求項１乃至３いずれかに記載の半導体デバイス。
　　【請求項５】　前記第１の導電タイプはＰ型であり、前記第２の導電タイプはＮ型であることを特徴とする請求項１乃至４いずれかに記載の半導体デバイス
　　【請求項６】　前記第１ドープ領域は半導体デバイスの内部回路と拡散層を介して電気的に結合されることを特徴とする請求項１乃至５いずれかに記載の半導体デバイス。
　　【請求項７】　前記電流通路の幅が、前記電流通路の長さの少なくとも２５倍であることを特徴とする請求項１乃至６いずれかに記載の半導体デバイス。
　　【請求項８】　半導体デバイス用
静電放電
静電放電
（ａ）第１の導電タイプの基板に形成された第２の導電タイプのソースまたはドレイン領域を規定する第１ドープ領域と、
（ｂ）前記基板に形成された前記第２の導電タイプの領域であって、基準電位に接続されるドレインまたはソース領域を規定する第２ドープ領域と、
（ｃ）前記第１ドープ領域と前記第２ドープ領域とのソース−ドレイン領域間にあって、前記第１および第２ドープ領域間を流れる電流の通路となり、前記第１ドープ領域と前記第２ドープ領域との間隔で規定される長さと、該長さとほぼ垂直方向の幅とを持つ、電流通路と、
（ｄ）前記第１ドープ領域と接触し、前記幅を規定する前記電流通路の実質的な部分において前記電流通路の幅方向に平行に離間して配された複数の接触領域を含み、前記電流通路から前記電流通路の前記長さの少なくとも２倍離され、前記第１ドープ領域と金属ボンディングパッド間に実質的な抵抗値をもつ抵抗器を介在させずに電気的な結合を提供する、第１の接触部と、
（ｅ）前記第２ドープ領域と接触し、前記幅を規定する前記電流通路の実質的な部分において前記電流通路の幅方向に平行に離間して配された複数の接触領域を含み、前記第２ドープ領域と前記基準電位間の電気的な結合を提供する、前記第２の接触部と、
　を備えたことを特徴とする半導体デバイス。
　　【請求項９】　前記電流通路はセグメント化され、前記第１ドープ領域と前記第２ドープ領域が交互櫛形結線構造とされていることを特徴とする請求項８に記載の半導体デバイス。
　　【請求項１０】　シリコンチップ上の半導体デバイスであって、
（ａ）複数のトランジスタであって、該複数のトランジスタがそれぞれ、ソース領域，ドレイン領域，および該ソース領域と該ドレイン領域との間にあるソース−ドレイン間通路となる領域を含み、前記ドレイン領域が前記ソース−ドレイン間通路となる領域から設計距離だけ離れた金属−シリコン接触部を有する、前記複数のトランジスタと、
（ｂ）前記シリコンチップの上方にある金属ボンディングパッドと、
（ｃ）前記シリコンチップの表面に形成された出力トランジスタであって、該出力トランジスタが、前記金属ボンディングパッドを電圧供給導体に結合するソース−ドレイン間通路，前記電圧供給導体に結合されたソース領域，および前記ソース−ドレイン間通路の幅の実質的な部分において該幅に平行に配された金属−シリコン接触部で前記金属ボンディングパッドと結合されたドレイン領域を含み、前記平行に配された金属−シリコン接触部が前記ドレイン領域とのすべての接触を含み、前記ソース−ドレイン間通路の幅が前記ソース−ドレイン間通路の長さよりも数倍も大きく、該ソース−ドレイン間通路と前記平行に配された金属−シリコン接触部との間の前記表面に沿った最小間隔が前記設計距離よりも実質的に大きく、該最小間隔が前記ソース−ドレイン間通路の長さの少なくとも２倍である、半導体デバイス
静電放電
　を備えたことを特徴とする半導体デバイス。
　　【請求項１１】　前記平行に配された金属−シリコン接触部が、複数の金属−シリコン接触部と、該複数の金属−シリコン接触部の間の領域とを含むことを特徴とする請求項１０に記載の半導体デバイス。
　　【請求項１２】　前記ソース−ドレイン間通路がセグメント化されており、前記ソース領域および前記ドレイン領域が交互櫛型構造とされていることを特徴とする請求項１０または１１に記載の半導体デバイス。
　　【請求項１３】　前記設計距離よりも実質的に大きい量が少なくとも２倍であることを特徴とする請求項１０乃至１２いずれかに記載の半導体デバイス。
　　【請求項１４】　前記数倍が少なくとも２５倍であることを特徴とする請求項１０乃至１３いずれかに記載の半導体デバイス。
　　【請求項１５】　シリコンチップ上の半導体デバイスであって、
（ａ）複数のトランジスタであって、該複数のトランジスタがそれぞれ、ソース領域，ドレイン領域，および該ソース領域と該ドレイン領域との間にあるソースードレイン間通路となる領域を含み、前記ドレイン領域が、前記ソース−ドレイン間通路となる領域から設計距離だけ離れた第１の金属−シリコン接触部を有する、前記複数のトランジスタと、
（ｂ）前記シリコンチップの上方にある金属ボンディングパッドと、
（ｃ）前記半導体デバイス用の出力トランジスタであって、該出力トランジスタは、半導体デバイス
静電放電
１）前記シリコンチップ内の第１のＮ型拡散領域と、
２）前記シリコンチップ内の第２のＮ型拡散領域であって、前記第１のＮ型拡散領域から離れた前記第２のＮ型拡散領域と、
３）前記シリコンチップ内の前記第１のＮ型拡散領域と前記第２のＮ型拡散領域との間に形成された、該第１のＮ型拡散領域を該第２のＮ型拡散領域に結合するＰ型領域からなるソース−ドレイン間通路であって、長さよりも幅が数倍大きい前記ソース−ドレイン間通路と、
４）前記シリコンチップの表面にあって、前記金属ボンディングパッドを前記第１のＮ型拡散領域に結合するすべての接触部を含む第２の金属−シリコン接触部であって、
５）少なくとも前記ソース−ドレイン間通路の幅の実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配され、前記設計距離よりも実質的に大きい量だけかつ前記ソース−ドレイン間通路の長さの少なくとも２倍ほど前記ソース−ドレイン間通路から最小限離れている前記第２の金属−シリコン接触部と、
６）前記シリコンチップの電圧供給端子に結合された、該電圧供給端子を前記第２のＮ型拡散領域に結合する第３の金属−シリコン接触部であって、前記ソース−ドレイン間通路の幅の少なくとも実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配される前記第３の金属−シリコン接触部と、
　を備えたことを特徴とする半導体デバイス。
　　【請求項１６】　前記第１乃至第３の金属−シリコン接触部がそれぞれ、複数の金属−シリコン接触部と該複数の金属−シリコン接触部の間の領域とを含むことを特徴とする請求項１５に記載の半導体デバイス。
　　【請求項１７】　前記ソース−ドレイン間通路がセグメント化されており、前記第１および第２のＮ型拡散領域が交互櫛型構造とされたドレイン領域およびソース領域であることを特徴とする請求項１５または１６に記載の半導体デバイス。
　　【請求項１８】　前記設計距離よりも実質的に大きい量が少なくとも２倍であることを特徴とする請求項１５乃至１７いずれかに記載の半導体デバイス。
　　【請求項１９】　前記数倍が少なくとも２５倍であることを特徴とする請求項１５乃至１８いずれかに記載の半導体デバイス。
　　【請求項２０】　シリコンチップ上の半導体デバイスであって、
（ａ）複数のトランジスタであって、該複数のトランジスタがそれぞれ、ソース領域，ドレイン領域，および該ソース領域と該ドレイン領域との間にあるソース−ドレイン間通路となる領域を含み、前記ドレイン領域が、前記ソース−ドレイン間通路となる領域から設計距離だけ離れた第１の金属−シリコン接触部を有する、前記複数のトランジスタと、
（ｂ）前記シリコンチップの上方にある金属ボンディングパッドと、
（ｃ）前記半導体デバイス用の出力トランジスタであって、該出力トランジスタは、半導体デバイス
静電放電
１）前記シリコンチップ内の第１の拡散領域と、
２）前記シリコンチップ内の第２の拡散領域であって、前記第１の拡散領域から離れた前記第２の拡散領域と、
３）ポリシリコンゲートで覆われた、前記シリコンチップ内の前記第１の拡散領域と前記第２の拡散領域との間に形成された、該第１の拡散領域を該第２の拡散領域に結合するＰ型領域からなるソース−ドレイン間通路であって、長さよりも幅が少なくとも２５倍大きい前記ソース−ドレイン間通路と、
４）前記シリコンチップの表面にあって、前記金属ボンディングパッドを前記第１の拡散領域に結合するすべての接触部を含む第２の金属−シリコン接触部であって、
５）少なくとも前記ソース−ドレイン間通路の幅の実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配され、前記設計距離よりも実質的に大きい量だけおよび前記ソース−ドレイン間通路の長さの少なくとも２倍ほど前記ソース−ドレイン間通路から最小限離れている前記第２の金属−シリコン接触部と、
６）前記シリコンチップの電圧供給端子に結合された、該電圧供給端子を前記第２の拡散領域に結合する第３の金属−シリコン接触部であって、前記ソース−ドレイン間通路の幅の少なくとも実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配される前記第３の金属−シリコン接触部と、
　を備えたことを特徴とする半導体デバイス。
　　【請求項２１】　前記ソース−ドレイン間通路が、前記金属ボンディングパッドに与えられる電圧により、前記出力トランジスタがブレークダウンすることにより形成されることを特徴とする請求項２０に記載の半導体デバイス。
　　【請求項２２】　前記第１乃至第３の金属−シリコン接触部がそれぞれ、複数の金属−シリコン接触部と該複数の金属−シリコン接触部の間の領域とを含むことを特徴とする請求項２０または２１に記載の半導体デバイス。
　　【請求項２３】　前記ソース−ドレイン間通路がセグメント化されており、前記第１および第２の拡散領域が交互櫛型構造とされたドレイン領域およびソース領域であることを特徴とする請求項２０乃至２２いずれかに記載の半導体デバイス。
　　【請求項２４】　前記設計距離よりも実質的に大きい量が少なくとも２倍であることを特徴とする請求項２０乃至２３いずれかに記載の半導体デバイス。
【発明の詳細な説明】
　　　【０００１】
　　【産業上の利用分野】
　本発明は半導体デバイス、特に半導体デバイスの入出力端子用の静電放電保護装置に関するものである。
　　　【０００２】
　　【従来の技術】
　ＭＯＳデバイスはすべてその入力および出力パッドの部分に、静電放電による内部回路の破損防止用保護回路が設けてある。この種の保護回路が耐え得る電圧レベルは、通常約３０００ボルトであるが、ＭＯＳデバイスは、この程度の保護レベルであっても、通常の取扱い中に破損をきたすことがある。
　　　【０００３】
　　【目的】
　本発明は上記の問題を解決するためになされたもので、その主たる目的はＭＯＳ集積回路の静電放電に対する、改良された保護装置を提供することにある。本発明の他の目的は、３０００ボルト以上の静電放電、好ましくは８０００から１００００ボルトの静電放電まで耐えられるようなＭＯＳデバイスの入出力保護装置を提供することにある。
　　　【０００４】
　　【発明の概要】
　この発明は上記目的を達成するためになされたものであり、その構成は次の通りである。即ち、第１の導電タイプの基板に形成された第２の導電タイプの第１ドープ領域と、基板に形成された第２の導電タイプの第２ドープ領域と、この第２ドープ領域は基準電位に接続されるとともに第１ドープ領域から離れていて両者の間に電流通路が形成される、この電流通路は第１と第２のドープ領域の間隔で規定されるその長さよりも実質的に大きい幅（Ｗ）を持つ、基板表面上の第１の絶縁層の上に形成された導電性接触パッドと、該パッドは接触部において第１ドープ領域と導電的に接続され、該接触部は、その幅を規定する電流通路の実質的な部分において、電流通路に平行に延ばされ、接触部は前記電流通路から該電流通路の前記長さの少なくとも２倍以上離される。
　　　【０００５】
　　【実施例】
　以下、図面に示す実施例につき本発明を詳細に説明する。
　　　【０００６】
　図１ないし図３に示すように、ＭＯＳデバイスの入力回路には金属ボンディングパッド１０が設けてあり、この金属ボンディングパッド１０は金属導体１１によりトランジスタ１３のドレイン１２に接続されている。このトランジスタ１３のゲート１４はそのドレイン１２と短絡され、またソース１５はＶｓｓライン１６に接続されている。上記パッド１０の電位がＶｓｓに対して正のレベルとなって、このレベルが、Ｖｓｓレベルに対して＋２０または＋２５ボルト程度の酸化厚膜層スレッショルドレベルを越える値になると、トランジスタ１３は２次ブレークダウンを起こして低インピーダンス状態となり、Ｖｓｓライン１６と完全に導通する。一方、パッド１０の電位がＶｓｓに対して負のレベルになると、Ｎ＋ドレイン領域１２（図３）はフォーミングバイアスを受けた場合のダイオードとして働いて、Ｖｓｓライン１６と完全に導通する。トランジスタ１３のドレインノード１２は、電気抵抗として機能する長いＮ＋型通路部１７の一端に接続されており、この抵抗体の他端は「フィールドプレートダイオード」として機能するＭＯＳトランジスタ１９のドレイン１８に接続されている。トランジスタ１９のソース２０は金属一シリコン接触部２１を介してＶｓｓライン１６に接続されており、またそのゲート２２（本実施例では多結晶シリコンからなる）も接触部２３を介してＶｓｓライン１６と接続されている。拡散抵抗としてのＮ＋型通路部１７およびフィールドプレートダイオードとしてのＭＯＳトランジスタ１９は、前記パッド１０とチップの内部回路との間の絶縁段として機能するものである。ドレインノード１８は、金属一シリコン接触部２４によりチップの内部回路（たとえばアドレスバッファ回路等）に接続されている。前記ＭＯＳトランジスタ１９は、そのポリシリコンゲート２２の下部に通常の薄膜ゲート酸化物層を有し、一方トランジスタ１３はゲート１４の下部に厚膜フィールド酸化物層を有している。
　　　【０００７】
　図１、図２、図３に示す保護回路の顕著な特徴は、トランジスタ１３のチャンネル幅Ｗと、このチャンネルの端部２５からドレイン１２を金属導体１１に結合する金属−シリコン接触部２６に至る距離Ａの設定にあることが見出された。この距離Ａの設定が支配的である所以は、トランジスタ１３のチャンネル領域で熱が発生し、この熱が上記チャンネル端部２５からシリコンの表面に沿って金属接触部２６に伝達され、該接触部を形成するアルミ材を溶融させてシリコンの溶融混合（アロイング）をきたすことにより、該アルミ層がシリコン層内に入り込んで、その接合面を短絡することがあるためである。この場合、シリコンはシリコン酸化物に較べてより良好な熱伝導体であるため、熱は接合部上方の金属部分へ垂直に伝播するよりもむしろ、シリコンチップの表面に沿って接触部２６に伝達されることとなる。
　　　【０００８】
　上記図１、図２、図３の入力保護回路は、パッド１０に発生する。たとえば７０００ないし８０００ボルトの静電圧ビルドアップに耐えられるように構成されている。静電圧はピーク電流が非常に高くしかも持続時間の短いごく瞬時的な電流スパイクにより放電される。ＭＯＳデバイスの耐えうる静電圧は一般にわずか３０００ボルト程度のものであるが、この程度の電圧は通常の取扱い中でも摩擦等により容易に発生するので、従来はこのような静電圧に起因する破損を防止するために、デバイスの端子をすべて接地するか、あるいはこれらを相互に短絡させておくなど、特別の予防措置を講ずることが必要であった。
　　　【０００９】
　本発明によれば、トランジスタ１３の前記チャンネル幅Ｗを少なくとも約５ないし６ミル（５×１／１０００−６×１／１０００インチ）すなわち、約０．１２７ｍｍ〜０．１５２ｍｍに設定することにより、大きな瞬時電流スパイスを僅小の順方向電圧降下で導通させることができるようにする。また上記チャンネルの長さはこれを約３ミクロンとするが、この数値は支配的なものではなく、チャンネル長は通常の場合、個々のチップの設計に用いられる設計ルールに応じた標準的なトランジスタの場合と同じ程度の値としてもよい。ただし、このチャンネル長の、チャンネル幅Ｗに対する比率の好適な数値例は約２５以上である。一方、チャンネル端部２５から接触部２６に至る上記距離Ａは、上記チャンネル長よりも支配的である。すなわちこの距離Ａは、通常の３ミクロン設計ルールによる場合には３ミクロン程度でよいところを、少なくとも約６ないし７ミクロン、好ましくは８ないし１０ミクロンにこれを設定する。そして、この距離Ａの、チャンネル長に対する比率の好適な数値例は約２以上である。したがって本実施例における該距離Ａは、通常の場合の２ないし３倍の値となる。
　　　【００１０】
　すなわち本発明によれば、このように距離Ａを設定することにより、静電放電に対する保護レベルを従来の約３０００ボルトに対して少なくとも２倍あるいは３倍まで向上させることが可能となるのである。他の欠陥メカニズムの生ずるような、９０００〜１００００ボルトまでは、許容静電放電レベルに対して該距離Ａは一様に増加する関係にあり、またチャンネル幅Ｗと上記許容静電放電レベルとの間には一次の関数関係があることが確認された。
　　　【００１１】
　なお、図１、図２、図３に示したデバイスは、例えばテキサスインスツルメンツ社を譲受人とする米国特許第４０５５４４４号に記載されているような、一般的なＮチャンネルシリコンゲートＭＯＳの製造工程を用いて製造することができる。
　　　【００１２】
　本発明の概念は、図４、図５、図６に示すように、出力端子に対しても適用することが可能である。この場合、出力ボンディングパッド３０は金属ライン３１を介してトランジスタ３３のドレイン３２と接続され、このトランジスタ３３のソース３４はＶｓｓライン３５に接続されている。金属ライン３１の高電圧側は、ドレイン３８がＶｄｄライン３９に接続されたトランジスタ３７のソース３６に接続されている。これら二つのトランジスタ３３，３７のゲート４０，４１は相補的な信号により駆動されてプシュプル出力動作を行なうものであり、該トランジスタ３３，３７は通常はこれを交互櫛型結線構造とすることによって、大電流容量においても均一な電流密度が得られるようにする。このようなトランジスタの構成の一部を図５および図６に示す。この例ではトランジスタ３３，３７のそれぞれのチャンネルの実効幅Ｗは、たとえば各セグメントについて４００ミクロン以上とすることにより、これらのトランジスタが、静電放電により生じる相当の電流スパイクにも耐えられるようにすることができる。ただし、接触部４２、４３の領域においてアルミ層が溶融するという問題は依然として残るため、前記距離Ａは前述のように一般に用いられる設定値よりも大きな値にこれを設定することにより、電流スパイクの持続時間中に、ゲート４０ないし４１の下のチャンネルで発生した熱がアルミ接触部４２，４３にまで及ばないようにする。
　　　【００１３】
　以上本発明の実施例につき各種説明してきたが、本発明による装置はこれら実施例に限定されるものでなく、記載の実施例に適宜各種の追加ないし変更を加えてもよいことはいうまでもない。
　　　【００１４】
　　【発明の効果】
　以上に述べたように、本発明による半導体デバイスの保護回路は、シリコンチップの表面に設けた金属入力パッド１０とトランジスタ１３，３３とからなり、このトランジスタ１３、３３は厚膜ゲート酸化物層と、前記金属入力パッド１０を電圧供給用の導体部１１，３１に接続するソース−ドレイン間通路部（チャンネル）と、金属ゲート１４，４０と、この金属ゲートおよび前記入力パッドに対して細長の接触領域２６，４２により接続されたドレイン領域１２，３２とする。前記ソース−ドレイン間通路部の幅はこれを該通路部の長さの少なくとも約２５倍とするとともに、前記シリコンチップの表面に沿って前記ソース−ドレイン間通路部から前記接触領域２６，４２に至る距離を前記ソース−ドレイン間通路部の長さの少なくとも約２倍とすることにより、結果として入力あるいは出力保護対象たるＭＯＳ等の半導体デバイス１９に対して、大きな瞬時電流スパイクを僅小の順方向電圧降下で導通させることができるようにし、静電放電に対する保護レベルを従来の約３０００ボルトに対して少なくとも２倍あるいは３倍にまで向上させることができるという効果がある。
【図面の簡単な説明】
　　【図１】
　本発明による保護回路の一実施例たる入力保護回路を示す概略図。
　　【図２】
　図１の保護回路を有する半導体チップの一部を拡大して示す平面図。
　　【図３】
　図２の３−３線に沿う断面図。
　　【図４】
　本発明を出力保護回路に適用した場合の実施例を示す概略図。
　　【図５】
　図４の保護回路を有する半導体チップの一部を拡大して示す平面図。
　　【図６】
　図５の６−６線に沿う断面図。
　【符号の説明】
１０　入力パッド
１１，１６，３１，３５　金属導体部
１２，１８，３２，３８　ドレイン
１３，１９，３３，３７　トランジスタ
１４，２２，４０，４１　ゲート
１５，２０，３４，３６　ソース
２１，２３，２６，４２，４３　接触部
３０　出力パッド