(57)【要約】  ３次元メモリ装置は、半導体層の積層体を含む。相変化メモリ（ＰＣＭ）セルアレイは、個々の層に形成されている。個々のＰＣＭセルは、記憶素子として、抵抗が変化する可変抵抗器を含む。１つの層に形成されているのは、メモリの動作を制御するために、行デコーダと、列デコーダ、センスアンプ、および、グローバル列選択器とを含む周辺回路である。ローカルビット線および世俗はメモリセルに接続されている。グローバル列選択器は、ローカルビット線に接続されるグローバルビット線を選択する。行デコーダは、ワード線を選択する。印加電流は、選択されたローカルビット線およびワード線に接続されたメモリセルの中を流れる。書き込み動作では、セット電流またはリセット電流が印加され、選択ＰＣＭセルの可変抵抗器は、「データ」を記憶する。読み出し動作では、読み出し電流が印加され、可変抵抗器の両端に発生された電圧は、読み出しデータとして供給するために基準電圧と比較される。
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【特許請求の範囲】
【請求項１】
メモリ装置を製造する方法であって、
半導体層の積層体を形成することと、
前記半導体層の積層体の層に回路を形成することと、
前記回路を備える層とは異なった前記半導体層の積層体の別の層に主メモリアレイを形成することと、
前記回路と前記主メモリアレイとの間に複数の電気通信路を形成することと、
を含み、前記回路は、前記電気通信路を介して前記主メモリアレイの動作を制御する、方法。
【請求項２】
前記主メモリアレイを形成することは、
相変化メモリを形成することと、
個々のメモリセルが可変抵抗素子に接続されたダイオードを含む複数のメモリセルを備える相変化メモリを形成することと、
のうちの１つを含む、請求項１に記載の方法。
【請求項３】
前記回路を備える前記層に補助メモリアレイを形成することをさらに含む、請求項１または２に記載の方法。
【請求項４】
前記半導体層の積層体を形成することは、前記主メモリアレイを備える前記層を形成する前に前記回路を備える前記層を形成することを含む、請求項１に記載の方法。
【請求項５】
前記半導体層の積層体の個々の層にメモリアレイを形成することと、
前記回路を含む前記層とは異なった前記半導体層の積層体の個々の層にメモリアレイを形成することと、
のうちの１つをさらに含む、請求項１に記載の方法。
【請求項６】
半導体層の積層体と、
前記半導体層の積層体の層に接した回路と、
前記回路を備える前記層とは異なる前記半導体層の積層体の別の層に接した主メモリアレイと、
前記回路と前記主メモリアレイとの間にある複数の電気通信路と、
を備え、前記回路は、前記電気通信路を介して前記主メモリアレイの動作を制御する、メモリ装置。
【請求項７】
前記主メモリアレイは、
相変化メモリと、
複数のメモリセルと、
のうちの１つを備える、請求項６に記載のメモリ装置。
【請求項８】
前記複数のメモリセルのうちの１つずつは、
可変抵抗素子に接続されているダイオードと、
可変抵抗素子に接続されている電界効果トランジスタと、
可変抵抗素子に接続されているバイポーラトランジスタと、
のうちの１つを備える、請求項６に記載のメモリ装置。
【請求項９】
前記回路を備える前記層は、メモリアレイをさらに備える、請求項６に記載のメモリ装置。
【請求項１０】
前記回路を含む前記層は、前記半導体層の積層体の中に形成されている１番目の層である、請求項６に記載のメモリ装置。
【請求項１１】
前記半導体層の積層体の個々の層がメモリアレイを備える、請求項６に記載のメモリ装置。
【請求項１２】
前記回路を含む前記層とは異なった前記半導体層の積層体の個々の層に接したメモリアレイをさらに備える、請求項６に記載のメモリ装置。
【請求項１３】
複数のメモリ制御回路を備えるベース半導体層と、
前記ベース半導体層の上に形成されている半導体層の積層体と、
を備え、前記半導体層の積層体の個々の層が前記複数のメモリ制御回路のうちの１つと通信するメモリアレイを含む、メモリ装置。
【請求項１４】
個々のメモリアレイは、
個々のメモリセルが可変抵抗素子に接続されているダイオードを含む複数のメモリセルを備える相変化メモリと、
個々のメモリセルが可変抵抗素子に接続されている電界効果トランジスタを含む複数のメモリセルを備える相変化メモリと、
のうちの１つを備える、請求項１３に記載のメモリ装置。
【請求項１５】
個々のメモリアレイは、個々のメモリセルが可変抵抗素子に接続されているバイポーラトランジスタを有している複数のメモリセルを含む相変化メモリを備える、請求項１４に記載のメモリ装置。
【請求項１６】
個々の層がこの層に形成されているメモリセルのアレイを含み、ｍ、ｋおよびｃの１つずつが２以上の整数であるとして、アレイがｋ行ｃ列のセルを有し、メモリセルの１つずつが相変化メモリセルを含んでいるｍ層の積層体と、
前記層のうちの１つに形成されている前記メモリセルの動作を制御する周辺回路と、
を備えるメモリ装置。
【請求項１７】
前記周辺回路と前記層のうちの１つにある前記メモリセルのアレイとが共通半導体基板に形成されている、請求項１６に記載のメモリ装置。
【請求項１８】
前記周辺回路は、前記ｍ層に対応するｍ個の行選択器を備え、前記ｍ個の行選択器の１つずつが対応する層に形成されている前記メモリセルの行選択を制御する、請求項１７に記載のメモリ装置。
【請求項１９】
前記周辺回路は、前記ｍ層に対応するｍ個の列選択器をさらに備え、前記ｍ個の列選択器の１つずつは、対応する層に形成されている前記メモリセルの列選択を制御する、請求項１８に記載のメモリ装置。
【請求項２０】
前記周辺回路は、１つずつが前記ｍ個の列選択器の列選択を制御するｐ個のグローバル列選択器をさらに備える、請求項１９に記載のメモリ装置。
【請求項２１】
前記ｍ層のうちの１つずつにある前記メモリセルのメモリアレイが複数のサブアレイに分割されている、請求項１６から２０のいずれか１項に記載のメモリ装置。
【請求項２２】
個々の層のｃ列は、ｃがｊ×ｐに等しいとして、ｊ列によってグループ分けされてｐ個のグループを形成している、請求項１６から２０のいずれか１項に記載のメモリ装置。
【請求項２３】
前記ｐ個のグローバル列選択器は、グローバル列を選択するグローバル列選択信号に応答する、請求項２２に記載のメモリ装置。
【請求項２４】
前記選択されたグローバル列と関連付けられている前記ｐ個の列選択器は、前記アレイの列を選択するローカル列選択信号に応答する、請求項２３に記載のメモリ装置。
【請求項２５】
前記ｍ個の選択器の１つずつは、前記アレイの行を選択する行選択信号に応答する、請求項２４に記載のメモリ装置。
【請求項２６】
前記アレイの前記選択された行および列における前記メモリセルは、データ書き込みおよびデータ読み出しで動作する、請求項２５に記載のメモリ装置。
【請求項２７】
前記ｍ個の列選択器は、選択動作トランジスタおよび放電動作トランジスタを備え、前記選択動作トランジスタは、前記ｊ列に結合され、前記放電動作トランジスタは、前記選択動作トランジスタに結合され、前記放電動作トランジスタは、前記メモリセルにアクセスする前に前記列の放電を実行する、請求項２２から２６のいずれか１項に記載のメモリ装置。
【請求項２８】
前記周辺回路は、前記セルアレイの前記選択された行および列においてデータを前記メモリセルに書き込むデータ書き込み回路をさらに備える、請求項２２から２７のいずれか１項に記載のメモリ装置。
【請求項２９】
前記周辺回路は、前セルアレイの前記選択された行および列において前記メモリセルからデータを読み出すデータ読み出し回路をさらに備える、請求項２２から２７のいずれか１項に記載のメモリ装置。
【請求項３０】
前記データ読み出し回路は、データ読み出しの前にデータを読み出す線を放電するデータ読み出し放電トランジスタを備える、請求項２９に記載のメモリ装置。
【請求項３１】
前記データ読み出し回路は、
データセンシング動作線を予備充電する予備充電動作トランジスタと、
データ電圧に応答して前記データセンシング動作線に電圧を発生するクランピング動作トランジスタと、
をさらに備える、請求項３０に記載のメモリ装置。
【請求項３２】
前記データ読み出し回路は、前記データセンシング動作線の予備充電を実行する複数のステップを実行する回路をさらに備える、請求項３１に記載のメモリ装置。
【請求項３３】
前記データ読み出し回路は、前記データセンシング動作線に発生された電圧を基準電圧と比較し、前記発生された電圧が前記基準電圧より大きいかどうかに応じて読み出しデータ出力を供給するコンパレータをさらに備える、請求項３１または３２に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広くは、メモリ装置に関する。より詳しくは、本発明は、３次元構造を有する半導体メモリ装置に関する。
【背景技術】
【０００２】
不揮発性メモリ装置の例は、相変化メモリ（ＰＣＭ）である。ＰＣＭは、データを記憶するため、たとえば、カルコゲナイドのような相変化材料を使用する。典型的なカルコゲナイド化合物は、Ｇｅ２−Ｓｂ２−Ｔｅ５（ＧＳＴ）である。相変化材料は、過熱プロセスおよび冷却プロセスを制御することにより結晶相とアモルファス相との間を安定に遷移する能力がある。アモルファス相は、比較的低い抵抗を示す結晶相より比較的高い抵抗を示す。「リセット」状態または論理「０」状態とも称されるアモルファス状態は、ＧＳＴ化合物を溶融温度６１０℃より上に加熱し、その後、化合物を急速冷却することにより確立され得る。「セット」状態または論理「１」状態と称される結晶状態は、相変化材料を結晶状態に変化させるために十二分な長期間に亘ってＧＳＴ化合物を結晶化温度より上に加熱することにより確立され得る。結晶化温度は、溶融温度６１０℃より低い。加熱期間は、その後に冷却期間が続く。
【関連出願の相互参照】
【０００３】
本願は、２０１０年４月５日付けで出願され、「３次元相変化メモリ」と題する米国仮特許出願第６１／３２０，９７３号の優先権を主張し、この米国仮特許出願の全体が本文書中に参照によって組み込まれる。
【０００４】
図１は、典型的な相変化メモリセルを表す。図１を参照すると、相変化メモリ（ＰＣＭ）セル１１０は、記憶素子１１２と、スイッチング素子１１４とを含む。スイッチング素子１１４は、ＰＣＭセル１１０の記憶素子１１２に選択的にアクセスするために使用される。記憶素子１１２の典型的な実施例は、相変化材料（たとえば、ＧＳＴ）によって形成された可変抵抗器である。可変抵抗器の抵抗は、構造（または特性）を結晶相とアモルファス相との間で変化させることにより変更され得る。
【０００５】
図２は、図１に示されたＰＣＭセル１１０の記憶素子１１２としての実例的記憶素子構造を示す。図２を参照すると、ヒーター１２２が第１の電極１２４と、典型的に低抵抗をもち、第２の電極１２８が接触するカルコゲナイド化合物１２６との間に位置している。第１の電極１２４は、ヒーター１２２への低抵抗接触を行うために使用される。ヒーター１２２は、図２に示されたプログラム可能ボリューム１３２と称される物理空間内でカルコゲナイド化合物１２６の一部を結晶状態からアモルファス状態に変化させる。
【０００６】
図３は、相変化メモリのための図２に示された記憶素子のリセットプログラムおよびセットプログラムの両方の時間と温度との関係を示す。図２および３を参照すると、相変化メモリ（ＰＣＭ）セルは、２つの状態（または相）、すなわち（ｉ）アモルファスすなわち「リセット」状態と（ｉｉ）結晶すなわち「セット」状態とにプログラムすることができる。このような状態のプログラムは、ヒーター１２２によって相変化層（記憶素子のカルコゲナイド化合物１２６）を加熱することにより達成することができる。リセット状態をプログラムするために、相変化層は、持続期間ｔＰ＿Ｒｅｓｅｔに亘ってヒーター１２２を流れる電流Ｉ＿Ｒｅｓｅｔを用いて温度Ｔ＿Ｒｅｓｅｔまで加熱され、その後、相変化層を急速冷却する。セット状態をプログラムするために、相変化層は、ヒーター１２２を流れる電流Ｉ＿Ｓｅｔを用いて温度Ｔ＿Ｓｅｔまで加熱され、持続期間ｔＰ＿Ｓｅｔに亘って温度Ｔ＿Ｓｅｔで維持され、その後、相変化層は冷却される。電流Ｉ＿Ｓｅｔの時間間隔ｔＰ＿Ｓｅｔは、電流Ｉ＿ＲｅｓｅｔのｔＰ＿Ｒｅｓｅｔを超える。印加電流Ｉ＿ＲｅｓｅｔおよびＩ＿Ｓｅｔのパルスは、それぞれ、「１３２」および「１３４」で参照される。
【０００７】
図４Ａおよび４Ｂは、それぞれ、プログラムされたセット状態「ＳＥＴ」およびプログラムされたリセット状態「ＲＥＳＥＴ」にある相変化メモリ（ＰＣＭ）を示す。相変化材料（または相変化層）は、熱的に活性化される。図２、３、４Ａおよび４Ｂを参照すると、ＰＣＭセルは、持続期間ｔＰ＿Ｓｅｔに亘って電流Ｉ＿Ｓｅｔを印加することによりセット状態にプログラムされる。相変化層に印加された熱量は、「Ｉ」がヒーター１２２を通るＩ＿Ｓｅｔの電流値であり、「Ｒ」がヒーター１２２の抵抗であるとして、Ｉ２×Ｒに比例する。図４Ａに示されるようにＰＣＭセルがセット状態（「ＳＥＴ」）にプログラムされる間に、相変化層は、結晶状態に変えられ、図４Ｂに示されるようなリセット状態（「ＲＥＳＥＴ」）より低いセル抵抗になる。同様に、相変化メモリセルは、持続期間ｔＰ＿Ｒｅｓｅｔに亘って電流Ｉ＿Ｒｅｓｅｔを印加することによりリセット状態にプログラムされる。ＰＣＭセルがリセット状態にプログラムされる間に、相変化層のある一定のボリュームが（図４Ｂの）アモルファス状態に変化させられ、（図４Ａの）セット状態より高いセル抵抗という結果になる。相変化層内のプログラム可能なボリュームは、概ね相変化層に印加された熱量の関数である。
【０００８】
相変化メモリ装置は、典型的に、論理「０」状態（またはＲＥＳＥＴ状態）を表現するためにアモルファス状態を使用し、論理「１」状態（またはＳＥＴ状態）を表現するために結晶状態を使用する。表１は実例的相変化メモリの典型的な特性を要約する。
【０００９】
：相変化メモリ特性 
【表１】
2013529349.tif 000003
【００１０】
近年では、様々な相変化メモリ（ＰＣＭ）セルが使用されている。図５は、記憶素子１４２に接続されているダイオード１４４を含むダイオード・ベースＰＣＭセルを示す。ダイオード１４４の陰極は、ワード線１４８に接続されている。記憶素子１４２は、ビット線１４６に接続されている。ダイオード１４４は、２端子装置である。３端子装置がスイッチング素子として同様に使用され得る。図６は、ＦＥＴ（ＭＯＳトランジスタ）１５４と記憶素子１５２とを含むＦＥＴ（またはＭＯＳトランジスタ）ベースＰＣＭセルを示す。トランジスタ１５４のゲート、ドレインおよびソースは、それぞれ、ワード線１５８、記憶素子１５２およびグラウンドに接続されている。記憶素子１５２は、ビット線１５６に接続されている。図７は、（ＰＮＰ型の）バイポーラトランジスタ１６４と記憶素子１６２とを含むバイポーラトランジスタ・ベースＰＣＭセルを示す。バイポーラトランジスタ１６４のベース、エミッタおよびコレクタは、それぞれ、ワード線１６８、記憶素子１６２およびグラウンドに接続されている。記憶素子１６２は、ビット線１６６に接続されている。
【００１１】
メモリセルアレイは、複数のビット線１４６およびワード線１４８に接続された、図５に示された複数のＰＣＭセルによって形成され得る。同様に、メモリセルアレイは、複数のビット線１５６およびワード線１５８に接続された、図６に示された複数のＰＣＭセルによって形成され得る。メモリセルアレイは、複数のビット線１６６およびワード線１６８に接続された、図７に示された複数のＰＣＭセルアレイによって形成され得る。
【００１２】
記憶素子１４２、１５２および１６２の１つずつは、図１に示されるような記憶素子１１２としての役目を果たす可変抵抗器によって形成されている。ダイオード１４４、ＭＯＳトランジスタ１５４、およびバイポーラトランジスタ１６４の１つずつは、図１に示されたスイッチング素子１１４としての役目を果たし、これらに接続されている記憶素子へのアクセス素子としての役目を果たす。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
メモリセル内のスイッチング素子１１４として図５に示されたダイオード１４４または図７に示されたバイポーラトランジスタ１６４を使用することは、メモリ密度を改善するためにセルサイズを縮小するためである。メモリシステム密度のさらなる改善が、継続的にメモリシステム費用を低減し、電子システム内の増大するデータトラフィックに対応するためメモリ容量を増大させるために必要とされる。
【課題を解決するための手段】
【００１４】
本発明の一面によれば、メモリ装置を製造する方法が提供される。この方法を用いて、半導体層の積層体が形成される。同様に、この方法を用いて、回路が半導体層の積層体の層に形成される。主メモリアレイは、半導体層の積層体のうちこの回路を構成する層とは異なった別の層に形成される。複数の電気通信路がこの回路と主メモリアレイとの間に形成される。この回路が、電気通信路を介して主メモリアレイの動作を制御する。
【００１５】
本発明の別の面によれば、半導体層の積層体を備えるメモリ装置が提供される。メモリは、半導体層の積層体の層に形成された回路を備える。主メモリアレイは、半導体層の積層体のうちこの回路を構成する層とは異なった別の層に接している。複数の電気通信路が回路と主メモリアレイとの間にある。この回路が、電気通信路を介して主メモリアレイの動作を制御する。
【００１６】
たとえば、主メモリアレイは、相変化メモリまたは複数のメモリセルを備える。複数のメモリセルの１つずつは、可変抵抗素子に接続されているダイオード、可変抵抗素子に接続されている電界効果トランジスタ、または、可変抵抗素子に接続されているバイポーラトランジスタを備える。
【００１７】
本発明の別の態様によれば、複数のメモリ制御回路を備えるベース半導体層を備えるメモリ装置が提供される。半導体層の積層体は、ベース半導体層の上に形成されている。半導体層の積層体の個々の層は、複数のメモリ制御回路のうちの１つと通信しているメモリアレイを含む。
【００１８】
本発明の別の態様によれば、ｍ層の積層体を備え、個々の層がこの層に形成されたメモリセルのアレイを含み、このアレイは、ｋおよびｃが２以上の整数であるとして、ｋ行ｃ列のセルを有し、メモリセルの１つずつが相変化メモリセルを含むメモリ装置が提供される。
【００１９】
たとえば、相変化メモリアレイは、記憶素子としての役目を果たす可変抵抗素子に接続されているダイオード、電界効果トランジスタ、または、バイポーラトランジスタを含む
メモリ装置は、層のうちの１つに形成されたメモリセルの動作を制御する周辺回路をさらに備える。周辺回路と、層のうちの１つに接したメモリセルアレイとは、共通半導体基板に形成されることがある。
【００２０】
たとえば、周辺回路は、セルアレイ内のワード線およびビット線を選択する行デコーダおよび列選択器を含むことがある。選択されたワード線およびビット線に接続されているメモリセルは、データ書き込みまたはデータ読み出しのためアクセスされる。メモリセルは、記憶素子として可変抵抗器を含む相変化メモリでもよい。書き込み動作では、セット電流が印加され、可変抵抗器は、「データ」を記憶する。読み出し動作では、可変抵抗器によって発生された電圧は、読み出し動作中の読み出しデータとして供給するために基準電圧と比較される。
【００２１】
本発明の実施形態では、３次元相変化メモリ（ＰＣＭ）装置が提供される。ＰＣＭ装置は、複数の積層体ＰＣＭセルアレイが形成されている複数（ｍ層）の半導体（たとえば、シリコン（Ｓｉ））層を含む。たとえば、複数の半導体アレイのうちの１つずつに、ＰＣＭセルの複数（ｐ個のグループ）のアレイが形成されている。ＰＣＭセルアレイの１つのグループが繰り返され、ＰＣＭセルアレイのグループがそれぞれの層に並んで形成されている。ＰＣＭセルアレイのｐ個のグループが１番目の層に形成され、ＰＣＭセルのｐ個のグループが２番目の層に形成されている。同様に、他のＰＣＭセルアレイのｐ個のグループがそれぞれの半導体層に形成されている。
【００２２】
ＰＣＭ装置は、たとえば、行デコーダおよびローカル列デコーダのようなアレイ制御回路を含むことがある。ローカル列デコーダは、ローカル列選択を実行する。１番目のアレイ、２番目のアレイ、および、ｐ番目のＰＣＭセルアレイに対応するローカル列選択器が１番目の半導体層に横並びでｍ層に亘って繰り返される。
【００２３】
ＰＣＭ装置は、グローバル列デコーダをさらに備える。グローバル列デコードは、１番目の半導体層に形成されている。行デコーダが同様に１番目の半導体層に形成されている。
【００２４】
別の実施形態では、すべての周辺制御回路が１番目の半導体層に形成されている。
【００２５】
本発明の実施形態によれば、ＰＣＭ装置およびシステムと、半導体多重層に多数のセルアレイが積層される関連した３次元装置アーキテクチャとが提供される。多数のセルアレイは、メモリシステムで使用されるメモリ密度およびメモリ容量を改善する。
【００２６】
本発明の実施形態によるメモリ装置は、たとえば、ランダム・アクセス・メモリ（ＲＡＭ）およびリード・オンリー・メモリ（ＲＯＭ）のような他のタイプのメモリを含むことができる。ＲＡＭは、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、および強誘電性ＲＡＭ（ＦＲＡＭ）を含むことができる。
【００２７】
本発明の他の態様および特徴は、発明の具体的な実施形態についての以下の記述を添付図面と併せて精査することにより当業者に明らかになるであろう。
【００２８】
本発明の実施形態は、今度は、添付図面を参照して、単なる実施例として、記述される。
【図面の簡単な説明】
【００２９】
【図１】相変化メモリ（ＰＣＭ）セルを示した略図である。
【図２】ＰＣＭセルの構造を示す断面図である。
【図３】ＰＣＭセルのセット動作およびリセット動作中の温度変化のグラフである。
【図４Ａ】セット状態におけるＰＣＭの断面図である。
【図４Ｂ】リセット状態におけるＰＣＭの断面図である。
【図５】ダイオード・ベースＰＣＭセルを示した略図である。
【図６】ＦＥＴトランジスタ・ベースＰＣＭセルを示した略図である。
【図７】バイポーラトランジスタ・ベースＰＣＭセルを示した略図である。
【図８】本発明の実施形態が適用されるメモリ装置を示した略図である。
【図９Ａ】本発明の実施形態による複数のダイオード・ベースＰＣＭセルを含むメモリ装置の断面図である。
【図９Ｂ】本発明の別の実施形態による３次元ダイオード・ベースＰＣＭの断面図である。
【図１０】本発明の実施形態によるメモリ装置に含まれるＰＣＭセルアレイを示した略図である。
【図１１】書き込み動作での図１０に示されたＰＣＭセルアレイを示した略図である。
【図１２】読み出し動作での図１０に示されたＰＣＭセルアレイを示した略図である。
【図１３Ａ】本発明の実施形態による複数のＰＣＭセルを有している３次元メモリアーキテクチャを示したブロック図である。
【図１３Ｂ】図１３Ａに示された３次元メモリアーキテクチャのためのメモリアドレス制御信号を示した略図である。
【図１４】図１３Ａに示された３次元メモリのローカル列選択器の実施例を示した略図である。
【図１５】図１３Ａに示された３次元メモリのグローバル列選択器の実施例を示した略図である。
【図１６】図１３Ａに示された３次元メモリの書き込みドライバの実施例を示した略図である。
【図１７】図１３Ａに示された３次元メモリのセンスアンプの実施例を示した略図である。
【図１８】図１３Ａに示された３次元メモリの行デコーダの実施例を示した略図である。
【図１９Ａ】発明の実施形態による３次元メモリの書き込み動作を実行する回路を示した略図である。
【図１９Ｂ】発明の実施形態による３次元メモリの読み出し動作を実行する回路を示した略図である。
【図２０Ａ】発明の実施形態による３次元メモリの書き込み動作を示したタイミング図である。
【図２０Ｂ】発明の実施形態による３次元メモリの読み出し動作を示したタイミング図である。
【図２１】本発明の別の実施形態による複数のＰＣＭセルを有している３次元メモリアーキテクチャを示したブロック図である。
【図２２】図２１に示された３次元メモリのグローバル列選択器の実施例を示した略図である。
【図２３】図２１に示された３次元メモリの書き込みドライバの実施例を示した略図である。
【図２４】図２１に示された３次元メモリのセンスアンプの別の実施例を示した略図である。
【図２５Ａ】本発明の別の実施形態によるセグメント化アレイ付きの３次元メモリアーキテクチャを示したブロック図である。
【図２５Ｂ】図２５Ａに示された３次元メモリアーキテクチャのためのメモリアドレス制御信号を示した略図である。
【図２６Ａ】本発明の実施形態によるメモリ装置に適用されるＰＣＭセルアレイを示した略図である。
【図２６Ｂ】本発明の実施形態によるメモリ装置に適用されるＰＣＭセルアレイを示した略図である。
【発明を実施するための形態】
【００３０】
概して本発明の実施形態は、半導体メモリ装置に関係する。本発明の実施形態は、相変化メモリ（ＰＣＭ）装置およびシステムと、半導体（たとえば、Ｓｉ）多重層に多数のセルアレイが積層されている関連した３次元装置アーキテクチャとに関係する。
【００３１】
一実施形態では、ＰＣＭセルは、相変化メモリセルのスイッチング素子としてダイオードを使用する。他の実施形態では、スイッチング素子は、ＭＯＳトランジスタとバイポーラトランジスタとである。実施形態では、メモリ装置は、揮発性メモリと不揮発性メモリとである。メモリ装置は、たとえば、ランダム・アクセス・メモリ（ＲＡＭ）およびリード・オンリー・メモリ（ＲＯＭ）のような様々なタイプのメモリを含む。ＲＡＭは、たとえば、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、および強誘電性ＲＡＭ（ＦＲＡＭ）を含む。
【００３２】
図８は、本発明の実施形態が適用されるメモリ装置を示す。図８を参照すると、メモリ装置は、行デコーダ１７２と、列デコーダ、センスアンプおよび書き込みドライバ１７４とを含む周辺回路付きのメモリセルアレイ１７０を含む。行デコーダ１７２は、予めデコードされたアドレス情報および制御情報を含む信号１７６を受信する。列デコーダ、センスアンプおよび書き込みドライバ１７４は、制御情報を含む信号１７８を受信する。さらに、列デコーダ、センスアンプおよび書き込みドライバ１７４は、データ書き込みおよび読み取りのため入力および出力（Ｉ／Ｏ）回路（図示せず）と通信する。行（ワード線）および列（ビット線）のための制御情報は、メモリ装置制御回路（図示せず）によって供給される。
【００３３】
図９Ａは、本発明の実施形態による複数のダイオード・ベースの相変化メモリ（ＰＣＭ）セルを含むメモリ装置を示す。図９Ａを参照すると、装置は、個々のグループがセル１、・・・、セル（ｎ−１）、セルｎを備えるセルアレイの複数のグループを有している。特殊な実施例では、ｎ個のメモリセル１８０−１、・・・、１８０−（ｎ−１）および１８０−ｎは、ｎが２以上の整数であるとして、１層のセルアレイを形成するために繰り返される。たとえば、ｎは、６４であるが、限定されない。ｎ個のメモリセル１８０−１、・・・、１８０−（ｎ−１）および１８０−ｎのうちの１つずつは、ＧＳＴ（カルコゲナイド化合物）１８２と、自己整合底面電極１８４と、陽極１８６および陰極１８８として直列接続されている縦型Ｐ−Ｎダイオードとを用いて構成されている。ヒーター１９０は、上面電極（図示せず）と共に、ＧＳＴ  １８２とビット線１９２との間にあり、低抵抗を用いて構成されている。
【００３４】
ヒーター１９０は、図２、４Ａ、４Ｂのヒーター１２２に対応する。ＧＳＴ  １８２は、図２、４Ａ、４Ｂのカルコゲナイド化合物１２６に対応する。ヒーター１９０とビット線１９２との接点である上面電極と、底面電極１８４とは、それぞれ、図２、４Ａ、４Ｂの第１の電極１２４と第２の電極１２８とに対応する。カルコゲナイド化合物は、図２および４Ｂに示されるように、プログラム可能ボリューム１３２を発生する。陽極１８６および陰極１８８を有しているダイオードは、図５に示されたダイオード１４４に対応し、図１のスイッチング素子１１４としての役目を果たす。
【００３５】
ビット線１９２は、１番目の金属層（Ｍ１）によって形成されている。ダイオードの陰極１８８は、Ｐ基板１９８のＮ＋ドープされたベースの中に形成されたワード線１９４に接続されている。特殊な実施例では、基板１９８は、Ｐ型ドーパントを含む半導体層によって形成されている。ワード線ストラップ１９６は、ワード線抵抗を低減するために２番目の金属層（Ｍ２）を使用する。ワード線ストラップは、ｎ個の相変化メモリ（ＰＣＭ）セル毎に使用され得る。ワード線１９４を低抵抗ストラップ１９６と接続（たとえば、ストラップ）する頻度の選択は、ワード線ドライバ（後述される）と、ストラップ接続から最も離れているメモリセルとの間のワード線抵抗を低下させるために十分にストラッピングすることによって行われる。しかし、ストラッピングは、全体的なメモリアレイサイズを著しく増大させるようには行われない。ワード線１９４とストラップ１９６とは、接点１９９によって接続されている。ビット線１９２およびワード線１９４は、それぞれ、図５に示されたビット線１４６およびワード線１４８に対応している。ＦＥＴベースＰＣＭセルおよびバイポーラ・ベースＰＣＭセルが実施される場合、ビット線１９２は、図６および７に示されたビット線１５６および１６６の１つずつに対応し、ワード線１９４は、ワード線１５８および１６８の１つずつに対応している。
【００３６】
図９Ｂは、本発明の別の実施形態による３次元メモリ装置を示す。図９Ｂに示された特殊な実施例では、３次元メモリ装置は、２個の積層ＰＣＭ構造体１００−１および１００−２を含む。ＰＣＭ構造体１００−１は、Ｐ基板の１番目のシリコン層１９８−１を含む。ＰＣＭ構造体１００−２は、単結晶の２番目のシリコン層１９８−２を含む。層１９８−１および１９８−２は、ＧａＡｓおよび「ＩＩＩ−Ｖ族」化合物材料を含む半導体材料を使用し得る。積層ＰＣＭ構造体１００−１および１００−２の１つずつは、図９Ａに示されるような同じダイオード・ベースＰＣＭセルの構造を有している複数のＰＣＭセルを有している。ＰＣＭ構造体１００−１および１００−２は、それぞれのワード線１９４−１、１９４−２およびワード線ストラップ１９６−１、１９６−２を含む。
【００３７】
１番目の層１００−１のＰＣＭセルアレイは、Ｐ基板１９８−１（１番目の半導体層）に製造される。２番目の層１００−２のＰＣＭセルアレイは、２番目の半導体層１９８−２に製造される。ＰＣＭセルアレイの付加構造体がＰＣＭ構造体１００−２の上に形成された層に製造されることがある。当業者は、積層構造体の層数が限定されないことを理解するであろう。
【００３８】
図１０は、本発明の実施形態によるメモリ装置内に含まれる相変化メモリ（ＰＣＭ）セルアレイを示す。メモリ装置は、図９Ａおよび９Ｂに示されるような３次元構造体を有している。図１０に示された特殊な実施例では、メモリセルは、ダイオード・ベースＰＣＭセルである。メモリセルの１つずつは、図５に示されるような記憶素子としてダイオード１４４および可変抵抗器１４２を含む。
【００３９】
図９Ａ、９Ｂおよび１０を参照すると、複数（ｐ個）のセルアレイ（ＰＣＭセルアレイ１、ＰＣＭセルアレイ２、・・・、ＰＣＭセルアレイｐ）は、ｐが２以上の整数であるとして、１つの半導体層（たとえば、図９Ｂの層１９８−１および１９８−２の１つずつ）に製造される。たとえば、ｐは４または８である。ＰＣＭセルアレイ同士の回路構造は、互いに同一である。ｐ個のＰＣＭセルアレイ３０２−１〜３０２−ｐの個々のグループは、複数（ｊ本）のビット線（Ｂ／Ｌ１〜Ｂ／Ｌｊ）を含む。複数（ｋ本）のワード線「Ｗ／Ｌ１」〜「Ｗ／Ｌｋ」、３１２−１〜３１２−ｋは、ＰＣＭセルアレイ３０２−１〜３０２−ｐのＰＣＭセルに接続されている。ＰＣＭセルアレイのうちの１つずつは、ｋおよびｊがそれぞれ行数および列数を表現し、ｋおよびｊの１つずつが２以上の整数であるとして、複数のメモリセル（ｋ×ｊ個のセル）を含む。たとえば、ｋは、５１２であり、ｊは、２５６である。メモリセルの１つずつは、たとえば、図５に示されるように、記憶素子１４２に接続されたダイオード１４４を含むダイオード・ベースＰＣＭセルのような記憶素子に接続されたダイオードを含む。当業者は、ｐ、ｋおよびｊが限定されないことを理解するであろう。
【００４０】
図１０では、記憶素子のうちの１つずつは、（実際には、図５に示されるように可変抵抗器１４２である）抵抗器によって表現される。一般に、ワード線およびビット線に接続されたメモリセルは、Ｋが１層の行の可変数を表現し、Ｊがｐ個のグループのうちの１つにおける列の可変数を表現し、１≦Ｋ≦ｋ、１≦Ｊ≦ｊであるとして、「３０４−（Ｋ，Ｊ）」によって表現される。図１０では、メモリセル３０４−（１，１）および３０４−（ｋ，ｊ）が示される。個々のメモリセルは、ビット線およびワード線にこれらの交点で結合されている。メモリセルのうちの１つずつは、第１の端子３０６および第２の端子３１０を有している。第１の端子３０６は、図２、４Ａ、４Ｂに示された第１の電極１２４および図９Ａに示されたビット線１９２とヒーター１９０との接続に対応する。しかし、図１０は、メモリセルの可変抵抗器に接続されたヒーターを示さない。第２の端子３１０は、図９Ａに示されるように陰極１８８とワード線１９４との接合部に対応する。図１０に示されるようにメモリセル３０４−（ｋ、ｊ）の第１の端子３０６および第２の端子３１０は、それぞれ、対応するビット線「Ｂ／Ｌｊ」３０８−ｊおよびワード線「Ｗ／Ｌｋ」３１２−ｋに接続されている。ビット線は、「列」と称されることもあり、ワード線は、「行」と称される。１個のセルアレイ内の列の数ｊは、限定されることがなく、ｊは、図９Ａ、９Ｂに示されるように１個のアレイ内部の行内のＰＣＭセルの個数を表現するｎに等しくてもよい。ｊの実施例は、２５６である。１個のセルアレイ内の行の数ｋと、アレイの個数ｐとは、限定されない。
【００４１】
図１１は、書き込み動作「ＷＲＩＴＥ」を記述する目的で図１０に示されたＰＣＭセルアレイのうちの１つ（たとえば、ＰＣＭセルアレイ１、３０２−１）を示す。ワード線およびビット線の選択は、行アドレスおよび列アドレスに従って実行される。図１１に示された特殊な実施例では、ワード線「Ｗ／Ｌ２」およびビット線「Ｂ／Ｌｊ」が選択される。
【００４２】
図１１を参照すると、ワード線「Ｗ／Ｌ２」３１２−２は、このワード線のバイアスを０Ｖに変化させることにより選択され、その間に、ワード線３１２−１および３１２−３〜３１２−ｋのうちの１つずつは、ＶＤＤ＋２ボルトのバイアスで選択されないままにされる。図１１に示された特殊な実施例では、ＶＤＤの電圧は、１．８ボルトであり、テクノロジーは、最小形状サイズ０．１８μｍを使用する。しかし、当業者は、他の電圧、プロセス、テクノロジーおよびセル特性が考えられることを理解するであろう。書き込みドライバ（後述される）からの「Ｉ＿Ｒｅｓｅｔ」または「Ｉ＿Ｓｅｔ」の値をもつ書き込み電流は、選択セル３０４−（２，ｊ）を介して選択ビット線「Ｂ／Ｌｊ」３０８−ｊおよび選択ワード線「Ｗ／Ｌ２」３１２−２を流れる。選択されないビット線（たとえば、ビット線３０８−１、３０８−２、および、図示されないその他のビット線）は、ビット線電位がビット線の寄生容量によって維持され、高インピーダンス「フローティング」状態のままにされる。選択されていないワード線またはフローティングビット線に接続された非選択セルは、逆方向バイアスをかけられ、よって、電流が非選択セルの中を流れない。選択セル３０４−（２，ｊ）は、セット電流Ｉ＿Ｓｅｔによってデータ「１」、または、リセット電流Ｉ＿Ｒｅｓｅｔによって「０」を書き込むため使用される。
【００４３】
図１２は、読み出し動作「ＲＥＡＤ」のためバイアスをかけられた図１０のＰＣＭセルアレイ１、３０２−１を示す。図１２を参照すると、ワード線「Ｗ／Ｌ２」３１２−２は、このワード線のバイアスを０Ｖに変化させることによって選択され、その間に、選択されていないワード線３１２−１および３１２−３〜３１２−ｋは、ＶＤＤ＋１ボルトのバイアスで選択されていないままにされる。センスアンプ（後述される）からの読み出し電流「Ｉ＿Ｒｅａｄ」は、選択ビット線「Ｂ／Ｌｊ」３０８−ｊと選択セル３０４−（２，ｊ）とを介して選択ワード線「Ｗ／Ｌ２」３１２−２に流れる。選択されていないビット線（たとえば、ビット線３０８−１、３０８−２およびその他（図示されず））は、ビット線電位がビット線の寄生容量によって維持され、高インピーダンス「フローティング」状態のままにされる。選択されていないワード線またはフローティングビット線に接続された非選択セルは、逆方向バイアスをかけられ、よって、電流が非選択セルの中を流れない。
【００４４】
図１０、１１および１２に示されるようなダイオード・ベースＰＣＭ装置の電圧バイアス条件および電流条件の実施例は、表２に要約される（Ｋｗａｎｇ−Ｊｉｎ  Ｌｅｅ外、“Ａ  ９０ｎｍ  １．８Ｖ  ５１２Ｍｂ  Ｄｉｏｄｅ−Ｓｗｉｔｃｈ  ＰＲＡＭ  Ｗｉｔｈ  ２６６ＭＢ／ｓ  Ｒｅａｄ  Ｔｈｒｏｕｇｈｐｕｔ”、ＩＥＥＥ  Ｊ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、ｖｏｌ．４３、ｎｏ．１、ｐｐ．１５０−１６２、Ｊａｎ．  ２００８）。すべての電圧値および電流値は、実施形態のための実施例である。当業者は、プロセステクノロジーおよびセル特性と整合性が取れた他の値が可能であることを理解するであろう。
【００４５】
：ダイオード・ベースＰＣＭのための電圧および電流条件
【表２】
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【００４６】
図１３Ａは、本発明の実施形態による３次元メモリ装置アーキテクチャを表現する。図１３Ａを参照すると、３次元積層メモリ装置アーキテクチャ４００は、ｍが２以上の整数であるとして、複数（ｍ層）の層４０２−１、４０２−２、・・・、４０２−ｍにそれぞれ形成された複数のＰＣＭセルアレイ（セルアレイ層１、セルアレイ層２、・・・、セルアレイ層ｍ）を含む。ＰＭＣセルアレイは、半導体層の積層体に接する。複数のＰＣＭセルアレイがこれらの層のうちの１層ずつに形成される。３次元積層メモリ装置アーキテクチャ４００は、複数（ｍ行）の行デコーダ４０４−１、４０４−２、・・・、４０４−ｍと、複数（ｍ個）のローカル列選択器４１０−１、４１０−２、・・・、４１０−ｍと、を含む。たとえば、ｍは、４であるが、限定されない。
【００４７】
ｉ番目の層４０２−ｉのＰＣＭセルアレイは、ｉが１≦ｉ≦ｍであるとして、複数の通信路を介して対応する行デコーダ４０４−ｉおよび対応するローカル列選択器４１０−ｉと通信する。ｉ番目のセルアレイ層４０２−ｉからのｋ本のワード線「Ｗ／Ｌ１」〜「Ｗ／Ｌｋ」、３１２−１（ｉ）〜３１２−ｋ（ｉ）は、対応する行デコーダ４０４−ｉに接続されている。たとえば、１番目の層４０２−１のセルアレイからのワード線３１２−１（１）〜３１２−ｋ（１）は、行デコーダ４０４−１に接続されている。同様に、ｍ番目の層４０２−ｍのｋ本のワード線３１２−１（ｍ）〜３１２−ｋ（ｍ）は、行デコーダ４０４−ｍに接続されている。ｍ個の行デコーダ４０４−１〜４０４−ｍは、プレ行デコーダ（図示せず）によって供給された複数のプレ行デコーダ出力「Ｘｑ」、「Ｘｒ」および「Ｘｓ」を共通に受信する。
【００４８】
ｍ層の層４０２−１〜４０２−ｍの１番目のワード線「Ｗ／Ｌ１」３１２−１（１）〜３１２−１（ｍ）の１つずつは、行デコーダ４０４−２〜４０４−ｍのうちのそれぞれの１つに接続されている。同様に、ｍ層の層４０２−１〜４０２−ｍのｋ番目のワード線「Ｗ／Ｌｋ」、３１２−ｋ（１）〜３１２−ｋ（ｍ）の１つずつは、行デコーダ４０４−ｋ（１）〜４０４−ｋ（ｍ）のうちのそれぞれの１つに接続されている。ワード線の総数は、（ｋ×ｍ）である。当業者は、積層メモリ装置アーキテクチャの半導体層の数「ｍ」が限定されないことを理解するであろう。
【００４９】
図１３Ａに示された特殊な実施例では、ＰＣＭセルアレイ１〜ＰＣＭセルアレイｐ、３０２−１〜３０２−ｐは、層のうちの１層ずつに形成される。図１０および１３Ａを参照すると、ＰＣＭセルアレイ３０２−１〜３０２−ｐのうちの１つずつは、ｊ本のビット線（Ｂ／Ｌ１〜Ｂ／Ｌｊ）を含み、よって、個々の層は、ｃ（＝ｊ×ｐ）本のビット線を含み、ｍ層の層４０２−１〜４０２−ｍのビット線の総数は、ｍ×ｃ（＝ｍ×ｊ×ｐ）である。
【００５０】
ｉ番目の層のセルアレイ層４０２−ｉからの「ローカル」ビット線３０８−１〜３０８−ｊのｐ個のグループは、対応するローカル列選択器４１０−ｉに接続されている。たとえば、ｍ番目の層のセルアレイ層４０２−ｍからのｊ本のビット線３０８−１〜３０８−ｊのｐ個のグループは、ローカル列選択器４１０−ｍに接続されている。１番目からｍ番目までの層のセルアレイ層４０２−１〜４０２−ｍからのｍ本のビット線「Ｂ／Ｌ１」３０８−１（１）から３０８−１（ｍ）は、ローカル列選択器４１０−１〜４１０−ｍに接続されている。同様に、１番目からｍ番目までの層のセルアレイ層４０２−１〜４０２−ｍからのｍ本のビット線「Ｂ／Ｌｊ」、３０８−ｊ（１）〜３０８−ｊ（ｍ）は、ローカル列選択器４１０−１〜４１０−ｍに接続されている。
【００５１】
３次元積層体アーキテクチャ４００では、セルアレイ層４０２−２〜４０２−ｍは、セルアレイ層４０２−１が形成された半導体層の上に形成されている半導体層に接している。行デコーダ４０４−２〜４０４−ｍおよび対応するローカル列選択器４１０−２〜４１０−ｍは、行デコーダ４０４−１およびローカル列選択器４１０−１と同じ層に形成されている。これは、セルアレイ層４０２−２〜４０２−ｍのため使用される半導体層の形成を簡単化する点で有利であり、なぜならば、トランジスタがこれらの層に形成される必要がないからである。
【００５２】
ダイオードではなく、電界効果トランジスタまたはバイポーラトランジスタに基づくＰＣＭセルアレイを用いる実施形態では、行デコーダ４０４−１〜４０４−ｍおよびローカル列選択器４１０−１〜４１０−ｍを含む層に必要とされるトランジスタより簡単なトランジスタが形成される。行デコーダ４０４−１〜４０４−ｍおよびローカル列選択器４１０−１〜４１０−ｍは、ＰＣＭセルアレイで使用される速度要件および漏れ要件とは異なった速度要件および漏れ要件を有することがある。
【００５３】
３次元積層体アーキテクチャ４００は、ローカル列選択器４１０−１、４１０−２、・・・、４１０−ｍと通信する複数（ｍ個）のグローバル列動作回路４７０−１、４７０−２、・・・、４７０−ｍを有している。ｍ個のグローバル列動作回路４７０−１、４７０−２、・・・、４７０−ｍのうちの１つずつは、同じ回路構造を有し、グローバル列選択器４７２と、書き込みドライバ４７４と、センスアンプ４７６とを含む。グローバル列動作回路４７０−１〜４７０−ｍのうちの１つずつのグローバル列選択器４７２は、ローカル列選択器４１０−１〜４１０−ｍのうちのそれぞれの１つずつにさらに接続されている複数（ｐ本）のグローバルビット線「ＧＢ／Ｌ」に接続されている。たとえば、グローバル列動作回路４７０−１のグローバル列選択器４７２は、ｐ本のグローバルビット線４５０−１〜４５０−ｐを介して対応するローカル列選択器４１０−１と通信する。同様に、グローバル列動作回路４７０−ｍのグローバル列選択器４７２は、ｐ本のグローバルビット線ＧＢ／Ｌを介して対応するローカル列選択器４１０−ｍと通信する。
【００５４】
ｍ個のグローバル列動作回路４７０−１、４７０−２、・・・、４７０−ｍのうちの１つずつにおいて、グローバル列選択器４７２は、ｐ本のグローバル読み出しデータ線「ＲＤＬ」を介して書き込みドライバ４７４と通信する。グローバル列選択器４７２は、ｐ本のグローバル書き込みデータ線「ＷＤＬ」を介してセンスアンプと通信する。書き込みドライバ４７４は、ＰＣＭセルアレイのメモリセルに書き込まれる入力データ「Ｄａｔａ＿ｉｎ」を受信する。センスアンプ４７６は、センス出力「ＳＡｏｕｔ」または「Ｄａｔａ＿ｏｕｔ」を供給する。
【００５５】
図１３Ｂは、図１３Ａに示された３次元メモリアーキテクチャ４００のためのメモリアドレス制御信号を示す。図１３Ａおよび１３Ｂを参照すると、ｍ個の行デコーダ４０４−１〜４０４−ｍに共通に印加された複数のプレ行デコーダ出力「Ｘｑ」、「Ｘｒ」および「Ｘｓ」は、Ｋが１≦Ｋ≦ｋとして、行識別表示Ｋを表現する。特殊な実施例では、プレ行デコーダ出力は、周辺制御回路（図示せず）に含まれるプレデコーダによって供給される。ローカル列選択信号Ｙ１、Ｙ２、・・・、Ｙｊは、１≦Ｊ≦ｊとして、ｐ列の１つのグループの内部のローカル列識別表示”Ｊ”を表現する。グローバル列動作回路４７０−１〜４７０−ｍのうちの１つずつのグローバル列選択器４７２は、書き込み動作中に複数（ｐ個）の書き込みグローバル列選択信号ＧＹＷ１〜ＧＹＷｐを受信し、読み出し動作中に複数（ｐ個）の読み出しグローバル列選択信号ＧＹＲ１〜ＧＹＲｐを受信する。書き込みグローバル列選択信号ＧＹＷ１〜ＧＹＷｐ（および読み出しグローバル列選択信号ＧＹＲ１〜ＧＹＲｐ）は、１≦Ｐ≦ｐとして、グローバル列のグローバル列識別表示「Ｐ」を表現する。グローバル列識別表示「Ｐ」と、列識別表示「Ｊ」と、行識別表示「Ｋ」とは、アクセス（書き込みまたは読み出し）されるメモリセルを識別または選択する。層は、１≦Ｍ≦ｍとして、変数Ｍによって識別される。
【００５６】
図１３Ａおよび１３Ｂを参照すると、書き込みドライバ４７４は、書き込み動作フェーズにおいて、識別変数（「Ｊ」、「Ｐ」、「Ｋ」、「Ｍ」）によって識別または選択されたメモリセルに書き込まれる入力データ「Ｄａｔａ＿ｉｎ」を受信する。読み出し動作フェーズにおいて、センスアンプ４７６は、識別表示によって選択された選択メモリセルからデータを読み出し、読み出しデータとしてセンス出力「ＳＡｏｕｔ」を供給する。識別表示（「Ｊ」、「Ｐ」、「Ｋ」、「Ｍ」）を表現する信号は、メモリ制御回路（図示せず）によって供給される。識別表示に関する情報を有する信号に応答して、周辺回路（図１３に示された行デコーダ、ローカル列選択器、その他）は、３次元ＰＣＭアーキテクチャのメモリ装置の動作を制御する。
【００５７】
ｍ個のグローバル列動作回路４７０−１、４７０−２、・・・、４７０−ｍの書き込みドライバ４７４と、センスアンプ４７６と、グローバル列選択器４７２とは、層４０２−１〜４０２−ｍのうちの１つと同じ層に形成される。別の実施形態では、行デコーダ４０４−１〜４０４−ｍおよびローカル列選択器４１０−１〜４１０−ｍは、グローバル列動作回路のグローバル列選択器４７２、書き込みドライバ４７４およびセンスアンプ４７６とは異なった半導体層に形成される。他の実施形態では、行デコーダ４０４−１〜４０４−ｍ、ローカル列選択器４１０−１〜４１０−ｍ、グローバル列選択器４７２、書き込みドライバ４７４およびセンスアンプ４７６は、層のうちの１つ、たとえば、最後処理層に形成される。
【００５８】
別の実施形態では、行デコーダ４０４−１〜４０４−ｍと、ローカル列選択器４１０−１〜４１０−ｍと、グローバル列選択器４７２と、書き込みドライバ４７４と、センスアンプ４７６とは、ＰＣＭセルアレイを含まない１つの半導体層に形成されている。これは、様々な回路を形成するために必要とされる面積を削減する点で有利であり、なぜならば、ＰＣＭアレイは、同様の面積になり、回路の上に積層されるサイズにすることができるからである。その上、ＰＣＭセルアレイのない層は、相変化材料を形成するために必要とされる処理ステップを含む必要がない。
【００５９】
図１４は、図１３Ａに示されたローカル列選択器４１０−１〜４１０−ｍのうちの１つ、たとえば、ローカル列選択器４１０−１の実施例を示す。図１４を参照すると、ローカル列選択器４１０−１は、ローカル列選択回路６００−１〜６００−ｐのｐ個のグループを有している。ローカル列選択回路６００−１〜６００−ｐは、同じ回路構造を有している。ｊ本のローカルビット線３０８−１〜３０８−ｊのｐ個のグループは、セルアレイ層１、４０２−１に形成されたＰＣＭセルに接続されている。列選択回路６００−１〜６００−ｐのうちの１つずつは、ビット線放電を実行するｊ個のＮＭＯＳトランジスタ６０２−１〜６０２−ｊを含む。ローカル列選択回路６００−１〜６００−ｐのｐ個のグループのうちのトランジスタ６０２−１〜６０２−ｊのゲートは、ビット線放電信号入力６０４に共通に接続されている。さらに、列選択回路６００−１〜６００−ｐのうちの１つずつは、ローカル列選択を実行するｊ個のＮＭＯＳトランジスタ６０６−１〜６０６−ｊを含み、これらのＮＭＯＳトランジスタのソースは、それぞれのローカルビット線３０８−１〜３０８−ｊに接続されている。ｐ個のグループのトランジスタ６０６−１〜６０６−ｊのゲートは、それぞれのローカル列選択入力６１２−１〜６１２−ｊに接続されている。ローカル列選択信号Ｙ１、Ｙ２、・・・、Ｙｊは、ローカル列選択動作を実行するためにｐ個のグループのローカル列選択入力６１２−１、６１２−２、・・・、６１２−ｊに共通に供給される。
【００６０】
ｐ本のグローバルビット線「ＧＢ／Ｌ１」〜「ＧＢ／Ｌｐ」、４５０−１〜４５０−ｐは、ソースがグラウンドに接続されているｐ個のＮＭＯＳトランジスタ６２０−１〜６２０−ｐのドレインに接続されている。すべての列選択回路６００−１〜６００−ｐのＮＭＯＳトランジスタ６２０−１〜６２０−ｐのゲートは、グローバルビット線放電信号入力６２２に共通に接続されている。ｐ個のグループの１つずつにおけるｊ個のトランジスタ６０６−１〜６０６−ｊのドレインは、グローバル列動作回路４７０−１のグローバル列選択器４７２に接続されているそれぞれのグローバルビット線「ＧＢ／Ｌ１」〜「ＧＢ／Ｌｐ」、４５０−１〜４５０−ｐに共通に接続されている。
【００６１】
グローバルビット線放電入力６２２に供給された共通グローバルビット線放電信号「ＤＩＳＣＨ＿ＧＢＬ」に応答して、ＮＭＯＳトランジスタ６２０−１〜６２０−ｐは、ｐ個のローカル列選択回路６００−１〜６００−ｐにおいてグローバルビット線放電を実行する。ビット線放電信号入力６０４に供給されたビット線放電信号「ＤＩＳＣＨ＿ＢＬ」に応答して、トランジスタ６０２−１〜６０２−ｊは、ローカル列選択回路６００−１〜６００−ｐのｐ個のグループにおいてビット線放電を実行する。
【００６２】
図１１、１２、１３Ａ、１３Ｂおよび１４を参照すると、書き込み動作フェーズにおいて、セル３０４−（２，ｊ）が書き込まれているとき、入力６０４に供給されたビット線放電信号「ＤＩＳＣＨ＿ＢＬ」と、入力６２２に供給された共通グローバルビット線放電信号「ＤＩＳＣＨ＿ＧＢＬ」とは、それぞれの放電路（ビット線およびグローバルビット線を含む）を停止状態にするために「低」である。ローカル列選択入力６１２−１、６１２−２、・・・、６１２−ｊに供給されたローカル列選択信号Ｙ１、Ｙ２、・・・、Ｙｊに応答して、ビット線の選択が実行される。
【００６３】
Ｙｊだけが「高」である場合、ローカル列選択回路６００−１〜６００−ｐの１つずつにおけるトランジスタ６０６−１、６０６−２、・・・のゲートは、「低」であり、その結果、列選択トランジスタ６０６−１、６０６−２、・・・は、停止状態であり、ビット線３０８−１、３０８−２、・・・は、フローティングである。ローカル列選択回路６００−１〜６００−ｐのトランジスタ６０６−ｊのゲートは、「高」に維持され、列選択トランジスタ６０６−ｊは、作動状態にされる。その結果、グローバルビット線４５０−１〜４５０−ｐの１つずつは、作動状態にされたトランジスタ６０６−ｊを介して、書き込まれるメモリセル３０４−（２，ｊ）と関連付けられたローカルビット線３０８−ｊに接続されている。同様に、ローカル列選択信号Ｙ１、Ｙ２、・・・、Ｙｊの異なる論理状態は、書き込まれるメモリセルを選択または識別するために異なるビットラインが選択されることを引き起こす。
【００６４】
図１５は、図１３Ａに示されるようにグローバル列選択器の１つの実施例を示す。図１５を参照すると、１つのグローバル列選択器（たとえば、グローバル列動作回路４７０−１のグローバル列選択器４７２）は、ｐ個のグローバル列選択回路７００−１〜７００−ｐを含む。ｐ個のグローバル列選択回路７００−１〜７００−ｐのうちの１つずつは、ローカル列選択器４１０−１に接続されているグローバルビット線４５０−１、４５０−２、・・・、４５０−ｐ（「ＧＢ／Ｌ１」〜「ＧＢ／Ｌｐ」）のうちのそれぞれの１つのため動作する。ｐ個のグローバル選択回路７００−１〜７００−ｐのうちの１つずつは、フルＣＭＯＳ伝送ゲートと、インバータと、ＮＭＯＳトランジスタとを含む。
【００６５】
グローバル列選択回路７００−１では、伝送ゲート７０２−１は、ＮＭＯＳトランジスタ７０３およびＰＭＯＳトランジスタ７０５によって形成され、グローバルビット線「ＧＢ／ＬＰ」４５０−１とグローバル書き込みデータ線「ＷＤＬ１」７０６−１との間に位置している。ＮＭＯＳトランジスタ７０３のゲートは、インバータ７０１−１を介してＰＭＯＳトランジスタ７０５のゲートに接続されている書き込みグローバル列選択入力７０８−１に接続されている。ＮＭＯＳトランジスタ７１０−１のソースおよびゲートは、それぞれ、グローバルビット線「ＧＢ／Ｌ１」４５０−１および読み出しグローバル列選択入力７１４−１に接続されている。同様に、グローバル列選択回路７００−ｐにおいて、伝送ゲート７０２−ｐは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタによって形成され、グローバルビット線「ＧＢ／Ｌｐ」４５０−ｐとグローバル書き込みデータ線「ＷＤＬｐ」７０６−ｐとの間に位置している。書き込みグローバル列選択入力７０８−ｐは、伝送ゲート７０２−ｐのＮＭＯＳトランジスタに接続され、そして、インバータ７０１−ｐを介して、伝送ゲート７０２−ｐのＰＭＯＳトランジスタに接続されている。ＮＭＯＳトランジスタ７１０−ｐのソースおよびゲートは、それぞれ、グローバルビット線「ＧＢ／Ｌｐ」４５０−ｐおよび読み出しグローバル列選択入力７１４−ｐに接続されている。他のグローバル選択回路の１つずつは、グローバル列選択回路７００−１の構造と同じ構造を有している。
【００６６】
伝送ゲート７０２−１〜７０２−ｐは、グローバル列動作回路４７０−１の書き込みドライバ４７４に接続されているグローバル書き込みデータ線「ＷＤＬ１」〜「ＷＤＬｐ」、７０６−１〜７０６〜ｐに接続されている。トランジスタ７１０−１〜７１０−ｐのドレインは、それぞれ、ｐ個のグローバル読み出しデータ線「ＲＤＬ１」〜「ＲＤＬｐ」、７１２−１〜７１２−ｐに接続され、これらのグローバル読み出しデータ線は、グローバル列動作回路４７０−１のセンスアンプ４７６に接続されている。
【００６７】
データ書き込み動作中に、書き込みグローバル列選択信号ＧＹＷ１〜ＧＹＷｐは、データ書き込みのため伝送ゲート７０２−１〜７０２−ｐの動作を制御するためにグローバル列選択回路７００−１〜７００−ｐのそれぞれの入力７０８−１〜７０８−ｐに供給される。データ読み出し動作中に、読み出しグローバル列選択信号ＧＹＲ１〜ＧＹＲｐは、データ読み出しのためトランジスタ７１０−１〜７１０−ｐの動作を制御するためにグローバル列選択回路７００−１〜７００−ｐのそれぞれの入力７１４−１〜７１４−ｐに供給される。
【００６８】
グローバル列動作回路のグローバル列選択器４７２は、図１４に示されたローカル列デコーダ６００−１〜６００−ｐのｐ個のグループのうちの１つを選択するために使用される。グローバル列選択器４７２は、グローバル書き込みデータ線、たとえば、「ＷＤＬ１」７０６−１からの書き込みデータのためのグローバルビット線を選択する動作、または、グローバル読み出しデータ線、たとえば、「ＲＤＬ１」７１２−１への読み出しデータのためのグローバルビット線を選択する動作を実行する。書き込みグローバル列選択信号ＧＹＷ１が「高」である間に、グローバル書き込みデータ線「ＷＤＬ１」７０６−１は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの相補型ペア（フルＣＭＯＳ伝送ゲート７０２−１）を介して、グローバルビット線「ＧＢ／Ｌ１」４５０−１に接続されているので、その結果、フル供給電圧がメモリセル、たとえば、図１２の３０４−（２，ｊ）に送られる。これは、データが書き込まれるメモリセル内のＲＥＳＥＴ状態とＳＥＴ状態との間により広い余裕または分離を確実にする。グローバル読み出しデータ線、たとえば、「ＲＤＬ１」への読み出し経路は、シングルエンド装置（たとえば、ＰＭＯＳトランジスタ無しのＮＭＯＳトランジスタ）を必要とし、なぜならば、読み出し信号は、２つのプログラムされた状態（すなわち、セット状態「１」およびリセット状態「０」）を読み出すことにより引き起こされるフル供給電圧差無しに感知され得るからである。読み出しグローバル列選択信号ＧＹＲ１が「高」である間に、ＮＭＯＳトランジスタ７１０−１がオンにされ、グローバルビット線「ＧＢ／Ｌ１」４５０−１がオン状態のトランジスタ７１０−１を介してグローバル読み出しデータ線「ＲＤＬ１」７１０−１に接続されている。
【００６９】
図１５に示されるように、ｐ個のグローバル列選択回路７００−１〜７００−ｐは、それぞれのグローバル書き込みデータ線ＷＤＬ１〜ＷＤＬｐと、それぞれのグローバル読み出しデータ線ＲＤＬ１〜ＲＤＬｐに接続されている。したがって、書き込みデータ線と読み出しデータ線とのｐ対のペアは、１つのグローバル列選択回路４７２に接続されている。書き込みドライバ４７４は、メモリセルに書き込まれるｐ個の入力データ：「Ｄａｔａ＿ｉｎ  １」〜「Ｄａｔａ＿ｉｎ  ｐ」を備える入力データ「Ｄａｔａ＿ｉｎ」を受信する。センスアンプ４７６は、メモリセルから読み出しデータとしてｐ個のデータ出力：「ＳＡｏｕｔ  １」〜「ＳＡｏｕｔ  ｐ」を備えるセンス出力「ＳＡｏｕｔ」または「Ｄａｔａ＿ｏｕｔ」を供給する。
【００７０】
図１６は、図１３Ａに示された書き込みドライバの１つ（たとえば、グローバル列動作回路４７０−１の書き込みドライバ４７４）の実施例を示す。図１６を参照すると、書き込みドライバ４７４は、ｐ個のデータ線駆動回路７４０−１〜７４０−ｐを含む。１個のデータ線駆動回路、たとえば、７４０−１では、１個のＰＭＯＳトランジスタ７４６と２個のＮＭＯＳトランジスタ７５１および７５７とは、ＶＰＰＷＤの電圧線７４３とグラウンドとの間に直列接続されている。ＶＰＰＷＤは、たとえば、ＶＤＤ＋１ボルトである。同様に、１個のＰＭＯＳトランジスタ７４８と２個のＮＭＯＳトランジスタ７５３および７５９とは、電圧線７４３とグラウンドとの間に直列接続されている。ＰＭＯＳトランジスタ７４６および７４８のゲートとドレインとは、別のＰＭＯＳトランジスタ７４４のゲートに結合され、接続され、この別のＰＭＯＳトランジスタのソースおよびドレインは、それぞれ、電圧線７４３、および、グローバル書き込みデータ線、たとえば、「ＷＤＬ−１」７０６−１に接続されている。ＮＭＯＳトランジスタ７５１および７５３のゲートは、それぞれ、リセット基準信号入力７５０およびセット基準信号入力７５２に接続されている。データ入力７５４は、インバータ７５５を介して、ＮＭＯＳトランジスタ７５７のゲートに接続され、別のインバータ７６５を介して、ＮＭＯＳトランジスタ７５９のゲートにさらに接続されている。他のデータ線駆動回路７４０−２〜７４０−ｐの１つずつは、データ線駆動回路７４０−１の回路構造と同じ回路構造を有している。データ線駆動回路７４０−１〜７４０−ｐは、それぞれ、グローバル書き込みデータ線「ＷＤＬ１」〜「ＷＤＬｐ」、７０６−１〜７０６−ｐに接続され、これらのグローバル書き込みデータ線は、次に、図１５に示されるように、対応するグローバル列選択器４７２に接続されている。
【００７１】
図１３Ａ、１３Ｂおよび１４〜１６を参照すると、リセット基準電圧「Ｖｒｅｆ＿ｒｅｓｅｔ」は、データ「０」が書き込まれるとき、リセット基準信号入力７５０に供給される。セット基準電圧「Ｖｒｅｆ＿ｓｅｔ」は、データ「１」が書き込まれるとき、セット基準信号入力７５２に供給される。入力データ「Ｄａｔａ＿ｉｎ」（「Ｄａｔａ＿ｉｎ  １」〜「Ｄａｔａ＿ｉｎ  ｐ」）を表現するデータ入力信号は、ｐ個のデータ線駆動回路７４０〜７４０−ｐのうちのそれぞれの１つのデータ入力７５４に供給される。１つのデータ線駆動回路において、データ入力信号「Ｄａｔａ＿ｉｎ」およびリセット基準電圧「Ｖｒｅｆ＿ｒｅｓｅｔ」に応答して、電流「ＩＲ」７４１がＮＭＯＳトランジスタ７５１および７５７を流れる。データ入力信号「Ｄａｔａ＿ｉｎ」およびセット基準電圧「Ｖｒｅｆ＿ｓｅｔ」に応答して、電流「ＩＳ」７４２がＮＭＯＳトランジスタ７５３および７５９を流れる。「Ｄａｔａ＿ｉｎ」信号の「低」状態は、ＮＭＯＳトランジスタ７５７をオンにする。「Ｄａｔａ＿ｉｎ」信号の「高」状態は、他のＮＭＯＳトランジスタ７５９をオンにする。
【００７２】
ＰＭＯＳトランジスタ７４６（および７４８）と７４４とによって形成されたカレントミラーは、「リセット」書き込み動作中に電流ＩＲ７４１をグローバル書き込みデータ線「ＷＤＬ」７０６−１にミラーする。ＰＭＯＳトランジスタ７４８（および７４６）と７４４とによって形成されたカレントミラーは、「セット」書き込み動作中に電流ＩＳをグローバル書き込みデータ線ＷＤＬ  ７０６−１にミラーする。グローバル書き込みデータ線からの電流ＩＲ  ７４１またはＩＳは、選択グローバルビット線の中を流れる。電流は、選択ローカルビット線および選択セルの中をさらに流れる（図１１を参照のこと）。
【００７３】
書き込みドライバ４７４は、データ「１」および「０」の書き込み動作中に適切な電流をグローバル書き込みデータ線に供給する。たとえば、データ線駆動回路７４０−１は、セット基準電圧Ｖｒｅｆ＿ｓｅｔによってセット動作を実行する。セット基準電圧Ｖｒｅｆ＿ｓｅｔが「高」であるとき、トランジスタ７５３がオンにされる。Ｄａｔａ＿ｉｎ  １が「高」（論理「１」）である間に、トランジスタ７５９がオンにされる。トランジスタ７５３および７５９が導通している間に、電流ＩＳ  ７４２がこれらの中を流れる。リセット動作は、Ｄａｔａ＿ｉｎ  １における「低」（論理「０」）によって実行され、その間に、トランジスタ７５１は、リセット基準電圧Ｖｒｅｆ＿ｒｅｓｅｔの「高」状態に応答してオンにできるようにされる。トランジスタ７５１および７５７が導通している間に、電流ＩＳ  ７４２は、これらの中を流れる。電流「ＩＲ」７４１および「ＩＳ」７４２のミラー電流は、グローバル書き込みデータ線ＷＤＬ  ７０６−１の中を流れる。トランジスタ７５１および７５３は、論理「０」を実現するための電流が論理「１」を実現するための電流とは異なるように異なったサイズを有している。特殊な実施例では、結果として得られるＩ＿ＳｅｔおよびＩ＿Ｒｅｓｅｔは、それぞれ、たとえば、約０．２ｍＡおよび０．６ｍＡである。しかし、異なった値がセル実施に依存して使用され得ることが明瞭に理解されるべきである。電流Ｉ＿ＳｅｔおよびＩ＿Ｒｅｓｅｔのパルス持続期間が、それぞれ、電圧Ｖｒｅｆ＿ｓｅｔおよびＶｒｅｆ＿ｒｅｓｅｔの幅によって制御される。別の実施例では、異なったパルス持続期間がＶｒｅｆ＿ＳｅｔおよびＶｒｅｆ＿Ｒｅｓｅｔのパルス幅を制御することによって低状態および高状態の間に発生され得る。電圧Ｖｒｅｆ＿ｓｅｔおよびＶｒｅｆ＿ｒｅｓｅｔは、それぞれ、データ「１」およびデータ「０」のためのデータ書き込みイネーブル信号としての役目を果たす。別の実施例では、異なったパルス持続期間がＶｒｅｆ＿ＳｅｔおよびＶｒｅｆ＿Ｒｅｓｅｔのパルス幅を制御することにより低状態および高状態の間に発生され得る。
【００７４】
図１７は、図１３Ａに示されたセンスアンプの１つ（たとえば、グローバル列動作回路４７０−１のセンスアンプ４７６）の実施例を示す。図１７を参照すると、センスアンプ４７６は、複数（ｐ個）のセンス／比較回路７６０−１〜７６０−ｐを有している。１つのセンス／比較回路、たとえば、センス／比較回路７６０−１では、グローバル読み出しデータ線「ＲＤＬ１」７１２−１は、ＮＭＯＳ放電トランジスタ７８０のドレインおよびＮＭＯＳ電圧クランプトランジスタ７７２のソースに接続されている。トランジスタ７７２のドレインは、別のＮＭＯＳ放電トランジスタ７７６のドレインに接続され、この別のＮＭＯＳ放電トランジスタのソースは、接地されている。トランジスタ７７２のゲートは、クランピング電圧ＶＲＣＭＰが供給されるクランピング信号入力７７３に接続されている。放電トランジスタ７８０および７７６のゲートは、放電信号入力７７８に接続されている。トランジスタ７７２および７７６のドレインは、センシングデータ線「ＳＤＬ」７６８に接続されている。
【００７５】
センス／比較回路７６０−１は、２個のＰＭＯＳビット線予備充電トランジスタ７６１および７６２を含む。トランジスタ７６１のソースおよびゲートは、それぞれ、電圧線７７１および予備充電信号入力７６７に接続されている。トランジスタ７６２のソースおよびゲートは、それぞれ、電圧線７７５および別の予備充電信号入力７６３に接続されている。センス／比較回路７６０−１は、別のＰＭＯＳトランジスタ７６４を含み、このＰＭＯＳトランジスタのソースおよびゲートは、それぞれ、電圧線７７７およびバイアス信号入力７６５に接続されている。電圧線７７１および７７５は、それぞれ、ＶＤＤおよびＶＰＰＳＡの電圧源（図示せず）に接続されている。ＶＤＤは、たとえば、１．８ボルトである。ＶＰＰＳＡは、典型的に、ＶＤＤより大きく、たとえば、ＶＤＤ＋２ボルトである。３個のトランジスタ７６１、７６２および７６４のドレインは、センシングデータ線「ＳＤＬ」７６８に接続されている。差動電圧増幅器（コンパレータ）７６６は、センシングデータ線「ＳＤＬ」７６８と、基準電圧Ｖｒｅｆが供給される基準入力７７０とに接続されている２個の入力を有している。
【００７６】
図１３Ａ、１３Ｂ、１４、１５および１７を参照すると、ｐ個のセンス／比較回路７６０−１〜７６０−ｐは、グローバル読み出しデータ線「ＲＤＬ１」〜「ＲＤＬ−ｐ」、７１２−１〜７１２−ｐを介してグローバル列選択器４７２（グローバル列選択回路７００−１〜７００−ｐ）に接続されている。センスアンプ４７６は、図１３Ａに示されたセルアレイ層（たとえば、アレイ層４０２−１）のＰＣＭセル内のビット線からデータを読み出す。メモリアレイ内のビット線は、ローカル列選択器４１０−１によって選択され、ローカル列選択器４１０−１、４１０−２、・・・、４１０−ｍは、グローバル列選択器４７２によって選択される。データは、グローバル読み出しデータ線「ＲＤＬ」のうちの選択された１つでＰＣＭセルからセンスアンプ４７６まで進む。
【００７７】
放電電圧「ＤＩＳＣＨ＿Ｒ」は、放電信号入力７７８に供給される。「ＤＩＳＣＨ＿Ｒ」電圧が「高」である間に、放電トランジスタ７８０および７７６は、オンであり、グローバル読み出しデータ線「ＲＤＬ１」７１２−１およびセンシングデータ線「ＳＤＬ」７６８は、読み出し動作に備えて放電する。予備充電電圧「ＰＲＥ１＿ｂ」および「ＰＲＥ２＿ｂ」は、それぞれ、予備充電信号入力７６７および７６３に供給される。２個の予備充電トランジスタ７６１および７６２は、ビット線上により緩やかな予備充電率をもたらす。２スロープ予備充電アプローチがＶＰＰＳＡ電圧を供給するために使用されるチャージポンプへの負担を軽減する点で有利である。ＶＰＰＳＡは、チャージポンプ（図示せず）によってＶＤＤから昇圧される。一実施形態では、ＶＰＰＳＡは、ＶＤＤ＋２Ｖである。チャージポンプは、所定の面積に対して限定された電流ソーシング能力を有している。２段予備充電スキームは、２個のトランジスタ７６１および７６２によって達成される。第１段の予備充電は、ＶＤＤから直接的に電流を供給することにより０ＶからＶＤＤまでセンシングデータ線「ＳＤＬ」７８６を上昇させるためにＰＲＥ１＿ｂに応答して実行される。その後、第２段の予備充電がＰＲＥ２＿ｂに応答して実行され、この予備充電は、ＶＰＰＳＡチャージポンプによって供給された電流を使用して電圧線７７１のＶＤＤから（電圧線７７５の）ＶＰＰＳＡまでセンシングデータ線「ＳＤＬ」７６８を充電する。センシングデータ線「ＳＤＬ」７６８をＶＰＰＳＡまで予備充電することにより、ダイオード・ベースＰＣＭセルのための適切な読み出し電圧余裕が確保される。
【００７８】
バイアス電圧「ＶＢＩＡＳ＿ｂ」（たとえば、ＶＤＤ）がバイアス信号入力７６５に供給される。バイアストランジスタ７６４は、（図１１の）選択メモリセル３０４−（２，ｊ）によって引き込まれた電流に等しい負荷電流を供給し、寄生電流を排除して、選択メモリセルから引き出された電流をセンシングデータ線「ＳＤＬ」７６８上の電圧に変換する。アンプ７６６は、その後、センシングデータ線「ＳＤＬ」７６８上の発生された電圧を基準入力７７０に供給された基準電圧「Ｖｒｅｆ」と比較する。センシングデータ線「ＳＤＬ」７６８上の電圧レベルが基準電圧Ｖｒｅｆを上回る場合、アンプ７６６のセンス出力７８２−１でのセンスアンプ出力「ＳＡｏｕｔ  １」が「高」に駆動される。ＳＡｏｕｔは、読み出しデータを表現するデータ出力「Ｄａｔａ＿ｏｕｔ」である。
【００７９】
図４Ａ、４Ｂ、１１および１７を参照すると、メモリセル３０４−（２，ｊ）がリセット状態にプログラムされたとき、アモルファス材料（プログラム可能なボリューム）１３２がカルコゲナイド化合物１２６内に発生される。アモルファス状態は、第１の電極１２４と第２の電極１２８との間により高い抵抗を引き起こす。より高抵抗の化合物１２６の中を流れる電流は、結果として、この化合物の両端により大きい電圧降下を生じる。その結果、より大きい電圧降下がメモリセル３０４−（２，ｊ）の両端に発生され、より大きい電圧がセンシングデータ線「ＳＤＬ」７６８で感知される。カルコゲナイド化合物１２６（相変化層）のより高い抵抗は、図４Ａに示されたＲＥＳＥＴ状態「Ｄａｔａ  「０」に対応する。抵抗は、ＳＥＴ状態「Ｄａｔａ  １」（図４Ａ）に対応する結晶より大きい。
【００８０】
他のセンス／比較回路７６０−２〜７６０−ｐの１つずつは、センス／比較回路７６０−１と同じ回路構造を有し、同じ動作を実行する。他のセンス／比較回路７６０−２〜７６０−ｐは、それぞれ、グローバル読み出しデータ線「ＲＤＬ２」〜「ＲＤＬ−ｐ」、７１２−２〜７１２−ｐを介して読み出しデータを表現する信号を受信する。センス／比較回路７６０−２〜７６０−ｐは、それぞれ、センス出力７８２−２〜７８２−ｐからデータアウト「Ｄａｔａ＿ｏｕｔ」としてＳＡｏｕｔ  ２〜ＳＡｏｕｔ  ｐを供給する。ｐ個のデータ出力「ＳＡｏｕｔ  １」〜「ＳＡｏｕｔ  ｐ」は、センス出力「ＳＡｏｕｔ」または「Ｄａｔａ＿ｏｕｔ」を形成する。
【００８１】
図１８は、図１３Ａに示された行デコーダの１つ（たとえば、行デコーダ４０４−１）の実施例を示す。行デコーダ４０４−１は、ワード線を介して、図１３Ａに示されたセルアレイ層４０２−１のＰＣＭセルメモリに接続された複数（ｋ個）の復号化回路８１０−１〜８１０−ｋを有している。図１８に示された特殊な復号化回路は、プレ行デコーダ出力に応答してアドレス入力信号を復号化する復号化論理回路と、復号化されたアドレス信号に応答して「選択」電圧または「非選択」電圧をワード線に供給するワード線ドライバとを含む。復号化論理回路は、論理ゲートの組み合わせを含む。図１８には、１個のＮＡＮＤゲートおよび１個のインバータだけが復号化論理回路を表現するため示される。ワード線ドライバは、ＭＯＳトランジスタ・ベース駆動回路を含む。
【００８２】
図１３Ａ、１３Ｂおよび１８を参照すると、復号化回路８１０−１の１つは、プレ行デコーダ出力「Ｘｑ」、「Ｘｒ」および「Ｘｓ」をそれぞれ受信する３組のプレ復号化信号入力８００、８０２および８０４を有している。３個のプレ行デコーダ出力Ｘｑ、ＸｒおよびＸｓのうちの１つずつは、アドレス情報（「１」〜「８」）を含み、よって、Ｘｑ、ＸｒおよびＸｓは、（２２）２個のアドレス：「００１」〜「５１２」を表現する。復号化回路８１０−１は、ＮＡＮＤゲート８１６−１と、ＮＡＮＤゲート８１６−１の出力に接続されたインバータ８２６−１を含む復号化論理回路８４０−１を有している。復号化論理回路８４０−１は、プレ復号化された信号入力８００、８０２および８０４に接続された入力を有している。復号化回路８１０−１は、プルアップＰＭＯＳトランジスタ８２０と、ＰＭＯＳトランジスタ８２２およびＮＭＯＳトランジスタ８２４の相補型回路とを含むワード線ドライバ８４２を有している。インバータ８２６−１の出力は、クランピングＮＭＯＳトランジスタ８１２を介してＰＭＯＳトランジスタ８２０のドレインと、ＰＭＯＳトランジスタ８２２、ＮＭＯＳトランジスタ８２４のゲートとに接続されている。ＰＭＯＳトランジスタ８２０および８２２のソースは、電圧ＶＰＰＷＬが供給される電圧線８１８に接続されている。ＰＭＯＳトランジスタ８２２およびＮＭＯＳトランジスタ８２４のドレインは、ワード線「Ｗ／Ｌ１−１」３１２−１（１）およびＰＭＯＳトランジスタ８２０のゲートに共通に接続されている。
【００８３】
復号化回路８１０−２〜８１０−ｋのうちの１つずつは、復号化回路８１０−１の回路構造と同様の回路構造を有している。復号化回路８１０−２は、ＮＡＮＤゲート８１６−２およびインバータ８２６−２を含む復号化論理回路８４０−２を有している。同様に、復号化回路８１０−ｋは、復号化論理回路８４０−ｋおよびインバータ８２６−ｋを有している。復号化回路８１０−２〜８１０−ｋの１つずつは、ワード線ドライバを有している。復号化回路８１０−２〜８１０−ｋは、プレデコーダ出力「Ｘｑ」、「Ｘｒ」および「Ｘｓ」を共通に受信する。復号化回路８１０−２〜８１０−ｋは、それぞれ、ワード線「Ｗ／Ｌ１」〜「Ｗ／Ｌｋ」、３１２−２（１）〜３１２−ｋ（１）に接続されている。
【００８４】
行デコーダ４０４−１は、プレ行デコーダ出力「Ｘｑ」、「Ｘｒ」および「Ｘｓ」によってイネーブル状態になる。ワード線Ｗ／Ｌ１が選択されるべき場合、ＮＡＮＤゲート８１６−１の出力は、「低」であり、インバータ８２６−１は、「高」を出力する。トランジスタ８２４は、オンであり、ワード線Ｗ／Ｌ１−１、３１２−１（１）は、「低」または「０」に引き下げられる。ワード線Ｗ／Ｌ１が選択されるべきではない場合、ＮＡＮＤゲート８１６−１の出力は、「高」であり、インバータ８２６−１は、「低」を出力する。トランジスタ８２２は、オンであり、ワード線「Ｗ／Ｌ１−１」３１２−１（１）は、「高（ＶＰＰＷＬ）」まで引き上げられる。その結果、「０Ｖ」または「ＶＰＰＷＬ」がアドレス復号化に応答してワード線に供給される。
【００８５】
行デコーダ４０４−１の復号化出力は、対応するワード線に供給される。ワード線における復号化出力は、ワード線に接続されているメモリセルが選択されたとき、０Ｖに設定される。復号化出力は、非選択メモリセルが接続されているワード線においてＶＰＰＷＬに設定される。ワード線が選択されていない時点で、選択ワード線に印加された電圧は、電圧線８１８のＶＰＰＷＬである。印加電圧は、図１１に示されるように、セット書き込みであるか、または、読み出し書き込みであるかどうかを問わずに、書き込み動作中にＶＤＤ＋２Ｖである。印加電圧は、図１２に示されるように、読み出し動作中にＶＤＤ＋１Ｖである。このような電圧は、上記表２に記載される。
【００８６】
電圧ＶＤＤ＋２ＶおよびＶＤＤ＋１Ｖがメモリコントローラ（図示せず）によって供給された動作フェーズ信号８３２に応答して高電圧チャージポンプ８３０によってＶＰＰＷＬとして供給される。動作フェーズ信号８３２は、書き込み動作フェーズまたは読み出し動作フェーズを指示する。高電圧チャージポンプ８３０の回路は、たとえば、既知のチャージポンプであるため、これの詳細は、省かれる。
【００８７】
ワード線「Ｗ／Ｌ２」３１２−２が図１１および１２に示されるように選択される場合、ワード線「Ｗ／Ｌ２−１」３１２−２（１）に接続された行デコーダ４０４−１内の復号化回路８１０−２は、復号化された出力（０Ｖ）を出力する。非選択ワード線に接続された復号化回路は、電圧ＶＰＰＷＬを出力する。電圧ＶＰＰＷＬは、動作フェーズ信号８３２に応じて高電圧チャージポンプ８３０によって供給されたＶＤＤ＋２ＶまたはＶＤＤ＋１Ｖである。
【００８８】
クランピングトランジスタ８１２は、電圧線８１８での電圧ＶＰＰＷＬが過剰な電圧を元の復号化論理回路８４０−１に供給することを妨げるために、線８１４に供給された電圧によって制御される。プルアップトランジスタ８２０は、「Ｗ／Ｌ１−１」３１２−１が「低」であるとき、作動状態にされる。これは、読み出される行（たとえば、図１２における３１２−２）上のメモリセル３０４−（２，ｊ）、または、書き込まれる行（たとえば、図１１におけるワード線３１２−２）上のメモリセル３０４−（２，ｊ）を選択するために使用される「Ｗ／Ｌ１」３１２−１での「低」レベルが隣接するワード線（たとえば、ワード線「Ｗ／Ｌ１−１」３１２−１（１）および「Ｗ／Ｌ２−１」３１２−３（１））からのノイズカップリングの影響をより受け難くなることを確実にする。
【００８９】
図１９Ａは、発明の実施形態による３次元メモリの書き込み動作を実行する回路を示す。書き込まれるメモリ３０４−（Ｋ，Ｊ）は、セルアレイ層１、４０２−１のＰＣＭセルアレイ１、３０２−１の１番目のグループ内のメモリセル３０４−（２，ｊ）である、と仮定される。セルを識別する変数は、以下の通りである。
（ｉ）層の識別表示Ｍは、「１」である。
（ｉｉ）ローカル列の識別表示Ｊは、「ｊ」である。
（ｉｉｉ）グローバル列の識別表示Ｐは、「１」である。
（ｉＶ）行の識別表示Ｋは、「２」である。
【００９０】
このようにして、ローカル列選択信号Ｙｊは、「高」である。書き込みグローバル列選択信号ＧＹＷ１は、「高」である。プレ行デコーダ出力「Ｘｑ」、「Ｘｒ」および「Ｘｓ」によって識別された行アドレスは、「００２」である。３次元メモリの書き込み動作を実行する回路は、図１９Ａに示されるように形成される。
【００９１】
図１０、１１、１３Ａ、１３Ｂ、１４、１５、１６、１８および１９Ａを参照すると、グローバルビット線「ＧＢ／Ｌ１」４５０−１、ローカルビット線「Ｂ／Ｌｊ」３０８−ｊ、およびワード線「Ｗ／Ｌ２−１」３１２−２（１）は、識別表示の変数（Ｍ，Ｊ，Ｐ，Ｋ）によって選択される。これらの選択は、グローバル列選択器４７２の伝送ゲート７０２−１と、ローカル列選択器４１０−１のＮＭＯＳ列選択トランジスタ６０６−ｊとをオンに入れ、導通させる。行デコーダ４０４−１のワード線ドライバ８４２は、０Ｖを選択ワード線「Ｗ／Ｌ２−１」３１２−２（１）に供給する。
【００９２】
ＶＰＰＷＤが供給された書き込みドライバ４７４のＰＭＯＳトランジスタ７４４は、データ「１」または「０」である入力データ「Ｄａｔａ＿ｉｎ  １」に応答して、ＩＳまたはＩＲのミラー電流をグローバル書き込みデータ線「ＷＤＬ１」７０６−１に供給する。電流は、導通伝送ゲート７０２−１と、グローバルビット線「ＧＢ／Ｌ１」４５０−１と、導通列選択トランジスタ６０６−ｊと、ローカルビット線「Ｂ／Ｌ１」３０８−ｊと、選択メモリセル３０４−（２，ｊ）と、選択ワード線「Ｗ／Ｌ２−１」３１２−２（１）との中を流れる。ＩＳおよびＩＲのミラー電流は、それぞれ、図１１に示されるように、電流Ｉ＿ＳｅｔおよびＩ＿Ｒｅｓｅｔを生じる。これらの電流は、メモリセル３０４−（２，ｊ）の抵抗器の両端にデータ「１」または「０」を記憶するために異なった電圧を発生させる。
【００９３】
図１９Ｂは、発明の実施形態による３次元メモリの読み出し動作を実行する回路を示す。データが読み出されるメモリ３０４−（Ｋ，Ｊ）は、セルアレイ層１、４０２−１のＰＣＭセルアレイ１、３０２−１の１番目のグループ内のメモリセル３０４−（２，ｊ）である、と仮定される。このようにして、ローカル列選択信号Ｙｊは、「高」である。読み出しグローバル列選択信号ＧＹＲ１は、「高」である。プレ行デコーダ出力「Ｘｑ」、「Ｘｒ」および「Ｘｓ」によって識別された行アドレスは、「００２」である。３次元メモリの読み出し動作を実行する回路は、図１９Ｂに示されるように形成される。
【００９４】
図１０、１２、１３Ａ、１３Ｂ，１４、１５、１６、１８および１９Ｂを参照すると、グローバルビット線「ＧＢ／Ｌ１」４５０−１と、ローカルビット線「Ｂ／Ｌｊ」３０８−ｊと、ワード線「Ｗ／Ｌ２−１」３１２−２（１）とが選択される。これらの選択は、グローバル列選択器４７２のＮＭＯＳトランジスタ７１０−１と、ローカル列選択器４１０−１のＮＭＯＳ列選択トランジスタ６０６−ｊとをオンに入れ、導通させる。
【００９５】
ＮＭＯＳ電圧クランプトランジスタ７７２は、クランピング電圧ＶＲＣＭＰによってオンにされ、２ステップ予備充電動作が、それぞれ、予備充電信号ＰＲＥ１＿ｂ  ７６１およびＰＲＥ２＿ｂ  ７６３を用いて２個の予備充電ＰＭＯＳトランジスタ７６１および７６２によって実行される。その後、ＰＭＯＳトランジスタ７６４が（０Ｖをもつ）バイアス電圧「ＶＢＩＡＳ＿ｂ」に応答してオンにされ、電圧線７７７の電圧ＶＤＤがオン状態のトランジスタ７６４を介してＳＤＲ  ７６８に供給され、この中に電流を流す。電流は、オン状態のトランジスタ７７２と、グローバル読み出しデータ線「ＲＤＬ１」７１２−１と、グローバル列選択器４７２のオン状態のＮＭＯＳトランジスタ７１０−１と、グローバルビット線「ＢＬ／Ｌ１」４５０−１と、ローカル列選択器４１０−１のオン状態のＮＭＯＳ列選択トランジスタ６０６−ｊとを流れる。その結果、電流Ｉ＿Ｒｅａｄは、図１２に示されるように、ローカルビット線「Ｂ／Ｌｊ」３０８−ｊと、選択メモリセル３０４−（２，ｊ）と、選択ワード線「Ｗ／Ｌ２−１」３１２−２（１）とを流れることになる。メモリセル３０４−（２，ｊ）内の抵抗器の抵抗は、データ「１」および「０」が書き込まれた条件の間で異なる。データ「１」条件と「０」条件との間で異なった電圧が抵抗器と直列接続されているＳＤＲ  ７６８に発生される。発生された電圧と基準電圧Ｖｒｅｆとを比較して、アンプ７６６は、データ「１」または「０」を表現するセンス出力「ＳＡｏｕｔ  １」を供給する。
【００９６】
図２０Ａは、発明の実施形態による３次元メモリの書き込み動作を示す。書き込み動作は、４つのフェーズ、すなわち、「放電」９１０と、「書き込みセットアップ」９２０と、「セル書き込み」９３０と、「書き込み回復」９４０とを含む。
【００９７】
図面を参照すると、放電フェーズ９１０中に、ローカルビット線Ｂ／Ｌ１〜Ｂ／Ｌｊとグローバルビット線ＧＢ／Ｌ１〜ＧＢ／Ｌｐとは、０Ｖまで放電される。これは、ビット線放電信号入力６０４に供給されたビット線放電信号「ＤＩＳＣＨ＿ＢＬ」と、グローバルビット線放電信号入力６２２に供給された共通グローバルビット線放電信号「ＤＩＳＣＨ＿ＧＢＬ」とをＶＤＤ＋２Ｖまで上昇させることによって達成される。ＤＩＳＣＨ＿ＢＬおよびＤＩＳＣＨ＿ＧＢＬをＶＤＤまでより大きい電圧まで上昇させることは、ビット線およびグローバルビット線をそれぞれ放電するためにより多くの駆動電流を供給する。別の実施形態では、ＤＩＳＣＨ＿ＢＬおよびＤＩＳＣＨ＿ＧＢＬは、ＶＤＤまで上昇させられるだけであり、放電フェーズ９１０は、より長い放電時間まで延長される。放電フェーズ９１０中に、ワード線（たとえば、ワード線３１２−１および３１２−３）は、ＶＤＤ＋２Ｖを印加することにより選択解除される。
【００９８】
ワード線は、メモリセルが導通することを妨げるために、おおよそビット線（たとえば、ビット線３０８−ｊ）電位を上回るあるダイオード閾値まで上昇させられる必要があるが、ワード線をＶＤＤ＋２Ｖまで上昇させることは、ビット線が放電されている間にメモリセルが電流を伝導させないことを確実にする。
【００９９】
書き込みセットアップフェーズ９２０中に、ローカルビット線およびグローバルビット線は、ビット線放電信号「ＤＩＳＣＨ＿ＢＬ」および共通グローバルビット線放電信号「ＤＩＳＣＨ＿ＧＢＬ」を停止状態にすることによって「フロート」することが許容される。フローティングビット線は、ビット線電位が低インピーダンス源（たとえば、ドライバ）によって駆動されるのではなく、ビット線の寄生容量と共に前の電位を顕著に維持できることを意味する。図１６に示されたグローバル書き込みデータ線ＷＤＬ  ７０６−１は、ローカル列選択信号Ｙｊおよび書き込みグローバル列選択信号ＧＹＷ１を作動状態にすることによって、書き込まれることが意図されているメモリセル３０４−（２，ｊ）に接続されたビット線３０８−ｊに供給される。その上、選択ワード線３１２−２は、メモリセル３０４−（２，ｊ）が書き込まれることを許容するために０Ｖまでバイアスをかけられる。セル書き込みフェーズ９３０中に、セルは、それぞれ、高速クエンチングによってリセット状態に、または、低速クエンチングによってセット状態に書き込まれる。書き込みドライバは、図１６に示された入力データに応じて書き込み電流を供給する。たとえば、「Ｄａｔａ＿ｉｎ  １」が「０」であることに応答して、リセット状態を書き込むために、より狭いパルス（たとえば、図３に示されるようなパルス１３２）が図２０Ａにおけるグローバル書き込みデータ線ＷＤＬ  ７０６−１に供給される。同様に、「Ｄａｔａ＿ｉｎ  ２」が「１」であることに応答して、セット状態を書き込むために、より広いパルス（たとえば、図３に示されるようなパルス１３４）が図２０Ａにおけるグローバル書き込みデータ線７０６−２に供給される。
【０１００】
書き込み回復フェーズ９４０中に、図４Ａおよび４Ｂにおけるカルコゲナイド化合物２４８は、結晶化および冷却のための付加時間が与えられる。書き込み回復フェーズ９４０の後に続いて、選択ワード線３１２−２およびグローバルビット線放電信号「ＤＩＳＣＨ＿ＧＢＬ」は、ＶＤＤ＋２Ｖまで戻る。ローカル列選択信号Ｙｉおよびグローバル列選択信号ＧＹＷ１は、オフにされる。
【０１０１】
図２０Ｂは、発明の実施形態による３次元メモリの読み出し動作を示す。読み出し動作は、４つのフェーズ：「放電」９５０と、「Ｂ／Ｌ予備充電」９６０と、「セルデータ発生」９７０と、「データセンス」９８０とを含む。
【０１０２】
図面を参照すると、放電フェーズ９５０中に、ローカルビット線およびグローバルビット線は、書き込み動作と同様に、ビット線放電信号「ＤＩＳＣＨ＿ＢＬ」および共通グローバルビット線放電信号「ＤＩＳＣＨ＿ＧＢＬ」によって放電される。その上、グローバル読み出しデータ線「ＲＤＬ」７１２およびセンシングデータ線「ＳＤＬ」７６８は、ＶＤＤ＋２Ｖを印加することにより放電電圧ＤＩＳＣＨ＿Ｒまで放電される。
【０１０３】
ビット線予備充電フェーズ９６０中に、ローカル列選択器およびグローバル列選択器のトランジスタが、それぞれ、選択された列選択信号Ｙｊ  ６１２−ｊおよびグローバル列選択線ＧＹＷ１  ７０８−１によってオンにされる。クランピング信号入力７７３に印加されたクランピング電圧ＶＲＣＭＰは、電圧レベル「Ｖｒｃｍｐ」に設定され、この電圧レベルは、クランピングトランジスタ７７２にグローバル読み出しデータ線ＲＤＬ  ７１２からセンシングデータ線「ＳＤＬ」７６８まで通過させられ得る電圧を制限させるので、その結果、アンプ７６６は、飽和し、回復時間を制限することが妨げられる。一実施形態では、Ｖｒｃｍｐは、ＶＤＤ＋３ボルトに設定されるので、その結果、クランピングトランジスタ７７２の閾値未満である電圧ＶＤＤ＋３Ｖは、グローバル読み出しデータ線「ＲＤ」７１２からセンシングデータ線「ＳＤＬ」７６８まで進む。
【０１０４】
センシングデータ線「ＳＤＬ」７６８は、２ステップ予備充電動作を用いてＶＤＤ＋２Ｖまで、すなわち、トランジスタ７６１および７６３それぞれに供給された予備充電信号ＰＲＥ１＿ｂおよびＰＲＥ２＿ｂによって、最初にＶＤＤ（たとえば、１．８Ｖ）まで、その後、ＶＤＤ＋２Ｖまで予備充電される。セル発生フェーズ９７０中に、選択ワード線は、０Ｖまでバイアスをかけられる。センシングデータ線「ＳＤＬ」７６８のためのバイアストランジスタ７６４は、イネーブル状態にされる。この期間中に、選択セル（たとえば、３０４−（２，ｊ））は、このセル内のプログラムされた状態に応じて、電流を引き出し、センシングデータ線「ＳＤＬ」７６８に電位を変化させることになる。
【０１０５】
データセンスフェーズ９８０中に、センスアンプは、センシングデータ線「ＳＤＬ」７６８で電圧を感知し、センシングデータ線「ＳＤＬ」７６８での電圧が基準電圧Ｖｒｅｆを上回る場合に、ＳＡｏｕｔ  ７８２を高に変える。一実施形態では、アンプ７６６は、付加制御ピンによって制御されたＳＡｏｕｔ  ７８２の状態をラッチする。別の実施形態では、アンプ７６６は、ヒステリシスを含むので、センシングデータ線「ＳＤＬ」７６８がセルデータ発生フェーズ９７０中にＶｒｅｆ  ７７０に等しいとき、ＳＡｏｕｔ  ７８２は、切り替わらないことになる。
【０１０６】
図２１は、本発明の別の実施形態による３次元メモリアーキテクチャを示す。図２１に示された３次元メモリアーキテクチャ５００は、グローバル列動作回路を除いて、図１３Ａの３次元メモリアーキテクチャと同じである。図２１を参照すると、３次元メモリアーキテクチャ５００は、１つずつがグローバル列選択器と、書き込みドライバと、センスアンプとを有しているｍ個のグローバル列動作回路６７０−１、６７０−２、・・・、６７０−ｍを含む。ｍ個のグローバル列動作回路６７０−１、６７０−２、・・・、６７０−ｍの１つずつにおいて、グローバル列選択器は、共通グローバル書き込みデータ線「ＣＷＤＬ」を介して書き込みドライバと通信する。グローバル列選択器は、共通グローバル読み出しデータ線「ＣＲＤＬ」を介してセンスアンプと通信する。書き込みドライバは、ＰＣＭセルアレイのメモリセルに書き込まれる入力データ「Ｄａｔａ＿ｉｎ」を受信する。センスアンプは、ＰＣＭセルアレイのメモリセルから読み出された出力データを「Ｄａｔａ＿ｏｕｔ」として供給する。たとえば、グローバル列動作回路６７０−１は、グローバル列選択器６７２−１と、書き込みドライバ６７４−１と、センスアンプ６７６−１とを有している。書き込みドライバ６７４−１は、ＰＣＭセルアレイのメモリセルに書き込まれる入力データ「Ｄａｔａ＿ｉｎ」を受信する。センスアンプ６７６−１は、センス出力「ＳＡｏｕｔ」または「Ｄａｔａ＿ｏｕｔ」を供給する。図１３Ａに示された３次元メモリアーキテクチャ４００の他の回路の詳細は、図２１の３次元メモリアーキテクチャ５００に適用できる。
【０１０７】
図２２は、グローバル列選択器の実施例を示す。図２２に示されたグローバル列選択器は、図２１に示された３次元メモリアーキテクチャ５００で使用される。
【０１０８】
図２１および２２を参照すると、グローバル列動作回路６７０−１〜６７０−ｍのｍ個のグローバル列選択器６７２−１〜６７２−ｍは、同じ回路構造を有し、グローバル書き込みデータ線およびグローバル読み出しデータ線を共有する。ｍ個のグローバル列選択器６７２−１〜６７２−ｍは、ｐ本のグローバルビット線「ＧＢ／Ｌ１」〜「ＧＢ／Ｌ−ｐ」、４５０−１〜４５０−ｐのそれぞれのグループを介して、ローカル列選択器４１０−１〜４１０−ｍにそれぞれ接続されている。グローバル列選択器６７２−１〜６７２−ｍのうちの１つずつは、データ書き込みのためのフルＣＭＯＳ伝送ゲート回路とデータ読み出しのためのＮＭＯＳトランジスタとのｐ個のグループを含む。たとえば、グローバル列選択器６７２−１は、ｐ個のＣＭＯＳ伝送ゲート回路７２２−１〜７２２−ｐと、ｐ個のＮＭＯＳトランジスタ７３０−１〜７３０−ｐと、を有している。同様に、グローバル列選択器６７２−ｍは、ｐ個のＣＭＯＳ伝送ゲート回路７２２−１〜７２２−ｐと、ｐ個のＮＭＯＳトランジスタ７３０〜７３０−ｐと、を有している。個々のグローバル列選択器のうちのＣＭＯＳ伝送ゲート回路７２２−１〜７２２−ｐの１つずつは、図１５に示されるように、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタと、制御入力付きのインバータとを含む。
【０１０９】
グローバル列選択器６７２−１〜６７２−ｍの１つずつにおいて、ＮＭＯＳトランジスタ７３０−１〜７３０−ｐのソースと、ＣＭＯＳトランジスタゲート回路７２２−１〜７２２−ｐの端子の１つとは、それぞれ、グローバルビット線４５０−１〜４５０−ｐに接続されている。個々のグローバル列選択器のグローバルビット線「ＧＢ／Ｌ１」４５０−１〜「ＧＢ／Ｌｐ」４５０−ｐは、それぞれのローカル列選択器に接続されている。ｍ個のグローバル列選択器６７２−１〜６７２−ｍのＣＭＯＳ伝送ゲート回路７２２−１の他の端子は、共通グローバル書き込みデータ線「ＣＷＤＬ１」７２６−１に接続されている。同様に、ｍ個のグローバル列選択器６７２−１〜６７２−ｍのＣＭＯＳ伝送ゲート回路７２２−ｐの他の端子は、共通グローバル書き込みデータ線「ＣＷＤＬｐ」７２６−ｐに接続されている。ｍ個のグローバル列選択器６７２−１〜６７２−ｍのＮＭＯＳトランジスタ７３０−１のドレインは、共通グローバル読み出しデータ線「ＣＲＤＬ１」７３２−１に接続されている。同様に、ｍ個のグローバル列選択器６７２−１〜６７２−ｍのＮＭＯＳトランジスタ７３０−ｐのドレインは、共通グローバル読み出しデータ線「ＣＲＤＬｐ」７３２−ｐに接続されている。共通グローバル書き込みデータ線「ＣＷＤＬ１」〜「ＣＷＤＬｐ」、７２６−１〜７２６−ｐは、ｍ個の書き込みドライバ６７４−１〜６７４−ｍに共通に接続されている。共通グローバル読み出しデータ線「ＣＲＤＬ１」〜「ＣＲＤＬｐ」、７３２−１〜７３２−ｐは、ｍ個のセンスアンプ６７６−１〜６７６−ｍに共通に接続されている。
【０１１０】
グローバル列選択器６７２−１と、書き込みドライバ６７４−１と、センスアンプ６７６−１とは、グローバル列動作回路６７０−１の中に含まれている。同様に、グローバル列選択器６７２−ｍと、書き込みドライバ６７４−ｍと、センスアンプ６７６−ｍとは、図２１に示されるように、グローバル列動作回路６７０−ｍの中に含まれる。図２１に示された３次元メモリアーキテクチャ５００では、共通グローバル書き込みデータ線「ＣＷＤＬ１」〜「ＣＷＤＬｐ」、７２６−１〜７２６−ｐと共通グローバル読み出しデータ線「ＣＲＤＬ１」〜「ＣＲＤＬｐ」、７３２−１〜７３２−ｐとは、書き込みドライバおよびセンスアンプのペアによって共有される。書き込みドライバ６７４−１とセンスアンプ６７６−１とは、グローバル列選択器６７２−１以外のグローバル列選択器、たとえば、ローカル列選択器４１０−ｍと関連付けられたグローバル列選択器６７２−ｍと通信できる。したがって、書き込みドライバ６７４−１は、図２１に示されたセルアレイ層ｍ、４０２−ｍに形成されたＰＣＭセルアレイのメモリセルにデータを書き込むことができる。さらに、センスアンプ６７６−１は、セルアレイ層ｍ、４０２−ｍのＰＣＭセルアレイのメモリセルからデータを読み出すことができる。同様に、書き込みドライバ６７４−ｍおよびセンスアンプ６７６−ｍは、ローカル列選択器４１０−１と関連付けられたグローバル列選択器６７２−１と通信することができる。その結果、書き込みドライバ６７４−ｍおよびセンスアンプ６７６−ｍは、セルアレイ層１、４０２−１に形成されたＰＣＭセルアレイのメモリセルにアクセスすることができる。
【０１１１】
ｍ個のグローバル列選択器６７２−１〜６７２−ｍのＣＭＯＳ伝送ゲート回路７２２−１〜７２２−ｐの制御入力は、書き込み動作中に書き込みグローバル列選択信号「ＧＹＷ１」〜「ＧＹＷｐ」を受信する。ｍ個のグローバル列選択器６７２−１〜６７２−ｍのＮＭＯＳトランジスタ７３０−１〜７３０−ｐのゲートは、読み出し動作中に読み出しグローバル列選択信号「ＧＹＲ１」〜「ＧＹＲｐ」を受信する。図２２に示されたグローバル列選択器６７２は、列グローバル書き込みデータ線「ＣＷＤＬ」７２６−１〜７２６−ｐと共通読み出しデータ線「ＣＲＤＬ」７３２−１〜７３２−ｐとがｍ個のグローバル列選択器６７２−１〜６７２−ｍによって共有されるので、有利である。グローバル列選択器６７２−１〜６７２−ｍは、共通グローバル読み出しデータ線「ＣＲＤＬ」を介して書き込みドライバ６７４−１〜６７４−ｍのうちのいずれか１つと通信し、グローバル列動作回路６７０−１〜６７０−ｍの中および間の共通グローバル読み出しデータ線「ＣＲＤＬ」を介してセンスアンプ６７６−１〜６７６−ｍのうちのいずれか１つと通信する。
【０１１２】
図２３は、図２１に示されたグローバル列動作回路で用いられる書き込みドライバの実施例を示す。図２３を参照すると、書き込みドライバ６７４−１は、それぞれの共通グローバル書き込みデータ線「ＣＷＤＬ１」〜「ＣＷＤＬｐ」、７２６−１〜７２６−ｐに接続されているｐ個のデータ線駆動回路７４０−１〜７４０−ｐを有している。ｐ個のデータ線駆動回路７４０−１〜７４０−ｐは、入力データ「Ｄａｔａ＿ｉｎ  １」〜「Ｄａｔａ＿ｉｎ  ｐ」を受信し、電流をそれぞれの共通グローバル書き込みデータ線「ＣＷＤＬ１」〜「ＣＷＤＬｐ」に供給する。書き込みドライバ６７４−１の動作は、図１６に示された書き込みドライバ４７４の動作と類似している。
【０１１３】
図２４は、図２１に示されたグローバル列動作回路で用いられるセンスアンプの実施例を示す。図２４を参照すると、センスアンプ６７４−１は、それぞれの共通グローバル読み出しデータ線「ＣＲＤＬ１」〜「ＣＲＤＬｐ」、７３２〜７３２−ｐに接続されたｐ個のセンス／比較回路７６０−１〜７６０−ｐを有している。センス／比較回路７６０−１〜７６０−ｐは、共通グローバル読み出しデータ線「ＣＲＤＬ１」〜「ＲＤＬ−ｐ」、７３２−１〜７３２−ｐを介して読み出しデータを表現する信号を受信し、データアウト「Ｄａｔａ＿ｏｕｔ」としてセンス出力７８２−１〜７８２−ｐからそれぞれＳＡｏｕｔ  １〜ＳＡｏｕｔ  ｐを供給する。センスアンプ６７６−１の動作は、図１７に示されたセンスアンプ４７６の動作と類似している。
【０１１４】
図２５Ａは、本発明の別の実施形態による３次元相変化メモリ（ＰＣＭ）アーキテクチャを示す。図２５Ａを参照すると、３次元メモリアーキテクチャ９００は、ｍ層のセグメント化セルアレイ（サブアレイ１、２、・・・、ｑ）を含む。サブアレイの１つずつは、複数のセルアレイを含む。サブアレイ５１０−１は、ｍ層のうちのそれぞれの層に形成されたセルアレイ５２０−１、５２０−２、・・・、５２０−ｍを含む。同様に、サブアレイ５１０−２は、ｍ層のうちのそれぞれの層に形成されたセルアレイ５４０−１、５４０−２、・・・、５４０−ｍを含む。サブアレイ５１０−ｑは、ｍ層のうちのそれぞれの層に形成されたセルアレイ５６０−１、５６０−２、・・・、５６０−ｍを含む。３次元メモリアーキテクチャ９００では、行デコーダ５２２−１、５２２−２、・・・、５２２−ｑは、それぞれ、サブアレイ５１０−１、５１０−２、・・・、５１０−ｑと関連付けられている。同様に、ローカル列選択器５２４−１、５２４−２、・・・、５２４−ｑは、それぞれ、サブアレイ５１０−１、５１０−２、・・・、５１０−ｑと関連付けられている。さらに、３次元メモリアーキテクチャ９００は、ローカル列選択器５２４−１〜５２４−ｑと通信する複数（ｍ個）のグローバル列動作回路５７０−１、５７０−２、・・・、５７０−ｍを含む。ｍ個のグローバル列動作回路５７０−１、５７０−２、・・・、５７０−ｍの１つずつは、グローバル列選択器５７２と、書き込みドライバ５７４と、センスアンプ５７６とを有している。グローバル列動作回路５７０−１、５７０−２、・・・、５７０−ｍのうちの１つずつのグローバル列選択器５７２は、グローバルビット線（Ｂ／Ｌ）５５０−１〜５５０−ｐを介して対応するローカル列選択器５２４−１、５２４−２、・・・、５２４−ｑと接続されている。３次元メモリアーキテクチャ９００の動作を制御するために、図１３Ａに示された３次元積層メモリ装置アーキテクチャ４００のアドレス信号と同じアドレス信号が供給される。
【０１１５】
図２５Ｂは、図２５Ａに示された３次元メモリアーキテクチャのためのメモリアドレス制御信号を示す。３次元メモリアーキテクチャ９００では、個々の層のセルアレイは、ｑ個のサブアレイ５１０−１〜５１０−ｑにｑ分割される。その結果、選択サブアレイの識別表示「Ｑ」（１≦Ｑ≦ｑ）を表現する信号が識別表示（「Ｊ」、「Ｐ」、「Ｋ」、「Ｍ」）を表現する信号に加えて使用される。
【０１１６】
行デコーダ５２２−１、５２２−２、・・・、５２２−ｑは、グローバル列選択器５７２、書き込みドライバ５７４およびセンスアンプ５７６に加えて、ローカル列選択器５２４−１、５２４−２、・・・・、５２４−ｑと同じ半導体層に形成される。グローバルビット線（Ｂ／Ｌ）５５０−１〜５５０−ｐは、ｑ個のサブアレイ５１０ａ〜５１０−ｑの上を通る。たとえば、グローバルビット線（Ｂ／Ｌ）５５０−１〜５５０−ｐは、ワード線およびビット線の導電性層以外の導電性（金属）層の中に実施される。グローバルビット線は、図２５Ａに示されるように個々のサブアレイと共に使用されるローカル列選択器およびグローバル列選択器を接続する。図１３Ａに示された３次元積層メモリ装置アーキテクチャ４００と同様に、行デコーダ５２２−１、５２２−２、・・・、５２２−ｑのすべてと、ローカル列選択器５２４−１、５２４−２、・・・、５２４−ｑと、グローバル列選択器５７２と、書き込みドライバ５７４と、センスアンプ５７６とは、同じ半導体層に形成される。これらの一部分は、異なった層に形成されてもよい。
【０１１７】
一実施形態では、行デコーダ５２２−１〜５２２−ｑのすべてが同じ層に隣接して形成される。この行デコーダの配置は、個々の行デコーダが類似した高さをもつので、レイアウト密度を最適化する点で有利である。一実施形態では、ローカル列選択器５２４−１、５２４−２、・・・、５２４−ｑのすべてが同じ層に横並びで形成される。このローカル列選択器の配置は、個々のローカル列選択器が類似した高さをもつので、レイアウト密度を最適化する点で有利である。
【０１１８】
信号に応答して、周辺回路は、３次元ＰＣＭアーキテクチャのメモリ装置の動作を制御する。メモリ制御回路（図示せず）は、本発明の実施形態による３次元ＰＣＭアーキテクチャにおいて特定のＰＣＭセルを識別または選択するため識別信号を供給する。
【０１１９】
前述された実施形態および実施例のメモリセルにおいて、実施されているのは、図５に示されるようなダイオード・ベースＰＣＭセルである。ダイオードは、２次元スイッチング素子である。図６に示されたＦＥＴベースＰＣＭセルおよび図７に示されたバイポーラトランジスタ・ベースＰＣＭセルのＰＭＣセルが実施可能である。ＦＥＴベースＰＣＭセルおよびバイポーラ・ベースＰＣＭセルのような実施は、接地されているバイポーラトランジスタのエミッタおよびベースと、ＰチャネルＦＥＴのドレインおよびゲートと、バイポーラトランジスタのコレクタと、ＦＥＴのソースとを形成するために、図９Ａに示された陽極１８６および陰極１８８として縦型Ｐ−Ｎダイオードを置換することが必要である。バイポーラトランジスタおよびＦＥＴは、３次元スイッチング素子であるので、バイポーラ・ベースＰＣＭセルおよびＦＥＴベースＰＣＭセルを制御する回路構造体は、ダイオード・ベースＰＣＭセルを制御する回路構造体とは異なることがある。
【０１２０】
図２６Ａおよび２６Ｂは、本発明の実施形態によるメモリ装置に適用されるＰＣＭセルアレイの他の実施例を示す。図２６Ａに示されたメモリセルアレイは、スイッチング素子としてＦＥＴを含んでいる複数のＰＣＭセルを含む。図２６Ｂに示されたメモリセルアレイは、スイッチング素子としてバイポーラトランジスタを含んでいる複数のＰＣＭセルを含む。
【０１２１】
本発明の実施形態によれば、３次元相変化メモリ装置と、制御された回路を共有する３次元多重積層メモリセルアレイのための相変化メモリ装置アーキテクチャと、３次元多重積層メモリセルアレイを有している相変化メモリ装置のための設計技術とが提供される。実施形態では、特定の回路、装置および素子が実施例として使用される。様々な変形が実施され得る。たとえば、装置および電圧の極性は、変更されることがあり、逆極性を有するバイポーラトランジスタおよびＦＥＴが使用されることがある。
【０１２２】
前述の実施形態では、装置素子および回路は、簡単にするために図面に示されるように互いに接続されている。本発明の実際のアプリケーションでは、素子、回路などは、互いに直接的に接続されることがある。同様に、素子、回路などは、装置および設備の動作のため必要な他の素子、回路などを介して、互いに間接的に接続されることがある。このように、実際の構成では、回路素子および回路は、互いに直接的もしくは間接的に結合または接続されている。
【０１２３】
前述の本発明の実施形態は、単なる実施例であることが意図されている。代替、変更および変形は、添付の請求の範囲だけによって定義された発明の範囲から逸脱することなく、当業者によって特殊な実施形態に行われることがある。
【図１】
2013529349.tif 000005
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６Ａ】
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【図２６Ｂ】
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【国際調査報告】
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