(57)【要約】  【解決手段】  イメージングトランスデューサ（３０４）は、当該トランスデューサ（３０４）の長軸（４０５）に沿って１アレイに、互いに対向するように配置された複数のトランスデューサ素子（４０４、６０４、７０４、８０４）を含み、前記トランスデューサ（３０４）のトランスデューサ素子（４０４）の有効幅（４０６）は隣接するトランスデューサ素子（４０４）間の中心間距離（４１２）と等しい若しくはそれ以上である。方法はイメージングトランスデューサ（３０４）によりデータを取得する工程を有し、前記トランスデューサ（３０４）は当該トランスデューサ（３０４）の長軸（４０５）に沿って１アレイに、互いに対向するように配置された複数のトランスデューサ素子（４０４、６０４、７０４、８０４）を含み、前記トランスデューサ（３０４）のトランスデューサ素子（４０４）の有効幅（４０６）は隣接するトランスデューサ素子（４０４）間の中心間距離（４１２）と等しい若しくはそれ以上である。  【選択図】      図４
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【特許請求の範囲】
【請求項１】
イメージングトランスデューサ（３０２）であって、
前記トランスデューサの長軸方向に沿って１アレイに、互いに対向するように配置された複数のトランスデューサ素子（４０４、６０４、７０４、８０４）であって、前記トランスデューサのトランスデューサ素子の有効幅は隣接するトランスデューサ素子間の中心間距離と等しい若しくはそれ以上である、前記複数のトランスデューサ素子を有するイメージングトランスデューサ。
【請求項２】
請求項１記載のイメージングトランスデューサにおいて、前記隣接するトランスデューサ素子は、非矩形形状のトランスデューサ素子であるイメージングトランスデューサ。
【請求項３】
請求項２記載のイメージングトランスデューサにおいて、前記非矩形形状の隣接するトランスデューサ素子の各々は、前記長軸の方向に沿って延出する少なくとも１つの延出部を含み、他の素子に対向するように配置されるものであり、それにより、対応する延出部は交互配置されるものであるイメージングトランスデューサ。
【請求項４】
請求項１記載のイメージングトランスデューサにおいて、前記隣接するトランスデューサ素子の各々は、複数のサブトランスデューサ素子を含むものであるイメージングトランスデューサ。
【請求項５】
請求項４記載のイメージングトランスデューサにおいて、前記隣接するトランスデューサ素子のうちの１つの前記サブトランスデューサ素子の少なくとも１つは、前記隣接する別のトランスデューサ素子の前記サブトランスデューサ素子と長軸方向に沿って交互配置されるものであるイメージングトランスデューサ。
【請求項６】
請求項５記載の超音波イメージングシステムにおいて、さらに、
少なくとも２つの異なる位置からのデータを空間的に交互配置して、前記有効幅を生成するプロセッサ（３３２）を有するものであるイメージングトランスデューサ。
【請求項７】
請求項１記載の超音波イメージングシステムにおいて、さらに、
前記複数の素子を前記長軸方向に沿った少なくとも２つの異なる位置間で物理的に移動させるように構成されたアクチュエータ（８１８）を有するものであるイメージングトランスデューサ。
【請求項８】
請求項７記載のイメージングトランスデューサにおいて、前記複数の素子の各々の幅は前記中心間距離より小さく、前記トランスデューサは少なくとも前記２つの異なる位置においてデータを取得するように構成されるものであり、さらに、
前記少なくとも２つの異なる位置から取得されたデータを結合して、前記ピッチと等しい若しくはそれ以上の有効幅を生成するプロセッサ（３３２）を有するものであるイメージングトランスデューサ。
【請求項９】
請求項７または８のいずれかに記載のイメージングトランスデューサにおいて、前記プロセッサは、前記少なくとも２つの異なる位置からの前記データを時間的に交互配置して、前記有効幅を生成するものであるイメージングトランスデューサ。
【請求項１０】
請求項１記載のイメージングトランスデューサにおいて、さらに、
前記複数の素子を前記長軸方向に沿った少なくとも２つの異なる位置の間で電子的に移動させるマイクロプロセッサ（９０２）を有するものであるイメージングトランスデューサ。
【請求項１１】
請求項１０記載のイメージングトランスデューサにおいて、前記素子の各々は、電気通信する１セットのサブ素子を含み、前記制御装置は前記１セットのサブ素子内のサブ素子を電子的に切り替えて、前記素子を前記少なくとも２つの異なる位置間で移動させるものであるイメージングトランスデューサ。
【請求項１２】
請求項１記載のイメージングトランスデューサにおいて、最初のピッチは前記素子の幅より大きいものであり、さらに、
前記素子のより小さいピッチを合成することにより、前記有効幅を前記より小さい幅と等しい若しくはそれ以上にするプロセッサ（３３２）を有するものであるイメージングトランスデューサ。
【請求項１３】
請求項１〜１２のいずれか１つに記載のイメージングトランスデューサにおいて、前記有効幅は、前記ピッチの整数倍であるイメージングトランスデューサ。
【請求項１４】
請求項１〜１３のいずれか１つに記載のイメージングトランスデューサにおいて、前記素子の少なくとも１つにおける素子要素は、前記トランスデューサの放射パターンのゲートローブ（ｇａｔｉｎｇ  ｌｏｂｅ）とメインローブ（ｍａｉｎ  ｌｏｂｅ）との間に位置付けられるゼロ交差（ｚｅｒｏ  ｃｒｏｓｓｉｎｇ）を含むものであるイメージングトランスデューサ。
【請求項１５】
方法であって、
イメージングトランスデューサによりデータを取得する工程であって、このトランスデューサは、当該トランスデューサの長軸に沿って１アレイに、互いに対向するように配置された複数のトランスデューサ素子を含み、前記トランスデューサのトランスデューサ素子の有効幅は、隣接するトランスデューサ素子間の中心間距離と等しい若しくはそれ以上である、前記取得する工程を有する方法。
【請求項１６】
請求項１５記載の方法において、前記素子は全て、実質的に同じ幅を有するものである方法。
【請求項１７】
請求項１５または１６のいずれかに記載の方法において、前記素子は非矩形である方法。
【請求項１８】
請求項１５まては１６のいずれかに記載の方法において、前記素子は矩形であり、かつサブ素子を含み、隣接する素子のサブ素子は交互配置されるものである方法。
【請求項１９】
請求項１５記載の方法において、さらに、
前記複数のトランスデューサ素子を前記長軸方向に沿って少なくとも２つの位置の間で移動させる工程と、
前記少なくとも２つの位置の各々で前記トランスデューサによりデータを取得する工程と、
前記少なくとも２つの位置からの前記データを結合して、前記有効幅を生成する工程と
を有するものである方法。
【請求項２０】
請求項１９記載の方法において、前記素子は矩形であり、かつ前記中心間距離より小さい物理的幅を有するものである方法。
【請求項２１】
請求項１９または２０のいずれかに記載の方法において、前記少なくとも２つの位置からの前記データを結合する工程は、前記データを交互配置する工程を含むものである方法。
【請求項２２】
請求項１９〜２１のいずれか１つに記載の方法において、さらに、
電子的または機械的方法のうちの少なくとも１つを用いて、前記複数のトランスデューサ素子を移動させる工程を有するものである方法。
【請求項２３】
請求項１５記載の方法において、さらに、
前記取得データから有効なより小さいピッチを生成する工程であって、前記素子の幅は前記中心間距離より大きく、当該有効なより小さいピッチより小さいものである方法。
【請求項２４】
請求項１５〜２３のいずれか１つに記載の方法において、前記イメージングトランスデューサは直線形状、曲線状、または円形状である方法。
【請求項２５】
超音波イメージングシステム（３０２）であって、
前記システムのトランスデューサのトランスデューサ素子の有効幅が当該トランスデューサのピッチと等しい若しくはそれ以上になるように超音波信号を生成する手段と、
前記取得された超音波信号を処理する手段と
を有するものである超音波イメージングシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
以下は、イメージングトランスデューサアレイに関し、特に超音波（ｕｌｔｒａｓｏｕｎｄ：ＵＳ）イメージングに適用されるが、超音波以外の用途にも適用可能である。
【背景技術】
【０００２】
超音波プローブは、１次元（１Ｄ）または２次元（２Ｄ）のトランスデューサアレイを含む。１次元（１Ｄ）トランスデューサの一例が１０２として図１に図示されており、当該１次元トランスデューサ１０２の長軸若しくは長手方向の軸１０５に沿って連続して配置される複数の略矩形形状の素子１０４（例えば、要素１０４１、１０４２、１０４３、１０４４、...、１０４Ｎ（Ｎは１以上の整数））を含む。前記素子１０４の各々は、物理的幅（Ｗ）１０６と高さ（Ｈ）１０８とを有し、例えばダイス加工および充填（ｄｉｃｅ  ａｎｄ  ｆｉｌｌ）法またはその他の素子形成法によりもたらされる切り口の幅のような間隔（Ｓ）１１０により隣接素子から離間されている。
【０００３】
前記トランスデューサアレイ１０２はピッチ（Ｐ）１０２を有し、当該ピッチはこの実施例では隣接素子１０４（例えば、１０４１と１０４２）の中心間の距離であり、さらに前記隣接素子の一方の幅の半分と、前記隣接素子の他方の幅の半分と、前記隣接素子の間の間隔との総和に等しい（例えば、Ｐ＝１／２＊Ｗ＋１／２＊Ｗ＋Ｓ）。このように、この実施例では、前記幅１０６は常に前記ピッチ１１２より短い。前記トランスデューサアレイは長さ（Ｌ）１１４を有し、当該長さは前記素子１０４と、前記幅１０６と、前記間隔１１０との数によって決まる。図示の形状（例えば、幅１０６、高さ１０８、間隔１１０、ピッチ１１２、および長さ１１４）は説明を目的とするものであり、限定するものではないことに注意された。
【０００４】
更に図１および図２を参照して、前記素子１０４のうちの１つにおける素子要素２０４（当該素子要素は素子のイメージング領域または視野を定義する）と関連する前記トランスデューサアレイ１０２の例示的な放射パターン２０２は、前記アレイ１０２からの所与の距離および焦点における前記トランスデューサ１０２の長さ１１４の関数として示されている。前記放射パターン２０２は、メインローブ２０６と、サイドローブ２０８と、ゲートローブ（ｇａｔｉｎｇ  ｌｏｂｅ）２１０とを含む。図示されているように、前記メインローブ２０６に対する素子要素２０４のゼロ交差２１２の位置は、前記幅１０６に反比例し（例えば、約１／Ｗ）、前記メインローブ２０６に対する前記ゲートローブ２１０の位置は、前記ピッチ１１２に反比例している（例えば、約１／Ｐ）。
【０００５】
この構成において、前記ゲートローブ２１０は、前記ゼロ交差２１２と前記メインローブ２０６との間に位置しており且つ前記素子要素２０４の内部にあるため、前記素子１０４の視野またはイメージング領域内にある。不都合なことには、このようなグレーティングローブ（ｇｒａｔｉｎｇ  ｌｏｂｅ）は、アーチファクトを前記トランスデューサ１０２によって取得されたデータにより生成された画像の中に導入してしまう。このようなアーチファクトの例としては、明るい領域内部の暗い影、色の濃い領域の背後の影、血管端または血管のない組織部位における幽霊フロー（ｇｈｏｓｔ  ｆｌｏｗ）、および／またはその他のアーチファクトである。
【０００６】
このようなアーチファクトを減少させる１つの方法は、ピッチを減少させることにより大きなグレーティングローブを避けることである。これは、より狭い幅の素子１０４を用いることにより達成可能である。不都合なことには、より幅の狭い素子は、より貧弱な信号対雑音特性を有し、また当該素子と結合するケーブルによりインピーダンスの不整合がより大きくなる。更に、より幅の広い素子に対してより多くの幅の狭い素子が所与のアレイ開口部または長さに必要とされ、素子の数を増やすことは前記トランスデューサアレイのコスト増になりがちである。
【発明の概要】
【課題を解決するための手段】
【０００７】
本出願の観点は、上記の問題および同様のものを扱う。
【０００８】
１観点において、イメージングトランスデューサは、当該トランスデューサの長軸に沿って１アレイに、互いに対向するように配置された複数のトランスデューサ素子を含み、前記トランスデューサのトランスデューサ素子の有効幅は、隣接するトランスデューサ素子間の中心間距離と等しい若しくはそれ以上である。
【０００９】
別の観点において、イメージングトランスデューサによりデータを取得する工程を含む方法であり、前記トランスデューサは当該トランスデューサの長軸に沿って１アレイに、互いに対向するように配置された複数のトランスデューサ素子を含み、前記トランスデューサのトランスデューサ素子の有効幅は、隣接するトランスデューサ素子間の中心間距離と等しい若しくはそれ以上である。
【００１０】
別の観点において、超音波イメージングシステムは、当該システムのトランスデューサのトランスデューサ素子の有効幅が前記トランスデューサのピッチと等しい若しくはそれ以上になるように超音波信号を生成する手段と、前記取得された超音波信号を処理する手段とを含む。
【００１１】
当業者は、添付の詳細な説明を読んで理解すると、本出願の他の観点についてもさらに理解するであろう。
【図面の簡単な説明】
【００１２】
本出願は例を用いて図示しているが、添付の図面の図に限定されるものではない。図面の同様の参照番号は同様の要素を示している。
【図１】図１は、従来技術の１Ｄトランスデューサを図示する。
【図２】図２は、図１のトランスデューサに関する例示的な放射パターンを図示する。
【図３】図３は、例示的なイメージングシステムを図示する。
【図４】図４は、図３のシステムに関する例示的なイメージングトランスデューサ構成を図示する。
【図５】図５は、図４のトランスデューサアレイに関する例示的な放射パターンを図示する。
【図６】図６〜９は、図３のシステムに関する他の例示的なイメージングトランスデューサ構成を図示する。
【図７】図６〜９は、図３のシステムに関する他の例示的なイメージングトランスデューサ構成を図示する。
【図８】図６〜９は、図３のシステムに関する他の例示的なイメージングトランスデューサ構成を図示する。
【図９】図６〜９は、図３のシステムに関する他の例示的なイメージングトランスデューサ構成を図示する。
【図１０】図１０および１１は、例示的な方法を図示する。
【図１１】図１０および１１は、例示的な方法を図示する。
【発明を実施するための形態】
【００１３】
図３は、例えば超音波イメージングシステムなどのイメージングシステム３０２を図示する。前記イメージングシステム３０２はトランスデューサ３０４を含み、当該トランスデューサは直線形状、曲線状、円形状、またはその他の形状で配置された１次元または２次元素子アレイを含むことが可能である。前記図示のトランスデューサ３０４は、前記システムによって生成された画像におけるゲートローブ（ｇａｔｉｎｇ  ｌｏｂｅ）によるアーチファクトの低減を促進するように構成される。以下でより詳細に述べるように、これは、前記トランスデューサ３０４のピッチ（または、隣接する素子間の中心間距離）と等しい若しくはそれ以上の有効幅を有するトランスデューサ素子を用いることを含む。限定されない１実施形態において、前記有効幅は前記素子および／またはそれにより取得される前記データを空間的におよび／または時間的に交互配置することにより生成される。
【００１４】
送信回路３０６は、前記トランスデューサ３０４の素子の作動を制御し、これにより前記アレイに沿って、また所定の角度で所定の源から伝搬される光線を誘導および／または集光することが可能となる。受信回路３０８は、前記トランスデューサ３０４により受信されたエコーを受信する。制御装置３３０は、前記送信回路３０６および／または前記受信回路３０８を制御する。このような制御は、これに限定されるものではないが走査モード（例えば、Ａモード、Ｂモード、Ｃプレイン（ｐｌａｎｅ）など）を特定する工程、処理アルゴリズム（例えば、合成開口または非合成開口）を特定する工程、取得の間前記トランスデューサ３０４の素子を（例えば、電子的におよび／または物理的に）移動させる工程、走査を開始する工程などを含むことが可能である。前記制御装置３３０はまた、前記トランスデューサ３０４を制御する。これは、位置間で前記素子を物理的に移動させるアクチュエータおよび／または位置間で前記素子を電子的に移動させるマイクロプロセッサを制御する工程を含むことが可能である。
【００１５】
エコープロセッサ３３２は、前記受信されたデータを様々に処理する。このような処理は、前記エコーをビーム形成してサンプルにする（例えば、遅延するおよび加算する（サミング））工程、空間合成、および／またはその他の例えばＦＩＲフィルタリング、ＩＩＲフィルタなどの処理を含むことが可能であり、スペックルの減少および／または鏡面反射鏡による描出および／またはその他の処理を改善することを含むことが可能である。以下でより詳細に述べるように、合成開口アルゴリズムが利用される場合、前記プロセッサ３３２はまた、アルゴリズムメモリ３３４またはその他の領域を処理する工程において、対応する合成開口アルゴリズムに基づいた異なる取得データを結合するように構成することが可能である。前記プロセッサ３３２はまた、素子データからのより狭いピッチに対応するサブ素子データを合成するアルゴリズムを用いることが可能である。
【００１６】
走査変換器３３６は、例えば、前記データを表示用座標システムに変換することにより、前記取得されたデータを走査変換して表示用のデータを生成する。ディスプレイ３３８および／またはその他のディスプレイは、走査変換されたデータを表示するのに使用可能である。ユーザーインターフェース３２０は、制御装置３３０と相互作用する例えばボタン、ノブ、キーパッド、タッチスクリーンなどを含む様々な入力および／または出力装置、および／または視覚および／または聴覚出力装置を含む。
【００１７】
上記で簡単に説明したように、適切なトランスデューサ３０２は、当該トランスデューサ３０２のピッチと等しい若しくはそれ以上の有効幅を有する素子を含む。１実施例において、これは、前記素子の下位部分を空間を挟んで交互配置して（空間インタリーブ）、前記ピッチと等しい若しくはそれ以上の有効素子幅を生成することにより達成することが可能である。これは、図４〜７に関連して説明されている。
【００１８】
最初に図４を参照して、前記トランスデューサ３０２の下位部分（ｓｕｂ  ｐｏｒｔｉｏｎ）４００は、素子４０４（例えば、素子４０４１、４０４２、４０４３、４０４４、４０４５、４０４６、４０４７、および４０４８）を含み、これらは当該トランスデューサ３０２の長軸若しくは長手方向の軸４０５に沿って連続して配置される。前記トランスデューサ素子３０２は、合計１６、３２、６４、１９２、３８４、および／またはその他の数の前記素子４０４を含むことが可能である。
【００１９】
図示の実施形態において、各素子４０４は前記長軸若しくは長手方向の軸４０５の方向に突出するまたは延出する部分または延出部を有し、隣接または近接する素子４０４に対応する延出部が交互配置されるように互いに対して配置される。更に、前記トランスデューサ３０２は、長さ（Ｌ）４１４とピッチ（Ｐ）４１２とを有し、前記素子４０４の各々は、有効幅（Ｗ）４０６（突出端部から突出端部の間）を有し、これはピッチ４１２より大きい。
【００２０】
図５に示すように、図３および４の参照の続きとして幅４０６において、前記トランスデューサ３０２の素子４０４は、メインローブ５０６により近く且つグレーティングローブ５１０と当該メインローブ５０６との間にあるゼロ交差５１２を有する素子要素５０４を有する。このようにグレーティングローブ５１０は、前記素子４０４の撮像視野の外側にある。これを行う別の方法は、前記素子の幅を前記交互配置された延出部を介して効果的に増加させることにより、前記素子要素５０４を狭め、前記グレーティングローブ（ｇｒａｔｉｎｇ  ｌｏｂｅｓ）５１０が前記素子要素５０４の外側になるようにすることが可能である。結果として、前記素子１０４（図１）と比較して、グレーティングローブによるアーチファクトは一定のピッチ分減少される。
【００２１】
図４において、前記幅４０６は前記ピッチ４１２の約２倍（２ｘ）である。他の実施形態において、前記有効幅は、前記ピッチ４１２より大きくても小さくてもよい。一般に、前記ピッチの整数倍である幅を有する素子は、グレーティングローブの低減を促進するゼロ交差を伴う素子要素を有する。
【００２２】
次に図６を参照すると、下位部分６００は、素子６０４（例えば、素子６０４１、６０４２、６０４３、６０４４、６０４５、６０４６、６０４７、および６０４８）を含み、当該素子は前記トランスデューサ３０２の長軸若しくは長手方向の軸６０５に沿って配置される。この実施形態において、素子６０４は、前記長手方向の軸６０５の方向に１若しくはそれ以上の階段形状部分を含み、隣接または近接する素子６０４は、対応する階段形状部分を交互配置するように互いに対して配置される。前記トランスデューサ３０２はピッチ（Ｐ）６１２を有し、前記素子６０４の各々は有効幅（Ｗ）６０６を有し、当該有効幅は前記ピッチ６１２より大きいものであり、従って前記グレーティングローブは前記素子６０４の撮像視野の外側にある。
【００２３】
図４および６は、有効幅がトランスデューサピッチより大きい非矩形形状素子を有する限定されない２つの実施例を図示する。他の形状もまた本明細書において考えられる。例えばｃＭＵＴ、厚膜印刷、圧電コンポジットなどの技術を使用して、前記素子が前記ピッチより大きい有効幅を有するそのような形状および／またはその他の形状を有する素子を生成することが可能である。
【００２４】
次に図７を参照すると、図７Ａは複数の略矩形形状のサブ素子７０２を含む下位部分７００を図示する。図７Ｂは、不連続サブ素子を含む異なるサブ素子７０２が交互配置され、且つ異なるセットの電気経路７０３により電気接続されて比較的大きい素子７０４（例えば、７０４１、７０４２、７０４３、７０４４、７０４５、および７０４６）を形成するように構成された前記下位部分７００を示す。
【００２５】
例として、前記素子７０４１は、サブ素子７０２１、７０２３、７０２４、７０２５、および７０２７を含み、これらのサブ素子は前記電気経路７０３１を介して相互接続されて、未使用サブ素子７０２２と隣接素子７０４２のサブ素子７０２６とによりインターレース（飛び越し）される。図示の実施形態において、インターリーブ（交互配置）パターンは素子７０４間で同一である。他の実施形態において、前記素子７０４の少なくとも１つは、インターリーブサブ素子７０２の異なるパターンを使用して形成することが可能である。
【００２６】
図示の実施形態において、前記下位部分７００は、実質的に等しいサイズのサブ素子７０２を含む。代替の実施形態において、前記下位部分７００は２若しくはそれ以上の異なるサイズのサブ素子を含むことが可能である。例えば、前記下位部分７００は、２つのより小さいサブ素子（例えば７０２１および７０２２）を含み、その後に３つのサブ素子７０２３〜７０２５のサイズであるより大きいサブ素子を含むことが可能であり、このパターンまたは別のパターンの繰り返しが可能である。このようなサブ素子は、より大きいサブ素子と置き換えられる前記３つのサブ素子７０２３〜７０２５を除いて、図７（Ｂ）に示す前記下位部分を効果的に提供するため電気接続されることが可能である。
【００２７】
図４および６と同様に、図７Ｂの前記素子７０４１、７０４２、７０４３、７０４４、７０４５、および７０４６の各々は有効幅（Ｗ）７０６を有し、この有効幅は前記サブ素子と前記トランスデューサ３０２のピッチ（Ｐ）７１２とを組み合わせた実幅より大きい。結果として、この対応する素子要素は、グレーティングローブとメインローブとの間にゼロ交差を含むものであり、従って、前記グレーティングローブは前記素子７０４の撮像視野の外側にある。
【００２８】
図４〜７は、空間インターリーブ（交互配置）に関連する実施例を図示する。図８および９は、前記トランスデューサ３０２のピッチと等しい若しくはそれ以上の有効幅を有する素子を提供するための時間インターリーブ（時間による交互配置）に関連する実施例を図示する。
【００２９】
図８Ａおよび８Ｂは、素子８０４を有する下位部分８００の実施例を図示する。前記素子８０４の各々は、電気通信する複数の略矩形形状のサブ素子８０２を含む。前記素子８０４は、前記トランスデューサ３０２の長軸若しくは長手方向の軸８０５に沿って少なくとも第１の位置８２０と第２の位置８２２との間で移動するように構成される。図８Ａは前記第１の位置８２０にある前記下位部分８００を示し、図８Ｂは前記第２の位置８２２にある前記下位部分８００を示す。
【００３０】
この実施形態では、同じ素子を使用して２つの異なる前記位置８２０および８２２でデータを取得することが可能である。次に、合成開口アルゴリズムを使用して、前記取得されたデータを（例えば、加重平均または非加重平均で）結合し、前記ピッチより大きい有効幅を有する素子を生成することが可能である。この実施例において、前記素子８０４は、１つのサブ素子８０２全体（または、サブ素子８０４の半分）にシフトされる。このように１実施例において、図８Ｃに示すように、有効幅８０４'は前記サブ素子８０２の３つの幅とほぼ等しい。
【００３１】
図示の実施形態において、２つのサブ素子８０２は、１つの素子８０４を形成する。他の実施形態において、２つ前後のサブ素子８０２が素子８０４を形成する。図示の実施形態において、前記素子８０４は、前記軸８０５に沿って１つのサブ素子８０２の幅だけシフトされる。他の実施形態において、前記素子８０４は１つより多いまたは少ないのサブ素子８０２分シフトされる場合もある。
【００３２】
図８を続けて参照すると、１実施形態において、前記素子８０４は、機械的方法により位置８２０と位置８２２との間をシフトされる。この方法において、前記素子８０４は、アクチュエータ８１８または同様のものにより位置８２０と位置８２２との間を物理的に移動される。前記素子８０４は、データ取得サイクル（フレーム）または別のサイクルの間、位置８２０間でシフトされる。適切なシフト速度の一例は、約１〜２５ミリ秒（ｍＳ）であり、前記システムのフレームレート（例えば、１秒当たりの１０、１５、２５、５０などの画像数）によって決定されるものであり、これによりモーションアーチファクト（ｍｏｔｉｏｎ  ａｒｔｉｆａｃｔ）が低減される。前記素子を物理的に移動させることにより、同軸の数は素子の数と等しくなるものであり、有効素子の数と等しくならない。
【００３３】
別の実施形態において、前記素子８０４は、図９に示すように電気的方法により位置８２０と位置８２２との間でシフトされる。この方法では、マイクロプロセッサ９０２は、サブ素子８０２の様々なグループに接続する電気経路を（例えば、スイッチなどを介して）変化させて、前記素子８０４の異なるセットを形成する。例として、図９Ａは、第１の位置８２０にある前記素子８０４を示し、ここでは前記素子８０４は電気通信するサブ素子８０２１および８０２２により形成され、図９Ｂは第２の位置８２２にある前記素子８０４を示し、ここでは前記素子８０４は電気通信するサブ素子８０２２および８０２３により形成される。
【００３４】
上記の実施例において、前記トランスデューサ３０２は、直線アレイの素子として図示されている。他の実施形態において、前記アレイは曲線状であることが可能である。更に別の実施形態において、前記アレイは円形長軸（ｃｉｒｃｕｌａｒ  ｌｏｎｇ  ａｘｉｓ）を有する円形状であることが可能である。円形状アレイのトランスデューサにおいては、前記アレイを小回転させることにより、位置間で前記アレイをシフトさせる。このような構成では、一周する３６０個を超える素子を有するアレイを得ることが可能であり、同時に多くの素子の半分若しくはさらにそれ以下の物理的アレイを有することが可能である。
【００３５】
図８および９において、異なる取得データが結合されて、前記トランスデューサのピッチより大きい有効幅を有する素子が形成される。別の実施形態において、より細かいピッチに対応するサブ素子は複数の素子から合成され、これにより前記素子幅および／または有効素子は前記より細かいピッチと等しい若しくはそれ以上になることが可能である。１実施例において、これは、重複する開口部を部分的に取り去ることにより達成可能である。
【００３６】
図１０は、方法を図示する。
【００３７】
１００２において、データは、トランスデューサのピッチ（隣接するトランスデューサ素子間の中心間距離）と等しい若しくはそれ以上の有効幅を有する複数のトランスデューサ素子を含むイメージングトランスデューサを使用して取得される。
【００３８】
１００４において、前記イメージ（画像）データは任意に処理される。
【００３９】
１００６において、前記処理された画像データは保存および／または表示される。
【００４０】
図１１は、別の方法を図示する。
【００４１】
１１０２において、トランスデューサの長軸方向に沿って１アレイに、互いに対向するように配置された複数のトランスデューサ素子は、当該長軸に沿った少なくとも２つの位置の間を移動される。本明細書に記載されているように、これは、機械的、電子的、および／または別の方法で実行可能である。
【００４２】
１１０４において、データは前記少なくとも２つの位置の各々において取得される。
【００４３】
１１０６において、前記取得されたデータは、トランスデューサ素子の有効幅が当該トランスデューサ素子のピッチと等しい若しくそれ以上となるように時間的に交互配置される。
【００４４】
本明細書の方法における工程の順序は説明のために提供されているものであり、限定するものではないことを理解されたい。このように、１若しくはそれ以上の工程は異なる順序で行われることが可能である。更に、１若しくはそれ以上の工程は省くことが可能であり、および／または１若しくはそれ以上の追加の工程を加えることも可能である。
【００４５】
本明細書の方法は、コンピュータメモリ、非一時的記憶装置などのコンピュータ可読記憶媒体に格納、符号化、統合などされたコンピュータ実行可能命令を実行する１若しくはそれ以上のプロセッサにより実行されることが可能である。別の実施例において、前記コンピュータ実行可能命令は、一時的媒体または信号媒体に追加的にまたは代替的に保存される。
【００４６】
本明細書で検討した様々な実施形態は１次元トランスデューサに関連して説明されているが、本明細書での検討は例えば２次元イメージングトランスデューサなどの多次元トランスデューサにも適応可能であることを理解されたい。
【００４７】
本出願は様々な実施形態を参照しながら説明してきた。修正および変更は、本出願を読めば読んだ人は思いつくであろう。この様な全ての修正および変更は、添付の特許請求の範囲およびその均等物の範囲を逸脱しない限り、本発明に含まれるものと解釈することを意図する。
【図１】
2013543670.tif 000003
【図２】
2013543670.tif 000004
【図３】
2013543670.tif 000005
【図４】
2013543670.tif 000006
【図５】
2013543670.tif 000007
【図６】
2013543670.tif 000008
【図７】
2013543670.tif 000009
【図８】
2013543670.tif 000010
【図９】
2013543670.tif 000011
【図１０】
2013543670.tif 000012
【図１１】
2013543670.tif 000013
【手続補正書】
【提出日】平成25年9月20日(2013.9.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
イメージングトランスデューサ（３０２）であって、
前記トランスデューサの長軸方向に沿って１アレイに、互いに対向するように配置された複数のトランスデューサ素子（４０４、６０４、７０４、８０４）であって、前記トランスデューサのトランスデューサ素子の有効幅は隣接するトランスデューサ素子間の中心間距離と等しい若しくはそれ以上である、前記複数のトランスデューサ素子を有するイメージングトランスデューサ。
【請求項２】
請求項１記載のイメージングトランスデューサにおいて、前記隣接するトランスデューサ素子は、非矩形形状のトランスデューサ素子であるイメージングトランスデューサ。
【請求項３】
請求項２記載のイメージングトランスデューサにおいて、前記非矩形形状の隣接するトランスデューサ素子の各々は、前記長軸の方向に沿って延出する少なくとも１つの延出部を含み、他の素子に対向するように配置されるものであり、それにより、対応する延出部は交互配置されるものであるイメージングトランスデューサ。
【請求項４】
請求項１記載のイメージングトランスデューサにおいて、前記隣接するトランスデューサ素子の各々は、複数のサブトランスデューサ素子を含むものであるイメージングトランスデューサ。
【請求項５】
請求項４記載のイメージングトランスデューサにおいて、前記隣接するトランスデューサ素子のうちの１つの前記サブトランスデューサ素子の少なくとも１つは、前記隣接する別のトランスデューサ素子の前記サブトランスデューサ素子と長軸方向に沿って交互配置されるものであるイメージングトランスデューサ。
【請求項６】
請求項５記載の超音波イメージングシステムにおいて、さらに、
少なくとも２つの異なる位置からのデータを空間的に交互配置して、前記有効幅を生成するプロセッサ（３３２）を有するものであるイメージングトランスデューサ。
【請求項７】
請求項１記載の超音波イメージングシステムにおいて、さらに、
前記複数の素子を前記長軸方向に沿った少なくとも２つの異なる位置間で物理的に移動させるように構成されたアクチュエータ（８１８）を有するものであるイメージングトランスデューサ。
【請求項８】
請求項７記載のイメージングトランスデューサにおいて、前記複数の素子の各々の幅は前記中心間距離より小さく、前記トランスデューサは少なくとも前記２つの異なる位置においてデータを取得するように構成されるものであり、さらに、
前記少なくとも２つの異なる位置から取得されたデータを結合して、前記ピッチと等しい若しくはそれ以上の有効幅を生成するプロセッサ（３３２）を有するものであるイメージングトランスデューサ。
【請求項９】
請求項７または８のいずれかに記載のイメージングトランスデューサにおいて、前記プロセッサは、前記少なくとも２つの異なる位置からの前記データを時間的に交互配置して、前記有効幅を生成するものであるイメージングトランスデューサ。
【請求項１０】
請求項１記載のイメージングトランスデューサにおいて、さらに、
前記複数の素子を前記長軸方向に沿った少なくとも２つの異なる位置の間で電子的に移動させるマイクロプロセッサ（９０２）を有するものであるイメージングトランスデューサ。
【請求項１１】
請求項１０記載のイメージングトランスデューサにおいて、前記素子の各々は、電気通信する１セットのサブ素子を含み、前記制御装置は前記１セットのサブ素子内のサブ素子を電子的に切り替えて、前記素子を前記少なくとも２つの異なる位置間で移動させるものであるイメージングトランスデューサ。
【請求項１２】
請求項１記載のイメージングトランスデューサにおいて、最初のピッチは前記素子の幅より大きいものであり、さらに、
前記素子のより小さいピッチを合成することにより、前記有効幅を前記より小さい幅と等しい若しくはそれ以上にするプロセッサ（３３２）を有するものであるイメージングトランスデューサ。
【請求項１３】
請求項１〜１２のいずれか１つに記載のイメージングトランスデューサにおいて、前記有効幅は、前記ピッチの整数倍であるイメージングトランスデューサ。
【請求項１４】
請求項１〜１３のいずれか１つに記載のイメージングトランスデューサにおいて、前記素子の少なくとも１つにおける素子要素は、前記トランスデューサの放射パターンのゲートローブ（ｇａｔｉｎｇ  ｌｏｂｅ）とメインローブ（ｍａｉｎ  ｌｏｂｅ）との間に位置付けられるゼロ交差（ｚｅｒｏ  ｃｒｏｓｓｉｎｇ）を含むものであるイメージングトランスデューサ。
【請求項１５】
方法であって、
イメージングトランスデューサによりデータを取得する工程であって、このトランスデューサは、当該トランスデューサの長軸に沿って１アレイに、互いに対向するように配置された複数のトランスデューサ素子を含み、前記トランスデューサのトランスデューサ素子の有効幅は、隣接するトランスデューサ素子間の中心間距離と等しい若しくはそれ以上である、前記取得する工程を有する方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
更に図１および図２を参照して、前記素子１０４のうちの１つにおける素子要素２０４（当該素子要素は素子のイメージング領域または視野を定義する）と関連する前記トランスデューサアレイ１０２の例示的な放射パターン２０２は、前記アレイ１０２からの所与の距離および焦点における前記トランスデューサ１０２の長さ１１４の関数として示されている。前記放射パターン２０２は、メインローブ２０６と、サイドローブ２０８と、ゲートローブ（ｇａｔｉｎｇ  ｌｏｂｅ）２１０とを含む。図示されているように、前記メインローブ２０６に対する素子要素２０４のゼロ交差２１２の位置は、前記幅１０６に反比例し（例えば、約１／Ｗ）、前記メインローブ２０６に対する前記ゲートローブ２１０の位置は、前記ピッチ１１２に反比例している（例えば、約１／Ｐ）。
この構成において、前記ゲートローブ２１０は、前記ゼロ交差２１２と前記メインローブ２０６との間に位置しており且つ前記素子要素２０４の内部にあるため、前記素子１０４の視野またはイメージング領域内にある。不都合なことには、このようなグレーティングローブ（ｇｒａｔｉｎｇ  ｌｏｂｅ）は、アーチファクトを前記トランスデューサ１０２によって取得されたデータにより生成された画像の中に導入してしまう。このようなアーチファクトの例としては、明るい領域内部の暗い影、色の濃い領域の背後の影、血管端または血管のない組織部位における幽霊フロー（ｇｈｏｓｔ  ｆｌｏｗ）、および／またはその他のアーチファクトである。
このようなアーチファクトを減少させる１つの方法は、ピッチを減少させることにより大きなグレーティングローブを避けることである。これは、より狭い幅の素子１０４を用いることにより達成可能である。不都合なことには、より幅の狭い素子は、より貧弱な信号対雑音特性を有し、また当該素子と結合するケーブルによりインピーダンスの不整合がより大きくなる。更に、より幅の広い素子に対してより多くの幅の狭い素子が所与のアレイ開口部または長さに必要とされ、素子の数を増やすことは前記トランスデューサアレイのコスト増になりがちである。
この出願の発明に関連する先行技術文献情報としては、以下のものがある（国際出願日以降国際段階で引用された文献及び他国に国内移行した際に引用された文献を含む）。
【先行技術文献】
【特許文献】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
【特許文献１】  米国特許出願公開第２００６／００７０４５号明細書
【特許文献２】  国際公開第９０／００７９２号
【特許文献３】  特開２００４−０４０２５０号公報
【特許文献４】  米国特許第４５１６８３８号明細書
【特許文献５】  米国特許第６５９７０８５号明細書
【特許文献６】  米国特許第６８７９２７９号明細書
【特許文献７】  米国特許出願公開第２００８／０１４６９３８号明細書
【非特許文献】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
【非特許文献１】  ＢＡＥ  Ｍ  Ｈ  ＥＴ  ＡＬ："ＧＲＡＴＩＮＧ  ＬＯＢＥ  ＲＥＤＵＣＴＩＯＮ  ＩＮ  ＵＬＴＲＡＳＯＮＩＣ  ＳＹＮＴＨＥＴＩＣ  ＦＯＣＵＳＩＮＧ"，ＥＬＥＣＴＲＯＮＩＣＳ  ＬＥＴＴＥＲＳ，ｌＥＥ  ＳＴＥＶＥＮＡＧＥ，ＧＢ，ｖｏｌ．２７，ｎｏ．１４，４  Ｊｕｌｙ  １９９１（１９９１−０７−０４），ｐａｇｅｓ  １２２５−１２２７
【非特許文献２】  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｓｅａｒｃｈ  ｒｅｐｏｒｔ  ｆｏｒ  ＰＣＴ／ＩＢ２０１０／００２１４６  ｐｕｂｌｉｓｈｅｄ  ａｓ  ＷＯ  ２０１２／０２８８９６  Ａ１．
【非特許文献３】  ＳＭＩＴＨ  ＥＴ  ＡＬ．，Ｈｉｇｈ−Ｓｐｅｅｄ  Ｕｌｔｒａｓｏｕｎｄ  Ｖｏｌｕｍｅｔｒｉｃ  Ｉｍａｇｉｎｇ  Ｓｙｓｔｅｍ−Ｐａｒｔ  １：Ｔｒａｎｓｄｕｃｅｒ  Ｄｅｓｉｇｎ  ａｎｄ  Ｂｅａｍ  Ｓｔｅｅｒｉｎｇ，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｕｌｔｒａｓｏｎｉｃｓ，Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ，ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｎｔｒｏｌ，Ｍａｒｃｈ  １９９１，ｐａｇｅｓ  １００−１０８，ｖｏｌ．３８，ｎｏ．２．
【非特許文献４】  ＪＯＨＮＳＯＮ  ＥＴ  ＡＬ．，Ａｒｒａｙ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｉｎｇ：  ｃｏｎｃｅｐｔｓ  ａｎｄ  ｔｅｃｈｎｉｑｕｅｓ，１９９３，５３３  ｐａｇｅｓ，ＰＴＲ  Ｐｒｅｎｔｉｃｅ  Ｈａｌｌ，Ｅｎｇｌｅｗｏｏｄ  Ｃｌｉｆｆｓ，Ｎｅｗ  Ｊｅｒｓｅｙ（ａｂｓｔｒａｃｔ  ａｔｔａｃｈｅｄ）．
【非特許文献５】  ＣＨＩＡＯ  ＥＴ  ＡＬ．，Ａｐｅｒｔｕｒｅ  Ｆｏｒｍａｔｉｏｎ  ｏｎ  Ｒｅｄｕｃｅｄ−Ｃｈａｎｎｅｌ  Ａｒｒａｙｓ  Ｕｓｉｎｇ  ｔｈｅ  Ｔｒａｎｓｍｉｔ−Ｒｅｃｅｉｖｅ  Ａｐｏｄｉｚａｔｉｏｎ  Ｍａｔｒｉｘ，１９９６，ｐａｇｅｓ  １５６７−１５７１，１９９６  ＩＥＥＥ  Ｕｌｔｒａｓｏｉｎｉｃｓ  Ｓｙｍｐｏｓｉｕｍ．
【非特許文献６】  ＬＯＣＫＷＯＯＤ，ＥＴ  ＡＬ．，Ｏｐｔｉｍｉｚｉｎｇ  ｔｈｅ  Ｒａｄｉａｔｉｏｎ  Ｐａｔｔｅｒｎ  ｏｆ  Ｓｐａｒｓｅ  Ｐｅｒｉｏｄｉｃ  Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ  Ａｒｒａｙｓ，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｕｌｔｒａｓｏｎｉｃｓ，Ｆｅｒｒｏｅｌｅｃｔｒｏｎｉｃｓ，ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｎｔｒｏｌ，Ｊａｎｕａｒｙ  １９９６，ｐａｇｅｓ  １５−１９，ｖｏｌ．４３，ｎｏ．１．
【非特許文献７】  ＮＩＫＯＬＯＶ  ＥＴ  ＡＬ，Ａｐｐｌｉｃａｔｉｏｎ  ｏｆ  ｄｉｆｆｅｒｅｎｔ  ｓｐａｔｉａｌ  ｓａｍｐｌｉｎｇ  ｐａｔｔｅｒｎｓ  ｆｏｒ  ｓｐａｒｓｅ  ａｒｒａｙ  ｔｒａｎｓｄｕｃｅｒ  ｄｅｓｉｇｎ，Ｕｌｔｒａｓｏｎｉｃｓ，２０００，ｐａｇｅｓ  ６６７−６７１，ｖｏｌ．３７．
【非特許文献８】  ＴＥＺＵＫＡ  ＥＴ  ＡＬ．，Ａ  Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ  Ａｒｒａｙ  Ｐｒｏｂｅ  ｔｈａｔ  ｈａｓ  ａ  Ｈｕｇｅ  Ｎｕｍｂｅｒ  ｏｆ  Ａｃｔｉｖｅ  Ｃｈａｎｎｅｌｓ，２００３  ＩＥＥＥ  Ｕｌｔｒａｓｏｎｉｃｓ  Ｓｙｍｐｏｓｉｕｍ，２００３，ｐａｇｅｓ  ９６０−９６３．
【発明の概要】
【課題を解決するための手段】
【国際調査報告】
2013543670.tif 000014
2013543670.tif 000015
2013543670.tif 000016