(57)【要約】  不揮発性記憶装置をプログラミングする処理であって、隣接するワード線を同期結合することによってプログラミング速度をより速くすることができ、及び／又はプログラミングをより正確にすることができる。このプログラミング処理は、一群の接続された不揮発性記憶素子に接続された一組のワード線の電圧を引き上げるステップを含む。この一組のワード線は、選択ワード線と、この選択ワード線に隣接する非選択ワード線と、他の非選択ワード線と、を含む。この処理は、一組のワード線の電圧を引き上げた後、選択ワード線をプログラム電圧に更に引き上げるステップと、この選択ワード線をプログラム電圧に引き上げるステップと同時に、選択ワード線に隣接する非選択ワード線を一又は複数の電圧レベルに更に引き上げるステップとを含む。
2013530481.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶装置をプログラミングする方法であって、
一群の接続された不揮発性記憶素子に接続された、選択ワード線と、この選択ワード線に隣接する非選択ワード線と、他の非選択ワード線とを含む一組のワード線の電圧を引き上げるステップと、
前記一組のワード線の電圧を引き上げた後、前記選択ワード線をプログラム電圧に更に引き上げるステップと、
前記一組のワード線の電圧を引き上げた後、前記選択ワード線を前記プログラム電圧に引き上げる前記ステップと同時に、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに更に引き上げるステップと、
を含み、前記プログラム電圧により前記不揮発性記憶素子の少なくとも一つがプログラミングを受ける、方法。
【請求項２】
前記一群の接続された不揮発性記憶素子に接続された前記一組のワード線の電圧を引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線の電圧を第１の電圧に増加させるステップと、前記他の非選択ワード線の電圧を前記第１の電圧に増加させるステップと、を含み、
前記選択ワード線に隣接する前記非選択ワード線を引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線を前記第１の電圧よりも大きい第２の電圧に引き上げるステップを含む、
請求項１に記載の方法。
【請求項３】
前記選択ワード線に隣接する前記非選択ワード線を引き上げる前記ステップは、プログラミング中のプログラムディスターブを回避するために、前記選択ワード線に隣接する前記非選択ワード線を第２の電圧に引き上げるステップと、その後、前記選択ワード線に隣接する前記非選択ワード線をパス電圧に引き下げるステップと、を含む、
請求項１に記載の方法。
【請求項４】
前記一群の接続された不揮発性素子に接続された前記一組のワード線の電圧を引き上げる前記ステップは、
前記選択ワード線に隣接する前記非選択ワード線を前記プログラム電圧より低い中間電圧に引き上げるステップと、
前記選択ワード線に隣接する前記非選択ワード線を前記中間電圧に引き上げる前記ステップと同時に、前記他の非選択ワード線を前記プログラム電圧よりも低いパス電圧に引き上げるステップと、
前記選択ワード線に隣接する前記非選択ワード線を前記中間電圧に引き上げる前記ステップと同時に、前記選択ワード線を前記プログラム電圧よりも低いレベルに引き上げるステップと、を含む、
請求項１に記載の方法。
【請求項５】
前記一群の接続された不揮発性素子に接続された前記一組のワード線の電圧を引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線を第１の電圧に増加させるステップと、前記他の非選択ワード線の電圧を前記第１の電圧よりも大きい第２の電圧に増加させるステップと、を含み、
前記選択ワード線に隣接する前記非選択ワード線の電圧を引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線を前記第２の電圧よりも大きい第３の電圧に引き上げるステップを含み、
前記方法は更に、前記選択ワード線に隣接する前記非選択ワード線の電圧を前記第２の電圧に引き下げて、プログラミングの間、前記選択ワード線に隣接する前記非選択ワード線を前記第２の電圧に保持するステップを含む、
請求項１に記載の方法。
【請求項６】
前記選択ワード線に隣接する前記非選択ワード線を引き上げる前記ステップは、
前記選択ワード線に隣接する前記非選択ワード線を第１のレベルに引き上げて保持するステップと、
前記選択ワード線に隣接する前記非選択ワード線を前記第１のレベルから第２のレベルに引き上げてこの第２のレベルに保持するステップと、
前記選択ワード線に隣接する前記非選択ワード線を前記第２のレベルから第３のレベルに上げてこの第３のレベルに保持するステップと、を含む、
請求項１に記載の方法。
【請求項７】
前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線の電圧を所定の量だけ増加させるステップを含み、この所定の量はワード線の位置の関数である請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記一組のワード線の電圧を引き上げる前記ステップと、前記選択ワード線を引き上げる前記ステップと、前記選択ワード線に隣接する前記非選択ワード線を引き上げる前記ステップは、一連のサイクルで繰り返され、
前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線の電圧を所定の量だけ引き上げるステップを含み、この所定の量は連続するサイクルにおいて増加し、
前記プログラム電圧は連続するサイクルにおいて増加する、
請求項１から７のいずれか一項に記載の方法。
【請求項９】
前記一組のワード線の電圧を引き上げた後、前記選択ワード線を前記プログラム電圧に引き上げる前記ステップと同時に、前記選択ワード線に隣接するワード線の隣の前記非選択ワード線を一又は複数の電圧レベルに引き上げるステップを更に含む、
請求項１から８のいずれか一項に記載の方法。
【請求項１０】
複数の不揮発性記憶素子と、
これら複数の不揮発性記憶素子に接続されており、プログラミング処理のために、選択ワード線、この選択ワード線に隣接する非選択ワード線、及び他の非選択ワード線を含む、複数のワード線と、
前記複数の不揮発性記憶素子に接続された複数のビット線と、
前記ワード線及び前記ビット線を介して前記複数の不揮発性記憶素子と連通する一又は複数の管理回路と、を含み、
前記一又は複数の管理回路は前記ワード線の電圧を引き上げ、前記ワード線の電圧を引き上げた後に前記一又は複数の管理回路は前記選択ワード線をプログラム電圧に引き上げ、前記ワード線の電圧を引き上げた後に前記一又は複数の管理回路は前記選択ワード線を前記プログラム電圧に引き上げると同時に前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げる、不揮発性記憶装置。
【請求項１１】
前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を第１の電圧に引き上げることにより、かつ、前記他の非選択ワード線を前記第１の電圧よりも大きい第２の電圧に引き上げることにより、前記ワード線の電圧を引き上げ、
前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を前記第２の電圧に引き上げることにより、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げる、
請求項１０に記載の不揮発性記憶装置。
【請求項１２】
前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を第１の電圧に引き上げることにより、かつ、前記他の非選択ワード線を前記第１の電圧に引き上げることにより、前記ワード線の電圧を引き上げ、
前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を前記第１の電圧よりも大きい第２の電圧に引き上げることにより、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに上げる、
請求項１０に記載の不揮発性記憶装置。
【請求項１３】
前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を第１の電圧に引き上げて保持することと、前記選択ワード線に隣接する前記非選択ワード線を前記第１のレベルから第２のレベルに引き上げて保持することと、前記選択ワード線に隣接する前記非選択ワード線を前記第２のレベルから第３のレベルに引き上げることとにより、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げる、
請求項１０に記載の不揮発性記憶装置。
【請求項１４】
前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を第１の電圧に引き上げることにより、かつ、前記他の非選択ワード線の電圧を前記第１の電圧よりも大きい第２の電圧に引き上げることにより、前記ワード線の電圧を引き上げ、
前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を前記第２の電圧よりも大きい第３の電圧に引き上げることにより、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げ、
前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を前記第２の電圧に引き下げ、プログラミングの間、前記選択ワード線に隣接する前記非選択ワード線を前記第２の電圧に保持する、
請求項１０に記載の不揮発性記憶装置。
【請求項１５】
前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線の電圧を所定の量だけ引き上げることによって前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げ、前記所定の量はワード線の位置の関数である、請求項１０に記載の不揮発性記憶装置。
【請求項１６】
前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を前記プログラム電圧より低い中間電圧に引き上げることと、前記選択ワード線に隣接する前記非選択ワード線を前記中間電圧に引き上げるのと同時に前記他の非選択ワード線をパス電圧に引き上げることと、前記選択ワード線に隣接する前記非選択ワード線を前記中間電圧に引き上げるのと同時に前記選択ワード線を前記プログラム電圧より低いレベルに引き上げることとにより、前記ワード線の電圧を引き上げる、請求項１０に記載の不揮発性記憶装置。
【請求項１７】
前記一又は複数の管理回路は一連のサイクルにおいて、前記ワード線の電圧を繰り返し引き上げ、前記選択ワード線をプログラム電圧に繰り返し引き上げ、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに繰り返し引き上げ、
前記一又は複数の管理回路は、所定の量だけ前記選択ワード線に隣接する前記非選択ワード線を引き上げることにより、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げ、前記所定の量は連続するサイクルにおいて増加し、
前記プログラム電圧は連続するサイクルにおいて増加する、
請求項１０から１６のいずれか一項に記載の不揮発性記憶装置。
【請求項１８】
前記複数の不揮発性記憶素子はＮＡＮＤ型フラッシュメモリデバイスであり、
このＮＡＮＤ型フラッシュメモリデバイスは、選択されたＮＡＮＤ型フラッシュメモリデバイスを含み、
前記選択ワード線は前記選択されたＮＡＮＤ型フラッシュメモリデバイスに接続されており、
前記選択ワード線を前記プログラム電圧に引き上げることに応じて、前記選択されたＮＡＮＤ型フラッシュメモリデバイスはその閾値電圧を変化させる、
請求項１０から１７のいずれか一項に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶の技術に関する。
【背景技術】
【０００２】
半導体メモリ装置は、様々な電子デバイスで使われることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナル・デジタル・アシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び他の装置に使用されている。電気的消去・再書込み可能型読取専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も普及している不揮発性半導体メモリである。
【０００３】
ＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを採用している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。フローティングゲートの上に、そのフローティングゲートから絶縁されている制御ゲートが設けられている。トランジスタの閾値電圧は、フローティングゲートに保持されている電荷量によって制御される。即ち、そのソースとドレインの間の導通を可能にすべくトランジスタをオンするために制御ゲートに印加すべき電圧の最小量は、そのフローティングゲートの電荷量レベルにより制御される。
【０００４】
ＥＥＰＲＯＭ又はフラッシュメモリデバイス（フラッシュメモリ素子）にプログラミングを行う場合、典型的には、ビット線が接地されるとともに、制御ゲートにプログラム電圧が加えられる。チャネルからの電子がフローティングゲートへ注入される。フローティングゲートに電子が蓄積されると、フローティングゲートが負値に帯電し、メモリセルの閾値電圧が上昇し、メモリセルがプログラムされた状態となる。プログラミングに関するさらなる情報は、「Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｓｅｌｆ  Ｂｏｏｓｔｉｎｇ  Ｔｅｃｈｎｉｑｕｅ  Ｆｏｒ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」と題した米国特許第６，８５９，３９７号、及び、「Ｄｅｔｅｃｔｉｎｇ  Ｏｖｅｒ  Ｐｒｏｇｒａｍｍｅｄ  Ｍｅｍｏｒｙ」と題した米国特許第６，９１７，５４２号に開示されている。両文献の内容は、参照によりその全体を本明細書に組み込まれる。
【０００５】
一部のＥＥＰＲＯＭ及びフラッシュメモリデバイスは、電荷の２つの範囲を記憶するために使用されるフローティングゲートを備える。従って、メモリセルは、２つの状態の間で、プログラム又は消去される。消去状態及びプログラム状態の各々は、データ「１」及びデータ「０」に相当する。そのような装置は、バイナリデバイスと呼ばれることがある。
【０００６】
マルチステートフラッシュメモリセルは、多数の、明確な許容されている閾値電圧範囲を特定することによって実施される。明確な閾値電圧範囲の各々は、データビットの集合に関する所定の値に相当する。メモリセルにプログラムされたデータと、メモリセルの閾値電圧範囲との間の詳細な関係は、セルのために採用されるデータ符号化方式に依存する。例えば、参照によりその全体を本明細書に組み込まれる、米国特許第６，２２２，７６２号及び米国特許出願公表第２００４／０２５５０９０号は、マルチステートフラッシュメモリセルの多様なデータ符号化方式を説明する。
【０００７】
プログラムされるセルの制御ゲートにプログラム電圧を印加するために、このプログラム電圧が適切なワード線に印加される。ＮＡＮＤ型フラッシュメモリでは、更にそのワード線は、同じワード線を用いる複数のＮＡＮＤストリングのそれぞれに含まれる一のセルに接続されている。問題は、同じワード線に接続された他のメモリセルをプログラムすることなしにこのワード線上の１個のメモリセル（あるいは一部のメモリセル）をプログラムする必要がある場合に起こる。プログラム電圧は一のワード線に接続された全てのメモリセルに印加されるため、このワード線上の選択されていないセル（プログラムされるべきではないメモリセル）は意図せずプログラムされてしまう可能性がある。選択されていないメモリセルへの意図的でないプログラミングは「プログラムディスターブ（ｐｒｏｇｒａｍ  ｄｉｓｔｕｒｂ）」と呼ばれる。
【０００８】
プログラムディスターブを回避するためにいくつかの技術を用いることができる。「セルフブースティング（ｓｅｌｆ  ｂｏｏｓｔｉｎｇ）として知られる一の方法において、選択されていないビット線（非選択ビット線）が電気的に絶縁され、プログラミング中にこの非選択ビット線にパス電圧（例えば７〜１０ボルト）が印加される。選択されていないワード線（非選択ワード線）は非選択ビット線と結合してこの非選択ビット線のチャネルに電圧を流し、これによりプログラムディスターブを減少させる。セルフブーストによってチャネル内の電圧がブースト（上昇）し、これによりトンネル酸化膜の電圧が降下してプログラムディスターブが防止される。
【０００９】
プログラムディスターブを回避するための他の技術には、ローカルセルフブースティング（Ｌｏｃａｌ  Ｓｅｌｆ  Ｂｏｏｓｔｉｎｇ  （「ＬＳＢ」））及び消去エリアセルフブースティング（Ｅｒａｓｅｄ  Ａｒｅａ  Ｓｅｌｆ  Ｂｏｏｓｔｉｎｇ  （「ＥＡＳＢ」））が含まれる。ＬＳＢ及びＥＡＳＢは、以前プログラムされたメモリセルのチャネルを、プログラミングが禁じられているメモリセルのチャネルから絶縁しようとするものである。ＬＳＢ技術によって、プログラミング中のメモリセルのためのビット線は接地され、かつ、プログラミングを禁じられているメモリセルを備えるストリングのビット線はＶｄｄとなっている。プログラム電圧は選択されたワード線（選択ワード線）に流される。選択ワード線に隣接するワード線はゼロボルトであり、残りの非選択ワード線はＶｐａｓｓである。ＥＡＳＢは、ソース側に隣接するワード線のみがゼロボルトであること以外はＬＳＢと同様である。修正消去エリアセルフブースティング（Ｒｅｖｉｓｅｄ  Ｅｒａｓｅｄ  Ａｒｅａ  Ｓｅｌｆ  Ｂｏｏｓｔｉｎｇ  （「ＲＥＡＳＢ」））はＥＡＳＢの変更態様である。
【００１０】
各ブースティング技術及びプログラミング技術を用いて信号をワード線において送信する必要がある。一般に、ワード線は無視できない抵抗及びコンデンサを有しており、ＲＣ時定数が大きくなる。結果として、全てのＮＡＮＤフラッシュ書き込み速度は、ワード線が目標のプログラム電圧に到達するのをこのシステムが待っている時間によって低下する。このシステムがワード線のＲＣ遅延を完全に補償するために書き込み処理の速度を低下させることをしない場合、所定のプログラミング電圧でプログラミング中のメモリセルの閾値電圧分布（「自然のＶｔ分布」）は拡張してしまう。ドライバに接続されたワード線の端部に近いメモリセルはより高い閾値電圧を有し、このワード線の他端にあるメモリセルはより低い閾値電圧を有することになる。自然のＶｔ分布が広くなると、データプログラミングが遅くなったり、プログラムディスターブがひどくなったり、最終プログラム分布が広くなったりと、多くの有害な影響がある。
【図面の簡単な説明】
【００１１】
【図１】ＮＡＮＤストリングの平面図である。
【図２】ＮＡＮＤストリングの等価回路図である。
【図３】不揮発性記憶システムのブロック図である。
【図４】メモリアレイの一実施形態を表すブロック図である。
【図５】センスブロックの一実施形態を表すブロック図である。
【図６】一組の閾値電圧分布の例、及びプログラミング処理の例を表している。
【図７】一組の閾値電圧分布の例、及びプログラミング処理の例を表している。
【図８Ａ】一組の閾値電圧分布の例、及びプログラミング処理の例を表している。
【図８Ｂ】一組の閾値電圧分布の例、及びプログラミング処理の例を表している。
【図８Ｃ】一組の閾値電圧分布の例、及びプログラミング処理の例を表している。
【図９】閾値電圧分布と、メモリセルに記憶されたデータとの関係の一例を示す表である。
【図１０】不揮発性記憶装置を作動させるための処理の一実施形態を記載するフローチャートである。
【図１１】不揮発性記憶装置を作動させるための処理の一実施形態を記載するフローチャートである。
【図１２】不揮発性記憶装置のプログラミング動作を行うための処理一実施形態を記載するフローチャートである。
【図１３】様々な実施形態において、プログラミングパルスを印加するときの様々な信号の挙動を記載するタイミング図である。
【図１４】様々な実施形態において、プログラミングパルスを印加するときの様々な信号の挙動を記載するタイミング図である。
【図１５】様々な実施形態において、プログラミングパルスを印加するときの様々な信号の挙動を記載するタイミング図である。
【図１６】様々な実施形態において、プログラミングパルスを印加するときの様々な信号の挙動を記載するタイミング図である。
【図１７】様々な実施形態において、プログラミングパルスを印加するときの様々な信号の挙動を記載するタイミング図である。
【図１８】不揮発性記憶装置のためのプログラミング動作を行うための処理の一実施形態を記載するフローチャートである。
【発明を実施するための形態】
【００１２】
隣接するワード線の同期結合によってより速いプログラミング速度及び／又はより正確なプログラミングを達成することができる、不揮発性記憶装置をプログラミングするための処理を開示する。例えば、選択ワード線（例えば、プログラミングのために選択された一又は複数のメモリセルに接続されたワード線）及びこれに隣接するワード線のために最適化された波形を使用することができ、これは、まず両ワード線を一又は複数の中間レベルに引き上げ、同時に、選択ワード線及びこれに隣接するワード線を個々の目標レベルに引き上げるものである。
【００１３】
本願に開示される技術を実行可能な不揮発性記憶システムの一例は、２つの選択ゲートの間に複数のトランジスタの直列接続を含むＮＡＮＤ構造を用いるフラッシュメモリシステムである。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、（ドレイン側）選択ゲート１２０と（ソース側）選択ゲート１２２の間に挟まれている、直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ビットコンタクト１２６を介してＮＡＮＤストリングをビット線に接続している。選択ゲート１２２は、ＮＡＮＤストリングをソース線１２８に接続している。選択ゲート１２０は、選択線ＳＧＤに適切な電圧を加えることによって制御される。選択ゲート１２２は、選択線ＳＧＳに適切な電圧を加えることによって制御される。トランジスタ１００、１０２、１０４、及び１０６の夫々は、制御ゲートとフローティングゲートを有している。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワード線ＷＬ３に接続されており、制御ゲート１０２ＣＧはワード線ＷＬ２に接続されており、制御ゲート１０４ＣＧはワード線ＷＬ１に接続されており、制御ゲート１０６ＣＧはワード線ＷＬ０に接続されている。
【００１４】
図１と図２は、ＮＡＮＤストリング内の４個のメモリセルを示しているが、４個のメモリセルの使用は単に一例として提示されている点に留意されたい。ＮＡＮＤストリングは、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい。例えば、ＮＡＮＤストリングによっては８個、１６個、３２個、６４個、１２８個などの数のメモリセルを有していてよい。本明細書の説明は、いかなる特定個数のメモリセルを有するＮＡＮＤストリングにも限定されない。一実施形態は、６６個のメモリセルを備えたＮＡＮＤストリングを使用する。６６個のメモリセルのうち、６４個のメモリセルはデータを記憶し、メモリセルの２個はデータを記憶しないためダミーメモリセルとされる。
【００１５】
ＮＡＮＤ構造を用いたフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのＮＡＮＤストリングを含んでいる。各ＮＡＮＤストリングは、選択線ＳＧＳによって制御されるソース選択ゲートによって共通ソース線に接続されているとともに、選択線ＳＧＤによって制御されるドレイン選択ゲートによって関連するビット線に接続されている。各ビット線とそのビット線にビット線コンタクトを介して接続されている夫々のＮＡＮＤストリングは、メモリセルアレイの列を構成する。ビット線は、複数のＮＡＮＤストリングによって共有されている。典型的には、ビット線は、ワード線と直交する方向でＮＡＮＤストリングの頂部を通っており、１のセンスアンプと接続されている。
【００１６】
ＮＡＮＤ型のフラッシュメモリ及びそれらの動作に関連する例は、以下の米国特許／特許出願に記載されており、それらの引用文献は、その全体が参照により本明細書に組み込まれる。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、及び、米国特許出願公開第ＵＳ２００３／０００２３４８号。
【００１７】
ＮＡＮＤ型フラッシュメモリに加えて、他の種類の不揮発性記憶装置もまた用いることができる。例えば、不揮発性装置は、電荷を蓄える誘電体層を用いたメモリセルによって製造されてもよい。前述した導電性のフローティングゲート素子の代わりに、誘電体層が用いられる。誘電体記憶素子を用いたメモリ装置が、「ＮＲＯＭ：  Ａ  Ｎｏｖｅｌ  Ｌｏｃａｌｉｚｅｄ  Ｔｒａｐｐｉｎｇ，  ２−Ｂｉｔ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、２１巻、１１号、２０００年１１月、５４３から５４５ページに、Ｅｉｔａｎらによって開示されている。ＯＮＯ誘電層は、ソース拡散領域とドレイン拡散領域の間のチャンネルを横切って伸びている。あるデータビットの電荷がドレインに近接した誘電層内に局在し、他のデータビットの電荷がドレインに近接した誘電層内に局在する。例えば、米国特許第５，７６８，１９２号及び６，０１１，７２５号では、２つの酸化シリコン層に挟まれたトラップ用の誘電層を有する不揮発性メモリセルが開示されている。マルチステートのデータ記憶は、誘電層内の空間的に離れた電荷蓄積領域の２値の状態を、別々に読み出すことで行われる。ＭＯＮＯＳ又はＴＡＮＯＳ型の構成あるいはナノ結晶に基づく不揮発性記憶装置も利用できる。他のタイプの不揮発性記憶装置も使用できる。
【００１８】
図３は、メモリセル（例えば、ＮＡＮＤ型マルチステートフラッシュメモリ）の１ページに対して読み出し及びプログラミングを行う、読み出し／書き込み回路を備える不揮発性記憶デバイス２１０を示している。メモリデバイス２１０は、１つ以上のメモリダイ又はチップ２１２を有していてもよい。メモリダイ２１２は、メモリセルの（２次元又は３次元の）アレイ２００、制御回路２２０、及び、読み出し／書き込み回路２３０Ａと２３０Ｂを有する。一実施形態では、様々な周辺回路によるメモリアレイ２００へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセス線及び回路の密度が半分に低減される。読み出し／書き込み回路２３０Ａ及び２３０Ｂは、複数のセンスブロック３００を有しており、それらのセンスブロック３００によって１ページのメモリセルを並列に読み出し又はプログラムすることができる。メモリアレイ２００は、行デコーダ２４０Ａと２４０Ｂを介したワード線と、列デコーダ２４２Ａと２４２Ｂを介したビット線によってアドレス指定される。典型的な実施形態では、コントローラ２４４は、１つ以上のメモリダイ２１２のような同じメモリデバイス２１０（例えば、取り外し可能なストレージカード又はパッケージ）内に含まれる。命令及びデータは、線２３２を介してホストとコントローラ２４４の間で転送され、また、線２３４を介してコントローラと１つ以上のメモリダイ２１２の間で転送される。
【００１９】
制御回路２２０は、読み出し／書き込み回路２３０Ａと２３０Ｂと協調して、メモリアレイ２００に対してメモリ動作を実行する。制御回路２２０は、ステートマシン２２２、オンチップアドレスデコーダ２２４、及び電力制御モジュール２２６を有している。ステートマシン２２２は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ２２４は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ２４０Ａ、２４０Ｂ、２４２Ａ及び２４２Ｂによって用いられるハードウェアアドレスとの間にアドレスインタフェースを提供する。電力制御モジュール２２６は、メモリ動作中のワード線及びビット線に供給される電力及び電圧を制御する。一実施形態では、電力制御モジュール２２６は、供給電力より大きな電圧を作り出すことができる一つ以上のチャージポンプを有する。制御回路２２０は、列デコーダ２４２Ａ及び２４２Ｂだけでなく行デコーダ２４０Ａ及び２４０Ｂにアドレス線ＡＤＤＲを提供する。列デコーダ２４２Ａ及び２４２Ｂは、データＩ／Ｏと表示された信号線を介してコントローラ２４４にデータを提供する。
【００２０】
一実施形態において、コントローラ２４４はメモリチップ２１２とは異なるダイ（あるいは集積回路）に実装される。いくつかの実施形態では、コントローラ２４４はホスト及び制御回路２２０更にはデコーダに接続されている。いくつかの実施形態では、コントローラ２４４は読み出し／書き込み回路に接続されている。
【００２１】
一実施形態において、制御回路２２０、電力制御回路２２６、デコーダ回路２２４、ステートマシン回路２２２、デコーダ回路２４２Ａ、デコーダ回路２４２Ｂ、デコーダ回路２４０Ａ、デコーダ回路２４０Ｂ、読み出し／書き込み回路２３０Ａ、読み出し／書き込み回路２３０Ｂ、及び／もしくはコントローラ２４４のうちの１つ又は任意の組み合わせは一又は複数の管理回路と呼ばれ得る。一又は複数の管理回路は本明細書中に記載された処理を行う。
【００２２】
図４は、メモリアレイ２００の例示的な構成を示す。一実施形態においては、メモリセルのアレイは、メモリセルの多数のブロック（例えば、ブロック０〜１０２３、又は別の量のブロック）に区分される。フラッシュメモリシステムでは一般的であるが、ブロックは消去の単位である。すなわち、各ブロックは、同時に消去される最小数のメモリセルを含む。他の消去単位も採用してもよい。
【００２３】
ブロックは、ビット線（たとえば、ビット線ＢＬ０〜ＢＬ６９，６２３）及びワード線（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３）を介してアクセスされる一組のＮＡＮＤストリングを含む。図４は、直列接続されることでＮＡＮＤストリングを構成している４つのメモリセルを示している。各ＮＡＮＤストリングに４つのセルが含まれることが示されているが、４つよりも多いセル又は少ないセルを使用してもよい（たとえば、１６、３２、６４、１２８又は別の数のメモリセルがＮＡＮＤストリング上にあってもよい）。ＮＡＮＤストリングの１つの端子は（選択ゲートドレイン線ＳＧＤに接続された）ドレイン選択ゲートを介して対応するビット線に接続されており、別の端子は（選択ゲートソース線ＳＧＳに接続された）ソース選択ゲートを介してソース線に接続されている。
【００２４】
各ブロックは、一般的に、多数のページに区分されている。一実施形態において、ページがプログラミングの単位である。他のプログラミング単位を採用してもよい。一又は複数ページのデータは、一般的に、メモリセルの１つの行に記憶される。例えば、一又は複数ページのデータは、共通ワード線に接続されたメモリセルに記憶されてもよい。ページは、一又は複数のセクターを記憶することができる。セクターは、ユーザーデータ及びオーバーヘッドデータ（システムデータとも呼ばれる）を含む。ユーザーデータのセクターは、例えば５１２バイトであり、磁気ディスクドライブのセクターのサイズに対応する。また、種々のサイズのブロック、ページ、及びセクターを採用することができる。さらに、ブロックは６９６２４本、又はこれより多い、又はこれより少ないビット線を有しうる。
【００２５】
図５は、センスモジュール４８０と呼ばれるコア部と、共通部４９０とに仕切られた個々のセンスブロック３００のブロック図である。一実施形態において、各ビット線に対する個別のセンスモジュール４８０と、一組の複数のセンスモジュール４８０に対する１つの共通部４９０とがある。一例においては、センスブロックは１つの共通部４９０と８つのセンスモジュール４８０を含む。グループ内のセンスモジュールの各々は、データバス４７２を介して関連する共通部と通信する。一例が米国特許出願公開第２００６／０１４０００７号に開示されており、その全体が参照によって本明細書に組み込まれる。
【００２６】
センスモジュール４８０は、接続されたビット線の伝導電流が所定のレベルより高いか低いかを判断するセンス回路４７０を有する。一部の実施形態では、センスモジュール４８０は、一般にセンスアンプと呼ばれる回路を含む。また、センスモジュール４８０は、接続されたビット線上の電圧状態を設定するために使用されるビット線ラッチ４８２を含む。たとえば、ビット線ラッチ４８２にラッチされた所定の状態によって、メモリセルをプログラミングからロックアウトするために、接続されたビット線が、プログラム抑止を指定する状態（たとえば、Ｖｄｄ）にプルされる。
【００２７】
共通部４９０は、プロセッサ４９２、一組のデータラッチ４９４、及び、一組のデータラッチ４９４とデータバス４２０の間に接続されているＩ／Ｏインターフェース４９６を備えている。プロセッサ４９２は計算を実行する。例えば、その機能の１つは、検出されたメモリセルに記憶されるデータを特定し、特定したデータを一組のデータラッチに記憶することである。一組のデータラッチ４９４は、読出し動作中にプロセッサ４９２によって特定されたデータビットを記憶するために使用される。また、一組のデータラッチ４９４は、プログラム動作中にデータバス４２０からインポートされるデータビットを記憶するために使用される。インポートされたデータビットは、メモリにプログラムすることが意図された書込みデータを表わす。Ｉ／Ｏインターフェース４９６は、データラッチ４９４とデータバス４２０の間のインターフェースを提供する。
【００２８】
読出し中又は検出中に、システムの動作は、アドレス指定されたメモリセルに対する種々の制御ゲート電圧の供給を（電力制御２２６を用いて）制御するステートマシン２２２の制御下にある。メモリによってサポートされる様々なメモリ状態に対応する様々な所定の制御ゲート電圧を順次印加するときに、センスモジュール４８０はこれらの電圧の１つでトリップすることがあり、出力がバス４７２を介してセンスモジュール４８０からプロセッサ４９２に提供される。その時点で、プロセッサ４９２は、センスモジュールがトリップしたことと入力線４９３を介したステートマシンからの印加制御ゲート電圧に関する情報とを考慮することによって、結果として得られるメモリ状態を判断する。その後、プロセッサ４９２は、メモリ状態に関する２進コードを計算し、結果として得られたデータビットをデータラッチ４９４に記憶する。コア部の別の実施形態においては、ビット線ラッチ４８２は、２つの役目、すなわち、センスモジュール４８０の出力をラッチするラッチとしての機能と上記のビット線ラッチとしての機能の両方を果たす。
【００２９】
一部の実施例が複数のプロセッサ４９２を含むことが予想される。一実施形態においては、各プロセッサ４９２は、出力線の各々がともにワイヤードＯＲ接続されるような出力線（図５では図示省略）を含む。一部の実施形態においては、出力線はワイヤードＯＲ線に接続される前に反転される。この構成は、ワイヤードＯＲ線を受けるステートマシンがプログラムされているすべてのビットが所望レベルに達したことを判断することができるので、プログラム検証処理中にプログラミング処理が終了したことを素早く判断することができる。例えば、各ビットがその所望レベルに達すると、そのビットに対する論理０がワイヤードＯＲ線に送られる（又は、データ１が反転される）。すべてのビットがデータ０を出力すると（又は、データ１が反転されると）、ステートマシンはプログラミング処理を終了すべきことを認識する。各プロセッサが８つのセンスモジュールと通信する実施形態においては、ステートマシンは（一部の実施形態において）ワイヤードＯＲ線を場合によっては８回読み出す必要があるか、又は、ステートマシンがワイヤードＯＲ線を１回読み出すだけで済むように、関連するビット線の結果を蓄積する論理がプロセッサ４９２に追加される。
【００３０】
データラッチスタック４９４は、センスモジュールに対応するデータラッチのスタックを含んでいる。一実施形態においては、１つのセンスモジュール４８０当たり３個の（又は、４個、又は別の数の）データラッチがある。一実施形態において、ラッチは各々が１ビットである。
【００３１】
プログラム中又は検証中に、プログラムされるべきデータは、データバス４２０から一組のデータラッチ４９４に記憶される。検証処理中に、プロセッサ４９２は所望のメモリ状態に対する検証されるメモリ状態をモニタする。２つの状態が一致していると、プロセッサ４９２は、ビット線がプログラム抑止を示す状態となるようにビット線ラッチ４８２を設定する。これによって、ビット線に結合されているメモリセルは、その制御ゲートでプログラミングパルスを受けても、さらにプログラムされることが抑止される。他の実施形態においては、プロセッサは最初にビット線ラッチ４８２をロードし、検出回路は検証処理中にこれを抑止値に設定する。
【００３２】
一部の実施形態において（ただし、必須ではないが）、データラッチはシフトレジスタとして実現され、これによって、シフトレジスタに記憶された並列データがデータバス４２０用のシリアルデータに変換され、かつ、この逆の変換が行われる。好ましい一実施形態においては、メモリセルの読出し／書込みブロックに対応するすべてのデータラッチは一緒にリンクされてブロックシフトレジスタを形成する場合があり、これによって、データのブロックがシリアル転送によって入力又は出力されるようになる。特に、読出し／書込みモジュールのバンクは、データラッチのセットの各々が読出し／書込みブロック全体に対してシフトレジスタの一部であるかのように順次データをデータバス内に、又は、データバスからシフトするように調整される。
【００３３】
検出動作及びセンスアンプに関するさらなる情報は、（１）２００４年３月２５日に公開された「Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｎｄ  Ｍｅｔｈｏｄ  Ｗｉｔｈ  Ｒｅｄｕｃｅｄ  Ｓｏｕｒｃｅ  Ｌｉｎｅ  Ｂｉａｓ  Ｅｒｒｏｒｓ」と題する米国特許出願公開第２００４／００５７２８７号、（２）２００４年６月１０日に公開された「Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｎｄ  Ｍｅｔｈｏｄ  ｗｉｔｈ  Ｉｍｐｒｏｖｅｄ  Ｓｅｎｓｉｎｇ」と題する米国特許出願公開第２００４／０１０９３５７号、（３）米国特許出願公開第２００５／０１６９０８２号、（４）２００５年４月５日に出願された発明者Ｊｉａｎ  Ｃｈｅｎによる「Ｃｏｍｐｅｎｓａｔｉｎｇ  ｆｏｒ  Ｃｏｕｐｌｉｎｇ  Ｄｕｒｉｎｇ  Ｒｅａｄ  Ｏｐｅｒａｔｉｏｎｓ  ｏｆ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」と題する米国特許出願公開第２００６／０２２１６９２号、及び（５）２００５年１２月２８日に出願された発明者Ｓｉｕ  Ｌｕｎｇ  Ｃｈａｎ及びＲａｕｌ−Ａｄｒｉａｎ  Ｃｅｒｎｅａによる「Ｒｅｆｅｒｅｎｃｅ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ  Ｆｏｒ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」と題する米国特許出願公開第２００６／０１５８９４７号に開示されている。ここに掲げた５つの特許文献はすべて、その全体が参照によって本明細書に組み込まれる。
【００３４】
成功したプログラミング処理（検証を伴う）の終わりには、メモリセルの閾値電圧は適宜、プログラムされたメモリセルのための一又は複数の閾値分布内にあるか、消去されたメモリセルのための閾値分布内にあるべきである。図６は、各メモリセルが２ビットのデータを記憶する際のメモリセルアレイのための閾値電圧分布（データ状態に対応する）の例を示している。しかしながら、他の実施形態では各メモリセルにつき２ビットのデータよりも多くても少なくてもよい（例えば、各メモリセルにつき３ビット、４ビットあるいはそれ以上）。本明細書において記載した技術は各メモリセルにおいて特定のビット数に限定されない。
【００３５】
図６は、消去されたメモリセルのための第１の閾値電圧分布Ｅを示している。プログラムされたメモリセルのための３つの閾値電圧分布Ａ、Ｂ及びＣも表されている。一実施形態において、Ｅ分布における閾値電圧は負であり、Ａ、Ｂ及びＣ分布における閾値電圧は正である。図６のそれぞれ異なる閾値電圧分布は、一組のデータビットのために予め決められた値に対応している。メモリセルにプログラムされたデータと、メモリセルの閾値電圧レベルとの間の具体的な関係は、メモリセルのために採用されたデータ符号化方式に依存する。例えば、米国特許第６，２２２，７６２号及び米国特許出願公開第２００４／０２５５０９０号（参照によりその全体が本明細書に組み込まれる）は、マルチステートフラッシュメモリセルのための様々なデータ符号化方式を記載している。一実施形態においては、フローティングゲートの閾値電圧が誤ってその近傍の物理状態にシフトした場合に１つのビットだけが影響を受けるように、グレイコード割当を用いてデータ値が閾値電圧範囲に割り当てられる。一例では、「１１」が閾値電圧範囲Ｅ（状態Ｅ）に割り当てられ、「１０」が閾値電圧範囲Ａ（状態Ａ）に、「００」が閾値電圧範囲Ｂ（状態Ｂ）に、「０１」が閾値電圧範囲Ｃ（状態Ｃ）に割り当てられる。しかしながら、他の実施形態においてはグレイコードは用いられない。図６は４つの状態を示しているが、本発明はこれら以外の複数の状態（４つの状態よりも多い又は少ない状態）の構成を含むことができる。
【００３６】
図６は、メモリセルからデータを読み出すための、３つの読み出し基準電圧（読み出し比較レベル若しくは読み出し比較値とも呼ばれる）であるＶｒａ，Ｖｒｂ及びＶｒｃを示している。所定のメモリセルの閾値電圧がＶｒａ，Ｖｒｂ及びＶｒｃよりも高いか低いかをテストすることによって、このシステムはメモリセルがどの状態にあるかを判定することができる。例えば、メモリセルがＶｒａよりも低い閾値電圧を有する場合、これは状態Ｅにあると推定される。メモリセルがＶｒｂより低くかつＶｒａより高い閾値電圧を有する場合、これは状態Ａにあると推定される。メモリセルがＶｒｃより低くかつＶｒｂより高い閾値電圧を有する場合、これは状態Ｂにあると推定される。メモリセルがＶｒｃより高い閾値電圧を有する場合、これは状態Ｃにあると推定される。
【００３７】
図６は、３つの検証基準電圧（検証比較値若しくは検証比較レベルとも呼ばれる）であるＶｖａ，Ｖｖｂ及びＶｖｃも示している。メモリセルを状態Ａにプログラミングする際、このシステムは、このメモリセルがＶｖａよりも高いあるいは同等の閾値電圧を有するかをテストする。メモリセルを状態Ｂにプログラミングする際、このシステムは、これらのメモリセルがＶｖｂよりも高いあるいは同等の閾値電圧を有するかをテストする。メモリセルを状態Ｃにプログラミングする際、このシステムは、これらのメモリセルがＶｖｃよりも高いあるいは同等の閾値電圧を有するかをテストする。
【００３８】
一実施形態において、フルシーケンスプログラミングとして知られるように、メモリセルは消去状態Ｅからプログラムされた状態（プログラム状態）Ａ、Ｂ又はＣのいずれかに直接プログラムすることができる。例えば、プログラムされるべき一群のメモリセルは、この全てのメモリセルが消去状態Ｅになるようにまず消去される。次に、メモリセルを状態Ａ，Ｂ又はＣに直接プログラムするためにプログラミング処理が用いられる。いくつかのメモリセルが状態Ｅから状態Ａにプログラムされる間、他のメモリセルは状態Ｅから状態Ｂへ、及び／又は状態Ｅから状態Ｃへプログラムされる。
【００３９】
図７は、２つの異なるページ（下位ページ及び上位ページ）のデータを記憶するマルチステートメモリセルをプログラムする二段階の技術の一例を示している。４つの状態、すなわち状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）及び状態Ｃ（０１）が表されている。状態Ｅでは、両方のページが「１」を記憶している。状態Ａでは、下位ページが「０」を記憶し、上位ページが「１」を記憶している。状態Ｂでは、両方のページが「０」を記憶している。状態Ｃでは、下位ページが「１」を記憶し、上位ページが「０」を記憶している。特定のビットパターンを各状態に割り当てたが、異なるビットパターンを割り当てることも可能である。第１プログラミング段階において、メモリセルの閾値電圧レベルは、下位論理ページにプログラムされるべきビットに応じて設定される。このビットが論理「１」である場合、閾値電圧は変化せず、なぜなら各メモリセルは先に消去された結果、適切な状態にあるからである。しかしながら、プログラムされるべきビットが論理「０」である場合、セルの閾値レベルは状態Ａに増加される（矢５０４で示される）。これで第１プログラミング段階が完了する。
【００４０】
第２プログラミング段階において、メモリセルの閾値電圧は上位論理ページにプログラムされるビットに応じて設定される。上位論理ページビットが論理「１」を記憶すべきである場合、プログラミングは生じず、なぜなら、下位ページのビットのプログラミングに依ってメモリセルは状態Ｅ又はＡのいずれかにあるからである（両方とも上位ページのビットは「１」である）。上位ページのビットが論理「０」となるべきである場合、閾値電圧はシフトする。第１段階でメモリセルが消去状態Ｅのままである場合、第２段階において閾値電圧を状態Ｃに上げるようにメモリセルがプログラムされる（矢５０２によって表される）。第１プログラミング段階の結果、メモリセルが状態Ａにプログラムされた場合には、閾値電圧を状態Ｂに上げるようにメモリセルは第２段階において更にプログラムされる（矢５０６によって表される）。第２段階の結果は、下位ページのデータを変更することなしに上位ページの論理「０」を記憶するように指定された状態にメモリセルをプログラムすることである。
【００４１】
一実施形態において、ページ全体を埋めるのに十分なデータが書き込まれる場合には、フルシーケンス書き込みを行うようにシステムを設定することができる。ページ全体に対して十分なデータが書き込まれない場合には、プログラミング処理は、受信したデータで下位ページをプログラムすることができる。後続するデータが受信されると、このシステムは今度は上位ページをプログラムする。更に別の実施形態において、このシステムは下位ページをプログラムするモードにおいて書き込みを始めることができ、一のワード線全体（又はその大部分）のメモリセルを満たすのに十分なデータが続いて受信される場合に、フルシーケンスプログラミングモードに移行する。係る実施形態についての更なる詳細が米国特許出願第２００６／０１２６３９０号に開示されている（参照によりその全体を本明細に組み込まれる）。
【００４２】
図８Ａ〜Ｃは不揮発性メモリをプログラミングするための別の多段階プログラミング処理を記載している。図８Ａ〜Ｃの処理は、どの特定のメモリセルについても、以前のページのために隣接するメモリセルに書き込みをした後に、特定のページに関して特定のメモリセルに書き込むことによって、フローティングゲート間結合（ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｔｏ  ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｃｏｕｐｌｉｎｇ）を減少させる。図８Ａ〜Ｃで教示される処理の実施の一例において、不揮発性メモリセルは、４つのデータ状態を用いてメモリセルごとに２ビットのデータを記憶する。例えば、状態Ｅは消去状態であり、状態Ａ、Ｂ及びＣはプログラム状態であると仮定する。図９は、状態と、記憶されたデータとの間の関係の一例を示している。状態Ｅはデータ１１を記憶している。状態Ａはデータ０１を記憶している。状態Ｂはデータ００を記憶している。状態Ｃはデータ１０を記憶している。これはグレイコードの一例である。物理的なデータ状態へのデータの他の符号化（エンコーディング）も使用することができる。各メモリセルは２ページのデータを記憶する。参照として、これらのデータのページは上位ページ及び下位ページと呼ばれる（しかしながら他の表示もなされ得る）。図８Ａ〜Ｃの処理における状態Ａに関し、上位ページはデータ０を記憶し、下位ページはデータ１を記憶する。状態Ｂに関し、両方のページがデータ０を記憶する。状態Ｃに関し、下位ページはデータ０を記憶し、上位ページはデータ１を記憶する。
【００４３】
図８Ａ〜Ｃのプログラミング処理は二段階プログラミング処理である。しかしながら、図８Ａ〜Ｃの処理は三段階処理や四段階処理などを実施するためにも使用することができる。第１段階において、下位ページがプログラムされる。下位ページがデータ１を維持すべき場合、メモリセルは状態Ｅを維持する。下位データが０にプログラムされるべきである場合、メモリセルの閾値電圧は、このメモリセルが状態Ｂ’にプログラムされるように引き上げられる。図８Ａは状態Ｅから状態Ｂ’までのメモリセルのプログラミングを示している。図８Ａに表される状態Ｂ’は暫定状態Ｂである。よって、検証点はＶｖｂよりも低いＶｖｂ’として表される。
【００４４】
一実施形態において、一のメモリセルが状態Ｅから状態Ｂ’にプログラムされた後、そのＮＡＮＤストリングにおいてこれに隣接する（ワード線ＷＬｎ＋１上の）メモリセルがその下位ページに対してプログラムされる。隣接するメモリセルをプログラミングした後、フローティングゲート間結合効果によって先にプログラムされたメモリセルの見かけの閾値電圧が上がり得る。これは、状態Ｂ’の閾値電圧分布を図８Ｂの閾値電圧分布５２０で表されるものに拡張する効果がある。閾値電圧分布のこの見かけの拡張は上位ページをプログラムする際に矯正される。
【００４５】
図８Ｃは上位ページをプログラミングする処理を表している。メモリセルが消去状態Ｅにあり上位ページが１を維持すべきである場合、メモリセルは状態Ｅを維持する。メモリセルが状態Ｅにありその上位ページデータが０にプログラムされるべきである場合、このメモリセルの閾値電圧はメモリセルが状態Ａとなるように引き上げられる。メモリセルが中間閾値電圧分布５２０にあって、上位ページのデータが１を維持すべきである場合、このメモリセルは最終状態Ｃにプログラムされる。メモリセルが中間閾値電圧分布５２０にあって、上位ページデータが０を維持すべきである場合、このメモリセルは状態Ｂにプログラムされる。図８Ａ〜Ｃに表される処理は、フローティングゲート間結合効果を減少させ、なぜなら、隣接するメモリセルの上位ページのプログラミングのみが所定のメモリセルの見かけの閾値電圧に影響するからである。
【００４６】
図８Ａ〜Ｃは４つのデータ状態及び２ページのデータに関する例を挙げているが、図８Ａ〜Ｃに教示されるコンセプトは、４つの状態よりも多い若しくは少ない状態並びに２ページではないページ数を伴う他の実施形態にも適用可能である。図８Ａ〜Ｃのプログラミング処理についての更なる詳細は米国特許第７，１９６，９２８号に記載されている（参照により本明細書に組み込まれる）。
【００４７】
図１０は、図３のシステム（又はその他のシステム）など、不揮発性メモリを動作させる処理の一実施形態を記述するフローチャートである。ステップ６００では、データをプログラムする要求が受信される。要求は、ホストか別の装置かコントローラからなされ得る。要求はコントローラ、制御回路、ステートマシン、又は他の装置にて受信され得る。要求に応じて、コントローラは、ステップ６０２において、データを記憶するために使用するフラッシュメモリセルのブロックを決定する。データは、ステップ６０４において、本明細書に記述するプログラミング処理（又は他のプログラミング処理）のいずれかを用いて、決定されたブロックにプログラムされる。プログラムされたデータは、ステップ６０６において、１回又は複数回読み出される。ステップ６０４と６０６の間に点線があるが、これは、これらのステップの間に経過する時間が予測不可能であるためであり、ステップ６０６は、ステップ６０４に応答して実施されるものではない。ステップ６０６は、データの読出し要求やその他の事象に応答して実施される。
【００４８】
図１１は、ブロック内のメモリセルをプログラムするプログラミング処理を記述するフローチャートである。図１１の処理は、図１０のステップ６０４の一実施形態である。図１１のステップ６３２では、メモリセルがプログラミングに先立って（ブロックやその他の単位で）消去される。メモリセルは、ｐ型ウェルを十分な期間にわたって消去電圧（たとえば、２０Ｖ）に上昇させ、ソース線及びビット線をフローティング状態とするとともに、選択されたブロックのワード線を接地することによって消去される。よって、強力な電場が、選択されたメモリセルのトンネル酸化物層に印加され、典型的にはファウラーノルドハイムトンネリング機構によってフローティングゲートの電子が基板側に放出されることによって選択されたメモリセルが消去される。電子がフローティングゲートからｐ型ウェル領域に移動するので、選択されたセルの閾値電圧が低下する。消去は、メモリアレイ全体、個々のブロック、又は、別のメモリセル単位で実行されうる。消去するための他の技術も使用され得る。
【００４９】
図１１のステップ６３４では、消去されたメモリセルの閾値電圧分布を狭めるためにソフトプログラミングが実施される。一部のメモリセルは、消去処理の結果として必要以上に深く消去された状態にある可能性がある。ソフトプログラミング処理では、深く消去されたメモリセルの閾値電圧を消去された状態の有効範囲におけるより高い閾値電圧に移動するためにプログラミングパルスを印加することができる。ステップ６３６において、ブロックのメモリセルが本明細書に記述されるようにプログラムされる。図１１の処理は、上記の様々な回路を用いてステートマシン、コントローラ又はステートマシンとコントローラを組み合わせたものの指示で行うことができる。例えば、コントローラはデータをプログラムするためにコマンド及びデータをステートマシンに出し得る。それに応じて、ステートマシンはプログラミング処理を行うために上記の回路を作動し得る。
【００５０】
図１２は、共通するワード線に接続された一又は複数のメモリセルにプログラミングを行うための処理の一実施形態を記載するフローチャートである。メモリセルの１ブロックをプログラミングする際に、図１２の処理はこのブロックの各ワード線に対して一又は複数回行われる。図１２の処理は図１１のステップ６３６の間に一又は複数回行われ得る。例えば、図１２の処理は、メモリセルを状態Ｅから状態Ａ、Ｂ又はＣのいずれかに直接プログラムするのに使用することができる（例えばフルシーケンスプログラミング）。あるいは、図１２の処理は図７若しくは図８Ａ〜Ｃの処理又は他のプログラミング方式の処理の複数の段階のうちの一段階又は各段階を行うために使用され得る。例えば、図８Ａ〜Ｃの処理を行う際、メモリセルのいくつかを状態Ｅから状態Ｂ’にプログラミングすることを含む第１段階を実行するために図１２の処理が使用される。図１２の処理は、メモリセルのいくつかを状態Ｅから状態Ａに、かつ状態Ｂ’から状態Ｂ及びＣにプログラミングすることを含む第２段階を実行するために再び使用され得る。
【００５１】
典型的には、プログラム処理中に制御ゲートに印加されるプログラム電圧は、一連のプログラムパルスとして印加される。プログラミングパルス間には、検証を行うための一組の一又は複数の検証パルスがある。多くの実施形態において、プログラムパルスの強度は各連続パルスに伴い、予め決められた１ステップサイズだけ増加される。図１２のステップ７７０において、プログラミング電圧（Ｖｐｇｍ）は開始強度（例えば〜１２Ｖから１６Ｖ又は他の適当なレベル）に初期化され、ステートマシン２２２によって保持されるプログラムカウンタＰＣは１に初期化される。
【００５２】
ステップ７７２において、プログラム信号Ｖｐｇｍのプログラムパルスは選択ワード線（プログラミングのために選択されたワード線）に印加される。一実施形態において、プログラミング中の一群のメモリセルは全て同じワード線（選択ワード線）に接続されている。非選択ワード線は、プログラムディスターブを回避するために公知のブースティング方式を行うため一又は複数のブースティング電圧（例えば〜９ボルト）を受ける。本明細書において記載される技術において使用することができる多くの異なるブースティング方式がある。非選択ワード線にブースティング電圧を印加するために、ステップ７７２は隣接する非選択ワード線の電圧にステップを付けることを含む。すなわち、選択ワード線の隣の非選択ワード線は、まず一又は複数の中間電圧に引き上げられ、次にそれらの一又は複数のブースティング電圧に引き上げられる。プログラム電圧も中間電圧にまず上げられ、次に隣接する非選択ワード線と同時に目標プログラム電圧に引き上げられる。更なる詳細は図１３〜１７に関して説明される。
【００５３】
一実施形態において、あるメモリセルがプログラムされるべきである場合、これに対応するビット線は接地される。一方、このメモリセルがその現在の閾値電圧を維持すべきである場合、これに対応するビット線はプログラミングを防ぐためにＶｄｄに接続される。ステップ７７２において、選択ワード線に接続されたプログラムされるべきメモリセルの全てが同時にプログラムされるように、プログラムパルスがこの選択ワード線に接続された全てのメモリセルに印加される。すなわち、それらは同時に（あるいは重複する時間の間に）プログラムされる。このようにして、選択ワード線に接続されたメモリセルの全ては、プログラミングからロックアウトされていない限り、それらの閾値電圧変化を同時に有することになる。ステップ７７４において、しかるべきメモリセルは、一又は複数の検証動作を行うためにしかるべき一組の目標レベルを使用して検証される。各メモリセルはその目標に到達したことを検証された場合、更なるプログラミングからロックアウトされる。更なるプログラミングからメモリセルをロックアウトするための一実施形態は、対応するビット線電圧を例えばＶｄｄに引き上げることである。
【００５４】
ステップ７７６において、全てのメモリセルが目標閾値電圧に到達したか否かが決定される。到達している場合には、全ての選択メモリセルがプログラムされているとともに目標状態が検証されているため、プログラム処理が完了し成功している。ステップ７７８において「合格」ステータスが通知される。ステップ７７６において、全てのメモリセルが目標閾値電圧に到達していないと判断された場合、プログラム処理はステップ７８０へ進む。
【００５５】
ステップ７８０において、このシステムは、まだ各自の目標閾値電圧分布に到達していないメモリセルの数をカウントする。すなわち、システムは、検証処理に不合格となったセルの数をカウントする。このカウントするステップは、ステートマシン、コントローラ、又は他のロジックによって行うことができる。一実施態様では、センスブロック３００の各々（図３参照）は、各セルの状態（合格／不合格）を記憶することができる。これらの値は、デジタルカウンタを用いてカウントすることができる。前述した通り、複数のセンスブロックの多くは、共にワイヤードＯＲ（配線論理和）接続された出力信号を有している。従って、１本のラインをチェックすることで、セルの大きなグループの何れのセルも検証に不合格になっていないことを判明させることができる。一緒にワイヤードＯＲ接続される複数のラインを適切に編成することによって（例えば、２分木（ｂｉｎａｒｙ  ｔｒｅｅ）のような構造）、不合格となったセルの数を測定するために二分探索方法（ｂｉｎａｒｙ  ｓｅａｒｃｈ  ｍｅｔｈｏｄ）を用いることができる。このようにして、少数のセルが不合格になった場合には、カウントするステップは迅速に完了する。多数のセルが不合格になった場合には、カウントするステップには長時間かかる。更なる情報は、参照することにより本明細書に組み込まれる、米国特許公報２００８／０１２６６７６号に記載されている。他の方法として、センスアンプの各々が、関連するセルが不合格になった場合にアナログ電圧又は電流を出力することができる。そして、アナログ電圧又は電流の加算回路を、不合格となったセルの数をカウントするために用いることができる。一実施形態では、直近の検証ステップで不合格となり、現在プログラムされるメモリセルの総数を反映する、１つのカウント総計値が存在する。他の実施形態では、データ状態の各々について、別個のカウント値が保持される。
【００５６】
ステップ７８２では、ステップ７８０からのカウントが、予め定められた限界値以下であるか否かが判断される。一実施形態では、予め定められた限界値は、メモリセルのページに対する読み出し処理の間にＥＣＣによって訂正された、ビットの数である。不合格セルの数が予め定められた限界値以下である場合には、プログラミング処理を終了することができ、ステップ７７８で「合格」の状態が通知される。この状況では、読み出し処理においてＥＣＣを用いて、完全にプログラムされていない残りの僅かなメモリセルを訂正することができるように、十分な数のメモリセルが正常にプログラムされている。ステップ７８０が各セクター、各目標データ状態又は他のユニットにおいて不合格のセルの数を計測し、ステップ７８２においてそれらの計測値が個々に又は集合して閾値と比較される実施形態もある。他の実施形態では、予め定められた限界値は、将来のエラーを許容するために、読み出し処理の間にＥＣＣによって訂正できるビットの数よりも小さくできる。１ページの全てのメモリセルよりも少ないメモリセルにプログラミングする場合、又は、１つのデータ状態（又は全ての状態よりも少ない状態）に対してカウントを比較する場合、予め定められた限界値は、メモリセルのページに対する読み出し処理の間にＥＣＣによって訂正できるビットの数の一部（比例配分（ｐｒｏ−ｒａｔａ）又は非比例配分（ｎｏｔ  ｐｒｏ−ｒａｔａ））にすることができる。一部の実施形態では、限界値は予め定められない。代わりに、ページに対して既にカウントされた誤りの数、プログラム−消去サイクルの実行数、温度、又は他の基準に基づいて、限界値は変化する。
【００５７】
不合格のセルの数が予め定められた限界値よりも少なくない場合には、プログラミング処理はステップ７８４へ進み、プログラムカウンタＰＣがプログラム限度値（ＰＬ）に対してチェックされる。プログラム限度値の一例は２０である。しかしながら、これ以外の値の使用も可能である。プログラムカウンタＰＣがプログラム限度値ＰＬよりも小さくない場合には、プログラム処理は失敗したと見なされ、ステップ７８８において不合格の状態が通知される。プログラムカウンタＰＣがプログラム限度値ＰＬよりも小さい場合には、処理はステップ７８６へ進む。ステップ７８６において、プログラムカウンタＰＣが１増加され、プログラム電圧Ｖｐｇｍが次の大きさに増大される。例えば、次のパルスは、前のパルスよりも１ステップサイズ（例えば、０．１−０．４ボルトのステップサイズ）だけ大きくても良い。ステップ７８６の後、処理はステップ７７２へ戻り、別のプログラムパルスが選択ワード線に印加される。
【００５８】
検証動作（例えばステップ７７４）及び読み出し動作の間、選択ワード線はあるレベルにある電圧が印加され、このレベルは、関係するメモリセルの閾値電圧が係るレベルに到達したか否かを判定するために、各読み出し動作のために特定されるレベル（例えば、Ｖｒａ，Ｖｒｂ，及びＶｒｃ）又は検証動作のために特定されるレベル（例えば、Ｖｖａ，Ｖｖｂ，及びＶｖｃ）である。ワード線に電圧を印加した後に、メモリセルの伝導電流は、このメモリセルがワード線に印加された電圧に応じてオンになったか否かを判定するために測定される。この測定によって伝導電流が所定の値よりも大きいと評価された場合、メモリセルがオンになっており、かつワード線に印加された電圧がメモリセルの閾値電圧よりも大きいとみなされる。伝導電流がこの所定の値よりも大きいと評価されなかった場合、メモリセルがオンになっておらず、かつワード線に印加された電圧がメモリセルの閾値電圧よりも小さいとみなされる。
【００５９】
読み出し動作又は検証動作の間にメモリセルの伝導電流を測定する方法は数多くある。一例において、メモリセルの伝導電流は、センスアンプにおいて専用のコンデンサを充電又は放電する速度によって測定される。別の実施例において、選択メモリセルの伝導電流によって、このメモリセルを含むＮＡＮＤストリングがこれに対応するビット線を放電する。ビット線の電圧は、放電されたか否かを見るために所定の時間の経過後に測定される。本明細書において記載された技術は、検証・読み出しの技術分野において公知である異なる方法によって使用され得る。検証・読み出しについての更なる情報は次の特許文献において記載されている（参照によりその全体を本明細書に組み込む）。（１）米国特許出願公開第ＵＳ２００４／００５７２８７号、（２）米国特許出願公開第２００４／０１０９３５７号、（３）米国特許出願第２００５／０１６９０８２号、（４）米国特許出願公開第２００６／０２２１６９２号。上記に記載の消去、読み出し、及び検証動作は、公知の技術によって行われる。よって、説明した詳細の多くは当業者によって変更可能である。他の公知の消去、読み出し、検証技術も使用することができる。
【００６０】
図１３は、図１２に表された処理のステップ７７２の間の様々な信号の挙動を表すタイミング図である。すなわち、このタイミング図は、選択ワード線へのプログラミングパルスの印加と、非選択ワード線へのブースティング電圧の印加を示している。図１３は８つの信号を示している。すなわち、ＢＬ＿ｓｅｌ，ＢＬ＿ｕｎｓｅｌ，ＳＧＤ，ＷＬｎ，ＷＬｎ＋１／ＷＬｎ−１，ＷＬ＿ｕｎｓｅｌ，ＳＧＳ及びソースである。上述のように、図１２のプログラミング処理は特定の一のワード線に沿うメモリセルをプログラムするために使用される。任意のプログラミング処理において、選択ワード線に接続されたメモリセルのいくつかがプログラミングのために選択され、選択ワード線に接続されたメモリセルのいくつかはプログラミングのために選択されないということが考えられる。信号ＢＬ＿ｓｅｌは、プログラミングのために選択されたメモリセルのビット線の電圧である。信号ＢＬ＿ｕｎｓｅｌは、プログラミングのために選択されていないメモリセルのためのビット線電圧である。ＳＧＤはドレイン側の選択ゲート信号である。ＳＧＳは、ソース側の選択ゲート信号である。ＷＬｎは、プログラミングのために選択されたワード線の電圧である。ＷＬｎ＋１／ＷＬｎ−１は、ＷＬｎに隣接する２つのワード線である。すなわち、ＷＬｎ＋１は、ＷＬｎの一方に隣接しており、ＷＬｎ＋１はＷＬｎの他方に隣接している。例えば、プログラミングのために選択されたワード線がワード線ＷＬ２である場合、隣接するワード線はＷＬ１及びＷＬ３である。信号ＷＬ＿ｕｎｓｅｌは、隣接するワード線以外の、プログラムのために選択されていない他のワード線である。ソースは共通するソース線である（図４を参照）。
【００６１】
図１３の処理は、全ての表示された信号がゼロボルトで開始される。時間ｔ１において、ＢＬ＿ｓｅｌはＶＤＤ（例えば３〜５ボルト）に引き上げられ、ＢＬ＿ｕｎｓｅｌはＶｓｓ（ゼロボルト）を維持し、ＳＧＤはＶＤＤに引き上げられ、ＳＧＳはＶｓｓを維持し、ソース線はＶＤＤに引き上げられる。更に、ｔ１において、全てのワード線の電圧は一又は複数の異なるレベルに引き上げられる。図１３の実施形態において、ＷＬｎはＶｐａｓｓ（例えば約９ボルト（しかしながら他の値を使用することもできる））に引き上げられ、隣接するワード線ＷＬｎ＋１／ＷＬｎ−１はＶｉｎｔ（典型的にはＶｐａｓｓよりも低い中間電圧）に引き上げられ、他の非選択ワード線ＷＬ＿ｕｎｓｅｌはＶｐａｓｓに引き上げられる。一実施形態において、Ｖｉｎｔはある定数（以下、Δと称する）だけＶｐａｓｓよりも低い。一例では、Δは２ボルトである。ｔ１にて様々なワード線電圧を引き上げた後、これらの電圧は上記の個々のレベルにて一定の時間、保持される。
【００６２】
上記のように、図１２のプログラミング処理の各サイクルにおいて、Ｖｐｇｍの強度は増加する。いくつかの実施形態では、Ｖｐａｓｓはプログラミング処理全体を通して一定のままである。他の実施形態において、ＶｐａｓｓはＶｐｇｍが増加するごとに増加する。いくつかの実施形態では、Δは、プログラミング処理を構成する複数のサイクルの各サイクルにおいてＶｐａｓｓが増加するときはＶｉｎｔも増加するように一定のままである。他の実施形態において、Ｖｉｎｔは、プログラミング処理を構成する複数のサイクルの各サイクルにおいてＶｐａｓｓが増加するときも一定のままである。
【００６３】
時間ｔ２において、選択ワード線ＷＬｎはＶｐａｓｓからＶｐｇｍに引き上げられる。ｔ２においても、隣接するワード線ＷＬｎ＋１／ＷＬｎ−１はＶｉｎｔからＶｐａｓｓに電圧を引き上げられる。一実施形態において、ＷＬｎ＋１／ＷＬｎ−１は、ＷＬｎの電圧の引き上げに伴って同時に引き上げられる。「同時」という用語の使用は、隣接するワード線の電圧の引き上げが選択ワード線の電圧の引き上げと時間的に重複することを意味する。しかしながら、隣接するワード線の電圧の引き上げは、選択ワード線の電圧の引き上げとは異なる時間で始まっても終わってもよい。プログラムパルスの印加はｔ２とｔ３の間にある。時間ｔ３において、信号ＢＬ＿ｓｅｌ，ＳＧＤ，ＷＬｎ，ＷＬｎ＋１／ＷＬｎ−１，ＷＬ＿ｕｎｓｅｌ及びソースはゼロボルトに引き下げられる。
【００６４】
ｔ２において隣接するワード線ＷＬｎ＋１／ＷＬｎ−１の立ち上がりエッジ遷移のために、これらの隣接するワード線はＷＬｎに容量結合を与え、結果としてＷＬｎへの容量ブーストとなる。この容量ブーストによって、ＷＬｎはより迅速にその目標電圧に到達することができる。従って、ワード線においてワード線ドライバとは反対側のメモリセルはより迅速に上昇する。隣接するワード線が許容可能なパス電圧（Ｖｐａｓｓ）に引き上げられるため、プログラムディスターブのインパクトは最小限となる。更に、選択ワード線が時間ｔ１においてＶｉｎｔではなくＶｐａｓｓに引き上げられるので、選択ワード線は目標Ｖｐｇｍにより迅速に到達する。
【００６５】
一実施形態において、隣接するワード線のためのワード線ドライバはブロックの側部に交互に配置される。例えば、全ての偶数のワード線は左側に配置されたワード線ドライバを有し、全ての奇数のワード線は右側に配置されたワード線ドライバを有する。このことは、上述の容量結合の効果を高める。
【００６６】
隣接するワード線の容量結合を用いる上記実施形態により、より速いプログラミングが可能になる。例えば、プログラムパルスの幅は、自然なＶｔ分布を増加させることなく短くすることができる。いくつかの実施形態では、全てのワード線ドライバはメモリアレイの同じ側部にある。
【００６７】
隣接するワード線ＷＬｎ＋１及びＷＬｎ−１が同じ中間電圧ではなく異なる中間電圧にされることは可能であり、また、時間ｔ２にて異なるＶｐａｓｓ電圧にされることも可能であることに留意されたい。同様に、他の非選択ワード線（ＷＬ＿ｕｎｓｅｌ）は同じＶｐａｓｓに引き上げられなくてもよい。これらのワード線のそれぞれを異なるＶｐａｓｓに引き上げることもできる。
【００６８】
上記説明において、一組の隣接するワード線は、選択ワード線の各側部に各１本が隣接するワード線を含む。別の実施形態において、一組の隣接するワード線は、信号ＷＬｎ＋１／ＷＬｎ−１がＷＬｎ＋１，ＷＬｎ＋２，ＷＬｎ−１及びＷＬｎ−２に与えられるように選択ワード線の両側にそれぞれ２以上のワード線を含むことができる。一組の隣接するワード線は、選択ワード線の両側にそれぞれ３つ以上あってもよい。
【００６９】
選択ワード線ＷＬｎにプログラム電圧を印加することで、一又は複数の選択メモリセルがプログラミングされる。同様に、様々なブースティング信号（例えばＶｐａｓｓ）の使用は、プログラムディスターブを減少させ、よってプログラミングを支援するように働く。
【００７０】
図１４は、図１２に表された処理のうちステップ７７２の別の実施形態を実施する間の様々な信号の挙動を表すタイミング図である。すなわち、図１４のタイミング図は、選択ワード線にプログラミングパルスを印加し、非選択ワード線にブースティング電圧を印加する別の実施形態である。信号ＢＬ＿ｓｅｌ，ＢＬ＿ｕｎｓｅｌ，ＳＧＤ，ＳＧＳ及びソースは図１３と同様に挙動する。図１４の実施形態において、選択ワード線ＷＬｎ、隣接するワード線ＷＬｎ＋１／ＷＬｎ−１、及び他の非選択ワード線ＷＬ＿ｕｎｓｅｌは全て時間ｔ１にてＶｐａｓｓＬに引き上げられる。他の非選択ワード線ＷＬ＿ｕｎｓｅｌは時間ｔ３までＶｐａｓｓＬに維持される。時間ｔ２において、選択ワード線ＷＬｎはその特定のサイクルのためにＶｐｇｍに引き上げられ、隣接するワード線ＷＬｎ＋１／ＷＬｎ−１はＶｐａｓｓＨに引き上げられる。ＶｐａｓｓＨは図１３のＶｐａｓｓに類似し、ＶｐａｓｓＬは図１３のＶｉｎｔに類似する。図１４の処理と図１３の処理との違いは、図１３では他の非選択ワード線ＷＬ＿ｕｎｓｅｌが時間ｔ１にてより高いパス電圧に引き上げられることである。図１４の実施形態において、他の非選択ワード線はより低いパス電圧（ＶｐａｓｓＬ）に引き上げられ、プログラミングパルスの間、そこで維持される。図１４の環境の利点の一つは、他の非選択ワード線は使用電力が少ないことである。
【００７１】
図１５は、図１２に表された処理のうちステップ７７２の別の実施形態を実施する間の様々な信号の挙動を表すタイミング図である。すなわち、図１５のタイミング図は別の実施形態を実施する間の選択ワード線へのプログラミングパルスの印加及び非選択ワード線へのブースティング電圧の印加を示している。信号ＢＬ＿ｓｅｌ，ＢＬ＿ｕｎｓｅｌ，ＳＧＤ，ＳＧＳ，ソース，ＷＬｎ及びＷＬ＿ｕｎｓｅｌは図１３と同じ挙動である。図１５と図１３との相違は、隣接するワード線ＷＬｎ＋１／ＷＬｎ−１の挙動である。図１５において、隣接するワード線は、複数のステップにおいてＶｉｎｔからＶｐａｓｓに引き上げられ、この電圧は各ステップにおいて一定の時間保持される。例えば、時間ｔ１において、隣接するワード線ＷＬｎ＋１／ＷＬｎ−１はゼロボルトからＶｉｎｔ１に引き上げられる（第１中間電圧）。時間ｔ２において、隣接するワード線の電圧をＶｉｎｔ２（第２中間電圧）にまず引き上げ、この電圧を一定の時間Ｖｉｎｔ２に保持し、次にこの電圧をＶｉｎｔ３（第３中間電圧）に引き上げ、電圧を一定の時間Ｖｉｎｔ３に保持し、最後にこの電圧をＶｐａｓｓに引き上げることによって、隣接するワード線をＶｉｎｔ１からＶｐａｓｓに引き上げる。図１５は隣接するワード線ＷＬｎ＋１／ＷＬｎ−１のための３つの中間電圧を示しているが、４つ以上又は２つ以下の中間電圧が使用されてもよい。一実施形態において、Ｖｉｎｔ１とＶｐａｓｓとの差は約２ボルトであって、Ｖｉｎｔ２及びＶｉｎｔ３はＶｉｎｔ１とＶｐａｓｓとの間に等しく間隔があけられている。
【００７２】
図１６は、図１２に表された処理のうちステップ７７２の別の実施形態を実施する間の様々な信号の挙動を表すタイミング図である。すなわち、図１６のタイミング図は、別の実施形態における選択ワード線へのプログラミングパルスの印加及び非選択ワード線へのブースティング電圧の印加を示している。信号ＢＬ＿ｓｅｌ，ＢＬ＿ｕｎｓｅｌ，ＳＧＤ，ＷＬ＿ｕｎｓｅｌ，ＳＧＳ，及びソースは図１３と同じ挙動である。図１６と図１３との相違は、時間ｔ２において、選択ワード線ＷＬｎ及び隣接するワード線ＷＬｎ＋１／ＷＬｎ−１が図１３よりも徐々に目標電圧（それぞれ、ＶｐｇｍとＶｐａｓｓ）に引き上げられることである。
【００７３】
図１７は、図１２に表された処理のうちステップ７７２の別の実施形態の実施の間の様々な信号の挙動を表すタイミング図である。すなわち、このタイミング図は、別の実施形態における選択ワード線へのプログラミングパルスの印加及び非選択ワード線へのブースティング電圧の印加を示している。信号ＢＬ＿ｓｅｌ，ＢＬ＿ｕｎｓｅｌ，ＳＧＤ，ＷＬｎ，ＷＬ＿ｕｎｓｅｌ，ＳＧＳ，及びソースは図１３と同じ挙動である。図１７と図１３との相違は、時間ｔ２において、隣接するワード線ＷＬｎ＋１／ＷＬｎ−１がＶｐａｓｓよりも高い電圧に引き上げられることである。例えば、図１７は、ＷＬｎ＋１／ＷＬｎ−１が時間ｔ２の少し後にＶｐａｓｓ＿Ｐｅａｋに引き上げられることを示している。Ｖｐａｓｓ＿Ｐｅａｋに到達した後、隣接するワード線はＶｐａｓｓに引き下げられる。時間ｔ３にて全ての信号がゼロボルトに引き下げられる。
【００７４】
図１８は、共通するワード線に接続された複数のメモリセルのプログラミングを行うための処理の一実施形態を記載するフローチャートである。図１８の処理は図１１のステップ６３６の間に一又は複数回行われ得る。図１８の処理は図１２の処理に類似している。図１２の処理と図１８の処理に共通するステップは同じ参照符号を有している。これらの２つの処理の相違は、図１８の処理はステップ８００及び８０２を含むことを含む。
【００７５】
図１８の実施形態は二組の特徴を有する。一組の特徴は、プログラミングパラメータがどのワード線がプログラミングされるかに基づいて変化することを含む。例えば、ステップ８００（ステップ７７０よりも前）は、どのワード線がプログラムされるかに基づいて様々なプログラミングパラメータを設定することを含む。上述のように、図１８のプログラミング処理は、共通するワード線に接続された複数のメモリセルをプログラムするのに使用される。図１８のプログラミング処理は一のブロックに対して複数回行われ、これには各ワード線に対して一又は複数回行われることが含まれる。どのワード線がプログラムされるかに依って、様々なプログラミングパラメータが変更され得る。変更され得るプログラミングパラメータの一例はＶｉｎｔとＶｐａｓｓの間のΔである。いくつかの実施形態では、ＮＡＮＤストリングの末端部近くではワード線間により多くのスペースがあり、一方、ＮＡＮＤストリングの中間部ではワード線は互いにより密接している。ワード線間の距離が広い場合、容量結合は弱くなり得、よって、Δを大きくする必要があり得る。いくつかの実施形態では、ワード線はＮＡＮＤストリングの末端部近くのものがより太く、一方、他の実施形態では、ワード線はＮＡＮＤストリングの中間部のものがより太い。ワード線が太い場合、容量結合はより大きくなり得、よって、Δをより小さくすることができる。ワード線の数に基づいてΔを変更するのを選択する際に他の要因も使用され得る。Δの変更に加えて、様々なワード線電圧を引き上げるタイミングはワード線の数に基づいて変更し得る。従って、特定のワード線に対する図１８の処理の開始時に、様々なパラメータがステップ８００において設定される。
【００７６】
上述のように、図１２及び１８のプログラミング処理は、一組のサイクルを行うことを含み、これには、各サイクルが１ステップサイズだけ（例えば０．１〜０．５ボルト）プログラム電圧Ｖｐｇｍを引き上げることを伴う。いくつかの実施形態では、Ｖｐａｓｓも１ステップサイズだけ増加され得る。他の実施形態では、Ｖｐａｓｓは１ステップサイズ分増加しない。いくつかの実施形態では、ΔはＶｐｇｍが増加するごとに増加し得る。例えば、ステップ８０２（ステップ７８６の後でステップ７７２の前に行われる）において、プログラミングのために使用されるパラメータのうち一又は複数のものがＶｐｇｍの強度に基づいて変更され得る。変更され得るパラメータの一例は、ＶｉｎｔとＶｐａｓｓの間のΔである。いくつかの実施形態では、ΔはＶｐｇｍが変化するたびに変化する。他の実施形態では、Δは、Ｖｐｇｍの変更が数多くあった後に変化する。他の実施形態では、Δは、Ｖｐｇｍが特定の閾値強度に到達した後に変化する。他の実施形態では、ΔはＶｐｇｍの数学的関数、又はＶｐｇｍ及びワード線数の数学的関数として設定され得る。別の実施形態において、Δを設定するために使用される数学的関数において他のデータを考慮に入れることができる。図１８の処理のいくつかの実施形態では、ステップ８００が行われ、ステップ８０２が行われない。他の実施形態において、ステップ８０２が行われ、ステップ８００が行われない。他の実施形態では、ステップ８００及び８０２の両方が行われる。ステップ８００及び８０２以外の図１８のステップは、図１２と同じであり、同様に行われる。図１３〜１７はいずれも図１８のステップ７７２を実施するために使用され得る。
【００７７】
一実施形態は、一群の接続された不揮発性記憶素子に接続された一組のワード線の電圧を引き上げることを含む。この一組のワード線は、選択ワード線と、この選択ワード線に隣接する非選択ワード線と、他の非選択ワード線とを含む。この一組のワード線の電圧を引き上げた後、この処理は選択ワード線をプログラム電圧に更に引き上げ、これと同時にこの選択ワード線に隣接する非選択ワード線を一又は複数の電圧レベルに引き上げる。プログラム電圧によって、不揮発性記憶素子の少なくとも一つがプログラミングを受ける。
【００７８】
一実施形態は、複数の不揮発性記憶素子と、この複数の不揮発性記憶素子に接続されたワード線と、この複数の不揮発性記憶素子に接続されたビット線と、これらのワード線及びビット線を介してこの複数の不揮発性記憶素子と連通する一又は複数の管理回路と、を含む。プログラミング処理のために、ワード線は、選択ワード線と、この選択ワード線に隣接する非選択ワード線と、他の非選択ワード線とを含む。一又は複数の管理回路はワード線の電圧引き上げる。ワード線の電圧を引き上げた後、この一又は複数の管理回路は、選択ワード線をプログラム電圧に引き上げ、これと同時にこの選択ワード線に隣接する非選択ワード線を一又は複数の電圧レベルに引き上げる。
【００７９】
一実施形態は、（ａ）選択ワード線をこの選択ワード線のための中間レベルに引き上げるステップと、（ｂ）この選択ワード線に隣接するワード線を、この選択ワード線に隣接するワード線のための一又は複数の中間レベルに引き上げるステップと、（ｃ）他の非選択ワード線を、プログラムディスターブを減少させる一又は複数のプログラミング支援レベルに引き上げるステップと、（ｄ）ステップ（ａ）〜（ｃ）の後に、前記選択ワード線を現在のプログラミングレベルに引き上げるステップと、（ｅ）ステップ（ｄ）と同時に、前記選択ワード線に隣接するワード線を１ステップだけ引き上げるステップと、を含む。
【００８０】
上記本発明の詳細な説明は、説明のための例示にすぎない。上記本発明の詳細な説明は、詳細に開示した範囲に限定するものではない。本明細書が開示する技術は、様々に変形、変更し得る。上記説明した実施形態は、本発明の原理とその具体的な適用例をよく説明するために選ばれたものであり、当業者は、具体的な事例に則して本発明を様々に変更し得る。本発明の技術的範囲は、添付された特許請求の範囲によって定まるものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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