【事件の表示】
　特許第２６４３０９５号「ＭＯＳＦＥＴ素子」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２６４３０９５号の特許を維持する。
【理由】
Ｉ．手続の経緯
　本件特許第２６４３０９５号の発明は、平成６年１０月１２日（特願昭５４−１２９８１２号（昭和５４年１０月８日出願）の一部を新たに出願した特願昭６２−１０６１５８号（昭和６２年４月２８日出願）の一部を更に新たに出願したもの、優先権主張　１９７８年１０月１３日及び１９７９年５月１４日　米国（なお、先に米国に出願された明細書には「多角形状を有するゲート領域」と「多角形のリング形状を有するソース領域」については記載されておらず、上記の点は後に米国に出願された明細書に記載されているのであるから、本件発明の優先権主張日は１９７９年５月１４日である。））に出願され、平成９年５月２日に設定登録され、その後、平成１０年２月１９日に富士電機株式会社より、平成１０年２月２０日に池田繁次より特許異議申立がなされ、平成１０年６月４日付で取消理由通知をし、それに対して平成１０年１２月１８日付で特許異議意見書及び訂正請求書が提出されが、これに対して平成１１年１月５日付で訂正拒絶理由を通知したが、平成１１年５月２５日に上記訂正請求が取り下げられ、更に平成１１年５月２５日付で取消理由通知をし、その指定期間内である平成１１年５月２５日に訂正請求がなされたものである。
ＩＩ．訂正の適否の判断
（イ）訂正の要旨
▲１▼訂正事項ａ
特許請求の範囲の請求項１を
「第１の面及び該第１の面に平行な第２の面を有するとともに第１の導電型の主ボディ部を有し、該主ボディ部の表面が上記第１の面を構成してなる半導体材料のウエハと、
　夫々、上記第１の導電型とは反対の第２の導電型を有し、ウエハの上記第１の面側から上記主ボディ部内に形成され、相隣る多角形の相対向する辺の間の距離が一定となるように対称に配置された複数の多角形状のベース領域と、
　互いに隣り合うベース領域の間にて上記第１の面から第２の面に向かって伸び、１×１０１２乃至１×１０１４原子／ｃｍ２のリン原子の注入量に相当する導電率を有する共通導電領域と、
　ベース領域の上記第１の面における周縁の内側にて上記第１の面から上記ベース領域内に配置されてなり、上記第１導電型を有する材料からなる多角形のリング形状を有するソース領域と、
　該ソース領域の外周エッジとベース領域の上記周縁との間に形成され、上記第１の導電型のチャンネルが形成されるチャンネル領域と、
　上記第１の面にて上記共通導電領域及びチャンネル領域上に伸びるゲート絶縁層と、
　該ゲート絶縁層の上に形成されたゲート電極と、
　上記各ソース領域及びそれらのベース領域と接続されたソース電極と、
　上記主ボディ部の第２の面に形成され、上記共通導電領域に結合されるドレイン電極と、
を備えたことを特徴とする縦型ＭＯＳＦＥＴ素子。」と訂正する。
▲２▼訂正事項ｂ
　明細書第２頁第２３行目乃至第３頁第８行目
　「第１の面…ドレイン電極とを備えたことを特徴とする。」とあるを、
　「第１の面及び該第１の面に平行な第２の面を有するとともに第１の導電型の主ボディ部を有し、該主ボディ部の表面が上記第１の面を構成してなる半導体材料のウエハと、夫々、上記第１の導電型とは反対の第２の導電型を有し、ウエハの上記第１の面側から上記主ボディ部内に形成され、相隣る多角形の相対向する辺の間の距離が一定となるように対称に配置された複数の多角形状のベース領域と、互いに隣り合うベース領域の間にて上記第１の面から第２の面に向かって伸び、１×１０１２乃至１×１０１４原子／ｃｍ２のリン原子の注入量に相当する導電率を有する共通導電領域と、ベース領域の上記第１の面における周縁の内側にて上記第１の面から上記ベース領域内に配置されてなり、上記第１導電型を有する材料からなる多角形のリング形状を有するソース領域と、該ソース領域の外周エッジとベース領域の上記周縁との間に形成され、上記第１の導電型のチャンネルが形成されるチャンネル領域と、上記第１の面にて上記共通導電領域及びチャンネル領域上に伸びるゲート絶縁層と、該ゲート絶縁層の上に形成されたゲート電極と、上記各ソース領域及びそれらのベース領域と接続されたソース電極と、下記主ボディ部の第２の面に形成され、上記共通導電領域に結合されるドレイン電極とを備えたこと特徴とする。」と訂正する。
（ロ）訂正の適否
　訂正事項ａは特許請求の範囲の減縮に該当し、願書に添付した明細書又は図面に記載された事項の範囲内であり、実質的に特許請求の範囲を拡張又は変更するものではない。訂正事項ｂは不明瞭な記載の釈明に該当し、願書に添付した明細書又は図面に記載された事項の範囲内であり、実質的に特許請求の範囲を拡張又は変更するものではない。
　上記訂正された特許請求の範囲請求項１に係る発明の独立特許要件について検討すると、当審が通知した取消理由において引用した刊行物１（ＵＳＰ４，１４８，０４７号明細書）には、そのＦｉｇ．１０，１１に、三角形状のソース領域及びその周囲を囲むように設けられた周囲形状が三角形状のチャネル領域が多数配置された横型ＭＯＳトランジスタが記載されており、刊行物２（特開昭５２−１０６６８８号公報）、刊行物３（特開昭５４−８８５号公報）及び刊行物４（特開昭５１−８５３８１号公報）には、本件特許請求の範囲請求項１に係る発明の共通導電領域に相当する領域を有する縦型ＭＯＳトランジスタが記載されている。しかしながら、上記刊行物には、本件特許請求の範囲請求項１に係る発明の縦形ＭＯＳトランジスタにおいて「相隣る多角形の相対向する辺の間の距離が一定となるように対称に配置された複数の多角形状のベース領域」は記載はおろか示唆もされていない。また、刊行物２〜４記載の縦型ＭＯＳトランジスタに刊行物１記載の多数のチャネル領域（本件特許請求の範囲請求項１に係る発明のベース領域に相当）を有する横型ＭＯＳトランジスタ技術を適用しても、刊行物２〜４記載の縦形ＭＯＳトランジスタにおいて複数の多角形状のベース領域が相隣る多角形のベース領域の相対向する辺の間の距離が一定となるように対称に配置されることはない。本件特許請求の範囲請求項１に係る発明は上記構成を採用することによって複数のベース領域を高密度に配置することができるという顕著な効果を奏する。よって、本件特許請求の範囲請求項１に係る発明が上記刊行物１〜４記載の発明に基づいて当業者が容易に発明することができたといえない。また、記載不備は平成１１年５月２５日付特許異議意見書の（２）で述べているように解消されている。したがって、本件特許請求の範囲請求項１に係る発明が特許出願の際独立して特許を受けることができない発明とすることはできない。
　以上のとおりであるから、上記訂正請求は、特許法第１２０条の４第２項及び同第３項で準用する同第１２６条第２〜４項の規定に適合するので、当該訂正を認める。
ＩＩＩ．特許異議申立についての判断
（１）本件発明
　特許請求の範囲請求項１に係る発明は下記のとおりである。
「第１の面及び該第１の面に平行な第２の面を有するとともに第１の導電型の主ボディ部を有し、該主ボディ部の表面が上記第１の面を構成してなる半導体材料のウエハと、
　夫々、上記第１の導電型とは反対の第２の導電型を有し、ウエハの上記第１の面側から上記主ボディ部内に形成され、相隣る多角形の相対向する辺の間の距離が一定となるように対称に配置された複数の多角形状のベース領域と、
　互いに隣り合うベース領域の間にて上記第１の面から第２の面に向かって伸び、１×１０１２乃至１×１０１４原子／ｃｍ２のリン原子の注入量に相当する導電率を有する共通導電領域と、
　ベース領域の上記第１の面における周縁の内側にて上記第１の面から上記ベース領域内に配置されてなり、上記第１導電型を有する材料からなる多角形のリング形状を有するソース領域と、
　該ソース領域の外周エッジとベース領域の上記周縁との間に形成され、上記第１の導電型のチャンネルが形成されるチャンネル領域と、
　上記第１の面にて上記共通導電領域及びチャンネル領域上に伸びるゲート絶縁層と、
　該ゲート絶縁層の上に形成されたゲート電極と、
　上記各ソース領域及びそれらのベース領域と接続されたソース電極と、
　上記主ボディ部の第２の面に形成され、上記共通導電領域に結合されるドレイン電極と、
を備えたことを特徴とする縦型ＭＯＳＦＥＴ素子。」
（１）申立の理由の概要
　申立人富士電機株式会社は、甲第１号証（特開昭５２−１３２６８４号公報）、甲第２号証（上記刊行物１）、甲第３号証（「アナログ集積回路」近代科学社　昭和５０年９月１５日発行）、甲第４号証（上記刊行物２）、甲第５号証（上記刊行物３）、甲第６号証（特開昭５３−７４３８５号公報）及び甲第７号証（上記刊行物４）を提示し、特許請求の範囲請求項１に係る発明は甲第１号証または甲第２号証記載の発明と同一であるから、特許法第２９条第１項第３号の規定により特許を受けることができず．また甲第１号証〜甲第７号証記載の発明に基づいて当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものであり、また、本件明細書の特許請求の範囲及び発明の詳細な説明の記載に不備があるから、特許法第３６条第３項及び第４頃に規定する要件を満たしておらず、特許を取り消すべきである旨主張する。
　また、申立人池田繁次は、甲第１号証（申立人富士電機株式会社提示の甲第６号証）、甲第２号証（上記刊行物２）、甲第３号証（申立人富士電機株式会社提示の甲第１号証）、甲第４号証（上記刊行物４）及び甲第５号証（特願昭５２−６５９４３号の願書に最初に添付した明細書又は図面（特開昭５４−８８５号公報（上記刊行物３）参照））を提示し、特許請求の範囲請求項１に係る発明は甲第１号証または甲第２号証記載の発明と同一であるから、特許法第２９条第１項第３号の規定により特許を受けることができず、第１号証〜甲第４号証記載の発明に基づいて当業者が容易に発明することができたものであるから、特許法第２９条第２頃の規定により特許を受けることができず、また甲第５号証記載の発明と同一であるから、特許法第２９条の２の規定により特許を受けることができないものであり、特許を取り消すべきである旨主張する。
（２）判断
　申立人富士電機株式会社提示の甲第１号証には．格子状に形成されたｐ型ベース領域内に複数の四角形状のｎ型ドレイン領域２３ａが相対する辺間の距離が一定となるように対称に配置されている縦型ＭＯＳトランジスタが記載されており、同様に提示された甲第２号証には、三角形状のソース領域及びその周囲を囲むように設けられた周囲形状が三角形状のチャネル領域が多数配置された横型ＭＯＳトランジスタが記載されており、同様に提示された甲第３号証には．最初の拡散工程で拡散された不純物が後の拡散工程で更に拡散するので、所要の不純物分布を得るための実効的な全拡散時間を計算するときには後の拡散工程の効果を考える必要があること、イオン打ち込みはある応用の場合拡散サイクル前にシリコン中に不純物を導入するために用いられ、プレデポジツション工程と同じ機能であること及び抵抗値は抵抗率と断面積と実効長とによって算出できることが記載されており、同様に提示された甲第４号証、甲第５号証、甲第６号証及び甲第７号証には、本件特許請求の範囲請求項１に係る発明の共通導電領域に相当する領域を有する縦型ＭＯＳトランジスタが記載されているが、上記甲各号証には、本件特許請求の範囲請求項１に係る発明の縦形ＭＯＳトランジスタにおいて「相隣る多角形の相対向する辺の間の距離が一定となるように対称に配置された複数の多角形状のベース領域」は記載はおろか示唆もされていない。また、甲第４〜７記載の縦型ＭＯＳトランジスタに甲第２号証記載の多数のチャネル領域（本件特許請求の範囲請求項１に係る発明のベース領域に相当）を有する横型ＭＯＳトランジスタ技術を適用しても、甲第４〜７号証記載の縦形ＭＯＳトランジスタにおいて複数の多角形状のベース領域が相隣る多角形のベース領域の相対向する辺の間の距離が一定となるように対称に配置されることはない。本件特許請求の範囲請求項１に係る発明は上記構成を採用することによって複数のベース領歳を高密度に配置することができるという顕著な効果を奏する。よって、本件特許請求の範囲請求項１に係る発明が上記甲第１号証または甲第２号証記載の発明と同一とはいえず、また、甲第１〜７号証記載の発明に基づいて当業者が容易に発明できたともいえない。また、上記記載不備については平成１１年５月２５日付特許異議意見書の（２）で述べているように解消されている。
　申立人池田繋次の提示した甲第１号証、甲第２号証及び甲第４号証には、本件特許請求の範囲請求項１に係る発明の共通導電領域に相当する領域を有する縦型ＭＯＳトランジスタが記載されており、同様に提示した甲第３号証には、格子状に形成されたｐ型ベース領域内に複数の四角形状のｎ型ドレイン領域２３ａが相対する辺間の距離が一定となるように対称に配置されている縦型ＭＯＳトランジスタが記載されており、また甲第５号証には、本件特許請求の範囲請求項１に係る発明の共通導電領域に相当する領域を有する縦型ＭＯＳトランジスタが記載されているが、上記甲各号証には、本件特許請求の範囲請求項１に係る発明の縦形ＭＯＳトランジスタにおいて「相隣る多角形の相対向する辺の間の距離が一定となるように対称に配置された複数の多角形状のベース領域」は記載はおろか示唆もされていない。本件特許請求の範囲請求項１に係る発明は上記構成を採用することによって複数のベース領域を高密度に配置することができるという顕著な効果を奏する。よって、本件特許請求の範囲請求項１に係る発明が上記甲第１号証、甲第２号証または甲第５号証記載の発明と同一とはいえず、また、甲第１〜４号証記載の発明に基づいて当業者が容易に発明できたともいえない。
（３）むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては本件特許請求の範囲請求項１に係る発明の特許を取り消すことはできない。
　また、他に本件特許請求の範囲請求項１に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年６月２日（１９９９．６．２）
【訂正の要旨】
訂正の要旨
▲１▼訂正事項ａ
特許請求の範囲の請求項１を
「第１の面及び該第１の面に平行な第２の面を有するとともに第１の導電型の主ボディ部を有し、該主ボディ部の表面が上記第１の面を構成してなる半導体材料のウエハと、
　夫々、上記第１の導電型とは反対の第２の導電型を有し、ウエハの上記第１の面側から上記主ボディ部内に形成され、相隣る多角形の相対向する辺の間の距離が一定となるように対称に配置された複数の多角形状のベース領域と、
　互いに隣り合うベース領域の間にて上記第１の面から第２の面に向かって伸び、１×１０１２乃至１×１０１４原子／ｃｍ２のリン原子の注入量に相当する導電率を有する共通導電領域と、
　ベース領域の上記第１の面における周縁の内側にて上記第１の面から上記ベース領域内に配置されてなり、上記第１導電型を有する材料からなる多角形のリング形状を有するソース領域と、
　該ソース領域の外周エッジとベース領域の上記周縁との間に形成され、上記第１の導電型のチャンネルが形成されるチャンネル領域と、
　上記第１の面にて上記共通導電領域及びチャンネル領域上に伸びるゲート絶縁層と、
　該ゲート絶縁層の上に形成されたゲート電極と、
　上記各ソース領域及びそれらのベース領域と接続されたソース電極と、
　上記主ボディ部の第２の面に形成され、上記共通導電領域に結合されるドレイン電極と、
を備えたことを特徴とする縦型ＭＯＳＦＥＴ素子。」と訂正する。
▲２▼訂正事項ｂ
　明細書第２頁第２３行目乃至第３頁第８行目
　「第１の面…ドレイン電極とを備えたことを特徴とする。」とあるを、
　「第１の面及び該第１の面に平行な第２の面を有するとともに第１の導電型の主ボディ部を有し、該主ボディ部の表面が上記第１の面を構成してなる半導体材料のウエハと、夫々、上記第１の導電型とは反対の第２の導電型を有し、ウエハの上記第１の面側から上記主ボディ部内に形成され、相隣る多角形の相対向する辺の間の距離が一定となるように対称に配置された複数の多角形状のベース領域と、互いに隣り合うベース領域の間にて上記第１の面から第２の面に向かって伸び、１×１０１２乃至１×１０１４原子／ｃｍ２のリン原子の注入量に相当する導電率を有する共通導電領域と、ベース領域の上記第１の面における周縁の内側にて上記第１の面から上記ベース領域内に配置されてなり、上記第１導電型を有する材料からなる多角形のリング形状を有するソース領域と、該ソース領域の外周エッジとベース領域の上記周縁との間に形成され、上記第１の導電型のチャンネルが形成されるチャンネル領域と、上記第１の面にて上記共通導電領域及びチャンネル領域上に伸びるゲート絶縁層と、該ゲート絶縁層の上に形成されたゲート電極と、上記各ソース領域及びそれらのベース領域と接続されたソース電極と、上記主ボディ部の第２の面に形成され、上記共通導電領域に結合されるドレイン電極とを備えたこと特徴とする。」と訂正する。
（５４）【発明の名称】
ＭＯＳＦＥＴ素子
（５７）【特許請求の範囲】
　　【請求項１】　第１の面及び該第１の面に平行な第２の面を有するとともに第１の導電型の主ボディ部を有し、該主ボディ部の表面が上記第１の面を構成してなる半導体材料のウエハと、
　夫々、上記第１の導電型とは反対の第２の導電型を有し、ウエハの上記第１の面側から上記主ボディ部内に形成され、
相隣る多角形の相対向する辺の間の距離が一定となるように対称に
　互いに隣り合うベース領域の間にて上記第１の面から第２の面に向かって伸び、１×１０１２乃至１×１０１４原子／ｃｍ２のリン原子の注入量に相当する導電率を有する共通導電領域と、
　ベース領域の上記第１の面における周縁の内側にて上記第１の面から上記ベース領域内に配置されてなり、上記第１導電型を有する材料からなる多角形のリング形状を有するソース領域と、
　該ソース領域の外周エッジとベース領域の上記周縁との間に形成され、上記第１の導電型のチャンネルが形成されるチャンネル領域と、
　上記第１の面にて上記共通導電領域及びチャンネル領域上に伸びるゲート絶縁層と、
　該ゲート絶縁層の上に形成されたゲート電極と、
　上記各ソース領域及びそれらのベース領域と接続されたソース電極と、
　上記主ボディ部の第２の面に形成され、上記共通導電領域に結合されるドレイン電極と、
を備えたことを特徴とする
縦型
【発明の詳細な説明】
　　　【０００１】
　　【産業上の利用分野】
　本発明はＭＯＳＦＥＴ素子に係り、特にかなり高い逆電圧及び非常に低い導通時抵抗で高出力用途に使用し得るＭＯＳＦＥＴ素子に関するものである。
　　　【０００２】
　　【従来の技術】
　ＭＯＳＦＥＴに対するバイポーラトランジスタの主たる特徴は、バイポーラトランジスタの単位導電領域当たりの導通時抵抗が非常に低い点にある。ＭＯＳＦＥＴはバイポーラトランジスタに対し多数の長所を持っており、それは非常に高速なスイッチング速度、非常に高い利得、及び少数キャリア素子によって表される２次破壊特性のないことである。しかし、ＭＯＳＦＥＴは高い導通時抵抗を有するから、大出力スイッチングの用途に用いられることは制限されている。
　　　【０００３】
　　【発明が解決しようとする課題】
　このような従来技術により解決できなかったＭＯＳＦＥＴの大出力スイッチングの用途に使用できる低い順方向抵抗を有し、バイポーラトランジスタに対して数多くの利点の全てを保持したままでスイッチング形式の用途においてバイポーラトランジスタとより競争性を持つハイパワーのＭＯＳＦＥＴ素子を提供すること、特に、素子の単位領域当たりの順方向抵抗は、ＭＯＳＦＥＴ素子に従来存在した単位領域当りの制限抵抗に比較して半減し、大電力用に適したＭＯＳＦＥＴ素子を提供することが本発明の解決課題である。
　　　【０００４】
　　【課題を解決するための手段】
　前記課題を解決するための具体的手段は、特許請求の範囲に記載されている通り、下記構成からなるものである。
　　　【０００５】
　すなわち、第１の面及び該第１の面に平行な第２の面を有するとともに第１の導電型の主ボディ部を有し、該主ボディ部の表面が上記第１の面を構成してなる半導体材料のウエハと、夫々、上記第１の導電型とは反対の第２の導電型を有し、ウエハの上記第１の面側から上記主ボディ部内に形成され、相隣る多角形の相対向する辺の間の距離が一定となるように対称に配置された複数の多角形状のベース領域と、互いに隣り合うベース領域の間にて上記第１の面から第２の面に向かって伸び、１×１０１２乃至１×１０１４原子／ｃｍ２のリン原子の注入量に相当する導電率を有する共通導電領域と、ベース領域の上記第１の面における周縁の内側にて上記第１の面から上記ベース領域内に配置されてなり、上記第１導電型を有する材料からなる多角形のリング形状を有するソース領域と、該ソース領域の外周エッジとベース領域の上記周縁との間に形成され、上記第１の導電型のチャンネルが形成されるチャンネル領域と、上記第１の面にて上記共通導電領域及びチャンネル領域上に伸びるゲート絶縁層と、該ゲート絶縁層の上に形成されたゲート電極と、上記各ソース領域及びそれらのベース領域と接続されたソース電極と、上記主ボディ部の第２の面に形成され、上記共通導電領域に結合されるドレイン電極とを備えたことを特徴とする。
　　　【０００６】
　　【発明の作用及び効果】
　本発明のＭＯＳＦＥＴ素子においては、上記共通導電領域は、互いに隣り合うベース領域の間にてウエハの第１の面から第２の面に向かって伸び、１×１０１２乃至１×１０１４原子／ｃｍ２のリン原子の注入量に相当する導電率を有する。
　　　【０００７】
　共通導電領域が上記のような導電率を有することにより、共通導電領域は高導電ｎ（＋）に形成され、ＭＯＳＦＥＴ素子の導通時抵抗が低下する。さらに、上記高導電ｎ（＋）により、第１の導電型を有するウエハの主ボディ部と第１導電型とは反対の第２の導電型を有するベース領域の接合により形成される空乏層が上記共通導電領域内において広がるのが抑えられる。これにより、共通導電領域を流れる電流は、共通導電領域内を、比較的、上記空乏層により妨げられることなく流れることができる。
　　　【０００８】
　このことはＭＯＳＦＥＴ素子の単位領域当たり導通時抵抗を半減させる。加えて、ベース領域とソース領域を多角形に形成して成る幾何学図形的配列は、この区画式構造で作り出される高い詰め込み密度が、ＭＯＳＦＥＴの従来公知の幾何学形状のいづれのものよりも単一面積当たりのチャンネル幅をより大きく生み出すために、チップ表面の素子のパッキングを向上すると共に素子の順方向抵抗をより小さくすることができる。
　　　【０００９】
　この結果として構成された本発明のＭＯＳＦＥＴ素子は、従来の大出力用バイポーラトランジスタ素子に匹敵し得るようになった。それは、本発明のＭＯＳＦＥＴ素子がバイポーラ素子に対するＭＯＳＦＥＴ素子の長所の全てを保持しながら、バイポーラ素子の主たる長所であるかなり低い順方向抵抗をも併有することができるようになったからである。
　　　【００１０】
　　【実施例】
　以下に、添付の図面を参照して本発明の実施例を説明する。
　　　【００１１】
　まず、本発明と関連するＭＯＳＦＥＴ素子の参考例を示す図１及び図２について説明する。これらの図は、素子の電流通過領域を増すための図１に最もよく示された曲がりくねった通路２１を伴う素子電極を備えたシリコン単結晶のチップ２０（または何らかの他の適当な材料）を示している。なお、前記通路２１は、他の幾何学形状であってもよい。図示の素子は、約４００Ｖの逆電圧及び５０ｃｍのチャンネル幅で約０．４Ωより少ない導通時抵抗を有する９０Ｖから４００Ｖの逆電圧を有する素子が形成された。４００Ｖ素子は、３０Ａのパルス電流を流す。９０Ｖ素子は、５０ｃｍのチャンネル長で約０．１Ωの順方向導通時抵抗を有し、約１００Ａまでのパルス電流を流す。チャンネル幅を変えることにより高電圧または定電圧の素子が形成される。
　　　【００１２】
　現在知られているＭＯＳＦＥＴ素子は、上記よりも高い導通時抵抗を有する。例えば、以下に記述されたものと比較し得る従来技術により形成された４００ＶＭＯＳＦＥＴは、約１．５Ωより大きな導通時抵抗を有し、これに対し本発明により形成された素子の導通抵抗は、約０．４Ωより小さい。更に、ハイパワースイッチング素子としての本発明のＭＯＳＦＥＴは、多数キャリヤ素子として動作するからＭＯＳＦＥＴ素子に望まれる利点の全てを有する。これらの利点としては、高いスイッチング速度、高利得及び少数キャリヤ素子に存在する二次破壊特性の除去が挙げられる。
　　　【００１３】
　図１及び図２の素子は、金属ゲート電極２４によって分割された２つのソース電極２２及び２３を有し、金属ゲート電極２４は二酸化シリコン層２５によって半導体素子表面に固定されるがそれから離間されている。ゲート酸化物２４の曲りくねった通路は、実際には、全長５０ｃｍの長さを有し、かつ６６７の数の数のうねりを有するが図１では簡略化して示してある。他のチャンネル幅も用いられ得る。ソース電極２２及び２３は図示のように横方向に延び逆電圧条件下で形成されるデプリーション領域の拡張を助長するように電界板として働く。ソース電極２２及び２３の各々は、ウエハの底部に固定された共通のドレイン電極２６に電流を供給する。素子の相対的寸法、特に厚さは、説明の便宜上、図２では大幅に拡大されている。シリコンチップまたはウエハ２０は約０．３６ｍｍの厚さを有するｎ（＋）基板上に形成される。ｎ（−）エピタキシャル層は、チップ（基板）２０上に設けられ、所望の逆電圧に応じた厚さと抵抗率を有する。このエピタキシャル層中に形成された全ての接合（ジャンクション）はかなり高い抵抗率を有する。図示された実施例において、エピタキシャル層は、約３５ミクロンの厚さ及び約２０Ω−ｃｍの抵抗率を有する。９０Ｖ素子に対して、エピタキシャル層２０は１０ミクロン厚で約２．５Ω−ｃｍの抵抗率を有する。５０ｃｍのチャンネル幅は、素子に所望の電流通電容量を与えるためにも用いられる。
　　　【００１４】
　図１及び図２に図示されたＭＯＳＦＥＴ素子において、ソース電極２２及び２３の各々の下方に細長い曲がりくねったｐ（＋）領域があり、この領域は第１図に示す曲がりくねった通路の周辺に延びる。これらのｐ（＋）導電領域は、図２にｐ（＋）領域３０，３１としてそれぞれ示されており、大径の曲率を形成するために最大ｐ（＋）領域深さが著しく誇張されている点を除いて従来技術のそれらと同様である。これは素子がより高い逆電圧に耐えることを可能にする。例えば、領域３０及び３１の深さが図２の寸法ｘで約４ミクロン、図２の寸法ｙで約３ミクロンであることが望ましい。
　　　【００１５】
　Ｄ−ＭＯＳ製造技術を用いることにより、２つのｎ（＋）領域３２及び３３がソース電極２２及び２３の下方にそれぞれ形成され、ｐ（＋）領域３０及び３１と共にｎ型チャンネル領域３４及び３５をそれぞれ画定する。チャンネル領域３４及び３５は、ゲート酸化物２５の下方に配され、ソース２２及び２３から反転層３４，３５を介してゲート２４下方に配された中央領域４０へ、次いでドレイン電極２６への導電を行うためにゲート２４にバイアス信号の適当な印加を行うことにより反転し得る。チャンネル３４及び３５は約１ミクロンの長さを有する。
　　　【００１６】
　従来の考えによれば、チャンネル３４と３５の間（及びｐ（＋）領域３０及び３１の間）の中央ｎ（−）領域は、素子が高い逆電圧に耐えるためには高い抵抗率をもつべきであるとされていた。しかし、かなり高い抵抗率のｎ（−）物質はまた、素子の順方向導通時抵抗を高くする重大な要素でもある。
　　　【００１７】
　本発明の特徴によれば、この共通導電領域の重要な部分は、かなり高い導電性に形成され、ゲート酸化物２５の直下に配されたｎ（＋）領域４０からなる。ｎ（＋）領域４０は、約４ミクロンの深さのものであるが、約３ミクロンから約６ミクロンの範囲の深さでもよい。その正確な導電率は、知られていないが深さによって変化し、下方のｎ（−）領域に比較し高い導電率である。特に、ｎ（＋）領域４０は、温度１１５０℃から１２５０℃で３０分から２４０分の拡散条件を伴った５０ＫＶにおける１×１０１２乃至１×１０１４リン原子／ｃｍ２の総イオン注入量によって定まる高い導電率を有する。拡散または他の操作によって、この領域４０をかなり高導電ｎ（＋）物質とすることにより，素子特性は格段に改善され、素子の順方向導通時抵抗は半減することが分かった。さらに、高導電率のｎ（＋）領域４０を設けることは、ＭＯＳＦＥＴ素子の逆電圧特性を損なうものではないことも分かった。従って、ゲート酸化物２５の下方でチャンネル３４と３５の間の領域４０をより高導電性にすることにより、目的とする大出力スイッチング素子の順方向導通時抵抗は格段に減少し、ＭＯＳＦＥＴ素子は、ＭＯＳＦＥＴ多数キャリヤ動作の利点の全てを保持しながら同等の接合型素子を凌駕するものである。
　　　【００１８】
　図１及び図２についての上記説明において、導電チャンネル３４及び３５はｐ（＋）物質であり、従って、これらは適当なゲート電圧の印加により、ソース２２及び２３から中央領域４０へ多数キャリヤ導電チャンネルを設けるためにｎ型導電に反転されることが分かる。しかし、明らかにこれらの導電型式の全ては、既述のように素子がｎ−チャンネル素子としてよりもｐ−チャンネル素子として働き得るように反転されていてもよい。
　　　【００１９】
　図１及び図２の素子を構成するーっの方法を参考例として図３乃至図６に示す。図３によれば、ベースウエハ２０は、その上部にｎ（−）エピタキシャル層を有するｎ（＋）物質として示されている。厚い酸化物層５０がウェハ２０上に形成され、そこに窓５１及び５２が設けられている。これら窓５１及び５２は、ｐ（＋）領域を形成するためにイオン注入装置内でホウ素原子ビームに曝される。次いで注入されたホウ素原子は、ウエハ中に深く拡散され、約４ミクロンの深さを有する図３に示すような半円形のｐ（＋）集中領域を形成する。この拡散操作中、窓５１、５２上に深さが浅い酸化物層５３及び５４が成長する。
　　　【００２０】
　次に図４に示すように、窓６１，６２が酸化物層５０中に切られ、ｎ（＋）注入が行われ、ｎ（−）エピタキシャル層中にｎ（＋）領域６３及び６４が注れる。このｎ（＋）注入はリンビームによって行われる。そして注入された領域は拡散工程に移され、１１５０℃から１２５０℃で３０分から４時間の作業により、１×１０１２乃至１×１０１４のリン原子／ｃｍ２の注入量によって定まる濃度で、約３．５ミクロンの深さになるまで領域６３及び６４を拡げ深化させる。後述するように、領域６３及び６４は、素子の導通時抵抗を減少させる新規なｎ（＋）領域を形成する。
　　　【００２１】
　ｎ（＋）領域６３及び６４は、もし望むならエピタキシャル法で設けられてもよく、また、拡散しなくてもよい。同様に、上記の如く構成された素子は当業者に明かな何らかの所望工程により製造してもよい。
　　　【００２２】
　製造方法における特有の工程は、図５に示されているチャンネル注入及び拡工程であり、ここでは、ｐ（＋）領域７１及び７２が領域６３及び６４にｎ（＋）注入するために用いられた同一の窓６１及び６２を介して形成される。ｐ（＋））領域７１及び７２は、１１５０℃乃至１２５０℃で３０分乃至１２０分の拡散工程を伴う約５×１０１３乃至５×１０１４原子／ｃｍ２のボロンビームによる注入で形成される。
　　　【００２３】
　次いで、図６に示すようにソース前処理及びソース領域３２及び３３の拡散工程が行われる。これは、常法の非臨界的リン拡散工程によって行われ、この工程では、拡散は窓６１及び６２を介して行われ、ソース領域３２及び３３は他の予め形成された領域に対し自動的に整列される。このように、ウエハは炉中におかれて８５０℃から１０００℃で１０〜５０分間キャリヤガス中のＰＯＣｌ３に曝される。
　　　【００２４】
　この工程が完了した時、図２において必要とされた基本接合構成が酸化物の下方に構成され、この接合構成は、目的とする素子の導電チャンネルとして作用するもので、チャンネル３４と３５との間、及びｐ（＋）領域３０及び３１の間の部分に充填されたｎ（＋）領域が形成される。製造工程は、図６の工程から図２に示す素子への製造へと続き、チップの頂部の酸化物面は適当な方法で除去され、ソース電極２２，２３及びゲート電極２４となる金属パターンが形成されて素子への電極ができ上がる。そして、次の金属化操作により、ドレイン電極２６が素子に設けられる。次いで、素子全体は適当なコーティングにより被覆が施され、ソース電極２２及び２３並びにゲート電極２４にリード線が接続される。この素子は、次いでドレイン接続具として働く何らかの導電支持体または筺体に固定されたドレイン電極と共に保護筺体中に取り付けられる。
　　　【００２５】
　図１及び図２に示すＭＯＳＦＥＴ素子においては、ソース領域及びゲート領域並びにソース電極の反対側のウエハの面上のドレインのそれぞれを図示のように蛇行する曲がりくねった迷路形状に形成してある。このような形状は他の形状にしてもよい。例えば、図７及び図８に示すように、単純な方形形状にしてもよく、この構成においては、中央ソース８２を中心にしてリング状ゲート８０とリング形状の第１ソース電極８１で囲み、さらに、外周をドレイン電極８５で囲んだ平面形状に形成した単純な方形構成にしてある。図８に示す素子は、ｐ（−）シリコン単結晶８３のベースウエハ内に含まれ、シリコン単結晶８３は、埋設されたｎ（＋）領域８４を有し、該領域の存在でソース８１を取り囲むドレイン電極８５に導く種々の電流通路の横方向の抵抗を減少するようになっている。
　　　【００２６】
　リング状のｎ（＋）領域８６は、参考例として図８に示すように、素子内に形成され、本発明によれば、リング状の領域８６は、素子の全ての接合を含むｎ（−）エピタキシャル領域８７よりも格段に高い導電率を有する。該領域８６は、ゲート酸化物８８の直下の領域から下方へ伸び、リング状のｐ（＋）領域８９と中央のｐ（＋）領域９１との間に形成された二つの導電チャンネルの端部と結合する。前記領域８９及び９１は、それぞれリング状のソース領域８１と中央のソース領域８２の下方に位置する。
　　　【００２７】
　図８にはまたｐ（＋）領域８９の外周縁が高逆電圧に素子が耐えるように大径を有することが示されている。
　　　【００２８】
　図８におけるｎ（＋）領域９５は、ドレイン電極８５に良好な接触を行うために設けられている。ドレイン電極８５は、内側に位置するソース８１とは水平方向にかなり離れており、例えば、両者の間隔は約９０ミクロン以上になっている。ドレイン電極８５の外側には、ｐ（＋）絶縁拡散部９６が設けられていて、同一チップまたはウエハ上の他の素子から当該素子を絶縁している。
　　　【００２９】
　図８の構成において、ソース８１及び８２からの電流がエピタキシャル領域８７を通り抜けるように領域８６を通り抜ける。電流は次いで横方向外方に流れ、さらにドレイン電極８５まで流れる。図２の実施例におけると同様、素子抵抗は高導電領域８６により大幅に減少する。
　　　【００３０】
　図８の構成を実施するにつき、ソース及びゲート電極を形成するのにどのような接触材料でも使用可能な点に注目すべきである。例えば、アルミニウムがソース電極用に使用でき、ポリシリコン物質が図８の導電ゲート８０または図２の導電ゲート２４に用いることができる。
　　　【００３１】
　多数の他の幾何学形状が本発明の素子製造のために用い得、それらの形状の一つとして複数の直線的で平行なソース要素とその間に配されたゲートがある。
　　　【００３２】
　ソース電極２２及び２３は、前記の説明では別個の導線に接続される分離された電極として説明されているがソース電極２２及び２３は、図９においておいては、ゲート電極は、ゲート酸化物２５の頂部に設けられたポリシリコン層１０１（アルミニウムに代わるもの）である。このゲート電極は、酸化層１０２により覆われ、導電層１０３が二つのソース２２及び２３を一緒に接続し、ゲート電極１０１から絶縁された単一ソース導体を形成する。ウエハの何れかの適当な縁部でゲート電極への接続が行われる。
　　　【００３３】
　図１０及び図１１図は、ＭＯＳＦＥＴの領域４０が高導電性ｎ（＋）として構成されたとき、順方向抵抗が減少することを示す測定曲線の形状を示す。図１０において、試験された素子は、エピタキシャル領域のｎ（−）抵抗率を有する領域４０を持っている。このように、順方向抵抗は、図１０に示すように異なったゲートバイアスにおいて高くなる。
　　　【００３４】
　領域４０がｎ（＋）導電率のＭＯＳＦＥＴ素子においては、電子の速度飽和が生じる前に、全てのゲート電圧に対して、図１１図に示すように導通時抵抗は劇的に減少する。
　　　【００３５】
　本発明のソース領域の多角形構成は図１４ないし図１６に最もよく示されている。
　　　【００３６】
　図１４と図１５には、ゲート、ソース及びドレイン電極が設けられる前の状態の素子が示されている。製造方法は、Ｄ−ＭＯＳ製造技術及びイオン注入技術等の接合の形成及び電極の設置を最も良好に行うための上記方法を含む何れの形式のものでもよい。
　　　【００３７】
　本発明の素子は、ｎチャンネルエンハンスメント型素子として説明されているが、本発明は、ｐチャンネル素子及びデプリーションモード素子にも適用できる。
　　　【００３８】
　図１４及び図１５においては、基礎半導体本体またはウエハ中に六角形のソース領域が形成されている。図示の基礎半導体またはウエハは、図１５に示すように薄いＮ−エピタキシャル領域１２１が設けられシリコン単結晶のＮ型ウエハ１２０として示されている。すべての接合がエピタキシャル領域１２１に形成される。適当なマスクを用いることにより、図１４及び図１５の領域１２２及び１２３のような複数のＰ型領域が半導体ウエハ領域１２１の一方の表面に形成され、これらの領域は、一般に多角形であり、望ましくは六角形の形状である。
　　　【００３９】
　前記の多角領域は、非常に数多く形成される。例えば、２．５４ｍｍ×３．５５６ｍｍの表面寸法を有する素子では、約６６００の多角領域が形成され、チャンネル幅のトータルが約５５８．８ｍｍとなる。多角形領域の各々における互いに対向する２つの側部の間隔寸法は、約０．０２５４ｍｍ、またはこれ以下のものである。また、隣合う多角形領域の直線測部同士の間隔寸法は、約０．０１５ｍｍである。前記の寸法は一例である。
　　　【００４０】
　ｐ（＋）領域１２２及び１２３は、高くかつ信頼性ある電界特性を形成するのに望ましい約５ミクロンの深さｄを有する。ｐ領域の各々は、ｐ領域１２２及び１２３それぞれの段領域１２４及び２５として示されている外側段領域を有し、これらは、それぞれ約１．５ミクロンの深さｓを有している。この距離は素子のキャパシタンスを減少するためできるだけ小さい方がよい。
　　　【００４１】
　多角形の領域１２２及び１２３を含む多角領域の各々はそれぞれＮ＋多角形リング領域１２６及び１２７を受入れる。段部１２４及び１２５は、それぞれ領域１２６及び１２７の下方に位置する。Ｎ＋領域１２６及び１２７は比較的導電性のＮ＋領域１２８と協動する。この領域１２８は、隣り合うｐ型多角形間に配されたＮ領域であり、ソース領域と後述するドレイン電極との間に種々のチャンネルを画定する。
　　　【００４２】
　高導電性Ｎ＋領域１２８は米国特許第４，３７６，２８６号に記載された方法で形成され、しかもこの領域１２８は当該特許の要旨であり、素子の非常に低い順方向抵抗特性を有する。
　　　【００４３】
　図１４及び図１５において、ウエハの全表面は酸化物層または結合した通常の酸化物と窒化物の層で覆われており、これらの層は種々の接合を構成するために形成される。この層は絶縁層１３０として示されている。絶縁層１３０には、多角形の領域１２２及び１２３の直上開口１３１及び１３２のような多角形状の開口が設けられている。開口１３１及び１３２は、それぞれ領域１２２及び１２３用のＮ＋型ソースリング１２６及び１２７に部分的に重なる。多角形の開口の形成後に残る酸化物帯体としての絶縁層１３０は素子のゲート酸化物となる。
　　　【００４４】
　次いで、図１６に示すように電極が設けられる。これらは、絶縁層（酸化物部分）１３０の上に格子状に重なるポリシリコンの電極１４０，１４１，１４２である。
　　　【００４５】
　続いて、二酸化シリコン皮膜が図１６のポリシリコン電極１４０，１４１，１４２の上に、皮膜部分１４５，１４６，１４７が設けられ、これらは、ポリシリコン制御電極と、引き続いてウエハの全上面上に設けられソース電極等を絶縁する。図１６において、ソース電極は、アルミニウムのような所望の物質からなる導電皮膜１５０として示されている。ドレイン電極１５１も素子に設けられる。
　　　【００４６】
　図１６図に示された素子は、チャンネル領域が、それぞれ独立したソースの各々と、最終的にドレイン電極１５１に導く半導体物質の本体との間にチャンネル領域が形成されるＮチャンネル型素子である。このように、チャンネル領域１６０は、ソース電極１５０に接続されるリング上のソース領域１２６と、ドレイン電極１５１に導くＮ＋領域１２８との間に形成される。チャンネル１６０はゲート１４０に適当な制御電圧を与えることによりＮ型導電率のものに変えられる。同様に、チャンネル１６１及び１６２は、ソース電極１５０に接続されるソース領域１２６とドレイン電極１５１に導く取り囲んだＮ＋領域１２８との間に形成される。このように、図１５の電極１４１を含んでポリシリコンのゲート電極に適当な制御電圧を与えると、チャンネル１６１及び１６２は導電性となり、ソース電極１５０からドレイン電極１５１への多数キャリヤ導電を可能とする。
　　　【００４７】
　ソースの各々は平行な導電路を形成し、例えば、ゲート電極１４２下方のチャンネル１６３及び１６４は、リング状のソース領域１２７及びＮ型ソース領域１７０からＮ＋領域１２８及びドレイン電極１５１への導電を可能とする。
　　　【００４８】
　図１５及び図１６にはウエハの端部を包み込むｐ型端部領域１７１が示されている。
　　　【００４９】
　図１６の電極１５０は、望ましくはアルミニウム電極である。この電極１５０の接触領域は、ｐ型領域１２２のより深い深部を全体的に覆い、かつ正合している。これは電極１５０用に用いられたアルミニウムがｐ型物質の非常に薄い領域を打ち抜く（スパイクスルー）ことが分かったために行われる。このように、本発明の一つの特徴は、電極１５０がｐ領域１２２及び１２３のようなｐ領域の前記深部を重点的に確実に覆う点にある。これにより、素子キャパシタンスを減少させるために前記段部１２４及び１２５によって形成される活性チャンネル領域を望ましい薄さにすることができる。
　　　【００５０】
　図１２は、図１６の多角形状のソースパターンを用い多完成されたＭＯＳＦＥＴ素子を示している。図１２の前記素子は、刻設された四周の領域１８０，１８１，１８２，１８３により囲まれている。これら領域にそって分断すれば、ウエハの本体から０．２５ｍｍ×０．３５５６ｍｍの寸法の単位素子が切り取られ、分離される。
　　　【００５１】
　上記の多角形状の領域は、複数の行及び列をなして１枚のウエハに形成される。例えば、符号Ａで示される範囲には、約０．２１０ｍｍで多角形の６５列を含み、また符号Ｂで示される範囲は、約０．３７６ｍｍの多角形１００列を含むものであり、さらにソース接続パッド１９０とゲート接続パッド１９１との間の符号Ｃで示される範囲には前記多角形状の領域が８２列形成される。
　ソースパッド１９０は、重金属から構成され、アルミニウムのソース電極１５０に直接接続され、導線が接続される。
　　　【００５２】
　ゲート接続パッド１９１は、複数のフィンガー１９２，１９３，１９４及び１９５に電気的に接続され、これらフィンガーは、前記多角形状の領域を有する外側表面上に対称に形成され、図１３との関連で説明されるようにポリシリコンゲートに電気的に接続される。
　　　【００５３】
　製造工程の最終段階で、素子の外縁２は、図１２に示す電界板２０１に接続されるリング状の深度の深いｐ＋拡散部１７１が設けられる。
　　　【００５４】
　図１３は、ゲートパッド１９１の一部及びゲートフィンガー１９４及び１９５を断面で示している。素子のＲＣ遅延定数を減少するには、ポリシリコンのゲートに複数の電極を形成することが望ましい。ポリシリコンのゲートは、複数の領域２１０，２１１，２１２を含む多数の領域を有し、これら領域は外方に延び、且つ、ゲートパッドの延長部及びゲートフィンガー１９４及び１９５を受け入れる。ポリシリコンゲート領域は、図１６の酸化物皮膜１４５−１４６−１４７の形成中は露出されており、ソース電極５０によって被覆されない。図１３において、軸２２０は図１２に示された対称軸２２０である。
　　　【００５５】
　本発明は好適な実施例との関連について説明したが、当業者であれば多数の変形、修正が可能なことが明白であろう。それ故、本発明は、明細書、図面ならびに特許請求の範囲の記載のみに限定すべきではない。
【図面の簡単な説明】
　　【図１】　特に２つのソース及びゲートの金属パターンを示す本発明と関連したＭＯＳＦＥＴ素子の参考例として示す平面図である。
　　【図２】　図１の２−２線矢視方向断面図である。
　　【図３】　特にＰ＋接触の注入及び拡散工程を示した図１及び図２のウエハ製造の初期段階を示す図２と同様の断面図である。
　　【図４】　ｎ（＋）注入及び拡散工程を示した製造工程の第２工程の説明図である。
　　【図５】　チャンネル注入及び拡散工程の製造工程の説明図である。
　　【図６】　ソースのプレデポジション及び拡散工程を示すもので、ゲート酸化物が図２の素子を形成する金属化段階のために切断される最終段階に先だって行われる工程の説明図である。
　　【図７】　図１と同様の平面図である。
　　【図８】　図７の８−８線矢視方向断面図である。
　　【図９】　ソース接触構成の他の例を示す図２と同様の断面図である。
　　【図１０】　ＭＯＳＦＥＴ素子として酸化物の下の領域がｎ（−）のものである、図２の構造と同様の素子の順方向電流特性図である。
　　【図１１】　領域４０が高いｎ（＋）導電率を有する図２の構造と同じ素子の特性図である。
　　【図１２】　本発明にかかるウエハに形成された１個のＭＯＳＦＥＴ素子の平面図である。
　　【図１３】　ゲートパッド領域におけるゲート電極とソース領域との関係を示すゲートパッドの拡大詳細図である。
　　【図１４】　素子の製造工程の１段階におけるソース領域の小さな部分の詳細平面図である。
　　【図１５】　図１４の１４−１４矢視方向断面図である。
　　【図１６】　ポリシリコンゲート、ソース電極及びドレイン電極をウエハに取り付けた図１５と同様の図である。
　　【符号の説明】
　１２０　ウエハ
　１２１　エピタキシャル領域
　１２２　ｐ（＋）領域（ベース領域）
　１２３　ｐ（＋）領域（ベース領域）
　１２６　ソース領域
　１２７　ソース領域
　１２８　Ｎ＋領域（共通導電領域）
　１３０　ゲート酸化物層
　１４０　ゲート電極
　１４１　ゲート電極
　１４２　ゲート電極
　１５０　ソース電極
　１５１　ドレイン電極
　１６１　チャンネル
　１６２　チャンネル