【事件の表示】
　特許第２８３３５０５号「半導体集積回路の自動配線方法」の請求項１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２８３３５０５号の請求項１に係る特許を維持する。
【理由】
１．手続きの経緯
　本件特許第２８３３５０５号発明は、平成７年１月３０日に特許出願され平成１０年１０月２日にその特許権の設定登録がなされ、その後、木村和夫より特許異議の申し立てがなされ、取消理由通知がなされ、その指定期間内である平成１１年１０月２５日に訂正請求がなされたものである。
２．訂正の適否についての判断
　ア．訂正明細書の請求項１に係る発明
　訂正明細書の請求項１に係る発明は、その特許請求の範囲の請求項１に記載された次の事項により特定されるとおりのものである。
　「配線されるべき複数の端子（Ｔ１、Ｔ２）を設定するステップと、
　配置した機能セルのうち、前記複数の端子を含む機能セル、これらの機能セル問の機能セル、これらの機能セルに隣接する機能セルを含めて、該端子を含む配線領域（３０１、６０１）を設定するステップと、
　該配線領域内の各機能セル（３０２〜３０５）が前記端子を含むか否かを判別するステップと、
　前記機能セルが前記端子を含むときに、該機能セルの所定の配線禁止領域を前記端子の間の配線禁止領域とするステップと、
　前記機能セルが前記端子を含まないときに、該機能セル全体を前記端子の間の配線禁止領域とするステップと、
　前記端子の間の配線禁止領域に基づいて前記端子間の配線（Ｙ、Ｚ）を施すステップとを具備する半導体集積回路の自動配線方法。」
　イ．訂正の目的の適否及び拡張・変更の存否
　上記訂正は、特許請求の範囲の減縮に相当し、実質的に特許請求の範囲を拡張又は変更するものではない。
　ウ．独立特許要件の判断
　（引用刊行物）
　訂正明細書の請求項１に係る発明（以下、「本件請求項１に係る発明」という。）に対して、当審が通知した取消理由で引用した本件出願の日前の他の出願であってその出願後に出願公開された特願平６−１１４９５１号（特開平７−３２１２１１号公報）（以下、「先願」という。）の願書に最初に添付した明細書又は図面（以下、「先願明細書」という。）には、
▲１▼「【発明が解決しようとする課題】以上説明したように、従来の配線方法では、一度決めた素子内配線パターンを固定して配置するため、長い迂回配線が生じ易くなり、信号ディレイが増加したり他の信号配線が困難になるという不具合や完全な配線ができなくなるという不具合が生じていた。そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、特定の信号線に対する配線経路を迂回させることなく所望の配線経路で、かつ未配線を生じない半導体集積回路の配線方法を提供することにある。」（段落【０００４】及び【０００５】）、
▲２▼「【課題を解決するための手段】上記目的を達成するために、請求項１記載の発明は、予め決定された複数の回路素子の配置結果に対して、所定の素子内配線パターンの一部またはすべてを省略した配線障害物データを作成し、作成した配線障害物データを参照して素子間接続信号の配線経路を決定し、素子間接続信号の配線と素子内配線パターンとの短絡または設計規則違反が生じた場合には、素子位置の移動修正によりこれを除去してなる。」（段落【０００６】）、
▲３▼「配線障害物データとして登録されるものは３通りに分けられる。一つは素子間を結ぶ既配線パターンであり、その経路をそのまま配線障害物（配線禁止領域）として設定する。また、他の二つは固定配置されている一般素子の内部配線パターン、又は配線対象となる特定信号に接続する素子の内部配線パターンである。なお、固定配置素子でもなく特定信号に接続もしない素子に対しては、素子内部の配線パターンに対して、配線障害物の設定を全く行わないか、もしくは第１層に金属配線パターンについてのみ配線障害物の設定を行う。」（段落【００１６】及び【００１７】）、
▲４▼「図５において、配線５は素子６内の端子矩形７と短絡を起こしているが、素子６の移動によって短絡を取り除くことが可能である。また、配線８は素子９と素子１０の内部を第１層の金属配線で配設しており、素子９の端子矩形１１と短絡を引き起こしている。この場合は、素子９を移動することによって端子矩形１１との短絡を取り除くことが可能である。このように、特定信号に接続せず、かつ配置位置が変更可能な素子に対しては、素子内の配線パターンが短絡を起こしていても素子位置の移動を行うことで配線との短絡を除去することができる。ただし、素子の移動先が元の位置の近傍として、こうした短絡箇所を完全に取り除くためには、配線短絡がチップの局所的な部分に集中して生じていないことが必要である。」（段落【００２５】）、
▲５▼「従って、素子列内部において、特定信号の第１層金属配線について制限することが重要である。この制限をするための具体的な実施例としては、特定信号に接続せずかつ配置位置が変更可能な素子２に対して、素子全面を第１層の金属配線の障害物として設定する方法が挙げられる。このようにすることで、図５に示す短絡が生じている配線８は図６に示すような配線経路に変更され、素子移動において素子列内の配線による妨げを受けにくくすることができる。」（段落【００２８】）、との記載がなされている。
　以下、上記先願明細書に記載された発明を「先願発明」という。
　（対比・判断）
　本件請求項１に記載された発明と上記先願発明とを対比すると、先願発明は、本件請求項１に係る発明を特定する事項である、「配置した機能セルのうち、前記複数の端子を含む機能セル、これらの機能セル間に機能セル、これらの機能セルに隣接する機能セルを含めて、該端子を含む配線領域（３０１、６０１）を設定するステップを具備する」事項を備えておらず、当該事項により本件請求項１に係る発明は、「配線領域内の配線禁止領域の数を減少でき、従って、メモリ容量を減少でき、また、これらの設定時間及びチェック時間を減少でき、この、結果、自動配線の処理速度を向上できる。」といる顕著な効果を奏するものであり、本件請求項１に係る発明が上記先願明細書に記載された先願発明であるとはいえない。
　したがって、本件請求項１に係る発明は特許出願の際独立して特許を受けることができない発明とすることはできない。
エ．むすび
　以上のとおりであるから、上記訂正請求は、特許法第１２０条の４第２項及び同条第３項で準用する第１２６条第２−４項の規定に適合するので、当該訂正を認める。
３．特許異議申立てについての判断
　ア．申立の理由の概要
　申立人木村和夫は、請求項１に係る発明は、甲第１号証（本件出願の日前の他の出願であってその出願後に出願公開された特願平６−１１４９５１号（特開平７−３２１２１１号公報）の願書に最初に添付した明細書又は図面）に記載された発明であり、特許法第２９条の２の規定により、特許を受けることができないものであるから、特許を取り消すべきと主張している。
　イ．判断
　本件請求項１に係る発明は、上記２．ウ（独立特許要件の判断）で示したように、取消理由通知で示した先願明細書に記載された先願発明（上記甲第１号証記載の発明）と同一であるとすることはできない。
　また、他に本件請求項１に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年１２月１３日（１９９９．１２．１３）
【訂正の要旨】
訂正の要旨
▲１▼「【請求項１】配線されるべき複数の端子（Ｔ１、Ｔ２）を設定するステップと、該端子を含む配線領域（３０１、６０１）を設定するステップと、該配線領域内の各機能セル（３０２〜３０５）が前記端子を含むか否かを判別するステップと、前記機能セルが前記端子を含むときに、該機能セルの所定の配線禁止領域を前記端子の間の配線禁止領域とするステップと、前記機能セルが前記端子を含まないときに、該機能セル全体を前記端子の間の配線禁止領域とするステップと、前記端子の間の配線禁止領域に基づいて前記端子間の配線（Ｙ、Ｚ）を施すステップとを具備する半導体集積回路の自動配線方法。」を、
　特許請求の範囲の減縮を目的として、「【請求項１】配線されるべき複数の端子（Ｔ１、Ｔ２）を設定するステップと、配置した機能セルのうち、前記複数の端子を含む機能セル、これらの機能セル間の機能セル、これらの機能セルに隣接する機能セルを含めて、該端子を含む配線領域（３０１、６０１）を設定するステップと、該配線領域内の各機能セル（３０２〜３０５）が前記端子を含むか否かを判別するステップと、前記機能セルが前記端子を含むときに、該機能セルの所定の配線禁止領域を前記端子の間の配線禁止領域とするステップと、前記機能セルが前記端子を含まないときに、該機能セル全体を前記端子の間の配線禁止領域とするステップと、前記端子の間の配線禁止領域に基づいて前記端子間の配線（Ｙ、Ｚ）を施すステップとを具備する半導体集積回路の自動配線方法。」と訂正する。
（５４）【発明の名称】
半導体集積回路の自動配線方法
（５７）【特許請求の範囲】
　【請求項１】　配線されるべき複数の端子（Ｔ１、Ｔ２）を設定するステップと、
配置した機能セルのうち、前記複数の端子を含む機能セル、これらの機能セル間の機能セル、これらの機能セルに隣接する機能セルを含めて、
該配線領域内の各機能セル（３０２〜３０５）が前記端子を含むか否かを判別するステップと、
前記機能セルが前記端子を含むときに、該機能セルの所定の配線禁止領域を前記端子の間の配線禁止領域とするステップと、
前記機能セルが前記端子を含まないときに、該機能セル全体を前記端子の間の配線禁止領域とするステップと、
前記端子の間の配線禁止領域に基づいて前記端子間の配線（Ｙ、Ｚ）を施すステップとを具備する半導体集積回路の自動配線方法。
　【請求項２】　配線されるべき複数の端子（Ｔ１、Ｔ２）を設定するステップと、
該端子を含む配線領域（３０１、６０１）を設定するステップと、
該配線領域内の各機能セル（３０２〜３０５）が前記端子を含むもしくは近接するか否かを判別するステップと、
前記機能セルが前記端子を含むもしくは近接するときに、該機能セルの所定の配線禁止領域を前記端子の間の配線禁止領域とするステップと、
前記機能セルが前記端子を含まずかつ近接していないときに、該機能セル全体を前記端子の間の配線禁止領域とするステップと、
前記端子の配線禁止領域に基づいて前記端子間の配線（Ｙ、Ｚ）を施すステップとを具備する半導体集積回路の自動配線方法。
　【請求項３】　配線されるべき複数の端子（Ｔ１、Ｔ２）を設定するステップと、
該端子を含む配線領域（３０１、６０１）を設定するステップと、
該配線領域内の各機能セル（３０２〜３０５）が前記端子を含むか否かを判別するステップと、
前記機能セルが前記端子を含まないときに、該機能セルの所定の配線禁止領域の該機能セルの全体に対する面積比が所定値より小さいか否かを判別するステップと、
前記機能セルが前記端子を含むとき、もしくは該機能セルが前記端子を含まずかつ該機能セルの所定の配線禁止領域の該機能セルの全体に対する面積比が前記所定値より小さいときに、該機能セルの所定の配線禁止領域を前記端子の配線禁止領域とするステップと、
前記機能セルが前記端子を含まずかつ該機能セルの所定の配線禁止領域の該機能セルの全体に対する面積比が前記所定値より大きいときに、該機能セル全体を前記端子の間の配線禁止領域とするステップと、
前記端子の間の配線禁止領域に基づいて前記端子間の配線（Ｙ、Ｚ）を施すステップとを具備する半導体集積回路の自動配線方法。
　【請求項４】　配線されるべき複数の端子（Ｔ１、Ｔ２）を設定するステップと、
該端子を含む配線領域（３０１、６０１）を設定するステップと、
該配線領域内の各機能セル（３０２〜３０５）が前記端子を含むもしくは近接するか否かを判別するステップと、
前記機能セルが前記端子を含まずかつ近接していないときに、該機能セルの所定の配線禁止領域の該機能セルの全体に対する面積比が所定値より小さいか否かを判別するステップと、
前記機能セルが前記端子を含むもしくは近接するとき、
または該機能セルの所定の配線禁止領域の該機能セルの全体に対する面積比が前記所定値より小さいときに、該機能セルの所定の配線禁止領域を前記端子の間の配線禁止領域とするステップと、
前記機能セルが前記端子を含まずもしくは近接せずかつ該機能セルの所定の配線禁止領域の該機能セルの全体に対する面積比が前記所定値より大きいときに、該機能セル全体を前記端子の間の配線禁止領域とするステップと、
前記端子の間の配線禁止領域に基づいて前記端子間の配線（Ｙ、Ｚ）を施すステップとを具備する半導体集積回路の自動配線方法。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】本発明は複数の機能セルを配置した半導体集積回路の自動配線方法に関する。
　【０００２】
　【従来の技術】複数の機能セルを配置した半導体集積回路の自動配線方法を実行する自動配線装置は図８に示される。図８において、８０１は中央処理装置（ＣＰＵ）、８０２はプログラム、定数、一時的なデータを格納するランダムアクセスメモリ（ＲＡＭ）、８０３はキーボード８０４、ディスプレイ装置８０５等に接続された入出力インターフェイスである。これらＣＰＵ８０１、ＲＡＭ８０２及び入出力インターフェイス８０３はバス８０６によって接続されている。図９に示すごとく、図８のＲＡＭ８０２は、機能セル配置情報記憶エリアＡ１、機能セル配線禁止情報記憶エリアＡ２、機能セル端子情報記憶エリアＡ３、既配線情報記憶エリアＡ４、及び内部データ記憶エリアＡ５より構成されている。
　【０００３】たとえば、機能セル配置情報エリアＡ１における機能セル配置情報は、図１０において配置した機能セルＣ１、Ｃ２、Ｃ３、・・・をその位置情報（Ｐｘ、Ｐｙ）と共に示す。また、機能セル配線禁止情報Ａ２における機能セル配線禁止情報は、図１１に示すごとく、各機能セルＣ１、Ｃ２、Ｃ３、・・・毎に位置情報（Ｑｘ１、Ｑｙ１）、（Ｑｘ２、Ｑｙ２）によって表わされた配線禁止領域を示す。さらに、機能セル端子情報記憶エリアＡ３における機能セル端子情報は、図示しないが、各機能セル内における端子を示し、これら端子情報もまた他ネットに対しては配線禁止情報として作用する。さらにまた、既配線情報記憶エリアＡ４における既配線情報は、図示しないが、既に他ネソトの端子間に配線を示し、これら既配線情報もまた他ネットに対しては配線禁止情報として作用する。また、内部データ記憶エリアＡ５は自動配線を実行される際に用いられる記憶エリアである。
　【０００４】図１２は図９のＣＰＵ８０１の動作を示すフローチャートであって、従来の半導体集積回路の自動配線方法を示す。図１３のディスプレイ装置８０５の画面をも参照して図！２のフローチャートを説明する。すなわち、ステップ１２０１においては、キーボード８０４より配線すべき端子が入力されたか否かを判別する。端子が入力されたときにはステップ１２０２に進む。他方、端子が入力されていなればステップ１２０９に直接進み、このルーチンは終了する。配線すべき端子丁１、Ｔ２が入力されてステップ１２０２に進むと、図１３に示すごとく、端子丁１、Ｔ２の情報はＲＡＭ８０２の内部データ記憶エリアＡ５に書込まれると共にディスプレイ装置８０５に表示される。
　【０００５】次に、ステップ１２０３では、ＲＡＭ８０２の機能セル配置情報記憶エリアＡ１より機能セル情報を読出して端子Ｔ１、Ｔ２を含む配線領域１３０１を設定し、ＲＡＭ８０２の内部データ記憶エリアＡ５に書込む。また同時に、これは図１３に示すごとく、ディスプレイ装置８０５に表示される。たとえば、配線領域１３０１は、端子Ｔ１、Ｔ２を含む機能セル、これらの機能セル間の機能セル、これらの機能セルに隣接する機能セルを含めて設定される。
　【０００６】次に、ステップ１２０４では、ＲＡＭ８０２の機能セル配線禁止情報エリアＡ２より配線禁止情報を読出して各機能セル内に配線禁止領域を設定し、ＲＡＭ８０２の内部データ記憶エリアＡ５に書込む。また同時に、これら配線禁止領域は、図１３に示すごとく、ディスプレイ装置８０５に表示される。
　【０００７】次に、ステップ１２０５では、ＲＡＭ８０２の機能セル端子情報記憶エリアＡ３より他ネットの端子情報を読出して配線禁止領域（図１３に図示せず）として設定し、ＲＡＭ８０２の内部データ記憶エリアＡ５に書込む。なお、他ネットの端子とは図１３において端子Ｔ１、Ｔ２以外の端子を言う。
　【０００８】次に、ステップ１２０６では、ＲＡＭ８０２の既配線情報記憶エリアＡ４より他ネットの既配線情報を読出して配線禁止領域として設定し、ＲＡＭ８０２の内部データ記憶エリアＡ５に書込む。また同時に、これら既配線情報たとえはＸは、図１３に示すごとく、ディスプレイ装置８０５に表示される。
　【０００９】次に、ステップ１２０７において、配線領域１３０１内の他ネットの端子、既配線をも含む配線禁止領域に基づいて端子Ｔ１、Ｔ２間に配線Ｙ、Ｚを設定し、ＲＡＭ８０２の内部データ記憶エリアＡ５に書込む。この場合、配線Ｙは１層目配線層で構成され、配線Ｚは２層目配線層によって構成され、従って、配線Ｙと配線ＺとはスルーホールＴＨを介して接続されている。これら配線Ｙ、Ｚは、図１３に示すごとく、ディスプレイ装置８０５に表示される。
　【００１０】次に、ステップ１２０８では、ステップ１２０７において求められた配線Ｙ、ＺのデータをＲＡＭ８０２の既配線情報エリアＡ４に書込む。
　【００１１】そして、ステップ１２０９にてこのルーチンは終了する。
　【００１２】
　【発明が解決しようとする課題】しかしながら、近年、プロセス技術の進歩により配線は微細化し、これに伴ない、配線領域内の配線禁止領域の数は増大する。なお、図１３における配線領域１３０１内の他ネットの端子、既配線を除く配線禁止領域の数は３７である。このような図８のＲＡＭ８０２の内部データ記憶エリアＡ５の配線禁止領域の数の莫大な増大はメモリ容量の増大を招くという課題があり、また、内部データの設定時間の増大、内部データのチェック時間の増大を招き、この結果、自動配線の処理速度が低下するという課題がある。
　【００１３】なお、配線禁止領域の圧縮方法として、セルライブラリとして配線禁止領域を削減しているものがある（参照：特開平４−３２６５５１号公報）が、このものでは、全てのネットに対してセルライブラリに定義された禁止情報しか扱えず、有効に配線のための領域が活用できない。従って、本発明の目的は、半導体集積回路の自動配線の処理速度を向上させることにある。
　【００１４】
　【課題を解決するための手段】上述の課題を解決するために本発明は、配線されるべき複数の端子を設定し、これら端子を含む配線領域を設定する。次に、この配線領域内の各機能セルがこれらの端子を含むか否かを判別する。この結果、機能セルが端子を含むときに、この機能セルの所定の配線禁止領域を端子の間の配線禁止領域をする。他方、機能セルが端子を含まないときに、この機能セル全体を端子の間の配線禁止領域とする。そして、端子の配線禁止領域に基づいて端子間の配線を施すようにしたものである。
　【００１５】
　【作用】上述の手段によれは、配線領域内の配線禁止領域の数が減少し、従って、これらの設定時間及びチェック時間は減少する。
　【００１６】
　【実施例】図１は本発明に係る半導体集積回路の自動配線方法の第１の実施例を示すフローチャートである。図１においては、図１２のステップ１２０４、１２０５の代りに、ステップ１０１を設けてある。このステップ１０１は配線禁止領域を設定するためのであり、その詳細は図２に示される。
　【００１７】図２を参照すると、ステップ２０１において、図３に示す配線領域３０１内機能セルがステップ１２０２において設定された端子Ｔ１もしくはＴ２を含むか否かを判別する。この結果、図３に示すごとく、端子Ｔ１もしくはＴ２を含む機能セル３０２、３０３であれば、ステップ２０２、２０３に進む。他方、端子Ｔ１、Ｔ２を含まない機能セル３０４であればステップ２０４に進む。
　【００１８】ステップ２０２では、ＲＡＭ８０２の機能セル配線禁止情報エリアＡ２より配線禁止情報を読出して機能セル３０２もしくは３０３内に配線禁止領域を設定し、ＲＡＭ８０２の内部データ記憶エリアＡ５に書込む。また同時に、これら配線禁止領域は、図３に示すごとく、ディスプレイ装置８０５に表示される。次に、ステップ２０３では、ＲＡＭ８０２の機能セル端子情報記憶エリアＡ３より機能セル３０２もしくは３０３内の他ネットの端子情報を読出して配線禁止領域（図３に図示せず）として設定し、ＲＡＭ８０２の内部データ記憶エリアＡ５に書込む。
　【００１９】他方、ステップ２０４においては、機能セル３０４のセル枠全体を配線禁止領域として設定し、ＲＡＭ８０２の内部データ記憶エリアＡ５に書込む。また同時に、セル枠全体を配線禁止領域とした領域は、図３に示すごとく、ディスプレイ装置８０５に表示される。
　【００２０】ステップ２０５により配線領域３０１内のすべての機能セルに対してステップ２０１〜２０４のフローを実行する。この結果、配線領域３０１内のすべての機能セルに対して上述のフローが実行されると、ステンプ２０６により図１のステップ１２０６に戻る。
　【００２１】このように、図３における配線領域３０１内の他ネットの端子、既配線を除く配線禁止領域の数は１６となり、図１３における場合に比較して著しく減少する。
　【００２２】図４は図２の変更例を示し、図２のステップ２０１の代りにステップ２０１’を設けてある。すなわち、ステップ２０１’では、端子Ｔ１もしくはＴ２を含む機能セルに加えて該機能セルに隣接する機能セルについても、ステップ２０２、２０３に進むようにしたものである。これにより、セル枠全体を配線禁止領域とする機能セル数は減少するものの、配線領域の有効活用度が上昇する。なお、端子Ｔ１もしくはＴ２を含む機能セルに隣接する機能セルとは、図３の機能セル３０２、３０３の左右の機能セル、上下の機能セル、もしくは左右上下の隣接セルをいう。
　【００２３】図５は本発明に係る半導体集積回路の自動配線方法の第２の実施例を示すフローチャートであって、図２のルーチンにステップ５０１を付加したものである。すなわち、ステップ５０１では、ステップ２０１において端子Ｔ１、Ｔ２を含まないと判別された機能セルについて、該機能セルの配線禁止領域の全体に対する面積比が所定値αより大きいか否かを判別する。たとえは、図１１において、機能セルＣ１、Ｃ２については、配線禁止領域の面積比が所定値αより大きいとし、機能セルＣ３については、配線禁止領域の面積比が所定値αより小さいとする。この結果、機能セルの配線禁止領域の面積比が所定値αより小さいときには、ステップ２０２、２０３に進む。他方、機能セルの配線禁止領域の面積比が所定値αより大きいときには、ステップ２０４に進む。
　【００２４】ステップ２０２では、ＲＡＭ８０２の機能セル配線禁止情報エリアＡ２より配線禁止情報を読出して図６の機能セル３０２、３０３、もしくは３０５内に配線禁止領域を設定し、ＲＡＭ８０２の内部データ記憶エリアＡ５に書込む。また同時に、これら配線禁止領域は、図６に示すごとく、ディスプレイ装置８０５に表示される。次に、ステップ２０３ては、ＲＡＭ８０２の機能セル端子情報記憶エリアＡ３より機能セル３０２、３０３もしくは３０５内の他ネットの端子情報を読出して配線禁止領域（図３に図示せず）として設定し、ＲＡＭ８０２の内部データ記憶エリアＡ５に書込む。
　【００２５】他方、ステップ２０４においては、図６の機能セル３０４のセル枠全体を端子の間配線禁止領域として設定し、ＲＡＭ８０２の内部データ記憶エリアＡ５に書込む。また同時に、セル枠全体を配線禁止領域とした領域は、図６に示すごとく、ディスプレイ装置８０５に表示される。
　【００２６】このように、図６における配線領域６０１内の他ネットの端子、既配線を除く配線禁止領域の数は１８となり、図１３における場合に比較して著しく減少する。また、図３に示す第１の実施例に比較して配線禁止領域の数は増加するが、配線領域の有効活用度が上昇する。
　【００２７】図７は図５の変更例を示し、図５のステップ２０１の代りにステップ２０１’を設けてある。すなわち、ステップ２０１’では、端子Ｔ１もしくはＴ２を含む機能セルに加えて該機能セルに隣接する機能セルについても、ステップ２０２、２０３に進むようにものである。これにより、セル枠全体を配線禁止領域とする機能セル数は減少するものの、配線領域の有効活用度が上昇する。なお、この場合も、端子Ｔ１もしくはＴ２を含む機能セルに隣接する機能セルとは、図６の機能セル３０２、３０３の左右の機能セル、上下の機能セル、もしくは左右上下の隣接セルをいう。
　【００２８】なお、上述の従来の配線禁止領域の圧縮方法のごとく、セルライブラリとして１層の全面禁止を設定してしまうと、第１層の端子Ｔ１から引き出されているような１層配線は配線できないことになる。
　【００２９】
　【発明の効果】以上説明したように本発明によれは、配線領域内の配線禁止領域の数を減少でき、従って、メモリ容量を減少てき、また、これらの設定時間及ひチェック時間を減少でき、この結果、自動配線の処理速度を向上できる。
【図面の簡単な説明】
　【図１】本発明に係る半導体集積回路の自動配線方法の第１の実施例を示すフローチャートである。
　【図２】図１のステップ１０１の詳細を示すフローチャートである。
　【図３】図２のフローチャートを補足説明するディスプレイ画面を示す図である。
　【図４】図２の変更例を示すフローチャートである。
　【図５】本発明に係る半導体集積回路の自動配線方法の第２の実施例を示すフローチャートである。
　【図６】図５のフローチャートを補足説明するディスプレイ画面を示す図である。
　【図７】図６の変更例を示すフローチャートである。
　【図８】一般的な自動配線装置を示すブロック回路図である。
　【図９】図８のＲＡＭの記憶内容を示す図である。
　【図１０】図９の機能セル配置情報の一例を示す図である。
　【図１１】図９の機能セル配線禁止情報の一例を示す図である。
　【図１２】従来の半導体集積回路の自動配線方法を示すフローチャートである。
　【図１３】図１２のフローチャートを補足説明するディスプレイ画面を示す図である。
　【符号の説明】
３０１、６０１・・・配線領域
３０２〜３０５・・・機能セル
８０１・・・ＣＰＵ
８０２・・・ＲＡＭ
８０３・・・入出力インターフェイス
８０４・・・キーボード
８０５・・・ディスプレイ装置
８０６・・・バス
Ｘ・・・既配線
Ｙ、Ｚ・・・配線