【事件の表示】
　特許第２６７４５３３号「半導体装置の製造方法」の請求項１ないし５に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２６７４５３３号の請求項１に係る特許を維持する。
【理由】
　（１）手続の経緯
　本件特許第２６７４５３３号に係る主な手続きの経緯は、以下のとおりである。
特許出願　　　　　平成６年１１月１４日
特許権設定登録　　平成９年７月１８日
特許公報発行日　　平成９年１１月１２日
特許異議の申立て　平成１０年５月１１日
特許異議の申立て　平成１０年５月１２日
取消理由通知　　　平成１０年８月１３日
取消理由通知　　　平成１１年３月１１日
特許異議意見書　　平成１１年５月１８日
訂正請求書　　　　平成１１年５月１８日
訂正拒絶理由通知　平成１１年６月１１日
意見書　　　　　　平成１１年８月３０日
手続補正書　　　　平成１１年８月３０日
　（２）訂正の要旨
　訂正請求は、本件特許明細書を平成１１年８月３０日付け手続補正書によって補正された訂正明細書のとおり訂正することを求めたものであるが、その要旨は以下のとおりのものである。
　（２）−ａ．請求項１乃至４を削除する。
　（２）−ｂ．特許請求の範囲の請求項５について、「ｎ型単結晶半導体基板の表面に第１の多結晶シリコン層を成長する工程と、この第１の多結晶シリコン層の表面を酸化して酸化膜を形成する工程と、この酸化膜の表面に半導体支持基板を貼り合わせる工程と、前記ｎ型単結晶半導体基板の裏面を研磨してＳＯＩ基板の表面として形成する工程と、このｎ型単結晶半導体基板の表面から前記酸化膜に達する第１の溝を形成し、かつこの第１の溝に絶縁膜を充填する工程と、前記絶縁膜により区画された第１の領域及び第２の領域にこのｎ型単結晶半導体基板の表面から前記第１の多結晶シリコン層に達する第２の溝を夫々形成し、かつこの第２の構内に第２の多結晶シリコン層を充填する工程と、前記第１の領域に形成された前記第２の多結晶シリコン層に第１の不純物を導入し、前記第２の領域に形成された前記第２の多結晶シリコン層に第２の不純物を導入する工程と、前記第１の領域の前記第２の多結晶シリコン層に導入した前記第１の不純物を前記第１の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｎ型埋込コレクタ層として形成し前記第１の領域の前記第２の多結晶シリコン層をｎ型コレクタ引出層として形成し、前記第２の領域の前記第２の多結晶シリコン層に導入した前記第２の不純物を前記第２の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｐ型埋込コレクタ層として形成し前記第２の領域の前記第２の多結晶シリコン層をｐ型コレクタ引出層として形成し前記第２の領域の前記ｎ型単結晶半導体基板の導電型をｐ型に反転させる工程と、前記ｎ型埋込コレクタ層及び前記ｐ型埋込コレクタ層上の単結晶半導体基板に夫々ｎｐｎ型トランジスタ及びｐｎｐ型トランジスタを形成する工程とを含むことを特徴とする半導体装置の製造方法。」と訂正し、さらに、その請求項５を請求項１−４の削除に伴い請求項１に変更する訂正をする。
　（２）−ｃ．発明の名称について、
　発明の名称を「半導体装置の製造方法」と訂正する。
　（２）−ｄ．発明の詳細な説明について
▲１▼．【００１２】乃至【００１４】の記載を請求項１乃至４の削除に伴い、削除する。
▲２▼．【００１５】の記載を、「本発明の半導体装置の製造方法は、ｎ型単結晶半導体基板の表面に第１の多結晶シリコン層を成長する工程と、この第１の多結晶シリコン層の表面を酸化して酸化膜を形成する工程と、この酸化膜の表面に半導体支持基板を貼り合わせる工程と、前記ｎ型単結晶半導体基板の裏面を研磨してＳＯＩ基板の表面として形成する工程と、このｎ型単結晶半導体基板の表面から前記酸化膜に達する第１の溝を形成し、かつこの第１の溝に絶縁膜を充填する工程と、前記絶縁膜により区画された第１の領域及び第２の領域にこのｎ型単結晶半導体基板の表面から前記第１の多結晶シリコン層に達する第２の溝を夫々形成し、かつこの第２の構内に第２の多結晶シリコン層を充填する工程と、前記第１の領域に形成された前記第２の多結晶シリコン層に第１の不純物を導入し、前記第２の領域に形成された前記第２の多結晶シリコン層に第２の不純物を導入する工程と、前記第１の領域の前記第２の多結晶シリコン層に導入した前記第１の不純物を前記第１の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｎ型埋込コレクタ層として形成し前記第１の領域の前記第２の多結晶シリコン層をｎ型コレクタ引出層として形成し、前記第２の領域の前記第２の多結晶シリコン層に導入した前記第２の不純物を前記第２の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｐ型埋込コレクタ層として形成し前記第２の領域の前記第２の多結晶シリコン層をｐ型コレクタ引出層として形成し前記第２の領域の前記ｎ型単結晶半導体基板の導電型をｐ型に反転させる工程と、前記ｎ型埋込コレクタ層及び前記ｐ型埋込コレクタ層上の単結晶半導体基板に夫々ｎｐｎ型トランジスタ及びｐｎｐ型トランジスタを形成する工程とを含む。」と訂正する。
　（３）訂正の適否の判断
　（３）−ａ．訂正の目的の適否、新規事項の有無および拡張・変更の存否
▲１▼．上記（２）−ａの訂正は、明細書の特許請求の範囲請求項１−４の記載についての削除であるから特許請求の範囲の減縮に相当し、
▲２▼．上記（２）−ｂの訂正は、明細書の特許請求の範囲請求項について「単結晶半導体基板の表面に多結晶シリコン層を成長する工程と、この多結晶シリコン層の表面を酸化して酸化膜を形成する工程と、この酸化膜の表面に半導体支持基板を貼り合わせる工程と、前記単結晶半導体基板の裏面を研磨してＳＯＩ基板の表面として形成する工程と、このＳＯＩ基板の表面から前記多結晶シリコン層に達する溝を形成し、かつこの構内に多結晶シリコン膜を充填する工程と、この多結晶シリコン膜に導入した不純物を前記多結晶シリコン層に拡散させてこの多結晶シリコン層を埋込層として形成する工程と、前記埋込層上の単結晶半導体基板に素子を形成する工程とを含むことを特徴とする半導体装置の製造方法。」を「ｎ型単結晶半導体基板の表面に第１の多結晶シリコン層を成長する工程と、この第１の多結晶シリコン層の表面を酸化して酸化膜を形成する工程と、この酸化膜の表面に半導体支持基板を貼り合わせる工程と、前記ｎ型単結晶半導体基板の裏面を研磨してＳＯＩ基板の表面として形成する工程と、このｎ型単結晶半導体基板の表面から前記酸化膜に達する第１の溝を形成し、かつこの第１の溝に絶縁膜を充填する工程と、前記絶縁膜により区画された第１の領域及び第２の領域にこのｎ型単結晶半導体基板の表面から前記第１の多結晶シリコン層に達する第２の溝を夫々形成し、かつこの第２の構内に第２の多結晶シリコン層を充填する工程と、前記第１の領域に形成された前記第２の多結晶シリコン層に第１の不純物を導入し、前記第２の領域に形成された前記第２の多結晶シリコン層に第２の不純物を導入する工程と、前記第１の領域の前記第２の多結晶シリコン層に導入した前記第１の不純物を前記第１の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｎ型埋込コレクタ層として形成し前記第１の領域の前記第２の多結晶シリコン層をｎ型コレクタ引出層として形成し、前記第２の領域の前記第２の多結晶シリコン層に導入した前記第２の不純物を前記第２の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｐ型埋込コレクタ層として形成し前記第２の領域の前記第２の多結晶シリコン層をｐ型コレクタ引出層として形成し前記第２の領域の前記ｎ型単結晶半導体基板の導電型をｐ型に反転させる工程と、前記ｎ型埋込コレクタ層及び前記ｐ型埋込コレクタ層上の単結晶半導体基板に夫々ｎｐｎ型トランジスタ及びｐｎｐ型トランジスタを形成する工程とを含むことを特徴とする半導体装置の製造方法。」に訂正することによって構成要件を付加して構成を限定したものであり、特許請求の範囲の減縮に相当する。
（２）−ｃ、（２）−ｄ．▲１▼，▲２▼の各訂正は発明の名称、及び詳細な説明の記載内容を上記（２）−ｂの訂正と一致させたものであるから明瞭でない記載の釈明に相当する。
　そして、訂正された「ｎ型単結晶基板に多結晶シリコン層を形成し、該表面に酸化膜を形成しこれに半導体基板を貼り合わせた後ｎ型半導体基板の裏面から研磨してＳＯＩ基板を作成する工程、得られたＳＯＩ基板にｎ型半導体基板の表面から上記酸化膜に達する第１の溝を形成して素子分離のための絶縁膜を充填する工程、ｎ型半導体基板の表面から多結晶シリコン層に達する第２の溝を形成する工程、前記溝中に多結晶シリコン層を充填する工程、前記充填多結晶シリコンに第１、第２の不純物を導入後拡散させてそれぞれｎ型、ｐ型の埋込コレクタ層、コレクタ引出層とする工程、前記第２のｎ型半導体基板の導電型をｎ型からｐ型に反転する工程を経てｎｐｎ型トランジスタ及びｐｎｐ型トランジスタを形成する」構成は、特許明細書第【００１９】−【００２６】欄に直接記載されている事項であるからこの訂正は、特許明細書に記載した事項の範囲においてなされたものであり、かつ、実質上特許請求の範囲を拡張し、変更するものでもない。
　（３）−ｂ．独立特許要件についての判断
　訂正請求書に添付された訂正明細書の請求項１に係る発明（以下、「本件発明」という。）は、同訂正明細書及び図面の記載からみて特許請求の範囲の請求項１に記載されたとおりのものである。
　これに対して、当審が通知した訂正拒絶理由で引用した刊行物１（特開平４−２６６０４７号公報）・特許異議申立人内野光平の異議申立ての理由に引用された甲第１号証には、以下の事項が記載されている
　段落【００２０】−【００２３】及び【００２７】並びに第１，２，５図の関連記載には、
　「一方の単結晶半導体基板の表面にポリシリコン層を成長する工程と、他方のポリシリコン層の表面を酸化して酸化膜を形成する工程と、両半導体支持基板を貼り合わせる工程と、前記ポリシリコン層の成長した半導体基板の裏面を研磨してＳＯＩ基板の表面として形成する工程と、単結晶半導体基板に導入した不純物を前記ポリシリコン層を通じて単結晶半導体基板中に拡散させて埋込層を形成する工程と、この近傍にＳＯＩ基板の表面から前記酸化膜に達する第１の溝を形成し、かつこの第１の溝の周辺に絶縁膜を被着し、前記絶縁膜により区画された領域に、このＳＯＩ基板の表面からポリシリコンを充填し、かつポリシリコンを封止して絶縁分離領域を形成する工程と、前記埋込層上の単結晶半導体基板に素子を形成する工程」が記載されている。
　また、同様に引用した刊行物２（特開平６−２７５５２５号公報）・特許異議申立人渡辺尚吾の異議申立ての理由に引用された甲第１号証には、「ＳＯＩ基板の製造工程」が記載されている。
　（対比・判断）
　本件発明と、上記刊行物１及び２に記載の発明とを対比すると、両刊行物記載の発明には、本件発明の必須の構成である、
「ｎ型単結晶半導体基板に形成された溝内に充填した第２の多結晶シリコンに第１、第２の不純物を導入後ｎ型単結晶半導体基板の底面に形成された第１の多結晶シリコンに拡散させてそれぞれ第１の多結晶シリコンをｎ型、ｐ型の埋込コレクタ層、第２の多結晶シリコンをｎ型、ｐ型のコレクタ引出層とする工程、前記第２のｎ型半導体基板の導電型をｎ型からｐ型に反転する工程を経てｎｐｎ型トランジスタ及びｐｎｐ型トランジスタを形成する工程」の構成が記載されておらず、かつ該構成を示唆する記載もない。
　そして、本件発明は上記構成によって、訂正後の明細書に記載された「多結晶シリコンを備えるＳＯＩ基板を予め形成し、その後素子を形成する領域が区画されたあとに、その多結晶シリコン膜に不純物を導入することにより任意の埋込コレクタを形成できる」という刊行物１、２には記載されていない格別な効果を奏するものである。
　そうすると、本件発明は、刊行物１、２に基づいて当業者が容易に発明をすることができたものとすることはできない。
　（３）−ｃ．独立特許要件
　よって、本件発明は特許出願の際独立して特許を受けることができるものである。
　（３）−ｄ．むすび
　上記（３）−ａ，（３）−ｂに示すとおりであるから、本件訂正請求は、特許法第１２０条の４第２項及び及び同条第３項で準用する特許法第１２６条第２項乃至第４項の規定に適合するものであり、当該訂正を認める。
　（４）特許異議申立ての判断
　（４）−ａ．本件発明
　本件特許第２６７４５３３号の請求項１に係る発明（以下、「本件発明」という。）は、前記訂正が認められるので、前記訂正請求書に添付された訂正明細書の特許請求の範囲請求項１に記載されたとおりのものであると認める。
　（４）−ｂ．申し立ての理由の概要・判断
　特許異議申立人内野光平は、甲第１号証として特開平４−２６６０４７号公報（以下、引用例１という）を、甲第２号証として特開平５−１３６４３６号公報（以下、引用例２という）を提示し、
▲１▼．訂正前の本件請求項１，３，４に係る発明は、いずれも引用例１又は引用例２に記載された発明と同一の発明であり、
▲２▼．訂正前の本件請求項１−５に係る発明は、いずれも引用例１、２に記載された発明に基づいて当業者が容易に発明をすることが出来たものである。
　したがって、本件請求項１−５の発明に係る特許は、特許法第２９条第１項第３号あるいは許法第２９条第２項の規定に違反してされたものであるから取り消すべきものである旨主張している。
　同じく特許異議申立人渡辺尚吾は、甲第１号証として特開平６−２７５５２５号公報（以下引用例３という）を、甲第２号証として特開平４−６２８４７号公報（以下引用例４という）を提示し、
▲３▼．訂正前の本件請求項１，２に係る発明は、いずれも引用例３に記載された発明と同一の発明であるから、本件請求項１，２に係る発明の特許は、特許法第２９条第１項第３号の規定に違反してなされたものである。
▲４▼．訂正前の本件請求項１−２に係る発明は、いずれも引用例３、に記載された発明に基づいて当業者が容易に発明をすることができたものであり、また、本件請求項３に係る発明は、引用例３−４に記載された発明に基づいて当業者が容易に発明をすることができたものであるから本件請求項１−３に係る発明の特許は、特許法第２９条第２項第の規定に違反してなされたものである。
　したがって、本件請求項１−３に係る発明の特許は取り消すべきものである旨主張している。
　ところで、訂正前の本件請求項１−５に係る発明のうち、上記（２）−ａ、（２）−ｂの訂正によって請求項１−４項が削除されたため特許異議申立人渡辺尚吾の異議申立の理由はなくなった。また、特許異議申立人内野光平の理由については本件請求項１〜４についての異議申立の理由はなくなったので、以下では、残る請求項５すなわち前記本件発明について検討する。
　特許異議申立人の提示した各引用例には、以下のとおりの事項が記載されている。
　引用例１；図２（ａ）−（ｄ）及び段落【００２０】、【００２１】には、
「（ａ）図は単結晶Ｓｉウエハ４´の表面にポリＳｉ層３を堆積形成した状態を示す。該ウエハの仕様はｎ型、比抵抗１Ωｃｍであり、ポリＳｉ層は通常のＣＶＤ法によって厚さ０．１μｍに形成される。これと貼り合わせるウエハは（ｂ）図に示される如き単結晶Ｓｉウエハ１´の表面に厚さ１μｍのＳｉＯ２膜２を熱酸化により形成したものである。
（ｃ）図の如くこれ等のウエハを重ね合わせ、熱処理を施して両者を接着せしめる。処理条件は通常の貼り合わせウエハの形状と同じでよい。その後、ポリＳｉを被着した方のウエハを研磨し、
（ｄ）図の如く素子形成層４を所定の厚さに残す。なお、支持基板１はＳｉウエハ１´と同じものである。以下に示す実施例ではこのように形成されたＳＯＩ基板が使用され、素子形成層の厚さは０．４〜０．７μｍである。」が記載されている。
　図４及び段落【００２５】、【００２６】には、
「素子形成層の表面から選択エッチングを行って、深さ０．５μｍの窪み７が掘られる。この窪み部分に、加速電圧５０ＫｅＶ，ドーズ量１×１０ｃｍ−２の条件でＡｓをイオン注入する。
これにＮ２中で１１００℃、１２０分の熱処理を加えると、注入されたＡｓが活性化されてｎ＋領域５が出来上ると共に、ＡｓはポリＳｉ中を拡散し、更に素子形成層にも拡散してその底部に埋め込み型のｎ＋領域６が形成される。この実施例では、最初に不純物が導入される素子形成層部分の厚さが減じられているため、素子形成層の厚さが大であっても不純物の拡散が効率よく行われる。」が記載されている。
　図６及びその説明である明細書【００３２】、【００３４】には、
「図６は請求項５に対応するバイポーラトランジスタの実施例の構造を模式的に示す断面図である。以下、同図が参照される。このトランジスタが形成されるＳＯＩ基板は上記各実施例と同じであり、鎖線で囲まれた区分２０に設けられたトレンチ型の絶縁分離領域は図５の実施例の方法によって形成されたものである。また、鎖線で囲まれた次の区分３０の構造は図４の実施例の方法によって形成されたもので、ｎ＋領域３５はコレクタ引き出し領域であり、素子形成層底部のｎ＋領域はコレクタ抵抗を下げる埋め込み層に相当する。
　本発明によれば、埋め込みコレクタ層を持つ図６の構造のトランジスタを、埋め込み層を持たないＳＯＩ基板に形成することが出来、然もエピタキシャル成長工程なしに成長し得るので、集積回路設計における自由度が大幅に向上することになる。」が記載されている。
　段落、【００３９】には、
「【発明の効果】
　以上説明したように本発明によれば予め埋め込み層が設けられていないＳＯＩ型基板に、エピタキシャル成長工程を用いることなく、コレクタ埋め込み層を持つトランジスタを形成することが可能であり、より高速に作動するトランジスタを備えたＳＯＩ型集積回路の形成が可能となる。」が記載されている。
　引用例２；図４５及び段落【０１０８】には、
「このＩＧＢＴを作るには、高抵抗シリコン層４になる基板の表面に酸化膜８３を形成し、コンタクトのための開口を開け、この上にＳＩＰＯＳ等の高抵抗体膜７１を堆積する。この高抵抗体膜７１の表面と下地基板１の表面の一方又は両方にＣＶＤや熱酸化によって酸化膜を形成し、これらを直接接着する。この下地基板１は接着でなく、多結晶シリコンの堆積によって形成してもよい。その後トレンチ溝により素子分離を行う方法は、図４３の場合と同じである。高抵抗シリコン層４の厚みは図４４の場合と同様、１μｍから５μｍ程度にしてあるので、ｐ型ベース層７２、ｎ型ベース層７４は高抵抗体膜７１にまで達する。」が記載されている。
　本件発明と、前記用例１，２に記載された事項とを比較すると、前記用例１，２には、本件発明の必須の構成である、
　「ｎ型単結晶半導体基板に形成された溝内に充填した第２の多結晶シリコンに第１、第２の不純物を導入後ｎ型単結晶半導体基板の底面に形成された第１の多結晶シリコンに拡散させてそれぞれ第１の多結晶シリコンをｎ型、ｐ型の埋込コレクタ層、第２の多結晶シリコンをｎ型、ｐ型のコレクタ引出層とする工程、前記第２のｎ型半導体基板の導電型をｎ型からｐ型に反転する工程を経てｎｐｎ型トランジスタ及びｐｎｐ型トランジスタを形成する工程」の構成が記載されておらず、かつ該構成を示唆する記載もない。
　そして、本件発明は上記構成によって、訂正後の明細書に記載された「多結晶シリコンを備えるＳＯＩ基板を予め形成し、その後素子を形成する領域が区画されたあとに、その多結晶シリコン膜に不純物を導入することにより任意の埋込コレクタを形成できる」という用例１、２には記載されていない格別な効果を奏するものである。
　そうすると、本件発明は、引用例１、２に基づいて当業者が容易に発明をすることができたものとすることはできない。
　（５）．むすび
　以上のとおりであるから、特許異議申立人が主張する理由及び提出した証拠によっては、本件発明の特許を取り消すことはできない。
　また、他に本件発明の特許を取り消すべき理由を発見しない。
　よって結論のとおり決定する。
【異議決定日】
平成１２年１１月３０日（２０００．１１．３０）
【訂正の要旨】
　訂正の要旨
　（５）−ａ．請求項１乃至４を特許請求の範囲の減縮を目的として削除する。
　（５）−ｂ．特許請求の範囲の請求項５について、「単結晶半導体基板の表面に多結晶シリコン層を成長する工程と、この多結晶シリコン層の表面を酸化して酸化膜を形成する工程と、この酸化膜の表面に半導体支持基板を貼り合わせる工程と、前記単結晶半導体基板の裏面を研磨してＳＯＩ基板の表面として形成する工程と、このＳＯＩ基板の表面から前記多結晶シリコン層に達する溝を形成し、かつこの構内に多結晶シリコン膜を充填する工程と、この多結晶シリコン膜に導入した不純物を前記多結晶シリコン層に拡散させてこの多結晶シリコン層を埋込層として形成する工程と、前記埋込層上の単結晶半導体基板に素子を形成する工程とを含むことを特徴とする半導体装置の製造方法。」を下位概念の「ｎ型単結晶半導体基板の表面に第１の多結晶シリコン層を成長する工程と、この第１の多結晶シリコン層の表面を酸化して酸化膜を形成する工程と、この酸化膜の表面に半導体支持基板を貼り合わせる工程と、前記ｎ型単結晶半導体基板の裏面を研磨してＳＯＩ基板の表面として形成する工程と、このｎ型単結晶半導体基板の表面から前記酸化膜に達する第１の溝を形成し、かつこの第１の溝に絶縁膜を充填する工程と、前記絶縁膜により区画された第１の領域及び第２の領域にこのｎ型単結晶半導体基板の表面から前記第１の多結晶シリコン層に達する第２の溝を夫々形成し、かつこの第２の構内に第２の多結晶シリコン層を充填する工程と、前記第１の領域に形成された前記第２の多結晶シリコン層に第１の不純物を導入し、前記第２の領域に形成された前記第２の多結晶シリコン層に第２の不純物を導入する工程と、前記第１の領域の前記第２の多結晶シリコン層に導入した前記第１の不純物を前記第１の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｎ型埋込コレクタ層として形成し前記第１の領域の前記第２の多結晶シリコン層をｎ型コレクタ引出層として形成し、前記第２の領域の前記第２の多結晶シリコン層に導入した前記第２の不純物を前記第２の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｐ型埋込コレクタ層として形成し前記第２の領域の前記第２の多結晶シリコン層をｐ型コレクタ引出層として形成し前記第２の領域の前記ｎ型単結晶半導体基板の導電型をｐ型に反転させる工程と、前記ｎ型埋込コレクタ層及び前記ｐ型埋込コレクタ層上の単結晶半導体基板に夫々ｎｐｎ型トランジスタ及びｐｎｐ型トランジスタを形成する工程とを含むことを特徴とする半導体装置の製造方法。」と訂正し、さらに、その請求項５を請求項１−４の削除に伴い請求項１に変更する訂正をする。
　（５）−ｃ．発明の詳細な説明について、
イ．　【００１２】乃至【００１４】の記載を請求項１乃至４の削除に伴い、その整合を取るために削除する。
ロ．　発明の名称の「ＳＯＩ基板及びこれを用いた半導体装置とその製造方法」を明りょうでない記載の釈明を目的として「半導体装置の製造方法」と訂正する。
ハ．　【００１５】の記載を特許請求の範囲の記載と整合を図るため、明りょうでない記載の釈明を目的として、「本発明の半導体装置の製造方法は、ｎ型単結晶半導体基板の表面に第１の多結晶シリコン層を成長する工程と、この第１の多結晶シリコン層の表面を酸化して酸化膜を形成する工程と、この酸化膜の表面に半導体支持基板を貼り合わせる工程と、前記ｎ型単結晶半導体基板の裏面を研磨してＳＯＩ基板の表面として形成する工程と、このｎ型単結晶半導体基板の表面から前記酸化膜に達する第１の溝を形成し、かつこの第１の溝に絶縁膜を充填する工程と、前記絶縁膜により区画された第１の領域及び第２の領域にこのｎ型単結晶半導体基板の表面から前記第１の多結晶シリコン層に達する第２の溝を夫々形成し、かつこの第２の構内に第２の多結晶シリコン層を充填する工程と、前記第１の領域に形成された前記第２の多結晶シリコン層に第１の不純物を導入し、前記第２の領域に形成された前記第２の多結晶シリコン層に第２の不純物を導入する工程と、前記第１の領域の前記第２の多結晶シリコン層に導入した前記第１の不純物を前記第１の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｎ型埋込コレクタ層として形成し前記第１の領域の前記第２の多結晶シリコン層をｎ型コレクタ引出層として形成し、前記第２の領域の前記第２の多結晶シリコン層に導入した前記第２の不純物を前記第２の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｐ型埋込コレクタ層として形成し前記第２の領域の前記第２の多結晶シリコン層をｐ型コレクタ引出層として形成し前記第２の領域の前記ｎ型単結晶半導体基板の導電型をｐ型に反転させる工程と、前記ｎ型埋込コレクタ層及び前記ｐ型埋込コレクタ層上の単結晶半導体基板に夫々ｎｐｎ型トランジスタ及びｐｎｐ型トランジスタを形成する工程とを含む。」と訂正する。
（５４）【発明の名称】
半導体装置の製造方法
（５７）【特許請求の範囲】
　【請求項１】　
ｎ型単結晶半導体基板の表面に第１の多結晶シリコン層を成長する工程と、この第１の多結晶シリコン層の表面を酸化して酸化膜を形成する工程と、この酸化膜の表面に半導体支持基板を貼り合わせる工程と、前記ｎ型単結晶半導体基板の裏面を研磨してＳＯＩ基板の表面として形成する工程と、このｎ型単結晶半導体基板の表面から前記酸化膜に達する第１の溝を形成し、かつこの第１の溝に絶縁膜を充填する工程と、前記絶縁膜により区画された第１の領域及び第２の領域にこのｎ型単結晶半導基板の表面から前記第１の多結晶シリコン層に達する第２の溝を夫々形成し、かつこの第２の溝内に第２の多結晶シリコン層を充填する工程と、前記第１の領域に形成された前記第２の多結晶シリコン層に第１の不純物を導入し、前記第２の領域に形成された前記第２の多結晶シリコン層に第２の不純物を導入する工程と、前記第１の領域の前記第２の多結晶シリコン層に導入した前記第１の不純物を前記第１の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｎ型埋込コレクタ層として形成し前記第１の領域の前記第２の多結晶シリコン層をｎ型コレクタ引出層として形成し、前記第２の領域の前記第２の多結晶シリコン層に導入した前記第２の不純物を前記第２の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｐ型埋込コレクタ層として形成し前記第２の領域の前記第２の多結晶シリコン層をｐ型コレクタ引出層として形成し前記第２の領域の前記ｎ型単結晶半導体基板の導電型を型に反転させる工程と、前記ｎ型埋込コレクタ層及び前記ｐ型埋込コレクタ層上の単結晶半導基板に夫々ｎｐｎ型トランジスタ及びｐｎｐ型トランジスタを形成する工程と
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】本発明はＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板と、そのＳＯＩ基板を用いた半導体装置、及びその製造方法に関する。
　【０００２】
　【従来の技術】ＳＯＩ基板は誘電体膜の上にシリコン層を有するものであり、このようなＳＯＩ基板を用いて半導体装置を構成した例として図５から図６に示すものがある。同図はｎｐｎ及びｐｎｐの各バイポーラトランジスタを同一のＳＯＩ基板に形成した例であり、その製造工程順に断面図を示している。先ず、図５（ａ）のように、ｎ型単結晶シリコン基板２１にイオン注入法により硼素及び砒素をそれぞれ選択的に導入し、高濃度ｎ型の埋込コレクタ層２２ａ高濃度ｐ型の埋込コレクタ層２２ｂを形成する。次に、前記シリコン基板２１の表面を酸化し、厚さ０．１〜１．０μｍのシリコン酸化膜２３を形成する。
　【０００３】次いで、図５（ｂ）のように、表面を鏡面研磨した単結晶シリコン支持基板２４を前記シリコン酸化膜２３に適宜の方法で貼り合わせ、更に９００〜１０００℃の熱処理を加えて２枚の基板を接合する。次に、前記シリコン基板２１を表面から研削して０．５〜１μｍの厚さとし、表面を鏡面となるように研磨する。
　【０００４】次に、図５（ｃ）のように、前記埋込コレクタ層２２ａ，２２ｂを互いに絶縁分離するために前記シリコン基板２１に前記シリコン酸化膜２３に達する素子分離溝２５を形成したのち、この素子分離溝２５内に素子分離用シリコン酸化膜２６を埋設する。これにより、前記シリコン酸化膜２３と素子分離用シリコン酸化膜２６とで囲まれた領域に、前記埋込コレクタ層２２ａ，２２ｂを備えるシリコン基板の島Ｉ１１，Ｉ１２が形成される。
　【０００５】その後、図５（ｄ）のように、シリコン基板２１の表面に厚さ０．２μｍ程度のシリコン酸化膜２７を形成する。更に、前記高濃度ｐ型の埋込コレクタ層を有する島部Ｉ１２において、全面に硼素をイオン注入により導入し、熱処理してシリコン基板２１をｐ型に反転させる。しかる上で、図６（ａ）のように、ｎ型の島部Ｉ１１ではＰ型不純物を、Ｐ型の島部Ｉ１２ではｎ型不純物をそれぞれｎ型埋込層２２ａ、ｐ型埋込層２２ｂに達するまで導入してコレクタ引出層２８，２９を形成する。
　【０００６】次に、図６（ｂ）のように、ｎ型島部Ｉ１１に硼素を、ｐ型島部Ｉ１２にリンをそれぞれイオン注入法により選択的に導入してｐ型ベース領域３０、ｎ型ベース領域３１を形成し、更にｐ型ベース領域３０の一部に硼素を、ｎ型ベース領域３１の一部に硼素をそれぞれイオン注入法により選択的に導入してｎ型エミッタ領域３２、ｐ型エミッタ領域３３を形成する。更に、各島部Ｉ１１，Ｉ１２の表面のシリコン酸化膜２７に開口を設け、この開口を覆うように電極３４を形成し、コレクタ引き出し電極、ベース電極、エミッタ電極を形成する。これにより、ｎ型島部Ｉ１１にはｎｐｎ型バイポーラトランジスタが形成され、ｐ型島部Ｉ１２にはｐｎｐ型バイポーラトランジスタが形成される。
　【０００７】また、ＳＯＩ基板を用いたバイポーラトランジスタの他の製造方法として、図７に示すような特開平１−１９６１６９号公報に記載されたものがある。この方法は、先ず図７（ａ）のように、シリコン基板４１の一面を鏡面に研磨し、その表面を酸化してシリコン酸化膜４２を形成する。次いで、図７（ｂ）のように、他のｎ型シリコン基板４３の一面にも同様にシリコン酸化膜４４を形成しておき、これらの基板の各シリコン酸化膜４２，４４を貼り合わせて両者を一体化し、両シリコン基板４１，４３間にシリコン酸化膜４２，４３の絶縁層を挟み込んだ基板が形成される。
　【０００８】しかる上で、図７（ｃ）のように、ｎ型シリコン基板４３の反対面側を研削して所定の厚さとし、しかる上でこの研磨した面を表面として表面から選択的に砒素を拡散し、埋込コレクタ電極となる高濃度ｎ型埋込層４５を形成する。更に、図７（ｄ）のように、ｎ型シリコン基板４３の表面にエピタキシャル成長法により低濃度のｎ型エピタキシャル層４６を所定の厚さにまで成長する。その後、図示は省略するが、このエピタキシャル層にコレクタ引き出し層、ベース領域、エミッタ層を形成することでバイポーラトランジスタが形成される。
　【０００９】
　【発明が解決しようとする課題】このような従来の技術では、絶縁膜と基板とを貼り合わせてＳＯＩ基板を製造する前に、所要の機能を実現するための回路に応じた埋込層を予め形成しておく必要がある。したがって、半導体装置のレイアウトが決定されるまではＳＯＩ基板を製造することができず、ＴＡＴ等の製造時間の短縮が困難になるとともに、予め埋込層を形成しておくＳＯＩ基板では他の構成の半導体装置に適用することが難しく、汎用性が低いという問題がある。
　【００１０】また、後者の製造方法では、エピタキシャル層を形成するための工程が必要であるため、製造工程が更に長いものになるという問題もある。
　【００１１】
　【発明の目的】本発明の目的は、任意の回路に対して適用が可能な汎用性の高いＳＯＩ基板とその製造方法を提供することにある。また、本発明の他の目的は、前記ＳＯＩ基板を用いて少なく工程での製造を可能にした半導体集積回路装置とその製造方法を提供することにある。
　【００１５】
　
【課題を解決するための手段】
ｎ型単結晶半導基板の表面に第１の多結晶シリコン層を成長する工程と、この第１の多結晶シリコン層の表面を酸化して酸化膜を形成する工程と、この酸化膜の表面に半導体支持基板を貼り合わせる工程と、ｎ型単結晶半導基板の裏面を研磨してＳＯＩ基板の表面として形成する工程と、このｎ型単結晶半導体基板の表面から酸化膜に達する第１の溝を形成し、かつこの第１の溝に絶縁膜を充填する工程と、絶縁膜により区画された第１の領域及び第２の領域にこのｎ型単結晶半導体基板の表面から第１の多結晶シリコン層に達する第２の溝を夫々形成し、かつこの第２の溝内に第２の多結晶シリコン層を充填する工程と、第１の領域に形成された第２の多結晶シリコン層に第１の不純物を導入し、第２の領域に形成された第２の多結晶シリコン層に第２の不純物を導入する工程と、第１の領域の第２の多結晶シリコン層に導入した第１の不純物を第１の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｎ型埋込コレクタ層として形成し第１の領域の第２の多結晶シリコン層をｎ型コレクタ引出層として形成し、第２の領域の第２の多結晶シリコン層に導入した第２の不純物を第２の領域の第１の多結晶シリコン層に拡散させてこの第１の多結晶シリコン層をｐ型埋込コレクタ層として形成し第２の領域の第２の多結晶シリコン層をｐ型コレクタ引出層として形成し第２の領域のｎ型単結晶半導体基板の導電型をｐ型に反転させる工程と、ｎ型埋込コレクタ層及びｐ型埋込コレクタ層上の単結晶半導体基板に夫々ｎｐｎ型トランジスタ及びｐｎｐ型トランジスタ
　【００１６】
　【作用】ＳＯＩ基板は単結晶半導体層の下層に多結晶シリコン層が形成されているため、半導体層に素子を形成する際に、この多結晶シリコン層に任意に不純物を導入することで容易に任意の導電型の埋込層を形成することが可能となり、半導体装置のレイアウトが決定される前でもＳＯＩ基板を製造しておくことが可能となり、製造時間の短縮が可能となる。
　【００１７】また、半導体装置の製造時に、下層の多結晶シリコン層を任意の導電型の埋込層として形成できるため、種々の回路の半導体装置に対しても同一構成のＳＯＩ基板を利用することができ、その汎用性を高めることが可能となる。
　【００１８】更に、ＳＯＩ基板の製造時にエピタキシャル層を形成する必要がなく、製造が容易となる。
　【００１９】
　【実施例】次に、本発明の実施例を図面を参照して説明する。図１ないし図３は本発明のＳＯＩ基板にｎｐｎ型及びｐｎｐ型の各バイポーラトランジスタを形成した半導体装置を製造工程順に示す断面図である。先ず、図１はＳＯＩ基板の製造工程を示す図であり、図１（ａ）のように、ｎ型単結晶シリコン基板１の表面にＣＶＤ法等により厚さ０．５〜２．０μｍ程度の多結晶シリコン層２を成長する。そして、この多結晶シリコン層２の表面を酸化し、厚さ０．１〜１．０μｍ程度のシリコン酸化膜３を形成する。
　【００２０】次いで、図１（ｂ）のように、表面を鏡面研磨した単結晶シリコン支持基板４をシリコン基板１のシリコン酸化膜３に貼り合わせる。この場合、従来技術と同様に、シリコン支持基板４の表面をシリコン系接着剤等によりシリコン酸化膜３に貼り合わせ、かつ９００〜１０００℃の熱処理により両者を接合する方法、或いは単結晶シリコン支持基板４の表面を酸化してシリコン酸化膜を形成し、このシリコン酸化膜をシリコン酸化膜３に接着する方法が採用できる。
　【００２１】次に、図１（ｃ）のように、シリコン基板１を厚さ０．５〜１．２μｍ程度の厚さにまで研削し、かつその表面を研磨して鏡面仕上げする。これにより、本発明のＳＯＩ基板が形成される。
　【００２２】次いで、このＳＯＩ基板に対してｎｐｎ型及びｐｎｐ型の各バイポーラトランジスタを製造する。先ず、図２（ａ）のように、シリコン基板１の表面からシリコン酸化膜に達するまで溝５を形成し、この溝５に素子分離用シリコン酸化膜６を充填する。この場合、素子分離用シリコン酸化膜６は溝５の最大幅の１／２以上の膜厚で被着することで溝内に充填する。これにより、シリコン酸化膜３と素子分離用シリコン酸化膜６に囲まれたｎ型単結晶シリコン基板１と多結晶シリコン層２からなる半導体島Ｉ１，Ｉ２を形成する。
　【００２３】次に、図２（ｂ）のように、シリコン基板１の表面上の素子分離用シリコン酸化膜６を除去した後、シリコン酸化膜７を全面に厚さ０．２μｍ程度被着する。次いで、図２（ｃ）のように、半導体島Ｉ１，Ｉ２の各々の所定領域に多結晶シリコン層２に達する溝８を形成する。そして、図２（ｄ）のように、この溝８に多結晶シリコン９を充填する。この場合、溝８の最大幅の１／２以上の膜厚で多結晶シリコン９を被着すればよい。そして、シリコン基板１の表面上の多結晶シリコン９をエッチングしてシリコン酸化膜７を露出させ、略平坦な面を形成する。
　【００２４】次に、図３（ａ）のように、硼素をイオン注入法により一方の半導体島Ｉ２へ選択的に導入する。この時の硼素イオンのドーズ量はｎ型単結晶シリコン基板１の厚さが１．０μｍの場合、１Ｅ１２／ｃｍ２程度である。更に、半導体島Ｉ１，Ｉ２の各々の表面の一部に露出している多結晶シリコン９へ選択的に不純物を導入する。本実施例の場合、半導体島Ｉ１の表面に露出する多結晶シリコン９へはリンを、半導体島Ｉ２の表面に露出する多結晶シリコン９へは硼素をイオン注入法によりドーズ量１Ｅ１６／ｃｍ２程度導入する。しかる上で、窒素雰囲気中で１０００℃、３０分程度の熱処理を加えて、多結晶シリコン層２へ各々の不純物を拡散し、コレクタ引出層１０，１１の形成と同時に半導体島Ｉ１にｎ型埋込コレクタ層１２、半導体島１２にｐ型埋込コレクタ層１３を形成する。更に、この熱処理工程により半導体島Ｉ２の導電型をｎ型からｐ型に反転させる。
　【００２５】この時、コレクタ引出層１０，１１である多結晶シリコン９から半導体島のシリコン層への不純物拡散を防止する必要のある場合には、多結晶シリコン９を埋設する溝８を設けた時点で、酸化雰囲気中で熱処理を行い、溝８内に酸化膜を形成して異方性エッチングにより多結晶シリコン層２を露出させ、しかる上で溝８の側壁部のみに酸化膜を残せばよい。
　【００２６】次に、図３（ｂ）のように、半導体島Ｉ１に硼素を、半導体島Ｉ２にリンをイオン注入法により選択的に導入してｐ型のベース領域１４、及びｎ型のベース領域１５を形成する。また、ベース領域１４の一部に砒素を、ベース領域１５の一部に硼素をイオン注入法により選択的に導入してｎ型のエミッタ領域１６及びｐ型のエミッタ領域１７を形成する。次に、ベース領域、及びエミッタ領域上のシリコン酸化膜７に各々開口部を設けた後、アルミニウムをスパッタ法により膜厚１．０μｍ程度被着してパターニングし、開口部及び多結晶シリコン９を覆うコレクタ電極１８ｃ、エミッタ電極１８ｅ、ベース電極１８ｂ等の各金属電極を形成する。以上により、半導体島Ｉ１にはｎｐｎバイポーラトランジスタが形成され、半導体島Ｉ２にはｐｎｐ型バイポーラトランジスタが形成される。
　【００２７】この第１実施例によれば、貼り合わせにより形成されるＳＯＩ基板には、その下層に多結晶シリコン層２に任意に不純物を新居層２が形成されているため、ＳＯＩ基板を用いて半導体素子を形成する際にこの多結晶シリコン層２に任意に不純物を導入することで容易に任意の導電型の埋込層を形成することが可能となる。したがって、半導体装置のレイアウトが決定される前でもＳＯＩ基板を製造しておくことが可能となり、製造時間の短縮が可能となる。また、半導体素子の製造時に任意の導電型の埋込層として形成できるため、種々の回路の半導体装置に適用でき、その汎用性を高めることができる。また、ＳＯＩ基板の製造時にエピタキシャル層を形成する必要がないため、製造が容易となる。
　【００２８】図４は本発明の第２実施例の工程の要部を示す断面図である。図４（ａ）のように、ｎ型単結晶シリコン基板１の表面に砒素を濃度１Ｅ１８／ｃｍ３程度含み、厚さ０５〜２０μｍの多結晶シリコン層２を形成し、この多結晶シリコン層２の表面を酸化し、厚さ０．１〜１．０μｍのシリコン酸化膜３を形成する。しかる上で、図４（ｂ）のように、第１実施例と同様に単結晶シリコン支持基板４の接合を行ない、かつｎ型単結晶シリコン基板１の表面を研削し、かつその表面を鏡面研磨することでＳＯＩ基板を製造する。
　【００２９】次いで、第１実施例と同様に、ｎ型単結晶シリコン基板１の表面にシリコン酸化膜７を形成し、かつシリコン基板１に対して素子分離用シリコン酸化膜６を形成して素子分離を行った後、図４（ｃ）のように、形成された各半導体島Ｉ１，Ｉ２の各々に多結晶シリコン層２に達する溝８を形成し、かつ砒素を１Ｅ１８／ｃｍ３程度含む多結晶シリコン９を少なくとも溝８の最大幅の１／２以上の膜厚で形成し、溝８内に充填させる。
　【００３０】次に、図４（ｄ）のように、多結晶シリコン９をエッチングしてシリコン酸化膜７を露出させ、略平坦な面を形成する。また、硼素をイオン注入法を用いて半導体島Ｉ２に選択的に導入する。このときの硼素のイオンのドーズ量は、ｎ型シリコン基板１の厚さが１．０μｍの場合、１Ｅ１２／ｃｍ２程度である。次に、半導体島Ｉ２の表面に露出する多結晶シリコン９へ硼素をイオン注入法によりドーズ量１Ｅ１６／ｃｍ２程度導入する。次に、窒素雰囲気中で１０００℃，３０分程度の熱処理を加えて半導体島Ｉ２の多結晶シリコン９及び多結晶シリコン層２へ硼素を拡散し、ｎ型からｐ型へ反転させ、半導体島Ｉ２にｐ型埋込コレクタ層１３とｐ型コレクタ引出層１１を形成する。また、半導体島Ｉ１の多結晶シリコン９にリンを拡散し、半導体島Ｉ１にｎ型埋込コレクタ層１２、とｎ型コレクタ引出層１０を形成する。
　【００３１】次に、半導体島Ｉ１に硼素を、半導体島Ｉ２にリンをそれぞれイオン注入法により選択的に導入してｐ型のベース領域１４及びｎ型のベース領域１５を形成する。また、ベース領域１４の一部に砒素を、ベース領域１５の一部に硼素をイオン注入法により選択的に導入してｎ型のエミッタ領域１６及びｐ型のエミッタ領域１７を形成する。
　【００３２】次に、図示は省略するが、ベース領域及びエミッタ領域上に各々開口部を設けた後、アルミニウムをスパッタ法により膜厚１．０μｍ程度被着してパターニングし、開口部及び多結晶シリコン膜を覆う金属電極を形成する。以上により、半導体島にはｎｐｎバイポーラトランジスタ、半導体島にはｐｎｐ型バイポーラトランジスタを形成することができる。
　【００３３】この第２実施例においては、予め下層の多結晶シリコン層２に砒素を添加してｎ型の埋込層を形成しているため、少なくともｎ型埋込コレクタ層１２を形成する工程を削減することができる。なお、この実施例において、多結晶シリコン層２に予め含まれた不純物に対して反対導電型の埋込層を形成する場合には、コレクタ引出層を形成する多結晶シリコンへ反対導電型の不純物を導入して熱処理を行い反転させる必要がある。したがって、予め多結晶シリコン層に含ませる不純物はシリコン中での拡散速度の遅い不純物、例えば砒素やアンチモンが好ましく、反転させるための不純物はシリコン中での拡散速度の速い不純物、例えば硼素が好ましい。
　【００３４】ここで、各実施例ではいずれもｎ型の単結晶シリコン基板を用いた例を示しているが、ｐ型の単結晶シリコン、或いは不純物を含まない単結晶シリコン基板を用いてＳＯＩ基板を製造してもよい。したがって、その後にｎｐｎ型或いはｐｎｐ型のトランジスタを形成する場合には、半導体島の一部を選択的にマスクした上で、一の半導体島の領域に一導電型の不純物を導入し、しかる後に、一の半導体島をマスクして、今度は反対導電型の不純物を他の半導体島の領域に導入する方法を採用することも可能である。いずれにしても、エピタキシャル成長を行うことなく埋込層を有する半導体層を形成することが可能である。
　【００３５】
　【発明の効果】以上説明したように本発明の
半導体装置の製造方法によれば、
　【００３６】また、本発明のＳＯＩ基板の製造方法は、単結晶半導体基板の表面に多結晶シリコン層を成長し、この多結晶シリコン層の表面を酸化して酸化膜を形成し、この酸化膜の表面に半導体支持基板を貼り合わせた上で単結晶半導体基板の裏面を研磨してＳＯＩ基板の表面として形成しているので、多結晶シリコン層を埋込層として利用すれば、エピタキシャル層を形成することなくＳＯＩ基板の製造が可能となり、製造が容易となる。
　【００３７】本発明の半導体装置
の製造方法によれば
　【００３８】本発明の半導体装置の製造方法は、ＳＯＩ基板に対し、ＳＯＩ基板の表面から多結晶シリコン層に達する溝を形成した上でこの溝内に多結晶シリコン膜を充填し、この多結晶シリコン膜に導入した不純物を多結晶シリコン層に拡散させることで埋込層を形成することができるので、半導体素子の製造時に任意の導電型の埋込層として形成することができ、これにより種々の回路の半導体装置への適用が可能となり、その汎用性を高めることができる。
【図面の簡単な説明】
　【図１】本発明の第１実施例を製造工程順に示す断面図のその１である。
　【図２】本発明の第１実施例を製造工程順に示す断面図のその２である。
　【図３】本発明の第１実施例を製造工程順に示す断面図のその３である。
　【図４】本発明の第２実施例を製造工程順に示す断面図である。
　【図５】従来の製造方法の一例を工程順に示す断面図のその１である。
　【図６】従来の製造方法の一例を工程順に示す断面図のその２である。
　【図７】従来の製造方法の他の例を工程順に示す断面図である。
　【符号の説明】
１　ｎ型単結晶シリコン基板
２　多結晶シリコン層
３　シリコン酸化膜
４　シリコン支持基板
６　素子分離用シリコン酸化膜
７　シリコン酸化膜
９　多結晶シリコン
１０，１１　コレクタ引出層
１２，１３　埋込コレクタ層
１４，１５　ベース領域
１６，１７　エミッタ領域
１８ａ，１８ｂ，１８ｃ　電極