(57)【要約】  半導体材料のための平滑化方法、及びその方法によって作製される半導体ウェハが開示される。原子ステップ（１４０）が削減され、かつスクラッチ及び表面下欠陥が削減された半導体ウェハ（１００）を作製することができる。そのようなウェハ（１００）は、改善された成長表面（１０８）を特徴とし、その表面は巨視的欠陥及び欠陥密度が低減されたエピ層の成長を提供することができる。本発明の例示的な実施形態によるウェハ（１００）の表面（１０２）を平滑化する方法は、半導体ウェハ（１００）の表面（１０２）を平坦化することと、その後、ウェハ（１００）を酸化して、ウェハ（１００）の表面上で規定の酸化物（１０６）厚を達成することとを含む。その後、半導体ウェハ（１００）の表面（１０８）から酸化物（１０６）を剥離することができる。
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【特許請求の範囲】
【請求項１】
スクラッチが実質的にない表面を有する半導体ウェハであって、前記表面上の原子ステップの出現が、前記表面の化学機械平坦化（ＣＭＰ）直後の原子ステップの出現に比べて少なくとも５０％だけ削減される、半導体ウェハ。
【請求項２】
前記半導体ウェハは炭化シリコンから形成される、請求項１に記載の半導体ウェハ。
【請求項３】
表面下欠陥密度が、数値的に、前記半導体ウェハが切り分けられたバルク結晶内、又は前記半導体ウェハの中心の欠陥密度以下である、請求項２に記載の半導体ウェハ。
【請求項４】
前記半導体ウェハは構造的欠陥が実質的にない、請求項３に記載の半導体ウェハ。
【請求項５】
前記原子ステップの出現が少なくとも７５％だけ削減される、請求項４に記載の半導体ウェハ。
【請求項６】
算術平均表面粗さが、１×１ミクロン以上の面積にわたって０．２ｎｍ未満である、請求項５に記載の半導体ウェハ。
【請求項７】
算術平均表面粗さが、１×１ミクロン以上の面積にわたって０．１ｎｍ未満である、請求項６に記載の半導体ウェハ。
【請求項８】
前記表面は実質的にランダムである、請求項７に記載の半導体ウェハ。
【請求項９】
基板と、
前記基板上のエピタキシャル層とを備え、前記エピタキシャル層は巨視的欠陥が実質的になく、１×１０８ｃｍ−２未満の欠陥密度を有する、ウェハ。
【請求項１０】
前記基板は炭化シリコンを更に含む、請求項９に記載のウェハ。
【請求項１１】
前記エピタキシャル層は、炭化シリコン又はＩＩＩ−Ｖ族化合物を更に含む、請求項１０に記載のウェハ。
【請求項１２】
請求項１１に記載の炭化シリコンウェハから切り分けられるダイ。
【請求項１３】
請求項１２のダイから形成されるデバイス。
【請求項１４】
スクラッチ及び原子ステップが実質的にない基板表面を含む、請求項１１に記載のウェハ。
【請求項１５】
前記欠陥密度は５×１０７ｃｍ−２未満である、請求項９に記載の炭化シリコンウェハ。
【請求項１６】
前記基板は炭化シリコンを更に含む、請求項１５に記載のウェハ。
【請求項１７】
前記エピタキシャル層は炭化シリコン又はＩＩＩ−Ｖ族化合物を更に含む、請求項１６に記載のウェハ。
【請求項１８】
請求項１７に記載の炭化シリコンウェハから切り分けられるダイ。
【請求項１９】
請求項１８のダイから形成されるデバイス。
【請求項２０】
スクラッチ及び原子ステップが実質的にない基板表面を含む、請求項１７に記載のウェハ。
【請求項２１】
半導体ウェハを処理する方法であって、
前記半導体ウェハの表面を平坦化するステップと、
前記半導体ウェハを酸化するステップとを含む、方法。
【請求項２２】
前記ウェハの前記表面を平坦化する前記ステップは化学機械平坦化を更に含む、請求項２１に記載の方法。
【請求項２３】
前記半導体ウェハから、前記半導体ウェハを酸化する前記ステップによって形成された酸化物を剥離するステップを更に含む、請求項２２に記載の方法。
【請求項２４】
前記半導体ウェハは炭化シリコンを更に含む、請求項２３に記載の方法。
【請求項２５】
前記半導体ウェハを酸化する前記ステップは、規定の酸化物厚を達成するのに十分な時間にわたって、１２２５℃と１８００℃との間の温度において前記ウェハを熱酸化するステップを更に含む、請求項２４に記載の方法。
【請求項２６】
前記規定の酸化物厚は少なくとも５００オングストロームである、請求項２５に記載の方法。
【請求項２７】
半導体ウェハであって、
前記半導体ウェハの表面を平坦化すること、及び
前記半導体ウェハを酸化することを含むプロセスによって作製される、半導体ウェハ。
【請求項２８】
前記ウェハの前記表面を前記平坦化することは化学機械平坦化を更に含む、請求項２７に記載の半導体ウェハ。
【請求項２９】
前記プロセスは、前記半導体ウェハから、前記半導体ウェハを前記酸化することによって形成された酸化物を剥離することを更に含む、請求項２８に記載の半導体ウェハ。
【請求項３０】
前記半導体ウェハは炭化シリコンを更に含む、請求項２９に記載の半導体ウェハ。
【請求項３１】
前記半導体ウェハを前記酸化することは、規定の酸化物厚を達成するのに十分な時間にわたって、１２２５℃と１８００℃との間の温度において前記ウェハを熱酸化することを更に含む、請求項３０に記載の半導体ウェハ。
【請求項３２】
前記規定の酸化物厚は少なくとも５００オングストロームである、請求項３１に記載の半導体ウェハ。
【請求項３３】
前記プロセスは、前記半導体ウェハ上にエピタキシャル層を成長させることを更に含む、請求項３２に記載の半導体ウェハ。
【請求項３４】
前記エピタキシャル層は、炭化シリコン及びＩＩＩ−Ｖ族化合物のうちの少なくとも１つを更に含む、請求項３２に記載の半導体ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
【背景技術】
【０００２】
半導体デバイスは通常基板上に作製され、基板はそのデバイスのための機械的な支持を与えるとともに、多くの場合にデバイスの電気的性能にも寄与する。半導体デバイス用の基板として一般的に用いられる材料の中にはシリコン、ゲルマニウム、ガリウムヒ素、サファイア及び炭化シリコンがある。数多くの他の材料も基板として用いられる。半導体デバイス製造は通常、単一の基板上に数多くの半導体デバイスを作製することを含む。
【０００３】
基板は多くの場合に円形のウェハの形状で形成され、関連する材料のタイプに応じて、その直径は現在、例えば、１インチ（２．５４ｃｍ）未満から１２インチ（３０．５ｃｍ）を超えるまでの範囲を有する。例えば、正方形、長方形又は三角形のような、他の形状のウェハも存在する。半導体デバイスは、半導体、絶縁体及び金属材料の薄い層を厳密に形成することによってウェハ上に形成され、それらの材料を堆積し、パターニングして、ダイオード、トランジスタ、太陽電池及び他のデバイスのような有用な半導体デバイスを形成する。
【０００４】
半導体結晶は、幾つかの技法によって製造することができる。例えば、通常の炭化シリコン結晶成長技法では、シード結晶及び原材料の両方が１つの反応るつぼ内に入れられ、反応るつぼは、原材料と、それよりわずかに冷たいシード結晶との間に温度勾配を生成するようにして、原材料の昇華温度まで加熱される。温度勾配は、原材料からシートへの材料の気相移動を助長し、その後、材料はシード上で凝縮し、結果としてバルク結晶が成長する。その方法は、物理気相輸送法とも呼ばれる。
【０００５】
その後、半導体材料のバルク単結晶は、望ましくはウェハに切り分けられ、研磨された後に、エピタキシャル層を成長させて、上記のようにウェハ上にデバイスを形成することができる。機械的研磨は、ウェハ内にスクラッチのような欠陥を残す可能性があり、それにより、エピタキシャル層内に欠陥が生じる恐れがある。機械的研磨に起因する欠陥は付加的な処理、例えば、反応性イオンエッチング（ＲＩＥ）によって削減することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
【課題を解決するための手段】
【０００７】
本発明の実施形態は、原子ステップが削減され、かつ機械的研磨によって導入されるスクラッチ及び／又は表面下欠陥が削減された半導体ウェハを提供する。本発明の少なくとも幾つかの実施形態によるウェハは、成長表面を改善するために平滑化される。この改善された成長表面は、成長表面が機械的研磨によって、及び／又は機械的研磨と、その後のＲＩＥによって、及び／又は機械的研磨と、その後の化学機械平坦化によって作製されたウェハに比べて、巨視的欠陥を少なくし、かつ全体的な欠陥密度を低減したエピ層の成長を提供することができる。
【０００８】
本発明の例示的な実施形態による半導体ウェハは実質的にスクラッチをなくすことができ、数値的に、半導体ウェハが切り分けられたバルク結晶、又は半導体ウェハの中心の欠陥密度以下である、総合表面下欠陥密度を有することができる。幾つかの実施形態による半導体ウェハは、１×１ミクロン以上の面積にわたって０．２ｎｍ未満の算術平均表面粗さを有することができる。本発明の一実施形態によるウェハは、化学機械平坦化にかけられた表面に比べて、ウェハ表面における原子ステップも実質的になくすことができる。幾つかの実施形態では、原子ステップの出現は、平坦化直後の出現に比べて、少なくとも５０％だけ削減される。幾つかの実施形態では、原子ステップの出現は、平坦化直後の出現に比べて、少なくとも７５％だけ削減される。
【０００９】
幾つかの実施形態では、半導体ウェハは炭化シリコンから形成することができる。幾つかの実施形態では、半導体ウェハは、１×１ミクロン以上の面積にわたって０．１ｎｍ未満の算術平均表面粗さを有することができる。幾つかの実施形態では、半導体ウェハは、化学機械平坦化から生じる表面に比べて実質的にランダムである表面を有することができ、それは、原子ステップ、及び／又はスクラッチ、及び／又は表面下欠陥が完全に、又は概ね削除されること意味する。
【００１０】
本発明の幾つかの実施形態では、半導体ウェハの改善された成長表面は、巨視的欠陥が実質的にないエピ層の成長を提供することができる。そのようなエピ層の成長は、ウェハ内の原子ステップの減少に伴ってウェハ内の構造的欠陥が減少するために可能であり、構造的欠陥が減少しなければ、エピ層内に巨視的欠陥が生じる可能性がある。エピ層を有するそのようなウェハから形成される半導体ダイ及びデバイスも同様に、エピ層内の巨視的欠陥が実質的にない。エピ層は、炭化シリコン又はＩＩＩ−Ｖ族化合物からなるか、又はそれを含むことができる。また、エピ層は、１×１０８ｃｍ−２未満の総合欠陥密度を有することができる。幾つかの実施形態では、エピ層は５×１０７ｃｍ−２未満である全体欠陥密度を有することができる。
【００１１】
本発明の例示的な実施形態では、半導体ウェハの表面を平滑化する方法は、半導体ウェハを平坦化することと、その後、ウェハを酸化して、ウェハの表面上で規定の酸化物厚を達成することとを含む。その後、半導体ウェハの表面から酸化物を剥離して、平滑化された表面を残すことができる。幾つかの実施形態では、ウェハは、規定の酸化物厚を達成するのに十分な時間にわたって、１２２５℃から１８００℃の間の温度において熱酸化される。幾つかの実施形態では、規定の酸化物厚は少なくとも５００オングストロームである。幾つかの実施形態では、ウェハの平坦化は、化学機械平坦化（ＣＭＰ）を通して成し遂げられる。
【図面の簡単な説明】
【００１２】
【図１Ａ】本発明のプロセスの１つの段階における半導体ウェハの破断側面図である。
【図１Ｂ】本発明のプロセスの１つの段階における半導体ウェハの破断側面図である。
【図１Ｃ】本発明のプロセスの１つの段階における半導体ウェハの破断側面図である。
【図１Ｄ】本発明のプロセスの１つの段階における半導体ウェハの破断側面図である。
【発明を実施するための形態】
【００１３】
以下の詳細な説明は添付の図面を参照しており、図面は本発明の具体的な実施形態を例示する。異なる構造及び動作を有する他の実施形態も本発明の範囲から逸脱しない。
本発明の実施形態が、本明細書に含まれる図面を参照しながら説明される。図面は実際には概略図であることに留意されたい。層厚は縮尺通りに描かれるのではなく、むしろ、例示するのに最も都合の良いように示される。
【００１４】
本発明の実施形態は、ウェハ表面における欠陥及び原子ステップが削減された半導体ウェハを提供する。したがって、本発明の少なくとも幾つかの実施形態によるウェハは、改善された成長表面を有する。この改善された成長表面は、機械的な材料除去と、その後の反応性イオンエッチングによって、及び／又は機械的な材料除去と、その後の化学機械平坦化によって成長表面が作製された基板に比べて、巨視的欠陥が削減されたエピ層の成長を提供することができる。用語「機械的な材料除去」は、研磨、研削、ランプ仕上げ及び任意の他の類似の技法を含むプロセスを指している。
【００１５】
図１は、側面から見た半導体ウェハ１００の一部を示す。ウェハ１００は半導体結晶から切り分けられ、機械的な材料除去にかけられており、それにより、図１Ａに示されるウェハが作製される。材料除去プロセスは表面１０２に損傷を残し、その損傷は、図１Ａにおいて、表面下欠陥及びスクラッチを表す線によって示される。表面下欠陥は、ウェハの表面の直下に存在する結晶構造の凹凸である。これらの表面下欠陥は、最大で１０１２／ｃｍ３の密度に及ぶ可能性がある。表面下欠陥は、ウェハ表面の直下から、ウェハ表面下５ミクロンまでの深さに及ぶ可能性がある。スクラッチは、機械的な材料除去によって表面上に残されるかき傷である。これらのかき傷は、巨視的であり、裸眼で見ることができるか、又は微視的なサイズである可能性がある。微視的なスクラッチは通常、サイズが約１×１ミクロン以下の面積の原子間力顕微鏡によって見ることができる。具体例として、炭化シリコンウェハの場合の機械的な材料除去は、多くの場合に、ダイヤモンド除去手段を用いて成し遂げられ、ダイヤモンド粒子がウェハの表面にスクラッチを残す可能性がある。
【００１６】
本発明の一実施形態によれば、その後、図１のウェハ１００に化学機械平坦化（ＣＭＰ）が適用される。ＣＭＰは「化学機械研磨」と呼ばれる場合もあるが、本開示の目的上、先に参照されたスクラッチ及び表面下欠陥を残すウェハの研磨も含みうる任意の初期の機械的な材料除去からＣＭＰプロセスを区別するために、化学機械平坦化という用語が用いられることになる。ＣＭＰは、ウェハを平坦化するための技法、すなわち、十分に低い欠陥密度を有するエピ層を成長させ、良好に機能するデバイスを作製するのに十分であるほどウェハ表面を平滑にするための技法の一例である。
【００１７】
ＣＭＰプロセスは、機械研磨と化学スラリーとを組み合わせて、機械的な材料除去だけを用いて実現可能であったウェハ表面よりも、はるかに平滑なウェハ表面を生成する。化学機械平坦化（研磨）装置及び化学物質は、半導体産業において種々の製造供給元、例えば、Ｃａｂｏｔ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ  Ｃｏｒｐ．（Ａｕｒｏｒａ、Ｉｌｌｉｎｏｉｓ、ＵＳＡ）、Ｎａｌｃｏ（Ｉｎｄｉａ）、及びＲｏｈｍ  ａｎｄ  Ｈａａｓ  Ａｄｖａｎｃｅｄ  Ｍａｔｅｒｉａｌｓ（Ｐｈｉｌａｄｅｌｐｈｉａ、Ｐｅｎｎｓｙｌｖａｎｉａ、ＵＳＡ）から入手可能である。ＣＭＰプロセスは、機械的な材料除去によって導入されるスクラッチ及び表面下欠陥を削減するが、構造的欠陥を残す可能性がある。構造的欠陥は局所化され、ウェハ表面における構造的変化は約１０ミクロンから５０００ミクロンの距離にわたる。ＣＭＰプロセスは、図１Ｂに示されるように、ウェハ１００の表面に原子ステップ１０４も残す可能性がある。ＣＭＰプロセス後に残る階段状の構造は、結晶格子の平面によって引き起こされる。これらの原子ステップの間隔及び方向は、結晶格子に対するウェハの方位による。名目上のオンアクシス（ｏｎ−ａｘｉｓ）のウェハの場合、これらのステップの間隔及び方向は局所的に変化する可能性がある。
【００１８】
ウェハにＣＭＰが適用された後に、ウェハ上にエピ層が成長するとき、そのエピ層は、構造的欠陥から生じる巨視的欠陥を有する場合がある。巨視的欠陥は、約１０ミクロンから５０００ミクロンのサイズの欠陥であり、エピ層内の局所化された形態学的変化によって特徴付けられる。検査時に、これらの欠陥はエピ層内に空洞として現れる可能性がある。
【００１９】
更に本発明の実施形態によれば、上記のＣＭＰプロセス後に、図１Ｃに示されるように、ウェハの表面上に酸化物１０６が形成される。酸化物１０６はウェハの上面上に描かれるが、酸化物は底面又は縁部上に形成される場合もある。例示的な実施形態では、乾燥、熱酸化を用いて、炭化シリコンウェハ上に酸化物層を形成する。幾つかの実施形態では、ウェハは約１２２５℃〜約１８００℃の温度に保たれる。幾つかの実施形態では、ウェハは約１３００℃の温度に保たれる。ウェハは、酸素で満たされた管状炉内に配置することができる。炭化シリコンウェハにそのようなプロセスが適用されると、ウェハの表面上に二酸化シリコン（ＳｉＯ２）が形成され、二酸化炭素ガスが放出される。ＳｉＯ２内のシリコン原子及び二酸化炭素内の炭素原子は、ウェハ内の炭化シリコンから生じる。
【００２０】
図１Ｃを更に参照すると、二酸化シリコン１０６は規定の厚みまで成長し、その厚みはウェハが加熱された時間の長さに比例する。他の温度、例えば、１５００℃では、時間を調整して、所与の厚みの酸化物を作製することができる。犠牲ウェハによる試行錯誤法と、それに伴う検査及び測定とを用いて、所望の酸化物厚を達成するための時間及び温度を調整することができる。作製中に所望の厚みを達成するために酸化物を測定することもでき、それが望ましい場合がある。炭化シリコンウェハの場合、約５００オングストローム以上の酸化物厚が、ウェハの表面における原子ステップ及び構造的欠陥の削減に関して良好な結果をもたらすことがわかっている。目的によっては、２００、３００、４００又は１０００オングストロームのような、他の酸化物厚でも十分であるか、又は他の酸化物厚が望ましい場合がある。通常の炭化シリコンウェハの場合、ウェハを酸素充填管状炉内で約４５分間にわたって約１３００℃の温度に保つことによって、約５００オングストローム以上の酸化物が作製されることがわかっている。
【００２１】
図１Ｄを参照すると、ウェハから酸化物が剥離され、ウェハ１００の表面１０８が残されており、その表面では、原子ステップ、構造的欠陥及び表面下欠陥が著しく削減される。半導体ウェハから酸化物を剥離するために、種々の技法を用いることができる。炭化シリコンウェハの場合、フッ化水素酸を用いる緩衝酸化物エッチングプロセスを実行することができる。このプロセスによって、改善された表面を有するウェハが作製されたなら、そのウェハは電子デバイス用の基板として用いることができる。原子ステップの減少に伴って、エピ層内の巨視的欠陥を引き起こす可能性がある構造的欠陥が減少する。その基板上に、実質的に巨視的欠陥がないエピ層を成長させることができる。更に、その基板をダイに切り分けて、エピ層内に存在するデバイスの部分の中の欠陥の数が相対的に少ない電子デバイスを形成することができる。
【００２２】
本発明の実施形態によるウェハでは、原子ステップの出現を著しく削減することができる。酸化物の厚みを増すのに応じて、原子ステップを容易に観測することができなくなるまで、原子ステップの出現が削減される。幾つかの実施形態では、原子ステップの出現は、平坦化直後の原子ステップの出現に比べて５０％だけ削減することができる。幾つかの実施形態では、半導体ウェハ又はダイの表面は、１×１ミクロン以上の面積にわたって０．２ｎｍ未満の算術平均表面粗さを有することができる。表面粗さは、スクラッチの存在の数値的な指示を与えることができる。幾つかの実施形態では、ウェハは、数値的に、半導体ウェハが切り分けられたバルク結晶、又は半導体ウェハの中心の欠陥密度以下である表面下欠陥密度を示すことができる。
【００２３】
幾つかの実施形態では、原子ステップの出現は、化学機械平坦化後の出現に比べて少なくとも７５％だけ削減することができる。幾つかの実施形態では、その表面は、１×１ミクロン以上の面積にわたって０．１ｎｍ未満の算術平均表面粗さを有することができる。幾つかの実施形態では、半導体ウェハは、機械的な材料除去と、その後の化学機械平坦化から生じる表面に比べて実質的にランダムである表面を有することができ、それは、原子ステップ、スクラッチ及び表面下欠陥が完全に、又は概ね削除されること意味する。また、そのウェハの表面は、場合に応じて、スクラッチ、表面下欠陥、又はステップが実質的にないと言うこともできる。これらの特徴のいずれかが実質的にないことは、種々の形態の顕微鏡検査を含むことができる、半導体検査及び特性評価のための標準的な手段によって、その相対的な特徴を事実上観測できないことを意味する。
【００２４】
本発明の幾つかの実施形態では、半導体ウェハの改善された成長表面は、巨視的欠陥が実質的にないエピ層の成長を提供することができる。原子ステップが減少するのに応じて、平坦化後に存在していた可能性がある構造的欠陥が減少するので、このエピ層が結果として生じる。巨視的欠陥が実質的にないエピ層を有するウェハをダイに切り分けて、電子デバイスを形成するために用いることができる。これらのデバイスのエピ層部分も巨視的欠陥が実質的にない。本発明の幾つかの実施形態に従ってウェハ上に成長するエピ層は、全体的な欠陥の数も削減することができ、そのエピ層は１×１０８ｃｍ−２以下の欠陥密度を示すようになる。幾つかの実施形態では、エピ層は５×１０７ｃｍ−２以下の欠陥密度を示す。幾つかの例示的な実施形態では、エピ層はＩＩＩ−Ｖ族化合物から構成することができる。ＩＩＩ−Ｖ族化合物の例は、窒化ガリウム（ＧａＮ）及びガリウムヒ素（ＧａＡｓ）を含む。
【００２５】
本明細書において用いられる用語は、特定の実施形態を説明することのみを目的としており、本発明を制限することは意図していない。本明細書において用いられるときに、単数形「１つの」及び「その」は、文脈において明示的に別段の指示がない限り、複数形も含むことを意図している。本明細書において用いられるときに、用語「備える」及び／又は「備えている」は、定められた特徴、ステップ、動作、要素及び／又は構成要素の存在を規定するが、１つ又は複数の他の特徴、ステップ、動作、要素、構成要素及び／又はそのグループの存在又は追加を除外しないことを更に理解されたい。更に、「〜未満」及び「〜より大きい」のような比較級の定量的な用語は、等しいという概念を包含することを意図しており、それゆえ、「〜未満」は、最も厳密な数学的意味における「〜未満」だけなく、「〜以下」も意味することができる。
【００２６】
本開示全体を通して、「上部」、「底部」、「内」、「上」のような用語、及び構造又は部分の相対的な位置を暗示する他の用語を用いて、図面及び説明を参照する場合があることも指摘されるべきである。これらの用語は単に便宜的に用いられており、読者の視点から示されるような特徴の相対的な位置を指しているにすぎない。本開示の文脈において別の要素の上に配置又は配列される要素は、実際の製品において機能的に同じ場所に存在することができるが、デバイス又は装置の向きによっては、観測者に対して他の要素の横に、又は下に存在する可能性もある。これらの用語を使用するいずれの検討も、向き及び配置に関して種々の可能性を包含することを意図している。
【００２７】
本明細書において具体的な実施形態が図示及び説明されてきたが、図示される具体的な実施形態の代わりに、同じ目的を果たすように意図される任意の構成を用いることがきること、及び本発明は他の環境において他の応用形態を有することは当業者には理解されよう。本出願は、本発明の任意の改変又は変形を含むことを意図している。以下の特許請求の範囲は、本発明の範囲を本明細書において記述される具体的な実施形態に限定することは全く意図していない。
【図１Ａ】
2013529389.tif 000003
【図１Ｂ】
2013529389.tif 000004
【図１Ｃ】
2013529389.tif 000005
【図１Ｄ】
2013529389.tif 000006
【手続補正書】
【提出日】平成25年1月16日(2013.1.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スクラッチが実質的にない表面を有する半導体ウェハであって、前記表面上の原子ステップの出現が、前記表面の化学機械平坦化（ＣＭＰ）直後の原子ステップの出現に比べて少なくとも５０％だけ削減される、半導体ウェハ。
【請求項２】
前記半導体ウェハは炭化シリコンから形成される、請求項１に記載の半導体ウェハ。
【請求項３】
表面下欠陥密度が、数値的に、前記半導体ウェハが切り分けられたバルク結晶内、又は前記半導体ウェハの中心の欠陥密度以下である、請求項２に記載の半導体ウェハ。
【請求項４】
前記半導体ウェハは構造的欠陥が実質的にない、請求項３に記載の半導体ウェハ。
【請求項５】
前記原子ステップの出現が少なくとも７５％だけ削減される、請求項４に記載の半導体ウェハ。
【請求項６】
算術平均表面粗さが、１×１ミクロン以上の面積にわたって０．２ｎｍ未満である、請求項５に記載の半導体ウェハ。
【請求項７】
算術平均表面粗さが、１×１ミクロン以上の面積にわたって０．１ｎｍ未満である、請求項６に記載の半導体ウェハ。
【請求項８】
請求項１に記載の半導体ウェハは、前記表面上にエピタキシャル層を備え、前記エピタキシャル層は巨視的欠陥が実質的になく、１×１０８ｃｍ−２未満の欠陥密度を有する、半導体ウェハ。
【請求項９】
前記エピタキシャル層は、炭化シリコン又はＩＩＩ−Ｖ族化合物を更に含む、請求項８に記載の半導体ウェハ。
【請求項１０】
請求項９に記載の半導体ウェハから切り分けられるダイ。
【請求項１１】
請求項１０に記載のダイから形成されるデバイス。
【請求項１２】
前記欠陥密度は５×１０７ｃｍ−２未満である、請求項８に記載の半導体ウェハ。
【請求項１３】
半導体ウェハを処理する方法であって、
前記半導体ウェハの表面を平坦化するステップと、
前記半導体ウェハを酸化するステップと、を含む、方法。
【請求項１４】
前記ウェハの前記表面を平坦化する前記ステップは化学機械平坦化を更に含む、請求項１３に記載の方法。
【請求項１５】
前記半導体ウェハから、前記半導体ウェハを酸化する前記ステップによって形成された酸化物を剥離するステップを更に含む、請求項１４に記載の方法。
【請求項１６】
前記半導体ウェハは炭化シリコンを更に含む、請求項１５に記載の方法。
【請求項１７】
前記半導体ウェハを酸化する前記ステップは、規定の酸化物厚を達成するのに十分な時間にわたって、１２２５℃と１８００℃との間の温度において前記ウェハを熱酸化するステップを更に含む、請求項１６に記載の方法。
【請求項１８】
前記規定の酸化物厚は少なくとも５００オングストロームである、請求項１７に記載の方法。
【請求項１９】
少なくとも１つの表面を有する半導体ウェハであって、表面下欠陥密度が数値的に、前記半導体ウェハが切り分けられたバルク結晶内、又は前記半導体ウェハの中心の欠陥密度以下である表面下欠陥密度を有する、半導体ウェハ。
【請求項２０】
前記半導体ウェハは炭化シリコンで形成される、請求項１９に記載の半導体ウェハ。
【請求項２１】
前記半導体ウェハは構造的欠陥が実質的にない、請求項２０に記載の半導体ウェハ。
【請求項２２】
算術平均表面粗さが１×１ミクロン以上の面積にわたって０．２ｎｍ未満である、請求項２１に記載の半導体ウェハ。
【請求項２３】
前記算術平均表面粗さが１×１ミクロン以上の面積にわたって０．１ｎｍ未満である、請求項２２に記載の半導体ウェハ。
【請求項２４】
請求項１９に記載の半導体ウェハは、前記表面上にエピタキシャル層を更に備え、前記エピタキシャル層は巨視的欠陥が実質的になく、１×１０８ｃｍ−２未満の欠陥密度を有する、半導体ウェハ。
【請求項２５】
前記エピタキシャル層は、炭化シリコン又はＩＩＩ−Ｖ族化合物を更に含む、請求項２４に記載の半導体ウェハ。
【国際調査報告】
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