(57)【要約】【解決手段】  現在、マイクロエレクトロニクスは、テラヘルツ周波数範囲内の放射が発生されかつ使用される地点まで開発されている。ここに、テラヘルツ放射を用いる位相アレイレーダシステムを含む集積回路すなわちＩＣが提供される。これを実現するため、幾つかの特徴が用いられる。すなわち、より低い周波数信号がトランシーバを伝播され、当該トランシーバは周波数を所望の周波数範囲まで逓倍する。逓倍からの損失を克服するため、インジェクションロック電圧制御発振器（ＩＬＶＣＯ）が使用され、そして高い周波数の電力増幅器（ＰＡ）が送信のための信号を増幅するために使用され得る。【選択図】  図２
2013543111.tif 000002
【特許請求の範囲】
【請求項１】
局部発振器信号およびパルス信号を発生する局部発振器と、
局部発振器信号を少なくとも分配するように前記局部発振器に結合された分配ネットワークと、
複数のトランシーバであって、各トランシーバが、ラジエータ、前記ラジエータに結合された送信路、および前記ラジエータに結合された受信路を含む、前記複数のトランシーバと、
前記トランシーバの各々の受信路に結合されたレシーバ回路と
を含み、
各トランシーバの送信路が、
前記局部発振器信号を受け取るように前記分配ネットワークに結合された位相シフタと、
位相シフトされた局部発振器信号を受け取るように前記位相シフタに結合された逓倍器と、
前記逓倍器に結合されたインジェクションロック電圧制御発振器（ＩＬＶＣＯ）と、
前記ＩＬＶＣＯに結合され、前記パルス信号を受け取る電力増幅器（ＰＡ）と、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、
前記局部発振器信号がさらに第１の局部発振器信号を含み、
前記局部発振器がさらに、
基準信号を受け取り、前記第１の局部発振器信号および第２の局部発振器信号を発生する位相ロックループ（ＰＬＬ）と、
制御信号を受け取り、ＰＬＬに結合されたカウンタと、
前記カウンタおよびＰＬＬに結合されたパルス発生器と、
を含み、
前記パルス発生器が、前記第２の局部発振器信号および前記カウンタからの出力信号の少なくとも一部に基づき前記パルス信号を発生する、
装置。
【請求項３】
請求項２に記載の装置であって、
前記ＰＬＬがさらに、
前記基準信号を受け取る位相検出器と、
前記位相検出器に結合されたチャージポンプと、
前記チャージポンプに結合されたローパスフィルタと、
前記ローパスフィルタに結合された電圧制御発振器（ＶＣＯ）と、
前記ＶＣＯに結合された増幅器と、
前記ＶＣＯと前記位相検出器の間に互いに直列に結合された複数の分周器と、
を含む、装置。
【請求項４】
請求項２に記載の装置であって、各トランシーバの前記送信路がさらに、前記位相シフタと前記逓倍器との間に結合された増幅器を含む、装置。
【請求項５】
請求項４に記載の装置であって、
前記ＩＬＶＣＯがさらに、
第１のノードと、
第２のノードと、
前記第１および第２のノードの間に結合された誘導性ネットワークと、
前記第１および第２のノードの間に結合された容量性ネットワークと、
ソースまたはドレインで前記第１のノードに結合されかつゲートで前記第２のノードに結合された第１のＭＯＳトランジスタと、
ソースまたはドレインで前記第２のノードに結合されかつゲートで前記第１のノードに結合された第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタに概ね並列に結合された第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタに概ね並列に結合された第４のＭＯＳトランジスタと、
前記増幅器に結合されかつ前記第３および第４のＭＯＳトランジスタのゲートに結合されたバランと、
を含む、装置。
【請求項６】
請求項５に記載の装置であって、
前記ＰＡがさらに、
前記ＩＬＶＣＯからの出力を受け取る第１のキャパシタと、
前記第１のキャパシタに結合された第１のインダクタと、
前記第１のインダクタに結合された第２のインダクタと、
前記第２のインダクタに結合された第２のキャパシタと、
第３のインダクタと、
ゲートで前記第１および第２のインダクタに結合され、かつ前記第３のインダクタに結合された、第５のＭＯＳトランジスタと、
第４のインダクタと、
第５のインダクタと、
ゲートで前記パルス信号を受け取り、かつ前記第４および第５のインダクタの間に結合された第６のＭＯＳトランジスタと、
前記第３および第５のインダクタの間に結合された第３のキャパシタと、
を含む、装置。
【請求項７】
請求項４に記載の装置であって、
前記増幅器がさらに第１の増幅器を含み、前記逓倍器がさらに第１の逓倍器を含み、
各トランシーバの前記受信路がさらに、
前記ラジエータに結合された低ノイズ増幅器（ＬＮＡ）と、
前記第１の増幅器に結合された第２の逓倍器と、
前記第２の逓倍器に結合された第２の増幅器と、
前記ＬＮＡおよび前記第２の増幅器に結合されたミキサと、
前記ミキサに結合された第３の増幅器と、
を含む、装置。
【請求項８】
請求項７に記載の装置であって、
前記ミキサがさらに、第１のミキサを含み、
各トランシーバの受信路がさらに、
前記第１および第２の増幅器に結合された第２のミキサと、
前記第２のミキサに結合された第４の増幅器と、
を含む、装置。
【請求項９】
請求項４に記載の装置であって、
前記増幅器がさらに第１の増幅器を含み、
各トランシーバの送信路がさらに、前記パルス信号を受け取りかつ前記第１の増幅器、ＩＬＶＣＯ、およびＰＡに結合されたフリップフロップを含み、
前記逓倍器がさらに第１の逓倍器を含み、
各トランシーバの受信路がさらに、
ラジエータに結合されたＬＮＡと、
前記ＩＬＶＣＯに結合された第２の増幅器と、
前記ＬＮＡおよび前記第２の増幅器に結合されたミキサと、
前記ミキサに結合された第３の増幅器と、
を含む、装置。
【請求項１０】
請求項１に記載の装置であって、
各位相シフタがさらに、
第１の入力端子と、
第２の入力端子と、
前記第１の入力端子に結合された第１のインダクタと、
前記第２の入力端子に結合された第２のインダクタと、
複数の位相シフタと、
を含み、
各位相シフタが、
ドレインで前記第１の入力端子に結合された第１のＭＯＳトランジスタと、
ドレインで前記第２の入力端子に結合された第２のＭＯＳトランジスタと、
第１および第２のＭＯＳトランジスタのソースにドレインで結合された第３のＭＯＳトランジスタと、
を含む、装置。
【請求項１１】
請求項１０に記載の装置であって、
前記逓倍器がさらに、
差動チョークと、
前記差動チョークに結合された整流インターリーバと、
前記整流インターリーバに結合されたＶＣＯと、
を含む、装置。
【請求項１２】
請求項１に記載の装置であって、
前記レシーバ回路がさらに、
各トランシーバの受信路に結合された加算回路と、
前記加算回路に結合された増幅器と、
前記増幅器に結合されたフィルタと、
前記増幅器に結合されたディジタル化回路と、
を含む、装置。
【請求項１３】
請求項１２に記載の装置であって、前記局部発振器信号がさらに第１の局部発振器信号を含み、前記局部発振器が第２の局部発振器信号を発生し、前記レシーバ回路がさらに前記加算回路と前記増幅器との間に結合されかつ前記第２の局部発振器信号を受け取るミキサを含む、装置。
【請求項１４】
局部発振器であって、
基準信号を受け取る位相検出器と、
前記位相検出器に結合されたチャージポンプと、
前記チャージポンプに結合されたローパスフィルタと、
４０ＧＨｚよりも大きい周波数を有する第１の局部発振器信号を発生する局部発振器ＶＣＯと、
前記第１の局部発振器信号から発生されたフィードバック信号を前記位相検出器に提供するように前記局部発振器ＶＣＯと前記位相検出器との間に互いに直列に結合された複数の分周器であって、複数の分周器の少なくとも１つが２０ＧＨｚよりも大きな周波数を有する第２の局部発振器信号を発生する前記複数の分周器と、
前記フィードバック信号および制御信号を受け取るカウンタと、
前記第２の局部発振器信号を受け取り、前記カウンタに結合され、パルス信号を発生するパルス発生器と、
を含む前記局部発振器と、
前記第１の局部発振器信号を少なくとも分配するように前記局部発振器に結合された分配ネットワークと、
複数のトランシーバであって、各トランシーバが、ラジエータ、前記ラジエータに結合された送信路、および前記ラジエータに結合された受信路を含み、前記ラジエータがアレイに配列され、各トランシーバの送信路が、前記第１の局部発振器信号を受け取るように前記分配ネットワークに結合された位相シフタ、位相シフトされた第１の局部発振器信号を受け取るように前記位相シフタに結合された逓倍器、ＩＬＶＣＯ、およびＩＬＶＣＯとラジエータに結合されかつパルス信号を受け取るＰＡを有する、前記複数のトランシーバと、
トランシーバの各々の受信路に結合されたレシーバ回路と、
を有し、
前記ＩＬＶＣＯが、
第１のノードと、
第２のノードと、
前記第１および第２のノード間に結合された誘導性ネットワークと、
前記第１および第２のノード間に結合された容量性ネットワークと、
ソースまたはドレインで前記第１のノードに結合されかつゲートで前記第２のノードに結合された第１のＭＯＳトランジスタと、
ソースまたはドレインで前記第２のノードに結合されかつゲートで前記第１のノードに結合された第２のＭＯＳトランジスタと、
第１のＭＯＳトランジスタに概ね並列に結合された第３のＭＯＳトランジスタと、
第２のＭＯＳトランジスタに概ね並列に結合された第４のＭＯＳトランジスタと、
前記第１の逓倍器、第３および第４のＭＯＳトランジスタのゲートに結合されたバランと、
を含む、装置。
【請求項１５】
請求項１４に記載の装置であって、
前記ＰＡがさらに、
ＩＬＶＣＯからの出力を受け取る第１のキャパシタと、
第１のキャパシタに結合された第１のインダクタと、
第１のインダクタに結合された第２のインダクタと、
第２のインダクタに結合された第２のキャパシタと、
第３のインダクタと、
ゲートで第１および第２のインダクタに結合されかつ第３のインダクタに結合された第５のＭＯＳトランジスタと、
第４のインダクタと、
第５のインダクタと、
ゲートで前記パルス信号を受け取りかつ第４および第５のインダクタの間に結合された第６のＭＯＳトランジスタと、
第３および第５のインダクタの間に結合された第３のキャパシタと、
を含む、装置。
【請求項１６】
請求項１５に記載の装置であって、
前記レシーバ回路がさらに、
各トランシーバの受信路に結合された加算回路と、
前記加算回路に結合された増幅器と、
前記増幅器に結合されたフィルタと、
前記増幅器に結合されたディジタル化回路と、
を含む、装置。
【請求項１７】
請求項１６に記載の装置であって、前記レシーバ回路がさらに、前記加算回路と前記増幅器の間に結合されかつ前記第２の局部発振器信号を受け取るミキサを含む、装置。
【請求項１８】
アレイを形状する或るパターンに配列された複数のラジエータと、
局部発振器信号およびパルス信号を発生する局部発振器と、
前記局部発振器信号を少なくとも分配するように前記局部発振器に結合された分配ネットワークと、
複数の送信路であって、各送信路が前記分配ネットワークと少なくとも１つのラジエータとの間に結合され、各送信路が、前記局部発振器信号を受け取るように前記分配ネットワークに結合された位相シフタと、位相シフトされた局部発振器信号を受け取るように前記位相シフタに結合された逓倍器と、前記逓倍器に結合されたＩＬＶＣＯと、前記ＩＬＶＣＯに結合されかつ前記パルス信号を受け取るＰＡとを含む、前記複数の送信路と、
複数の受信路であって、各受信路が少なくとも１つのラジエータに結合される、前記複数の受信路と、
各受信路に結合されたレシーバ回路と、
各位相シフタに結合されたコントローラと、
を含む装置。
【請求項１９】
請求項１８に記載の装置であって、
前記局部発振器信号がさらに第１の局部発振器信号を含み、前記局部発振器がさらに、
基準信号を受け取り、前記第１の局部発振器信号と第２の局部発振器信号を発生するＰＬＬと、
制御信号を受け取りかつ前記ＰＬＬに結合されたカウンタと、
前記カウンタおよび前記ＰＬＬに結合されたパルス発生器であって、前記第２の局部発振器信号および前記カウンタからの出力の少なくとも一部に基づきパルス信号を発生する、前記パルス発生器と、
を含む、装置。
【請求項２０】
請求項１９に記載の装置であって、
前記ＰＬＬがさらに、
前記基準信号を受け取る位相検出器と、
前記位相検出器に結合されたチャージポンプと、
前記チャージポンプに結合されたローパスフィルタと、
前記ローパスフィルタに結合されたＶＣＯと、
前記ＶＣＯに結合された増幅器と、
前記ＶＣＯと前記位相検出器の間に互いに直列に結合された複数の分周器と、
を含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、概して位相アレイに関し、特に、「オンチップ」のテラヘルツ位相アレイシステムに関する。
【背景技術】
【０００２】
位相アレイシステムは、いくつかの用途を有し、実用化されている。位相アレイシステムの最も一般的な用途は、レーダシステム（すなわち、パルスレーダおよびドップラーシフトレーダ）である。実際、機械部品が電子機器に置き換えられたために、摩耗による故障の可能性がより低くなっているため、及び、スイープ（掃引）速度が非常に高いため、位相アレイレーダは、前世代の機械的なスイープレーダシステムの大部分に取って代わっている。
【０００３】
図１は、従来の位相アレイシステム１００の基本的な機能を説明するブロック図を表す。システム１００は、概して、信号発生器１０２と、位相シフタ１０４−１〜１０４−ｋと、ラジエータ（放射器）１０６−１〜１０６−ｋを含む位相アレイ１１０と、方向コントローラ１０８とを含む。動作において、信号発生器１０２は、送信されるべき信号（すなわち、パルスレーダのためのパルス）を提供する。所望の方向に基づいて、方向コントローラ１０８は、位相シフタ１０４−１〜１０４−ｋに制御信号を提供し、それにより、位相アレイ内のラジエータ１０６−１〜１０６−ｋのそれぞれに提供される信号の位相が変化する。ラジエータ１０６−１〜１０６−ｋを介して送信される信号は、概して、相互に位相がずれているので、放射された信号の強めあうおよび弱めあう干渉が所望の方向にビームを形成する。
【０００４】
しかしながら、これらの従来システムは、従来の無線周波数周波数（ＲＦ）の周波数範囲に制限されてきた。例えば、従来のレーダの周波数範囲は、３ＭＨｚ（ＨＦ帯域レーダ用）〜１１０ＧＨｚ（Ｗ帯域レーダ用）の間である。これらの比較的低い周波数範囲を使用する理由は、歴史的に、テラヘルツの周波数範囲（概して、０．１ＴＨｚ〜１０ＴＨｚの間）で、コヒーレント放射の小型の半導体光源を入手することが困難であったことによる。概して、マイクロ波範囲の電子機器および発振器は、周波数の増加で電力利得を使い果たし、典型的な広帯域の赤外線黒体ソースは、この範囲内で利用できる電力を失い始めている。しかしながら、テラヘルツ放射の使用は、その特異な性質により非常に所望される。すなわち、テラヘルツ放射は、それが光学を使用して制御することができる点で、電気的に且つより高い周波数放射（すなわち、可視光）で発生され得るという点で、より低い周波数放射（すなわち、マイクロ波）の特性を有する。
【０００５】
今日、２つの一般的なタイプのテラヘルツソースがある：インコヒーレントソースとコヒーレントソースである。インコヒーレントソースは、概して、広帯域のインコヒーレント熱的ソースであり、光伝導アンテナ、非線形電気光学結晶、もしくは、非常に低い変換効率である非線形送信線を励起する超短フェムト秒パルスレーザを含む（１Ｗレーザパルスは、ｎＷ−ｍＷ範囲で広帯域エネルギーを生成する）。コヒーレントソースは、概して、狭帯域の連続波（ＣＷ）のコヒーレントソースであり、ダイオード多重マイクロ波発振器、メタノールもしくはシアン酸をポンピングする炭酸ガスレーザを使用するガスレーザ、差動ミキシングによるオプティカルダウンコンバータ、および半導体量子レーザを含む。ただ、これらのコヒーレントソースは、概して、大量の電力を消費し、小型ではなく、特殊な材料を必要とし、および／または高価である。
【０００６】
それゆえ、テラヘルツ放射の小型のソース、すなわち、集積回路に集積されたソースが必要である。
【０００７】
従来の回路の例には以下がある。
【特許文献１】国際出願公報ＷＯ２００９０２８７１８
【非特許文献１】Williams,“Filling the THz gap” doi:10.1088/0034-4885/69/2/R01
【非特許文献２】Heydariet al., “Low-Power mm-Wave Components up to 104GHz in 90nm CMOS” ISSCC 2007,pp.200-201, February 2007, San Francisco, CA.
【非特許文献３】LaRocca et al., “Millimeter-WaveCMOS Digital Controlled Artificial Dielectric Differential Mode TransmissionLines for Reconfigurable ICs” IEEE MTT-S IMS, 2008.
【非特許文献４】Scheir et al., “A 52 GHzPhased-Array Receiver Front-End in 90 nm Digital CMOS” JSSC Dec. 2008, pp.2651-2659.
【非特許文献５】Straayer et al., “A multi-PathGated Ring Oscillator TDC With First-Order Noise Shaping” IEEE J. of SolidState Circuits, Vol. 44, No. 4, April 2009, pp. 1089-1098.
【非特許文献６】Huang, “Injection-Locked Oscillatorwith High-Order-Division Operation for Microwave/Millimeter-wave SignalGeneration” Dissertation, October 9, 2007.
【非特許文献７】Cohen et al., “A bidirectionalTX/RX four element phased-array at 60GHz with RF-IF conversion block in 90nmCMOS processes” 2009 IEEE Radio Freq. Integrated Circuits Symposium, pp.207-210.
【非特許文献８】Koh et al., “A Millimeter-Wave(40-65GHz) 16-Element Phased-Array Transmitter in 0.18-μm SiGe BiCMOSTechnology” IEEE J. of Solid State Circuits, Vol. 44, No. 5, May 2009, pp. 1498-1509.
【非特許文献９】York et al., “Injection- andPhase-locking Techniques for Beam Control” IEEE Transactions on MicrowaveTheory and Techniques, Vol.46, No.11, Nov. 1998, pp. 1920-1929.
【非特許文献１０】Buckwalter etal., “An Integrated Subharmonic Coupled-Oscillator Sheme for a 60-GHz PhasedArray Transmitter,” IEEE Transactions on Microwave Theory and Techniques, Vol.54, No.12, Dec. 2006, pp. 4271-4280.
【発明の概要】
【０００８】
従って、本発明の例示の実施例は或る装置を提供する。当該装置は、局部発振器信号およびパルス信号を発生する局部発振器と、局部発振器信号を少なくとも分配するように前記局部発振器に結合された分配ネットワークと、複数のトランシーバであって、各トランシーバがラジエータ、前記ラジエータに結合された送信路、および前記ラジエータに結合された受信路を含む、前記複数のトランシーバと、前記トランシーバの各々の受信路に結合されたレシーバ回路とを含む。各トランシーバの送信路は、前記局部発振器信号を受け取るように前記分配ネットワークに結合された位相シフタと、位相シフトされた局部発振器信号を受け取るように前記位相シフタに結合された逓倍器と、前記逓倍器に結合されたインジェクションロック電圧制御発振器（ＩＬＶＣＯ）と、前記ＩＬＶＣＯに結合され、前記パルス信号を受け取る電力増幅器（ＰＡ）とを含む。
【０００９】
本発明の例示の実施例によれば、前記局部発振器信号がさらに第１の局部発振器信号を含み、前記局部発振器がさらに、基準信号を受け取り、前記第１の局部発振器信号および第２の局部発振器信号を発生する位相ロックループ（ＰＬＬ）と、制御信号を受け取り、ＰＬＬに結合されたカウンタと、前記カウンタおよびＰＬＬに結合されたパルス発生器とを含み、前記パルス発生器は、前記第２の局部発振器信号と前記カウンタからの出力信号との少なくとも一部に基づきパルス信号を発生する。
【００１０】
本発明の例示の実施例によれば、ＰＬＬがさらに、前記基準信号を受け取る位相検出器と、前記位相検出器に結合されたチャージポンプと、前記チャージポンプに結合されたローパスフィルタと、前記ローパスフィルタに結合された電圧制御発振器（ＶＣＯ）と、ＶＣＯに結合された増幅器と、ＶＣＯと前記位相検出器の間に互いに直列に結合された複数の分周器とを含む。
【００１１】
本発明の例示の実施例によれば、各トランシーバの前記送信路がさらに、前記位相シフタと前記逓倍器との間に結合された増幅器を含む。
【００１２】
本発明の例示の実施例によれば、ＩＬＶＣＯがさらに、第１のノードと、第２のノードと、前記第１および第２のノードの間に結合された誘導性ネットワークと、前記第１および第２のノードの間に結合された容量性ネットワークと、ソースまたはドレインで前記第１のノードに結合されかつゲートで前記第２のノードに結合された第１のＭＯＳトランジスタと、ソースまたはドレインで前記第２のノードに結合されかつゲートで前記第１のノードに結合された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタに概ね並列に結合された第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタに概ね並列に結合された第４のＭＯＳトランジスタと、前記増幅器に結合されかつ前記第３および第４のＭＯＳトランジスタのゲートに結合されたバランとを含む。
【００１３】
本発明の例示の実施例によれば、ＰＡがさらに、ＩＬＶＣＯからの出力を受け取る第１のキャパシタと、前記第１のキャパシタに結合された第１のインダクタと、前記第１のインダクタに結合された第２のインダクタと、前記第２のインダクタに結合された第２のキャパシタと、第３のインダクタと、ゲートで前記第１および第２のインダクタに結合され、かつ前記第３のインダクタに結合された第５のＭＯＳトランジスタと、第４のインダクタと、第５のインダクタと、ゲートで前記パルス信号を受け取り、かつ前記第４および第５のインダクタの間に結合された第６のＭＯＳトランジスタと、前記第３および第５のインダクタの間に結合された第３のキャパシタとを含む。
【００１４】
本発明の例示の実施例によれば、前記増幅器がさらに第１の増幅器を含み、前記逓倍器がさらに第１の逓倍器を含み、各トランシーバの前記受信路がさらに、前記ラジエータに結合された低ノイズ増幅器（ＬＮＡ）と、前記第１の増幅器に結合された第２の逓倍器と、前記第２の逓倍器に結合された第２の増幅器と、ＬＮＡおよび前記第２の増幅器に結合されたミキサと、前記ミキサに結合された第３の増幅器とを含む。
【００１５】
本発明の例示の実施例によれば、前記ミキサがさらに、第１のミキサを含み、各トランシーバの受信路がさらに、前記第１および第３の増幅器に結合された第２のミキサと、前記第２のミキサに結合された第４の増幅器とを含む。
【００１６】
本発明の例示の実施例によれば、前記増幅器がさらに第１の増幅器を含み、各トランシーバの送信路がさらに前記パルス信号を受け取りかつ前記第１の増幅器、ＩＬＶＣＯ、およびＰＡに結合されたフリップフロップを含み、前記逓倍器がさらに第１の逓倍器を含み、各トランシーバの受信路がさらに、ラジエータに結合されたＬＮＡと、ＩＬＶＣＯに結合された第２の増幅器と、ＬＮＡおよび前記第２の増幅器に結合されたミキサと、前記ミキサに結合された第３の増幅器とを含む。
【００１７】
本発明の例示の実施例によれば、各位相シフタがさらに、第１の入力端子と、第２の入力端子と、前記第１の入力端子に結合された第１のインダクタと、前記第２の入力端子に結合された第２のインダクタと、複数の位相シフタとを含み、各位相シフタは、ドレインで前記第１の入力端子に結合された第１のＭＯＳトランジスタと、ドレインで前記第２の入力端子に結合された第２のＭＯＳトランジスタと、第１および第２のＭＯＳトランジスタのソースにドレインで結合された第３のＭＯＳトランジスタとを含む。
【００１８】
本発明の例示の実施例によれば、前記逓倍器がさらに、差動チョークと、前記差動チョークに結合された整流インターリーバと、前記整流インターリーバに結合されたＶＣＯとを含む。
【００１９】
本発明の例示の実施例によれば、前記レシーバ回路がさらに、各トランシーバの受信路に結合された加算回路と、前記加算回路に結合された増幅器と、前記増幅器に結合されたフィルタと、前記増幅器に結合されたディジタル化回路とを含む。
【００２０】
本発明の例示の実施例によれば、前記局部発振器信号がさらに第１の局部発振器信号を含み、前記局部発振器は第２の局部発振器信号を発生し、前記レシーバ回路がさらに前記加算回路と前記増幅器との間に結合されかつ前記第２の局部発振器信号を受け取るミキサを含む。
【００２１】
本発明の例示の実施例によれば或る装置が提供される。当該装置は、基準信号を受け取る位相検出器と、前記位相検出器に結合されたチャージポンプと、前記チャージポンプに結合されたローパスフィルタと、４０ＧＨｚよりも大きい周波数を有する第１の局部発振器信号を発生する局部発振器ＶＣＯと、前記第１の局部発振器信号から発生されたフィードバック信号を前記位相検出器に提供するように前記局部発振器ＶＣＯと前記位相検出器との間に互いに直列に結合された複数の分周器であって、複数の分周器の少なくとも１つが２０ＧＨｚよりも大きな周波数を有する第２の局部発振器信号を発生する前記複数の分周器と、前記フィードバック信号および制御信号を受け取るカウンタと、前記第２の局部発振器信号を受け取り、前記カウンタに結合され、パルス信号を発生するパルス発生器とを含む前記局部発振器と；前記第１の局部発振器信号を少なくとも分配するように前記局部発振器に結合された分配ネットワークと；複数のトランシーバであって、各トランシーバが、ラジエータ、前記ラジエータに結合された送信路、および前記ラジエータに結合された受信路を含み、前記ラジエータがアレイに配列され、各トランシーバの送信路が、前記第１の局部発振器信号を受け取るように前記分配ネットワークに結合された位相シフタ、位相シフトされた第１の局部発振器信号を受け取るように前記位相シフタに結合された逓倍器、ＩＬＶＣＯ、およびＩＬＶＣＯとラジエータに結合されかつパルス信号を受け取るＰＡを有する、前記複数のトランシーバと；トランシーバの各々の受信路に結合されたレシーバ回路とを含む。前記ＩＬＶＣＯは、第１のノードと、第２のノードと、前記第１および第２のノード間に結合された誘導性ネットワークと、前記第１および第２のノード間に結合された容量性ネットワークと、ソースまたはドレインで前記第１のノードに結合されかつゲートで前記第２のノードに結合された第１のＭＯＳトランジスタと、ソースまたはドレインで前記第２のノードに結合されかつゲートで前記第１のノードに結合された第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタに概ね並列に結合された第３のＭＯＳトランジスタと、第２のＭＯＳトランジスタに概ね並列に結合された第４のＭＯＳトランジスタと、前記第１の逓倍器、第３および第４のＭＯＳトランジスタのゲートに結合されたバランとを含む。
【００２２】
本発明の例示の実施例によれば或る装置が提供される。当該装置は、アレイを形成する或るパターンに配列された複数のラジエータと、局部発振器信号およびパルス信号を発生する局部発振器と、前記局部発振器信号を少なくとも分配するように前記局部発振器に結合された分配ネットワークと、複数の送信路であって、各送信路が前記分配ネットワークと少なくとも１つのラジエータとの間に結合され、各送信路が、前記局部発振器信号を受け取るように前記分配ネットワークに結合された位相シフタと、位相シフトされた局部発振器信号を受け取るように前記位相シフタに結合された逓倍器と、前記逓倍器に結合されたＩＬＶＣＯと、ＩＬＶＣＯに結合されかつ前記パルス信号を受け取るＰＡとを含む、前記複数の送信路と、複数の受信路であって、各受信路が少なくとも１つのラジエータに結合される前記複数の受信路と、各受信路に結合されたレシーバ回路と、各位相シフタに結合されたコントローラとを含む。
【００２３】
本発明の例示の実施例によれば、加算回路がさらに加算増幅器ツリーを含む。
【図面の簡単な説明】
【００２４】
添付の図面を参照して例示の実施例を説明する。
【００２５】
【図１】図１は、従来の位相アレイシステムの一例である。
【００２６】
【図２】図２は、本発明の例示の実施例による位相アレイシステムの一例のブロック図である。
【００２７】
【図３】図３は、図２の局部発振器（ＬＯ）の一例のブロック図である。
【００２８】
【図４】図４は、図２のトランシーバの一例のブロック図である。
【図５】図５は、図２のトランシーバの一例のブロック図である。
【図６】図６は、図２のトランシーバの一例のブロック図である。
【図７】図７は、図２のトランシーバの一例のブロック図である。
【００２９】
【図８】図８は、図４〜図７の乗算器の一例の回路図である。
【００３０】
【図９】図９は、図４〜図７の位相シフタの一例の回路図である。
【００３１】
【図１０】図１０は、図４〜図７のインジェクションロック電圧制御オシレータ（ＩＬＶＣＯ）の一例の回路図である。
【００３２】
【図１１】図１１は、図４〜図７の電力増幅器（ＰＡ）および低ノイズアンプ（ＬＮＡ）の一例の回路図である。
【００３３】
【図１２】図１２は、図４〜図７のラジエータの一例のブロック図である。
【００３４】
【図１３】図１３は、図２の位相アレイシステムのブロック図である。
【００３５】
【図１４】図１４は、図２の位相アレイシステムの動作の例を説明するタイミング図である。
【図１５】図１５は、図２の位相アレイシステムの動作の例を説明するタイミング図である。
【００３６】
【図１６】図１６は、図２のスイッチの一例の回路図である。
【００３７】
【図１７】図１７は、図２のアナログデジタルコンバータ（ＡＤＣ）の一例の回路図である。
【００３８】
【図１８】図１８は、図１７のローパス／バンドパスフィルタの回路図である。
【００３９】
【図１９Ａ】図１９Ａは、図２のＡＤＣで使用される時間対ディジタルコンバータの一例の回路図である。
【図１９Ｂ】図１９Ｂは、図２のＡＤＣで使用される時間対ディジタルコンバータの一例の回路図である。
【００４０】
【図１９Ｃ】図１９Ｃは、図１９Ａおよび図１９Ｂの時間対ディジタルコンバータの動作の一例を示すタイミング図である。
【００４１】
【図２０】図２０は、図２のレシーバ回路のための加算回路の一例の回路図である。
【発明を実施するための形態】
【００４２】
図２では、本発明の例示の実施例による位相アレイシステム２００を見ることができる。位相アレイシステム２００は、概して、ＬＯ２０２と、位相アレイ２２４と、分配ネットワーク２２６と、レシーバ回路２２８と、コントローラ２０８とを含む。位相アレイ２２４は、概して、アレイに配列されたいくつかのトランシーバ２０４−１〜２０４−Ｎを含む。分配ネットワーク２２６は、概して、増幅器２０６、２０８−１〜２０８−Ｎを含む。また、レシーバ回路は、概して、加算回路２１０と、ミキサ２１２と、増幅器２１４と、フィルタ２１６と、スイッチ２１８−１〜２１８−Ｎと、可変セレクタ２２０と、ＡＤＣ２２２−１〜２２２−Ｎとを含む。
【００４３】
動作において、位相アレイシステム２００（概して、集積回路すなわちＩＣに組み込まれる）は、テラヘルツ周波数範囲（概して、０．１ＴＨｚ〜１０ＴＨｚの間である）で動作する短い範囲のレーダシステムを発生し得る。これを達成するために、局部発振器２０２は、およそ数十〜数百ギガヘルツ（すなわち、４０ＧＨｚ、５０ＧＨｚ、６７ＧＨｚ、および１００ＧＨｚ）の高周波数信号ＦＬ０１と、パルス信号ＴＰＵＳＬＥとを発生する。分配ネットワーク２２６は、信号ＦＬ０１をトランシーバ２０４−１〜２０４Ｎの各々へ提供し、各トランシーバ１０４−１〜２０４−Ｎで受け取られた信号が実質的に同相であるようにする。コントローラ２０８は、制御信号をアレイ２２４へ提供し、テラヘルツ周波数放射のビームを指向するために、トランシーバ２０４−１〜２０４−Ｎを互いに位相調整する。トランシーバ２０４−１〜２０４−Ｎは、ターゲットから反射して戻された放射を受け取ることができ、これは、加算回路２１０に提供される。加算回路２１０の出力は、ミキサ２１２、増幅器２１４、フィルタ２１６、スイッチ２１８−１〜２１８−Ｎ、可変セレクタ２２０、およびＡＤＣ２２２−１〜２２２−Ｎによってディジタル信号に変換される。また、ミキサ２１２は、ＬＯ２０２から分周された信号（すなわち、ＦＬ０１／２もしくは他の合成された信号）を受信することができ、あるいは、ミキサ２１２は、（典型的に、４０ＧＨｚまたはそれより小さい場合）取り除くこともできる。
【００４４】
概して、この位相アレイシステム２００には、いくつかの異なるタイプの動作モードがある：パルス、連続およびステップ周波数である。パルス動作モードでは、テラヘルツ放射のパルスがターゲットに向けられる。連続動作モードは、連続的に発生されるビームを使用し、これはパルス信号ＴＰＵＬＳＥを効果的に「遮断する」ことによって概ね達成される。最後に、ステップ周波数は、テラヘルツビームの周波数が変化されることを可能にし、これは局部発振器（すなわち、２０２）のバンクを用いることによって達成され得る。パルス動作モードでは、特に、システム２００の範囲は、次の式によって制御される。
【数１】
2013543111.tif 000003
ここで、Ｒは測定され得る距離もしくは範囲であり；σは、ターゲットのレーダ断面であり（たいてい、物理的な断面と等しくない）；Ｓ／Ｎは、中間周波数ＩＦフィルタ出力の単一パルスＳＮＲであり（エンベロープ検出器の入力）；ｋＴＢは、レシーバ帯域幅Ｂ（Ｂ≒１／パルス幅）における有効入力ノイズ電力であり；Ｆはレシーバ（派生パラメータ）のノイズ指数であり；Ｐはピーク送信電力であり；Ｇはアンテナ電力ゲインであり；λは放射の波長であり（すなわち、２００ＧＨｚでは≒１．５ｍｍ）；ｎは、レシーバのパルスの積算数であり（多重パルス平均）；Ｅ（ｎ）は積算の効率である。システム２００を含む、モノリシックに集積した低電力ＩＣでは、この範囲は概ね１メートル未満である。
【００４５】
図３を参照すると、ＬＯ２０２の一例をより詳細に見ることができる。概して、ＬＯ２０２は、基準信号ＲＥＦから信号ＦＬ０１およびＦＬ０２を発生させる位相ロックループ３２６（ＰＬＬ）と、パルス信号ＴＰＵＬＳＥを生成するためのカウンタ３２２およびパルス発生器３２４とを用いる。ＰＬＬ３２６は、概して、位相検出器３０２と、チャージポンプ３０４と、ローパスフィルタ３０４と、増幅器３１０および３１２と、電圧制御発振器（ＶＯＣ）３０８と、分周器（ディバイダ）３２０、３１８、３１６および３１４とを含む。動作において、位相検出器３０２は、分周器３１４からのフィードバック信号と基準信号ＲＥＦとを受け取り、かつ（チャージポンプ３０４およびローパスフィルタ３０６とともに）ＶＯＣ３０８のためのチューニング電圧を発生する。典型的に、ＶＣＯ３０８は、増幅器３１０および３１２によって増幅され、信号ＦＬ０１を生成する高周波数信号（すなわち、１００ＧＨｚ、６７ＧＨｚ、５０ＧＨｚ、もしくは４０ＧＨｚ）を発生する。分周器３２０（概して、インジェクションロックされる、２分周の周波数分周器である）は、信号ＦＬ０２を出力するために、増幅器の出力を受け取る。信号ＦＬ０２は、その後分周器３１８（概ね、２分周の電流モード論理分周器である）へ提供される。分周器３１８の出力は分周器３１６（概ね、８分周の電流モード論理分周器である）へ提供され、分周器３１６の出力は分周器３１４（概ね、Ｍ分周のＣＭＯＳ分周器である）へ提供され、フィードバック信号を発生させる。カウンタ３２２は、制御信号ＣＮＴＬと分周器３１４からのフィードバック信号とに基づきカウント信号を発生し、パルス発生器２３４は、カウンタ３２２からのカウント信号、分周器３１８および３２０の出力の少なくとも一部に基づきパルス信号ＴＰＵＬＳＥを生成する。
【００４６】
図４では、トランシーバ２０４−１〜２０４−Ｎのうちの１つ（２０４−Ａと呼ぶ）の一例をより詳細に見ることができる。図示のように、トランシーバ２０４−Ａは、概して、各々がラジエータ４２６（すなわち、アンテナ）に結合された、送信路４０２−Ａと受信路４０４−Ａとを含む。送信中、位相シフタ４０４（概ねコントローラ２３０によって制御される）は、ＬＯ２０２からの信号ＦＬ０１を受け取り、それに応じて信号ＦＬ０１を位相シフトする。この位相シフトされた信号は、増幅器４０８によって増幅され、逓倍器（マルチプライヤ）４１０−Ａ（これは典型的に３倍の逓倍器である）によって逓倍され、信号ＦＬ０１が所望の周波数範囲に増大することを可能にする。例えば、信号ＦＬ０１が約６７ＧＨｚである場合、逓倍器４１０−Ａは、約２０１ＧＨｚの周波数を有する信号を出力するであろう。この逓倍された信号は、ＩＬＶＣＯ４１２へ提供され、これは、概して、逓倍器４１０−Ａからの損失を補償するために使用される。さらに、ＩＬＶＣＯ４１２は、パルス信号ＴＰＵＬＳＥを受け取る。電力増幅器（ＰＡ）４１４は、その後、ラジエータ４２６を介した送信のためにＩＬＶＣＯ４１２の出力を増幅する。典型的に、信号ＦＬ０１が約６７ＧＨｚの周波数を有するとき、パルス信号ＴＰＵＬＳＥのパルス幅は、約３０ｐｓ、６０ｐｓ、もしくは９０ｐｓである。受信中、ラジエータ４２６が信号を受け取り、この信号が増幅器４２０によって増幅される。この増幅された信号は、信号ＦＬ０１の倍数の周波数を有する信号と混合される。典型的に、逓倍器４１６（概して、２倍の逓倍器である）は、増幅器４０８からの出力を受け取り、その結果が増幅器４１８によって増幅され、ミキサ４２２に提供される。混合された出力は、その後、増幅器４２４によって増幅され、加算回路２１０へ提供される。また、ミキサ４２２は、２０１０年１２月２１日に出願された「ダウンコンバーションミキサ」という発明の名称の、係属中のＰＣＴ出願（対応米国特許出願番号１２／８７１，６２６）において説明される。
【００４７】
図５を参照すると、トランシーバ２０４−１〜２０４−Ｎの１つ（２０４−Ｂとよぶ）の代替的な構成をより詳細に見ることができる。送信路４０２−Ｂは、送信路４０２−Ａと同様である。しかしながら、逓倍器４１０−Ａが逓倍器４１０−Ｂに置き換えられている。より低い周波数信号ＦＬ０１に適応するために、概して、逓倍器４１０−Ｂは、逓倍器４１０−Ａよりも広範な範囲を有する。例えば、信号ＦＬ０１が５０ＧＨｚの周波数を有する場合、逓倍器４１０−Ｂは、約２００ＧＨｚの信号を発生するように４倍の逓倍器とすることができる。さらに、より低い周波数信号ＦＬ０１に適応するために、受信路４０４−Ｂは、増幅器４２４と４０８の出力を混合するミキサ４２８と、増幅器４３０とを含む。また、信号ＦＬ０１が約５０ＧＨｚの周波数を有するとき、パルス信号ＴＰＵＬＳＥのパルス幅は、約４０ｐｓもしくは８０ｐｓであり得る。
【００４８】
図６を参照すると、トランシーバ２０４−１から２０４−Ｎの別の代替トランシーバ（２０４−Ｃと呼ぶ）をより詳細に見ることができる。ここでは、Ｄ型フリップフロップ４３２がパルス信号ＴＰＵＬＳＥのパス内に含まれている。すなわち、フリップフロップ４３２の入力端子がパルス信号ＴＰＵＬＳＥを受け取り、他方で、フリップフロップは、増幅器４０８の出力によってクロックされる。さらに、逓倍器４１６および増幅器４１８が、増幅器４３４に置換されている。この構成は、概して、更により低い周波数範囲（すなわち４０ＧＨｚ）に有益であり、パルス信号ＴＰＵＬＳＥのパルス幅が約５０ｐｓもしくは１００ｐｓを生成し得る。
【００４９】
図７では、トランシーバ２０４−１から２０４−Ｎの更に別の代替トランシーバ（２０４−Ｄと呼ぶ）をより詳細に見ることができる。送信路４０２−Ｄはパス２０４−Ａに類似する。しかしながら、逓倍器４１０−Ａが逓倍器４１０−Ｄで置き換えられ、他方で、増幅器４０８が取り除かれている。高い周波数を有する信号ＦＬ０１に適応するために、逓倍器４１０−Ｄは、概して、より低い範囲を有する。例えば、信号ＦＬ０１が約１００ＧＨｚの周波数を有する場合、逓倍器４１０−Ｄは２倍の逓倍器とすることができる。さらに、受信路４０４−Ｄのために、逓倍器４１６および増幅器４１８が取り除かれ、その結果、ミキサ４２２が、ＬＮＡの出力を位相シフタ４０６の出力に混合している。
【００５０】
ここで図８を参照すると、逓倍器４１０および／または４１６の一例の回路図を見ることができる。このタイプの逓倍器４１０および／または４１６は、非常に高い周波数（すなわち、２００ＧＨｚ）を生成するために、概してトランシーバ２０４−１〜２０４−Ｎ内で用いられる。これは、このような高周波数信号の直接的な生成が非常に困難であるためである。概して、逓倍器４１０および／または４１６は、差動チョーク８０２と、整流インターリーバ８０４と、ＶＣＯ８０６とを用いる。典型的に、ＶＣＯ８０６は２つの発信器タンクを用いて、差動同相信号ＶＩＰおよびＶＩＭと、差動直交信号ＶＱＭおよびＶＱＰとから２対の出力信号を発生させる。典型的に、ＶＯＣ８０６は、ＭＯＳトランジスタＱ５〜Ｑ１２と、インダクタＬ３〜Ｌ６と、コンデンサＣ１およびＣ２とを含む。整流インターリーバ８０４は、２つのトランジスタ差動対Ｑ１／Ｑ２およびＱ３／Ｑ４と電流源８１０および８１２とを用いて、シングルエンドの出力信号ＯＵＴを発生させるためにＶＣＯ８０６からの出力をインターリーブする。さらに、終端８０８と（差動チョーク８０２からの）インダクタＬ１およびＬ２とが、整流インターリーバ８０４に結合される。典型的に、電力出力は、ＩＬＣＶＯ４１２をロックするのに充分である（すなわち、−２０ｂＢｍ）。
【００５１】
図９では、位相調整器４０６の一例を見ることができる。ここでは、差動入力信号ＩＮ（概して、ＬＯ２０２からの信号ＦＬ０１である）が、ＭＯＳトランジスタの差動対Ｑ１３／Ｑ１４、Ｑ１５／Ｑ１６、Ｑ１７／Ｑ１８およびＱ１９／Ｑ２０（これらはインダクタＬ７およびＬ８にも結合される）に提供される。コントローラ２３６から受け取られた制御信号ＶＣ１〜ＶＣ４に基づき、トランジスタＱ２１〜Ｑ２４は、差動対Ｑ１３／１４、Ｑ１５／１６、Ｑ１７／１８、Ｑ１９／Ｑ２０を活性化して、約±２２．５℃未満の全位相シフト範囲を有する差動入力信号ＩＮの位相回転を生じさせる。あらゆる帯域幅要件を概ね緩和し、かつ、電力損失を効果的に回復するために、典型的に、位相シフトは、より低い周波数領域（すなわち、５０ＧＨｚ）で実行される。
【００５２】
図１０を参照すると、ＩＬＶＣＯ４１２の一例の回路図を見ることができる。ＩＬＶＣＯ４１２は、概して、逓倍器４１０の損失のために用いられる。理論的には、ロックする範囲の全体に亘って中心周波数が有限のゲインと一致する場合、ＩＬＶＣＯ４１２は無限のゲインを提供することができる。典型的に、ＭＯＳトランジスタＱ２５およびＱ２８は、それぞれのゲートでバラン１００２に結合され、バラン１００２は、逓倍器４１０（すなわち、４１０−Ａ、４１０−Ｂ、もしくは４１０−Ｃ）からの出力を受け取る。代替的な構成では、ＭＯＳトランジスタＱ２８は、そのゲートで、逓倍器４１０（すなわち、４１０−Ａ、４１０−Ｂ、もしくは４１０−Ｃ）からの出力を受け取ることができ、他方で、ＭＯＳトランジスタＱ２８は、そのゲートでパルス信号ＴＰＵＬＳＥを受け取る。これらのトランジスタＱ２５およびＱ２８は、概して、ゲイン段階（概して、クロス結合されたＭＯＳトランジスタＱ２６およびＱ２７を含む）とオシレータタンク（概して、コンデンサＣ３およびＣ４と、インダクタＬ９およびＬ１０を含む）とに並列に結合される。代替的に、出力電力を削減させながらも、あらゆる同調範囲要件を緩和するために、出力の第２のハーモニック（調和）が、第１のハーモニックの代わりに使用され得る。例示として、ＩＬＶＣＯ４１２の特性を、第１および第２のハーモニックの双方を用いる以下の表１で見ることができる。
【表１】
2013543111.tif 000004
【００５３】
図１１では、ＰＡ４１４および／またはＬＮＡ４２０の一例の回路図を見ることができる。概して、ＰＡ４１４および／またはＬＮＡ４２０は、線形増幅および隔離を提供することができ、ＰＡ４１４および／またはＬＮＡ４２０の特徴のひとつは、速いパルス時間（すなわち、数十ピコ秒）で電力ゲートされる能力をもつことである。ＰＡ４１４および／またはＬＮＡ４２０は、概して、インダクタＬ１１〜Ｌ１５と、コンデンサＣ５〜Ｃ７と、トランジスタＱ２９およびＱ３０とを含む。ここで、トランジスタＱ２９およびＱ３０に増幅を提供するために、コンデンサＣ５〜Ｃ７は、直列もしくはシャントインダクタＬ１１〜Ｌ１５によって共振される。さらに、ＰＡ４１４および／またはＬＮＡ４２０の入出力は、入力もしくは出力インピーダンスに整合され得る。例えば、ＰＡ４１４では、出力インピーダンスは、ラジエータ４２６に整合され得る。さらに、図１１に示される回路は、複数段にカスケード接続され得、その場合ゲインは、一段につき０ｄＢ〜２ｄＢとの間であり得る。
【００５４】
図１２を参照すると、ラジエータ４２６の一例を見ることができる。ここで、ラジエータ４２６は、基板２１０上に形成されたパッチアンテナであるとして示される。このパッチアンテナは、概して、グランドストリップおよび放射エッジ１２０２に対し概ね平行であるスロット１２０８を有するパッチ１２０４を含む。約４１０ＧＨｚの周波数（空気中で約０．７５ｍｍの波長を有する）では、パッチ１２０４の幅Ｗおよび長さＬはそれぞれ約２００μｍであり、スロットは２μｍの幅である。パッチアンテナの比率は、所望の出射周波数（および波長）に適応するように変更することができる。このようなラジエータ４２６（すなわち、パッチアンテナ）は、図１３で示されるようなアレイに形成され得る。代替的に、ラジエータ４２６は、ボンドワイヤの八木・宇田アンテナであっても良い。
【００５５】
システム２００のデータ帯域幅が非常に高いので（すなわち、約数十ギガヘルツ）、レシーバ回路２２８によって受信された信号をディジタル化するＡＤＣを使用することは、概して非実用的である。図１４および図１５では、レシーバ回路２２８の動作を概ね描くタイミング図が示され、そこでは、各々が、受信された信号を再構成するためにトリガー信号を使用する。図１４では、可変セレクタ２２０が、トリガー信号に続いて種々の期間（すなわち、Δ１〜Δ４）でスイッチ２１８−１〜２１８−Ｎを活性化して、受け取られた信号の一部をＡＤＣ２２２−１〜２２２−Ｎの各々が分解することを可能にする。他方、図１５は、スイッチ２１８−１〜２１８−Ｎのための制御メカニズムの一部として、期間（すなわち、Δ１〜Δ４）に続くエンベロープ信号を使用する。
【００５６】
これを達成するには、実施され得るいくつかのアプローチがある。図１６には、ひとつの構成の一例を見ることができる。この構成では、スイッチ２１８−１〜２１８−Ｎは、ツェナーダイオードＤ１〜ＤＮと、キャパシタＣＳ１〜ＣＳＮと、パルス回路１６０２−１〜１６０２−Ｎ（概して、可変セレクタ２２０によって制御される）とを含む。これらのスイッチ２１８−１〜２１８−Ｎは、各キャパシタＣＳ１〜ＣＳＮが「スローの」ＡＤＣ２２２−１〜２２２−Ｎに結合される入力サンプリングネットワークとして動作する。概して、このアプローチは、非常に小さなアパーチャーと、非常に正確なクロック発生とを必要とすることがある。
【００５７】
他の構成を図１７で見ることができる。この構成では、ＡＤＣ２２２−１〜２２２−Ｎ（２２２という）は、約１００ＧＨｚのクロックで、約１０ＧＨｚの帯域幅を直接ディジタル化し得る、ローパス／バンドパスのシグマ−デルタコンバータである。ＡＤＣ２２２は、概して、フィルタ１７０２と、量子化器１７０４と、遅延１７１２と、ディジタルアナログコンバータ（ＤＡＣ）１７１４と、増幅器１７１６および１７１８とを含む。量子化器１７０４は、概して、量子化器１７０６−１および１７０６−２と、クロック分周器１７１０と、逓倍器１７０８とを含む。動作において、フィードバック信号（増幅器１７１８によって増幅される）が、入力信号に結合されて、フィルタ１７０２によってフィルタされる。このフィルタされた出力は、フィードバック信号（増幅器１７１６によって増幅される）と組み合わされる。量子化器１７１４（概して、１．５ＧＨｚで動作する、２ビット、２方向のインターリーブされる量子化器である）は、信号を量子化する（信号は、その後遅延１７１２によって遅延され、ＤＡＣ１７１４によってフィードバック信号へ変換される）。
【００５８】
フィルタ１７０２は図１８でより詳細に見ることができる。特に、フィルタ１７０２は、増幅器およびＬＣフィルタとして動作する。これを達成するために、フィルタ１７０２は、概して、トランスコンダクタセル１８０４（概して、トランジスタＱ３１〜Ｑ３６と、リニアライザ１８０２と、スイッチＳ１およびＳ２とを含む）と、負のトランスコンダクタセル１８０６（概して、トランジスタＱ３７〜Ｑ４０を含む）とを含み、それぞれは、ＬＣ回路１８０８（概して、インダクタＬ１６およびＬ１７と、コンデンサＣ８を含む）に結合される。
【００５９】
さらに別のアプローチを、図１９Ａ、図１９Ｂ、および図１９Ｃにおいて見ることができる。ここでは、時間対ディジタルコンバータ１９０２が、ＡＤＣ２２２−１〜２２２−Ｎのそれぞれに結合されるが、２２２と番号付された唯一のＡＤＣのみが示される。このコンバータ１９０２は、サブピコ秒の分解能を有し、動作において、入力信号が論理高もしくは「１」に遷移したときにイネーブルされる。これは、ゲートされるリングオシレータ１９０４を活性化し、その結果、カウンタ１９０６がオシレータ１９０４のタップから計数動作を実行することができる。
【００６０】
図２０を参照すると、加算回路２１０の一例の回路図を見ることができる。典型的に、加算回路２１０は、加算増幅器ツリーとして形成される加算する増幅器である。図２０に示されるように、各加算回路もしくは加算増幅器２００２は、一対の入力信号を受け取る。ツリーの最初のステージ２００４−１では、各加算回路２００２が、一対のトランシーバ（すなわち、２０４−１と２０４−１）に結合される。そして、各後続のステージ（すなわち、２００４−２）が、前のステージ（すなわち、２００４−１）から一対の加算回路２００２からの入力信号を受け取る。その結果、ツリーは、ｌｏｇ２Ｎの深さを有し、ここでＮは、トランシーバ２０４−１〜２０４−Ｎの数である。
【００６１】
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した一つ又は複数の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることを意図している。当業者であれば、多くの他の実施例もしく変更もまた、本発明の特許請求の範囲内で可能であることが理解するであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０】
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【国際調査報告】
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