(57)【要約】  本開示は、周波数シンセサイザ内での周波数の生成における使用のための発振器であって、少なくとも１つの巻きを伴って金属線ループを形成する第１の誘導素子と、前記第１の誘導素子との間で第１の共振回路を形成するように構成され、少なくとも１つの第１の接続端子を通じて前記第１の誘導素子と接続される第１の容量回路と、を備え、前記第１の容量回路は、少なくとも１つの容量素子、並びに、発振を確立し及び維持するように構成される電子コンポーネント配置を含む、発振器に関する。当該発振器は、少なくとも１つの容量素子と電子コンポーネントの配置とを含む第２の容量回路が、前記第１の誘導素子との間で第２の共振回路を形成するように構成され、前記第１の容量回路の前記第１の接続端子に対して前記第１の誘導素子の反対側に位置する少なくとも１つの第２の接続端子を通じて前記第１の誘導素子と接続されることと、前記第１及び第２の共振回路が実質的に同等の周波数にチューニングされることと、を特徴とする。本発明は、周波数シンセサイザ及び通信ネットワーク内での使用のためのネットワークノードにも関する。【選択図】図３
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【特許請求の範囲】
【請求項１】
周波数シンセサイザ内での周波数の生成における使用のための発振器であって、
少なくとも１つの巻きを伴って金属線ループを形成する第１の誘導素子（３１）と、
前記第１の誘導素子（３１）との間で第１の共振回路（３１，３２Ａ）を形成するように構成され、少なくとも１つの第１の接続端子（３５Ａ）を通じて前記第１の誘導素子（３１）と接続される第１の容量回路（３２Ａ）と、
を備え、
前記第１の容量回路（３２Ａ）は、少なくとも１つの容量素子、並びに、発振を確立し及び維持するように構成される電子コンポーネント配置を含み、
少なくとも１つの容量素子と電子コンポーネントの配置とを含む第２の容量回路（３２Ｂ）が、前記第１の誘導素子（３１）との間で第２の共振回路（３１，３２Ｂ）を形成するように構成され、前記第１の容量回路（３２Ａ）の前記第１の接続端子（３５Ａ）に対して前記第１の誘導素子（３１）の反対側に位置する少なくとも１つの第２の接続端子（３５Ｂ）を通じて前記第１の誘導素子（３１）と接続されることと、
前記第１及び第２の共振回路（３１，３２Ａ；３１，３２Ｂ）が実質的に同等の周波数にチューニングされることと、
を特徴とする発振器（３０，５０，７０）。
【請求項２】
前記第１及び第２の容量回路（３２Ａ，３２Ｂ）の間に位置する前記第１の誘導素子（３１）の第１の側の第１の点と、前記第１及び第２の容量回路（３２Ａ，３２Ｂ）の間に位置する前記第１の誘導素子（３１）の他の側の第２の点と、の間に、電気的な接続を提供するように適合される誘導素子間接続部（５１）、をさらに備え、
前記第１の誘導素子（３１）の前記第１及び第２の点は、前記第１及び第２の容量回路（３２Ａ，３２Ｂ）の双方から実質的に等しい距離に位置する、
請求項１に記載の発振器（３０，５０，７０）。
【請求項３】
少なくとも１つの巻きを伴って金属線ループを形成し、前記第１の誘導素子（３１）と並列に前記第１の容量回路（３２Ａ）に接続される第２の誘導素子（７１Ａ）と、
少なくとも１つの巻きを伴って金属線ループを形成し、前記第１の誘導素子（３１）と並列に前記第２の容量回路（３２Ｂ）に接続される第３の誘導素子（７１Ｂ）と、
をさらに備える、請求項１又は請求項２に記載の発振器（３０，５０，７０）。
【請求項４】
前記第１の共振回路（３１，３２Ａ）及び第２の共振回路（３１，３２Ｂ）は、別位相で発振するように位相ロックされる、請求項１に記載の発振器（３０，５０，７０）。
【請求項５】
前記第１の共振回路（３１，３２Ａ）及び第２の共振回路（３１，３２Ｂ）は、同位相で又は別位相で発振するように位相ロックされる、請求項２〜３のいずれか１項に記載の発振器（３０，５０，７０）。
【請求項６】
前記第１及び第２の容量回路（３２Ａ，３２Ｂ）内の可変キャパシタンスの量は、前記第１及び第２の共振回路（３１，３２Ａ；３１，３２Ｂ）の同位相モード及び別位相モードの２つの共振周波数に関連する所望の周波数レンジに基づく、請求項５に記載の発振器（３０，５０，７０）。
【請求項７】
前記第１及び第２の容量回路（３２Ａ，３２Ｂ）のキャパシタンスは、動的に制御されるように構成される、請求項１〜６のいずれか１項に記載の発振器（３０，５０，７０）。
【請求項８】
前記第１の誘導素子（３１）、前記第１の容量回路（３２Ａ）、前記第２の容量回路（３２Ｂ）、前記誘導素子間接続部（５１）、前記第２の誘導素子（７１Ａ）、及び／又は前記第３の誘導素子（７１Ｂ）は、集積回路［ＩＣ］として形成され、同一のダイ上に集積される、請求項１〜７のいずれか１項に記載の発振器（３０，５０，７０）。
【請求項９】
周波数を生成するための位相ロックループ［ＰＬＬ］と、
請求項１〜８のいずれか１項に記載の発振器（３０，５０，７０）と、
を備える周波数シンセサイザ。
【請求項１０】
前記ＰＬＬ及び前記発振器（３０，５０，７０）は、集積された単一チップ周波数シンセサイザを形成するように、同一のダイ上に集積される、請求項９に記載の周波数シンセサイザ。
【請求項１１】
通信ネットワークにおける使用のためのネットワークノードであって、
請求項１〜９のいずれか１項に記載の発振器（３０，５０，７０）、及び／又は
請求項９〜１０のいずれか１項に記載の周波数シンセサイザ、
を備えるネットワークノード。
【請求項１２】
前記ネットワークノードは、基地局である、請求項１１に記載のネットワークノード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、周波数合成に関し、より具体的には、周波数の生成における使用のための発振器に関する。また、本発明は、周波数の生成を実行するためのそうした発振器を含む周波数シンセサイザ、及び、例えば基地局といった、通信ネットワークにおける使用のためのネットワークノードに関する。
【背景技術】
【０００２】
周波数シンセサイザは、一般的には、特定の周波数を有するリファレンス信号からの何らかの周波数範囲を生成するための電気的システムとして説明され得る。周波数シンセサイザは、例えば、無線送受信機、モバイル電話又はセルラー電話、無線基地局（ＲＢＳ）、衛星送受信機、ＧＰＳシステムなどの多くの異なる種類のデバイスにおいて見出され得る。
【０００３】
例えばモバイル無線アプリケーションにおいて、データを送受信する際に使用される信号は、通常は、ＰＬＬ（phase-locked  loop）を含む周波数シンセサイザにより生成される。ＰＬＬ周波数シンセサイザは、例えば、入力としてある周波数を有するリファレンス信号を有し、及び、当該ＰＬＬ周波数シンセサイザから出力される出力信号を分割することにより比較信号を生成し得るプログラマブルカウンタを有し得る。ＰＬＬ周波数シンセサイザからの出力信号は、やはり当該ＰＬＬ周波数シンセサイザ内に含まれる発振器から出力される。ＰＬＬ周波数シンセサイザは、さらに、入力されるリファレンス信号の位相とプログラマブルカウンタからの比較信号の位相とを比較するための位相比較器を含み、その位相差に依存して出力信号を生成し得る。この出力信号から、制御信号（例えば、チューニング電圧）が生成され発振器への入力として使用され得る。それは、当該発振器が特定の周波数及び特定のノイズ特性を有する出力信号、即ち、当該ＰＬＬシンセサイザから出力される出力信号を生成して出力するためである。
【０００４】
しかしながら、出力信号のノイズ性能について低い要件を伴う他のアプリケーションと対照的に、出力信号のノイズ性能について高い要件を有するアプリケーションのためにＰＬＬ及び当該ＰＬＬ内に含まれる発振器が設計される場合には、当該ＰＬＬ及び当該発振器は、異なる技術を用いて設計される。出力信号のノイズ性能について高い要件を伴うアプリケーションの例は、例えば、基地局（例えば無線基地局（ＲＢＳ））などのネットワーク装置あるいはノードである。出力信号のノイズ性能について低い要件を伴うアプリケーションの例は、例えば、モバイル電話アプリケーションなどの端末装置である。ＰＬＬは、通常は集積回路（ＩＣ）として設計され、一方で、発振器は、例えば抵抗、キャパシタ、インダクタなどの個別（discrete）電子コンポーネントを用いて設計される。これは、とりわけ、集積回路上で発振器を実装すると、今日の市場における多くの既存の及び新たに現れつつあるアプリケーションのノイズ性能についての高い要件を、ＰＬＬから出力される出力信号の信号対雑音比が満たせない結果となってしまうためである。
【０００５】
しかしながら、集積されたＰＬＬ回路及び個別の発振器などの異なる技術を用いて周波数シンセサイザを形成することは、小型化の観点からのコンパクトな解決策を可能としないことに加え、製造の立場からの特にコスト効率の高い解決策を提供しない。これらは、様々な通信アプリケーション及び無線デバイスなどの現代の設計における検討事項である。
【発明の概要】
【０００６】
ノイズ性能が改善されたコスト効率の高い発振器を実現することが望ましいことが、発明者により認識されている。言い換えれば、発明者は、改善されたノイズ性能を伴う発振器を実現することが有益であることを認識した。
【０００７】
これは、周波数シンセサイザ内での周波数の生成における使用のための発振器であって、少なくとも１つの巻きを伴って金属線ループを形成する第１の誘導素子と、上記第１の誘導素子との間で第１の共振回路を形成するように構成され、少なくとも１つの第１の接続端子を通じて上記第１の誘導素子と接続される第１の容量回路と、を備え、上記第１の容量回路は、少なくとも１つの容量素子、並びに、発振を確立し及び維持するように構成される電子コンポーネント配置を含み、少なくとも１つの容量素子と電子コンポーネントの配置とを含む第２の容量回路が、上記第１の誘導素子との間で第２の共振回路を形成するように構成され、上記第１の容量回路の上記第１の接続端子に対して上記第１の誘導素子の反対側に位置する少なくとも１つの第２の接続端子を通じて上記第１の誘導素子と接続されることと、上記第１及び第２の共振回路が実質的に同等の周波数、即ち同等の又は略同等の周波数にチューニングされることと、を特徴とする発振器により達成される。これに関し、第１及び第２の共振回路が必ずしも正確に同じ周波数にチューニングされなくてもよいことが、読者により理解されるべきである。ある程度の許容範囲が存在する。従って、所望の効果を達成するために、第１及び第２の共振回路は略同じ周波数にチューニングされることで十分である。
【０００８】
同じ又は略同じ周波数にチューニングされる（即ち、マッチングされる）第１及び第２の容量回路を動作させて反対側から同じ誘導素子に同時に給電させ、その同じ誘導素子と共に第１及び第２の共振回路を生成させることにより、第１及び第２の容量回路は、各エンドから見込まれる、誘導素子からのより低いインダクタンスを経験し得る。その理由は、容量回路の端子と発振器の仮想接地点の位置との間の誘導素子の金属線ループの長さが、同じ誘導素子に給電する単一の容量回路と比較して、誘導素子に給電する第１及び第２の容量回路の各々について半分となり得るという事実である。この低減されたインダクタンスによって、第１及び第２の共振回路に供給され得る電流量は、第１及び第２の容量回路の電圧制限を超過することなく増加し得ることになる。第１及び第２の共振回路に提供される電流量が増加すれば、共振回路の各々に供給される電力は増加する。そして、それにより、発振器の位相ノイズ性能の改善度を高めることができる。
【０００９】
マッチングされる第１及び第２の容量回路は、別位相で発振するように構成されてよい。この別位相モードにおいて、第１及び第２の容量回路は、誘導素子と共に単一の容量回路のみを用いる他の解決策と比較して、半分のインダクタンスを経験し得る。それにより、単一の容量回路を用いる解決策において使用されるものよりも２倍の電流量を、第１及び第２の容量回路の各々に給電し得ることになる。よって、共振回路に供給され得る電流の合計量は、単一の容量回路のみを用いる他の解決策の共振回路に供給され得る電流の合計量の４倍である。誘導素子の金属線ループの物理的なサイズは単一の容量回路のみを用いる他の解決策と比較して変わらないままであってよいため、誘導素子は同じＱ値を維持し得る。よって、誘導素子のＱ値を変えずに発振器へ４倍多い電力を給電することを可能とすることにより、単一の容量回路のみを用いる他の解決策と比較して、この場合、位相ノイズ性能を６ｄＢ改善することができる。
【００１０】
上で説明した発振器の他の利点は、発振器の第１の誘導素子、第１の容量回路、及び第２の容量回路を集積回路（ＩＣ）として形成及び作製し、同一のダイ上に集積することが可能となることである。これにより、発振器を製造し及び作製する際に個別の電子コンポーネントを用いる必要性及びコストが除去される。また、有利な点として、発振器を他のコンポーネントと共に単一の集積チップ上に実装して、例えば高度に集積されたコスト効率の高い単一チップの周波数シンセサイザを形成することが可能となる。発振器をＩＣ回路として集積することにより、例えば、低減されたコスト、高められた柔軟性などの多くの利点を実現することができる。また、それぞれ異なる性能、制約及び許容性（tolerances）などを持ついくつもの個別の電子コンポーネントを有する代わりに、単一のＩＣ回路あるいはダイにおいて全体としての解決策を有することにより、ロバスト性のより高い解決策も提供される。さらに、例えば、異なる周波数帯を選択可能とするように、異なる値を有する様々なＩＣコンポーネント（例えば、第１及び第２の容量回路内の容量素子のセットなど）を追加することにより、プログラム可能なシステムを構築することも容易となる。
【００１１】
さらに、上記発振器は、上記第１及び第２の容量回路の間に位置する上記第１の誘導素子の第１の側の第１の点と、上記第１及び第２の容量回路の間に位置する上記第１の誘導素子の他の側の第２の点と、の間に、電気的な接続を提供するように適合される誘導素子間接続部、をさらに備え、上記第１の誘導素子の上記第１及び第２の点は、上記第１及び第２の容量回路の双方から実質的に等しい距離に位置してもよい。誘導素子をまたいで対称的な電子接続を誘導素子間接続部に提供させることにより、発振器は、２つの安定的な発振モードで構成されるようにより、発振器がより広い周波数レンジを扱い、及び/又は、同じ周波数レンジをカバーするために第１及び第２の共振回路内で必要とされる容量素子の数を低減することが可能となる。
【００１２】
上述したように第１及び第２の容量回路が誘導素子間接続部を共有することの利点は、発振器が２つの安定的な発振モードの間で切り替えを行うことが可能となることである。第１及び第２の容量回路は、つまり、互いに同位相又は別位相で発振するように、即ち、同位相モードで又は別位相モードで位相ロックされるように構成され得る。第１及び第２の容量回路が同位相モードで位相ロックされる場合、第１及び第２の容量回路は、同時に誘導素子の同じ側へ電流を給電し、そして誘導素子の他の側へ給電を同時に振動させるように構成され、よって、同位相の発振が獲得される。第１及び第２の容量回路が別位相モードで位相ロックされる場合、第１及び第２の容量回路は、同時に誘導素子の反対側へ電流を給電し、そして誘導素子のそれぞれ他の側へ給電を同時に振動させるように構成され、よって、別位相の発振が獲得される。これにより、発振器がその時点で２つの安定的な発振モードのいずれに設定されるかに依存し、発振器が２つの異なる周波数帯で動作する（デュアルモード）ことが可能となる。また、発振器の柔軟性及び性能の増加ももたらされ、例えばそれにより、一般に行われているように発振器の共振回路へＭＩＭ（metal  insulator  metal）キャパシタを切り替える際に通常は想定されるような損失を伴うことなく、発振器の周波数を変更することが可能となる。
【００１３】
上述したように第１及び第２の容量回路が誘導素子間接続部を共有することの別の利点は、発振モードを変更することにより発振器の周波数レンジを変更し得るために、所与の周波数レンジをカバーするために必要とされる可変キャパシタンスの量を低減することができることである。即ち、所与の周波数レンジをカバーするために第１及び第２の容量回路内に可変キャパシタンスのある量を有しなければならない代わりに、発振器は、所与の周波数レンジをカバーするために、第１及び第２の共振回路の同位相モード及び別位相モード及び想定される２つの共振周波数を使用し得る。同様に、発振器の周波数レンジの増加が望まれる場合には、それは発振器内でデュアルモードを用いることにより行われてよく、従って、第１及び第２の容量回路内の可変キャパシタンスの量を増加させなくてよい。これが有利である理由は、容量回路内で使用される可変キャパシタンスの量がより多いほど、容量回路のＱ値はより劣化し、これは結果として発振器のノイズ性能にマイナスの影響を及ぼすためである。さらに、第１及び第２の容量回路のキャパシタンスは、動的に制御されるように構成されてもよい。この動的な制御は、例えば、ＣＭＯＳ（Complementary  Metal-Oxide  Semiconductor）トランジスタなどのスイッチの使用によるなどして、様々な手法で行われてよい。
【００１４】
追加的に、上記発振器は、少なくとも１つの巻きを伴って金属線ループを形成し、上記第１の誘導素子と並列に上記第１の容量回路に接続される第２の誘導素子と、少なくとも１つの巻きを伴って金属線ループを形成し、上記第１の誘導素子と並列に上記第２の容量回路に接続される第３の誘導素子と、をさらに備えてもよい。上述した第２及び第３の誘導素子を有する利点は、第１及び第２の共振回路により経験されるインダクタンスがさらに低減されることであり、それにより、第１及び第２の共振回路により一層高い電流が供給され、結果として、発振器のノイズ性能がより改善され得る。これは、発振器内の容量回路の電圧制限を超過することなく行われる。
【００１５】
上記発振器のさらなる利点は、それを、周波数を生成するための位相ロックループ（ＰＬＬ）と上で説明したような当該発振器とを含む周波数シンセサイザ内で使用し得ることである。また、上記周波数シンセサイザは、ＰＬＬ及び上記発振器を同一のダイ上に集積することにより、発振器を伴う集積された単一チップの周波数シンセサイザとして構成されてよもい。
【００１６】
上記発振器のまた別の利点は、通信ネットワーク内での使用のためのネットワークノードにおいてそれを使用し得ることである。当該ネットワークノードは、上述した通りの、発振器、及び／又は周波数シンセサイザを備え得る。当該ネットワークノードは、移動体基地局であってもよい。
【図面の簡単な説明】
【００１７】
本発明の目的、利点及び効果並びに特徴は、次の添付図面と共に読めば、本発明の例示的な実施形態の以下の詳細な説明からより容易に理解されるであろう。
【００１８】
【図１】発振器を例示している。
【図２】図１に例示した発振器の等価電子回路表現を示している。
【図３】本発明の一実施形態に係る発振器を例示している。
【図４】図３に例示した本発明の実施形態に係る発振器の等価電子回路表現を示している。
【図５】本発明の他の実施形態に係る発振器を例示している。
【図６】図５に例示した本発明の実施形態に係る発振器の等価電子回路表現を示している。
【図７】本発明のさらなる実施形態に係る発振器を例示している。
【図８】図７に例示した本発明の実施形態に係る発振器の等価電子回路表現を示している。
【発明を実施するための形態】
【００１９】
図１は、典型的な電圧制御発振器（ＶＣＯ）を例示している。電圧制御発振器（ＶＣＯ）は、チューニング電圧（Ｖｔｕｎｅ）に従ってその出力周波数を変化させる、可変周波数発振回路である。周波数の可変のレンジは、その特有の目的に従って決定される。ＶＣＯは、外部装置から供給され得るチューニング電圧に従って決定される周波数で発振する出力信号を生成し得る。周波数シンセサイザにおける使用のケースでは、このチューニング電圧は、既に上で説明したような位相ロックループ（ＰＬＬ）の位相検出器からの出力信号に基づき得る。
【００２０】
図１において、ＶＣＯ１０は、誘導素子１１及び容量回路１２を備える。ＶＣＯ１０の誘導素子１１及び容量素子１２は、併せて共振回路を形成する。ＶＣＯ１０の容量回路１２は、チューニング電圧端子（図示せず）及び出力端子（図示せず）と共に構成されてよく、当該チューニング電圧端子を通じてチューニング電圧が受け付けられるように構成され、ＶＣＯ１０からの出力が当該出力端子から出力されるように構成される。
【００２１】
ＶＣＯ１０において、誘導素子１１は、金属線ループ（metal  trace  loop）として作製され得る。誘導素子１１の金属線ループは、１つ以上の巻き（turn）を含む。誘導素子１１を電子回路内で使用するために、電子接続端子１５が当該金属線ループに接続され得る。誘導素子１１のインダクタ値は、例えば、金属線ループの長さ、サイズ及び形状などの物理的特性によって決定され得る。当該インダクタ値は、金属線ループの物理的なサイズをより小さく作製することによって縮小され得る。誘導素子１１内で小さいインダクタ値が望ましい理由は、ＶＣＯ１０が特定の電圧レベルに制限されることが多く、電圧の許容量に制限を有し得る容量回路１２の容量素子及び電子コンポーネントが破壊されないように、電圧の揺れを低く保つ必要があるためである。但し、金属線ループのサイズが小さ過ぎれば、誘導素子１１のＱ値が劣化し得る。これは、逆方向に流れる電流が互いに近くなって金属線ループの巻きをまたがる電磁的結合がより大きくなるためである。この金属線ループをまたがる電磁的結合又は逆行作用は、誘導素子１１のインダクタンス値を減少させ得るが、その損失はやはり誘導素子１１のＱ値を劣化させ得るという帰結を導き得ることは変わらない。よって、改善されたノイズ性能を伴う発振器の実現に挑むにあたり、誘導素子１１の金属線ループのサイズについての制約及び制限が存在する。
【００２２】
容量回路１２は、電子接続端子１５を通じて、誘導素子１１と接続される。よって、ＶＣＯ１０は、並列に結合される誘導素子１１及び容量回路１２からなる共振回路の共振周波数で発振するように構成される。容量回路１２の電子接続端子１５からの反対側において、誘導素子１１の仮想接地点１４にて仮想的な接地を配置することができる。仮想接地点１４は、ここでは、ＤＣ供給電圧（ＶＣＣ）を受け付けるようにも構成され得る。容量回路１２は、標準的には、例えば、チューニング電圧に従って共振回路の共振周波数をシフトさせるための可変キャパシタ（バラクタ）、並びに、ＶＣＯ１０内の発振を確立し及び維持するように構成される電子コンポーネントの構成、などの１つ又は複数の容量素子を含む。容量回路１２の電子コンポーネントの構成は、例えば、負性抵抗コンポーネントを生成するように構成されるＮＰＮトランジスタの十字に結合される差動ペアと、容量回路１２内のＮＰＮトランジスタから電流Ｉを引き出すように構成される電流源１３と、を含み得る。
【００２３】
図２は、図１に例示したＶＣＯ１０の概略的な電子回路表現を示している。ここでは、誘導素子１１はインダクタＬによって表現され、容量回路１２は可変キャパシタＣによって表現されている。仮想接地点１４もまた示されている。発振は共振回路、即ち図２のＬＣ回路内で確立されるため、電流は、可変キャパシタＣの第１の側から第１のインダクタＬを通じて仮想接地点１４に向けて、及び仮想接地点１４から第２のインダクタＬを通じて可変キャパシタＣの第２の側に向けて流れる。これは、図２において実線で描かれた矢印により例示されている。そして、共振回路の固有の性質によって電流の方向を振動させることができ、それにより、電流は、可変キャパシタＣの第２の側から第２のインダクタＬを通じて仮想接地点１４に向けて、及び仮想接地点１４から第１のインダクタＬを通じて可変キャパシタＣの第１の側に向けて流れ得る。これは、図２において破線の矢印により例示されている。よって、共振回路は、仮想接地点１４の周辺にて、その共振周波数で前後に振動する（共振する）ことにより、電気的なエネルギーを保存することができる。図２のＬＣ回路の共振周波数ｆＲは、式（１）に従って決定される。
【００２４】
【数１】
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【００２５】
よって、可変キャパシタＣの容量を変化させることにより、共振周波数ｆＲは変化し得る。上述したように、ＶＣＯ１０は、共振回路のキャパシタンスを変化させるために受け付けられるチューニング電圧に反応する可変キャパシタ（バラクタ）を使用して、受け付けた当該チューニング電圧に従って共振回路の共振周波数ｆＲをシフトさせ得る。
【００２６】
しかしながら、上述したＶＣＯ１０の実装に付随する欠点がある。第１に、ＶＣＯ１０の発振器出力の信号対雑音比は、集積回路（ＩＣ）上で実装される場合に、ある通信ネットワークアプリケーションの性能要件を充足しない。その要件は、例えば、移動体無線基地局アプリケーション又は同等のネットワーク装置若しくはノードにおける信号の所望の信号対雑音比などである。これは、集積回路（ＩＣ）上でのＶＣＯ１０の実装が、個別電子コンポーネントを用いた実装よりも、誘導素子１１及び容量回路１２において、より高い損失及び劣化したＱ値をもたらし得るためである。特定の周波数での発振を実現し、ＶＣＯ１０内で生じ得る損失を克服するためには、ＶＣＯ１０へより多くのエネルギーが入力される必要がある。しかし、これは容量回路１２の電圧の制限を超える結果となり得ることから、そうした実装は実行可能ではない。
【００２７】
この課題は、既に言及したように、通常の個別の電子コンポーネント、即ち抵抗、キャパシタ、インダクタなどを用いてＶＣＯ１０を設計することにより解決され得る。しかしながら、個別の電子コンポーネントは、設定値を有し、よって、良好な性能を提供するために、設計される周波数帯についてＶＣＯ１０を最適化するように選択されなければならない。さらに、ＶＣＯ１０が特定の狭い周波数帯に制限されることになる。これでは、ＶＣＯ１０の周波数帯の変更のために個別の電子コンポーネントの全くの再設計及び交換が必要となることから、あまり柔軟な解決策を提供しない。また、個別の電子コンポーネントを用いた電子回路の設計（又は再設計）、ハンドリング及び製造が高価なプロセスであることから、この解決策のコスト効率はあまり高くない。さらに、それは、個別の電子コンポーネントが集積回路上に実装されるコンポーネントよりも多くの物理的空間を要することから、小型化の観点からもあまり有益な解決策ではない。
【００２８】
本発明の様々な実施形態の特徴によれば、これら課題を、実質的に同じ周波数にチューニングされる２つの容量回路に互いに反対側から同じ誘導素子へ同時に給電させることにより解決することができる。これにより、より低いインダクタンスを経験し得る２つの共振回路を生み出すことができ、誘導素子のＱ値の劣化をもたらし得る改変を行う必要性なく、２つの回路へ供給される電流量が増加され得ることを意味する。そして、これにより、発振器の位相ノイズ性能をより大きく改善することが可能となり得る。利点をもたらす本発明の例示的な実施形態は、図３〜図８を参照しながら以下により詳細に説明される。また、以下の実施形態では電圧制御発振器（ＶＣＯ）のみが言及されるが、同様の利点を達成するために同等の特徴を他の発振器が使用してもよいことが理解されるであろうという点にも留意すべきである。
【００２９】
図３は、本発明の一実施形態に係る発振器３０を例示している。発振器３０は、誘導素子３１、第１の容量回路３２Ａ及び第２の容量回路３２Ｂを備える。誘導素子３１は、金属線ループとして作製され、１つ以上の巻きを含み得る。誘導素子３１並びに第１及び第２の容量回路３２Ａ、３２Ｂは、電子接続端子３５Ａ、３５Ｂを含み、それらは、誘導素子３１の金属線ループを第１及び第２の容量回路３２Ａ、３２Ｂとそれぞれ電気的に接続するように構成され得る。電子接続端子３５Ｂは、電子接続端子３５Ａが第１の容量回路３２Ａを金属線ループと接続するように構成される場所から誘導素子３１上の実質的に反対側で、第２の容量回路３２Ｂを当該金属線ループと接続するように構成される。そして、第１の容量回路３２Ａによって誘導素子３１と共に第１の共振回路が形成され、誘導素子３１及び第２の容量回路３２Ｂによって第２の共振回路が形成される。
【００３０】
なお、誘導素子３１は、図１及び図２を参照しながら説明したＶＣＯ１０の誘導素子１１と同等の物理的サイズと同等のＱ値とを有してよい。また、第１の容量回路３２Ａ及び第２の容量回路３２Ｂは、共に、図１及び図２を参照しながら説明したＶＣＯ１０の容量回路１２と同一又は実質的に同様であってよい。発振器３０の第１及び第２の容量回路３２Ａ、３２Ｂは、チューニング電圧を受け付けるように構成され得るチューニング電圧端子（図示せず）、並びに発振器３０の第１及び第２の共振回路の共振周波数で出力信号が出力され得る出力端子（図示せず）をも含み得る。
【００３１】
第１及び第２の容量回路３２Ａ、３２Ｂは、共に、反対側から、誘導素子３１の同じ金属線ループへ給電するように構成される。当該第１及び第２の共振回路、即ち容量回路３２Ａを伴う誘導素子３１及び容量回路３２Ｂを伴う誘導素子３１は、それぞれ、ここでは、実質的に同じ周波数にチューニングされ、即ち、同じ共振周波数にマッチングされる。また、マッチングされた第１及び第２の容量回路３２Ａ、３２Ｂは、互いに別位相（out-of-phase）で、誘導素子３１の金属線ループに給電するように、位相ロックされる。別位相との用語は、第１及び第２の容量回路３２Ａ、３２Ｂが、それぞれ、同じタイミングで誘導素子３１の反対側へ電流を供給し、同時に誘導素子の他の側への給電を振動させる（swing  to  feed）ように構成されるというように定義され得る。また、誘導素子３１の金属線ループの実質的に互いに反対側であって、第１及び第２の容量回路３２Ａ、３２Ｂの電子接続端子３５Ａ、３５Ｂの双方から実質的に等しい距離にある誘導素子３１の仮想接地点３４に、仮想的な接地が配置され得る。仮想接地点３４は、ここでは、ＤＣ供給電力（ＶＣＣ）を受け付けるように構成され得る。以下のように、本実施形態の利点は、図１〜図２のＶＣＯ１０を基準として、最もよく例示され説明される。
【００３２】
以下で言及される通例として図示される例において、明瞭さのために、図１〜図２のＶＣＯ１０は、シングルエンド型（single-ended）のインダクタンスＬ＝２００ｐＨを有するものと仮定する。シングルエンド型のインダクタンスとの用語は、ここでは、容量回路１２から見た誘導素子１１のインダクタンス、即ち仮想接地点１４と容量回路１２を誘導素子１１に接続する電子接続端子１５との間の誘導素子１１の一方の側のインダクタンス（即ち、誘導素子１１の金属線ループの半分のインダクタンス）をいう。さらに、この通例として図示される例において発振器３０の誘導素子３１は、ここでは、例示の目的のために、図１〜図２のＶＣＯ１０の誘導素子１１と同じ物理的サイズ及び同じＱ値を有するものと仮定する。
【００３３】
発振器３０のマッチングされる第１及び第２の容量回路３２Ａ、３２Ｂは、上述したように、別位相で発振するように設定される。第１及び第２の容量回路３２Ａ、３２Ｂは、図１のＶＣＯ１０内の誘導素子１１の容量回路１２と比較して、シングルエンド型となるような、誘導素子３１のインダクタンスの半分のみを見込むことができる（即ち、図４では、通例として図示される例を基準として、ＬＡ＝｛Ｌ／２｝＝１００ｐＨである）。シングルエンド型のインダクタンスは、ここでは、仮想接地点３４と容量回路３２Ａ、３２Ｂを誘導素子３１に接続する電子接続端子３５Ａ、３５Ｂとの間の誘導素子３１の一方の側のインダクタンス（即ち、誘導素子３１の金属線ループの４分の１のインダクタンス）である。これは、電圧を増加させる必要なく、よって電圧の制限を超えることにより第１及び第２の容量回路３２Ａ、３２Ｂの容量素子と電子コンポーネントとを破壊し又は燃焼させる潜在的なリスクを増加させる必要なく、図１〜図２のＶＣＯ１０内の電流源１３と比較して、電流源３３Ａ、３３Ｂが第１及び第２の容量回路３２Ａ、３２Ｂの各々から（即ち、第１及び第２の共振回路から）２倍大きい電流（２×Ｉ）を引き出すように構成され得ることを意味する。
【００３４】
結果として、図１〜図２のＶＣＯ１０に対して２倍高い電流（２×Ｉ）を引き出し得る２つの容量回路３２Ａ、３２Ｂが存在するため、発振器３０から引き出され得る電流の総量は図１〜図２のＶＣＯ１０に対して４倍、即ち４×Ｉとなる。ここでは、図３の発振器３０の誘導素子３１は図１〜図２のＶＣＯ１０内の誘導素子１１と同じであり、図３の発振器３０の誘導素子３１の金属線ループの物理的なサイズは図１〜図２のＶＣＯ１０内の誘導素子と同じであるものとする。これは、誘導素子３１もまたＶＣＯ１０内の誘導素子１１と同じＱ値をも有し得ることを意味する。よって、誘導素子３１のＱ値が劣化することなく、又は第１及び第２の容量回路３２Ａ、３２Ｂの電圧の制限を超過することなく、図１〜図２のＶＣＯ１０へ給電されるよりも４倍多い電力がここで図３の発振器３０へ給電されることになる。これは、図１〜図２のＶＣＯ１０と比較して、発振器３０による出力信号内の位相ノイズを６ｄＢ改善することにつながる。なお、第１及び第２の容量回路３２Ａ、３２Ｂが正確に同じ周波数にチューニングされると、発振器３０において正確に６ｄＢの位相ノイズの改善が達成される。ここで、同じ周波数に実質的にチューニングされる、との用語は、第１及び第２の容量回路３２Ａ、３２Ｂが同じ周波数にチューニングされなければならないとしても、実際に第１及び第２の容量回路３２Ａ、３２Ｂがチューニングされる周波数は全く同じにはならない可能性があることを表すために用いられる。第１及び第２の容量回路３２Ａ、３２Ｂがチューニングされる周波数が全く同じではない場合、発振器３０において達成される位相ノイズの改善は、正確に６ｄＢではないであろう。
【００３５】
図４は、図３を参照して説明した本発明の実施形態に係る発振器３０の等価電子回路表現を示している。ここでは、誘導素子３１はインダクタＬＡにより表現され、第１及び第２の容量回路３２Ａ、３２Ｂは可変キャパシタＣにより表現される。仮想接地点３４もまた示されている。インダクタＬＡのインダクタ値は、図２に示したインダクタＬのインダクタ値の半分とすることができる（即ち、通例としての図示される例を基準として、ＬＡ＝Ｌ／２＝１００ｐＨである）。
【００３６】
図４における実線及び破線の矢印は、共振回路に電流が供給された場合の発振器３０内の電流の流れの方向を例示している。第１の電流は第１の可変キャパシタＣからインダクタＬＡの１つを介して電子回路の右側を流れ、同時に第２の電流は第２の可変キャパシタＣからインダクタＬＡの１つを介して電子回路の左側を流れ得る。それら電流は、仮想接地点３４を通過し、第２のインダクタＬＡを介して反対側の可変キャパシタＣに向けて流れ得る。これは、図４において実線で描かれた矢印により例示されている。そして、共振回路の固有の性質によって電流の方向を振動させることができ、それにより、電流は、第２のインダクタＬＡを介し、仮想接地点３４を通過し、及び第１のインダクタＬＡを介して、可変キャパシタＣへ逆方向に流れ戻り得る。これは、図４において破線の矢印により例示されている。このように、発振器３０の等価電子回路表現は、仮想接地点３４の周辺にて、その共振周波数でどのように前後に振動する（発振する）かを例示しており、可変キャパシタＣの別位相での発振、即ち図３の第１及び第２の容量回路３２Ａ、３２Ｂが発振器３０内で同時に電子回路の反対側に給電することも示している。
【００３７】
図５は、本発明の他の実施形態に係る発振器５０を例示している。発振器５０は、図３〜図４を参照しながら説明した実施形態の発振器３０と実質的に同じ要素を備えてよい。但し、発振器５０は、追加的に、誘導素子間接続部（interconnection）５１、及び同位相仮想接地点５２を備える。誘導素子間接続部５１は、誘導素子３１の金属線ループの第１の側の第１の点と、誘導素子３１の金属線ループの他の側の第２の点との間に位置する。当該第１及び第２の点は、誘導素子３１上の、第１及び第２の容量回路３２Ａ、３２Ｂの電子接続端子３５Ａ、３５Ｂの間に位置する。さらに、第１及び第２の点は、第１の容量回路３２Ａの電子接続端子３５Ａ及び第２の容量回路３２Ｂの電子接続端子３５Ｂの双方から実質的に等しい距離に位置する。誘導素子間接続部５１は、誘導素子３１の金属線ループをまたいて電気的な接続を提供するように構成される。本実施形態において、ここでは、同位相仮想接地点５２は、前の実施形態のような仮想接地点３４の代わりに、ＤＣ供給電圧（ＶＣＣ）を受け付けるように構成され、但し、発振器３０が以下に説明する別位相モードで動作する場合には、仮想接地点３４がＤＣ供給電圧（ＶＣＣ）を受け付けるように構成され得る
【００３８】
誘導素子間接続部５１は、発振器５０に、デュアルモードの機能性を提供する。発振器３０のこのデュアルモードの機能性は、発振器５０が同位相モード又は別位相モードという２つの安定発振モードのいずれかで動作することを可能とする。第１及び第２の容量回路３２Ａ、３２Ｂが同位相モードで動作するように設定される場合、第１及び第２の容量回路３２Ａ、３２Ｂは、誘導素子３１の同じ側に同時に電流を給電するように構成され、そして誘導素子３１の他の側に向けて同時に給電を振動させ、よって、発振器５０において同位相の発振を実現する。一方、第１及び第２の容量回路３２Ａ、３２Ｂが別位相モードで動作するように設定される場合、第１及び第２の容量回路３２Ａ、３２Ｂは、誘導素子３１の反対側に同時に電流を給電するように構成され、そして誘導素子３１のそれぞれ別の側に同時に給電を振動させる。
【００３９】
これら２つの安定発振モードは、２つの異なる共振周波数を有することができ、それら周波数は、別々の周波数レンジに関連付けられ得る。よって、前の実施形態において言及した利点に加えて、発振器５０は、より広い合計の周波数帯をカバーすることができ、及び／又は、例えば図１〜図２のＶＣＯなどの他の発振器と比較して、同じ周波数レンジをカバーしつつも第１及び第２の容量回路３２Ａ、３２Ｂにおいて必要とされる可変キャパシタンスの量を発振器５０において低減させることを可能とする。
【００４０】
第１の例によれば、発振器５０のマッチングされた第１及び第２の容量回路３２Ａ、３２Ｂは、別位相モードで発振するように設定され得る。この別位相モードにおいて、発振器５０の第１及び第２の共振回路は、前の実施形態において説明したのと同じように動作し得る。第１及び第２の容量回路３２Ａ、３２Ｂは、図１〜図２のＶＣＯ１０内の誘導素子１１の容量回路１２と比較して、シングルエンド型となるような、誘導素子３１のインダクタンスの半分のみを見込むことができる（例えば、図６では、図示される例を基準として、ＬＢ＝ＬＡ＝｛Ｌ／２｝＝１００ｐＨである）。シングルエンド型のインダクタンスは、ここでも、仮想接地点３４と容量回路３２Ａ、３２Ｂを誘導素子３１に接続する電子接続端子３５Ａ、３５Ｂとの間の誘導素子３１の一方の側のインダクタンス（即ち、誘導素子３１の金属線ループの４分の１のインダクタンス）である。この別位相モードにおいて、誘導素子間接続部５１は第１及び第２の共振回路には利用されず、仮想接地点３４及び同位相仮想接地点５２の双方が仮想的な接地（virtual  ground）であると見なされてよい。
【００４１】
第２の例によれば、発振器５０のマッチングされた第１及び第２の容量回路３２Ａ、３２Ｂは、同位相モードで発振するように設定され得る。この同位相モードにおいて、第１及び第２の容量回路３２Ａ、３２Ｂは、上述したように同位相で発振することができる。第１及び第２の容量回路３２Ａ、３２Ｂは、第１及び第２の容量回路３２Ａ、３２Ｂが別位相で発振するように設定される第１の例と比較して、シングルエンド型となるような、より高いインダクタンスを見込むことができる。これは、この同位相モードにおいて、シングルエンド型のインダクタンスは、容量回路３２Ａ、３２Ｂを誘導素子３１に接続する電子接続端子３５Ａ、３５Ｂと仮想接地点３４との間の誘導素子の一方の側のインダクタンス（即ち、誘導素子３１の金属線ループの４分の１のインダクタンス、例えば図６では、通例として図示される例を基準として、ＬＢ＝ＬＡ＝｛Ｌ／２｝＝１００ｐＨ）のみではなく、仮想接地点３４と誘導素子間接続部５１の中央に位置する同位相仮想接地点５２との間の誘導素子間接続部５２のインダクタンス（例えば、図６におけるＬＣ）の２倍でもある。後者の理由は、第１及び第２の容量回路３２Ａ、３２Ｂが同じ方向から誘導素子間接続部５１に同時に給電するためである。
【００４２】
上述した第１及び第２の例の双方において、第１及び第２の共振回路は、同位相モード及び別位相モードの２つの共振周波数のうちより低い方で発振することを選ぶであろう。これは、通常は同位相モードである。同位相モード及び別位相モードの共振周波数について周波数がより分離されるほど、第１及び第２の共振回路はより低い共振周波数を一層選択しがちとなる。同位相モード及び別位相モードの共振周波数が近い形で分離されている場合には、第１及び第２の共振回路は、実質的に同程度に２つのモードの任意の方で発振し易くなるであろう。よって、発振器５０を、同位相又は別位相モードのいずれでも発振するように動的に制御することができる。第１及び第２の容量回路３２Ａ、３２Ｂに同位相で発振させる際に第１及び第２の共振回路３２Ａ、３２Ｂに感知されるインダクタンスは、第１及び第２の容量回路３２Ａ、３２Ｂに別位相で発振させる際に第１及び第２の共振回路３２Ａ、３２Ｂに感知されるインダクタンスよりも高い。
【００４３】
図６は、図５に例示した本発明の実施形態に係る発振器５０の等価電子回路表現を示している。ここでは、誘導素子３１はインダクタＬＢによって表現され、第１及び第２の容量回路３２Ａ、３２Ｂは可変キャパシタＣによって表現される。ここでは、誘導素子間接続部５１は、インダクタＬＣによって表現される。同位相仮想接地点５２もまた示されている。インダクタＬＢのインダクタ値は、図２に示したインダクタＬのインダクタ値の半分、即ちＬＢ＝ＬＡ＝Ｌ／２であり得る。インダクタＬＣのインダクタ値は、実装固有であり、インダクタＬＢとの関係において選択されてよく、通例として図示される例を基準とすると、ＬＣ≒ＬＢである。
【００４４】
別位相モードでは、一般的に、誘導素子間接続部５１がこのモードにおいて利用されないため、インダクタＬＣを通って電流は流れず、よって、可変キャパシタＣにより見込まれるシングルエンド型のインダクタンスはＬＢのみ、即ち、通例として図示される例を基準として、（図４におけるＬＡのように）ＬＢ＝１００ｐＦであり得る。図６において、実線及び破線で描かれた矢印は、別位相モードではなく、以下に説明される同位相モードにおける電流の方向を表している。別位相モードでは、共振回路に電流が供給される際の発振器５０内の電流の方向は図４に関連して既に説明したものと同一であってよく、図４において実線及び破線の矢印により示されている。
【００４５】
一方、同位相モードにおいて、電流は、双方の可変キャパシタＣから電子回路の右側のインダクタＬＢを通り、さらに仮想接地点５２を通過しながらインダクタＬＣを通り、電子回路の左側のインダクタＬＢを通ってそれぞれの可変キャパシタＣに向けて流れ戻る。これは、図６において実線で描かれた矢印により例示されている。共振回路の固有の性質によって電流の方向を振動させることができ、それにより、電流は、可変キャパシタＣから電子回路の左側のインダクタＬＢを通り、仮想接地点５２を通過しながらインダクタＬＣを同時に通り、電子回路の右側のインダクタＬＢを通ってそれぞれの可変キャパシタＣに向けて流れ戻る。これは、図６において破線の矢印により例示されている。これが可変キャパシタＣの同位相の発振を例示しており、即ち、図５の第１及び第２の容量回路３２Ａ、３２Ｂは発振器５０内で同時に電子回路に同じ側から給電する。可変キャパシタＣにより見込まれるシングルエンド型のインダクタンスは、ＬＢ＋２ＬＣとなり得る。そして、通例として図示される例を基準とすると、可変キャパシタＣにより見込まれるシングルエンド型のインダクタンスは、ＬＢ＋２ＬＣ＝ＬＢ＋２・０．４・ＬＢ＝１．８・ＬＢ＝１８０ｐＦとなり得る。
【００４６】
図７は、本発明のさらなる実施形態に係る発振器７０を例示している。発振器７０は、図３〜図４を参照しながら説明した実施形態における発振器３０、又は図５〜図６を参照しながら説明した実施形態における発振器５０と実質的に同じ要素を備え得る。但し、追加的に、発振器７０は、第２及び第３の誘導素子７１Ａ，７１Ｂを備える。第２及び第３の誘導素子７１Ａ，７１Ｂは、少なくとも１つの巻きを伴う金属線ループを備え得る。第２の誘導素子７１Ａは、第２の誘導素子７１Ａが第１の誘導素子３１と並列に連結されるように、電子接続端子７３Ａを通じて第１の容量回路３２Ａに接続され得る。また、第３の誘導素子７１Ｂは、第３の誘導素子７１Ｂが第１の誘導素子３１と並列に連結されるように、電子接続端子７３Ｂを通じて第２の容量回路３２Ｂに接続され得る。また、第１及び第２の容量回路３２Ａ、３２Ｂの電子接続端子７３Ａ、７３Ｂからそれぞれ反対側の第２及び第３の誘導素子７１Ａ、７１Ｂの各々の仮想接地点７２Ａ、７２Ｂに、仮想的な接地が配置され得る。本実施形態では、同位相仮想接地点５２及び仮想接地点７２Ａ、７２Ｂは、ＤＣ供給電圧（ＶＣＣ）を受け付けるように構成され得るが、仮想接地点３４は、発振器７０が以下に説明するように別位相モードで動作する場合にもＤＣ供給電圧を受け付けるように構成され得る。
【００４７】
上述したように、第２及び第３の誘導素子７１Ａ、７１Ｂを有することにより、発振器７０内の第１及び第２の共振回路３２Ａ、３２Ｂにより経験されるインダクタンスをさらに低減することができる。よって、前の実施形態において言及した利点に加えて、第１及び第２の共振回路に一層高い電流を供給し得ることになり、結果として、発振器７０内の容量回路３２Ａ、３２Ｂの電圧制限を超過することなく、ノイズ性能をさらに改善し得る。
【００４８】
図８は、図７に例示した発明の実施形態に係る発振器７０の等価電子回路表現を示している。ここでは、誘導素子３１はインダクタＬＤによって表現され、第１及び第２の容量回路３２Ａ、３２Ｂは可変キャパシタＣによって表現される。ここでは、誘導素子間接続部５１は、インダクタＬＥによって表現され、第２及び第３の誘導素子７１Ａ、７１ＢはインダクタＬＦによって表現される。同位相仮想接地点５２並びに第２及び第３の誘導素子７１Ａ、７１Ｂについての仮想接地点７２Ａ、７２Ｂもまた示されている。インダクタＬＤのインダクタ値は、図２に示したインダクタＬのインダクタ値の半分、即ちＬＤ＝ＬＢ＝ＬＡ＝Ｌ／２であり得る。インダクタＬＥ及びインダクタＬＦのインダクタ値は、実装固有であり、インダクタＬＤとの関係において選択されてよい。通例として図示される例を基準とすると、インダクタＬＥのインダクタ値はＬＥ≒０．４ＬＤ（図６におけるＬＣなど）として選択されてよく、インダクタＬＦのインダクタ値はＬＦ≒１．４ＬＤとして選択されてよい。
【００４９】
別位相モードでは、一般的に、誘導素子間接続部５１がこのモードにおいて利用されず、よってそれは仮想的な接地とみなされ得るため、インダクタＬＥを通って電流は流れないであろう。共振回路に電力が供給される際の発振器７０における電流の方向は、図４に関連して既に説明したものと同一であってよく、図４において実線及び破線の矢印により示されている。但し、別位相モードにおいて、電流は、第１の可変キャパシタＣから電子回路の右側のインダクタＬＦの１つを通って追加的に流れつつ、第２の可変キャパシタＣから電子回路の左側のインダクタＬＦの１つを通って同時に流れることができる。電流は、それぞれ仮想接地点７２Ａ、７２Ｂを通過し、第２のインダクタＬＦを通って可変キャパシタＣに向けて流れ得る。共振回路の固有の性質によって電流の方向を振動させることができ、それにより、電流は、逆方向に第２のインダクタＬＦを通って仮想接地点７２Ａ、７２Ｂをそれぞれ通過し、電子回路のそれぞれ右側及び左側のインダクタＬＦを通って可変キャパシタＣへ流れ戻り得る。これが可変キャパシタＣの別位相の発振を例示しており、即ち、図７の第１及び第２の容量回路３２Ａ、３２Ｂは発振器７０内で同時に電子回路の逆の側に給電する。可変キャパシタＣにより見込まれるシングルエンド型のインダクタンスは、ＬＤ｜｜ＬＦ、即ちＬＦと並列に連結されるＬＤとなり得る。通例として図示される例を基準とすると、可変キャパシタＣにより見込まれるシングルエンド型のインダクタンスは、ＬＤ｜｜ＬＦ＝ＬＤ｜｜１．４ＬＤ＝１００｜｜１４０≒５８ｐＨとなる。
【００５０】
同位相モードにおいて、共振回路に電力が供給される際の発振器７０における電流の方向は、図６に関連して既に同位相モードにより説明したものと同一であってよく、図６において実線及び破線の矢印により示されている。電流は、追加的に、可変キャパシタＣから電子回路の右側の第１のインダクタＬＦを通り、それぞれ仮想接地点７２Ａ、７２Ｂに向けて同時に流れ、電子回路の左側の第２のインダクタＬＦを通って可変キャパシタＣに向けて流れ戻り得る。共振回路の固有の性質によって電流の方向を振動させることができ、電流は、電子回路の左側の第２のインダクタＬＦを通って仮想接地点７２Ａ、７２Ｂをそれぞれ通過し、第１のインダクタＬＦを通って可変キャパシタＣへ流れ戻り得る。これが可変キャパシタＣの同位相の発振を例示しており、即ち、図７の第１及び第２の容量回路３２Ａ、３２Ｂは発振器７０内で同時に電子回路の同じ側に給電する。可変キャパシタＣにより見込まれるシングルエンド型のインダクタンスは、（ＬＤ＋２ＬＥ）｜｜ＬＦ、即ちＬＦと並列に連結される（ＬＤ＋２ＬＥ）となり得る。通例として図示される例を基準とすると、可変キャパシタＣにより見込まれるシングルエンド型のインダクタンスは、（ＬＤ＋２ＬＥ）｜｜ＬＦ＝（ＬＤ＋２・０．４・ＬＤ）｜｜１．４ＬＤ＝（ＬＤ＋０．８・ＬＤ）｜｜１．４ＬＤ＝１．８ＬＤ｜｜１．４ＬＤ＝１８０｜｜１４０≒７９ｐＨとなる。
【００５１】
上の説明は、本発明を実施するために現時点で予期される最良の形態についてのものである。当該説明は、限定的な意味で受け取られることを意図しておらず、ただ本発明の一般的な原理を説明する目的のためになされている。本発明の範囲は、公表される請求項を参照することによってのみ確定されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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