(57)【要約】【課題】漏れ電流の大きいキャパシタを電気的に切断することができるキャパシタ・モジュールを含む半導体構造、これを製造する方法、およびこれを動作させる方法を提供する。【解決手段】モジュール化したキャパシタ・アレイは複数のキャパシタ・モジュールを含む。各キャパシタ・モジュールは、キャパシタと、このキャパシタを電気的に切断するように構成されたスイッチング・デバイスと、を含む。スイッチング・デバイスは、キャパシタの漏れのレベルを検出するように構成された検知ユニットを含み、漏れ電流が所定のレベルを超えるとスイッチング・デバイスがキャパシタを電気的に切断するようになっている。各キャパシタ・モジュールは、単一のキャパシタ・プレート、２つのキャパシタ・プレート、または３つ以上のキャパシタ・プレートを含むことができる。漏れセンサおよびスイッチング・デバイスを用いて、漏れを生じたキャパシタ・アレイのキャパシタ・モジュールを電気的に切断し、これによってキャパシタ・アレイを過剰な電気的漏洩から保護する。【選択図】図１
2013506290.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタ・モジュールのアレイを含む半導体構造であって、前記キャパシタ・モジュールの各々が、
第１の電極、第２の電極、および前記第１の電極と前記第２の電極との間に位置する誘電材料を含むキャパシタと、
前記キャパシタを電力供給ノードから電気的に切断するように構成されたスイッチング・デバイスと、
を含む、半導体構造。
【請求項２】
前記スイッチング・デバイスが、電界効果トランジスタと、前記キャパシタを通る漏れ電流を検出するように構成されたセンサ・ユニットと、を含む、請求項１に記載の半導体構造。
【請求項３】
前記センサ・ユニットが前記電界効果トランジスタのゲートに電圧を供給するように構成されており、前記電圧が前記漏れ電流によって決定される、請求項２に記載の半導体構造。
【請求項４】
前記センサ・ユニットが第１のｐ型電界効果トランジスタを含み、前記電界効果トランジスタが第２のｐ型電界効果トランジスタであり、前記第１および第２のｐ型電界効果トランジスタが前記電力供給ノードと前記キャパシタの１つのノードとの間に並列接続で接続されている、請求項２に記載の半導体構造。
【請求項５】
前記第２のｐ型電界効果トランジスタのドレインが前記電力供給ノードに直接接続され、前記第２のｐ型電界効果トランジスタのソースが前記キャパシタの前記ノードに直接接続されている、請求項４に記載の半導体構造。
【請求項６】
前記センサ・ユニットが、前記キャパシタの別のノードと前記第２のｐ型電界効果トランジスタのゲートとの間に位置する直列接続の偶数のインバータを更に含む、請求項５に記載の半導体構造。
【請求項７】
前記第１のｐ型電界効果トランジスタのゲートに有限持続時間の信号パルスを供給するように構成されたパルス発生器を更に含む、請求項４に記載の半導体構造。
【請求項８】
前記センサ・ユニットが、前記キャパシタの周囲に位置する抵抗を更に含み、前記信号パルスの持続時間中に前記キャパシタの温度を上昇させるように構成されている、請求項７に記載の半導体構造。
【請求項９】
前記抵抗が、前記電力供給ノードと別の電力供給ノードとの間で直列接続で別のトランジスタに接続され、前記別のトランジスタのゲートが前記パルス発生器に接続されている、請求項８に記載の半導体構造。
【請求項１０】
垂直堆積キャパシタ・モジュールのアレイを含む半導体構造であって、前記垂直堆積キャパシタ・モジュールの各々が、
垂直方向に相互の上または下にあり、少なくとも１つのノード誘電体によって相互に分離された少なくとも３つの導電プレートを含む少なくとも２つのキャパシタと、
前記少なくとも２つのキャパシタを電力供給ノードから電気的に切断するように構成された少なくとも１つのスイッチング・デバイスと、
を含む、半導体構造。
【請求項１１】
前記少なくとも１つのノード誘電体が、
前記少なくとも３つの導電プレートの中の第１の導電プレートの上面および前記少なくとも３つの導電プレートの中の第２の導電プレートの下面に接触する第１のノード誘電体と、
前記少なくとも３つの導電プレートの中の前記第２の導電プレートの上面および前記少なくとも３つの導電プレートの中の第３の導電プレートの下面に接触する第２のノード誘電体と、
を含む、請求項１０に記載の半導体構造。
【請求項１２】
前記少なくとも１つのスイッチング・デバイスの各々が、１つの端部上で電力供給ノードに、別の端部上で前記少なくとも３つの導電プレートの１つに接続されている、請求項１０に記載の半導体構造。
【請求項１３】
前記少なくとも３つの導電プレートの少なくとも２つが横方向に突出した部分を有し、前記横方向に突出した部分の各々が前記横方向に突出した部分の他のいずれの上にも下にもなく、前記垂直堆積キャパシタ・モジュールの各々が、
前記少なくとも１つのスイッチング・デバイスの１つの１つのノードおよび電力供給側プレートに接触する少なくとも１つの電力供給側バイア構造と、
前記少なくとも１つのスイッチング・デバイスの別のノードおよび前記横方向に突出した部分の１つに接触する少なくとも１つのキャパシタ側バイア構造と、
を更に含む、請求項１０に記載の半導体構造。
【請求項１４】
前記垂直堆積キャパシタ・モジュールのアレイが半導体基板上に位置し、前記少なくとも１つのスイッチング・デバイスが半導体デバイスを含む、請求項１０に記載の半導体構造。
【請求項１５】
前記スイッチング・デバイスが、電界効果トランジスタと、前記少なくとも１つのノード誘電体を通る漏れ電流を検出するように構成されたセンサ・ユニットと、を含む、請求項１４に記載の半導体構造。
【請求項１６】
半導体構造を動作させる方法であって、
キャパシタ・モジュールのアレイを含む半導体構造を提供するステップであって、前記キャパシタ・モジュールの各々が、キャパシタと、電力供給ノードに接続されたスイッチング・デバイスと、を含む、ステップと、
前記キャパシタ・モジュールのアレイの中のキャパシタ・モジュール内の前記スイッチング・デバイスの１つの第１のコンポーネントをオンにするステップであって、前記キャパシタ・モジュール内のキャパシタを通る漏れ電流により前記キャパシタ・モジュール内の第２のコンポーネントのオフがトリガされ、これによって前記キャパシタ・モジュール内の前記キャパシタが前記電力供給ノードから電気的に絶縁される、ステップと、
を含む、方法。
【請求項１７】
前記コンポーネントが第１のｐ型電界効果トランジスタであり、前記別のコンポーネントが第２のｐ型電界効果トランジスタであり、前記第１および第２のｐ型電界効果トランジスタが、前記電力供給ノードと前記キャパシタ・モジュール内の前記キャパシタの１つのノードとの間に並列接続で接続されている、請求項１６に記載の方法。
【請求項１８】
前記第１のｐ型電界効果トランジスタのゲートに有限持続時間の信号パルスを印加するステップを更に含み、これによって前記第１のｐ型電界効果トランジスタがオンになる、請求項１７に記載の方法。
【請求項１９】
前記スイッチング・デバイスが、電界効果トランジスタと、前記漏れ電流を検出するように構成されたセンサ・ユニットと、を含み、前記センサ・ユニットが前記電界効果トランジスタのゲートに電圧を供給するように構成されており、前記電圧が前記漏れ電流によって決定される、請求項１６に記載の方法。
【請求項２０】
前記センサ・ユニットが、前記キャパシタ・モジュール内の前記キャパシタの周囲に位置する抵抗を含み、前記方法が、前記キャパシタ・モジュール内の前記キャパシタの温度を上昇させるステップを更に含み、これによって前記温度の前記上昇と共に前記漏れ電流が大きくなる、請求項１９に記載の方法。
【請求項２１】
半導体構造を製造する方法であって、
半導体基板上に少なくとも１つのスイッチング・デバイスを形成するステップと、
前記少なくとも１つのスイッチング・デバイスの１つのノードに接触する少なくとも１つのキャパシタ側バイア構造を形成するステップと、
前記半導体基板上に少なくとも３つの導電プレートおよび少なくとも１つのノード誘電体を形成するステップであって、前記少なくとも３つの導電プレートが垂直方向に相互の上または下にあり、前記少なくとも１つのノード誘電体によって相互に分離され、前記少なくとも３つの導電プレートの１つの横方向に突出した部分が前記少なくとも１つのキャパシタ側バイア構造に接触する、ステップと、
を含む、方法。
【請求項２２】
前記少なくとも１つのスイッチング・デバイスの別のノードに接触する少なくとも１つの電力供給側バイア構造を形成するステップと、
前記少なくとも１つの電力供給側バイア構造に接触する電力供給側プレートを形成するステップと、
を更に含む、請求項２１に記載の方法。
【請求項２３】
前記半導体基板の上に第１の導電プレートを形成するステップと、
前記第１の導電プレートの上面上に第１のノード誘電体を形成するステップと、
前記第１のノード誘電体の上面上に第２の導電プレートを形成するステップと、
前記第２の導電プレートの上面上に第２のノード誘電体を形成するステップと、
前記第２のノード誘電体の上面上に第３の導電プレートを形成するステップと、
を更に含み、前記少なくとも３つの導電プレートが前記第１、第２、および第３の導電プレートを含み、前記少なくとも１つのノード誘電体が前記第１および第２のノード誘電体を含む、請求項２１に記載の方法。
【請求項２４】
前記第１および第２のノード誘電体が８．０よりも高い誘電率を有する誘電金属酸化物材料を含み、前記少なくとも３つの導電プレートおよび少なくとも１つのノード誘電体が少なくとも２つのキャパシタを構成し、前記少なくとも３つの導電プレートの１つが前記少なくとも２つのキャパシタの共通ノードである、請求項２３に記載の方法。
【請求項２５】
前記少なくとも１つのスイッチング・デバイスが、電界効果トランジスタと、前記半導体基板上に形成された前記キャパシタを通る漏れ電流を検出するように構成されたセンサ・ユニットと、を含み、前記少なくとも２つのキャパシタが前記少なくとも１つのスイッチング・デバイスの上にある位置に形成されている、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスおよび回路の分野に関し、更に具体的には、高密度３次元マイクロエレクトロニクス・キャパシタ・アレイ、これを製造する方法、およびこれを動作させる方法に関する。
【背景技術】
【０００２】
キャパシタは、集積半導体回路において広範にわたる用途がある。例えば、高密度キャパシタは、信号線および電力線を切り離し安定化させるために用いられる。集積回路のコンポーネント数が世代ごとに増え続けると、キャパシタ等の受動デバイスを構築するために利用可能なチップ面積は小さくなる。
【０００３】
充分な容量を提供するデカップリング・キャパシタが存在しない場合、結合ノイズによって高速回路における信号の完全性が損なわれる恐れがある。更に、例えばＰＬＬ（位相同期ループ）回路、チャージ・ポンプ回路、アナログ回路、およびＥＳＤ（静電放電）保護回路を含む多くの回路用途では、大きいキャパシタが必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
キャパシタのために用いる回路面積を広げることなくキャパシタの容量を大きくするために、先進の半導体チップの中には、キャパシタに薄いノード誘電材料を用いるものがある。ノード誘電体が薄くなると、キャパシタを流れる漏れ電流が大きくなる。漏れ電流が大きくなることは高密度キャパシタにとって重大な問題となる。なぜなら、漏れのあるキャパシタというのは、回路の供給電圧を低下させ電力消費を増大させる不要な場所の抵抗と電気的に等価であるからである。更に、漏れのあるキャパシタは、多くの回路に問題を起こすことが知られている。例えば、漏れのあるキャパシタは、ＰＬＬ回路におけるジッター・ノイズの主な原因である。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によれば、モジュール化したキャパシタ・アレイは複数のキャパシタ・モジュールを含む。各キャパシタ・モジュールは、キャパシタと、このキャパシタを電気的に切断するように構成されたスイッチング・デバイスと、を含む。スイッチング・デバイスは、キャパシタの漏れのレベルを検出するように構成された検知ユニットを含み、漏れ電流が所定のレベルを超えるとスイッチング・デバイスがキャパシタを電気的に切断するようになっている。各キャパシタ・モジュールは、単一のキャパシタ・プレート、２つのキャパシタ・プレート、または３つ以上のキャパシタ・プレートを含むことができる。漏れセンサおよびスイッチング・デバイスを用いて、漏れを生じたキャパシタ・アレイのキャパシタ・モジュールを電気的に切断し、これによってキャパシタ・アレイを過剰な電気的漏洩から保護する。
【０００６】
キャパシタ・アレイのモジュール化構成によって、初期試験時および現場での半導体チップの動作中の双方において過剰に漏れを生じたキャパシタ・モジュールを切断することで、局所的に不具合があるにもかかわらずキャパシタ・アレイの歩留まりを確実に高めることができる。従って、各キャパシタ・モジュールの予想歩留まりによって、キャパシタ・モジュールの電気的絶縁の粒度が決まる。各キャパシタ・モジュールの歩留まりが比較的低い場合にはキャパシタ・モジュールの電気的絶縁の粒度は高く、またその逆も同様である。キャパシタ・モジュールの電気的絶縁の粒度が高いと、検知ユニットおよびスイッチング・デバイスを実施するために多数の半導体デバイスが必要であるので、キャパシタ・モジュールの電気的絶縁の粒度の程度は、各キャパシタの予想歩留まりならびに検知ユニットおよびスイッチング・デバイスが必要とする面積を考慮して最適化することができる。
【０００７】
本発明の一態様によれば、キャパシタ・モジュールのアレイを含む半導体構造が提供される。キャパシタ・モジュールは各々、キャパシタおよびスイッチング・デバイスを含む。キャパシタは、第１の電極、第２の電極、および第１の電極と第２の電極との間に位置する誘電材料を含む。スイッチング・デバイスは、キャパシタを電力供給ノードから電気的に切断するように構成されている。
【０００８】
本発明の別の態様によれば、垂直堆積キャパシタ・モジュールのアレイを含む半導体構造が提供される。垂直堆積キャパシタ・モジュールは各々、少なくとも２つのキャパシタおよび少なくとも１つのスイッチング・デバイスを含む。少なくとも２つのキャパシタは少なくとも３つの導電プレートを含み、これらは垂直方向に相互の上または下にあり、少なくとも１つのノード誘電体によって相互に分離されている。少なくとも１つのスイッチング・デバイスは、少なくとも２つのキャパシタを電力供給ノードから電気的に切断するように構成されている。
【０００９】
本発明の更に別の態様によれば、半導体構造を動作させる方法が提供される。この方法は、キャパシタ・モジュールのアレイを含む半導体構造を提供するステップであって、キャパシタ・モジュールの各々が、キャパシタと、電力供給ノードに接続されたスイッチング・デバイスと、を含む、ステップと、キャパシタ・モジュールのアレイの中のキャパシタ・モジュール内のスイッチング・デバイスの１つの第１のコンポーネントをオンにするステップと、を含む。キャパシタ・モジュール内のキャパシタを通る漏れ電流により、キャパシタ・モジュール内の第２のコンポーネントのオフがトリガされ、これによってキャパシタ・モジュール内のキャパシタが電力供給ノードから電気的に絶縁される。
【００１０】
本発明の更に別の態様によれば、半導体構造を製造する方法が提供される。この方法は、半導体基板上に少なくとも１つのスイッチング・デバイスを形成するステップと、少なくとも１つのスイッチング・デバイスの１つのノードに接触する少なくとも１つのキャパシタ側バイア構造を形成するステップと、半導体基板上に少なくとも３つの導電プレートおよび少なくとも１つのノード誘電体を形成するステップと、を含む。少なくとも３つの導電プレートは、垂直方向に相互の上または下にあり、少なくとも１つのノード誘電体によって相互に分離されている。少なくとも３つの導電プレートの１つの横方向に突出した部分は、少なくとも１つのキャパシタ側バイア構造に接触する。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に従った垂直堆積キャパシタ・モジュールの第１のアレイを含む第１の例示的な構造の概略図である。
【図２】本発明の第２の実施形態に従った垂直堆積キャパシタ・モジュールの第２のアレイを含む第２の例示的な構造の概略図である。
【図３】本発明の第３の実施形態に従った垂直堆積キャパシタ・モジュールの第３のアレイを含む第３の例示的な構造の概略図である。
【図４】本発明の第４の実施形態に従った例示的な回路の概略図である。
【図５】本発明の第５の実施形態に従った処理ステップ中の第４の例示的な構造の垂直断面図である。
【図６】本発明の第５の実施形態に従った処理ステップ中の第４の例示的な構造の垂直断面図である。
【図７】本発明の第５の実施形態に従った処理ステップ中の第４の例示的な構造の垂直断面図である。
【図８】本発明の第５の実施形態に従った処理ステップ中の第４の例示的な構造の垂直断面図である。
【図９】本発明の第５の実施形態に従った処理ステップ中の第４の例示的な構造の垂直断面図である。
【図１０】本発明の第５の実施形態に従った処理ステップ中の第４の例示的な構造の垂直断面図である。
【図１１】本発明の第５の実施形態に従った処理ステップ中の第４の例示的な構造の垂直断面図である。
【図１２】本発明の第５の実施形態に従った処理ステップ中の第４の例示的な構造の垂直断面図である。
【図１３】本発明の第５の実施形態に従った処理ステップ中の第４の例示的な構造の垂直断面図である。
【図１４】本発明の第５の実施形態に従った処理ステップ中の第４の例示的な構造の垂直断面図である。
【図１５】本発明の第５の実施形態に従った処理ステップ中の第４の例示的な構造の垂直断面図である。
【図１６】本発明の第６の実施形態に従った第５の例示的な構造の垂直断面図である。
【図１７】本発明の第６の実施形態に従った第５の例示的な構造の上面図である。図１７では明確さのために第２の電力供給側プレートを除去している。
【図１８】本発明の第６の実施形態に従った第５の例示的な構造の選択した要素の俯瞰図である。
【図１９】本発明の第７の実施形態に従った第６の例示的な構造の垂直断面図である。
【発明を実施するための形態】
【００１２】
上述のように、本発明は半導体デバイスおよび回路に関し、更に具体的には、高密度３次元マイクロエレクトロニクス・キャパシタ・アレイ、これを製造する方法、およびこれを動作させる方法に関する。これらについて、添付図面により詳細に説明する。図面全体を通して、同一の参照番号または参照符号を用いて同様のまたは同等の要素を示す。図面は必ずしも一定の縮尺どおりに描かれているわけではない。
【００１３】
本明細書において用いる場合、「垂直堆積（vertically stacked）」要素が意味する要素とは、前記要素の中の各要素が前記要素の他の全ての上または下にあるものである。
【００１４】
図１を参照すると、第１の例示的な構造の概略図が、本発明の第１の実施形態に従った垂直堆積キャパシタ・モジュール１００の第１のアレイを示している。各垂直堆積キャパシタ・モジュール１００は、スイッチング・デバイス１４０を介して第１の電力供給ノードに電気的に接続されたキャパシタ・アセンブリ６を含む。第１の電力供給ノードは「グローバルＶｄｄ」と標示されている。キャパシタ・アセンブリ６は複数のキャパシタを含み、これらは垂直方向、すなわち、垂直堆積キャパシタ・モジュール１００のアレイが上に形成されている基板に対して直角方向に堆積されている。垂直堆積キャパシタ・モジュール１００の第１のアレイは、少なくとも一方向に繰り返されている。例えば、垂直堆積キャパシタ・モジュール１００の第１のアレイは、ｘ方向に沿って、ｙ方向に沿って、またはｘ軸およびｙ軸を含む２次元平面において、繰り返すことができる。
【００１５】
各垂直堆積キャパシタ・モジュール１００内で、スイッチング・デバイス１４０およびキャパシタ・アセンブリ６は、垂直方向に堆積されている、すなわち相互の上にまたは下にある。典型的に、スイッチング・デバイス１４０は、半導体基板の上面上に位置する半導体デバイスを含み、キャパシタ・アセンブリ６は、各垂直堆積キャパシタ・モジュール１００においてスイッチング・デバイス１４０の上にある。各垂直堆積キャパシタ・モジュール１００の横方向の長さは、水平方向に沿ってすなわちｘ方向およびｙ方向に沿って制限されている。
【００１６】
各垂直堆積キャパシタ・モジュール１００は、第１の電力供給ノードと、「グローバルＶｓｓ」と標示した第２の電力供給ノードとの間に、並列接続で電気的に接続されている。第１の電力供給ノードに対する電気的接続は、垂直堆積キャパシタ・モジュール１００の各々において、垂直堆積キャパシタ・モジュール１００におけるスイッチング・デバイス１４０によってディスエーブルすることができる。垂直堆積キャパシタ・モジュール１００における複数のキャパシタ６内の漏れ電流によってスイッチング・デバイス１４０の回路要素のオフがトリガされた場合、スイッチング・デバイス１４０は、同一の垂直堆積キャパシタ・モジュール１００内の複数のキャパシタ６を自動的に切断するように構成することができる。キャパシタ・アセンブリ６内の各キャパシタは、第１の電極１１０、第２の電極１２０、およびそれらの間に位置するノード誘電体を含む。
【００１７】
スイッチング・デバイス１４０における回路要素のオフをトリガするのに充分な大きさの漏れ電流を有する垂直堆積キャパシタ・モジュール１００を電気的に切断する能力を用いることによって、垂直堆積キャパシタ・モジュール１００のアレイの電気的に接続した部分すなわちアクティブに機能する部分内の漏れ電流のレベルを、所定のレベル未満に限定することができる。垂直堆積キャパシタ・モジュール１００のアレイは、半導体チップに埋め込んだデカップリング・キャパシタとして製造することができる。大きい漏れ電流を有する垂直堆積キャパシタ・モジュール１００の電気的切断は、製造後および使用前の試験中、あるいは計算システムにおける半導体チップの動作中に実行することができる。
【００１８】
キャパシタ・アセンブリ６は、垂直方向に相互の上または下にある少なくとも３つの導電プレートを用いることによって実施可能である。少なくとも３つの導電プレートの各々は、少なくとも１つのノード誘電体によって相互に分離されている。垂直堆積キャパシタ・モジュール１００におけるスイッチング・デバイス１４０は、第１の電力供給ノードから少なくとも２つのキャパシタを電気的に切断するように構成されている。スイッチング・デバイス１４０は、１つの端部上で第１の電力供給ノードに接続され、別の端部上で少なくとも３つの導電プレートの１つに接続されている。スイッチング・デバイス１４０は、電界効果トランジスタと、垂直堆積キャパシタ・モジュール１００内のキャパシタ・アセンブリ６を通る漏れ電流を検出するように構成されたセンサ・ユニットと、を含むことができる。
【００１９】
垂直堆積キャパシタ・モジュールのアレイは、垂直堆積キャパシタ・モジュール１００のｎｘｐアレイとすることができる。図１は垂直堆積キャパシタ・モジュールのアレイを５ｘ５アレイで示すが、ｎおよびｐの各々は１から１０，０００，０００までのいずれかの整数とすることができる。ただし、「アレイ」を形成するためにｎおよびｐの少なくとも一方が２よりも大きいことが条件である。垂直堆積キャパシタ・モジュール１００のアレイは複数の導電層を含み、これらがパターニングされてキャパシタ・アセンブリ６の各々における導電プレートを形成する。スイッチング・デバイス１４０が垂直堆積キャパシタ・モジュール１００を電気的に切断可能であることを確実とするために、垂直堆積キャパシタ・モジュール１００内の各導電プレートは、他の垂直堆積キャパシタ・モジュール１００の他の導電プレートから電気的に絶縁されている。
【００２０】
電力面（powerplane）として物理的に実施される第１の電力供給ノードは、スイッチング・デバイス１４０に接続されているが、キャパシタ・アセンブリ６には直接接続されていない。第１の電力供給ノードとキャパシタ・アセンブリ６との間にスイッチング・デバイス１４０を配置することによって、不良のキャパシタ・アセンブリ６が、電力供給系からオフに切り替えられた、すなわちスイッチング・デバイス１４０によって第１の電力供給ノードから電気的に切断された場合、寄生電気成分が最小限に抑えられる。第１の電力供給ノードは非ゼロ電圧電位を供給するノードとすることができ、第２の電力供給ノードは電気的接地とすることができる。あるいは、第１および第２の電力供給ノードの双方が非ゼロ電圧電位を供給することができるが、これは、第１の電力供給ノードからの非ゼロ電圧電位および第２の電力供給ノードからの非ゼロ電圧電位が異なることが条件である。
【００２１】
図２を参照すると、第２の例示的な構造の概略図が、本発明の第２の実施形態に従った垂直堆積キャパシタ・モジュール１００の第２のアレイを示している。第２の例示的な構造は、第１の例示的な構造における垂直堆積キャパシタ・モジュール１００の各々の内容を変更することによって、第１の例示的な構造から導出することができる。具体的には、第２の例示的な構造における各垂直堆積キャパシタ・モジュール１００は、少なくとも１つの第１の型のキャパシタ・モジュール４および少なくとも１つの第２の型のキャパシタ・モジュール８を含む。少なくとも１つの第１の型のキャパシタ・モジュール４の各々は、スイッチング・デバイス１４０およびキャパシタを含む。少なくとも１つの第２の型のキャパシタ・モジュール８の各々は、スイッチング・デバイス１４０および複数のキャパシタを含む。第１の型のキャパシタ・モジュール４と第２の型のキャパシタ・モジュール８との相違は、その中に含まれるキャパシタの数、すなわち単一のキャパシタが存在するか複数のキャパシタが存在するかである。
【００２２】
少なくとも１つの第１の型のキャパシタ・モジュール４および少なくとも１つの第２の型のキャパシタ・モジュール８の各々は、スイッチング・デバイス１４０を介して、「グローバルＶｄｄ」と標示された第１の電力供給ノードに電気的に接続されている。第２の型のキャパシタ・モジュール８は、第１の実施形態と同様に垂直方向に堆積された複数のキャパシタを含む。垂直堆積キャパシタ・モジュール１００の第１のアレイは、第１の実施形態と同様に、少なくとも一方向において繰り返されている。
【００２３】
各垂直堆積キャパシタ・モジュール１００は、第１の実施形態と同様に、第１の電力供給ノードと、「グローバルＶｓｓ」と標示された第２の電力供給ノードとの間に、並列接続で電気的に接続されている。垂直積層キャパシタ・モジュール１００における第１の型のキャパシタ・モジュール４または第２の型のキャパシタ・モジュール８内の漏れ電流によって、その中のスイッチング・デバイス１４０の回路要素のオフがトリガされた場合、スイッチング・デバイス１４０は、第１の型のキャパシタ・モジュール４または第２の型のキャパシタ・モジュールにおける単一のキャパシタまたは複数のキャパシタを自動的に切断するように構成されている。第１の型のキャパシタ・モジュール４および第２の型のキャパシタ・モジュール８におけるキャパシタの各々は、第１の電極１１０、第２の電極１２０、およびそれらの間に位置するノード誘電体を含む。第２の例示的な構造は、第１の例示的な構造と同一の機能性を提供することができると共に、粒度が高くなる。すなわち、各スイッチング・デバイス１４０が制御するキャパシタの数は、第１の例示的な構造におけるその数よりも少ない。
【００２４】
各垂直堆積キャパシタ・モジュール１００における少なくとも１つの第１の型のキャパシタ・モジュール４および少なくとも１つの第２の型のキャパシタ・モジュール８は、垂直方向に相互の上または下にある少なくとも３つの導電プレートを用いることによって実施可能である。少なくとも３つの導電プレートの各々は、少なくとも１つのノード誘電体によって相互に分離している。各スイッチング・デバイス１４０は、第１の電力供給ノードから少なくとも１つのキャパシタを電気的に切断するように構成されている。各スイッチング・デバイス１４０は、１つの端部上で第１の電力供給ノードに接続され、別の端部上で少なくとも３つの導電プレートの１つに接続される。各スイッチング・デバイス１４０は、電界効果トランジスタと、垂直堆積キャパシタ・モジュール１００内の第１の型のキャパシタ・モジュール４または第２の型のキャパシタ・モジュール８を通る漏れ電流を検出するように構成されたセンサ・ユニットと、を含むことができる。
【００２５】
垂直堆積キャパシタ・モジュール１００のアレイは、第１の実施形態と同様に、垂直堆積キャパシタ・モジュール１００のｎｘｐアレイとすることができる。電力面として物理的に実施される第１の電力供給ノードは、スイッチング・デバイス１４０に接続されているが、第１の型のキャパシタ・モジュール４にも第２の型のキャパシタ・モジュール８にも直接接続されていない。第１の電力供給ノードと第１の型のキャパシタ・モジュール４または第２の型のキャパシタ・モジュール８の一方との間にスイッチング・デバイス１４０を配置することによって、不良の第１の型のキャパシタ・モジュール４または不良の第２の型のキャパシタ・モジュール８が電力供給系からオフに切り替えられた場合、寄生電気成分が最小限に抑えられる。第１の実施形態と同様に、第１の電力供給ノードは非ゼロ電圧電位を供給するノードとすることができ、第２の電力供給ノードは電気的接地または非ゼロ電圧電位を供給するノードとすることができる。
【００２６】
図３を参照すると、第３の例示的な構造の概略図が、本発明の第３の実施形態に従った垂直堆積キャパシタ・モジュール１００の第３のアレイを示している。第３の例示的な構造は、第１または第２の例示的な構造における垂直堆積キャパシタ・モジュール１００の各々の内容を変更することによって、第１または第２の例示的な構造から導出することができる。具体的には、第３の例示的な構造における各垂直堆積キャパシタ・モジュール１００は、複数の第１の型のキャパシタ・モジュール４を含む。複数の第１の型のキャパシタ・モジュール４の各々は、スイッチング・デバイスおよびキャパシタを含む。このため、垂直堆積キャパシタ・モジュール１００における各キャパシタは、スイッチング・デバイス１４０によって第１の電力供給ノードから切断することができる。
【００２７】
第３の例示的な構造では、各キャパシタを個別に電力供給系から切断することができるので、第１および第２の例示的な構造と同一の機能性が提供されると共に粒度が高くなる。第３の例示的な構造は、第１および第２の実施形態において記載した方法を用いて製造し動作させることができる。
【００２８】
図４を参照すると、本発明の第４の実施形態に従った、垂直堆積キャパシタ・モジュール１００におけるスイッチング・デバイス１４０に使用可能である例示的な回路の概略図が示されている。
【００２９】
スイッチング・デバイス１４０は、Ｐ２と標示された電界効果トランジスタと、キャパシタＣを通る漏れ電流を検出するように構成されたセンサ・ユニット１４２と、を含む。第１の型のキャパシタ・モジュールは、スイッチング・デバイス１４０およびキャパシタを含むことができる。第２の型のキャパシタ・モジュールは、スイッチング・デバイス１４０およびキャパシタＣ、ならびにキャパシタＣと並列接続された追加のキャパシタを含むことができる。第１の実施形態の垂直堆積キャパシタ・モジュール１００は、スイッチング・デバイス１４０およびキャパシタＣを置き換える複数の並列接続のキャパシタを含むことができる。
【００３０】
センサ・ユニット１４２は、「Ｐ１」と標示されたトランジスタを含む。「Ｐ１」と標示されたトランジスタは第１のｐ型電界効果トランジスタとすることができ、「Ｐ２」と標示された電界効果トランジスタは第２のｐ型電界効果トランジスタとすることができる。第１および第２のｐ型電界効果トランジスタは、本明細書では「ノードＡ」と称する第１の電力供給ノードと、本明細書では「ノードＢ」と称するキャパシタＣの第１のノードとの間に、並列接続で接続されている。センサ・ユニット１４２は、「Ｐ２」と称するトランジスタのゲートに電圧を供給するように構成されている。Ｐ２と標示するトランジスタのゲートに供給される電圧は、キャパシタＣを通る漏れ電流の量によって決定される。
【００３１】
第２のｐ型電界効果トランジスタのドレインは電力供給ノードに直接接続され、第２のｐ型電界効果トランジスタのソースはキャパシタのノードに直接接続されている。第２のｐ型電界効果トランジスタは、第１のｐ型電界効果トランジスタよりもトランスコンダクタンスが小さく、これに応じて電流容量が大きい。センサ・ユニット１４２は、本明細書では「ノードＧ」と称するキャパシタＣの第２のノードと第２のｐ型電界効果トランジスタのゲートとの間に位置する直列接続の偶数のインバータを含む。例えば、直列接続の偶数のインバータは、「ＩＮＶ１」と標示された第１のインバータおよび「ＩＮＶ２」と標示された第２のインバータの直列接続とすることができる。更に、１つ以上のインバータを、「ＩＮＶ０」と標示されたインバータ等の少なくとも１つの別のインバータと組み合わせて、ラッチを形成することができる。
【００３２】
センサ・ユニット１４２は、第１のｐ型電界効果トランジスタのゲートに有限持続時間の信号パルスを供給するように構成されたパルス発生器１３３を含むことができる。パルスの持続時間は１ピコ秒から１０秒までとすることができ、典型的には１ナノ秒から１ミリ秒であるが、これよりも短いかまたは長い持続時間を用いることも可能である。この信号パルスは、信号パルスの持続時間中に第１のｐ型電界効果トランジスタをオンにし、ノードＡにおけるすなわち第１の電力供給ノードにおける電圧電位と実質的に同じ電圧電位を、ノードＢに印加する。
【００３３】
任意に、センサ・ユニット１４２は抵抗ＲＣを含むことができ、これはキャパシタＣの周囲に位置し、信号パルスの持続時間中にキャパシタＣの温度を上昇させるように構成されている。この機能性は、第１の電力供給ノードすなわちノードＡおよびＶｓｓと標示された第２の電力供給ノードの間に、ｎ型電界効果トランジスタとすることができる「Ｎ１」と標示された任意のトランジスタに抵抗ＲＣを直列接続で接続することによって、実施可能である。抵抗ＲＣが与える加熱によりキャパシタＣの温度が上昇すると、漏れ電流が大きくなる。Ｖｓｓは電気的接地とすることができ、または、第１の電力供給ノードにおける電圧電位とは異なる非ゼロ電圧電位とすることができる。トランジスタ「Ｎ１」のゲートはパルス発生器１３３に接続されている。トランジスタ「Ｎ１」は、信号パルスの持続時間中にオンとなる。
【００３４】
抵抗ＲＣは、キャパシタＣ（またはスイッチング・デバイス１４０に接続された複数のキャパシタ）に隣接して位置するヒータであり、キャパシタＣの漏れ率を高めて、電力供給系に対する悪影響が顕著に現れる前にキャパシタＣのオフへの切り換えを促進することができる。キャパシタＣと第１の電力供給ノードとの間で一時的な切断および永久的な切断を可能とするために、第１および第２のｐ型電界効果トランジスタ（「Ｐ１」および「Ｐ２」に相当する）を用いる。
【００３５】
第１のｐ型電界効果トランジスタ「Ｐ１」は、キャパシタＣを通る漏れ電流を検知するために用いられる。信号パルス「ｐ」の持続時間中、第１のｐ型電界効果トランジスタ「Ｐ１」は、「ＩＮＶ３」と標示されたインバータを介してオンとなる。信号パルスの持続時間中、キャパシタＣは、第１のｐ型電界効果トランジスタ「Ｐ１」を介して、「Ｖｄｄ」と標示された第１の電力供給ノードに接続されている。
【００３６】
キャパシタＣに漏れがない場合、ノードＧにおける電圧電位は、第２の電力供給ノードＶｓｓが提供する電圧と実質的に同一である。２つのインバータＩＮＶ１およびＩＮＶ２を介してフィードバック制御信号が形成され、これによって、第１のｐ型電界効果トランジスタ「Ｐ１」よりも電流容量が大きい第２のｐ型電界効果トランジスタ「Ｐ２」をオンとする。パルスがオフになった後でも、第２のｐ型電界効果トランジスタ「Ｐ２」は確実にオンのままである。
【００３７】
キャパシタＣに漏れがある場合、ノードＧにおける電圧電位は、第２の電力供給ノード「Ｖｓｓ」が供給する電圧電位から、第１の電力供給ノード「Ｖｄｄ」が供給する電圧電位へとドリフトする。これは、キャパシタＣが、ノードＢと第２の電力供給ノード「Ｖｓｓ」との間で直列接続の寄生配線抵抗「Ｒ」が積層された抵抗のようにふるまうからである。このため、ノードＧでは、第２の電力供給ノード「Ｖｓｓ」の電圧電位からの逸脱という形態で異常が発生する。ノードＧにおけるこの異常は、「ＩＮＶ２」と標示されたインバータにおいて状態の切り換えをトリガし、これによって第２のｐ型電界効果トランジスタ「Ｐ２」がオフとなる。「ＩＮＶ０」と標示されたインバータおよび「ＩＮＶ２」と標示されたインバータがラッチを形成するので、「ＩＮＶ１」と標示されたインバータからの出力はハイのままであり、第２のｐ型電界効果トランジスタ「Ｐ２」はオフとなり、第１の電力供給ノード「Ｖｄｄ」からキャパシタＣを電気的に切断する。信号パルス「ｐ」の持続時間の後、第１のｐ型電界効果トランジスタ「Ｐ１」もオフとなる。この時点で、キャパシタＣは第１の電力供給ノード「Ｖｄｄ」から電気的に完全に切断される。
【００３８】
本発明の第４の実施形態の回路は、第１、第２、および第３の実施形態のいずれかに従った半導体構造において具現化することができる。半導体構造はキャパシタ・モジュールのアレイを含み、キャパシタ・モジュールの各々は、キャパシタと、第１の電力供給ノード「Ｖｄｄ」に接続されたスイッチング・デバイス１４０と、を含む。第１のｐ型電界効果トランジスタ「Ｐ１」等のスイッチング・デバイス１４０の第１のコンポーネントは、キャパシタ・モジュールのアレイ中の１つのキャパシタ・モジュール内でオフとすることができる。キャパシタ・モジュール内のキャパシタＣを通る漏れ電流によって、キャパシタ・モジュール内の第２のｐ型電界効果トランジスタ「Ｐ２」等の第２のコンポーネントのオフがトリガされる。キャパシタＣにおける漏れ電流のために第２のコンポーネントがオフとなると、キャパシタ・モジュール内のキャパシタＣは第１の電力供給ノード「Ｖｄｄ」から電気的に切断される。
【００３９】
図５から図１５を参照すると、本発明の第５の実施形態に従った処理ステップ中の一連の第４の例示的な構造の垂直断面図が示されている。第４の例示的な構造は、図１の第１の例示的な構造におけるキャパシタ・アセンブリ６として組み込むことができるキャパシタ・アセンブリを含む。第４の例示的な構造を第１の例示的な構造に組み込む場合には、第４の例示的な構造を形成する前に、半導体基板（図示せず）の上面上に図１のスイッチング・デバイス１４０を製造する。スイッチング・デバイス１４０として機能する半導体デバイス上に誘電層（図示せず）を形成して電気的絶縁を提供した後、続けてスイッチング・デバイス上にキャパシタ・アセンブリを形成する。
【００４０】
図５を参照すると、垂直方向の２本の点線間の領域内に垂直堆積キャパシタ・モジュール１００が形成されている。垂直堆積キャパシタ・モジュール１００は、１次元アレイとして一方向に、または２次元アレイとして二方向に繰り返すことができる。垂直方向の２本の点線は、垂直堆積キャパシタ・モジュール１００と、本明細書に例示する垂直堆積キャパシタ・モジュール１００を取り囲む他の垂直堆積キャパシタ・モジュールとの間の境界を表す。
【００４１】
例えば第１の導電層をパターニングすることによって、第１のメタライゼーション・ステップで第１の導電プレート１０を形成する。第１の導電プレート１０は、Ｃｕ、Ｗ、Ｔａ、Ｔｉ、ＷＮ、ＴａＮ、ＴｉＮ、Ａｕ、Ａｇ、Ｓｎ、またはそれらの組み合わせ等の金属である。第１の導電プレート１０の横方向の長さは、垂直堆積キャパシタ・モジュール１００の外周内に限定されるので、垂直堆積キャパシタ・モジュール１００における第１の導電プレート１０は、近接した垂直堆積キャパシタ・モジュール（図示せず）における他の第１の導電プレート（図示せず）から電気的に絶縁されるようになっている。
【００４２】
第１のエッチ・ストップ層１２を形成して、この後に第１の導電プレート１０上に設けられるコンタクトの形成を容易にすることができる。第１のエッチ・ストップ層１２は、窒化シリコン、酸化シリコン、酸窒化シリコン、ＢＬｏＫ（ＴＭ）、ＮＢＬｏＫ（ＴＭ）、または導電材料のエッチング・プロセスを遅らせるために使用可能な他のいずれかの誘電材料とすることができる。例えば、第１のエッチ・ストップ層１２の材料は、ＣＶＤ窒化物、Ａｌ２Ｏ３、または異方性エッチング・プロセスにおいて一般に用いられるＣｌ２プラズマに対して耐性のある他のいずれかの材料とすることができる。
【００４３】
第１のノード誘電体１５を堆積し、この第１のノード誘電体１５の上に第２の導電層２０Ｌを堆積する。第１のノード誘電体１５は、窒化シリコンまたは高い誘電率（高ｋ）の誘電材料等の誘電材料である。高ｋ誘電材料は、誘電率が８．０よりも高い誘電金属酸化物材料とすることができる。高ｋ誘電材料は典型的に、金属および酸素、ならびに任意で窒素またはシリコンあるいはその両方を含む。例示的な高ｋ誘電材料は、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、それらのケイ酸塩、およびそれらの合金を含む。ｘおよびｙの値はそれぞれ１から３までとすることができる。高ｋ誘電材料は、例えば化学気相堆積（ＣＶＤ）、原子層堆（ＡＬＤ）、分子ビーム堆積（ＭＢＤ）、パルス・レーザ堆積（ＰＬＤ）、液体ミスト化学堆積（ＬＳＭＣＤ）等を含む当技術分野において周知の方法によって形成することができる。第１のノード誘電体の厚さは１ｎｍから５００ｎｍまでとすることができ、典型的には５０ｎｍから２００ｎｍまでであるが、これよりも小さいまたは大きい厚さも使用可能である。
【００４４】
第１のノード誘電体１５の上に第２の導電層２０Ｌを形成する。第２の導電層２０Ｌは、第１の導電プレート１０に使用可能ないずれかの材料とすることができる。第２のエッチ・ストップ層２２を形成して、この後に第２の導電層２０Ｌの残り部分上に設けられるコンタクトの形成を容易にすることができる。第２のエッチ・ストップ層２２は、第１のエッチ・ストップ層１２に使用可能ないずれかの材料とすることができる。第２の導電層２０Ｌの上に第１のフォトレジスト２７を塗布し、リソグラフィでパターニングして、第１のエッチ・ストップ層１２の一部の上にある領域に第１の開口を形成する。
【００４５】
図６を参照すると、第１のフォトレジスト２７をエッチ・マスクとして用いて第２の導電層２０Ｌをパターニングして第２の導電プレート２０が形成されている。第２の導電プレート２０は、第１のフォトレジスト２７の開口の領域に対応する領域に穴を含む単一の連続部分とすることができる。垂直堆積キャパシタ・モジュール１００の外周に沿って第２の導電層２０Ｌの材料を除去することで、垂直堆積キャパシタ・モジュール１００における第２の導電プレート２０が、近接した垂直堆積キャパシタ・モジュール（図示せず）における他の第２の導電プレート（図示せず）から電気的に絶縁されるようになっている。この後、例えばアッシングによって第１のフォトレスト２７を除去する。
【００４６】
図７を参照すると、第２の導電プレート２０上に第２のノード誘電体２５が形成されている。第２のノード誘電体２５は、第１のノード誘電体１５に使用可能ないずれかの材料とすることができる。第２のノード誘電体２５は、第１のノード誘電体１５と同一の方法を用いて形成可能である。第２のノード誘電体２５の厚さは、第１のノード誘電体１５の厚さの範囲内とすることができる。
【００４７】
図８を参照すると、第２のノード誘電体２５の上に第３の導電層３０Ｌが形成されている。第３の導電層３０Ｌは、第１の導電プレート１０に使用可能ないずれかの材料とすることができる。
【００４８】
図９を参照すると、第３の導電層３０Ｌの上に第２のフォトレジスト３７を塗布し、リソグラフィでパターニングして、第２のエッチ・ストップ層２２の一部の上にある領域に第２の開口が形成されている。第２のフォトレジスト３７をエッチ・マスクとして用いて第３の導電層３０Ｌをパターニングして、第３の導電プレート３０を形成する。第３の導電プレート３０は、第２のフォトレジスト３７の開口の領域に対応する領域に穴を含む単一の連続部分とすることができる。垂直堆積キャパシタ・モジュール１００の外周に沿って第３の導電層３０Ｌの材料を除去することで、垂直堆積キャパシタ・モジュール１００における第３の導電プレート３０が、近接した垂直堆積キャパシタ・モジュール（図示せず）における他の第３の導電プレート（図示せず）から電気的に絶縁されるようになっている。この後、例えばアッシングによって第２のフォトレジスト３７を除去する。
【００４９】
図１０を参照すると、第３の導電プレート３０の上に第３のノード誘電体３５が形成されている。第３のノード誘電体３５は、第１のノード誘電体１５に使用可能ないずれかの材料とすることができる。第３のノード誘電体３５は、第１のノード誘電体１５と同一の方法を用いて形成可能である。第３のノード誘電体３５の厚さは、第１のノード誘電体１５の厚さの範囲内とすることができる。
【００５０】
図１１を参照すると、第２および第３の導電プレート（２０、３０）ならびに第２および第３のノード誘電体（２５、３５）を形成するために用いた方法を繰り返し適用して、この後に追加の導電プレートおよび追加のノード誘電体を形成することができる。例えば、追加の導電プレートおよび追加のノード誘電体は、第４の導電プレート４０、第４のノード誘電体４５、第５の導電プレート５０、第５のノード誘電体５５、第６の導電プレート６０、第６のノード誘電体６５、第７の導電プレート、および第７のノード誘電体を含むことができる。
【００５１】
ノード誘電体の周囲の１対の近接した導電プレートが、キャパシタを構成する。例えば、第１の導電プレート１０、第１のノード誘電体１５、および第２の導電プレート２０が、第１のキャパシタＣ１を構成する。第２の導電プレート２０、第２のノード誘電体２５、および第３の導電プレート３０が、第２のキャパシタＣ２を構成する。第３の導電プレート３０、第３のノード誘電体３５、および第４の導電プレート４０が、第３のキャパシタＣ３を構成する。第４の導電プレート４０、第４のノード誘電体４５、および第５の導電プレート５０が、第４のキャパシタＣ４を構成する。第５の導電プレート５０、第５のノード誘電体５５、および第６の導電プレート６０が、第５のキャパシタＣ５を構成する。第６の導電プレート６０、第６のノード誘電体６５、および第７の導電プレート７０が、第６のキャパシタＣ６を構成する。付近の垂直堆積キャパシタ・モジュール（図示せず）の各々において、同様のキャパシタが形成される。
【００５２】
一般に、各垂直堆積キャパシタ・モジュール１００において、少なくとも３つの導電プレートおよび少なくとも１つのノード誘電体が、少なくとも２つのキャパシタを構成する。少なくとも３つの導電プレートの１つは、少なくとも２つのキャパシタの共通ノードである。少なくとも３つの導電プレートは垂直方向に相互の上または下にある。少なくとも３つの導電プレートは、少なくとも１つのノード誘電体によって相互に分離されている。典型的に、各垂直堆積キャパシタ・モジュール１００は、少なくとも第１のノード誘電体１５および第２のノード誘電体２５を含む。第１のノード誘電体１５は、少なくとも３つの導電プレートの中で第１の導電プレート１０の上面に接触し、少なくとも３つの導電プレートの中で第２の導電プレート２０の下面に接触する。第２のノード誘電体２５は、少なくとも３つの導電プレートの中で第２の導電プレート２０の上面に接触し、少なくとも３つの導電プレートの中で第３の導電プレート３０の下面に接触する。
【００５３】
図１２を参照すると、キャパシタ（Ｃ１〜Ｃ６）の堆積の上にパッシベーション層８０を形成することができる。パッシベーション層８０は、キャパシタ（Ｃ１〜Ｃ６）の堆積のパッシベーションを行う誘電材料を含む。例えば、パッシベーション層８０は窒化シリコンの層とすることができる。パッシベーション層８０の厚さは３ｎｍから５０ｎｍとすることができるが、これより小さいかまたは大きい厚さも使用可能である。パッシベーション層８０の上面上に第３のフォトレジスト８７を塗布し、リソグラフィでパターニングして、２つの開口を形成する。
【００５４】
図１３を参照すると、パッシベーション層８０、様々な導電プレート、および様々なノード誘電体を貫通して、第１のエッチ・ストップ層１２の上面または第２のエッチ・ストップ層２２の上面まで、第３のフォトレジスト７６のパターニングが転写されている。第１および第２のエッチ・ストップ層（１２、２２）の上面でエッチング・プロセスを停止することは、第１および第２のエッチ・ストップ層（１２、２２）の材料に対して選択的な、典型的に異方性の反応性イオン・エッチであるエッチ・プロセスを選択することによって実施可能である。
【００５５】
図１４を参照すると、異なるエッチング化学作用によって別のエッチングを実行して、第１および第２のエッチ・ストップ層（１２、２２）がエッチングされて、第１および第２の導電プレート（１０、２０）の上面が露出している。
【００５６】
図１５を参照すると、垂直堆積キャパシタ・モジュール１００の２つの空隙に導電材料が充填され、その後にパッシベーション層８０を化学機械研磨（ＣＭＰ）またはリセス・エッチングの停止層として用いて平坦化が行われている。２つの空隙に充填された導電材料は、第１の電力供給側バイア構造８２および第２の電力供給側バイア構造８４を形成する。近接した垂直堆積キャパシタ・モジュール（図示せず）において、追加の電力供給側バイア構造を同時に形成する。
【００５７】
パッシベーション層８０の上に金属材料を堆積し、この金属材料をパターニングすることによって、第１の電力供給側プレート８６および第２の電力供給側プレート８８を形成することができる。第１の電力供給側プレート８６は、図１において「グローバルＶｄｄ」と標示した第１の電力供給ノードの機能を実行することができ、第２の電力供給側プレート８８は、図１において「グローバルＶｓｓ」と標示した第２の電力供給ノードの機能を実行することができる。
【００５８】
第５の例示的な構造の単位面積当たりの容量は、従来技術の構造によって可能である容量よりも大きくすることができる。例えば、様々なノード誘電体が１００ｎｍの厚さを有する高ｋ誘電材料を用いた場合、および垂直方向に１０のキャパシタを堆積した場合、第５の例示的な構造の単位面積当たりの容量は約０．２６ｎＦ／μｍ２とすることができる。
【００５９】
図１６から図１８を参照すると、本発明の第６の実施形態に従った第５の例示的な構造が示されている。図１６は垂直断面図であり、図１７は、明確さのために第２の電力供給側プレート８８を除去した上面図であり、図１８は、第１の導電プレート１０、第３の導電プレート３０、および第５の導電プレート５０の俯瞰図である。
【００６０】
第５の例示的な構造は、図５の第１のエッチ・ストップ層１２に対応する領域において構造をパターニングしないことによって、第４の例示的な構造から導出することができる。１つおきのレベルに位置する導電プレートをパターニングして、横方向に突出した部分を含ませることができる。例えば、第１の導電プレート１０は第１の横方向に突出した部分１１を含み、第３の導電プレート３０は第２の横方向に突出した部分３１を含み、第５の導電プレート５０は第３の横方向に突出した部分５１を含む。図１８の点線の面は、第１、第２、および第３の横方向に突出した部分（１１、３１、５１）がそれぞれ第１、第３、および第５の導電プレート（１０、３０、５０）の残り部分に隣接する境界に対応する垂直面を表す。
【００６１】
図１９を参照すると、本発明の第７の実施形態に従った第６の例示的な構造が示されている。第６の例示的な構造は第５の例示的な構造を含むことができる。第６の例示的な構造を用いて、図２および図３の第２および第３の例示的な構造における垂直堆積キャパシタ・モジュール１００の要素を形成することができる。
【００６２】
第６の例示的な構造は、半導体基板１５０上に形成された電界効果トランジスタを含むことができる複数のスイッチング・デバイス１４０を含む。第６の実施形態と同様に導電プレートおよびノード誘電体を形成して、第１、第３、および第５の導電プレート（１０、３０、５０。図１６から図１８を参照）を形成することができる。第１、第３、および第５の導電プレート（１０、３０、５０）は、それぞれ第１、第２、および第３の横方向に突出した部分（１１、３１、５１）を含む。
【００６３】
第１のキャパシタ側バイア構造９１は、第１のスイッチング・デバイス１４０Ａの１つのノードに接触するように形成されている。第１のキャパシタ側バイア構造９１は、第１の導電プレート１０の形成前に材料積層において第１のバイア空隙をスイッチング・デバイス１４０Ａの上面まで延出するように形成し、この後で第１のバイア空隙に導電材料を充填することによって形成可能である。第１のキャパシタ側バイア構造９１の上面上に直接第１の導電プレート１０の第１の横方向に突出した部分１１を形成することによって、第１のキャパシタ側バイア構造９１は第１の横方向に突出した部分１１の下面に接触することができる。第２のキャパシタ側バイア構造９３は、第２のスイッチング・デバイス１４０Ｂの１つのノードに接触するように形成されている。第３のキャパシタ側バイア構造９５は、第３のスイッチング・デバイス１４０Ｃの１つのノードに接触するように形成されている。第２および第３のキャパシタ側バイア構造（９３、９５）は、第１のキャパシタ側バイア構造９１を形成するために用いたものと同様の方法を用いて形成可能である。第２のキャパシタ側バイア構造９３は、第２の横方向に突出した部分３１の下面に接触することができる。第３のキャパシタ側バイア構造９５は、第３の横方向に突出した部分５１の下面に接触することができる。必要に応じて、追加のキャパシタ側バイア構造を形成することができる。
【００６４】
第１、第２、および第３のキャパシタ側バイア構造（９１、９３、９５）は、図２および図３におけるスイッチング・デバイス１４０と第１の電極１１０との間の電気的接続に対応する。第１、第３、および第５の導電プレート（１０、３０、５０）の各々は、図２および図３の第１の電極１１０に対応する。図１９における垂直断面の平面から横方向にずれた第２の導電プレート２０、第４の導電プレート４０、および第６の導電プレート６０を点線で示して、スイッチング・デバイス１４０ならびに第１、第２、および第３の横方向に突出した部分（１１、３１、５１）に対する垂直方向の位置を表す。第２、第４、および第６の導電プレート（２０、４０、６０）の各々は、図２および図３の第２の電極１２０に対応する。
【００６５】
各垂直堆積キャパシタ・モジュール１００内で、第１、第２、および第３のスイッチング・デバイス（１４０Ａ、１４０Ｂ、１４０Ｃ）の各々の他のノードに接触するように、第１の型の電力供給側バイア構造９０を設けることができる。第１の型の電力供給側プレート８９は、垂直堆積キャパシタ・モジュール１００における第１の型の電力供給側バイア構造９０および他の垂直堆積キャパシタ・モジュールにおける他の第１の型の電力供給側バイア構造に接触するように設けることができる。第１の型の電力供給側プレート８９は、第５および第６の実施形態と同一とすることができるパッシベーション層８０の上に形成可能である。第１の型の電力供給側プレート８９は、図２および図３において「グローバルＶｄｄ」と示される第１の電力供給側ノードを具現化する。
【００６６】
各垂直堆積キャパシタ・モジュール１００内で、第２、第４、および第６の導電プレート（２０、４０、６０）に接触するように、第２の型の電力供給側バイア構造（図示せず）を設けることができる。第２の型の電力供給側バイア構造は、図１６および図１７における第６の例示的な構造の第２の電力供給側バイア構造８４と同一の構造を有することができる。第２の型の電力供給側プレート（図示せず）は、垂直堆積キャパシタ・モジュール１００における第２の型の電力供給側バイア構造および他の垂直堆積キャパシタ・モジュールにおける他の第２の型の電力供給側バイア構造に接触するように設けることができる。第２の型の電力供給側プレートは、パッシベーション層８０の上に形成可能である。例えば、第２の型の電力供給側プレートは、図１６および図１７における第６の例示的な構造の第２の電力供給側プレート８８と同一の構造を有することができる。第２の型の電力供給側プレートは、図２および図３において「グローバルＶｓｓ」と示される第２の電力供給側ノードを具現化する。
【００６７】
第１の導電プレート１０、第２の導電プレート２０、およびそれらの間の第１のノード誘電体（図示せず）の組み合わせが、第１のキャパシタＣ１を構成する。第２の導電プレート２０、第３の導電プレート３０、およびそれらの間の第２のノード誘電体（図示せず）の組み合わせが、第２のキャパシタＣ２を構成する。第３の導電プレート３０、第４の導電プレート４０、およびそれらの間の第３のノード誘電体（図示せず）の組み合わせが、第３のキャパシタＣ３を構成する。第４の導電プレート４０、第５の導電プレート５０、およびそれらの間の第４のノード誘電体（図示せず）の組み合わせが、第４のキャパシタＣ４を構成する。第５の導電プレート５０、第６の導電プレート６０、およびそれらの間の第５のノード誘電体（図示せず）の組み合わせが、第５のキャパシタＣ５を構成する。
【００６８】
第１のキャパシタＣ１、第２のキャパシタ側バイア構造９１、および第１のスイッチング・デバイス１４０Ａの組み合わせが、図２および図３における第１の型のキャパシタ・モジュール４を構成する。第２のキャパシタＣ２、第３のキャパシタＣ３、第２のキャパシタ側バイア構造９３、および第１のスイッチング・デバイス１４０Ｂの組み合わせが、図２における第２の型のキャパシタ・モジュール８を構成する。第４のキャパシタＣ４、第５のキャパシタＣ５、第３のキャパシタ側バイア構造９５、および第３のスイッチング・デバイス１４０Ｃの組み合わせが、図２における別の第２の型のキャパシタ・モジュール８を構成する。
【００６９】
スイッチング・デバイス１４０の各々は、１つの端部上で第１の電力供給ノードに、他の端部上で第１、第３、および第５の導電プレート（１０、３０、５０）の１つに、電気的に接続されている。垂直堆積キャパシタ・モジュール１００の組み立て動作の間、キャパシタ・モジュール内の各スイッチング・デバイス（１４０Ａ、１４０Ｂ、１４０Ｃ）の各々において、図４における第１のｐ型電界効果トランジスタ「Ｐ１」等の第１のコンポーネントは周期的にオフになる。第１のコンポーネントがオフである間、キャパシタ・モジュール内のキャパシタを通る漏れ電流によって、キャパシタ・モジュール内で図４における第２のｐ型電界効果トランジスタ「Ｐ２」等の第２のコンポーネントのオフがトリガされる。キャパシタ・モジュール内の漏れのあるキャパシタは第１の電力供給ノードから電気的に絶縁され、これによって、第１および第２の電力供給ノードを含む電力供給系における漏れ電流を所定のターゲット・レベル未満に維持する。
【００７０】
本発明について、その好適な実施形態を参照して具体的に図示し記載したが、本発明の精神および範囲から逸脱することなく、形態および詳細において前述および他の変更を実施可能であることは、当業者には理解されよう。従って、本発明は記載し例示した形態および詳細に厳密に限定されるのではなく、添付の特許請求の範囲の範囲内に包含されることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2013506290.tif 000011
【図１０】
2013506290.tif 000012
【図１１】
2013506290.tif 000013
【図１２】
2013506290.tif 000014
【図１３】
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【図１４】
2013506290.tif 000016
【図１５】
2013506290.tif 000017
【図１６】
2013506290.tif 000018
【図１７】
2013506290.tif 000019
【図１８】
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【図１９】
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【手続補正書】
【提出日】平成24年3月26日(2012.3.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
キャパシタ・モジュールのアレイを含む半導体構造であって、前記キャパシタ・モジュールの各々が、
第１の電極、第２の電極、および前記第１の電極と前記第２の電極との間に位置する誘電材料を含むキャパシタと、
前記キャパシタを電力供給ノードから電気的に切断するように構成されたスイッチング・デバイスと、
を含む、半導体構造。
【請求項２】
前記スイッチング・デバイスが、電界効果トランジスタと、前記キャパシタを通る漏れ電流を検出するように構成されたセンサ・ユニットと、を含む、請求項１に記載の半導体構造。
【請求項３】
前記センサ・ユニットが前記電界効果トランジスタのゲートに電圧を供給するように構成されており、前記電圧が前記漏れ電流によって決定される、請求項２に記載の半導体構造。
【請求項４】
前記センサ・ユニットが第１のｐ型電界効果トランジスタを含み、前記電界効果トランジスタが第２のｐ型電界効果トランジスタであり、前記第１および第２のｐ型電界効果トランジスタが前記電力供給ノードと前記キャパシタの１つのノードとの間に並列接続で接続されている、請求項２に記載の半導体構造。
【請求項５】
前記第２のｐ型電界効果トランジスタのドレインが前記電力供給ノードに直接接続され、前記第２のｐ型電界効果トランジスタのソースが前記キャパシタの前記ノードに直接接続されている、請求項４に記載の半導体構造。
【請求項６】
前記センサ・ユニットが、前記キャパシタの別のノードと前記第２のｐ型電界効果トランジスタのゲートとの間に位置する直列接続の偶数のインバータを更に含む、請求項５に記載の半導体構造。
【請求項７】
前記第１のｐ型電界効果トランジスタのゲートに有限持続時間の信号パルスを供給するように構成されたパルス発生器を更に含む、請求項４に記載の半導体構造。
【請求項８】
前記センサ・ユニットが、前記キャパシタの周囲に位置する抵抗を更に含み、前記信号パルスの持続時間中に前記キャパシタの温度を上昇させるように構成されている、請求項７に記載の半導体構造。
【請求項９】
前記抵抗が、前記電力供給ノードと別の電力供給ノードとの間で直列接続で別のトランジスタに接続され、前記別のトランジスタのゲートが前記パルス発生器に接続されている、請求項８に記載の半導体構造。
【請求項１０】
垂直堆積キャパシタ・モジュールのアレイを含む半導体構造であって、前記垂直堆積キャパシタ・モジュールの各々が、
垂直方向に相互の上または下にあり、少なくとも１つのノード誘電体によって相互に分離された少なくとも３つの導電プレートを含む少なくとも２つのキャパシタと、
前記少なくとも２つのキャパシタを電力供給ノードから電気的に切断するように構成された少なくとも１つのスイッチング・デバイスと、
を含む、半導体構造。
【請求項１１】
前記少なくとも１つのノード誘電体が、
前記少なくとも３つの導電プレートの中の第１の導電プレートの上面および前記少なくとも３つの導電プレートの中の第２の導電プレートの下面に接触する第１のノード誘電体と、
前記少なくとも３つの導電プレートの中の前記第２の導電プレートの上面および前記少なくとも３つの導電プレートの中の第３の導電プレートの下面に接触する第２のノード誘電体と、
を含む、請求項１０に記載の半導体構造。
【請求項１２】
前記少なくとも１つのスイッチング・デバイスの各々が、１つの端部上で電力供給ノードに、別の端部上で前記少なくとも３つの導電プレートの１つに接続されている、請求項１０に記載の半導体構造。
【請求項１３】
前記少なくとも３つの導電プレートの少なくとも２つが横方向に突出した部分を有し、前記横方向に突出した部分の各々が前記横方向に突出した部分の他のいずれの上にも下にもなく、前記垂直堆積キャパシタ・モジュールの各々が、
前記少なくとも１つのスイッチング・デバイスの１つの１つのノードおよび電力供給側プレートに接触する少なくとも１つの電力供給側バイア構造と、
前記少なくとも１つのスイッチング・デバイスの別のノードおよび前記横方向に突出した部分の１つに接触する少なくとも１つのキャパシタ側バイア構造と、
を更に含む、請求項１０に記載の半導体構造。
【請求項１４】
前記垂直堆積キャパシタ・モジュールのアレイが半導体基板上に位置し、前記少なくとも１つのスイッチング・デバイスが半導体デバイスを含む、請求項１０に記載の半導体構造。
【請求項１５】
前記スイッチング・デバイスが、電界効果トランジスタと、前記少なくとも１つのノード誘電体を通る漏れ電流を検出するように構成されたセンサ・ユニットと、を含む、請求項１４に記載の半導体構造。
【請求項１６】
半導体構造を動作させる方法であって、
キャパシタ・モジュールのアレイを含む半導体構造を提供するステップであって、前記キャパシタ・モジュールの各々が、キャパシタと、電力供給ノードに接続されたスイッチング・デバイスと、を含む、ステップと、
前記キャパシタ・モジュールのアレイの中のキャパシタ・モジュール内の前記スイッチング・デバイスの１つの第１のコンポーネントをオンにするステップであって、前記キャパシタ・モジュール内のキャパシタを通る漏れ電流により前記キャパシタ・モジュール内の第２のコンポーネントのオフがトリガされ、これによって前記キャパシタ・モジュール内の前記キャパシタが前記電力供給ノードから電気的に絶縁される、ステップと、
を含む、方法。
【請求項１７】
前記コンポーネントが第１のｐ型電界効果トランジスタであり、前記別のコンポーネントが第２のｐ型電界効果トランジスタであり、前記第１および第２のｐ型電界効果トランジスタが、前記電力供給ノードと前記キャパシタ・モジュール内の前記キャパシタの１つのノードとの間に並列接続で接続されている、請求項１６に記載の方法。
【請求項１８】
前記第１のｐ型電界効果トランジスタのゲートに有限持続時間の信号パルスを印加するステップを更に含み、これによって前記第１のｐ型電界効果トランジスタがオンになる、請求項１７に記載の方法。
【請求項１９】
前記スイッチング・デバイスが、電界効果トランジスタと、前記漏れ電流を検出するように構成されたセンサ・ユニットと、を含み、前記センサ・ユニットが前記電界効果トランジスタのゲートに電圧を供給するように構成されており、前記電圧が前記漏れ電流によって決定される、請求項１６に記載の方法。
【請求項２０】
前記センサ・ユニットが、前記キャパシタ・モジュール内の前記キャパシタの周囲に位置する抵抗を含み、前記方法が、前記キャパシタ・モジュール内の前記キャパシタの温度を上昇させるステップを更に含み、これによって前記温度の前記上昇と共に前記漏れ電流が大きくなる、請求項１９に記載の方法。
【請求項２１】
半導体構造を製造する方法であって、
半導体基板上に少なくとも１つのスイッチング・デバイスを形成するステップと、
前記少なくとも１つのスイッチング・デバイスの１つのノードに接触する少なくとも１つのキャパシタ側バイア構造を形成するステップと、
前記半導体基板上に少なくとも３つの導電プレートおよび少なくとも１つのノード誘電体を形成するステップであって、前記少なくとも３つの導電プレートが垂直方向に相互の上または下にあり、前記少なくとも１つのノード誘電体によって相互に分離され、前記少なくとも３つの導電プレートの１つの横方向に突出した部分が前記少なくとも１つのキャパシタ側バイア構造に接触する、ステップと、
を含む、方法。
【請求項２２】
前記少なくとも１つのスイッチング・デバイスの別のノードに接触する少なくとも１つの電力供給側バイア構造を形成するステップと、
前記少なくとも１つの電力供給側バイア構造に接触する電力供給側プレートを形成するステップと、
を更に含む、請求項２１に記載の方法。
【請求項２３】
前記半導体基板の上に第１の導電プレートを形成するステップと、
前記第１の導電プレートの上面上に第１のノード誘電体を形成するステップと、
前記第１のノード誘電体の上面上に第２の導電プレートを形成するステップと、
前記第２の導電プレートの上面上に第２のノード誘電体を形成するステップと、
前記第２のノード誘電体の上面上に第３の導電プレートを形成するステップと、
を更に含み、前記少なくとも３つの導電プレートが前記第１、第２、および第３の導電プレートを含み、前記少なくとも１つのノード誘電体が前記第１および第２のノード誘電体を含む、請求項２１に記載の方法。
【請求項２４】
前記第１および第２のノード誘電体が８．０よりも高い誘電率を有する誘電金属酸化物材料を含み、前記少なくとも３つの導電プレートおよび少なくとも１つのノード誘電体が少なくとも２つのキャパシタを構成し、前記少なくとも３つの導電プレートの１つが前記少なくとも２つのキャパシタの共通ノードである、請求項２３に記載の方法。
【請求項２５】
前記少なくとも１つのスイッチング・デバイスが、電界効果トランジスタと、前記半導体基板上に形成された前記キャパシタを通る漏れ電流を検出するように構成されたセンサ・ユニットと、を含み、前記少なくとも２つのキャパシタが前記少なくとも１つのスイッチング・デバイスの上にある位置に形成されている、請求項２４に記載の方法。
【国際調査報告】
2013506290.tif 000022
2013506290.tif 000023