【事件の表示】
　特許第２７２１１５７号「半導体装置」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２７２１１５７号の特許を維持する。
【理由】
（１）手続の経緯
　特許出願　　　　　　昭和６２年　３月２６日
　特許権設定登録（第２７２１１５７号）
　　　　　　　　　　　平成　９年１１月２１日
　特許異議の申立て（申立人三洋電機株式会社）
　　　　　　　　　　　平成１０年　９月　３日
　取消理由通知　　　　平成１１年　２月２５日
　訂正請求　　　　　　平成１１年　４月２８日
　特許異議意見書　　　平成１１年　４月２８日
（２）訂正の適否
（２−１訂正発明）
　上記訂正請求は、特許請求の範囲１．「弗素を含むことにより低誘電率化した酸化珪素膜を層間絶縁膜、あるいは素子分離膜として用いていることを特徴とする半導体装置。」を「弗素を原子濃度で０．１〜２０％含み、弗素を含むことにより低誘電率化した酸化珪素膜を層間絶縁膜として用いていることを特徴とする半導体装置。」とし、従属形式の特許請求の範囲２．を削除し、同３．〜５．を、新たな従属形式の特許請求の範囲２．〜４．と訂正するものであり、明らかに特許請求の範囲の減縮を目的としたものである。他の訂正事項は、誤記の訂正を目的としたものである。そして、それらの訂正事項は実質上特許請求の範囲を拡張・変更するものでもなく、また願書に添付された明細書記載の範囲内である。
　訂正明細書の特許請求の範囲に係る発明（以下、訂正発明１という）は、その特許請求の範囲請求項（１）に記載されたとおりの次のものである。
「弗素を原子濃度で０．１〜２０％含み、弗素を含むことにより低誘電率化した酸化珪素膜を層間絶縁膜として用いていることを特徴とする半導体装置。」
（２−２）独立特許要件について
（２−２−１取消理由及び異議申立の概要）
　上記取消理由は本件特許は甲第２号証（特開昭６１−１６４２６６号公報）記載の発明と同一であるから、取り消されるべきであるというものである。
　異議申立人三洋電機株式会社は、甲第１号証（特開昭５８−２７３４２号公報）、甲第２号証（特開昭６１−１６４２６６号公報）を提出し、本件特許に係る発明は、甲第１号証又は甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであり、取り消されるべきと主張している。
（２−２−２判断）
（２−２−２−１甲号証記載の発明）
　甲第１号証は、半導体装置に関し、その特許請求の範囲には、「分離が望まれるシリコン基板の表面領域に溝を形成し、上記溝の表面を酸化して二酸化シリコン層を形成し、シリコンの熱膨張率に近い熱膨張率を有し且つ約１２００℃以下の軟化温度を有するガラスを上記基板表面に付着させ、加熱処理を行うことによって上記表面上の上記ガラスを流動させ上記溝を埋める工程を含む、シリコン基板に埋設誘電体分離領域を形成する方法」が記載され、表ＩＩには、ガラス番号４として、ＳｉＯ２が６７．８重量％、Ｆが０．８重量％である誘電体ガラス材料を用いることが記載されている。
　すなわち、甲第１号証には、弗素を原子濃度約３．７３％含む酸化珪素からなる誘電体ガラスをＣＶＤ法で形成し、これを埋設誘電体分離領域として用いている半導体装置が示されている。
　甲第２号証は、半導体装置に関し、第２頁左上欄第５行〜第９行には「従来、この様な問題解決のため、シリコンを基板とする半導体装置に絶縁膜として用いられているシリコン酸化膜に関し、酸化条件の最適化、あるいは化学的気相成長法によるシリコン酸化膜の適用等の試みがなされてきている。」と記載され、左下欄第２行〜第４行に「この発明は半導体基板上の絶縁膜中にフッ素原子を含有させる。これにより耐放射線の強化された半導体装置が得られる。」と記載され、第３頁左上欄第２０行〜右上欄第２０行に「ここで、第３図の様に、基板全面に四フッ化ケイ素をイオン注入１０６してフッ素の導入された素子分離用シリコン酸化膜１０５・ｂを形成する。この時、イオン注入エネルギーは素子分離用シリコン酸化膜１０５・ａ、シリコン酸化膜１０２、シリコン窒化膜１０３の膜厚を考慮し、不要のフッ素がシリコン基板１０１に注入されない様、任意に設定する。さらに、第４図に示した様にシリコン基板１０１の素子領域上にあるシリコン窒化膜１０３、シリコン酸化膜１０４を除去し、再びシリコン基板１０１全面に四フッ化ケイ素を３×１０１５ｃｍ−２程度イオン注入する。この時のイオン注入エネルギーは、素子領域でのイオン注入による損傷を低減するため２０ＫｅＶ程度以下に抑制し、注入イオンは斜め入射させることが望ましい。…続いて第５図に示した様に乾燥酸素雰囲気中で酸化を行い、フッ素の導入されたゲートシリコン酸化膜１０８を形成する。」と記載されている。
　シリコン基板１０１全面に四フッ化ケイ素を３×１０１５ｃｍ−２、２０ＫｅＶでイオン注入し、酸化したものは、フッ素が０．１から１３％含むと認められる。
　すなわち、甲第２号証には、弗素を０．１から１３％含む酸化珪素膜を有する素子分離用膜またはゲート絶縁膜が記載されている。
（２−２−２−２訂正発明との対比）
　上記甲第１、２号証には、訂正発明１の構成である「弗素を含むことにより低誘電率化した酸化珪素膜を層間絶縁膜として用いる」記載はない。そして、この構成により電極間の容量を低下することができるという顕著な効果を奏する。
　また、甲第１号証の埋設誘電体分離層は弗素を注入することで低誘電率化を図ることは示されておらず、甲第２号証のゲート絶縁膜も弗素を注入することで低誘電率化を図ることは示されていない。してみると、同じ絶縁膜といえども、上記の埋設誘電分離層ないしゲート絶縁膜を、本件発明の低誘電率化した層間絶縁膜として転用することが容易に想到できたとすることはできない。
（２−２−３）独立特許要件のまとめ
　よって、訂正発明１は、甲第１、２号証記載の発明と同一ともいえず、またそれらを組み合わせて容易に発明をすることができたとすることもできないので、独立して特許を受けることができるものである。
（２−３）訂正の可否のまとめ
　よって、上記平成１１年４月２８日付け訂正請求を認める。
（３）異議申立理由について
　上記（２−２）独立特許要件についてで検討したように、特許異議申立ての理由及び証拠によっては本件発明の特許を取り消すことはできない。
（４）まとめ
　また、他に本件発明に係わる特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年６月２日（１９９９．６．２）
【訂正の要旨】
　▲１▼明細書の特許請求の範囲を、特許請求の範囲の減縮を目的として、
「２．　特許請求の範囲
（１）　
弗素を原子濃度で０．１〜２０％含み、
（２）
（３）
（４）
　▲２▼明細書第３頁第８行目の「（発明
を
が
　▲３▼明細書第６頁第１２行目の「を
埋
堆
　▲４▼明細書第６頁第１７行目の「１００ｐ
ｍ
ｐ
　▲５▼明細書第７頁第２行目の「表面ｎ−型層４７を」を、誤記の訂正を目的として、「表面にｎ−型層４７を」と訂正する。
　▲６▼明細書第８頁第５行目の「Ｏｘｉ
−
Ｏｘｉｄａｔｉｏｎ
　▲７▼明細書第９頁第４行目の「全面リン」を、誤記の訂正を目的として、「全面
に
（５４）【発明の名称】
半導体装置
（５７）【特許請求の範囲】
（１）　
弗素を原子濃度で０．１〜２０％含み、
（２）
（３）
（４）
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
　本発明は、酸化珪素膜を改良した半導体装置に関する。
（従来の技術）
　従来より半導体装置の一つで、キャパシタとトランジスタを組み合わせて情報の記憶動作を行う装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓｒｅａｄ　ｗｒｉｔｅ　Ｍｅｍｏｒｙ）がある。この装置では通常キャパシタ電極と半導体基板との間に形成されるキャパシタ絶縁膜としてＳｉＯ２膜が用いられ、この例が特開昭５９−７２１６１号公報に開示されている。しかしながらＳｉＯ２膜にリン等が含まれると誘電率が高くなり配線容量が増大する欠点があった。
　その他に、従来例えば配線層間や素子分離用のＳｉＯ２膜においても膜の均一性や成長速度、結晶欠陥の発生の制御等の面で不十分であった。
（発明
が
　以上述べた従来の半導体装置の電極と半導体基板間あるいは電極と電極間との間、もしくは素子分離用等のＳｉＯ２膜は、リン等の混入により誘電率が高くなってしまったり、均一性や成長速度、結晶欠陥の抑制等が不十分である。
　本発明は上述した欠点を解消する半導体装置を提供することを目的とする。
［発明の構成］
（問題を解決するための手段）
　上述した目的を達成するために、本発明では半導体装置を構成する酸化珪素膜に弗素を含ませたことを特徴としている。
（作用）
　このような半導体装置では、絶縁膜として弗素を含む酸化珪素膜を用いているので、弗素を含まない酸化珪素膜に比べ比誘電率が小さく抑えることができる。特にＳｉＯ２分子数に対する弗素原子数の比率（弗素原子密度）が０．１〜２０％の場合に誘電率等の特性のすぐれた絶縁膜が得られる。
　さらに、この比率が１〜５％であれば、より大きな効果が得られる。
（実施例）
　以下、本発明の詳細を図示の実施例を用いて説明する。
　第１図は、本発明の第１の実施例に係わるＤＲＡＭセルの製造工程を示す断面図である。
　先ず、比抵抗１０Ω・ｃｍを有し、表面が（１００）面であるＰ型のシリコン基板１上に、素子間分離を行うための例えば熱酸化膜２を選択的に形成する（第１図（ａ））。
　次に、全面にＣＶＤ酸化膜３を堆積した後、パターンニングされたレジストをマスクとして、この膜をさらにパターンニングし、酸化膜３のマスクを設ける。この酸化膜３のマスク上から反応性イオンエッチングにより溝４を形成する。ついで酸化膜３を希釈弗酸によってエッチング除去する（第１図（ｂ））。
　さらに、全面を８００℃、５０％のアルゴンガスで希釈された乾燥酸素中で５分間酸化しその後、５０ｐｐｍの弗化窒素を酸化雰囲気中に添加し酸化を続け、さらに弗化窒素の添加を中止した後５分間酸化を追加してＭＯＳキャパシタ用酸化膜５を形成する。しかる後、通常のリン添加多結晶シリコンゲート電極６を形成する。
　従来の酸化膜を用いた場合は第２図（ａ）の容量電圧（Ｃ−Ｖ）特性に示すように、時定数の小さい界面準位が発生している。これに対し、本実施例の弗化窒素添加の酸化の前後に乾燥酸素中での酸化を行った場合のＣ−Ｖ特性は第２図（ｂ）に示すように界面準位が著しく減少していることが分かる。
　さらに第３図に示すように溝周辺長が５０ｍｍで電極面積が０．１平方ｍｍのＭＯＳキャパシタの酸化膜リーク電流を２桁減少させることができる。
　尚、本実施例では、酸化温度８００℃、弗化ガスを弗化窒素、またその添加量を５０ｐｐｍとしたが、添加ガスの種類と量を変更できる。要はシリコンの酸化が一定の供給律速で行われれば良い。
　第４図（ａ）〜（ｄ）は本発明の第２の実施例としてＤＲＡＭセルの製造工程を示す断面図である。先ず第４図（ａ）に示すように比抵抗１０Ω／ｃｍ程度のＰ型（１００）ジリコン基板４１に熱酸化膜４２を形成した後、ＣＶＤ窒化膜４３を
堆
ｐ
　この後、第４図（ｃ）に示すようにＣＶＤ窒化膜４３および熱酸化膜４２をエッチング除去し、露出したシリコン基板４１表面
に
　この実施例によれば素子分離領域に選択酸化により下地シリコン基板の結晶欠陥を少なく、かつ低誘電率の厚い酸化膜を容易に形成することができる。これによって絶縁特性の優れた素子分離が実現でき、また寄性ＭＯＳ容量の低下を図ることができる。したがってこの実施例によれば、信頼性の高い高集積化ＤＲＡＭを得ることができる。
　上記実施例では専らＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法について説明したが、ＬＯＣＯＳに限らず、素子分離領域に選択酸化により酸化膜を形成する工程を必要とする素子分離法に本発明を適用することができる。
　第５図は、本発明の第３の実施例として、半導体集積回路における二層の電極間の絶縁膜形成工程を示す断面図である。
　まず、シリコン基板５１全面に例えば熱酸化により酸化膜５２を形成し、さらに全面にリン、ヒ素或いはボロンをドーピングした０．４μｍ厚の多結晶シリコンを堆積した後、通常の写真食刻工程を経て第１の電極５３を形成する（第５図（ａ））。
　次に、全面に弗素を０．１％以上含むか、或いは比誘電率が３．８５以下であ
るＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）酸化膜５４を形成する。この膜厚は０．８μｍ以上が望ましいが、弗素の濃度に応じてさらに薄くすることも可能である（第５図（ｂ））。
　しかる後
に
　第１の電極と第２の電極を絶縁するＣＶＤ酸化膜は高濃度の弗素を含むため電極間の容量を低下することができ、さらに、可塑性が高いので、この膜の形成工程で比較的低温の熱工程を経ることによって表面で流動が生じ、表面形状をなだらかにできるため、上層の電極或いは配線を特性の劣化をきたすことなく容易に形成することができる。
　従って信頼性の高い高集積化した半導体集積回路装置を得ることができる。
　次に本発明の第４の実施例を説明する。
　先に述べた第３の実施例の弗素を含むＣＶＤ酸化膜のかわりに、予めシリコン酸化膜を形成した後、弗素イオンを注入することにより、弗素を含む酸化膜を形成する。この時のイオン注入条件はドーズ量１×１０１４ｃｍ−２程度で行う。この膜厚もやはり０．８μｍ以上であることが望ましいが、弗素濃度に応じてさらに薄くすることも可能である。
　本実施例では、弗素を含む酸化膜の特性は、先の弗素を含むＣＶＤ酸化膜と膜質が同一であるため、第２の実施例と同一の効果を得る。
　本発明は上記実施例に限られるものではない。例えば以上では専ら多結晶シリコン電極について説明したが、多結晶シリコンに限らず金属についても同様であり、更に、電極と配線間或いは配線と配線間等あらゆる層間絶縁膜について本発明を適用することができる。
　［発明の効果］
　本発明の構成により、特性のすぐれた絶縁膜を含む半導体装置を提供することができる。
【図面の簡単な説明】
　第１図は、本発明による半導体装置の第１の実施例の製造工程を示す断面図、第２図及び第３図は第１の実施例の効果を示す図、第４図は本発明の第２の実施例の製造工程を示す断面図、第５図は本発明の第３の実施例の製造工程を示す断面図である。
　１……シリコン基板、
　２……厚い素子分離用酸化膜、
　３……ＲＩＥマスク用酸化膜、
　４……シリコン溝、
　５……ＭＯＳキャパシタ用酸化膜、
　６……ゲート電極。