(57)【要約】  本発明は、第一半導体から作製される基板（１）上に形成された少なくとも一つのトランジスタを含むデバイスであって、トランジスタ（２０、２０’）それぞれは、ゲートと呼ばれるゲート電極（５）と、二つの導体電極（３、４）と、基板（１）に埋め込まれ、チャネル領域と呼ばれるチャネルを形成可能な領域を形成する、第二半導体から作製される井戸（２）と、二つの電極（３、４）から、及びチャネル領域からゲート（５）を離隔する絶縁層（６）と、を含み、チャネル領域が井戸（２）の内部に存在し、二つの導体電極（３、４）の内の少なくとも一つと直接の電気的接触をすることを特徴とするデバイスに関する。
2013543264.tif 000002
【特許請求の範囲】
【請求項１】
第一半導体材料の基板（１）上に少なくとも一つのトランジスタを有するデバイスであって、
トランジスタ（２０、２０’）それぞれが、ゲートと呼ばれるゲート電極（５）と、二つの導体電極（３、４）と、前記基板（１）に埋め込まれ、チャネル領域と呼ばれるチャネルを形成可能な領域を形成する第二半導体材料のアイランド（２）と、前記二つの電極（３、４）から、及び前記チャネル領域から前記ゲート（５）を離隔する絶縁層（６）と、を含み、
前記チャネル領域が、前記アイランド（２）の内側に存在し、且つ前記二つの導体電極（３、４）の内の少なくとも一つと直接の電気的接触をしていることを特徴とするデバイス。
【請求項２】
前記チャネル領域は、前記ソース電極（３）と呼ばれる前記二つの導体電極の内の一つと、一面で直接の電気接触をしており、前記ドレイン電極（４）と呼ばれる前記二つの導体電極の内の他方と、他の面で直接の電気的接触をしており、前記二つの導体電極（３、４）が前記ゲート（５）によって互いに離隔されている請求項１に記載のデバイス。
【請求項３】
前記導体電極（３、４）がアルミニウム、又は白金タイプの金属である請求項１又は２に記載のデバイス。
【請求項４】
前記第一半導体材料がシリコンであり、前記第二半導体材料がＳｉ１−ｘＧｅｘであり、ｘは０と１との間である請求項１から３の何れか一項に記載のデバイス。
【請求項５】
前記アイランド（２）が、前記基板（１）の主表面に対して垂直な方向に測定して、１ｎｍから６０ｎｍの高さ（ｈ）を有する請求項１から４の何れか一項に記載のデバイス。
【請求項６】
前記アイランドが、前記基板（１）の主表面に対して平行な面内で測定して、１０ｎｍから４００ｎｍの幅（Ｌ）を有する請求項１から５の何れか一項に記載のデバイス。
【請求項７】
前記基板（１）は半導体−オンーインシュレータタイプ（ＳＯＩ）である請求項１から６の何れか一項に記載のデバイス。
【請求項８】
複数のトランジスタ（２０、２０’）を含み、前記基板（１）内のトレンチ（２１）が、少なくとも二つのトランジスタを電気的に絶縁する請求項１から７の何れか一項に記載のデバイス。
【請求項９】
前記基板（１）が、略１０ｎｍ以下の厚さの半導体材料の上層（１．１）であり、フレキシブル基板（７５）上に存在する請求項１から８の何れか一項に記載のデバイス。
【請求項１０】
ａ）第一半導体材料の基板（１）の表面に空けられた、所定の深さ及び幅（Ｌ）を有する一以上の穴（７）を形成する段階と、
ｂ）穴（７）それぞれの中に第二半導体材料のアイランド（２）を形成する段階と、
ｃ）前記アイランド（２）それぞれで、前記アイランド（２）と直接の電気的接触をする第一導体電極（３）を少なくとも形成する段階と、
ｄ）前記アイランド（２）に直接の電気的接触をしているかいないかにかかわらず、前記アイランド（２）ごとに少なくとも一つの第二導体電極（４）を形成する段階と、
ｅ）前記アイランド（２）それぞれの、及び前記導体電極（３、４）それぞれの上部に、かつ前記基板（１）の前記表面上に、電気絶縁層（６）を堆積する段階と、
ｆ）前記アイランド上部に、前記絶縁層（６）によって前記アイランド（２）及び前記導体電極（３、４）から離隔された導電層（５）を堆積して、ゲート電極を形成する段階と、を連続して含む少なくとも一つのトランジスタを有するデバイスの製造方法。
【請求項１１】
前記第二電極（４）が前記アイランド（２）と直接の電気的接触をしている請求項１０に記載の製造方法。
【請求項１２】
段階ｂ）の前に、処理層（４１）と呼ばれる一層の単結晶シリコンを異方的に堆積する段階が行われ、段階ａ）で形成された前記穴が所定の形態を形成し、
前記処理層が、前記穴（７）を覆い、段階ａ）で形成されたものと実質的に同一の形態を有し、覆われた穴（４７）を含む新しい表面（４２）を形成する請求項１０又は１１に記載の製造方法。
【請求項１３】
段階ｂ）が、前記穴（７）の中にゲルマニウム単分子層を堆積する段階と、
穴（７）それぞれの中にゲルマニウムアイランド（２’）を形成する段階と、
前記ゲルマニウムアイランド（２’）中でシリコンの同時拡散をする段階と、を含む請求項１０から１２の何れか一項に記載の製造方法。
【請求項１４】
段階ｂ）の後に、少なくとも前記ゲルマニウムアイランド（２’）を覆う単結晶シリコンのキャッピング層（４８）を堆積する段階が行われる請求項１３に記載の製造方法。
【請求項１５】
少なくとも二つの隣接するトランジスタ（２０、２０’）の間にトレンチ（２１）が形成され、前記二つの隣接するトランジスタを部分的に絶縁し、前記トレンチ（２１）が固体材料を有さない、又は絶縁材料で満たされる請求項１０から１４の何れか一項に記載の製造方法。
【請求項１６】
前記基板（１）が、前記穴（７）が空けられた前記主表面（１０）を含む、ＳＯＩ基板と呼ばれる半導体−オン−インシュレータタイプの基板（１１）の表面層（１．１、７４）であり、段階ａ）若しくはｃ）の前に、又は前記トランジスタ（２０、２０’）の形成後に、前記表面層（１．１）がＳＯＩタイプの前記基板（１１）から離隔され、“フレキシブル基板”タイプと呼ばれるポリマー基板（７５）上へと接着される請求項１０から１５の何れか一項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタの分野に関する。上記トランジスタは、論理回路又は電子部品を形成するためにマイクロエレクトロニクスで一般的に用いられる。
【背景技術】
【０００２】
トランジスタは、ユーザーのニーズを開拓しているが、今以上の性能を目的として改善を受ける運命にある。
【０００３】
半導体基板で形成されるトランジスタは、基板表面上にゲートを含む。ゲートは、電気的な接触なしで、基板に存在するソースとドレインとの間に位置するチャネル領域と呼ばれる空間を覆う。加えて、ソース電極はソースと接触し、且つドレイン電極はドレインと接触する。半導体基板は、第一ドーパント密度で第一タイプのドーピングによってドープされる。ソース及びドレインは、第一ドーパント密度よりもさらに高いドーパント密度でドープされた半導体基板の領域によって形成される。好ましくは、ソース及びドレインは、第一タイプのドーピングと反対のタイプのドーピングを有する。
【０００４】
ソースとドレインとの間に、従ってゲートの下に、チャネル領域は第一ドーパント密度で第一タイプのドーピングによってドープされる。この領域は、ゲートと基板との間に所定のゲート電圧が印加される際に、ソースとドレインとの間にチャネルと呼ばれる導電性ゾーンを形成するために用いられるので、チャネル領域と呼ばれる。ソースとドレインとは、一般的にゲート幅と呼ばれる距離によって隔てられる。さらに、ゲートは、ゲート幅に対して実質的に垂直な方向に、基板表面の面に亘って区画された長さを有する。
【０００５】
特定の条件下では、ゲート電圧及びゲート幅に依存して、チャネルはソース及びドレインと電気的に接続する。その後、ソース電極とドレイン電極との間でキャリアの流れが生じ得る。
【０００６】
金属電極と半導体材料との間の電気的な接触で、ショットキー障壁と呼ばれるポテンシャル障壁が通常は形成される。ショットキー障壁は、電極と半導体材料との間でのキャリアの移動能力を制限する。それにもかかわらず、トランジスタの重要な特徴の内の一つは、キャリアの効果的な注入を可能にすることである。
【０００７】
基板の半導体材料内に挿入された高濃度にドープされた領域によってソース及びドレインが形成されることは、この問題を克服するものである。ドーピングは、半導体材料中の電荷キャリア量の増加、ショットキー障壁の除去、並びにソース及びドレイン電極と、対応する高濃度にドープされた領域との間での接触抵抗の低減を可能にする。従って、高濃度にドープされたソース及びドレインが用いられ、且つソースとドレインとの間の低濃度にドープされたチャネル領域が用いられる。このことは、ソース電極とソースとの間、ドレイン電極とドレインとの間、及びドレイン又はソースとチャネル領域との間でのショットキー障壁をそれぞれ低下させる。従って、低いショットキー障壁は、数キロオームから数十キロオームのオーダーで得られ得る。これは、マイクロエレクトロニクス技術又はナノエレクトロニクス技術を用いるトランジスタで一般的に容認できる。
【０００８】
トランジスタの性能レベルを増加するために、それぞれの技術世代で、トランジスタのゲート幅は先行技術世代と比べて減少される。より短いゲート幅は、より短いスイッチング時間とにつながる。
【０００９】
基板は、単位体積当たりのドーパント数を表す平均ドーパント密度を含む。ドーパントは基板内に、統計的に且つ厳密に均一でなく分布する。ゲートの長さ及び幅が数十ナノメートルまで減少すると、平均密度はもはや所定のチャネル領域内に含まれるドーパント数を表さなくなる。基板が複数の検査される体積に切られるならば、平均密度と比較した、上記体積内でのドーパント密度に関して、所定の標準偏差があるであろう。検査される体積が小さくなるほど、標準偏差は大きくなり、一部の体積は平均密度よりも高いドーパント密度を有し、且つ他の体積は上記平均密度よりも低いドーパント密度を有する。
【００１０】
上記体積が非常に小さいサイズのとき、少なくとも一つの基板体積が基板の他の一つの体積よりも２倍、５倍、１０倍、又はさらに大きいドーパント密度を有するような標準偏差になり得る。
【００１１】
これは上述の主張を表す例である。
―基板に一つだけ体積があるならば、その体積は平均ドーパント密度を有し、
―基板に多数の体積があり、数個の原子の面を有する原子のメッシュを形成するならば、多数の体積はドーパントを全く有さない、つまり密度がゼロである。同時に、他の体積は、基板の数個の原子を含むこれらの体積中に分散された一つのドーパント原子又は二つのドーパント原子を有する。そして、これら後者の体積は、平均密度よりも非常に高いドーパント密度を有する。
【００１２】
従って、ゲート寸法が小さいとき、チャネル領域は上述された小さい体積の寸法に近い寸法を有する。従って、隣接するチャネル領域間でのドーパント原子の密度の標準偏差は高くなる。一部のチャネル領域は他のチャネル領域よりも非常に多くのドーパントを有し得る。これは、二つの隣接するトランジスタのチャネル領域間の性能レベルにおいて、大きな変動を起こし始め得る。このことは特に、数ナノメートル又は１０ｎｍ〜２０ｎｍ、つまり原子数十個のオーダーのゲート寸法のために検証され得る。
【００１３】
この論理は、ゲート長が３０ｎｍ〜４０ｎｍに近い場合に有効のままである。標準偏差は前述の場合よりも小さい、且つあるチャネル領域から他の一つのチャネル領域へのドーパント密度における変動はより小さい。しかしながら、ここで再び、一部のチャネル領域は他のトランジスタに含まれる他のチャネル領域よりも多くのドーパントを有し得る。これはまた、一つの同一の基板上に形成されたトランジスタ間の性能レベルにおける変動を引き起こす。
【００１４】
従って、ゲートが小さいサイズの場合にドーパントを使用することは、一つのトランジスタから他の一つのトランジスタへの性能における変動を引き起こす。このことは、トランジスタの製造再現性を減少させ、且つ上記トランジスタの信頼性を低下させる。
【００１５】
ソース及びドレインは、ドーパントの局所的な埋め込みと、それに続くアニール作業中でのこれらのドーパントの拡散によって、一般的に形成される。このことは第二の問題を引き起こす。
【００１６】
単結晶中でのドーパントの拡散は統計的な現象でもあり、且つトランジスタの小さな寸法がドーパント密度の標準偏差に影響を与えることはこのアニーリング中にも見られる。従って、ここで再び、ゲートの小さな寸法が影響を有することがわかる。
【００１７】
２５ｎｍ、５０ｎｍ又は１００ｎｍより大きい幅のゲートを有する標準的なマイクロ電子トランジスタでは、拡散の間に一部のドーパント原子は、チャネル領域に限り、他のドーパント原子よりも遠くへランダムに拡散し得る。このことは、チャネル領域での少量のドーパント原子の局所的な追加へとつながる。所定の寸法のチャネル領域は平均密度に近いドーパント密度を有し、数個のドーパント原子の追加は、ドーパント密度を根本的に変更することはない。
【００１８】
しかしながら、ゲート寸法が十分に小さい場合、チャネル領域は非常に小さい体積を有する。チャネル領域それぞれでの原子の数を評価することは、非常に小さい体積を用いて基板をサンプリングすることを意味する。
【００１９】
従って、一つのチャネル領域から他の一つのチャネル領域までに、ドーパントの数に関して高い標準偏差が存在する。加えて、チャネル領域内に存在するドーパント原子それぞれは、上記チャネル領域内のドーパント密度に強い影響を有する。アニーリングによる拡散中に、ソース又はドレインから一部のドーパント原子が、トランジスタのチャネル領域内へと拡散するならば、それらは上記チャネル領域内のドーパント密度を大きく変更するであろう。その後、チャネル領域は、その初期ドーパント密度と比較して実質的に増加したドーパント及び電荷キャリア密度を有する。
【００２０】
従って、ソース及びドレインを形成するためのドーパントの使用は、一つのトランジスタから他の一つのトランジスタまでの性能における変動につながり得る段階のままである。従ってこれは、トランジスタの製造再現性を減少させ、且つそれらの信頼性を低下させる。
【００２１】
加えて、アニール作業は、初期の拡散プロファイルを超えるドーパントの拡散を引き起こすことに寄与するので、追加のアニール作業の使用は、ドーパント拡散段階の後に続く任意の他の段階で制限される。これらのアニール作業が制限されない場合、ソース及びドレインを形成するための、基板中に存在する一部のドーパントが拡散し、ソース及びドレインが互いに近づくというリスクがある。上記メカニズムは統計的なものであり、この拡散は一つのトランジスタから他の一つのトランジスタまで一様ではない。そのため、容易に制御可能なものではない。従って、一部のトランジスタは、隣接するトランジスタよりも減少されたゲート幅を有するであろう。
【００２２】
この問題、及び他の問題は当業者に知られており、且つ一部は文献で引用されている。
【００２３】
最後に、さらなる問題がある。トランジスタの寸法を減少させる際、ソース及びドレイン電極は、先行技術世代よりも小さなサイズである。このことは、先行技術世代と比較して、同一のドーパント濃度に対して増加した接触抵抗を有することにつながる。
【００２４】
最後に、ドーパントの拡散を引き起こすために必要なアニール作業は、強力な熱量につながる。この理由により、トランジスタの形成前にすでに存在する、熱量に敏感な構造体での適用に害を及ぼし得る。
【先行技術文献】
【非特許文献】
【００２５】
【非特許文献１】<<Ｖｅｒｓ  ｌａ  ｍｏｎｏｅｌｅｃｔｒｏｎｉｑｕｅ>>  ｂｙ  Ｊａｃｑｕｅｓ  Ｇａｕｔｉｅｒ，  ｓｉｍｕｌｔａｎｅｏｕｓｌｙ  ｐｕｂｌｉｓｈｅｄ  ｉｎ  Ｓｅｐｔｅｍｂｅｒ  １９９９  ｉｎ  ｔｈｅ  ｐｅｒｉｏｄｉｃａｌ  <<Ｓｉｇｎａｕｘ>>，  Ｎｕｍｂｅｒ  ９４  ａｎｄ  ｉｎ  <<Ｒｅｖｕｅ  ｄｅ  ｌ’ｅｌｅｃｔｒｉｃｉｔｅ  ｅｔ  ｄｅ  ｌ’ｅｌｅｃｔｒｏｎｉｑｕｅ，  ＲＥＥ>>，  Ｎｕｍｂｅｒ  ９
【発明の概要】
【発明が解決しようとする課題】
【００２６】
本発明の目的は、半導体基板上に形成されたトランジスタにおけるドーパントの統計的な存在に由来する問題を、低い接触抵抗を維持したままで克服することである。
【課題を解決するための手段】
【００２７】
従って、本発明はまずは、第一半導体材料の基板上に少なくとも一つのトランジスタを有するデバイスに関する。トランジスタはそれぞれ、ゲートと呼ばれるゲート電極、ソース電極及びドレイン電極と呼ばれる二つの導体電極、第二半導体材料のアイランド、並びに二つの電極及びアイランドからゲートを離隔する絶縁層を含む。アイランドは基板に埋め込まれ、且つチャネル領域と呼ばれる、チャネルを形成可能な領域を形成する。本発明によるデバイスは、チャネル領域がアイランドの内側にあり、且つ二つの導体電極と直接の電気的接触をしていることを特徴とする。
【００２８】
このように、電極の内の少なくとも一つに関して、電極とアイランドによって形成されるチャネル領域との間に、ソース又はドレインなどのドープされた領域がない。電子は、チャネル領域に限り、トンネル効果によって電極から流れることができる。
【００２９】
有利には、チャネル領域は、ソース電極と呼ばれる二つの導体電極の内の一つと、片側で直接の電気的接触をし、且つそれは、ドレイン電極と呼ばれる二つの導体電極の他のものと、他の片側で直接の電気的接触をしている。それは二つの離隔された電極に直接つながるので、アイランドは、高濃度にドープされたソース及びドレインゾーンの使用を必要としない、小さい寸法のトランジスタが形成されることを可能にする。従って、本発明によると、チャネル領域内で一つのトランジスタから他の一つのトランジスタまでに、ドーピングの変化を生み出すリスクがない。
【００３０】
好ましくは、導体電極は、アルミニウム又は白金タイプの金属である。加えて、第一半導体材料がシリコンであり、且つ第二半導体材料がＳｉ１−ｘＧｅｘで、ｘは０と１との間であることが好ましい。アルミニウム及びＳｉ１−ｘＧｅｘ（ＳｉＧｅ）のチャネル領域を組み合わせた利用は、電極とトランジスタに適したチャネル領域との間でのトンネル効果による導電を可能にすることが事実上観測されてきた。しかしながら、他の材料が用いられ得る。また、高いゲート電圧を印加する必要なく、ほどほどの抵抗で、電荷キャリアはＳｉＧｅ内を流れることが可能である。従って、一つの電極とチャネル領域との間で、及びチャネル領域と他の電極との間でトンネル効果による導電が生じるならば、電荷キャリアは一つの電極から他の電極まで流れることが可能である。
【００３１】
チャネル領域は、シリコンの基板表面上に埋め込まれた、ＳｉＧｅアイランド内に含まれる。電荷キャリアは、シリコン内に人工的なキャリアの蓄積をすることなく、弱くドープされた又はほとんどドープされていないシリコン内を、低抵抗で自由に流れることはできない。このような人工的な蓄積は、ゲートとシリコン基板との間に高い電圧を印加し、シリコン内に導電性チャネルを形成することによって、従来技術で得られる。本発明においてチャネルは、低いゲート電圧によってですら、ＳｉＧｅのアイランドに形成される。基板のシリコン内にキャリアの人工的な蓄積がないので、アイランドからシリコン基板へ向かうキャリアの流れはほんのわずか、又は全くない。従ってこのことは、一つのアイランドのトランジスタを、他の隣接するアイランドのトランジスタから実質的に隔離することを可能にする。特に、基板が完全に第二半導体材料、ここではＳｉＧｅから構成された場合よりも大きな絶縁が、異なるトランジスタ間に存在する。
【００３２】
アイランドは、基板の主表面に対して垂直な方向に測定して１ｎｍ〜６０ｎｍの高さを有し得る。また、基板の主表面に実質的に平行な平面方向に測定して１０ｎｍ〜４００ｎｍの平均直径、又は幅を有するアイランドを形成することが可能である。こうして、アイランドは小さいサイズで形成される。チャネル領域はアイランドに限定されるので、トランジスタのコアに存在するチャネル領域は、アイランド内部に含まれ、その結果、起こり得る任意の漏洩電流を制限する。
【００３３】
基板は、有利には、半導体−オン−インシュレータタイプであり、この場合、シリコン−オン−インシュレータ（ＳＯＩ）である。このことは、当業者に知られているように、非常に優れた質の表面層を得ること、及び漏洩電流を減少させることの両方を可能にする。
【００３４】
本発明によるデバイスは、複数のトランジスタを含み得る。そして、有利には、少なくとも二つの隣接するトランジスタを電気的に絶縁するために、基板内にトレンチを有し得る。このトレンチは、絶縁材料、例えばＳｉＯ２で満たされ得る。それはトランジスタそれぞれを完全に囲み得る。最後に、埋め込まれた絶縁層を備えるＳＯＩに基板がある場合、トレンチは、上記埋め込まれた絶縁層に限り、深さ方向に伸びることが可能である。
【００３５】
一部の場合、トランジスタを支える基板は、フレキシブル基板上に存在する半導体材料の上層である。上記上層は、約１０ｎｍ、５ｎｍ、３ｎｍ又は２ｎｍ以下の厚さを有し得る。
【００３６】
また、本発明は、本発明による少なくとも一つのトランジスタを有するデバイスの製造方法に関する。上記方法は、少なくとも以下の一連の段階を連続して含む。
ａ）第一半導体材料の基板表面に空けられた、所定の深さ及び幅を有する一以上の穴を形成する段階。
ｂ）穴それぞれで第二半導体材料内のアイランドを形成する段階。
ｃ）アイランドと直接の電気的接触をする少なくとも一つの第一導体電極を、それぞれのアイランド上に形成する段階。
ｄ）アイランドと直接の電気的接触をし得る又はしないこともある、少なくとも一つの第二導体電極を、アイランドごとに形成する段階。
ｅ）アイランドそれぞれ、及び導体電極それぞれの上側で、基板表面上に電気的絶縁層を堆積する段階。
ｆ）絶縁層によってアイランド及び導体電極から離隔された導体層を、アイランドの上側に堆積し、ゲート電極を形成する段階。
【００３７】
第二電極の形成は、第一電極を形成するための段階と同時に実施され得る。そして、第二電極は好ましくはアイランドと直接の電気的接触をしている。
【００３８】
有利には、段階ｂ）の前に、処理層と呼ばれる単結晶シリコンの薄層を堆積するための段階が行われる。段階ａ）で形成される穴は所定の形態となり、且つ処理層は穴を覆い、段階ａ）で形成されたものと実質的に同一形態を有する新たな表面を形成する。しかしながら、上記処理層は、段階ａ）で形成された穴の側壁に、穴の底部での厚さよりも薄い厚さを有し得、その結果、穴の初期形態が緩和される。穴を形成する段階は、穴の表面上に界面欠陥を生成するエッチングを含み得る。処理層はその後、これらの欠陥を隠し、欠陥のない新しい表面を得ることができる。
【００３９】
本発明による一つの方法では、アイランドを形成するための段階ｂ）は、それぞれの穴の中にシリコン−ゲルマニウムアイランドを形成するための、一以上のゲルマニウムの単分子層の堆積を含み得る。シリコン−ゲルマニウムアイランドは、穴の中でゲルマニウム単分子層を集中及び凝集させることによって形成される。同時に、上記ゲルマニウムアイランドの形成が進行中に、シリコンはゲルマニウムアイランド内を拡散し、これにより、穴それぞれの中にＳｉ１−ｘＧｅｘアイランドを形成することが可能となる。
【００４０】
有利には、ゲルマニウム単分子層の堆積に続いて、有利には単結晶シリコンで、キャッピング層の堆積が行われ、シリコン−ゲルマニウムアイランドを覆う。二つの隣接するトランジスタを部分的に絶縁するために、少なくとも二つの隣接するトランジスタ間にトレンチを形成することが可能であり、トレンチは任意の固体材料を有さない、又は絶縁材料で満たされている。
【００４１】
さらに有利には、基板は、ＳＯＩ基板と呼ばれる、半導体−オン−インシュレータタイプの基板の半導体材料の表面層であり得、穴が空けられた表面を含む。上記表面層は、段階ａ）若しくはｃ）の前、又は段階ｆ）の後に、上記ＳＯＩ基板から離隔され、“フレキシブル基板”タイプと呼ばれるポリマー基板に接着される。
【図面の簡単な説明】
【００４２】
【図１】本発明による、単一のトランジスタを有するデバイスを示す。
【図２】本発明による、トレンチで離隔された少なくとも三つのトランジスタを備えるデバイスを示す。
【図３Ａ】本発明による、アイランドを形成する方法を図示する。
【図３Ｂ】本発明による、アイランドを形成する方法を図示する。
【図３Ｃ】本発明による、アイランドを形成する方法を図示する。
【図３Ｄ】本発明による、アイランドを形成する方法を図示する。
【図３Ｅ】本発明による、アイランドを形成する方法を図示する。
【図３Ｆ】本発明による、アイランドを形成する方法を図示する。
【図４Ａ】本発明によるアイランドの形成の詳細を示す。
【図４Ｂ】本発明によるアイランドの形成の詳細を示す。
【図４Ｃ】本発明によるアイランドの形成の詳細を示す。
【図４Ｄ】本発明によるアイランドの形成の詳細を示す。
【図５Ａ】異なる形状のアイランドの断面図を示す。
【図５Ｂ】異なる形状のアイランドの断面図を示す。
【図５Ｃ】異なる形状のアイランドの断面図を示す。
【図６Ａ】本発明によるデバイスがアイランドから形成可能である、本発明による方法を示す。
【図６Ｂ】本発明によるデバイスがアイランドから形成可能である、本発明による方法を示す。
【図６Ｃ】本発明によるデバイスがアイランドから形成可能である、本発明による方法を示す。
【図６Ｄ】本発明によるデバイスがアイランドから形成可能である、本発明による方法を示す。
【図７Ａ】フローティング基板を形成し、それをフレキシブル基板に接着する多様な段階を示す。
【図７Ｂ】フローティング基板を形成し、それをフレキシブル基板に接着する多様な段階を示す。
【図７Ｃ】フローティング基板を形成し、それをフレキシブル基板に接着する多様な段階を示す。
【図８Ａ】本発明によるトランジスタの製造、及びフレキシブル基板上へのその接着を示す。
【図８Ｂ】本発明によるトランジスタの製造、及びフレキシブル基板上へのその接着を示す。
【図９Ａ】フレキシブル基板上へのフローティング基板の接着、及び上記接着されたフローティング基板上への、本願発明によるトランジスタの製造を示す。
【図９Ｂ】フレキシブル基板上へのフローティング基板の接着、及び上記接着されたフローティング基板上への、本願発明によるトランジスタの製造を示す。
【図９Ｃ】フレキシブル基板上へのフローティング基板の接着、及び上記接着されたフローティング基板上への、本願発明によるトランジスタの製造を示す。
【発明を実施するための形態】
【００４３】
本発明はより良く理解され、その他の詳細、利点及び特徴は、非限定的な例として与えられた以下の記載を読むことで、且つ以上の添付図を参照することで明らかになるであろう。
【００４４】
異なる図における同一の、類似の、又は同等の部分は、各図の理解を促進するために同一の参照番号が振られる。
【００４５】
図をより読みやすくするために、図に示された異なる部分は、同一の縮尺で描かれる必要はない。
【００４６】
本発明のデバイスの異なる実施例を示す図は、例として与えられるものであり、限定するものではない。
【００４７】
第一に、本発明は、ソース電極及び／又はドレイン電極が、ソースとドレインとの間にチャネルを形成する、半導体材料の領域と直接接触しているトランジスタに関する。本発明によると、このアセンブリの接触抵抗は十分に小さく、上記トランジスタの機能を容認できる。
【００４８】
第二に、本発明は、上記トランジスタを含むデバイスに関する。説明の残りの部分では、孤立したトランジスタが特に議論される場合を除いて、トランジスタは単独のものとして考えられるのではなく、本発明によるデバイスに含まれるものとして考えられるであろう。
【００４９】
最後に、本発明によるトランジスタを製造可能な、好ましい方法が記載されるであろう。
【００５０】
金属電極と半導体材料との間での接触の際に、ショットキー障壁によって、例えば数メガΩの値を有する、一般的に非常に高いアクセス抵抗が存在する。このため、それぞれ“ソース”であるドレインソース電極と、“ドレイン”であるドレイン電極と、高濃度にドープされた半導体材料の領域から形成されるチャネル領域と、の間で二つの中間ゾーンを含むように、トランジスタは製造される。
【００５１】
本発明は、小さいサイズのドープされたゾーンを形成する際に生じる問題、及び上述のようにそれらの性能レベルを低下させるそれらの問題を、ソース及びドレインが回避する手間を省くことを提案する。
【００５２】
本発明によるデバイスが図１に示される。
【００５３】
本発明のデバイスは、場合によって且つ好ましくは、“半導体−オン−インシュレータ”タイプの、又は好ましくは“シリコン−オン−インシュレータ”タイプ（ＳＯＩ）の基板１１の表面層１．１である、基板１上に形成される。上記基板１は、少なくとも一つのトランジスタ２０を含む主表面１０を有し、主表面１０は第一半導体材料であり、好ましくはシリコンである。ＳＯＩタイプの基板は、ＳＯＩ基板に機械的強度を与える、半導体材料のメイン基板１．３の絶縁材料１．２の層によって離隔された、第一半導体材料から成る表面層１．１を含む。表面層１．１は好ましくは、厚さが薄く、例えば約１００ｎｍ、約５０ｎｍ、又は２０ｎｍ未満である、又は１ｎｍに近い。表面層１．１の厚さが薄くなるほど、トランジスタ２０はより高い並列抵抗を有するであろう。このことは、トランジスタのオフ状態でのソースとドレインとの間の残留電流が有利に弱められ、且つ二つの隣接するトランジスタ間の漏洩電流がほとんどなくなるであろうことを意味する。
【００５４】
トランジスタ２０は、第二タイプの半導体材料のアイランド２、ソース電極３、及びドレイン電極４を含む。アイランド２は、基板１の主表面１０に好ましくは埋め込まれている。
【００５５】
アイランド２は、少なくともソース電極３と、一端を介して直接の電気的接触をしている。好ましくは、アイランド２は追加でドレイン電極４と直接の電気的接触をしている。アイランド２は好ましくはＳｉＧｅである。電極３及び４は金属性であり得、且つ有利にはアルミニウム若しくは他の一つの金属、又は金属合金であり得る。
【００５６】
説明の残りの部分では、特に記載されない場合、基板１、つまりＳＯＩタイプの基板１１の表面層１．１はシリコンであり、アイランド２はＳｉＧｅであり、並びにソース電極３及びドレイン電極４はアルミニウムである、とみなされる。しかしながら、さらに記載されるような本発明によるデバイスに含まれるトランジスタを形成するために、他の材料が用いられ得る。
【００５７】
アイランド２及び上記の二つの電極３、４は、ゲート５と呼ばれるゲート電極によって離隔され、ゲート酸化物とも呼ばれる絶縁層６によって、電気的に絶縁する。説明の残りの部分では、二つの電極に言及する際、二つの電極とはソース電極３及びドレイン電極４を指し、ゲート電極５を指すものではないであろう。後者は単に“ゲート５”として参照されるであろう。
【００５８】
ゲート５は、ソース電極３とドレイン電極４との間に存在する、基板１の全ての場所の反対側に、特に二つの電極３、４の間に存在するアイランド２の全ての場所の反対側に延びる。アイランド２のこの部分は、二つの電極３、４の間に位置し、チャネル領域を形成する。単純化のため、説明の残りの部分では、全てのアイランド２はチャネル領域を形成するとみなされる。
【００５９】
動作中において、ゲート５と電極３、４との間に異なる電位を印加することが可能である。このことは、チャネル領域内に高い電圧勾配を引き起こし、アイランド２におけるキャリアの蓄積へとつながり得、それによってソース電極３とドレイン電極４との間のアイランド２に導電性チャネルを形成し得る。
【００６０】
トランジスタ２０のチャネルは、基板１にではなく、アイランド２に形成される。従って、基板１で任意の特定のドーピングをしようとする必要はない。そのため、基板１、つまりＳＯＩタイプの基板１１が用いられるならば表面層１．１は、任意のドーピングを有さないことがある。上記のようにドーピングを有さないことは、基板１の製造を単純化することが可能である。加えて、小さなサイズのトランジスタが製造される際、基板１のドーピングに起因する統計的な効果は、トランジスタ２０の性能に影響を有し得ることはない。
【００６１】
アイランド２は好ましくは、アイランドの核生成を促進することによって基板上にその位置を制御する機能を有する、主表面１０内に形成された穴７に配される。エピタキシャル成長によって形成されたアイランド２は、基板の表面に埋め込まれ、且つ部分的に又は完全に穴の内部に含まれ得る。その寸法及び形状は、穴のサイズによってではなく、成長パラメータによって制御される。アイランドは、約１５ｎｍ〜約１００ｎｍ、好ましくは１５ｎｍ〜４０ｎｍの、幅Ｌ及び長さを穴７の中で有し得る。これら二つの寸法は、主表面１０に対して実質的に平行に測定される。穴７は円形であり得る。そしてこの場合、アイランド２は上から見ると円型でもあり、且つ１５ｎｍ〜約１００ｎｍ、有利には１５ｎｍ〜４０ｎｍの直径を有する。
【００６２】
一部の場合、穴７はトレンチであってよい。その後トレンチは、互いに近いが大部分は他のアイランドと直接接触しないように配置されたアイランドによって埋められる。
【００６３】
穴７は、基板１の主表面１０に対して約５ｎｍ〜約５０ｎｍの深さＰに位置する底部を有する。アイランド２は、穴の深さＰより低い、Ｐと等しい、又はＰより高い高さｈを有し得る。
【００６４】
従って、当業者が本発明を特定の用途のための所定のトランジスタにどのように適用するかに応じて、アイランド２の高さｈは約１ｎｍ〜約６０ｎｍの間となり得る。アイランドは０．０５〜０．３の形状因子、つまり、その高さｈと、その底部の直径又は底部の幅Ｌとの間の比を有する。
【００６５】
上述のように、第一半導体材料がシリコンならば、アイランド２は、好ましくはシリコン−ゲルマニウム（ＳｉＧｅ）、又は以下でＳｉＧｅと呼ばれるＳｉｘＧｅ１−ｘタイプの材料である。ＳｉＧｅは、シリコンの基板の上部に、シリコンの結晶格子を追随するエピタキシャル成長を用いることで形成することが可能である。従って、シリコン基板上に少なくとも局所的に単結晶ＳｉＧｅを形成することが可能である。このＳｉＧｅの特性は、本発明の実施のために重要なものである。
【００６６】
二つの電極３、４は、所定のアクセス抵抗を引き起こすポテンシャル障壁によって、ＳｉＧｅのアイランド２からそれぞれ離隔される。
【００６７】
本発明では、アイランド２と電極３、４との間のポテンシャル障壁は、電荷キャリアである電子又はホールによって、トンネル効果を介して、容易に乗り越えられる。その後トランジスタは、典型的には数１０キロオームのオーダーの、或いはわずか数キロオームであり得る比較的弱いアクセス抵抗を受ける。
【００６８】
アイランド２を形成する第二半導体材料は、上部が所定のエネルギーレベルを有する価電子帯を有する。
【００６９】
二つの電極３、４はそれぞれ、フェルミレベルを有する。
【００７０】
上記電極のフェルミレベルと価電子帯の最上部でのエネルギーレベルとがごく僅かな違いを有するならば、二つの電極３、４の内一つのフェルミレベルと、アイランド２の価電子帯の最上部とは揃うことになる。これは、電極３、４のフェルミレベルが、価電子帯のエネルギーレベルよりも高い、低い、又は等しいかどうかの場合である。アイランド２の価電子帯の最上部が、二つの電極３，４の内の一つのフェルミレベルと揃うならば、アイランド２と上記電極３、４との間でトンネル効果を介した導電を生じることが可能である。
【００７１】
加えて、電極３、４の内一つにおけるフェルミレベルが、アイランド２の価電子帯の最上部のフェルミレベル未満の値を有するならば、上記電極３、４からアイランド２へ向かうトンネル効果を介した導電も生じ得る。
【００７２】
逆に、アイランド２の価電子帯の最上部が、二つの電極３、４の内の他方におけるフェルミレベルよりも低いエネルギーレベルを有するならば、アイランド２から二つの電極３、４の内の他方へ向かうトンネル効果を介した導電が生じ得る。
【００７３】
アイランド２の価電子帯の最上部でのエネルギーレベルが、電極３と電極４とのフェルミレベルの間である、又はその一つと揃っているならば、最も高いフェルミレベルを有する電極と最も低いフェルミレベルを有する電極との間で、アイランド２を横切るキャリアの流れが生じ得る。キャリアが電子ならば、それらは最も高いフェルミレベルから最も低いフェルミレベルへ向かって移動する。キャリアがホールならば、それらは逆の方向に移動する。
【００７４】
ソース電極及びドレイン電極内のフェルミレベルが、アイランドの価電子帯のエネルギーレベルよりも、両方とも高い、又は両方とも低いならば、キャリアが流れる可能性はない。上記電極間に所定の分極電圧が印加されるならば、二つの電極３、４のフェルミレベルは変更され得る。そして、その一つはフェルミレベルが減少し、一方、他方はそのフェルミレベルが増加するであろう。従って、電極３、４間に分極電圧が存在する場合、アイランド２の価電子帯は、二つの電極のフェルミレベルの間となるレベルに達することが可能である。それでもなお、多くの場合、用いられるポテンシャル差は非常に高くなくてはならない。
【００７５】
しかしながら、本発明では、二つの電極３、４のフェルミレベルのこの調節に加えて、ゲート５のポテンシャルによって追加的に制御される、アイランド２の価電子帯の最上部でのエネルギーレベルの調節を追加することが可能である。このことは、ゲート５自身の効果を通して、電流の調節を可能にする。ゲート５と基板１との間に電圧を印加することによって、アイランド２内のキャリア密度を局所的に増加させることが可能で、それによってアイランド２の価電子帯の最上部でのエネルギーレベルを変更する。
【００７６】
従って、アイランド２内のキャリア量を制御することによって、且つ二つの電極３、４間に所定のポテンシャル差を印加することによって、二つの電極３、４のフェルミレベルの間のエネルギーレベルに、アイランド２の価電子の最上部を位置させることが容易である。そして、二つの電極３、４間でトンネル効果を介した導電が生じ得る。
【００７７】
逆に、アイランド２が、ゲート５の電圧によってキャリアが空の場合、アイランド２の価電子帯の最上部でのエネルギーレベルは、二つの電極３及び電極４のフェルミレベルから離れたところにある。そして、二つの電極３、４間でアイランド２を介して流れることが可能な電流はない。こうして、三つのターミナルを備える上記デバイスは、新たなタイプのトランジスタを形成する。
【００７８】
アイランド２がＳｉＧｅであり、且つ二つの電極３、４がアルミニウムの場合は、トンネル効果が可能な程度にポテンシャル障壁が十分低いだけでなく、アイランド２の価電子帯の最上部を、二つの電極３、４のフェルミレベルの間に位置させるために、又は二つの電極３、４の内の少なくとも一つのフェルミレベルに揃えるために、電極３、４間を低い分極にする必要があるだけである。従って、アイランド２を介して二つの電極３、４の間をキャリアが流れるようにするには、低い分極のみが必要とされる。
【００７９】
変形例として、アイランドのための代替材料として、ＩｎＧａＡｓを含むＧａＡｓを、又はＩｎＡｓ若しくはＩｎＧａＡｓのアイランドを備えたＧｅＯＩタイプ（ゲルマニウム−オン−インシュレータ）の基板を用いることが可能である。そして、原理はここに記載された実施例と同一であろう。しかし、キャリアは伝導帯によって伝達される。その後、ＩｎＡｓ又はＩｎＧａＡｓのアイランドの伝導体の最下部が電極３、４のフェルミレベルの間に位置するならば、トンネル効果による導電のみであろう。言い換えると、上記トランジスタは、ｎタイプのトランジスタであり、一方シリコン基板上のＳｉＧｅのアイランドはｐタイプのトランジスタに用いられ得る。
【００８０】
アイランド２は、方法の議論の際に以下で説明されるように、主表面１０に対して実質的に垂直な平面に沿って見た場合、異なる形状を有し得る。
【００８１】
本発明によるトランジスタのアクセス抵抗は、十分に低い“トンネル”抵抗に関連しており、且つショットキー障壁には関連していないので、容認できるアクセス抵抗を得るためにソース及びドレインタイプの高濃度にドープされた領域を形成する必要性がない。チャネル領域がドープされる必要もない。アイランド２は好ましくはドープされない。従って、アイランド２を製造する際、ドーパントを加える、又は上記ドーパントの拡散を引き起こすためにアニール作業を用いる必要がない。加えて、複数のトランジスタから成るデバイスでは、チャネル領域内のドーパント密度の局所的な変動に関連した統計的な変動が、トランジスタ間に存在しない。
【００８２】
電極３、４は好ましくは、アルミニウム若しくは、銅、チタン、タングステン、金、白金などの他の金属又は金属合金であり得る。
【００８３】
ゲート５は、ゲート電極を形成するためにマイクロエレクトロニクス及びナノエレクトロニクスで通常用いられる任意の材料であり得る。特に、ゲート５はアルミニウム、銅、タングステン、白金、多結晶シリコン等であり得る。
【００８４】
上記で説明されたように、ゲート５は、二つの電極３、４の間に位置するアイランド２の全ての部分と少なくとも反対に伸びる。一部の場合では、ゲート５は、ソース電極３及び／又はドレイン電極４の一部の上に重ねられ得る。ゲート５は、絶縁層６によって、二つの電極３、４及びアイランド２から全ての場所で離隔される。このようにして、ゲート５にゲート電圧が印加される際に、二つの電極３、４の間に位置するアイランド２の全ての場所で電場が生成される。
【００８５】
ゲート電圧の極性に応じて、絶縁層６とアイランド２との間の界面に近いアイランドの領域における電場は、二つの電極３、４の間に、キャリアが豊富なゾーン、又はキャリアが枯渇したゾーンをもたらす。二つの電極３、４の間に低抵抗のキャリアが豊富なゾーンが形成されるならば、これは導電性チャネルのようなものである。そして、二つの電極間でキャリアの流れが容易に生じ得る。その後、トランジスタ２０は導電状態となる。また、上述されたように、キャリア密度は、アイランド２の価電子帯の最上部でのエネルギーレベルに対して影響を有し、それ故電極３、４とアイランド２との間のトンネル効果による導電に対して影響を有する。
【００８６】
逆に、二つの電極３、４の間にキャリアが枯渇したゾーンが形成される場合、アイランド２は二つの電極３、４の間で高抵抗として機能する。その後、二つの電極３、４の間での導電は、もはや不可能となる。そしてトランジスタ２０はオフ状態となる。
【００８７】
ゲート５によって印加されたポテンシャル差がない場合、アイランド２は、二つの電極を離隔する高い値の抵抗のようなものである。そして、ソース電極３とドレイン電極４との間のポテンシャル差に応じて、トンネル伝導効果の上記メカニズムのように、二つの電極のそれぞれとチャネル領域との間でのキャリアの移動によって非常に弱い電流が流れることが可能である。
【００８８】
絶縁層６は有利には酸化物層であり、例えばシリコン酸化物であるが、トランジスタのゲート酸化物としてマイクロエレクトロニクスで用いられる任意の他の材料でもあり得る。絶縁層６は、ゲート５と、ソース電極３、ドレイン電極４、及び二つの上記電極の間でアイランド２に形成されたチャネル領域の中の要素の内の任意の一つと、の間で新規のトンネル電流が存在しないような厚さ及び誘電率を有する。一般的に、絶縁層６がシリコン酸化物ＳｉＯ２ならば、それは数ｎｍ〜１５ｎｍ、例えば８ｎｍ〜１０ｎｍの厚さを有し得る。或いは、それはＨｆＯ２、Ａｌ２Ｏ３、又はマイクロエレクトロニクスで知られる任意の他の酸化物であり得る。
【００８９】
特に、例えば５又は１０より大きな高い誘電率を備える、ハフニウム酸化物（ＨｆＯ）等の酸化物の使用は、ゲート５と、アイランド２内に形成されるチャネル領域との間により良い静電結合を提供する。上記酸化物は、異なる技術、好ましくは原子層堆積（ＡＬＤ）として知られる技術を用いて堆積され得、且つ厚さは数ｎｍ〜１５ｎｍ、例えば６ｎｍであり得る。
【００９０】
また、本発明は、図１におけるものと類似する複数のトランジスタ２０、２０’を含むデバイスに関する。上記デバイスの一つの特定の実施形態は、図２において断面図で部分的に示される。
【００９１】
この図は、基板１上の二つの隣接するトランジスタ２０、２０’を示す。この実施例では、上記基板１は、表面層１．１の下に埋め込まれた酸化物層１．２を含むＳＯＩタイプ、半導体−オン−インシュレータの基板１１の表面層１．１である。この実施形態では、二つのトランジスタ２０、２０’は、トレンチ２１によって互いに離隔され得、表面層１．１内で切られる。
【００９２】
有利には、トランジスタ２０、２０’それぞれは、トレンチ２１によって囲まれ得る。
【００９３】
トレンチ２１は、ＳＯＩタイプの基板１１の表面層１．１を完全に横切り得る。有利には、トレンチ２１は埋め込まれた酸化物層１．２を露出させる。
【００９４】
トレンチ２１は、固体材料を有さなくてよく、又は絶縁材料、例えばシリコン酸化物で満たされてよい。
【００９５】
このようなトレンチ２１は、一つのトランジスタ２０が、任意の隣接するトランジスタ２０’から相互に電気的に絶縁することを可能にする。こうして、異なるトランジスタ２０、２０’の間での任意の漏洩電流を制限すること又は除去することが可能となる。二つ以上のトランジスタ２０、２０’があるならば、その後それらは好ましくは、少なくとも一つのトレンチ２１によって互いに離隔される。
【００９６】
一部の場合、トレンチ２１は、トランジスタ２０、２０’を離隔するのに十分な、最低限の容積を取り得るが、必要以上の容積を取ることはない。他の場合では、アイランド２も、ソース電極３も、ドレイン電極４も含まない表面層１．１の全ての部分は除去され、トレンチ２１が形成される。上記二つの場合の間の、任意の中間の状態が可能である。
【００９７】
また、本発明は、本発明によるトランジスタの製造方法、又は本発明による一以上のトランジスタを含むデバイスに関する。
上記方法は、二つのパートで実施される。
【００９８】
まずは、トランジスタのためのチャネル領域を形成するために用いられることになるアイランドを製造することが必要である。
【００９９】
次に、上記アイランドからトランジスタが製造される。
【０１００】
ＳｉＧｅのアイランドの製造方法は、図３Ａから図３Ｆで説明される。
【０１０１】
埋め込まれた酸化物層１．２の上部に表面層１．１を含む、ＳＯＩタイプの基板１１が選ばれる。表面層１．１の厚さは、次世代のトランジスタに所望される用途に関連して選択される。上記表面層１．１上に、樹脂８の層が堆積される（図３Ａ）。
【０１０２】
その後、表面層１．１を局所的に露出させるために、リソグラフィーを用いることで、樹脂８に空間９が形成される（図３Ｂ）。上記空間９は、アイランドを製造することが望まれる全ての場所で形成され、本発明によるトランジスタのチャネル領域を形成するために用いられることになる。
【０１０３】
用いられるリソグラフィーは、マイクロエレクトロニクスで用いられる標準的なフォトリソグラフィー、例えばナノメートル構造体の形成に特有のフォトリソグラフィー、又は電子ビームリソグラフィーであり得る。或いは、ナノインプリントリソグラフィーであり得る。
【０１０４】
続いて、反応イオンエッチング又は任意の他のタイプの容認可能なエッチングを用いて、表面層１．１は空間９にてエッチングされる（図３Ｃ）。従って、図３Ｄに示されるように、樹脂が除去された後、表面層１．１に穴７が存在する。
【０１０５】
トランジスタの説明において上述されたように、上記穴は、約５ｎｍ〜約５０ｎｍの深さ、及び直径、又は、少なくとも幅Ｌ及び／又は約１５ｎｍ〜約１００ｎｍ、好ましくは約１５ｎｍ〜約４０ｎｍの長さを有する。
【０１０６】
穴７は、表面層１．１によって形成される基板１の表面上に、一定の間隔で且つ一様に配置され得る。それらは円形又は多角形であり得る。或いは、それらはトレンチを形成してよく、複数のトランジスタが配置される予定の場所にそれぞれ伸びている。この場合、複数のトランジスタは、一つの同一のＳｉＧｅアセンブリ上に形成され得る。
【０１０７】
その後、穴７を含む基板１は、ゲルマニウム単分子層の分子ビームエピタキシーが可能な条件下でゲルマニウム原子３２のビームを受ける（図３Ｅ）。その後、約２５０℃〜８００℃の温度で、Ｓｔｒａｎｓｋｉ−Ｋｒａｓｔａｎｏｖ機構として知られるメカニズムを介して、ＳｉＧｅのアイランドが形成される（図３Ｆ）。或いは、ゲルマニウム原子の堆積は、化学気相成長法ＣＶＤ、又はプラズマ化学気相成長法ＰＥ−ＣＶＤを用いることがある。
【０１０８】
ゲルマニウムは、そのエネルギーを最小化するための穴７における表面張力の変動を介して、穴７内に優先的な堆積をする。ゲルマニウム単分子層は穴７で凝集し、このことはゲルマニウムアイランド２’の成長を引き起こす。表面層１．１に由来するシリコンは、ＳｉＧｅのアイランド２の成長へとつながるゲルマニウムアイランドの形成中に、ゲルマニウムアイランド２’内を拡散する。この拡散は、ゲルマニウムアイランド２’の成長中に起こる。好ましくは、図４Ａから図４Ｃに示されるように、穴７の形成後、且つゲルマニウムアイランド２’の形成前、すなわちＳｉ１−ｘＧｅｘのアイランド２の形成前に、単結晶シリコン中の処理層４１は堆積される。図４Ａは、図３Ｂで示されたようなある構造体の断面図を示す。それは、表面層１．１及び埋め込まれた酸化物層１．２を含むＳＯＩタイプの基板１１を示す。表面層１．１は、少なくとも一つの穴７によって割り込まれている主表面１０を有する。
【０１０９】
次の段階では、第一半導体材料、すなわちＳＯＩタイプの基板１１の表面層１．１の材料、この場合はシリコンから成る処理層４１が、主表面１０上に、及び穴７内に堆積される（図４Ｂ）。この処理層４１は、初期穴の底部及び壁を覆う。それは場合によっては、数ナノメートル、一つ又は二つの原子の単分子層から、数１００ナノメートルまでの間の厚さを、初期穴の底部で有する。以下で初期穴と呼ばれる穴７を形成するために用いられる反応イオンエッチングは、全てのエッチングされる場所、ここでは初期穴７の底部で、一般的に欠陥を生じさせる。処理層４１は、これらの欠陥を見えなくするために用いられる。処理層４１が初期穴７を覆うので、主表面１０の上部に新しい表面４２が形成されると理解されるであろう。加えて、覆われた穴と呼ばれる新しい穴４７が形成され、新しい底面４３を含む。覆われた穴４７、及びその穴の新しい底面４３は、初期穴７の底部に存在する欠陥を再現することはない。
【０１１０】
好ましくは、処理層４１の堆積は異方的である。そして、それは、基板１の及び初期穴７の表面形態をおよそ再現する形態を有する。処理層４１の厚さは、主表面１０の上部及び初期穴７の内部で、すなわち初期穴７の底部と穴の新しい底面４３との間で実質的に同一である。一方、処理層４１は、主表面１０の上部又は初期穴７の底部での処理層４１の厚さに比例して、初期穴７の側壁に薄い厚さを有する。このように、覆われた穴４７は、初期穴７の形態及び形状を実質的に再現する。処理層４１は好ましくは、低い温度、例えば約３００℃〜約７００℃の温度で、堆積される。当業者は、シリコン基板上で実質的に異方的に、シリコン層を形成するための方法を知っている。シリコンは全ての表面上に堆積されるが、低い温度で堆積するほど、覆われた穴４７の形態は初期穴７の形態に近づく。逆に、高い温度で堆積するほど、より多くの材料が初期穴７の底部に堆積され、よりなだらかな穴の形態へとつながる。
【０１１１】
その後、第二材料のアイランド２が、覆われた穴４７内に堆積される（図４Ｃ）。説明の残りの部分では、それらが初期穴７又は覆われた穴４７として明示的に参照されない限り、“穴７”という語句は概して、初期穴７又は覆われた穴４７に関する。
【０１１２】
ＳｉＧｅのアイランドの形成の一例は文献“<<  Ｍｏｒｐｈｏｌｏｇｉｃａｌ  ｅｖｏｌｕｔｉｏｎ  ａｎｄ  ｌａｔｅｒａｌ  ｏｒｄｅｒｉｎｇ  ｏｆ  ｕｎｉｆｏｒｍ  ＳｉＧｅ／Ｓｉ（００１）  ｉｓｌａｎｄｓ  >>  ｂｙ  Ｍ  Ｓｔｏｆｆｅｌ  ｅｔ  ａｌ．  ｐｕｂｌｉｓｈｅｄ  ｉｎ  ｔｈｅ  ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ  Ｊｏｕｒｎａｌ，  ｎ°  ３７  （２００６）  ｐａｇｅｓ  １５２８  ｔｏ  １５３１，  ｉｎ  ２００６”で開示されている。特に、“Ｅｘｐｅｒｉｍｅｎｔａｌ  Ｐｒｏｃｅｄｕｒｅ”と題された段落２は、ＳｉＧｅアイランドの製造方法を詳細に説明されている。この例では、シリコンの処理層は、４８０℃〜７００℃、又は３７０℃〜５００℃で、シリコンを堆積することによって作製される。その後ゲルマニウム単分子層は、約６２０℃〜７５０℃の温度で分子ビームエピタキシーによって堆積される。その後、例えば１℃／秒の速度で冷却が行われる。この文献に記載された方法で用いられる処理層は、実質的に異方的に堆積される。一般的に、ゲルマニウム単分子層の堆積は、約２５０℃〜８００℃で、且つ単分子ビームエピタキシーを介した堆積のための超高真空に近い圧力、又は化学気相成長法のための数ヘクトパスカルで行われる。
【０１１３】
シリコンの処理層の成長の前に、一部の先行する段階の最中、又は間に形成され得た、元から存在する任意の酸化物を除去するための段階が行われ得る。この段階は、塩基性媒体中の酸化、酸性媒体中の酸化、及び脱酸を含む三段階のＲＣＡ洗浄タイプの洗浄を含み得る。或いは、この段階は、フッ化水素酸浴（ＨＦ）での洗浄、及び／又は水素放出を含み得る。
【０１１４】
シリコン基板上にＳｉＧｅのアイランドが形成可能で、且つトランジスタを形成するためのこれらのアイランドを備えるドレイン及びソースを配列させる方法の一例は、米国特許第６８７２６２５号明細書中に開示されている。この文献では、ＳｉＧｅアイランドはシリコン基板に存在する空洞の上部に直接形成される。
【０１１５】
本発明では、アイランド２は、機能性トランジスタを得るためにドープされる必要がない。当業者はＳｉＧｅアイランドをドープすることを望む場合があるが、本発明ではそのままである。
【０１１６】
さらなる空気への露出でＳｉＧｅアイランド表面が酸化することを防ぐために、ゲルマニウムアイランド２の形成後に、基板１上にシリコンのキャッピング層４８を形成することが好ましい。これは、例えば分子線ビームエピタキシーを用いて得られ得る。キャッピング層４８は有利には、数ナノメートル、例えば１ｎｍ〜５０ｎｍ、好ましくは２ｎｍ〜５ｎｍの厚さを有する。その後、ＳｉＧｅアイランドはシリコンで覆われる。
【０１１７】
キャッピング層４８を形成するために、上記キャッピング層に期待される平滑度に応じて、約５０℃〜６００℃の温度で堆積が実施され得る。
【０１１８】
二つの上記文献で開示されたように、アイランド２は、単分子層の堆積条件に関係して、異なる形状を取り得る。ゲルマニウムアイランドは拡散を介してＳｉ１−ｘＧｅｘとなるが、その形状はより正確に言えばアイランド２内のゲルマニウム及びシリコンの割合に、別の言い方をすると、アイランドのゲルマニウム含有量に関係する。また、穴７の形状はアイランド２の形状にも影響を有すると推定される。
【０１１９】
アイランド２の異なる形状は、図５Ａから図５Ｃに示される。
【０１２０】
これらは、ピラミッド形状（図５Ａ）、ドーム又はドームに似た形状（図５Ｂ）を示す。いわゆる納屋形状（ｂａｒｎ  ｓｈａｐｅ）は、図５Ｂの概略図とほぼ同じであり、一方いわゆるハットクラスタ形状は図５Ｃで示される。“スーパードーム”形状でアイランド２を形成することがさらに考えられる。
【０１２１】
一つ又は他の形状のアイランド２を得ることは、数回のテストの後、当業者によって容易に制御され得る。アイランド２に関する可能性のある異なる形状はゲルマニウムの組成に関係するので、それらは異なる特性のアイランド２に影響を有する。しかしながら、本発明は任意の形状のアイランド２を用いることで実施され得る。
【０１２２】
アイランド２を形成した後、一以上のトランジスタが形成され、アイランドの内の一つによって形成されるチャネル領域をそれぞれが有する。上記方法は、単一のアイランド２上の単一のトランジスタに関して、図６Ａから図６Ｄで概要が示される。
【０１２３】
基板１は、穴７内にＳｉＧｅのアイランド２を含む（図６Ａ）。アイランド２の上部に二つの電極３及び４、すなわちソース電極３及びドレイン電極４が形成される。二つの電極３、４は、アイランド２と直接の電気的接触をそれぞれしているが、互いに電気的な接触はしていない。それらは、トランジスタの説明で前述させたようなマイクロエレクトロニクスで用いられる任意の導電材料であり得る。有利には、電極３、４はアルミニウムである。説明の残りの部分では、単純化のため、本発明は他のタイプの導電材料に関するが、二つの電極３、４はアルミニウムであると考えられる。図６Ａで示される実施例では、電極３、４は基板１の主表面１０に、及び穴７の側壁の少なくとも一部に伸び、並びにアイランド２の一部に到達する。しかしながら、電極３、４は、上記絶縁層が電極３、４をアイランドから電気的に離隔しないという条件で、図示されない絶縁層によって基板１の主表面１０から離隔され得る。
【０１２４】
二つの電極３、４は、リソグラフィーによって得られる樹脂マスクを介してアルミニウムを堆積することによって製造され得る。或いは、基板表面上にアルミニウムの層を堆積させた後、電極がないことが望まれる全ての場所でアルミニウムをエッチングすることによって、それらは製造され得る。二つの電極３、４は、それぞれ少なくとも部分的にアイランドと電気的な接触をしており、従ってそれらは、アイランド２上部に直接設置されない部分を有し得る。二つの電極３、４の内の一つは、アイランド２の周辺に配され得る。しかしながら、代わりに、二つの電極３、４の内の少なくとも一つは、アイランド２の大部分を覆い得る。いずれにせよ、二つの電極３、４間の距離Ｌは、トランジスタのゲート長を定義するであろう。
【０１２５】
好ましくは、二つの電極３、４の形成を目的とした導電材料の堆積の前に、基板１及びアイランド２はＨＦ洗浄を受ける。すなわち、基板１は、アイランド２の及び基板１の表面上に存在し得る、任意の残りの表面酸化物を除去するためにフッ化水素酸の溶液に浸される。
【０１２６】
次に、基本アセンブリ１の上部に絶縁層６が堆積される（図６Ｂ）。従って、絶縁層６は、二つの電極３、４の上部に、二つの電極３、４によって覆われないアイランド２の全ての表面の上部に、及び基板１の主表面１０の上に堆積されると理解されるであろう。
【０１２７】
この絶縁層６は、トランジスタ用のゲート酸化物を形成するために用いられる。それは、好ましくはシリコン又はハフニウム酸化物であるが、ゲート酸化物としてマイクロエレクトロニクスで用いられる任意の酸化物であり得る。好ましくは、原子層堆積法（ＡＬＤ）によって容易に堆積され得る酸化物が選択される。例えば、アルミニウム又は酸化ジルコニウムを用いることが可能である。
【０１２８】
その後、第二層の半導体材料が、二つの電極３、４の間に、アイランド２の上部にゲート５を形成するために堆積される（図６Ｃ）。ゲート５は、マイクロエレクトロニクスで通常用いられる任意の導電材料であり得る。それは特に、タングステン、アルミニウム、又は多結晶シリコンであり得る。
【０１２９】
二つの電極３、４と同様に、マスクを介して導電材料を堆積すること、又は導電材料の層を形成した後にゲートの形成が望まれない場所で上記層をエッチングすること、のいずれかによってゲート５は形成され得る。二つの電極３、４の間に設置されるアイランド２の全ての場所がゲート５によって覆われ、絶縁層６によってそこが離隔されていることを確認する注意が払われる。ゲート５が、全ての場所で、絶縁層６によって二つの電極３、４から離隔されていることを確認する注意も払われる。
【０１３０】
その結果、トランジスタ２０が形成される。
【０１３１】
その後、絶縁層６がアイランド２を直接覆う場所、及び絶縁層６がゲート５によって直接覆われる場所を除いた基板１の全ての場所で、絶縁層６は除去され得る。例えば、絶縁層６は、アイランド２の上部に単に直接存在してよく、それを直接覆っているか、又は絶縁層６は、電極３、４を完全に覆い、且つアイランド２の全ての場所の上部に直接存在することもあり得る。これらの場合の間での任意の変動も可能である。
【０１３２】
図６Ｄに示されるように、ソース電極３、ドレイン電極４及びゲート５はその後、他のトランジスタを含み得る、図示されていない電子回路との電気的接続６１によって接続される。
【０１３３】
図２に示された特定の一実施形態では、二つの隣接するトランジスタ２０は、トレンチ２１によって離隔され得る。
【０１３４】
トレンチは、リソグラフィーによってマスクを生成することによって得られてよく、表面層１．１が除去された全ての場所で上記マスクが開口している。マスクは、任意に安全マージンを備え、エッチングの間、少なくともトランジスタを保護する。この段階は、ゲート形成の後、又は電極３、４の形成の直後に実施され得る。
【０１３５】
従って、本発明によって、トランジスタが孤立していても、デバイス内に含まれていても、トランジスタを製造することが可能である。これらのトランジスタは、それらの製造中に、任意のドーピング段階を必要しないという優位点を有する。加えて、これらのトランジスタは、任意のドーパント原子を操作する必要がない。結果として、先行技術で知られる小さいサイズのトランジスタで生じる問題は、非常に軽減され、且つ本発明のトランジスタに全く影響を及ぼさないことさえある。
【０１３６】
半導体−オン−インシュレータタイプ（ＳＯＩ）の基板１１は、酸化物層１．２によってより厚い膜厚の下層１．３に固定された半導体材料１．１の上層を含む（図７Ａ）。高品質の半導体材料の上層１．１を有するこのような基板１１が提供されるならば、上層１．１からフローティング基板７４を得ることが可能である（図７Ｂ）。例えばフッ化水素酸溶液、ＨＦを用いて、上層と下層を互いに接続する酸化物層を化学的に攻撃することで、下層１．３から上層１．１を取り外すことは事実上容易である。
【０１３７】
フローティング基板７４が非常に薄く得られるならば、接着層７６によって、それをフレキシブル基板７５上に転写することが可能である（図７Ｃ）。フレキシブル基板は、ポリマー基板であってよい。高度なマイクロエレクトロニクスの世界では、フレキシブル基板とは、平面状でない支持体に存在する場合、上記支持体の形態におよそ沿うことが可能な基板を意味する。それは、全体的に結晶性ではなく、酸化物又は窒化物ではない基板である。一般的に、それはポリマー基板である。本願の残りの部分では、フレキシブル基板はポリマー基板を指すが、それに限定されるものではないと考えられるであろう。
【０１３８】
本発明の方法では、非常に薄い半導体層上にトランジスタ２０、２０’を製造することが可能である（図８Ａ）。特に、上層１．１が厚さ約１０ｎｍ、５ｎｍ又は２ｎｍですらあるＳＯＩタイプの基板１１を用いることが可能である。なぜなら、本発明によると、例えば約１ｎｍ又は２ｎｍの深さの穴を基板に形成すること、且つ数ナノメートルの厚さの処理層を堆積することのみが必要とされるからである。次に、アイランド２は穴の中に局所的に形成され、数ナノメートルの深さを有するソース又はドレインを生成する必要が全くない。
【０１３９】
従って、本発明の方法は、二つの可能性を切り開く。
【０１４０】
第一の可能性は、フレキシブル基板７５上への上層１．１の転写（図８Ｂ）の前に、ＳＯＩタイプの基板１１上に、本発明によるトランジスタ２０、２０’を製造すること（図８Ａ）が可能である。従って、トランジスタ２０、２０’、及びトランジスタ上部に相互連結されたネットワークを形成した後に、ＳＯＩタイプの基板１１から外された非常に薄い半導体に表面層１．１を含む半導体−オン−インシュレータタイプの基板１１を最初に用いることが可能になる。
【０１４１】
このことは、トランジスタを含む非常に薄いフローティング基板７４を与える。フローティング基板７４の薄い膜厚は、フレキシブル基板７５の輪郭形状、及び上記フレキシブル基板７５の任意の変形に追従することが容易に可能であり、その容易に接着性の結合が可能であることを意味する。
【０１４２】
第二の可能性は、上記フレキシブル基板上へ上層を転写した後に、本発明によるトランジスタを製造することができる可能性である。フレキシブル基板７５上にフローティング基板７４を接着するためには、一般的にポリマーベースの接着剤７６が用いられる（図９Ａ）。上記材料は高温で容易に劣化し、フレキシブル基板７５からフローティング基板７４を分離する。従って、一般的には、接着剤７６の材料特有の臨界温度より高温を有する製造段階は実施することが不可能である。従来のシリコン技術を用いるトランジスタを製造するために用いられるアニール作業は、上記接着剤７６と両立しない温度を要求する。
【０１４３】
しかしながら、本発明による方法は、約１８０℃未満の温度での段階を用いるのみである。ドーパントの埋め込みを実行する、又は上記ドーパントの拡散アニーリングを実施する必要がないので、本発明によるトランジスタの製造には、高い熱量を有する段階が必要ではない。従って、接着剤７６とフレキシブル基板７５はどちらも、トランジスタの製造中に劣化する危険性がない。
【０１４４】
有利には、本発明による方法（図６Ａから図６Ｄ）は、フレキシブル基板７５の上部に存在するアイランド２上に、この基板を劣化させることなく、シリコン技術を用いたトランジスタ２０、２０’を形成するために用いられるであろう（図９Ｂ）。
【０１４５】
アイランド２の形成は、好ましくは、図７Ｂに示されたＳＯＩタイプの基板１１の上層１．１の解放前に実施される。こうして、本発明によるアイランド２を含むフローティング基板７４が得られる（図９Ｃ）。
【０１４６】
アイランド２から、フレキシブル基板７５上へと接着されたフローティング基板７４上に、トランジスタ２０、２０’が本発明に従って製造され得る。
【０１４７】
従って、フレキシブル基板７５上に機能性電子回路を形成するために、トランジスタ２０、２０’の上部に相互連結されたネットワークを製造することが可能である。
【０１４８】
相互連結体は、リフトオフ温度より高い温度を必要としない、原子層体積又は任意の他のタイプの互換性のある方法によって得られ得る。
【符号の説明】
【０１４９】
１    基板
１．１    表面層
１．２    絶縁材料
１．３    メイン基板、下層
２    アイランド
２’    ゲルマニウムアイランド
３    ソース電極
４    ドレイン電極
５    ゲート電極
６    絶縁層
７    穴
８    樹脂
９    空間
１０    主表面
１１    基板
１２    酸化物層
２０、２０’    トランジスタ
２１    トレンチ
３２    ゲルマニウム原子
４１    処理層
４２    新しい表面
４３    新しい底面
４７    新しい穴、覆われた穴
４８    キャッピング層
６１    電気的接続
７４    フローティング基板
７５    フレキシブル基板
７６    接着層
【図１】
2013543264.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【手続補正書】
【提出日】平成25年1月7日(2013.1.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一半導体材料の基板（１）上に少なくとも一つのトランジスタを有するデバイスであって、
トランジスタ（２０、２０’）それぞれが、ゲートと呼ばれるゲート電極（５）と、二つの金属電極（３、４）と、前記基板（１）に埋め込まれ、チャネル領域と呼ばれるチャネルを形成可能な領域を形成する第二半導体材料のアイランド（２）と、前記二つの電極（３、４）から、及び前記チャネル領域から前記ゲート（５）を離隔する絶縁層（６）と、を含み、
前記チャネル領域が、前記アイランド（２）の内側に存在し、且つ前記二つの金属電極（３、４）の内の少なくとも一つと直接の電気的接触をしており、この電極は前記アイランドの上部に部分的に位置することを特徴とするデバイス。
【請求項２】
前記チャネル領域は、前記ソース電極（３）と呼ばれる前記二つの金属電極の内の一つと、一面で直接の電気接触をしており、前記ドレイン電極（４）と呼ばれる前記二つの金属電極の内の他方と、他の面で直接の電気的接触をしており、前記二つの金属電極（３、４）が前記ゲート（５）によって互いに離隔されている請求項１に記載のデバイス。
【請求項３】
前記金属電極（３、４）がアルミニウム、銅、チタン、タングステン、金、白金の内から選択される金属である請求項１又は２に記載のデバイス。
【請求項４】
前記第一半導体材料がシリコンであり、前記第二半導体材料がＳｉ１−ｘＧｅｘであり、ｘは０と１との間である請求項１から３の何れか一項に記載のデバイス。
【請求項５】
前記アイランド（２）が、前記基板（１）の主表面に対して垂直な方向に測定して、１ｎｍから６０ｎｍの高さ（ｈ）を有する請求項１から４の何れか一項に記載のデバイス。
【請求項６】
前記アイランドが、前記基板（１）の主表面に対して平行な面内で測定して、１０ｎｍから４００ｎｍの幅（Ｌ）を有する請求項１から５の何れか一項に記載のデバイス。
【請求項７】
前記基板（１）は半導体−オンーインシュレータタイプ（ＳＯＩ）である請求項１から６の何れか一項に記載のデバイス。
【請求項８】
複数のトランジスタ（２０、２０’）を含み、前記基板（１）内のトレンチ（２１）が、少なくとも二つのトランジスタを電気的に絶縁する請求項１から７の何れか一項に記載のデバイス。
【請求項９】
前記基板（１）が、略１０ｎｍ以下の厚さの半導体材料の上層（１．１）であり、フレキシブル基板（７５）上に存在する請求項１から８の何れか一項に記載のデバイス。
【請求項１０】
ａ）第一半導体材料の基板（１）の表面に空けられた、所定の深さ及び幅（Ｌ）を有する一以上の穴（７）を形成する段階と、
ｂ）穴（７）それぞれの中に第二半導体材料のアイランド（２）を形成する段階と、
ｃ）前記アイランド（２）それぞれの上部に部分的に伸び、前記アイランド（２）それぞれで、前記アイランド（２）と直接の電気的接触をする第一金属電極（３）を少なくとも形成する段階と、
ｄ）前記アイランド（２）に直接の電気的接触をしているかいないかにかかわらず、前記アイランド（２）ごとに少なくとも一つの第二金属電極（４）を形成する段階と、
ｅ）前記アイランド（２）それぞれの、及び前記金属電極（３、４）それぞれの上部に、前記基板（１）の前記表面上に電気絶縁層（６）を堆積する段階と、
ｆ）前記アイランド上部に、前記絶縁層（６）によって前記アイランド（２）及び前記金属電極（３、４）から離隔された金属層（５）を堆積して、ゲート電極を形成する段階と、を連続して含む少なくとも一つのトランジスタを有するデバイスの製造方法。
【請求項１１】
前記第二電極（４）が前記アイランド（２）と直接の電気的接触をしていることを特徴とする請求項１０に記載の製造方法。
【請求項１２】
段階ｂ）の前に、処理層（４１）と呼ばれる一層の単結晶シリコンを異方的に堆積する段階が行われ、段階ａ）で形成された前記穴が所定の形態を形成し、
前記処理層が、前記穴（７）を覆い、段階ａ）で形成されたものと実質的に同一の形態を有し、覆われた穴（４７）を含む新しい表面（４２）を形成する請求項１０又は１１に記載の製造方法。
【請求項１３】
段階ｂ）が、前記穴（７）の中にゲルマニウム単分子層を堆積する段階と、
穴（７）それぞれの中にゲルマニウムアイランド（２’）を形成する段階と、
前記ゲルマニウムアイランド（２’）中でシリコンの同時拡散をする段階と、を含む請求項１０から１２の何れか一項に記載の製造方法。
【請求項１４】
段階ｂ）の後に、少なくとも前記ゲルマニウムアイランド（２’）を覆う単結晶シリコンのキャッピング層（４８）を堆積する段階が行われる請求項１３に記載の製造方法。
【請求項１５】
少なくとも二つの隣接するトランジスタ（２０、２０’）の間にトレンチ（２１）が形成され、前記二つの隣接するトランジスタを部分的に絶縁し、前記トレンチ（２１）が固体材料を有さない、又は絶縁材料で満たされる請求項１０から１４の何れか一項に記載の製造方法。
【請求項１６】
前記基板（１）が、前記穴（７）が空けられた前記主表面（１０）を含む、ＳＯＩ基板と呼ばれる半導体−オン−インシュレータタイプの基板（１１）の表面層（１．１、７４）であり、段階ａ）若しくはｃ）の前に、又は前記トランジスタ（２０、２０’）の形成後に、前記表面層（１．１）がＳＯＩタイプの前記基板（１１）から離隔され、“フレキシブル基板”タイプと呼ばれるポリマー基板（７５）上へと接着される請求項１０から１５の何れか一項に記載の製造方法。
【国際調査報告】
2013543264.tif 000030
2013543264.tif 000031
2013543264.tif 000032
2013543264.tif 000033