(57)【要約】ナノ構造に基づく電荷蓄積領域は、不揮発性メモリ装置に備えられており、選択ゲートおよび周辺回路の製造と一体に製造される。１つ以上のナノ構造コーティングは、メモリアレイ領域および周辺回路領域の基板に塗布される。選択ゲートや周辺トランジスタについての目標領域などの基板の不要な領域から、ナノ構造コーティングを除去するための様々な工程が、行われる。一例では、基盤のアクティブ領域にナノ構造を選択的に形成するために、自己組織化に基づく工程を用いて、１つ以上のナノ構造コーティングが形成される。自己組織化によって、ナノ構造コーティングのパターニングやエッチングを行うことなく、互いに電気的に分離されているナノ構造の個別のライン群を形成することができる。
2013500587.tif 000002
【特許請求の範囲】
【請求項１】
基板に複数の分離トレンチを形成するステップを備え、
前記分離トレンチは第１方向に伸びており、前記第１方向と直交する第２方向に隣接する分離トレンチの間にスペースを有しており、
前記分離トレンチは分離材料で充填されており、
各トレンチ内の前記分離材料は、前記基板の表面から上方へ伸びている部位を備えており、
前記基板の表面上にトンネル誘電体層を形成するステップと、
各分離トレンチから伸びている前記分離材料の隣接する部位間に、ナノ構造コーティングを前記トンネル誘電体層の上に自己整合するステップと、
中間誘電体層を前記ナノ構造コーティングの上に形成するステップと、
制御ゲート層を前記中間誘電体層の上に形成するステップと、
前記第２方向に伸びる複数の帯状部分であって、前記第１方向の帯状部分の間にスペースを備えるパターンを形成するステップと、
前記制御ゲート層、前記中間誘電体層、および前記ナノ構造コーティングを前記パターンによってエッチングするステップと、
を備え、
前記制御ゲート層をエッチングするステップは前記第２方向へ伸びる複数のワードラインを形成し、前記ナノ構造コーティングをエッチングするステップは電荷蓄積領域の複数の列を形成する、不揮発性記憶メモリの製造方法。
【請求項２】
隣接する分離トレンチ間の前記ナノ構造コーティングを自己整合するステップは、前記ナノ構造コーティングをエッチングするステップを含まない、請求項１に記載の方法。
【請求項３】
各分離トレンチから前記基板の前記表面の上方へ伸びている前記分離材料は、突起部を形成しており、
前記ナノ構造コーティングは複数のナノ構造を含んでおり、
前記分離材料の上表面は、前記トンネル誘電体層の上表面よりも、前記基板の前記表面の上方側への距離が大きく、
前記ナノ構造コーティングを自己整合するステップは、堆積において、前記複数のナノ構造が隣接する分離トレンチの間の前記分離材料および前記トンネル誘電体層の上に載るように、自己組織化工程で前記ナノ構造コーティングを堆積して前記基板の前記表面を覆うステップを備えており、
前記分離材料の上に載っている前記ナノ構造の大部分は、堆積するステップの後に、前記トンネル誘電体層の上に載る位置に移動することで、前記分離材料の隣接する突起部の間に整列されている複数のナノ構造ラインが形成される、請求項１または２に記載の方法。
【請求項４】
前記ナノ構造コーティングは、前記基板のメモリアレイ領域および前記基板の周辺領域に形成され、
前記方法は、
前記中間誘電体層を形成した後に、前記メモリアレイ領域の少なくとも一部を覆うステップと、
前記周辺領域内のトランジスタのゲートについての前記基板の目標領域から、前記中間誘電体層および前記ナノ構造コーティングをエッチングして除去するステップをさらに備える、請求項１〜３の何れか１項に記載の方法。
【請求項５】
前記基板の前記メモリアレイ領域は、セル領域および選択ゲート領域を備えており、
前記方法は、前記選択ゲート領域の選択ゲートのゲートについての前記基板の目標領域から、前記中間誘電体層および前記ナノ構造コーティングをエッチングして除去するステップをさらに備える、請求項１〜４の何れか１項に記載の方法。
【請求項６】
前記選択ゲートの前記ゲートについての前記目標領域を露出させるとともに、前記周辺領域内の前記トランジスタの前記ゲートについての前記目標領域を覆う第１パターンを形成するステップをさらに備え、
前記選択ゲート領域において前記中間誘電体層および前記ナノ構造コーティングをエッチングして除去するステップは、前記第１パターンを用いて実行され、
前記選択ゲート領域において前記中間誘電体層および前記ナノ構造コーティングをエッチングして除去するステップの後に、前記周辺領域内の前記トランジスタの前記ゲートについての前記目標領域を露出させるとともに、前記選択ゲートの前記ゲートについての前記目標領域を覆う第２パターンを形成するステップをさらに備え、
前記周辺領域において前記中間誘電体層および前記ナノ構造コーティングをエッチングして除去するステップは、前記第２パターンを用いて実行される、請求項５に記載の方法。
【請求項７】
前記選択ゲート領域において前記中間誘電体層および前記ナノ構造コーティングをエッチングして除去するステップは、前記周辺領域において前記中間誘電体層および前記ナノ構造コーティングをエッチングして除去するステップと同時に実行される、請求項５に記載の方法。
【請求項８】
前記ナノ構造コーティングは前記基板のセル領域に形成され、選択ゲートは前記基板によって形成されており、
前記方法は、
前記ナノ構造コーティングを形成した後に前記基板の前記選択ゲート領域を覆うステップと、
前記選択ゲート領域が覆われている間に、セル領域の前記ナノ構造コーティングを光硬化するステップと、
光硬化の後に選択ゲート領域の覆いを除去するステップと、
前記選択ゲート領域の覆いを除去した後に、前記選択ゲート領域から前記ナノ構造コーティングを洗い落とすステップと、をさらに備える、請求項１〜４の何れか１項に記載の方法。
【請求項９】
前記ナノ構造コーティングは、金属ナノドットを含む、請求項１〜８の何れか１項に記載の方法。
【請求項１０】
各トレンチ内の前記分離材料の部分は、前記基板の上方に第１の量だけ伸びており、
前記ナノドットおよび前記トンネル誘電体層の合計膜厚は前記第１の量よりも小さい、請求項９に記載の方法。
【請求項１１】
目標とされたメモリアレイ領域および目標とされた周辺領域を有する基板を用いて不揮発性記憶メモリを製造する方法であって、
前記メモリアレイ領域における前記基板の表面にトンネル誘電体層を形成するステップを備え、
前記メモリアレイ領域はセル領域および選択ゲート領域を含んでおり、
前記基板上にナノ構造コーティングを形成するステップを備え、
前記メモリアレイ領域にナノ構造コーティングを形成するステップは、複数の分離トレンチから伸びる分離材料の突起が隣接する間の、前記トンネル誘電体層の上に、前記ナノ構造コーティングを自己整合するステップを備えており、
前記分離トレンチおよび分離材料は列方向に伸びており、
前記選択ゲート領域および前記周辺領域から、前記ナノ構造コーティングを除去するステップと、
前記セル領域の前記ナノ構造コーティング上に、中間誘電体層を形成するステップと、
前記メモリアレイ領域および前記周辺領域に少なくとも１つの導電層を形成するステップを備え、
前記少なくとも１つの導電層は、行方向に伸びている複数のワードラインを含んでおり、
前記ナノ構造コーティングをエッチングして、電荷蓄積領域の複数の列を形成するステップを備える、方法。
【請求項１２】
前記選択ゲート領域から前記ナノ構造コーティングを除去するステップは、
第１パターンで前記セル領域を覆うステップと、
前記セル領域が前記第１パターンで覆われている間に、前記選択ゲート領域から前記ナノ構造コーティングをエッチングして除去するステップを備える、請求項１１に記載の方法。
【請求項１３】
前記選択ゲート領域から前記ナノ構造コーティングをエッチングして除去した後に、前記セル領域から前記第１パターンを除去するステップと、
第２パターンで前記セル領域および前記選択ゲート領域を覆うステップと、
前記セル領域および前記選択ゲート領域が前記第２パターンに覆われている間に、前記周辺領域から前記ナノ構造コーティングをエッチングして除去するステップと、
をさらに備える、請求項１２に記載の方法。
【請求項１４】
前記選択ゲート領域から前記ナノ構造コーティングをエッチングして除去するステップは、前記セル領域が前記第１パターンに覆われている間に、前記周辺領域から前記ナノ構造コーティングをエッチングして除去するステップを備える、請求項１２に記載の方法。
【請求項１５】
前記選択ゲート領域から前記ナノ構造コーティングを除去するステップは、
選択ゲート領域を覆うステップと、
前記選択ゲート領域が覆われている間に、セル領域の前記ナノ構造コーティングを硬化させるステップと、
硬化後に選択ゲート領域の覆いを除去するステップと、
前記選択ゲート領域から前記ナノ構造コーティングを洗い落とすステップと、
を備える、請求項１１に記載の方法。
【請求項１６】
前記少なくとも１つの導電層は、第１導電層および第２導電層を備えており、
前記方法は、
前記トンネル誘電体層を形成する前に、前記メモリアレイ領域および前記周辺領域に第１誘電体層および前記第１導電層を形成するステップと、
前記複数の分離トレンチを形成する前に、前記メモリアレイ領域から前記第１誘電体層および前記第１導電層を除去するステップと、
前記周辺領域の前記第１導電層をエッチングして、複数の周辺トランジスタについてのゲート幅を規定するステップと、
前記中間誘電体層を形成した後に、前記第２導電層を形成するステップと、
前記セル領域の前記第２導電層をエッチングして前記複数のワードラインを形成するステップと、
前記選択ゲート領域の前記第２導電層をエッチングして複数の選択ゲートを形成するステップと、
前記選択周辺領域の前記第２導電層および前記第１導電層をエッチングして、前記複数の周辺トランジスタについてのゲート長を規定するステップと、を備え、
前記第２導電層は前記周辺領域の前記第１導電層に接触しており、
前記第１導電層は前記第１誘電体層によって前記基板表面から離れている、
請求項１１〜１５の何れか１項に記載の方法。
【請求項１７】
前記少なくとも１つの導電層は、第１導電層および第２導電層を備えており、
前記方法は、
前記メモリアレイ領域および前記周辺領域の前記基板の前記表面上に第１誘電体層を形成するステップと、
前記複数の分離トレンチを形成した後に、前記メモリアレイ領域および前記周辺領域上に前記第１導電層を形成するステップと、
前記中間誘電体層を形成する前に、前記セル領域から前記第１誘電体層および前記第１導電層をエッチングして除去するステップと、
前記中間誘電体層を形成した後に、前記第２導電層を形成するステップと、
前記セル領域の前記第２導電層をエッチングして前記複数のワードラインを形成するステップと、
前記選択ゲート領域の前記第２導電層および前記第１導電層をエッチングして、複数の選択ゲートについてのゲートを規定するステップを備え、
前記第２導電層は前記選択ゲート領域で前記第１導電層と接触しており、
前記第１導電層は前記第１誘電体層によって前記基板の前記表面から分離しており、
前記周辺領域の前記第２導電層および前記第１導電層をエッチングして、前記複数の周辺トランジスタについてのゲートを規定するステップを備え、
前記第２導電層は前記周辺領域で前記第１導電層に接触しており、
前記第１導電層は前記第１誘電体層によって前記基板表面から分離している、
請求項１１〜１５の何れか１項に記載の方法。
【請求項１８】
前記少なくとも１つの導電層は、第１導電層、第２導電層、第３導電層および第４導電層を備えており、
前記方法は、
前記複数の分離トレンチを形成する前に、メモリアレイ領域に前記第１導電層および前記第１誘電体層を形成するステップと、
前記複数の分離トレンチを形成した後であって前記トンネル誘電体層を形成する前に、前記メモリアレイ領域から前記第１導電層および前記第１誘電体層を除去するステップと、
前記選択ゲート領域から前記ナノ構造コーティングを除去した後に、前記基板の前記表面上に第２誘電体層を形成するステップと、
前記第２誘電体層を形成した後に第３導電層を形成するステップと、
前記周辺領域から前記ナノ構造コーティングを除去した後に第４導電層を形成するステップと、
前記セル領域の前記第２導電層エッチングして前記複数のワードラインを形成するステップと、
前記周辺領域の前記第４導電層および前記第１導電層をエッチングして、複数の周辺トランジスタについてのゲートを形成するステップと、を備え、
前記周辺トランジスタは前記第１誘電体層によって前記基板の前記表面から分離しており、
前記選択ゲート領域の前記第３導電層をエッチングして、複数の選択ゲートについてのゲートを形成するステップを備え、
前記選択ゲートは前記第２誘電体層によって前記基板の前記表面から分離している、
請求項１１〜１５の何れか１項に記載の方法。
【請求項１９】
ナノ構造電荷蓄積領域を有する不揮発性記憶装置の製造方法であって、
第１導電層および第１誘電体層によって基板から分離されている第２導電層によって形成されているゲート構造を有する、少なくとも１つの周辺トランジスタを形成するステップと、
第２誘電体層によって前記基板から分離されているナノ構造層によって形成されている電荷蓄積構造を有する、複数の記憶素子を形成するステップと、を備え、
前記電荷蓄積構造は、前記第２導電層によって形成されている制御ゲートを有しており、
前記第２導電層は第３誘電体層によって前記ナノ構造層から分離されており、
前記第２導電層によって形成されているゲート構造を有している前記複数の記憶素子に対して、少なくとも１つの選択ゲートトランジスタを形成するステップを備える、方法。
【請求項２０】
前記基板の周辺領域および前記基板のメモリ領域に前記第１誘電体層を形成するステップをさらに備え、
前記メモリアレイ領域は選択ゲート領域を備えており、
前記周辺領域の前記第１誘電体層をそのままの状態に維持している間に、前記メモリアレイ領域から前記第１誘電体層を除去するステップと、
前記第１誘電体層を除去した後に、前記セル領域における前記基板をエッチングして、その間に複数の浅いトレンチ素子分離領域を有する複数のアクティブ領域を形成するステップをさらに備える、請求項１９に記載の方法。
【請求項２１】
前記複数のアクティブ領域および前記複数の浅いトレンチ素子分離領域を形成した後に、前記メモリアレイ領域に前記第２誘電体層を形成するステップと、
前記第２誘電体層を形成した後に、前記メモリアレイ領域および前記周辺領域に前記ナノ構造層を形成するステップと、
前記メモリアレイ領域のセル領域の前記ナノ構造層を硬化するステップと、
前記メモリアレイ領域の前記選択ゲート領域から前記ナノ構造層を除去するステップと、を備える、請求項２０に記載の方法。
【請求項２２】
前記セル領域の前記ナノ構造層を硬化するステップは、前記選択ゲート領域の前記ナノ構造層を紫外線光で露光しない一方で、前記セル領域の前記ナノ構造層を紫外線光で露光するステップを備える、請求項２１に記載の方法。
【請求項２３】
前記少なくとも１つの選択ゲートトランジスタは、前記第２導電層および前記第１導電層によって形成されており、
前記第１導電層は前記第１誘電体層によって前記基板から分離されている、請求項１９に記載の方法。
【請求項２４】
前記基板のメモリアレイ領域および周辺回路領域に、前記第１誘電体層を形成するステップと、
前記メモリアレイ領域の前記基板をエッチングして、その間に複数の浅いトレンチ素子分離領域を有する複数のアクティブ領域を形成するステップと、
前記基板のエッチング後に、前記メモリアレイ領域および前記選択ゲート領域の前記第１誘電体層上に前記第１導電層を形成するステップと、を備え、
前記第１導電層を形成した後に、
前記メモリアレイ領域のセル領域の前記第１導電層および前記第１誘電体層エッチングして除去するステップと、
前記メモリアレイ領域の選択ゲート領域の前記第１導電層および前記第１誘電体層をエッチングして、ビットライン方向に伸びる前記選択ゲートトランジスタゲート構造の大きさを規定するステップと、
前記周辺領域の前記第１導電層および前記第１誘電体層をエッチングして、ビットライン方向に伸びる前記周辺トランジスタゲート構造の大きさを規定するステップと、を備える、請求項２３に記載の方法。
【請求項２５】
ナノ構造電荷蓄積領域を有する不揮発性記憶装置の製造方法であって、
第１導電層および第４導電層によって形成されているゲート構造を備えている、少なくとも１つの周辺トランジスタを形成するステップを備え、
前記第１導電層は第１誘電体層によって基板から分離されており、
第２誘電体層によって前記基板から分離されているナノ構造層によって形成されている電荷蓄積構造を有する、複数の記憶素子を形成するステップを備え、
前記電荷蓄積構造は、第３誘電体層によって前記ナノ構造層から分離されている第２導電層によって形成されている制御ゲートを有しており、
前記第３導電層によって形成されているゲート構造を有している前記複数の記憶素子に対して、少なくとも１つの選択ゲートを形成するステップを備え、
前記第３導電層は第４誘電体層によって前記基板から分離されている、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（優先権主張）
本出願は、２００９年７月２１日に出願されたＰｕｒａｙａｔｈらによる「ＭＥＴＨＯＤ  ＯＦ  ＦＯＲＭＩＮＧ  ＭＥＭＯＲＹ  ＷＩＴＨ  ＮＡＮＯＤＯＴ  ＣＨＡＲＧＥ  ＳＴＯＲＡＧＥ  ＲＥＧＩＯＮＳ」と題する米国仮特許出願第６１／２２７，４０３号、および２００９年８月２１に出願されたＰｕｒａｙａｔｈらによる「ＭＥＴＨＯＤ  ＯＦ  ＦＯＲＭＩＮＧ  ＭＥＭＯＲＹ  ＷＩＴＨ  ＮＡＮＯＤＯＴ  ＣＨＡＲＧＥ  ＳＴＯＲＡＧＥ  ＲＥＧＩＯＮＳ」と題する米国仮特許出願第６１／２３５，９９４号からの優先権を主張するものであり、これらはいずれも全体が参照されることによって本明細書に援用される。
【０００２】
本開示の実施形態は、不揮発性メモリおよび同メモリの形成方法などの高密度半導体デバイスを対象とする。
【背景技術】
【０００３】
多くの集積回路アプリケーションでは、様々な集積回路機能を実現するために割り当てられる基板領域が減少の一途を辿っている。たとえば、半導体メモリデバイスおよびこれらの製造工程は、シリコン基板の所与の領域に保存されうるデータ量の増加に対する要求を満たすために常に進化している。これらの要求は、所与のサイズのメモリカードまたは他のタイプのパッケージの記憶容量を増加および／またはそれらのサイズの縮小を追及するものである。
【０００４】
フラッシュＥＥＰＲＯＭを含む電気的消却・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）や、電気的プログラム可能型読取専用メモリ（ＥＰＲＯＭ）が、不揮発性半導体メモリの中で最も一般的である。ある一般的なフラッシュＥＥＰＲＯＭアーキテクチャは、個々のビットラインと共通ソースラインの間に１つ以上の選択トランジスタが接続されたメモリセルのストリングを多数有する、ＮＡＮＤアレイを利用する。図１は、１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第１２選択ゲート１２２の間に直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ビットコンタクト１２６を介してＮＡＮＤストリングをビットラインに接続している。選択ゲート１２２は、ソースラインコンタクトを介して、ＮＡＮＤストリングを共通ソースラインに接続している。トランジスタ１００、１０２、１０４、及び１０６の各々は個別の記憶素子であり、各々は制御ゲートとフローティングゲートを備えている。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。
【０００５】
図１と図２は、ＮＡＮＤストリング内の４個のメモリセルを示しているが、４個のトランジスタの使用は単に一例として提示されている点に留意されたい。ＮＡＮＤストリングは、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい。例えば、ＮＡＮＤストリングによっては８個、１６個、３２個、またはそれより多い数のメモリセルを有していてよい。
【０００６】
電流フラッシュＥＥＰＲＯＭアレイの電荷記憶素子は、典型的にドープポリシリコン材料から形成される、最も一般的な導電性フローティングゲートである。フラッシュＥＥＰＲＯＭシステムで有用なもう１つのタイプのメモリセルでは、電荷を不揮発性的に蓄積しうる電荷記憶素子を形成するために導電性フローティングゲートの代わりの非導電誘電体が利用される。このようなセルは、Chenらによる、「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device,」と題する、IEEE Electron Device Letters, Vol.  EDL-8, No. 3, March 1987, pp. 93-95.の論文に記載されている。酸化ケイ素、窒化珪素、および酸化ケイ素（「ＯＮＯ」）から形成される三層誘電体が、導電性制御ゲートとメモリ・セル・チャネルの上方の半導体基板の表面との間に挟み込まれる。セルは電子をセルチャネルから窒素の中に注入することによってプログラムされ、そこで電子は限定された領域にトラップされて蓄積される。この蓄積電荷は、この後、検出可能な方法でセルのチャネルの一部分の閾値電圧を変化させる。セルは、ホットホール（hot hole）を窒素の中に注入することによって消去される。また、Nozakiらによる、「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application,」と題する、EEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501も参照されたい。この文献は、分離選択トランジスタを形成するためのドープ・ポリシリコン・ゲートがメモリ・セル・チャネルの一部分に広がるスプリットゲート構成の同様のセルを開示している。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
最近では、不揮発性記憶デバイスにおけるフローティングゲートなどの電荷蓄積素子を形成するために、ナノ構造ベースの電荷蓄積領域が使用されている。電荷蓄積には、金属、半導体、および誘電体ベースのナノ構造が使用されてもよい。ナノ構造は、形状の超小型化が可能であり、デバイス寸法が縮小するにつれて有用となる。しかしながら、従来の製造技術は、ナノ構造ベースの電荷蓄積領域を有する集積デバイスの製造には十分でないことがある。
【図面の簡単な説明】
【０００８】
【図１】ＮＡＮＤストリングの平面図である。
【０００９】
【図２】図１に示すＮＡＮＤストリングの等価回路図である。
【００１０】
【図３】ＮＡＮＤフラッシュメモリアレイの一部分の平面図である。
【００１１】
【図４】図３に示すフラッシュメモリアレイの一部分のラインＡ−Ａに沿った直交断面図である。
【００１２】
【図５】２つのＮＡＮＤストリングの１対の４ワードライン長部の三次元図面である。
【００１３】
【図６Ａ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｂ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｃ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｄ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｅ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｆ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｇ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｈ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｉ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｊ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｋ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｌ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｍ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｎ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｏ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｐ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｑ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｒ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図６Ｓ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【００１４】
【図７Ａ】図６Ａ〜６Ｓの製造工程中の不揮発性メモリアレイの一部分の平面図である。
【図７Ｂ】図６Ａ〜６Ｓの製造工程中の不揮発性メモリアレイの一部分の平面図である。
【００１５】
【図８Ａ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図８Ｂ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図８Ｃ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図８Ｄ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図８Ｅ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図８Ｆ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図８Ｇ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図８Ｈ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図８Ｉ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図８Ｊ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図８Ｋ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図８Ｌ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【００１６】
【図９Ａ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図９Ｂ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図９Ｃ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図９Ｄ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図９Ｅ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図９Ｆ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図９Ｇ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図９Ｈ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【００１７】
【図１０Ａ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｂ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｃ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｄ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｅ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｆ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｇ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｈ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｉ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｊ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｋ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｌ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｍ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｎ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｏ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｐ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｑ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｒ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｓ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【図１０Ｔ】一実施形態による製造工程を示す不揮発性メモリアレイの一部分についての断面図である。
【００１８】
【図１１】一実施形態によるメモリアレイの構成の例を示す。
【００１９】
【図１２】開示された技術の実施形態を実現するために製造または使用されうるメモリシステムの例を示すブロック図である。
【００２０】
【図１３】センスブロックの一実施形態を示すブロック図である。
【発明を実施するための形態】
【００２１】
ナノ構造に基づく電荷蓄積領域を有する不揮発性メモリ装置およびその装置の製造方法を提供する。
【００２２】
ナノ構造に基づく電荷蓄積領域は、不揮発性メモリ装置に備えられており、選択ゲートおよび周辺回路の製造と一体に製造される。１つ以上のナノ構造コーティングは、メモリアレイ領域および周辺回路領域の基板に塗布される。選択ゲートや周辺トランジスタについての目標領域などの基板の不要な領域から、ナノ構造コーティングを除去するための様々な工程が、行われる。
【００２３】
一実施形態では、ナノ構造コーティングを選択的に硬化させるステップが行われる。このステップにより、基板の選択ゲート領域から、洗浄またはすすぎによってナノ構造を除去することができる。このような実施形態では、周辺回路領域などの他の不要な領域からナノ構造を除去するために、エッチングを用いることができる。周辺回路領域でのエッチングは、選択ゲート領域を洗浄するステップの後に、実行することができる。
【００２４】
他の実施形態では、エッチングによって、基盤の選択ゲート領域からナノ構造コーティングが除去される。一例では、周辺回路領域からコーティングを除去する前に、エッチングによって選択ゲート領域からコーティングが除去される。他の例では、周辺回路領域からコーティングが除去されるのと同時に、選択ゲート領域からコーティングが除去される。
【００２５】
一実施形態では、基盤のアクティブ領域にナノ構造を選択的に形成するために、自己組織化に基づく工程を用いて、１つ以上のナノ構造コーティングが形成される。自己組織化によって、ナノ構造コーティングのパターニングやエッチングを行うことなく、互いに電気的に分離されているナノ構造の個別のライン群を形成することができる。
【００２６】
一例では、基盤に分離トレンチが形成され、隣接する分離トレンチの間に、基板のアクティブ領域が規定される。分離トレンチには、分離誘電体材料などの絶縁材料が充填される。絶縁材料は、分離トレンチが形成されている位置で、基盤の表面の上に伸びている。絶縁材料は基盤表面の上方へ突起部を形成しており、隣接する突起部の間にオープンラインまたは「溝」を有している。トンネル誘電体層は、絶縁材料の突起部の間にある基板のアクティブ領域の上に形成される。トンネル誘電体層は、分離トレンチの前または後に形成されてもよい。絶縁材料の上表面は、トンネル誘電体層の上表面よりも、前記基板表面からの距離が大きい。
【００２７】
基板に塗布されるナノ構造コーティングが、絶縁材料を覆うとともに、絶縁材料の間のオープンラインまたは溝の少なくとも一部を充填する。オープンラインの内部では、ナノ構造コーティングは、トンネル誘電体層の上に載る。ナノ構造コーティングの自己整合を経て、コーティング内のナノ構造は、可能であれば、基板表面上方のより高い位置から、基板表面上方のより低い位置へ移動する。従って、絶縁材料のより高い上表面の上に載っているナノ構造は、基板のアクティブ領域上に載っているより低い位置へ移動する。ナノ構造は、絶縁材料の上表面からトンネル誘電体層の上表面へ移動する。このように、隣接する絶縁材料の突起部の間に、ナノ構造の個別のライン群が形成される。中間誘電体層および制御ゲート層を形成した後に、分離トレンチの方向と直角に、エッチングが行われる。エッチングによって、制御ゲート層からワードラインが形成される。ナノ構造のライン群は、個別の電荷蓄積領域にエッチングされる。ナノ構造コーティングの各ラインは、電荷蓄積領域の列に形成される。
【００２８】
不揮発性記憶メモリの製造方法の一例は、基板に複数の分離トレンチを形成するステップを備えている。  前記分離トレンチは前記第１方向（例：列）に伸びており、前記第１方向と直交する第２方向（例：行）に隣接する分離トレンチの間にスペースを有している。前記分離トレンチは、前記基板の表面から上方へ伸びている分離材料で充填されている。トンネル誘電体層は、前記基板の表面上に形成される。各ラインが隣接する分離トレンチ間に存在する状態で、ナノ構造コーティングが複数のラインを形成するように、隣接する分離トレンチ間の基板の表面上にナノ構造コーティングが自己整合される。中間誘電体層がナノ構造コーティングの上に形成され、続いて制御ゲート層が中間誘電体層の上に形成される。第２方向に伸びる複数の帯状部分であって、前記第１方向の帯状部分の間にスペースを備えるパターンが、次に形成される。前記制御ゲート層、前記中間誘電体層、および前記ナノ構造コーティングの複数のラインが、前記パターンを用いてエッチングされる。前記制御ゲート層をエッチングするステップによって、前記第２方向へ伸びる複数のワードラインが形成される。前記ナノ構造コーティングの各ラインをエッチングするステップによって、電荷蓄積領域の列が形成される。エッチングにより分離トレンチを形成する方向は、制御ゲート層およびナノ構造コーティングの各ラインをエッチングする方向に対して、直交している。
【００２９】
上記の例に続いて、一実施形態は、基板のセル領域および基板の選択ゲート領域に、ナノ構造コーティングを形成するステップを備える。製造方法は、ナノ構造コーティングを形成した後に基板の選択ゲート領域を覆うステップと、選択ゲート領域が覆われている間にセル領域のナノ構造コーティングを硬化するステップと、硬化するステップの後に選択ゲート領域の覆いを除去するステップと、選択ゲート領域の覆いを除去した後に、ナノ構造コーティングを選択ゲート領域から洗浄するステップと、をさらに備える。
【００３０】
他の実施形態は、基板のメモリアレイ領域および基板の周辺回路領域に、ナノ構造コーティングを形成するステップを備える。製造方法は、中間誘電体層を形成した後にメモリアレイ領域の少なくとも一部を覆うステップと、周辺回路領域内のトランジスタのゲート領域についての基板の目標領域から、中間誘電体層およびナノ構造コーティングをエッチングして除去するステップと、をさらに備える。
【００３１】
一例で記載されているさらなる実施形態は、周辺回路領域でエッチングする前に、第１パターンを形成するステップを備える。第１パターンは、メモリアレイエリアの選択ゲート領域で、選択ゲートのゲート領域についての目標領域を露出させる。第１パターンは、周辺回路領域内のトランジスタのゲート領域についての目標領域を、覆っている。第１パターンによってエッチングが実行され、選択ゲートのゲート領域についての目標領域で、中間誘電体層およびナノ構造コーティングが除去される。中間誘電体層および選択ゲート領域のナノ構造コーティングをエッチングして除去した後に、前記周辺領域内の前記トランジスタの前記ゲート領域についての前記目標領域を露出するとともに、前記選択ゲートの前記ゲート領域についての前記目標領域を覆う第２パターンが形成される。次に第２パターンによるエッチングが行われ、周辺回路領域の中間誘電体層およびナノ構造コーティングが除去される。第２パターンによるエッチングおよび第１パターンによるエッチングは、同一方向に行われる。
【００３２】
従来のＮＡＮＤメモリアレイの一部分を図３の平面図に示す。ＢＬ０〜ＢＬ４は、グローバル垂直金属ビットライン（図示せず）へのビットライン接続を表わす。例として、各ストリングに４つのフローティング・ゲート・メモリ・セルを示す。典型的に、個々のストリングは、メモリセルの列を形成する１６、３２、またはそれ以上のメモリセルを含む。ＷＬ０〜ＷＬ３と表示した制御ゲート（ワード）ラインが、（多くの場合、ポリシリコン製の）フローティングゲートの行の上の複数のストリングにまたがっている。図４は、図３のラインＡ−Ａに沿った断面図であり、制御ゲートラインを形成するポリシリコン層Ｐ２を示す。制御ゲートラインは、典型的に、自己整合スタックとしてフローティングゲート上に形成され、中間誘電体層１６２を介してフローティングゲートに容量結合される。ストリングの最上部および最下部は、それぞれ選択トランジスタ（ゲート）１７０および１７２を介してビットラインおよび共通ソースラインに接続する。ゲート１７０は選択ラインＤＳＬによって制御され、ゲート１７２は選択ラインＳＳＬによって制御される。従来のデバイスでは、フローティングゲート材料（Ｐ１）は、アクティブゲートとして使用するために選択トランジスタの制御ゲートに短絡することができる。フローティングゲートと制御ゲートの容量結合は、制御ゲートの電圧を高めることによってフローティングゲートの電圧を上昇させることができる。各ストリングを流れる電流が選択されたワードラインの下方のアドレス指定されたセルに蓄積された電荷のレベルのみに主に依存するように、それぞれのワードラインに比較的高い電圧を設定するとともに、選択された１つのワードラインに比較的低い電圧を設定してストリング内の残りのセルを確実にターンオンさせる。これにより、プログラミング中に、列内の個々のセルが読み出されて検証される。電流は、並列のフローティングゲートの行に沿って電荷レベル状態を読み出すために、並列の多数のストリングに対して感知される。ＮＡＮＤメモリセルアレイ・アーキテクチャの例と、メモリシステムの一部としてのそれらの動作は、米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、および米国特許第６，０４６，９３５号に見られる。
【００３３】
図５は、比較的大きいフラッシュメモリアレイの一部として製造される可能性のある２つの例示的なＮＡＮＤストリング３０２および３０４の三次元ブロック図である。図５は、例として、ストリング３０２および３０４の上の４つのメモリセルを示す。図５は、Ｐウェル３２０下方のＮウェル３２６を示す。ビットライン、すなわちｙ方向は、ＮＡＮＤストリングに沿って走り、ワードライン、すなわちｘ方向はＮＡＮＤストリングまたはビットライン方向に垂直に走る。ワードライン方向は行方向と呼ばれる場合もあり、ビットライン方向は列方向と呼ばれる。Ｎウェル３３６下方のＰタイプ基板は、図５に示されていない。一実施形態では、制御ゲートがワードラインを形成する。共通ワードラインまたはそのワードライン上の各デバイスに対する制御ゲートを提供するために、行全体に一貫した導電層３３６の連続層が形成されうる。このような場合、この層は、層が対応するフローティングゲート層３３２と重なる点で各メモリセルに対して制御ゲートを形成するものと考えられうる。他の実施形態では、個々の制御ゲートが形成された後、別々に形成されたワードラインによって相互接続されうる。
【００３４】
図５に示すようなＮＡＮＤストリングを含むＮＡＮＤタイプ不揮発性メモリシステムを製造するとき、隣接するストリング間でワードライン方向に電気的絶縁が施される。図５に示す実施形態では、ＮＡＮＤストリング３０２は、開放領域または空隙３０６によってＮＡＮＤストリング３０４から分離される。典型的には、絶縁材料または誘電体が、隣接するＮＡＮＤストリング間の開放領域に形成される。
【００３５】
ナノ構造は、電荷蓄積能力を有するように形成することができる小粒子である。ナノ構造のサイズが小さいことは、デバイス寸法が縮小されるにつれて不揮発性メモリセルのフローティングゲートなどの電荷蓄積領域を形成する際に、有用である。記憶素子では、ナノ構造は、電荷（たとえば、電子）を蓄積するために使用されうる。不揮発性メモリなどのメモリに電荷蓄積粒子としてナノ構造を使用すると、プログラミング電圧の抑制が可能になり、メモリデバイスのパワー／電流消費が抑制され、次世代メモリデバイスが限りなく小型化されるなど、多くの利点がもたらされる。
【００３６】
ナノ構造は、典型的に、構造の最小軸に沿って約５００ｎｍ未満である、少なくとも１つの特徴的な寸法（characteristic dimension）を有する。ナノ構造は、５００ｎｍ未満、たとえば、１０ｎｍ未満、またはさらに１ｎｍ未満の特徴的な寸法を有していてもよい。一部のナノ構造では、その寸法の各々は、１０ｎｍ未満、またはさらに１ｎｍであってもよい。限定されない例として、ナノ構造は、ナノワイヤー、ナノロッド、ナノチューブ、ブリッジナノ構造、ナノテテラポッド、トリポッド、バイポッド、ナノ結晶、ナノドット、量子ドット、ナノ粒子を含む。ナノ構造は、たとえば、実質的に結晶質、実質的に単結晶、多結晶、アモルファス、またはこれらの組合せであってもよい。
【００３７】
一例におけるナノ構造は、実質的に球状ナノ構造またはナノドットからなる。ナノ構造は基本的に任意の材料を含みうる。電荷蓄積ナノ構造は、導体、不導体、および半導体を含んでいてもよい。高い仕事関数（たとえば、４ｅＶまたはそれ以上）を有するナノ構造は、トンネル誘電体層全体にわたって漏洩せずにナノ構造内に電子を十分にトラップし蓄積するために、メモリデバイスにおいて有用である。限定されない例として、電荷蓄積ナノ構造は、窒化ケイ素（ＳｉＮ）、ケイ素（Ｓｉ）、コバルト（Ｃｏ）、金（Ａｕ）、イリジウム（Ｉｒ）、鉄プラチナ合金（ＦｅＰｔ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）、ルテニウム（Ｒｕ）、テルル（Ｔｅ）、タングステン（Ｗ）などの材料を含んでいてもよい。ナノ構造のアレイは、メモリ構造に取り込む前に予備成形または合成されてもよい。たとえば、ナノ構造はコイル構造物であってもよい。一部のナノ構造は、ナノ構造、たとえば、シルセスキオキサンリガンド（silsesquioxane ligand）の表面に関連するリガンド（ligand）を有するコーティングを含んでもよい。また、ナノ構造は、酸化物または窒化物などの絶縁シェルでコーティングされてもよい。
【００３８】
ナノ構造メモリセル技術をメモリデバイス上に組み入れることには多くの設計課題が伴う。たとえば、メモリデバイスは、選択ゲートおよび周辺回路トランジスタなどの非フローティングゲート構造を含む。前述のように、異なるポリシリコン層Ｐ１およびＰ２は、選択ゲートまたは周辺トランジスタを形成するために、従来のデバイスでは一緒に短絡されてもよい。しかしながら、ナノ構造の場合、選択ゲートおよび周辺トランジスタ領域でナノ構造層を含まないようにする必要があることがある。このため、ナノ構造を、これらの非フローティングゲートトランジスタを備える基板の領域に形成せずに、メモリセル領域で選択的に形成または除去する必要があることがある。このような製造は、ナノ構造を選択ゲートおよび周辺トランジスタの基板の目標領域から除去することによって実現されてもよい。
【００３９】
図６Ａ〜６Ｎは、本開示の技術の一実施形態に従った不揮発性メモリアレイの製造を示す、直交断面図である。記載されている実施形態は、単なる例示であって、開示を限定するものと解釈されるべきでない。正確な材料、寸法、および加工手順は、個々の実施例の要件によって変わる場合がある。この例では、選択ゲートおよび周辺回路を備えるナノ構造電荷蓄積領域を有する記憶素子の一体的形成が開示される。
【００４０】
図６Ａは、図３に示すラインＢ−Ｂなど、メモリアレイおよび周辺回路の一部分を通る行またはｘ軸方向のラインに沿った断面図である。図６Ａは、基板の周辺回路領域３０６および３０８だけでなく基板のメモリアレイ領域３０２も示す。この例では、領域３０６は、１つ以上の低電圧周辺トランジスタに対して目標とされた領域に対応する。領域３０８は、１つ以上の高電圧周辺トランジスタに対して目標とされた領域に対応する。１つ以上のウェル（たとえば、３つのウェル）（図示せず）は、典型的には、基板表面上に層スタックを形成する前に、基板内に形成される。基板という用語は、これらのウェル領域への言及を含んでいてもよい。ゼロ層（a zero layer）の形成が、ウェル形成に先行してもよい。
【００４１】
基板をドープするためにウェルの関連するアニーリングを施した後、高電圧ゲート誘電体領域３０９が周辺回路領域３０８において基板内に形成される。一実施形態では、酸化ケイ素（ＳｉＯ２）の層を基板上に成長させ、続いて、低電圧周辺回路領域３０６およびメモリアレイ領域３０２から酸化物を除去する。この後、第１誘電体層３１０が基板上に形成される。第１誘電体層は、一実施形態では、基板上にＳｉＯ２の層を成長させることによって形成されうる。堆積工程が交互に採用されうる。一例では、第１誘電体層３１０がセル領域および低電圧周辺領域で約７ｎｍ〜８ｎｍの厚さまで形成されうる。第１誘電体層は、高電圧領域３０８に形成されて層３０９の全厚を増加させうる。一例では、誘電体領域３０９の最終厚は約３０ｎｍである。
【００４２】
第１導電層３１２は、第１トンネル誘電体層３１０上に形成される。第１導電層は、本明細書に記載する他の導電層の場合と同様に、ドープポリシリコンなどの半導体材料または金属などの導電性材料を含んでいてもよい。なお、２つの層が直接接触しているときだけでなく、１つ以上のインターリービング層が２つの層の間にあるときも、ある層が別の層の上にあると言われる場合がある。一実施形態では、ドープポリシリコンは、減圧化学気相成長法（ＬＰＣＶＤ）によって形成されるが、他の工程も採用されうる。一例では、第１導電層が約３０ｎｍの厚さまで堆積される。種々の厚さの第１導電層が採用されうる。
【００４３】
第１誘電体層３１０および第１導電層３１２は、この後、周辺回路領域３０６および３０８に保たれながら、図６Ｂに示すようにメモリアレイ領域３０２から除去される。一例では、フォトレジストマスクおよび／またはハードマスキング層が周辺回路領域上に形成され、続いて、エッチングによって導電層および誘電体層をメモリアレイ領域から除去する。フォトレジストは、この後、除去され、続いて、図６Ｃに示すように犠牲層３１４およびハードマスク層３１６を形成する。一例では、犠牲層は、約４ｎｍの厚さまで堆積されうる高温酸化物（ＨＴＯ）の薄層であり、ハードマスク層は約７０ｎｍの厚さまで堆積されうる窒化ケイ素（ＳｉＮ）の層である。
【００４４】
分離トレンチ３１８および３２０は、図６Ｄに示すように基板にエッチングされる。一実施形態では、ｘ軸の方向に隣接するストリップ間にスペースを有する、ｙ軸の方向に伸びる複数のストリップにハードマスク層３１６をパターン化するために、従来のフォトリソグラフィが利用される。基板内にｘ軸方向に異なる寸法を有するアクティブ領域を規定するために、ハードマスク層は、メモリアレイ領域３０２で第１サブパターンにパターン形成されるとともに、周辺回路領域３０６、３０８で１つ以上の異なるサブパターンにパターン形成されてもよい。形状が縮小されたサイズでハードマスク層３１６のストリップを形成するために、スペーサ支援パターニング、ナノ・インプリント・パターニング、およびその他のパターニング技術も採用されうる。第２方向、または行方向に繰り返されるパターンは、目標とされたメモリアレイの列を形成するための第１エッチング方向を規定する。
【００４５】
メモリアレイ領域でパターン形成されたハードマスクを使用して、犠牲層３１４および基板は、基板をトレンチ間の分離されたアクティブ領域に分割する複数の浅い分離トレンチ３１８を規定するためにエッチングされる。周辺回路領域において、パターン形成されたハードマスクは、第１導電層３１２、第１誘電体層３１０、誘電体領域３０９、および基板をエッチングするために使用される。周辺トランジスタのアクティブ領域を分離する、複数の浅い分離トレンチ３２０が形成される。第１導電層３１２のエッチングによって、ｙ方向に伸びる材料３１２の列から形成される複数の周辺トランジスタに対する、第１寸法が形成される。分離トレンチは、絶縁誘電体（たとえば、ＳｉＯ２）など、分離材料３２２を堆積することによって充填される。また、成長工程が採用されてもよい。周辺およびメモリアレイ領域において、層スタックの実質的に平面的な上表面を生成するために、化学機械平坦化（ＣＭＰ）またはエッチバック工程が適用される。層スタックは、周辺回路領域において残りのハードマスク層に対して約２０ｎｍの目標厚さを用いて研磨されるが、個々の実施例に応じて変動する他の量の研磨も採用されうる。
【００４６】
分離領域の形成後、メモリアレイ領域における層スタックを除去するために、基板表面上方のギャップ充填材料の一部分を残して一連の製造工程が適用される。図６Ｅに示すように、第２犠牲層３２４が周辺回路領域およびメモリアレイ領域で形成される。一例では、層３２４は、約１５ｎｍの厚さまで堆積されるＨＴＯである。
【００４７】
図６Ｆを参照すると、フォトレジストカバー（図示せず）が周辺回路領域に適用され、続いて、メモリアレイ領域における第２犠牲層が除去される。フォトレジストは、メモリアレイ領域で第２犠牲層を除去した後で除去される。分離材料３２２には、この後、図６Ｆに示すように窪み部が作られる。一例では、分離材料は、窪み部を作った後に基板表面上方に約５ｎｍ〜１０ｎｍの深さを残すことが目標とされる。他の目標厚さとして、たとえば、別の例では約１ｎｍ〜１０ｎｍの範囲が採用されてもよい。保護層３１６が所定位置にある間に分離材料に窪み部を作ることによって、基板表面上方から分離誘電体を除去してしまう可能性のある、分離材料のオーバーエッチングまたは側壁エッチングが回避される。分離材料は、分離材料の突起部を形成する、基板の表面上方の各トレンチから伸びる部分を含む。後処理段階で明らかになるように、分離材料のこれらの突起部は、ナノ構造層のパターニングおよびエッチングを必要とせずに、基板のアクティブ領域上方のナノ構造コーティングの個別のライン群を自己整合するために使用される。
【００４８】
周辺回路領域を覆う保護層３２４とともに、ハードマスク層３１６が、たとえば、熱リン酸エッチを用いてメモリアレイ領域から剥離される。後続の酸化物成長工程のための予洗浄作業が、この後実施される。予洗浄工程は、犠牲層３１４（たとえば、酸化物）の４〜５ｎｍの除去を目標として適用される。予洗浄工程では、図６Ｇに示すように、メモリアレイ領域から第１犠牲層３１４が除去される。
【００４９】
第２誘電体層３２６は、図６Ｈに示すようにメモリアレイ領域における基板のアクティブ領域上に形成される。一例では、第２誘電体層は、熱酸化によって約５〜８ｎｍの厚さまで成長したＳｉＯ２の層である。第２誘電体層は、分離誘電体領域では成長しないか著しく成長しないため、アクティブ領域上で自己整合する。第２誘電体層は、メモリセルのトンネル誘電体材料を形成する。
【００５０】
第２誘電体層を形成した後、図６Ｉに示すように、ナノ構造コーティング３２８がメモリアレイ領域３０２および周辺回路領域３０６、３０８において層スタック面に適用される。図６Ｉでは、基板のメモリアレイ領域３０２が、セル領域３０３および選択ゲート領域３０５を含むものとして示されている。セル領域３０３は実際の記憶素子の目標位置であるが、選択ゲート領域３０５はセル領域における記憶素子のグループ化のための選択ゲート（たとえば、ドレイン側またはソース側）の目標位置である。
【００５１】
ナノ構造コーティング３２８は、１つ以上のナノ構造層を含んでいてもよい。一実施形態では、ナノ構造はこれらを形成する際に溶媒がないが、他の実施形態では、ナノ構造は１つ以上の溶媒に分散される。ナノ構造は、規則的な単分子層または多分子層（たとえば、球状、多角形）など、不規則または規則的なアレイを形成していてもよい。ナノ構造の溶液は、スピンコーティング、ディップコーティング、吹き付け、浸漬などの技術を含む堆積工程によって形成されうる。
【００５２】
一実施形態では、基板表面上方に伸びる分離誘電体の突起部間でナノ構造を動かすために、自己組織化工程が採用される。自己組織化工程は、空間的に規則正しい構造物を作り出すことができる。ブロック共重合体およびナノ構造の自己組織化材料は、エッチングなしでナノ構造の周期パターンを形成しうる。図６Ｉにおけるナノ構造コーティングは、分離トレンチ３１８の形成によって得られた基板のアクティブ領域上に形成される。ナノ構造コーティングは、トレンチに形成されるとともに基板表面の上表面から突き出る分離誘電体３２２上には、載っていない。ナノ構造溶液の粘性によって、ナノ構造は隆起した分離領域の上表面から、トンネル誘電体層３２６の上表面に自然に流れる。絶縁材料の上表面は、トンネル誘電体層の上表面よりも、基板の表面から上方側への距離が大きい。ナノ構造コーティング３２８は、基板表面の上方に伸びる分離材料の隣接する突起部間の、ナノ構造の個別のライン群を規定する。ナノ構造およびそれらの溶液に関するさらなる情報は、２０１０年４月５日に出願され、その全体が参照によって本明細書に援用される、Ｐｕｒａｙａｔｈらによる「Ｍｅｔｈｏｄ  ｏｆ  Ｆｏｒｍｉｎｇ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅｓ  Ｉｎｃｌｕｄｉｎｇ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｍｅｔａｌ  Ｎａｎｏｄｏｔｓ  Ｕｓｉｎｇ  ａ  Ｐｏｌｙｍｅｒ  Ｓｏｌｕｔｉｏｎ」と題する米国特許出願第１１／９５８，８７５号に見られる。
【００５３】
図６Ｉの自己組織化工程は、図７Ａ〜７Ｂにさらに示すようにナノドットを分離領域からアクティブ領域に動かす。図７Ａは、分離トレンチ３１８によって分離される基板のアクティブ領域３１７を示す俯瞰図である。ナノ構造コーティングが適用されており、ナノ構造コーティングは基板（または基板に形成される層）の表面全体をコーティングする。自己組織化工程の後の基板表面を示す図７Ｂに図示されるように、自己組織化工程によって、ナノ構造は分離トレンチからアクティブ領域に移動される。
【００５４】
一例では、均一性の高いナノ構造を形成するために高分子ミセル技術が採用されてもよい。このような技術は、たとえば、数ｎｍ〜３０ｎｍ（またはそれ以上）のサイズを有する自己整合ナノ構造を製造するために採用されうる。共重合体溶液が形成されてもよい。続いて、金属塩イオンを共重合体のコア（core）またはミセル（micelle）（たとえば、空洞）に与えるために塩を加えるステップや、コア内に金属ナノ構造を形成するために金属塩還元（metal salt reduction）を実施するステップが実行されてもよい。高分子は、たとえば、粉末形状であって有機溶媒に溶けてもよい。他の例では、ナノ構造は溶媒に分散されない。
【００５５】
ナノ構造を有する重合体溶液は基板表面に堆積されうる。ナノ構造のサイズとスペースは、使用されるブロック重合体の分子量と金属塩の量とに基づいて調整されうる。ナノ構造によって蓄積される可能性のある電荷の量は、そのサイズに依存する。サイズは、ミセルを形成するために使用されている共重合体比の関数である。堆積後、溶液は、一部または全部が蒸発などによってナノ構造から除去されてもよい。
【００５６】
一実施形態では、結合剤または会合剤がナノ構造コーティングを形成するために採用される。結合層（図示せず）が酸化物層３２６上に配置される。結合層は、ナノ構造と相互に作用する化学基および／またはナノ構造のリガンドコーティングを含みうる。結合層は、アミノ官能シラン基であってもよい。例として、結合層は、チオール（thiol）、アミン、アルコール、ホホニル（phophonyl）、カルボキシル、ボロニル（boronyl）、フッ素、ホスフィニル、アルキル、アリール（aryl）などを含む。
【００５７】
ナノ構造コーティングは、この後、基板上に適用される。ナノ構造は、結合層と相互に作用するために、リガンドがコーティングされてもよい。ナノ構造および／またはリガンドは結合層と相互に作用し、基板のアクティブ領域で、誘電体層３２６上に１つ以上のナノ構造層を形成する。ナノ構造を有する基板は、加熱せずに乾燥窒素を吹き付けるなどして乾燥することもできる。結合層は、ナノ構造コーティングの形成後に除去されてよい。
【００５８】
ここで図６Ｊを参照すると、堆積および自己組織化の後、ナノ構造コーティングはメモリアレイ領域の選択ゲート領域から除去される。ナノ構造コーティングは、基板のセル領域および周辺回路領域に残る。一例では、メモリセル領域３０３および周辺回路領域３０６、３０８は紫外線（ＵＶ）硬化され、選択ゲート領域３０５におけるナノ構造層は紫外線硬化されない。フォトレジストまたは他の適切なマスキング材料は、基板表面にＵＶ光を当てる前に、選択ゲート領域３０４上に適用されうる。ナノ構造層を選択的に硬化させた後、硬化されていない場所のナノ構造層を除去するウエハに、すすぎまたは洗浄が適用されうる。この工程によって、選択ゲート領域におけるナノ構造層が除去される結果となる。選択ゲート領域からナノ構造層を除去するために、他の方法を採用することもできる。
【００５９】
自己組織化工程では、選択ゲート領域からナノ構造を選択的に除去するために、光活性化可能な化合物をナノ構造溶液に入れてもよい。結合層が使用される場合、結合層とリガンドまたはナノ構造との結合が光照射によってのみ形成されるように、結合層材料組成は光活性化可能であってもよい。当技術分野で周知のような数多くの光活性可能な化合物が使用されてもよい。例として、このような化合物は、光活性化されると、たとえば、シルセスキオキサンリガンドとの共有結合を形成しうる、フェニルアジド基を含んでいてもよい。このシルセスキオキサンリガンドは、ナノ構造の表面に関連するコーティングを備えていてもよい。他の光活性化可能な化合物として、アリールアジド基（aryl azide group）（たとえば、フェニルアジド、ヒドロキシフェニルアジド、またはニトロフェニル基）、ソラレン（psoralen）、またはジエン（diene）が挙げられる。
【００６０】
ナノ構造層を選択的に除去した後、図６Ｋに示すように第３誘電体層３３０がウエハ上に形成される。一例では、第３誘電体層は、約１０ｎｍ〜１２ｎｍの厚さまで堆積された酸化物（たとえば、ＳｉＯ２）である。他の材料も採用されうる。一実施形態では、第３誘電体層は、第１高誘電率（high-K）誘電体層に続いて、酸化物−窒化物−酸化物の３層および別の高誘電率誘電体層を含む。第３誘電体層上にバリアメタル層３３２が形成される。バリアメタル層は、たとえば、約１０ｎｍの厚さまで形成されるＴｉＳｉＮ、ＴｉＮ、ＴａＮ、またはその他の適切なバリアメタルであってもよい。
【００６１】
メモリアレイ領域３０２（領域３０３および３０５）は、この後、フォトレジストおよび／または１つ以上のハードマスク層（図示せず）で覆われる。続いて、図６Ｌに示すように層スタックがエッチングされる。エッチングは、周辺回路領域で第１導電層３１２に達するまで続けられる。エッチングでは、周辺回路領域において、バリアメタル層３３２、第３誘電体層３３０、ナノ構造コーティング３２８、犠牲層３２４、ハードマスク層３１６、および犠牲層３１４が除去される。フォトレジストは、この後、メモリアレイ領域３０２から除去される。フォトレジスト（図示せず）は、この後、選択ゲート領域３０５が露出された状態で、セル領域３０３および周辺回路領域３０６、３０８に適用される。エッチングは、この後、図６Ｍに示すように実施される。エッチングでは、選択ゲート領域３０５からバリアメタル層３３２および第３誘電体層３３０が除去される。エッチングの後、セル領域３０３および周辺回路領域３０６、３０８が覆われた状態で、新たなゲート誘電体層３２７を選択ゲート領域３０５で選択的に再成長させることができる。第２誘電体層３２６がエッチング工程によって損傷を受けたり除去されたりする場合、さらなるゲート誘電体層が有用である場合がある。ゲート誘電体層を再成長させるのではなく、別の例では、堆積工程によって形成される高温酸化物などの誘電体層を選択ゲート領域に配置することができる。別の実施形態では、第３誘電体層３３０およびバリアメタル層３３２が残るように、エッチング工程の間、選択ゲート領域を覆うことができる。
【００６２】
周辺回路領域における第１導電層と選択ゲート領域における第２誘電体層とを露出させた後、第２導電層３３４は、図６Ｎに示すようにウエハ上に形成される。第２導電層は、一例では、約１００ｎｍの厚さまで堆積されるドープポリシリコンの層であるが、他の材料および寸法が採用されうる。図６Ｏは、第２導電層の上表面を平坦化するためのＣＭＰ工程後のデバイスを示している。
【００６３】
図６Ｐは、図６Ｏに示すようにｙ軸の方向（列方向）のラインに沿ったデバイスの断面図を示す。セル領域３０３はラインＣ−Ｃに沿った断面図において選択ゲート領域３０５で示され、周辺回路領域３０６はラインＤ−Ｄに沿った断面図で示され、周辺回路３０８はラインＥ−Ｅに沿った断面図で示される。
【００６４】
パッド層３４０（たとえば、窒化物または酸化物）が、第２導電層上に形成される。続いて、バッファ層３４２（たとえば、窒化物または酸化物）が形成される。バッファ層は、たとえば、ｙ軸方向にスペースを有するとともに、ｘ軸方向に伸びるフォトレジストのストリップを形成することによって、パターン形成される。パターンはセル領域３０３および選択ゲート領域３０５において適用されるが、周辺回路領域３０６および３０８はパターン形成されないままとされる。パターンをマスクとして使用するとき、バッファ層は、図６Ｑに示すように、ｘ軸の方向に伸びているストリップにエッチングされる。エッチングは、周辺回路領域においてバッファ層３４２を除去する。バッファ層のパターニングおよびエッチングの後、スペーサ３４６がストリップの垂直側壁に沿って形成される。スペーサ材料（たとえば、ポリシリコン）の層が基板上に等方的に堆積され、この後、エッチバックされてスペーサが形成される。スペーサ材料をエッチバックすると、スペーサ材料は周辺回路領域から除去される。
【００６５】
スペーサの形成後、バッファ層３４２のストリップが、たとえば、図６Ｒに示すように化学ウェットエッチングによって剥離される。得られるスペーサ３４６はパターンを形成する。このとき、スペーサ形状のラインは、ナノ構造電荷蓄積領域に対する目標ゲート長に対応するｙ軸方向の寸法を有する。スペーサは、第１方向または列方向で繰り返されるパターンを規定し、これによって、目標とされたメモリアレイの行を形成するためのエッチングの第２方向を規定する。
【００６６】
バッファ層を剥離した後、フォトレジストのストリップ３４８が、選択ゲート領域および周辺回路領域に適用される。ストリップは、周辺トランジスタおよび選択ゲートにおける目標ゲート長に対応する、ｙ軸方向の寸法を有する。ストリップは、選択ゲート領域で、また周辺回路領域内で、種々のｙ軸寸法を有していてよい。
【００６７】
フォトレジストのストリップ３４８およびスペーサ３４６をパターンとして使用することで、層スタックは図６Ｓに示すようにエッチングされる。セル領域３０３において第２導電層３３４をエッチングすると、ワードラインまたはｘ軸方向に細長い制御ゲートＣＧ１〜ＣＧ５が形成される。選択ゲート領域３０５において第１導電層３１２および第２導電層３３４をエッチングすると、選択ゲート構造ＳＧ１のゲートが形成される。周辺領域において第１導電層３１２および第２導電層３３４をエッチングすると、ゲート周辺トランジスタＰＧ１およびＰＧ２が形成される。この例では、エッチングによって、メモリセル、選択ゲート、または周辺トランジスタの行にわたって連続的な第２導電層のストリップが形成される。これらのストリップは、選択ゲートラインおよび周辺トランジスタ選択ラインを形成しうる。ナノ構造コーティングの各ストリップ３２８は、エッチングされて複数の個々の電荷蓄積領域ＣＳＲ１〜ＣＳＲ５になる。スペーサパターンによるエッチングは、列の方向、すなわち、ｙ軸の方向の個々の電荷蓄積領域のゲート長を規定する。各電荷蓄積領域３２９は、電荷蓄積領域内にアレイを形成する複数のナノ構造を含む。アレイは、多数のナノ構造を備えるｙ軸およびｘ軸の方向の寸法を有する。この例ではナノ構造の単分子層が示されているが、他の実施形態では、複数層のナノ構造を含んでいてもよい。したがって、このような実施形態において電荷蓄積領域を形成するナノ構造のアレイは、複数のナノ構造を備える基板の表面に垂直な方向の寸法を有することになる。
【００６８】
アレイの製造を終了させるために様々なバックエンド工程が実施されうる。たとえば、パッシベーション誘電体層を堆積させることができる。続いて、メモリ・セル・ストリングの端部のソース領域およびドレイン領域にラインを接続するために、金属導電ラインおよびビアを形成することができる。
【００６９】
別の実施形態では、ナノ構造ベースの電荷蓄積領域が、図６Ａ〜６Ｓに示すような選択的硬化および除去工程を行うことなく、周辺および選択ゲート回路の形成と一体に形成される。図８Ａ〜８Ｌは、メモリアレイの形成を示す断面図である。図８Ａ〜８Ｌは、このような実施形態のメモリアレイをサポートする周辺回路である。
【００７０】
図８Ａは、基板のメモリアレイ領域４０２および周辺回路領域４０６を示すワードライン方向（ｘ軸に沿った）のデバイスの断面図である。第１誘電体層４１４は、基板全体にわたってメモリアレイ領域４０２および周辺回路領域４０６に形成される。第１誘電体層は、酸化ケイ素またはその他の適切な絶縁材料などの酸化物を含みうる。一例では、第１誘電体層は、約１０ｎｍの厚さまで堆積される。第１誘電体層上に、１つ以上のパッド層４１１（たとえば、酸化物および／または窒化物）に続いて、バッファ材料（たとえば、酸化物）のストリップ４１３が形成される。バッファ材料を形成することができると、続いて、ストリップを規定するためにメモリアレイ領域４０２におけるパターニングおよびエッチングが行なわれる。周辺回路領域４０６は、この領域における犠牲材料が完全に除去されているために、パターン化されない状態が維持される。この後、ポリシリコンまたはその他の適切なスペーサ材料の層が、堆積され、メモリアレイ領域でスペーサ４１５を形成するためにエッチバックされる。バッファ材料のストリップの側壁に沿ってパッド層上にポリシリコンを形成するために、等方性の堆積工程を採用することができる。パッド層からポリシリコンを除去するためにエッチバック工程が適用され、こうしてスペーサが形成される。エッチバックによって、ポリシリコンは周辺領域から完全に除去される。
【００７１】
バッファ材料のストリップは、この後、図８Ｂに示すように、パッド層４１１から酸化物を剥離するための化学ウェットエッチングなどの適切な工程を用いることで除去される。残りのスペーサ４１５は、分離トレンチをエッチングするためのパターンであって、基板内の互いに電気的に分離されたアクティブ領域を規定するためのパターンを形成する。パターン４１７（たとえば、フォトレジスト）は、この後、周辺回路領域４０６で形成される。パターン４１７を形成した後、図８Ｃに示すように、下部の層スタックをエッチングするためのマスクとして、スペーサおよびパターンが使用される。スペーサおよびパターンは、パッド層４１１をエッチングするために使用することが可能である。続いて、誘電体層４１４をエッチングするためのマスクとしてパッド層４１１を使用する。エッチングによって、誘電体層４１４はｙ方向に細長いストリップに分割される。エッチングは、基板内部へと続き、メモリアレイ領域における分離トレンチ４１９と周辺回路領域における分離トレンチ４２１とを規定する。トレンチをエッチングした後、分離トレンチは、酸化ケイ素などの適切な誘電体４２３によって充填される。トレンチを充填した後、パッド層の残りの部分が除去される。図８Ｃに示すように、トレンチを充填した後の窒化物を剥離することによって、誘電体４２３は基板表面上方に伸びるかあるいは突起部を有する。突起部は、図６Ａ〜６Ｓに記載したように、基板のアクティブ領域上方のナノ構造コーティングのラインを自己整合させるために使用することができる。
【００７２】
図８Ｄは、図８Ｃに示すように、ｙ軸方向（列方向）のラインに沿ったデバイスを示す断面図である。メモリアレイ領域４０２は、目標セル領域４０３および目標選択ゲート領域４０５を示すラインＦ−Ｆに沿った２つの部分で示される。周辺回路領域４０６は、ラインＧ−Ｇに沿った断面図で示される。
【００７３】
つぎに、基板の各領域上に第１導電層４１６が形成される。第１導電層は、ドープポリシリコンなどの導電材料または半導電材料を含んでいてもよい。一例では、層４１６は、約３０ｎｍの厚さまで形成される。犠牲層４１８が第１導電層４１６上に形成される。一例では、犠牲層は、堆積工程を用いて形成された窒化ケイ素キャップである。セル領域４０３が露出された状態で、選択ゲート領域４０５および周辺回路領域４０６にパターン（図示せず）が適用される。一例では、パターンは、下位層をエッチングする従来のフォトリソグラフィ技術を用いて適用されるフォトレジストのストリップを含む。別の例では、１つ以上のハードマスクおよび犠牲層が、下位層をエッチングするスペーサ支援パターニング技術を用いて形成されてストリップにパターン化される。パターンは、ｘ軸方向に細長く、選択ゲートおよび周辺回路トランジスタの目標ゲートサイズに対応するｙ軸の方向の寸法を有するストリップを含む。パターンは、種々のゲート長を規定するための選択ゲートおよび周辺回路領域において種々の寸法で形成されてよい。
【００７４】
パターンをマスクとして使用するとき、保護導電層および誘電体層は図８Ｅに示すようにエッチングされる。エッチングは、ｙ方向の選択ゲートの寸法とｙ方向の周辺ゲートの寸法とを規定する。セル領域４０２におけるエッチングでは、第１保護層、第１導電層、および第１誘電体層のすべてが除去される。周辺回路領域におけるエッチングは、第１誘電体層の最後まで実施されるわけではない。
【００７５】
第２誘電体層４２４が、この後、図８Ｆに示すように形成される。一例では、第２誘電体層は、約７ｎｍ〜８ｎｍの厚さまで形成された熱成長酸化物である。酸化物は、基板の露出領域と周辺回路領域４０６において露出された第１誘電体層領域上に成長するだけである。酸化物は、第１犠牲層４１８の表面またはその周りの領域では成長しない。
【００７６】
ナノ構造層４２６が、この後、図８Ｇに示すようにウエハ上に形成される。ナノ構造コーティング４２６は、図６Ａ〜６Ｓに記載したように形成されうる。ナノ構造コーティングは、自己組織化工程によって、分離誘電体の隣接する突起部間で自己整合する。
【００７７】
ナノ構造層４２６の形成後、第３誘電体層４２８とバリアメタル層４３０は、図８Ｈに示すように基板上に形成される。一実施形態では、第３誘電体層はデバイスの中間誘電体層を形成する酸化物であるが、他の材料も採用されうる。露出している水平方向の表面のすべてに第３誘電体層を形成するために、堆積工程を採用することができる。バリアメタル層は、一実施形態では、約１０ｎｍの厚さまで堆積されたＴｉＮ、ＴａＮ、またはＴｉＳｉＮであるが、他の材料および寸法も採用されうる。バリアメタル層が露出された水平面または垂直面に沿って形成され、層が選択ゲートおよび周辺回路領域において第３誘電体層を被包するように、一例では、等方性の堆積工程が適用される。
【００７８】
セル領域を全体的に覆うとともに選択ゲートおよび周辺回路領域にパターン化ストリップを形成するために、この後、標準フォトグラフィーエッチング工程を用いてマスク層４３２が形成される。マスク層は、フォトレジストおよび／または１つ以上のハードマスキング層を含んでいてもよい。選択ゲート領域４０５および周辺回路領域４０７において、パターンは、第１導電層４１６から形成された下層ゲート（underlying gate）の上方の位置において第２犠牲層を露出させる。露出された領域は、ｙ軸の方向のゲート領域の寸法に対応するか、この寸法よりも大きい。バリアメタル層は、第３誘電体層の上表面全体に、層４１６からゲート領域上方の第３誘電体層の露出された側壁に沿って等方的に形成される。これによって、バリアメタル層の厚さに等しいゲート領域の端からのずれが生じる。したがって、露出された領域は、層４１６の第１寸法よりも、バリアメタル層の厚さの２倍分だけ大きい。
【００７９】
マスクを使用するとき、エッチングは図８Ｉに示すように実施される。エッチングは、犠牲層４１８に達するまで続く。エッチングによって、マスク４３２によって露出された位置において、バリアメタル層４３０、第３誘電体層４２８、およびナノ構造層４２６が除去される。層スタックの様々な層を選択的に除去するために、様々な化学エッチングが適用されうる。ウェットエッチング工程が、この後、図８Ｊに示すように、第１導電層４１６から形成されたゲートの上から窒化物犠牲層４１８を剥離するために適用される。
【００８０】
エッチングの後、第２導電層４３４が、図８Ｋに示すようにウエハ上に形成される。一例では、第２導電層は、約３００ｎｍの厚さまで堆積されたドープポリシリコンの層である。第２導電層は、選択ゲートおよび周辺トランジスタ領域における以前のエッチングによって作り出された開口部を充填する。第２導電層は、セル領域４０３、選択ゲート領域４０５、および周辺回路領域４０６において、バリアメタル層の上に載っている。第２導電層の形成後、第２導電層の表面をほぼ平坦にするために、化学機械研磨（Chemical mechanical polishing）またはその他の適切な工程が適用されうる。
【００８１】
第２導電層４３４の堆積後に、ハードマスク層４３６がウエハ上に形成される。第３パターン４３８が、この後、図示されたハードマスク層上に適用される。第３パターン４３８は、個々の蓄積素子、選択ゲート、および周辺トランジスタゲートをエッチングするために適用される。一例では、ｘ軸の方向に伸びるフォトレジストのストリップのパターン４３８が形成される。別の例では、採用されているリソグラフィー工程の分解可能な最小形状よりも小さいパターンを作り出すためにスペーサ支援パターニングが使用されうる。たとえば、一例では、酸化物の層が窒化物ハードマスク層４３６上に適用されうる。酸化物の形成後、酸化物をｘ方向に伸びる形状（sacrificial features）にエッチングすることができる。エッチングした形状（sacrificial features）のほぼ垂直な側壁に沿ってスペーサを形成するために、等方性のポリシリコンの層を堆積してエッチバックすることができる。スペーサの形成後、酸化物は、パターン４３８に対応するポリシリコンスペーサを選択的に残すエッチング工程によって除去することができる。
【００８２】
セル領域において、各パターニングストリップ４３８は、メモリセルの目標ゲート長に対応するｙ軸の方向の寸法を有する。選択ゲート領域において、パターニングストリップは、選択ゲートトランジスタの目標ゲート長に対応するｙ軸の方向の寸法を有する。周辺回路領域において、ストリップは、周辺トランジスタゲートの目標ゲート長に対応するｙ軸の寸法を有する。なお、選択ゲート領域４０４において、左側の最初の２つのパターンストリップ４３８はメモリセルに対応し、右端のストリップ４３８もメモリセルに対応するが、中間の２つのストリップは目標とされた選択ゲートに対応する。パターニングストリップ４３８をマスクとして使用して、図８Ｌに示す構造をもたらすエッチングが実施される。エッチングは、メモリセル領域４０２におけるハードマスク層、第２導電層４３４、バリアメタル層４３０、第３誘電体層４２８、ナノ構造層４２６、第２誘電体層４２４へと進む。選択ゲート領域において、エッチングは、ハードマスク層４３６、第２導電層４３４、第１導電層４１６、第１誘電体層４１４へと進む。同様に、周辺トランジスタ領域において、エッチングは、ハードマスク層４３６、第２導電層４３４、第１導電層４１６、第１誘電体層４１４へと進む。
【００８３】
パターン４３８をマスクとして使用して、エッチングは、図８Ｌに示すように進み、セル領域において層４３４から制御ゲートＣＧ１〜ＣＧ７を形成し、ナノ構造コーティング４２６から個々のナノ構造アレイ電荷蓄積領域ＣＳＲ１〜ＣＳＲ７を形成する。選択ゲート領域において、選択ゲートＳＧ１は、第２導電層４３４および第１導電層４１６から形成される。同様に、周辺回路領域において、第１誘電体層４１４から形成されたゲート誘電体を含むトランジスタＰＧ１のために、第２および第１導電層４３４および４１６からゲートが形成される。
【００８４】
図９Ａ〜９Ｇは、メモリセルアレイ領域におけるトンネル誘電体層を形成するときにゲート・レベル・スペーサが第１導電層の酸化物成長を阻止または抑制するために使用される第２例の代替実施形態を示す断面図である。初期の処理ステップは、図８Ａ〜８Ｅに記載したものと同じである。第１誘電体層が形成され、続いて、基板内に分離トレンチ４１９および４２１が形成される。第１導電層および第１犠牲層が、この後、形成され、パターン化され、エッチングされて、図８Ｅに示す構造が形成される。
【００８５】
図９Ａを参照すると、１組のスペーサが、この後、選択ゲート領域４０５および周辺回路領域４０６において形成される。図９Ａでは、第２犠牲層４２０が基板上に適用されている。犠牲層は、セル領域４０３、選択ゲート領域４０５、周辺回路領域４０６の基板の露出部と、選択ゲートと周辺回路領域とにおける犠牲層４１８の上に形成される。層４２０が図８Ａ〜８Ｅに示すエッチングから得られる層４１８、４１６、および４１４の垂直側壁に沿ってさらに伸びるように、等方性の堆積工程を採用することができる。一例では、第２犠牲層は、約１０ｎｍの厚さまで堆積された高温酸化物（ＨＴＯ）の層である。図９Ａに示すような層４２０の形成後、図９Ｂに示すように、水平な表面から層４２０を除去するためにスペーサ材料がエッチバックされる。エッチングによって、選択ゲート領域４０５および周辺回路領域４０６において露出される水平部分だけでなく、セル領域４０３からも第２保護層が完全に除去される。材料４２０をエッチバックすると、選択ゲートおよび周辺回路領域にスペーサ４２２が形成される。スペーサは、犠牲層４１８、導電層４１６、および第１誘電体層４１４のストリップの垂直側壁に沿って伸びる。スペーサは、基板表面から層４１８の上表面に伸び、基板表面を横切ってｘ軸の方向に伸ばされる。
【００８６】
スペーサ４２２が層スタックストリップの側壁の酸化を保護する場合、第２誘電体層４２４は、図９Ｃに示すように基板の露出部分上で成長する。ナノ構造層４２６は、この後、図９Ｄに示すように堆積される。つぎに、第３誘電体層４２８およびバリアメタル層４３０は、図９Ｅに示すように形成される。この後、前述のように、マスク層４３２が形成され、セル領域４０３と選択ゲート領域４０５および周辺回路領域４０７におけるパターン化されたストリップとを完全に覆うようにパターン化される。マスク層を使用するとき、層スタックは図９Ｆに示すようにエッチングされ、続いて、導電材料のストリップ４１６の上から犠牲材料４１８が剥離される。第２導電層４３４、ハードマスク層４３６、およびパターン４３８は、この後、図９Ｇに示すように形成される。層スタックは、この後、図９Ｈに示す構造を形成するためのパターンに従ってエッチングされる。
【００８７】
別の例では、エッチングは、浅いトレンチ分離工程の後、基板の不要な領域からナノ構造層を除去するために採用される。第３の例では、第１導電層および第１誘電体層は浅いトレンチ分離の前に形成される。浅いトレンチ分離工程では、ワードライン方向の周辺回路トランジスタゲート長の形成が自己整合（self align）される。浅いトレンチ分離形成後、ゲート酸化物がセル領域で形成され、続いて、ナノ構造層が形成される。ナノ構造は、隣接する浅いトレンチ分離領域間の領域で自己整合される。第１マスクを用いる第１エッチング工程は、選択ゲート領域からナノ構造アレイ層を除去するために実施される。第２マスクを用いる第２エッチング工程は、周辺回路領域からナノ構造アレイ層を除去するために実施される。第１マスクおよび第２マスクは、いずれも列方向に伸びるパターンを規定する。さらなる導電層が、制御ゲートおよび選択ラインの形成を完成させるために別の誘電体層上に形成される。
【００８８】
図１０Ａ〜１０Ｔは、本例による製造工程を示す断面図である。図１０Ａは、ワードライン方向のｘ軸に沿った断面図である。図１０Ａは、基板のメモリアレイ領域５０２と周辺回路領域５０６とを示す。高圧誘電体領域５０９は周辺回路領域５０６に形成され、第１誘電体層５１０はメモリアレイ領域５０２で形成される。一例では、高圧誘電体領域は、基板全体にわたって形成されてもよく、この後、セル領域から除去されてもよい。続いて、図６Ａに記載したように第１誘電体層を基板上に形成してもよい。基板表面を覆うとともに基板表面に接触する様々な厚さの誘電体を形成するために、他の方法が採用されてもよい。誘電体層は、熱酸化によって形成されるＳｉＯ２などの適切な誘電体を含んでいてもよく、様々な寸法で形成されていてもよい。一例では、高圧誘電体領域は３５ｎｍ〜４０ｎｍであり、第１誘電体層は７ｎｍ〜１０ｎｍである。なお、第１誘電体層は、デバイスレベルの品質を必要としないので、後でメモリセル領域から除去してもよいことに留意されたい。
【００８９】
誘電体５１０の上に、この後、第１導電層５１２および犠牲誘電体層５１４が形成される。第１導電層は、一例ではポリシリコンであるが、他の半導体または金属などの導電材料を含んでいてもよい。犠牲誘電体層は、一例では７ｎｍ〜１０ｎｍの厚さを有する熱成長酸化物である。
【００９０】
図１０Ｂを参照すると、１つ以上のハードマスキング層５１６（たとえば、ＳｉＮ、４０ｎｍ）が第２誘電体層上に形成され、続いてパターン５２０が形成される。パターン５２０は、ｙ軸の方向に細長いストリップを含み、ｘ軸の方向でストリップ間にスペースを有する。ｘ軸に沿ったストリップの寸法（ラインサイズ）は、基板の目標アクティブ領域に対応し、ストリップの間のスペースは目標分離領域に対応する。ストリップは、従来のフォトリソグラフィによるフォトレジストから形成されていてもよく、前述のようにスペーサパターニング技術によって形成されたスペーサであってもよい。
【００９１】
層スタックおよび基板は、この後、図１０Ｃに示すようにパターン５２０を用いてエッチングされる。エッチングによって、層スタックは、ｘ方向においてストリップ間にスペースを有するように、ｙ方向に細長いストリップに分割される。トレンチ５２２および５２３が基板内に形成され、ｘ方向に隣接するトレンチの間のアクティブ領域が規定される。分離トレンチは、適切な誘電体材料５２４（たとえば、堆積によって形成される酸化物）で充填される。後続の工程ステップのための平面を作り出すために、ＣＭＰが適用されてもよい。図１０Ｄに示すように、保護層５２６が、メモリアレイおよび周辺回路領域において、層スタックストリップおよび層材料５２４上に形成される。一例では、保護層は、約２０ｎｍの厚さまで堆積された高温酸化物（ＨＴＯ）である。
【００９２】
図１０Ｅを参照すると、フォトレジストのストリップ５２８が周辺回路領域上に形成される。フォトレジストが周辺回路領域を保護することで、ＨＴＯ保護層はメモリアレイ領域から除去される。保護層５２６を除去した後、分離誘電体５２４は、第１導電層５１２のストリップの上表面よりも下方まで後退させる。保護層５２６をエッチングすることで分離誘電体５２４を後退させるために、反応性イオンエッチング（reactive ion etching）が採用されてもよい。様々な窪み量が適用されてもよい。一例では、分離誘電体は、エッチング後の基板表面上方に２０ｎｍを残すことが目標とされる。この例では、９０ｎｍの反応性イオンエッチング工程が採用されうる。この工程は、保護層５２６を除去するための２０ｎｍ、犠牲層５１６の厚さの分離誘電体を後退させるための４０ｎｍ、第２誘電体層５１４の厚さの分離誘電体を後退させるための１０ｎｍ、第１導電層５１２の上表面下方に分離誘電体を後退させるための２０ｎｍの目標エッチングを含んでいてもよい。
【００９３】
図１０Ｆを参照すると、フォトレジスト５２８は（例えばアッシングによって）除去され、続いて、硫酸および過酸化水素を含むピラニアクリーン（piranha clean）など、表面洗浄作業が行なわれる。周辺回路領域が層５２６で保護されている状態で、セル領域から犠牲層５１６が除去される。犠牲層５１６（たとえば、熱リン酸）および誘電体層５１４（たとえば、フッ化水素酸）を除去するために、ウェットエッチングを用いることができる。
【００９４】
この後、図１０Ｇに示すように、第１導電層５１２をセル領域から除去するために、反応性イオンエッチングが実施される。また、保護層５２６を周辺回路領域から除去し、基板表面上方に約１３ｎｍの厚さを有して分離誘電体を窪ませるために（７ｎｍ除去するために）、酸化物エッチングも適用される。保護層および分離誘電体は、第１導電層の除去前または除去後にエッチングされてもよい。この後、予洗浄が適用されて、図１０Ｈに示すように第１誘電体層５１０の残りの部分が除去される。予洗浄作業では、分離誘電体の一部をさらに除去してもよい。たとえば分離誘電体は、予洗浄作業の後に、基板表面から上方に５ｎｍ〜１０ｎｍ伸びていてもよい。
【００９５】
図１０Ｉには、メモリアレイ領域５０２がさらに詳しく示されており、メモリアレイのセル領域５０３および選択ゲート領域５０５が示されている。選択ゲート領域は、ワードラインのライン、すなわちｙ軸方向のラインに沿った断面図で示されている。第２誘電体層５３０は、図１０Ｉに示すように成長される。第２誘電体層は、セル領域において、分離誘電体５２４の部分間の基板の表面を覆っている。周辺回路領域において、第２誘電体層が犠牲層５１６上に成長される。第２誘電体層は、一例では、５ｎｍ〜８ｎｍの厚さで形成された酸化物である。セル領域５０３において、第２誘電体層５３０はトンネル誘電体層を形成する。
【００９６】
ナノ構造層５３２は、図１０Ｊに示すように、メモリアレイおよび周辺回路領域において、基板上に形成される。ナノ構造層は、一実施形態では、図６Ａ〜６Ｓに記載するように、自己組織化工程を用いて形成される。セル領域において、自己組織化工程は、基板表面および誘電体層５３０の上表面上方に伸びる分離誘電体５２４の隣接部分間で、ナノ構造を自己整合させることができる。自己組織化工程では、ナノ構造は、初期段階では水平面の上に形成される。ナノ構造は、この後、自然に低いレベルに流れる。このため、ナノ構造は、分離誘電体５２４よりも上方の位置から除去される。このため、ナノ構造層は、隣接する分離誘電体間で自然に自己整合する。ナノ構造層は、選択ゲート領域５０５において第２誘電体層の上に載っており、周辺回路領域において第２誘電体層５３０および分離誘電体領域５２４の上に載っている。
【００９７】
第３誘電体層５３４、バリアメタル層５３６、および第２導電層５３８は、この後、図１０Ｋに示すように基板上に形成される。一例では、第３誘電体層５３４は、約１０ｎｍ〜１５ｎｍの厚さで堆積された酸化物の層である。第３誘電体層は、酸化物、窒化物、および高誘電率材料などの複数の層を含んでいてもよい。第３誘電体層は、セル領域において中間またはトンネリング誘電体層を形成する。バリアメタル層５３６は、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、またはその他の適切な金属などの材料を含んでいてもよく、一例では、約８〜１５ｎｍの厚さを有する。第２導電層は、一例では、約４０ｎｍの厚さで堆積されたドープポリシリコンの層である。第２導電層は、金属などの導体またはポリシリコンなどの半導体を含みうる。
【００９８】
図１０Ｌに示すようにフォトレジスト５４０のストリップを形成するために、フォトリソグラフィエッチング工程が採用される。フォトレジストは、メモリセル領域５０３および周辺回路領域５０６を完全に覆う。選択ゲート領域５０５において、フォトレジスト５４０は、ｘ軸の方向に細長いストリップを含み、ｙ軸方向にスペースを有し、したがって選択ゲートに対する目標領域は開放されている。フォトレジスト５４０をマスクとして使用するとき、図１０Ｍに示すように、第２導電層５３８、バリアメタル層５３６、第３誘電体層５３４、ナノ構造層５３２、および第４誘電体層５３０をエッチングするために、反応性イオンエッチングが実施される。
【００９９】
図１０Ｎにおいて、フォトレジストが除去される。続いて、第４誘電体層を選択ゲート領域５０５に形成することに備えて、ゲート酸化予洗浄工程が行なわれる。この後、第４誘電体層５４２が形成されて、開放された選択ゲート領域における基板が覆われる。また、第４誘電体層が、セル領域５０３および周辺回路領域５０６における第２導電層上に形成される。第４誘電体層は、一例では、約８ｎｍ〜１０ｎｍの厚さを有する熱成長酸化物である。第４誘電体層は、選択ゲート領域においてゲート誘電体を形成することができる。
【０１００】
第３導電層５４４およびフォトレジストパターン５４６が、この後、図１０Ｏに示すように形成される。一例では、第３導電層は、約４０ｎｍの厚さを有するポリシリコンである。層５４６は、第４誘電体層によって基板の表面から分離されることによって形成されており、選択ゲート領域におけるエッチングによって形成されている開放領域を充填する。フォトレジストパターンは、セル領域５０３および選択ゲート領域５０５を完全に覆う。周辺回路領域は、露出した状態が維持される。目標ゲート領域だけでなく、周辺領域全体が露出される。エッチング（たとえば、反応性イオン）が、この後、図１０Ｐに示すように実施される。周辺回路領域において、第３導電層５４４、第４誘電体層５４２、第２導電層５３８、バリアメタル層５３６、第３誘電体層５３４、ナノ構造層５３２、第２誘電体層５３０、犠牲層５１６、および犠牲誘電体層５１４がエッチングされて除去される。
【０１０１】
その後、フォトレジストが除去される。続いて、図１０Ｑに示すような第４導電層５４８を形成する前に、後洗浄作業が行なわれる。ＣＭＰまたは別の適切な工程が、この後、図１０Ｒに示すようにセル領域において第４誘電体層を除去するために採用される。その工程では、選択ゲート領域およびセル領域から第４導電層のすべてが除去され、周辺回路領域における第４導電層の一部分が除去される。ＣＭＰによって、セル領域から第３導電層および第４導電層がさらに完全に除去し続けられる。ＣＭＰの継続によって、選択ゲート領域における第３導電層の一部分と、周辺回路領域における第４導電層のさらに一部を除去することができる。ＣＭＰ工程を通じて、連続導電層（層５３８）がセル領域で形成される。それゆえ、セル領域における制御ゲートは、第２導電層５３８から形成されることになる。選択ゲートのゲートは、第３導電層５４４から形成されることになる。周辺ゲートトランジスタのゲートは、第４導電層５４８および第１導電層５１２から形成されることになる。
【０１０２】
図１０Ｓには、個々の電荷蓄積領域を形成するとともに、ｙ軸方向の選択ゲートおよび周辺トランジスタの寸法を規定する、一連のステップが示されている。選択ゲート領域は、図１０Ｒと同じ断面で示される。セル領域５０３および周辺トランジスタ領域５０６は、図１０ＲのラインＨ−ＨおよびＩ−Ｉの各々に沿ったｙ軸方向の断面図で示されている。
【０１０３】
１つ以上のハードマスキング層５５０が、基板全体に形成される。続いて、パターン５５２が形成される。パターン５５２は、従来のフォトグラフィー技術でパターン化されたフォトレジストのストリップ、あるいは他の実施形態において前述したように形成されたスペーサを含んでいてもよい。他のパターニングおよびインプリント技術が採用されてもよい。セル領域におけるパターンは、ｙ軸方向の目標電荷蓄積領域寸法に対応するラインサイズで形成される。選択ゲート領域におけるパターンは、ｙ軸方向の選択ゲートの目標寸法に対応するラインサイズを含んでいる。周辺回路領域におけるパターンは、ｙ軸方向の周辺ゲートトランジスタの目標寸法またはゲート長に対応するラインサイズを含んでいる。フォトレジストを使用するとき、ハードマスキング層がパターン化され、図１０Ｔに示すように下層がエッチングされる。
【０１０４】
セル領域５０３において、第２導電層５３８をエッチングすることによって制御ゲートＣＧ１〜ＣＧ７が形成される。ナノ構造層５３２をエッチングすることによって、個々の電荷蓄積領域ＣＳＲ１〜ＣＳＲ７が形成される。選択ゲート領域５０５において、第３導電層５４４をエッチングすることによって、選択ゲートＳＧ１およびＳＧ２のゲートが形成される。周辺領域５０６において、第４導電層５４８および第１導電層５１２をエッチングすることによって、周辺トランジスタＰＧ１のゲートが形成される。
【０１０５】
アレイの製造を終了させるために様々なバックエンド工程が実施されうる。たとえば、パッシベーション誘電体層を堆積させることができる。続いて、メモリ・セル・ストリングなどの終端部のソース領域およびドレイン領域にラインを接続するための、金属導電ラインおよびビアを形成することができる。
【０１０６】
図１１は、本開示の技術の１つ以上の実施形態を用いて製造することができる、メモリセルアレイ９５２の一例の構造を示している。一例として、１０２４ブロックに分割されているＮＡＮＤフラッシュＥＥＰＲＯＭを説明する。各ブロックに記憶されているデータは、一度に消去することができる。一実施形態では、ブロックは、一度に消去されるセルの最小単位である。この例における各ブロックでは、８５１２列があり、それらは偶数列と奇数列に分割されている。ビットライン群もまた、偶数ビットライン群（ＢＬＥ）と奇数ビットライン群（ＢＬＯ）に分けられている。図１１は、直列に接続されてＮＡＮＤストリングを形成している、４つのメモリセルを示している。各ＮＡＮＤストリングに４個のセルが含まれるように示されているが、メモリセルは４個以上あるいは４個以下（例：１６、３２、またはその他の数）であってもよい。ＮＡＮＤストリングの一端は、第１選択トランジスタ（選択ゲートとも呼ぶ）ＳＧＤを介して、対応するビットラインに接続されている。ＮＡＮＤストリングの他端は、第２選択トランジスタＳＧＳを介してＣソースに接続されている。
【０１０７】
奇数／偶数ビットラインアーキテクチャにおける一実施形態のメモリセルに対する読み出し処理およびプログラミング処理の間では、４２５６メモリセルが同時に選択される。選択されたメモリセル群は、同一のワードライン（例：ＷＬ２−ｉ）および同種のビットライン（例：偶数ビットライン）を有する。それゆえ、５３２バイトのデータを同時に読み出し得る、或いは、プログラムし得る。それら同時に読み出され或いはプログラムされる５３２バイトのデータは、一論理ページを構成する。それゆえ、この例では、一ブロックは少なくとも８ページを記憶することができる。各メモリセルが２ビットのデータを記憶するとき（例：マルチレベルセル）、一ブロックが１６ページを記憶する。他の実施形態では、（隣接するビットラインを含む）１つのブロック内の各ビットラインが同時に選択されるような、全ビットラインアーキテクチャを使用するメモリセルが形成される。
【０１０８】
他の実施形態では、複数のビットラインは、奇数および偶数ビットラインに分けられない。このようなアーキテクチャは一般に、全ビットラインアーキテクチャと呼ばれる。全ビットラインアーキテクチャでは、読み出しおよびプログラム処理の間に、１つのブロックの全てのビットラインが同時に選択される。共通ワードラインに沿っているとともに何れかのビットラインに接続されているメモリセルは、同時にプログラムされる。他の実施形態では、ビットラインまたはブロックは、他のグループに分けることもできる（例：左および右、２つ以上のグループ分け、など）。
【０１０９】
図１２は、１つ以上のメモリダイ又はチップ１０１２を有する不揮発性記憶デバイス１０１０を示している。メモリダイ１０１２は、メモリセルの（２次元又は３次元の）アレイ１０００、制御回路１０２０、及び、リード／ライト回路１０３０Ａと１０３０Ｂを有する。一実施形態では、様々な周辺回路によるメモリアレイ１０００へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセスライン及び回路の密度が半分に低減される。リード／ライト回路１０３０Ａ及び１０３０Ｂは、複数のセンスブロック１３００を有しており、それらのセンスブロック１３００によって１ページのメモリセルを並列に読み出し又は書き込みすることができる。メモリアレイ１０００は、行デコーダ２４０Ａと１０４０Ｂを介したワードラインと、列デコーダ１０４２Ａと１０４２Ｂを介したビットラインによってアドレス指定される。典型的な実施形態では、コントローラ１０４４は、１つ以上のメモリダイ１０１２のような同じメモリデバイス１０１０（例えば、取り外し可能なストレージカード又はパッケージ）内に含まれる。命令、及びデータは、ライン１０３２を介してホストとコントローラ１０４４の間で転送され、また、ライン１０３４を介してコントローラと１つ以上のメモリダイ１０１２の間で転送される。
【０１１０】
制御回路１０２０は、リード／ライト回路１０３０Ａと１０３０Ｂと協調して、メモリアレイ１０００に対してメモリ動作を実行する。制御回路１０２０は、ステートマシン１０２２、オンチップアドレスデコーダ１０２４、及び電力制御モジュール１０２６を有している。ステートマシン１０２２は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ１０２４は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ２４０Ａ、１０４０Ｂ、１０４２Ａ及び１０４２Ｂによって用いられるハードウェアアドレスの間のアドレスを転換するためにアドレスインタフェースを提供する。電力制御モジュール１０２６は、メモリ動作中のワードライン及びビットラインに供給される電力及び電圧を制御する。一実施形態では、電力制御モジュール１０２６は、供給電力より大きな電圧を作り出すことができる一つ以上のチャージポンプを有する。
【０１１１】
一実施形態では、制御回路１０２０、電力制御回路１０２６、デコーダ回路１０２４、ステートマシン回路１０２２、デコーダ回路１０４２Ａ、デコーダ回路１０４２Ｂ、デコーダ回路２４０Ａ、デコーダ回路１０４０Ｂ、リード／ライト回路１０３０Ａ、リード／ライト回路１０３０Ｂ、及び／又はコントローラ１０４４の一つ又は幾つかの組合せは、１つの管理回路、或いは複数の管理回路群と称されることがある。
【０１１２】
図１３は、センスモジュール１２８０と呼ばれるコア部と共通部１２９０に分割された個々のセンスブロック１３００のブロック図である。一実施形態では、各ビットラインに対して個別のセンスモジュール１２８０を用意し、複数の複数センスモジュール１２８０に対して一つの共通部１２９０を用意してもよい。一例として、１個のセンスブロックは、１個の共通部１２９０と８個のセンスモジュール１２８０を有している。グループ内の各センスモジュールは、データバス１２７２を介して協働する共通部と通信する。さらなる詳細としては、その全体を参照することにより本明細書に組み込まれる米国特許出願公開公報２００６／０１４０００７号を参照されたい。
【０１１３】
センスモジュール１２８０は、接続されたビットライン内の伝導電流が予め決められた閾値レベルより高いか低いかを判定するセンス回路１２７０を備えている。幾つかの実施形態では、センスモジュール１２８０は、センスアンプと一般に呼ばれる回路を有する。センスモジュール１２８０は、さらに、接続されたビットラインに電圧状態を設定するために用いられるビットラインラッチ１２８２を有している。例えば、ビットラインラッチ１２８２内で予め決められた状態がラッチされることによって、接続されたビットラインを、書き込み禁止を指定する状態（例えば、Ｖｄｄ）に引き上げる（プル）する。
【０１１４】
共通部１２９０は、プロセッサ１２９２、複数のデータラッチ１２９４、及び、複数のデータラッチ１２９４とデータバス１２２０の間を接続するＩ／Ｏインタフェース１２９６を備えている。プロセッサ１２９２は計算を実行する。例えば、その機能の１つは、センスされたメモリセル内に記憶されているデータを特定し、特定されたデータを複数のデータラッチ内に記憶することである。複数のデータラッチ１２９４は、読み出し動作において、プロセッサ１２９２によって特定されたデータビット群を記憶するために用いられる。複数のデータラッチ１２９４は、書き込み動作において、データバス１２２０から取り込んだデータビット群を記憶するためにも用いられる。取り込まれるデータビット群は、メモリ内に書き込む予定のライトデータ（書き込みデータ）を表す。Ｉ／Ｏインタフェース１２９６は、データラッチ１２９４とデータバス１２２０の間のインタフェースを提供する。
【０１１５】
読み出し又はセンス中には、システムの動作はステートマシン２２２の制御下にあり、ステートマシン２２２はアドレス指定されたセルへの種々の制御ゲート電圧の供給を制御する。メモリに用意された様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む毎に、センスモジュール１２８０はこれらの電圧の１つに遷移し、バス１２７２を介してセンスモジュール１２８０からプロセッサ１２９２に出力が提供される。その時点で、プロセッサ１２９２は、センスモジュールの遷移イベントと、ステートマシンから入力ライン１２９３を介して加えられた制御ゲート電圧についての情報によって、結果としてのメモリ状態を特定する。それから、プロセッサは、メモリ状態に対するバイナリ符号化を計算し、得られたデータビット群をデータラッチ１２９４に格納する。コア部の別の実施形態では、ビットラインラッチ１２８２は、センスモジュール１２８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの二つの役割を持つ。
【０１１６】
当然のことながら、いくつかの実装形態では複数のプロセッサ１２９２を有することができる。一実施形態では、各プロセッサ１２９２は出力ライン（図１２には示されていない）を有し、各出力ラインは共にワイヤードＯＲ（配線論理和）接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続される前段階で反転される。この構成は、ワイヤードＯＲの結果を受け取るステートマシンが、書き込まれる全てのビットがいつ所望のレベルに到達したかを判断できるので、書き込み処理の完了時点を判定する書き込み検証処理における素早い判定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理「０」がワイヤードＯＲラインに送られる（又はデータ「１」が反転される）。全てのビットがデータ「０」を出力すると（又はデータ「１」が反転されると）、ステートマシンは書き込み処理の完了を知る。各プロセッサが８個のセンスモジュールと通信する実施形態では、（いくつかの実施形態において）ステートマシンはワイヤードＯＲラインを８回読み出す必要があってもよいし、あるいは、協働するビットラインの結果を蓄積するための論理をプロセッサ１２９２に追加し、ステートマシンがワイヤードＯＲラインを一度だけ読み出せば良いようにしてもよい。
【０１１７】
書き込み又は検証処理の間、書き込まれるべきデータはデータバス１２２０から複数のデータラッチ１２９４内に記憶される。ステートマシン制御下の書き込み動作は、アドレス指定されるメモリセルの制御ゲートに加えられる一連の（値の増加を伴う）書き込み電圧パルスを伴う。各書き込みパルスに続いて検証処理が実行され、メモリセルが所望の状態に書き込まれたかどうかを判定する。プロセッサ１２９２は、所望のメモリ状態に対する検証メモリ状態を監視する。その２つが一致したとき、プロセッサ１２９２は、書き込み禁止を指定する状態にビットラインを引き上げる（プルする）ようにビットラインラッチ１２８２を設定する。これにより、たとえ書き込みパルスがその制御ゲートに影響しても、ビットラインに接続したセルがさらに書き込みされないようにすることができる。他の実施形態では、プロセッサが最初にビットラインラッチ１２８２をロードし、センス回路が検証処理中にそれに禁止値を設定する。
【０１１８】
データラッチスタック１２９４は、センスモジュールに対応するデータラッチのスタックを有する。一実施形態では、センスモジュール１２８０毎に３個から５個の（或いはその他の数の）データラッチが存在する。一実施形態では、ラッチは夫々１ビットである。いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス１２２０用にシリアルデータに変換したり、その逆を行ったりする。好適な一実施形態では、ｍ個のメモリセルのリード／ライトブロックに対応する全てのデータラッチを相互にリンクしてブロックシフトレジスタを構成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、リード／ライトモジュールの一群のデータラッチのそれぞれが、データバスへ或いはデータバスからデータを順に転送するようにリード／ライトモジュールのバンクを構成し、一群のデータラッチがあたかもリード／ライトブロック全体のシフトレジスタの一部であるかのようにしてもよい。
【０１１９】
読み出し動作やセンスアンプについてのさらなる情報は次の文献に記載されている。（１）米国特許第７，１９６，９３１号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、（２）米国特許第７，０２３，７３６号、「Non-Volatile Memory And Method with Improved Sensing」、（３）米国特許出願公開公報第２００５／０１６９０８２号、（４）米国特許第７，１９６，９２８号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、及び、（５）米国特許出願公開公報第２００６／０１５８９４７号、「Reference Sense Amplifier For Non-Volatile Memory」、２００６年７月２０日発行。これら５個の特許文献の全ては、その全体を参照することにより本明細書に組み込まれる。
【０１２０】
基板に複数の分離トレンチを形成するステップを備えた不揮発性記憶メモリの製造方法を含んでいる、一実施形態が開示されている。  前記分離トレンチは第１方向（例えば、列）に伸びており、前記第１方向と直交する第２方向（例えば、行）に隣接する分離トレンチの間にスペースを有している。  前記分離トレンチは分離材料で充填されている。各トレンチ内の前記分離材料は、前記基板の表面から上方へ伸びている部位を備えている。前記方法は、さらに、前記基板の表面上にトンネル誘電体層を形成するステップと、各分離トレンチから伸びている前記分離材料の隣接する部位間に、ナノ構造コーティングを前記トンネル誘電体層の上に自己整合するステップと、中間誘電体層を前記ナノ構造コーティングの上に形成するステップと、制御ゲート層を前記中間誘電体層の上に形成するステップと、前記第２方向に伸びる複数の帯状部分であって、前記第１方向の帯状部分の間にスペースを備えるパターンを形成するステップと、を備える。前記制御ゲート層、前記中間誘電体層、および前記ナノ構造コーティングを前記パターンによってエッチングするステップがその後実行される。前記制御ゲート層をエッチングするステップは前記第２方向へ伸びる複数のワードラインを形成し、前記ナノ構造コーティングをエッチングするステップは電荷蓄積領域の複数の列を形成する。
【０１２１】
一実施形態は、目標とされたメモリアレイ領域および目標とされた周辺領域を有する基板を用いて不揮発性記憶メモリを製造する方法を含んでいる。前記方法は、前記メモリアレイ領域における前記基板の表面にトンネル誘電体層を形成するステップを備える。  前記メモリアレイ領域はセル領域および選択ゲート領域を含んでいる。前記方法は、前記基板上にナノ構造コーティングを形成するステップをさらに備える。  前記メモリアレイ領域のナノ構造コーティングは、複数の分離トレンチから伸びる分離材料の突起が隣接する間の、前記トンネル誘電体層の上に、自己整合される。前記分離トレンチおよび分離材料は列方向に伸びている。前記方法は、前記選択ゲート領域および前記周辺領域から、前記ナノ構造コーティングを除去するステップと、前記セル領域の前記ナノ構造コーティング上に、中間誘電体層を形成するステップと、前記メモリアレイ領域および前記周辺領域に少なくとも１つの導電層を形成するステップを、さらに備える。前記少なくとも１つの導電層は、行方向に伸びている複数のワードラインを含んでいる。前記方法は、前記ナノ構造コーティングをエッチングして、電荷蓄積領域の複数の列を形成するステップをさらに備える。
【０１２２】
一実施形態は、ナノ構造電荷蓄積領域を有する不揮発性メモリの製造方法を含んでいる。その方法は、基板のメモリアレイ領域上にトンネル誘電体層を形成するステップと、前記メモリアレイ領域の前記トンネル誘電体層上にナノ構造コーティングを形成するステップと、前記メモリアレイ領域のセル領域でナノ構造コーティングを選択的に硬化することによって、前記メモリアレイ領域の前記選択ゲート領域から前記ナノ構造コーティングを除去するステップと、前記メモリアレイ領域の前記ナノ構造コーティング上に中間誘電体層を形成するステップと、前記中間誘電体層の上に導電層を形成するステップと、前記セル領域に複数のワードラインを形成するために前記導電層をエッチングするステップと、前記選択ゲート領域に複数の選択ゲートを形成するために前記導電層をエッチングするステップと、前記セル領域で各ワードラインの下方に横たわる複数の電荷蓄積領域を形成するために前記ナノ構造コーティングをエッチングするステップと、を備える。
【０１２３】
一実施形態は、ナノ構造電荷蓄積領域を有する不揮発性記憶装置の製造方法を含んでいる。その方法は、第１導電層および第１誘電体層によって基板から分離されている第２導電層によって形成されているゲート構造を有する、少なくとも１つの周辺トランジスタを形成するステップを備える。その方法は、第２誘電体層によって前記基板から分離されているナノ構造層によって形成されている電荷蓄積構造を有する、複数の記憶素子を形成するステップをさらに備える。前記電荷蓄積構造は、前記第２導電層によって形成されている制御ゲートを有しており、前記第２導電層は第３誘電体層によって前記ナノ構造層から分離されている。前記方法は、前記第２導電層によって形成されているゲート構造を有している前記複数の記憶素子に対して、少なくとも１つの選択ゲートトランジスタを形成するステップをさらに備える。
【０１２４】
一実施形態は、ナノ構造電荷蓄積領域を有する不揮発性記憶装置の製造方法を含んでいる。その方法は、周辺領域の基板上に第１誘電体層および第１導電層を形成するステップと、複数のアクティブ領域を分離トレンチによって分離された基板に形成するために、前記メモリアレイ領域をエッチングするステップと、複数の周辺トランジスタに対して第１寸法を形成するために、前記周辺領域の前記第１導電層および前記第１誘電体層をエッチングするステップと、を備える。その方法は、前記メモリアレイ領域の前記アクティブ領域上に第２誘電体層を成長させるステップと、前記メモリアレイ領域および前記周辺領域にナノ構造コーティングを形成するステップと、前記メモリアレイ領域のセル領域の前記ナノ構造コーティングを選択的に硬化することによって、前記メモリアレイ領域の選択ゲート領域から前記ナノ構造コーティングを除去するステップと、前記メモリアレイ領域および前記周辺領域に第３誘電体層を形成するステップと、前記周辺領域の前記第３誘電体層およびナノ構造コーティングを除去するためにエッチングするステップと、前記選択ゲート領域の前記第３誘電体層を除去するためにエッチングするステップと、前記メモリアレイ領域および前記周辺領域に第２導電層を形成するステップと、複数のワードラインおよび複数の選択ゲートを前記メモリアレイ領域に形成するために、前記第２導電層をエッチングするステップと、各ワードラインの下方に横たわる複数の電荷蓄積領域を形成するために、前記セル領域の前記ナノ構造コーティングをエッチングするステップと、を備える。
【０１２５】
一実施形態は、ナノ構造電荷蓄積領域を有する不揮発性記憶装置の製造方法を含んでいる。その方法は、第１導電層および第１誘電体層によって基板から分離されている第２導電層によって形成されたゲート構造を備える、少なくとも１つの周辺トランジスタを形成するステップを備える。その方法は、第２誘電体層によって前記基板から分離されているナノ構造層によって形成されている電荷蓄積構造を有する、複数の記憶素子を形成するステップをさらに備える。前記電荷蓄積構造は、前記第２導電層によって形成されている制御ゲートを有している。  前記第２導電層は、第３誘電体層によって前記ナノ構造層から分離されている。前記方法は、前記第１導電層および前記第２導電層によって形成されているゲート構造を有している前記複数の記憶素子に対して、少なくとも１つの選択ゲートトランジスタを形成するステップをさらに備える。前記第１導電層は、前記第１誘電体層によって前記基板から分離されている。
【０１２６】
一実施形態は、ナノ構造電荷蓄積領域を有する不揮発性記憶装置の製造方法を含んでいる。その方法は、周辺領域の基板上に第１誘電体層を形成するステップと、前記メモリアレイ領域の前記基板に複数のアクティブ領域を形成するステップと、ここで前記アクティブ領域は分離トレンチによって分離されており、前記複数のアクティブ領域を形成した後に、前記メモリアレイ領域および前記周辺領域の前記第１誘電体層上に第１導電層を形成するステップと、前記メモリアレイ領域のセル領域の前記第１誘電体層および前記第１導電層を除去するため、前記メモリアレイ領域の選択ゲート領域の前記第１導電層から複数のゲートを形成するため、および、前記周辺領域の前記第１導電層から複数のゲートを形成するために、
エッチングするステップと、を備える。前記方法は、エッチング後に前記セル領域および前記周辺領域に第２誘電体層を形成するステップと、前記メモリアレイ領域および前記周辺領域にナノ構造層を形成するステップと、前記選択ゲート領域の一部および前記周辺領域の一部の前記ナノ構造層を除去するためにエッチングするステップと、前記メモリアレイ領域および前記周辺領域に第２導電層を形成するステップと、前記第２導電層から複数のワードラインを規定するため、および、前記ナノ構造層から複数の電荷蓄積領域を規定するために、前記セル領域でエッチングするステップと、前記第２導電層から少なくとも１つの選択ゲートラインを規定するために、前記選択領域でエッチングするステップと、前記第２導電層から少なくとも１つの周辺選択ラインを規定するために、前記周辺領域をエッチングするステップと、をさらに備える。
【０１２７】
一実施形態は、ナノ構造電荷蓄積領域を有する不揮発性記憶装置の製造方法を含んでいる。その方法は、第１導電層および第４誘電体層によって形成されているゲート構造を有する、少なくとも１つの周辺トランジスタを形成するステップを備える。ここで、前記第１導電層は、第１誘電体層によって基板から分離されている。前記方法は、第２誘電体層によって基板から分離されたナノ構造層で形成された電荷蓄積構造を有する、複数の記憶素子をさらに備える。前記電荷蓄積構造は、第３誘電体層によって前記ナノ構造層から分離された第２導電層から形成された、制御ゲートを有している。前記方法は、前記第３導電層から形成されたゲート構造を有する前記複数の記憶素子に対して、少なくとも１つの選択ゲートを形成するステップをさらに備える。前記第３導電層は、第４誘電体層によって基板から分離されている。
【０１２８】
一実施形態は、ナノ構造電荷蓄積領域を有する不揮発性記憶装置の製造方法を含んでいる。その方法は、以下のステップを備えている。メモリアレイ領域および周辺領域の基板上に、第１誘電体層および第１導電層を形成するステップ。前記第１誘電体層および前記第１導電層を形成するステップの後に、前記メモリアレイ領域に分離領域によって分離された複数のアクティブ領域を形成するために、前記基板をエッチングするステップ。前記周辺領域において複数のトランジスタのゲートに対する幅を形成するために、前記第１導電層をエッチングするステップ。前記複数のアクティブ領域および前記複数のトランジスタのゲートに対する幅を形成するステップの後に、前記メモリアレイ領域で前記第１誘電体層および前記第１導電層を除去するステップ。前記第１誘電体層および前記第１導電層を除去するステップの後に、前記基板のアクティブ領域上に第２誘電体層を形成するステップ。ナノ構造コーティング、前記ナノ構造コーティング上の第３誘電体層、および前記第３誘電体層上の第２導電層を、前記メモリアレイ領域および前記周辺領域に形成するステップ。前記メモリアレイ領域の選択ゲート領域において、前記第２導電層、前記第３誘電体層、前記ナノ構造層、および第２誘電体層を除去するためにエッチングするステップ。第４誘電体層および前記第４誘電体層上の第３導電層を、前記メモリアレイ領域および前記周辺領域で形成するステップ。前記周辺領域において、前記第３導電層、前記第４誘電体層、前記第２導電層、前記第３誘電体層、前記ナノ構造層、および前記第２誘電体層を除去するためにエッチングし、それによって前記周辺領域で前記第１導電層を露出させるステップ。前記周辺領域で前記第１導電層を露出させるステップの後に、前記メモリアレイ領域および前記周辺領域に第４導電層を形成するステップ。前記セル領域で前記第２導電層が露出するまでエッチングし、それによって前記セル領域から前記第４誘電体層を除去するステップ。前記複数のトランジスタの前記ゲートに対する長さを規定するために、前記周辺領域で前記第４導電層および前記第１導電層をエッチングするステップ。複数の選択ゲートのゲートに対する長さを規定するために、前記選択ゲート領域で前記第３導電層をエッチングするステップ。前記セル領域で前記第２導電層および前記ナノ構造層をエッチングするステップ。前記第２導電層をエッチングするステップは、複数のワードラインを形成する。前記ナノ構造層をエッチングするステップは、複数の電荷蓄積領域を形成する。
【０１２９】
本発明の前記の詳細な説明は図解及び説明のために提示されたものである。ここでクレームされた主題は、網羅的となる、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。
【図１】
2013500587.tif 000003
【図２】
2013500587.tif 000004
【図３】
2013500587.tif 000005
【図４】
2013500587.tif 000006
【図５】
2013500587.tif 000007
【図６Ａ】
2013500587.tif 000008
【図６Ｂ】
2013500587.tif 000009
【図６Ｃ】
2013500587.tif 000010
【図６Ｄ】
2013500587.tif 000011
【図６Ｅ】
2013500587.tif 000012
【図６Ｆ】
2013500587.tif 000013
【図６Ｇ】
2013500587.tif 000014
【図６Ｈ】
2013500587.tif 000015
【図６Ｉ】
2013500587.tif 000016
【図６Ｊ】
2013500587.tif 000017
【図６Ｋ】
2013500587.tif 000018
【図６Ｌ】
2013500587.tif 000019
【図６Ｍ】
2013500587.tif 000020
【図６Ｎ】
2013500587.tif 000021
【図６Ｏ】
2013500587.tif 000022
【図６Ｐ】
2013500587.tif 000023
【図６Ｑ】
2013500587.tif 000024
【図６Ｒ】
2013500587.tif 000025
【図６Ｓ】
2013500587.tif 000026
【図７Ａ】
2013500587.tif 000027
【図７Ｂ】
2013500587.tif 000028
【図８Ａ】
2013500587.tif 000029
【図８Ｂ】
2013500587.tif 000030
【図８Ｃ】
2013500587.tif 000031
【図８Ｄ】
2013500587.tif 000032
【図８Ｅ】
2013500587.tif 000033
【図８Ｆ】
2013500587.tif 000034
【図８Ｇ】
2013500587.tif 000035
【図８Ｈ】
2013500587.tif 000036
【図８Ｉ】
2013500587.tif 000037
【図８Ｊ】
2013500587.tif 000038
【図８Ｋ】
2013500587.tif 000039
【図８Ｌ】
2013500587.tif 000040
【図９Ａ】
2013500587.tif 000041
【図９Ｂ】
2013500587.tif 000042
【図９Ｃ】
2013500587.tif 000043
【図９Ｄ】
2013500587.tif 000044
【図９Ｅ】
2013500587.tif 000045
【図９Ｆ】
2013500587.tif 000046
【図９Ｇ】
2013500587.tif 000047
【図９Ｈ】
2013500587.tif 000048
【図１０Ａ】
2013500587.tif 000049
【図１０Ｂ】
2013500587.tif 000050
【図１０Ｃ】
2013500587.tif 000051
【図１０Ｄ】
2013500587.tif 000052
【図１０Ｅ】
2013500587.tif 000053
【図１０Ｆ】
2013500587.tif 000054
【図１０Ｇ】
2013500587.tif 000055
【図１０Ｈ】
2013500587.tif 000056
【図１０Ｉ】
2013500587.tif 000057
【図１０Ｊ】
2013500587.tif 000058
【図１０Ｋ】
2013500587.tif 000059
【図１０Ｌ】
2013500587.tif 000060
【図１０Ｍ】
2013500587.tif 000061
【図１０Ｎ】
2013500587.tif 000062
【図１０Ｏ】
2013500587.tif 000063
【図１０Ｐ】
2013500587.tif 000064
【図１０Ｑ】
2013500587.tif 000065
【図１０Ｒ】
2013500587.tif 000066
【図１０Ｓ】
2013500587.tif 000067
【図１０Ｔ】
2013500587.tif 000068
【図１１】
2013500587.tif 000069
【図１２】
2013500587.tif 000070
【図１３】
2013500587.tif 000071
【手続補正書】
【提出日】平成24年4月24日(2012.4.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
図５は、比較的大きいフラッシュメモリアレイの一部として製造される可能性のある２つの例示的なＮＡＮＤストリング３０２および３０４の三次元ブロック図である。図５は、例として、ストリング３０２および３０４の上の４つのメモリセルを示す。図５は、Ｐウェル３２０下方のＮウェル３２６を示す。ビットライン、すなわちｙ方向は、ＮＡＮＤストリングに沿って走り、ワードライン、すなわちｘ方向はＮＡＮＤストリングまたはビットライン方向に垂直に走る。ワードライン方向は行方向と呼ばれる場合もあり、ビットライン方向は列方向と呼ばれる。Ｎウェル３２６下方のＰタイプ基板は、図５に示されていない。一実施形態では、制御ゲートがワードラインを形成する。共通ワードラインまたはそのワードライン上の各デバイスに対する制御ゲートを提供するために、行全体に一貫した導電層３３６の連続層が形成されうる。このような場合、この層は、層が対応するフローティングゲート層３３２と重なる点で各メモリセルに対して制御ゲートを形成するものと考えられうる。他の実施形態では、個々の制御ゲートが形成された後、別々に形成されたワードラインによって相互接続されうる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
パターンをマスクとして使用するとき、保護導電層および誘電体層は図８Ｅに示すようにエッチングされる。エッチングは、ｙ方向の選択ゲートの寸法とｙ方向の周辺ゲートの寸法とを規定する。目標セル領域４０３におけるエッチングでは、第１保護層、第１導電層、および第１誘電体層のすべてが除去される。周辺回路領域におけるエッチングは、第１誘電体層の最後まで実施されるわけではない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
セル領域を全体的に覆うとともに選択ゲートおよび周辺回路領域にパターン化ストリップを形成するために、この後、標準フォトグラフィーエッチング工程を用いてマスク層４３２が形成される。マスク層は、フォトレジストおよび／または１つ以上のハードマスキング層を含んでいてもよい。選択ゲート領域４０５および周辺回路領域４０６において、パターンは、第１導電層４１６から形成された下層ゲート（underlying gate）の上方の位置において第２犠牲層を露出させる。露出された領域は、ｙ軸の方向のゲート領域の寸法に対応するか、この寸法よりも大きい。バリアメタル層は、第３誘電体層の上表面全体に、層４１６からゲート領域上方の第３誘電体層の露出された側壁に沿って等方的に形成される。これによって、バリアメタル層の厚さに等しいゲート領域の端からのずれが生じる。したがって、露出された領域は、層４１６の第１寸法よりも、バリアメタル層の厚さの２倍分だけ大きい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
セル領域において、各パターニングストリップ４３８は、メモリセルの目標ゲート長に対応するｙ軸の方向の寸法を有する。選択ゲート領域において、パターニングストリップは、選択ゲートトランジスタの目標ゲート長に対応するｙ軸の方向の寸法を有する。周辺回路領域において、ストリップは、周辺トランジスタゲートの目標ゲート長に対応するｙ軸の寸法を有する。なお、選択ゲート領域４０５において、左側の最初の２つのパターンストリップ４３８はメモリセルに対応し、右端のストリップ４３８もメモリセルに対応するが、中間の２つのストリップは目標とされた選択ゲートに対応する。パターニングストリップ４３８をマスクとして使用して、図８Ｌに示す構造をもたらすエッチングが実施される。エッチングは、メモリセル領域４０２におけるハードマスク層、第２導電層４３４、バリアメタル層４３０、第３誘電体層４２８、ナノ構造層４２６、第２誘電体層４２４へと進む。選択ゲート領域において、エッチングは、ハードマスク層４３６、第２導電層４３４、第１導電層４１６、第１誘電体層４１４へと進む。同様に、周辺トランジスタ領域において、エッチングは、ハードマスク層４３６、第２導電層４３４、第１導電層４１６、第１誘電体層４１４へと進む。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
スペーサ４２２が層スタックストリップの側壁の酸化を保護する場合、第２誘電体層４２４は、図９Ｃに示すように基板の露出部分上で成長する。ナノ構造層４２６は、この後、図９Ｄに示すように堆積される。つぎに、第３誘電体層４２８およびバリアメタル層４３０は、図９Ｅに示すように形成される。この後、前述のように、マスク層４３２が形成され、セル領域４０３と選択ゲート領域４０５および周辺回路領域４０６におけるパターン化されたストリップとを完全に覆うようにパターン化される。マスク層を使用するとき、層スタックは図９Ｆに示すようにエッチングされ、続いて、導電材料のストリップ４１６の上から犠牲材料４１８が剥離される。第２導電層４３４、ハードマスク層４３６、およびパターン４３８は、この後、図９Ｇに示すように形成される。層スタックは、この後、図９Ｈに示す構造を形成するためのパターンに従ってエッチングされる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
第３導電層５４４およびフォトレジストパターン５４６が、この後、図１０Ｏに示すように形成される。一例では、第３導電層は、約４０ｎｍの厚さを有するポリシリコンである。層５４４は、第４誘電体層によって基板の表面から分離されることによって形成されており、選択ゲート領域におけるエッチングによって形成されている開放領域を充填する。フォトレジストパターンは、セル領域５０３および選択ゲート領域５０５を完全に覆う。周辺回路領域は、露出した状態が維持される。目標ゲート領域だけでなく、周辺領域全体が露出される。エッチング（たとえば、反応性イオン）が、この後、図１０Ｐに示すように実施される。周辺回路領域において、第３導電層５４４、第４誘電体層５４２、第２導電層５３８、バリアメタル層５３６、第３誘電体層５３４、ナノ構造層５３２、第２誘電体層５３０、犠牲層５１６、および犠牲誘電体層５１４がエッチングされて除去される。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2013500587.tif 000072
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図７Ａ
【補正方法】変更
【補正の内容】
【図７Ａ】
2013500587.tif 000073
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図７Ｂ
【補正方法】変更
【補正の内容】
【図７Ｂ】
2013500587.tif 000074
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図８Ｅ
【補正方法】変更
【補正の内容】
【図８Ｅ】
2013500587.tif 000075
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図８Ｆ
【補正方法】変更
【補正の内容】
【図８Ｆ】
2013500587.tif 000076
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図８Ｇ
【補正方法】変更
【補正の内容】
【図８Ｇ】
2013500587.tif 000077
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図８Ｈ
【補正方法】変更
【補正の内容】
【図８Ｈ】
2013500587.tif 000078
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図８Ｉ
【補正方法】変更
【補正の内容】
【図８Ｉ】
2013500587.tif 000079
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図８Ｊ
【補正方法】変更
【補正の内容】
【図８Ｊ】
2013500587.tif 000080
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図８Ｋ
【補正方法】変更
【補正の内容】
【図８Ｋ】
2013500587.tif 000081
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図８Ｌ
【補正方法】変更
【補正の内容】
【図８Ｌ】
2013500587.tif 000082
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図１０Ｅ
【補正方法】変更
【補正の内容】
【図１０Ｅ】
2013500587.tif 000083
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図１０Ｋ
【補正方法】変更
【補正の内容】
【図１０Ｋ】
2013500587.tif 000084
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図１０Ｌ
【補正方法】変更
【補正の内容】
【図１０Ｌ】
2013500587.tif 000085
【手続補正２１】
【補正対象書類名】図面
【補正対象項目名】図１０Ｍ
【補正方法】変更
【補正の内容】
【図１０Ｍ】
2013500587.tif 000086
【手続補正２２】
【補正対象書類名】図面
【補正対象項目名】図１０Ｎ
【補正方法】変更
【補正の内容】
【図１０Ｎ】
2013500587.tif 000087
【手続補正２３】
【補正対象書類名】図面
【補正対象項目名】図１０Ｐ
【補正方法】変更
【補正の内容】
【図１０Ｐ】
2013500587.tif 000088
【手続補正２４】
【補正対象書類名】図面
【補正対象項目名】図１０Ｑ
【補正方法】変更
【補正の内容】
【図１０Ｑ】
2013500587.tif 000089
【国際調査報告】
2013500587.tif 000090
2013500587.tif 000091
2013500587.tif 000092
2013500587.tif 000093