(57)【要約】  共振クロック分配ネットワークのためのインダクタアーキテクチャが提示される。このアーキテクチャにより、選択的にインダクタを切り離すことによって共振クロック分配ネットワークの固有周波数の調整が可能になり、複数のクロック周波数でエネルギ効率の良い作動が実現する。提示されたアーキテクチャは、主として統合されたインダクタを備える共振クロックネットワーク設計を対象としており、面積オーバヘッドが現れない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。【選択図】      図６
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【特許請求の範囲】
【請求項１】
クロック分配ネットワークに電気的に接続される複数の共振クロック駆動回路を備える共振クロック分配ネットワークであって、前記共振クロック駆動回路の各々は、
前記共振クロック駆動回路のそれぞれのクロックノードに電気的に接続される誘導素子と、
前記誘導素子に対応する分離スイッチと、
を含み、前記複数の共振クロック駆動回路の各々の前記誘導素子は、対応する前記分離スイッチによって選択的に有効にされるように構成され、
前記複数の共振クロック駆動回路の各々は、前記クロック分配ネットワークの他の前記複数のクロック駆動回路の各々に選択的に電気的に接続され、
前記共振クロック分配ネットワークの固有周波数は、前記共振クロック分配ネットワークで有効にされた誘導素子の全数の関数であり、前記共振クロック分配ネットワークの前記固有周波数は、前記共振クロック分配ネットワークで有効にされる前記誘導素子の数を選択することで調整される、共振クロック分配ネットワーク。
【請求項２】
前記固有周波数を基準クロックの周波素に一致するよう調整することで、追加の誘導素子オーバヘッドなしにエネルギ効率が事実上高くなる、請求項１に記載の共振クロック分配ネットワーク。
【請求項３】
前記分離スイッチは、前記誘導素子と中点供給ノードとの間に電気的に接続される伝送ゲートである、請求項１に記載の共振クロック分配ネットワーク。
【請求項４】
前記複数の誘導素子の各々は、同じインダクタンス値である、請求項１に記載の共振クロック分配ネットワーク。
【請求項５】
前記複数の共振クロック駆動回路は、前記クロックノードに電気的に接続される１つ又はそれ以上の駆動素子を含み、前記１つ又はそれ以上の駆動素子は、前記クロック分配ネットワークの基準クロックを受信して伝搬するように構成される、請求項１に記載の共振クロック分配ネットワーク。
【請求項６】
前記１つ又はそれ以上の駆動素子の各々は、結果として得られるクロック信号を駆動するためのプルアップ素子及びプルダウン素子を含む、請求項５に記載の共振クロック分配ネットワーク。
【請求項７】
前記基準クロックは、プルアップ基準クロック及びプルダウン基準クロックを含み、前記プルアップ基準クロックは、前記複数の駆動素子のプルアップ素子に供給され、前記プルダウン基準クロックは、前記複数の駆動素子のプルダウン素子に供給される、請求項６に記載の共振クロック分配ネットワーク。
【請求項８】
前記１つ又はそれ以上の駆動素子の各々はイネーブル信号に接続され、所定の駆動素子の前記イネーブル信号は、前記所定の駆動素子に前記基準クロックを受信及び伝搬させる、請求項７に記載の共振クロック分配ネットワーク。
【請求項９】
前記共振クロック駆動回路の或る瞬間の全体的な駆動強度は、或る瞬間に有効にされた前記複数の駆動素子の数の関数である、請求項８に記載の共振クロック分配ネットワーク。
【請求項１０】
前記基準クロックの周波数は、前記複数の駆動回路素子へ供給される前に、前記クロック分配ネットワークによって特定の値に設定され、前記共振クロック分配ネットワークの前記固有周波数は、前記共振クロック分配ネットワークの複数の誘導素子を選択的に有効にすることで、前記基準クロックの周波数に調整される、請求項５に記載の共振クロック分配ネットワーク。
【請求項１１】
共振クロック分配ネットワークを作動させる方法であって、
複数の共振クロック駆動回路をクロック分配ネットワークに電気的に接続する段階を含み、
前記共振クロック駆動回路の各々は、
前記共振クロック駆動回路のそれぞれのクロックノードに電気的に接続される誘導素子と、
前記誘導素子に対応する分離スイッチと、
を含み、前記複数の共振クロック駆動回路の各々の前記誘導素子は、対応する前記分離スイッチによって選択的に有効にされるように構成され、
前記共振クロック分配ネットワークの固有周波数は、前記共振クロック分配ネットワークにおいて有効にされた誘導素子の全数の関数であり、
更に、前記共振クロック分配ネットワークの複数の誘導素子を選択的に有効にすることで、前記共振クロック分配ネットワークの前記固有周波数を選択的に調整する段階を含む方法。
【請求項１２】
前記複数の共振クロック駆動回路は、前記クロックノードに電気的に接続される１つ又はそれ以上の駆動素子を含み、前記１つ又はそれ以上の駆動素子は、前記クロック分配ネットワークの基準クロックを受信して伝搬するように構成される、請求項１１に記載の方法。
【請求項１３】
前記複数の駆動素子の各々はイネーブル信号に接続され、所定の駆動素子の前記イネーブル信号は、前記所定の駆動素子に前記基準クロックを受信及び伝搬させる、請求項１２に記載の方法。
【請求項１４】
前記共振クロック駆動回路の或る瞬間の全体的な駆動強度は、或る瞬間に有効にされた前記１つ又はそれ以上の駆動素子の数の関数である、請求項１３に記載の方法。
【請求項１５】
前記１つ又はそれ以上の駆動素子の各々は、プルアップ素子及びプルダウン素子を含む、請求項１４に記載の方法。
【請求項１６】
前記プルアップ駆動素子の各々は、第１のデューティ調整型の基準クロックを受信し、前記プルダウン駆動素子の各々は、第２のデューティ調整型の基準クロックを受信する、請求項１５に記載の方法。
【発明の詳細な説明】
【関連出願】
【０００１】
本特許出願は、２００９年１１月１２日出願の米国仮出願番号６１／２５０，８３０「共振クロック集積回路」の優先権を主張するものであり、その全ての開示内容は本明細書に組み込まれている。本特許出願は、以下の特許及び出願に記載された技術に関連し、その全ての開示内容は本明細書に組み込まれている。
２００７年５月２３日出願の米国仮出願番号６０／９３１，５８２「プログラム可能な論理デバイスのための共振クロック及び相互接続アーキテクチャ」の優先権を主張する、２００９年１１月１２日出願の米国特許出願番号１２／１２５，００９「複数のクロックネットワークを備えるデジタルデバイスのための共振クロック及び相互接続用のアーキテクチャ」、  
本出願と同時出願の米国特許出願番号  １２／９０３，１５４「プログラム可能な駆動回路を備えた共振クロック分配ネットワークアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１５８「クロック特性を制御するためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１６６「共振クロック分配ネットワークの固有周波数を調整するためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１６８「共振クロック分配ネットワークの周波数スケール調整された作動のためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１７２「共振クロック分配ネットワークのシングルステッピングのためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１７４「共振クロックネットワークを従来モードで作動させるアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１８８「従来のクロック分配ネットワークのパラメータ変動を追跡するための共振クロック分配ネットワークアーキテクチャ」。
【技術分野】
【０００２】
本開示は、全体的には、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、及びシステムオンチップ（ＳＯＣ）デバイス等の複数のクロックネットワーク及び様々なクロック周波数を有するデジタルデバイスのためのクロック分配ネットワークアーキテクチャに関する。
【背景技術】
【０００３】
同期デジタルシステムにおけるクロック信号のエネルギ効率の良い分配のために共振クロック分配ネットワークが提示されている。このネットワークでは、クロック分配ネットワークの寄生容量と共振させるための１つ又はそれ以上のインダクタを使用してエネルギ効率の良い作動が達成される。極端にジッターの少ないクロック分配は、クロックバッファ数の低減により達成される。更に、極端に少ないスキューは、比較的対称的な全金属の分配ネットワーク設計による分配クロック信号の間で達成される。ネットワーク全体の性能は、動作速度及びネットワークの全インダクタンス、抵抗、サイズ、及びトポロジーで決まり、低抵抗の対称ネットワークでは、適切なインダクタンスで設計される場合、結果的にジッター、スキュー、及びエネルギ消費が低減する。
【０００４】
実際には、デジタルデバイスは、複数のクロック周波数で作動するように指定及び設計される場合が多い。例えば、高性能マイクロプロセッサは、１００ＭＨｚから３ＧＨｚの範囲の複数のクロック周波数で作動するように設計できる。経時的に異なるクロック周波数のクロック信号で作動する技術は一般に周波数スケーリングと呼ばれており、半導体デバイスの消費電力を低減する必要性が動機になっている。デジタル半導体デバイスの消費電力は、各デバイスが各デジタル値の間で切り替わる速度に比例して増大する。性能要件が低くなると、クロック信号の周波数を低下させてこの速度を低下させることができるので、消費電力が低減する。
【０００５】
また、単一の周波数以上でのクロック信号の作動は、デバイス・ビニングとの関連において起こり、換言すれば、製造のばらつきにより同一設計及び機能の他のデバイスよりも高いピーククロック周波数で作動できるプレミアム付きのデバイスの販売である。例えば、「高速の」半導体製造コーナーで作られたマイクロプロセッサ群は、最大３ＧＨｚのクロック周波数で作動可能なマイクロプロセッサを含むことができるが、「標準的な」半導体製造コーナーで作られた同一設計のマイクロプロセッサ群は、最大２ＧＨｚのクロック周波数で作動可能なマイクロプロセッサを含むことができる。同一の設計ではあるが、最初の「高速」群のマイクロプロセッサは高性能なのでかなり高額で販売できる。
【０００６】
複周波数作動に関連する共振クロック分配ネットワーク配置の課題は、これらのネットワークが、共振ネットワークの固有周波数近くを中心にした比較的狭い範囲のクロック周波数に対してその最大効率を達成することである。この狭い範囲外のクロック周波数ではエネルギ効率は著しく低下し、ある程度、共振クロッキングの固有エネルギメリットを上回る場合もある。例えば、目標周波数３ＧＨｚで設計されているマイクロプロセッサを検討すると、このデジタル論理は製造後にピーククロック速度２ＧＨｚを達成できるのみである。マイクロプロセッサの非共振クロックの実施において、クロックネットワークは２ＧＨｚで作動可能であり、消費電力は２ＧＨｚ作動周波数に比例する。しかしながら、共振クロック設計において、共振クロックネットワークが固有周波数３ＧＨｚの代わりに２ＧＨｚで作動する場合、電力消費は、２ＧＨｚの非共振設計の電力消費をはるかに超える場合がある。
【０００７】
過度の電力消費に加えて、共振クロックネットワークがその固有周波数から離れて作動する場合、固有周波数と作動周波数との間の不整合が非常に大きくなるに従って、クロック波形の形状は大きく変形される。極端な場合、製造後のピーククロック周波数が共振クロックネットワークの固有周波数から大きく離れるので、クロック波形は、クロック素子がこれを用いて適切に作動できない程度まで変形し、デバイスの全機能が結果的に損なわれる場合がある。
【０００８】
いくつかの直接的ではあるが非現実的な手法で前述の課題を解決することは可能である。１つの方法は、共振クロックネットワークに容量を選択的に導入することで、固有周波数を調整可能にすることである。共振クロックネットワークのエネルギ効率は容量が大きくなるにつれて低減するので、しかしながら、容量の導入により固有周波数を調整すると、低い作動周波数では電力節減が損なわれる。更に、予備容量の面積オーバヘッドは非常に大きい。
【０００９】
固有周波数調整の他の手法は、選択的に結合できる複数の別個のインダクタを直列的又は並列的に組み合わせて配置することである。一般に、このような組み合わせは、複数のインダクタ、又は比較的複雑なインダクタ構成を必要とするので、特に２つ以上の固有周波数のサポートを要する場合は、潜在的に面積オーバヘッドが非常に大きくなる。
【００１０】
共振クロック分配ネットワークのためのアーキテクチャは、いくつかの論文に説明され、実験的に評価されてきた。この論文としては、Ｚｉｅｓｌｅｒ  Ｃ．他の２００３年８月「２２５ＭＨｚ共振クロックＡＳＩＣチップ」低電力電子回路設計の国際シンポジウム、Ｃｏｏｋｅ  Ｍ．他の２００３年８月「エネルギリカバリクロックスキーム及び超低エネルギ用途のフリップフロップ」低電力電子回路設計の国際シンポジウム、Ｄｒａｋｅ  Ａ．他の２００４年９月「分配寄生容量を使用した共振クロック」半導体回路ジャーナル、Ｖｏｌ．３９、Ｎｏ．９、Ｃｈｕｅｈ  Ｊ．−Ｙ．他の２００６年９月「プログラム可能な駆動回路及び負荷を備える９００ＭＨｚから１．２ＧＨｚの二相共振クロックネットワーク」ＩＥＥＥ２００６カスタム集積回路会議、Ｓａｔｈｅ  Ｖ．他の２００７年９月「０．８−１．２ＧＨｚ周波数の調整可能な単相共振クロックＦＩＲフィルタ」ＩＥＥＥ２００７カスタム集積回路会議、Ｃｈａｎ  Ｓ．他の２００９年１月「セルブロードバンドエンジンプロセッサ用の共振グローバルクロック分配」ＩＥＥＥ  半導体回路ジャーナル、Ｖｏｌ．４４、Ｎｏ．１を挙げることができる。これら全ての論文において、共振クロック分配ネットワークは単一の固有周波数に限定されている。前述の課題を解決する方法で、共振クロックネットワークの固有振動数を調整する試みは成されておらず、その方法も提示されていない。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】Ｚｉｅｓｌｅｒ  Ｃ．他の２００３年８月「２２５ＭＨｚ共振クロックＡＳＩＣチップ」低電力電子回路設計の国際シンポジウム
【非特許文献２】Ｃｏｏｋｅ  Ｍ．他の２００３年８月「エネルギリカバリクロックスキーム及び超低エネルギ用途のフリップフロップ」低電力電子回路設計の国際シンポジウム
【非特許文献３】Ｄｒａｋｅ  Ａ．他の２００４年９月「分配寄生容量を使用した共振クロック」半導体回路ジャーナル、Ｖｏｌ．３９、Ｎｏ．９
【非特許文献４】Ｃｈｕｅｈ  Ｊ．−Ｙ．他の２００６年９月「プログラム可能な駆動回路及び負荷を備える９００ＭＨｚから１．２ＧＨｚの二相共振クロックネットワーク」ＩＥＥＥ２００６カスタム集積回路会議
【非特許文献５】Ｓａｔｈｅ  Ｖ．他の２００７年９月「０．８−１．２ＧＨｚ周波数の調整可能な単相共振クロックＦＩＲフィルタ」ＩＥＥＥ２００７カスタム集積回路会議
【非特許文献６】Ｃｈａｎ  Ｓ．他の２００９年１月「セルブロードバンドエンジンプロセッサ用の共振グローバルクロック分配」ＩＥＥＥ  半導体回路ジャーナル、Ｖｏｌ．４４、Ｎｏ．１
【発明の概要】
【課題を解決するための手段】
【００１２】
共振クロック分配ネットワークのためのインダクタアーキテクチャが提示される。このアーキテクチャにより、選択的にインダクタを切り離すことによって共振クロック分配ネットワークの固有周波数の調整が可能になり、複数のクロック周波数でエネルギ効率の良い作動が実現する。提示されたアーキテクチャは、主として統合されたインダクタを備える共振クロックネットワーク設計を対象としており、面積オーバヘッドが現れない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。
【００１３】
共振クロック分配ネットワークであって、クロック分配ネットワークに電気的に接続される複数の共振クロック駆動回路を備え、該共振クロック駆動回路の各々は、共振クロック駆動回路のそれぞれのクロックノードに電気的に接続される誘導素子と、誘導素子に対応する分離スイッチとを含み、複数の共振クロック駆動回路の各々の誘導素子は、対応する分離スイッチによって選択的に有効にされるように構成され、複数の共振クロック駆動回路の各々は、クロック分配ネットワークの他の複数のクロック駆動回路の各々に選択的に電気的に接続され、共振クロック分配ネットワークの固有周波数は、共振クロック分配ネットワークで有効にされた誘導素子の全数の関数であり、共振クロック分配ネットワークの固有周波数は、共振クロック分配ネットワークで有効にされる誘導素子の数を選択することで調整される。
【００１４】
更に、共振クロック分配ネットワークは、固有周波数を基準クロックの周波素に一致するように調整することで、追加の誘導素子オーバヘッドなしにエネルギ効率が事実上高くなる。分離スイッチは、誘導素子と中点供給ノードとの間に電気的に接続される伝送ゲートである。複数の誘導素子の各々は、同じインダクタンス値である。複数の共振クロック駆動回路は、クロックノードに電気的に接続される１つ又はそれ以上の駆動素子を含み、１つ又はそれ以上の駆動素子は、クロック分配ネットワークの基準クロックを受信して伝搬するように構成される。１つ又はそれ以上の駆動素子の各々は、結果として得られるクロック信号を駆動するためのプルアップ素子及びプルダウン素子を含む。基準クロックは、プルアップ基準クロック及びプルダウン基準クロックを含み、プルアップ基準クロックは、複数の駆動素子のプルアップ素子に供給され、プルダウン基準クロックは、複数の駆動素子のプルダウン素子に供給される。１つ又はそれ以上の駆動素子の各々はイネーブル信号に接続され、所定の駆動素子のイネーブル信号は、所定の駆動素子に基準クロックを受信及び伝搬させる。共振クロック駆動回路の或る瞬間の全体的な駆動強度は、或る瞬間に有効にされた複数の駆動素子の数の関数である。基準クロックの周波数は、複数の駆動回路素子へ供給される前に、クロック分配ネットワークによって特定の値に設定され、共振クロック分配ネットワークの固有周波数は、共振クロック分配ネットワークの複数の誘導素子を選択的に有効にすることで、基準クロックの周波数に調整される。
【００１５】
共振クロック分配ネットワークを作動させる方法であって、複数の共振クロック駆動回路をクロック分配ネットワークに電気的に接続する段階を含み、共振クロック駆動回路の各々は、共振クロック駆動回路のそれぞれのクロックノードに電気的に接続される誘導素子と、誘導素子に対応する分離スイッチとを含み、複数の共振クロック駆動回路の各々の誘導素子は、対応する分離スイッチによって選択的に有効にされるように構成され、共振クロック分配ネットワークの固有周波数は、共振クロック分配ネットワークにおいて有効にされた誘導素子の全数の関数であり、更に、共振クロック分配ネットワークの複数の誘導素子を選択的に有効にすることで、共振クロック分配ネットワークの固有周波数を選択的に調整する段階を含む。
【００１６】
更に、複数の共振クロック駆動回路は、クロックノードに電気的に接続される１つ又はそれ以上の駆動素子を含み、１つ又はそれ以上の駆動素子は、クロック分配ネットワークの基準クロックを受信して伝搬するように構成される。複数の駆動素子の各々はイネーブル信号に接続され、所定の駆動素子のイネーブル信号は、所定の駆動素子に基準クロックを受信及び伝搬させる。共振クロック駆動回路の或る瞬間の全体的な駆動強度は、或る瞬間に有効にされた１つ又はそれ以上の駆動素子の数の関数である。１つ又はそれ以上の駆動素子の各々は、プルアップ素子及びプルダウン素子を含む。プルアップ駆動素子の各々は、第１のデューティ調整型の基準クロックを受信し、プルダウン駆動素子の各々は、第２のデューティ調整型の基準クロックを受信する。
【００１７】
上記本発明の概要は、以下の詳細な説明に更に詳細に説明される概念の中から選択された内容を紹介するものである。この概要は、請求項に記載された主題の重要な特徴又は本質的な特徴を特定するようには意図されておらず、又は請求項に記載の主題の範囲を限定することは意図されていない。
【図面の簡単な説明】
【００１８】
【図１】一般的な共振クロック分配ネットワークのアーキテクチャを示す。
【図２】一般的な集中キャパシタとしてモデル化されるクロック負荷を備える共振クロッキングのための駆動回路設計を示す。
【図３】クロック負荷に並列に容量を選択的に導入することで固有周波数を調整する手法を示す。
【図４】元のインダクタに並列にインダクタを選択的に導入することで固有周波数を調整する手法を示す。
【図５】共振クロック分配ネットワークのインダクタを選択的に切り離すことで固有周波数を調整するための提示された手法の実施形態を示す。
【図６】共振クロック分配ネットワークのインダクタを選択的に切り離すことで固有周波数を調整するための提示された手法の別の実施形態を示す。
【発明を実施するための形態】
【００１９】
図１は、一般的な半導体デバイスのための共振クロック分配ネットワークアーキテクチャを示す。このネットワークにおいて、バッファ付き分配ネットワークは、基準クロック信号を複数の終段共振クロック駆動回路へ分配するために使用され、基準クロック信号は、次に全メタルクロック分配ネットワークを横切ってクロック信号を駆動するために使用される。一般に、この全メタルネットワークは、ほぼ対称な接続形態であり、クロック信号を半導体デバイスのクロック素子（例えば、フリップフロップ及びクロックゲート）へ非常に歪みの少ない状態で供給する。終段共振クロック駆動回路の各々は、全メタルネットワークを直接駆動するバッファと、バッファに現れる負荷の寄生容量と共振して低エネルギ消費で追加の駆動強度を与えるインダクタとを含む。バッファ、インダクタ、及び他の付属電気回路の組み合わせたものは、一般には共振クロック駆動回路と呼ばれる。
【００２０】
図２は、一般的な共振クロック駆動回路設計を示し、クロック分配ネットワークは集中抵抗Ｒに直列な集中キャパシタＣとしてモデル化される。この駆動回路は、クロック分配ネットワークを駆動するために、結合してバッファを構成するプルアップＰＭＯＳ及びプルダウンＮＭＯＳデバイスを備える。ＰＭＯＳデバイスは、クロックノードと電源供給端子との間に接続される。ＮＭＯＳデバイスは、クロックノードとアース端子との間に接続される。両デバイスは基準クロック信号で駆動される。インダクタＬは、クロックノードとクロック信号振幅のほぼ中点での電圧をもつ供給ノードとの間に接続される。例えば、クロック信号が０Ｖと１Ｖとの間を振動する場合、中点供給電圧は約０．５Ｖである。図２の駆動回路において、中点は２つのキャパシタＣｄｄ及びＣｓｓを用いて実現される。キャパシタＣｄｄは、中点と電源供給端子との間に接続される。キャパシタＣｓｓは、中点とアース端子との間に接続される。エネルギ節約を最大にするために、インダクタの値は、おおよそクロックのインダクタ及び寄生容量によって設定されるＬＣタンクが基準クロック信号の周波数にほぼ等しい固有周波数をもつように選択される。スイッチＳは、中点供給からインダクタを切り離すために使用でき、クロックネットワークを非共振モードで駆動する選択肢を与える。制御信号ＥＮがスイッチオンすると、駆動回路は共振モードで作動する。スイッチオフになると、駆動回路は非共振モードで作動する。図２において、スイッチはＮＭＯＳゲートで示されている。一般に、このスイッチは一般的な伝送ゲートとして実施できるはずである。
【００２１】
共振クロック駆動回路のエネルギ効率は、様々な設計及び作動パラメータで決まる。共振システムの品質ファクタＱはエネルギ効率の指標である。この係数は、（Ｌ／Ｃ）1/2／Ｒに比例する。一般に、エネルギ効率は、抵抗Ｒを通って寄生クロック負荷Ｃを充放電する電流Ｉに関連するＩ２Ｒ損失により、クロック分配ネットワークの抵抗Ｒが大きくなるほど低下する。また、固定の固有周波数に関して、エネルギ効率は容量Ｃが大きくなると抵抗Ｒを流れる電流が増えるので低下する。
【００２２】
共振クロック駆動回路ＬＣタンクシステムの固有周波数と基準クロック信号の周波数との間の不整合は、共振クロックネットワークのエネルギ効率に影響を与える他の重要な要因である。共振クロック駆動回路を駆動する基準クロックの周波数が共振クロック駆動回路の固有周波数から大きく離れると、エネルギ効率は低下する。２つの周波数間の不整合が非常に大きくなる場合、共振クロック駆動回路のエネルギ消費が、過度に非現実的に大きくなる。更に、クロック波形の形状は大きく変形されるので、フリップフロップ又は他のクロック素子をクロック制御するために信頼性をもって使用できない。結果的に、共振クロック駆動回路が共振モードで効率的に作動するロック周波数範囲は、周波数スケーリングを使用する半導体デバイスが一般にサポートするクロック周波数範囲より狭くなる傾向がある。実際には、周波数スケール調整された半導体デバイスが使用する広い範囲の作動周波数をサポートするために、共振駆動回路は１つ以上の固有周波数で作動できることが望ましい。
【００２３】
図３は、クロック負荷に並列に容量を選択的に導入して第２の固有周波数をサポートすることで、共振クロックネットワークの作動周波数の範囲を拡大する手法を示す。スイッチＰは、クロックネットワークの寄生容量Ｃに並列にキャパシタＣｐを選択的に接続するために使用される。制御信号ＥＮＰによりスイッチＰがオフになると、クロックノードに現れる全容量はＣであり、共振クロックネットワークの固有周波数ｆ１は１／（ＬＣ）1/2に比例する。スイッチＰがオンになるとクロックノードに現れる全容量はＣ＋Ｃｐに増大し、１／（Ｌ（Ｃ＋Ｃｐ））1/2に比例する低い固有周波数ｆ２がもたらされる。この手法の主な欠点は、付加容量Ｃｐ及びスイッチＰがもたらす抵抗により、ｆ２で作動するとｆ１の場合よりもＱファクタが低下し、結果的に相対的なエネルギ節約が低下する。本手法の別の欠点は、一体化キャパシタを使用して容量Ｃｐを導入するとかなりの面積オーバヘッドにつながる点である。例えば、ｆ２＝ｆ１1/2を得るためには、容量Ｃｐはクロック分配ネットワークの容量Ｃにほぼ等しいことが必要である。
【００２４】
図４は、共振クロック駆動回路の第２の固有周波数をサポートする手法を示す。本手法により、一対のスイッチＰ１及びＰ２を用いて共振クロック駆動回路の元のＬに並列にインダクタＬｐを選択的に導入する。２つのスイッチがオフになると、共振クロックネットワークの全インダクタンスはＬであり、共振クロックネットワークの固有周波数ｆ１は１／（ＬＣ）1/2に比例する。２つのスイッチがオンになると、全インダクタンスはＬＬｐ／（Ｌ＋Ｌｐ）に低下し、１／（（Ｌ＋Ｌｐ）Ｃ）1/2に比例する高い固有周波数ｆ２が生じる。本手法の主たる欠点は、全インダクタンスの低減及びスイッチＰ１及びＰ２により導入される付加的な抵抗により、ｆ２での作動はｆ１の場合に比べてＱファクタが低下し、結果的に相対的なエネルギ節約が低下する。ＧＨｚ周波数で作動するクロックネットワークにおいて、高い作動周波数ｆ２での全抵抗は表皮効果によりｆ１の場合よりも高くなる可能性があることから、このエネルギ節約の低下は悪影響を及ぼす。本手法の別の欠点は、インダクタを使用してインダクタンスＬｐをＬに並行に導入する必要がある点であり、かなりの面積オーバヘッドにつながる。例えば、ｆ２＝ｆ１1/2を得るためには、インダクタンスＬｐは共振クロック駆動回路の元のインダクタンスＬにほぼ等しいことが必要である。
【００２５】
図５は、共振クロックネットワークを調整するための提示された手法の実施形態を示し、共振クロックネットワークに接続されたインダクタを選択的に切り離すことで、複数の固有周波数をサポートするようになっている。本実施形態は、共振クロック駆動回路の既存インダクタ及び分離スイッチＳ１、・・・、ＳＭに依存するので、元の共振クロック分配ネットワーク設計は追加のオーバヘッドを必要としない。全てのスイッチがオンの場合、Ｍ個のインダクタは、全てが同じインダクタンスＬであればＬ／Ｍの実効インダクタンスを示す。更に、Ｍ個のクロック負荷は全容量ＭＣを示す。結果として得られた固有周波数ｆ１は１／（ＬＣ）1/2に比例する。固有周波数は、制御信号ＥＮ１、・・・、ＥＮＭを用いて共振クロック分配ネットワークからインダクタを切り離すことで変更できる。例えば、Ｍ／２のスイッチをオフにして、Ｍ／２のインダクタだけを共振クロックネットワークに結合したままとすると、実効インダクタンスＬ／Ｍ／２＝２Ｌ／Ｍとなり、固有周波数は１／（２ＬＣ）1/2に比例する。３Ｍ／４のスイッチをオフにして、Ｍ／４のインダクタだけを共振クロックネットワークに結合したままとすると、実効インダクタンスはＬ／Ｍ／４＝４Ｌ／Ｍとなり、固有周波数は１／（４ＬＣ）1/2に比例する。
【００２６】
図５において、スイッチＳ１、・・・、ＳＭはＮＭＯＳデバイスとして示されている。もしくは、これらのスイッチは伝送ゲートとして実施することができる。別の実施形態において、各スイッチはＮＭＯＳ及びＰＭＯＳデバイスが実現できる。
【００２７】
図５において、スイッチＳ１、・・・、ＳＭはインダクタと対応する各駆動回路の中点ノードとの間に接続される。別の実施形態において、これらのスイッチは、インダクタと対応する各駆動回路のクロックノードとの間に接続できる。
【００２８】
提示された手法は、直接的方法で一般化でき、共振クロックネットワークから適切な数のインダクタを切り離すことで複数の固有周波数を発生することができる。一般に、インダクタは、同一のインダクタンス値をもつことに限定されない。更に、対応するクロック負荷は、同一の容量値をもつことに限定されない。これらのインダクタのサブセットだけが共振クロックネットワークに接続される場合、実効インダクタンスは、並列結合により決まる。共振クロックネットワークの実効容量は、個々のキャパシタの並列結合によって決まる。
【００２９】
図６は、提示された手法の別の実施形態を示す。本実施形態において、制御信号ＥＭ１’、・・・、ＥＮＭ’は、共振クロックネットワークの各駆動回路を選択的に有効にするようになっている。本実施形態にいて、各駆動回路は、クロックネットワークからインダクタを選択的に切り離すために使用されるスイッチＳ１、・・・、ＳＭとは独立して制御される。更に、本実施形態において、制御信号ＥＮ１’、・・・、ＥＭＭ’は、ＯＲ及びＡＮＤゲートを介して共振クロック駆動回路のプルアップ及びプルダウンデバイスに接続される。制御信号ＥＮ１’、・・・、ＥＭＭ’を対応する各駆動回路に接続する別の実施形態も可能であり、基準クロック信号を増幅するための前置駆動回路の電気回路に制御信号が接続され、共振クロック駆動回路の比較的大きなプルアップ及びプルダウンデバイスを駆動できる実施形態を含むことができる。
【００３０】
図６に示す共振クロック駆動回路の別の実施形態において、プルアップ及びプルダウンデバイスの強度はプログラム可能である。更に、プルアップ及びプルダウンデバイスは、異なるデューティサイクルの異なる基準クロックで制御可能である。
【００３１】
提示された手法の主たる利点は、固有周波数ｆ１の元のネットワーク上に追加のインダクタを必要とせず、更に追加のキャパシタを必要としないことである。
【図１】
2013507886.tif 000003
【図２】
2013507886.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成24年6月14日(2012.6.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クロック分配ネットワークに電気的に接続される複数の共振クロック駆動回路を備える共振クロック分配ネットワークであって、前記共振クロック駆動回路の各々は、
前記共振クロック駆動回路のそれぞれのクロックノードに電気的に接続される誘導素子と、
前記誘導素子に対応する分離スイッチと、
を含み、前記複数の共振クロック駆動回路の各々の前記誘導素子は、対応する前記分離スイッチによって選択的に有効にされるように構成され、
前記複数の共振クロック駆動回路の各々は、他の前記複数のクロック駆動回路の各々に選択的に電気的に接続され、
前記共振クロック分配ネットワークの固有周波数は、前記共振クロック分配ネットワークで有効にされた誘導素子の全数の関数であり、前記共振クロック分配ネットワークの前記固有周波数は、前記共振クロック分配ネットワークで有効にされる前記誘導素子の数を選択することで調整される、共振クロック分配ネットワーク。
【請求項２】
前記固有周波数を基準クロックの周波素に近似するよう調整することで、追加の誘導素子オーバヘッドなしにエネルギ効率が事実上高くなる、請求項１に記載の共振クロック分配ネットワーク。
【請求項３】
前記分離スイッチは、前記誘導素子と中点供給ノードとの間に電気的に接続される伝送ゲートである、請求項１に記載の共振クロック分配ネットワーク。
【請求項４】
前記複数の共振クロック駆動回路は、前記クロックノードに電気的に接続される１つ又はそれ以上の駆動素子を含み、前記１つ又はそれ以上の駆動素子は、前記クロック分配ネットワークの基準クロックを受信して伝搬するように構成される、請求項１に記載の共振クロック分配ネットワーク。
【請求項５】
前記１つ又はそれ以上の駆動素子の各々は、結果として得られるクロック信号を駆動するためのプルアップ素子及びプルダウン素子を含む、請求項４に記載の共振クロック分配ネットワーク。
【請求項６】
前記基準クロックは、プルアップ基準クロック及びプルダウン基準クロックを含み、前記プルアップ基準クロックは、前記複数の駆動素子のプルアップ素子に供給され、前記プルダウン基準クロックは、前記複数の駆動素子のプルダウン素子に供給される、請求項５に記載の共振クロック分配ネットワーク。
【請求項７】
前記１つ又はそれ以上の駆動素子の各々はイネーブル信号に接続され、所定の駆動素子の前記イネーブル信号は、前記所定の駆動素子に前記基準クロックを伝搬させる、請求項４に記載の共振クロック分配ネットワーク。
【請求項８】
前記基準クロックの周波数は、前記複数の駆動回路素子へ供給される前に、前記クロック分配ネットワークによって特定の値に設定され、前記共振クロック分配ネットワークの前記固有周波数は、前記共振クロック分配ネットワークの複数の誘導素子を選択的に有効にすることで、前記基準クロックの周波数に向かって調整される、請求項４に記載の共振クロック分配ネットワーク。
【請求項９】
共振クロック分配ネットワークを作動させる方法であって、
複数の共振クロック駆動回路をクロック分配ネットワークに電気的に接続する段階を含み、
前記共振クロック駆動回路の各々は、
前記共振クロック駆動回路のそれぞれのクロックノードに電気的に接続される誘導素子と、
前記誘導素子に対応する分離スイッチと、
を含み、前記複数の共振クロック駆動回路の各々の前記誘導素子は、対応する前記分離スイッチによって選択的に有効にされるように構成され、
前記共振クロック分配ネットワークの固有周波数は、前記共振クロック分配ネットワークにおいて有効にされた誘導素子の全数の関数であり、
更に、前記共振クロック分配ネットワークの複数の誘導素子を選択的に有効にすることで、前記共振クロック分配ネットワークの前記固有周波数を選択的に調整する段階を含むことを特徴とする方法。
【請求項１０】
前記複数の共振クロック駆動回路は、前記クロックノードに電気的に接続される１つ又はそれ以上の駆動素子を含み、前記１つ又はそれ以上の駆動素子は、前記クロック分配ネットワークの基準クロックを受信して伝搬するように構成される、請求項９に記載の方法。
【請求項１１】
前記複数の駆動素子の各々はイネーブル信号に接続され、所定の駆動素子の前記イネーブル信号は、前記所定の駆動素子に前記基準クロックを伝搬させる、請求項９に記載の方法。
【請求項１２】
前記１つ又はそれ以上の駆動素子の各々は、プルアップ素子及びプルダウン素子を含む、請求項１０に記載の方法。
【請求項１３】
前記プルアップ駆動素子の各々は、第１のデューティ調整型の基準クロックを受信し、前記プルダウン駆動素子の各々は、第２のデューティ調整型の基準クロックを受信する、請求項１２に記載の方法。
【国際調査報告】
2013507886.tif 000009
2013507886.tif 000010