【事件の表示】
　特許第２７８５５３１号「電子楽器」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２７８５５３１号の特許を維持する。
【理由】
Ｉ　手続の経緯
　本件特許についての手続の経緯は次のとおりである。
特許出願　　　　　　　平成　３年　９月１７日
特許権設定登録　　　　平成１０年　５月２９日
特許異議の申立　　　　平成１１年　２月１０日
取消理由通知　　　　　平成１１年　６月　１日
訂正請求　　　　　　　平成１１年　８月　６日
ＩＩ　訂正請求の適否についての判断
１．訂正請求の内容
　上記訂正請求は、訂正請求書の「訂正の要旨」に記載されるとおりの訂正事項ａ〜ｄに係る訂正を求めるものである。
２．訂正の目的の適否、明細書記載事項からの逸脱及び拡張・変更の存否
（１）上記訂正事項ａは、請求項１において、
▲１▼位相データ生成手段につき、その生成する位相データが「整数部および小数部からなる」との限定を付し、
▲２▼メモリアドレス生成手段につき、メモリアドレスを生成する上での上記位相データに対する演算が位相データの「整数部」に対してなされるとの限定を付し、
▲３▼複数アドレス分のデータを記憶手段から各発音チャンネル毎独立に読み出す読出手段について、複数アドレス分のデータの読出しが「各発音チャンネルに相当する期間中に各々複数サンプルの波形データに対応する複数アドレス分のデータ」を読み出すものであるとの限定を付し、
▲４▼波形データを抽出する抽出手段につき、その抽出が上記位相データの「整数部」に基づいて「複数サンプルの」波形データを抽出するものであるとの限定を付し、
▲５▼更に、新たな構成要件として「前記位相データの小数部に応じて、前記抽出手段で抽出された複数サンプルの波形データを補間して補間波形データを出力する補間手段」を付加する
ものであるから、特許請求の範囲の減縮を目的とする訂正に該当する。
（２）上記訂正事項ｂ〜ｄは、明細書中の【課題を解決するための手段】の項、【発明の効果】の項、及び【符合の説明】の項の各記載を上記請求項１の訂正に整合させて明瞭化するものであるから、明瞭でない記載の釈明を目的とする訂正に該当する。
（３）また、上記訂正事項ａの▲１▼〜▲５▼は、明細書における位相データ累算器１１についての説明（段落【０００９】、特に特許公報第７欄第１５〜１７行）、ループアドレス制御部１２とメモリアドレス制御部１３についての説明（段落【００１０】，段落【００１１】、特に特許公報第７欄第３４〜３７行、第８欄第３５〜４２行）、波形データ抽出部１６についての説明（段落【００１２】、特に特許公報第９欄第８〜１１行、同欄第３７〜３９行）、波形データ補間部１７についての説明（段落【００１４】）、およびこれら構成要素の動作についての説明（段落【００２３】〜段落【００２７】）から明らかな事項と認められ、また訂正事項ｂ〜ｄは、上記のとおり、訂正事項ａとの整合を図るものであるから、これら訂正事項ａ〜ｄは、明細書又は図面の記載範囲内のもので、かつ実質的に特許請求の範囲を拡張、変更するものでもない。
３．独立特許要件の判断
（１）上記訂正後の請求項１に係る発明（以下本件発明という）は、訂正明細書の請求項１に記載されるとおりの電子楽器であって、「固定ビット長の複数サンプルの波形データを記憶した記憶手段であって、１アドレスあたりのビット幅が前記波形データの１サンプルあたりのビット長と異なるとともに、１サンプルの波形データを複数のアドレスに振分けて過不足なく記憶した記憶手段と、楽音発生の指示に応答し、発生すべき楽音に対応したデータを前記記憶手段から順次読み出すと共に、該楽音に対応した波形データのビット幅に応じて、前記読み出したデータから波形データを抽出し、楽音として出力する複数の発音チャンネルを有する楽音形成手段」を具備するものであるところ、上記楽音形成手段は、上記記憶手段からのデータの読み出しを行う読出手段と読み出したデータからの波形データの抽出を行う抽出手段、および上記波形データを補間する補間手段を有し、上記読出手段と抽出手段により“各発音チャンネルに相当する期間中に各々複数サンプルの波形データに対応する複数アドレス分のデータ”を読出し、この“複数アドレス分のデータ”の中から“複数サンプルの波形データ”を抽出すると共に、上記補間手段により“前記抽出手段で抽出された複数サンプルの波形データを補間して補間波形データを出力する”ようにした構成を有するものといえ、同構成は、波形データの補間を行う上で、従来のように各発音チャンネル毎に読み出した過去の波形データを記憶するシフトレジスタを必要としないので回路構成を簡素化できるという、明細書記載の技術的効果（特許公報第１７欄第４〜１５行、訂正明細書第２０頁５〜１２行）を奏するものと認めることができる。
（２）これに対して、前記取消理由通知で引用した特開昭６３−６４０９３号公報（異議申立の甲第１号証、以下刊行物１という）には、波形メモリを用いて打楽器音等の音を発生する装置に関する発明が記載され（第２頁左上欄［産業上の利用分野］の項）、同発明は、刊行物１の特許請求の範囲、第７頁左下欄９〜１２行、および第１図の記載等からみて、本件発明と同様、「固定ビット長の複数サンプルの波形データを記憶した記憶手段であって、１アドレスあたりのビット幅が前記波形デー夕の１サンプルあたりのビット長と異なるともに、１サンプルの波形データを複数のアドレスに振分けて過不足なく記憶した記憶手段と、楽音発生の指示に応答し、発生すべき楽音に対応したデータを前記記憶手段から順次読み出すと共に、該楽音に対応した波形データのビット幅に応じて、前記読み出したデータから波形データを抽出し、楽音として出力する複数の発音チャンネルを有する楽音形成手段」を具備するものといえる。
　また、刊行物１記載のものでも、記憶手段に１サンプルの波形データが複数のアドレスに振り分けて記憶されているのであるから、当然、１サンプルの波形データの読出し期間中（本件発明でいう各発音チャンネルに相当する期間中）に、記憶手段から複数アドレス分のデータの読出しがなされており（第６頁右上欄１５行〜同頁左下欄６行、および第５図）、したがって、この点でも刊行物１記載のものは本件発明と共通しているといえる。
　しかしながら、刊行物１記載のものでは、上記複数アドレス分のデータを、特に本件発明のように、“複数サンプルの波形データに対応する”ものとして、これから“複数サンプルの波形データ”を抽出するようにはなされておらず、単に上記複数アドレス分のデータを１サンプルの波形データに対応するものとして、これから１サンプルの波形データ（Ｍビットの振幅データ）を抽出しているにすぎないことが認められる（特許請求の範囲の記載参照）。そして、本件発明における上記のような各発音チャンネルに相当する期間中での複数サンプルの波形データの抽出は、前述したとおり、波形データの補間との関連において回路構成を簡素化できるという格別の技術的効果を奏するものであるところ、そのような波形データの補間や同補間を行う上での上記技術的効果は刊行物１記載のものでは全く認識されていない事項である。
　したがって、刊行物１記載のものから本件発明が容易に想到されるとすることはできない。
（３）また、本件異議申立の甲第２号証（特公昭６４−４２００号公報、以下刊行物２という）についてみても、同刊行物２には、本件発明との関連では、“発生指示された楽音の音高に応じた速さで進行する位相データを生成する位相データ生成手段”が開示されているにすぎないことが認められるから、このような刊行物２の記載内容を参酌しても、上記波形データ補間のための構成とこれによる格別の技術的効果を有する本件発明が容易に想到されたとすることはできない。
（４）以上のように、本件発明は、刊行物１，２の記載内容から容易に想到されたとすることはできないものであり、また、他に本件発明が特許を受けることができないものであるとすべき理由は見出せない。
　したがって、本件発明が特許出願の際独立して特許を受けることができないものであるとすることはできない。
４．まとめ
　以上のとおりであるから、本件で請求する訂正は、特許法第１２０条の４第２項、及び同条第３項で準用する同法第１２６条第２〜４項の規定に適合するものである。
ＩＩＩ　異議申立についての判断
　本件異議申立の理由は、訂正前の請求項１に係る発明について、同発明は甲第１，２号証（上記刊行物１，２）の記載内容に基づいて当業者が容易に発明をすることができたものであるから、同発明についての特許は、特許法第２９条第２項の規定に違反してなされたとするものであるところ、この申立理由は、訂正後の請求項１に係る本件発明については、前記ＩＩ、３．で判断したとおり理由がないものである。
ＩＶ　むすび
　以上のとおり、本件において請求する訂正は適法なものであり、また訂正後の請求項１に係る発明の特許について、本件異議申立は理由がないものである。
　また、他に同特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年８月３１日（１９９９．８．３１）
【訂正の要旨】
訂正の要旨
▲１▼訂正事項ａ
　本願の請求項１に係る記載
『【請求項１】　固定ビット長の複数サンプルの波形データを記憶した記憶手段であって、１アドレスあたりのビット幅が前記波形データの１サンプルあたりのビット長と異なるとともに、１サンプルの波形データを複数のアドレスに振分けて過不足なく記憶した記憶手段と、
　楽音発生の指示に応答し、発生すべき楽音に対応したデータを前記記憶手段から順次読み出すと共に、該楽音に対応した波形データのビット幅に応じて、前記読み出したデータから波形データを抽出し、楽音として出力する複数の発音チャンネルを有する楽音形成手段であって、
　（ａ）発生指示された楽音の音高に応じた速さで進行する位相データを各発音チャンネル毎独立に順次生成する位相データ生成手段と、
　（ｂ）前記位相データに対し前記ビット幅に応じた演算を施し、該演算結果をメモリアドレスとして各発音チャンネル毎独立に生成するメモリアドレス生成手段と、
　（ｃ）前記メモリアドレスに基づいて、複数アドレス分のデータを前記記憶手段から各発音チャンネル毎独立に読み出す読出手段と、
　（ｄ）前記記憶手段から読み出された複数アドレス分のデータの中から前記位相データに基づいて前記波形データを抽出する抽出手段と、
を有する楽音形成手段と
　を具備することを特徴とする電子楽器。』
を、
『【請求項１】　固定ビット長の複数サンプルの波形データを記憶した記憶手段であって、１アドレスあたりのビット幅が前記波形データの１サンプルあたりのビット長と異なるとともに、１サンプルの波形データを複数のアドレスに振分けて過不足なく記憶した記憶手段と、
　楽音発生の指示に応答し、発生すべき楽音に対応したデータを前記記憶手段から順次読み出すと共に、該楽音に対応した波形データのビット幅に応じて、前記読み出したデータから波形データを抽出し、楽音として出力する複数の発音チャンネルを有する楽音形成手段であって、
　（ａ）発生指示された楽音の音高に応じた速さで進行する
整数部および小数部からなる
　（ｂ）前記位相データ
の整数部
　（ｃ）前記メモリアドレスに基づいて、複数アドレス分のデータを前記記憶手段から各発音チャンネル毎独立に読み出す読出手段
であって、各発音チャンネルに相当する期間中に各々複数サンプルの波形データに対応する複数アドレス分のデータを前記記憶手段から読み出すもの
　（ｄ）前記記憶手段から読み出された複数アドレス分のデータの中から前記位相データ
の整数部
、複数サンプルの
　（ｅ）前記位相データの小数部に応じて、前記抽出手段で抽出された複数サンプルの波形データを補間して補間波形データを出力する補間手段と、
を有する楽音形成手段と
　を具備することを特徴とする電子楽器。』
と訂正する。
▲２▼訂正事項ｂ
　第４段落の記載
『【課題を解決するための手段】
　この発明は、固定ビット長の複数サンプルの波形データを記憶した記憶手段であって、１アドレスあたりのビット幅が前記波形データの１サンプルあたりのビット長と異なるとともに、１サンプルの波形データを複数のアドレスに振分けて過不足なく記憶した記憶手段と、
　楽音発生の指示に応答し、発生すべき楽音に対応したデータを前記記憶手段から順次読み出すと共に、該楽音に対応した波形データのビット幅に応じて、前記読み出したデータから波形データを抽出し、楽音として出力する複数の発音チャンネルを有する楽音形成手段であって、
　（ａ）発生指示された楽音の音高に応じた速さで進行する位相データを各発音チャンネル毎独立に順次生成する位相データ生成手段と、
　（ｂ）前記位相データに対し前記ビット幅に応じた演算を施し、該演算結果をメモリアドレスとして各発音チャンネル毎独立に生成するメモリアドレス生成手段と、
　（ｃ）前記メモリアドレスに基づいて、複数アドレス分のデータを前記記憶手段から各発音チャンネル毎独立に読み出す読出手段と、
　（ｄ）前記記憶手段から読み出された複数アドレス分のデータの中から前記位相データに基づいて前記波形データを抽出する抽出手段と、
を有する楽音形成手段と
　を具備することを特徴としている。』
を、
『【課題を解決するための手段】
　この発明は、固定ビット長の複数サンプルの波形データを記憶した記憶手段であって、１アドレスあたりのビット幅が前記波形データの１サンプルあたりのビット長と異なるとともに、１サンプルの波形データを複数のアドレスに振分けて過不足なく記憶した記憶手段と、
　楽音発生の指示に応答し、発生すべき楽音に対応したデータを前記記憶手段から順次読み出すと共に、該楽音に対応した波形データのビット幅に応じて、前記読み出したデータから波形データを抽出し、楽音として出力する複数の発音チャンネルを有する楽音形成手段であって、
　（ａ）発生指示された楽音の音高に応じた速さで進行する
整数部および小数部からなる
　（ｂ）前記位相データ
の整数部
　（ｃ）前記メモリアドレスに基づいて、複数アドレス分のデータを前記記憶手段から各発音チャンネル毎独立に読み出す読出手段で
あって、各発音チャンネルに相当する期間中に各々複数サンプルの波形データに対応する複数アドレス分のデータを前記記憶手段から読み出すもの
　（ｄ）前記記憶手段から読み出された複数アドレス分のデータの中から前記位相データ
の整数部
、複数サンプルの
　（ｅ）前記位相データの小数部に応じて、前記抽出手段で抽出された複数サンプルの波形データを補間して補間波形データを出力する補間手段と、
を有する楽音形成手段と
　を具備することを特徴としている。』
と訂正する。
▲３▼訂正事項ｃ
　第２８段落の記載
『以上説明したように、この発明によれば、固定ビット長の複数サンプルの波形データを記憶した記憶手段であって、１アドレスあたりのビット幅が前記波形データの１サンプルあたりのビット長と異なるとともに、１サンプルの波形データを複数のアドレスに振分けて過不足なく記憶した記憶手段と、
　楽音発生の指示に応答し、発生すべき楽音に対応したデータを前記記憶手段から順次読み出すと共に、該楽音に対応した波形データのビット幅に応じて、前記読み出したデータから波形データを抽出し、楽音として出力する複数の発音チャンネルを有する楽音形成手段であって、
　（ａ）発生指示された楽音の音高に応じた速さで進行する位相データを各発音チャンネル毎独立に順次生成する位相データ生成手段と、
　（ｂ）前記位相データに対し前記ビット幅に応じた演算を施し、該演算結果をメモリアドレスとして各発音チャンネル毎独立に生成するメモリアドレス生成手段と、
　（ｃ）前記メモリアドレスに基づいて、複数アドレス分のデータを前記記憶手段から各発音チャンネル毎独立に読み出す読出手段と、
　（ｄ）前記記憶手段から読み出された複数アドレス分のデータの中から前記位相データに基づいて前記波形データを抽出する抽出手段と、
を有する楽音形成手段とを設けたので、波形データのビット幅が記憶手段における読出単位たるビット幅によって制限されない。従って、楽音波形の種類に対して最適なビット幅で波形データを記憶することができ、コストパフォーマンスに優れた電子楽器が実現されるという効果がある。
　本願では、一度に複数アドレス分のデータを記憶手段から読み出すとともに、そのデータから複数の波形データを抽出するようにしたので、過去の波形データを各チャンネル毎に記憶しておく必要がなく、回路構成を簡素化できる。』
を、
『以上説明したように、この発明によれば、固定ビット長の複数サンプルの波形データを記憶した記憶手段であって、１アドレスあたりのビット幅が前記波形データの１サンプルあたりのビット長と異なるとともに、１サンプルの波形データを複数のアドレスに振分けて過不足なく記憶した記憶手段と、
　楽音発生の指示に応答し、発生すべき楽音に対応したデータを前記記憶手段から順次読み出すと共に、該楽音に対応した波形データのビット幅に応じて、前記読み出したデータから波形データを抽出し、楽音として出力する複数の発音チャンネルを有する楽音形成手段であって、
　（ａ）発生指示された楽音の音高に応じた速さで進行する
整数部および小数部からなる
　（ｂ）前記位相データ
の整数部
　（ｃ）前記メモリアドレスに基づいて、複数アドレス分のデータを前記記憶手段から各発音チャンネル毎独立に読み出す読出手段
であって、各発音チャンネルに相当する期間中に各々複数サンプルの波形データに対応する複数アドレス分のデータを前記記憶手段から読み出すもの
　（ｄ）前記記憶手段から読み出された複数アドレス分のデータの中から前記位相データ
の整数部
、複数サンプルの
　（ｅ）前記位相データの小数部に応じて、前記抽出手段で抽出された複数サンプルの波形データを補間して補間波形データを出力する補間手段と、
を有する楽音形成手段とを設けたので、波形データのビット幅が記憶手段における読出単位たるビット幅によって制限されない。従って、楽音波形の種類に対して最適なビット幅で波形データを記憶することができ、コストパフォーマンスに優れた電子楽器が実現されるという効果がある。
　本願では、一度に複数アドレス分のデータを記憶手段から読み出すとともに、そのデータから複数の波形データを抽出するようにしたので、過去の波形データ各チャンネル毎に記憶しておく必要がなく、回路構成を簡素化できる。』
と訂正する。
▲４▼訂正事項ｄ
　符号の説明の記載
『【符号の説明】
　３……波形データメモリ、４……楽音形成回路、
　９……ＲＯＭ、８……ＣＰＵ、１３……メモリアドレス作成部、
　１１……位相データ累算器、１２……ループアドレス制御部、
　１６……波形データ抽出部。』
を、
『【符号の説明】
　３……波形データメモリ、４……楽音形成回路、
　９……ＲＯＭ、８……ＣＰＵ、１３……メモリアドレス作成部、
　１１……位相データ累算器、１２……ループアドレス制御部、
　１６……波形データ抽出部
、１７……波形データ補間部
と訂正する。
（５４）【発明の名称】
電子楽器
（５７）【特許請求の範囲】
　　【請求項１】　固定ビット長の複数サンプルの波形データを記憶した記憶手段であって、１アドレスあたりのビット幅が前記波形データの１サンプルあたりのビット長と異なるとともに、１サンプルの波形データを複数のアドレスに振分けて過不足なく記憶した記憶手段と、
　楽音発生の指示に応答し、発生すべき楽音に対応したデータを前記記憶手段から順次読み出すと共に、該楽音に対応した波形データのビット幅に応じて、前記読み出したデータから波形データを抽出し、楽音として出力する複数の発音チャンネルを有する楽音形成手段であって、
　（ａ）発生指示された楽音の音高に応じた速さで進行する
整数部および小数部からなる
　（ｂ）前記位相データ
の整数部
　（ｃ）前記メモリアドレスに基づいて、複数アドレス分のデータを前記記憶手段から各発音チャンネル毎独立に読み出す読出手段
であって、各発音チャンネルに相当する期間中に各々複数サンプルの波形データに対応する複数アドレス分のデータを前記記憶手段から読み出すもの
　（ｄ）前記記憶手段から読み出された複数アドレス分のデータの中から前記位相データ
の整数部
、複数サンプルの
　（ｅ）前記位相データの小数部に応じて、前記抽出手段で抽出された複数サンプルの波形データを補間して補間波形データを出力する補間手段と、
を有する楽音形成手段と
　を具備することを特徴とする電子楽器。
【発明の詳細な説明】
　　　【０００１】
　　【産業上の利用分野】
　この発明は波形読出方式の電子楽器に関する。
　　　【０００２】
　　【従来の技術】
　ピアノ、オルガン等、各種音色に対応した楽音波形の時系列サンプルデータ（以下、波形データと称す。）をメモリに予め記憶し、鍵盤操作等の発音指示に応答し、該当する楽音波形の時系列サンプルデータをメモリから再生するようにした波形読出方式の電子楽器が知られている。この種の電子楽器において、通常、楽音波形を記憶するだめのメモリとしては、記憶すべき波形データのビット幅に対応した構成のものが使用される。例えば、波形データのビット幅が１２ビットである場合には、８ビット単位でのデータ読出の可能なメモリと４ビット単位でのデータ読出が可能なメモリが併用されるか、あるいは４ビット単位でのデータ読出が可能なメモリが３個併用される。
　　　【０００３】
　　【発明が解決しようとする課題】
　ところで、多くの種類の音色を発音し得る電子楽器を実現するためには、それに対応し、多くの種類の楽音波形をメモリに記憶しておくことが必要となる。ここで、例えばピアノなどの減衰系の音は、高いＳ／Ｎ比、大きなダイナミックレンジが要求されるので、１６ビット程度のビット幅のデジタルデータを用いた記憶再生を行うことが望ましい。しかし、オルガン等の持続系の音は、記憶再生の際のＳ／Ｎ比に対する要求がそれ程厳しくなく、１２ビット程度のビット幅のデジタルデータを用いれば充分である。このように、楽音波形をデジタルデータとして表現する場合における最適なビット幅は、楽音波形の種類によって異なる。しかしながら、従来は、各楽音波形を同一ビット幅のデジタルデータとしてメモリに記憶し、これらの再生を行っていた。このため、波形データのビット幅を小さくした場合には、大きなダイナミックレンジ、高いＳ／Ｎ比を必要とする楽音波形の再生の際に充分な音質が得られないという問題があった。また、逆に波形データのビット幅を大きくした場合は、音質については充分なものが得られるが、Ｓ／Ｎ比、ダイナミックレンジに対する要求がそれ程厳しくない楽音波形をビット幅の大きな波形データとして記憶するので、必要以上に記憶スペースを使用することとなり、経済的でないという問題があった。
　この発明は上述した事情に鑑みてなされたものであり、各楽音波形を各々に適したビット幅の波形データとしてメモリに記憶し、メモリから再生するようにしたコストパフォーマンスに優れた電子楽器を提供することを目的とする。
　　　【０００４】
　　【課題を解決するための手段】
　この発明は、固定ビット長の複数サンプルの波形データを記憶した記憶手段であって、１アドレスあたりのビット幅が前記波形データの１サンプルあたりのビット長と異なるとともに、１サンプルの波形データを複数のアドレスに振分けて過不足なく記憶した記憶手段と、
　楽音発生の指示に応答し、発生すべき楽音に対応したデータを前記記憶手段から順次読み出すと共に、該楽音に対応した波形データのビット幅に応じて、前記読み出したデータから波形データを抽出し、楽音として出力する複数の発音チャンネルを有する楽音形成手段であって、
　（ａ）発生指示された楽音の音高に応じた速さで進行
する整数部および小数部からなる
　（ｂ）前記位相データの整数部に対し前記ビット幅に応じた演算を施し、該演算結果をメモリアドレスとして各発音チャンネル毎独立に生成するメモリアドレス生成手段と、
　（ｃ）前記メモリアドレスに基づいて、複数アドレス分のデータを前記記憶手段から各発音チャンネル毎独立に読み出す読出手段
であって、各発音チャンネルに相当する期間中に各々複数サンプルの波形データに対応する複数アドレス分のデータを前記記憶手段から読み出すもの
　（ｄ）前記記憶手段から読み出された複数アドレス分のデータの中から前記位相データ
の整数部
、複数サンプルの
　（ｅ）前記位相データの小数部に応じて、前記抽出手段で抽出された複数サンプルの波形データを補間して補間波形データを出力する補間手段と、
を有する楽音形成手段と
　を具備することを特徴としている。
　　　【０００５】
　　【作用】
　上記構成によれば、記憶手段から読み出されたデータから発音すべき楽音波形に対応したビット幅の波形データが抽出される。
　　　【０００６】
　　【実施例】
　以下、図面を参照し、この発明の実施例を説明する。図１はこの発明の一実施例による鍵盤電子楽器の構成を示すブロック図である。１は多数の鍵を配備してなる鍵盤、２は鍵盤１における各鍵の操作イベントを検出して出力する鍵盤インタフェースである。３は各種楽音波形を記憶してなる波形データメモリである。ここで、各楽音波形は、一定周期のサンプリング周期毎にサンプリングされ、１２ビット幅あるいは１６ビット幅の波形データにコード化され、波形データメモリ３に記憶されている。また、波形データメモリ３の各アドレスは１６ビットの記憶容量を有している。波形データが１６ビット幅である場合、波形データメモリ３の１アドレスには１個の波形データが記憶される。これに対し、波形データのビット幅が１２ビットである場合、各波形データは図２に示すように詰めて記憶される。同図において、ＭＳＢの左側の欄に付した番号は、波形データメモリ３の物理的なアドレスと対応したアドレスであり、先頭の波形データの記憶アドレスを「０」とした相対アドレスである。以後、このように波形データメモリ３の物理的なアドレスと１対１の関係にあるアドレスを便宜上、メモリアドレスと称する。また、１６ビット幅の各アドレスの内容に相当する部分には１２ビットの各波形データの境界が図示されており、各波形データに対応する矩形には「０」、「１」、「２」、…等の番号が付されている。これらの番号は、各々、対応する波形データが先頭の波形データから数えて何番目の波形データであるかを示すアドレスである。以後、このアドレスを、上記メモリアドレスと区別するため、波形アドレスと称す。図２を観察すると、波形アドレスとメモリアドレスに関し、以下の規則性があることがわかる。
▲１▼ある波形アドレスに対応する波形データのＬＳＢは、波形アドレスに３／４を乗じたメモリアドレスに記憶されている。
▲２▼波形アドレスが４の倍数若しくは０である場合、この波形アドレスに対応する波形データは、そのＬＳＢが当該メモリアドレスのしＳＢに位置するように記憶されている。
▲３▼波形アドレスが４の倍数若しくは０よりも１だけ大きい場合、この波形アドレスに対応する波形データは、そのＬＳＢ〜第３ビットに至るまでの下位１／４ワードが当該メモリアドレスの第１２ビット〜ＭＳＢに対応した位置に記憶され、残りの上位３／４ワードは当該メモリアドレスの次のメモリアドレスのＬＳＢ〜第７ビットに対応した位置に記憶されている。
▲４▼波形アドレスが４の倍数若しくは０よりも２だけ大きい場合、この波形アドレスに対応する波形データは、そのＬＳＢ〜第７ビットに至るまでの下位２／４ワードが当該メモリアドレスの第８ビット〜ＭＳＢに対応した位置に記憶され、残りの上位２／４ワードは当該メモリアドレスの次のメモリアドレスのＬＳＢ〜第３ビットに対応した位置に記憶されている。
▲５▼波形アドレスが４の倍数若しくは０よりも３だけ大きい場合、この波形アドレスに対応する波形データは、当該メモリアドレスの第４ビット〜ＭＳＢに対応した位置に記憶されている。
　４は波形データメモリ３からの読出データに基づいて楽音波形を形成する楽音形成回路である。ここで、各楽音波形の形成処理は、同一波形部分を繰り返し再生するループ再生によって行うようになっている。このようにループ再生による楽音形成処理を行うことにより、波形データメモリ３の記憶容量を節約している。楽音形成回路４によって形成された楽音波形はサウンドシステム５によって楽音として出力される。６は図示しない操作パネルに配備された音色スイッチ等の各種操作スイッチであり、これらの各スイッチの操作状態は操作子インタフェース７を介して出力される。８はこの鍵盤電子楽器の各部を制御するＣＰＵ（中央処理ユニット）である。また、９はＲＯＭ（リードオンリメモリ）であり、ＣＰＵ８によって実行される制御プログラムおよび制御の際に使用される制御用パラメータ等が記憶されている。以上説明した各要素のうち、鍵盤インタフェース２、操作子インタフェース７、ＣＰＵ８およびＲＯＭ９はバスＢを介して接続されており、相互にデータの授受を行う。
　　　【０００７】
　ＲＯＭ９には、上記制御パラメータとして、波形データメモリ３に記憶された各楽音波形に対応した読出制御用パラメータＰＡＲ、ＰＡＲ、…が図３に例示するように記憶されている。ＣＰＵ８は、鍵盤インタフェース２を介して検出される押下鍵のキーコードＫＣ、押鍵の際のキータッチＫＴ、および音色操作子によって設定され、操作子インタフェース７を介して検出される音色番号ＴＣに基づき、これらの読出制御用パラメータＰＡＲ、ＰＡＲ、…のうち１つの読出制御用パラメータＰＡＲを選択して読み出し、楽音形成回路４に供給する。図４に１個の楽音波形に対応した読出制御用パラメータＰＡＲのフォーマットを示す。読出制御用パラメータＰＡＲの先頭のデータとして１２ビットモードフラグが記憶されている。この１２ビットモードフラグＤ１２Ｍの内容は、波形データメモリ３に記憶された対応する楽音波形の波形データが１２ビット幅である場合に“１”となっており、１６ビット幅である場合に“０”となっている。１２ビットモードフラグＤ１２Ｍに続き、対応する楽音波形の先頭の波形データの波形データメモリ３における絶対アドレスを示す波形データ先頭アドレスＳＡが記憶されている。この波形データ先頭アドレスに続いて、当該楽音波形におけるループ再生を行う区間の先頭を示すループスタートアドレスＲＳＡ、およびループ再生を行う区間の終了点、すなわち、ループスタートアドレスへの折り返し点を示すループエンドアドレスＲＥＡが記憶されている。これらのループスタートアドレスＲＳＡおよびループエンドアドレスＲＥＡは、波形データ先頭アドレスＳＡに対する相対アドレスとして表現され、記憶されている。この他、ＲＯＭ９には、キーコードを楽音周波数決定のためのＦナンバに対応付けるＦナンバテーブルが記憶されている。
　　　【０００８】
　図５は楽音形成回路４の構成を示すブロック図である。なお、この図には、楽音形成回路４と波形データメモリ３との関係の把握を容易にするため、波形データメモリ３をも含んだ状態で図示されている。また、楽音形成回路４は、時分割制御により、複数の発音チャネルを使用して複数の楽音波形を同時に形成するものであるが、発音チャネルの割り当て制御を行う部分については通常の複音型の電子楽器と同様な構成であるため、図示が省略されている。また、楽音形成回路４は、ＣＰＵ８から供給される楽音形成制御のための各種制御データを記憶するレジスタを有するが、これらのレジスタも図示が省略されている。
　図５において、位相データ累算器１１、ループアドレス制御部１２、メモリアドレス作成部１３および波形データ読出制御部１４は、鍵盤インタフェース２を介して出力される押鍵イベントに応答し、押鍵イベントに対応した楽音波形の波形データを波形データメモリ３から読み出すためのアドレス制御を行う。また、波形データ抽出部１６、波形データ補間部１７、フィルタ部１８、エンベロープ付与部１９およびアキュムレータ部２０は、波形データメモリ３からの読出データに基づいて楽音波形を形成する。以下、これら各要素の構成を詳細に説明する。
　　　【０００９】
　位相データ累算器１１は、再生すべき波形データの位相点に相当する位相データを演算するものであり、その詳細な構成を図６に示す。全加算器１０１は、一方の被加算入力端に押鍵イベントのキーコードに対応したＦナンバが入力される。ゲート１０２は、全加算器１０１の出力データが入力され、キーオンパルスＫＯＮＰが出力されていない期間は全加算器１０１の出力データをそのまま出力し、キーオンパルスＫＯＮＰが出力されている期間はデータ「０」を出力する。シフトレジスタ１０３は、ゲート１０２を介して出力されるデータを所定周期のクロックに同期して取り込む。また、このシフトレジスタ１０３は、時分割制御による楽音形成を行うため、発音チャネル数ＣＨに対応した数のステージを有している。ゲート１０２を介して出力されたデータは、１サンプリング周期経過後に位相データとしてシフトレジスタ１０３から出力される。位相データは２３ビットからなる整数部ＩＮＴと１５ビットからなる小数部ＦＲとによって構成される。セレクタ１０４は、一方の入力ポートＡに位相データの整数部ＩＮＴが入力され、他方の入力ポートＢにループアドレス制御部１２が出力する波形アドレスＲＴ（整数データ）が入力される。セレクタ１０４は、後述するオーバフローフラグＯＶがセレクト信号として入力され、オーバフロ一フラグＯＶが“０”である場合に入力ポートＡの入カデータを選択し、オーバフローフラグＯＶが“１”である場合に入力ポートＢの入力データ１０を選択して出力する。そして、セレクタ１０４の出力データおよび位相データの小数部ＦＲは、全加算器１０１の他方の被加算入力端に入力される。
　　　【００１０】
　ループアドレス制御部１２は、位相データ累算器１１から出力される位相データの整数部ＩＮＴが入力されると共に、ＣＰＵ８によって図示しないレジスタに書き込まれたループスタートアドレスＲＳＡ、およびループエンドアドレスＲＥＡを全ビット“０”／“１”反転したデータが入力される。そして、ループアドレス制御部１２は、これらの入力データに基づき、位相データの整数部ＩＮＴを必要に応じて補正し前述した波形アドレスＲＴとして出力すると共に、オーバフローフラグＯＶの発生等のループ折り返しに係る制御を行う。図７はループアドレス制御部１２の詳細な構成を示すブロック図である。全加算器１１１は、一方の被加算入力端に位相データの整数部ＩＮＴが入力され、他方の被加算入力端にループエンドアドレスＲＥＡを全ビット“０”／“１”反転したデータ、すなわち、２の補数表現によるデータ（−ＲＥＡ−１）が入力される。位相データの整数部ＩＮＴが、ループエンドアドレスＲＥＡよりも１アドレス以上前のアドレスである場合、全加算器１１１における加算処理によってオーバーフローが生じないため、オーバフローフラグＯＶとして“０”が出力される。また、整数部ＩＮＴが、ループエンドアドレスＲＥＡ以上になると、全加算器１１１による加算処理によってオーバフロ一が生じ、オーバフロ一フラグＯＶは“１”になる。セレクタ１１２は、オーバフローフラグＯＶが“０”である場合は位相データの整数部ＩＮＴを選択して出力し、“１”である場合は全加算器１１１が出力するデータ（ＩＮＴ−ＲＥＡ−１）を選択して出力する。ゲート１１３は、オーバフローフラグＯＶが“１”である場合にループスタートアドレスＲＳＡをそのまま出力し、“０”である場合にデータ「０」を出力する。全加算器１１４はセレクタ１１２の出力データとゲート１１３の出力データとを加算する。この全加算器１１４における加算結果は波形アドレスＲＴとして位相データ累算器１１のセレクタ１０４に帰還される。また、波形アドレスＲＴにおける下位２ビットは、波形データ位相信号ＢＳ０およびＢＳ１として波形データ抽出部１６に送られる。これらの波形データ位相信号ＢＳ０およびＢＳ１は波形アドレスＲＴを４で割った剰余であり、波形データ抽出部１６が波形データメモリ３の読出データから波形データを選択する際の制御情報として使用される。
　　　【００１１】
　メモリアドレス制御部１３は、ループアドレス制御部１２が出力する補正済み波形アドレスＲＴに基づき、波形データメモリ３からデータ読出を行うメモリアドレスを発生するものであり、その詳細な構成を図８に示す。全加算器１２１は、２３ビットの被加算端子Ａ０〜Ａ２２（ただし、Ａ０がＬＳＢ対応であり、Ａ２２がＭＳＢ対応である。以下、同様に端子名におけるアルファベットの後のサフィクスはビットの順位を表す。）、同じく２３ビットの被加算入力端子Ｂ０〜Ｂ２２、出力端子Ｓ０〜Ｓ２２、およびキャリアウト端子ＣＯを有する。全加算器１２１の被加算入力端子Ａ０−Ａ２２には２３ビット幅の補正済み波形アドレスＲＴの各ビットが入力される。また、全加算器１２１の被加算入力端子Ｂ０−Ｂ２１には補正済み波形アドレスＲＴにおけるＬＳＢを除いた上位２２ビットが入力され、被加算入力端子Ｂ２２は“０”が入力される。すなわち、ＲＴを２で割ったデータが全加算器１２１の被加算入力端子Ｂ０−Ｂ２２に入力される。そして、全加算器１２１の出力端子Ｓ１〜Ｓ２２およびキャリアウト端子ＣＯから、データ（ＲＴ＋ＲＴ／２）／２＝（３／４）ＲＴ、すなわち、波形データが１２ビット幅である場合における波形アドレスＲＴに対応したメモリアドレスが出力され、セレクタ１２２へ供給される。なお、全加算器１２１の出力端子ＳＯから出力される加算結果のＬＳＢは使用されない。セレクタ１２２は、１２ビットモードフラグＤ１２Ｍが“１”である場合に、一方の入力ポートに供給される全加算器１２１からの出力データ（３／４）ＲＴを選択して出力し、１２ビットモードフラグＤ１２Ｍが“０”である場合に、他方の入力ポートに供給される波形アドレスＲＴを選択して出力する。全加算器１２３は、セレクタ１２２の出力データに対してスタートアドレスＳＡを加算し、基準アドレスＩＡとして出力する。全加算器１２４は、基準アドレスＩＡに対し、１発音チャネルに対応した期間、データ「０」、「１」、「２」、「３」を順次加算する。これらの各加算結果は、各々読出アドレスとして、波形データ読出制御部１４に送られ、これらの読出アドレスに対応した４個のデータが波形データメモリ３から読み出される。
　　　【００１２】
　波形データ抽出部１６は、１２ビット選択フラグＤ１２Ｍに基づき、波形データメモリ３から読み出された４個のデータ（ビット幅１６）から４個の波形データを抽出する。図９に波形データ抽出部１６の詳細な構成を示す。第１ラッチ列２０１は、４ビットのラッチＬＨ、ＬＩ、ＬＪおよびＬＫによって構成される１６ビットのラッチである。ラッチＬＨには波形データメモリ３からの読出データにおけるＬＳＢ〜第３ビットのデータが、ラッチＬＩには同読出データにおける第４〜第７ビットのデータが、ラッチＬＪには同読出データにおける第８〜第１１ビットのデータが、ラッチＬＫには同読出データにおける第１２ビット〜ＭＳＢのデータが各々供給される。各ラッチＬＨ、ＬＩ、ＬＪおよびＬＫは、これらの読出データをクロックＣＫによって取り込む。第２ラッチ列２０２は、第１ラッチ列２０１と同様、４ビットのラッチＬＤ、ＬＥ、ＬＦおよびＬＧによって構成される１６ビットのラッチであり、各ラッチＬＤ、ＬＥ、ＬＦおよびＬＧは、第１ラッチ列２０１を構成する各ラッチＬＨ、ＬＩ、ＬＪおよびＬＫの出力データをクロックＣＫによって各々取り込む。また、第３ラッチ列は、４ビットのラッチＬＡ、ＬＢおよびＬＣによって構成される１２ビットのラッチであり、ラッチＬＥ、ＬＦおよびＬＧの出力データ、すなわち、第２ラッチ列２０２の出力データのうち上位１２ビット相当のデータをクロックＣＫによって取り込む。ＥＸＯＲゲート２０４は、データ制御情報ＢＳＯおよびＢＳ１の排他的論理和を出力する。全加算器２０５の一方の被加算入力端Ａ１およびＡ０には、ＥＸＯＲゲート２０４の出力データおよびデータ制御情報ＢＳ０が各々入力される。また、全加算器２０５の他方の被加算入力端Ｂ１およびＢ０には、１発音チャネルに相当する期間、順次、（１、１）（１、０）（０、１）（０、０）が入力される。ワードセレクタＷＤＳＥＬは、各々ビット幅が４である８個の入力ポートＡ〜Ｉを有する。ここで、入力ポートＡ、ＢおよびＣには、第３ラッチ列２０３におけるラッチＬＡ、ＬＢおよびＬＣの各出力データが供給され、入力ポートＤ、Ｅ、ＦおよびＧには第２ラッチ列２０２におけるラッチＬＤ、ＬＥ、ＬＦおよびＬＧの各出力データが供給される。また、入力ポートＨおよびＩには、第１ラッチ列２０１におけるラッチＬＨおよびＬＩの各出力データが供給される。また、ワードセレクタＷＤＳＥＬは、セレクト信号端子ＳＦＡ、ＳＦＢおよびＳＦＣに対し、全加算器２０５の加算結果における第０ビット出力ＳＯ、第１ビット出力Ｓ１およびキャリアウトＣＯが入力され、さらに１２ビットモードフラグＤ１２Ｍが入力される。ワードセレクタ部ＷＤＳＥＬは、これらの入力情報に従って、入力ポートＡ〜Ｉの入力データを選択して組み合わせ、波形データを出力する。
　　　【００１３】
　図１０にワードセレクタＷＤＳＥＬの内部構成を示す。セレクタ２１１〜２１６は、各々ビット幅が４の４個の入力ポートＡＩＮ、ＢＩＮ、ＣＩＮおよびＤＩＮと、これらの入力ポートに各々対応した４個のセレクト信号端子ＳＡ、ＳＢ、ＳＣおよびＳＤを有する。これらのセレクタ２１１〜２１６の各入力ポートＡＩＮ−ＤＩＮは、図示の通り、ワードセレクタＷＤＳＥＬの入力ポートＡ〜Ｉと各々接続されている。ただし、セレクタ２１４〜２１６の入力ポートＤＩＮには、データ「０」が各々入力される。各セレクタは、セレクト信号端子ＳＡの入力データが“１”である場合は入力ポートＡＩＮの入力データを選択し、セレクト信号端子ＳＢの入力データが“１”である場合は入力ポートＢＩＮの入力データを選択し、セレクト信号端子ＳＣの入力データが“１”である場合は入力ポートＣＩＮの入力データを選択し、セレクト信号端子ＳＤの入カデータが“１”である場合は入力ポートＤＩＮの入力データを選択する。デコーダ２１７は、１２ビット選択フラグＤ１２Ｍが“０”である場合にデータ（１、０、０、０）を各セレクタ２１１〜２１６のセレクト信号端子ＳＡ−ＳＤに対して出力する。また、デコーダ２１７は、１２ビット選択フラグＤ１２Ｍが“１”である場合に、セレクト信号端子ＳＦＡおよびＳＦＢを介した２ビットのデータをデコードし、該デコード結果による４ビットのデータを各セレクタ２１１〜２１６のセレクト信号端子ＳＡ〜ＳＤに供給する。ＯＲゲート２１８は、セレクト信号端子ＳＦＣからの入力データおよび１２ビット選択フラグＤ１２Ｍをインバータ２１９によって反転したデータが入力される。セレクタ２２２〜２２４は、４ビット幅の入力ポートＡＩＮおよびＢＩＮを有する。これらのセレクタ２２２〜２２４の各入力ポートＡＩＮにはセレクタ２１１〜２１３の出力データが各々入力され、各入力ポートＢＩＮにはセレクタ２１４〜２１６の出力データが各々入力される。各セレクタ２２２〜２２４は、ＯＲゲート２１８の出力データが“０”である場合に入力ポートＡＩＮの入力データを選択し、同データが“１”である場合に入力ポートＢＩＮの入力データを選択し、各々４ビットのデータＯ１〜Ｏ３を出力する。ＡＮＤゲート２３１〜２３４は、このワードセレクタＷＤＳＥＬの入カポートＤを介して入力されるデータの各ビットとインバータ２１９の出力データとのＡＮＤ演算を行い、該演算結果による４ビットのデータＯ０を出力する。このようにして得られるデータＯ０〜Ｏ３は、１６ビットの波形データとして図５における波形データ補間部１７に供給される。
　　　【００１４】
　波形データ補間部１７は、１発音チャネルに相当する期間に波形データ抽出部１６から４個の波形データが供給され、これらの波形データおよび位相データ累算器１１が出力する位相データの小数部ＦＲの上位９ビットに基づき、３次の補間演算を行い、補間された波形データを出力する。そして、波形データ補間部１７が出力する各発音チャネルの波形データは、フィルタ部１８により、発音すべき音色等に対応したフィルタリング処理が施された後、エンベロープ付与部１９に供給され、エンベロープが付与される。アキュムレータ部２０は、エンベロープ付与部１９が出力するデータを全発音チャネルについて累算し、図１におけるサウンドシステム５に供給する。
　　　【００１５】
　以下、この電子楽器の動作を説明する。
（１）１６ビット幅の波形データを再生する場合
　演奏者によって鍵盤１におけるいずれかの鍵が押下され、鍵盤インタフェース２を介して押鍵イベントが検出されると、ＣＰＵ８により、押鍵イベントに対応する楽音を形成するための発音チャネルが決定される。また、押鍵イベントの検出に伴って、ＣＰＵ８により、ＲＯＭ９に記憶されたＦナンバテーブルが参照され、押鍵イベントにおけるキーコードに対応したＦナンバが楽音形成回路４内のレジスタに書き込まれる。このレジスタに書き込まれたＦナンバは、以後、各発音チャネルに対応した各期間のうち押鍵イベントに対して割り当てられた発音チャネルになると、全加算器１０１に供給される。また、ＣＰＵ８により、その時点における音色設定、押鍵イベントにおけるキータッチ等に基づいて、再生すべき楽音波形が選択され、選択された楽音波形に対応した１２ビットモードフラグＤ１２Ｍ（この場合、Ｄ１２Ｍ＝“０”）、スタートアドレスＳＡ、ループスタートアドレスＲＳＡおよびループエンドアドレスＲＥＡがＲＯＭ９から読み出され、楽音形成回路４内の各レジスタに書き込まれる。これらの各レジスタに書き込まれた各データも、Ｆナンバと同様、以後、当該押鍵イベントに対して割り当てられた発音チャネルになると読み出され、各々対応する各部に供給される。
　そして、押鍵イベント検出直後の最初のサンプリング周期において、該当する発音チャネルに対応した期間、キーオンパルスＫＯＮＰ（レベル“１”）が出力され、楽音形成回路４における位相データ累算器１１内のゲート１０２に供給される。この結果、ゲート１０２からデータ「０」が出力され、当該発音チャネルに対応した位相データの初期値としてシフトレジスタ１０３に書き込まれる。そして、シフトレジスタ１０３に書き込まれた波形アドレスの初期値「０」は、１サンプリング周期経過後、シフトレジスタ１０３から出力され、その整数部ＩＮＴはループアドレス制御部１２の全加算器１１１に入力され、データ（−ＲＥＡ−１）と加算される。
　　　【００１６】
　位相データの整数部ＩＮＴがループエンドアドレスＲＥＡよりも小さい場合、全加算器１１１が出力するオーバフローフラグＯＶは“０”となるため、位相データ累算器１１におけるセレクタ１０４およびループアドレス制御部１２におけるセレクタ１１２は、双方ともシフトレジスタ１０３が出力する位相データの整数部ＩＮＴ（この場合、ＩＮＴ＝０）を選択する。また、オーバフローフラグＯＶが“０”であるため、ゲート１１３から全加算器１１４にデータ「０」が供給される。
　　　【００１７】
　位相データ累算器１１において、位相データの整数部ＩＮＴはセレクタ１０４を介して全加算器１０１に戻され、小数部ＲＴは直接全加算器１０１に戻される。そして、全加算器１０１により、Ｆナンバとその時点でシフトレジスタ１０３から戻された位相データとが加算される。この時点において、押鍵イベント検出直後の最初のサンプリング周期は既に終了しているため、キーオンパルスＫＯＮＰが出力されず、全加算器１０１の加算結果はゲート１０２を通過してシフトレジスタ１０３に書き込まれる。そして、この書き込まれた位相データは、１サンプリング周期経過後にシフトレジスタ１０３から出力され、全加算器１０１によってＦナンバと加算される。以後、同様に新たなサンプリング周期に切り換わる毎にＦナンバの累算が行われ、累算結果が位相データとして出力される。
　　　【００１８】
　位相データの整数部ＩＮＴがループエンドアドレスＲＥＡよりも小さい間は、波形アドレスの整数部ＩＮＴは、そのままループアドレス制御部１２のセレクタ１１２および全加算器１１４を通過する。すなわち、この場合、位相データの整数部ＩＮＴがそのまま波形アドレスＲＴとして出力される。
　　　【００１９】
　メモリアドレス作成部１３においては、１２ビットフラグＤ１２Ｍが“０”であることにより、ループアドレス制御部１２が出力する波形アドレスＲＴがセレクタ１２２によって選択されて出力される。そして、全加算器１２３により、セレクタ１２２が出力するアドレスとスタートアドレスＳＡとが加算され、再生すべき波形データの基準アドレスＩＡ（絶対アドレス）が出力される。そして、１発音チャネルに相当する期間内に、基準アドレスＩＡに対し、「０」、「１」、「２」、「３」を加算した４個のアドレスが全加算器１２４から順次出力されてメモリ読出制御部１４に送られる。この結果、波形データメモリ３から、これら４個のアドレスに対応した４個のデータが読み出され、順次、波形データ抽出部１４に供給される。
　　　【００２０】
　波形データメモリ３からの読出データは、波形データ抽出部１６における第１ラッチ列２０１に書き込まれ、その後、第２ラッチ列２０２および第３ラッチ列２０３に順次シフトされる。そして、各ラッチ列間のシフト動作と同期し、全加算器２０５の被加算入力端Ｂ１およびＢ０に対する入力データが切り換えられる。具体的には、基準アドレスＩＡ＋「０」に対応した読出データが第２ラッチ列２０２に書き込まれると、データ（１、１）が全加算器２０５の被加算入力端Ｂ０およびＢ１に入力され、基準アドレスＩＡ＋「１」に対応した読出データが第２ラッチ列２０２に書き込まれると、データ（１、０）が全加算器２０５に入力され、…という具合に、基準アドレスＩＡに対応したデータから始る４個の読出データが順次第２ラッチ列２０２に書き込まれるのに同期し、（１、１）〜（０、０）が全加算器２０５に供給される。
　　　【００２１】
　１２ビットモードフラグＤ１２Ｍが“０”である場合、ワードセレクタＷＤＳＥＬ内において、セレクタ２１１〜２１６により各々の入力ポートＡの入カデータが選択される。また、セレクタ２２２〜２２４により各々の入力ポートＢの入力データが選択され、波形データの第３〜第１５ビットに対応したデータＯ１〜Ｏ３として出力される。また、ワードセレクタＷＤＳＥＬの入カポートＤを介した入力データはそのままＡＮＤゲート２３１〜２３４を通過し、波形データの第０〜第３ビットに対応したデータＯ０として出力される。各々のセレクト信号端子ＳＡが“１”とされ、他のセレクト信号端子ＳＢ〜ＳＤは“０”とされる。このため、Ｄ１２Ｍ＝“０”である場合には、図１１に示すように、ワードセレクタＷＤＳＥＬに対するセレクト信号に関係なく、第２ラッチ列２０２を構成する４個のラッチＤ、Ｅ、Ｆ、Ｇの出力データがそのままトータル１６ビットの波形データＯ０〜Ｏ３として波形データ抽出部１６から出力される。そして、波形データ抽出部１６から１発音チャネル内に出力される４個の波形データと、波形アドレスの小数部に基づく補間演算が波形データ補間部１７によって行われる。そして、波形データ補間部１７によって補間された波形データは、フィルタ部１８によってフィルタ処理が施され、エンベロープ付与部１９によってエンベロープが付与され、アキュムレータ部２０により、他の発音チャネルの波形データと加算され、サウンドシステム５に送られる。
　　　【００２２】
　位相データ累算器１１が出力する位相データの値が大きくなり、その整数部ＩＮＴがループエンドアドレスＲＥＡに到達すると、オーバフローフラグＯＶが“１”となる。この結果、ループアドレス制御部１２において、セレクタ１１２により、全加算器１１１の出力ＩＮＴ−ＲＥＡ−１が選択されて全加算器１１４に供給される。また、ゲート１１３が開くことにより、ループスタートアドレスＲＳＡが全加算器１１４に供給される。このため、全加算器１１４により、ＩＮＴ−ＲＥＡ−１＋ＲＳＡなる演算が行われる。このようにして、位相データの整数部ＩＮＴのループエンドアドレスＲＥＡからの超過分をループスタートアドレスＲＳＡに加えたアドレスが全加算器１１４から得られ、波形アドレスＲＴとして出力される。一方、位相データ累算器１１においては、オーバフローフラグＯＶが“０”であることにより、セレクタ１０４によって波形アドレスＲＴが選択され、位相データの小数部ＦＲと共に全加算器１０１に戻され、Ｆナンバと加算される。そして、全加算器１０１の加算結果はゲート１０２を介してシフトレジスタ１０３に書き込まれ、１サンプリング周期経過後にシフトレジスタ１０３から読み出される。この時、シフトレジスタ１０３から読み出される波形アドレスは、ループスタートアドレスＲＳＡ付近のアドレスであるため、ループアドレス制御部１１の全加算器１１１が出力するオーバフローフラグＯＶは再び“０”に戻る。そして、上述と同様、波形アドレスの整数部ＩＮＴがループエンドアドレスＲＥＡに到達するまで、Ｆナンバの累算による波形アドレスの更新が行われ、波形アドレスに基づいて波形データの再生が行われる。
　　　【００２３】
（２）１２ビットの波形データを再生する場合
　次に１２ビットの波形データを再生する場合の動作を説明する。なお、この場合、位相データ累算器１１およびループアドレス制御部１２の動作は上述した１６ビットの波形データを再生する場合の動作と全く同じであるため、重複した説明は省略する。再生すべき波形データが１２ビットである場合、１２ビットモードフラグＤ１２Ｍとして“１”が楽音形成回路４内のレジスタに設定される。このため、メモリアドレス制御部１３におけるセレクタ１２２は、全加算器１２１が出力する１２ビット幅の波形データに対応したメモリアドレス（３／４）ＲＴ（相対アドレス）を選択して出力する。そして、全加算器１２３により、アドレス（３／４）ＲＴとスタートアドレスＳＡ（絶対アドレス）とが加算され、基準アドレスＩＡ（絶対アドレス）が出力され、この基準アドレスＩＡに「０」、「１」、「２」、「３」を加えた４個のアドレスが全加算器１２４によって順次出力されてメモリ読出制御部１４に送られる。この結果、波形データメモリ３から、これら４個のアドレスに対応した４個のデータが読み出され、順次、波形データ抽出部１６に供給される。
　　　【００２４】
　そして、波形データメモリ３からの読出データは、波形データ抽出部１４における第１ラッチ列２０１、第２ラッチ列２０２および第３ラッチ列２０３に順次シフトされる。これらのラッチ列２０１〜２０３を構成する各ラッチに記憶された読出データは、ワードセレクタＷＤＳＥＬに入力される。ここで、Ｄ１２Ｍ＝“１”であるため、ワードセレクタＷＤＳＥＬ内の出力データのうち下位４ビット相当の出力データＯ０はオール“０”となる（図１１参照）。そして、ラッチ列２０１〜２０３を構成する各ラッチの出力データが、以下説明するようにして選択されて１２ビットの波形データが形成され、ワードセレクタＷＤＳＥＬの上位１２ビット出力データＯ１〜Ｏ３として出力される。
　　　【００２５】
▲１▼波形アドレスＲＴが０若しくは４の倍数である場合の動作
　この場合、（ＢＳ１、ＢＳ０）＝（０、０）となるため、図１１に示すように、全加算器２０５の被加算入力端Ａ０およびＡ１には共に“０”が入力される。そして、波形アドレスＲＴに対応する読出データが第２ラッチ列に書き込まれると、全加算器２０５の被加算入力端Ｂ１、Ｂ０にデータ（１、１）が入力され、ワードセレクタＷＤＳＥＬに対し、セレクト信号（ＳＦＡ、ＳＦＢ、ＳＦＣ）＝（１、１、０）が供給される。この結果、図１１に示すように、ワードセレクタＷＤＳＥＬの入力ポートＤ、ＥおよびＦを介した入力データ、すなわち、ラッチＬＤ、ＬＥおよびＬＦに記憶されたデータが出力データＯ１〜Ｏ３として出力される。これらのラッチの記憶データが、４の倍数若しくは０である波形アドレスＲＴに対応した波形データであることは、既に説明した波形アドレスおよびメモリアドレスに関する規則性から容易に理解されよう。
　次に、クロックＣＫが出力され、第２ラッチ列２０２の記憶データが第３ラッチ列２０３にシフトされ、第１ラッチ列２０１の記憶データが第２ラッチ列２０２にシフトされ、第１ラッチ列２０１に波形データメモリ３からの新たな読出データが書き込まれる。そして、全加算器２０５の被加算入力端Ｂ１、Ｂ０にデータ（１、０）が入力され、ワードセレクタＷＤＳＥＬに対し、セレクト信号（ＳＦＡ、ＳＦＢ、ＳＦＣ）＝（０、１、０）が供給される。この結果、図１１に示すように、ワードセレクタＷＤＳＥＬの入カポートＣ、ＤおよびＥを介した入力データ、すなわち、ラッチＬＣ、ＬＤおよびＬＥに記憶されたデータがワードセレクタＷＤＳＥＬによって選択され、出力データＯ１〜Ｏ３として出力される。これらのデータは、クロックＣＫによるシフト動作が行われる前にラッチＬＧ、ＬＨおよびＬＩに記憶されていたデータ、すなわち、波形アドレスＲＴに対応した波形データの１波形アドレスだけ後の波形データに他ならない。
　次いで上述と同様にクロックＣＫによる第１〜第３のラッチ列のシフト動作が行われた後、全加算器２０５の被加算入力端Ｂ１、Ｂ０にデータ（０、１）が入力され、ワードセレクタＷＤＳＥＬに対し、セレクト信号（ＳＦＡ、ＳＦＢ、ＳＦＣ）＝（１、０、０）が供給される。この結果、図１１に示すように、ワードセレクタＷＤＳＥＬの入力ポートＢ、ＣおよびＤを介したラッチＬＢ、ＬＣおよびＬＤの出力データがワードセレクタＷＤＳＥＬによって選択され、出力データＯ１〜Ｏ３として出力される。これらのデータは、クロックＣＫによるシフト動作が行われる前にラッチＬＦ、ＬＧおよびＬＨに記憶されていたデータ、すなわち、波形アドレスＲＴに対応した波形データの２波形アドレスだけ後の波形データに他ならない。
　次いで上述と同様にクロックＣＫによる第１〜第３のラッチ列のシフト動作が行われた後、全加算器２０５の被加算入力端Ｂ１、Ｂ０にデータ（０、０）が入力され、ワードセレクタＷＤＳＥＬに対し、セレクト信号（ＳＦＡ、ＳＦＢ、ＳＦＣ）＝（０、０、０）が供給される。この結果、図１１に示すように、ワードセレクタＷＤＳＥＬの入カポートＡ、ＢおよびＣを介したラッチＬＡ、ＬＢおよびＬＣの出力データ、すなわち、クロックＣＫによるシフト動作が行われる前にラッチＬＥ、ＬＦおよびＬＧに記憶されていた波形アドレスＲＴよりも３波形アドレスだけ後の波形データが出力データＯ１〜Ｏ３として出力される。
　　　【００２６】
▲２▼波形アドレスＲＴが０若しくは４の倍数より１だけ大きい場合の動作
　この場合、（ＢＳ１、ＢＳ０）＝（０、１）となるため、図１１に示すように、全加算器２０５の被加算入力端Ａ１およびＡＯにはデータ（１、１）が入力される。そして、波形アドレスＲＴに対応する読出データが第２ラッチ列に書き込まれると、全加算器２０５の被加算入力端Ｂ１、Ｂ０にデータ（１、１）が入力され、ワードセレクタＷＤＳＥＬに対し、セレクト信号（ＳＦＡ、ＳＦＢ、ＳＦＣ）＝（０、１、１）が供給される。この結果、図１１に示すように、ワードセレクタＷＤＳＥＬの入カポートＧ、ＨおよびＩを介した入力データ、すなわち、ラッチＬＧ、ＬＨおよびＬＩに記憶されデータが出力データＯ１〜Ｏ３として出力される。これらのラッチの記憶データが、４の倍数若しくは０より１だけ大きい波形アドレスＲＴに対応した波形データであることは、既に説明した波形アドレスおよびメモリアドレスに関する規則性から容易に理解されよう。
　次に、クロックＣＫによる第１〜第２ラッチ列のシフト動作が行われた後、全加算器２０５の被加算入力端Ｂ１、Ｂ０にデータ（１、０）が入力されることにより、ラッチＬＦ、ＬＧおよびＬＨに記憶された波形アドレスＲＴよりも１波形アドレスだけ後の波形データが出力データＯ１〜Ｏ３として出力される。次いでクロックＣＫによる第１〜第３のラッチ列のシフト動作が行われた後、全加算器２０５の被加算入力端Ｂ１、Ｂ０にデータ（０、１）が入力されることにより、ラッチＬＥ、ＬＦおよびＬＧに記憶された波形アドレスＲＴよりも２波形アドレスだけ後の波形データが出力データＯ１〜Ｏ３として出力される。次いでクロツクＣＫによるシフト動作が行われた後、全加算器２０５の被加算入力端Ｂ１、Ｂ０にデータ（０、０）が入力されることにより、ラッチＬＤ、ＬＥおよびＬＦに記憶された波形アドレスＲＴよりも３波形アドレスだけ後の波形データが出力データＯ１〜Ｏ３として出力される。
　　　【００２７】
　以上、波形アドレスＲＴが０若しくは４の倍数である場合、および０若しくは４の倍数より１だけ大きい場合の動作について説明したが、▲３▼波形アドレスＲＴが０若しくは４の倍数より２だけ大きい場合、および▲４▼波形アドレスＲＴが０若しくは４の倍数より３だけ大きい場合についても、上述と同様、図１１に従って各ラッチの出力データの選択が行われ、波形データが出力される。そして、上述した１６ビットの波形データを再生する場合と同様、得られた波形データに基づいて楽音が発生される。
　発生すべき楽音の音高に基づき複数の波形データを補間することが従来から行われていたが、本出願人が先に提案した特願平３−１６３７９８号においては、１回に１つの波形データしか読み出さないため、補間を行うために前回、前々回、…に読み出した波形データを記憶しておく必要がある。そのため、各発音チャンネル毎に過去に読み出した波形データを記憶するシフトレジスタが必要であった。一方、本願では、一度に複数アドレス分のデータを記憶手段から読み出すとともに、そのデータから複数の波形データを抽出するようにしたので、過去の波形データを各チャンネル毎に記憶しておく必要がなく、回路構成を簡素化できる。
　　　【００２８】
　　【発明の効果】
　以上説明したように、この発明によれば、固定ビット長の複数サンプルの波形データを記憶した記憶手段であって、１アドレスあたりのビット幅が前記波形データの１サンプルあたりのビット長と異なるとともに、１サンプルの波形データを複数のアドレスに振分けて過不足なく記憶した記憶手段と、
　楽音発生の指示に応答し、発生すべき楽音に対応したデータを前記記憶手段から順次読み出すと共に、該楽音に対応した波形データのビット幅に応じて、前記読み出したデータから波形データを抽出し、楽音として出力する複数の発音チャンネルを有する楽音形成手段であって、
　（ａ）発生指示された楽音の音高に応じた速さで進行する
整数部および小数部からなる
　（ｂ）前記位相データ
の整数部
　（ｃ）前記メモリアドレスに基づいて、複数アドレス分のデータを前記記憶手段から各発音チャンネル毎独立に読み出す読出手段
であって、各発音チャンネルに相当する期間中に各々複数サンプルの波形データに対応する複数アドレス分のデータを前記記憶、手段から読み出すもの
　（ｄ）前記記憶、手段から読み出された複数アドレス分のデータの中から前記位相データ
の整数部
、複数サンプルの
　（ｅ）前記位相データの小数部に応じて、前記抽出手段で抽出された複数サンプルの波形データを補間して補間波形データを出力する補間手段と、
を有する楽音形成手段とを設けたので、波形データのビット幅が記憶手段における読出単位たるビット幅によって制限されない。従って、楽音波形の種類に対して最適なビット幅で波形データを記憶することができ、コストパフォーマンスに優れた電子楽器が実現されるという効果がある。
　本願では、一度に複数アドレス分のデータを記憶手段から読み出すとともに、そのデータから複数の波形データを抽出するようにしたので、過去の波形データを各チャンネル毎に記憶しておく必要がなく、回路構成を簡素化できる。
【図面の簡単な説明】
　【図１】　この発明の一実施例による電子楽器の構成を示すブロック図である。
　【図２】　同実施例における波形データメモリ３に記憶された１２ビット幅の波形データを示す図である。
　【図３】　同実施例におけるＲＯＭ９に記憶された読出制御用パラメータを示す図である。
　【図４】　同読出制御パラメータの内容を示す図である。
　【図５】　同実施例における楽音形成回路４の構成を示すブロック図である。
　【図６】　同実施例における位相データ累算器１１の構成を示すブロック図である。
　【図７】　同実施例におけるループアドレス制御部１２の構成を示すブロック図である。
　【図８】　同実施例におけるメモリアドレス作成部１３の構成を示すブロック図である。
　【図９】　同実施例における波形データ抽出部１４の構成を示すブロック図である。
　【図１０】　同実施例におけるワードセレクタＷＤＳＥＬの構成を示すブロック図である。
　【図１１】　同実施例における波形データ抽出部１４の動作を示す図である。
　【符号の説明】
　３……波形データメモリ、４……楽音形成回路、
　９……ＲＯＭ、８……ＣＰＵ、１３……メモリアドレス作成部、
　１１……位相データ累算部、１２……ループアドレス制御部、
　１６……波形データ抽出部
、１７……波形データ補間部