【事件の表示】
　特許第２７２２５０７号「リアルタイム・クロック装置」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結論】
　訂正を認める。
　特許第２７２２５０７号の特許を維持する。
【理由】
１．手続きの経緯
特許出願
　　　　　　　　　　昭和６３年７月２２日
特許権の設定の登録
　　　　　　　　　　平成９年１１月２８日
特許異議の申立て（異議申立人棚井　俊昭）
　　　　　　　　　　平成１０年９月１日
特許異議の申立て（異議申立人沖電気工業株式会社）
　　　　　　　　　　平成１０年９月４日
特許異議の申立て（異議申立人榛原　佳苗子）
　　　　　　　　　　平成１０年９月４日
取消理由通知
　　　　　　　　　　平成１０年１２月２５日
訂正請求及び意見書提出
　　　　　　　　　　平成１１年３月２３日
訂正拒絶理由通知
　　　　　　　　　　平成１１年４月３０日
手続補正及び意見書提出
　　　　　　　　　　平成１１年６月３０日
２．訂正の請求について
（１）訂正請求書の補正
　平成１１年６月３０日付け手続補正は、訂正請求書中の「７　請求の理由」における「（２）訂正の理由」の「特許請求の範囲の減縮に伴う明瞭でない記載の釈明」を、「明りょうでない記載の釈明」に補正し、「（４）請求の原因」の第２頁第２９行〜第３頁第１行の「従って、この訂正は、旧特許法第１２０条の４第２項但し書き第１号に規定する特許請求の範囲の減縮に伴う明瞭でない記載の釈明に相当するものである。」を、「従って、この訂正は、特許法第１２０条の４第２項但し書き第３号に規定する明りょうでない記載の釈明に相当するものである。」に補正するものである。
　上記補正事項は、請求の理由を補正するものであるから、当該訂正請求書の補正は、訂正請求書の要旨を変更するものではなく、特許法第１２０条の４第３項において準用する同法第１３１条第２項の規定に適合する。
（２）訂正の内容
　特許権者が求めている訂正は、
　明細書の特許請求の範囲の請求項１の記載「発振回路のクロック出力を分周回路を通してレジスタ類にセットするリアルタイム・クロック装置において、
　上記クロック出力がセットされるカウンタ、レジスタ、入出力制御回路およびアドレスデコーダ等を含む論理回路と、
　上記発振回路のクロック回路が停止したか否かを判定する発振検出回路と、
　該発振検出回路の判定の結果でセットされる発振停止検出用フラグを、上記論理回路を介して監視する中央処理装置と
を設けたことを特徴とするリアルタイム・クロック装置。」を
「発振回路のクロック出力を分周回路を通してレジスタ類にセットするリアルタイム・クロック装置において、
　上記クロック出力がセットされるカウンタ、レジスタ、入出力制御回路およびアドレスデコーダ等を含む論理回路と、
　上記発振回路のクロック回路が停止したか否かを判定する発振検出回路と、
　該発振回路の判定の結果でセットされ、上記論理回路を介して中央処理装置により監視される発振停止検出用フラグと
を設けたことを特徴とするリアルタイム・クロック装置。」と訂正するものである。
（２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正の実質的に訂正された部分である「該発振回路の判定の結果でセットされ、…発振停止検出用フラグと」は、特許明細書第６頁第１７行〜第７頁第１行の記載「３は発振検出回路の判別出力が無効のとき、フラグをオンにして、発振が停止しており、クロックの出力が無効であることを示す発振停止検出フラグ（例えば、フリップフロップ回路）」及び同明細書第９頁第８行〜同頁第１２行の記載「その結果、ＣＰＵはカウンタまたはレジスタ等の論理回路５を介して発振停止フラグ３のフラグ出力を受け取り、これを判別することにより、内部データの有効無効の判別が可能となる。」に基づくものであって、発明の詳細な説明に記載された構成と特許請求の範囲に記載された構成とを一致させるものであり、明りょうでない記載の釈明に相当するものである。また、この訂正は、実質上特許請求の範囲を拡張し、又は変更するものでもない。
（３）むすび
　以上のとおりであるから、上記訂正の請求は、特許法第１２０条の４第２項及び同条第３項において準用する第１２６条第２−４項の規定に適合するので、当該訂正を認める。
３．特許異議の申立てについて
（１）申立ての理由の概要
　特許異議申立人棚井俊昭、沖電気工業株式会社、および榛原佳苗子の異議申立ての理由は、いずれも、本件特許発明は、それぞれ提出した甲各号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものであり、その特許は取り消すべきものであるというにある。
（２）本件発明
　平成１１年３月２３日付けで提出された訂正明細書の請求項１に係る発明（以下「本件請求項１に係る発明」という。）は、その特許請求の範囲の請求項１に記載された次の事項により特定されるとおりのものである。
「発振回路のクロック出力を分周回路を通してレジスタ類にセットするリアルタイム・クロック装置において、
　上記クロック出力がセットされるカウンタ、レジスタ、入出力制御回路およびアドレスデコーダ等を含む論理回路と、
　上記発振回路のクロック回路が停止したか否かを判定する発振検出回路と、
　該発振回路の判定の結果でセットされ、上記論理回路を介して中央処理装置により監視される発振停止検出用フラグと
を設けたことを特徴とするリアルタイム・クロック装置。」
（３）甲各号証記載の発明
　特許異議申立人が提出した甲各号証刊行物には、それぞれ次の発明が記載されている。
・特許異議申立人棚井俊昭の甲第１号証刊行物
（モトローラ社　データブック　１９８３年版）
　《水晶振動子の出力発振信号を分周して得た信号がカウンタ、レジスタ、入出力回路及びアドレスデコーダなどを含む論理回路にセットされるリアルタイムクロック装置であって、電源ピンＰＳが”Ｌ”のとき”０”となり、時間情報が有効なとき”１”にセットされるＶＲＴビットを含むレジスタを内部に有する、リアルタイム・クロック装置。》
・特許異議申立人棚井俊昭の甲第２号証刊行物
（特開昭６２−１２７９５２号公報）
　《リアルタイムクロックから一定周期でＣＰＵに対して割り込みをかけ、割り込み信号が適正に印加されるか否かに応じてリアルタイムクロックの暴走を検出するマイクロコンピューター応用装置の暴走検出装置。》
・特許異議申立人棚井俊昭の甲第３号証刊行物
（特開昭５７−１４８７９５号公報）
　《クロックパルスの停止を検出することにより電池の消耗を検知し、電池を交換すべき旨を表示するエレクトロクロミック表示装置。》
・特許異議申立人沖電気工業株式会社の甲第１号証刊行物（１９８６年版沖半導体集積回路データブック）
　《商用電源周波数をタイムベースとし、時間表示用蛍光表示管をダイレクトにスタティック駆動するデジタルクロックＬＳＩであって、商用電源が停電するとリアルタイム及びアラームタイムがリセットされ、停電復帰すると時間表示セグメントが点滅表示するデジタルクロックＬＳＩ。》
・特許異議申立人榛原佳苗子の甲第１号証刊行物
（特開昭６３−１１８９６２号公報）
　《マイクロコンピュータを用いた制御システムであって、前記システムは、リアルタイムクロックを有し、マイクロコンピュータは、リアルタイムクロックの時刻の設定及び読み出しを行うとともに、リアルタイムクロック用電源電圧低下時にウォーニング表示を行う制御システム。》
・特許異議申立人榛原佳苗子の甲第２号証刊行物
（特公昭５７−５５３４６号公報）
　《ディジタル交換機等の各種クロックを必要とするシステムにおけるクロック装置のクロック断を、ディジタル的に検出するクロック断検出回路。》
・特許異議申立人榛原佳苗子の甲第３号証刊行物
（特開昭５８−１８７２５号公報）
　《バックアップバッテリの電圧の異常を検知する回路と、この回路により異常が検出された時に作動しその作動状態を維持する保持型リレーを有する半導体記憶装置。》
（４）対比・判断
　本件請求項１に係る発明と上記刊行物に記載された発明とを対比すると、上記刊行物に記載された発明は、いずれも、本件請求項１に係る発明の構成に欠くことができない事項である「上記発振回路のクロック回路が停止したか否かを判定する発振検出回路」を有しておらず、しかも、この回路を設けることは、上記刊行物に記載された発明に基づいて当業者が容易になしえたこととも認められない。
　そして、本件請求項１に係る発明は上記事項を具備することにより、「ＣＰＵ側のメイン電源がオフの時で、リアルタイム・クロック装置のみがバックアップされている時に、〜、時計データの有効無効を簡単に判別できる」という明細書に記載された効果を有する。
　したがって、本件請求項１に係る発明は、特許異議申立人が提出した甲各号証刊行物に記載された発明であるとも、同刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものともいえない。
（５）特許異議申立人の主張
［特許異議申立人棚井俊昭の主張］
　発振停止の検出と電源電圧の低下の検出とは、実質的に同義であり、コンピュータシステムの態様に応じて選択すればよい設計事項である旨主張している。しかし、発振停止を検出する場合と電源電圧の低下を検出する場合とでは、時刻情報の有効無効の判別精度の観点から、明らかに効果上の差異があるから、実質的に同義である旨の主張は採用できない。
［特許異議申立人沖電気工業株式会社の主張］
　甲第１号証刊行物（１９８６年版沖半導体集積回路データブック）に記載のデジタルクロックＬＳＩにおいて商用電源の停電を検出することは、本件請求項１に係る発明における発振検出回路によって発振回路のクロック出力が停止したか否かを判定することに相当するとの認定に基づいて、本件請求項１に係る発明は甲第１号証刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものである旨主張している。しかし、上記デジタルクロックＬＳＩは、発振回路を使用しておらず、しかもクロック入力とは別の信号に基づいて商用電源の停電を検出するものであるから、上記認定に基づく主張は採用できない。また、クロックの停止を検出する場合と停電を検出する場合とでは、明らかに効果上の差異もある。
［特許異議申立人榛原佳苗子の主張］
　甲第１号証乃至甲第３号証を組み合わせることにより、本件請求項１に係る発明が容易に想到されたものである旨主張している。しかし、甲第２号証はリアルタイムクロックに関するものではなく、かつ、そのような技術を組み合わせることを示唆する証拠もないから、甲第１号証乃至甲第３号証を組み合わせること自体容易とはいえない。
（６）むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件請求項１に係る発明についての特許を取り消すことはできない。
　また、他に本件請求項１に係る発明についての特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１１年９月２８日（１９９９．９．２８）
【訂正の要旨】
訂正の要旨
（Ａ）訂正事項ａ
　　　平成９年８月８日の手続補正書によリ補正された特許請求の範囲の請求項１に係る記載
「（請求項１）発振回路のクロック出力を分周回路を通してレジスタ類にセットするリアルタイム・クロック装置において、
　上記クロック出力がセットされるカウンタ、レジスタ、入出力制御回路およびアドレスデコーダ等を含む論理回路と、
　上記発振回路のクロック出力が停止したか否かを判定する発振検出回路と、
　該発振検出回路の判定の結果でセットされる発振停止検出用フラグを、上記論理回路を介して監視する中央処理装置と
を設けたことを特徴とするリアルタイム・クロック装置。」
を
「（請求項１）発振回路のクロック出力を分周回路を通してレジスタ類にセットするリアルタイム・クロック装置において、
　上記クロック出力がセットされるカウンタ、レジスタ、入出力制御回路およびアドレスデコーダ等を含む論理回路と、
　上記発振回路のクロック出力が停止したか否かを判定する発振検出回路と、該発振回路の判定の結果でセットされ、上記論理回路を介して中央処理装置により監視される発振停止検出用フラグと
を設けたことを特徴とするリアルタイム・クロック装置。」
と訂正する。
（５４）【発明の名称】
リアルタイム・クロック装置
（５７）【特許請求の範囲】
（１）発振回路のクロック出力を分周回路を通してレジスタ類にセットするリアルタイム・クロック装置において、
　上記クロック出力がセットされるカウンタ、レジスタ、入出力制御回路およびアドレスデコーダ等を含む論理回路と、
　上記発振回路のクロック出力が停止したか否かを判定する発振検出回路と、
　該発振回路の判定の結果でセットされ、上記論理回路を介して中央処理装置により監視される発振停止検出用フラグと
を設けたことを特徴とするリアルタイム・クロック装置。
【発明の詳細な説明】
〔産業上の利用分野〕
　本発明は、リアルタイム・クロック装置に関し、特にＣＰＵが監視するだけで、内部の時計データが正確か否かを判別できるクロック装置に関するものである。
〔従来の技術〕
　オフィスコンピュータやワードプロセッサ等の情報機器には、いずれもクロック装置（時計装置）が内蔵されており、電源がオンの期間中は外部電源によりクロック装置の出力信号を同期動作等に使用しているが、電源がオフした後は、予備電池を電源としてクロック装置を動作させていた。
　このようなリアルタイムに動作するクロック装置においては、内部の時計データが電源電圧の低下等により破壊されているか否かを、ＣＰＵ側が常時監視する必要がある。従来の監視の方法は、ＣＰＵがワークメモリ等を使用して、時計データをリアルタイム・クロック装置から読み出して一旦メモリに書き込み、そのメモリのデータとリアルタイム・クロック装置の時計データとを比較することにより、両者の値が等しければ正しいと判断していた。例えば、同期管理については情報処理ハンドブック（昭和５１年１２月２０日情報処理学会）ＰＰ．（５−６）〜（５−８）に記載されている。
〔発明が解決しようとする課題〕
　このようなクロック装置からの読み出し動作、メモリヘの書き込み動作、およびクロック装置とメモリ内容との比較動作は、プログラムにより行っているため、ソフトウェア上の煩雑な処理が必要であった。また、ワークメモリや主メモリ等の外部メモリの一部を使用するため、その領域が余分に必要となる。さらに、リアルタイム・クロック装置は、通常、ＣＰＵ側のメイン電源とは別個に、バッテリー（電池）等によりバックアップされているが、ＣＰＵ側のメイン電源がオフの時で、リアルタイム・クロック装置のみがバックアップされている時に、データが破壊されないで有効であったか否かを判定することは、困難であった。
　この場合には、メイン電源がオンした後に判定していた。
　本発明の目的は、このような従来の課題を解決し、プログラムを使用することなく、またメモリを使用せずに、メイン電源がオフの時でも、時計データの有効無効を簡単に判別することができるリアルタイム・クロック装置を提供することにある。
〔課題を解決するための手段〕
　上記目的を達成するため、本発明のリアルタイム・クロック装置は、発振回路のクロック出力を分周回路を通してレジスタ類にセットするリアルタイム・クロック装置において、該発振回路のクロック出力が停止したことを検出する発振検出回路と、該発振検出回路の検出出力によりセットされる発振停止検出用フラグとを有し、該発振停止検出用フラグを外部装置が監視することにより、内部の時計データおよびレジスタ類のデータが有効であるか否かを判定することに特徴がある。また、上記発振検出回路は、発振回路のクロック出力と該クロック出力の反転出力を第１および第２の入力とし、該第１および第２の入力がＬレベルのとき充電、Ｈレベルのとき放電し、有効なクロック出力の半周期以下では放電中の電圧がＨレベルを保持するようにし、クロック出力が停止すると放電時間が長くなることによりＬレベルとなって、発振停止検出用フラグをセットすることにも特徴がある。
〔作用〕
　本発明においては、リアルタイム・クロック装置から読み出された時計データの有効無効の判別を、リアルタイム・クロック装置に発振検出回路を設けることによリ、発振が停止したか否かで行い、その判別の結果でセットされる発振停止検出用フラグをＣＰＵが監視することにより、時計データが有効か無効かの判定ができるようにした。このように、ハードウェアである発振検出回路により発振検出を行うので、電源電圧の低下により内部データが破壊されているか否かの有効無効の判別と、最初の電源オン時に内部データの無効判別が可能であり、発振停止を検出した時にセットされる発振停止検出フラグをＣＰＵが監視するだけで、内部データの有効無効判別を簡単に行える。
〔実施例〕
　以下、本発明の実施例を、図面により詳細に説明する。
　第１図は、本発明の一実施例を示すリアルタイム・クロック装置のブロック図である。第１図において、１は装置の各部に発振出力をクロックとして供給するための発振回路、２は発振回路の出力データが正しいか否かを検出するための発振検出回路、３は発振検出回路の判別出力が無効のとき、フラグをオンにして、発振が停止しており、クロックの出力が無効であることを示す発振停止検出用フラグ（例えば、フリップフロップ回路）、４は発振回路の出力信号を分周するための分周回路、５はカウンタ、レジスタ、入出力制御、およびアドレスデコーダ等の論理回路である。論理回路５とＣＰＵその他の回路との間では、データの授受が行われるとともに、ＣＰＵからアドレス制御入力信号が入力される。
　これらの各回路のうち、発振回路１、分周回路４、カウンタ、レジスタ、入出力制御、アドレスデコーダ等の論理回路５は、従来のリアルタイム・クロック装置と同じである。従って、本発明で新たに設けられたハードウェアは、発振検出回路２と発振停止検出用フラグ３である。
　先ず、内部データの有効無効判別動作について詳述する。
　発振回路１の出力は、分周回路４および発振検出回路２に入力される。なお、発振検出回路２への入力は、発振回路１の出力を直接入力する代りに、分周回路４の出力を入力しても差し支えない。ここでは、説明を簡単にするために、発振検出回路２の入力は、発振回路１の出力を直接入力することにした。
　電源電圧が十分に高く、発振回路１で発振動作が行われているときには、発振回路１の出力信号であるクロックは発振検出回路２に入力される。
　このとき、発振検出回路２は発振停止を検出しないため、後段のフリップフロップをセットせず、従って発振停止フラグは立たずに通常動作を行っている。いま、電源電圧が下がって、発振回路１が発振を維持する電圧以下になった場合には、先ず発振回路１が発振を停止し、そのクロック出力が停止するため、発振検出回路２の入力信号がなくなる。このため、発振検出回路２は発振停止を検出し、発振検出回路２の検出出力により発振停止検出フラグ（フリップフロップ）をセットする。
　ところで、発振回路１の最低動作電源電圧は、通常、カウンタまたはレジスタの最低データ保持電圧よりも高い。例えば、発振回路１がＣＭＯＳで構成されている場合、発振回路１の最低動作電源電圧は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのスレシュホールド電圧の和程度であり、またカウンタおよびレジスタ等の最低データ保持電圧は、ＰチャネルＭＯＳトランジスタまたはＮチャネルＭＯＳトランジスタのいずれか高い方のスレシュホールド電圧程度である。従って、発振検出用フラグが立つ電圧、つまり発振回路１が発振を停止する電圧になるまでは、内部のカウンタおよびレジスタ等は動作を有効に保持していることになる。その結果、ＣＰＵはカウンタまたはレジスタ等の論理回路５を介して発振停止検出用フラグ３のフラグ出力を受け取り、これを判別することによリ、内部データの有効無効の判別が可能となる。
　第２図は、第１図における発振検出回路の構成図である。
　第２図において、Ｇ１はインバータ回路、Ｇ２はナンド回路、Ｐ１，Ｐ２はそれぞれＰチャネルＭＯＳトランジスタ、Ｒ１，Ｒ２はそれぞれ抵抗、Ｃ１，Ｃ２はそれぞれコンデンサ、ＶＤＤはドレイン電圧、ＶＳＳはソース電圧である。
　この回路においては、ＰチャネルＭＯＳトランジスタ（Ｐ１，Ｐ２）がオンの時、コンデンサ（Ｃ１，Ｃ２）はＨレベルに充電され、またＰチャネルＭＯＳトランジスタ（Ｐ１，Ｐ２）がオフの時、コンデンサ（Ｃ１，Ｃ２）の電荷は抵抗（Ｒ１，Ｒ２）を通してＣ１・Ｒ１またはＣ２・Ｒ２の時定数に従って放電する。この場合、Ｃ１・Ｒ１およびＣ２・Ｒ２の時定数は、発振回路１の出力の周期の半分よりも十分に長くとる。
　このような条件では、発振回路１のクロック出力が発振検出回路２に定常的に入力されている時には、いずれか一方のトランジスタ（例えば、Ｐｌ）はオン、他方のトランジスタ（例えば、Ｐ２）はオフであるため、一方のコンデンサ（例えば、Ｃ１）はＨレベルに充電中であり、他方のコンデンサ（例えば、Ｃ２）は放電中である。そして、時定数が発振回路１のクロック出力の周期の半分よりも十分に長いため、いずれのコンデンサＣ１，Ｃ２の端子電圧はナンド回路Ｇ２のスレシュホールド電圧以下にならない。その結果、ナンド回Ｇ２の入力は両方ともにＨレベルであり、従ってナンド回路Ｇ２の出力はＬレベルのままの状態を継続する。
　次に、発振回路１の発振が停止して、クロック出力がなくなると、発振検出回路２の入力がＨレベルまたはＬレベルで停止するので、一方のコンデンサ（例えば、Ｃ１）はＨレベルに充電中であるが、他方のコンデンサ（例えば、Ｃ２）は放電中であり、Ｃ２・Ｒ２の時定数で決定される時間以上の長い時間が経過すると、ナンド回路Ｇ２のスレシュホールド電圧以下となる。その結果、発振検出回路２の出力はＨレベルとなる。
　この発振検出回路２の後段には、フリップフロップで構成された発振停止検出用フラグ回路３が接続されており、発振検出回路２の出力がＨレベルになると、このフリップフロップがセットされて停止フラグがオンとなる。第１図に示すように、発振停止検出用フラグ３の出力フラグが立つと、この出力はカウンタまたはレジスタ等からなる論理回路５を介して、ＣＰＵに参照されるので、ＣＰＵは発振回路１の発振が停止したことにより、内部データが無効であることを判別する。
　なお、第２図の回路構成は一例であって、他の回路構成でも発振検出回路を実現することができるのは勿論である。
　次に、リアルタイム・クロック装置のバッテリーバックアップ電源のオン時にも、発振検出回路２は発振停止を検出して、発振停止検出フラグをセットする。これにより、ＣＰＵは最初の電源オン時にも、内部データの無効を判別することができる。
　すなわち、最初の電源オン時（つまり、バッテリーバックアップ電源オン時）に、リアルタイム・クロック装置の内部データはランダムであって、データとして無効であるが、第２図に示すように、発振検出回路２をコンデンサＣ１，Ｃ２および抵抗Ｒ１，Ｒ２を用いて構成した場合、発振回路１が動作を始めるまでの時間と発振検出回路２のＣ１・Ｒ１またはＣ２・Ｒ２の各時定数とを比較すると、後者つまり時定数の方が前者、つまり動作開始時間よリも短いため、最初の電源オン時にも発振検出回路２が発振停止を検出して、発振停止検出フラグをセットすることになる。例えば、音叉型の３２ＫＨｚの水晶発振器を使用したとき、発振を開始するまでの時間は数１０ｍｓｅｃ〜数ｓｅｃであるのに対して、発振検出回路２のＣ１・Ｒ１またはＣ２・Ｒ２の時定数はｍｓｅｃ程度である。
　第３図（ａ）（ｂ）は、第２図の発振検出回路の原理図および発振回路のクロック出力の波形図である。
　発振回路１のクロック出力は、第３図（ｂ）に示すような正弦波形であり、この波形信号が発振検出回路２に入力すると、第３図（ａ）の端子ＩＮから上側と下側に分岐された後、上側通路ではインバータＧ１を通って反転信号となりスイッチＳＷ１に到達し、下側通路ではそのままスイッチＳＷ２に到達する。第３図（ｂ）に示す半周期ｔ１の期間では、スイッチＳＷ１はコンデンサＣ１側に切替えられているため、電源からスイッチＳＷ１を介してコンデンサＣ２に電流が流れ、コンデンサＣ１まＨレベルに充電される。すなわち、コンデンサＣ１は、第３図（ｂ）の破線で示す曲線で充電されるが、コンデンサＣ２はスイッチＳＷ２が反対側に切替えられているため、充電されていた電荷が抵抗Ｒ２を介して放電される（破線は放電中のコンデンサＣ２の電位）。なお、一点鎖線はナンド回路Ｇ２を構成するＭＯＳトランジスタのスレシュホールド電圧であり、コンデンサＣ２の放電後の電圧はこのスレシュホールド電圧よりも高い。次の半周期ｔ２では、スイッチＳＷ１が反対側に切替えられるので、コンデンサＣ１に蓄積された電荷は抵抗Ｒ１を通して放電されるが、スイッチＳＷ２はコンデンサＣ２側に切替えられるので、コンデンサＣ２はＨレベルに充電される。この場合にも、コンデンサＣ１の放電後の電圧はナンド回路Ｇ２のＭＯＳトランジスタのスレシュホールド電圧より高い。従って、ナンド回路Ｇ２は、両側の入力は常時、Ｈレベルを保持し続けるため、その出力はＬレベルである。その結果、次段の発振停止検出用フラグのフリップフロップはセットされない。
　次に、発振回路１の発振が停止すると、第３図（ａ）の入力ＩＮには（ｂ）の波形が入力されないので、両スイッチＳＷ１，ＳＷ２ともに切替えられず、その結果、放電時間が半周期より長くなり、放電中のコンデンサＣ１またはＣ２の端子電圧がナンド回路Ｇ２を構成するＭＯＳトランジスタのスレシュホールド電圧以下になるため、ナンド回路Ｇ２の入力の一方がＬレベルとなる。その結果、ナンド回路Ｇ２の出力はＨレベルとなるため、次段のフリップフロップがセットされ、発振停止検出用フラグがオンとなる。
　このように、本実施例では、発振検出回路によリ発振検出を行うので、電源電圧の低下により内部データが破壊されていないか否かの有効無効判別が可能であり、また最初の電源オン時に内部データが無効であるか否かの判別も可能となる。
〔発明の効果〕
　以上説明したように、本発明によれば、電源電圧の低下により内部データが破壊されたこと、および最初の電源オン時に内部データが無効となったことを、ＣＰＵ側は発振停止検出用フラグのみを監視することにより簡単に判別できるので、ソフトウェア上の煩雑な処理は不要となり、またメモリの一部領域を使用する必要もなくなる。
【図面の簡単な説明】
　第１図は本発明の一実施例を示すリアルタイム・クロック装置の全体構成図、第２図は第１図における発振検出回路の構成図、第３図は第２図の発振検出回路の原理図および発振クロック出力の波形図である。
　１：発振回路、２：発振検出回路、３：発振停止検出フラグ回路：４分周回路、５：論理回路、Ｇ１：インバータ、Ｇ２：ナンド回路、Ｐ１，Ｐ２：ＰチャネルＭＯＳトランジスタ、Ｃ１，Ｃ２：コンデンサ、Ｒ１，Ｒ２：抵抗、ＶＤＤ：ドレイン電圧電源、ＶＳＳ：ソース電圧電源。