(57)【要約】多重チャネルフラッシュメモリデバイス（１００）は、ダイスタック型のフラッシュメモリダイ（１０２、１０４、１０６、１０８）を備える。本フラッシュメモリは、その多重データチャネル配設のために高速性能を提供しながらも、スタック型ダイ配設のために小型である。具体的な実施例は、４つの並列データチャネルを有する４つのスタック型フラッシュメモリダイ（１０２、１０４、１０６、１０８）を備えるフラッシュメモリである。本デバイスは、既知のダイスタック型フラッシュメモリデバイスの障壁問題を軽減する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
基板上に搭載される複数のフラッシュメモリ部材のスタックを備えるメモリデバイスであって、各フラッシュメモリ部材が、データ入力および出力端子としてのデータアクセス端子の集合を備え、前記複数のフラッシュメモリ部材の各々の各データアクセス端子が、前記基板に個別に接続され、前記基板上の接触端子を通じて個別にアクセス可能である、メモリデバイス。
【請求項２】
前記スタック内のフラッシュメモリ部材の少なくとも前記データ入力および出力端子が、複数のボンディングワイヤによって前記基板に接続され、前記フラッシュメモリ部材の全ての前記複数のボンディングワイヤが、前記フラッシュメモリ部材の１つの側端または側面上にある、請求項１に記載のメモリデバイス。
【請求項３】
前記スタック内の隣接するフラッシュメモリ部材上の前記複数のボンディングワイヤが、前記１つの側端または側面とは反対の側面上に接続される、請求項２に記載のメモリデバイス。
【請求項４】
前記スタック内のフラッシュメモリ部材の配向は、前記スタック内で直接隣接するフラッシュメモリ部材に対して約９０度偏位される、請求項２に記載のメモリデバイス。
【請求項５】
前記フラッシュメモリ部材の前記スタックは、２つの直接隣接するフラッシュメモリ部材間に狭持されるフラッシュメモリ部材の前記複数のボンディングワイヤが、前記隣接するフラッシュメモリ部材の前記接続される側面の中間にあるように配設される、請求項４に記載のメモリデバイス。
【請求項６】
前記スタック内のフラッシュメモリ部材の前記複数のボンディングワイヤが、前記フラッシュメモリ部材の１つの側端に接続され、前記スタック内の前記フラッシュメモリ部材の前記接続される側端が、実質的に、またはおおむね、らせん状の軌道上にある、請求項１〜６のいずれか一項に記載のメモリデバイス。
【請求項７】
前記スタックが、前記複数のフラッシュメモリ部材の複数のボンディングワイヤによって包囲されるか、または前記スタックの少なくとも４つの側面上で前記複数のボンディングワイヤによって包囲される、請求項１〜７のいずれか一項に記載のメモリデバイス。
【請求項８】
前記スタックは、前記スタックの互いに反対の側端上の前記複数のボンディングワイヤが、前記スタックの中心面の周囲に対称的に分布するように配設されている、請求項１〜７のいずれか一項に記載のメモリデバイス。
【請求項９】
前記複数のデータアクセス端子が、複数のボンディングワイヤによって前記基板に接続され、前記複数のボンディングワイヤは、前記スタック上でより下層のフラッシュメモリ部材上の複数のボンディングワイヤが、前記スタック内のより上層の複数のボンディングワイヤによって入れ子にされるように配設される、請求項１〜８のいずれか一項に記載のメモリデバイス。
【請求項１０】
前記複数のボンディングワイヤは、前記スタックの底部の前記フラッシュメモリ部材が、前記スタックに接続される複数のボンディングワイヤの集合体によって包囲されるように、配設される、請求項９に記載のメモリデバイス。
【請求項１１】
前記複数のボンディングワイヤは、前記スタックの全周の周囲に分布する、請求項１〜１０のいずれか一項に記載のメモリデバイス。
【請求項１２】
前記スタックのフラッシュメモリ部材の前記接続される部分が、直下のフラッシュメモリから張り出す、請求項１〜１１のいずれか一項に記載のメモリデバイス。
【請求項１３】
前記スタック内のフラッシュメモリ部材が、前記スタック内で直接隣接するフラッシュメモリ部材に対して実質的に直角に配向される、請求項１〜１２のいずれか一項に記載のメモリデバイス。
【請求項１４】
各フラッシュメモリ部材が、フラッシュメモリのダイを備える、請求項１〜１３のいずれか一項に記載のメモリデバイス。
【請求項１５】
前記基板が、多層プリント回路基板を含むプリント回路基板を備える、請求項１〜１４のいずれか一項に記載のメモリデバイス。
【請求項１６】
前記スタックが、少なくとも４つのフラッシュメモリ部材を備え、各フラッシュメモリ部材が、データ入力および出力端子のチャネルを備え、前記４つフラッシュメモリ部材の前記４つのチャネルが、前記基板上で個別にアクセス可能である、請求項１〜１５のいずれか一項に記載のメモリデバイス。
【請求項１７】
前記スタックが、ある数Ｎ個のフラッシュメモリ部材を備え、Ｎ＝２ｎであり、ｎは整数である、請求項１〜１６のいずれか一項に記載のメモリデバイス。
【請求項１８】
データ入力および出力端子の前記集合が、集合的に通信チャネルを形成し、前記接触端子が、電圧および他の非データ端子をさらに備える、請求項１〜１７のいずれか一項に記載のメモリデバイス。
【請求項１９】
データ制御器をさらに備え、前記データコントローラが、前記複数のフラッシュメモリ部材の前記データ入力および出力端子に、並列でアクセスするように配設される、請求項１〜１８のいずれか一項に記載のメモリデバイス。
【請求項２０】
少なくとも１つの請求項１〜１９のいずれか一項に記載のメモリデバイスを備えるデータ記憶装置であって、前記データ記憶装置が、ＵＳＢメモリスティックまたはソリッドステートハードディスク等を含む、データ記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスに関し、より具体的には、フラッシュメモリチップまたはダイ等のフラッシュメモリ部材のスタックを備えるメモリデバイスに関する。本発明はまた、フラッシュメモリ部材のスタック型アセンブリを備える電子装置に関する。
【背景技術】
【０００２】
電子データ記憶装置としてのメモリデバイスは、多数の電子装置、特にコンピュータまたはマイクロプロセッサによって制御されるか、または制御可能である電子装置の動作にとって不可欠である。このようなメモリデバイスには、ＵＳＢメモリスティック、ソリッドステートディスク（ＳＳＤ）、モバイルインターネットデバイス（ＭＩＤ）等が挙げられる。様々な種類のメモリデバイスの中でも、フラッシュメモリは、その高い性能対費用比、高いデータ記憶密度、ソリッドステートであること、および不揮発性であることから、人気が高まっている。フラッシュメモリは、既に、先行のメモリデバイスに比べて実質的な改善および前進を見せているが、ますます高くなるデータ記憶容量に対して絶えず増加する需要は、単一の小型ハウジング内に、より多くのフラッシュメモリを収容する必要が常に存在することを意味する。
【０００３】
図１および１Ａは、高層構造を利用してデータ記憶容量を増加させる、先行技術のスタック型フラッシュメモリアセンブリを概略的に示す。このメモリアセンブリは、複数のフラッシュメモリダイ１０２、１０４、１０６、１０８を備え、データアクセス端子は、カスケード方式で接続される。しかしながら、このようなスタック型フラッシュメモリアセンブリの性能は、スタック内の底部フラッシュメモリ部材におけるデータアクセスの障壁のため、完全に満足のいくものではない。さらに、１つのフラッシュメモリ部材上の欠陥データアクセス端子はまた、スタック内の他のフラッシュメモリ部材上の対応するデータアクセス端子の誤動作をもたらす可能性がある。
【発明の概要】
【０００４】
本発明によって、基板上に載置される複数のフラッシュメモリ部材のスタックを備えるメモリデバイスであって、各フラッシュメモリ部材が、データ入力および出力端子等のデータアクセス端子の集合を備え、複数のフラッシュメモリ部材の各々の各データアクセス端子が、基板上に個別に接続され、基板上の接触端子を通じて個別にアクセス可能である、メモリデバイスを提供する。本メモリデバイスは、高層またはダイスタック構造の利点を利用し、一方で複数のフラッシュメモリ部材のスタック型アセンブリの個別の部材への個別または並列のデータアクセスのため、障壁作用を軽減する。
【０００５】
個別にアクセス可能な複数のデータ端子を基板上に提供することは、本メモリデバイスが、ダイスタック型配設を含み、一方で多重チャネルのデータ通信を容易化することを意味する。例えば、本発明の、スタックをなす４個のフラッシュメモリダイを有するメモリデバイスについては、４つのデータチャネルが利用可能である。このような多重チャネル能力は、それが、並列のデータアクセスおよびデータ転送を容易化し、したがって、小型でありながら高速のメモリデバイスを公衆に提供するため、有利である。
【０００６】
一実施形態において、スタック内のフラッシュメモリ部材の少なくともデータ入力および出力端子は、複数のボンディングワイヤによって基板に接続してもよい。フラッシュメモリ部材の全てのボンディングワイヤは、フラッシュメモリ部材の１つの側端または側面上にあり得る。ダイの全ての複数のボンディングワイヤを、単一の側端に有することは、逆の側端における空間を、スタック内の隣接するダイのワイヤボンディングのために確保することができることを意味する。スタック内の隣接するフラッシュメモリ部材上の複数のボンディングワイヤは、前記１つの側端または側面と反対の側端上に接続することができる。複数のボンディングワイヤが、スタックの正反対の複数の端部の複数の接触部分に位置するように、複数のフラッシュメモリ部材をスタックすることにより、特に複数のボンディングワイヤがむき出しの伝導体である場合に、より多くの空間が、複数のボンディングワイヤを基板に接続するために利用可能である。
【０００７】
一実施形態において、スタック内のフラッシュメモリ部材の配向は、スタック内で直接隣接するフラッシュメモリ部材に対して、約９０度で偏位されている。これにより、ボンディングワイヤ接続にさらに多くの空間を提供し、スタックを包囲する空間のより効率的な使用をもたらす。このような実施形態において、フラッシュメモリ部材のスタックは、２つの直接隣接するフラッシュメモリ部材間で狭持されるフラッシュメモリ部材の複数のボンディングワイヤが、隣接する複数のフラッシュメモリ部材の接続される側面の中間になるように、配設される。
【０００８】
スタック内のフラッシュメモリ部材の複数のボンディングワイヤは、フラッシュメモリ部材の１つの側端で接続され得、スタック内の複数のフラッシュメモリ部材の接続された側端は、実質的に、またはおおむね、らせん状の軌道上に分布され得る。これは、さらに、スタックを包囲する空間のより一層最適な使用を、ボンディングワイヤの接続に提供する。
【０００９】
一般的に、スタックは、複数のフラッシュメモリ部材の複数のボンディングワイヤによって包囲されてもよく、あるいはスタックの少なくとも４つの側面上で複数のボンディングワイヤによって包囲されてもよい。この配設の空間利用は、図１および１Ａの先行技術の配設と比較して、さらにより効率的であり、有利であることが、当業者には理解されるであろう。
【００１０】
さらに、スタックは、スタックの互いに反対の側端上の複数のボンディングワイヤが、スタックの中心面の周囲に対称的に分布するように、配設されてもよい。これは、従来の設計と比較して、より一層均衡のとれたスタック構造を提供し、より多くのフラッシュメモリ部材を、安定してスタックすることを可能にする。
【００１１】
例示として、複数のデータアクセス端子は、複数のボンディングワイヤによって基板に接続してもよく、これら複数のボンディングワイヤは、スタックのより下層のフラッシュメモリ部材上の複数のボンディングワイヤが、スタック内のより上層の複数のボンディングワイヤによって入れ子にされるように、配設してもよい。例えば、図２Ａおよび３Ａに描写されるような、この入れ子構成は、スタックの１つの側面上または基板上の１つの局所化された領域に、より多くのボンディングワイヤを接続する柔軟性を提供し、それによって、基板上で、個別のＩ／Ｏアクセスを有する複数のフラッシュメモリ部材のダイスタックを、より可能に、または現実的にする。
【００１２】
例えば、複数のボンディングワイヤは、スタックの底部のフラッシュメモリ部材が、スタックに接続されたボンディングワイヤの集合体によって包囲されるように、配設されてもよい。この配設は、複数のボンディングワイヤの整然とした配置を提供し、スタックの同一の側面上のボンディングワイヤ間でのボンディングワイヤの交差を緩和する。
それに加えて、あるいはそれに代えて、複数のボンディングワイヤは、スタックの全周の周囲に分布してもよい。同様に、これは、スタックの周囲の基板上の空間のより効率的な使用を、効率的な個別のＩ／Ｏ接続に提供する。
【００１３】
ある実施形態において、スタックのフラッシュメモリ部材の接続部分は、直下のフラッシュメモリから張り出す。これは、ダイスタックの空間的効率を最適化しながら、フラッシュメモリ部材から基板へ複数のボンディングワイヤを通すための、追加の上部空間を有用に提供する。
【００１４】
例示として、スタック内のフラッシュメモリ部材は、スタック内で直接隣接するフラッシュメモリ部材に対して、実質的に直角に配向していてもよい。直角の配設は、スタックの周囲および基板上に、個別のＩ／Ｏアクセスのための効率的な空間利用を提供する。
【００１５】
例示として、基板は、多層プリント回路基板を含む、プリント回路基板を備えてもよい。多層ＰＣＢは、さらに大きな柔軟性を提供し、複数のフラッシュメモリ部材の、さらにより多くのアクセス端子を、基板から個別にアクセスできるようにする。
【００１６】
好ましくは、スタックは、それぞれがデータ入力および出力端子のチャネルを備える、少なくとも４つのフラッシュメモリ部材を備えてもよく、４つのフラッシュメモリ部材の４つのチャネルは、基板上で個別にアクセス可能である。このようなメモリダイのスタックを備えるメモリデバイスは、従来のダイスタック型フラッシュメモリのたった１つのチャネルのみと比較して、４つのデータチャネルが利用可能であるため、より高速のデータＩ／Ｏ速度を提供する。
【００１７】
例示として、スタックは、ある数Ｎ個のフラッシュメモリ部材を備えてもよく、Ｎ＝２ｎであり、ｎは整数である。
【００１８】
一般的に、データ入力および出力端子の集合は、集合的に通信チャネルを形成し、複数の接触端子は、電圧および他の非データ端子をさらに備える。
【００１９】
本メモリデバイスは、データ制御器をさらに備えてもよく、そのデータ制御器は、並列で、複数のフラッシュメモリ部材のデータ入力および出力端子にアクセスするように配設される。
本メモリデバイスは、少なくとも１つの本発明のメモリデバイスを備えるデータ記憶装置の一部であってもよく、そのデータ記憶装置には、ＵＳＢメモリスティック、またはソリッドステートハードディスク等が含まれる。
【図面の簡単な説明】
【００２０】
本発明を、例示の目的で、添付の図を参照しつつ説明する。
【図１】図１は、先行技術のスタック型フラッシュメモリアセンブリの側面図である。
【図１Ａ】図１Ａは、先行技術のスタック型フラッシュメモリアセンブリの斜視図である。
【図２】図２は、本発明の第１の実施形態を図示する、メモリデバイスの側面概略図を示す。
【図２Ａ】図２Ａは、本発明の第１の実施形態を図示する、メモリデバイスの斜視概略図を示す。
【図３】図３は、本発明の第２の実施形態を図示する、メモリデバイスの側面概略図を示す。
【図３Ａ】図３Ａは、本発明の第２の実施形態を図示する、メモリデバイスの斜視概略図を示す。
【図４】図４は、図２のメモリデバイスの、ワイヤ接続とワイヤ接続端子との関係を示す、概略平面図である。
【図５】図５および５Ａは、それぞれ、図２、３、および８のメモリデバイス、ならびにＵＳＢデバイスとしての例示的適用を描写する、概略ブロック図である。
【図５Ａ】図５および５Ａは、それぞれ、図２、３、および８のメモリデバイス、ならびにＵＳＢデバイスとしての例示的適用を描写する、概略ブロック図である。
【図６Ａ】図６Ａおよび６Ｂは、それぞれ、図２のデバイスのＰＣＢ上の接触端子の分布を図示する概略図、および接触領域のうちの１つの拡大図である。
【図６Ｂ】図６Ａおよび６Ｂは、それぞれ、図２のデバイスのＰＣＢ上の接触端子の分布を図示する概略図、および接触領域のうちの１つの拡大図である。
【図７】図７は、Ｉ／Ｏ（入力／出力端子）をより詳細に示す、図２のデバイスの斜視概略図である。
【図８】図８および８Ａは、それぞれ、組み立ておよび部分的に組み立てられた形態で、本発明の第３の実施形態のメモリアセンブリを描写する斜視概略図である。
【図８Ａ】図８および８Ａは、それぞれ、組み立ておよび部分的に組み立てられた形態で、本発明の第３の実施形態のメモリアセンブリを描写する斜視概略図である。
【発明を実施するための形態】
【００２１】
メモリデバイスの実施例として、図２および２Ａのフラッシュメモリアセンブリ１００は、４つのフラッシュメモリダイ１０２、１０４、１０６、および１０８のスタックを備え、それぞれが、外部電気的接続を行うための複数の接触端子１２０または接触ポートを有する。各メモリダイは、ソリッドステートかつ不揮発性のメモリセルを有するように事前製造されており、確定した記憶容量を有する。現在、フラッシュメモリダイは、１、２、４、または８ギガバイトの容量で利用可能である。当然ながら、個別のメモリダイまたはチップの記憶容量は、ダイ寸法に依存し、密度は、ダイ設計および製造技術のさらなる改善とともに増加することが予想される。本実施例において使用するメモリダイは、例示的な寸法１０．８ｍｍ×１３ｍｍを有する、長方形のダイである。例えば、１ギガバイトのダイを４つ一緒にスタックすることによって、単一の４ギガバイトのフラッシュメモリチップが形成される。同様に、単一の１６ギガバイトのフラッシュメモリは、４ギガバイトのフラッシュメモリダイを４つスタックすることにより形成される。
【００２２】
各メモリダイ１０２〜１０８の接触端子１２０は、データ入力および出力端子等のデータアクセス端子１３０、ならびに複数の制御端子および複数の電源端子等の他の端子１４０を含む。データアクセス端子は、集合的に、ダイへのアクセスのための多重ビットデータ通信チャネルを画定する。各ダイ上のＩ／Ｏ端子の数は、典型的に、バイト寸法により決定される。例えば、バイト寸法が、８ビットの場合、各データ通信チャネルは、８つのＩ／Ｏ端子を含み、８ビットの通信を容易なものとするであろう。同様に、Ｉ／Ｏ端子は、バイト寸法が１６ビットの場合、集合的に、通信チャネルを画定するであろう。使用可能データの単位がバイト寸法に依存するために、メモリデバイスの速度は、ダイへおよびダイからの全てのデータ転送は通信チャネルを通過する必要があるため、大部分がデータ通信チャネルの速度により決定される。
【００２３】
フラッシュメモリ部材の実施例として、フラッシュメモリダイは、「ダイスタック」技術を使用して、高層方式でスタックされ、隣接するフラッシュメモリダイ、すなわち、そのダイの上下のダイは、絶縁接着剤１１０の薄膜を適用することによって、結合される。接着されたダイのスタックを備えるアセンブリは、次に、絶縁接着剤の薄膜を適用することによって、基板の実施例としてのＰＣＢ１５０上に接着される。メモリダイ上の接触端子は、ボンディングワイヤ１１２によってＰＣＢ上の接触端子に接続される。
【００２４】
図２、２Ａおよび４により明確に示されるように、ダイの全ての接触端子は、ダイの１つの側端部分に位置する接触部分上に位置する。ダイのスタックは、接触部分が、スタックした後に露出して、外部電気接続を可能にするように、配設される。ダイの接触部分は、スタックから突出し、スタック内で隣接するダイから張り出し、ボンディングワイヤがダイから基板へと通り抜けるための通路および空間を提供する。図２および４により具体的に示されるように、ダイ上のＩ／Ｏ端子のそれぞれが、ボンディングワイヤ１１２により基板上に個別的に接続され、それによって、ダイ上の各Ｉ／Ｏ端子（および、したがってデータ）が、他のダイのＩ／Ｏ端子を妨害するか、またはそれらによって妨害されることなく、直接的にアクセス可能になり得る。この個別のＩ／Ｏ接続配設は、図５に概略的に図示されるように、ダイスタック構造を使用しながらも、並列データアクセスを容易化する。図６Ａおよび６Ｂに示されるように、ＰＣＢは、ダイの全ての接触端子が、ＰＣＢ上で、特定の領域内に位置するように配設される。ＰＣＢ上のこの局所化された接続編成は、スタック内の個別のダイの個別の端子の容易な識別および追跡を促進する。
【００２５】
図２および２Ａにより具体的に示されるように、ダイは、１つのダイの接触部分が、１つの側端上にあり、一方で、隣接するダイのものは、正反対の側端上にあるように編成される。このジグザグのスタックは、より均衡のとれた、対称的なスタックを容易化して、より安定した構造を容易なものとし、スタック内により多くのダイをスタック可能にして、さらに記憶容量を増加させる。さらに、このスタック配設はまた、ダイからＰＣＢに延在する際に、ボンディングワイヤが通り抜けるための、より空間効率的な配設を提供する。
【００２６】
図３および３Ａのスタックアセンブリ２００は、図２および２Ａのものと実質的に同一の構造を有し、同一の番号を、同一、共通、または同等の部分を指すために使用する。メモリダイ間に絶縁接着剤の薄膜を適用する代わりに、スタックアセンブリ２００は、隣接するダイ間のスペーサとしても機能する、厚い絶縁接着剤層２１２を備える。絶縁スペーサは、ボンディングワイヤが、上部のダイによって妨害されることなく、また図２の実施形態のもののように後退したダイを有する必要なく、最初に上方へ延在できるように、十分な空間を提供する。特に、このアセンブリのダイの側端またはワイヤボンディングされる端部は、実質的に面一であることに留意されたい。
【００２７】
図８および８Ａのスタックアセンブリ３００は、フラッシュメモリデバイスの第３の実施形態を概略的に示す。フラッシュメモリダイおよびＰＣＢの構造および接続は、ダイの接触部分の配向がいくらか異なることを除き、図２のものと同一である。同様に、同一の番号を、同一、共通、または同等の部分を指すために使用する。具体的には、ダイの配向は、隣接するダイのものに対して直角であり、そのため、互いに隣接するダイの配向、特に、ダイの接触部分の配向は、９０度離れている。このような配置において、ＰＣＢ上に配置される接触端子は、スタックの周囲に、それを包囲して、分布するように構成され、ＰＣＢ上により多くの空間が、ワイヤボンディングに利用可能である。
【００２８】
図５および５Ａは、本発明の有用な適用である、ＵＳＢメモリスティックとしての本メモリデバイスの例示的適用を描写する。
本発明を、上述の例示的実施形態を参照して説明してきたが、この実施形態は、参照のためだけであり、本発明の範囲を制限するものと見なされるべきであることが、当業者には明らかであろう。例えば、長方形のダイを例示として使用したが、他の形状、例えば、四角形、円形、または楕円形もまた、ダイの形状として使用可能である。さらに、例示的なスタックは４つのダイを備えるが、４つを超えるダイを一緒にスタックしてもよく、メモリデバイスは、２つ以上のスタックから組み立てられてもよいことを理解されたい。
【図１】
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【図１Ａ】
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【図２】
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【図２Ａ】
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【図３】
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【図３Ａ】
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【図４】
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【図５】
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【図５Ａ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図８Ａ】
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【国際調査報告】
2013533571.tif 000017
2013533571.tif 000018